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|---|---|---|---|---|---|
PsiStarPsi/firmware-ethernet | Ethernet/1000BASE-X/rtl/Eth1000BaseX8To16Mux.vhd | 1 | 4176 | --------------------------------------------------------------------
-- Title : 1000 BASE X (16-bit) to 8-bit MAC width translation
--------------------------------------------------------------------
-- File : Eth1000BaseX8To16Mux.vhd
-- Author : Kurtis Nishimura
-------------------------------------------------------------------------------
-- Description: Width translation for outgoing data
-------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
--use ieee.numeric_std.all;
use work.UtilityPkg.all;
use work.Eth1000BaseXPkg.all;
use work.GigabitEthPkg.all;
library UNISIM;
use UNISIM.VCOMPONENTS.all;
entity Eth1000BaseX8To16Mux is
generic (
GATE_DELAY_G : time := 1 ns
);
port (
-- Clocking to deal with the GT data out (62.5 MHz)
eth62Clk : in sl;
eth62Rst : in sl;
-- 125 MHz clock for 8 bit inputs
eth125Clk : in sl;
eth125Rst : in sl;
-- PHY (16 bit) data interface out
ethPhyDataOut : out EthTxPhyLaneOutType;
-- MAC (8 bit) data interface out
ethMacDataIn : in EthMacDataType
);
end Eth1000BaseX8To16Mux;
-- Define architecture
architecture rtl of Eth1000BaseX8To16Mux is
type StateType is (SYNC_S, HIGH_S, LOW_S);
type RegType is record
state : StateType;
phyTxData : EthTxPhyLaneOutType;
end record RegType;
constant REG_INIT_C : RegType := (
state => SYNC_S,
phyTxData => ETH_TX_PHY_LANE_OUT_INIT_C
);
signal r : RegType := REG_INIT_C;
signal rin : RegType;
-- ISE attributes to keep signals for debugging
-- attribute keep : string;
-- attribute keep of r : signal is "true";
-- attribute keep of crcOut : signal is "true";
-- Vivado attributes to keep signals for debugging
-- attribute dont_touch : string;
-- attribute dont_touch of r : signal is "true";
-- attribute dont_touch of crcOut : signal is "true";
begin
comb : process(r,eth125Rst,ethMacDataIn) is
variable v : RegType;
begin
v := r;
-- Clear any pulsed signals
v.phyTxData.valid := '0';
-- Combinatorial state logic
case(r.state) is
-- We want to ensure proper alignment of the commas
when SYNC_S =>
if ethMacDataIn.dataValid = '1' and ethMacDataIn.dataK = '1' then
v.state := HIGH_S;
end if;
-- Set the high byte
when HIGH_S =>
v.phyTxData.data(15 downto 8) := ethMacDataIn.data;
v.phyTxData.dataK(1) := ethMacDataIn.dataK;
v.phyTxData.valid := '1';
v.state := LOW_S;
-- Set the low byte and write to the FIFO
when LOW_S =>
v.phyTxData.data( 7 downto 0) := ethMacDataIn.data;
v.phyTxData.dataK(0) := ethMacDataIn.dataK;
v.phyTxData.valid := '0';
v.state := HIGH_S;
when others =>
v.state := SYNC_S;
end case;
-- Reset logic
if (eth125Rst = '1') then
v := REG_INIT_C;
end if;
-- Map to outputs
-- Assignment to signal
rin <= v;
end process;
seq : process (eth125Clk) is
begin
if (rising_edge(eth125Clk)) then
r <= rin after GATE_DELAY_G;
end if;
end process seq;
-- FIFO to cross the two clock domains
U_Fifo18x16 : entity work.fifo18x16
port map (
rst => eth125Rst,
wr_clk => eth125Clk,
rd_clk => eth62Clk,
din(17 downto 16) => r.phyTxData.dataK,
din(15 downto 0) => r.phyTxData.data,
wr_en => r.phyTxData.valid,
rd_en => '1',
dout(17 downto 16) => ethPhyDataOut.dataK,
dout(15 downto 0) => ethPhyDataOut.data,
full => open,
empty => open,
valid => ethPhyDataOut.valid
);
end rtl;
| lgpl-2.1 |
PsiStarPsi/firmware-ethernet | ExampleProject/projectSrc/scrodEthernetExample.vhd | 1 | 8464 | ----------------------------------------------------------------------------------
-- Company:
-- Engineer:
--
-- Create Date: 13:21:31 07/23/2015
-- Design Name:
-- Module Name: scrodEthernetExample - Behavioral
-- Project Name:
-- Target Devices:
-- Tool versions:
-- Description:
--
-- Dependencies:
--
-- Revision:
-- Revision 0.01 - File Created
-- Additional Comments:
--
----------------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
--use IEEE.NUMERIC_STD.ALL;
use work.UtilityPkg.all;
use work.Eth1000BaseXPkg.all;
use work.GigabitEthPkg.all;
library UNISIM;
use UNISIM.VComponents.all;
entity scrodEthernetExample is
generic (
REG_ADDR_BITS_G : integer := 16;
REG_DATA_BITS_G : integer := 16;
NUM_IP_G : integer := 2;
GATE_DELAY_G : time := 1 ns
);
port (
-- Direct GT connections
gtTxP : out sl;
gtTxN : out sl;
gtRxP : in sl;
gtRxN : in sl;
gtClkP : in sl;
gtClkN : in sl;
-- Alternative clock input
fabClkP : in sl;
fabClkN : in sl;
-- SFP transceiver disable pin
txDisable : out sl;
-- Status and diagnostics out
ethSync : out sl;
ethReady : out sl;
led : out slv(15 downto 0)
);
end scrodEthernetExample;
architecture Behavioral of scrodEthernetExample is
signal fabClk : sl;
signal ethClk62 : sl;
signal ethClk125 : sl;
signal userRst : sl;
signal ethRxLinkSync : sl;
signal ethAutoNegDone : sl;
signal ethCoreMacAddr : MacAddrType := MAC_ADDR_DEFAULT_C;
signal ethCoreIpAddr : IpAddrType := IP_ADDR_DEFAULT_C;
signal ethCoreIpAddr1 : IpAddrType := (3 => x"C0", 2 => x"A8", 1 => x"01", 0 => x"21");
signal tpData : slv(31 downto 0);
signal tpDataValid : sl;
signal tpDataLast : sl;
signal tpDataReady : sl;
-- User Data interfaces
signal userTxDataChannels : Word32Array(NUM_IP_G-1 downto 0);
signal userTxDataValids : slv(NUM_IP_G-1 downto 0);
signal userTxDataLasts : slv(NUM_IP_G-1 downto 0);
signal userTxDataReadys : slv(NUM_IP_G-1 downto 0);
signal userRxDataChannels : Word32Array(NUM_IP_G-1 downto 0);
signal userRxDataValids : slv(NUM_IP_G-1 downto 0);
signal userRxDataLasts : slv(NUM_IP_G-1 downto 0);
signal userRxDataReadys : slv(NUM_IP_G-1 downto 0);
-- Register control interfaces
signal regAddr : slv(REG_ADDR_BITS_G-1 downto 0);
signal regWrData : slv(REG_DATA_BITS_G-1 downto 0);
signal regRdData : slv(REG_DATA_BITS_G-1 downto 0);
signal regReq : sl;
signal regOp : sl;
signal regAck : sl;
-- Test registers
-- Default is to send 1000 counter words once per second.
signal waitCyclesHigh : slv(15 downto 0) := x"0773";
signal waitCyclesLow : slv(15 downto 0) := x"5940";
signal numWords : slv(15 downto 0) := x"03E8";
begin
ethSync <= ethRxLinkSync;
ethReady <= ethAutoNegDone;
U_IBUFGDS : IBUFGDS port map ( I => fabClkP, IB => fabClkN, O => fabClk);
--------------------------------
-- Gigabit Ethernet Interface --
--------------------------------
U_S6EthTop : entity work.S6EthTop
generic map (
NUM_IP_G => 2
)
port map (
-- Direct GT connections
gtTxP => gtTxP,
gtTxN => gtTxN,
gtRxP => gtRxP,
gtRxN => gtRxN,
gtClkP => gtClkP,
gtClkN => gtClkN,
-- Alternative clock input from fabric
fabClkIn => fabClk,
-- SFP transceiver disable pin
txDisable => txDisable,
-- Clocks out from Ethernet core
ethUsrClk62 => ethClk62,
ethUsrClk125 => ethClk125,
-- Status and diagnostics out
ethSync => ethRxLinkSync,
ethReady => ethAutoNegDone,
led => led,
-- Core settings in
macAddr => ethCoreMacAddr,
ipAddrs => (0 => ethCoreIpAddr, 1 => ethCoreIpAddr1),
udpPorts => (0 => x"07D0", 1 => x"07D1"), --x7D0 = 2000,
-- User clock inputs
userClk => ethClk125,
userRstIn => '0',
userRstOut => userRst,
-- User data interfaces
userTxData => userTxDataChannels,
userTxDataValid => userTxDataValids,
userTxDataLast => userTxDataLasts,
userTxDataReady => userTxDataReadys,
userRxData => userRxDataChannels,
userRxDataValid => userRxDataValids,
userRxDataLast => userRxDataLasts,
userRxDataReady => userRxDataReadys
);
U_TpGenTx : entity work.TpGenTx
generic map (
-- NUM_WORDS_G => 1000,
-- WAIT_CYCLES_G => 100,
GATE_DELAY_G => GATE_DELAY_G
)
port map (
-- User clock and reset
userClk => ethClk125,
userRst => userRst,
-- Configuration
waitCycles => waitCyclesHigh & waitCyclesLow,
numWords => x"0000" & numWords,
-- Connection to user logic
userTxData => tpData,
userTxDataValid => tpDataValid,
userTxDataLast => tpDataLast,
userTxDataReady => tpDataReady
);
-- Channel 0 TX high speed test pattern
-- RX unused
userTxDataChannels(0) <= tpData;
userTxDataValids(0) <= tpDataValid;
userTxDataLasts(0) <= tpDataLast;
tpDataReady <= userTxDataReadys(0);
-- Note that the Channel 0 RX channels are unused here
--userRxDataChannels;
--userRxDataValids;
--userRxDataLasts;
userRxDataReadys(0) <= '1';
-- Channel 1 can be modified to a a simple loopback like this:
-- userTxDataChannels(1) <= userRxDataChannels(1);
-- userTxDataValids(1) <= userRxDataValids(1);
-- userTxDataLasts(1) <= userRxDataLasts(1);
-- userRxDataReadys(1) <= userTxDataReadys(1);
-- ...
-- Instead of this:
-- Channel 1 as a command interpreter
U_CommandInterpreter : entity work.CommandInterpreter
generic map (
REG_ADDR_BITS_G => 16,
REG_DATA_BITS_G => 16,
GATE_DELAY_G => GATE_DELAY_G
)
port map (
-- User clock and reset
usrClk => ethClk125,
usrRst => userRst,
-- Incoming data
rxData => userRxDataChannels(1),
rxDataValid => userRxDataValids(1),
rxDataLast => userRxDataLasts(1),
rxDataReady => userRxDataReadys(1),
-- Outgoing response
txData => userTxDataChannels(1),
txDataValid => userTxDataValids(1),
txDataLast => userTxDataLasts(1),
txDataReady => userTxDataReadys(1),
-- This board ID
myId => x"00AB",
-- Register interfaces
regAddr => regAddr,
regWrData => regWrData,
regRdData => regRdData,
regReq => regReq,
regOp => regOp,
regAck => regAck
);
-- A few registers to toy with
process(ethClk125) begin
if rising_edge(ethClk125) then
if userRst = '1' then
regAck <= '0';
regRdData <= (others => '0');
elsif regReq = '1' then
regAck <= regReq;
case regAddr is
when x"0000" => regRdData <= numWords;
if regOp = '1' then
numWords <= regWrData;
end if;
when x"0001" => regRdData <= waitCyclesHigh;
if regOp = '1' then
waitCyclesHigh <= regWrData;
end if;
when x"0002" => regRdData <= waitCyclesLow;
if regOp = '1' then
waitCyclesLow <= regWrData;
end if;
when others =>
regRdData <= (others => '0');
end case;
else
regAck <= '0';
end if;
end if;
end process;
end Behavioral;
| lgpl-2.1 |
wltr/cern-onewire-idtemp | src/rtl/onewire_dongle_top.vhd | 1 | 9240 | -------------------------------------------------------------------------------
--! @file onewire_dongle_top.vhd
--! @author Johannes Walter <[email protected]>
--! @copyright LGPL v2.1
--! @brief 1-wire ID and temperature sensor USB dongle.
-------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
library proasic3;
use proasic3.all;
--! @brief Entity declaration of onewire_dongle_top
--! @details
--! When push-button is pressed, read 1-wire bus and transmit all values over
--! UART at 115200 baud.
entity onewire_dongle_top is
port (
--! @name Clock and resets
--! @{
--! System clock
clk_pad_i : in std_ulogic;
--! Asynchronous active-low reset
rst_asy_n_i : in std_ulogic;
--! @}
--! @name Push-button and LEDs
--! @{
--! Push-button (active-low)
pb_n_i : in std_ulogic;
--! LEDs
leds_o : out std_ulogic_vector(2 downto 0);
--! @}
--! @name UART
--! @{
--! Receive signal
uart_rx_i : in std_ulogic;
--! Transmit signal
uart_tx_o : out std_ulogic;
--! @}
--! @name 1-wire bus
--! @{
--! Receive signal
ow_rx_i : in std_ulogic;
--! Transmit signal
ow_tx_o : out std_ulogic;
--! Strong pull-up
ow_spup_o : out std_ulogic);
--! @}
end entity onewire_dongle_top;
--! RTL implementation of onewire_dongle_top
architecture rtl of onewire_dongle_top is
-----------------------------------------------------------------------------
--! @name Components
-----------------------------------------------------------------------------
--! @{
-- Input buffer to force INBUF on clock (can't use pin 10 otherwise)
component INBUF_LVCMOS33
port (
PAD : in std_logic;
Y : out std_logic);
end component;
--! @}
-----------------------------------------------------------------------------
--! @name Types and Constants
-----------------------------------------------------------------------------
--! @{
type state_t is (IDLE, FULL_RUN, GET_DATA, DATA);
type reg_t is record
state : state_t;
rd : std_ulogic;
addr : unsigned(4 downto 0);
end record;
constant init_c : reg_t := (
state => IDLE,
rd => '0',
addr => "00000");
--! @}
-----------------------------------------------------------------------------
--! @name Internal Registers
-----------------------------------------------------------------------------
--! @{
signal reg : reg_t;
--! @}
-----------------------------------------------------------------------------
--! @name Internal Wires
-----------------------------------------------------------------------------
--! @{
signal clk_i : std_ulogic;
signal rst_n : std_ulogic;
signal pb_n : std_ulogic;
signal ow_rx : std_ulogic;
signal uart_rx : std_ulogic;
signal ow_discover : std_ulogic;
signal ow_get_temp : std_ulogic;
signal ow_busy : std_ulogic;
signal ow_done : std_ulogic;
signal ow_device_count : std_ulogic_vector(4 downto 0);
signal ow_error_too_many : std_ulogic;
signal ow_rd_addr : std_ulogic_vector(4 downto 0);
signal ow_rd_en : std_ulogic;
signal ow_rd_data : std_ulogic_vector(63 downto 0);
signal ow_rd_data_en : std_ulogic;
signal tx_done : std_ulogic;
signal uart_data : std_ulogic_vector(7 downto 0);
signal uart_data_en : std_ulogic;
signal uart_done : std_ulogic;
signal uart_cmd : std_ulogic_vector(7 downto 0);
signal uart_cmd_en : std_ulogic;
signal trigger_discover : std_ulogic;
signal trigger_get_temp : std_ulogic;
signal nxt_reg : reg_t;
--! @}
begin -- architecture rtl
-----------------------------------------------------------------------------
-- Outputs
-----------------------------------------------------------------------------
leds_o(0) <= ow_busy;
leds_o(1) <= '0' when ow_device_count = "00000" else '1';
leds_o(2) <= ow_error_too_many;
-----------------------------------------------------------------------------
-- Signal Assignments
-----------------------------------------------------------------------------
trigger_discover <= '1' when uart_cmd = x"01" and uart_cmd_en = '1' else '0';
trigger_get_temp <= '1' when uart_cmd = x"10" and uart_cmd_en = '1' else '0';
-----------------------------------------------------------------------------
-- Instantiations
-----------------------------------------------------------------------------
-- Input buffer to force INBUF on clock (can't use pin 10 otherwise)
INBUF_inst : INBUF_LVCMOS33
port map (
PAD => clk_pad_i,
Y => clk_i);
reset_gen_inst : entity work.reset_generator
port map (
clk_i => clk_i,
rst_asy_i => rst_asy_n_i,
rst_o => rst_n);
ext_inputs_inst : entity work.external_inputs
generic map (
init_value_g => '1',
num_inputs_g => 3,
filter_g => false)
port map (
clk_i => clk_i,
rst_asy_n_i => rst_n,
rst_syn_i => '0',
sig_i(0) => pb_n_i,
sig_i(1) => ow_rx_i,
sig_i(2) => uart_rx_i,
sig_o(0) => pb_n,
sig_o(1) => ow_rx,
sig_o(2) => uart_rx);
onewire_idtemp_inst : entity work.onewire_idtemp
generic map (
clk_frequency_g => 40e6,
max_devices_g => 16,
invert_bus_g => true,
invert_pullup_g => true)
port map (
clk_i => clk_i,
rst_asy_n_i => rst_n,
rst_syn_i => '0',
discover_i => ow_discover,
get_temp_i => ow_get_temp,
busy_o => ow_busy,
done_o => ow_done,
device_count_o => ow_device_count,
error_too_many_o => ow_error_too_many,
rd_addr_i => ow_rd_addr,
rd_en_i => ow_rd_en,
rd_data_o => ow_rd_data,
rd_data_en_o => ow_rd_data_en,
rd_busy_o => open,
strong_pullup_o => ow_spup_o,
rx_i => ow_rx,
tx_o => ow_tx_o);
array_tx_inst : entity work.array_tx
generic map (
data_count_g => 8,
data_width_g => 8)
port map (
clk_i => clk_i,
rst_asy_n_i => rst_n,
rst_syn_i => '0',
data_i => ow_rd_data,
data_en_i => ow_rd_data_en,
busy_o => open,
done_o => tx_done,
tx_data_o => uart_data,
tx_data_en_o => uart_data_en,
tx_done_i => uart_done);
uart_tx_inst : entity work.uart_tx
generic map (
data_width_g => 8,
parity_g => 0,
stop_bits_g => 1,
num_ticks_g => 347)
port map (
clk_i => clk_i,
rst_asy_n_i => rst_n,
rst_syn_i => '0',
data_i => uart_data,
data_en_i => uart_data_en,
busy_o => open,
done_o => uart_done,
tx_o => uart_tx_o);
uart_rx_inst : entity work.uart_rx
generic map (
data_width_g => 8,
parity_g => 0,
stop_bits_g => 1,
num_ticks_g => 347)
port map (
clk_i => clk_i,
rst_asy_n_i => rst_n,
rst_syn_i => '0',
rx_i => uart_rx,
data_o => uart_cmd,
data_en_o => uart_cmd_en,
error_o => open);
-----------------------------------------------------------------------------
-- Registers
-----------------------------------------------------------------------------
regs : process (clk_i, rst_n) is
procedure reset is
begin
reg <= init_c;
end procedure reset;
begin -- process regs
if rst_n = '0' then
reset;
elsif rising_edge(clk_i) then
reg <= nxt_reg;
end if;
end process regs;
-----------------------------------------------------------------------------
-- Combinatorics
-----------------------------------------------------------------------------
comb : process (reg, pb_n, ow_busy, ow_done, tx_done, trigger_discover,
trigger_get_temp) is
begin -- process comb
-- Defaults
nxt_reg <= reg;
nxt_reg.rd <= '0';
ow_discover <= '0';
ow_get_temp <= '0';
ow_rd_addr <= std_ulogic_vector(reg.addr);
ow_rd_en <= reg.rd;
case reg.state is
when IDLE =>
if pb_n = '0' and ow_busy = '0' then
ow_discover <= '1';
nxt_reg.state <= FULL_RUN;
elsif trigger_discover = '1' and ow_busy = '0' then
ow_discover <= '1';
nxt_reg.state <= GET_DATA;
elsif trigger_get_temp = '1' and ow_busy = '0' then
ow_get_temp <= '1';
nxt_reg.state <= GET_DATA;
end if;
when FULL_RUN =>
if ow_done = '1' then
ow_get_temp <= '1';
nxt_reg.state <= GET_DATA;
end if;
when GET_DATA =>
if ow_done = '1' then
nxt_reg.rd <= '1';
nxt_reg.state <= DATA;
end if;
when DATA =>
if tx_done = '1' then
if reg.addr = "11111" then
nxt_reg <= init_c;
else
nxt_reg.addr <= reg.addr + 1;
nxt_reg.rd <= '1';
end if;
end if;
end case;
end process comb;
end architecture rtl;
| lgpl-2.1 |
wltr/cern-onewire-idtemp | src/rtl/onewire_idtemp/onewire_discover.vhd | 1 | 9439 | -------------------------------------------------------------------------------
--! @file onewire_discover.vhd
--! @author Johannes Walter <[email protected]>
--! @copyright LGPL v2.1
--! @brief Perform a search algorithm to discover devices on the bus.
-------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
library work;
use work.lfsr_pkg.all;
use work.onewire_idtemp_pkg.all;
--! @brief Entity declaration of onewire_discover
entity onewire_discover is
port (
--! @name Clock and resets
--! @{
--! System clock
clk_i : in std_ulogic;
--! Asynchronous active-low reset
rst_asy_n_i : in std_ulogic;
--! Synchronous active-high reset
rst_syn_i : in std_ulogic;
--! @}
--! @name Internal signals
--! @{
--! Start search algorithm
discover_i : in std_ulogic;
--! Discovered device ID
id_o : out std_ulogic_vector(63 downto 0);
--! Discovered device ID enable
id_en_o : out std_ulogic;
--! Done flag
done_o : out std_ulogic;
--! @}
--! @name Bus interface signals
--! @{
--! Send a bus reset command
bus_rst_o : out std_ulogic;
--! Send data bit
bit_send_o : out std_ulogic;
--! The data bit to be sent
bit_o : out std_ulogic;
--! Receive data bit
bit_recv_o : out std_ulogic;
--! The received data bit
bit_i : in std_ulogic;
--! The received data bit enable
bit_en_i : in std_ulogic;
--! Done flag
bit_done_i : in std_ulogic);
--! @}
end entity onewire_discover;
--! RTL implementation of onewire_discover
architecture rtl of onewire_discover is
-----------------------------------------------------------------------------
--! @name Types and Constants
-----------------------------------------------------------------------------
--! @{
constant lfsr_len_c : natural := lfsr_length(cmd_search_c'length);
subtype lfsr_t is std_ulogic_vector(lfsr_len_c - 1 downto 0);
constant lfsr_seed_c : lfsr_t := lfsr_seed(lfsr_len_c);
constant lfsr_max_c : lfsr_t := lfsr_shift(lfsr_seed_c, cmd_search_c'length - 1);
type state_t is (IDLE, RESET_DONE, SEARCH_COMMAND, READ_ID_BIT,
READ_CMP_ID_BIT, COMPARE, CHECK);
type reg_t is record
state : state_t;
lfsr : lfsr_t;
done : std_ulogic;
id : std_ulogic_vector(id_o'high + 1 downto id_o'low + 1);
id_en : std_ulogic;
cmd : std_ulogic_vector(7 downto 0);
bus_rst : std_ulogic;
bit_send : std_ulogic;
bit_recv : std_ulogic;
crc_reset : std_ulogic;
id_bit : std_ulogic;
cmp_id_bit : std_ulogic;
search : std_ulogic;
id_bit_number : unsigned(6 downto 0);
marker : unsigned(6 downto 0);
last_discrepancy : unsigned(6 downto 0);
end record;
constant init_c : reg_t := (
state => IDLE,
lfsr => lfsr_seed_c,
done => '0',
id => (others => '0'),
id_en => '0',
cmd => cmd_search_c,
bus_rst => '0',
bit_send => '0',
bit_recv => '0',
crc_reset => '0',
id_bit => '0',
cmp_id_bit => '0',
search => '0',
id_bit_number => to_unsigned(1, 7),
marker => to_unsigned(0, 7),
last_discrepancy => to_unsigned(0, 7));
--! @}
-----------------------------------------------------------------------------
--! @name Internal Registers
-----------------------------------------------------------------------------
--! @{
signal reg : reg_t;
--! @}
-----------------------------------------------------------------------------
--! @name Internal Wires
-----------------------------------------------------------------------------
--! @{
signal nxt_reg : reg_t;
signal crc_valid : std_ulogic;
--! @}
begin -- architecture rtl
-----------------------------------------------------------------------------
-- Outputs
-----------------------------------------------------------------------------
id_o <= reg.id;
id_en_o <= reg.id_en;
done_o <= reg.done;
bus_rst_o <= reg.bus_rst;
bit_send_o <= reg.bit_send;
bit_recv_o <= reg.bit_recv;
bit_o <= reg.search;
-----------------------------------------------------------------------------
-- Instantiations
-----------------------------------------------------------------------------
crc_inst : entity work.onewire_crc
port map (
clk_i => clk_i,
rst_asy_n_i => rst_asy_n_i,
rst_syn_i => rst_syn_i,
reset_i => reg.crc_reset,
data_i => reg.search,
data_en_i => reg.bit_send,
valid_o => crc_valid);
-----------------------------------------------------------------------------
-- Registers
-----------------------------------------------------------------------------
regs : process (clk_i, rst_asy_n_i) is
procedure reset is
begin
reg <= init_c;
end procedure reset;
begin -- process regs
if rst_asy_n_i = '0' then
reset;
elsif rising_edge(clk_i) then
if rst_syn_i = '1' then
reset;
else
reg <= nxt_reg;
end if;
end if;
end process regs;
-----------------------------------------------------------------------------
-- Combinatorics
-----------------------------------------------------------------------------
comb : process (reg, discover_i, bit_i, bit_en_i, bit_done_i, crc_valid) is
begin -- process comb
-- Defaults
nxt_reg <= reg;
nxt_reg.done <= init_c.done;
nxt_reg.id_en <= init_c.id_en;
nxt_reg.bus_rst <= init_c.bus_rst;
nxt_reg.bit_send <= init_c.bit_send;
nxt_reg.bit_recv <= init_c.bit_recv;
nxt_reg.crc_reset <= init_c.crc_reset;
case reg.state is
when IDLE =>
if discover_i = '1' then
nxt_reg.bus_rst <= '1';
nxt_reg.state <= RESET_DONE;
end if;
when RESET_DONE =>
if bit_done_i = '1' then
if bit_i = '1' then
nxt_reg <= init_c;
nxt_reg.done <= '1';
else
nxt_reg.bit_send <= '1';
nxt_reg.search <= reg.cmd(reg.cmd'low);
nxt_reg.cmd <= '0' & reg.cmd(reg.cmd'high downto reg.cmd'low + 1);
nxt_reg.state <= SEARCH_COMMAND;
end if;
end if;
when SEARCH_COMMAND =>
if bit_done_i = '1' then
if reg.lfsr = lfsr_max_c then
nxt_reg.bit_recv <= '1';
nxt_reg.crc_reset <= '1';
nxt_reg.state <= READ_ID_BIT;
else
nxt_reg.bit_send <= '1';
nxt_reg.search <= reg.cmd(reg.cmd'low);
nxt_reg.cmd <= '0' & reg.cmd(reg.cmd'high downto reg.cmd'low + 1);
nxt_reg.lfsr <= lfsr_shift(reg.lfsr);
end if;
end if;
when READ_ID_BIT =>
if bit_en_i = '1' then
nxt_reg.id_bit <= bit_i;
nxt_reg.bit_recv <= '1';
nxt_reg.state <= READ_CMP_ID_BIT;
end if;
when READ_CMP_ID_BIT =>
if bit_en_i = '1' then
nxt_reg.cmp_id_bit <= bit_i;
nxt_reg.state <= COMPARE;
end if;
when COMPARE =>
nxt_reg.state <= CHECK;
nxt_reg.bit_send <= '1';
if reg.id_bit = '1' and reg.cmp_id_bit = '1' then
nxt_reg <= init_c;
nxt_reg.done <= '1';
elsif reg.id_bit = '0' and reg.cmp_id_bit = '0' then
if reg.id_bit_number = reg.last_discrepancy then
nxt_reg.id(to_integer(reg.id_bit_number)) <= '1';
nxt_reg.search <= '1';
elsif reg.id_bit_number > reg.last_discrepancy then
nxt_reg.id(to_integer(reg.id_bit_number)) <= '0';
nxt_reg.search <= '0';
nxt_reg.marker <= reg.id_bit_number;
else
nxt_reg.search <= reg.id(to_integer(reg.id_bit_number));
if reg.id(to_integer(reg.id_bit_number)) = '0' then
nxt_reg.marker <= reg.id_bit_number;
end if;
end if;
else
nxt_reg.id(to_integer(reg.id_bit_number)) <= reg.id_bit;
nxt_reg.search <= reg.id_bit;
end if;
when CHECK =>
if bit_done_i = '1' then
if to_integer(reg.id_bit_number) < reg.id'length then
nxt_reg.id_bit_number <= reg.id_bit_number + 1;
nxt_reg.bit_recv <= '1';
nxt_reg.state <= READ_ID_BIT;
else
if to_integer(reg.marker) = 0 then
nxt_reg <= init_c;
nxt_reg.done <= '1';
else
nxt_reg <= init_c;
nxt_reg.last_discrepancy <= reg.marker;
nxt_reg.bus_rst <= '1';
nxt_reg.state <= RESET_DONE;
end if;
if crc_valid = '0' then
nxt_reg.id <= (others => '1');
else
nxt_reg.id <= reg.id;
end if;
nxt_reg.id_en <= '1';
end if;
end if;
end case;
end process comb;
end architecture rtl;
| lgpl-2.1 |
xcthulhu/periphondemand | src/library/components/uart16750/hdl/slib_fifo_cyclone2.vhd | 3 | 2516 | --
-- FIFO (using Altera scfifo for Cyclone II)
--
-- Author: Sebastian Witt
-- Date: 07.03.2008
-- Version: 1.0
--
LIBRARY ieee;
USE ieee.std_logic_1164.all;
LIBRARY altera_mf;
USE altera_mf.all;
entity slib_fifo is
generic (
WIDTH : integer := 8; -- FIFO width
SIZE_E : integer := 6 -- FIFO size (2^SIZE_E)
);
port (
CLK : in std_logic; -- Clock
RST : in std_logic; -- Reset
CLEAR : in std_logic; -- Clear FIFO
WRITE : in std_logic; -- Write to FIFO
READ : in std_logic; -- Read from FIFO
D : in std_logic_vector(WIDTH-1 downto 0); -- FIFO input
Q : out std_logic_vector(WIDTH-1 downto 0); -- FIFO output
EMPTY : out std_logic; -- FIFO is empty
FULL : out std_logic; -- FIFO is full
USAGE : out std_logic_vector(SIZE_E-1 downto 0) -- FIFO usage
);
end slib_fifo;
architecture altera of slib_fifo is
COMPONENT scfifo
GENERIC (
add_ram_output_register : STRING;
intended_device_family : STRING;
lpm_numwords : NATURAL;
lpm_showahead : STRING;
lpm_type : STRING;
lpm_width : NATURAL;
lpm_widthu : NATURAL;
overflow_checking : STRING;
underflow_checking : STRING;
use_eab : STRING
);
PORT (
usedw : OUT STD_LOGIC_VECTOR (SIZE_E-1 DOWNTO 0);
rdreq : IN STD_LOGIC ;
sclr : IN STD_LOGIC ;
empty : OUT STD_LOGIC ;
clock : IN STD_LOGIC ;
q : OUT STD_LOGIC_VECTOR (WIDTH-1 DOWNTO 0);
wrreq : IN STD_LOGIC ;
data : IN STD_LOGIC_VECTOR (WIDTH-1 DOWNTO 0);
full : OUT STD_LOGIC
);
END COMPONENT;
begin
scfifo_component : scfifo
GENERIC MAP (
add_ram_output_register => "OFF",
intended_device_family => "Cyclone II",
lpm_numwords => 2**SIZE_E,
lpm_showahead => "ON",
lpm_type => "scfifo",
lpm_width => WIDTH,
lpm_widthu => SIZE_E,
overflow_checking => "ON",
underflow_checking => "ON",
use_eab => "ON"
)
PORT MAP (
rdreq => READ,
sclr => CLEAR,
clock => CLK,
wrreq => WRITE,
data => D,
usedw => USAGE,
empty => EMPTY,
q => Q,
full => FULL
);
end altera;
| lgpl-2.1 |
xcthulhu/periphondemand | src/library/components/uart16750/hdl/uart_transmitter.vhd | 5 | 8726 | --
-- UART transmitter
--
-- Author: Sebastian Witt
-- Date: 27.01.2008
-- Version: 1.0
--
-- This code is free software; you can redistribute it and/or
-- modify it under the terms of the GNU Lesser General Public
-- License as published by the Free Software Foundation; either
-- version 2.1 of the License, or (at your option) any later version.
--
-- This code is distributed in the hope that it will be useful,
-- but WITHOUT ANY WARRANTY; without even the implied warranty of
-- MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the GNU
-- Lesser General Public License for more details.
--
-- You should have received a copy of the GNU Lesser General Public
-- License along with this library; if not, write to the
-- Free Software Foundation, Inc., 59 Temple Place, Suite 330,
-- Boston, MA 02111-1307 USA
--
LIBRARY IEEE;
USE IEEE.std_logic_1164.all;
USE IEEE.numeric_std.all;
-- Serial UART transmitter
entity uart_transmitter is
port (
CLK : in std_logic; -- Clock
RST : in std_logic; -- Reset
TXCLK : in std_logic; -- Transmitter clock (2x baudrate)
TXSTART : in std_logic; -- Start transmitter
CLEAR : in std_logic; -- Clear transmitter state
WLS : in std_logic_vector(1 downto 0); -- Word length select
STB : in std_logic; -- Number of stop bits
PEN : in std_logic; -- Parity enable
EPS : in std_logic; -- Even parity select
SP : in std_logic; -- Stick parity
BC : in std_logic; -- Break control
DIN : in std_logic_vector(7 downto 0); -- Input data
TXFINISHED : out std_logic; -- Transmitter operation finished
SOUT : out std_logic -- Transmitter output
);
end uart_transmitter;
architecture rtl of uart_transmitter is
-- FSM
type state_type is (IDLE, START, BIT0, BIT1, BIT2, BIT3, BIT4, BIT5, BIT6, BIT7, PAR, STOP, STOP2);
signal CState, NState : state_type;
-- Signals
signal iTx2 : std_logic; -- Next TX step
signal iSout : std_logic; -- Transmitter output
signal iParity : std_logic; -- Parity
signal iFinished : std_logic; -- TX finished
begin
-- Transmitter FSM update process
TX_PROC: process (RST, CLK)
begin
if (RST = '1') then
CState <= IDLE;
iTx2 <= '0';
elsif (CLK'event and CLK='1') then
if (TXCLK = '1') then -- TX clock
if (iTx2 = '0') then -- Two TX clocks per step
CState <= NState; -- Next step
iTx2 <= '1';
else
if ((WLS = "00") and (STB = '1') and CState = STOP2) then
CState <= NState; -- 1.5 stop bits for 5 bit word mode
iTx2 <= '1';
else
CState <= CState; -- First TX clock, wait
iTx2 <= '0';
end if;
end if;
end if;
end if;
end process;
-- Transmitter FSM
TX_FSM: process (CState, TXSTART, DIN, WLS, PEN, SP, EPS, STB, iParity)
begin
-- Defaults
NState <= IDLE;
iSout <= '1';
case CState is
when IDLE => if (TXSTART = '1') then
NState <= START;
end if;
when START => iSout <= '0';
NState <= BIT0;
when BIT0 => iSout <= DIN(0);
NState <= BIT1;
when BIT1 => iSout <= DIN(1);
NState <= BIT2;
when BIT2 => iSout <= DIN(2);
NState <= BIT3;
when BIT3 => iSout <= DIN(3);
NState <= BIT4;
when BIT4 => iSout <= DIN(4);
if (WLS = "00") then -- 5 bits
if (PEN = '1') then
NState <= PAR; -- Parity enabled
else
NState <= STOP; -- No parity
end if;
else
NState <= BIT5;
end if;
when BIT5 => iSout <= DIN(5);
if (WLS = "01") then -- 6 bits
if (PEN = '1') then
NState <= PAR; -- Parity enabled
else
NState <= STOP; -- No parity
end if;
else
NState <= BIT6;
end if;
when BIT6 => iSout <= DIN(6);
if (WLS = "10") then -- 7 bits
if (PEN = '1') then
NState <= PAR; -- Parity enabled
else
NState <= STOP; -- No parity
end if;
else
NState <= BIT7;
end if;
when BIT7 => iSout <= DIN(7);
if (PEN = '1') then
NState <= PAR; -- Parity enabled
else
NState <= STOP; -- No parity
end if;
when PAR => if (SP = '1') then -- Sticky parity
if (EPS = '1') then
iSout <= '0'; -- Even parity -> cleared
else
iSout <= '1'; -- Odd parity -> set
end if;
else
if (EPS = '1') then
iSout <= iParity; -- Even parity
else
iSout <= not iParity; -- Odd parity
end if;
end if;
NState <= STOP;
when STOP => if (STB = '1') then -- 2 stop bits
NState <= STOP2;
else
if (TXSTART = '1') then -- Next transmission
NState <= START;
end if;
end if;
when STOP2 => if (TXSTART = '1') then -- Next transmission
NState <= START;
end if;
when others => null;
end case;
end process;
-- Parity generation
TX_PAR: process (DIN, WLS)
variable iP40, iP50, iP60, iP70 : std_logic;
begin
iP40 := DIN(4) xor DIN(3) xor DIN(2) xor DIN(1) xor DIN(0);
iP50 := DIN(5) xor iP40;
iP60 := DIN(6) xor iP50;
iP70 := DIN(7) xor iP60;
case WLS is
when "00" => iParity <= iP40;
when "01" => iParity <= iP50;
when "10" => iParity <= iP60;
when others => iParity <= iP70;
end case;
end process;
-- Signal TX finished on STOP bit transmission
TX_FIN: process (CLK, RST)
variable iLast : std_logic;
begin
if (RST = '1') then
iFinished <= '0';
iLast := '0';
elsif (CLK'event and CLK = '1') then
iFinished <= '0';
if (iLast = '0' and CState = STOP) then
iFinished <= '1';
end if;
if (CState = STOP) then
iLast := '1';
else
iLast := '0';
end if;
end if;
end process;
-- Output signals
SOUT <= iSout when BC = '0' else '0';
TXFINISHED <= iFinished;
end rtl;
| lgpl-2.1 |
xcthulhu/periphondemand | src/library/wrappers/atmega_wb8_wrapper/hdl/atmega_wb8_wrapper.vhd | 1 | 2550 | ---------------------------------------------------------------------------
-- Company : Vim Inc
-- Author(s) : Fabien Marteau
--
-- Creation Date : 23/04/2008
-- File : atmega_wb8_wrapper.vhd
--
-- Abstract : An atmega128 to wishbone wrapper components.
--
---------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.numeric_std.all;
---------------------------------------------------------------------------
Entity atmega_wb8_wrapper is
---------------------------------------------------------------------------
port
(
-- Atmega128 port
Address_H : in std_logic_vector( 6 downto 0);
DA : inout std_logic_vector( 7 downto 0);
ALE : in std_logic ;
RD : in std_logic ;
WR : in std_logic ;
DIR_buffer: out std_logic ;
-- Wishbone port
wbm_address : out std_logic_vector( 14 downto 0);
wbm_readdata : in std_logic_vector( 7 downto 0);
wbm_writedata: out std_logic_vector( 7 downto 0);
wbm_strobe : out std_logic ;
wbm_write : out std_logic ;
wbm_ack : in std_logic ;
wbm_cycle : out std_logic ;
-- clock 50MHz and reset
clk : in std_logic ;
reset : in std_logic
);
end entity;
---------------------------------------------------------------------------
Architecture atmega_wb8_wrapper_1 of atmega_wb8_wrapper is
---------------------------------------------------------------------------
signal write : std_logic ;
signal strobe : std_logic ;
signal cycle : std_logic ;
signal writedata : std_logic_vector( 7 downto 0);
signal address : std_logic_vector( 14 downto 0);
begin
synchro : process(clk,reset)
begin
if reset = '1' then
strobe <= '0';
write <= '0';
cycle <= '0';
address <= (others => '0');
writedata <= (others => '0');
elsif rising_edge(clk) then
-- Address bus latching
if ALE = '1' then
address(14 downto 8) <= Address_H;
address(7 downto 0) <= DA;
else
address <= address;
end if;
writedata <= DA;
-- signals controls
strobe <= not(RD and WR);
cycle <= not(RD and WR);
write <= (not WR);
end if;
end process synchro;
wbm_write <= write;
wbm_strobe<= strobe;
wbm_cycle <= cycle;
wbm_address <= address;
wbm_writedata <= writedata when (write = '1') else (others => '0');
-- buffer direction
DIR_buffer <= '1' when write = '0' and strobe='1' else '0';
DA <= wbm_readdata when write = '0' and strobe='1' else (others => 'Z');
end architecture atmega_wb8_wrapper_1;
| lgpl-2.1 |
xcthulhu/periphondemand | src/library/components/industrial_serial_input/hdl/industrial_serial_input.vhd | 1 | 11612 | ---------------------------------------------------------------------------
-- Company : ARMades Systems
-- Author(s) : Fabien Marteau <[email protected]>
--
-- Creation Date : 30/04/2009
-- File : industrial_serial_input.vhd
--
-- Abstract : This IP manage input serialized by the
-- industrial 8-digital-input serializer : SN65HVS882
--
---------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.numeric_std.all;
---------------------------------------------------------------------------
Entity industrial_serial_input is
---------------------------------------------------------------------------
generic(
id : natural := 1; -- identification register value
wb_size : natural := 16; -- Data port size for wishbone
clk_freq : natural := 133000 -- fpga clock speed
);
port
(
-- Syscon signals
reset : in std_logic ; -- reset
clk : in std_logic ; -- general clock
-- Wishbone signals
wbs_add : in std_logic_vector( 1 downto 0) ; -- address bus
wbs_writedata : in std_logic_vector( wb_size-1 downto 0);
wbs_readdata : out std_logic_vector( wb_size-1 downto 0);
wbs_strobe : in std_logic ;
wbs_cycle : in std_logic ;
wbs_write : in std_logic ;
wbs_ack : out std_logic;
-- interrupt
interrupt : out std_logic ; -- interrupt signal
-- SN65HVS882 controls signals
spi_sip : out std_logic ;
spi_ld_n : out std_logic ;
spi_clk : out std_logic ; -- SPI clock
spi_sop : in std_logic
);
end entity;
---------------------------------------------------------------------------
Architecture industrial_serial_input_1 of industrial_serial_input is
---------------------------------------------------------------------------
-- usefull constants
constant ZERO : std_logic_vector( 31 downto 0) := (others => '0');
-- states type
type state is (spi_init_state,spi_load_state,spi_read7_state,spi_read_state,spi_end_state);
signal state_reg : state;
signal next_state_reg : state;
-- registers addresses
constant REG_DATA : std_logic_vector( 1 downto 0) := "00"; -- |x[15:9]|int_en|data[7:0]
constant REG_READ_PER : std_logic_vector( 1 downto 0) := "01"; -- read period = reg x bus period
constant REG_BUS_PER : std_logic_vector( 1 downto 0) := "10"; -- bus period = reg x clock period
constant REG_ID : std_logic_vector( 1 downto 0) := "11"; -- identification register
constant BUS_PER_DFLT : std_logic_vector(15 downto 0) := x"010A";
constant READ_PER_DFLT: std_logic_vector(15 downto 0) := x"0020";
constant COUNT_SIZE : natural := 13;
-- registers
signal data_reg : std_logic_vector( 7 downto 0):= x"00";
signal int_en : std_logic ;
signal read_per : std_logic_vector( wb_size-1 downto 0);
signal bus_per : std_logic_vector( wb_size-1 downto 0);
signal data : std_logic_vector( 7 downto 0):= x"00";
-- local clocks signals
signal local_clk : std_logic ;
signal clock_rise_pulse : std_logic ;
signal clock_fall_pulse : std_logic ;
-- spi signals
signal spi_read_pulse : std_logic ;
signal spi_read_count : natural range 0 to 8;
-- wisbone acks
signal read_ack : std_logic ;
signal write_ack : std_logic ;
begin
-- read process
read_p : process (clk,reset)
begin
if reset = '1' then
wbs_readdata <= (others => '0');
elsif rising_edge(clk) then
if (wbs_strobe and (not wbs_write) and wbs_cycle) = '1' then
read_ack <= '1';
case wbs_add is
when REG_DATA =>
-- change data_reg bits order to match card route
wbs_readdata <=
ZERO(6 downto 0)&int_en&
data_reg(5)&
data_reg(6)&
data_reg(7)&
data_reg(4 downto 0);
when REG_READ_PER =>
wbs_readdata <= read_per;
when REG_BUS_PER =>
wbs_readdata <= bus_per;
when REG_ID =>
wbs_readdata <= std_logic_vector(to_unsigned(id,wb_size));
when others =>
wbs_readdata <= (others => '0');
end case;
else
read_ack <= '0';
wbs_readdata <= (others => '0');
end if;
end if;
end process read_p;
-- write process
write_p : process (clk, reset)
begin
if reset = '1' then
int_en <= '0';
-- defaut values
bus_per <= BUS_PER_DFLT; -- 266 x 3.759 = 1MHz
read_per <= READ_PER_DFLT;
elsif rising_edge(clk) then
if (wbs_strobe and wbs_write and wbs_cycle) = '1' then
case wbs_add is
when REG_DATA =>
int_en <= wbs_writedata(8);
write_ack <= '1';
when REG_READ_PER =>
read_per <= wbs_writedata;
write_ack <= '1';
when REG_BUS_PER =>
if wbs_writedata = x"0000" then
bus_Per <= x"0001";
else
bus_per <= wbs_writedata;
end if;
write_ack <= '1';
when others =>
write_ack <= '1';
end case;
else
write_ack <= '0';
end if;
end if;
end process write_p;
wbs_ack <= read_ack or write_ack;
-- SPI clock generator
clock_divider : process (clk,reset)
variable count : natural range 0 to (2**COUNT_SIZE)-1;
begin
if reset = '1' then
count := 0;
local_clk <= '0';
clock_rise_pulse <= '0';
clock_fall_pulse <= '0';
elsif rising_edge(clk) then
if (count < to_integer(unsigned(bus_per))) then
count := count + 1;
local_clk <= local_clk;
clock_rise_pulse <= '0';
clock_fall_pulse <= '0';
else
clock_fall_pulse <= local_clk;
clock_rise_pulse <= not local_clk;
local_clk <= not local_clk;
count := 0;
end if;
end if;
end process clock_divider;
-- read_pulse generator
read_pulse_p : process (clk,reset)
variable count : natural range 0 to (2**COUNT_SIZE)-1;
begin
if reset = '1' then
count := 0;
spi_read_pulse <= '0';
elsif rising_edge(clk) then
if (count <= to_integer(unsigned(read_per))) then
if clock_rise_pulse = '1' then
count := count + 1;
spi_read_pulse <= spi_read_pulse;
elsif clock_fall_pulse = '1' then
spi_read_pulse <= '0';
end if;
elsif clock_rise_pulse = '1' then
count := 0;
spi_read_pulse <= '1';
end if;
end if;
end process read_pulse_p;
-- interrupt management process
interrupt_p : process (clk,reset)
begin
if reset = '1' then
interrupt <= '0';
elsif rising_edge(clk) then
if data_reg /= data and (state_reg = spi_end_state) then
interrupt <= int_en; -- rise interrupt if data reg is changed
elsif (read_ack = '1') and (wbs_add = REG_DATA) then
interrupt <= '0'; -- reset interrupt when data register is read
end if;
end if;
end process interrupt_p;
----------------------------
-- spi read state machine --
----------------------------
-- state register
spi_state_register_p : process (clk,reset)
begin
if reset = '1' then
state_reg <= spi_init_state;
elsif rising_edge(clk) then
state_reg <= next_state_reg;
end if;
end process spi_state_register_p;
-- next-state logic
nstate_p : process (state_reg,spi_read_pulse,clock_rise_pulse,spi_read_count)
begin
case state_reg is
when spi_init_state =>
if spi_read_pulse = '1' then
next_state_reg <= spi_load_state;
else
next_state_reg <= spi_init_state;
end if;
when spi_load_state =>
if spi_read_pulse = '0' and clock_rise_pulse = '1' then
next_state_reg <= spi_read7_state;
else
next_state_reg <= spi_load_state;
end if;
when spi_read7_state =>
if clock_rise_pulse = '1' then
next_state_reg <= spi_read_state;
else
next_state_reg <= spi_read7_state;
end if;
when spi_read_state =>
if spi_read_count > 6 then
next_state_reg <= spi_end_state;
else
next_state_reg <= spi_read_state;
end if;
when spi_end_state =>
next_state_reg <= spi_init_state;
when others =>
next_state_reg <= spi_init_state;
end case;
end process nstate_p;
-- output logic
--output_p : process (state_reg,spi_sop,data,local_clk)
output_p : process (clk,reset)
begin
if reset = '1' then
data <= (others => '0');
spi_clk <= '0';
elsif rising_edge(clk) then
case state_reg is
when spi_init_state =>
data <= (others => '0');
spi_clk <= '0';
when spi_load_state =>
spi_clk <= '0';
when spi_read7_state =>
spi_clk <= '0';
data(0) <= spi_sop;
when spi_read_state =>
spi_clk <= local_clk;
if clock_fall_pulse = '1' then
data <= data(6 downto 0)&spi_sop;
end if;
when spi_end_state =>
data_reg <= data;
spi_clk <= '0';
when others =>
spi_clk <= local_clk;
end case;
end if;
end process output_p;
spi_ld_n <= '0' when state_reg = spi_load_state else '1' ;
spi_sip <= '1';
-- read count
read_count_p : process (clk, reset)
begin
if reset = '1' then
spi_read_count <= 0;
elsif rising_edge(clk) then
if state_reg = spi_read_state then
if clock_rise_pulse = '1' then
spi_read_count <= spi_read_count + 1;
else
spi_read_count <= spi_read_count;
end if;
else
spi_read_count <= 0;
end if;
end if;
end process read_count_p;
end architecture industrial_serial_input_1;
| lgpl-2.1 |
snow4life/PipelinedDLX | zero/zero.vhd | 1 | 356 | library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_arith.all;
use WORK.all;
use work.reduce_pack.all;
entity zero is
generic(N: integer);
port( INPUT: in std_logic_vector(N-1 downto 0);
ZERO: out std_logic);
end entity zero;
architecture BEHAVIORAL of zero is
begin
ZERO <= reduce_pack.nor_reduce(INPUT);
end architecture BEHAVIORAL; | lgpl-2.1 |
kdgwill/VHDL_Verilog_Encryptions_And_Ciphers | VHDL_RC5/Encryption_Decryption/rc5_key.vhd | 1 | 5346 | --RC5 Round Key Generation
--i=0;j=0;
--do 78 times
----A = S[i] = (S[i] + A + B) <<< 3;
----B = L[j] = (L[j] + A + B) <<< (A + B);
----i = (i + 1) mod 26;
----j = (j + 1) mod 4;
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL; -- we will use CONV_INTEGER
USE WORK.RC5_PKG.ALL;
entity rc5_key is
port( clr,clk : in std_logic; -- Asynchronous reset and Clock Signal
key : in std_logic_vector(127 downto 0);
key_vld : in std_logic;
skey : out rc5_rom_26;
key_rdy : out std_logic);
end rc5_key;
architecture key_exp of rc5_key is
signal i_cnt : std_logic_vector(04 downto 00); -- s_array counter
signal j_cnt : std_logic_vector(04 downto 00); -- l_array counter
signal r_cnt : std_logic_vector(06 downto 00); -- overall counterer; counts to 78
signal a : std_logic_vector(31 downto 00);
signal a_circ : std_logic_vector(31 downto 00);
signal a_reg : std_logic_vector(31 downto 00); -- register A
signal b : std_logic_vector(31 downto 00);
signal b_circ : std_logic_vector(31 downto 00);
signal b_reg : std_logic_vector(31 downto 00); -- register B
signal temp : std_logic_vector(31 downto 00);
--Key Expansion state machine has five states: idle, key in, expansion and ready
signal state : rc5_key_StateType;
signal l : rc5_rom_4;
signal s : rc5_rom_26;
begin
-- it is not a data-dependent rotation!
--A = S[i] = (S[i] + A + B) <<< 3;
a <= s(conv_integer(i_cnt)) + a_reg + b_reg; --S + A + B
a_circ <= a(28 downto 0) & a(31 downto 29); --rot by 3
-- this is a data-dependent rotation!
--B = L[j] = (L[j] + A + B) <<< (A + B);
b <= l(conv_integer(j_cnt)) + a_circ + b_reg; --L + A + B
-- rot by A + B
temp <= a_circ + b_reg;
ROT_A_LEFT: rotLeft
PORT MAP(din=>b,amnt=>temp(4 DOWNTO 0),dout=>b_circ);--b_circ <<< temp
state_block:
process(clr, clk)
begin
if (clr = '0') then
state <= st_idle;
elsif (rising_edge(clk)) then
case state is
when st_idle =>
if(key_vld = '1') then
state <= st_key_in;
end if;
when st_key_in =>
state <= st_key_exp;
when st_key_exp =>
if (r_cnt = "1001101") then
state <= st_ready;
end if;
when st_ready =>
IF( key_vld='1') THEN -- /= is not equals to
state <= st_key_in; --in event of new key start at key_in
--state otherwise would be a timing issue
--state<=ST_IDLE; --If Input Changes then restart
END IF;
end case;
end if;
end process;
a_reg_block:
process(clr, clk)
begin
if(clr = '0') then
a_reg <= (others => '0');
elsif (rising_edge(clk)) then
if (state = st_key_exp) then
a_reg <= a_circ;
end if;
end if;
end process;
b_reg_block:
process(clr, clk)
begin
if(clr = '0') then
b_reg <= (others => '0');
elsif (rising_edge(clk)) then
if (state = st_key_exp) then
b_reg <= b_circ;
end if;
end if;
end process;
s_array_counter_block:
process(clr, clk)
begin
if(clr='0') then i_cnt<=(others=>'0');
elsif(rising_edge(clk)) then
if(state=ST_KEY_EXP) then
if(i_cnt="11001") then i_cnt <= (others=>'0');
else i_cnt <= i_cnt + 1;
end if;
end if;
end if;
end process;
l_array_counter_block:
process(clr, clk)
begin
if(clr='0') then j_cnt<=(others=>'0');
elsif(rising_edge(clk)) then
if(j_cnt="00011") then j_cnt<=(others=>'0');
else j_cnt <= j_cnt + 1;
end if;
end if;
end process;
overall_counter_block:
process(clr, clk)
begin
if (clr = '0') then
r_cnt <= "0000000";
elsif (rising_edge(clk)) then
if (state = st_key_exp) then
r_cnt <= r_cnt + 1;
end if;
end if;
end process;
--S[0] = 0xB7E15163 (Pw)
--for i=1 to 25 do S[i] = S[i-1]+ 0x9E3779B9 (Qw)
--array s
process(clr, clk)
begin
if (clr = '0') then
s(0) <= X"b7e15163"; s(1) <= X"5618cb1c";s(2) <= X"f45044d5";
s(3) <= X"9287be8e";s(4) <= X"30bf3847";s(5) <= X"cef6b200";
s(6) <= X"6d2e2bb9";s(7) <= X"0b65a572";s(8) <= X"a99d1f2b";
s(9) <= X"47d498e4";s(10) <= X"e60c129d";s(11) <= X"84438c56";
s(12) <= X"227b060f";s(13) <= X"c0b27fc8";s(14) <= X"5ee9f981";
s(15) <= X"fd21733a";s(16) <= X"9b58ecf3";s(17) <= X"399066ac";
s(18) <= X"d7c7e065";s(19) <= X"75ff5a1e";s(20) <= X"1436d3d7";
s(21) <= X"b26e4d90";s(22) <= X"50a5c749";s(23) <= X"eedd4102";
s(24) <= X"8d14babb";s(25) <= X"2b4c3474";
elsif (rising_edge(clk)) then
if (state = st_key_exp) then
s(conv_integer(i_cnt)) <= a_circ;--i = (i + 1) mod 26;
end if;
end if;
end process;
--l array
process(clr, clk)
begin
if(clr = '0') then
l(0) <= (others=>'0');
l(1) <= (others=>'0');
l(2) <= (others=>'0');
l(3) <= (others=>'0');
elsif (rising_edge(clk)) then
if(state = st_key_in) then
l(0) <= key(31 downto 0);
l(1) <= key(63 downto 32);
l(2) <= key(95 downto 64);
l(3) <= key(127 downto 96);
elsif(state = st_key_exp) then
l(conv_integer(j_cnt)) <= b_circ; --j = (j + 1) mod 4;
end if;
end if;
end process;
skey <= s;
with state select
key_rdy <= '1' when st_ready,
'0' when others;
end key_exp; | lgpl-2.1 |
kdgwill/VHDL_Verilog_Encryptions_And_Ciphers | VHDL_RC5/Key_Generation/rc5_pkg.vhd | 1 | 524 | LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
PACKAGE rc5_pkg IS
type rc5_rom_26 is array (0 to 25) of std_logic_vector(31 downto 0);
type rc5_rom_4 is array (0 to 3) of std_logic_vector(31 downto 0);
type rc5_key_StateType is (ST_IDLE, -- In this state RC5 key expansion is ready for input
ST_KEY_IN, -- In this state key has been fully loaded
ST_KEY_EXP, -- In this state key expansion is in progress
ST_READY); -- In this state RC5 key expansion has completed
END rc5_pkg;
| lgpl-2.1 |
kdgwill/VHDL_Verilog_Encryptions_And_Ciphers | VHDL_RC5/Encryption_Decryption/bak/rc5_enc_2.bak.vhd | 1 | 3731 | --RC5 Encryption
--A = A + S[0];
--B = B + S[1];
--for i=1 to 12 do
----A = ((A XOR B) <<< B) + S[2*i];
----B = ((B XOR A) <<< A) + S[2*1+1];
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL; -- we will use CONV_INTEGER
USE WORK.RC5_PKG.ALL;
ENTITY rc5_enc IS
PORT (
clr,clk : IN STD_LOGIC; -- Asynchronous reset and Clock Signal
din : IN STD_LOGIC_VECTOR(63 DOWNTO 0); -- 64-bit input
di_vld : IN STD_LOGIC; -- Valid Input
key_rdy : IN STD_LOGIC;
skey : IN rc5_rom_26;
dout : OUT STD_LOGIC_VECTOR(63 DOWNTO 0); -- 64-bit output
do_rdy : OUT STD_LOGIC --Output is Ready
);
END rc5_enc;
ARCHITECTURE rtl OF rc5_enc IS
SIGNAL i_cnt : STD_LOGIC_VECTOR(3 DOWNTO 0); -- round counter
SIGNAL ab_xor : STD_LOGIC_VECTOR(31 DOWNTO 0);
SIGNAL a_rot : STD_LOGIC_VECTOR(31 DOWNTO 0);
SIGNAL a : STD_LOGIC_VECTOR(31 DOWNTO 0);
SIGNAL a_pre : STD_LOGIC_VECTOR(31 DOWNTO 0);
SIGNAL a_reg : STD_LOGIC_VECTOR(31 DOWNTO 0); -- register A
SIGNAL ba_xor : STD_LOGIC_VECTOR(31 DOWNTO 0);
SIGNAL b_rot : STD_LOGIC_VECTOR(31 DOWNTO 0);
SIGNAL b : STD_LOGIC_VECTOR(31 DOWNTO 0);
SIGNAL b_pre : STD_LOGIC_VECTOR(31 DOWNTO 0);
SIGNAL b_reg : STD_LOGIC_VECTOR(31 DOWNTO 0); -- register B
-- RC5 state machine has five states: idle, pre_round, round and ready
SIGNAL state : enc_StateType;
BEGIN
a_pre<=din(63 DOWNTO 32) + skey(0);--A = A + S[0]
b_pre<=din(31 DOWNTO 0) + skey(1); --B = B + S[1]
-- A=((A XOR B)<<<B) + S[2*i];
ab_xor <= a_reg XOR b_reg;--A XOR B
ROT_A_LEFT: rotLeft
PORT MAP(din=>ab_xor,amnt=>b_reg(4 DOWNTO 0),dout=>a_rot);--A <<< B
a<=a_rot + skey(CONV_INTEGER(i_cnt & '0')); --A + S[2*i]
-- B=((B XOR A) <<<A) + S[2*i+1]
ba_xor <= b_reg XOR a; -- B XOR A
ROT_B_LEFT: rotLeft
PORT MAP(din=>ba_xor,amnt=>a(4 DOWNTO 0),dout=>b_rot);--B <<< A
b<=b_rot + skey(CONV_INTEGER(i_cnt & '1')); --B + S[2*i+1]
A_register:
PROCESS(clr, clk) BEGIN
IF(clr='0') THEN
a_reg<=din(63 DOWNTO 32);
ELSIF(rising_edge(clk)) THEN --clk'EVENT AND clk='1' can introduce error
IF(state=ST_PRE_ROUND) THEN
a_reg<=a_pre;
ELSIF(state=ST_ROUND_OP) THEN
a_reg<=a;
END IF;
END IF;
END PROCESS;
B_register:
PROCESS(clr, clk) BEGIN
IF(clr='0') THEN
b_reg<=din(31 DOWNTO 0);
ELSIF(rising_edge(clk)) THEN
IF(state=ST_PRE_ROUND) THEN
b_reg<=b_pre;
ELSIF(state=ST_ROUND_OP) THEN
b_reg<=b;
END IF;
END IF;
END PROCESS;
State_Control:
PROCESS(clr, clk)
BEGIN
IF(clr='0') THEN
state<=ST_IDLE;
ELSIF(clk'EVENT AND clk='1') THEN
CASE state IS
WHEN ST_IDLE=> IF(di_vld='1' and key_rdy='1') THEN
state<=ST_PRE_ROUND;
END IF;
WHEN ST_PRE_ROUND=> state<=ST_ROUND_OP;
WHEN ST_ROUND_OP=> IF(i_cnt="1100") THEN
state<=ST_READY;
END IF;
WHEN ST_READY=> IF(di_vld='1' and key_rdy='1') THEN
state<=ST_PRE_ROUND;--can assume new keys and skip idle state
--state<=ST_IDLE;--If Input Changes then restart
END IF;
END CASE;
END IF;
END PROCESS;
round_counter:
PROCESS(clr, clk) BEGIN
IF(clr='0') THEN
i_cnt<="0001";
ELSIF(rising_edge(clk) AND state=ST_ROUND_OP) THEN
IF(i_cnt="1100") THEN
i_cnt<="0001";
ELSE
i_cnt<=i_cnt+'1';
END IF;
END IF;
END PROCESS;
dout<=a_reg & b_reg;
WITH state SELECT
do_rdy<='1' WHEN ST_READY,
'0' WHEN OTHERS;
END rtl; | lgpl-2.1 |
magyarm/periphondemand-code | src/library/components/sja1000/testbench/top_sja1000_tb.vhd | 1 | 6397 | ---------------------------------------------------------------------------
-- Company : ARMadeus Systems
-- Author(s) : Kevin JOLY [email protected]
--
-- Creation Date : 2011-05-05
-- File : Top_sja1000_pod_tb.vhd
--
-- Abstract :
-- This testbench is used for simulate a read, a write and then, a read
-- on the SJA1000 CAN Controller interface. The read register is 0x11
-- and the written register is 0x12 in the SJA1000. The read value
-- in the SJA1000 is 0x57 simulated by the process simu_sja.
-- The written value is 0xAA.
--
---------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.numeric_std.all;
--
-- Defines communication functions between imx and fpga:
--
-- write procedures
-- procedure imx_write
-- Params :
-- address : Write address
-- value : value to write
-- gls_clk : clock signal
-- imx_cs_n : Chip select
-- imx_oe_n : Read signal
-- imx_eb3_n : Write signal
-- imx_address : Address signal
-- imx_data : Data signal
-- WSC : Value of imx WSC (see MC9328MXLRM.pdf p169) for sync=0
--
-- read procedures
-- procedure imx_read
-- Params :
-- address : Write address
-- value : value returned
-- gls_clk : clock signal
-- imx_cs_n : Chip select
-- imx_oe_n : Read signal
-- imx_eb3_n : Write signal
-- imx_address : Address signal
-- imx_data : Data signal
-- WSC : Value of imx WSC (see MC9328MXLRM.pdf p169) for sync=0
--
use work.apf27_test_pkg.all;
entity top_sja1000_pod_tb is
end entity top_sja1000_pod_tb;
architecture RTL of top_sja1000_pod_tb is
CONSTANT HALF_PERIODE : time := 5.0 ns; -- Half clock period
CONSTANT SJA1000_ID : std_logic_vector := x"0000";
CONSTANT RX_ID1_REG : std_logic_vector := x"0022";
CONSTANT RX_ID2_REG : std_logic_vector := x"0024";
CONSTANT CLOCK_CYCLES : integer := 12;
signal imx27_wb16_wrapper00_imx_cs_n : std_logic;
signal imx27_wb16_wrapper00_imx_data : std_logic_vector(15 downto 0);
signal rstgen_syscon00_ext_clk : std_logic;
signal imx27_wb16_wrapper00_imx_eb0_n : std_logic;
signal imx27_wb16_wrapper00_imx_oe_n : std_logic;
signal imx27_wb16_wrapper00_imx_address : std_logic_vector(11 downto 0);
signal sja100000_sja_wr : std_logic;
signal sja100000_sja_cs : std_logic;
signal sja100000_sja_rd : std_logic;
signal sja100000_sja_ale_as : std_logic;
signal sja100000_sja_ad : std_logic_vector(7 downto 0);
component top_sja1000_pod
port ( imx27_wb16_wrapper00_imx_cs_n : in std_logic;
imx27_wb16_wrapper00_imx_data : inout std_logic_vector(15 downto 0);
rstgen_syscon00_ext_clk : in std_logic;
imx27_wb16_wrapper00_imx_eb0_n : in std_logic;
imx27_wb16_wrapper00_imx_oe_n : in std_logic;
imx27_wb16_wrapper00_imx_address : in std_logic_vector(11 downto 0);
sja100000_sja_wr : out std_logic;
sja100000_sja_cs : out std_logic;
sja100000_sja_rd : out std_logic;
sja100000_sja_ale_as : out std_logic;
sja100000_sja_ad : inout std_logic_vector(7 downto 0)
);
end component top_sja1000_pod;
signal value : std_logic_vector (15 downto 0);
begin
top : top_sja1000_pod
port map(
imx27_wb16_wrapper00_imx_cs_n => imx27_wb16_wrapper00_imx_cs_n,
imx27_wb16_wrapper00_imx_data => imx27_wb16_wrapper00_imx_data,
rstgen_syscon00_ext_clk => rstgen_syscon00_ext_clk,
imx27_wb16_wrapper00_imx_eb0_n => imx27_wb16_wrapper00_imx_eb0_n,
imx27_wb16_wrapper00_imx_oe_n => imx27_wb16_wrapper00_imx_oe_n,
imx27_wb16_wrapper00_imx_address => imx27_wb16_wrapper00_imx_address,
sja100000_sja_wr => sja100000_sja_wr,
sja100000_sja_cs => sja100000_sja_cs,
sja100000_sja_rd => sja100000_sja_rd,
sja100000_sja_ale_as => sja100000_sja_ale_as,
sja100000_sja_ad => sja100000_sja_ad
);
stimulis : process
begin
-- write stimulis here
imx27_wb16_wrapper00_imx_oe_n <= '1';
imx27_wb16_wrapper00_imx_eb0_n <= '1';
imx27_wb16_wrapper00_imx_cs_n <= '1';
imx27_wb16_wrapper00_imx_address <= (others => 'Z');
imx27_wb16_wrapper00_imx_data <= (others => 'Z');
-- read the RX counter value
imx_read(RX_ID1_REG or SJA1000_ID,value,
rstgen_syscon00_ext_clk,imx27_wb16_wrapper00_imx_cs_n,
imx27_wb16_wrapper00_imx_oe_n, imx27_wb16_wrapper00_imx_eb0_n,
imx27_wb16_wrapper00_imx_address(11 downto 0),imx27_wb16_wrapper00_imx_data,
CLOCK_CYCLES);
wait for HALF_PERIODE*10;
-- write the RX counter value
imx_write(RX_ID2_REG or SJA1000_ID,x"00AA",
rstgen_syscon00_ext_clk,imx27_wb16_wrapper00_imx_cs_n,
imx27_wb16_wrapper00_imx_oe_n, imx27_wb16_wrapper00_imx_eb0_n,
imx27_wb16_wrapper00_imx_address(11 downto 0),imx27_wb16_wrapper00_imx_data,
CLOCK_CYCLES);
-- read the RX counter value
imx_read(RX_ID1_REG or SJA1000_ID,value,
rstgen_syscon00_ext_clk,imx27_wb16_wrapper00_imx_cs_n,
imx27_wb16_wrapper00_imx_oe_n, imx27_wb16_wrapper00_imx_eb0_n,
imx27_wb16_wrapper00_imx_address(11 downto 0),imx27_wb16_wrapper00_imx_data,
CLOCK_CYCLES);
wait for HALF_PERIODE*10;
wait for HALF_PERIODE*10;
assert false report "End of test" severity error;
end process stimulis;
simu_sja : process
begin
sja100000_sja_ad <= ( others => 'Z');
wait until falling_edge(sja100000_sja_rd);
wait for 50 ns;
sja100000_sja_ad <= "01010111";
wait until rising_edge(sja100000_sja_rd);
wait for 30 ns;
end process simu_sja;
clockp : process
begin
rstgen_syscon00_ext_clk <= '1';
wait for HALF_PERIODE;
rstgen_syscon00_ext_clk <= '0';
wait for HALF_PERIODE;
end process clockp;
end architecture RTL;
| lgpl-2.1 |
magyarm/periphondemand-code | src/library/components/simplegpio/hdl/simplegpio.vhd | 1 | 2869 | ---------------------------------------------------------------------------
-- Company : ARMades Systems
-- Author(s) : Fabien Marteau <[email protected]>
--
-- Creation Date : 03/09/2008
-- File : simplegpio.vhd
--
-- Abstract :
--
---------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.numeric_std.all;
---------------------------------------------------------------------------
Entity simplegpio is
---------------------------------------------------------------------------
generic(
id : natural := 3; -- identify id
size : natural := 16 -- wishbone data size 8,16 or 32
);
port
(
-- clock and reset
clk_i : in std_logic ; -- master clock input
rst_i : in std_logic ; -- asynchronous reset
-- wishbone
adr_i : in std_logic_vector( 1 downto 0);
dat_i : in std_logic_vector( size-1 downto 0);
dat_o : out std_logic_vector( size-1 downto 0);
we_i : in std_logic ;
stb_i : in std_logic ;
ack_o : out std_logic ;
cyc_i : in std_logic;
-- gpio
gpio : inout std_logic_vector( size-1 downto 0)
);
end entity;
---------------------------------------------------------------------------
Architecture simplegpio_1 of simplegpio is
---------------------------------------------------------------------------
signal write_register : std_logic_vector( size-1 downto 0);
signal ctrl_register : std_logic_vector( size-1 downto 0);
signal rd_ack : std_logic ;
signal wr_ack : std_logic ;
begin
-- register reading process
process(clk_i, rst_i)
begin
if(rst_i = '1') then
dat_o <= (others => '0');
rd_ack <= '0';
elsif(rising_edge(clk_i)) then
rd_ack <= '0';
if(stb_i = '1' and we_i = '0' and cyc_i = '1') then
rd_ack <= '1';
if(adr_i = "00") then
dat_o <= gpio;
elsif(adr_i = "01") then
dat_o <= ctrl_register;
elsif(adr_i = "10") then
dat_o <= std_logic_vector(to_unsigned(id,size));
else
dat_o <= (others => '0');
end if;
end if;
end if;
end process;
-- register write process
process(clk_i,rst_i)
begin
if(rst_i = '1') then
ctrl_register <= (others => '0');
write_register <= (others => '0');
wr_ack <= '0';
elsif(rising_edge(clk_i)) then
wr_ack <= '0';
if(stb_i = '1' and we_i = '1' and cyc_i = '1') then
wr_ack <= '1';
if(adr_i = "00") then
write_register <= dat_i;
elsif(adr_i = "01") then
ctrl_register <= dat_i;
end if;
end if;
end if;
end process;
-- acknowledge
ack_o <= rd_ack or wr_ack;
-- gpio write
gpiogen : for i in 0 to (size-1) generate
gpio(i) <= write_register(i) when ctrl_register(i) = '1' else 'Z';
end generate;
end architecture simplegpio_1;
| lgpl-2.1 |
magyarm/periphondemand-code | src/platforms/apf9328/simulation/apf_test_pkg.vhd | 1 | 5180 | ----------------------------------------------
-- Design Name : Test bench utils
-- File Name : apf_test_pkg.vhd
-- Function : Defines communication functions between imx and fpga
-- Author : Fabien Marteau <[email protected]>
-- Version : 1.00
---------------------------------------------
-----------------------------------------------------------------------------------
-- This program is free software; you can redistribute it and/or modify
-- it under the terms of the GNU General Public License as published by
-- the Free Software Foundation; either version 2, or (at your option)
-- any later version.
--
-- This program is distributed in the hope that it will be useful,
-- but WITHOUT ANY WARRANTY; without even the implied warranty of
-- MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
-- GNU General Public License for more details.
--
-- You should have received a copy of the GNU General Public License
-- along with this program; if not, write to the Free Software
-- Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
----------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
package apf_test_pkg is
-- write procedures
-- Params :
-- address : Write address
-- value : value to write
-- gls_clk : clock signal
-- imx_cs_n : Chip select
-- imx_oe_n : Read signal
-- imx_eb3_n : Write signal
-- imx_address : Address signal
-- imx_data : Data signal
-- WSC : Value of imx WSC (see MC9328MXLRM.pdf p169) for sync=0
procedure imx_write(
address : in std_logic_vector (15 downto 0);
value : in std_logic_vector (15 downto 0);
signal gls_clk : in std_logic ;
signal imx_cs_n : out std_logic ;
signal imx_oe_n : out std_logic ;
signal imx_eb3_n : out std_logic ;
signal imx_address : out std_logic_vector (12 downto 1);
signal imx_data : out std_logic_vector (15 downto 0);
WSC : natural
);
-- read procedures
-- Params :
-- address : Write address
-- value : value returned
-- gls_clk : clock signal
-- imx_cs_n : Chip select
-- imx_oe_n : Read signal
-- imx_eb3_n : Write signal
-- imx_address : Address signal
-- imx_data : Data signal
-- WSC : Value of imx WSC (see MC9328MXLRM.pdf p169) for sync=0
procedure imx_read(
address : in std_logic_vector (15 downto 0);
signal value : out std_logic_vector (15 downto 0);
signal gls_clk : in std_logic ;
signal imx_cs_n : out std_logic ;
signal imx_oe_n : out std_logic ;
signal imx_eb3_n : out std_logic ;
signal imx_address : out std_logic_vector (12 downto 1);
signal imx_data : in std_logic_vector (15 downto 0);
WSC : natural
);
end package apf_test_pkg;
package body apf_test_pkg is
-- Write value from imx
procedure imx_write(
address : in std_logic_vector (15 downto 0);
value : in std_logic_vector (15 downto 0);
signal gls_clk : in std_logic ;
signal imx_cs_n : out std_logic ;
signal imx_oe_n : out std_logic ;
signal imx_eb3_n : out std_logic ;
signal imx_address : out std_logic_vector (12 downto 1);
signal imx_data : out std_logic_vector (15 downto 0);
WSC : natural
) is
begin
-- Write value
wait until falling_edge(gls_clk);
wait for 4 ns;
imx_address <= address(12 downto 1);
imx_cs_n <= '0';
imx_eb3_n <= '0';
wait until falling_edge(gls_clk);
wait for 2500 ps;
imx_data <= value;
if WSC <= 1 then
wait until falling_edge(gls_clk);
else
for n in 1 to WSC loop
wait until falling_edge(gls_clk); -- WSC = 2
end loop;
end if;
wait for 1 ns;
imx_cs_n <= '1';
imx_eb3_n <= '1';
imx_address <= (others => 'Z');
imx_data <= (others => 'Z');
end procedure imx_write;
-- Read a value from imx
procedure imx_read(
address : in std_logic_vector (15 downto 0);
signal value : out std_logic_vector (15 downto 0);
signal gls_clk : in std_logic ;
signal imx_cs_n : out std_logic ;
signal imx_oe_n : out std_logic ;
signal imx_eb3_n : out std_logic ;
signal imx_address : out std_logic_vector (12 downto 1);
signal imx_data : in std_logic_vector (15 downto 0);
WSC : natural
) is
begin
-- Read value
wait until falling_edge(gls_clk);
wait for 4 ns;
imx_address <= address(12 downto 1);
imx_cs_n <= '0';
imx_oe_n <= '0';
if WSC <= 1 then
wait until falling_edge(gls_clk);
else
for n in 1 to WSC loop
wait until falling_edge(gls_clk);
end loop;
end if;
wait until falling_edge(gls_clk);
value <= imx_data;
imx_cs_n <= '1';
imx_oe_n <= '1';
imx_address <= (others => 'Z');
wait for 20 ns;
end procedure imx_read;
end package body apf_test_pkg;
| lgpl-2.1 |
magyarm/periphondemand-code | src/library/components/uart16750/hdl/slib_counter.vhd | 5 | 2883 | --
-- Counter
--
-- Author: Sebastian Witt
-- Date: 27.01.2008
-- Version: 1.2
--
-- This code is free software; you can redistribute it and/or
-- modify it under the terms of the GNU Lesser General Public
-- License as published by the Free Software Foundation; either
-- version 2.1 of the License, or (at your option) any later version.
--
-- This code is distributed in the hope that it will be useful,
-- but WITHOUT ANY WARRANTY; without even the implied warranty of
-- MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the GNU
-- Lesser General Public License for more details.
--
-- You should have received a copy of the GNU Lesser General Public
-- License along with this library; if not, write to the
-- Free Software Foundation, Inc., 59 Temple Place, Suite 330,
-- Boston, MA 02111-1307 USA
--
LIBRARY IEEE;
USE IEEE.std_logic_1164.all;
USE IEEE.numeric_std.all;
-- Counter
entity slib_counter is
generic (
WIDTH : natural := 4 -- Counter width
);
port (
CLK : in std_logic; -- Clock
RST : in std_logic; -- Reset
CLEAR : in std_logic; -- Clear counter register
LOAD : in std_logic; -- Load counter register
ENABLE : in std_logic; -- Enable count operation
DOWN : in std_logic; -- Count direction down
D : in std_logic_vector(WIDTH-1 downto 0); -- Load counter register input
Q : out std_logic_vector(WIDTH-1 downto 0); -- Shift register output
OVERFLOW : out std_logic -- Counter overflow
);
end slib_counter;
architecture rtl of slib_counter is
signal iCounter : unsigned(WIDTH downto 0); -- Counter register
begin
-- Counter process
COUNT_SHIFT: process (RST, CLK)
begin
if (RST = '1') then
iCounter <= (others => '0'); -- Reset counter register
elsif (CLK'event and CLK='1') then
if (CLEAR = '1') then
iCounter <= (others => '0'); -- Clear counter register
elsif (LOAD = '1') then -- Load counter register
iCounter <= unsigned('0' & D);
elsif (ENABLE = '1') then -- Enable counter
if (DOWN = '0') then -- Count up
iCounter <= iCounter + 1;
else -- Count down
iCounter <= iCounter - 1;
end if;
end if;
if (iCounter(WIDTH) = '1') then -- Clear overflow
iCounter(WIDTH) <= '0';
end if;
end if;
end process;
-- Output ports
Q <= std_logic_vector(iCounter(WIDTH-1 downto 0));
OVERFLOW <= iCounter(WIDTH);
end rtl;
| lgpl-2.1 |
magyarm/periphondemand-code | src/platforms/apf27/simulation/apf27_test_pkg.vhd | 1 | 5357 | ----------------------------------------------
-- Design Name : Test bench utils for apf27
-- File Name : apf27_test_pkg.vhd
-- Function : Defines communication functions between imx and fpga
-- Author : Fabien Marteau <[email protected]>
-- Version : 1.00
---------------------------------------------
-----------------------------------------------------------------------------------
-- This program is free software; you can redistribute it and/or modify
-- it under the terms of the GNU General Public License as published by
-- the Free Software Foundation; either version 2, or (at your option)
-- any later version.
--
-- This program is distributed in the hope that it will be useful,
-- but WITHOUT ANY WARRANTY; without even the implied warranty of
-- MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
-- GNU General Public License for more details.
--
-- You should have received a copy of the GNU General Public License
-- along with this program; if not, write to the Free Software
-- Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
----------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
package apf27_test_pkg is
CONSTANT CS_MIN : time := 13.6 ns;
CONSTANT CLOCK_PERIOD : time := 7.5188 ns;
CONSTANT WE3 : time := 2.25 ns;
CONSTANT WE4 : time := 2.25 ns;
-- write procedures
-- Params :
-- address : Write address
-- value : value to write
-- gls_clk : clock signal
-- imx_cs_n : Chip select
-- imx_oe_n : Read signal
-- imx_eb3_n : Write signal
-- imx_address : Address signal
-- imx_data : Data signal
-- WSC : Value of imx WSC (see MC9328MXLRM.pdf p169) for sync=0
procedure imx_write(
address : in std_logic_vector (15 downto 0);
value : in std_logic_vector (15 downto 0);
signal gls_clk : in std_logic ;
signal imx_cs_n : out std_logic ;
signal imx_oe_n : out std_logic ;
signal imx_eb3_n : out std_logic ;
signal imx_address : out std_logic_vector (12 downto 1);
signal imx_data : out std_logic_vector (15 downto 0);
WSC : natural
);
-- read procedures
-- Params :
-- address : Write address
-- value : value returned
-- gls_clk : clock signal
-- imx_cs_n : Chip select
-- imx_oe_n : Read signal
-- imx_eb3_n : Write signal
-- imx_address : Address signal
-- imx_data : Data signal
-- WSC : Value of imx WSC (see MC9328MXLRM.pdf p169) for sync=0
procedure imx_read(
address : in std_logic_vector (15 downto 0);
signal value : out std_logic_vector (15 downto 0);
signal gls_clk : in std_logic ;
signal imx_cs_n : out std_logic ;
signal imx_oe_n : out std_logic ;
signal imx_eb3_n : out std_logic ;
signal imx_address : out std_logic_vector (12 downto 1);
signal imx_data : in std_logic_vector (15 downto 0);
WSC : natural
);
end package apf27_test_pkg;
package body apf27_test_pkg is
-- Write value from imx
procedure imx_write(
address : in std_logic_vector (15 downto 0);
value : in std_logic_vector (15 downto 0);
signal gls_clk : in std_logic ;
signal imx_cs_n : out std_logic ;
signal imx_oe_n : out std_logic ;
signal imx_eb3_n : out std_logic ;
signal imx_address : out std_logic_vector (12 downto 1);
signal imx_data : out std_logic_vector (15 downto 0);
WSC : natural
) is
begin
-- Write value
wait until falling_edge(gls_clk);
wait for 4 ns;
imx_address <= address(12 downto 1);
imx_cs_n <= '0';
imx_eb3_n <= '0';
wait until falling_edge(gls_clk);
wait for 2500 ps;
imx_data <= value;
if WSC <= 1 then
wait until falling_edge(gls_clk);
else
for n in 1 to WSC loop
wait until falling_edge(gls_clk); -- WSC = 2
end loop;
end if;
wait for 1 ns;
imx_cs_n <= '1';
imx_eb3_n <= '1';
imx_address <= (others => 'Z');
imx_data <= (others => 'Z');
end procedure imx_write;
-- Read a value from imx
procedure imx_read(
address : in std_logic_vector (15 downto 0);
signal value : out std_logic_vector (15 downto 0);
signal gls_clk : in std_logic ;
signal imx_cs_n : out std_logic ;
signal imx_oe_n : out std_logic ;
signal imx_eb3_n : out std_logic ;
signal imx_address : out std_logic_vector (12 downto 1);
signal imx_data : in std_logic_vector (15 downto 0);
WSC : natural
) is
begin
-- Read value
wait until falling_edge(gls_clk);
wait for WE3;
imx_address <= address(12 downto 1);
imx_cs_n <= '0';
imx_oe_n <= '0';
wait for CS_MIN; -- minimum chip select time
if WSC > 1 then
for n in 2 to WSC loop
wait until falling_edge(gls_clk);
end loop;
--wait for CLOCK_PERIOD*(WSC-1);
end if;
wait for WE4;
value <= imx_data;
imx_cs_n <= '1';
imx_oe_n <= '1';
imx_address <= (others => 'Z');
end procedure imx_read;
end package body apf27_test_pkg;
| lgpl-2.1 |
magyarm/periphondemand-code | src/platforms/unioc_v11/simulation/atmega_emi_pkg.vhd | 1 | 4310 | ---------------------------------------------------------------------------
-- Company : Vim Inc
-- Author(s) : Fabien Marteau
--
-- Creation Date : 23/04/2008
-- File : atmega_pkg.vhd
--
-- Abstract : Simulate atmega128 read and write
--
---------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.numeric_std.all;
package atmega_emi_pkg is
procedure atmega_write(
Address : in std_logic_vector( 15 downto 0);
value : in std_logic_vector( 7 downto 0);
signal clk : in std_logic ;
signal Address_H : out std_logic_vector( 6 downto 0);
signal DA : inout std_logic_vector( 7 downto 0);
signal ALE : out std_logic ;
signal RD : out std_logic ;
signal WR : out std_logic ;
signal DIR_buffer : in std_logic ;
wait_states : natural
);
procedure atmega_read(
Address : in std_logic_vector( 15 downto 0);
signal value : out std_logic_vector( 7 downto 0);
signal clk : in std_logic ;
signal Address_H : out std_logic_vector( 6 downto 0);
signal DA : inout std_logic_vector( 7 downto 0);
signal ALE : out std_logic ;
signal RD : out std_logic ;
signal WR : out std_logic ;
signal DIR_buffer : in std_logic ;
wait_states : natural
);
end package atmega_emi_pkg;
package body atmega_emi_pkg is
CONSTANT TCLCL : time :=62 ns; -- 16 MHz
--Write value
procedure atmega_write(
Address : in std_logic_vector( 15 downto 0);
value : in std_logic_vector( 7 downto 0);
signal clk : in std_logic ;
signal Address_H : out std_logic_vector( 6 downto 0);
signal DA : inout std_logic_vector( 7 downto 0);
signal ALE : out std_logic ;
signal RD : out std_logic ;
signal WR : out std_logic ;
signal DIR_buffer : in std_logic ;
wait_states : natural
) is
begin
WR <= '1';
RD <= '1';
wait until falling_edge(clk);
ALE <= '1';
wait until rising_edge(clk);
Address_H <= Address(14 downto 8);
DA <= Address(7 downto 0);
wait until falling_edge(clk);
ALE <= '0';
wait for 5 ns;
DA <= (others => 'Z');
wait until rising_edge(clk);
DA <= value;
-- 0.5TCLCL - 20 ns
wait for 0.5*TCLCL - 20 ns;
WR <= '0';
wait until falling_edge(clk);
wait until rising_edge(clk);
if wait_states >= 0 then
for n in 1 to wait_states loop
wait until rising_edge(clk);
end loop;
end if;
WR <= '1';
wait until falling_edge(clk);
DA <= (others => 'Z');
Address_H <= (others => 'Z');
end procedure atmega_write;
--Read value
procedure atmega_read(
Address : in std_logic_vector( 15 downto 0);
signal value : out std_logic_vector( 7 downto 0);
signal clk : in std_logic ;
signal Address_H : out std_logic_vector( 6 downto 0);
signal DA : inout std_logic_vector( 7 downto 0);
signal ALE : out std_logic ;
signal RD : out std_logic ;
signal WR : out std_logic ;
signal DIR_buffer : in std_logic ;
wait_states : natural
) is
begin
RD <= '1';
WR <= '1';
wait until falling_edge(clk);
ALE <= '1';
wait until rising_edge(clk);
Address_H <= Address(14 downto 8);
DA <= Address(7 downto 0);
wait until falling_edge(clk);
ALE <= '0';
wait for 5 ns;
DA <= (others => 'Z');
wait until rising_edge(clk);
wait for 0.5*TCLCL - 20 ns;
RD <= '0';
wait until rising_edge(clk); -- 0 wait states
if wait_states >= 0 then
for n in 1 to wait_states loop
wait until rising_edge(clk);
end loop;
end if;
assert DIR_buffer = '1' report "buffer direction error" severity error;
value <= DA;
RD <= '1';
wait until falling_edge(clk);
DA <= (others => 'Z');
Address_H <= (others => 'Z');
end procedure atmega_read;
end package body atmega_emi_pkg;
| lgpl-2.1 |
magyarm/periphondemand-code | src/platforms/sp_vision/simulation/sp_vision_test_pkg.vhd | 1 | 5402 | ----------------------------------------------
-- Design Name : Test bench utils for sp_vision
-- File Name : sp_vision_test_pkg.vhd
-- Function : Defines communication functions between imx and fpga
-- Author : Fabien Marteau <[email protected]>
-- Version : 1.00
---------------------------------------------
-----------------------------------------------------------------------------------
-- This program is free software; you can redistribute it and/or modify
-- it under the terms of the GNU General Public License as published by
-- the Free Software Foundation; either version 2, or (at your option)
-- any later version.
--
-- This program is distributed in the hope that it will be useful,
-- but WITHOUT ANY WARRANTY; without even the implied warranty of
-- MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
-- GNU General Public License for more details.
--
-- You should have received a copy of the GNU General Public License
-- along with this program; if not, write to the Free Software
-- Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
----------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
package sp_vision_test_pkg is
CONSTANT CS_MIN : time := 13.6 ns;
CONSTANT CLOCK_PERIOD : time := 7.5188 ns;
CONSTANT WE3 : time := 2.25 ns;
CONSTANT WE4 : time := 2.25 ns;
-- write procedures
-- Params :
-- address : Write address
-- value : value to write
-- gls_clk : clock signal
-- imx_cs_n : Chip select
-- imx_oe_n : Read signal
-- imx_eb3_n : Write signal
-- imx_address : Address signal
-- imx_data : Data signal
-- WSC : Value of imx WSC (see MC9328MXLRM.pdf p169) for sync=0
procedure imx_write(
address : in std_logic_vector (15 downto 0);
value : in std_logic_vector (15 downto 0);
signal gls_clk : in std_logic ;
signal imx_cs_n : out std_logic ;
signal imx_oe_n : out std_logic ;
signal imx_eb3_n : out std_logic ;
signal imx_address : out std_logic_vector (12 downto 1);
signal imx_data : out std_logic_vector (15 downto 0);
WSC : natural
);
-- read procedures
-- Params :
-- address : Write address
-- value : value returned
-- gls_clk : clock signal
-- imx_cs_n : Chip select
-- imx_oe_n : Read signal
-- imx_eb3_n : Write signal
-- imx_address : Address signal
-- imx_data : Data signal
-- WSC : Value of imx WSC (see MC9328MXLRM.pdf p169) for sync=0
procedure imx_read(
address : in std_logic_vector (15 downto 0);
signal value : out std_logic_vector (15 downto 0);
signal gls_clk : in std_logic ;
signal imx_cs_n : out std_logic ;
signal imx_oe_n : out std_logic ;
signal imx_eb3_n : out std_logic ;
signal imx_address : out std_logic_vector (12 downto 1);
signal imx_data : in std_logic_vector (15 downto 0);
WSC : natural
);
end package sp_vision_test_pkg;
package body sp_vision_test_pkg is
-- Write value from imx
procedure imx_write(
address : in std_logic_vector (15 downto 0);
value : in std_logic_vector (15 downto 0);
signal gls_clk : in std_logic ;
signal imx_cs_n : out std_logic ;
signal imx_oe_n : out std_logic ;
signal imx_eb3_n : out std_logic ;
signal imx_address : out std_logic_vector (12 downto 1);
signal imx_data : out std_logic_vector (15 downto 0);
WSC : natural
) is
begin
-- Write value
wait until falling_edge(gls_clk);
wait for 4 ns;
imx_address <= address(12 downto 1);
imx_cs_n <= '0';
imx_eb3_n <= '0';
wait until falling_edge(gls_clk);
wait for 2500 ps;
imx_data <= value;
if WSC <= 1 then
wait until falling_edge(gls_clk);
else
for n in 1 to WSC loop
wait until falling_edge(gls_clk); -- WSC = 2
end loop;
end if;
wait for 1 ns;
imx_cs_n <= '1';
imx_eb3_n <= '1';
imx_address <= (others => 'Z');
imx_data <= (others => 'Z');
end procedure imx_write;
-- Read a value from imx
procedure imx_read(
address : in std_logic_vector (15 downto 0);
signal value : out std_logic_vector (15 downto 0);
signal gls_clk : in std_logic ;
signal imx_cs_n : out std_logic ;
signal imx_oe_n : out std_logic ;
signal imx_eb3_n : out std_logic ;
signal imx_address : out std_logic_vector (12 downto 1);
signal imx_data : in std_logic_vector (15 downto 0);
WSC : natural
) is
begin
-- Read value
wait until falling_edge(gls_clk);
wait for WE3;
imx_address <= address(12 downto 1);
imx_cs_n <= '0';
imx_oe_n <= '0';
wait for CS_MIN; -- minimum chip select time
if WSC > 1 then
for n in 2 to WSC loop
wait until falling_edge(gls_clk);
end loop;
--wait for CLOCK_PERIOD*(WSC-1);
end if;
wait for WE4;
value <= imx_data;
imx_cs_n <= '1';
imx_oe_n <= '1';
imx_address <= (others => 'Z');
end procedure imx_read;
end package body sp_vision_test_pkg;
| lgpl-2.1 |
magyarm/periphondemand-code | src/library/logics/logic_and/hdl/and.vhd | 1 | 838 | ---------------------------------------------------------------------------
-- Company : ARMadeus Systems
-- Author(s) : Fabien Marteau
--
-- Creation Date : 05/07/2011
-- File : logic_and.vhd
--
-- Abstract : simple logic and
--
---------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.numeric_std.all;
Entity logic_and is
generic(
input_count : integer := 32
);
port
(
logic_inputs : in std_logic_vector(input_count - 1 downto 0);
logic_output: out std_logic
);
end entity logic_and;
Architecture logic_and_1 of logic_and is
constant ONE : std_logic_vector(input_count -1 downto 0) := (others => '1');
begin
logic_output <= '1' when logic_inputs = ONE else '0';
end architecture logic_and_1;
| lgpl-2.1 |
rinatzakirov/vhdl | stream_to_avalon_tb.vhd | 1 | 3127 | use work.all;
use work.util.all;
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all;
USE IEEE.math_real.ALL;
use work.testbench_mm_master_pkg.all;
entity stream_to_avalon_tb is
end entity;
architecture sim of stream_to_avalon_tb is
signal stream_valid : std_logic ;
signal stream_ready : std_logic ;
signal stream_data : std_logic_vector(15 downto 0);
signal ctl_write: std_logic;
signal ctl_read: std_logic;
signal ctl_address: std_logic_vector(31 downto 0);
signal ctl_writedata: std_logic_vector(31 downto 0);
signal ctl_readdata: std_logic_vector(31 downto 0);
signal ctl_waitrequest: std_logic;
signal ctl_readdatavalid: std_logic;
signal writer_write: std_logic;
signal writer_waitrequest: std_logic;
signal writer_address: std_logic_vector(31 downto 0);
signal writer_burstcount: std_logic_vector(9 downto 0);
signal writer_writedata: std_logic_vector(127 downto 0);
signal clk, rst: std_logic;
signal rnd: real;
begin
clock: entity work.clock_gen
port map
(
clk => clk ,
rst => rst ,
rnd => rnd
);
source: entity work.random_stream_source
generic map (speed => 0.1, bw => 16, incrementing => true)
port map
(
clk => clk ,
rst => rst ,
out_valid => stream_valid ,
out_ready => stream_ready ,
out_data => stream_data
);
writer_waitrequest <= '1' when rnd > 0.01 else '0';
dut: entity work.stream_to_avalon
port map
(
stream_clk => clk ,
stream_rst => rst ,
stream_data => stream_data ,
stream_valid => stream_valid ,
stream_ready => stream_ready ,
clk => clk,
rst => rst,
ctl_write => ctl_write ,
ctl_read => ctl_read ,
ctl_address => ctl_address(3 downto 0) ,
ctl_writedata => ctl_writedata ,
ctl_readdata => ctl_readdata ,
ctl_waitrequest => ctl_waitrequest ,
ctl_readdatavalid => ctl_readdatavalid ,
writer_write => writer_write ,
writer_waitrequest => writer_waitrequest ,
writer_address => writer_address ,
writer_burstcount => writer_burstcount ,
writer_writedata => writer_writedata
);
tb_sm: entity work.testbench_mm_master generic map (instructions => (
(do_write, 1, 1024),
(do_write, 2, 8192),
(do_write, 0, 1),
(do_write, 0, 2),
(do_write, 0, 0),
(do_idle, 0, 0)
)) port map
(
clk => clk,
rst => rst,
mm_write => ctl_write ,
mm_waitrequest => ctl_waitrequest ,
mm_address => ctl_address ,
mm_writedata => ctl_writedata
);
ctl_read <= '0';
end architecture;
| lgpl-2.1 |
rinatzakirov/vhdl | clock_gen.vhd | 1 | 906 | library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all;
USE IEEE.math_real.ALL;
entity clock_gen is
generic ( freq: real := 100.0 );
port
(
clk: out std_logic;
rst: out std_logic;
rnd: out real
);
end entity;
architecture syn of clock_gen is
signal clk_i: std_logic := '0';
signal rst_i: std_logic := '1';
begin
clk <= clk_i;
rst <= rst_i;
process
variable seed1, seed2: positive;
variable rnd_var: real;
begin
wait for (500 ns / freq);
clk_i <= not clk_i;
uniform(seed1, seed2, rnd_var);
rnd <= rnd_var after 10 ps;
end process;
process(clk_i)
variable count: integer := 0;
begin
if rising_edge(clk_i) then
count := count + 1;
if count = 10 then
rst_i <= '0';
end if;
end if;
end process;
end architecture;
| lgpl-2.1 |
PsiStarPsi/firmware-general | General/rtl/SyncEdge.vhd | 1 | 3692 | ---------------------------------------------------------------------------------
-- Title : 1-bit synchronizer
-- Project : General Purpose Core
---------------------------------------------------------------------------------
-- File : SyncEdge.vhd
-- Author : Kurtis Nishimura
---------------------------------------------------------------------------------
-- Description:
-- Simple one-bit synchronizer with edge detect.
---------------------------------------------------------------------------------
LIBRARY ieee;
use ieee.std_logic_1164.all;
--use ieee.std_logic_arith.all;
--use ieee.std_logic_unsigned.all;
use work.UtilityPkg.all;
library unisim;
use unisim.vcomponents.all;
entity SyncEdge is
generic (
SYNC_STAGES_G : integer := 2;
CLK_POL_G : sl := '1';
RST_POL_G : sl := '1';
INIT_STATE_G : sl := '0';
GATE_DELAY_G : time := 1 ns
);
port (
-- Clock and reset
clk : in sl;
rst : in sl;
-- Incoming bit, asynchronous
asyncBit : in sl;
-- Outgoing bit, synced to clk
syncBit : out sl;
syncREdge : out sl;
syncFEdge : out sl
);
end SyncEdge;
-- Define architecture
architecture structural of SyncEdge is
signal iSyncBit : sl;
signal syncBitPipe : slv(1 downto 0);
begin
syncBit <= iSyncBit;
U_SyncBit : entity work.SyncBit
generic map (
SYNC_STAGES_G => SYNC_STAGES_G,
CLK_POL_G => CLK_POL_G,
RST_POL_G => RST_POL_G,
INIT_STATE_G => INIT_STATE_G,
GATE_DELAY_G => GATE_DELAY_G
)
port map (
clk => clk,
rst => rst,
asyncBit => asyncBit,
syncBit => iSyncBit
);
G_RISING : if CLK_POL_G = '1' generate
process (clk) begin
if rising_edge(clk) then
if rst = '1' then
syncREdge <= '0' after GATE_DELAY_G;
syncFEdge <= '0' after GATE_DELAY_G;
syncBitPipe <= (others => '0') after GATE_DELAY_G;
else
syncBitPipe(1) <= syncBitPipe(0) after GATE_DELAY_G;
syncBitPipe(0) <= iSyncBit after GATE_DELAY_G;
if syncBitPipe = "01" then
syncREdge <= '1' after GATE_DELAY_G;
else
syncREdge <= '0' after GATE_DELAY_G;
end if;
if syncBitPipe = "10" then
syncFEdge <= '1' after GATE_DELAY_G;
else
syncFEdge <= '0' after GATE_DELAY_G;
end if;
end if;
end if;
end process;
end generate;
G_FALLING : if CLK_POL_G = '0' generate
process (clk) begin
if falling_edge(clk) then
if rst = '1' then
syncREdge <= '0' after GATE_DELAY_G;
syncFEdge <= '0' after GATE_DELAY_G;
syncBitPipe <= (others => '0') after GATE_DELAY_G;
else
syncBitPipe(1) <= syncBitPipe(0) after GATE_DELAY_G;
syncBitPipe(0) <= iSyncBit after GATE_DELAY_G;
if syncBitPipe = "01" then
syncREdge <= '1' after GATE_DELAY_G;
else
syncREdge <= '0' after GATE_DELAY_G;
end if;
if syncBitPipe = "10" then
syncFEdge <= '1' after GATE_DELAY_G;
else
syncFEdge <= '0' after GATE_DELAY_G;
end if;
end if;
end if;
end process;
end generate;
end structural;
| lgpl-2.1 |
cordoval/myhdl-python | example/manual/pck_myhdl_07.vhd | 13 | 3476 | -- File: pck_myhdl_07.vhd
-- Generated by MyHDL 0.7
-- Date: Sun Dec 19 16:52:33 2010
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
package pck_myhdl_07 is
attribute enum_encoding: string;
function to_std_logic (arg: boolean) return std_logic;
function to_std_logic (arg: integer) return std_logic;
function to_unsigned (arg: boolean; size: natural) return unsigned;
function to_signed (arg: boolean; size: natural) return signed;
function to_integer(arg: boolean) return integer;
function to_integer(arg: std_logic) return integer;
function to_unsigned (arg: std_logic; size: natural) return unsigned;
function to_signed (arg: std_logic; size: natural) return signed;
function to_boolean (arg: std_logic) return boolean;
function to_boolean (arg: unsigned) return boolean;
function to_boolean (arg: signed) return boolean;
function to_boolean (arg: integer) return boolean;
function "-" (arg: unsigned) return signed;
end pck_myhdl_07;
package body pck_myhdl_07 is
function to_std_logic (arg: boolean) return std_logic is
begin
if arg then
return '1';
else
return '0';
end if;
end function to_std_logic;
function to_std_logic (arg: integer) return std_logic is
begin
if arg /= 0 then
return '1';
else
return '0';
end if;
end function to_std_logic;
function to_unsigned (arg: boolean; size: natural) return unsigned is
variable res: unsigned(size-1 downto 0) := (others => '0');
begin
if arg then
res(0):= '1';
end if;
return res;
end function to_unsigned;
function to_signed (arg: boolean; size: natural) return signed is
variable res: signed(size-1 downto 0) := (others => '0');
begin
if arg then
res(0) := '1';
end if;
return res;
end function to_signed;
function to_integer(arg: boolean) return integer is
begin
if arg then
return 1;
else
return 0;
end if;
end function to_integer;
function to_integer(arg: std_logic) return integer is
begin
if arg = '1' then
return 1;
else
return 0;
end if;
end function to_integer;
function to_unsigned (arg: std_logic; size: natural) return unsigned is
variable res: unsigned(size-1 downto 0) := (others => '0');
begin
res(0):= arg;
return res;
end function to_unsigned;
function to_signed (arg: std_logic; size: natural) return signed is
variable res: signed(size-1 downto 0) := (others => '0');
begin
res(0) := arg;
return res;
end function to_signed;
function to_boolean (arg: std_logic) return boolean is
begin
return arg = '1';
end function to_boolean;
function to_boolean (arg: unsigned) return boolean is
begin
return arg /= 0;
end function to_boolean;
function to_boolean (arg: signed) return boolean is
begin
return arg /= 0;
end function to_boolean;
function to_boolean (arg: integer) return boolean is
begin
return arg /= 0;
end function to_boolean;
function "-" (arg: unsigned) return signed is
begin
return - signed(resize(arg, arg'length+1));
end function "-";
end pck_myhdl_07;
| lgpl-2.1 |
cordoval/myhdl-python | example/manual/FramerCtrl.vhd | 6 | 2076 | -- File: FramerCtrl.vhd
-- Generated by MyHDL 0.8dev
-- Date: Fri Dec 21 15:02:39 2012
package pck_FramerCtrl is
type t_enum_t_State_1 is (
SEARCH,
CONFIRM,
SYNC
);
attribute enum_encoding of t_enum_t_State_1: type is "001 010 100";
end package pck_FramerCtrl;
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all;
use std.textio.all;
use work.pck_myhdl_08.all;
use work.pck_FramerCtrl.all;
entity FramerCtrl is
port (
SOF: out std_logic;
state: inout t_enum_t_State_1;
syncFlag: in std_logic;
clk: in std_logic;
reset_n: in std_logic
);
end entity FramerCtrl;
-- Framing control FSM.
--
-- SOF -- start-of-frame output bit
-- state -- FramerState output
-- syncFlag -- sync pattern found indication input
-- clk -- clock input
-- reset_n -- active low reset
architecture MyHDL of FramerCtrl is
signal index: unsigned(7 downto 0);
begin
FRAMERCTRL_FSM: process (clk, reset_n) is
begin
if (reset_n = '0') then
SOF <= '0';
index <= "00000000";
state <= SEARCH;
elsif rising_edge(clk) then
index <= ((index + 1) mod 8);
SOF <= '0';
case state is
when SEARCH =>
index <= "00000001";
if bool(syncFlag) then
state <= CONFIRM;
end if;
when CONFIRM =>
if (index = 0) then
if bool(syncFlag) then
state <= SYNC;
else
state <= SEARCH;
end if;
end if;
when SYNC =>
if (index = 0) then
if (not bool(syncFlag)) then
state <= SEARCH;
end if;
end if;
SOF <= stdl(signed(resize(index, 9)) = (8 - 1));
when others =>
assert False report "End of Simulation" severity Failure;
end case;
end if;
end process FRAMERCTRL_FSM;
end architecture MyHDL;
| lgpl-2.1 |
cordoval/myhdl-python | example/manual/inc_comb.vhd | 13 | 455 | -- File: inc_comb.vhd
-- Generated by MyHDL 0.8dev
-- Date: Fri Dec 21 15:02:39 2012
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all;
use std.textio.all;
use work.pck_myhdl_08.all;
entity inc_comb is
port (
nextCount: out unsigned(7 downto 0);
count: in unsigned(7 downto 0)
);
end entity inc_comb;
architecture MyHDL of inc_comb is
begin
nextCount <= (count + 1) mod 256;
end architecture MyHDL;
| lgpl-2.1 |
palashahuja/myhdl | example/manual/inc_comb.vhd | 13 | 455 | -- File: inc_comb.vhd
-- Generated by MyHDL 0.8dev
-- Date: Fri Dec 21 15:02:39 2012
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all;
use std.textio.all;
use work.pck_myhdl_08.all;
entity inc_comb is
port (
nextCount: out unsigned(7 downto 0);
count: in unsigned(7 downto 0)
);
end entity inc_comb;
architecture MyHDL of inc_comb is
begin
nextCount <= (count + 1) mod 256;
end architecture MyHDL;
| lgpl-2.1 |
airabinovich/finalArquitectura | TestDatapathPart1/DatapathPart1/ipcore_dir/RAM/simulation/bmg_tb_pkg.vhd | 101 | 6006 |
--------------------------------------------------------------------------------
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-- BLK MEM GEN v7_3 Core - Testbench Package
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-- international copyright and other intellectual property
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-- rights to the materials distributed herewith. Except as
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-- law: (1) THESE MATERIALS ARE MADE AVAILABLE "AS IS" AND
-- WITH ALL FAULTS, AND XILINX HEREBY DISCLAIMS ALL WARRANTIES
-- AND CONDITIONS, EXPRESS, IMPLIED, OR STATUTORY, INCLUDING
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-- special, incidental, or consequential loss or damage
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-- by a third party) even if such damage or loss was
-- reasonably foreseeable or Xilinx had been advised of the
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-- CRITICAL APPLICATIONS
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-- safe, or for use in any application requiring fail-safe
-- performance, such as life-support or safety devices or
-- systems, Class III medical devices, nuclear facilities,
-- applications related to the deployment of airbags, or any
-- other applications that could lead to death, personal
-- injury, or severe property or environmental damage
-- (individually and collectively, "Critical
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-- liability of any use of Xilinx products in Critical
-- Applications, subject only to applicable laws and
-- regulations governing limitations on product liability.
--
-- THIS COPYRIGHT NOTICE AND DISCLAIMER MUST BE RETAINED AS
-- PART OF THIS FILE AT ALL TIMES.
--------------------------------------------------------------------------------
--
-- Filename: bmg_tb_pkg.vhd
--
-- Description:
-- BMG Testbench Package files
--
--------------------------------------------------------------------------------
-- Author: IP Solutions Division
--
-- History: Sep 12, 2011 - First Release
--------------------------------------------------------------------------------
--
--------------------------------------------------------------------------------
-- Library Declarations
--------------------------------------------------------------------------------
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
PACKAGE BMG_TB_PKG IS
FUNCTION DIVROUNDUP (
DATA_VALUE : INTEGER;
DIVISOR : INTEGER)
RETURN INTEGER;
------------------------
FUNCTION IF_THEN_ELSE (
CONDITION : BOOLEAN;
TRUE_CASE : STD_LOGIC_VECTOR;
FALSE_CASE : STD_LOGIC_VECTOR)
RETURN STD_LOGIC_VECTOR;
------------------------
FUNCTION IF_THEN_ELSE (
CONDITION : BOOLEAN;
TRUE_CASE : STRING;
FALSE_CASE :STRING)
RETURN STRING;
------------------------
FUNCTION IF_THEN_ELSE (
CONDITION : BOOLEAN;
TRUE_CASE : STD_LOGIC;
FALSE_CASE :STD_LOGIC)
RETURN STD_LOGIC;
------------------------
FUNCTION IF_THEN_ELSE (
CONDITION : BOOLEAN;
TRUE_CASE : INTEGER;
FALSE_CASE : INTEGER)
RETURN INTEGER;
------------------------
FUNCTION LOG2ROUNDUP (
DATA_VALUE : INTEGER)
RETURN INTEGER;
END BMG_TB_PKG;
PACKAGE BODY BMG_TB_PKG IS
FUNCTION DIVROUNDUP (
DATA_VALUE : INTEGER;
DIVISOR : INTEGER)
RETURN INTEGER IS
VARIABLE DIV : INTEGER;
BEGIN
DIV := DATA_VALUE/DIVISOR;
IF ( (DATA_VALUE MOD DIVISOR) /= 0) THEN
DIV := DIV+1;
END IF;
RETURN DIV;
END DIVROUNDUP;
---------------------------------
FUNCTION IF_THEN_ELSE (
CONDITION : BOOLEAN;
TRUE_CASE : STD_LOGIC_VECTOR;
FALSE_CASE : STD_LOGIC_VECTOR)
RETURN STD_LOGIC_VECTOR IS
BEGIN
IF NOT CONDITION THEN
RETURN FALSE_CASE;
ELSE
RETURN TRUE_CASE;
END IF;
END IF_THEN_ELSE;
---------------------------------
FUNCTION IF_THEN_ELSE (
CONDITION : BOOLEAN;
TRUE_CASE : STD_LOGIC;
FALSE_CASE : STD_LOGIC)
RETURN STD_LOGIC IS
BEGIN
IF NOT CONDITION THEN
RETURN FALSE_CASE;
ELSE
RETURN TRUE_CASE;
END IF;
END IF_THEN_ELSE;
---------------------------------
FUNCTION IF_THEN_ELSE (
CONDITION : BOOLEAN;
TRUE_CASE : INTEGER;
FALSE_CASE : INTEGER)
RETURN INTEGER IS
VARIABLE RETVAL : INTEGER := 0;
BEGIN
IF CONDITION=FALSE THEN
RETVAL:=FALSE_CASE;
ELSE
RETVAL:=TRUE_CASE;
END IF;
RETURN RETVAL;
END IF_THEN_ELSE;
---------------------------------
FUNCTION IF_THEN_ELSE (
CONDITION : BOOLEAN;
TRUE_CASE : STRING;
FALSE_CASE : STRING)
RETURN STRING IS
BEGIN
IF NOT CONDITION THEN
RETURN FALSE_CASE;
ELSE
RETURN TRUE_CASE;
END IF;
END IF_THEN_ELSE;
-------------------------------
FUNCTION LOG2ROUNDUP (
DATA_VALUE : INTEGER)
RETURN INTEGER IS
VARIABLE WIDTH : INTEGER := 0;
VARIABLE CNT : INTEGER := 1;
BEGIN
IF (DATA_VALUE <= 1) THEN
WIDTH := 1;
ELSE
WHILE (CNT < DATA_VALUE) LOOP
WIDTH := WIDTH + 1;
CNT := CNT *2;
END LOOP;
END IF;
RETURN WIDTH;
END LOG2ROUNDUP;
END BMG_TB_PKG;
| lgpl-2.1 |
airabinovich/finalArquitectura | RAM/ipcore_dir/RAM_ram_bank/simulation/RAM_ram_bank_tb.vhd | 1 | 4346 | --------------------------------------------------------------------------------
--
-- BLK MEM GEN v7_3 Core - Top File for the Example Testbench
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-- Filename: RAM_ram_bank_tb.vhd
-- Description:
-- Testbench Top
--------------------------------------------------------------------------------
-- Author: IP Solutions Division
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-- History: Sep 12, 2011 - First Release
--------------------------------------------------------------------------------
--
--------------------------------------------------------------------------------
-- Library Declarations
--------------------------------------------------------------------------------
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
LIBRARY work;
USE work.ALL;
ENTITY RAM_ram_bank_tb IS
END ENTITY;
ARCHITECTURE RAM_ram_bank_tb_ARCH OF RAM_ram_bank_tb IS
SIGNAL STATUS : STD_LOGIC_VECTOR(8 DOWNTO 0);
SIGNAL CLK : STD_LOGIC := '1';
SIGNAL RESET : STD_LOGIC;
BEGIN
CLK_GEN: PROCESS BEGIN
CLK <= NOT CLK;
WAIT FOR 100 NS;
CLK <= NOT CLK;
WAIT FOR 100 NS;
END PROCESS;
RST_GEN: PROCESS BEGIN
RESET <= '1';
WAIT FOR 1000 NS;
RESET <= '0';
WAIT;
END PROCESS;
--STOP_SIM: PROCESS BEGIN
-- WAIT FOR 200 US; -- STOP SIMULATION AFTER 1 MS
-- ASSERT FALSE
-- REPORT "END SIMULATION TIME REACHED"
-- SEVERITY FAILURE;
--END PROCESS;
--
PROCESS BEGIN
WAIT UNTIL STATUS(8)='1';
IF( STATUS(7 downto 0)/="0") THEN
ASSERT false
REPORT "Test Completed Successfully"
SEVERITY NOTE;
REPORT "Simulation Failed"
SEVERITY FAILURE;
ELSE
ASSERT false
REPORT "TEST PASS"
SEVERITY NOTE;
REPORT "Test Completed Successfully"
SEVERITY FAILURE;
END IF;
END PROCESS;
RAM_ram_bank_synth_inst:ENTITY work.RAM_ram_bank_synth
PORT MAP(
CLK_IN => CLK,
RESET_IN => RESET,
STATUS => STATUS
);
END ARCHITECTURE;
| lgpl-2.1 |
airabinovich/finalArquitectura | RAM/ipcore_dir/RAM_ram_bank/simulation/data_gen.vhd | 69 | 5024 |
--------------------------------------------------------------------------------
--
-- BLK MEM GEN v7_3 Core - Data Generator
--
--------------------------------------------------------------------------------
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-- liability of any use of Xilinx products in Critical
-- Applications, subject only to applicable laws and
-- regulations governing limitations on product liability.
--
-- THIS COPYRIGHT NOTICE AND DISCLAIMER MUST BE RETAINED AS
-- PART OF THIS FILE AT ALL TIMES.
--------------------------------------------------------------------------------
--
-- Filename: data_gen.vhd
--
-- Description:
-- Data Generator
--
--------------------------------------------------------------------------------
-- Author: IP Solutions Division
--
-- History: Sep 12, 2011 - First Release
--------------------------------------------------------------------------------
--
--------------------------------------------------------------------------------
-- Library Declarations
--------------------------------------------------------------------------------
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
LIBRARY work;
USE work.BMG_TB_PKG.ALL;
ENTITY DATA_GEN IS
GENERIC ( DATA_GEN_WIDTH : INTEGER := 32;
DOUT_WIDTH : INTEGER := 32;
DATA_PART_CNT : INTEGER := 1;
SEED : INTEGER := 2
);
PORT (
CLK : IN STD_LOGIC;
RST : IN STD_LOGIC;
EN : IN STD_LOGIC;
DATA_OUT : OUT STD_LOGIC_VECTOR (DOUT_WIDTH-1 DOWNTO 0) --OUTPUT VECTOR
);
END DATA_GEN;
ARCHITECTURE DATA_GEN_ARCH OF DATA_GEN IS
CONSTANT LOOP_COUNT : INTEGER := DIVROUNDUP(DATA_GEN_WIDTH,8);
SIGNAL RAND_DATA : STD_LOGIC_VECTOR(8*LOOP_COUNT-1 DOWNTO 0);
SIGNAL LOCAL_DATA_OUT : STD_LOGIC_VECTOR(DATA_GEN_WIDTH-1 DOWNTO 0);
SIGNAL LOCAL_CNT : INTEGER :=1;
SIGNAL DATA_GEN_I : STD_LOGIC :='0';
BEGIN
LOCAL_DATA_OUT <= RAND_DATA(DATA_GEN_WIDTH-1 DOWNTO 0);
DATA_OUT <= LOCAL_DATA_OUT(((DOUT_WIDTH*LOCAL_CNT)-1) DOWNTO ((DOUT_WIDTH*LOCAL_CNT)-DOUT_WIDTH));
DATA_GEN_I <= '0' WHEN (LOCAL_CNT < DATA_PART_CNT) ELSE EN;
PROCESS(CLK)
BEGIN
IF(RISING_EDGE (CLK)) THEN
IF(EN ='1' AND (DATA_PART_CNT =1)) THEN
LOCAL_CNT <=1;
ELSIF(EN='1' AND (DATA_PART_CNT>1)) THEN
IF(LOCAL_CNT = 1) THEN
LOCAL_CNT <= LOCAL_CNT+1;
ELSIF(LOCAL_CNT < DATA_PART_CNT) THEN
LOCAL_CNT <= LOCAL_CNT+1;
ELSE
LOCAL_CNT <= 1;
END IF;
ELSE
LOCAL_CNT <= 1;
END IF;
END IF;
END PROCESS;
RAND_GEN:FOR N IN LOOP_COUNT-1 DOWNTO 0 GENERATE
RAND_GEN_INST:ENTITY work.RANDOM
GENERIC MAP(
WIDTH => 8,
SEED => (SEED+N)
)
PORT MAP(
CLK => CLK,
RST => RST,
EN => DATA_GEN_I,
RANDOM_NUM => RAND_DATA(8*(N+1)-1 DOWNTO 8*N)
);
END GENERATE RAND_GEN;
END ARCHITECTURE;
| lgpl-2.1 |
wltr/common-vhdl | dsp/ads1281_filter/src/rtl/ads1281_filter/ads1281_filter_mac.vhd | 1 | 2226 | --------------------------------------------------------------------------------
-- LGPL v2.1, Copyright (c) 2014 Johannes Walter <[email protected]>
--
-- Description:
-- Multiply the filter coefficients with the input data and accumulate
-- the results.
--------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
entity ads1281_filter_mac is
port (
-- Clock and resets
clk_i : in std_ulogic;
rst_asy_n_i : in std_ulogic;
rst_syn_i : in std_ulogic;
-- Decoded data
data_i : in signed(6 downto 0);
-- Coefficient
coeff_i : in unsigned(23 downto 0);
coeff_en_i : in std_ulogic;
coeff_done_i : in std_ulogic;
-- MAC result
data_o : out signed(23 downto 0);
data_en_o : out std_ulogic);
end entity ads1281_filter_mac;
architecture rtl of ads1281_filter_mac is
------------------------------------------------------------------------------
-- Internal Wires
------------------------------------------------------------------------------
signal res : signed(30 downto 0);
signal res_en : std_ulogic;
begin -- architecture rtl
------------------------------------------------------------------------------
-- Instances
------------------------------------------------------------------------------
-- Multiply filter coefficient with input data
ads1281_filter_multiplier_inst : entity work.ads1281_filter_multiplier
port map (
clk_i => clk_i,
rst_asy_n_i => rst_asy_n_i,
rst_syn_i => rst_syn_i,
data_i => data_i,
coeff_i => coeff_i,
coeff_en_i => coeff_en_i,
res_o => res,
res_en_o => res_en);
-- Accumulate result
ads1281_filter_accumulator_inst : entity work.ads1281_filter_accumulator
port map (
clk_i => clk_i,
rst_asy_n_i => rst_asy_n_i,
rst_syn_i => rst_syn_i,
data_i => res,
data_en_i => res_en,
coeff_done_i => coeff_done_i,
data_o => data_o,
data_en_o => data_en_o);
end architecture rtl;
| lgpl-2.1 |
wltr/common-vhdl | memory/single_port_ram/src/rtl/single_port_ram_tmr.vhd | 1 | 3204 | --------------------------------------------------------------------------------
-- LGPL v2.1, Copyright (c) 2014 Johannes Walter <[email protected]>
--
-- Description:
-- Single port block RAM with TMR.
--------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
use ieee.math_real.all;
entity single_port_ram_tmr is
generic (
-- Memory depth
depth_g : positive := 32;
-- Data bit width
width_g : positive := 16);
port (
-- Clock and resets
clk_i : in std_ulogic;
rst_asy_n_i : in std_ulogic;
rst_syn_i : in std_ulogic;
-- Interface
addr_i : in std_ulogic_vector(natural(ceil(log2(real(depth_g)))) - 1 downto 0);
rd_en_i : in std_ulogic;
wr_en_i : in std_ulogic;
data_i : in std_ulogic_vector(width_g - 1 downto 0);
data_o : out std_ulogic_vector(width_g - 1 downto 0);
data_en_o : out std_ulogic;
busy_o : out std_ulogic;
done_o : out std_ulogic);
end entity single_port_ram_tmr;
architecture rtl of single_port_ram_tmr is
------------------------------------------------------------------------------
-- Internal Wires
------------------------------------------------------------------------------
signal mem_addr : std_ulogic_vector(natural(ceil(log2(real(depth_g * 3)))) - 1 downto 0);
signal mem_rd_en : std_ulogic;
signal mem_wr_en : std_ulogic;
signal mem_data_in : std_ulogic_vector(width_g - 1 downto 0);
signal mem_data_out : std_ulogic_vector(width_g - 1 downto 0);
signal mem_data_out_en : std_ulogic;
signal mem_done : std_ulogic;
begin -- architecture rtl
------------------------------------------------------------------------------
-- Instances
------------------------------------------------------------------------------
tmr_inst : entity work.mem_data_triplicator
generic map (
depth_g => (depth_g * 3),
width_g => width_g)
port map (
clk_i => clk_i,
rst_asy_n_i => rst_asy_n_i,
rst_syn_i => rst_syn_i,
addr_i => addr_i,
rd_en_i => rd_en_i,
wr_en_i => wr_en_i,
data_i => data_i,
data_o => data_o,
data_en_o => data_en_o,
busy_o => busy_o,
done_o => done_o,
voted_o => open,
mem_addr_o => mem_addr,
mem_rd_en_o => mem_rd_en,
mem_wr_en_o => mem_wr_en,
mem_data_o => mem_data_in,
mem_data_i => mem_data_out,
mem_data_en_i => mem_data_out_en,
mem_busy_i => '0',
mem_done_i => mem_done);
ram_inst : entity work.single_port_ram
generic map (
depth_g => (depth_g * 3),
width_g => width_g)
port map (
clk_i => clk_i,
rst_asy_n_i => rst_asy_n_i,
rst_syn_i => rst_syn_i,
addr_i => mem_addr,
rd_en_i => mem_rd_en,
wr_en_i => mem_wr_en,
data_i => mem_data_in,
data_o => mem_data_out,
data_en_o => mem_data_out_en,
done_o => mem_done);
end architecture rtl;
| lgpl-2.1 |
wltr/common-vhdl | platforms/microsemi/reset_generator/src/rtl/microsemi_reset_generator.vhd | 1 | 2963 | --------------------------------------------------------------------------------
-- LGPL v2.1, Copyright (c) 2014 Johannes Walter <[email protected]>
--
-- Description:
-- Generate reset according to Microsemi application note AC380.
-- The reset is activated asynchronously and deactivated synchronously.
-- The asynchronous reset input is supposed to be connected to a weak
-- external pull-up resistor.
--------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
-- Component library
-- TODO: Has to be adjusted to the used device
library proasic3;
use proasic3.all;
entity microsemi_reset_generator is
generic (
-- Number of delay stages
num_delay_g : positive := 4;
-- Reset active state
active_g : std_ulogic := '0');
port (
-- Clock
clk_i : in std_ulogic;
-- Asynchronous reset input
rst_asy_io : inout std_logic;
-- Reset output
rst_o : out std_ulogic);
end entity microsemi_reset_generator;
architecture rtl of microsemi_reset_generator is
------------------------------------------------------------------------------
-- Components
------------------------------------------------------------------------------
-- Bi-directional buffer
component BIBUF_LVCMOS33
port (
PAD : inout std_logic;
D : in std_logic;
E : in std_logic;
Y : out std_logic);
end component;
------------------------------------------------------------------------------
-- Internal Registers
------------------------------------------------------------------------------
signal rst : std_ulogic_vector(num_delay_g - 1 downto 0);
------------------------------------------------------------------------------
-- Internal Wires
------------------------------------------------------------------------------
signal rst_asy : std_ulogic;
begin -- architecture rtl
------------------------------------------------------------------------------
-- Outputs
------------------------------------------------------------------------------
rst_o <= rst(rst'high);
------------------------------------------------------------------------------
-- Instances
------------------------------------------------------------------------------
-- Bi-directional buffer with enabled output forced to '0'
BIBUF_LVCMOS33_inst : BIBUF_LVCMOS33
port map (
PAD => rst_asy_io,
D => '0',
E => '1',
Y => rst_asy);
------------------------------------------------------------------------------
-- Registers
------------------------------------------------------------------------------
regs : process (clk_i, rst_asy) is
begin -- process regs
if rst_asy = '1' then
rst <= (others => active_g);
elsif rising_edge(clk_i) then
rst <= rst(rst'high - 1 downto rst'low) & (not active_g);
end if;
end process regs;
end architecture rtl;
| lgpl-2.1 |
josyb/myhdl | example/manual/FramerCtrl.vhd | 7 | 2127 | -- File: FramerCtrl.vhd
-- Generated by MyHDL 1.0dev
-- Date: Mon Feb 15 21:03:52 2016
package pck_FramerCtrl is
attribute enum_encoding: string;
type t_enum_t_State_1 is (
SEARCH,
CONFIRM,
SYNC
);
attribute enum_encoding of t_enum_t_State_1: type is "001 010 100";
end package pck_FramerCtrl;
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all;
use std.textio.all;
use work.pck_myhdl_10.all;
use work.pck_FramerCtrl.all;
entity FramerCtrl is
port (
SOF: out std_logic;
state: inout t_enum_t_State_1;
syncFlag: in std_logic;
clk: in std_logic;
reset_n: in std_logic
);
end entity FramerCtrl;
-- Framing control FSM.
--
-- SOF -- start-of-frame output bit
-- state -- FramerState output
-- syncFlag -- sync pattern found indication input
-- clk -- clock input
-- reset_n -- active low reset
architecture MyHDL of FramerCtrl is
signal index: unsigned(7 downto 0);
begin
FRAMERCTRL_FSM: process (clk, reset_n) is
begin
if (reset_n = '0') then
SOF <= '0';
index <= to_unsigned(0, 8);
state <= SEARCH;
elsif rising_edge(clk) then
index <= ((index + 1) mod 8);
SOF <= '0';
case state is
when SEARCH =>
index <= to_unsigned(1, 8);
if bool(syncFlag) then
state <= CONFIRM;
end if;
when CONFIRM =>
if (index = 0) then
if bool(syncFlag) then
state <= SYNC;
else
state <= SEARCH;
end if;
end if;
when SYNC =>
if (index = 0) then
if (not bool(syncFlag)) then
state <= SEARCH;
end if;
end if;
SOF <= stdl(signed(resize(index, 9)) = (8 - 1));
when others =>
assert False report "End of Simulation" severity Failure;
end case;
end if;
end process FRAMERCTRL_FSM;
end architecture MyHDL;
| lgpl-2.1 |
snow4life/PipelinedDLX | RAM.vhd | 1 | 2093 | -- Fixed width: 32bit (because of the fixed length of the masks)
-- SIZE = 0 then MASK_32
-- SIZE = 1 then MASK_16
-- SIZE = 2 then MASK_8
-- SIZE = 3 then MASK_32
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
entity RAM is
generic(RAM_MODULE: integer := 6;
RAM_WIDTH: integer := 32);
port( ADDRESS: in std_logic_vector(RAM_WIDTH - 1 downto 0);
DATA_IN: in std_logic_vector(RAM_WIDTH - 1 downto 0);
RW: in std_logic;
EN: in std_logic;
SIZE: in std_logic_vector(1 downto 0);
DATA_OUT: out std_logic_vector(RAM_WIDTH - 1 downto 0));
end RAM;
architecture BEHAVIORAL of RAM is
constant MASK_8: std_logic_vector(RAM_WIDTH - 1 downto 0) := "00000000000000000000000011111111";
constant MASK_16:std_logic_vector(RAM_WIDTH - 1 downto 0) := "00000000000000001111111111111111";
type RAM_TYPE is array (0 to (2**RAM_MODULE) - 1) of integer;
signal memory : RAM_TYPE;
begin
RAM_PROCESS: process(ADDRESS, DATA_IN, RW, EN, SIZE)
begin
if EN = '1' then
if RW = '1' then
--read
if SIZE = "00" then
DATA_OUT <= conv_std_logic_vector(memory(conv_integer(unsigned(ADDRESS))), RAM_WIDTH);
elsif SIZE = "01" then
DATA_OUT <= (conv_std_logic_vector(memory(conv_integer(unsigned(ADDRESS))), RAM_WIDTH) and MASK_16);
elsif SIZE = "10" then
DATA_OUT <= (conv_std_logic_vector(memory(conv_integer(unsigned(ADDRESS))), RAM_WIDTH) and MASK_8);
elsif SIZE = "11" then
DATA_OUT <= conv_std_logic_vector(memory(conv_integer(unsigned(ADDRESS))), RAM_WIDTH);
end if;
else
--write
if SIZE = "00" then
memory(conv_integer(unsigned(ADDRESS))) <= conv_integer(unsigned(DATA_IN));
elsif SIZE = "01" then
memory(conv_integer(unsigned(ADDRESS))) <= conv_integer(unsigned(DATA_IN and MASK_16));
elsif SIZE = "10" then
memory(conv_integer(unsigned(ADDRESS))) <= conv_integer(unsigned(DATA_IN and MASK_8));
elsif SIZE = "11" then
memory(conv_integer(unsigned(ADDRESS))) <= conv_integer(unsigned(DATA_IN));
end if;
end if;
end if;
end process;
end BEHAVIORAL;
| lgpl-2.1 |
jschiefer/hdfs | lib/uart/uart.vhd | 1 | 23009 | -- $Source: /evtfs/home/tres/vhdl/ref_design/RCS/uart.vhd,v $
-- $Revision: 1.49 $ $Date: 2006/08/10 17:00:40 $
-------------------------------------------------------------------------------
-- Procedural Template Comparisons for Synthesis: UART Example
--
-- Fri Jan 28 15:34:46 2005 Mike Treseler
-------------------------------------------------------------------------------
-- This source file will be maintained for a while at
-- http://home.comcast.net/~mike_treseler/uart.vhd
-- A testbench and comments will be maintained for a while at
-- http://home.comcast.net/~mike_treseler/test_uart.vhd
-------------------------------------------------------------------------------
-- This vhdl reference design is a reformatting of the well written
-- and superbly documented single process UART example by Ian Lang
-- http://www.designabstraction.co.uk/EXAMPLE/HTML/rtl.htm
-------------------------------------------------------------------------------
-- Ian benchmarks his single process style in vhdl and verilog against
-- a more conventional process per register style and shows that all
-- of the source styles are equivalent for the purposes of synthesis.
-------------------------------------------------------------------------------
-- One reason to make another pass at Ian's example is to document a
-- procedural template coding style that is easy to read while still
-- providing efficient synthesis and simulation. At the end of this
-- file, I compare performance between three synthesis templates: two
-- with asynch reset and one with synch reset.
--
-- A UART is a simple yet non-trivial hardware block suitable for this
-- demonstration. The example design entity is coded using a single
-- process without any signal declarations. Procedures are used to
-- collect, name, test, and shuffle related statement sequences. All
-- functions and procedures are intended to be short enough that their
-- purpose is obvious but long enough to be useful and nameable. All
-- variable declarations represent registers. Start reading from the
-- end of this file for a "top-down" view.
-------------------------------------------------------------------------------
-- The introduction below is from Ian's paper:
-- http://www.designabstraction.co.uk/Articles/Advanced%20Synthesis%20Techniques.htm
-------------------------------------------------------------------------------
-- "Now let's design ourselves a very simple UART circuit. The model
-- has serial data input, serial data output and a simple eight bit
-- read/write bus (via which a microprocessor would send and receive
-- bytes of serial data). Transmission protocol is START BIT (logic
-- '0'), EIGHT DATA BITS (lsb 1st), STOP BIT (logic '1'). The memory
-- interface is synchronous with a memory-map comprising two addresses
-- as shown below"
-- +----------------------------------------+
-- | Table 1 UART Memory Map |
-- +------+-----+-----+----------+----------+
-- |Name |Add |R/W |Data |Comment |
-- +------+-----+-----+----------+----------+
-- |TXQ |0 |W |7_downto_0| Transmit |
-- | | | | | Data |
-- +------+-----+-----+----------+----------+
-- |RXQ |0 |R |7_downto 0| Receive |
-- | | | | | Data |
-- +------+-----+-----+----------+----------+
-- |StatQ |1 |R |2->TxReady| Status |
-- | | | |1->RxError| Data |
-- | | | |0->RxReady| |
-- +------+-----+-----+----------+----------+
-- Updated Mon Jul 17 14:26:18 2006 to center low baud rate samples
-- and to improve transmit handshaking. Added 13 ALUTS.
library ieee;
use ieee.std_logic_1164.all;
-------------------------------------------------------------------------------
package uart_pkg is
-- port types and register assigments shared with test_uart.vhd
-- see case template_g at the end of this file
type template_t is (v_rst, a_rst, s_rst); -- style types
type wire_t is (loopback, stuck_hi, stuck_low, random); -- tb port type
constant t_rdy_c : natural := 2; -- status bit assignments
constant r_err_c : natural := 1; -- use read_data_v(r_rdy_c)
constant r_rdy_c : natural := 0; -- instead of read_data_v(0)
constant data_ptr_c : std_ulogic := '0';
constant status_ptr_c : std_ulogic := '1';
end package uart_pkg;
-------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all; -- nothing fancy
use work.uart_pkg.all; -- see above
entity uart is
-- An instance without generic map gets these constant values:
generic (template_g : template_t := v_rst;
char_len_g : natural := 8;
tic_per_bit_g : natural := 3); -- roll_c eliminated in rev 1.45
port (
clock : in std_ulogic; -- port maps to std_logic with no conversion
reset : in std_ulogic;
address : in std_ulogic;
writeData : in std_logic_vector(char_len_g-1 downto 0); -- generic type
write_stb : in std_ulogic;
readData : out std_logic_vector(char_len_g-1 downto 0);
read_stb : in std_ulogic;
serialIn : in std_ulogic;
serialOut : out std_ulogic
);
end uart;
-------------------------------------------------------------------------------
architecture templates of uart is
-- Note: No signal declarations.
begin
main : process (clock, reset) is -- templates 0, 2
-- main : process (clock) is -- template 1
-- (no functional difference)
type RxState_t is (
IDLE,
START,
RECEIVE,
STOP,
FULL,
ERR
);
variable RxState_v : RxState_t;
-------------------------------------------------------------------------------
type TxState_t is (
IDLE,
START,
SEND,
STOP
);
variable TxState_v : TxState_t;
-------------------------------------------------------------------------------
-- RETIME is a four node procedural component for input
-- synchronization. It is a variable of type retime_t that is UPDATED
-- by the procedure retime declared below. These types and procedures
-- could be packaged, but are shown here as a tutorial
-- USAGE: Declare a variable of the type retime_t for each instance.
-- Output options(sequence constraints):
-- Registered Node = USE the variable.f3 first -- required in this case
-- Unregistered Node = UPDATE the variable first -- would drop a sync stage
type retime_t
is
record
f1 : std_ulogic; -- .f1 output covers races only
f2 : std_ulogic; -- .f2 output node covers metastable events also
f3 : std_ulogic; -- .f3 output covers synthesis register duplication
end record;
-- RETIME Register Instance:
variable serialInRetimed_v : retime_t; -- input synchronizer nodes
-- RETIME Register Update Routine:
procedure retime
(arg_in : in std_ulogic; -- input value
update : inout retime_t -- 3 bit shifter
)
is
begin
update.f3 := update.f2; -- f2[DQ]f3
-- \__
-- \
update.f2 := update.f1; -- f1[DQ]f2
-- \__
-- \
update.f1 := arg_in; -- in[DQ]f1
-- Note that reversing the order the statements above would make
-- wires instead of registers.
end procedure retime;
-------------------------------------------------------------------------------
-- Data Registers
subtype char_t is std_logic_vector(readData'range); -- match port width
variable read_data_v : char_t;
variable Tx_v : char_t; -- output buffer
variable Rx_v : char_t; -- input shifter
variable serial_out_v : std_ulogic;
-- Counter Registers
subtype tic_count_t is natural range 0 to tic_per_bit_g;
-- max count output is tic_per_bit_g-1 carry value is tic_per_bit_g;
-- Mon Jul 17 10:15:13 2006 Fixed tic_per_bit_g -- was short by one
-- one tick per bit. Elimianted roll_c in the process.
variable RxBitSampleCount_v : tic_count_t;
variable TxBitSampleCount_v : tic_count_t;
subtype bit_count_t is natural range 0 to char_len_g; -- 0 to carry value
variable RxBitCount_v : bit_count_t;
variable TxBitCount_v : bit_count_t;
-- sim testpoints -- ignored for synthesis
variable sample_tp_sim_only_v :boolean; -- ck centering of sample
-------------------------------------------------------------------------------
procedure zero_read_data is -- used in init_regs and cpu_regs
begin
read_data_v := (others => '0');
end procedure zero_read_data;
-------------------------------------------------------------------------------
procedure init_regs is
begin
zero_read_data;
serial_out_v := '1'; -- no premature start bit
RxState_v := IDLE;
TxState_v := IDLE;
Tx_v := (others => '0');
Rx_v := (others => '0');
serialInRetimed_v := ('1', '1', '1'); -- no premature start bit
RxBitSampleCount_v := 0;
RxBitCount_v := 0;
TxBitSampleCount_v := 0;
TxBitCount_v := 0;
sample_tp_sim_only_v := false;
end procedure init_regs;
-------------------------------------------------------------------------------
procedure update_ports is
begin -- purpose: synthesize a wire from the register to the port
serialOut <= serial_out_v;
readData <= read_data_v;
end procedure update_ports;
-------------------------------------------------------------------------------
procedure tx_state is -- Transmit State Register Update Routine
-- local subprograms: Collect statements used more than once:
procedure inc_tic_count is
begin
TxBitSampleCount_v := TxBitSampleCount_v+1;
end procedure inc_tic_count;
--
impure function bit_done return boolean is
begin
return TxBitSampleCount_v = tic_per_bit_g; -- counter rollover
end function bit_done;
-------------------------------------------------------------------------------
begin -- procedure tx_state
case TxState_v is
when IDLE => if write_stb = '1' and
address = data_ptr_c then
TxState_v := START; -- kick off transmit
end if;
when START => Start_bit : serial_out_v := '0';
TXQ : Tx_v := writeData;
-- grab a byte from the bus
TxBitSampleCount_v := 0;
TxBitCount_v := 0;
TxState_v := SEND;
-------------------------------------------------------------------------------
when SEND => inc_tic_count;
if bit_done then
TxBitSampleCount_v := 0;
bit_sel : serial_out_v := Tx_v(TxBitCount_v);
inc_tx_count : TxBitCount_v := TxBitCount_v+1;
char_done : if TxBitCount_v = char_len_g then
TxState_v := STOP;
end if char_done;
end if;
when STOP => inc_tic_count;
if bit_done then
stop_bit : serial_out_v := '1';
byte_restart : TxState_v := IDLE;
end if;
end case;
end procedure tx_state;
-------------------------------------------------------------------------------
procedure rx_state is -- Receive State Register Update Routine
-- local procedures for statements used more than once:
procedure inc_tic_count is
begin
RxBitSampleCount_v := RxBitSampleCount_v+1;
end procedure inc_tic_count;
--
impure function bit_done return boolean is
begin
return RxBitSampleCount_v = tic_per_bit_g; -- center of input
end function bit_done;
-------------------------------------------------------------------------------
begin
sample_tp_sim_only_v := false;
case RxState_v is
when IDLE => -- wait for start bit
RxBitSampleCount_v := 0;
RxBitCount_v := 0; -- else wastes a count
Rx_v := (others => '0'); -- makes sim easier to follow
if SerialInRetimed_v.F3 = '0' then
RxState_v := START;
end if;
when START =>
inc_tic_count;
mid_bit:if RxBitSampleCount_v = tic_per_bit_g/2 then
RxState_v := RECEIVE;
RxBitSampleCount_v := 0; -- Thanks to Richard Brady
-- Wed Jul 12 16:02:48 2006: This centers the subsequent
-- rx_v samples just right of bit.f3 center.
-- in.f3 -------------___---___---___ ...
-- count 000000000000012012012012 ...
-- rx_v 00 |01|03 ...
-------------------------------------------------------------
end if mid_bit;
when RECEIVE =>
inc_tic_count;
sample_time:if bit_done then -- at center of bit
sample_tp_sim_only_v := true; -- to check sample centering
RxBitSampleCount_v := 0; -- This overwrites the carry value
grab_a_bit: Rx_v(RxBitCount_v) := serialInRetimed_v.F3;
inc_rx_count:RxBitCount_v := RxBitCount_v+1;
end_of_payload:if RxBitCount_v = char_len_g then
RxState_v := STOP;
end if end_of_payload;
else
sample_tp_sim_only_v := false; -- sim only
end if sample_time;
when STOP =>
inc_tic_count;
if bit_done then
check_stop_bit:if serialInRetimed_v.F3 = '1' then
RxState_v := FULL;
else
RxState_v := ERR;
end if check_stop_bit;
end if;
when FULL => null; -- wait for read strobe
when ERR => null; -- these states covered in cpu_regs, not here;
end case;
end procedure rx_state;
-------------------------------------------------------------------------------
procedure cpu_regs is -- CPU Register Update Routine
-- this procedure does some post processing on the rx and tx
-- state variables and is intended *follow* those procedures.
begin
-- +----------------------------------------+
-- | Table 1 UART Memory Map |
-- +------+-----+-----+----------+----------+
-- |Name |Add |R/W |Data |Comment |
-- +------+-----+-----+----------+----------+
-- |TXQ |0 |W |7_downto_0| Transmit |
-- | | | | | Data |
-- +------+-----+-----+----------+----------+
-- |RXQ |0 |R |7_downto 0| Receive |
-- | | | | | Data |
-- +------+-----+-----+----------+----------+
-- |StatQ |1 |R |2->TxReady| Status |
-- | | | |1->RxError| Data |
-- | | | |0->RxReady| |
-- +------+-----+-----+----------+----------+
they_want_data: if read_stb = '1' then
case address is -- reads anytime, expects smart,handshaking reader
when data_ptr_c => -- Collect a byte from the input shifter
RXQ : read_data_v := Rx_v;
RxState_v := IDLE; -- read is complete
when status_ptr_c =>
zero_read_data; -- zero fill old values and unused bits
StatQ : if RxState_v = FULL then -- Update rx status
RxReady : read_data_v(r_rdy_c) := '1'; -- drive data ready
elsif RxState_v = ERR then
RxError : read_data_v(1) := '1'; -- bad stop bit flag
RxState_v := IDLE; -- start over
end if;
if TxState_v = IDLE then
TX_Ready : read_data_v(t_rdy_c) := '1'; -- Drive tx ready
else
TX_Busy : read_data_v(t_rdy_c) := '0';
end if;
when others => null;
end case;
end if they_want_data;
end procedure cpu_regs;
-------------------------------------------------------------------------------
procedure update_regs is
begin -- purpose: call the procedures above in the desired order
rx_state; -- tx first is ok too
tx_state;
cpu_regs; -- follows rx, tx
retime( -- keep last to get all three flops
arg_in => serialIn, -- entity port raw value
update => serialInRetimed_v -- UPDATE variable every tick
);
end procedure update_regs;
-------------------------------------------------------------------------------
-- Synchronous Templates for Synthesis: The following templates use
-- all of the declarations above to make a UART. With other
-- declarations, the template could make anything else. Relative
-- synthesis performance will be compared below for each template.
-- If I were not making comparisons, the first template would be
-- pasted into the main process.
-------------------------------------------------------------------------------
procedure template_v_rst is -- My default.
begin -- a_rst is logically equivalent
if reset = '1' then -- Assumes synched trailing edge reset pulse
init_regs; -- reg_v := init_c; Variables only, ports below.
elsif rising_edge(clock) then
update_regs; -- reg_v := f(reg_v);Variables only, ports below.
end if; -- Synchronous init optional (state_v = idle_c)
update_ports; -- will infer port wires ok for reset and clock
end procedure template_v_rst; -- out_port <= reg_v; ports only, no signals
-------------------------------------------------------------------------------
procedure template_s_rst is -- for use in template comparisons
begin
if rising_edge(clock) then
if reset = '1' then
init_regs;
update_ports;
else
update_regs;
update_ports;
end if;
end if;
end procedure template_s_rst;
-------------------------------------------------------------------------------
procedure template_a_rst is -- for use in template comparisons
begin -- Has proven equivalent to v_rst for synthesis.
if reset = '1' then
init_regs;
update_ports;
elsif rising_edge(clock) then
update_regs;
update_ports;
end if;
end procedure template_a_rst;
-------------------------------------------------------------------------------
begin -- process main
case template_g is
when a_rst => template_a_rst;
when s_rst => template_s_rst;
when others => template_v_rst;
end case;
end process main;
-------------------------------------------------------------------------------
-- Synthesis Results for default constraints and various devices
-------------------------------------------------------------------------------
-- template_a_rst;
-------------------------------------------------------------------------------
-- Quartus 5.0 SP2 216 MHz 50 FF 73 ALUT ep2s15sf484c3 by Kevin Jennings
-- Synplify 8.4 +Q5.0 405 MHz 50 FF 74 ALUT ep2s15sf484c3 by Kevin Jennings
-- Quartus 5.1 356 MHz 52 FF 72 ALUT ep2s15sf484C3 by Mike Treseler
-- Quartus 6 src=1.48 363 MHz 52 FF 85 ALUT ep2s15sf484C3 "" [with bug fix]
-- Synplify Pro 8.4 408 MHz 93 FF 126 LUTS xc4vlx15sf363-12 by Rick North
-- Synplify Pro 8.0 216 MHz -? FF 94 LUTS xc3s50tq144-4 by Martin Thompson
-- Libero/Synpify8.5b 155 MHz 49 FF 113 TILE a3pe600-2 208pqfp by Anonymous1
-------------------------------------------------------------------------------
-- template_s_rst;
-------------------------------------------------------------------------------
-- Quartus 5.0 SP2 222 MHz 50 FF 77 ALUT ep2s15sf484c3 by Kevin Jennings
-- Synplify 8.4 +Q5.0 381 MHz 50 FF 77 ALUT ep2s15sf484c3 by Kevin Jennings
-- Quartus 5.1 317 MHz 50 FF 80 ALUT ep2s15sf484c3 by Mike Treseler
-- Synplify Pro 8.4 357 MHz 108 FF 126 LUTS xc4vlx15sf363-12 retime R.North
-- Synplify Pro 8.0 171 MHz -? FF 76 LUTS xc3s50tq144-4 by Martin Thompson
-- Libero/Synpify8.5b 123 MHz 48 FF 168 TILE a3pe600-2 208pqfp by Anonymous1
-------------------------------------------------------------------------------
-- template_v_rst;
-------------------------------------------------------------------------------
-- Quartus 5.0 SP2 216 MHz 50 FF 73 ALUT ep2s15sf484c3 by Kevin Jennings
-- Synplify 8.4+5.0 405 MHz 50 FF 74 ALUT ep2s15sf484c3 by Kevin Jennings
-- Quartus 5.1 356 MHz 52 FF 72 ALUT eps15sf484c3 by Mike Treseler
-- Leo 2005b.24 est 194 MHz 48 FF 62 ALUT default device by Mike Treseler
-- Synplify Pro 8.4 408 MHz 93 FF 126 LUTS xc4vlx15sf363-12 retime R.North
-- Synplify Pro 8.0 216 MHz -? FF 94 LUTS xc3s50tq144-4 by Martin Thompson
-- ISE 7.1 288 MHz 50 FF 107 LUTS xc2vp40fg676-6 by Mark Norton
-- ISE 8.1 277 MHz 50 FF 84 LUTS xc2v40cs144-6 by Mike Treseler
-- ISE 8.1 388 MHz 50 FF 80 LUTS xc4vfx12sf363-12 Mike Treseler
-------------------------------------------------------------------------------
-- Note that the synthesis results for the a_rst and v_rst templates
-- are virtually identical.
-- -- Mike Treseler Mon Jun 19 14:51:42 2006
-------------------------------------------------------------------------------
end architecture templates;
| lgpl-2.1 |
yishinli/emc2 | src/hal/drivers/m5i20/hostmot5_src/pwmrefh.vhd | 1 | 3662 | library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity pwmrefh is
Port (
clk: in STD_LOGIC;
hclk: in STD_LOGIC;
refcount: out STD_LOGIC_VECTOR (9 downto 0);
irqgen: out STD_LOGIC;
ibus: in STD_LOGIC_VECTOR (15 downto 0);
obus: out STD_LOGIC_VECTOR (15 downto 0);
irqdivload: in STD_LOGIC;
irqdivread: in STD_LOGIC;
phaseload: in STD_LOGIC;
phaseread: in STD_LOGIC
);
end pwmrefh;
architecture behavioral of pwmrefh is
signal count: STD_LOGIC_VECTOR (9 downto 0);
signal irqdivisor: STD_LOGIC_VECTOR (7 downto 0);
signal preirqdivisor: STD_LOGIC_VECTOR (7 downto 0);
signal irqcounter: STD_LOGIC_VECTOR (7 downto 0);
signal phaseacc: STD_LOGIC_VECTOR (16 downto 0);
alias phasemsb: std_logic is phaseacc(16);
signal oldphasemsb: STD_LOGIC;
signal phaselatch: STD_LOGIC_VECTOR (15 downto 0);
signal prephaselatch: STD_LOGIC_VECTOR (15 downto 0);
signal irqdivloadreq: STD_LOGIC;
signal oldirqdivloadreq: STD_LOGIC;
signal olderirqdivloadreq: STD_LOGIC;
signal phaselatchloadreq: STD_LOGIC;
signal oldphaselatchloadreq: STD_LOGIC;
signal olderphaselatchloadreq: STD_LOGIC;
signal irqgenreq: STD_LOGIC;
signal oldirqgenreq: STD_LOGIC;
signal olderirqgenreq: STD_LOGIC;
signal irqgenint: STD_LOGIC;
begin
apwmref: process (clk,
irqdivload,
count,
irqcounter,
irqdivisor,
ibus,
irqdivread,
phaseread)
begin
if hclk'event and hclk = '1' then -- 100 Mhz high speed clock
if oldirqdivloadreq = '1' and olderirqdivloadreq = '1' then -- these are for crossing 33 Mhz/100 MHz
irqdivisor <= preirqdivisor; -- clock domains
irqcounter <= preirqdivisor;
end if;
if oldphaselatchloadreq = '1' and olderphaselatchloadreq = '1' then
phaselatch <= prephaselatch;
end if;
oldirqdivloadreq <= irqdivloadreq;
oldphaselatchloadreq <= phaselatchloadreq;
olderirqdivloadreq <= oldirqdivloadreq;
olderphaselatchloadreq <= oldphaselatchloadreq;
phaseacc <= phaseacc + phaselatch;
oldphasemsb <= phasemsb;
if oldphasemsb /= phasemsb then
count <= count + 1;
if count = 0 then
irqcounter <= irqcounter -1;
if irqcounter = 0 then
irqgenreq <= '1';
irqcounter <= irqdivisor;
end if; -- irqcounter = 0
end if; -- count = 0
end if; -- old /= new
end if; -- hclk
if clk'event and clk = '1' then -- 33 Mhz local clock
if olderirqgenreq = '0' and oldirqgenreq = '1' then -- just one 33 mhz clk wide
irqgenint <= '1';
else
irqgenint <='0';
end if;
olderirqgenreq <= oldirqgenreq;
oldirqgenreq <= irqgenreq;
if irqdivload = '1' then
preirqdivisor <= ibus(7 downto 0);
irqdivloadreq <= '1';
end if;
if phaseload = '1' then
prephaselatch <= ibus;
phaselatchloadreq <= '1';
end if;
end if; -- clk
if olderirqdivloadreq = '1' then -- asyncronous request clear
irqdivloadreq <= '0';
end if;
if olderphaselatchloadreq = '1' then -- asyncronous request clear
phaselatchloadreq <= '0';
end if;
if olderirqgenreq = '1' then -- asyncronous request clear
irqgenreq <= '0';
end if;
if irqdivread = '1' and phaseread = '0' then
obus(7 downto 0) <= irqdivisor;
obus(15 downto 8) <= x"00";
elsif phaseread = '1' and irqdivread = '0' then
obus <= phaselatch;
else
obus <= "ZZZZZZZZZZZZZZZZ";
end if;
refcount <= count;
irqgen <= irqgenint;
end process;
end behavioral;
| lgpl-2.1 |
yishinli/emc2 | src/hal/drivers/m5i20/hostmot5_src/pwmref.vhd | 1 | 1957 | library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity pwmref is
Port (
clk: in STD_LOGIC;
refcount: out STD_LOGIC_VECTOR (9 downto 0);
irqgen: out STD_LOGIC;
ibus: in STD_LOGIC_VECTOR (15 downto 0);
obus: out STD_LOGIC_VECTOR (15 downto 0);
irqdivload: in STD_LOGIC;
irqdivread: in STD_LOGIC;
phaseload: in STD_LOGIC;
phaseread: in STD_LOGIC
);
end pwmref;
architecture behavioral of pwmref is
signal count: STD_LOGIC_VECTOR (9 downto 0);
signal irqdivisor: STD_LOGIC_VECTOR (7 downto 0);
signal irqcounter: STD_LOGIC_VECTOR (7 downto 0);
signal phaseacc: STD_LOGIC_VECTOR (16 downto 0);
alias phasemsb: std_logic is phaseacc(16);
signal oldphasemsb: std_logic;
signal phaselatch: STD_LOGIC_VECTOR (15 downto 0);
begin
apwmref: process (clk,
irqdivload,
count,
irqcounter,
irqdivisor,
ibus,
irqdivread,
phaseread)
begin
if clk'event and clk = '1' then
phaseacc <= phaseacc + phaselatch;
oldphasemsb <= phasemsb;
if oldphasemsb /= phasemsb then
count <= count + 1;
if count = 0 then
irqcounter <= irqcounter -1;
if irqcounter = 0 then
irqgen <= '1';
irqcounter <= irqdivisor;
else
irqgen <= '0';
end if; -- irqcounter = 0
end if; -- count = 0
end if; -- old /= new
if irqdivload = '1' then
irqdivisor <= ibus(7 downto 0);
irqcounter <= irqdivisor;
end if;
if phaseload = '1' then
phaselatch <= ibus;
end if;
end if; -- clk
if irqdivread = '1' and phaseread = '0' then
obus(7 downto 0) <= irqdivisor;
obus(15 downto 8) <= x"00";
elsif phaseread = '1' and irqdivread = '0' then
obus <= phaselatch;
else
obus <= "ZZZZZZZZZZZZZZZZ";
end if;
refcount <= count;
end process;
end behavioral;
| lgpl-2.1 |
yishinli/emc2 | src/hal/drivers/mesa-hostmot2/firmware/src/uartx.vhd | 1 | 9764 | library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
--
-- Copyright (C) 2007, Peter C. Wallace, Mesa Electronics
-- http://www.mesanet.com
--
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-- the choice of one of the two following sets of free software/open source
-- licensing terms:
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-- * GNU General Public License (GPL), version 2.0 or later
-- * 3-clause BSD License
--
--
-- The GNU GPL License:
--
-- This program is free software; you can redistribute it and/or modify
-- it under the terms of the GNU General Public License as published by
-- the Free Software Foundation; either version 2 of the License, or
-- (at your option) any later version.
--
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-- but WITHOUT ANY WARRANTY; without even the implied warranty of
-- MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
-- GNU General Public License for more details.
--
-- You should have received a copy of the GNU General Public License
-- along with this program; if not, write to the Free Software
-- Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA 02110-1301 USA
--
--
-- The 3-clause BSD License:
--
-- Redistribution and use in source and binary forms, with or without
-- modification, are permitted provided that the following conditions
-- are met:
--
-- * Redistributions of source code must retain the above copyright
-- notice, this list of conditions and the following disclaimer.
--
-- * Redistributions in binary form must reproduce the above
-- copyright notice, this list of conditions and the following
-- disclaimer in the documentation and/or other materials
-- provided with the distribution.
--
-- * Neither the name of Mesa Electronics nor the names of its
-- contributors may be used to endorse or promote products
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-- "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
-- LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS
-- FOR A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE
-- COPYRIGHT OWNER OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT,
-- INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING,
-- BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES;
-- LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER
-- CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
-- LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN
-- ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE
-- POSSIBILITY OF SUCH DAMAGE.
--
entity uartx is
Port ( clk : in std_logic;
ibus : in std_logic_vector(31 downto 0);
obus : out std_logic_vector(31 downto 0);
addr : in std_logic_vector(1 downto 0);
pushfifo : in std_logic;
loadbitrate : in std_logic;
readbitrate : in std_logic;
clrfifo : in std_logic;
readfifocount : in std_logic;
loadmode : in std_logic;
readmode : in std_logic;
fifoempty : out std_logic;
txen : in std_logic;
drven : out std_logic;
txdata : out std_logic
);
end uartx;
architecture Behavioral of uartx is
-- FIFO related signals
signal pushdata: std_logic_vector(33 downto 0);
signal popadd: std_logic_vector(3 downto 0) := x"f";
signal popdata: std_logic_vector(33 downto 0);
alias byteshere: std_logic_vector(1 downto 0) is popdata(33 downto 32);
signal datacounter: std_logic_vector(4 downto 0);
signal push: std_logic;
signal pop: std_logic;
signal clear: std_logic;
signal lfifoempty: std_logic;
signal fifohasdata: std_logic;
-- uart interface related signals
constant DDSWidth : integer := 16;
signal BitrateDDSReg : std_logic_vector(DDSWidth-1 downto 0);
signal BitrateDDSAccum : std_logic_vector(DDSWidth-1 downto 0);
alias DDSMSB : std_logic is BitrateDDSAccum(15);
signal OldDDSMSB: std_logic;
signal SampleTime: std_logic;
signal BitCount : std_logic_vector(3 downto 0);
signal BytePointer : std_logic_vector(2 downto 0) := "000";
signal SReg: std_logic_vector(10 downto 0);
signal SendData: std_logic_vector(7 downto 0);
alias SregData: std_logic_vector(7 downto 0)is SReg(9 downto 2);
alias StartBit: std_logic is Sreg(1);
alias StopBit: std_logic is Sreg(10);
alias IdleBit: std_logic is Sreg(0);
signal Go: std_logic := '0';
signal ModeReg: std_logic_vector(6 downto 0);
alias DriveEnDelay: std_logic_vector(3 downto 0) is ModeReg (3 downto 0);
alias FIFOError: std_logic is ModeReg(4);
alias DriveEnAuto: std_logic is ModeReg(5);
alias DriveEnBit: std_logic is ModeReg(6);
signal DriveEnable: std_logic;
signal DriveEnHold: std_logic;
signal WaitingForDrive: std_logic;
signal DriveDelayCount: std_logic_vector(3 downto 0);
component SRL16E
--
generic (INIT : bit_vector);
--
port (D : in std_logic;
CE : in std_logic;
CLK : in std_logic;
A0 : in std_logic;
A1 : in std_logic;
A2 : in std_logic;
A3 : in std_logic;
Q : out std_logic);
end component;
begin
fifosrl: for i in 0 to 33 generate
asr16e: SRL16E generic map (x"0000") port map(
D => pushdata(i),
CE => push,
CLK => clk,
A0 => popadd(0),
A1 => popadd(1),
A2 => popadd(2),
A3 => popadd(3),
Q => popdata(i)
);
end generate;
afifo: process (clk,popdata,datacounter)
begin
if rising_edge(clk) then
if push = '1' and pop = '0' then
if datacounter /= 16 then -- a push
-- always increment the data counter if not full
datacounter <= datacounter +1;
popadd <= popadd +1; -- popadd must follow data down shiftreg
else
FIFOError <= '1';
end if;
end if;
if (pop = '1') and (push = '0') and (lfifoempty = '0') then -- a pop
-- always decrement the data counter if not empty
datacounter <= datacounter -1;
popadd <= popadd -1;
end if;
-- if both push and pop are asserted we dont change either counter
if clear = '1' then -- a clear fifo
popadd <= (others => '1');
datacounter <= (others => '0');
FIFOError <= '0';
end if;
end if; -- clk rise
if datacounter = 0 then
lfifoempty <= '1';
else
lfifoempty <= '0';
end if;
fifohasdata <= not lfifoempty;
end process afifo;
asimpleuarttx: process (clk)
begin
if rising_edge(clk) then
if Go = '1' then
BitRateDDSAccum <= BitRateDDSAccum - BitRateDDSReg;
if SampleTime = '1' then
SReg <= '1' & SReg(10 downto 1); -- right shift = LSb first
BitCount <= BitCount -1;
if BitCount = 0 then
Go <= '0';
end if;
end if;
else
BitRateDDSAccum <= (others => '0');
end if;
if pop = '1' then -- just one clock
pop <= '0';
end if;
if Go = '0' then
StartBit <= '0';
StopBit <= '1';
IdleBit <= '1';
BitCount <= "1010";
if fifohasdata = '1' and pop = '0' and txen = '1' and DriveEnHold = '0' then -- UART SReg not busy and we have data
if bytepointer <= ('0'& byteshere) then -- still bytes to send in this double word
SRegData <= SendData;
Go <= '1';
bytepointer <= bytepointer +1;
else
pop <= '1';
bytepointer <= "000";
end if;
end if;
end if;
if DriveEnable = '0' then
DriveDelayCount <= DriveEnDelay;
else
if WaitingForDrive = '1' then
DriveDelayCount <= DriveDelayCount -1;
end if;
end if;
OldDDSMSB <= DDSMSB;
if loadbitrate = '1' then
BitRateDDSReg <= ibus(DDSWidth-1 downto 0);
end if;
if loadmode = '1' then
ModeReg(3 downto 0) <= ibus(3 downto 0);
ModeReg(6 downto 5) <= ibus(6 downto 5);
end if;
end if; -- clk
SampleTime <= (not OldDDSMSB) and DDSMSB;
pushdata <= addr & ibus; -- msbs of FIFO data are address bits to specify data size
push <= pushfifo;
clear <= clrfifo;
if DriveDelayCount /= 0 then
WaitingForDrive <= '1';
else
WaitingForDrive <= '0';
end if;
DriveEnHold <= (not DriveEnable) or WaitingForDrive;
if DriveEnAuto = '1' then
DriveEnable <= (Go or Pop or FIFOHasData) and txen; -- note that this means txen should never be removed -- when there is data to xmit
else -- in the middle of a block transmission
DriveEnable <= DriveEnBit;
end if;
case bytepointer(1 downto 0) is
when "00" => SendData <= PopData(7 downto 0);
when "01" => SendData <= PopData(15 downto 8);
when "10" => SendData <= PopData(23 downto 16);
when "11" => SendData <= PopData(31 downto 24);
when others => null;
end case;
obus <= (others => 'Z');
if readfifocount = '1' then
obus(4 downto 0) <= datacounter;
obus(31 downto 5) <= (others => '0');
end if;
if readbitrate = '1' then
obus(DDSWidth-1 downto 0) <= BitRateDDSReg;
end if;
if readmode = '1' then
obus(6 downto 0) <= ModeReg;
obus(7) <= Go or Pop or FIFOHasData;
end if;
txdata<= SReg(0);
fifoempty <= lfifoempty;
drven <= DriveEnable;
end process asimpleuarttx;
end Behavioral;
| lgpl-2.1 |
pwsoft/fpga_examples | rtl/general/gen_counter_signed.vhd | 1 | 2495 | -- -----------------------------------------------------------------------
--
-- Syntiac's generic VHDL support files.
--
-- -----------------------------------------------------------------------
-- Copyright 2005-2010 by Peter Wendrich ([email protected])
-- http://www.syntiac.com/fpga64.html
--
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--
-- -----------------------------------------------------------------------
--
-- gen_counter.vhd
--
-- -----------------------------------------------------------------------
--
-- Loadable Up/Down Counter
--
-- -----------------------------------------------------------------------
-- clk - clock input
-- reset - reset counter to 0
-- load - Load counter from d input
-- up - Count up
-- down - Count down
-- d - input for load
-- q - counter output
-- -----------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.numeric_std.ALL;
-- -----------------------------------------------------------------------
entity gen_counter_signed is
generic (
width : integer := 8
);
port (
clk : in std_logic;
reset : in std_logic := '0';
load : in std_logic := '0';
up : in std_logic := '0';
down : in std_logic := '0';
d : in signed(width-1 downto 0) := (others => '0');
q : out signed(width-1 downto 0)
);
end entity;
-- -----------------------------------------------------------------------
architecture rtl of gen_counter_signed is
signal qReg : signed(d'range) := (others => '0');
begin
q <= qReg;
process(clk) is
begin
if rising_edge(clk) then
if reset = '1' then
qReg <= (others => '0');
elsif load = '1' then
qReg <= d;
elsif (up = '1') and (down = '0') then
qReg <= qReg + 1;
elsif (up = '0') and (down = '1') then
qReg <= qReg - 1;
end if;
end if;
end process;
end architecture;
| lgpl-2.1 |
pwsoft/fpga_examples | rtl/designs/gigatron/gigatron_tb_rom.vhd | 1 | 836490 | library IEEE;
use IEEE.std_logic_1164.ALL;
use IEEE.numeric_std.ALL;
-- ------------------------------------------------------------------------
entity gigatron_tb_rom is
port (
a : in unsigned(15 downto 0);
q : out unsigned(15 downto 0)
);
end entity;
-- ------------------------------------------------------------------------
architecture rtl of gigatron_tb_rom is
subtype rom_data_elem_t is unsigned(7 downto 0);
type rom_data_t is array(integer range 0 to 65535) of rom_data_elem_t;
signal rom_data_byte0 : rom_data_t := (
X"00",X"18",X"18",X"C1",X"00",X"D6",X"00",X"69",
X"CA",X"C2",X"69",X"EC",X"00",X"69",X"CA",X"61",
X"F0",X"01",X"FC",X"82",X"00",X"C2",X"EC",X"A0",
X"01",X"EC",X"A0",X"00",X"18",X"18",X"00",X"D2",
X"D6",X"01",X"F4",X"8D",X"60",X"C2",X"01",X"F4",
X"81",X"60",X"C2",X"81",X"C2",X"01",X"80",X"EC",
X"D2",X"01",X"80",X"EC",X"D6",X"00",X"18",X"18",
X"00",X"C2",X"90",X"00",X"D6",X"DC",X"DC",X"DC",
X"DC",X"DC",X"DC",X"DC",X"DC",X"DC",X"DC",X"00",
X"C2",X"00",X"C2",X"C2",X"C2",X"C2",X"C2",X"00",
X"18",X"18",X"00",X"C2",X"C2",X"C2",X"00",X"18",
X"18",X"C2",X"C2",X"14",X"E0",X"C2",X"00",X"C2",
X"00",X"C2",X"14",X"CA",X"CA",X"CA",X"C2",X"C2",
X"00",X"C2",X"00",X"C2",X"C2",X"C2",X"00",X"C2",
X"00",X"C2",X"00",X"C2",X"01",X"A0",X"C2",X"14",
X"E0",X"00",X"02",X"02",X"02",X"02",X"02",X"02",
X"14",X"E0",X"00",X"14",X"E0",X"00",X"14",X"E0",
X"00",X"14",X"E0",X"00",X"14",X"E0",X"00",X"14",
X"E0",X"00",X"14",X"E0",X"00",X"14",X"E0",X"00",
X"14",X"E0",X"00",X"14",X"E0",X"00",X"14",X"E0",
X"00",X"14",X"E0",X"00",X"14",X"E0",X"00",X"14",
X"E0",X"00",X"14",X"E0",X"00",X"14",X"E0",X"00",
X"14",X"E0",X"00",X"14",X"E0",X"00",X"14",X"E0",
X"00",X"14",X"E0",X"00",X"14",X"E0",X"00",X"14",
X"E0",X"00",X"14",X"E0",X"00",X"14",X"E0",X"00",
X"14",X"E0",X"00",X"14",X"E0",X"00",X"14",X"E0",
X"00",X"14",X"E0",X"00",X"14",X"E0",X"00",X"14",
X"E0",X"00",X"14",X"E0",X"00",X"14",X"E0",X"00",
X"14",X"E0",X"00",X"14",X"E0",X"00",X"14",X"E0",
X"00",X"14",X"E0",X"00",X"14",X"E0",X"15",X"14",
X"E0",X"01",X"02",X"02",X"19",X"02",X"14",X"E0",
X"00",X"C3",X"00",X"C2",X"02",X"14",X"E0",X"00",
X"15",X"E0",X"00",X"00",X"C2",X"00",X"C2",X"00",
X"C2",X"00",X"C2",X"81",X"C2",X"61",X"61",X"81",
X"C2",X"81",X"C2",X"E8",X"FC",X"60",X"60",X"81",
X"C2",X"01",X"F0",X"FC",X"A0",X"01",X"C2",X"F0",
X"FC",X"00",X"00",X"81",X"EC",X"FC",X"00",X"E4",
X"C2",X"80",X"FE",X"FC",X"00",X"C2",X"FC",X"21",
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
X"C2",X"00",X"C2",X"01",X"F0",X"00",X"C2",X"15",
X"E0",X"00",X"14",X"E0",X"14",X"01",X"20",X"C2",
X"01",X"EC",X"FC",X"00",X"00",X"41",X"C2",X"01",
X"F0",X"FC",X"A0",X"00",X"C2",X"19",X"01",X"21",
X"80",X"19",X"D6",X"00",X"29",X"89",X"CA",X"30",
X"05",X"89",X"89",X"CA",X"20",X"69",X"12",X"09",
X"14",X"8D",X"E8",X"FC",X"20",X"00",X"81",X"C2",
X"01",X"14",X"19",X"01",X"F4",X"80",X"C2",X"A0",
X"EC",X"A1",X"00",X"FC",X"C2",X"EC",X"00",X"FC",
X"C2",X"01",X"02",X"60",X"C2",X"01",X"60",X"EC",
X"FC",X"C3",X"C0",X"01",X"20",X"F0",X"01",X"00",
X"C2",X"15",X"E0",X"00",X"FC",X"19",X"40",X"21",
X"C2",X"C0",X"00",X"C2",X"15",X"E0",X"00",X"FC",
X"19",X"E0",X"14",X"01",X"60",X"EC",X"01",X"A0",
X"C2",X"20",X"F0",X"00",X"FC",X"FC",X"00",X"EC",
X"A0",X"02",X"00",X"C2",X"FC",X"02",X"C2",X"00",
X"C2",X"00",X"C2",X"01",X"60",X"EC",X"01",X"E8",
X"01",X"C2",X"01",X"C2",X"FC",X"00",X"00",X"C2",
X"C2",X"02",X"C2",X"00",X"EC",X"A0",X"02",X"C2",
X"FC",X"00",X"01",X"20",X"C2",X"00",X"C2",X"15",
X"E0",X"00",X"14",X"09",X"C2",X"C2",X"EC",X"FC",
X"00",X"00",X"C2",X"01",X"21",X"80",X"14",X"E0",
X"18",X"02",X"02",X"02",X"02",X"02",X"02",X"FC",
X"01",X"00",X"C2",X"14",X"11",X"0D",X"DE",X"C2",
X"0D",X"91",X"15",X"00",X"5D",X"5D",X"5D",X"5D",
X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",
X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",
X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",
X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",
X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",
X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",
X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",
X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",
X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",
X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",
X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",
X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",
X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",
X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",
X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",
X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",
X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",
X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",
X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",X"5D",
X"5D",X"5D",X"5D",X"5D",X"18",X"01",X"21",X"80",
X"18",X"D6",X"00",X"29",X"89",X"CA",X"30",X"05",
X"89",X"89",X"CA",X"20",X"69",X"12",X"09",X"14",
X"8D",X"E8",X"FC",X"20",X"00",X"81",X"C2",X"01",
X"FD",X"18",X"00",X"C2",X"14",X"01",X"90",X"01",
X"8D",X"FD",X"D2",X"00",X"C2",X"01",X"40",X"21",
X"C2",X"C0",X"FD",X"11",X"11",X"01",X"A0",X"F0",
X"80",X"C2",X"00",X"FD",X"C2",X"C0",X"00",X"FD",
X"C2",X"14",X"E0",X"00",X"01",X"80",X"D2",X"01",
X"A5",X"F0",X"C2",X"FC",X"00",X"C2",X"00",X"C2",
X"15",X"E0",X"00",X"02",X"02",X"02",X"02",X"FC",
X"15",X"81",X"E8",X"C2",X"01",X"80",X"D2",X"0D",
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X"E0",X"12",X"80",X"C2",X"05",X"C2",X"11",X"05",
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X"F0",X"0D",X"02",X"FC",X"0D",X"01",X"FC",X"80",
X"DE",X"0D",X"C2",X"FC",X"00",X"F8",X"E4",X"0D",
X"F4",X"E8",X"0D",X"E8",X"F4",X"0D",X"E4",X"F8",
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X"05",X"C2",X"01",X"80",X"C2",X"01",X"A0",X"C2",
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X"41",X"C2",X"FC",X"00",X"61",X"C2",X"FC",X"00",
X"C2",X"FC",X"00",X"12",X"14",X"E0",X"00",X"14",
X"E0",X"12",X"80",X"C2",X"01",X"85",X"C2",X"E8",
X"A5",X"FC",X"45",X"25",X"02",X"30",X"05",X"81",
X"11",X"85",X"C2",X"FC",X"00",X"14",X"E0",X"01",
X"A0",X"C2",X"FC",X"00",X"81",X"E8",X"15",X"E1",
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X"45",X"C2",X"25",X"02",X"30",X"01",X"A5",X"11",
X"A5",X"C2",X"00",X"FC",X"15",X"14",X"E0",X"C2",
X"01",X"80",X"C2",X"01",X"C2",X"11",X"05",X"A0",
X"C2",X"01",X"90",X"05",X"D6",X"FC",X"00",X"81",
X"C2",X"FC",X"00",X"14",X"E0",X"C2",X"14",X"E0",
X"C2",X"14",X"E0",X"01",X"14",X"E0",X"14",X"E0",
X"14",X"E0",X"C2",X"14",X"E0",X"C2",X"14",X"E0",
X"14",X"E0",X"14",X"E0",X"14",X"E0",X"C2",X"01",
X"A0",X"C2",X"01",X"C2",X"14",X"E0",X"00",X"01",
X"80",X"C2",X"01",X"C2",X"01",X"C2",X"14",X"E0",
X"00",X"02",X"C2",X"00",X"C2",X"14",X"E0",X"00",
X"81",X"C2",X"E8",X"A1",X"FC",X"41",X"21",X"02",
X"30",X"05",X"81",X"14",X"E0",X"C2",X"01",X"E8",
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X"01",X"A5",X"14",X"E0",X"C2",X"30",X"81",X"C2",
X"05",X"81",X"81",X"C2",X"01",X"A0",X"14",X"E0",
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X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
X"00",X"00",X"00",X"00",X"00",X"00",X"00",X"00",
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-- Turbo Chameleon
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-- Multi purpose FPGA expansion for the commodore 64 computer
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-- Copyright 2005-2019 by Peter Wendrich ([email protected])
-- All Rights Reserved.
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-- http://www.syntiac.com/chameleon.html
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-- Toplevel entity of hardware test for Turbo Chameleon 64 second edition.
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-- Hardware test can be executed when plug'ed into a C64, standalone or with docking-station.
-- In C64 mode the machine will startup normally as the Chameleon will be invisible to the machine.
-- The address-bus of the Chameleon is completely tri-stated in the hardware test.
-- The hardware test can also be used to test the docking-station. Additional icons become
-- visible when the docking station is connected.
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-- Connect PS/2 keyboard
-- Connect PS/2 3 button/wheel mouse
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-- For docking station testing additional hardware required:
-- C64 keyboard
-- Amiga 500 keyboard
-- Joystick with 9 pin connector or amiga mouse
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-- Screen layout
--
-- Top left corner:
-- top row 3x blue represent buttons on the Chameleon
-- middle row 3x yellow represent the state of the PS/2 mouse buttons
-- bottom row left (green): solid if C64 detected, otherwise open
-- bottom row middle (green): solid if docking-station detected, otherwise open
-- bottom row right (red): flashes when a IR signal is detected.
-- Rest of top:
-- Color bars (32 steps for each primary color) and then combined to form gray-scale/white.
-- Running bar in middle:
-- Checking SDRAM memory (memory ok if green), turns red on error.
-- Left bottom:
-- IEC test patterns
-- Middle/Right bottom (only visible with docking-station):
-- Top is last scancode received from Amiga keyboard plus a single block representing reset next to it.
-- Next row is joysticks (from left to right port 4,3,2,1)
-- Below that is 8 by 8 matrix of C64 keyboard on the side is the restore-key state.
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-- Chameleon hardware test
--
-- * Press 3 push buttons in sequence and check the blue rectangles in left upper corner
-- * Check LEDs flashing alternating off, red, green and both
-- * Check Num lock and Caps lock flashing on keyboard in sync with LEDs on Chameleon
-- * Check color bars in right upper corner
-- - Should be smooth (32 steps) colors in red, green, blue and gray/white.
-- * Move mouse and check yellow cursor follows movement
-- * Press middle mouse button on mouse, feedback on yellow rectangles
-- * Press left (mouse) button to play test sound on left channel
-- * Press right (mouse) button to play test sound on right channel
-- * Check result of SDRAM memory test (horizontal bar in the center of the screen)
-- * Wait until green/white progress bar has done one complete sequence.
-- If bar stops and turns red the memory test failed. Check the SDRAM!
-- * Hot plug custom IEC test cable into Chameleon
-- Binary pattern that is put on the pins will change depending on the test cable.
-- IEC detect goes from filled white to black on the left side.
-- Reset will flash together with the red/green led pattern.
-- This way all signals can be tested.
--
-- All tests done
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-- Docking-station hardware/software test
--
-- Connect Amiga keyboard
-- * Check LEDs flashing alternating off, drive, power and both
-- * Press 1/! key scancode should be 0000000#
-- * Release key scancode should be #000000#
-- * Press and release F10 key scancode should be ##0##00#
-- * Press CTRL+AMIGA+AMIGA and the single block next to the scancode should open.
--
-- Connect C64 keyboard
-- * No key pressed the 8 by 8 matrix should be all '#'
-- * Press single keys and observe only one hole in 8 by 8 matrix.
-- * Press restore key. The block on the right side 8 by 8 matrix should open.
--
-- Connect joystick to each joystick port.
-- The joysticks are represented by 4 groups of 7 blocks on the lower/right side
-- of the screen. From top to bottom the groups of blocks belong to port 1, 2, 3 then 4.
-- * Press Up. The most right block in a group should open.
-- * Press Down. The block second from the right in a group should open.
-- * Press Left. The block third from the right in a group should open.
-- * Press Right. The block third from the left in a group should open.
-- * Press fire. The block second from the left in a group should open.
-- * Press second fire (or right Amiga mouse button). The most left block in a group should open.
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library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
use work.video_pkg.all;
-- -----------------------------------------------------------------------
architecture rtl of chameleon2 is
constant version_str : string := "20190514";
constant reset_cycles : integer := 131071;
constant enable_phi2_waveform : boolean := false;
-- System clocks
signal sysclk : std_logic;
signal clk_150 : std_logic;
--signal clk_video : std_logic;
signal ena_1mhz : std_logic;
signal ena_1khz : std_logic;
signal ena_1sec : std_logic;
signal reset : std_logic;
-- Docking station
signal no_clock : std_logic;
signal docking_station : std_logic;
signal docking_version : std_logic;
signal docking_irq : std_logic;
signal phi_cnt : unsigned(7 downto 0);
signal phi_end_1 : std_logic;
-- RAM Test
type state_t is (TEST_IDLE, TEST_FILL, TEST_FILL_W, TEST_CHECK, TEST_CHECK_W, TEST_ERROR);
signal ram_test_state : state_t := TEST_IDLE;
signal ram_test_a : unsigned(24 downto 0);
signal ram_test_d : unsigned(15 downto 0);
signal ram_test_exp : unsigned(15 downto 0);
-- IEC
type iec_results_t is array(integer range 0 to 15) of unsigned(3 downto 0);
signal iec_results_reg : iec_results_t := (others => (others => '0'));
signal iec_clk_in : std_logic;
signal iec_dat_in : std_logic;
signal iec_atn_in : std_logic;
signal iec_srq_in : std_logic;
-- LEDs
signal led_green : std_logic;
signal led_red : std_logic;
-- PS/2 Keyboard
signal ps2_keyboard_clk_in : std_logic;
signal ps2_keyboard_dat_in : std_logic;
signal ps2_keyboard_clk_out : std_logic;
signal ps2_keyboard_dat_out : std_logic;
signal keyboard_trigger : std_logic;
signal keyboard_scancode : unsigned(7 downto 0);
-- PS/2 Mouse
signal ps2_mouse_clk_in: std_logic;
signal ps2_mouse_dat_in: std_logic;
signal ps2_mouse_clk_out: std_logic;
signal ps2_mouse_dat_out: std_logic;
signal mouse_present : std_logic;
signal mouse_active : std_logic;
signal mouse_trigger : std_logic;
signal mouse_left_button : std_logic;
signal mouse_middle_button : std_logic;
signal mouse_right_button : std_logic;
signal mouse_delta_x : signed(8 downto 0);
signal mouse_delta_y : signed(8 downto 0);
signal cursor_x : signed(11 downto 0) := to_signed(0, 12);
signal cursor_y : signed(11 downto 0) := to_signed(0, 12);
-- Sound
signal sigma_l_reg : std_logic := '0';
signal sigma_r_reg : std_logic := '0';
-- Joysticks
signal joystick1 : unsigned(6 downto 0);
signal joystick2 : unsigned(6 downto 0);
signal joystick3 : unsigned(6 downto 0);
signal joystick4 : unsigned(6 downto 0);
-- C64 keyboard
signal keys : unsigned(63 downto 0);
signal restore_n : std_logic;
-- Amiga keyboard
signal amiga_reset_n : std_logic;
signal amiga_scancode : unsigned(7 downto 0);
-- MIDI
signal midi_txd : std_logic;
signal midi_rxd : std_logic;
signal midi_data : unsigned(63 downto 0);
-- Video pipeline
signal end_of_line : std_logic;
signal end_of_frame : std_logic;
signal video_phi2 : std_logic := '0';
type stage_t is record
ena_pixel : std_logic;
hsync : std_logic;
vsync : std_logic;
x : unsigned(11 downto 0);
y : unsigned(11 downto 0);
r : unsigned(4 downto 0);
g : unsigned(4 downto 0);
b : unsigned(4 downto 0);
end record;
signal vga_master : stage_t;
signal vga_colors : stage_t;
procedure drawunsigned(signal video : inout std_logic; x : signed; y : signed; xpos : integer; ypos : integer; t : unsigned) is
variable index : integer;
variable nibble : unsigned(3 downto 0);
variable pixels : unsigned(0 to 63);
begin
if (x >= xpos) and ((x - xpos) < 2*t'length)
and (y >= ypos) and ((y - ypos) < 8) then
pixels := (others => '0');
index := (t'length/4-1) - to_integer(x-xpos) / 8;
nibble := t(index*4+3 downto index*4);
case nibble is
when X"0" => pixels := X"1C22222A22221C00";
when X"1" => pixels := X"0818080808081C00";
when X"2" => pixels := X"1C22020408103E00";
when X"3" => pixels := X"1C22020C02221C00";
when X"4" => pixels := X"0C14243E04040E00";
when X"5" => pixels := X"3E20203C02221C00";
when X"6" => pixels := X"1C20203C22221C00";
when X"7" => pixels := X"3E02040810101000";
when X"8" => pixels := X"1C22221C22221C00";
when X"9" => pixels := X"1C22221E02021C00";
when X"A" => pixels := X"1C22223E22222200";
when X"B" => pixels := X"3C22223C22223C00";
when X"C" => pixels := X"1C22202020221C00";
when X"D" => pixels := X"3C22222222223C00";
when X"E" => pixels := X"3E20203C20203E00";
when X"F" => pixels := X"3E20203C20202000";
when others =>
null;
end case;
video <= pixels(to_integer(y - ypos) * 8 + (to_integer(x - xpos) mod 8));
end if;
end procedure;
procedure drawtext(signal video : inout std_logic; x : signed; y : signed; xpos : integer; ypos : integer; t : string) is
variable ch : character;
variable pixels : unsigned(0 to 63);
begin
if (x >= xpos) and ((x - xpos) < 8*t'length)
and (y >= ypos) and ((y - ypos) < 8) then
pixels := (others => '0');
ch := t(1 + (to_integer(x-xpos) / 8));
case ch is
when ''' => pixels := X"0808000000000000";
when '.' => pixels := X"00000000000C0C00";
-- when '/' => pixels := X"0002040810204000";
when '0' => pixels := X"1C22222A22221C00";
when '1' => pixels := X"0818080808081C00";
when '2' => pixels := X"1C22020408103E00";
when '3' => pixels := X"1C22020C02221C00";
when '4' => pixels := X"0C14243E04040E00";
when '5' => pixels := X"3E20203C02221C00";
when '6' => pixels := X"1C20203C22221C00";
when '7' => pixels := X"3E02040810101000";
when '8' => pixels := X"1C22221C22221C00";
when '9' => pixels := X"1C22221E02021C00";
when ':' => pixels := X"000C0C000C0C0000";
when 'A' => pixels := X"1C22223E22222200";
when 'B' => pixels := X"3C22223C22223C00";
when 'C' => pixels := X"1C22202020221C00";
when 'D' => pixels := X"3C22222222223C00";
when 'E' => pixels := X"3E20203C20203E00";
when 'F' => pixels := X"3E20203C20202000";
when 'G' => pixels := X"1C22202E22221C00";
when 'H' => pixels := X"2222223E22222200";
when 'I' => pixels := X"1C08080808081C00";
when 'K' => pixels := X"2222243824222200";
when 'L' => pixels := X"1010101010101E00";
when 'M' => pixels := X"4163554941414100";
when 'N' => pixels := X"22322A2A26222200";
when 'O' => pixels := X"1C22222222221C00";
when 'P' => pixels := X"1C12121C10101000";
when 'R' => pixels := X"3C22223C28242200";
when 'S' => pixels := X"1C22201C02221C00";
when 'T' => pixels := X"3E08080808080800";
when 'U' => pixels := X"2222222222221C00";
when 'V' => pixels := X"2222221414080800";
when 'W' => pixels := X"4141412A2A141400";
when 'Y' => pixels := X"2222140808080800";
when others =>
null;
end case;
video <= pixels(to_integer(y - ypos) * 8 + (to_integer(x - xpos) mod 8));
end if;
end procedure;
procedure box(signal video : inout std_logic; x : signed; y : signed; xpos : integer; ypos : integer; value : std_logic) is
begin
if (abs(x - xpos) < 5) and (abs(y - ypos) < 5) and (value = '1') then
video <= '1';
elsif (abs(x - xpos) = 5) and (abs(y - ypos) < 5) then
video <= '1';
elsif (abs(x - xpos) < 5) and (abs(y - ypos) = 5) then
video <= '1';
end if;
end procedure;
begin
-- -----------------------------------------------------------------------
-- Control signals
-- -----------------------------------------------------------------------
clock_ior <= '1';
clock_iow <= '1';
irq_out <= not docking_irq;
-- -----------------------------------------------------------------------
-- PLL
-- -----------------------------------------------------------------------
pll_blk : block
signal ram_clk_loc : std_logic;
begin
pll_inst : entity work.pll50
port map (
inclk0 => clk50m,
c0 => sysclk,
c1 => open,
c2 => clk_150,
c3 => ram_clk_loc,
locked => open
);
ram_clk <= ram_clk_loc;
end block;
-- -----------------------------------------------------------------------
-- 1 Mhz and 1 Khz clocks
-- -----------------------------------------------------------------------
ena1mhz_inst : entity work.chameleon_1mhz
generic map (
clk_ticks_per_usec => 100
)
port map (
clk => sysclk,
ena_1mhz => ena_1mhz,
ena_1mhz_2 => open
);
ena1khz_inst : entity work.chameleon_1khz
port map (
clk => sysclk,
ena_1mhz => ena_1mhz,
ena_1khz => ena_1khz
);
ena1sec_inst : entity work.chameleon_1khz
port map (
clk => sysclk,
ena_1mhz => ena_1khz,
ena_1khz => ena_1sec
);
-- -----------------------------------------------------------------------
-- Reset
-- -----------------------------------------------------------------------
myReset : entity work.gen_reset
generic map (
resetCycles => reset_cycles
)
port map (
clk => sysclk,
enable => '1',
button => '0',
reset => reset
);
-- -----------------------------------------------------------------------
-- Memory test
-- -----------------------------------------------------------------------
blk_memory_test : block
signal noise_bits : unsigned(7 downto 0);
signal sdram_req : std_logic := '0';
signal sdram_ack : std_logic;
signal sdram_we : std_logic := '0';
signal sdram_a : unsigned(24 downto 0) := (others => '0');
signal sdram_d : unsigned(7 downto 0) := (others => '0');
signal sdram_q : unsigned(7 downto 0);
signal sdram_req_pipeline : std_logic := '0';
signal sdram_ack_pipeline : std_logic := '0';
signal sdram_we_pipeline : std_logic := '0';
signal sdram_a_pipeline : unsigned(24 downto 0) := (others => '0');
signal sdram_d_pipeline : unsigned(7 downto 0) := (others => '0');
signal sdram_q_pipeline : unsigned(7 downto 0) := (others => '0');
begin
ram_test_a <= sdram_a;
ram_test_d <= "00000000" & sdram_q_pipeline;
ram_test_exp <= "00000000" & noise_bits;
myNoise : entity work.fractal_noise
generic map (
dBits => 25,
qBits => 8
)
port map (
d => sdram_a,
q => noise_bits
);
sdram_inst : entity work.chameleon_sdram
generic map (
enable_cpu6510_port => true,
casLatency => 3,
ras_cycles => 2,
precharge_cycles => 2,
colAddrBits => 9,
rowAddrBits => 13,
-- t_ck_ns => 10.0
t_clk_ns => 6.7
)
port map (
clk => clk_150,
reserve => '0',
sd_data => ram_d,
sd_addr => ram_a,
sd_we_n => ram_we,
sd_ras_n => ram_ras,
sd_cas_n => ram_cas,
sd_ba_0 => ram_ba(0),
sd_ba_1 => ram_ba(1),
sd_ldqm => ram_ldqm,
sd_udqm => ram_udqm,
cache_req => '0',
cache_ack => open,
cache_we => '0',
cache_burst => '0',
cache_a => (others => '0'),
cache_d => (others => '0'),
cache_q => open,
vid0_req => '0',
vid0_ack => open,
vid0_addr => (others => '0'),
vid0_do => open,
vid1_req => '0',
vid1_ack => open,
vid1_addr => (others => '0'),
vid1_do => open,
cpu6510_req => sdram_req_pipeline,
cpu6510_ack => sdram_ack,
cpu6510_we => sdram_we_pipeline,
cpu6510_a => sdram_a_pipeline,
cpu6510_d => sdram_d_pipeline,
cpu6510_q => sdram_q,
debugIdle => open,
debugRefresh => open
);
process(clk_150)
begin
if rising_edge(clk_150) then
sdram_req_pipeline <= sdram_req;
sdram_we_pipeline <= sdram_we;
sdram_a_pipeline <= sdram_a;
sdram_d_pipeline <= sdram_d;
sdram_ack_pipeline <= sdram_ack;
sdram_q_pipeline <= sdram_q;
end if;
end process;
process(sysclk)
begin
if rising_edge(sysclk) then
case ram_test_state is
when TEST_IDLE =>
sdram_a <= (others => '0');
sdram_we <= '0';
ram_test_state <= TEST_FILL;
when TEST_FILL =>
sdram_req <= not sdram_req;
sdram_we <= '1';
sdram_d <= noise_bits;
ram_test_state <= TEST_FILL_W;
when TEST_FILL_W =>
if sdram_req = sdram_ack_pipeline then
sdram_a <= sdram_a + 1;
if sdram_a = "1111111111111111111111111" then
ram_test_state <= TEST_CHECK;
else
ram_test_state <= TEST_FILL;
end if;
end if;
when TEST_CHECK =>
sdram_req <= not sdram_req;
sdram_we <= '0';
ram_test_state <= TEST_CHECK_W;
when TEST_CHECK_W =>
if sdram_req = sdram_ack_pipeline then
if sdram_q_pipeline /= noise_bits then
ram_test_state <= TEST_ERROR;
else
sdram_a <= sdram_a + 1;
ram_test_state <= TEST_CHECK;
end if;
end if;
when TEST_ERROR =>
--if ena_1khz = '1' then
--sdram_a <= sdram_a + 1;
--end if;
null;
end case;
if reset = '1' then
ram_test_state <= TEST_IDLE;
end if;
if ena_1khz = '1' then
if freeze_btn = '0' then
ram_test_state <= TEST_IDLE;
end if;
end if;
end if;
end process;
end block;
-- -----------------------------------------------------------------------
-- Sound test
-- -----------------------------------------------------------------------
process(sysclk)
begin
if rising_edge(sysclk) then
if ena_1khz = '1' then
if (mouse_left_button = '1') or (usart_cts = '0') then
sigma_l_reg <= not sigma_l_reg;
end if;
if (mouse_right_button = '1') or (reset_btn = '0') then
sigma_r_reg <= not sigma_r_reg;
end if;
end if;
end if;
end process;
sigma_l <= sigma_l_reg;
sigma_r <= sigma_r_reg;
-- -----------------------------------------------------------------------
-- IEC test
-- -----------------------------------------------------------------------
iec_test_blk : block
signal state_reg : unsigned(3 downto 0);
begin
process(sysclk)
begin
if rising_edge(sysclk) then
if ena_1khz = '1' then
state_reg <= state_reg + 1;
iec_results_reg(to_integer(state_reg)) <= iec_srq_in & iec_atn_in & iec_dat_in & iec_clk_in;
end if;
end if;
end process;
iec_clk_out <= not state_reg(0);
iec_dat_out <= not state_reg(1);
iec_atn_out <= not state_reg(2);
iec_srq_out <= not state_reg(3);
end block;
-- -----------------------------------------------------------------------
-- PS2IEC multiplexer
-- -----------------------------------------------------------------------
io_ps2iec_inst : entity work.chameleon2_io_ps2iec
port map (
clk => sysclk,
ps2iec_sel => ps2iec_sel,
ps2iec => ps2iec,
ps2_mouse_clk => ps2_mouse_clk_in,
ps2_mouse_dat => ps2_mouse_dat_in,
ps2_keyboard_clk => ps2_keyboard_clk_in,
ps2_keyboard_dat => ps2_keyboard_dat_in,
iec_clk => iec_clk_in,
iec_srq => iec_srq_in,
iec_atn => iec_atn_in,
iec_dat => iec_dat_in
);
-- -----------------------------------------------------------------------
-- LED, PS2 and reset shiftregister
-- -----------------------------------------------------------------------
io_shiftreg_inst : entity work.chameleon2_io_shiftreg
port map (
clk => sysclk,
ser_out_clk => ser_out_clk,
ser_out_dat => ser_out_dat,
ser_out_rclk => ser_out_rclk,
reset_c64 => '0', -- system_reset,
reset_iec => led_green,
ps2_mouse_clk => ps2_mouse_clk_out,
ps2_mouse_dat => ps2_mouse_dat_out,
ps2_keyboard_clk => ps2_keyboard_clk_out,
ps2_keyboard_dat => ps2_keyboard_dat_out,
led_green => led_green,
led_red => led_red
);
-- -----------------------------------------------------------------------
-- Chameleon IO, docking station and cartridge port
-- -----------------------------------------------------------------------
chameleon2_io_blk : block
begin
chameleon2_io_inst : entity work.chameleon2_io
generic map (
enable_docking_station => true,
enable_cdtv_remote => true,
enable_c64_joykeyb => true,
enable_c64_4player => true
)
port map (
clk => sysclk,
ena_1mhz => ena_1mhz,
phi2_n => phi2_n,
dotclock_n => dotclk_n,
reset => reset,
ir_data => ir_data,
ioef => ioef,
romlh => romlh,
dma_out => dma_out,
game_out => game_out,
exrom_out => exrom_out,
ba_in => ba_in,
-- rw_in => rw_in,
rw_out => rw_out,
sa_dir => sa_dir,
sa_oe => sa_oe,
sa15_out => sa15_out,
low_a => low_a,
sd_dir => sd_dir,
sd_oe => sd_oe,
low_d => low_d,
no_clock => no_clock,
docking_station => docking_station,
docking_version => docking_version,
docking_irq => docking_irq,
phi_cnt => phi_cnt,
phi_end_1 => phi_end_1,
joystick1 => joystick1,
joystick2 => joystick2,
joystick3 => joystick3,
joystick4 => joystick4,
keys => keys,
restore_key_n => restore_n,
amiga_power_led => led_red,
amiga_drive_led => led_green,
amiga_reset_n => amiga_reset_n,
amiga_scancode => amiga_scancode,
midi_txd => midi_txd,
midi_rxd => midi_rxd
);
end block;
-- -----------------------------------------------------------------------
-- Phi_2 waveform check
-- -----------------------------------------------------------------------
phi2_waveform_gen : if enable_phi2_waveform generate
phi2_waveform_blk : block
type phi2_measure_t is array(integer range 0 to 255) of unsigned(8 downto 0);
signal phi2_measure : phi2_measure_t;
signal phi2_n_dly : std_logic := '1';
signal cnt : unsigned(7 downto 0);
signal last_phi_cnt : unsigned(7 downto 0);
signal armed : std_logic := '0';
signal run : std_logic := '0';
signal video_reg : std_logic;
begin
process(sysclk)
begin
if rising_edge(sysclk) then
phi2_n_dly <= phi2_n;
if run = '1' then
if phi2_n_dly = '1' then
phi2_measure(to_integer(phi_cnt)) <= phi2_measure(to_integer(phi_cnt)) + 1;
end if;
end if;
if phi_end_1 = '1' then
last_phi_cnt <= phi_cnt;
if run = '1' then
cnt <= cnt - 1;
if cnt = 0 then
run <= '0';
end if;
end if;
if armed = '1' then
run <= '1';
armed <= '0';
end if;
end if;
if end_of_frame = '1' then
armed <= '1';
cnt <= (others => '1');
for i in phi2_measure'range loop
phi2_measure(i) <= "000000000";
end loop;
end if;
video_phi2 <= '0';
video_reg <= '0';
if phi2_measure(to_integer(vga_master.x(7 downto 0)))(8 downto 2) = vga_master.y(6 downto 0) then
video_reg <= '1';
end if;
if last_phi_cnt <= vga_master.x(7 downto 0) then
-- Don't display signal outside used range.
video_reg <= '0';
end if;
if vga_master.y >= 128 and vga_master.y < 256 then
if vga_master.x >= 256 and vga_master.x < 512 then
video_phi2 <= video_reg;
end if;
end if;
end if;
end process;
end block;
end generate;
-- -----------------------------------------------------------------------
-- LEDs
-- -----------------------------------------------------------------------
myGreenLed : entity work.chameleon_led
port map (
clk => sysclk,
clk_1khz => ena_1khz,
led_on => '0',
led_blink => '1',
led => led_red,
led_1hz => led_green
);
-- -----------------------------------------------------------------------
-- Keyboard controller
-- -----------------------------------------------------------------------
myKeyboard : entity work.io_ps2_keyboard
generic map (
ticksPerUsec => 100
)
port map (
clk => sysclk,
reset => reset,
ps2_clk_in => ps2_keyboard_clk_in,
ps2_dat_in => ps2_keyboard_dat_in,
ps2_clk_out => ps2_keyboard_clk_out,
ps2_dat_out => ps2_keyboard_dat_out,
-- Flash caps and num lock LEDs
caps_lock => led_green,
num_lock => led_red,
scroll_lock => '0',
trigger => keyboard_trigger,
scancode => keyboard_scancode
);
-- -----------------------------------------------------------------------
-- Mouse controller
-- -----------------------------------------------------------------------
myMouse : entity work.io_ps2_mouse
generic map (
ticksPerUsec => 100
)
port map (
clk => sysclk,
reset => reset,
ps2_clk_in => ps2_mouse_clk_in,
ps2_dat_in => ps2_mouse_dat_in,
ps2_clk_out => ps2_mouse_clk_out,
ps2_dat_out => ps2_mouse_dat_out,
mousePresent => mouse_present,
trigger => mouse_trigger,
leftButton => mouse_left_button,
middleButton => mouse_middle_button,
rightButton => mouse_right_button,
deltaX => mouse_delta_x,
deltaY => mouse_delta_y
);
-- -----------------------------------------------------------------------
--
-- Reposition mouse cursor.
-- I like to move it, move it. You like to move it, move it.
-- We like to move it, move it. So just move it!
-- -----------------------------------------------------------------------
process(sysclk)
variable newX : signed(11 downto 0);
variable newY : signed(11 downto 0);
begin
if rising_edge(sysclk) then
--
-- Calculate new cursor coordinates
-- deltaY is subtracted as line count runs top to bottom on the screen.
newX := cursor_x + mouse_delta_x;
newY := cursor_y - mouse_delta_y;
--
-- Limit mouse cursor to screen
if newX > 640 then
newX := to_signed(640, 12);
end if;
if newX < 0 then
newX := to_signed(0, 12);
end if;
if newY > 480 then
newY := to_signed(480, 12);
end if;
if newY < 0 then
newY := to_signed(0, 12);
end if;
--
-- Update cursor location
if mouse_trigger = '1' then
cursor_x <= newX;
cursor_y <= newY;
end if;
end if;
end process;
-- -----------------------------------------------------------------------
-- Midi ports on Docking-station V2
-- -----------------------------------------------------------------------
midi_blk : block
signal empty : std_logic;
signal uart_d : unsigned(7 downto 0) := (others => '0');
signal uart_d_trig : std_logic;
signal uart_q : unsigned(7 downto 0);
signal uart_q_trig : std_logic;
signal midi_data_reg : unsigned(63 downto 0) := (others => '0');
begin
midi_data <= midi_data_reg;
uart_inst : entity work.gen_uart
generic map (
bits => 8,
baud => 31250,
ticksPerUsec => 100
)
port map (
clk => sysclk,
d => uart_d,
d_trigger => uart_d_trig,
d_empty => empty,
q => uart_q,
q_trigger => uart_q_trig,
serial_rxd => midi_rxd,
serial_txd => midi_txd
);
process(sysclk)
begin
if rising_edge(sysclk) then
if uart_q_trig = '1' then
midi_data_reg <= midi_data_reg(55 downto 0) & uart_q;
end if;
end if;
end process;
process(sysclk)
begin
if rising_edge(sysclk) then
uart_d_trig <= '0';
if ena_1sec = '1' then
uart_d <= uart_d + 1;
uart_d_trig <= '1';
end if;
end if;
end process;
end block;
-- -----------------------------------------------------------------------
-- Video timing 640x480
-- -----------------------------------------------------------------------
vga_master_inst : entity work.video_vga_master
generic map (
clkDivBits => 4
)
port map (
clk => sysclk,
-- 100 Mhz / (3+1) = 25 Mhz
clkDiv => X"3",
hSync => vga_master.hsync,
vSync => vga_master.vsync,
endOfPixel => vga_master.ena_pixel,
endOfLine => end_of_line,
endOfFrame => end_of_frame,
currentX => vga_master.x,
currentY => vga_master.y,
-- Setup 640x480@60hz needs ~25 Mhz
hSyncPol => '0',
vSyncPol => '0',
xSize => to_unsigned(800, 12),
ySize => to_unsigned(525, 12),
xSyncFr => to_unsigned(656, 12), -- Sync pulse 96
xSyncTo => to_unsigned(752, 12),
ySyncFr => to_unsigned(500, 12), -- Sync pulse 2
ySyncTo => to_unsigned(502, 12)
);
-- -----------------------------------------------------------------------
-- VGA colors
-- -----------------------------------------------------------------------
vga_colors_blk : block
signal dac_stage_reg : stage_t;
signal vga_colors_reg : stage_t;
signal rambit_reg : std_logic;
signal rambit_visible : std_logic;
signal vid_chameleon_buttons : std_logic;
signal vid_mouse_buttons : std_logic;
signal vid_docking_mode : std_logic;
signal vid_iec_results : std_logic;
signal vid_joystick_results : std_logic;
signal vid_keyboard_results : std_logic;
signal vid_amiga_results : std_logic;
signal vid_midi_results : std_logic;
signal vid_mode : std_logic;
signal vid_version : std_logic;
begin
vga_colors <= vga_colors_reg;
-- Show all values of the VGA DAC.
-- Separate R,G and B and white to check proper balance of the signals.
process(sysclk)
begin
if rising_edge(sysclk) then
dac_stage_reg <= vga_master;
if vga_master.ena_pixel = '1' then
dac_stage_reg.r <= (others => '0');
dac_stage_reg.g <= (others => '0');
dac_stage_reg.b <= (others => '0');
if vga_master.y < 256 then
case vga_master.x(11 downto 7) is
when "00001" =>
dac_stage_reg.r <= vga_master.x(6 downto 2);
when "00010" =>
dac_stage_reg.g <= vga_master.x(6 downto 2);
when "00011" =>
dac_stage_reg.b <= vga_master.x(6 downto 2);
when "00100" =>
dac_stage_reg.r <= vga_master.x(6 downto 2);
dac_stage_reg.g <= vga_master.x(6 downto 2);
dac_stage_reg.b <= vga_master.x(6 downto 2);
when others =>
null;
end case;
end if;
end if;
end if;
end process;
process(sysclk)
variable x : signed(11 downto 0);
variable y : signed(11 downto 0);
begin
x := signed(vga_master.x);
y := signed(vga_master.y);
if rising_edge(sysclk) then
vid_chameleon_buttons <= '0';
box(vid_chameleon_buttons, x, y, 64, 64, not usart_cts);
box(vid_chameleon_buttons, x, y, 96, 64, not freeze_btn);
box(vid_chameleon_buttons, x, y, 128, 64, not reset_btn);
end if;
end process;
process(sysclk)
variable x : signed(11 downto 0);
variable y : signed(11 downto 0);
begin
x := signed(vga_master.x);
y := signed(vga_master.y);
if rising_edge(sysclk) then
vid_mouse_buttons <= '0';
box(vid_mouse_buttons, x, y, 64, 128, mouse_left_button);
box(vid_mouse_buttons, x, y, 96, 128, mouse_middle_button);
box(vid_mouse_buttons, x, y, 128, 128, mouse_right_button);
end if;
end process;
process(sysclk)
variable x : signed(11 downto 0);
variable y : signed(11 downto 0);
begin
x := signed(vga_master.x);
y := signed(vga_master.y);
if rising_edge(sysclk) then
vid_docking_mode <= '0';
box(vid_docking_mode, x, y, 64, 192, not no_clock);
box(vid_docking_mode, x, y, 96, 192, docking_station);
-- box(vid_docking_mode, x, y, 128, 128, mouse_right_button);
end if;
end process;
process(sysclk)
variable x : signed(11 downto 0);
variable y : signed(11 downto 0);
begin
x := signed(vga_master.x);
y := signed(vga_master.y);
if rising_edge(sysclk) then
vid_iec_results <= '0';
box(vid_iec_results, x, y, 16, 288, iec_present);
for i in 0 to 15 loop
box(vid_iec_results, x, y, 32, 288 + i*12, iec_results_reg(i)(3));
box(vid_iec_results, x, y, 48, 288 + i*12, iec_results_reg(i)(2));
box(vid_iec_results, x, y, 64, 288 + i*12, iec_results_reg(i)(1));
box(vid_iec_results, x, y, 80, 288 + i*12, iec_results_reg(i)(0));
end loop;
end if;
end process;
process(sysclk)
variable x : signed(11 downto 0);
variable y : signed(11 downto 0);
begin
x := signed(vga_master.x);
y := signed(vga_master.y);
if rising_edge(sysclk) then
vid_joystick_results <= '0';
drawtext(vid_joystick_results, x, y, 476, 288-5, "3 2 1 R L D U");
drawtext(vid_joystick_results, x, y, 416, 304-5, "PORT 1");
drawtext(vid_joystick_results, x, y, 416, 320-5, "PORT 2");
drawtext(vid_joystick_results, x, y, 416, 336-5, "PORT 3");
drawtext(vid_joystick_results, x, y, 416, 352-5, "PORT 4");
for i in 0 to 6 loop
box(vid_joystick_results, x, y, 480 + i*16, 304, joystick1(6-i));
box(vid_joystick_results, x, y, 480 + i*16, 320, joystick2(6-i));
box(vid_joystick_results, x, y, 480 + i*16, 336, joystick3(6-i));
box(vid_joystick_results, x, y, 480 + i*16, 352, joystick4(6-i));
end loop;
end if;
end process;
process(sysclk) is
variable x : signed(11 downto 0);
variable y : signed(11 downto 0);
begin
x := signed(vga_master.x);
y := signed(vga_master.y);
if rising_edge(sysclk) then
vid_keyboard_results <= '0';
for row in 0 to 7 loop
for col in 0 to 7 loop
box(vid_keyboard_results, x, y, 144 + col*16, 352 + row*16, keys(row*8 + col));
end loop;
end loop;
box(vid_keyboard_results, x, y, 144 + 9*16, 352, restore_n);
end if;
end process;
process(sysclk) is
variable x : signed(11 downto 0);
variable y : signed(11 downto 0);
begin
x := signed(vga_master.x);
y := signed(vga_master.y);
if rising_edge(sysclk) then
vid_amiga_results <= '0';
box(vid_amiga_results, x, y, 144 + 9*16, 288, amiga_reset_n);
for i in 0 to 7 loop
box(vid_amiga_results, x, y, 144 + i*16, 288, amiga_scancode(7-i));
end loop;
end if;
end process;
process(sysclk) is
variable x : signed(11 downto 0);
variable y : signed(11 downto 0);
begin
x := signed(vga_master.x);
y := signed(vga_master.y);
if rising_edge(sysclk) then
vid_midi_results <= '0';
if docking_version = '1' then
drawtext(vid_midi_results, x, y, 320, 400, "MIDI:");
drawunsigned(vid_midi_results, x, y, 320, 408, midi_data);
end if;
end if;
end process;
process(sysclk) is
variable x : signed(11 downto 0);
variable y : signed(11 downto 0);
begin
x := signed(vga_master.x);
y := signed(vga_master.y);
if rising_edge(sysclk) then
vid_mode <= '0';
if (docking_station = '1') and (docking_version = '0') then
drawtext(vid_mode, x, y, 320, 464, "DOCKINGSTATION V1");
elsif (docking_station = '1') and (docking_version = '1') then
drawtext(vid_mode, x, y, 320, 464, "DOCKINGSTATION V2");
elsif no_clock = '1' then
drawtext(vid_mode, x, y, 320, 464, "STANDALONE");
else
drawtext(vid_mode, x, y, 320, 464, "CARTRIDGE");
end if;
end if;
end process;
process(sysclk) is
variable x : signed(11 downto 0);
variable y : signed(11 downto 0);
begin
x := signed(vga_master.x);
y := signed(vga_master.y);
if rising_edge(sysclk) then
vid_version <= '0';
drawtext(vid_version, x, y, 560, 464, version_str);
end if;
end process;
process(sysclk)
variable x : signed(11 downto 0);
variable y : signed(11 downto 0);
begin
x := signed(vga_master.x);
y := signed(vga_master.y);
if rising_edge(sysclk) then
vga_colors_reg <= dac_stage_reg;
if dac_stage_reg.ena_pixel = '1' then
-- SDRAM check
if (vga_master.y >= 256) and (vga_master.y < 272) then
if (ram_test_state = TEST_FILL) or (ram_test_state = TEST_FILL_W) then
if vga_master.x > ram_test_a(24 downto 16) then
vga_colors_reg.r <= "01111";
vga_colors_reg.g <= "01111";
vga_colors_reg.b <= (others => '1');
else
vga_colors_reg.b <= (others => '1');
end if;
end if;
if (ram_test_state = TEST_CHECK) or (ram_test_state = TEST_CHECK_W) then
if vga_master.x > ram_test_a(24 downto 16) then
vga_colors_reg.r <= "01111";
vga_colors_reg.g <= (others => '1');
vga_colors_reg.b <= "01111";
else
vga_colors_reg.g <= (others => '1');
end if;
end if;
if (ram_test_state = TEST_ERROR) then
if vga_master.x > ram_test_a(24 downto 16) then
vga_colors_reg.r <= "00111";
else
vga_colors_reg.r <= (others => '1');
end if;
end if;
rambit_visible <= '1';
case to_integer(vga_master.x(9 downto 3)) is
when 0 => rambit_reg <= ram_test_a(24);
when 1 => rambit_reg <= ram_test_a(23);
when 2 => rambit_reg <= ram_test_a(22);
when 3 => rambit_reg <= ram_test_a(21);
when 4 => rambit_reg <= ram_test_a(20);
when 5 => rambit_reg <= ram_test_a(19);
when 6 => rambit_reg <= ram_test_a(18);
when 7 => rambit_reg <= ram_test_a(17);
when 8 => rambit_reg <= ram_test_a(16);
when 9 => rambit_reg <= ram_test_a(15);
when 10 => rambit_reg <= ram_test_a(14);
when 11 => rambit_reg <= ram_test_a(13);
when 12 => rambit_reg <= ram_test_a(12);
when 13 => rambit_reg <= ram_test_a(11);
when 14 => rambit_reg <= ram_test_a(10);
when 15 => rambit_reg <= ram_test_a( 9);
when 16 => rambit_reg <= ram_test_a( 8);
when 17 => rambit_reg <= ram_test_a( 7);
when 18 => rambit_reg <= ram_test_a( 6);
when 19 => rambit_reg <= ram_test_a( 5);
when 20 => rambit_reg <= ram_test_a( 4);
when 21 => rambit_reg <= ram_test_a( 3);
when 22 => rambit_reg <= ram_test_a( 2);
when 23 => rambit_reg <= ram_test_a( 1);
when 24 => rambit_reg <= ram_test_a( 0);
when 25 => rambit_visible <= '0';
when 26 => rambit_visible <= '0';
when 27 => rambit_reg <= ram_test_d(15);
when 28 => rambit_reg <= ram_test_d(14);
when 29 => rambit_reg <= ram_test_d(13);
when 30 => rambit_reg <= ram_test_d(12);
when 31 => rambit_reg <= ram_test_d(11);
when 32 => rambit_reg <= ram_test_d(10);
when 33 => rambit_reg <= ram_test_d( 9);
when 34 => rambit_reg <= ram_test_d( 8);
when 35 => rambit_reg <= ram_test_d( 7);
when 36 => rambit_reg <= ram_test_d( 6);
when 37 => rambit_reg <= ram_test_d( 5);
when 38 => rambit_reg <= ram_test_d( 4);
when 39 => rambit_reg <= ram_test_d( 3);
when 40 => rambit_reg <= ram_test_d( 2);
when 41 => rambit_reg <= ram_test_d( 1);
when 42 => rambit_reg <= ram_test_d( 0);
when 43 => rambit_visible <= '0';
when 44 => rambit_visible <= '0';
when 45 => rambit_reg <= ram_test_exp(15);
when 46 => rambit_reg <= ram_test_exp(14);
when 47 => rambit_reg <= ram_test_exp(13);
when 48 => rambit_reg <= ram_test_exp(12);
when 49 => rambit_reg <= ram_test_exp(11);
when 50 => rambit_reg <= ram_test_exp(10);
when 51 => rambit_reg <= ram_test_exp( 9);
when 52 => rambit_reg <= ram_test_exp( 8);
when 53 => rambit_reg <= ram_test_exp( 7);
when 54 => rambit_reg <= ram_test_exp( 6);
when 55 => rambit_reg <= ram_test_exp( 5);
when 56 => rambit_reg <= ram_test_exp( 4);
when 57 => rambit_reg <= ram_test_exp( 3);
when 58 => rambit_reg <= ram_test_exp( 2);
when 59 => rambit_reg <= ram_test_exp( 1);
when 60 => rambit_reg <= ram_test_exp( 0);
when others => rambit_visible <= '0';
end case;
if vga_master.x(2 downto 1) = "11" and (rambit_visible = '1') then
if vga_master.y(3) /= rambit_reg then
vga_colors_reg.r <= (others => '0');
vga_colors_reg.g <= (others => '0');
vga_colors_reg.b <= (others => '0');
end if;
end if;
end if;
if enable_phi2_waveform and (video_phi2 = '1') then
vga_colors_reg.r <= (others => '1');
vga_colors_reg.g <= (others => '1');
vga_colors_reg.b <= (others => '1');
end if;
-- IR tester
if (abs(x - 128) < 7) and (abs(y - 192) < 7) and (ir_data = '0') then
vga_colors_reg.r <= (others => '1');
elsif (abs(x - 128) = 7) and (abs(y - 192) < 7) then
vga_colors_reg.r <= (others => '1');
elsif (abs(x - 128) < 7) and (abs(y - 192) = 7) then
vga_colors_reg.r <= (others => '1');
end if;
-- Draw boxes
if (vid_chameleon_buttons
or vid_mouse_buttons
or vid_docking_mode
or vid_iec_results
or vid_joystick_results
or vid_keyboard_results
or vid_amiga_results
or vid_midi_results
or vid_mode
or vid_version) = '1' then
vga_colors_reg.r <= (others => '1');
vga_colors_reg.g <= (others => '1');
vga_colors_reg.b <= (others => '1');
end if;
-- Draw mouse cursor
if mouse_present = '1' then
if (abs(x - cursor_x) < 5) and (abs(y - cursor_y) < 5) then
vga_colors_reg.r <= (others => '1');
vga_colors_reg.g <= (others => '1');
vga_colors_reg.b <= (others => '0');
end if;
end if;
--
-- One pixel border around the screen
if (vga_master.x = 0) or (vga_master.x = 639) or (vga_master.y =0) or (vga_master.y = 479) then
vga_colors_reg.r <= (others => '1');
vga_colors_reg.g <= (others => '1');
vga_colors_reg.b <= (others => '1');
end if;
--
-- Never draw pixels outside the visual area
if (vga_master.x >= 640) or (vga_master.y >= 480) then
vga_colors_reg.r <= (others => '0');
vga_colors_reg.g <= (others => '0');
vga_colors_reg.b <= (others => '0');
end if;
end if;
end if;
end process;
end block;
process(sysclk)
begin
if rising_edge(sysclk) then
if vga_colors.ena_pixel = '1' then
hsync_n <= vga_colors.hsync;
vsync_n <= vga_colors.vsync;
red <= vga_colors.r;
grn <= vga_colors.g;
blu <= vga_colors.b;
end if;
end if;
end process;
end architecture;
| lgpl-2.1 |
yishinli/emc2 | src/hal/drivers/m5i20/hostmot5_src/threeph.vhd | 1 | 2822 | library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity threeph is
Port (
clk: in STD_LOGIC;
ibus: in STD_LOGIC_VECTOR (15 downto 0);
obus: out STD_LOGIC_VECTOR (15 downto 0);
crload: in STD_LOGIC;
crread: in STD_LOGIC;
rateload: in STD_LOGIC;
rateread: in STD_LOGIC;
phaseouta: out STD_LOGIC;
phaseoutb: out STD_LOGIC;
phaseoutc: out STD_LOGIC
);
end threeph;
architecture behavioral of threeph is
signal prescale: STD_LOGIC_VECTOR (12 downto 0);
signal creg: STD_LOGIC_VECTOR (2 downto 0);
signal phaseacc: STD_LOGIC_VECTOR (16 downto 0);
alias phasemsb: std_logic is phaseacc(16);
signal phstate: STD_LOGIC_VECTOR (2 downto 0);
signal oldphasemsb: std_logic;
signal phaselatch: STD_LOGIC_VECTOR (15 downto 0);
signal phasea : std_logic;
signal phaseb : std_logic;
signal phasec : std_logic;
begin
athreephase: process (clk,
crread,
rateread)
begin
if clk'event and clk = '1' then
if creg(0) = '0' then
phstate <= "000";
end if;
phaseacc <= phaseacc + phaselatch;
oldphasemsb <= phasemsb;
if oldphasemsb /= phasemsb then
prescale <= prescale + 1;
if prescale = 0 then
phstate <= phstate +1;
if phstate = 5 then
phstate <= "000";
end if;
end if; -- prescale = 0
end if; -- old /= new
if rateload = '1' then
phaselatch <= ibus;
end if;
if crload = '1' then
creg <= ibus(2 downto 0);
end if;
end if; -- clk
if crread = '1' and rateread = '0' then
obus(2 downto 0) <= creg;
obus(15 downto 3) <= "0000000000000";
elsif rateread = '1' and crread = '0' then
obus <= phaselatch;
else
obus <= "ZZZZZZZZZZZZZZZZ";
end if;
case phstate is
when "000" =>
phasea <= '1';
phaseb <= '0';
phasec <= '1';
when "001" =>
phasea <= '1';
phaseb <= '0';
phasec <= '0';
when "010" =>
phasea <= '1';
phaseb <= '1';
phasec <= '0';
when "011" =>
phasea <= '0';
phaseb <= '1';
phasec <= '0';
when "100" =>
phasea <= '0';
phaseb <= '1';
phasec <= '1';
when "101" =>
phasea <= '0';
phaseb <= '0';
phasec <= '1';
when others => -- start
phasea <= '1';
phaseb <= '0';
phasec <= '1';
end case;
if creg(1) = '1' then
if creg(2) = '0' then
phaseouta <= phasea;
phaseoutb <= phaseb;
phaseoutc <= phasec;
else
phaseouta <= phaseb;
phaseoutb <= phasea;
phaseoutc <= phasec;
end if;
else
phaseouta <= 'Z';
phaseoutb <= 'Z';
phaseoutc <= 'Z';
end if;
end process;
end behavioral;
| lgpl-2.1 |
yishinli/emc2 | src/hal/drivers/mesa-hostmot2/firmware/src/bufferedspi.vhd | 1 | 12832 | library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
--
-- Copyright (C) 2007, Peter C. Wallace, Mesa Electronics
-- http://www.mesanet.com
--
-- This program is is licensed under a disjunctive dual license giving you
-- the choice of one of the two following sets of free software/open source
-- licensing terms:
--
-- * GNU General Public License (GPL), version 2.0 or later
-- * 3-clause BSD License
--
--
-- The GNU GPL License:
--
-- This program is free software; you can redistribute it and/or modify
-- it under the terms of the GNU General Public License as published by
-- the Free Software Foundation; either version 2 of the License, or
-- (at your option) any later version.
--
-- This program is distributed in the hope that it will be useful,
-- but WITHOUT ANY WARRANTY; without even the implied warranty of
-- MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
-- GNU General Public License for more details.
--
-- You should have received a copy of the GNU General Public License
-- along with this program; if not, write to the Free Software
-- Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA 02110-1301 USA
--
--
-- The 3-clause BSD License:
--
-- Redistribution and use in source and binary forms, with or without
-- modification, are permitted provided that the following conditions
-- are met:
--
-- * Redistributions of source code must retain the above copyright
-- notice, this list of conditions and the following disclaimer.
--
-- * Redistributions in binary form must reproduce the above
-- copyright notice, this list of conditions and the following
-- disclaimer in the documentation and/or other materials
-- provided with the distribution.
--
-- * Neither the name of Mesa Electronics nor the names of its
-- contributors may be used to endorse or promote products
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-- "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
-- LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS
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-- COPYRIGHT OWNER OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT,
-- INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING,
-- BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES;
-- LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER
-- CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
-- LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN
-- ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE
-- POSSIBILITY OF SUCH DAMAGE.
--
entity bufferedspi is
generic (
cswidth : integer := 4;
gatedcs : boolean
);
port (
clk : in std_logic;
ibus : in std_logic_vector(31 downto 0);
obus : out std_logic_vector(31 downto 0);
addr : in std_logic_vector(3 downto 0);
hostpush : in std_logic;
hostpop : in std_logic;
loadasend : in std_logic;
loaddesc : in std_logic;
clear : in std_logic;
readcount : in std_logic;
spiclk : out std_logic;
spiin : in std_logic;
spiout: out std_logic;
spiframe: out std_logic;
spicsout: out std_logic_vector(cswidth-1 downto 0)
);
end bufferedspi;
architecture behavioral of bufferedspi is
constant DivWidth: integer := 8;
-- spi interface related signals
signal RateDiv : std_logic_vector(DivWidth -1 downto 0);
signal ModeReg : std_logic_vector(31 downto 0);
signal LoadData : std_logic;
signal StartCycle : std_logic;
alias BitcountReg : std_logic_vector(5 downto 0) is ModeReg(5 downto 0);
alias CPOL : std_logic is ModeReg(6);
alias CPHA : std_logic is ModeReg(7);
alias RateDivReg : std_logic_vector(DivWidth -1 downto 0) is ModeReg(15 downto 8);
alias CSReg : std_logic_vector(cswidth -1 downto 0) is ModeReg(cswidth-1 +16 downto 16);
alias CSTimerReg : std_logic_vector(4 downto 0) is ModeReg(28 downto 24);
alias DontEcho : std_logic is ModeReg(31);
alias DontClearFrame : std_logic is ModeReg(30);
signal BitCount : std_logic_vector(5 downto 0);
signal ClockFF: std_logic;
signal SPISreg: std_logic_vector(31 downto 0);
signal LFrame: std_logic;
signal EFrame: std_logic;
signal Dav: std_logic;
signal SPIInLatch: std_logic;
signal FirstLeadingEdge: std_logic;
signal CSTimer: std_logic_vector(4 downto 0);
alias CSTimerDone: std_logic is CSTimer(4);
-- input FIFO related signals
signal ipopadd: std_logic_vector(3 downto 0) := x"f";
signal ipopdata: std_logic_vector(31 downto 0);
signal idatacounter: std_logic_vector(4 downto 0);
signal ipush: std_logic;
signal ififohasdata: std_logic;
-- output FIFO related signals
signal opushdata: std_logic_vector(35 downto 0);
signal opopadd: std_logic_vector(3 downto 0) := x"f";
signal opopdata: std_logic_vector(35 downto 0);
signal odatacounter: std_logic_vector(4 downto 0);
signal opop: std_logic;
signal ofifohasdata: std_logic;
-- autosend table related signals
signal autosenddata: std_logic_vector(35 downto 0);
signal autosendadd: std_logic_vector(3 downto 0);
signal autosendlength: std_logic_vector(3 downto 0);
-- channel descriptor related signals
signal desc: std_logic_vector(31 downto 0);
alias CSTimerFromDesc : std_logic_vector(4 downto 0) is desc(28 downto 24);
signal descptr: std_logic_vector(3 downto 0);
component SRL16E
--
generic (INIT : bit_vector);
--
port (D : in std_logic;
CE : in std_logic;
CLK : in std_logic;
A0 : in std_logic;
A1 : in std_logic;
A2 : in std_logic;
A3 : in std_logic;
Q : out std_logic);
end component;
begin
ofifo: for i in 0 to 35 generate
asr16e: SRL16E generic map (x"0000") port map(
D => opushdata(i),
CE => hostpush,
CLK => clk,
A0 => opopadd(0),
A1 => opopadd(1),
A2 => opopadd(2),
A3 => opopadd(3),
Q => opopdata(i)
);
end generate;
ififo: for i in 0 to 31 generate
asr16e: SRL16E generic map (x"0000") port map(
D => SPISReg(i),
CE => ipush,
CLK => clk,
A0 => ipopadd(0),
A1 => ipopadd(1),
A2 => ipopadd(2),
A3 => ipopadd(3),
Q => ipopdata(i)
);
end generate;
autosendtable: for i in 0 to 35 generate
asr16e: SRL16E generic map (x"0000") port map(
D => opushdata(i),
CE => loadasend,
CLK => clk,
A0 => autosendadd(0),
A1 => autosendadd(1),
A2 => autosendadd(2),
A3 => autosendadd(3),
Q => autosenddata(i)
);
end generate;
chandesc: for i in 0 to 31 generate
asr16e: SRL16E generic map (x"0000") port map(
D => ibus(i),
CE => loaddesc,
CLK => clk,
A0 => descptr(0), -- the address that was pushed
A1 => descptr(1),
A2 => descptr(2),
A3 => descptr(3),
Q => desc(i)
);
end generate;
outfifo: process (clk,opopdata,odatacounter)
begin
if rising_edge(clk) then
if hostpush = '1' and opop = '0' then
if odatacounter /= 16 then -- a push
-- always increment the data counter if not full
odatacounter <= odatacounter +1;
opopadd <= opopadd +1; -- popadd must follow data down shiftreg
end if;
end if;
if (opop = '1') and (hostpush = '0') and (ofifohasdata = '1') then -- a pop
-- always decrement the data counter if not empty
odatacounter <= odatacounter -1;
opopadd <= opopadd -1;
end if;
-- if both push and pop are asserted we dont change either counter
if clear = '1' then -- a clear fifo
opopadd <= (others => '1');
odatacounter <= (others => '0');
end if;
end if; -- clk rise
if odatacounter = 0 then
ofifohasdata <= '0';
else
ofifohasdata <= '1';
end if;
end process outfifo;
infifo: process (clk,ipopdata,odatacounter)
begin
if rising_edge(clk) then
if ipush = '1' and hostpop = '0' then
if idatacounter /= 16 then -- a push
-- always increment the data counter if not full
idatacounter <= idatacounter +1;
ipopadd <= ipopadd +1; -- popadd must follow data down shiftreg
end if;
end if;
if (hostpop = '1') and (ipush = '0') and (ififohasdata = '1') then -- a pop
-- always decrement the data counter if not empty
idatacounter <= idatacounter -1;
ipopadd <= ipopadd -1;
end if;
-- if both push and pop are asserted we dont change either counter
if clear = '1' then -- a clear fifo
ipopadd <= (others => '1');
idatacounter <= (others => '0');
end if;
end if; -- clk rise
if idatacounter = 0 then
ififohasdata <= '0';
else
ififohasdata <= '1';
end if;
end process infifo;
aspiinterface: process (clk, ModeReg, ClockFF, LFrame,
SPISreg, BitcountReg, opopdata,
Dav,RateDivReg,addr, ibus,
hostpop, ipopdata, readcount,
idatacounter, odatacounter)
begin
if rising_edge(clk) then
if StartCycle = '0' and ofifohasdata = '1' and opop = '0'
and CSTimerDone= '1' and LFrame = '0' and Dav = '0' and loaddata = '0' then
-- if SPI shift register is free and we have data and CS setup/hold time is passed
ModeReg <= desc;
CSTimer <= CSTimerFromDesc; -- load early for pre-LFrame delay
StartCycle <= '1';
end if;
if StartCycle = '1' then
if CSTimerDone = '1' then
StartCycle <= '0';
LoadData <= '1';
end if;
end if;
if Dav = '1' then
if DontEcho = '0' then
ipush <= '1'; -- push SPI recieve data on ififo
end if;
Dav <= '0';
end if;
if ipush = '1' then
ipush <= '0';
end if;
if loaddata = '1' then
SPISreg <= opopdata(31 downto 0);
BitCount <= BitCountReg;
LFrame <= '1';
EFrame <= '1';
ClockFF <= '0';
FirstLeadingEdge <= '1';
RateDiv <= RateDivReg;
loaddata <= '0';
opop <= '1';
end if;
if opop = '1' then
opop <= '0';
end if;
if CSTimerDone = '0' then
CSTimer <= CSTimer -1;
end if;
if LFrame = '1' then -- single shift register SPI
if RateDiv = 0 then -- maybe update to dual later to allow
RateDiv <= RateDivReg; -- receive data skew adjustment
SPIInLatch <= spiin;
if ClockFF = '0' then
if BitCount(5) = '1' then
LFrame <= '0'; -- LFrame cleared 1/2 SPI clock after GO
if DontClearFrame = '0' then
EFrame <= '0'; -- EFrame only cleared if DontClearFrame is false
end if;
Dav <= '1';
CSTimer <= CSTimerReg; -- load timer from copy for post LFrame delay
else
ClockFF <= '1';
end if;
if CPHA = '1' and FirstLeadingEdge = '0' then -- shift out on leading edge for CPHA = 1 case
SPISreg <= SPISreg(30 downto 0) & (SPIInLatch);
end if;
FirstLeadingEdge <= '0';
else -- clock was high
ClockFF <= '0';
BitCount <= BitCount -1;
if CPHA = '0' then -- shift out on trailing edge for CPHA = 0 case
SPISreg <= SPISreg(30 downto 0) & (SPIInLatch);
end if;
end if;
else
RateDiv <= RateDiv -1;
end if;
end if;
if clear = '1' then
LFrame <= '0';
EFrame <= '0';
ClockFF <= '0';
Dav <= '0';
LoadData <= '0';
StartCycle <= '0';
CSTimerDone <= '0';
ipush <= '0';
end if;
end if; -- clk
opushdata <= addr & ibus; -- push address to select descriptor at far end of FIFO
descptr <= opopdata(35 downto 32); -- here!
obus <= (others => 'Z');
if hostpop = '1' then
obus <= ipopdata;
end if;
if readcount = '1' then
obus(4 downto 0) <= idatacounter;
obus(7 downto 5) <= (others => '0');
obus(12 downto 8) <= odatacounter;
obus(31 downto 13) <= (others => '0');
end if;
spiclk <= ClockFF xor CPOL;
spiframe <= not EFrame;
if gatedcs then -- gated/decoded CS/frame = DBSPI
for i in CSwidth-1 downto 0 loop
if i = conv_integer(CSReg) then
spicsout(i) <= not EFrame;
else
spicsout(i) <= '1';
end if;
end loop;
else
spicsout <= CSReg; -- decoded select with separate frame = BSPI
end if;
spiout <= SPISReg(conv_integer(BitCountReg(4 downto 0)));
end process aspiinterface;
end Behavioral;
| lgpl-2.1 |
pwsoft/fpga_examples | quartus/chameleon2/chameleon2_hwtest/pll50.vhd | 2 | 19634 | -- megafunction wizard: %ALTPLL%
-- GENERATION: STANDARD
-- VERSION: WM1.0
-- MODULE: altpll
-- ============================================================
-- File Name: pll50.vhd
-- Megafunction Name(s):
-- altpll
--
-- Simulation Library Files(s):
-- altera_mf
-- ============================================================
-- ************************************************************
-- THIS IS A WIZARD-GENERATED FILE. DO NOT EDIT THIS FILE!
--
-- 17.0.2 Build 602 07/19/2017 SJ Lite Edition
-- ************************************************************
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--to the terms and conditions of the Intel Program License
--Subscription Agreement, the Intel Quartus Prime License Agreement,
--the Intel MegaCore Function License Agreement, or other
--applicable license agreement, including, without limitation,
--that your use is for the sole purpose of programming logic
--devices manufactured by Intel and sold by Intel or its
--authorized distributors. Please refer to the applicable
--agreement for further details.
LIBRARY ieee;
USE ieee.std_logic_1164.all;
LIBRARY altera_mf;
USE altera_mf.all;
ENTITY pll50 IS
PORT
(
inclk0 : IN STD_LOGIC := '0';
c0 : OUT STD_LOGIC ;
c1 : OUT STD_LOGIC ;
c2 : OUT STD_LOGIC ;
c3 : OUT STD_LOGIC ;
locked : OUT STD_LOGIC
);
END pll50;
ARCHITECTURE SYN OF pll50 IS
SIGNAL sub_wire0 : STD_LOGIC ;
SIGNAL sub_wire1 : STD_LOGIC_VECTOR (1 DOWNTO 0);
SIGNAL sub_wire2_bv : BIT_VECTOR (0 DOWNTO 0);
SIGNAL sub_wire2 : STD_LOGIC_VECTOR (0 DOWNTO 0);
SIGNAL sub_wire3 : STD_LOGIC_VECTOR (4 DOWNTO 0);
SIGNAL sub_wire4 : STD_LOGIC ;
SIGNAL sub_wire5 : STD_LOGIC ;
SIGNAL sub_wire6 : STD_LOGIC ;
SIGNAL sub_wire7 : STD_LOGIC ;
SIGNAL sub_wire8 : STD_LOGIC ;
COMPONENT altpll
GENERIC (
bandwidth_type : STRING;
clk0_divide_by : NATURAL;
clk0_duty_cycle : NATURAL;
clk0_multiply_by : NATURAL;
clk0_phase_shift : STRING;
clk1_divide_by : NATURAL;
clk1_duty_cycle : NATURAL;
clk1_multiply_by : NATURAL;
clk1_phase_shift : STRING;
clk2_divide_by : NATURAL;
clk2_duty_cycle : NATURAL;
clk2_multiply_by : NATURAL;
clk2_phase_shift : STRING;
clk3_divide_by : NATURAL;
clk3_duty_cycle : NATURAL;
clk3_multiply_by : NATURAL;
clk3_phase_shift : STRING;
compensate_clock : STRING;
inclk0_input_frequency : NATURAL;
intended_device_family : STRING;
lpm_hint : STRING;
lpm_type : STRING;
operation_mode : STRING;
pll_type : STRING;
port_activeclock : STRING;
port_areset : STRING;
port_clkbad0 : STRING;
port_clkbad1 : STRING;
port_clkloss : STRING;
port_clkswitch : STRING;
port_configupdate : STRING;
port_fbin : STRING;
port_inclk0 : STRING;
port_inclk1 : STRING;
port_locked : STRING;
port_pfdena : STRING;
port_phasecounterselect : STRING;
port_phasedone : STRING;
port_phasestep : STRING;
port_phaseupdown : STRING;
port_pllena : STRING;
port_scanaclr : STRING;
port_scanclk : STRING;
port_scanclkena : STRING;
port_scandata : STRING;
port_scandataout : STRING;
port_scandone : STRING;
port_scanread : STRING;
port_scanwrite : STRING;
port_clk0 : STRING;
port_clk1 : STRING;
port_clk2 : STRING;
port_clk3 : STRING;
port_clk4 : STRING;
port_clk5 : STRING;
port_clkena0 : STRING;
port_clkena1 : STRING;
port_clkena2 : STRING;
port_clkena3 : STRING;
port_clkena4 : STRING;
port_clkena5 : STRING;
port_extclk0 : STRING;
port_extclk1 : STRING;
port_extclk2 : STRING;
port_extclk3 : STRING;
self_reset_on_loss_lock : STRING;
width_clock : NATURAL
);
PORT (
inclk : IN STD_LOGIC_VECTOR (1 DOWNTO 0);
clk : OUT STD_LOGIC_VECTOR (4 DOWNTO 0);
locked : OUT STD_LOGIC
);
END COMPONENT;
BEGIN
sub_wire2_bv(0 DOWNTO 0) <= "0";
sub_wire2 <= To_stdlogicvector(sub_wire2_bv);
sub_wire0 <= inclk0;
sub_wire1 <= sub_wire2(0 DOWNTO 0) & sub_wire0;
sub_wire7 <= sub_wire3(3);
sub_wire6 <= sub_wire3(2);
sub_wire5 <= sub_wire3(1);
sub_wire4 <= sub_wire3(0);
c0 <= sub_wire4;
c1 <= sub_wire5;
c2 <= sub_wire6;
c3 <= sub_wire7;
locked <= sub_wire8;
altpll_component : altpll
GENERIC MAP (
bandwidth_type => "AUTO",
clk0_divide_by => 1,
clk0_duty_cycle => 50,
clk0_multiply_by => 2,
clk0_phase_shift => "0",
clk1_divide_by => 1,
clk1_duty_cycle => 50,
clk1_multiply_by => 2,
clk1_phase_shift => "0",
clk2_divide_by => 1,
clk2_duty_cycle => 50,
clk2_multiply_by => 3,
clk2_phase_shift => "0",
clk3_divide_by => 1,
clk3_duty_cycle => 50,
clk3_multiply_by => 3,
clk3_phase_shift => "4167",
compensate_clock => "CLK0",
inclk0_input_frequency => 20000,
intended_device_family => "Cyclone 10 LP",
lpm_hint => "CBX_MODULE_PREFIX=pll50",
lpm_type => "altpll",
operation_mode => "SOURCE_SYNCHRONOUS",
pll_type => "AUTO",
port_activeclock => "PORT_UNUSED",
port_areset => "PORT_UNUSED",
port_clkbad0 => "PORT_UNUSED",
port_clkbad1 => "PORT_UNUSED",
port_clkloss => "PORT_UNUSED",
port_clkswitch => "PORT_UNUSED",
port_configupdate => "PORT_UNUSED",
port_fbin => "PORT_UNUSED",
port_inclk0 => "PORT_USED",
port_inclk1 => "PORT_UNUSED",
port_locked => "PORT_USED",
port_pfdena => "PORT_UNUSED",
port_phasecounterselect => "PORT_UNUSED",
port_phasedone => "PORT_UNUSED",
port_phasestep => "PORT_UNUSED",
port_phaseupdown => "PORT_UNUSED",
port_pllena => "PORT_UNUSED",
port_scanaclr => "PORT_UNUSED",
port_scanclk => "PORT_UNUSED",
port_scanclkena => "PORT_UNUSED",
port_scandata => "PORT_UNUSED",
port_scandataout => "PORT_UNUSED",
port_scandone => "PORT_UNUSED",
port_scanread => "PORT_UNUSED",
port_scanwrite => "PORT_UNUSED",
port_clk0 => "PORT_USED",
port_clk1 => "PORT_USED",
port_clk2 => "PORT_USED",
port_clk3 => "PORT_USED",
port_clk4 => "PORT_UNUSED",
port_clk5 => "PORT_UNUSED",
port_clkena0 => "PORT_UNUSED",
port_clkena1 => "PORT_UNUSED",
port_clkena2 => "PORT_UNUSED",
port_clkena3 => "PORT_UNUSED",
port_clkena4 => "PORT_UNUSED",
port_clkena5 => "PORT_UNUSED",
port_extclk0 => "PORT_UNUSED",
port_extclk1 => "PORT_UNUSED",
port_extclk2 => "PORT_UNUSED",
port_extclk3 => "PORT_UNUSED",
self_reset_on_loss_lock => "OFF",
width_clock => 5
)
PORT MAP (
inclk => sub_wire1,
clk => sub_wire3,
locked => sub_wire8
);
END SYN;
-- ============================================================
-- CNX file retrieval info
-- ============================================================
-- Retrieval info: PRIVATE: ACTIVECLK_CHECK STRING "0"
-- Retrieval info: PRIVATE: BANDWIDTH STRING "1.000"
-- Retrieval info: PRIVATE: BANDWIDTH_FEATURE_ENABLED STRING "1"
-- Retrieval info: PRIVATE: BANDWIDTH_FREQ_UNIT STRING "MHz"
-- Retrieval info: PRIVATE: BANDWIDTH_PRESET STRING "Low"
-- Retrieval info: PRIVATE: BANDWIDTH_USE_AUTO STRING "1"
-- Retrieval info: PRIVATE: BANDWIDTH_USE_PRESET STRING "0"
-- Retrieval info: PRIVATE: CLKBAD_SWITCHOVER_CHECK STRING "0"
-- Retrieval info: PRIVATE: CLKLOSS_CHECK STRING "0"
-- Retrieval info: PRIVATE: CLKSWITCH_CHECK STRING "0"
-- Retrieval info: PRIVATE: CNX_NO_COMPENSATE_RADIO STRING "0"
-- Retrieval info: PRIVATE: CREATE_CLKBAD_CHECK STRING "0"
-- Retrieval info: PRIVATE: CREATE_INCLK1_CHECK STRING "0"
-- Retrieval info: PRIVATE: CUR_DEDICATED_CLK STRING "c0"
-- Retrieval info: PRIVATE: CUR_FBIN_CLK STRING "c0"
-- Retrieval info: PRIVATE: DEVICE_SPEED_GRADE STRING "Any"
-- Retrieval info: PRIVATE: DIV_FACTOR0 NUMERIC "1"
-- Retrieval info: PRIVATE: DIV_FACTOR1 NUMERIC "1"
-- Retrieval info: PRIVATE: DIV_FACTOR2 NUMERIC "1"
-- Retrieval info: PRIVATE: DIV_FACTOR3 NUMERIC "1"
-- Retrieval info: PRIVATE: DUTY_CYCLE0 STRING "50.00000000"
-- Retrieval info: PRIVATE: DUTY_CYCLE1 STRING "50.00000000"
-- Retrieval info: PRIVATE: DUTY_CYCLE2 STRING "50.00000000"
-- Retrieval info: PRIVATE: DUTY_CYCLE3 STRING "50.00000000"
-- Retrieval info: PRIVATE: EFF_OUTPUT_FREQ_VALUE0 STRING "100.000000"
-- Retrieval info: PRIVATE: EFF_OUTPUT_FREQ_VALUE1 STRING "100.000000"
-- Retrieval info: PRIVATE: EFF_OUTPUT_FREQ_VALUE2 STRING "150.000000"
-- Retrieval info: PRIVATE: EFF_OUTPUT_FREQ_VALUE3 STRING "150.000000"
-- Retrieval info: PRIVATE: EXPLICIT_SWITCHOVER_COUNTER STRING "0"
-- Retrieval info: PRIVATE: EXT_FEEDBACK_RADIO STRING "0"
-- Retrieval info: PRIVATE: GLOCKED_COUNTER_EDIT_CHANGED STRING "1"
-- Retrieval info: PRIVATE: GLOCKED_FEATURE_ENABLED STRING "0"
-- Retrieval info: PRIVATE: GLOCKED_MODE_CHECK STRING "0"
-- Retrieval info: PRIVATE: GLOCK_COUNTER_EDIT NUMERIC "1048575"
-- Retrieval info: PRIVATE: HAS_MANUAL_SWITCHOVER STRING "1"
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-- Retrieval info: PRIVATE: INCLK1_FREQ_EDIT STRING "100.000"
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-- Retrieval info: PRIVATE: ZERO_DELAY_RADIO STRING "0"
-- Retrieval info: LIBRARY: altera_mf altera_mf.altera_mf_components.all
-- Retrieval info: CONSTANT: BANDWIDTH_TYPE STRING "AUTO"
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-- Retrieval info: CONSTANT: CLK1_DUTY_CYCLE NUMERIC "50"
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-- Retrieval info: CONSTANT: CLK2_DUTY_CYCLE NUMERIC "50"
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-- Retrieval info: CONSTANT: CLK2_PHASE_SHIFT STRING "0"
-- Retrieval info: CONSTANT: CLK3_DIVIDE_BY NUMERIC "1"
-- Retrieval info: CONSTANT: CLK3_DUTY_CYCLE NUMERIC "50"
-- Retrieval info: CONSTANT: CLK3_MULTIPLY_BY NUMERIC "3"
-- Retrieval info: CONSTANT: CLK3_PHASE_SHIFT STRING "4167"
-- Retrieval info: CONSTANT: COMPENSATE_CLOCK STRING "CLK0"
-- Retrieval info: CONSTANT: INCLK0_INPUT_FREQUENCY NUMERIC "20000"
-- Retrieval info: CONSTANT: INTENDED_DEVICE_FAMILY STRING "Cyclone 10 LP"
-- Retrieval info: CONSTANT: LPM_TYPE STRING "altpll"
-- Retrieval info: CONSTANT: OPERATION_MODE STRING "SOURCE_SYNCHRONOUS"
-- Retrieval info: CONSTANT: PLL_TYPE STRING "AUTO"
-- Retrieval info: CONSTANT: PORT_ACTIVECLOCK STRING "PORT_UNUSED"
-- Retrieval info: CONSTANT: PORT_ARESET STRING "PORT_UNUSED"
-- Retrieval info: CONSTANT: PORT_CLKBAD0 STRING "PORT_UNUSED"
-- Retrieval info: CONSTANT: PORT_CLKBAD1 STRING "PORT_UNUSED"
-- Retrieval info: CONSTANT: PORT_CLKLOSS STRING "PORT_UNUSED"
-- Retrieval info: CONSTANT: PORT_CLKSWITCH STRING "PORT_UNUSED"
-- Retrieval info: CONSTANT: PORT_CONFIGUPDATE STRING "PORT_UNUSED"
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-- Retrieval info: CONSTANT: PORT_PHASEDONE STRING "PORT_UNUSED"
-- Retrieval info: CONSTANT: PORT_PHASESTEP STRING "PORT_UNUSED"
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-- Retrieval info: CONSTANT: PORT_PLLENA STRING "PORT_UNUSED"
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-- Retrieval info: CONSTANT: PORT_SCANCLK STRING "PORT_UNUSED"
-- Retrieval info: CONSTANT: PORT_SCANCLKENA STRING "PORT_UNUSED"
-- Retrieval info: CONSTANT: PORT_SCANDATA STRING "PORT_UNUSED"
-- Retrieval info: CONSTANT: PORT_SCANDATAOUT STRING "PORT_UNUSED"
-- Retrieval info: CONSTANT: PORT_SCANDONE STRING "PORT_UNUSED"
-- Retrieval info: CONSTANT: PORT_SCANREAD STRING "PORT_UNUSED"
-- Retrieval info: CONSTANT: PORT_SCANWRITE STRING "PORT_UNUSED"
-- Retrieval info: CONSTANT: PORT_clk0 STRING "PORT_USED"
-- Retrieval info: CONSTANT: PORT_clk1 STRING "PORT_USED"
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-- Retrieval info: CONSTANT: PORT_clkena4 STRING "PORT_UNUSED"
-- Retrieval info: CONSTANT: PORT_clkena5 STRING "PORT_UNUSED"
-- Retrieval info: CONSTANT: PORT_extclk0 STRING "PORT_UNUSED"
-- Retrieval info: CONSTANT: PORT_extclk1 STRING "PORT_UNUSED"
-- Retrieval info: CONSTANT: PORT_extclk2 STRING "PORT_UNUSED"
-- Retrieval info: CONSTANT: PORT_extclk3 STRING "PORT_UNUSED"
-- Retrieval info: CONSTANT: SELF_RESET_ON_LOSS_LOCK STRING "OFF"
-- Retrieval info: CONSTANT: WIDTH_CLOCK NUMERIC "5"
-- Retrieval info: USED_PORT: @clk 0 0 5 0 OUTPUT_CLK_EXT VCC "@clk[4..0]"
-- Retrieval info: USED_PORT: @inclk 0 0 2 0 INPUT_CLK_EXT VCC "@inclk[1..0]"
-- Retrieval info: USED_PORT: c0 0 0 0 0 OUTPUT_CLK_EXT VCC "c0"
-- Retrieval info: USED_PORT: c1 0 0 0 0 OUTPUT_CLK_EXT VCC "c1"
-- Retrieval info: USED_PORT: c2 0 0 0 0 OUTPUT_CLK_EXT VCC "c2"
-- Retrieval info: USED_PORT: c3 0 0 0 0 OUTPUT_CLK_EXT VCC "c3"
-- Retrieval info: USED_PORT: inclk0 0 0 0 0 INPUT_CLK_EXT GND "inclk0"
-- Retrieval info: USED_PORT: locked 0 0 0 0 OUTPUT GND "locked"
-- Retrieval info: CONNECT: @inclk 0 0 1 1 GND 0 0 0 0
-- Retrieval info: CONNECT: @inclk 0 0 1 0 inclk0 0 0 0 0
-- Retrieval info: CONNECT: c0 0 0 0 0 @clk 0 0 1 0
-- Retrieval info: CONNECT: c1 0 0 0 0 @clk 0 0 1 1
-- Retrieval info: CONNECT: c2 0 0 0 0 @clk 0 0 1 2
-- Retrieval info: CONNECT: c3 0 0 0 0 @clk 0 0 1 3
-- Retrieval info: CONNECT: locked 0 0 0 0 @locked 0 0 0 0
-- Retrieval info: GEN_FILE: TYPE_NORMAL pll50.vhd TRUE
-- Retrieval info: GEN_FILE: TYPE_NORMAL pll50.ppf TRUE
-- Retrieval info: GEN_FILE: TYPE_NORMAL pll50.inc FALSE
-- Retrieval info: GEN_FILE: TYPE_NORMAL pll05.cmp TRUE
-- Retrieval info: GEN_FILE: TYPE_NORMAL pll50.bsf FALSE
-- Retrieval info: GEN_FILE: TYPE_NORMAL pll50_inst.vhd FALSE
-- Retrieval info: LIB_FILE: altera_mf
-- Retrieval info: CBX_MODULE_PREFIX: ON
| lgpl-2.1 |
yishinli/emc2 | src/hal/drivers/mesa-hostmot2/firmware/src/hostmotid.vhd | 1 | 3761 | library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
--
-- Copyright (C) 2007, Peter C. Wallace, Mesa Electronics
-- http://www.mesanet.com
--
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-- the choice of one of the two following sets of free software/open source
-- licensing terms:
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-- * 3-clause BSD License
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-- it under the terms of the GNU General Public License as published by
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-- but WITHOUT ANY WARRANTY; without even the implied warranty of
-- MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
-- GNU General Public License for more details.
--
-- You should have received a copy of the GNU General Public License
-- along with this program; if not, write to the Free Software
-- Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA 02110-1301 USA
--
--
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--
-- Redistribution and use in source and binary forms, with or without
-- modification, are permitted provided that the following conditions
-- are met:
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-- notice, this list of conditions and the following disclaimer.
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--
-- THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
-- "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
-- LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS
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-- COPYRIGHT OWNER OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT,
-- INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING,
-- BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES;
-- LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER
-- CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
-- LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN
-- ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE
-- POSSIBILITY OF SUCH DAMAGE.
--
entity hostmotid is
generic (
buswidth : integer;
cookie : std_logic_vector(31 downto 0);
namelow : std_logic_vector(31 downto 0);
namehigh : std_logic_vector(31 downto 0);
idromoffset : std_logic_vector(31 downto 0));
port (
readid : in std_logic;
addr : in std_logic_vector(1 downto 0);
obus : out std_logic_vector (buswidth-1 downto 0));
end hostmotid;
architecture Behavioral of hostmotid is
begin
hostmotidproc: process (readid,addr)
begin
obus <= ( others => 'Z');
if readid = '1' then
case addr is
when "00" => obus <= cookie;
when "01" => obus <= namelow;
when "10" => obus <= namehigh;
when "11" => obus <= idromoffset;
when others => null;
end case;
end if;
end process;
end Behavioral;
| lgpl-2.1 |
pwsoft/fpga_examples | rtl/ttl/ttl_edge.vhd | 1 | 2064 | -- -----------------------------------------------------------------------
--
-- Syntiac VHDL support files.
--
-- -----------------------------------------------------------------------
-- Copyright 2005-2018 by Peter Wendrich ([email protected])
-- http://www.syntiac.com
--
-- This source file is free software: you can redistribute it and/or modify
-- it under the terms of the GNU Lesser General Public License as published
-- by the Free Software Foundation, either version 3 of the License, or
-- (at your option) any later version.
--
-- This source file is distributed in the hope that it will be useful,
-- but WITHOUT ANY WARRANTY; without even the implied warranty of
-- MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
-- GNU General Public License for more details.
--
-- You should have received a copy of the GNU General Public License
-- along with this program. If not, see <http://www.gnu.org/licenses/>.
--
-- -----------------------------------------------------------------------
-- Clock edge detector
-- -----------------------------------------------------------------------
-- emuclk - Emulation clock
-- edge - Which edge to detect 0 is falling, 1 is rising
-- d - Input signal to sample
-- ena - One clock high when edge has been detected
-- -----------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.numeric_std.ALL;
use work.ttl_pkg.all;
-- -----------------------------------------------------------------------
entity ttl_edge is
port (
emuclk : in std_logic;
edge: in std_logic;
d : in ttl_t;
ena : out std_logic
);
end entity;
-- -----------------------------------------------------------------------
architecture rtl of ttl_edge is
signal d_dly : std_logic := '0';
begin
ena <=
'1' when edge = '0' and is_low(d) and d_dly = '1' else
'1' when edge = '1' and is_high(d) and d_dly = '0' else
'0';
process(emuclk)
begin
if rising_edge(emuclk) then
d_dly <= ttl2std(d);
end if;
end process;
end architecture;
| lgpl-2.1 |
estadofinito/biblioteca-vhdl | todos-los-archivos/pwm_dc_101_clk200Hz_tb.vhd | 2 | 2458 | ----------------------------------------------------------------------------------
-- Compañía: Estado Finito
-- Ingeniero: Carlos Ramos
--
-- Fecha de creación: 2014/05/02 20:52:44
-- Nombre del módulo: pwm_dc_101_clk200Hz_tb - behavior
-- Descripción:
-- Banco de pruebas para el módulo pwm_dc_101_clk200Hz.vhd
-- Revisión:
-- Revisión 0.01 - Archivo creado.
----------------------------------------------------------------------------------
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY pwm_dc_101_clk200Hz_tb IS
END pwm_dc_101_clk200Hz_tb;
ARCHITECTURE behavior OF pwm_dc_101_clk200Hz_tb IS
-- Declaración del componente de la unidad bajo prueba (UUT).
COMPONENT pwm_dc_101_clk200Hz
PORT(
clk : IN std_logic;
reset : IN std_logic;
entrada : IN std_logic_vector(6 downto 0);
salida : OUT std_logic
);
END COMPONENT;
-- Entradas
signal clk : std_logic := '0';
signal reset : std_logic := '0';
signal entrada : std_logic_vector(6 downto 0) := (others => '0');
-- Salidas
signal salida : std_logic;
-- Definición del periodo de reloj.
constant clk_period : time := 20 ns;
BEGIN
-- Instancia de la unidad bajo prueba (UUT).
uut: pwm_dc_101_clk200Hz PORT MAP (
clk => clk,
reset => reset,
entrada => entrada,
salida => salida
);
-- Definición del proceso de reloj.
clk_process :process
begin
clk <= '0';
wait for clk_period/2;
clk <= '1';
wait for clk_period/2;
end process;
-- Proceso de estímulos.
stim_proc: process
begin
-- Estado de reset.
reset <= '1';
wait for 100 ns;
reset <= '0';
-- Simulación.
entrada <= "0000000"; -- Porcentaje en 0%.
wait for clk_period * 200; -- Esperamos dos ciclos completos.
entrada <= "0000001"; -- Porcentaje en 1%.
wait for clk_period * 200; -- Esperamos dos ciclos completos.
entrada <= "0011110"; -- Porcentaje en 30%.
wait for clk_period * 200; -- Esperamos dos ciclos completos.
entrada <= "1010000"; -- Porcentaje en 80%.
wait for clk_period * 200; -- Esperamos dos ciclos completos.
entrada <= "1100011"; -- Porcentaje en 99%.
wait for clk_period * 200; -- Esperamos dos ciclos completos.
entrada <= "1100100"; -- Porcentaje en 100%.
wait for clk_period * 200; -- Esperamos dos ciclos completos.
entrada <= "1111000"; -- Porcentaje en 120%.
wait for clk_period * 200; -- Esperamos dos ciclos completos.
wait;
end process;
END; | lgpl-2.1 |
estadofinito/biblioteca-vhdl | otros-proyectos/pjt001-mux-freq/clk0_0625.vhd | 2 | 1377 | ----------------------------------------------------------------------------------
-- Compañía: Estado Finito
-- Ingeniero: Carlos Ramos
--
-- Fecha de creación: 2014/04/13 08:30:05
-- Nombre del módulo: clk0_0625Hz - Behavioral
-- Comentarios adicionales:
-- Implementación mediante aproximación, a caso con escala ajustada par (de 800000000 a 800000000).
-- La frecuencia fue ajustada al entero más próximo.
----------------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity clk0_0625Hz is
Port (
clk : in STD_LOGIC; -- Reloj de entrada de 50000000Hz.
reset : in STD_LOGIC;
clk_out : out STD_LOGIC -- Reloj de salida de 0.0625Hz.
);
end clk0_0625Hz;
architecture Behavioral of clk0_0625Hz is
signal temporal: STD_LOGIC;
signal contador: integer range 0 to 399999999 := 0;
begin
divisor_frecuencia: process (clk, reset) begin
if (reset = '1') then
temporal <= '0';
contador <= 0;
elsif rising_edge(clk) then
if (contador = 399999999) then
temporal <= NOT(temporal);
contador <= 0;
else
contador <= contador + 1;
end if;
end if;
end process;
clk_out <= temporal;
end Behavioral; | lgpl-2.1 |
estadofinito/biblioteca-vhdl | otros-proyectos/pjt001-mux-freq/mux8a1.vhd | 2 | 606 | library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity mux8a1 is
PORT (
entrada : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
selector: IN STD_LOGIC_VECTOR(2 DOWNTO 0);
salida : OUT STD_LOGIC
);
end mux8a1;
architecture Behavioral of mux8a1 is
begin
salida <= entrada(0) when (selector = "000") else
entrada(1) when (selector = "001") else
entrada(2) when (selector = "010") else
entrada(3) when (selector = "011") else
entrada(4) when (selector = "100") else
entrada(5) when (selector = "101") else
entrada(6) when (selector = "110") else
entrada(7);
end Behavioral; | lgpl-2.1 |
estadofinito/biblioteca-vhdl | todos-los-archivos/servo_pwm_contador_clk64kHz.vhd | 2 | 2108 | ----------------------------------------------------------------------------------
-- Compañía: Estado Finito
-- Ingeniero: Carlos Ramos
--
-- Fecha de creación: 2013/06/01 14:08:49
-- Nombre del módulo: servo_pwm_contador_clk64kHz - Behavioral
-- Descripción:
-- Unión del controlador de servomotor con el reloj de 64kHz, y el contador de
-- dos botones para cambio de estado.
--
-- Comentarios adicionales:
-- Se puede encontrar más información en las siguientes direcciones:
-- http://www.estadofinito.com/control-servomotor-dos-botones/
-- http://www.estadofinito.com/servo-pwm-vhdl
--
-- Revisión:
-- Revisión 0.01 - Archivo creado.
----------------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity servo_pwm_contador_clk64kHz is
PORT(
clk : IN STD_LOGIC;
reset : IN STD_LOGIC;
cnt_up: IN STD_LOGIC;
cnt_dn: IN STD_LOGIC;
servo : OUT STD_LOGIC
);
end servo_pwm_contador_clk64kHz;
architecture Behavioral of servo_pwm_contador_clk64kHz is
COMPONENT clk64kHz
PORT(
entrada: in STD_LOGIC;
reset : in STD_LOGIC;
salida : out STD_LOGIC
);
END COMPONENT;
COMPONENT servo_pwm
PORT (
clk : IN STD_LOGIC;
reset : IN STD_LOGIC;
pos : IN STD_LOGIC_VECTOR(6 downto 0);
servo : OUT STD_LOGIC
);
END COMPONENT;
COMPONENT contador_servo_pwm
PORT (
clk : IN STD_LOGIC;
reset : IN STD_LOGIC;
cnt_up: IN STD_LOGIC;
cnt_dn: IN STD_LOGIC;
pos : OUT STD_LOGIC_VECTOR(6 downto 0)
);
END COMPONENT;
signal clk_out : STD_LOGIC := '0';
signal pos_out : STD_LOGIC_VECTOR(6 downto 0);
begin
clk64kHz_map: clk64kHz PORT MAP(
clk, reset, clk_out
);
contador_servo_pwm_map: contador_servo_pwm PORT MAP(
clk_out, reset, cnt_up, cnt_dn, pos_out
);
servo_pwm_map: servo_pwm PORT MAP(
clk_out, reset, pos_out, servo
);
end Behavioral; | lgpl-2.1 |
estadofinito/biblioteca-vhdl | todos-los-archivos/anteriores/clk_rom_(v0.1).vhd | 3 | 2619 | ----------------------------------------------------------------------------------
-- Compañía: Estado Finito
-- Ingeniero: Carlos Ramos
--
-- Fecha de creación: 2014/04/24 17:41:30
-- Nombre del módulo: clk_rom - Behavioral
-- Comentarios adicionales:
-- Este divisor de frecuencia toma sus valores de una memoria ROM que contiene
-- los valores de los contadores. Por lo tanto, el rango de frecuencias depende
-- de la ROM.
--
-- Comentarios adicionales:
-- Se puede encontrar más información en la siguiente dirección:
-- http://www.estadofinito.com/metronomo-en-vhdl-2/
--
-- Revisión:
-- Revisión 0.01 - Archivo creado.
----------------------------------------------------------------------------------
library IEEE;
use IEEE.NUMERIC_STD.ALL;
use IEEE.STD_LOGIC_1164.ALL;
entity clk_rom is
GENERIC (
NBITS : integer := 28 -- Cantidad de bits que tiene cada registro en la ROM.
);
PORT (
clk : in STD_LOGIC; -- Reloj de entrada de 3.125MHz.
reset : in STD_LOGIC;
escala : in STD_LOGIC_VECTOR(NBITS-1 downto 0);
clk_out : out STD_LOGIC -- Reloj de salida, dependiente del valor en memoria.
);
end clk_rom;
architecture Behavioral of clk_rom is
-- Señal utilizada para procesamiento interno de la señal de salida.
signal temporal : STD_LOGIC;
-- Señal que cubre el rango que puede alcanzar la ROM.
signal contador : integer range 0 to (2**(NBITS-4))-1 := 0;
-- Transformación de la escala de entrada a tipo numérico para el uso de operadores aritméticos.
signal escala_num : UNSIGNED(NBITS-1 downto 0) := (others => '0');
-- La mitad de la escala de entrada, que marca el tiempo en alto y bajo.
signal escala_mitad: UNSIGNED(NBITS-1 downto 0) := (others => '0');
begin
-- Actualización de los datos de escala.
escala_num <= UNSIGNED(escala); -- Conversión de vector a número.
escala_mitad <= shift_right(escala_num, 1); -- División entre 2, eliminando decimales.
-- Procesamiento para el divisor de frecuencia.
divisor_frecuencia: process (clk, reset) begin
if (reset = '1') then
temporal <= '0';
contador <= 0;
elsif rising_edge(clk) then
if (contador = escala_num) then
contador <= 0;
else
if (contador < escala_mitad) then
-- Primera mitad, o casi mitad, en alto.
temporal <= '1';
else
-- Segunda mitad, o poco más, en bajo.
temporal <= '0';
end if;
contador <= contador + 1;
end if;
end if;
end process;
-- Asignación de la señal de salida.
clk_out <= temporal;
end Behavioral; | lgpl-2.1 |
estadofinito/biblioteca-vhdl | modulos/mod009-divisor-freq-rom/clk_rom.vhd | 3 | 2619 | ----------------------------------------------------------------------------------
-- Compañía: Estado Finito
-- Ingeniero: Carlos Ramos
--
-- Fecha de creación: 2014/04/24 17:41:30
-- Nombre del módulo: clk_rom - Behavioral
-- Comentarios adicionales:
-- Este divisor de frecuencia toma sus valores de una memoria ROM que contiene
-- los valores de los contadores. Por lo tanto, el rango de frecuencias depende
-- de la ROM.
--
-- Comentarios adicionales:
-- Se puede encontrar más información en la siguiente dirección:
-- http://www.estadofinito.com/metronomo-en-vhdl-2/
--
-- Revisión:
-- Revisión 0.01 - Archivo creado.
----------------------------------------------------------------------------------
library IEEE;
use IEEE.NUMERIC_STD.ALL;
use IEEE.STD_LOGIC_1164.ALL;
entity clk_rom is
GENERIC (
NBITS : integer := 28 -- Cantidad de bits que tiene cada registro en la ROM.
);
PORT (
clk : in STD_LOGIC; -- Reloj de entrada de 3.125MHz.
reset : in STD_LOGIC;
escala : in STD_LOGIC_VECTOR(NBITS-1 downto 0);
clk_out : out STD_LOGIC -- Reloj de salida, dependiente del valor en memoria.
);
end clk_rom;
architecture Behavioral of clk_rom is
-- Señal utilizada para procesamiento interno de la señal de salida.
signal temporal : STD_LOGIC;
-- Señal que cubre el rango que puede alcanzar la ROM.
signal contador : integer range 0 to (2**(NBITS-4))-1 := 0;
-- Transformación de la escala de entrada a tipo numérico para el uso de operadores aritméticos.
signal escala_num : UNSIGNED(NBITS-1 downto 0) := (others => '0');
-- La mitad de la escala de entrada, que marca el tiempo en alto y bajo.
signal escala_mitad: UNSIGNED(NBITS-1 downto 0) := (others => '0');
begin
-- Actualización de los datos de escala.
escala_num <= UNSIGNED(escala); -- Conversión de vector a número.
escala_mitad <= shift_right(escala_num, 1); -- División entre 2, eliminando decimales.
-- Procesamiento para el divisor de frecuencia.
divisor_frecuencia: process (clk, reset) begin
if (reset = '1') then
temporal <= '0';
contador <= 0;
elsif rising_edge(clk) then
if (contador = escala_num) then
contador <= 0;
else
if (contador < escala_mitad) then
-- Primera mitad, o casi mitad, en alto.
temporal <= '1';
else
-- Segunda mitad, o poco más, en bajo.
temporal <= '0';
end if;
contador <= contador + 1;
end if;
end if;
end process;
-- Asignación de la señal de salida.
clk_out <= temporal;
end Behavioral; | lgpl-2.1 |
a4a881d4/ringbus | V3.0/ringbus/DMANP.vhd | 2 | 5902 | ---------------------------------------------------------------------------------------------------
--
-- Title : pageless DMA controller
-- Design : Ring Bus
-- Author : Zhao Ming
-- Company : a4a881d4
--
---------------------------------------------------------------------------------------------------
--
-- File : DMANP.vhd
-- Generated : 2013/9/5
-- From :
-- By :
--
---------------------------------------------------------------------------------------------------
--
-- Description : Ring bus end point
--
-- Rev: 3.1
--
---------------------------------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.all;
use IEEE.std_logic_arith.all;
use IEEE.std_logic_unsigned.all;
use work.rb_config.all;
use work.dma_config.all;
entity DMANP is
generic(
Bwidth : natural := 128;
SAwidth : natural := 16;
DAwidth : natural := 32;
Lwidth : natural := 16
);
port(
-- system signal
clk : in STD_LOGIC;
rst : in STD_LOGIC;
-- Tx interface
header: out std_logic_vector(Bwidth-1 downto 0) := (others=>'0');
Req : out std_logic;
laddr : out std_logic_vector(SAwidth-1 downto 0) := (others=>'0');
busy : in std_logic;
tx_sop : in std_logic;
-- CPU bus
CS : in std_logic;
wr : in std_logic;
rd : in std_logic;
addr : in std_logic_vector( 3 downto 0 );
Din : in std_logic_vector( 7 downto 0 );
Dout : out std_logic_vector( 7 downto 0 );
cpuClk : in std_logic;
-- Priority
en : in std_logic
);
end DMANP;
architecture behave of DMANP is
signal cs_wr : std_logic := '0';
signal inCommand : std_logic_vector( command_end downto command_start ) := (others => '0');
signal inDBUSID : std_logic_vector( dbusid_end downto dbusid_start ) := (others => '0');
signal inAddr : std_logic_vector( daddr_end downto daddr_start ) := (others => '0');
signal inLen : std_logic_vector( len_length downto 0 ) := ( others=>'0' );
signal saddr, saddr_cpu : std_logic_vector( SAwidth-1 downto 0 ) := (others=>'0');
signal daddr, daddr_cpu : std_logic_vector( DAwidth-1 downto 0 ) := (others=>'0');
signal len, len_cpu : std_logic_vector( Lwidth-1 downto 0 ) := (others=>'0');
signal req_cpu : std_logic := '0';
signal state : natural := 0;
signal busy_i : std_logic := '0';
component AAI
generic(
width : natural := 32;
Baddr : std_logic_vector( 3 downto 0 ) := "0000"
);
port(
-- system signal
rst : in STD_LOGIC;
-- CPU bus
CS : in std_logic;
addr : in std_logic_vector( 3 downto 0 );
Din : in std_logic_vector( 7 downto 0 );
cpuClk : in std_logic;
Q : out std_logic_vector( width-1 downto 0 )
);
end component;
begin
--header <= zeros( Bwidth-1 downto 0 );
cs_wr <= cs and wr;
-- command = command_write
-- inCommand <= command_write;
header( command_end downto command_start ) <= inCommand;
-- set destination addr
header( daddr_end downto daddr_start ) <= inAddr;
header( dbusid_end downto dbusid_start ) <= inDBUSID;
header( len_end downto len_start ) <= inLen( len_length-1 downto 0 );
header( addr_start+DAwidth-1 downto addr_start ) <= daddr;
laddr<=saddr;
cpuwriteP:process( cpuClk, rst )
begin
if rst='1' then
inAddr<=( others=>'0' );
inDBUSID<=( others=>'0' );
req_cpu<='0';
elsif rising_edge(cpuClk) then
if cs_wr='1' then
case addr is
when reg_BADDR =>
inAddr<=Din( addr_length-1 downto 0 );
when reg_BID =>
inDBUSID<=Din( busid_length-1 downto 0 );
when reg_START =>
req_cpu<='1';
when others =>
null;
end case;
end if;
if req_cpu='1' then
req_cpu<='0';
end if;
end if;
end process;
Dout(0) <= busy_i when cs='1' and rd='1' and addr=reg_BUSY else 'Z';
busy_i <= '0' when state = state_IDLE else '1';
Dout( 7 downto 1 ) <= ( others=>'Z' );
FSM:process( clk, rst )
begin
if rst='1' then
state<=state_IDLE;
req<='0';
saddr <= zeros( SAwidth-1 downto 0 );
daddr <= zeros( DAwidth-1 downto 0 );
len <= zeros( Lwidth-1 downto 0 );
inLen <= zeros( len_length downto 0 );
inCommand <= command_idle;
elsif rising_edge(clk) then
case state is
when state_IDLE =>
if req_cpu='1' then
state<=state_PENDING;
end if;
req<='0';
inCommand <= command_idle;
when state_PENDING =>
saddr<=saddr_cpu;
daddr<=daddr_cpu;
len<=len_cpu;
state<=state_LOADING;
inCommand <= command_write;
req<='0';
when state_LOADING =>
if len > max_payload then
inLen<=zeros(len_length downto 0)+max_payload;
else
inLen<=len(len_length downto 0);
end if;
req<='1';
if len=zeros( Lwidth-1 downto 0 ) then
state<=state_END;
else
state<=state_SENDING;
end if;
when state_SENDING =>
if en='1' and tx_sop='1' then
saddr<=saddr+inLen;
daddr<=daddr+inLen;
len<=len-inLen;
state<=state_LOADING;
req<='0';
end if;
when state_END =>
req<='0';
state<=state_IDLE;
when others =>
req<='0';
state<=state_IDLE;
end case;
end if;
end process;
SADDR_AAI:AAI
generic map(
width => SAwidth,
Baddr => reg_SADDR
)
port map(
rst => rst,
CS => cs_wr,
addr => addr,
Din => Din,
cpuClk => cpuClk,
Q => saddr_cpu
);
DADDR_AAI:AAI
generic map(
width => DAwidth,
Baddr => reg_DADDR
)
port map(
rst => rst,
CS => cs_wr,
addr => addr,
Din => Din,
cpuClk => cpuClk,
Q => daddr_cpu
);
LEN_AAI:AAI
generic map(
width => Lwidth,
Baddr => reg_LEN
)
port map(
rst => rst,
CS => cs_wr,
addr => addr,
Din => Din,
cpuClk => cpuClk,
Q => len_cpu
);
end behave;
| lgpl-3.0 |
a4a881d4/ringbus | V3.0/ringbus/busEP.vhd | 2 | 2811 | ---------------------------------------------------------------------------------------------------
--
-- Title : Bus End Point
-- Design : Ring Bus
-- Author : Zhao Ming
-- Company : a4a881d4
--
---------------------------------------------------------------------------------------------------
--
-- File : busEP.vhd
-- Generated : 2013/9/5
-- From :
-- By :
--
---------------------------------------------------------------------------------------------------
--
-- Description : Ring bus end point
--
-- Rev: 3.1
--
---------------------------------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.all;
use IEEE.std_logic_arith.all;
use IEEE.std_logic_unsigned.all;
library work;
use work.rb_config.all;
entity BUSEP is
generic(
Bwidth : natural := 128;
POS : integer := 1
);
port(
-- send to bus
tx: in std_logic_vector(Bwidth-1 downto 0);
Req : in std_logic;
tx_sop : out std_logic;
-- read from bus
rx_sop : out std_logic;
rx: out std_logic_vector(Bwidth-1 downto 0);
-- Ring Bus internal signal
clk : in STD_LOGIC;
rst : in STD_LOGIC;
fin : in std_logic;
D : in STD_LOGIC_VECTOR(Bwidth-1 downto 0);
Q : out STD_LOGIC_VECTOR(Bwidth-1 downto 0);
fout : out std_logic
--
);
end BUSEP;
architecture behave of BUSEP is
signal inCommand : std_logic_vector( command_end downto command_start ) := (others => '0');
signal inDBUS : std_logic_vector( dbusid_end downto dbusid_start ) := (others => '0');
signal inAddr : std_logic_vector( daddr_end downto daddr_start ) := (others => '0');
signal hold : std_logic := '0';
signal tx_sop_i : std_logic := '0';
signal rx_sop_i : std_logic := '0';
begin
inCommand <= D( command_end downto command_start );
inAddr <= D( daddr_end downto daddr_start );
inDBus <= D( dbusid_end downto dbusid_start );
tx_sop<=tx_sop_i;
rx_sop<=rx_sop_i;
rx<=D;
rx_sop_i<='1' when fin='1' and inDBus=zeros(dbusid_end downto dbusid_start) and inAddr=POS and inCommand/=command_idle else '0';
tx_sop_i<='1' when fin='1' and Req='1' and ( inCommand=command_idle or rx_sop_i='1') else '0';
busP:process(clk,rst)
begin
if rst='1' then
Q<=(others => '0');
hold<='0';
fout<='0';
elsif rising_edge(clk) then
if fin='1' then
if tx_sop_i='1' then
Q<=tx;
elsif rx_sop_i='1' then
Q( Bwidth-1 downto daddr_start )<=D( Bwidth-1 downto daddr_start );
Q( command_end downto command_start )<=command_idle;
else
Q<=D;
end if;
if tx_sop_i='1' then
hold<='1';
else
hold<='0';
end if;
elsif hold='1' then
Q<=tx;
end if;
fout<=fin;
end if;
end process;
end behave;
| lgpl-3.0 |
Hyperion302/omega-cpu | TestBenches/Memory_TB.vhdl | 1 | 4002 | -- This file is part of the Omega CPU Core
-- Copyright 2015 - 2016 Joseph Shetaye
-- This program is free software: you can redistribute it and/or modify
-- it under the terms of the GNU Lesser General Public License as
-- published by the Free Software Foundation, either version 3 of the
-- License, or (at your option) any later version.
-- This program is distributed in the hope that it will be useful,
-- but WITHOUT ANY WARRANTY; without even the implied warranty of
-- MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
-- GNU General Public License for more details.
-- You should have received a copy of the GNU General Public License
-- along with this program. If not, see <http://www.gnu.org/licenses/>.
library IEEE;
use IEEE.std_logic_1164.all;
use work.Constants.all;
use IEEE.Numeric_std.all;
use std.textio.all;
entity Memory_TB is
end Memory_TB;
architecture Behavioral of Memory_TB is
component MemoryController
port (
Address : in word;
Enable : in std_logic;
ToWrite : in word;
FromRead : out word;
Instruction : in word;
Reset : in std_logic;
Done : out std_logic);
end component;
signal Address : word := (others => '0');
signal Enable : std_logic := '0';
signal ToWrite : word := (others => '0');
signal FromRead : word;
signal Instruction : word := (others => '0');
begin -- Behavioral
MC : MemoryController port map (
Address => Address,
Enable => Enable,
ToWrite => ToWrite,
FromRead => FromRead,
Instruction => Instruction,
Reset => '0');
file_io:
process is
variable in_line : line;
variable out_line : line;
variable in_vector : bit_vector(7 downto 0) := (others => '0');
variable outputI : integer := 0;
variable Counter : integer := 0;
variable NextByte : Byte := (others => '0');
begin -- process
while not endfile(input) loop
readline(input, in_line);
if in_line'length = 8 then
read(in_line, in_vector);
NextByte := to_stdlogicvector(in_vector);
ToWrite <= std_logic_vector(resize(unsigned(NextByte), 32));
Instruction <= OpcodeMemory & StoreByte & "00000" & "000000000000000000000";
Address <= std_logic_vector(to_unsigned(Counter, 32));
wait for 1 ns;
Enable <= '1';
wait for 1 ns;
Enable <= '0';
Counter := Counter + 1;
else
writeline(output,in_line);
end if;
end loop;
--write(out_line, string'("===============ByteRead================"));
-- write(output, out_line);
for i in 0 to Counter loop
Instruction <= OpcodeMemory & LoadByteUnsigned & "00000" & "000000000000000000000";
Address <= std_logic_vector(to_unsigned(i, 32));
wait for 1 ns;
write(out_line, to_integer(unsigned(Address)));
writeline(output, out_line);
Enable <= '1';
wait for 1 ns;
Enable <= '0';
NextByte := FromRead(7 downto 0);
write(out_line, to_bitvector(NextByte));
writeline(output, out_line);
end loop; -- i
for I in 0 to Counter / 2 loop
Instruction <= OpcodeMemory & LoadHalfWordUnsigned & "00000" & "000000000000000000000";
Address <= std_logic_vector(to_unsigned(i*2, 32));
wait for 1 ns;
write(out_line, to_integer(unsigned(Address)));
writeline(output, out_line);
Enable <= '1';
wait for 1 ns;
Enable <= '0';
write(out_line, to_bitvector(FromRead(15 downto 0)));
writeline(output, out_line);
end loop; -- I
for I in 0 to Counter / 4 loop
Instruction <= OpcodeMemory & LoadWord & "00000" & "000000000000000000000";
Address <= std_logic_vector(to_unsigned(i*4, 32));
wait for 1 ns;
write(out_line, to_integer(unsigned(Address)));
writeline(output, out_line);
Enable <= '1';
wait for 1 ns;
Enable <= '0';
write(out_line, to_bitvector(FromRead(31 downto 0)));
writeline(output, out_line);
end loop; -- I
wait;
end process;
end Behavioral;
| lgpl-3.0 |
jmarcelof/Phoenix | NoC/arbiter.vhd | 3 | 1977 | library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity arbiter is
generic(
SIZE : positive
);
port(
requests : in std_logic_vector(SIZE-1 downto 0);
enable : in std_logic;
isOutputSelected : out std_logic;
selectedOutput : out natural range 0 to (SIZE-1)
);
end;
architecture FixedPriorityArbiter of arbiter is
begin
process(requests, enable)
variable auxDone : std_logic;
variable auxSelected : integer range 0 to (SIZE-1);
begin
auxDone := '0';
auxSelected := 0;
if(enable = '1') then
for i in requests'low to requests'high loop
if requests(i) = '1' then
auxSelected := i;
auxDone := '1';
exit;
end if;
end loop;
end if;
isOutputSelected <= auxDone;
selectedOutput <= auxSelected;
end process;
end FixedPriorityArbiter;
architecture RoundRobinArbiter of arbiter is
signal lastPort : integer range 0 to (SIZE-1);
begin
process(enable)
variable SelectedPort : integer range 0 to (SIZE-1) := 0;
variable requestCheck : integer range 0 to (SIZE-1);
begin
if rising_edge(enable) then
requestCheck := lastPort;
SelectedPort := lastPort;
for i in requests'low to requests'high loop
if(requestCheck = SIZE-1) then
requestCheck := 0;
else
requestCheck := requestCheck + 1;
end if;
if(requests(requestCheck) = '1') then
SelectedPort := requestCheck;
exit;
end if;
end loop;
lastPort <= SelectedPort;
selectedOutput <= SelectedPort;
end if;
end process;
isOutputSelected <= enable;
end RoundRobinArbiter;
| lgpl-3.0 |
trondd/mkjpeg | design/BufFifo/BUF_FIFO.vhd | 1 | 11786 | -------------------------------------------------------------------------------
-- File Name : BUF_FIFO.vhd
--
-- Project : JPEG_ENC
--
-- Module : BUF_FIFO
--
-- Content : Input FIFO Buffer
--
-- Description :
--
-- Spec. :
--
-- Author : Michal Krepa
--
-------------------------------------------------------------------------------
-- History :
-- 20090311: (MK): Initial Creation.
-------------------------------------------------------------------------------
-------------------------------------------------------------------------------
-------------------------------------------------------------------------------
----------------------------------- LIBRARY/PACKAGE ---------------------------
-------------------------------------------------------------------------------
-------------------------------------------------------------------------------
-------------------------------------------------------------------------------
-- generic packages/libraries:
-------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
-------------------------------------------------------------------------------
-- user packages/libraries:
-------------------------------------------------------------------------------
library work;
use work.JPEG_PKG.all;
-------------------------------------------------------------------------------
-------------------------------------------------------------------------------
----------------------------------- ENTITY ------------------------------------
-------------------------------------------------------------------------------
-------------------------------------------------------------------------------
entity BUF_FIFO is
port
(
CLK : in std_logic;
RST : in std_logic;
-- HOST PROG
img_size_x : in std_logic_vector(15 downto 0);
img_size_y : in std_logic_vector(15 downto 0);
sof : in std_logic;
-- HOST DATA
iram_wren : in std_logic;
iram_wdata : in std_logic_vector(C_PIXEL_BITS-1 downto 0);
fifo_almost_full : out std_logic;
-- FDCT
fdct_fifo_rd : in std_logic;
fdct_fifo_q : out std_logic_vector(23 downto 0);
fdct_fifo_hf_full : out std_logic
);
end entity BUF_FIFO;
-------------------------------------------------------------------------------
-------------------------------------------------------------------------------
----------------------------------- ARCHITECTURE ------------------------------
-------------------------------------------------------------------------------
-------------------------------------------------------------------------------
architecture RTL of BUF_FIFO is
constant C_NUM_LINES : integer := 8 + C_EXTRA_LINES;
signal pixel_cnt : unsigned(15 downto 0);
signal line_cnt : unsigned(15 downto 0);
signal ramq : STD_LOGIC_VECTOR(C_PIXEL_BITS-1 downto 0);
signal ramd : STD_LOGIC_VECTOR(C_PIXEL_BITS-1 downto 0);
signal ramwaddr : unsigned(log2(C_MAX_LINE_WIDTH*C_NUM_LINES)-1 downto 0);
signal ramenw : STD_LOGIC;
signal ramraddr : unsigned(log2(C_MAX_LINE_WIDTH*C_NUM_LINES)-1 downto 0);
signal pix_inblk_cnt : unsigned(3 downto 0);
signal pix_inblk_cnt_d1 : unsigned(3 downto 0);
signal line_inblk_cnt : unsigned(2 downto 0);
signal read_block_cnt : unsigned(12 downto 0);
signal read_block_cnt_d1 : unsigned(12 downto 0);
signal write_block_cnt : unsigned(12 downto 0);
signal ramraddr_int : unsigned(16+log2(C_NUM_LINES)-1 downto 0);
signal raddr_base_line : unsigned(16+log2(C_NUM_LINES)-1 downto 0);
signal raddr_tmp : unsigned(15 downto 0);
signal ramwaddr_d1 : unsigned(ramwaddr'range);
signal line_lock : unsigned(log2(C_NUM_LINES)-1 downto 0);
signal memwr_line_cnt : unsigned(log2(C_NUM_LINES)-1 downto 0);
signal memrd_offs_cnt : unsigned(log2(C_NUM_LINES)-1+1 downto 0);
signal memrd_line : unsigned(log2(C_NUM_LINES)-1 downto 0);
signal wr_line_idx : unsigned(15 downto 0);
signal rd_line_idx : unsigned(15 downto 0);
signal image_write_end : std_logic;
-------------------------------------------------------------------------------
-- Architecture: begin
-------------------------------------------------------------------------------
begin
-------------------------------------------------------------------
-- RAM for SUB_FIFOs
-------------------------------------------------------------------
U_SUB_RAMZ : entity work.SUB_RAMZ
generic map
(
RAMADDR_W => log2( C_MAX_LINE_WIDTH*C_NUM_LINES ),
RAMDATA_W => C_PIXEL_BITS
)
port map
(
d => ramd,
waddr => std_logic_vector(ramwaddr_d1),
raddr => std_logic_vector(ramraddr),
we => ramenw,
clk => clk,
q => ramq
);
-------------------------------------------------------------------
-- register RAM data input
-------------------------------------------------------------------
p_mux1 : process(CLK, RST)
begin
if RST = '1' then
ramenw <= '0';
ramd <= (others => '0');
elsif CLK'event and CLK = '1' then
ramd <= iram_wdata;
ramenw <= iram_wren;
end if;
end process;
-------------------------------------------------------------------
-- resolve RAM write address
-------------------------------------------------------------------
p_pixel_cnt : process(CLK, RST)
begin
if RST = '1' then
pixel_cnt <= (others => '0');
memwr_line_cnt <= (others => '0');
wr_line_idx <= (others => '0');
ramwaddr <= (others => '0');
ramwaddr_d1 <= (others => '0');
image_write_end <= '0';
elsif CLK'event and CLK = '1' then
ramwaddr_d1 <= ramwaddr;
if iram_wren = '1' then
-- end of line
if pixel_cnt = unsigned(img_size_x)-1 then
pixel_cnt <= (others => '0');
-- absolute write line index
wr_line_idx <= wr_line_idx + 1;
if wr_line_idx = unsigned(img_size_y)-1 then
image_write_end <= '1';
end if;
-- memory line index
if memwr_line_cnt = C_NUM_LINES-1 then
memwr_line_cnt <= (others => '0');
ramwaddr <= (others => '0');
else
memwr_line_cnt <= memwr_line_cnt + 1;
ramwaddr <= ramwaddr + 1;
end if;
else
pixel_cnt <= pixel_cnt + 1;
ramwaddr <= ramwaddr + 1;
end if;
end if;
if sof = '1' then
pixel_cnt <= (others => '0');
ramwaddr <= (others => '0');
memwr_line_cnt <= (others => '0');
wr_line_idx <= (others => '0');
image_write_end <= '0';
end if;
end if;
end process;
-------------------------------------------------------------------
-- FIFO half full / almost full flag generation
-------------------------------------------------------------------
p_mux3 : process(CLK, RST)
begin
if RST = '1' then
fdct_fifo_hf_full <= '0';
fifo_almost_full <= '0';
elsif CLK'event and CLK = '1' then
if rd_line_idx + 8 <= wr_line_idx then
fdct_fifo_hf_full <= '1';
else
fdct_fifo_hf_full <= '0';
end if;
fifo_almost_full <= '0';
if wr_line_idx = rd_line_idx + C_NUM_LINES-1 then
if pixel_cnt >= unsigned(img_size_x)-1-1 then
fifo_almost_full <= '1';
end if;
elsif wr_line_idx > rd_line_idx + C_NUM_LINES-1 then
fifo_almost_full <= '1';
end if;
end if;
end process;
-------------------------------------------------------------------
-- read side
-------------------------------------------------------------------
p_mux5 : process(CLK, RST)
begin
if RST = '1' then
memrd_offs_cnt <= (others => '0');
read_block_cnt <= (others => '0');
pix_inblk_cnt <= (others => '0');
line_inblk_cnt <= (others => '0');
rd_line_idx <= (others => '0');
pix_inblk_cnt_d1 <= (others => '0');
read_block_cnt_d1 <= (others => '0');
elsif CLK'event and CLK = '1' then
pix_inblk_cnt_d1 <= pix_inblk_cnt;
read_block_cnt_d1 <= read_block_cnt;
-- BUF FIFO read
if fdct_fifo_rd = '1' then
-- last pixel in block
if pix_inblk_cnt = 8-1 then
pix_inblk_cnt <= (others => '0');
-- last line in 8
if line_inblk_cnt = 8-1 then
line_inblk_cnt <= (others => '0');
-- last block in last line
if read_block_cnt = unsigned(img_size_x(15 downto 3))-1 then
read_block_cnt <= (others => '0');
rd_line_idx <= rd_line_idx + 8;
if memrd_offs_cnt + 8 > C_NUM_LINES-1 then
memrd_offs_cnt <= memrd_offs_cnt + 8 - C_NUM_LINES;
else
memrd_offs_cnt <= memrd_offs_cnt + 8;
end if;
else
read_block_cnt <= read_block_cnt + 1;
end if;
else
line_inblk_cnt <= line_inblk_cnt + 1;
end if;
else
pix_inblk_cnt <= pix_inblk_cnt + 1;
end if;
end if;
if memrd_offs_cnt + (line_inblk_cnt) > C_NUM_LINES-1 then
memrd_line <= memrd_offs_cnt(memrd_line'range) + (line_inblk_cnt) - (C_NUM_LINES);
else
memrd_line <= memrd_offs_cnt(memrd_line'range) + (line_inblk_cnt);
end if;
if sof = '1' then
memrd_line <= (others => '0');
memrd_offs_cnt <= (others => '0');
read_block_cnt <= (others => '0');
pix_inblk_cnt <= (others => '0');
line_inblk_cnt <= (others => '0');
rd_line_idx <= (others => '0');
end if;
end if;
end process;
-- generate RAM data output based on 16 or 24 bit mode selection
fdct_fifo_q <= (ramq(15 downto 11) & "000" &
ramq(10 downto 5) & "00" &
ramq(4 downto 0) & "000") when C_PIXEL_BITS = 16 else
std_logic_vector(resize(unsigned(ramq), 24));
ramraddr <= ramraddr_int(ramraddr'range);
-------------------------------------------------------------------
-- resolve RAM read address
-------------------------------------------------------------------
p_mux4 : process(CLK, RST)
begin
if RST = '1' then
ramraddr_int <= (others => '0');
elsif CLK'event and CLK = '1' then
raddr_base_line <= (memrd_line) * unsigned(img_size_x);
raddr_tmp <= (read_block_cnt_d1 & "000") + pix_inblk_cnt_d1;
ramraddr_int <= raddr_tmp + raddr_base_line;
end if;
end process;
end architecture RTL;
-------------------------------------------------------------------------------
-- Architecture: end
------------------------------------------------------------------------------- | lgpl-3.0 |
lerwys/GitTest | hdl/modules/position_calc/generated/artix7/fr_cmplr_v6_3_15ffe94f3ff4129f.vhd | 1 | 6978 | --------------------------------------------------------------------------------
-- This file is owned and controlled by Xilinx and must be used solely --
-- for design, simulation, implementation and creation of design files --
-- limited to Xilinx devices or technologies. Use with non-Xilinx --
-- devices or technologies is expressly prohibited and immediately --
-- terminates your license. --
-- --
-- XILINX IS PROVIDING THIS DESIGN, CODE, OR INFORMATION "AS IS" SOLELY --
-- FOR USE IN DEVELOPING PROGRAMS AND SOLUTIONS FOR XILINX DEVICES. BY --
-- PROVIDING THIS DESIGN, CODE, OR INFORMATION AS ONE POSSIBLE --
-- IMPLEMENTATION OF THIS FEATURE, APPLICATION OR STANDARD, XILINX IS --
-- MAKING NO REPRESENTATION THAT THIS IMPLEMENTATION IS FREE FROM ANY --
-- CLAIMS OF INFRINGEMENT, AND YOU ARE RESPONSIBLE FOR OBTAINING ANY --
-- RIGHTS YOU MAY REQUIRE FOR YOUR IMPLEMENTATION. XILINX EXPRESSLY --
-- DISCLAIMS ANY WARRANTY WHATSOEVER WITH RESPECT TO THE ADEQUACY OF THE --
-- IMPLEMENTATION, INCLUDING BUT NOT LIMITED TO ANY WARRANTIES OR --
-- REPRESENTATIONS THAT THIS IMPLEMENTATION IS FREE FROM CLAIMS OF --
-- INFRINGEMENT, IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A --
-- PARTICULAR PURPOSE. --
-- --
-- Xilinx products are not intended for use in life support appliances, --
-- devices, or systems. Use in such applications are expressly --
-- prohibited. --
-- --
-- (c) Copyright 1995-2014 Xilinx, Inc. --
-- All rights reserved. --
--------------------------------------------------------------------------------
--------------------------------------------------------------------------------
-- You must compile the wrapper file fr_cmplr_v6_3_15ffe94f3ff4129f.vhd when simulating
-- the core, fr_cmplr_v6_3_15ffe94f3ff4129f. When compiling the wrapper file, be sure to
-- reference the XilinxCoreLib VHDL simulation library. For detailed
-- instructions, please refer to the "CORE Generator Help".
-- The synthesis directives "translate_off/translate_on" specified
-- below are supported by Xilinx, Mentor Graphics and Synplicity
-- synthesis tools. Ensure they are correct for your synthesis tool(s).
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
-- synthesis translate_off
LIBRARY XilinxCoreLib;
-- synthesis translate_on
ENTITY fr_cmplr_v6_3_15ffe94f3ff4129f IS
PORT (
aclk : IN STD_LOGIC;
aclken : IN STD_LOGIC;
s_axis_data_tvalid : IN STD_LOGIC;
s_axis_data_tready : OUT STD_LOGIC;
s_axis_data_tuser : IN STD_LOGIC_VECTOR(1 DOWNTO 0);
s_axis_data_tdata : IN STD_LOGIC_VECTOR(23 DOWNTO 0);
m_axis_data_tvalid : OUT STD_LOGIC;
m_axis_data_tuser : OUT STD_LOGIC_VECTOR(1 DOWNTO 0);
m_axis_data_tdata : OUT STD_LOGIC_VECTOR(31 DOWNTO 0);
event_s_data_chanid_incorrect : OUT STD_LOGIC
);
END fr_cmplr_v6_3_15ffe94f3ff4129f;
ARCHITECTURE fr_cmplr_v6_3_15ffe94f3ff4129f_a OF fr_cmplr_v6_3_15ffe94f3ff4129f IS
-- synthesis translate_off
COMPONENT wrapped_fr_cmplr_v6_3_15ffe94f3ff4129f
PORT (
aclk : IN STD_LOGIC;
aclken : IN STD_LOGIC;
s_axis_data_tvalid : IN STD_LOGIC;
s_axis_data_tready : OUT STD_LOGIC;
s_axis_data_tuser : IN STD_LOGIC_VECTOR(1 DOWNTO 0);
s_axis_data_tdata : IN STD_LOGIC_VECTOR(23 DOWNTO 0);
m_axis_data_tvalid : OUT STD_LOGIC;
m_axis_data_tuser : OUT STD_LOGIC_VECTOR(1 DOWNTO 0);
m_axis_data_tdata : OUT STD_LOGIC_VECTOR(31 DOWNTO 0);
event_s_data_chanid_incorrect : OUT STD_LOGIC
);
END COMPONENT;
-- Configuration specification
FOR ALL : wrapped_fr_cmplr_v6_3_15ffe94f3ff4129f USE ENTITY XilinxCoreLib.fir_compiler_v6_3(behavioral)
GENERIC MAP (
c_accum_op_path_widths => "41",
c_accum_path_widths => "41",
c_channel_pattern => "fixed",
c_coef_file => "fr_cmplr_v6_3_15ffe94f3ff4129f.mif",
c_coef_file_lines => 42,
c_coef_mem_packing => 0,
c_coef_memtype => 2,
c_coef_path_sign => "0",
c_coef_path_src => "0",
c_coef_path_widths => "16",
c_coef_reload => 0,
c_coef_width => 16,
c_col_config => "1",
c_col_mode => 1,
c_col_pipe_len => 4,
c_component_name => "fr_cmplr_v6_3_15ffe94f3ff4129f",
c_config_packet_size => 0,
c_config_sync_mode => 0,
c_config_tdata_width => 1,
c_data_has_tlast => 0,
c_data_mem_packing => 1,
c_data_memtype => 1,
c_data_path_sign => "0",
c_data_path_src => "0",
c_data_path_widths => "24",
c_data_width => 24,
c_datapath_memtype => 2,
c_decim_rate => 2,
c_ext_mult_cnfg => "none",
c_filter_type => 1,
c_filts_packed => 0,
c_has_aclken => 1,
c_has_aresetn => 0,
c_has_config_channel => 0,
c_input_rate => 2800000,
c_interp_rate => 1,
c_ipbuff_memtype => 0,
c_latency => 30,
c_m_data_has_tready => 0,
c_m_data_has_tuser => 1,
c_m_data_tdata_width => 32,
c_m_data_tuser_width => 2,
c_mem_arrangement => 1,
c_num_channels => 4,
c_num_filts => 1,
c_num_madds => 1,
c_num_reload_slots => 1,
c_num_taps => 81,
c_opbuff_memtype => 0,
c_opt_madds => "none",
c_optimization => 0,
c_output_path_widths => "25",
c_output_rate => 5600000,
c_output_width => 25,
c_oversampling_rate => 21,
c_reload_tdata_width => 1,
c_round_mode => 4,
c_s_data_has_fifo => 0,
c_s_data_has_tuser => 1,
c_s_data_tdata_width => 24,
c_s_data_tuser_width => 2,
c_symmetry => 1,
c_xdevicefamily => "artix7",
c_zero_packing_factor => 1
);
-- synthesis translate_on
BEGIN
-- synthesis translate_off
U0 : wrapped_fr_cmplr_v6_3_15ffe94f3ff4129f
PORT MAP (
aclk => aclk,
aclken => aclken,
s_axis_data_tvalid => s_axis_data_tvalid,
s_axis_data_tready => s_axis_data_tready,
s_axis_data_tuser => s_axis_data_tuser,
s_axis_data_tdata => s_axis_data_tdata,
m_axis_data_tvalid => m_axis_data_tvalid,
m_axis_data_tuser => m_axis_data_tuser,
m_axis_data_tdata => m_axis_data_tdata,
event_s_data_chanid_incorrect => event_s_data_chanid_incorrect
);
-- synthesis translate_on
END fr_cmplr_v6_3_15ffe94f3ff4129f_a;
| lgpl-3.0 |
lerwys/bpm-sw-old-backup | hdl/modules/dbe_wishbone/wb_fmc516/xwb_fmc516.vhd | 1 | 18992 | ------------------------------------------------------------------------------
-- Title : Wishbone FMC516 Interface
------------------------------------------------------------------------------
-- Author : Lucas Maziero Russo
-- Company : CNPEM LNLS-DIG
-- Created : 2012-29-10
-- Platform : FPGA-generic
-------------------------------------------------------------------------------
-- Description: Top Module with records for the FMC516 ADC board interface from
-- Curtis Wright.
-------------------------------------------------------------------------------
-- Copyright (c) 2012 CNPEM
-- Licensed under GNU Lesser General Public License (LGPL) v3.0
-------------------------------------------------------------------------------
-- Revisions :
-- Date Version Author Description
-- 2012-29-10 1.0 lucas.russo Created
-------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
library work;
-- Main Wishbone Definitions
use work.wishbone_pkg.all;
-- Custom Wishbone Modules
use work.dbe_wishbone_pkg.all;
-- Wishbone Stream Interface
use work.wb_stream_generic_pkg.all;
-- FMC ADC package
use work.fmc_adc_pkg.all;
entity xwb_fmc516 is
generic
(
-- The only supported values are VIRTEX6 and 7SERIES
g_fpga_device : string := "VIRTEX6";
g_interface_mode : t_wishbone_interface_mode := CLASSIC;
g_address_granularity : t_wishbone_address_granularity := WORD;
g_adc_clk_period_values : t_clk_values_array := default_adc_clk_period_values;
g_use_clk_chains : t_clk_use_chain := default_clk_use_chain;
g_use_data_chains : t_data_use_chain := default_data_use_chain;
g_map_clk_data_chains : t_map_clk_data_chain := default_map_clk_data_chain;
g_ref_clk : t_ref_adc_clk := default_ref_adc_clk;
g_packet_size : natural := 32;
g_sim : integer := 0
);
port
(
sys_clk_i : in std_logic;
sys_rst_n_i : in std_logic;
sys_clk_200Mhz_i : in std_logic;
-----------------------------
-- Wishbone Control Interface signals
-----------------------------
wb_slv_i : in t_wishbone_slave_in;
wb_slv_o : out t_wishbone_slave_out;
-----------------------------
-- External ports
-----------------------------
-- System I2C Bus. Slaves: Atmel AT24C512B Serial EEPROM,
-- AD7417 temperature diodes and AD7417 supply rails
sys_i2c_scl_b : inout std_logic;
sys_i2c_sda_b : inout std_logic;
-- ADC clocks. One clock per ADC channel.
-- Only ch1 clock is used as all data chains
-- are sampled at the same frequency
adc_clk0_p_i : in std_logic;
adc_clk0_n_i : in std_logic;
adc_clk1_p_i : in std_logic;
adc_clk1_n_i : in std_logic;
adc_clk2_p_i : in std_logic;
adc_clk2_n_i : in std_logic;
adc_clk3_p_i : in std_logic;
adc_clk3_n_i : in std_logic;
-- DDR ADC data channels.
adc_data_ch0_p_i : in std_logic_vector(c_num_adc_bits/2-1 downto 0);
adc_data_ch0_n_i : in std_logic_vector(c_num_adc_bits/2-1 downto 0);
adc_data_ch1_p_i : in std_logic_vector(c_num_adc_bits/2-1 downto 0);
adc_data_ch1_n_i : in std_logic_vector(c_num_adc_bits/2-1 downto 0);
adc_data_ch2_p_i : in std_logic_vector(c_num_adc_bits/2-1 downto 0);
adc_data_ch2_n_i : in std_logic_vector(c_num_adc_bits/2-1 downto 0);
adc_data_ch3_p_i : in std_logic_vector(c_num_adc_bits/2-1 downto 0);
adc_data_ch3_n_i : in std_logic_vector(c_num_adc_bits/2-1 downto 0);
-- ADC clock (half of the sampling frequency) divider reset
adc_clk_div_rst_p_o : out std_logic;
adc_clk_div_rst_n_o : out std_logic;
-- FMC Front leds. Typical uses: Over Range or Full Scale
-- condition.
fmc_leds_o : out std_logic_vector(1 downto 0);
-- ADC SPI control interface. Three-wire mode. Tri-stated data pin
sys_spi_clk_o : out std_logic;
sys_spi_data_b : inout std_logic;
--sys_spi_dout_o : out std_logic;
--sys_spi_din_i : in std_logic;
sys_spi_cs_adc0_n_o : out std_logic; -- SPI ADC CS channel 0
sys_spi_cs_adc1_n_o : out std_logic; -- SPI ADC CS channel 1
sys_spi_cs_adc2_n_o : out std_logic; -- SPI ADC CS channel 2
sys_spi_cs_adc3_n_o : out std_logic; -- SPI ADC CS channel 3
--sys_spi_miosio_oe_n_o : out std_logic;
-- External Trigger To/From FMC
m2c_trig_p_i : in std_logic;
m2c_trig_n_i : in std_logic;
c2m_trig_p_o : out std_logic;
c2m_trig_n_o : out std_logic;
-- LMK (National Semiconductor) is the clock and distribution IC,
-- programmable via Microwire Interface
lmk_lock_i : in std_logic;
lmk_sync_o : out std_logic;
lmk_uwire_latch_en_o : out std_logic;
lmk_uwire_data_o : out std_logic;
lmk_uwire_clock_o : out std_logic;
-- Programable VCXO via I2C
vcxo_i2c_sda_b : inout std_logic;
vcxo_i2c_scl_b : inout std_logic;
vcxo_pd_l_o : out std_logic;
-- One-wire To/From DS2431 (VMETRO Data)
fmc_id_dq_b : inout std_logic;
-- One-wire To/From DS2432 SHA-1 (SP-Devices key)
fmc_key_dq_b : inout std_logic;
-- General board pins
fmc_pwr_good_i : in std_logic;
-- Internal/External clock distribution selection
fmc_clk_sel_o : out std_logic;
-- Reset ADCs
fmc_reset_adcs_n_o : out std_logic;
--FMC Present status
fmc_prsnt_m2c_l_i : in std_logic;
-----------------------------
-- ADC output signals. Continuous flow
-----------------------------
adc_clk_o : out std_logic_vector(c_num_adc_channels-1 downto 0);
adc_clk2x_o : out std_logic_vector(c_num_adc_channels-1 downto 0);
adc_rst_n_o : out std_logic_vector(c_num_adc_channels-1 downto 0);
adc_data_o : out std_logic_vector(c_num_adc_channels*c_num_adc_bits-1 downto 0);
adc_data_valid_o : out std_logic_vector(c_num_adc_channels-1 downto 0);
-----------------------------
-- General ADC output signals and status
-----------------------------
-- Trigger to other FPGA logic
trig_hw_o : out std_logic;
trig_hw_i : in std_logic;
-- General board status
fmc_mmcm_lock_o : out std_logic;
fmc_lmk_lock_o : out std_logic;
-----------------------------
-- Wishbone Streaming Interface Source
-----------------------------
wbs_source_i : in t_wbs_source_in16_array(c_num_adc_channels-1 downto 0);
wbs_source_o : out t_wbs_source_out16_array(c_num_adc_channels-1 downto 0);
adc_dly_debug_o : out t_adc_fn_dly_array(c_num_adc_channels-1 downto 0);
fifo_debug_valid_o : out std_logic_vector(c_num_adc_channels-1 downto 0);
fifo_debug_full_o : out std_logic_vector(c_num_adc_channels-1 downto 0);
fifo_debug_empty_o : out std_logic_vector(c_num_adc_channels-1 downto 0)
);
end xwb_fmc516;
architecture rtl of xwb_fmc516 is
signal wbs_adr_int : std_logic_vector(c_num_adc_channels*c_wbs_adr4_width-1 downto 0);
signal wbs_dat_int : std_logic_vector(c_num_adc_channels*c_wbs_dat16_width-1 downto 0);
signal wbs_cyc_int : std_logic_vector(c_num_adc_channels-1 downto 0);
signal wbs_stb_int : std_logic_vector(c_num_adc_channels-1 downto 0);
signal wbs_we_int : std_logic_vector(c_num_adc_channels-1 downto 0);
signal wbs_sel_int : std_logic_vector(c_num_adc_channels*c_wbs_sel16_width-1 downto 0);
signal wbs_ack_int : std_logic_vector(c_num_adc_channels-1 downto 0);
signal wbs_stall_int : std_logic_vector(c_num_adc_channels-1 downto 0);
signal wbs_err_int : std_logic_vector(c_num_adc_channels-1 downto 0);
signal wbs_rty_int : std_logic_vector(c_num_adc_channels-1 downto 0);
begin
cmp_wb_fmc516 : wb_fmc516
generic map (
-- The only supported values are VIRTEX6 and 7SERIES
g_fpga_device => g_fpga_device,
g_interface_mode => g_interface_mode,
g_address_granularity => g_address_granularity,
g_adc_clk_period_values => g_adc_clk_period_values,
g_use_clk_chains => g_use_clk_chains,
g_use_data_chains => g_use_data_chains,
g_map_clk_data_chains => g_map_clk_data_chains,
g_packet_size => g_packet_size,
g_sim => g_sim
)
port map (
sys_clk_i => sys_clk_i,
sys_rst_n_i => sys_rst_n_i,
sys_clk_200Mhz_i => sys_clk_200Mhz_i,
-----------------------------
-- Wishbone Control Interface signals
-----------------------------
wb_adr_i => wb_slv_i.adr,
wb_dat_i => wb_slv_i.dat,
wb_dat_o => wb_slv_o.dat,
wb_sel_i => wb_slv_i.sel,
wb_we_i => wb_slv_i.we,
wb_cyc_i => wb_slv_i.cyc,
wb_stb_i => wb_slv_i.stb,
wb_ack_o => wb_slv_o.ack,
wb_err_o => wb_slv_o.err,
wb_rty_o => wb_slv_o.rty,
wb_stall_o => wb_slv_o.stall,
-----------------------------
-- External ports
-----------------------------
-- System I2C Bus. Slaves: Atmel AT24C512B Serial EEPROM,
-- AD7417 temperature diodes and AD7417 supply rails
sys_i2c_scl_b => sys_i2c_scl_b,
sys_i2c_sda_b => sys_i2c_sda_b,
-- ADC clocks. One clock per ADC channel.
-- Only ch0 clock is used as all data chains
-- are sampled at the same frequency
adc_clk0_p_i => adc_clk0_p_i,
adc_clk0_n_i => adc_clk0_n_i,
adc_clk1_p_i => adc_clk1_p_i,
adc_clk1_n_i => adc_clk1_n_i,
adc_clk2_p_i => adc_clk2_p_i,
adc_clk2_n_i => adc_clk2_n_i,
adc_clk3_p_i => adc_clk3_p_i,
adc_clk3_n_i => adc_clk3_n_i,
-- DDR ADC data channels.
adc_data_ch0_p_i => adc_data_ch0_p_i,
adc_data_ch0_n_i => adc_data_ch0_n_i,
adc_data_ch1_p_i => adc_data_ch1_p_i,
adc_data_ch1_n_i => adc_data_ch1_n_i,
adc_data_ch2_p_i => adc_data_ch2_p_i,
adc_data_ch2_n_i => adc_data_ch2_n_i,
adc_data_ch3_p_i => adc_data_ch3_p_i,
adc_data_ch3_n_i => adc_data_ch3_n_i,
-- ADC clock (half of the sampling frequency) divider reset
adc_clk_div_rst_p_o => adc_clk_div_rst_p_o,
adc_clk_div_rst_n_o => adc_clk_div_rst_n_o,
-- FMC Front leds. Typical uses: Over Range or Full Scale
-- condition.
fmc_leds_o => fmc_leds_o,
-- ADC SPI control interface. Three-wire mode. Tri-stated data pin
sys_spi_clk_o => sys_spi_clk_o,
sys_spi_data_b => sys_spi_data_b,
--sys_spi_dout_o => sys_spi_dout_o,
--sys_spi_din_i => sys_spi_din_i,
sys_spi_cs_adc0_n_o => sys_spi_cs_adc0_n_o, -- SPI ADC CS channel 0
sys_spi_cs_adc1_n_o => sys_spi_cs_adc1_n_o, -- SPI ADC CS channel 1
sys_spi_cs_adc2_n_o => sys_spi_cs_adc2_n_o, -- SPI ADC CS channel 2
sys_spi_cs_adc3_n_o => sys_spi_cs_adc3_n_o, -- SPI ADC CS channel 3
--sys_spi_miosio_oe_n_o => sys_spi_miosio_oe_n_o,
-- External Trigger To/From FMC
m2c_trig_p_i => m2c_trig_p_i,
m2c_trig_n_i => m2c_trig_n_i,
c2m_trig_p_o => c2m_trig_p_o,
c2m_trig_n_o => c2m_trig_n_o,
-- LMK (National Semiconductor) is the clock and distribution IC.
-- SPI interface?
lmk_lock_i => lmk_lock_i,
lmk_sync_o => lmk_sync_o,
lmk_uwire_latch_en_o => lmk_uwire_latch_en_o,
lmk_uwire_data_o => lmk_uwire_data_o,
lmk_uwire_clock_o => lmk_uwire_clock_o,
-- Programable VCXO via I2C?
vcxo_i2c_sda_b => vcxo_i2c_sda_b,
vcxo_i2c_scl_b => vcxo_i2c_scl_b,
vcxo_pd_l_o => vcxo_pd_l_o,
-- One-wire To/From DS2431 (VMETRO Data)
fmc_id_dq_b => fmc_id_dq_b,
-- One-wire To/From DS2432 SHA-1 (SP-Devices key)
fmc_key_dq_b => fmc_key_dq_b,
-- General board pins
fmc_pwr_good_i => fmc_pwr_good_i,
-- Internal/External clock distribution selection
fmc_clk_sel_o => fmc_clk_sel_o,
-- Reset ADCs
fmc_reset_adcs_n_o => fmc_reset_adcs_n_o,
--FMC Present status
fmc_prsnt_m2c_l_i => fmc_prsnt_m2c_l_i,
-----------------------------
-- ADC output signals. Continuous flow
-----------------------------
adc_clk_o => adc_clk_o,
adc_clk2x_o => adc_clk2x_o,
adc_data_o => adc_data_o,
adc_data_valid_o => adc_data_valid_o,
-----------------------------
-- General ADC output signals
-----------------------------
-- Trigger to other FPGA logic
trig_hw_o => trig_hw_o,
trig_hw_i => trig_hw_i,
-- General board status
fmc_mmcm_lock_o => fmc_mmcm_lock_o,
fmc_lmk_lock_o => fmc_lmk_lock_o,
-----------------------------
-- Wishbone Streaming Interface Source
-----------------------------
wbs_adr_o => wbs_adr_int,
wbs_dat_o => wbs_dat_int,
wbs_cyc_o => wbs_cyc_int,
wbs_stb_o => wbs_stb_int,
wbs_we_o => wbs_we_int,
wbs_sel_o => wbs_sel_int,
wbs_ack_i => wbs_ack_int,
wbs_stall_i => wbs_stall_int,
wbs_err_i => wbs_err_int,
wbs_rty_i => wbs_rty_int,
adc_dly_debug_o => adc_dly_debug_o,
fifo_debug_valid_o => fifo_debug_valid_o,
fifo_debug_full_o => fifo_debug_full_o,
fifo_debug_empty_o => fifo_debug_empty_o
);
gen_wbs_interfaces : for i in 0 to c_num_adc_channels-1 generate
gen_wbs_interfaces_ch : if g_use_data_chains(i) = '1' generate
wbs_ack_int(i) <= wbs_source_i(i).ack;
wbs_stall_int(i) <= wbs_source_i(i).stall;
wbs_err_int(i) <= wbs_source_i(i).err;
wbs_rty_int(i) <= wbs_source_i(i).rty;
wbs_source_o(i).adr <= wbs_adr_int(c_wbs_adr4_width*(i+1)-1 downto
c_wbs_adr4_width*i);
wbs_source_o(i).dat <= wbs_dat_int(c_wbs_dat16_width*(i+1)-1 downto
c_wbs_dat16_width*i);
wbs_source_o(i).sel <= wbs_sel_int(c_wbs_sel16_width*(i+1)-1 downto
c_wbs_sel16_width*i);
wbs_source_o(i).cyc <= wbs_cyc_int(i);
wbs_source_o(i).stb <= wbs_stb_int(i);
wbs_source_o(i).we <= wbs_we_int(i);
end generate;
end generate;
end rtl;
| lgpl-3.0 |
lerwys/bpm-sw-old-backup | hdl/ip_cores/pcie/ml605/ddr_v6/user_design/rtl/phy/phy_ck_iob.vhd | 1 | 8948 | --*****************************************************************************
-- (c) Copyright 2009 - 2010 Xilinx, Inc. All rights reserved.
--
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-- of Xilinx, Inc. and is protected under U.S. and
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--
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-- BUT NOT LIMITED TO WARRANTIES OF MERCHANTABILITY, NON-
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-- including negligence, or under any other theory of
-- liability) for any loss or damage of any kind or nature
-- related to, arising under or in connection with these
-- materials, including for any direct, or any indirect,
-- special, incidental, or consequential loss or damage
-- (including loss of data, profits, goodwill, or any type of
-- loss or damage suffered as a result of any action brought
-- by a third party) even if such damage or loss was
-- reasonably foreseeable or Xilinx had been advised of the
-- possibility of the same.
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-- CRITICAL APPLICATIONS
-- Xilinx products are not designed or intended to be fail-
-- safe, or for use in any application requiring fail-safe
-- performance, such as life-support or safety devices or
-- systems, Class III medical devices, nuclear facilities,
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-- other applications that could lead to death, personal
-- injury, or severe property or environmental damage
-- (individually and collectively, "Critical
-- Applications"). Customer assumes the sole risk and
-- liability of any use of Xilinx products in Critical
-- Applications, subject only to applicable laws and
-- regulations governing limitations on product liability.
--
-- THIS COPYRIGHT NOTICE AND DISCLAIMER MUST BE RETAINED AS
-- PART OF THIS FILE AT ALL TIMES.
--
--*****************************************************************************
-- ____ ____
-- / /\/ /
-- /___/ \ / Vendor: Xilinx
-- \ \ \/ Version: 3.92
-- \ \ Application: MIG
-- / / Filename: phy_ck_iob.vhd
-- /___/ /\ Date Last Modified: $Date: 2011/06/02 07:18:12 $
-- \ \ / \ Date Created: Aug 03 2009
-- \___\/\___\
--
--Device: Virtex-6
--Design Name: DDR3 SDRAM
--Purpose:
-- Clock forwarding to memory
--Reference:
--Revision History:
--*****************************************************************************
--
--******************************************************************************
--**$Id: phy_ck_iob.vhd,v 1.1 2011/06/02 07:18:12 mishra Exp $
--**$Date: 2011/06/02 07:18:12 $
--**$Author: mishra $
--**$Revision: 1.1 $
--**$Source: /devl/xcs/repo/env/Databases/ip/src2/O/mig_v3_9/data/dlib/virtex6/ddr3_sdram/vhdl/rtl/phy/phy_ck_iob.vhd,v $
--******************************************************************************
library unisim;
use unisim.vcomponents.all;
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.numeric_std.all;
entity phy_ck_iob is
generic (
TCQ : integer := 100; -- clk->out delay (sim only)
WRLVL : string := "OFF"; -- Enable write leveling
DRAM_TYPE : string := "DDR3"; -- Memory I/F type: "DDR3", "DDR2"
REFCLK_FREQ : real := 300.0; -- IODELAY Reference Clock freq (MHz)
IODELAY_GRP : string := "IODELAY_MIG" -- May be assigned unique name when mult IP cores in design
);
port (
clk_mem : in std_logic; -- full rate core clock
clk : in std_logic; -- half rate core clock
rst : in std_logic; -- half rate core clk reset
ddr_ck_p : out std_logic; -- forwarded diff. clock to memory
ddr_ck_n : out std_logic -- forwarded diff. clock to memory
);
end phy_ck_iob;
architecture trans of phy_ck_iob is
signal ck_p_odelay : std_logic;
signal ck_p_oq : std_logic;
signal ck_p_out : std_logic;
attribute IODELAY_GROUP : string;
begin
--*****************************************************************
-- Note on generation of Control/Address signals - there are
-- several possible configurations that affect the configuration
-- of the OSERDES and possible ODELAY for each output (this will
-- also affect the CK/CK# outputs as well
-- 1. DDR3, write-leveling: This is the simplest case. Use
-- OSERDES without the ODELAY. Initially clock/control/address
-- will be offset coming out of FPGA from DQ/DQS, but DQ/DQS
-- will be adjusted so that DQS-CK alignment is established
-- 2. DDR2 or DDR3 (no write-leveling): Both DQS and DQ will use
-- ODELAY to delay output of OSERDES. To match this,
-- CK/control/address must also delay their outputs using ODELAY
-- (with delay = 0)
--*****************************************************************
u_obuf_ck : OBUFDS
port map (
o => ddr_ck_p,
ob => ddr_ck_n,
i => ck_p_out
);
u_oserdes_ck_p : OSERDESE1
generic map (
data_rate_oq => "DDR",
data_rate_tq => "BUF",
data_width => 4,
ddr3_data => 0,
init_oq => '0',
init_tq => '0',
interface_type => "DEFAULT",
odelay_used => 0,
serdes_mode => "MASTER",
srval_oq => '0',
srval_tq => '0',
tristate_width => 1
)
port map (
ocbextend => open,
ofb => open,
oq => ck_p_oq,
shiftout1 => open,
shiftout2 => open,
tq => open,
clk => clk_mem,
clkdiv => clk,
clkperf => 'Z',
clkperfdelay => 'Z',
d1 => '0',
d2 => '1',
d3 => '0',
d4 => '1',
d5 => 'Z',
d6 => 'Z',
odv => '0',
oce => '1',
rst => rst,
-- Connect SHIFTIN1, SHIFTIN2 to 0 for simulation purposes
-- (for all other OSERDES used in design, these are no-connects):
-- ensures that CK/CK# outputs are not X at start of simulation
-- Certain DDR2 memory models may require that CK/CK# be valid
-- throughout simulation
shiftin1 => '0',
shiftin2 => '0',
t1 => '0',
t2 => '0',
t3 => '0',
t4 => '0',
tfb => open,
tce => '1',
wc => '0'
);
gen_ck_wrlvl: if ((DRAM_TYPE = "DDR3") and (WRLVL = "ON")) generate
--*******************************************************
-- CASE1: DDR3, write-leveling
--*******************************************************
ck_p_out <= ck_p_oq;
end generate;
gen_ck_nowrlvl : if ( not(DRAM_TYPE = "DDR3") or not(WRLVL = "ON")) generate
attribute IODELAY_GROUP of u_iodelay_ck_p : label is IODELAY_GRP;
--*******************************************************
-- CASE2: No write leveling (DDR2 or DDR3)
--*******************************************************
begin
ck_p_out <= ck_p_odelay;
u_iodelay_ck_p : IODELAYE1
generic map (
cinvctrl_sel => FALSE,
delay_src => "O",
high_performance_mode => TRUE,
idelay_type => "FIXED",
idelay_value => 0,
odelay_type => "FIXED",
odelay_value => 0,
refclk_frequency => REFCLK_FREQ,
signal_pattern => "CLOCK"
)
port map (
dataout => ck_p_odelay,
c => '0',
ce => '0',
datain => 'Z',
idatain => 'Z',
inc => '0',
odatain => ck_p_oq,
rst => '0',
t => 'Z',
cntvaluein => "ZZZZZ",
cntvalueout => open,
clkin => 'Z',
cinvctrl => '0'
);
end generate;
end trans;
| lgpl-3.0 |
fpga-logi/logi-hard | hdl/control/encoder_interface.vhd | 2 | 6974 | ----------------------------------------------------------------------------------
-- Company:
-- Engineer:
--
-- Create Date: 13:51:59 05/12/2014
-- Design Name:
-- Module Name: encoder_interface - Behavioral
-- Project Name:
-- Target Devices:
-- Tool versions:
-- Description:
--
-- Dependencies:
--
-- Revision:
-- Revision 0.01 - File Created
-- Additional Comments:
--
----------------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
use IEEE.NUMERIC_STD.ALL;
-- Uncomment the following library declaration if using
-- arithmetic functions with Signed or Unsigned values
--
-- Uncomment the following library declaration if instantiating
-- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;
entity encoder_interface is
generic(FREQ_DIV : positive := 100; SINGLE_CHANNEL : boolean := true);
port(
clk, reset : in std_logic ;
channel_a, channel_b : in std_logic;
period : out std_logic_vector(15 downto 0);
pv : out std_logic ;
count : out std_logic_vector(15 downto 0);
reset_count : in std_logic
);
end encoder_interface;
architecture Behavioral of encoder_interface is
constant DEBOUNCER_DIV : positive := 10 ;
type enc_states is (IDLE, A_H, B_H, A_L, B_L);
signal cur_state, next_state : enc_states ;
signal period_counter, period_latched, pulse_counter : std_logic_vector(15 downto 0);
signal divider_counter : std_logic_vector(15 downto 0);
signal end_div : std_logic ;
signal inc_counter, dec_counter, valid_cw, valid_ccw, latch_period : std_logic ;
signal channel_a_deb, channel_b_deb : std_logic ;
signal debouncer_counter : std_logic_vector(15 downto 0);
begin
-- simple debouncer
process(clk, reset)
begin
if reset = '1' then
debouncer_counter <= std_logic_vector(to_unsigned(DEBOUNCER_DIV, 16)) ;
elsif clk'event and clk = '1' then
if debouncer_counter = 0 then
debouncer_counter <= std_logic_vector(to_unsigned(DEBOUNCER_DIV, 16)) ;
else
debouncer_counter <= debouncer_counter - 1 ;
end if ;
end if ;
end process;
gen_sing : if SINGLE_CHANNEL = true generate
process(clk, reset)
begin
if reset = '1' then
channel_b_deb <= '0' ;
channel_a_deb <= '0' ;
elsif clk'event and clk = '1' then
if debouncer_counter = 0 then
channel_a_deb <= channel_a ;
channel_b_deb <= channel_a_deb;
end if ;
end if ;
end process ;
end generate ;
gen_no_sing : if SINGLE_CHANNEL = false generate
process(clk, reset)
begin
if reset = '1' then
channel_b_deb <= '0' ;
channel_a_deb <= '0' ;
elsif clk'event and clk = '1' then
if debouncer_counter = 0 then
channel_a_deb <= channel_a ;
channel_b_deb <= channel_b;
end if ;
end if ;
end process ;
end generate ;
-- end of debouncer
process(clk, reset)
begin
if reset = '1' then
cur_state <= IDLE ;
elsif clk'event and clk='1' then
cur_state <= next_state ;
end if ;
end process ;
process(cur_state, channel_a_deb, channel_b_deb)
begin
next_state <= cur_state ;
case cur_state is
when IDLE =>
if channel_a_deb = '1' and channel_b_deb='0' then
next_state <= A_H ;
end if ;
if channel_b_deb = '1' and channel_a_deb='0' then
next_state <= A_L ;
end if ;
when A_H =>
if channel_a_deb = '1' and channel_b_deb = '1' then
next_state <= B_H ;
end if ;
if channel_a_deb = '0' and channel_b_deb = '0' then
next_state <= IDLE ;
end if ;
when B_H =>
if channel_a_deb = '0' and channel_b_deb = '1' then
next_state <= A_L ;
end if ;
if channel_b_deb = '0' and channel_a_deb = '1' then
next_state <= A_H ;
end if ;
when A_L =>
if channel_a_deb = '0' and channel_b_deb = '0' then
next_state <= IDLE ;
end if ;
if channel_a_deb = '1' and channel_b_deb = '1' then
next_state <= B_H ;
end if ;
when others => next_state <= IDLE ;
end case ;
end process ;
inc_counter <= '1' when cur_state = IDLE and next_state = A_H else
'0' ;
dec_counter <= '1' when cur_state = A_H and next_state = IDLE else
'0' ;
latch_period <= '1' when cur_state = IDLE and channel_a_deb = '1' else
'1' when cur_state = IDLE and channel_b_deb = '1' else
'0' ;
process(clk, reset)
begin
if reset = '1' then
valid_cw <= '0' ;
valid_ccw <= '0' ;
elsif clk'event and clk='1' then
if cur_state = IDLE and channel_a_deb='1' then
valid_cw <= '1' ;
elsif cur_state = A_H and channel_a_deb='0' then
valid_cw <= '0' ;
elsif cur_state = B_H and channel_b_deb='0' then
valid_cw <= '0' ;
elsif cur_state = A_L and channel_a_deb='1' then
valid_cw <= '0' ;
elsif cur_state = IDLE and channel_b_deb='1' then
valid_cw <= '0' ;
end if ;
if cur_state = IDLE and channel_b_deb='1' then
valid_ccw <= '1' ;
elsif cur_state = A_L and channel_b_deb='0' then
valid_ccw <= '0' ;
elsif cur_state = B_H and channel_a_deb='0' then
valid_ccw <= '0' ;
elsif cur_state = A_H and channel_b_deb='1' then
valid_ccw <= '0' ;
elsif cur_state = IDLE and channel_a_deb='1' then
valid_ccw <= '0' ;
end if ;
end if ;
end process ;
process(clk, reset)
begin
if reset = '1' then
divider_counter <= (others => '0') ;
elsif clk'event and clk='1' then
if end_div = '1' then
divider_counter <= std_logic_vector(to_unsigned(FREQ_DIV-1, 16)) ;
else
divider_counter <= divider_counter - 1 ;
end if ;
end if ;
end process ;
end_div <= '1' when divider_counter = 0 else
'0' ;
process(clk, reset)
begin
if reset = '1' then
period_counter <= (others => '0') ;
elsif clk'event and clk='1' then
if latch_period = '1' then
period_counter <= (others => '0') ;
elsif end_div = '1' and period_counter /= X"7FFF" and period_counter /= X"8000" then
period_counter <= period_counter + 1 ;
end if ;
end if ;
end process ;
process(clk, reset)
begin
if reset = '1' then
period_latched <= (others => '0') ;
pv <= '0' ;
elsif clk'event and clk='1' then
if latch_period = '1' and ((valid_ccw = '1' and channel_b_deb='1') or (valid_cw = '1' and channel_a_deb='1') ) then
if valid_ccw = '0' and valid_cw = '1' then
period_latched <= period_counter ;
else
period_latched <= (NOT period_counter) + 1 ;
end if;
pv <= '1' ;
elsif period_counter = X"7FFF" or period_counter = X"8000" then
period_latched <= X"8000" ;
pv <= '1' ;
else
pv <= '0' ;
end if ;
end if ;
end process ;
process(clk, reset)
begin
if reset = '1' then
pulse_counter <= (others => '0') ;
elsif clk'event and clk='1' then
if reset_count = '1' then
pulse_counter <= (others => '0') ;
elsif inc_counter = '1' then
pulse_counter <= pulse_counter + 1 ;
elsif dec_counter = '1' then
pulse_counter <= pulse_counter - 1 ;
end if ;
end if ;
end process ;
period <= period_latched ;
count <= pulse_counter ;
end Behavioral;
| lgpl-3.0 |
fpga-logi/logi-hard | hdl/communication/logi_communication_pack.vhd | 2 | 924 | --
-- Package File Template
--
-- Purpose: This package defines supplemental types, subtypes,
-- constants, and functions
--
-- To use any of the example code shown below, uncomment the lines and modify as necessary
--
library IEEE;
use IEEE.STD_LOGIC_1164.all;
package logi_communication_pack is
component i2c_master is
generic(i2c_freq_hz : positive := 100_000;
clk_freq_hz : positive := 100_000_000);
port(
clk : in std_logic;
reset : in std_logic;
slave_addr : in std_logic_vector(6 downto 0 );
data_in : in std_logic_vector(7 downto 0 );
i2c_read : in std_logic;
i2c_write : in std_logic;
scl : inout std_logic;
sda : inout std_logic;
data_out : out std_logic_vector(7 downto 0 );
new_data : out std_logic ;
ack, nack, busy : out std_logic
);
end component;
end logi_communication_pack;
package body logi_communication_pack is
end logi_communication_pack;
| lgpl-3.0 |
lnls-dig/dsp-cores | hdl/modules/delta_sigma/delta_sigma.vhd | 1 | 19200 | -------------------------------------------------------------------------------
-- Title : Delta_sigma calculator
-- Project :
-------------------------------------------------------------------------------
-- File : delta_sigma.vhd
-- Author : aylons <aylons@LNLS190>
-- Company :
-- Created : 2014-05-16
-- Last update: 2016-05-09
-- Platform :
-- Standard : VHDL'93/02
-------------------------------------------------------------------------------
-- Description: This module gets a,b,c and d values and calculates X, Y, Q and
-- SUM.
-------------------------------------------------------------------------------
-- Copyright (c) 2014
-------------------------------------------------------------------------------
-- Revisions :
-- Date Version Author Description
-- 2014-05-16 1.0 aylons Created
-------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
library work;
use work.dsp_cores_pkg.all;
-------------------------------------------------------------------------------
entity ds_first_stage is
generic (
g_width : natural := 32
);
port(
a_i : in std_logic_vector(g_width-1 downto 0);
b_i : in std_logic_vector(g_width-1 downto 0);
c_i : in std_logic_vector(g_width-1 downto 0);
d_i : in std_logic_vector(g_width-1 downto 0);
clk_i : in std_logic;
valid_i : in std_logic;
valid_o : out std_logic;
ce_i : in std_logic;
x_o : out std_logic_vector(g_width-1 downto 0);
y_o : out std_logic_vector(g_width-1 downto 0);
q_o : out std_logic_vector(g_width-1 downto 0);
sum_o : out std_logic_vector(g_width-1 downto 0)
);
end entity ds_first_stage;
architecture behavioral of ds_first_stage is
signal diff_ab, diff_cd : signed(g_width-1 downto 0);
signal sum_ab, sum_cd : signed(g_width-1 downto 0);
signal valid_d0 : std_logic := '0';
begin
-- Using these formulas to calculate delta:
-- x = (a-b) - (c-d)
-- y = (a+b) - (c+d)
-- q = (a-b) + (c-d)
-- sum = a+b+c+d
stage1 : process(clk_i)
variable a, b, c, d : signed(g_width-1 downto 0);
begin
-- to avoid multiple stages of combinatorial logic, divide it between difference and sum.
-- Remeber signals are only updated at the end of process
if rising_edge(clk_i) then
if ce_i = '1' then
a := signed(a_i); b := signed(b_i); c := signed(c_i); d := signed(d_i);
-- First cycle
diff_ab <= a - b;
diff_cd <= c - d;
sum_ab <= a + b;
sum_cd <= c + d;
valid_d0 <= valid_i;
-- Second cycle
x_o <= std_logic_vector(diff_ab - diff_cd);
y_o <= std_logic_vector(sum_ab - sum_cd);
q_o <= std_logic_vector(diff_ab + diff_cd);
sum_o <= std_logic_vector(sum_ab + sum_cd);
valid_o <= valid_d0;
end if;
end if;
end process;
end architecture behavioral; --ds_first_stage
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
library work;
use work.dsp_cores_pkg.all;
entity ds_k_scaling is
generic (
g_width : natural := 32;
g_k_width : natural := 32
);
port(
x_i : in std_logic_vector(g_width-1 downto 0);
kx_i : in std_logic_vector(g_k_width-1 downto 0);
x_valid_i : in std_logic;
y_i : in std_logic_vector(g_width-1 downto 0);
ky_i : in std_logic_vector(g_k_width-1 downto 0);
y_valid_i : in std_logic;
q_i : in std_logic_vector(g_width-1 downto 0);
q_valid_i : in std_logic;
sum_i : in std_logic_vector(g_width-1 downto 0);
ksum_i : in std_logic_vector(g_k_width-1 downto 0);
sum_valid_i : in std_logic;
clk_i : in std_logic;
ce_i : in std_logic;
x_o : out std_logic_vector(g_width-1 downto 0);
y_o : out std_logic_vector(g_width-1 downto 0);
q_o : out std_logic_vector(g_width-1 downto 0);
sum_o : out std_logic_vector(g_width-1 downto 0);
valid_o : out std_logic
);
end entity ds_k_scaling;
architecture structural of ds_k_scaling is
signal x_pre, y_pre, q_pre, sum_pre : std_logic_vector(g_width-1 downto 0);
signal x_valid_int, y_valid_int, q_valid_int, sum_valid_int : std_logic_vector(0 downto 0);
signal x_valid_pre_int, y_valid_pre_int, q_valid_pre_int, sum_valid_pre_int : std_logic_vector(0 downto 0);
signal x_valid_pre, y_valid_pre, q_valid_pre, sum_valid_pre : std_logic;
signal x_valid : std_logic;
signal y_valid : std_logic;
signal q_valid : std_logic;
signal sum_valid : std_logic;
attribute keep : string;
attribute keep of x_pre, y_pre, sum_pre : signal is "true";
constant c_levels : natural := 7;
begin
-- Input registers from division
-- X pipeline
cmp_x_input : pipeline
generic map (
g_width => g_width,
g_depth => 1)
port map (
data_i => x_i,
clk_i => clk_i,
ce_i => ce_i,
data_o => x_pre);
x_valid_int(0) <= x_valid_i;
cmp_x_valid_input : pipeline
generic map (
g_width => 1,
g_depth => 1)
port map (
data_i => x_valid_int,
clk_i => clk_i,
ce_i => ce_i,
data_o => x_valid_pre_int);
x_valid_pre <= x_valid_pre_int(0);
-- Y pipeline
cmp_y_input : pipeline
generic map (
g_width => g_width,
g_depth => 1)
port map (
data_i => y_i,
clk_i => clk_i,
ce_i => ce_i,
data_o => y_pre);
y_valid_int(0) <= y_valid_i;
cmp_y_valid_input : pipeline
generic map (
g_width => 1,
g_depth => 1)
port map (
data_i => y_valid_int,
clk_i => clk_i,
ce_i => ce_i,
data_o => y_valid_pre_int);
y_valid_pre <= y_valid_pre_int(0);
-- Sum pipeline
cmp_sum_input : pipeline
generic map (
g_width => g_width,
g_depth => 1)
port map (
data_i => sum_i,
clk_i => clk_i,
ce_i => ce_i,
data_o => sum_pre);
sum_valid_int(0) <= sum_valid_i;
cmp_sum_valid_input : pipeline
generic map (
g_width => 1,
g_depth => 1)
port map (
data_i => sum_valid_int,
clk_i => clk_i,
ce_i => ce_i,
data_o => sum_valid_pre_int);
sum_valid_pre <= sum_valid_pre_int(0);
-- Q pipeline
cmp_q_input : pipeline
generic map (
g_width => g_width,
g_depth => 1)
port map (
data_i => q_i,
clk_i => clk_i,
ce_i => ce_i,
data_o => q_pre);
q_valid_int(0) <= q_valid_i;
cmp_q_valid_input : pipeline
generic map (
g_width => 1,
g_depth => 1)
port map (
data_i => q_valid_int,
clk_i => clk_i,
ce_i => ce_i,
data_o => q_valid_pre_int);
q_valid_pre <= q_valid_pre_int(0);
-- q is special: it won't be multiplied. So, it must be pipelined to level
-- the delay of the other signals
cmp_q_pipe : pipeline
generic map (
g_width => g_width,
g_depth => c_levels+2)
port map (
data_i => q_pre,
clk_i => clk_i,
ce_i => ce_i,
data_o => q_o);
cmp_mult_x : generic_multiplier
generic map (
g_a_width => g_width,
g_b_width => g_k_width,
g_signed => true,
g_p_width => g_width,
g_levels => c_levels)
port map (
a_i => x_pre,
b_i => kx_i,
valid_i => x_valid_pre,
p_o => x_o,
valid_o => x_valid,
ce_i => ce_i,
clk_i => clk_i,
rst_i => '0');
cmp_mult_y : generic_multiplier
generic map (
g_a_width => g_width,
g_b_width => g_k_width,
g_signed => true,
g_p_width => g_width,
g_levels => c_levels)
port map (
a_i => y_pre,
b_i => ky_i,
valid_i => y_valid_pre,
p_o => y_o,
valid_o => y_valid,
ce_i => ce_i,
clk_i => clk_i,
rst_i => '0');
cmp_mult_sum : generic_multiplier
generic map (
g_a_width => g_width,
g_b_width => g_k_width,
g_signed => true,
g_p_width => g_width,
g_levels => c_levels)
port map (
a_i => sum_pre,
b_i => ksum_i,
valid_i => sum_valid_pre,
p_o => sum_o,
valid_o => sum_valid,
ce_i => ce_i,
clk_i => clk_i,
rst_i => '0');
-- Output X, Y or Sum valid signal as the "valid_o"
valid_o <= x_valid;
end architecture structural; --ds_k_scaling
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
library work;
use work.dsp_cores_pkg.all;
use work.gencores_pkg.all;
entity ds_offset_scaling is
generic (
g_width : natural := 32;
g_precision : natural := 8;
g_offset_width : natural := 32;
g_offset_precision : natural := 0);
port(
clk_i : in std_logic;
ce_i : in std_logic;
x_i : in std_logic_vector(g_width-1 downto 0);
y_i : in std_logic_vector(g_width-1 downto 0);
q_i : in std_logic_vector(g_width-1 downto 0);
sum_i : in std_logic_vector(g_width-1 downto 0);
valid_i : in std_logic;
offset_x_i : in std_logic_vector(g_offset_width-1 downto 0);
offset_y_i : in std_logic_vector(g_offset_width-1 downto 0);
x_o : out std_logic_vector(g_width-1 downto 0);
y_o : out std_logic_vector(g_width-1 downto 0);
q_o : out std_logic_vector(g_width-1 downto 0);
sum_o : out std_logic_vector(g_width-1 downto 0);
valid_o : out std_logic);
end entity ds_offset_scaling;
architecture structural of ds_offset_scaling is
constant c_levels : natural := 2+1; -- 2 clock cycles for gc_big_adder2 + 1 for registering
signal offset_x_n : std_logic_vector(g_width-1 downto 0);
signal offset_x_shift : std_logic_vector(g_width-1 downto 0);
signal x_offset : std_logic_vector(g_width-1 downto 0);
signal x_offset_valid : std_logic;
signal x_offset_reg : std_logic_vector(g_width-1 downto 0);
signal x_offset_valid_reg : std_logic;
signal offset_y_n : std_logic_vector(g_width-1 downto 0);
signal offset_y_shift : std_logic_vector(g_width-1 downto 0);
signal y_offset : std_logic_vector(g_width-1 downto 0);
signal y_offset_valid : std_logic;
signal y_offset_reg : std_logic_vector(g_width-1 downto 0);
function f_shift_left_gen (arg : signed; count : integer) return signed is
variable v_count : natural := 0;
variable v_ret : signed(arg'range);
begin
if count >= 0 then
v_count := count;
v_ret := shift_left(arg, v_count);
else
v_count := -count;
v_ret := shift_right(arg, v_count);
end if;
return v_ret;
end f_shift_left_gen;
begin
-- q and sum won't be subtracted. So, it must be pipelined to level
-- the delay of the other signals
cmp_q_pipe : pipeline
generic map (
g_width => g_width,
g_depth => c_levels)
port map (
clk_i => clk_i,
ce_i => ce_i,
data_i => q_i,
data_o => q_o);
cmp_sum_pipe : pipeline
generic map (
g_width => g_width,
g_depth => c_levels)
port map (
clk_i => clk_i,
ce_i => ce_i,
data_i => sum_i,
data_o => sum_o);
----------------------------------
-- X Offset
----------------------------------
cmp_x_offset_adder : gc_big_adder2
generic map (
g_data_bits => g_width
)
port map (
clk_i => clk_i,
ce_i => ce_i,
stall_i => '0',
valid_i => valid_i,
a_i => x_i,
b_i => offset_x_n,
c_i => '1',
x2_o => x_offset,
c2x2_valid_o => x_offset_valid);
-- align decimal points
offset_x_shift <= std_logic_vector(f_shift_left_gen(signed(offset_x_i),
g_precision - g_offset_precision));
offset_x_n <= not offset_x_shift;
-- gc_big_adder2 outputs are unregistered. So register them.
p_x_offset_reg : process(clk_i)
begin
if rising_edge(clk_i) then
if ce_i = '1' then
x_offset_reg <= x_offset;
x_offset_valid_reg <= x_offset_valid;
end if;
end if;
end process;
x_o <= x_offset_reg;
valid_o <= x_offset_valid_reg;
----------------------------------
-- Y Offset
----------------------------------
cmp_y_offset_adder : gc_big_adder2
generic map (
g_data_bits => g_width
)
port map (
clk_i => clk_i,
ce_i => ce_i,
stall_i => '0',
valid_i => valid_i,
a_i => y_i,
b_i => offset_y_n,
c_i => '1',
x2_o => y_offset);
-- align decimal points
offset_y_shift <= std_logic_vector(f_shift_left_gen(signed(offset_y_i),
g_precision - g_offset_precision));
offset_y_n <= not offset_y_shift;
-- gc_big_adder2 outputs are unregistered. So register them.
p_y_offset_reg : process(clk_i)
begin
if rising_edge(clk_i) then
if ce_i = '1' then
y_offset_reg <= y_offset;
end if;
end if;
end process;
y_o <= y_offset_reg;
end architecture structural; --ds_offset_scaling
-------------------------------------------------------------------------------
-- Top level
-------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
library work;
use work.dsp_cores_pkg.all;
entity delta_sigma is
generic (
g_width : natural := 32;
g_k_width : natural := 24;
g_offset_width : natural := 32
);
port (
a_i : in std_logic_vector(g_width-1 downto 0);
b_i : in std_logic_vector(g_width-1 downto 0);
c_i : in std_logic_vector(g_width-1 downto 0);
d_i : in std_logic_vector(g_width-1 downto 0);
kx_i : in std_logic_vector(g_k_width-1 downto 0);
ky_i : in std_logic_vector(g_k_width-1 downto 0);
ksum_i : in std_logic_vector(g_k_width-1 downto 0);
offset_x_i : in std_logic_vector(g_offset_width-1 downto 0) := (others => '0');
offset_y_i : in std_logic_vector(g_offset_width-1 downto 0) := (others => '0');
clk_i : in std_logic;
ce_i : in std_logic;
valid_i : in std_logic;
valid_o : out std_logic;
rst_i : in std_logic;
x_o : out std_logic_vector(g_width-1 downto 0);
y_o : out std_logic_vector(g_width-1 downto 0);
q_o : out std_logic_vector(g_width-1 downto 0);
sum_o : out std_logic_vector(g_width-1 downto 0)
);
end entity delta_sigma;
-------------------------------------------------------------------------------
architecture str of delta_sigma is
signal x_pre : std_logic_vector(g_width-1 downto 0);
signal y_pre : std_logic_vector(g_width-1 downto 0);
signal q_pre : std_logic_vector(g_width-1 downto 0);
signal sigma : std_logic_vector(g_width-1 downto 0);
signal valid_pre : std_logic;
signal x_pos : std_logic_vector(g_width-1 downto 0);
signal x_rdo : std_logic;
signal y_pos : std_logic_vector(g_width-1 downto 0);
signal y_rdo : std_logic;
signal q_pos : std_logic_vector(g_width-1 downto 0);
signal q_rdo : std_logic;
signal x_scaled : std_logic_vector(g_width-1 downto 0);
signal y_scaled : std_logic_vector(g_width-1 downto 0);
signal q_scaled : std_logic_vector(g_width-1 downto 0);
signal sigma_scaled : std_logic_vector(g_width-1 downto 0);
signal valid_scaled : std_logic;
begin -- architecture str
cmp_first_stage : ds_first_stage
generic map (
g_width => g_width)
port map (
a_i => a_i,
b_i => b_i,
c_i => c_i,
d_i => d_i,
clk_i => clk_i,
valid_i => valid_i,
valid_o => valid_pre,
ce_i => ce_i,
x_o => x_pre,
y_o => y_pre,
q_o => q_pre,
sum_o => sigma);
-- x_pos, y_pos and q_pos are all G_PRECISION+1 bits width the
-- MSB being the sign bit and the decimal point right next to it.
--
-- Example: x31 . x30 x29 ... x0
--
-- sign bit = x31
-- decimal point = between x31 and x30
cmp_divider_x : div_fixedpoint
generic map (
G_DATAIN_WIDTH => g_width,
G_PRECISION => g_width-1)
port map (
clk_i => clk_i,
rst_i => rst_i,
ce_i => ce_i,
n_i => x_pre,
d_i => sigma,
q_o => x_pos,
r_o => open,
trg_i => valid_pre,
rdy_o => x_rdo,
err_o => open);
cmp_divider_y : div_fixedpoint
generic map (
G_DATAIN_WIDTH => g_width,
G_PRECISION => g_width-1)
port map (
clk_i => clk_i,
rst_i => rst_i,
ce_i => ce_i,
n_i => y_pre,
d_i => sigma,
q_o => y_pos,
r_o => open,
trg_i => valid_pre,
rdy_o => y_rdo,
err_o => open);
cmp_divider_q : div_fixedpoint
generic map (
G_DATAIN_WIDTH => g_width,
G_PRECISION => g_width-1)
port map (
clk_i => clk_i,
rst_i => rst_i,
ce_i => ce_i,
n_i => q_pre,
d_i => sigma,
q_o => q_pos,
r_o => open,
trg_i => valid_pre,
rdy_o => q_rdo,
err_o => open);
-- x, y and q are multipled by K factors which are
-- g_k_width bits (integer), so the decimal point
-- is shifted to the right by that same amount.
cmp_k_scaling : ds_k_scaling
generic map (
g_width => g_width,
g_k_width => g_k_width)
port map (
x_i => x_pos,
kx_i => kx_i,
x_valid_i => x_rdo,
y_i => y_pos,
ky_i => ky_i,
y_valid_i => y_rdo,
q_i => q_pos,
q_valid_i => q_rdo,
sum_i => sigma,
ksum_i => ksum_i,
sum_valid_i => valid_pre,
clk_i => clk_i,
ce_i => ce_i,
x_o => x_scaled,
y_o => y_scaled,
q_o => q_scaled,
sum_o => sigma_scaled,
valid_o => valid_scaled);
cmp_offset : ds_offset_scaling
generic map (
g_width => g_width,
g_precision => g_width-g_k_width,
g_offset_width => g_offset_width,
g_offset_precision => 0)
port map (
clk_i => clk_i,
ce_i => ce_i,
x_i => x_scaled,
y_i => y_scaled,
q_i => q_scaled,
sum_i => sigma_scaled,
valid_i => valid_scaled,
offset_x_i => offset_x_i,
offset_y_i => offset_y_i,
x_o => x_o,
y_o => y_o,
q_o => q_o,
sum_o => sum_o,
valid_o => valid_o);
end architecture str;
-------------------------------------------------------------------------------
| lgpl-3.0 |
lnls-dig/dsp-cores | hdl/platform/virtex6/chipscope/ila_1t_128d/chipscope_ila_1t_128d.vhd | 1 | 1094 | -------------------------------------------------------------------------------
-- Copyright (c) 2014 Xilinx, Inc.
-- All Rights Reserved
-------------------------------------------------------------------------------
-- ____ ____
-- / /\/ /
-- /___/ \ / Vendor : Xilinx
-- \ \ \/ Version : 13.4
-- \ \ Application: XILINX CORE Generator
-- / / Filename : chipscope_ila_1t_128d.vhd
-- /___/ /\ Timestamp : Thu Jun 26 12:57:05 BRT 2014
-- \ \ / \
-- \___\/\___\
--
-- Design Name: VHDL Synthesis Wrapper
-------------------------------------------------------------------------------
-- This wrapper is used to integrate with Project Navigator and PlanAhead
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY chipscope_ila_1t_128d IS
port (
CONTROL: inout std_logic_vector(35 downto 0);
CLK: in std_logic;
DATA: in std_logic_vector(127 downto 0);
TRIG0: in std_logic_vector(0 to 0));
END chipscope_ila_1t_128d;
ARCHITECTURE chipscope_ila_1t_128d_a OF chipscope_ila_1t_128d IS
BEGIN
END chipscope_ila_1t_128d_a;
| lgpl-3.0 |
lnls-dig/dsp-cores | models/blackboxes/fixed_dds.vhd | 2 | 4899 | -------------------------------------------------------------------------------
-- Title : Fixed sin-cos DDS
-- Project :
-------------------------------------------------------------------------------
-- File : fixed_dds.vhd
-- Author : aylons <aylons@LNLS190>
-- Company :
-- Created : 2014-03-07
-- Last update: 2014-03-07
-- Platform :
-- Standard : VHDL'93/02
-------------------------------------------------------------------------------
-- Description: Fixed frequency phase and quadrature DDS for use in tuned DDCs.
-------------------------------------------------------------------------------
-- Copyright (c) 2014
-------------------------------------------------------------------------------
-- Revisions :
-- Date Version Author Description
-- 2014-03-07 1.0 aylons Created
-------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
library UNISIM;
use UNISIM.vcomponents.all;
library work;
use work.genram_pkg.all;
-------------------------------------------------------------------------------
entity fixed_dds is
generic (
g_number_of_points : natural := 148;
g_output_width : natural := 24;
g_dither : boolean := false;
g_sin_file : string := "./dds_sin.ram";
g_cos_file : string := "./dds_cos.ram"
);
port (
clk_i : in std_logic;
ce_i : in std_logic;
rst_n_i : in std_logic;
sin_o : out std_logic_vector(g_output_width-1 downto 0);
cos_o : out std_logic_vector(g_output_width-1 downto 0)
);
end entity fixed_dds;
-------------------------------------------------------------------------------
architecture str of fixed_dds is
constant c_bus_size : natural := f_log2_size(g_number_of_points);
signal cur_address : std_logic_vector(c_bus_size-1 downto 0);
component generic_simple_dpram is
generic (
g_data_width : natural;
g_size : natural;
g_with_byte_enable : boolean;
g_addr_conflict_resolution : string;
g_init_file : string;
g_dual_clock : boolean);
port (
rst_n_i : in std_logic := '1';
clka_i : in std_logic;
bwea_i : in std_logic_vector((g_data_width+7)/8 -1 downto 0) := f_gen_dummy_vec('1', (g_data_width+7)/8);
wea_i : in std_logic;
aa_i : in std_logic_vector(c_bus_size-1 downto 0);
da_i : in std_logic_vector(g_data_width-1 downto 0);
clkb_i : in std_logic;
ab_i : in std_logic_vector(c_bus_size-1 downto 0);
qb_o : out std_logic_vector(g_data_width-1 downto 0));
end component generic_simple_dpram;
component lut_sweep is
generic (
g_bus_size : natural;
g_first_address : natural;
g_last_address : natural;
g_sweep_mode : string);
port (
rst_n_i : in std_logic;
clk_i : in std_logic;
ce_i : in std_logic;
address_o : out std_logic_vector(c_bus_size-1 downto 0));
end component lut_sweep;
begin -- architecture str
cmp_sin_lut : generic_simple_dpram
generic map (
g_data_width => g_output_width,
g_size => g_number_of_points,
g_with_byte_enable => false,
g_addr_conflict_resolution => "dont_care",
g_init_file => g_sin_file,
g_dual_clock => false
)
port map (
rst_n_i => rst_n_i,
clka_i => clk_i,
bwea_i => (others => '0'),
wea_i => '0',
aa_i => cur_address,
da_i => (others => '0'),
clkb_i => clk_i,
ab_i => cur_address,
qb_o => sin_o
);
cmp_cos_lut : generic_simple_dpram
generic map (
g_data_width => g_output_width,
g_size => g_number_of_points,
g_with_byte_enable => false,
g_addr_conflict_resolution => "dont_care",
g_init_file => g_cos_file,
g_dual_clock => false
)
port map (
rst_n_i => rst_n_i,
clka_i => clk_i,
bwea_i => (others => '0'),
wea_i => '0',
aa_i => cur_address,
da_i => (others => '0'),
clkb_i => clk_i,
ab_i => cur_address,
qb_o => cos_o
);
cmp_sweep : lut_sweep
generic map (
g_bus_size => c_bus_size,
g_first_address => 0,
g_last_address => g_number_of_points-1,
g_sweep_mode => "sawtooth")
port map (
rst_n_i => rst_n_i,
clk_i => clk_i,
ce_i => ce_i,
address_o => cur_address);
end architecture str;
-------------------------------------------------------------------------------
| lgpl-3.0 |
lnls-dig/dsp-cores | hdl/testbench/cic/wb_bpm_swap/wbgen/wb_bpm_swap_regs.vhd | 2 | 10271 | ---------------------------------------------------------------------------------------
-- Title : Wishbone slave core for BPM Swap Channels Interface Registers
---------------------------------------------------------------------------------------
-- File : wb_bpm_swap_regs.vhd
-- Author : auto-generated by wbgen2 from wb_bpm_swap.wb
-- Created : Thu Jul 20 14:33:08 2017
-- Standard : VHDL'87
---------------------------------------------------------------------------------------
-- THIS FILE WAS GENERATED BY wbgen2 FROM SOURCE FILE wb_bpm_swap.wb
-- DO NOT HAND-EDIT UNLESS IT'S ABSOLUTELY NECESSARY!
---------------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
use work.bpm_swap_wbgen2_pkg.all;
entity wb_bpm_swap_regs is
port (
rst_n_i : in std_logic;
clk_sys_i : in std_logic;
wb_adr_i : in std_logic_vector(0 downto 0);
wb_dat_i : in std_logic_vector(31 downto 0);
wb_dat_o : out std_logic_vector(31 downto 0);
wb_cyc_i : in std_logic;
wb_sel_i : in std_logic_vector(3 downto 0);
wb_stb_i : in std_logic;
wb_we_i : in std_logic;
wb_ack_o : out std_logic;
wb_stall_o : out std_logic;
fs_clk_i : in std_logic;
regs_i : in t_bpm_swap_in_registers;
regs_o : out t_bpm_swap_out_registers
);
end wb_bpm_swap_regs;
architecture syn of wb_bpm_swap_regs is
signal bpm_swap_ctrl_rst_int : std_logic ;
signal bpm_swap_ctrl_mode_int : std_logic_vector(1 downto 0);
signal bpm_swap_ctrl_mode_swb : std_logic ;
signal bpm_swap_ctrl_mode_swb_delay : std_logic ;
signal bpm_swap_ctrl_mode_swb_s0 : std_logic ;
signal bpm_swap_ctrl_mode_swb_s1 : std_logic ;
signal bpm_swap_ctrl_mode_swb_s2 : std_logic ;
signal bpm_swap_ctrl_swap_div_f_int : std_logic_vector(15 downto 0);
signal bpm_swap_ctrl_swap_div_f_swb : std_logic ;
signal bpm_swap_ctrl_swap_div_f_swb_delay : std_logic ;
signal bpm_swap_ctrl_swap_div_f_swb_s0 : std_logic ;
signal bpm_swap_ctrl_swap_div_f_swb_s1 : std_logic ;
signal bpm_swap_ctrl_swap_div_f_swb_s2 : std_logic ;
signal bpm_swap_dly_deswap_int : std_logic_vector(15 downto 0);
signal bpm_swap_dly_deswap_swb : std_logic ;
signal bpm_swap_dly_deswap_swb_delay : std_logic ;
signal bpm_swap_dly_deswap_swb_s0 : std_logic ;
signal bpm_swap_dly_deswap_swb_s1 : std_logic ;
signal bpm_swap_dly_deswap_swb_s2 : std_logic ;
signal ack_sreg : std_logic_vector(9 downto 0);
signal rddata_reg : std_logic_vector(31 downto 0);
signal wrdata_reg : std_logic_vector(31 downto 0);
signal bwsel_reg : std_logic_vector(3 downto 0);
signal rwaddr_reg : std_logic_vector(0 downto 0);
signal ack_in_progress : std_logic ;
signal wr_int : std_logic ;
signal rd_int : std_logic ;
signal allones : std_logic_vector(31 downto 0);
signal allzeros : std_logic_vector(31 downto 0);
begin
-- Some internal signals assignments. For (foreseen) compatibility with other bus standards.
wrdata_reg <= wb_dat_i;
bwsel_reg <= wb_sel_i;
rd_int <= wb_cyc_i and (wb_stb_i and (not wb_we_i));
wr_int <= wb_cyc_i and (wb_stb_i and wb_we_i);
allones <= (others => '1');
allzeros <= (others => '0');
--
-- Main register bank access process.
process (clk_sys_i, rst_n_i)
begin
if (rst_n_i = '0') then
ack_sreg <= "0000000000";
ack_in_progress <= '0';
rddata_reg <= "00000000000000000000000000000000";
bpm_swap_ctrl_rst_int <= '0';
bpm_swap_ctrl_mode_int <= "00";
bpm_swap_ctrl_mode_swb <= '0';
bpm_swap_ctrl_mode_swb_delay <= '0';
bpm_swap_ctrl_swap_div_f_int <= "0000000000000000";
bpm_swap_ctrl_swap_div_f_swb <= '0';
bpm_swap_ctrl_swap_div_f_swb_delay <= '0';
bpm_swap_dly_deswap_int <= "0000000000000000";
bpm_swap_dly_deswap_swb <= '0';
bpm_swap_dly_deswap_swb_delay <= '0';
elsif rising_edge(clk_sys_i) then
-- advance the ACK generator shift register
ack_sreg(8 downto 0) <= ack_sreg(9 downto 1);
ack_sreg(9) <= '0';
if (ack_in_progress = '1') then
if (ack_sreg(0) = '1') then
ack_in_progress <= '0';
else
bpm_swap_ctrl_mode_swb <= bpm_swap_ctrl_mode_swb_delay;
bpm_swap_ctrl_mode_swb_delay <= '0';
bpm_swap_ctrl_swap_div_f_swb <= bpm_swap_ctrl_swap_div_f_swb_delay;
bpm_swap_ctrl_swap_div_f_swb_delay <= '0';
bpm_swap_dly_deswap_swb <= bpm_swap_dly_deswap_swb_delay;
bpm_swap_dly_deswap_swb_delay <= '0';
end if;
else
if ((wb_cyc_i = '1') and (wb_stb_i = '1')) then
case rwaddr_reg(0) is
when '0' =>
if (wb_we_i = '1') then
bpm_swap_ctrl_rst_int <= wrdata_reg(0);
bpm_swap_ctrl_mode_int <= wrdata_reg(2 downto 1);
bpm_swap_ctrl_mode_swb <= '1';
bpm_swap_ctrl_mode_swb_delay <= '1';
bpm_swap_ctrl_swap_div_f_int <= wrdata_reg(23 downto 8);
bpm_swap_ctrl_swap_div_f_swb <= '1';
bpm_swap_ctrl_swap_div_f_swb_delay <= '1';
end if;
rddata_reg(0) <= bpm_swap_ctrl_rst_int;
rddata_reg(2 downto 1) <= bpm_swap_ctrl_mode_int;
rddata_reg(4 downto 3) <= regs_i.ctrl_reserved_i;
rddata_reg(23 downto 8) <= bpm_swap_ctrl_swap_div_f_int;
rddata_reg(5) <= 'X';
rddata_reg(6) <= 'X';
rddata_reg(7) <= 'X';
rddata_reg(24) <= 'X';
rddata_reg(25) <= 'X';
rddata_reg(26) <= 'X';
rddata_reg(27) <= 'X';
rddata_reg(28) <= 'X';
rddata_reg(29) <= 'X';
rddata_reg(30) <= 'X';
rddata_reg(31) <= 'X';
ack_sreg(3) <= '1';
ack_in_progress <= '1';
when '1' =>
if (wb_we_i = '1') then
bpm_swap_dly_deswap_int <= wrdata_reg(15 downto 0);
bpm_swap_dly_deswap_swb <= '1';
bpm_swap_dly_deswap_swb_delay <= '1';
end if;
rddata_reg(15 downto 0) <= bpm_swap_dly_deswap_int;
rddata_reg(31 downto 16) <= regs_i.dly_reserved_i;
ack_sreg(3) <= '1';
ack_in_progress <= '1';
when others =>
-- prevent the slave from hanging the bus on invalid address
ack_in_progress <= '1';
ack_sreg(0) <= '1';
end case;
end if;
end if;
end if;
end process;
-- Drive the data output bus
wb_dat_o <= rddata_reg;
-- Reset
regs_o.ctrl_rst_o <= bpm_swap_ctrl_rst_int;
-- Mode Input
-- asynchronous std_logic_vector register : Mode Input (type RW/RO, fs_clk_i <-> clk_sys_i)
process (fs_clk_i, rst_n_i)
begin
if (rst_n_i = '0') then
bpm_swap_ctrl_mode_swb_s0 <= '0';
bpm_swap_ctrl_mode_swb_s1 <= '0';
bpm_swap_ctrl_mode_swb_s2 <= '0';
regs_o.ctrl_mode_o <= "00";
elsif rising_edge(fs_clk_i) then
bpm_swap_ctrl_mode_swb_s0 <= bpm_swap_ctrl_mode_swb;
bpm_swap_ctrl_mode_swb_s1 <= bpm_swap_ctrl_mode_swb_s0;
bpm_swap_ctrl_mode_swb_s2 <= bpm_swap_ctrl_mode_swb_s1;
if ((bpm_swap_ctrl_mode_swb_s2 = '0') and (bpm_swap_ctrl_mode_swb_s1 = '1')) then
regs_o.ctrl_mode_o <= bpm_swap_ctrl_mode_int;
end if;
end if;
end process;
-- Reserved
-- Swap Divisor
-- asynchronous std_logic_vector register : Swap Divisor (type RW/RO, fs_clk_i <-> clk_sys_i)
process (fs_clk_i, rst_n_i)
begin
if (rst_n_i = '0') then
bpm_swap_ctrl_swap_div_f_swb_s0 <= '0';
bpm_swap_ctrl_swap_div_f_swb_s1 <= '0';
bpm_swap_ctrl_swap_div_f_swb_s2 <= '0';
regs_o.ctrl_swap_div_f_o <= "0000000000000000";
elsif rising_edge(fs_clk_i) then
bpm_swap_ctrl_swap_div_f_swb_s0 <= bpm_swap_ctrl_swap_div_f_swb;
bpm_swap_ctrl_swap_div_f_swb_s1 <= bpm_swap_ctrl_swap_div_f_swb_s0;
bpm_swap_ctrl_swap_div_f_swb_s2 <= bpm_swap_ctrl_swap_div_f_swb_s1;
if ((bpm_swap_ctrl_swap_div_f_swb_s2 = '0') and (bpm_swap_ctrl_swap_div_f_swb_s1 = '1')) then
regs_o.ctrl_swap_div_f_o <= bpm_swap_ctrl_swap_div_f_int;
end if;
end if;
end process;
-- Delay
-- asynchronous std_logic_vector register : Delay (type RW/RO, fs_clk_i <-> clk_sys_i)
process (fs_clk_i, rst_n_i)
begin
if (rst_n_i = '0') then
bpm_swap_dly_deswap_swb_s0 <= '0';
bpm_swap_dly_deswap_swb_s1 <= '0';
bpm_swap_dly_deswap_swb_s2 <= '0';
regs_o.dly_deswap_o <= "0000000000000000";
elsif rising_edge(fs_clk_i) then
bpm_swap_dly_deswap_swb_s0 <= bpm_swap_dly_deswap_swb;
bpm_swap_dly_deswap_swb_s1 <= bpm_swap_dly_deswap_swb_s0;
bpm_swap_dly_deswap_swb_s2 <= bpm_swap_dly_deswap_swb_s1;
if ((bpm_swap_dly_deswap_swb_s2 = '0') and (bpm_swap_dly_deswap_swb_s1 = '1')) then
regs_o.dly_deswap_o <= bpm_swap_dly_deswap_int;
end if;
end if;
end process;
-- Reserved
rwaddr_reg <= wb_adr_i;
wb_stall_o <= (not ack_sreg(0)) and (wb_stb_i and wb_cyc_i);
-- ACK signal generation. Just pass the LSB of ACK counter.
wb_ack_o <= ack_sreg(0);
end syn;
| lgpl-3.0 |
lnls-dig/dsp-cores | hdl/modules/clock_driver/conv_pkg.vhd | 1 | 54712 | -------------------------------------------------------------------
-- System Generator version 13.4 VHDL source file.
--
-- Copyright(C) 2011 by Xilinx, Inc. All rights reserved. This
-- text/file contains proprietary, confidential information of Xilinx,
-- Inc., is distributed under license from Xilinx, Inc., and may be used,
-- copied and/or disclosed only pursuant to the terms of a valid license
-- agreement with Xilinx, Inc. Xilinx hereby grants you a license to use
-- this text/file solely for design, simulation, implementation and
-- creation of design files limited to Xilinx devices or technologies.
-- Use with non-Xilinx devices or technologies is expressly prohibited
-- and immediately terminates your license unless covered by a separate
-- agreement.
--
-- Xilinx is providing this design, code, or information "as is" solely
-- for use in developing programs and solutions for Xilinx devices. By
-- providing this design, code, or information as one possible
-- implementation of this feature, application or standard, Xilinx is
-- making no representation that this implementation is free from any
-- claims of infringement. You are responsible for obtaining any rights
-- you may require for your implementation. Xilinx expressly disclaims
-- any warranty whatsoever with respect to the adequacy of the
-- implementation, including but not limited to warranties of
-- merchantability or fitness for a particular purpose.
--
-- Xilinx products are not intended for use in life support appliances,
-- devices, or systems. Use in such applications is expressly prohibited.
--
-- Any modifications that are made to the source code are done at the user's
-- sole risk and will be unsupported.
--
-- This copyright and support notice must be retained as part of this
-- text at all times. (c) Copyright 1995-2011 Xilinx, Inc. All rights
-- reserved.
-------------------------------------------------------------------
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all;
package conv_pkg is
constant simulating : boolean := false
-- synopsys translate_off
or true
-- synopsys translate_on
;
constant xlUnsigned : integer := 1;
constant xlSigned : integer := 2;
constant xlFloat : integer := 3;
constant xlWrap : integer := 1;
constant xlSaturate : integer := 2;
constant xlTruncate : integer := 1;
constant xlRound : integer := 2;
constant xlRoundBanker : integer := 3;
constant xlAddMode : integer := 1;
constant xlSubMode : integer := 2;
attribute black_box : boolean;
attribute syn_black_box : boolean;
attribute fpga_dont_touch: string;
attribute box_type : string;
attribute keep : string;
attribute syn_keep : boolean;
function std_logic_vector_to_unsigned(inp : std_logic_vector) return unsigned;
function unsigned_to_std_logic_vector(inp : unsigned) return std_logic_vector;
function std_logic_vector_to_signed(inp : std_logic_vector) return signed;
function signed_to_std_logic_vector(inp : signed) return std_logic_vector;
function unsigned_to_signed(inp : unsigned) return signed;
function signed_to_unsigned(inp : signed) return unsigned;
function pos(inp : std_logic_vector; arith : INTEGER) return boolean;
function all_same(inp: std_logic_vector) return boolean;
function all_zeros(inp: std_logic_vector) return boolean;
function is_point_five(inp: std_logic_vector) return boolean;
function all_ones(inp: std_logic_vector) return boolean;
function convert_type (inp : std_logic_vector; old_width, old_bin_pt,
old_arith, new_width, new_bin_pt, new_arith,
quantization, overflow : INTEGER)
return std_logic_vector;
function cast (inp : std_logic_vector; old_bin_pt,
new_width, new_bin_pt, new_arith : INTEGER)
return std_logic_vector;
function shift_division_result(quotient, fraction: std_logic_vector;
fraction_width, shift_value, shift_dir: INTEGER)
return std_logic_vector;
function shift_op (inp: std_logic_vector;
result_width, shift_value, shift_dir: INTEGER)
return std_logic_vector;
function vec_slice (inp : std_logic_vector; upper, lower : INTEGER)
return std_logic_vector;
function s2u_slice (inp : signed; upper, lower : INTEGER)
return unsigned;
function u2u_slice (inp : unsigned; upper, lower : INTEGER)
return unsigned;
function s2s_cast (inp : signed; old_bin_pt,
new_width, new_bin_pt : INTEGER)
return signed;
function u2s_cast (inp : unsigned; old_bin_pt,
new_width, new_bin_pt : INTEGER)
return signed;
function s2u_cast (inp : signed; old_bin_pt,
new_width, new_bin_pt : INTEGER)
return unsigned;
function u2u_cast (inp : unsigned; old_bin_pt,
new_width, new_bin_pt : INTEGER)
return unsigned;
function u2v_cast (inp : unsigned; old_bin_pt,
new_width, new_bin_pt : INTEGER)
return std_logic_vector;
function s2v_cast (inp : signed; old_bin_pt,
new_width, new_bin_pt : INTEGER)
return std_logic_vector;
function trunc (inp : std_logic_vector; old_width, old_bin_pt, old_arith,
new_width, new_bin_pt, new_arith : INTEGER)
return std_logic_vector;
function round_towards_inf (inp : std_logic_vector; old_width, old_bin_pt,
old_arith, new_width, new_bin_pt,
new_arith : INTEGER) return std_logic_vector;
function round_towards_even (inp : std_logic_vector; old_width, old_bin_pt,
old_arith, new_width, new_bin_pt,
new_arith : INTEGER) return std_logic_vector;
function max_signed(width : INTEGER) return std_logic_vector;
function min_signed(width : INTEGER) return std_logic_vector;
function saturation_arith(inp: std_logic_vector; old_width, old_bin_pt,
old_arith, new_width, new_bin_pt, new_arith
: INTEGER) return std_logic_vector;
function wrap_arith(inp: std_logic_vector; old_width, old_bin_pt,
old_arith, new_width, new_bin_pt, new_arith : INTEGER)
return std_logic_vector;
function fractional_bits(a_bin_pt, b_bin_pt: INTEGER) return INTEGER;
function integer_bits(a_width, a_bin_pt, b_width, b_bin_pt: INTEGER)
return INTEGER;
function sign_ext(inp : std_logic_vector; new_width : INTEGER)
return std_logic_vector;
function zero_ext(inp : std_logic_vector; new_width : INTEGER)
return std_logic_vector;
function zero_ext(inp : std_logic; new_width : INTEGER)
return std_logic_vector;
function extend_MSB(inp : std_logic_vector; new_width, arith : INTEGER)
return std_logic_vector;
function align_input(inp : std_logic_vector; old_width, delta, new_arith,
new_width: INTEGER)
return std_logic_vector;
function pad_LSB(inp : std_logic_vector; new_width: integer)
return std_logic_vector;
function pad_LSB(inp : std_logic_vector; new_width, arith : integer)
return std_logic_vector;
function max(L, R: INTEGER) return INTEGER;
function min(L, R: INTEGER) return INTEGER;
function "="(left,right: STRING) return boolean;
function boolean_to_signed (inp : boolean; width: integer)
return signed;
function boolean_to_unsigned (inp : boolean; width: integer)
return unsigned;
function boolean_to_vector (inp : boolean)
return std_logic_vector;
function std_logic_to_vector (inp : std_logic)
return std_logic_vector;
function integer_to_std_logic_vector (inp : integer; width, arith : integer)
return std_logic_vector;
function std_logic_vector_to_integer (inp : std_logic_vector; arith : integer)
return integer;
function std_logic_to_integer(constant inp : std_logic := '0')
return integer;
function bin_string_element_to_std_logic_vector (inp : string; width, index : integer)
return std_logic_vector;
function bin_string_to_std_logic_vector (inp : string)
return std_logic_vector;
function hex_string_to_std_logic_vector (inp : string; width : integer)
return std_logic_vector;
function makeZeroBinStr (width : integer) return STRING;
function and_reduce(inp: std_logic_vector) return std_logic;
-- synopsys translate_off
function is_binary_string_invalid (inp : string)
return boolean;
function is_binary_string_undefined (inp : string)
return boolean;
function is_XorU(inp : std_logic_vector)
return boolean;
function to_real(inp : std_logic_vector; bin_pt : integer; arith : integer)
return real;
function std_logic_to_real(inp : std_logic; bin_pt : integer; arith : integer)
return real;
function real_to_std_logic_vector (inp : real; width, bin_pt, arith : integer)
return std_logic_vector;
function real_string_to_std_logic_vector (inp : string; width, bin_pt, arith : integer)
return std_logic_vector;
constant display_precision : integer := 20;
function real_to_string (inp : real) return string;
function valid_bin_string(inp : string) return boolean;
function std_logic_vector_to_bin_string(inp : std_logic_vector) return string;
function std_logic_to_bin_string(inp : std_logic) return string;
function std_logic_vector_to_bin_string_w_point(inp : std_logic_vector; bin_pt : integer)
return string;
function real_to_bin_string(inp : real; width, bin_pt, arith : integer)
return string;
type stdlogic_to_char_t is array(std_logic) of character;
constant to_char : stdlogic_to_char_t := (
'U' => 'U',
'X' => 'X',
'0' => '0',
'1' => '1',
'Z' => 'Z',
'W' => 'W',
'L' => 'L',
'H' => 'H',
'-' => '-');
-- synopsys translate_on
end conv_pkg;
package body conv_pkg is
function std_logic_vector_to_unsigned(inp : std_logic_vector)
return unsigned
is
begin
return unsigned (inp);
end;
function unsigned_to_std_logic_vector(inp : unsigned)
return std_logic_vector
is
begin
return std_logic_vector(inp);
end;
function std_logic_vector_to_signed(inp : std_logic_vector)
return signed
is
begin
return signed (inp);
end;
function signed_to_std_logic_vector(inp : signed)
return std_logic_vector
is
begin
return std_logic_vector(inp);
end;
function unsigned_to_signed (inp : unsigned)
return signed
is
begin
return signed(std_logic_vector(inp));
end;
function signed_to_unsigned (inp : signed)
return unsigned
is
begin
return unsigned(std_logic_vector(inp));
end;
function pos(inp : std_logic_vector; arith : INTEGER)
return boolean
is
constant width : integer := inp'length;
variable vec : std_logic_vector(width-1 downto 0);
begin
vec := inp;
if arith = xlUnsigned then
return true;
else
if vec(width-1) = '0' then
return true;
else
return false;
end if;
end if;
return true;
end;
function max_signed(width : INTEGER)
return std_logic_vector
is
variable ones : std_logic_vector(width-2 downto 0);
variable result : std_logic_vector(width-1 downto 0);
begin
ones := (others => '1');
result(width-1) := '0';
result(width-2 downto 0) := ones;
return result;
end;
function min_signed(width : INTEGER)
return std_logic_vector
is
variable zeros : std_logic_vector(width-2 downto 0);
variable result : std_logic_vector(width-1 downto 0);
begin
zeros := (others => '0');
result(width-1) := '1';
result(width-2 downto 0) := zeros;
return result;
end;
function and_reduce(inp: std_logic_vector) return std_logic
is
variable result: std_logic;
constant width : integer := inp'length;
variable vec : std_logic_vector(width-1 downto 0);
begin
vec := inp;
result := vec(0);
if width > 1 then
for i in 1 to width-1 loop
result := result and vec(i);
end loop;
end if;
return result;
end;
function all_same(inp: std_logic_vector) return boolean
is
variable result: boolean;
constant width : integer := inp'length;
variable vec : std_logic_vector(width-1 downto 0);
begin
vec := inp;
result := true;
if width > 0 then
for i in 1 to width-1 loop
if vec(i) /= vec(0) then
result := false;
end if;
end loop;
end if;
return result;
end;
function all_zeros(inp: std_logic_vector)
return boolean
is
constant width : integer := inp'length;
variable vec : std_logic_vector(width-1 downto 0);
variable zero : std_logic_vector(width-1 downto 0);
variable result : boolean;
begin
zero := (others => '0');
vec := inp;
-- synopsys translate_off
if (is_XorU(vec)) then
return false;
end if;
-- synopsys translate_on
if (std_logic_vector_to_unsigned(vec) = std_logic_vector_to_unsigned(zero)) then
result := true;
else
result := false;
end if;
return result;
end;
function is_point_five(inp: std_logic_vector)
return boolean
is
constant width : integer := inp'length;
variable vec : std_logic_vector(width-1 downto 0);
variable result : boolean;
begin
vec := inp;
-- synopsys translate_off
if (is_XorU(vec)) then
return false;
end if;
-- synopsys translate_on
if (width > 1) then
if ((vec(width-1) = '1') and (all_zeros(vec(width-2 downto 0)) = true)) then
result := true;
else
result := false;
end if;
else
if (vec(width-1) = '1') then
result := true;
else
result := false;
end if;
end if;
return result;
end;
function all_ones(inp: std_logic_vector)
return boolean
is
constant width : integer := inp'length;
variable vec : std_logic_vector(width-1 downto 0);
variable one : std_logic_vector(width-1 downto 0);
variable result : boolean;
begin
one := (others => '1');
vec := inp;
-- synopsys translate_off
if (is_XorU(vec)) then
return false;
end if;
-- synopsys translate_on
if (std_logic_vector_to_unsigned(vec) = std_logic_vector_to_unsigned(one)) then
result := true;
else
result := false;
end if;
return result;
end;
function full_precision_num_width(quantization, overflow, old_width,
old_bin_pt, old_arith,
new_width, new_bin_pt, new_arith : INTEGER)
return integer
is
variable result : integer;
begin
result := old_width + 2;
return result;
end;
function quantized_num_width(quantization, overflow, old_width, old_bin_pt,
old_arith, new_width, new_bin_pt, new_arith
: INTEGER)
return integer
is
variable right_of_dp, left_of_dp, result : integer;
begin
right_of_dp := max(new_bin_pt, old_bin_pt);
left_of_dp := max((new_width - new_bin_pt), (old_width - old_bin_pt));
result := (old_width + 2) + (new_bin_pt - old_bin_pt);
return result;
end;
function convert_type (inp : std_logic_vector; old_width, old_bin_pt,
old_arith, new_width, new_bin_pt, new_arith,
quantization, overflow : INTEGER)
return std_logic_vector
is
constant fp_width : integer :=
full_precision_num_width(quantization, overflow, old_width,
old_bin_pt, old_arith, new_width,
new_bin_pt, new_arith);
constant fp_bin_pt : integer := old_bin_pt;
constant fp_arith : integer := old_arith;
variable full_precision_result : std_logic_vector(fp_width-1 downto 0);
constant q_width : integer :=
quantized_num_width(quantization, overflow, old_width, old_bin_pt,
old_arith, new_width, new_bin_pt, new_arith);
constant q_bin_pt : integer := new_bin_pt;
constant q_arith : integer := old_arith;
variable quantized_result : std_logic_vector(q_width-1 downto 0);
variable result : std_logic_vector(new_width-1 downto 0);
begin
result := (others => '0');
full_precision_result := cast(inp, old_bin_pt, fp_width, fp_bin_pt,
fp_arith);
if (quantization = xlRound) then
quantized_result := round_towards_inf(full_precision_result,
fp_width, fp_bin_pt,
fp_arith, q_width, q_bin_pt,
q_arith);
elsif (quantization = xlRoundBanker) then
quantized_result := round_towards_even(full_precision_result,
fp_width, fp_bin_pt,
fp_arith, q_width, q_bin_pt,
q_arith);
else
quantized_result := trunc(full_precision_result, fp_width, fp_bin_pt,
fp_arith, q_width, q_bin_pt, q_arith);
end if;
if (overflow = xlSaturate) then
result := saturation_arith(quantized_result, q_width, q_bin_pt,
q_arith, new_width, new_bin_pt, new_arith);
else
result := wrap_arith(quantized_result, q_width, q_bin_pt, q_arith,
new_width, new_bin_pt, new_arith);
end if;
return result;
end;
function cast (inp : std_logic_vector; old_bin_pt, new_width,
new_bin_pt, new_arith : INTEGER)
return std_logic_vector
is
constant old_width : integer := inp'length;
constant left_of_dp : integer := (new_width - new_bin_pt)
- (old_width - old_bin_pt);
constant right_of_dp : integer := (new_bin_pt - old_bin_pt);
variable vec : std_logic_vector(old_width-1 downto 0);
variable result : std_logic_vector(new_width-1 downto 0);
variable j : integer;
begin
vec := inp;
for i in new_width-1 downto 0 loop
j := i - right_of_dp;
if ( j > old_width-1) then
if (new_arith = xlUnsigned) then
result(i) := '0';
else
result(i) := vec(old_width-1);
end if;
elsif ( j >= 0) then
result(i) := vec(j);
else
result(i) := '0';
end if;
end loop;
return result;
end;
function shift_division_result(quotient, fraction: std_logic_vector;
fraction_width, shift_value, shift_dir: INTEGER)
return std_logic_vector
is
constant q_width : integer := quotient'length;
constant f_width : integer := fraction'length;
constant vec_MSB : integer := q_width+f_width-1;
constant result_MSB : integer := q_width+fraction_width-1;
constant result_LSB : integer := vec_MSB-result_MSB;
variable vec : std_logic_vector(vec_MSB downto 0);
variable result : std_logic_vector(result_MSB downto 0);
begin
vec := ( quotient & fraction );
if shift_dir = 1 then
for i in vec_MSB downto 0 loop
if (i < shift_value) then
vec(i) := '0';
else
vec(i) := vec(i-shift_value);
end if;
end loop;
else
for i in 0 to vec_MSB loop
if (i > vec_MSB-shift_value) then
vec(i) := vec(vec_MSB);
else
vec(i) := vec(i+shift_value);
end if;
end loop;
end if;
result := vec(vec_MSB downto result_LSB);
return result;
end;
function shift_op (inp: std_logic_vector;
result_width, shift_value, shift_dir: INTEGER)
return std_logic_vector
is
constant inp_width : integer := inp'length;
constant vec_MSB : integer := inp_width-1;
constant result_MSB : integer := result_width-1;
constant result_LSB : integer := vec_MSB-result_MSB;
variable vec : std_logic_vector(vec_MSB downto 0);
variable result : std_logic_vector(result_MSB downto 0);
begin
vec := inp;
if shift_dir = 1 then
for i in vec_MSB downto 0 loop
if (i < shift_value) then
vec(i) := '0';
else
vec(i) := vec(i-shift_value);
end if;
end loop;
else
for i in 0 to vec_MSB loop
if (i > vec_MSB-shift_value) then
vec(i) := vec(vec_MSB);
else
vec(i) := vec(i+shift_value);
end if;
end loop;
end if;
result := vec(vec_MSB downto result_LSB);
return result;
end;
function vec_slice (inp : std_logic_vector; upper, lower : INTEGER)
return std_logic_vector
is
begin
return inp(upper downto lower);
end;
function s2u_slice (inp : signed; upper, lower : INTEGER)
return unsigned
is
begin
return unsigned(vec_slice(std_logic_vector(inp), upper, lower));
end;
function u2u_slice (inp : unsigned; upper, lower : INTEGER)
return unsigned
is
begin
return unsigned(vec_slice(std_logic_vector(inp), upper, lower));
end;
function s2s_cast (inp : signed; old_bin_pt, new_width, new_bin_pt : INTEGER)
return signed
is
begin
return signed(cast(std_logic_vector(inp), old_bin_pt, new_width, new_bin_pt, xlSigned));
end;
function s2u_cast (inp : signed; old_bin_pt, new_width,
new_bin_pt : INTEGER)
return unsigned
is
begin
return unsigned(cast(std_logic_vector(inp), old_bin_pt, new_width, new_bin_pt, xlSigned));
end;
function u2s_cast (inp : unsigned; old_bin_pt, new_width,
new_bin_pt : INTEGER)
return signed
is
begin
return signed(cast(std_logic_vector(inp), old_bin_pt, new_width, new_bin_pt, xlUnsigned));
end;
function u2u_cast (inp : unsigned; old_bin_pt, new_width,
new_bin_pt : INTEGER)
return unsigned
is
begin
return unsigned(cast(std_logic_vector(inp), old_bin_pt, new_width, new_bin_pt, xlUnsigned));
end;
function u2v_cast (inp : unsigned; old_bin_pt, new_width,
new_bin_pt : INTEGER)
return std_logic_vector
is
begin
return cast(std_logic_vector(inp), old_bin_pt, new_width, new_bin_pt, xlUnsigned);
end;
function s2v_cast (inp : signed; old_bin_pt, new_width,
new_bin_pt : INTEGER)
return std_logic_vector
is
begin
return cast(std_logic_vector(inp), old_bin_pt, new_width, new_bin_pt, xlSigned);
end;
function boolean_to_signed (inp : boolean; width : integer)
return signed
is
variable result : signed(width - 1 downto 0);
begin
result := (others => '0');
if inp then
result(0) := '1';
else
result(0) := '0';
end if;
return result;
end;
function boolean_to_unsigned (inp : boolean; width : integer)
return unsigned
is
variable result : unsigned(width - 1 downto 0);
begin
result := (others => '0');
if inp then
result(0) := '1';
else
result(0) := '0';
end if;
return result;
end;
function boolean_to_vector (inp : boolean)
return std_logic_vector
is
variable result : std_logic_vector(1 - 1 downto 0);
begin
result := (others => '0');
if inp then
result(0) := '1';
else
result(0) := '0';
end if;
return result;
end;
function std_logic_to_vector (inp : std_logic)
return std_logic_vector
is
variable result : std_logic_vector(1 - 1 downto 0);
begin
result(0) := inp;
return result;
end;
function trunc (inp : std_logic_vector; old_width, old_bin_pt, old_arith,
new_width, new_bin_pt, new_arith : INTEGER)
return std_logic_vector
is
constant right_of_dp : integer := (old_bin_pt - new_bin_pt);
variable vec : std_logic_vector(old_width-1 downto 0);
variable result : std_logic_vector(new_width-1 downto 0);
begin
vec := inp;
if right_of_dp >= 0 then
if new_arith = xlUnsigned then
result := zero_ext(vec(old_width-1 downto right_of_dp), new_width);
else
result := sign_ext(vec(old_width-1 downto right_of_dp), new_width);
end if;
else
if new_arith = xlUnsigned then
result := zero_ext(pad_LSB(vec, old_width +
abs(right_of_dp)), new_width);
else
result := sign_ext(pad_LSB(vec, old_width +
abs(right_of_dp)), new_width);
end if;
end if;
return result;
end;
function round_towards_inf (inp : std_logic_vector; old_width, old_bin_pt,
old_arith, new_width, new_bin_pt, new_arith
: INTEGER)
return std_logic_vector
is
constant right_of_dp : integer := (old_bin_pt - new_bin_pt);
constant expected_new_width : integer := old_width - right_of_dp + 1;
variable vec : std_logic_vector(old_width-1 downto 0);
variable one_or_zero : std_logic_vector(new_width-1 downto 0);
variable truncated_val : std_logic_vector(new_width-1 downto 0);
variable result : std_logic_vector(new_width-1 downto 0);
begin
vec := inp;
if right_of_dp >= 0 then
if new_arith = xlUnsigned then
truncated_val := zero_ext(vec(old_width-1 downto right_of_dp),
new_width);
else
truncated_val := sign_ext(vec(old_width-1 downto right_of_dp),
new_width);
end if;
else
if new_arith = xlUnsigned then
truncated_val := zero_ext(pad_LSB(vec, old_width +
abs(right_of_dp)), new_width);
else
truncated_val := sign_ext(pad_LSB(vec, old_width +
abs(right_of_dp)), new_width);
end if;
end if;
one_or_zero := (others => '0');
if (new_arith = xlSigned) then
if (vec(old_width-1) = '0') then
one_or_zero(0) := '1';
end if;
if (right_of_dp >= 2) and (right_of_dp <= old_width) then
if (all_zeros(vec(right_of_dp-2 downto 0)) = false) then
one_or_zero(0) := '1';
end if;
end if;
if (right_of_dp >= 1) and (right_of_dp <= old_width) then
if vec(right_of_dp-1) = '0' then
one_or_zero(0) := '0';
end if;
else
one_or_zero(0) := '0';
end if;
else
if (right_of_dp >= 1) and (right_of_dp <= old_width) then
one_or_zero(0) := vec(right_of_dp-1);
end if;
end if;
if new_arith = xlSigned then
result := signed_to_std_logic_vector(std_logic_vector_to_signed(truncated_val) +
std_logic_vector_to_signed(one_or_zero));
else
result := unsigned_to_std_logic_vector(std_logic_vector_to_unsigned(truncated_val) +
std_logic_vector_to_unsigned(one_or_zero));
end if;
return result;
end;
function round_towards_even (inp : std_logic_vector; old_width, old_bin_pt,
old_arith, new_width, new_bin_pt, new_arith
: INTEGER)
return std_logic_vector
is
constant right_of_dp : integer := (old_bin_pt - new_bin_pt);
constant expected_new_width : integer := old_width - right_of_dp + 1;
variable vec : std_logic_vector(old_width-1 downto 0);
variable one_or_zero : std_logic_vector(new_width-1 downto 0);
variable truncated_val : std_logic_vector(new_width-1 downto 0);
variable result : std_logic_vector(new_width-1 downto 0);
begin
vec := inp;
if right_of_dp >= 0 then
if new_arith = xlUnsigned then
truncated_val := zero_ext(vec(old_width-1 downto right_of_dp),
new_width);
else
truncated_val := sign_ext(vec(old_width-1 downto right_of_dp),
new_width);
end if;
else
if new_arith = xlUnsigned then
truncated_val := zero_ext(pad_LSB(vec, old_width +
abs(right_of_dp)), new_width);
else
truncated_val := sign_ext(pad_LSB(vec, old_width +
abs(right_of_dp)), new_width);
end if;
end if;
one_or_zero := (others => '0');
if (right_of_dp >= 1) and (right_of_dp <= old_width) then
if (is_point_five(vec(right_of_dp-1 downto 0)) = false) then
one_or_zero(0) := vec(right_of_dp-1);
else
one_or_zero(0) := vec(right_of_dp);
end if;
end if;
if new_arith = xlSigned then
result := signed_to_std_logic_vector(std_logic_vector_to_signed(truncated_val) +
std_logic_vector_to_signed(one_or_zero));
else
result := unsigned_to_std_logic_vector(std_logic_vector_to_unsigned(truncated_val) +
std_logic_vector_to_unsigned(one_or_zero));
end if;
return result;
end;
function saturation_arith(inp: std_logic_vector; old_width, old_bin_pt,
old_arith, new_width, new_bin_pt, new_arith
: INTEGER)
return std_logic_vector
is
constant left_of_dp : integer := (old_width - old_bin_pt) -
(new_width - new_bin_pt);
variable vec : std_logic_vector(old_width-1 downto 0);
variable result : std_logic_vector(new_width-1 downto 0);
variable overflow : boolean;
begin
vec := inp;
overflow := true;
result := (others => '0');
if (new_width >= old_width) then
overflow := false;
end if;
if ((old_arith = xlSigned and new_arith = xlSigned) and (old_width > new_width)) then
if all_same(vec(old_width-1 downto new_width-1)) then
overflow := false;
end if;
end if;
if (old_arith = xlSigned and new_arith = xlUnsigned) then
if (old_width > new_width) then
if all_zeros(vec(old_width-1 downto new_width)) then
overflow := false;
end if;
else
if (old_width = new_width) then
if (vec(new_width-1) = '0') then
overflow := false;
end if;
end if;
end if;
end if;
if (old_arith = xlUnsigned and new_arith = xlUnsigned) then
if (old_width > new_width) then
if all_zeros(vec(old_width-1 downto new_width)) then
overflow := false;
end if;
else
if (old_width = new_width) then
overflow := false;
end if;
end if;
end if;
if ((old_arith = xlUnsigned and new_arith = xlSigned) and (old_width > new_width)) then
if all_same(vec(old_width-1 downto new_width-1)) then
overflow := false;
end if;
end if;
if overflow then
if new_arith = xlSigned then
if vec(old_width-1) = '0' then
result := max_signed(new_width);
else
result := min_signed(new_width);
end if;
else
if ((old_arith = xlSigned) and vec(old_width-1) = '1') then
result := (others => '0');
else
result := (others => '1');
end if;
end if;
else
if (old_arith = xlSigned) and (new_arith = xlUnsigned) then
if (vec(old_width-1) = '1') then
vec := (others => '0');
end if;
end if;
if new_width <= old_width then
result := vec(new_width-1 downto 0);
else
if new_arith = xlUnsigned then
result := zero_ext(vec, new_width);
else
result := sign_ext(vec, new_width);
end if;
end if;
end if;
return result;
end;
function wrap_arith(inp: std_logic_vector; old_width, old_bin_pt,
old_arith, new_width, new_bin_pt, new_arith : INTEGER)
return std_logic_vector
is
variable result : std_logic_vector(new_width-1 downto 0);
variable result_arith : integer;
begin
if (old_arith = xlSigned) and (new_arith = xlUnsigned) then
result_arith := xlSigned;
end if;
result := cast(inp, old_bin_pt, new_width, new_bin_pt, result_arith);
return result;
end;
function fractional_bits(a_bin_pt, b_bin_pt: INTEGER) return INTEGER is
begin
return max(a_bin_pt, b_bin_pt);
end;
function integer_bits(a_width, a_bin_pt, b_width, b_bin_pt: INTEGER)
return INTEGER is
begin
return max(a_width - a_bin_pt, b_width - b_bin_pt);
end;
function pad_LSB(inp : std_logic_vector; new_width: integer)
return STD_LOGIC_VECTOR
is
constant orig_width : integer := inp'length;
variable vec : std_logic_vector(orig_width-1 downto 0);
variable result : std_logic_vector(new_width-1 downto 0);
variable pos : integer;
constant pad_pos : integer := new_width - orig_width - 1;
begin
vec := inp;
pos := new_width-1;
if (new_width >= orig_width) then
for i in orig_width-1 downto 0 loop
result(pos) := vec(i);
pos := pos - 1;
end loop;
if pad_pos >= 0 then
for i in pad_pos downto 0 loop
result(i) := '0';
end loop;
end if;
end if;
return result;
end;
function sign_ext(inp : std_logic_vector; new_width : INTEGER)
return std_logic_vector
is
constant old_width : integer := inp'length;
variable vec : std_logic_vector(old_width-1 downto 0);
variable result : std_logic_vector(new_width-1 downto 0);
begin
vec := inp;
if new_width >= old_width then
result(old_width-1 downto 0) := vec;
if new_width-1 >= old_width then
for i in new_width-1 downto old_width loop
result(i) := vec(old_width-1);
end loop;
end if;
else
result(new_width-1 downto 0) := vec(new_width-1 downto 0);
end if;
return result;
end;
function zero_ext(inp : std_logic_vector; new_width : INTEGER)
return std_logic_vector
is
constant old_width : integer := inp'length;
variable vec : std_logic_vector(old_width-1 downto 0);
variable result : std_logic_vector(new_width-1 downto 0);
begin
vec := inp;
if new_width >= old_width then
result(old_width-1 downto 0) := vec;
if new_width-1 >= old_width then
for i in new_width-1 downto old_width loop
result(i) := '0';
end loop;
end if;
else
result(new_width-1 downto 0) := vec(new_width-1 downto 0);
end if;
return result;
end;
function zero_ext(inp : std_logic; new_width : INTEGER)
return std_logic_vector
is
variable result : std_logic_vector(new_width-1 downto 0);
begin
result(0) := inp;
for i in new_width-1 downto 1 loop
result(i) := '0';
end loop;
return result;
end;
function extend_MSB(inp : std_logic_vector; new_width, arith : INTEGER)
return std_logic_vector
is
constant orig_width : integer := inp'length;
variable vec : std_logic_vector(orig_width-1 downto 0);
variable result : std_logic_vector(new_width-1 downto 0);
begin
vec := inp;
if arith = xlUnsigned then
result := zero_ext(vec, new_width);
else
result := sign_ext(vec, new_width);
end if;
return result;
end;
function pad_LSB(inp : std_logic_vector; new_width, arith: integer)
return STD_LOGIC_VECTOR
is
constant orig_width : integer := inp'length;
variable vec : std_logic_vector(orig_width-1 downto 0);
variable result : std_logic_vector(new_width-1 downto 0);
variable pos : integer;
begin
vec := inp;
pos := new_width-1;
if (arith = xlUnsigned) then
result(pos) := '0';
pos := pos - 1;
else
result(pos) := vec(orig_width-1);
pos := pos - 1;
end if;
if (new_width >= orig_width) then
for i in orig_width-1 downto 0 loop
result(pos) := vec(i);
pos := pos - 1;
end loop;
if pos >= 0 then
for i in pos downto 0 loop
result(i) := '0';
end loop;
end if;
end if;
return result;
end;
function align_input(inp : std_logic_vector; old_width, delta, new_arith,
new_width: INTEGER)
return std_logic_vector
is
variable vec : std_logic_vector(old_width-1 downto 0);
variable padded_inp : std_logic_vector((old_width + delta)-1 downto 0);
variable result : std_logic_vector(new_width-1 downto 0);
begin
vec := inp;
if delta > 0 then
padded_inp := pad_LSB(vec, old_width+delta);
result := extend_MSB(padded_inp, new_width, new_arith);
else
result := extend_MSB(vec, new_width, new_arith);
end if;
return result;
end;
function max(L, R: INTEGER) return INTEGER is
begin
if L > R then
return L;
else
return R;
end if;
end;
function min(L, R: INTEGER) return INTEGER is
begin
if L < R then
return L;
else
return R;
end if;
end;
function "="(left,right: STRING) return boolean is
begin
if (left'length /= right'length) then
return false;
else
test : for i in 1 to left'length loop
if left(i) /= right(i) then
return false;
end if;
end loop test;
return true;
end if;
end;
-- synopsys translate_off
function is_binary_string_invalid (inp : string)
return boolean
is
variable vec : string(1 to inp'length);
variable result : boolean;
begin
vec := inp;
result := false;
for i in 1 to vec'length loop
if ( vec(i) = 'X' ) then
result := true;
end if;
end loop;
return result;
end;
function is_binary_string_undefined (inp : string)
return boolean
is
variable vec : string(1 to inp'length);
variable result : boolean;
begin
vec := inp;
result := false;
for i in 1 to vec'length loop
if ( vec(i) = 'U' ) then
result := true;
end if;
end loop;
return result;
end;
function is_XorU(inp : std_logic_vector)
return boolean
is
constant width : integer := inp'length;
variable vec : std_logic_vector(width-1 downto 0);
variable result : boolean;
begin
vec := inp;
result := false;
for i in 0 to width-1 loop
if (vec(i) = 'U') or (vec(i) = 'X') then
result := true;
end if;
end loop;
return result;
end;
function to_real(inp : std_logic_vector; bin_pt : integer; arith : integer)
return real
is
variable vec : std_logic_vector(inp'length-1 downto 0);
variable result, shift_val, undefined_real : real;
variable neg_num : boolean;
begin
vec := inp;
result := 0.0;
neg_num := false;
if vec(inp'length-1) = '1' then
neg_num := true;
end if;
for i in 0 to inp'length-1 loop
if vec(i) = 'U' or vec(i) = 'X' then
return undefined_real;
end if;
if arith = xlSigned then
if neg_num then
if vec(i) = '0' then
result := result + 2.0**i;
end if;
else
if vec(i) = '1' then
result := result + 2.0**i;
end if;
end if;
else
if vec(i) = '1' then
result := result + 2.0**i;
end if;
end if;
end loop;
if arith = xlSigned then
if neg_num then
result := result + 1.0;
result := result * (-1.0);
end if;
end if;
shift_val := 2.0**(-1*bin_pt);
result := result * shift_val;
return result;
end;
function std_logic_to_real(inp : std_logic; bin_pt : integer; arith : integer)
return real
is
variable result : real := 0.0;
begin
if inp = '1' then
result := 1.0;
end if;
if arith = xlSigned then
assert false
report "It doesn't make sense to convert a 1 bit number to a signed real.";
end if;
return result;
end;
-- synopsys translate_on
function integer_to_std_logic_vector (inp : integer; width, arith : integer)
return std_logic_vector
is
variable result : std_logic_vector(width-1 downto 0);
variable unsigned_val : unsigned(width-1 downto 0);
variable signed_val : signed(width-1 downto 0);
begin
if (arith = xlSigned) then
signed_val := to_signed(inp, width);
result := signed_to_std_logic_vector(signed_val);
else
unsigned_val := to_unsigned(inp, width);
result := unsigned_to_std_logic_vector(unsigned_val);
end if;
return result;
end;
function std_logic_vector_to_integer (inp : std_logic_vector; arith : integer)
return integer
is
constant width : integer := inp'length;
variable unsigned_val : unsigned(width-1 downto 0);
variable signed_val : signed(width-1 downto 0);
variable result : integer;
begin
if (arith = xlSigned) then
signed_val := std_logic_vector_to_signed(inp);
result := to_integer(signed_val);
else
unsigned_val := std_logic_vector_to_unsigned(inp);
result := to_integer(unsigned_val);
end if;
return result;
end;
function std_logic_to_integer(constant inp : std_logic := '0')
return integer
is
begin
if inp = '1' then
return 1;
else
return 0;
end if;
end;
function makeZeroBinStr (width : integer) return STRING is
variable result : string(1 to width+3);
begin
result(1) := '0';
result(2) := 'b';
for i in 3 to width+2 loop
result(i) := '0';
end loop;
result(width+3) := '.';
return result;
end;
-- synopsys translate_off
function real_string_to_std_logic_vector (inp : string; width, bin_pt, arith : integer)
return std_logic_vector
is
variable result : std_logic_vector(width-1 downto 0);
begin
result := (others => '0');
return result;
end;
function real_to_std_logic_vector (inp : real; width, bin_pt, arith : integer)
return std_logic_vector
is
variable real_val : real;
variable int_val : integer;
variable result : std_logic_vector(width-1 downto 0) := (others => '0');
variable unsigned_val : unsigned(width-1 downto 0) := (others => '0');
variable signed_val : signed(width-1 downto 0) := (others => '0');
begin
real_val := inp;
int_val := integer(real_val * 2.0**(bin_pt));
if (arith = xlSigned) then
signed_val := to_signed(int_val, width);
result := signed_to_std_logic_vector(signed_val);
else
unsigned_val := to_unsigned(int_val, width);
result := unsigned_to_std_logic_vector(unsigned_val);
end if;
return result;
end;
-- synopsys translate_on
function valid_bin_string (inp : string)
return boolean
is
variable vec : string(1 to inp'length);
begin
vec := inp;
if (vec(1) = '0' and vec(2) = 'b') then
return true;
else
return false;
end if;
end;
function hex_string_to_std_logic_vector(inp: string; width : integer)
return std_logic_vector is
constant strlen : integer := inp'LENGTH;
variable result : std_logic_vector(width-1 downto 0);
variable bitval : std_logic_vector((strlen*4)-1 downto 0);
variable posn : integer;
variable ch : character;
variable vec : string(1 to strlen);
begin
vec := inp;
result := (others => '0');
posn := (strlen*4)-1;
for i in 1 to strlen loop
ch := vec(i);
case ch is
when '0' => bitval(posn downto posn-3) := "0000";
when '1' => bitval(posn downto posn-3) := "0001";
when '2' => bitval(posn downto posn-3) := "0010";
when '3' => bitval(posn downto posn-3) := "0011";
when '4' => bitval(posn downto posn-3) := "0100";
when '5' => bitval(posn downto posn-3) := "0101";
when '6' => bitval(posn downto posn-3) := "0110";
when '7' => bitval(posn downto posn-3) := "0111";
when '8' => bitval(posn downto posn-3) := "1000";
when '9' => bitval(posn downto posn-3) := "1001";
when 'A' | 'a' => bitval(posn downto posn-3) := "1010";
when 'B' | 'b' => bitval(posn downto posn-3) := "1011";
when 'C' | 'c' => bitval(posn downto posn-3) := "1100";
when 'D' | 'd' => bitval(posn downto posn-3) := "1101";
when 'E' | 'e' => bitval(posn downto posn-3) := "1110";
when 'F' | 'f' => bitval(posn downto posn-3) := "1111";
when others => bitval(posn downto posn-3) := "XXXX";
-- synopsys translate_off
ASSERT false
REPORT "Invalid hex value" SEVERITY ERROR;
-- synopsys translate_on
end case;
posn := posn - 4;
end loop;
if (width <= strlen*4) then
result := bitval(width-1 downto 0);
else
result((strlen*4)-1 downto 0) := bitval;
end if;
return result;
end;
function bin_string_to_std_logic_vector (inp : string)
return std_logic_vector
is
variable pos : integer;
variable vec : string(1 to inp'length);
variable result : std_logic_vector(inp'length-1 downto 0);
begin
vec := inp;
pos := inp'length-1;
result := (others => '0');
for i in 1 to vec'length loop
-- synopsys translate_off
if (pos < 0) and (vec(i) = '0' or vec(i) = '1' or vec(i) = 'X' or vec(i) = 'U') then
assert false
report "Input string is larger than output std_logic_vector. Truncating output.";
return result;
end if;
-- synopsys translate_on
if vec(i) = '0' then
result(pos) := '0';
pos := pos - 1;
end if;
if vec(i) = '1' then
result(pos) := '1';
pos := pos - 1;
end if;
-- synopsys translate_off
if (vec(i) = 'X' or vec(i) = 'U') then
result(pos) := 'U';
pos := pos - 1;
end if;
-- synopsys translate_on
end loop;
return result;
end;
function bin_string_element_to_std_logic_vector (inp : string; width, index : integer)
return std_logic_vector
is
constant str_width : integer := width + 4;
constant inp_len : integer := inp'length;
constant num_elements : integer := (inp_len + 1)/str_width;
constant reverse_index : integer := (num_elements-1) - index;
variable left_pos : integer;
variable right_pos : integer;
variable vec : string(1 to inp'length);
variable result : std_logic_vector(width-1 downto 0);
begin
vec := inp;
result := (others => '0');
if (reverse_index = 0) and (reverse_index < num_elements) and (inp_len-3 >= width) then
left_pos := 1;
right_pos := width + 3;
result := bin_string_to_std_logic_vector(vec(left_pos to right_pos));
end if;
if (reverse_index > 0) and (reverse_index < num_elements) and (inp_len-3 >= width) then
left_pos := (reverse_index * str_width) + 1;
right_pos := left_pos + width + 2;
result := bin_string_to_std_logic_vector(vec(left_pos to right_pos));
end if;
return result;
end;
-- synopsys translate_off
function std_logic_vector_to_bin_string(inp : std_logic_vector)
return string
is
variable vec : std_logic_vector(1 to inp'length);
variable result : string(vec'range);
begin
vec := inp;
for i in vec'range loop
result(i) := to_char(vec(i));
end loop;
return result;
end;
function std_logic_to_bin_string(inp : std_logic)
return string
is
variable result : string(1 to 3);
begin
result(1) := '0';
result(2) := 'b';
result(3) := to_char(inp);
return result;
end;
function std_logic_vector_to_bin_string_w_point(inp : std_logic_vector; bin_pt : integer)
return string
is
variable width : integer := inp'length;
variable vec : std_logic_vector(width-1 downto 0);
variable str_pos : integer;
variable result : string(1 to width+3);
begin
vec := inp;
str_pos := 1;
result(str_pos) := '0';
str_pos := 2;
result(str_pos) := 'b';
str_pos := 3;
for i in width-1 downto 0 loop
if (((width+3) - bin_pt) = str_pos) then
result(str_pos) := '.';
str_pos := str_pos + 1;
end if;
result(str_pos) := to_char(vec(i));
str_pos := str_pos + 1;
end loop;
if (bin_pt = 0) then
result(str_pos) := '.';
end if;
return result;
end;
function real_to_bin_string(inp : real; width, bin_pt, arith : integer)
return string
is
variable result : string(1 to width);
variable vec : std_logic_vector(width-1 downto 0);
begin
vec := real_to_std_logic_vector(inp, width, bin_pt, arith);
result := std_logic_vector_to_bin_string(vec);
return result;
end;
function real_to_string (inp : real) return string
is
variable result : string(1 to display_precision) := (others => ' ');
begin
result(real'image(inp)'range) := real'image(inp);
return result;
end;
-- synopsys translate_on
end conv_pkg;
| lgpl-3.0 |
lnls-dig/dsp-cores | hdl/modules/cordic_iter/cordic.vhd | 1 | 16978 | ----------------------------------------------------------------------------------
-- Engineer: Matthias Werner
-- Create Date: 23:53:29 06/26/2014
-- Module Name: cordic - Behavioral
-- Target Devices: tried for Virtex-5 and Virtex-6, other devices should be possible
----------------------------------------------------------------------------------
-- Description:
-- Conversion from rectangular to polar coordinates using CORDIC algorithm
-- GENERAL:
-- This is a serial algorithm designed to achieve low latency even at moderate clk frequencies.
-- Depending on the clk frequency, more than one iteration per clk can be executed,
-- controlled by the ITER_PER_CLK parameter. As it is a serial algorithm, a new input
-- value is allowed only every ..... clk cycles.
-- The algorithm will not allow to do all iterations in one clk cycle; even at very low clk
-- frequencies at least two clk cycles must be selected: NUM_ITER / ITER_PER_CLK must be > 1.
-- The "Cordic Factor" (0.607252935008881...) is not yet applied; this has to be done in an extra
-- step for the result "s_x_o" if necessary.
-- PRECISION:
-- The maximum precision for X, Y and phase is about 48 bits, limited by the precision
-- of the arctan tables which are generated using the double precision math library.
-- As the built-in arctan function offers only very limited precision, an extra arctan
-- function (not generally usable because of the limited argument range) was designed
-- using a Taylor series.
-- For a result to be precise to the last digit, the internal precision should be higher
-- than the output port bit width: for example XY_CALC_WID should be about X_OUT_WID + LOG2(NUM_ITER) + 1,
-- and PH_CALC_WID should be about PH_OUT_WID + LOG2(NUM_ITER) + 1.
-- Also the number of iterations NUM_ITER must be set appropriately: every iteration
-- will increase the precision of the phase output by about 1 bit and the precision of the
-- X output by about 2 bits. NUM_ITER can be rounded up to be an integer multiple of
-- ITER_PER_CLK.
-- Rounding can be selected by the parameter ROUNDING. The rounded value is not registered
-- again to save one clock cycle.
-- INPUT REGISTER:
-- An input register can be selected by USE_INREG = True, this adds an extra clk cycle.
-- OUTPUT REGISTER:
-- If ROUNDING = False, the result is registered.
-- If ROUNDING = True, an additional "add" operation behind the "raw" result register
-- executes the rounding, but no additional output register is implemented.
-- So the number of clk cycles appears the same with / without rounding.
-- CLOCK FREQUENCY:
-- This algorithm is not optimized for fastest clock speed with 1 iteration per clk cycle;
-- for this case, the Xilinx CORDIC IP-Core is faster.
-- For moderate clk frequencies (e.g. 180 MHz at 18 bit I/O width), 2 iterations per clk
-- cycle are possible; at 110 MHz even 4 iterations per clk can be achieved.
-- RECIPE:
-- Select input and output bit width XY_IN_WID, X_OUT_WID and PH_OUT_WID.
-- Select USE_INREG and ROUNDING.
-- Start with a "reasonable" NUM_ITER, then do the following two steps iteratively:
-- Set XY_CALC_WID = X_OUT_WID + LOG2(NUM_ITER) + 1, PH_CALC_WID = PH_OUT_WID + LOG2(NUM_ITER) + 1.
-- Set NUM_ITER = maximum (PH_CALC_WID, X_OUT_WID/2 + 3).
-- Try which maximum ITER_PER_CLK is possible with the given clk frequency;
-- round up NUM_ITER to be an integer multiple of ITER_PER_CLK;
-- make sure that NUM_ITER > ITER_PER_CLK.
-- If desired, do a fine tuning of XY_CALC_WID, PH_CALC_WID, NUM_ITER to
-- achieve the desired precision with the least number of clk cycles and / or
-- with the least FPGA resources; use the simulator to check the precision.
-- HINT:
-- For implementation (also for clock speed check), set parameters in file cordic.vhd;
-- for simulation, set parameters in your testbench
-------------------------------------------------------------------------------
-- C O P Y R I G H T N O T E :
-------------------------------------------------------------------------------
-- This file is free software: you can redistribute it and/or modify
-- it under the terms of the GNU Lesser General Public License as published by
-- the Free Software Foundation, either version 3 of the License, or
-- (at your option) any later version.
--
-- This code is distributed in the hope that it will be useful,
-- but WITHOUT ANY WARRANTY; without even the implied warranty of
-- MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
-- GNU Lesser General Public License for more details.
--
-- You should have received a copy of the GNU Lesser General Public License.
-- If not, see <http://www.gnu.org/licenses/>.
-- Copyright (c) 2015 Matthias Werner
-------------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.all;
use IEEE.math_real.all;
use IEEE.NUMERIC_STD.all;
entity cordic is
generic (XY_CALC_WID : positive := 32; -- Number of bits for internal X and Y calculation
XY_IN_WID : positive := 26; -- Number of bits for X an Y input ports
X_OUT_WID : positive := 26; -- Number of bits for X output port
PH_CALC_WID : positive := 30; -- Number of bits for internal phase calculation
PH_OUT_WID : positive := 24; -- Number of bits for phase output
NUM_ITER : positive := 24; -- Must be divisible by ITER_PER_CLK; NUM_ITER/ITER_PER_CLK > 1
ITER_PER_CLK : positive := 4; -- Iterations per clk cycle; NUM_ITER must be an integer multiple of
-- ... ITER_PER_CLK
USE_INREG : boolean := true; -- Use input register if True
USE_CE : boolean := true; -- Use clock enable input port "ce" if True
ROUNDING : boolean := true); -- Round results (without extra register)
port (clk : in std_logic; -- Clock
ce : in std_logic; -- Clock enable
b_start_in : in std_logic; -- s_x_in and s_y_in valid - 1 clk long
s_x_in : in signed (XY_IN_WID-1 downto 0); -- X input - must be valid when b_start_in = '1'
s_y_in : in signed (XY_IN_WID-1 downto 0); -- Y input - must be valid when b_start_in = '1'
s_x_o : out signed (X_OUT_WID-1 downto 0); -- X result; registered if ROUNDING = False, ...
-- ... Cordic Factor is not yet applied.
s_ph_o : out signed (PH_OUT_WID-1 downto 0); -- Phase result; registered if ROUNDING = False
b_rdy_o : out std_logic :='0'; -- Result valid
b_busy_o : out std_logic := '0'); -- Busy states (does not accept new data)
end cordic;
architecture Behavioral of cordic is
-- Parameters and constants derived from Generics
constant NUM_LOOPS : positive := NUM_ITER / ITER_PER_CLK;
constant TRAIL_ZEROES_XY : signed(XY_CALC_WID - XY_IN_WID - 3 downto 0) := (others => '0');
constant TRAIL_ZEROES_PH : signed (PH_CALC_WID-2 downto 0) := (others => '0');
-- ===================================================================
-- Calculate address width of phase table: CEIL(Log2(NUM_ITER/ITER_PER_CLK)
-- ===================================================================
function ceil_log2(arg : positive) return natural is
variable i_result_v : natural;
variable arg_m1_v : natural; -- arg-1 as variable
begin
i_result_v := 0;
arg_m1_v := arg-1;
for i in 1 to 31 loop
if arg_m1_v /= 0 then
i_result_v := i;
end if;
arg_m1_v := arg_m1_v / 2;
end loop;
return i_result_v;
end function;
-- Address width of phase table
constant TAB_AD_WID : positive := ceil_log2(NUM_ITER/ITER_PER_CLK);
-- ===================================================================
-- Signals
signal i_ix : integer range -1 to NUM_LOOPS := NUM_LOOPS-1;
signal s_x_reg : signed (XY_IN_WID-1 downto 0) := (others => '0'); -- Input register X
signal s_y_reg : signed (XY_IN_WID-1 downto 0) := (others => '0'); -- Input register Y
signal s_x_toCordic : signed (XY_CALC_WID-1 downto 0) := (others => '0');
signal s_y_toCordic : signed (XY_CALC_WID-1 downto 0) := (others => '0');
signal s_ph_toCordic : signed (PH_CALC_WID-1 downto 0) := (others => '0');
signal s_x_fromCordic : signed (XY_CALC_WID-1 downto 0);
signal s_y_fromCordic : signed (XY_CALC_WID-1 downto 0);
signal s_ph_fromCordic : signed (PH_CALC_WID-1 downto 0);
signal s_x_unrounded : signed (XY_CALC_WID-1 downto 0); -- Result x, not (yet) rounded
signal s_ph_unrounded : signed (PH_CALC_WID-1 downto 0); -- Result phase, not (yet) rounded
signal b_start_dly : std_logic := '0'; -- b_start_in delayed 1 clk
signal y_last_state_dly : boolean := true; -- Used to enable output registers
-------------------------------------------------------------
-- Function: Calculate CORDIC factor and assign to a constant
-------------------------------------------------------------
function calc_cordic_factor return real is
variable f_result : real;
begin
f_result := 1.0;
for i in 0 to NUM_LOOPS*ITER_PER_CLK-1 loop
f_result := f_result / sqrt(1.0 + 2.0**(-2*i)); -- 2**(int), not 2**(real) -> more precise!
end loop;
return f_result;
end function calc_cordic_factor;
-- CORDIC factor
constant f_cordic_factor : real := calc_cordic_factor;
---------------------------------------------------
begin
-------------------
-- Check parameters
-------------------
assert (XY_CALC_WID >= 3) and (XY_CALC_WID <= 56)
report "XY_CALC_WID must be within 3 .. 56"
severity failure;
assert (ROUNDING and (XY_CALC_WID > X_OUT_WID)) or (not ROUNDING and (XY_CALC_WID >= X_OUT_WID))
report "Required: XY_CALC_WID > X_OUT_WID if ROUNDING, XY_CALC_WID >= X_OUT_WID if NOT ROUNDING"
severity failure;
assert (XY_CALC_WID >= XY_IN_WID + 2)
report "Required: XY_CALC_WID >= XY_IN_WID + 2"
severity failure;
assert (PH_CALC_WID >= 2) and (PH_CALC_WID <= 56)
report "PH_CALC_WID must be within 2 .. 56"
severity failure;
assert (ROUNDING and (PH_CALC_WID > PH_OUT_WID)) or (not ROUNDING and (PH_CALC_WID >= PH_OUT_WID))
report "Required: PH_CALC_WID > PH_OUT_WID if ROUNDING, PH_CALC_WID >= PH_OUT_WID if NOT ROUNDING"
severity failure;
assert (NUM_ITER mod ITER_PER_CLK = 0)
report "NUM_ITER must be an integer multiple of ITER_PER_CLK"
severity failure;
assert (NUM_ITER / ITER_PER_CLK > 1)
report "Required: NUM_ITER / ITER_PER_CLK > 1"
severity failure;
--------------
-- clk process
--------------
proc_clk : process(clk)
-- Values directly from input ports or from input registers
variable s_x_v : signed (XY_IN_WID-1 downto 0);
variable s_y_v : signed (XY_IN_WID-1 downto 0);
-- Values with range reduced to quadrant 1 or 4
variable s_x_red_v : signed (XY_IN_WID-1 downto 0); -- @ MSB is always '0' here -> always unsigned
variable s_y_red_v : signed (XY_IN_WID-1 downto 0);
-- Other variables
variable b_ph_msb_v : std_logic;
variable b_new_iter_v : std_logic;
variable y_last_state_v : boolean := false;
variable v_busy : boolean := false; -- marks if core is busy
begin
if rising_edge(clk) then
if ((ce = '1') or not USE_CE) then -- With clock enable if USE_CE is True
-- Delayed start signal
b_start_dly <= b_start_in;
-- Decide if new value for iteration loop from inputs, not from last iteration
if USE_INREG then
b_new_iter_v := b_start_dly;
else
b_new_iter_v := b_start_in;
end if;
-- Index counter
if b_new_iter_v = '1' then
i_ix <= 0;
elsif i_ix < NUM_LOOPS-1 then
i_ix <= i_ix + 1;
end if;
-- Input registers
s_x_reg <= s_x_in;
s_y_reg <= s_y_in;
-- Use input registers or not
if USE_INREG then
s_x_v := s_x_reg;
s_y_v := s_y_reg;
else
s_x_v := s_x_in;
s_y_v := s_y_in;
end if;
-- Range reduction to right plane (+/- PI/2)
if s_x_v(s_x_v'high) = '1' then
s_x_red_v := - s_x_v;
s_y_red_v := - s_y_v;
b_ph_msb_v := '1'; -- MSB of phase
else
s_x_red_v := s_x_v;
s_y_red_v := s_y_v;
b_ph_msb_v := '0';
end if;
-- Control CORDIC iterations
if b_new_iter_v = '1' then
-- Input to CORDIC from input port
s_x_toCordic <= resize(s_x_red_v, s_x_red_v'length+2) & TRAIL_ZEROES_XY;
s_y_toCordic <= resize(s_y_red_v, s_x_red_v'length+2) & TRAIL_ZEROES_XY;
s_ph_toCordic <= b_ph_msb_v & TRAIL_ZEROES_PH;
else
-- Input to CORDIC from last CORDIC output
s_x_toCordic <= s_x_fromCordic;
s_y_toCordic <= s_y_fromCordic;
s_ph_toCordic <= s_ph_fromCordic;
end if;
-- Prepare enable for output registers
y_last_state_v := (i_ix = NUM_LOOPS-1);
y_last_state_dly <= y_last_state_v;
-- Results to register, ready flag
if y_last_state_v and not y_last_state_dly then
s_x_unrounded <= s_x_fromCordic;
s_ph_unrounded <= s_ph_fromCordic;
b_rdy_o <= '1';
else
b_rdy_o <= '0';
end if;
-- Mark busy between receiving b_start and reaching last state
if b_start_in = '1' or b_new_iter_v = '1' then
v_busy := true;
elsif y_last_state_v and v_busy then
v_busy := false;
end if;
-- cannot directly convert from boolean to std_logic
if v_busy = true then
b_busy_o <= '1';
else
b_busy_o <= '0';
end if;
end if;
end if;
end process;
-------------------------------------------------------------------------
-- Cut off protection digits and round if desired (without extra register
-------------------------------------------------------------------------
-- ROUNDING = True: Cut off protection digits and round
gen_round : if ROUNDING generate
begin
s_x_o <= s_x_unrounded(XY_CALC_WID-1 downto XY_CALC_WID - X_OUT_WID) -- @ result is unsigned
+ ('0' & s_x_unrounded(XY_CALC_WID - X_OUT_WID -1));
s_ph_o <= s_ph_unrounded(PH_CALC_WID-1 downto PH_CALC_WID - PH_OUT_WID)
+ ('0' & s_ph_unrounded(PH_CALC_WID - PH_OUT_WID -1));
end generate;
-- ROUNDING = False: Cut off protection digits but no round
gen_no_round : if not ROUNDING generate
begin
s_x_o <= s_x_unrounded(XY_CALC_WID-1 downto XY_CALC_WID - X_OUT_WID);
s_ph_o <= s_ph_unrounded(PH_CALC_WID-1 downto PH_CALC_WID - PH_OUT_WID);
end generate;
---------------------------------
-- Iterations for one clock cycle
---------------------------------
BLK_ITER : block
-- Signals to connect the iteration stages
type t_arr_xy is array(0 to ITER_PER_CLK) of signed(XY_CALC_WID-1 downto 0);
type t_arr_ph is array(0 to ITER_PER_CLK) of signed(PH_CALC_WID-1 downto 0);
signal s_x_i : t_arr_xy;
signal s_y_i : t_arr_xy;
signal s_ph_i : t_arr_ph;
signal u_loop_ix_raw : unsigned (TAB_AD_WID downto 0);
signal u_loop_ix : unsigned (TAB_AD_WID-1 downto 0);
begin
-- Loop index (convert to unsigned in two steps to avoid truncate warning when ...
-- i_ix = 2**TAB_AD_WID after the last iteration)
u_loop_ix_raw <= to_unsigned(i_ix, TAB_AD_WID+1);
u_loop_ix <= u_loop_ix_raw(TAB_AD_WID-1 downto 0);
-- Input to first stage
s_x_i(0) <= s_x_toCordic;
s_y_i(0) <= s_y_toCordic;
s_ph_i(0) <= s_ph_toCordic;
-- Sequence of iterations in a single clk cycle
gen_iter : for i in 0 to ITER_PER_CLK-1 generate
-- CORDIC iteration
cordic_iter : entity work.cordic_iter
generic map(
XY_WID => XY_CALC_WID,
PH_WID => PH_CALC_WID,
NUM_LOOPS => NUM_LOOPS,
TAB_AD_WID => TAB_AD_WID,
ITER_PER_CLK => ITER_PER_CLK,
TAB_OFFS => i
)
port map(
s_x_in => s_x_i(i),
s_y_in => s_y_i(i),
u_loop_ix_in => u_loop_ix,
s_ph_in => s_ph_i(i),
s_x_o => s_x_i(i+1),
s_y_o => s_y_i(i+1),
s_ph_o => s_ph_i(i+1)
);
end generate;
-- Output from last stage
s_x_fromCordic <= s_x_i(ITER_PER_CLK);
s_y_fromCordic <= s_y_i(ITER_PER_CLK);
s_ph_fromCordic <= s_ph_i(ITER_PER_CLK);
end block BLK_ITER;
end architecture Behavioral;
| lgpl-3.0 |
lnls-dig/dsp-cores | hdl/platform/virtex6/chipscope/ila/chipscope_ila_4096.vhd | 2 | 1215 | -------------------------------------------------------------------------------
-- Copyright (c) 2013 Xilinx, Inc.
-- All Rights Reserved
-------------------------------------------------------------------------------
-- ____ ____
-- / /\/ /
-- /___/ \ / Vendor : Xilinx
-- \ \ \/ Version : 13.4
-- \ \ Application: XILINX CORE Generator
-- / / Filename : chipscope_ila_4096.vhd
-- /___/ /\ Timestamp : Fri Jul 19 11:58:51 BRT 2013
-- \ \ / \
-- \___\/\___\
--
-- Design Name: VHDL Synthesis Wrapper
-------------------------------------------------------------------------------
-- This wrapper is used to integrate with Project Navigator and PlanAhead
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY chipscope_ila_4096 IS
port (
CONTROL: inout std_logic_vector(35 downto 0);
CLK: in std_logic;
TRIG0: in std_logic_vector(7 downto 0);
TRIG1: in std_logic_vector(31 downto 0);
TRIG2: in std_logic_vector(31 downto 0);
TRIG3: in std_logic_vector(31 downto 0);
TRIG4: in std_logic_vector(31 downto 0));
END chipscope_ila_4096;
ARCHITECTURE chipscope_ila_4096_a OF chipscope_ila_4096 IS
BEGIN
END chipscope_ila_4096_a;
| lgpl-3.0 |
lnls-dig/dsp-cores | models/blackboxes/lut_sweep.vhd | 2 | 2231 | -------------------------------------------------------------------------------
-- Title : Look-up table sweeper
-- Project :
-------------------------------------------------------------------------------
-- File : lut_sweep.vhd
-- Author : aylons <aylons@LNLS190>
-- Company :
-- Created : 2014-03-07
-- Last update: 2014-03-07
-- Platform :
-- Standard : VHDL'93/02
-------------------------------------------------------------------------------
-- Description: Tool for sweeping through look-up table addresses
-------------------------------------------------------------------------------
-- Copyright (c) 2014
-------------------------------------------------------------------------------
-- Revisions :
-- Date Version Author Description
-- 2014-03-07 1.0 aylons Created
-------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
library UNISIM;
use UNISIM.vcomponents.all;
-------------------------------------------------------------------------------
entity lut_sweep is
generic (
g_bus_size : natural := 8;
g_first_address : natural := 0;
g_last_address : natural := 147;
g_sweep_mode : string := "sawtooth"
);
port (
rst_n_i : in std_logic;
clk_i : in std_logic;
ce_i : in std_logic;
address_o : out std_logic_vector(g_bus_size-1 downto 0));
end entity lut_sweep;
-------------------------------------------------------------------------------
architecture str of lut_sweep is
begin -- architecture str
counting : process(clk_i)
variable count : natural := 0;
begin
if rising_edge(clk_i) then
if rst_n_i = '0' then
count := 0;
elsif ce_i = '1' then
if count = g_last_address then
count := g_first_address;
else
count := count + 1;
end if; --count = last_address
address_o <= std_logic_vector(to_unsigned(count, g_bus_size));
end if; -- reset
end if; -- rising_edge
end process counting;
end architecture str;
-------------------------------------------------------------------------------
| lgpl-3.0 |
lnls-dig/dsp-cores | hdl/testbench/divider/div_tb.vhd | 1 | 3065 | library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
use std.textio.all;
use ieee.std_logic_textio.all;
use work.arith_dsp48e.all;
use work.utilities.all;
entity div_tb is
end div_tb;
architecture behavioral of div_tb is
constant C_DATAIN_WIDTH : integer := 32;
constant C_PRECISION : natural := 29; -- Quotient width = 32
constant c_ce_period : natural := 2;
--Inputs
signal clk : std_logic := '0';
signal rst : std_logic := '0';
signal ce : std_logic := '0';
signal trg : std_logic := '0';
signal n : std_logic_vector(C_DATAIN_WIDTH-1 downto 0) := (others => '0');
signal d : std_logic_vector(C_DATAIN_WIDTH-1 downto 0) := (others => '0');
--Outputs
signal q : std_logic_vector(C_PRECISION downto 0);
signal r : std_logic_vector(C_DATAIN_WIDTH-1 downto 0) := (others => '0');
signal rdy : std_logic;
signal err : std_logic;
-- Clock period definitions
constant clk_period : time := 10 ns;
constant TAB : character := ht;
file test_out_data : text open write_mode is "output.dat";
begin
uut_div_fixedpoint : div_fixedpoint
generic map
(
G_DATAIN_WIDTH => C_DATAIN_WIDTH,
G_PRECISION => C_PRECISION
)
port map
(
clk_i => clk,
rst_i => rst,
ce_i => ce,
n_i => n,
d_i => d,
q_o => q,
r_o => r,
trg_i => trg,
rdy_o => rdy,
err_o => err
);
-- Clock process definitions
clk_process : process
begin
clk <= '0';
wait for clk_period/2;
clk <= '1';
wait for clk_period/2;
end process;
ce_gen : process(clk)
variable ce_count : natural := 0;
begin
if rising_edge(clk) then
ce_count := ce_count + 1;
if ce_count = c_ce_period then
ce <= '1';
ce_count := 0;
else
ce <= '0';
end if;
end if;
end process;
-- Stimulus process
stim_proc : process
variable outline : line;
variable i : integer;
begin
--rst <= '1';
--wait for clk_period*10.5*c_ce_period;
--rst <= '0';
--wait for clk_period*10*c_ce_period;
for i in 0 to 5740 loop
n <= std_logic_vector(to_signed((i*i)/2, C_DATAIN_WIDTH));
d <= std_logic_vector(to_signed(32947600, C_DATAIN_WIDTH));
wait for clk_period*1;
write(outline, to_integer(signed(n)));
write(outline, TAB);
write(outline, to_integer(signed(d)));
trg <= '1';
wait for clk_period*c_ce_period;
trg <= '0';
wait for clk_period*31*c_ce_period;
write(outline, TAB);
write(outline, to_integer(signed(q)));
write(outline, TAB);
write(outline, to_integer(signed(r)));
wait for clk_period*1*c_ce_period;
writeline(test_out_data, outline); -- write row to output file
end loop;
assert (false) report "Test finished." severity failure;
wait;
end process;
end;
| lgpl-3.0 |
lnls-dig/bpm-gw | hdl/testbench/input_gen/input_gen_tb.vhd | 1 | 3895 | -------------------------------------------------------------------------------
-- Title : Input generator testbench
-- Project :
-------------------------------------------------------------------------------
-- File : input_gen_tb.vhd
-- Author : aylons <aylons@LNLS190>
-- Company :
-- Created : 2014-07-01
-- Last update: 2014-07-01
-- Platform :
-- Standard : VHDL'93/02
-------------------------------------------------------------------------------
-- Description: Simple testbench to validate input generator
-------------------------------------------------------------------------------
-- Copyright (c) 2014
-------------------------------------------------------------------------------
-- Revisions :
-- Date Version Author Description
-- 2014-07-01 1.0 aylons Created
-------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
use ieee.math_real.all;
library std;
use std.textio.all;
-------------------------------------------------------------------------------
entity input_gen_tb is
end entity input_gen_tb;
-------------------------------------------------------------------------------
architecture str of input_gen_tb is
constant c_input_freq : real := 120.0e6;
constant c_half_period : time := 1.0 sec / (2.0 * c_input_freq);
constant c_output_file : string := "./input_gen.samples";
constant c_ce_period : natural := 2; -- in number of clock cycles
constant c_input_width : natural := 16;
constant c_output_width : natural := 32;
constant c_ksum : natural := 10000;
-- Signals
signal clock : std_logic := '0';
signal endoffile : bit := '0';
signal ce : std_logic := '0';
-- data signals
signal x_in, y_in : std_logic_vector(c_input_width-1 downto 0);
signal a_out, b_out, c_out, d_out : std_logic_vector(c_output_width-1 downto 0);
component input_gen is
generic (
g_input_width : natural;
g_output_width : natural;
g_ksum : integer);
port (
x_i : in std_logic_vector(g_input_width-1 downto 0);
y_i : in std_logic_vector(g_input_width-1 downto 0);
clk_i : in std_logic;
ce_i : in std_logic;
a_o : out std_logic_vector(g_output_width-1 downto 0);
b_o : out std_logic_vector(g_output_width-1 downto 0);
c_o : out std_logic_vector(g_output_width-1 downto 0);
d_o : out std_logic_vector(g_output_width-1 downto 0));
end component input_gen;
begin -- architecture str
clk_gen : process
begin
clock <= '0';
wait for c_half_period;
clock <= '1';
wait for c_half_period;
end process clk_gen;
ce_gen : process(clock)
variable ce_count : natural := 0;
begin
if rising_edge(clock) then
ce_count := ce_count + 1;
if ce_count = c_ce_period then
ce <= '1';
ce_count := 0;
else
ce <= '0';
end if;
end if;
end process;
uut : input_gen
generic map (
g_input_width => c_input_width,
g_output_width => c_output_width,
g_ksum => c_ksum)
port map (
x_i => x_in,
y_i => y_in,
clk_i => clock,
ce_i => ce,
a_o => a_out,
b_o => b_out,
c_o => c_out,
d_o => d_out);
data_gen : process
begin
for x_int in -99 to 99 loop
x_in <= std_logic_vector(to_signed(x_int, c_input_width));
for y_int in -99 to 99 loop
wait until ce = '1';
y_in <= std_logic_vector(to_signed(y_int, c_input_width));
end loop;
end loop;
assert(false) report "end of input stream" severity failure;
end process data_gen;
end architecture str;
-------------------------------------------------------------------------------
| lgpl-3.0 |
lnls-dig/bpm-gw | hdl/modules/position_calc/position_calc.vhd | 1 | 44346 | -------------------------------------------------------------------------------
-- Title : Position calc, no sysgen generator
-- Project :
-------------------------------------------------------------------------------
-- File : position_calc.vhd
-- Author : aylons <aylons@LNLS190>
-- Company :
-- Created : 2014-05-06
-- Last update: 2016-05-02
-- Platform :
-- Standard : VHDL'93/02
-------------------------------------------------------------------------------
-- Description: Position calculation with no sysgen parts
-------------------------------------------------------------------------------
-- Copyright (c) 2014
-------------------------------------------------------------------------------
-- Revisions :
-- Date Version Author Description
-- 2014-05-06 1.0 aylons Created
-- 2014-10-06 2.0 vfinotti CreatedHotfix
-------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
use ieee.math_real.all;
library work;
use work.dsp_cores_pkg.all;
use work.genram_pkg.all;
use work.bpm_cores_pkg.all;
entity position_calc is
generic(
-- selection of position_calc stages
g_with_downconv : boolean := true;
-- input sizes
g_input_width : natural := 16;
g_mixed_width : natural := 16;
g_adc_ratio : natural := 1;
-- mixer
g_dds_width : natural := 16;
g_dds_points : natural := 35;
g_sin_file : string := "../../../dsp-cores/hdl/modules/position_calc/dds_sin.nif";
g_cos_file : string := "../../../dsp-cores/hdl/modules/position_calc/dds_cos.nif";
-- desync counter width. Tied to register width
g_tbt_tag_desync_cnt_width : natural := 14;
-- width of CIC mask number of samples
g_tbt_cic_mask_samples_width : natural := 16;
-- CIC setup
g_tbt_cic_delay : natural := 1;
g_tbt_cic_stages : natural := 2;
g_tbt_ratio : natural := 35; -- ratio between
g_tbt_decim_width : natural := 32;
g_fofb_cic_delay : natural := 1;
g_fofb_cic_stages : natural := 2;
g_fofb_ratio : natural := 980; -- ratio between adc and fofb rates
g_fofb_decim_width : natural := 32;
-- desync counter width. Tied to register width
g_fofb_decim_desync_cnt_width : natural := 14;
-- width of CIC mask number of samples
g_fofb_cic_mask_samples_width : natural := 16;
g_monit1_cic_delay : natural := 1;
g_monit1_cic_stages : natural := 1;
g_monit1_ratio : natural := 100; --ratio between fofb and monit 1
g_monit1_cic_ratio : positive := 8;
-- desync counter width. Tied to register width
g_monit1_tag_desync_cnt_width : natural := 14;
-- width of CIC mask number of samples
g_monit1_cic_mask_samples_width : natural := 16;
g_monit2_cic_delay : natural := 1;
g_monit2_cic_stages : natural := 1;
g_monit2_ratio : natural := 100; -- ratio between monit 1 and 2
g_monit2_cic_ratio : positive := 8;
-- desync counter width. Tied to register width
g_monit2_tag_desync_cnt_width : natural := 14;
-- width of CIC mask number of samples
g_monit2_cic_mask_samples_width : natural := 16;
g_monit_decim_width : natural := 32;
-- Cordic setup
g_tbt_cordic_stages : positive := 12;
g_tbt_cordic_iter_per_clk : positive := 3;
g_tbt_cordic_ratio : positive := 4;
g_fofb_cordic_stages : positive := 15;
g_fofb_cordic_iter_per_clk : positive := 3;
g_fofb_cordic_ratio : positive := 4;
-- width of K constants
g_k_width : natural := 25;
-- width of offset constants
g_offset_width : natural := 32;
--width for IQ output
g_IQ_width : natural := 32
);
port(
adc_ch0_i : in std_logic_vector(g_input_width-1 downto 0);
adc_ch1_i : in std_logic_vector(g_input_width-1 downto 0);
adc_ch2_i : in std_logic_vector(g_input_width-1 downto 0);
adc_ch3_i : in std_logic_vector(g_input_width-1 downto 0);
adc_tag_i : in std_logic_vector(0 downto 0);
adc_tag_en_i : in std_logic := '0';
adc_valid_i : in std_logic;
clk_i : in std_logic; -- clock period = 4.44116091946435 ns (225.16635135135124 Mhz)
rst_i : in std_logic; -- clear signal
ksum_i : in std_logic_vector(g_k_width-1 downto 0);
kx_i : in std_logic_vector(g_k_width-1 downto 0);
ky_i : in std_logic_vector(g_k_width-1 downto 0);
offset_x_i : in std_logic_vector(g_offset_width-1 downto 0) := (others => '0');
offset_y_i : in std_logic_vector(g_offset_width-1 downto 0) := (others => '0');
mix_ch0_i_o : out std_logic_vector(g_IQ_width-1 downto 0);
mix_ch0_q_o : out std_logic_vector(g_IQ_width-1 downto 0);
mix_ch1_i_o : out std_logic_vector(g_IQ_width-1 downto 0);
mix_ch1_q_o : out std_logic_vector(g_IQ_width-1 downto 0);
mix_ch2_i_o : out std_logic_vector(g_IQ_width-1 downto 0);
mix_ch2_q_o : out std_logic_vector(g_IQ_width-1 downto 0);
mix_ch3_i_o : out std_logic_vector(g_IQ_width-1 downto 0);
mix_ch3_q_o : out std_logic_vector(g_IQ_width-1 downto 0);
mix_valid_o : out std_logic;
mix_ce_o : out std_logic;
tbt_tag_i : in std_logic_vector(0 downto 0);
tbt_tag_en_i : in std_logic := '0';
tbt_tag_desync_cnt_rst_i : in std_logic := '0';
tbt_tag_desync_cnt_o : out std_logic_vector(g_tbt_tag_desync_cnt_width-1 downto 0);
tbt_decim_mask_en_i : in std_logic := '0';
tbt_decim_mask_num_samples_beg_i : in unsigned(g_tbt_cic_mask_samples_width-1 downto 0) := (others => '0');
tbt_decim_mask_num_samples_end_i : in unsigned(g_tbt_cic_mask_samples_width-1 downto 0) := (others => '0');
tbt_decim_ch0_i_o : out std_logic_vector(g_tbt_decim_width-1 downto 0);
tbt_decim_ch0_q_o : out std_logic_vector(g_tbt_decim_width-1 downto 0);
tbt_decim_ch1_i_o : out std_logic_vector(g_tbt_decim_width-1 downto 0);
tbt_decim_ch1_q_o : out std_logic_vector(g_tbt_decim_width-1 downto 0);
tbt_decim_ch2_i_o : out std_logic_vector(g_tbt_decim_width-1 downto 0);
tbt_decim_ch2_q_o : out std_logic_vector(g_tbt_decim_width-1 downto 0);
tbt_decim_ch3_i_o : out std_logic_vector(g_tbt_decim_width-1 downto 0);
tbt_decim_ch3_q_o : out std_logic_vector(g_tbt_decim_width-1 downto 0);
tbt_decim_valid_o : out std_logic;
tbt_decim_ce_o : out std_logic;
tbt_amp_ch0_o : out std_logic_vector(g_tbt_decim_width-1 downto 0);
tbt_amp_ch1_o : out std_logic_vector(g_tbt_decim_width-1 downto 0);
tbt_amp_ch2_o : out std_logic_vector(g_tbt_decim_width-1 downto 0);
tbt_amp_ch3_o : out std_logic_vector(g_tbt_decim_width-1 downto 0);
tbt_amp_valid_o : out std_logic;
tbt_amp_ce_o : out std_logic;
tbt_pha_ch0_o : out std_logic_vector(g_tbt_decim_width-1 downto 0);
tbt_pha_ch1_o : out std_logic_vector(g_tbt_decim_width-1 downto 0);
tbt_pha_ch2_o : out std_logic_vector(g_tbt_decim_width-1 downto 0);
tbt_pha_ch3_o : out std_logic_vector(g_tbt_decim_width-1 downto 0);
tbt_pha_valid_o : out std_logic;
tbt_pha_ce_o : out std_logic;
fofb_decim_desync_cnt_rst_i : in std_logic := '0';
fofb_decim_desync_cnt_o : out std_logic_vector(g_fofb_decim_desync_cnt_width-1 downto 0);
fofb_decim_mask_en_i : in std_logic := '0';
fofb_decim_mask_num_samples_i : in unsigned(g_fofb_cic_mask_samples_width-1 downto 0) := (others => '0');
fofb_decim_ch0_i_o : out std_logic_vector(g_fofb_decim_width-1 downto 0);
fofb_decim_ch0_q_o : out std_logic_vector(g_fofb_decim_width-1 downto 0);
fofb_decim_ch1_i_o : out std_logic_vector(g_fofb_decim_width-1 downto 0);
fofb_decim_ch1_q_o : out std_logic_vector(g_fofb_decim_width-1 downto 0);
fofb_decim_ch2_i_o : out std_logic_vector(g_fofb_decim_width-1 downto 0);
fofb_decim_ch2_q_o : out std_logic_vector(g_fofb_decim_width-1 downto 0);
fofb_decim_ch3_i_o : out std_logic_vector(g_fofb_decim_width-1 downto 0);
fofb_decim_ch3_q_o : out std_logic_vector(g_fofb_decim_width-1 downto 0);
fofb_decim_valid_o : out std_logic;
fofb_decim_ce_o : out std_logic;
fofb_amp_ch0_o : out std_logic_vector(g_fofb_decim_width-1 downto 0);
fofb_amp_ch1_o : out std_logic_vector(g_fofb_decim_width-1 downto 0);
fofb_amp_ch2_o : out std_logic_vector(g_fofb_decim_width-1 downto 0);
fofb_amp_ch3_o : out std_logic_vector(g_fofb_decim_width-1 downto 0);
fofb_amp_valid_o : out std_logic;
fofb_amp_ce_o : out std_logic;
fofb_pha_ch0_o : out std_logic_vector(g_fofb_decim_width-1 downto 0);
fofb_pha_ch1_o : out std_logic_vector(g_fofb_decim_width-1 downto 0);
fofb_pha_ch2_o : out std_logic_vector(g_fofb_decim_width-1 downto 0);
fofb_pha_ch3_o : out std_logic_vector(g_fofb_decim_width-1 downto 0);
fofb_pha_valid_o : out std_logic;
fofb_pha_ce_o : out std_logic;
monit1_tag_i : in std_logic_vector(0 downto 0);
monit1_tag_en_i : in std_logic := '0';
monit1_tag_desync_cnt_rst_i : in std_logic := '0';
monit1_tag_desync_cnt_o : out std_logic_vector(g_monit1_tag_desync_cnt_width-1 downto 0);
monit1_decim_mask_en_i : in std_logic := '0';
monit1_decim_mask_num_samples_beg_i : in unsigned(g_monit1_cic_mask_samples_width-1 downto 0) := (others => '0');
monit1_decim_mask_num_samples_end_i : in unsigned(g_monit1_cic_mask_samples_width-1 downto 0) := (others => '0');
monit1_amp_ch0_o : out std_logic_vector(g_monit_decim_width-1 downto 0);
monit1_amp_ch1_o : out std_logic_vector(g_monit_decim_width-1 downto 0);
monit1_amp_ch2_o : out std_logic_vector(g_monit_decim_width-1 downto 0);
monit1_amp_ch3_o : out std_logic_vector(g_monit_decim_width-1 downto 0);
monit1_amp_valid_o : out std_logic;
monit1_amp_ce_o : out std_logic;
monit_tag_i : in std_logic_vector(0 downto 0);
monit_tag_en_i : in std_logic := '0';
monit_tag_desync_cnt_rst_i : in std_logic := '0';
monit_tag_desync_cnt_o : out std_logic_vector(g_monit2_tag_desync_cnt_width-1 downto 0);
monit_decim_mask_en_i : in std_logic := '0';
monit_decim_mask_num_samples_beg_i : in unsigned(g_monit2_cic_mask_samples_width-1 downto 0) := (others => '0');
monit_decim_mask_num_samples_end_i : in unsigned(g_monit2_cic_mask_samples_width-1 downto 0) := (others => '0');
monit_amp_ch0_o : out std_logic_vector(g_monit_decim_width-1 downto 0);
monit_amp_ch1_o : out std_logic_vector(g_monit_decim_width-1 downto 0);
monit_amp_ch2_o : out std_logic_vector(g_monit_decim_width-1 downto 0);
monit_amp_ch3_o : out std_logic_vector(g_monit_decim_width-1 downto 0);
monit_amp_valid_o : out std_logic;
monit_amp_ce_o : out std_logic;
tbt_pos_x_o : out std_logic_vector(g_tbt_decim_width-1 downto 0);
tbt_pos_y_o : out std_logic_vector(g_tbt_decim_width-1 downto 0);
tbt_pos_q_o : out std_logic_vector(g_tbt_decim_width-1 downto 0);
tbt_pos_sum_o : out std_logic_vector(g_tbt_decim_width-1 downto 0);
tbt_pos_valid_o : out std_logic;
tbt_pos_ce_o : out std_logic;
fofb_pos_x_o : out std_logic_vector(g_fofb_decim_width-1 downto 0);
fofb_pos_y_o : out std_logic_vector(g_fofb_decim_width-1 downto 0);
fofb_pos_q_o : out std_logic_vector(g_fofb_decim_width-1 downto 0);
fofb_pos_sum_o : out std_logic_vector(g_fofb_decim_width-1 downto 0);
fofb_pos_valid_o : out std_logic;
fofb_pos_ce_o : out std_logic;
monit1_pos_x_o : out std_logic_vector(g_monit_decim_width-1 downto 0);
monit1_pos_y_o : out std_logic_vector(g_monit_decim_width-1 downto 0);
monit1_pos_q_o : out std_logic_vector(g_monit_decim_width-1 downto 0);
monit1_pos_sum_o : out std_logic_vector(g_monit_decim_width-1 downto 0);
monit1_pos_valid_o : out std_logic;
monit1_pos_ce_o : out std_logic;
monit_pos_x_o : out std_logic_vector(g_monit_decim_width-1 downto 0);
monit_pos_y_o : out std_logic_vector(g_monit_decim_width-1 downto 0);
monit_pos_q_o : out std_logic_vector(g_monit_decim_width-1 downto 0);
monit_pos_sum_o : out std_logic_vector(g_monit_decim_width-1 downto 0);
monit_pos_valid_o : out std_logic;
monit_pos_ce_o : out std_logic
);
end position_calc;
architecture rtl of position_calc is
-------------
--Constants--
-------------
constant c_cic_round_convergent : natural := 1;
constant c_adc_tag_width : natural := 1;
constant c_tbt_tag_width : natural := 1;
constant c_monit1_tag_width : natural := 1;
constant c_monit2_tag_width : natural := 1;
-- full ratio is the accumulated ratio between data and clock.
constant c_adc_ratio_full : natural := g_adc_ratio;
constant c_tbt_ratio_full : natural := g_tbt_ratio*c_adc_ratio_full;
constant c_fofb_ratio_full : natural := g_fofb_ratio*c_adc_ratio_full;
constant c_monit1_ratio_full : natural := g_monit1_ratio*c_fofb_ratio_full;
constant c_monit2_ratio_full : natural := g_monit2_ratio*c_monit1_ratio_full;
-- width for decimation counters
constant c_adc_width : natural := f_log2_size(g_adc_ratio+1);
constant c_cic_tbt_width : natural := f_log2_size(g_tbt_ratio+1);
constant c_cic_fofb_width : natural := f_log2_size(g_fofb_ratio+1);
constant c_cic_monit1_width : natural := f_log2_size(g_monit1_ratio+1);
constant c_cic_monit2_width : natural := f_log2_size(g_monit2_ratio+1);
-- width for ce counters
constant c_adc_ce_width : natural := f_log2_size(c_adc_ratio_full+1);
constant c_tbt_ce_width : natural := f_log2_size(c_tbt_ratio_full+1);
constant c_fofb_ce_width : natural := f_log2_size(c_fofb_ratio_full+1);
constant c_monit1_ce_width : natural := f_log2_size(c_monit1_ratio_full+1);
constant c_monit2_ce_width : natural := f_log2_size(c_monit2_ratio_full+1);
constant c_tbt_cordic_ce_width : natural := f_log2_size(g_tbt_cordic_ratio+1);
constant c_fofb_cordic_ce_width : natural := f_log2_size(g_fofb_cordic_ratio+1);
constant c_monit1_cic_ce_width : natural := f_log2_size(g_monit1_cic_ratio+1);
constant c_monit2_cic_ce_width : natural := f_log2_size(g_monit2_cic_ratio+1);
constant c_fofb_ratio_slv : std_logic_vector(c_cic_fofb_width-1 downto 0)
:= std_logic_vector(to_unsigned(g_fofb_ratio, c_cic_fofb_width));
constant c_tbt_ratio_slv : std_logic_vector(c_cic_tbt_width-1 downto 0)
:= std_logic_vector(to_unsigned(g_tbt_ratio, c_cic_tbt_width));
constant c_monit1_ratio_slv : std_logic_vector(c_cic_monit1_width-1 downto 0)
:= std_logic_vector(to_unsigned(g_monit1_ratio, c_cic_monit1_width));
constant c_monit2_ratio_slv : std_logic_vector(c_cic_monit2_width-1 downto 0)
:= std_logic_vector(to_unsigned(g_monit2_ratio, c_cic_monit2_width));
constant c_adc_ratio_slv : std_logic_vector(c_adc_width-1 downto 0)
:= std_logic_vector(to_unsigned(g_adc_ratio, c_adc_width));
constant c_adc_ratio_slv_full : std_logic_vector(c_adc_ce_width-1 downto 0)
:= std_logic_vector(to_unsigned(c_adc_ratio_full, c_adc_ce_width));
constant c_tbt_ratio_slv_full : std_logic_vector(c_tbt_ce_width-1 downto 0)
:= std_logic_vector(to_unsigned(c_tbt_ratio_full, c_tbt_ce_width));
constant c_fofb_ratio_slv_full : std_logic_vector(c_fofb_ce_width-1 downto 0)
:= std_logic_vector(to_unsigned(c_fofb_ratio_full, c_fofb_ce_width));
constant c_monit1_ratio_slv_full : std_logic_vector(c_monit1_ce_width-1 downto 0)
:= std_logic_vector(to_unsigned(c_monit1_ratio_full, c_monit1_ce_width));
constant c_monit2_ratio_slv_full : std_logic_vector(c_monit2_ce_width-1 downto 0)
:= std_logic_vector(to_unsigned(c_monit2_ratio_full, c_monit2_ce_width));
constant c_tbt_cordic_ratio_slv : std_logic_vector(c_tbt_cordic_ce_width-1 downto 0)
:= std_logic_vector(to_unsigned(g_tbt_cordic_ratio, c_tbt_cordic_ce_width));
constant c_fofb_cordic_ratio_slv : std_logic_vector(c_fofb_cordic_ce_width-1 downto 0)
:= std_logic_vector(to_unsigned(g_fofb_cordic_ratio, c_fofb_cordic_ce_width));
constant c_monit1_cic_ratio_slv : std_logic_vector(c_monit1_cic_ce_width-1 downto 0)
:= std_logic_vector(to_unsigned(g_monit1_cic_ratio, c_monit1_cic_ce_width));
constant c_monit2_cic_ratio_slv : std_logic_vector(c_monit2_cic_ce_width-1 downto 0)
:= std_logic_vector(to_unsigned(g_monit2_cic_ratio, c_monit2_cic_ce_width));
--Cordic
constant c_tbt_cordic_xy_width : natural := g_tbt_decim_width+f_log2_size(g_tbt_cordic_stages+1)+2; -- internal width of cordic: input_width + right padding + left padding
constant c_tbt_cordic_ph_width : natural := g_tbt_decim_width+f_log2_size(g_tbt_cordic_stages+1); -- right padding for cordic stages
constant c_fofb_cordic_xy_width : natural := g_fofb_decim_width+f_log2_size(g_fofb_cordic_stages+1)+2; -- internal width of cordic: input_width + right padding + left padding
constant c_fofb_cordic_ph_width : natural := g_fofb_decim_width+f_log2_size(g_fofb_cordic_stages+1); -- right padding for cordic stages
-----------
--Signals--
-----------
type t_input is array(3 downto 0) of std_logic_vector(g_input_width-1 downto 0);
signal adc_input : t_input := (others => (others => '0'));
type t_input_valid is array(3 downto 0) of std_logic;
signal adc_input_valid : t_input_valid := (others => '0');
signal iq_valid : t_input_valid := (others => '0');
type t_input_tag is array(3 downto 0) of std_logic_vector(c_adc_tag_width-1 downto 0);
signal adc_input_tag : t_input_tag := (others => (others => '0'));
type t_input_tag_en is array(3 downto 0) of std_logic;
signal input_tag_en : t_input_tag_en := (others => '0');
signal full_i_tag : t_input_tag := (others => (others => '0'));
signal full_q_tag : t_input_tag := (others => (others => '0'));
type t_mixed is array(3 downto 0) of std_logic_vector(g_mixed_width-1 downto 0);
signal full_i, full_q : t_mixed := (others => (others => '0'));
-- decimated data
type t_tbt_data is array(3 downto 0) of std_logic_vector(g_tbt_decim_width-1 downto 0);
signal tbt_i, tbt_q, tbt_mag, tbt_phase : t_tbt_data := (others => (others => '0'));
type t_tbt_signed is array (3 downto 0) of signed(g_tbt_decim_width-1 downto 0); -- for cordic output
signal tbt_signed_mag, tbt_signed_phase : t_tbt_signed := (others => (others => '0'));
type t_fofb_data is array(3 downto 0) of std_logic_vector(g_fofb_decim_width-1 downto 0);
signal fofb_i, fofb_q, fofb_mag, fofb_phase : t_fofb_data := (others => (others => '0'));
type t_fofb_signed is array (3 downto 0) of signed(g_fofb_decim_width-1 downto 0); -- for cordic output
signal fofb_signed_mag, fofb_signed_phase : t_fofb_signed := (others => (others => '0'));
type t_monit_data is array(3 downto 0) of std_logic_vector(g_monit_decim_width-1 downto 0);
signal monit1_mag, monit2_mag : t_monit_data := (others => (others => '0'));
--after deltasigma
signal fofb_x_pre, fofb_y_pre, fofb_q_pre, fofb_sum_pre :
std_logic_vector(g_fofb_decim_width-1 downto 0) := (others => '0');
signal fofb_pos_x_int, fofb_pos_y_int, fofb_pos_q_int, fofb_pos_sum_int :
std_logic_vector(g_fofb_decim_width-1 downto 0) := (others => '0');
signal tbt_x_pre, tbt_y_pre, tbt_q_pre, tbt_sum_pre :
std_logic_vector(g_tbt_decim_width-1 downto 0) := (others => '0');
signal monit1_pos_x_int, monit1_pos_y_int, monit1_pos_q_int, monit1_pos_sum_int :
std_logic_vector(g_monit_decim_width-1 downto 0) := (others => '0');
signal monit_x_pre, monit_y_pre, monit_q_pre, monit_sum_pre :
std_logic_vector(g_monit_decim_width-1 downto 0) := (others => '0');
-- desync
type t_tbt_desync_cnt_array is array (3 downto 0) of std_logic_vector(g_tbt_tag_desync_cnt_width-1 downto 0);
type t_fofb_desync_cnt_array is array (3 downto 0) of std_logic_vector(g_fofb_decim_desync_cnt_width-1 downto 0);
type t_monit1_desync_cnt_array is array (3 downto 0) of std_logic_vector(g_monit1_tag_desync_cnt_width-1 downto 0);
type t_monit2_desync_cnt_array is array (3 downto 0) of std_logic_vector(g_monit2_tag_desync_cnt_width-1 downto 0);
signal tbt_tag_desync_cnt : t_tbt_desync_cnt_array := (others => (others => '0'));
signal fofb_tag_desync_cnt : t_fofb_desync_cnt_array := (others => (others => '0'));
signal monit1_tag_desync_cnt : t_monit1_desync_cnt_array := (others => (others => '0'));
signal monit2_tag_desync_cnt : t_monit2_desync_cnt_array := (others => (others => '0'));
----------------------------
--Clocks and clock enables--
----------------------------
type ce_sl is array(3 downto 0) of std_logic;
signal valid_tbt, valid_tbt_cordic, valid_fofb, valid_fofb_cordic, valid_monit1, valid_monit2 : ce_sl := (others => '0');
signal ce_adc, ce_monit1, ce_monit2, ce_tbt_cordic, ce_fofb_cordic : ce_sl := (others => '0');
signal valid_monit1_pds, valid_fofb_pds, valid_tbt_ds : std_logic;
attribute max_fanout : string;
attribute max_fanout of ce_adc, ce_monit1, ce_monit2 : signal is "50";
begin
adc_input(0) <= adc_ch0_i;
adc_input(1) <= adc_ch1_i;
adc_input(2) <= adc_ch2_i;
adc_input(3) <= adc_ch3_i;
adc_input_valid(0) <= adc_valid_i;
adc_input_valid(1) <= adc_valid_i;
adc_input_valid(2) <= adc_valid_i;
adc_input_valid(3) <= adc_valid_i;
adc_input_tag(0) <= adc_tag_i;
adc_input_tag(1) <= adc_tag_i;
adc_input_tag(2) <= adc_tag_i;
adc_input_tag(3) <= adc_tag_i;
input_tag_en(0) <= adc_tag_en_i;
input_tag_en(1) <= adc_tag_en_i;
input_tag_en(2) <= adc_tag_en_i;
input_tag_en(3) <= adc_tag_en_i;
-- Reset fof TBT rates sync'ed with external signal
gen_ddc : for chan in 3 downto 0 generate
-- Generate clock enable
cmp_ce_adc : strobe_gen
generic map (
g_maxrate => g_adc_ratio,
g_bus_width => c_adc_ce_width)
port map (
clk_i => clk_i,
rst_i => rst_i,
ce_i => '1',
ratio_i => c_adc_ratio_slv_full,
strobe_o => ce_adc(chan));
cmp_ce_tbt_cordic : strobe_gen
generic map (
g_maxrate => g_tbt_cordic_ratio,
g_bus_width => c_tbt_cordic_ce_width)
port map (
clk_i => clk_i,
rst_i => rst_i,
ce_i => '1',
ratio_i => c_tbt_cordic_ratio_slv,
strobe_o => ce_tbt_cordic(chan));
cmp_ce_fofb_cordic : strobe_gen
generic map (
g_maxrate => g_fofb_cordic_ratio,
g_bus_width => c_fofb_cordic_ce_width)
port map (
clk_i => clk_i,
rst_i => rst_i,
ce_i => '1',
ratio_i => c_fofb_cordic_ratio_slv,
strobe_o => ce_fofb_cordic(chan));
cmp_ce_monit1 : strobe_gen
generic map (
g_maxrate => g_monit1_cic_ratio,
g_bus_width => c_monit1_cic_ce_width)
port map (
clk_i => clk_i,
rst_i => rst_i,
ce_i => '1',
ratio_i => c_monit1_cic_ratio_slv,
strobe_o => ce_monit1(chan));
cmp_ce_monit2 : strobe_gen
generic map (
g_maxrate => g_monit2_cic_ratio,
g_bus_width => c_monit2_cic_ce_width)
port map (
clk_i => clk_i,
rst_i => rst_i,
ce_i => '1',
ratio_i => c_monit2_cic_ratio_slv,
strobe_o => ce_monit2(chan));
-- Position calculation
gen_with_downconv : if (g_with_downconv) generate
cmp_mixer : mixer
generic map (
g_sin_file => g_sin_file,
g_cos_file => g_cos_file,
g_number_of_points => g_dds_points,
g_input_width => g_input_width,
g_dds_width => g_dds_width,
g_tag_width => c_adc_tag_width,
g_output_width => g_mixed_width)
port map (
rst_i => rst_i,
clk_i => clk_i,
ce_i => ce_adc(chan),
signal_i => adc_input(chan),
valid_i => adc_input_valid(chan),
tag_i => adc_input_tag(chan),
I_out => full_i(chan),
I_tag_out => full_i_tag(chan),
Q_out => full_q(chan),
Q_tag_out => full_q_tag(chan),
valid_o => iq_valid(chan));
cmp_tbt_cic : cic_dual
generic map (
g_input_width => g_mixed_width,
g_output_width => g_tbt_decim_width,
g_stages => g_tbt_cic_stages,
g_delay => g_tbt_cic_delay,
g_max_rate => g_tbt_ratio,
g_bus_width => c_cic_tbt_width,
g_tag_desync_cnt_width => g_tbt_tag_desync_cnt_width,
g_tag_width => c_tbt_tag_width,
g_data_mask_width => g_tbt_cic_mask_samples_width,
g_round_convergent => c_cic_round_convergent)
port map (
clk_i => clk_i,
rst_i => rst_i,
ce_i => ce_adc(chan),
valid_i => iq_valid(chan),
I_i => full_i(chan),
I_tag_i => tbt_tag_i,
I_tag_en_i => tbt_tag_en_i,
I_tag_desync_cnt_rst_i => tbt_tag_desync_cnt_rst_i,
I_tag_desync_cnt_o => tbt_tag_desync_cnt(chan),
I_mask_num_samples_beg_i => tbt_decim_mask_num_samples_beg_i,
I_mask_num_samples_end_i => tbt_decim_mask_num_samples_end_i,
I_mask_en_i => tbt_decim_mask_en_i,
Q_i => full_q(chan),
Q_tag_i => tbt_tag_i,
Q_tag_en_i => tbt_tag_en_i,
Q_mask_num_samples_beg_i => tbt_decim_mask_num_samples_beg_i,
Q_mask_num_samples_end_i => tbt_decim_mask_num_samples_end_i,
Q_mask_en_i => tbt_decim_mask_en_i,
ratio_i => c_tbt_ratio_slv,
I_o => tbt_i(chan),
Q_o => tbt_q(chan),
valid_o => valid_tbt(chan));
cmp_tbt_cordic : cordic_iter_slv
generic map (
g_input_width => g_tbt_decim_width,
g_xy_calc_width => c_tbt_cordic_xy_width,
g_x_output_width => g_tbt_decim_width,
g_phase_calc_width => c_tbt_cordic_ph_width,
g_phase_output_width => g_tbt_decim_width,
g_stages => g_tbt_cordic_stages,
g_iter_per_clk => g_tbt_cordic_iter_per_clk,
g_rounding => true)
port map (
clk_i => clk_i,
ce_data_i => ce_adc(chan),
valid_i => valid_tbt(chan),
ce_i => ce_tbt_cordic(chan),
x_i => tbt_i(chan),
y_i => tbt_q(chan),
mag_o => tbt_mag(chan),
phase_o => tbt_phase(chan),
valid_o => valid_tbt_cordic(chan));
cmp_fofb_cic : cic_dual
generic map (
g_input_width => g_mixed_width,
g_output_width => g_fofb_decim_width,
g_stages => g_fofb_cic_stages,
g_delay => g_fofb_cic_delay,
g_max_rate => g_fofb_ratio,
g_bus_width => c_cic_fofb_width,
g_tag_desync_cnt_width => g_fofb_decim_desync_cnt_width,
g_tag_width => c_adc_tag_width,
g_data_mask_width => g_fofb_cic_mask_samples_width,
g_round_convergent => c_cic_round_convergent)
port map (
clk_i => clk_i,
rst_i => rst_i,
ce_i => ce_adc(chan),
valid_i => iq_valid(chan),
I_i => full_i(chan),
I_tag_i => full_i_tag(chan),
I_tag_en_i => input_tag_en(chan),
I_tag_desync_cnt_rst_i => fofb_decim_desync_cnt_rst_i,
I_tag_desync_cnt_o => fofb_tag_desync_cnt(chan),
I_mask_num_samples_beg_i => fofb_decim_mask_num_samples_i,
I_mask_en_i => fofb_decim_mask_en_i,
Q_i => full_q(chan),
Q_tag_i => full_q_tag(chan),
Q_tag_en_i => input_tag_en(chan),
Q_mask_num_samples_beg_i => fofb_decim_mask_num_samples_i,
Q_mask_en_i => fofb_decim_mask_en_i,
ratio_i => c_fofb_ratio_slv,
I_o => fofb_i(chan),
Q_o => fofb_q(chan),
valid_o => valid_fofb(chan));
cmp_fofb_cordic : cordic_iter_slv
generic map (
g_input_width => g_fofb_decim_width,
g_xy_calc_width => c_fofb_cordic_xy_width,
g_x_output_width => g_fofb_decim_width,
g_phase_calc_width => c_fofb_cordic_ph_width,
g_phase_output_width => g_fofb_decim_width,
g_stages => g_fofb_cordic_stages,
g_iter_per_clk => g_fofb_cordic_iter_per_clk,
g_rounding => true)
port map (
clk_i => clk_i,
ce_data_i => ce_adc(chan),
valid_i => valid_fofb(chan),
ce_i => ce_fofb_cordic(chan),
x_i => fofb_i(chan),
y_i => fofb_q(chan),
mag_o => fofb_mag(chan),
phase_o => fofb_phase(chan),
valid_o => valid_fofb_cordic(chan));
end generate;
gen_without_downconv : if (not g_with_downconv) generate
cmp_tbt_cic : cic_dyn
generic map (
g_input_width => g_input_width,
g_output_width => g_tbt_decim_width,
g_stages => g_tbt_cic_stages,
g_delay => g_tbt_cic_delay,
g_max_rate => g_tbt_ratio,
g_bus_width => c_cic_tbt_width,
g_with_ce_synch => true,
g_tag_desync_cnt_width => g_tbt_tag_desync_cnt_width,
g_tag_width => c_tbt_tag_width,
g_data_mask_width => g_tbt_cic_mask_samples_width,
g_round_convergent => c_cic_round_convergent)
port map (
clk_i => clk_i,
rst_i => rst_i,
ce_i => ce_adc(chan),
-- Synchronize the CE with the already in place
-- rate, so we don't have to
-- change them downstream
ce_out_i => ce_tbt_cordic(chan),
valid_i => adc_input_valid(chan),
data_i => adc_input(chan),
ratio_i => c_tbt_ratio_slv,
data_tag_i => tbt_tag_i,
data_tag_en_i => tbt_tag_en_i,
data_tag_desync_cnt_rst_i => tbt_tag_desync_cnt_rst_i,
data_tag_desync_cnt_o => tbt_tag_desync_cnt(chan),
data_mask_en_i => tbt_decim_mask_en_i,
data_mask_num_samples_beg_i => tbt_decim_mask_num_samples_beg_i,
data_mask_num_samples_end_i => tbt_decim_mask_num_samples_end_i,
-- Reuse signal names so we don't have to
-- change them downstream
data_o => tbt_mag(chan),
valid_o => valid_tbt_cordic(chan));
-- We don't have phase information for chains
-- without downconversion
tbt_phase(chan) <= (others => '0');
cmp_fofb_cic : cic_dyn
generic map (
g_input_width => g_input_width,
g_output_width => g_fofb_decim_width,
g_stages => g_fofb_cic_stages,
g_delay => g_fofb_cic_delay,
g_max_rate => g_fofb_ratio,
g_bus_width => c_cic_fofb_width,
g_with_ce_synch => true,
g_tag_width => c_adc_tag_width,
g_data_mask_width => g_fofb_cic_mask_samples_width,
g_round_convergent => c_cic_round_convergent)
port map (
clk_i => clk_i,
rst_i => rst_i,
ce_i => ce_adc(chan),
ce_out_i => ce_fofb_cordic(chan),
valid_i => adc_input_valid(chan),
data_i => adc_input(chan),
data_tag_i => adc_input_tag(chan),
-- Don't use CIC synchronization feature
data_tag_en_i => '0',
data_mask_num_samples_beg_i => (others => '0'),
data_mask_en_i => '0',
ratio_i => c_fofb_ratio_slv,
-- Reuse signal names so we don't have to
-- change them downstream
data_o => fofb_mag(chan),
valid_o => valid_fofb_cordic(chan));
-- We don't have phase information for chains
-- without downconversion
fofb_phase(chan) <= (others => '0');
end generate;
cmp_monit1_cic : cic_dyn
generic map (
g_input_width => g_fofb_decim_width,
g_output_width => g_monit_decim_width,
g_stages => g_monit1_cic_stages,
g_delay => g_monit1_cic_delay,
g_max_rate => g_monit1_ratio,
g_bus_width => c_cic_monit1_width,
g_with_ce_synch => true,
g_tag_desync_cnt_width => g_monit1_tag_desync_cnt_width,
g_tag_width => c_monit1_tag_width,
g_data_mask_width => g_monit1_cic_mask_samples_width,
g_round_convergent => c_cic_round_convergent)
port map (
clk_i => clk_i,
rst_i => rst_i,
ce_i => ce_fofb_cordic(chan),
ce_out_i => ce_monit1(chan),
valid_i => valid_fofb_cordic(chan),
data_i => fofb_mag(chan),
data_tag_i => monit1_tag_i,
data_tag_en_i => monit1_tag_en_i,
data_tag_desync_cnt_rst_i => monit1_tag_desync_cnt_rst_i,
data_tag_desync_cnt_o => monit1_tag_desync_cnt(chan),
data_mask_num_samples_beg_i => monit1_decim_mask_num_samples_beg_i,
data_mask_num_samples_end_i => monit1_decim_mask_num_samples_end_i,
data_mask_en_i => monit1_decim_mask_en_i,
ratio_i => c_monit1_ratio_slv,
data_o => monit1_mag(chan),
valid_o => valid_monit1(chan));
cmp_monit2_cic : cic_dyn
generic map (
g_input_width => g_monit_decim_width,
g_output_width => g_monit_decim_width,
g_stages => g_monit2_cic_stages,
g_delay => g_monit2_cic_delay,
g_max_rate => g_monit2_ratio,
g_bus_width => c_cic_monit2_width,
g_with_ce_synch => true,
g_tag_desync_cnt_width => g_monit2_tag_desync_cnt_width,
g_tag_width => c_monit2_tag_width,
g_data_mask_width => g_monit2_cic_mask_samples_width,
g_round_convergent => c_cic_round_convergent)
port map (
clk_i => clk_i,
rst_i => rst_i,
ce_i => ce_monit1(chan),
ce_out_i => ce_monit2(chan),
valid_i => valid_monit1(chan),
data_i => monit1_mag(chan),
data_tag_i => monit_tag_i,
data_tag_en_i => monit_tag_en_i,
data_tag_desync_cnt_rst_i => monit_tag_desync_cnt_rst_i,
data_tag_desync_cnt_o => monit2_tag_desync_cnt(chan),
data_mask_num_samples_beg_i => monit_decim_mask_num_samples_beg_i,
data_mask_num_samples_end_i => monit_decim_mask_num_samples_end_i,
data_mask_en_i => monit_decim_mask_en_i,
ratio_i => c_monit2_ratio_slv,
data_o => monit2_mag(chan),
valid_o => valid_monit2(chan));
end generate gen_ddc;
-- x and y are fixed point with:
-- sign bit = MSB
-- word length = g_WIDTH
-- integer length = g_K_WIDTH
-- fractional length = g_WIDTH - g_K_WIDTH
cmp_fofb_pds : part_delta_sigma
generic map (
g_WIDTH => g_FOFB_DECIM_WIDTH,
g_K_WIDTH => g_K_WIDTH,
g_OFFSET_WIDTH => g_OFFSET_WIDTH
)
port map (
clk_i => clk_i,
rst_i => rst_i,
a_i => fofb_mag(0),
b_i => fofb_mag(1),
c_i => fofb_mag(2),
d_i => fofb_mag(3),
kx_i => kx_i,
ky_i => ky_i,
ksum_i => ksum_i,
offset_x_i => offset_x_i,
offset_y_i => offset_y_i,
ce_i => ce_fofb_cordic(0),
valid_i => valid_fofb_cordic(0),
x_o => fofb_pos_x_int,
y_o => fofb_pos_y_int,
q_o => fofb_pos_q_int,
sum_o => fofb_pos_sum_int,
valid_o => valid_fofb_pds
);
-- x and y are fixed point with:
-- sign bit = MSB
-- word length = g_WIDTH
-- integer length = g_K_WIDTH
-- fractional length = g_WIDTH - g_K_WIDTH
cmp_monit1_pds : part_delta_sigma
generic map (
g_WIDTH => g_MONIT_DECIM_WIDTH,
g_K_WIDTH => g_K_WIDTH,
g_OFFSET_WIDTH => g_OFFSET_WIDTH
)
port map (
clk_i => clk_i,
rst_i => rst_i,
a_i => monit1_mag(0),
b_i => monit1_mag(1),
c_i => monit1_mag(2),
d_i => monit1_mag(3),
kx_i => kx_i,
ky_i => ky_i,
ksum_i => ksum_i,
offset_x_i => offset_x_i,
offset_y_i => offset_y_i,
ce_i => ce_monit1(0),
valid_i => valid_monit1(0),
x_o => monit1_pos_x_int,
y_o => monit1_pos_y_int,
q_o => monit1_pos_q_int,
sum_o => monit1_pos_sum_int,
valid_o => valid_monit1_pds
);
-- desync counters. Use only one of the channels as a sample
tbt_tag_desync_cnt_o <= tbt_tag_desync_cnt(0);
fofb_decim_desync_cnt_o <= fofb_tag_desync_cnt(0);
monit1_tag_desync_cnt_o <= monit1_tag_desync_cnt(0);
monit_tag_desync_cnt_o <= monit2_tag_desync_cnt(0);
-- Wiring intermediate signals to outputs
mix_ch0_i_o <= std_logic_vector(resize(signed(full_i(0)), g_IQ_width));
mix_ch0_q_o <= std_logic_vector(resize(signed(full_q(0)), g_IQ_width));
mix_ch1_i_o <= std_logic_vector(resize(signed(full_i(1)), g_IQ_width));
mix_ch1_q_o <= std_logic_vector(resize(signed(full_q(1)), g_IQ_width));
mix_ch2_i_o <= std_logic_vector(resize(signed(full_i(2)), g_IQ_width));
mix_ch2_q_o <= std_logic_vector(resize(signed(full_q(2)), g_IQ_width));
mix_ch3_i_o <= std_logic_vector(resize(signed(full_i(3)), g_IQ_width));
mix_ch3_q_o <= std_logic_vector(resize(signed(full_q(3)), g_IQ_width));
mix_valid_o <= iq_valid(0);
mix_ce_o <= ce_adc(0);
tbt_decim_ch0_i_o <= tbt_i(0);
tbt_decim_ch0_q_o <= tbt_q(0);
tbt_decim_ch1_i_o <= tbt_i(1);
tbt_decim_ch1_q_o <= tbt_q(1);
tbt_decim_ch2_i_o <= tbt_i(2);
tbt_decim_ch2_q_o <= tbt_q(2);
tbt_decim_ch3_i_o <= tbt_i(3);
tbt_decim_ch3_q_o <= tbt_q(3);
tbt_decim_valid_o <= valid_tbt(0);
tbt_decim_ce_o <= ce_adc(0);
tbt_amp_ch0_o <= tbt_mag(0);
tbt_amp_ch1_o <= tbt_mag(1);
tbt_amp_ch2_o <= tbt_mag(2);
tbt_amp_ch3_o <= tbt_mag(3);
tbt_amp_valid_o <= valid_tbt_cordic(0);
tbt_amp_ce_o <= ce_tbt_cordic(0);
tbt_pha_ch0_o <= tbt_phase(0);
tbt_pha_ch1_o <= tbt_phase(1);
tbt_pha_ch2_o <= tbt_phase(2);
tbt_pha_ch3_o <= tbt_phase(3);
tbt_pha_valid_o <= valid_tbt_cordic(0);
tbt_pha_ce_o <= ce_tbt_cordic(0);
fofb_decim_ch0_i_o <= fofb_i(0);
fofb_decim_ch0_q_o <= fofb_q(0);
fofb_decim_ch1_i_o <= fofb_i(1);
fofb_decim_ch1_q_o <= fofb_q(1);
fofb_decim_ch2_i_o <= fofb_i(2);
fofb_decim_ch2_q_o <= fofb_q(2);
fofb_decim_ch3_i_o <= fofb_i(3);
fofb_decim_ch3_q_o <= fofb_q(3);
fofb_decim_valid_o <= valid_fofb(0);
fofb_decim_ce_o <= ce_adc(0);
fofb_amp_ch0_o <= fofb_mag(0);
fofb_amp_ch1_o <= fofb_mag(1);
fofb_amp_ch2_o <= fofb_mag(2);
fofb_amp_ch3_o <= fofb_mag(3);
fofb_amp_valid_o <= valid_fofb_cordic(0);
fofb_amp_ce_o <= ce_fofb_cordic(0);
fofb_pha_ch0_o <= fofb_phase(0);
fofb_pha_ch1_o <= fofb_phase(1);
fofb_pha_ch2_o <= fofb_phase(2);
fofb_pha_ch3_o <= fofb_phase(3);
fofb_pha_valid_o <= valid_fofb_cordic(0);
fofb_pha_ce_o <= ce_fofb_cordic(0);
monit1_amp_ch0_o <= monit1_mag(0);
monit1_amp_ch1_o <= monit1_mag(1);
monit1_amp_ch2_o <= monit1_mag(2);
monit1_amp_ch3_o <= monit1_mag(3);
monit1_amp_valid_o <= valid_monit1(0);
monit1_amp_ce_o <= ce_monit1(0);
monit_amp_ch0_o <= monit2_mag(0);
monit_amp_ch1_o <= monit2_mag(1);
monit_amp_ch2_o <= monit2_mag(2);
monit_amp_ch3_o <= monit2_mag(3);
monit_amp_valid_o <= valid_monit2(0);
monit_amp_ce_o <= ce_monit2(0);
fofb_pos_valid_o <= valid_fofb_pds;
fofb_pos_ce_o <= ce_fofb_cordic(0);
fofb_pos_x_o <= std_logic_vector(shift_right(signed(fofb_pos_x_int), g_fofb_decim_width-g_k_width));
fofb_pos_y_o <= std_logic_vector(shift_right(signed(fofb_pos_y_int), g_fofb_decim_width-g_k_width));
fofb_pos_q_o <= std_logic_vector(shift_right(signed(fofb_pos_q_int), g_fofb_decim_width-g_k_width));
fofb_pos_sum_o <= fofb_pos_sum_int;
-- Removed to speed synthesis during test
tbt_pos_valid_o <= '0';
tbt_pos_ce_o <= '0';
tbt_pos_x_o <= (others => '0');
tbt_pos_y_o <= (others => '0');
tbt_pos_q_o <= (others => '0');
tbt_pos_sum_o <= (others => '0');
monit1_pos_valid_o <= valid_monit1_pds;
monit1_pos_ce_o <= ce_monit1(0);
monit1_pos_x_o <= std_logic_vector(shift_right(signed(monit1_pos_x_int), g_monit_decim_width-g_k_width));
monit1_pos_y_o <= std_logic_vector(shift_right(signed(monit1_pos_y_int), g_monit_decim_width-g_k_width));
monit1_pos_q_o <= std_logic_vector(shift_right(signed(monit1_pos_q_int), g_monit_decim_width-g_k_width));
monit1_pos_sum_o <= monit1_pos_sum_int;
monit_pos_valid_o <= '0';
monit_pos_ce_o <= '0';
monit_pos_x_o <= (others => '0');
monit_pos_y_o <= (others => '0');
monit_pos_q_o <= (others => '0');
monit_pos_sum_o <= (others => '0');
end rtl;
| lgpl-3.0 |
lnls-dig/bpm-gw | hdl/modules/hpf_adcinput/mac2reg.vhd | 1 | 3858 | ------------------------------------------------------------------------------
-- Title : DSP48E1-based MAC and data registered data propagation (2 stages)
------------------------------------------------------------------------------
-- Author : Daniel Tavares
-- Company : CNPEM LNLS-DIG
-- Created : 2019-11-23
-- Platform : FPGA-generic
-------------------------------------------------------------------------------
-- Description: Elementary mulitply-accumulate block for systolic FIR filter
-- implementation. Use 2 pipeline stages at the input data.
-- Reference: "DSP: Designing for Optimal Results"
-------------------------------------------------------------------------------
-- Copyright (c) 2019 CNPEM
-- Licensed under GNU Lesser General Public License (LGPL) v3.0
-------------------------------------------------------------------------------
-- Revisions :
-- Date Version Author Description
-- 2019-11-23 1.0 daniel.tavares Created
-------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_signed.all;
library UNISIM;
use UNISIM.vcomponents.all;
entity mac2reg is
port
(
clk_i : in std_logic;
data_i : in std_logic_vector (17 downto 0);
coef_i : in std_logic_vector (24 downto 0);
casc_i : in std_logic_vector (47 downto 0);
data_o : out std_logic_vector (17 downto 0);
mac_o : out std_logic_vector (47 downto 0);
casc_o : out std_logic_vector (47 downto 0)
);
end mac2reg;
architecture rtl of mac2reg is
signal coef : std_logic_vector(29 downto 0);
begin
DSP48E1_inst : DSP48E1
generic map (
-- Feature Control Attributes: Data Path Selection
A_INPUT => "DIRECT",
B_INPUT => "CASCADE",
USE_DPORT => FALSE,
USE_MULT => "MULTIPLY",
USE_SIMD => "ONE48",
-- Pattern Detector Attributes: Pattern Detection Configuration
AUTORESET_PATDET => "NO_RESET",
MASK => X"3fffffffffff",
PATTERN => X"000000000000",
SEL_MASK => "MASK",
SEL_PATTERN => "PATTERN",
USE_PATTERN_DETECT => "NO_PATDET",
-- Register Control Attributes: Pipeline Register Configuration
ACASCREG => 1,
ADREG => 1,
ALUMODEREG => 1,
AREG => 1,
BCASCREG => 2,
BREG => 2,
CARRYINREG => 0,
CARRYINSELREG => 0,
CREG => 1,
DREG => 1,
INMODEREG => 0,
MREG => 1,
OPMODEREG => 0,
PREG => 1
)
port map (
CLK => clk_i,
A => coef,
B => (others => '0'),
BCOUT => data_o,
PCOUT => casc_o,
P => mac_o,
BCIN => data_i,
PCIN => casc_i,
INMODE => "00001",
OPMODE => "0010101",
ALUMODE => "0000",
-- Reset/Clock Enable Inputs
CEA1 => '1',
CEA2 => '0',
CEAD => '0',
CEALUMODE => '1',
CEB1 => '1',
CEB2 => '1',
CEC => '0',
CECARRYIN => '0',
CECTRL => '1',
CED => '0',
CEINMODE => '0',
CEM => '1',
CEP => '1',
RSTA => '0',
RSTALLCARRYIN => '0',
RSTALUMODE => '0',
RSTB => '0',
RSTC => '0',
RSTCTRL => '0',
RSTD => '0',
RSTINMODE => '0',
RSTM => '0',
RSTP => '0',
-- Unused port
ACOUT => open,
CARRYCASCOUT => open,
MULTSIGNOUT => open,
OVERFLOW => open,
PATTERNBDETECT => open,
PATTERNDETECT => open,
UNDERFLOW => open,
CARRYOUT => open,
ACIN => (others => '0'),
CARRYCASCIN => '0',
MULTSIGNIN => '0',
CARRYINSEL => "000",
C => (others => '0'),
CARRYIN => '0',
D => (others => '0')
);
-- Sign extension - DSP48E1 expects 30 bits on port A but multiplier uses only 25 bits
coef(24 downto 0) <= coef_i;
coef(29 downto 25) <= (others => coef_i(24));
end rtl;
| lgpl-3.0 |
lnls-dig/bpm-gw | hdl/top/ml_605/dbe_bpm_fmc130m_4ch/sys_pll.vhd | 11 | 6148 |
-- MMCM_BASE : In order to incorporate this function into the design,
-- VHDL : the following instance declaration needs to be placed
-- instance : in the body of the design code. The instance name
-- declaration : (MMCM_BASE_inst) and/or the port declarations after the
-- code : "=>" declaration maybe changed to properly reference and
-- : connect this function to the design. All inputs and outputs
-- : must be connected.
-- Library : In addition to adding the instance declaration, a use
-- declaration : statement for the UNISIM.vcomponents library needs to be
-- for : added before the entity declaration. This library
-- Xilinx : contains the component declarations for all Xilinx
-- primitives : primitives and points to the models that will be used
-- : for simulation.
-- Copy the following two statements and paste them before the
-- Entity declaration, unless they already exist.
library UNISIM;
use UNISIM.vcomponents.all;
library ieee;
use ieee.std_logic_1164.all;
entity sys_pll is
generic(
-- 200 MHz input clock
g_clkin_period : real := 5.000;
g_clkbout_mult_f : real := 5.000;
-- 100 MHz output clock
g_clk0_divide_f : real := 10.000;
-- 200 MHz output clock
g_clk1_divide : integer := 5
);
port(
rst_i : in std_logic := '0';
clk_i : in std_logic := '0';
clk0_o : out std_logic;
clk1_o : out std_logic;
locked_o : out std_logic
);
end sys_pll;
architecture syn of sys_pll is
signal s_mmcm_fbin : std_logic;
signal s_mmcm_fbout : std_logic;
signal s_clk0 : std_logic;
signal s_clk1 : std_logic;
begin
-- MMCM_BASE: Base Mixed Mode Clock Manager
-- Virtex-6
-- Xilinx HDL Language Template, version 13.4
-- Clock PLL
cmp_mmcm : MMCM_ADV
generic map(
BANDWIDTH => "OPTIMIZED",
CLKOUT4_CASCADE => FALSE,
CLOCK_HOLD => FALSE,
COMPENSATION => "ZHOLD",
STARTUP_WAIT => FALSE,
DIVCLK_DIVIDE => 1,
CLKFBOUT_MULT_F => g_clkbout_mult_f,
CLKFBOUT_PHASE => 0.000,
CLKFBOUT_USE_FINE_PS => FALSE,
CLKOUT0_DIVIDE_F => g_clk0_divide_f,
CLKOUT0_PHASE => 0.000,
CLKOUT0_DUTY_CYCLE => 0.500,
CLKOUT0_USE_FINE_PS => FALSE,
CLKOUT1_DIVIDE => g_clk1_divide,
CLKOUT1_PHASE => 0.000,
CLKOUT1_DUTY_CYCLE => 0.500,
CLKOUT1_USE_FINE_PS => FALSE,
CLKIN1_PERIOD => g_clkin_period,
REF_JITTER1 => 0.010,
-- Not used. Just to bypass Xilinx errors
-- Just input g_clkin_period input clock period
CLKIN2_PERIOD => g_clkin_period,
REF_JITTER2 => 0.010
)
port map(
-- Output clocks
CLKFBOUT => s_mmcm_fbout,
CLKFBOUTB => open,
CLKOUT0 => s_clk0,
CLKOUT0B => open,
CLKOUT1 => s_clk1,
CLKOUT1B => open,
CLKOUT2 => open,
CLKOUT2B => open,
CLKOUT3 => open,
CLKOUT3B => open,
CLKOUT4 => open,
CLKOUT5 => open,
CLKOUT6 => open,
-- Input clock control
CLKFBIN => s_mmcm_fbin,
CLKIN1 => clk_i,
CLKIN2 => '0',
-- Tied to always select the primary input clock
CLKINSEL => '1',
-- Ports for dynamic reconfiguration
DADDR => (others => '0'),
DCLK => '0',
DEN => '0',
DI => (others => '0'),
DO => open,
DRDY => open,
DWE => '0',
-- Ports for dynamic phase shift
PSCLK => '0',
PSEN => '0',
PSINCDEC => '0',
PSDONE => open,
-- Other control and status signals
LOCKED => locked_o,
CLKINSTOPPED => open,
CLKFBSTOPPED => open,
PWRDWN => '0',
RST => rst_i
);
-- Global clock buffers for "cmp_mmcm" instance
cmp_clkf_bufg : BUFG
port map(
O => s_mmcm_fbin,
I => s_mmcm_fbout
);
cmp_clkout0_buf : BUFG
port map(
O => clk0_o,
I => s_clk0
);
cmp_clkout1_buf : BUFG
port map(
O => clk1_o,
I => s_clk1
);
end syn;
| lgpl-3.0 |
lnls-dig/bpm-gw | hdl/modules/machine/sirius_bo_250M/dds_cos_lut.vhd | 1 | 2363 | -------------------------------------------------------------------------------
-- Title : Vivado DDS cos lut for SIRIUS 250M
-- Project :
-------------------------------------------------------------------------------
-- File : dds_cos_lut.vhd
-- Author : aylons <aylons@LNLS190>
-- Company :
-- Created : 2015-04-15
-- Last update: 2016-04-04
-- Platform :
-- Standard : VHDL'93/02
-------------------------------------------------------------------------------
-- Description: Temporary cosine lut for SIRIUS machine with 250M ADC generated
-- through Vivado.
-------------------------------------------------------------------------------
-- Copyright (c) 2015
-------------------------------------------------------------------------------
-- Revisions :
-- Date Version Author Description
-- 2016-04-04 1.0 aylons Created
-------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
library work;
use work.genram_pkg.all;
entity dds_cos_lut is
port (
clka : in std_logic;
addra : in std_logic_vector(7 downto 0);
douta : out std_logic_vector(15 downto 0)
);
end entity dds_cos_lut;
architecture str of dds_cos_lut is
component generic_rom
generic (
g_data_width : natural := 32;
g_size : natural := 16384;
g_init_file : string := "";
g_fail_if_file_not_found : boolean := true
);
port (
rst_n_i : in std_logic; -- synchronous reset, active LO
clk_i : in std_logic; -- clock input
-- address input
a_i : in std_logic_vector(f_log2_size(g_size)-1 downto 0);
-- data output
q_o : out std_logic_vector(g_data_width-1 downto 0)
);
end component;
begin
cmp_cos_lut_sirius_52_181_1 : generic_rom
generic map (
g_data_width => 16,
g_size => 181,
g_init_file => "cos_lut_sirius_52_181.mif",
g_fail_if_file_not_found => true
)
port map (
rst_n_i => '1',
clk_i => clka,
a_i => addra,
q_o => douta
);
end architecture str;
| lgpl-3.0 |
lnls-dig/bpm-gw | hdl/modules/hpf_adcinput/hpf_adcinput.vhd | 1 | 4311 | ------------------------------------------------------------------------------
-- Title : Systolic High Pass FIR Filter
------------------------------------------------------------------------------
-- Author : Daniel Tavares
-- Company : CNPEM LNLS-DIG
-- Created : 2019-11-23
-- Platform : FPGA-generic
-------------------------------------------------------------------------------
-- Description: Systolic FIR for high pass filter.
-- Coefficients are calculated to meet the specification:
-- - Stopband norm. frequency: 0.04545
-- - Passband norm. frequency: 0.4545
-- - Attenuation at stopband: 60 dB
-- - Attenuation ripple at passband: +/- 0.1 dB
-------------------------------------------------------------------------------
-- Copyright (c) 2019 CNPEM
-- Licensed under GNU Lesser General Public License (LGPL) v3.0
-------------------------------------------------------------------------------
-- Revisions :
-- Date Version Author Description
-- 2019-11-23 1.0 daniel.tavares Created
-------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_signed.all;
entity hpf_adcinput is
port
(
clk_i : in std_logic;
rst_n_i : in std_logic;
ce_i : in std_logic;
data_i : in std_logic_vector (15 downto 0);
data_o : out std_logic_vector (15 downto 0)
);
end hpf_adcinput;
architecture rtl of hpf_adcinput is
type t_coef is array(12 downto 0) of std_logic_vector(24 downto 0);
signal coef : t_coef;
type t_cascade is array(11 downto 0) of std_logic_vector(47 downto 0);
signal cascade : t_cascade;
type t_data_io is array(12 downto 0) of std_logic_vector(17 downto 0);
signal data : t_data_io;
signal data_full : std_logic_vector(47 downto 0);
component mac1reg is
port
(
clk_i : in std_logic;
data_i : in std_logic_vector (17 downto 0);
coef_i : in std_logic_vector (24 downto 0);
data_o : out std_logic_vector (17 downto 0);
mac_o : out std_logic_vector (47 downto 0);
casc_o : out std_logic_vector (47 downto 0)
);
end component;
component mac2reg is
port
(
clk_i : in std_logic;
data_i : in std_logic_vector (17 downto 0);
coef_i : in std_logic_vector (24 downto 0);
casc_i : in std_logic_vector (47 downto 0);
data_o : out std_logic_vector (17 downto 0);
mac_o : out std_logic_vector (47 downto 0);
casc_o : out std_logic_vector (47 downto 0)
);
end component;
signal data_se : std_logic_vector(17 downto 0);
signal data_int : std_logic_vector(data_o'range);
begin
coef <= (
0 => conv_std_logic_vector( 186968, 25),
1 => conv_std_logic_vector( 363532, 25),
2 => conv_std_logic_vector( 192469, 25),
3 => conv_std_logic_vector( -714736, 25),
4 => conv_std_logic_vector( -2294800, 25),
5 => conv_std_logic_vector( -3865066, 25),
6 => conv_std_logic_vector( 12250263, 25),
7 => conv_std_logic_vector( -3865066, 25),
8 => conv_std_logic_vector( -2294800, 25),
9 => conv_std_logic_vector( -714736, 25),
10 => conv_std_logic_vector( 192469, 25),
11 => conv_std_logic_vector( 363532, 25),
12 => conv_std_logic_vector( 186968, 25)
);
cmp_mac_first : mac1reg
port map
(
clk_i => clk_i,
data_i => data_se,
coef_i => coef(0),
data_o => data(0),
casc_o => cascade(0)
);
gen_mac_cascade : for i in 1 to 11 generate
cmp_mac : mac2reg
port map
(
clk_i => clk_i,
data_i => data(i-1),
coef_i => coef(i),
casc_i => cascade(i-1),
data_o => data(i),
mac_o => open,
casc_o => cascade(i)
);
end generate;
cmp_mac_last : mac2reg
port map
(
clk_i => clk_i,
data_i => data(11),
coef_i => coef(12),
casc_i => cascade(11),
data_o => open,
mac_o => data_full,
casc_o => open
);
data_se(15 downto 0) <= data_i;
data_se(17 downto 16) <= (others => data_i(15));
-- Truncate 7 MSB and 25 LSB to achieve better precision at the output
-- TODO: verify if this is the optimal solution
data_o <= data_full(40 downto 25);
end rtl;
| lgpl-3.0 |
lnls-dig/bpm-gw | hdl/modules/wb_bpm_swap/bpm_swap/swmode_sel.vhd | 1 | 2665 | ------------------------------------------------------------------------------
-- Title : BPM RF channels swapping and de-swapping mode selector
------------------------------------------------------------------------------
-- Author : Jose Alvim Berkenbrock
-- Company : CNPEM LNLS-DIG
-- Platform : FPGA-generic
-------------------------------------------------------------------------------
-- Description: Select among distinct swapping and de-swapping modes affecting
-- how the swap master clock is propagated to the swap and de-swap
-- output signals.
-------------------------------------------------------------------------------
-- Copyright (c) 2013 CNPEM
-- Licensed under GNU Lesser General Public License (LGPL) v3.0
-------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
library work;
use work.bpm_cores_pkg.all;
entity swmode_sel is
port(
clk_i : in std_logic;
rst_n_i : in std_logic;
en_i : in std_logic := '1';
-- Swap master clock
clk_swap_i : in std_logic;
-- Swap and de-swap signals
swap_o : out std_logic;
deswap_o : out std_logic;
-- Swap mode setting
swap_mode_i : in t_swap_mode
);
end swmode_sel;
architecture rtl of swmode_sel is
signal swap : std_logic;
signal deswap : std_logic;
begin
p_swap_mode : process(clk_i)
begin
if rising_edge(clk_i) then
if rst_n_i = '0' then
swap <= '0';
deswap <= '0';
else
if en_i = '1' then
case swap_mode_i is
when c_swmode_swap_deswap =>
if clk_swap_i = '1' then
swap <= '1';
deswap <= '1';
else
swap <= '0';
deswap <= '0';
end if;
when c_swmode_static_direct =>
swap <= '0';
deswap <= '0';
when c_swmode_static_inverted =>
swap <= '1';
deswap <= '0';
when c_swmode_rffe_swap =>
if clk_swap_i = '1' then
swap <= '1';
else
swap <= '0';
end if;
deswap <= '0';
when others =>
swap <= '0';
deswap <= '0';
end case;
end if;
end if;
end if;
end process p_swap_mode;
swap_o <= swap;
deswap_o <= deswap;
end rtl;
| lgpl-3.0 |
lnls-dig/bpm-gw | hdl/modules/wb_orbit_intlk/orbit_intlk_cdc_fifo.vhd | 1 | 3318 | ------------------------------------------------------------------------------
-- Title : CDC FIFO for Position data
------------------------------------------------------------------------------
-- Author : Lucas Maziero Russo
-- Company : CNPEM LNLS-DIG
-- Created : 2013-09-23
-- Platform : FPGA-generic
-------------------------------------------------------------------------------
-- Description: CDC FIFO for generic data. Suitable for CDC position data
-------------------------------------------------------------------------------
-- Copyright (c) 2012 CNPEM
-- Licensed under GNU Lesser General Public License (LGPL) v3.0
-------------------------------------------------------------------------------
-- Revisions :
-- Date Version Author Description
-- 2013-09-23 1.0 lucas.russo Created
-------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
library work;
-- Genrams
use work.genram_pkg.all;
entity orbit_intlk_cdc_fifo is
generic
(
g_data_width : natural;
g_size : natural
);
port
(
clk_wr_i : in std_logic;
data_i : in std_logic_vector(g_data_width-1 downto 0);
valid_i : in std_logic;
clk_rd_i : in std_logic;
rd_i : in std_logic;
data_o : out std_logic_vector(g_data_width-1 downto 0);
valid_o : out std_logic;
empty_o : out std_logic
);
end orbit_intlk_cdc_fifo;
architecture rtl of orbit_intlk_cdc_fifo is
constant c_guard_size : integer := 2;
constant c_almost_empty_thres : integer := c_guard_size;
constant c_almost_full_thres : integer := g_size - c_guard_size;
signal fifo_cdc_empty : std_logic;
signal fifo_cdc_valid : std_logic;
begin
cmp_orbit_intlk_cdc_fifo : inferred_async_fifo
generic map(
g_data_width => g_data_width,
g_size => g_size,
g_almost_empty_threshold => c_almost_empty_thres,
g_almost_full_threshold => c_almost_full_thres
)
port map(
rst_n_i => '1',
-- write port
clk_wr_i => clk_wr_i,
d_i => data_i,
we_i => valid_i, -- and valid
wr_full_o => open,
-- read port
clk_rd_i => clk_rd_i,
q_o => data_o,
rd_i => rd_i,
rd_empty_o => fifo_cdc_empty
);
empty_o <= fifo_cdc_empty;
p_gen_cdc_valid: process (clk_rd_i)
begin
if rising_edge (clk_rd_i) then
fifo_cdc_valid <= rd_i;
if fifo_cdc_empty = '1' then
fifo_cdc_valid <= '0';
end if;
end if;
end process;
valid_o <= fifo_cdc_valid;
end rtl;
| lgpl-3.0 |
lnls-dig/bpm-gw | hdl/modules/wb_bpm_swap/wb_bpm_swap.vhd | 1 | 9418 | ------------------------------------------------------------------------------
-- Title : Wishbone BPM SWAP flat interface
------------------------------------------------------------------------------
-- Author : Jose Alvim Berkenbrock
-- Company : CNPEM LNLS-DIG
-- Platform : FPGA-generic
-------------------------------------------------------------------------------
-- Description: Wishbone interface with BPM Swap core. In flat style.
-------------------------------------------------------------------------------
-- Copyright (c) 2013 CNPEM
-- Licensed under GNU Lesser General Public License (LGPL) v3.0
-------------------------------------------------------------------------------
-- Revisions :
-- Date Version Author Description
-- 2013-04-12 1.0 jose.berkenbrock Created
-------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
library work;
-- Main Wishbone Definitions
use work.wishbone_pkg.all;
-- BPM cores
use work.bpm_cores_pkg.all;
-- Register Bank
use work.bpm_swap_wbgen2_pkg.all;
entity wb_bpm_swap is
generic
(
g_interface_mode : t_wishbone_interface_mode := CLASSIC;
g_address_granularity : t_wishbone_address_granularity := WORD;
g_delay_vec_width : natural := 8;
g_swap_div_freq_vec_width : natural := 16;
g_ch_width : natural := 16
);
port
(
rst_n_i : in std_logic;
clk_sys_i : in std_logic;
fs_rst_n_i : in std_logic;
fs_clk_i : in std_logic;
-----------------------------
-- Wishbone signals
-----------------------------
wb_adr_i : in std_logic_vector(c_wishbone_address_width-1 downto 0) := (others => '0');
wb_dat_i : in std_logic_vector(c_wishbone_data_width-1 downto 0) := (others => '0');
wb_dat_o : out std_logic_vector(c_wishbone_data_width-1 downto 0);
wb_sel_i : in std_logic_vector(c_wishbone_data_width/8-1 downto 0) := (others => '0');
wb_we_i : in std_logic := '0';
wb_cyc_i : in std_logic := '0';
wb_stb_i : in std_logic := '0';
wb_ack_o : out std_logic;
wb_stall_o : out std_logic;
-----------------------------
-- External ports
-----------------------------
-- Input data from ADCs
cha_i : in std_logic_vector(g_ch_width-1 downto 0);
chb_i : in std_logic_vector(g_ch_width-1 downto 0);
chc_i : in std_logic_vector(g_ch_width-1 downto 0);
chd_i : in std_logic_vector(g_ch_width-1 downto 0);
ch_valid_i : in std_logic;
-- Output data to BPM DSP chain
cha_o : out std_logic_vector(g_ch_width-1 downto 0);
chb_o : out std_logic_vector(g_ch_width-1 downto 0);
chc_o : out std_logic_vector(g_ch_width-1 downto 0);
chd_o : out std_logic_vector(g_ch_width-1 downto 0);
ch_tag_o : out std_logic_vector(0 downto 0);
ch_valid_o : out std_logic;
-- RFFE swap clock (or switchwing clock)
rffe_swclk_o : out std_logic;
-- RFFE swap clock synchronization trigger
sync_trig_i : in std_logic
);
end wb_bpm_swap;
architecture rtl of wb_bpm_swap is
constant c_periph_addr_size : natural := 1+2;
signal fs_rst_n : std_logic;
-----------------------------
-- Wishbone Register Interface signals
-----------------------------
-- wb_bpm_swap reg structure
signal regs_in : t_bpm_swap_in_registers;
signal regs_out : t_bpm_swap_out_registers;
-----------------------------
-- Wishbone slave adapter signals/structures
-----------------------------
signal wb_slv_adp_out : t_wishbone_master_out;
signal wb_slv_adp_in : t_wishbone_master_in;
signal resized_addr : std_logic_vector(c_wishbone_address_width-1 downto 0);
signal deswap_delay : std_logic_vector(g_delay_vec_width-1 downto 0);
component wb_bpm_swap_regs
port (
rst_n_i : in std_logic;
clk_sys_i : in std_logic;
wb_adr_i : in std_logic_vector(0 downto 0);
wb_dat_i : in std_logic_vector(31 downto 0);
wb_dat_o : out std_logic_vector(31 downto 0);
wb_cyc_i : in std_logic;
wb_sel_i : in std_logic_vector(3 downto 0);
wb_stb_i : in std_logic;
wb_we_i : in std_logic;
wb_ack_o : out std_logic;
wb_stall_o : out std_logic;
fs_clk_i : in std_logic;
regs_i : in t_bpm_swap_in_registers;
regs_o : out t_bpm_swap_out_registers
);
end component;
begin
-----------------------------
-- Slave adapter for Wishbone Register Interface
-----------------------------
cmp_slave_adapter : wb_slave_adapter
generic map (
g_master_use_struct => true,
g_master_mode => PIPELINED,
g_master_granularity => WORD,
g_slave_use_struct => false,
g_slave_mode => g_interface_mode,
g_slave_granularity => g_address_granularity
)
port map (
clk_sys_i => clk_sys_i,
rst_n_i => rst_n_i,
master_i => wb_slv_adp_in,
master_o => wb_slv_adp_out,
sl_adr_i => resized_addr,
sl_dat_i => wb_dat_i,
sl_sel_i => wb_sel_i,
sl_cyc_i => wb_cyc_i,
sl_stb_i => wb_stb_i,
sl_we_i => wb_we_i,
sl_dat_o => wb_dat_o,
sl_ack_o => wb_ack_o,
sl_rty_o => open,
sl_err_o => open,
sl_stall_o => wb_stall_o
);
-- See wb_bpm_swap_port.vhd for register bank addresses.
resized_addr(c_periph_addr_size-1 downto 0) <= wb_adr_i(c_periph_addr_size-1 downto 0); --cbar_master_out(0).adr(c_periph_addr_size-1 downto 0);
resized_addr(c_wishbone_address_width-1 downto c_periph_addr_size) <= (others => '0');
-- Register Bank / Wishbone Interface
cmp_wb_bpm_swap_regs : wb_bpm_swap_regs
port map (
rst_n_i => rst_n_i,
clk_sys_i => clk_sys_i,
wb_adr_i => wb_slv_adp_out.adr(0 downto 0),
wb_dat_i => wb_slv_adp_out.dat,
wb_dat_o => wb_slv_adp_in.dat,
wb_cyc_i => wb_slv_adp_out.cyc,
wb_sel_i => wb_slv_adp_out.sel,
wb_stb_i => wb_slv_adp_out.stb,
wb_we_i => wb_slv_adp_out.we,
wb_ack_o => wb_slv_adp_in.ack,
wb_stall_o => wb_slv_adp_in.stall,
fs_clk_i => fs_clk_i,
regs_i => regs_in,
regs_o => regs_out
);
-- Registers assignment
regs_in.ctrl_reserved_i <= (others => '0');
regs_in.dly_reserved_i <= (others => '0');
-- Unused wishbone signals
wb_slv_adp_in.err <= '0';
wb_slv_adp_in.rty <= '0';
cmp_bpm_swap : bpm_swap
generic map (
g_delay_vec_width => g_delay_vec_width,
g_swap_div_freq_vec_width => g_swap_div_freq_vec_width,
g_ch_width => g_ch_width
)
port map (
clk_i => fs_clk_i,
rst_n_i => fs_rst_n_i,
cha_i => cha_i,
chb_i => chb_i,
chc_i => chc_i,
chd_i => chd_i,
ch_valid_i => ch_valid_i,
cha_o => cha_o,
chb_o => chb_o,
chc_o => chc_o,
chd_o => chd_o,
ch_tag_o => ch_tag_o,
ch_valid_o => ch_valid_o,
rffe_swclk_o => rffe_swclk_o,
sync_trig_i => sync_trig_i,
swap_mode_i => regs_out.ctrl_mode_o,
swap_div_f_i => regs_out.ctrl_swap_div_f_o,
deswap_delay_i => deswap_delay
);
deswap_delay <= regs_out.dly_deswap_o(g_delay_vec_width-1 downto 0);
end rtl;
| lgpl-3.0 |
lnls-dig/bpm-gw | hdl/top/afc_v3/dbe_bpm2/dbe_bpm2.vhd | 1 | 56633 | ------------------------------------------------------------------------------
-- Title : Top FMC250M design
------------------------------------------------------------------------------
-- Author : Lucas Maziero Russo
-- Company : CNPEM LNLS-DIG
-- Created : 2016-02-19
-- Platform : FPGA-generic
-------------------------------------------------------------------------------
-- Description: Top design for testing the integration/control of the DSP with
-- FMC250M_4ch board
-------------------------------------------------------------------------------
-- Copyright (c) 2016 CNPEM
-- Licensed under GNU Lesser General Public License (LGPL) v3.0
-------------------------------------------------------------------------------
-- Revisions :
-- Date Version Author Description
-- 2016-02-19 1.0 lucas.russo Created
-------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
library work;
-- FMC516 definitions
use work.fmc_adc_pkg.all;
-- IP cores constants
use work.ipcores_pkg.all;
-- AFC definitions
use work.afc_base_pkg.all;
entity dbe_bpm2 is
port(
---------------------------------------------------------------------------
-- Clocking pins
---------------------------------------------------------------------------
sys_clk_p_i : in std_logic;
sys_clk_n_i : in std_logic;
aux_clk_p_i : in std_logic;
aux_clk_n_i : in std_logic;
afc_fp2_clk1_p_i : in std_logic;
afc_fp2_clk1_n_i : in std_logic;
---------------------------------------------------------------------------
-- Reset Button
---------------------------------------------------------------------------
sys_rst_button_n_i : in std_logic := '1';
---------------------------------------------------------------------------
-- UART pins
---------------------------------------------------------------------------
uart_rxd_i : in std_logic := '1';
uart_txd_o : out std_logic;
---------------------------------------------------------------------------
-- Trigger pins
---------------------------------------------------------------------------
trig_dir_o : out std_logic_vector(c_NUM_TRIG-1 downto 0);
trig_b : inout std_logic_vector(c_NUM_TRIG-1 downto 0);
---------------------------------------------------------------------------
-- AFC Diagnostics
---------------------------------------------------------------------------
diag_spi_cs_i : in std_logic := '0';
diag_spi_si_i : in std_logic := '0';
diag_spi_so_o : out std_logic;
diag_spi_clk_i : in std_logic := '0';
---------------------------------------------------------------------------
-- ADN4604ASVZ
---------------------------------------------------------------------------
adn4604_vadj2_clk_updt_n_o : out std_logic;
---------------------------------------------------------------------------
-- AFC I2C.
---------------------------------------------------------------------------
-- Si57x oscillator
afc_si57x_scl_b : inout std_logic;
afc_si57x_sda_b : inout std_logic;
-- Si57x oscillator output enable
afc_si57x_oe_o : out std_logic;
---------------------------------------------------------------------------
-- PCIe pins
---------------------------------------------------------------------------
-- DDR3 memory pins
ddr3_dq_b : inout std_logic_vector(c_DDR_DQ_WIDTH-1 downto 0);
ddr3_dqs_p_b : inout std_logic_vector(c_DDR_DQS_WIDTH-1 downto 0);
ddr3_dqs_n_b : inout std_logic_vector(c_DDR_DQS_WIDTH-1 downto 0);
ddr3_addr_o : out std_logic_vector(c_DDR_ROW_WIDTH-1 downto 0);
ddr3_ba_o : out std_logic_vector(c_DDR_BANK_WIDTH-1 downto 0);
ddr3_cs_n_o : out std_logic_vector(0 downto 0);
ddr3_ras_n_o : out std_logic;
ddr3_cas_n_o : out std_logic;
ddr3_we_n_o : out std_logic;
ddr3_reset_n_o : out std_logic;
ddr3_ck_p_o : out std_logic_vector(c_DDR_CK_WIDTH-1 downto 0);
ddr3_ck_n_o : out std_logic_vector(c_DDR_CK_WIDTH-1 downto 0);
ddr3_cke_o : out std_logic_vector(c_DDR_CKE_WIDTH-1 downto 0);
ddr3_dm_o : out std_logic_vector(c_DDR_DM_WIDTH-1 downto 0);
ddr3_odt_o : out std_logic_vector(c_DDR_ODT_WIDTH-1 downto 0);
-- PCIe transceivers
pci_exp_rxp_i : in std_logic_vector(c_PCIELANES - 1 downto 0);
pci_exp_rxn_i : in std_logic_vector(c_PCIELANES - 1 downto 0);
pci_exp_txp_o : out std_logic_vector(c_PCIELANES - 1 downto 0);
pci_exp_txn_o : out std_logic_vector(c_PCIELANES - 1 downto 0);
-- PCI clock and reset signals
pcie_clk_p_i : in std_logic;
pcie_clk_n_i : in std_logic;
---------------------------------------------------------------------------
-- User LEDs
---------------------------------------------------------------------------
leds_o : out std_logic_vector(2 downto 0);
---------------------------------------------------------------------------
-- FMC interface
---------------------------------------------------------------------------
board_i2c_scl_b : inout std_logic;
board_i2c_sda_b : inout std_logic;
---------------------------------------------------------------------------
-- Flash memory SPI interface
---------------------------------------------------------------------------
--
-- spi_sclk_o : out std_logic;
-- spi_cs_n_o : out std_logic;
-- spi_mosi_o : out std_logic;
-- spi_miso_i : in std_logic := '0';
-----------------------------
-- FMC1_250m_4ch ports
-----------------------------
-- ADC clock (half of the sampling frequency) divider reset
fmc1_adc_clk_div_rst_p_o : out std_logic;
fmc1_adc_clk_div_rst_n_o : out std_logic;
fmc1_adc_ext_rst_n_o : out std_logic;
fmc1_adc_sleep_o : out std_logic;
-- ADC clocks. One clock per ADC channel.
-- Only ch1 clock is used as all data chains
-- are sampled at the same frequency
fmc1_adc_clk0_p_i : in std_logic := '0';
fmc1_adc_clk0_n_i : in std_logic := '0';
fmc1_adc_clk1_p_i : in std_logic := '0';
fmc1_adc_clk1_n_i : in std_logic := '0';
fmc1_adc_clk2_p_i : in std_logic := '0';
fmc1_adc_clk2_n_i : in std_logic := '0';
fmc1_adc_clk3_p_i : in std_logic := '0';
fmc1_adc_clk3_n_i : in std_logic := '0';
-- DDR ADC data channels.
fmc1_adc_data_ch0_p_i : in std_logic_vector(c_num_adc_bits/2-1 downto 0) := (others => '0');
fmc1_adc_data_ch0_n_i : in std_logic_vector(c_num_adc_bits/2-1 downto 0) := (others => '0');
fmc1_adc_data_ch1_p_i : in std_logic_vector(c_num_adc_bits/2-1 downto 0) := (others => '0');
fmc1_adc_data_ch1_n_i : in std_logic_vector(c_num_adc_bits/2-1 downto 0) := (others => '0');
fmc1_adc_data_ch2_p_i : in std_logic_vector(c_num_adc_bits/2-1 downto 0) := (others => '0');
fmc1_adc_data_ch2_n_i : in std_logic_vector(c_num_adc_bits/2-1 downto 0) := (others => '0');
fmc1_adc_data_ch3_p_i : in std_logic_vector(c_num_adc_bits/2-1 downto 0) := (others => '0');
fmc1_adc_data_ch3_n_i : in std_logic_vector(c_num_adc_bits/2-1 downto 0) := (others => '0');
---- FMC General Status
--fmc1_prsnt_i : in std_logic;
--fmc1_pg_m2c_i : in std_logic;
--fmc1_clk_dir_i : in std_logic;
-- Trigger
fmc1_trig_dir_o : out std_logic;
fmc1_trig_term_o : out std_logic;
fmc1_trig_val_p_b : inout std_logic;
fmc1_trig_val_n_b : inout std_logic;
-- ADC SPI control interface. Three-wire mode. Tri-stated data pin
fmc1_adc_spi_clk_o : out std_logic;
fmc1_adc_spi_mosi_o : out std_logic;
fmc1_adc_spi_miso_i : in std_logic;
fmc1_adc_spi_cs_adc0_n_o : out std_logic; -- SPI ADC CS channel 0
fmc1_adc_spi_cs_adc1_n_o : out std_logic; -- SPI ADC CS channel 1
fmc1_adc_spi_cs_adc2_n_o : out std_logic; -- SPI ADC CS channel 2
fmc1_adc_spi_cs_adc3_n_o : out std_logic; -- SPI ADC CS channel 3
-- Si571 clock gen
fmc1_si571_scl_pad_b : inout std_logic;
fmc1_si571_sda_pad_b : inout std_logic;
fmc1_si571_oe_o : out std_logic;
-- AD9510 clock distribution PLL
fmc1_spi_ad9510_cs_o : out std_logic;
fmc1_spi_ad9510_sclk_o : out std_logic;
fmc1_spi_ad9510_mosi_o : out std_logic;
fmc1_spi_ad9510_miso_i : in std_logic;
fmc1_pll_function_o : out std_logic;
fmc1_pll_status_i : in std_logic;
-- AD9510 clock copy
fmc1_fpga_clk_p_i : in std_logic;
fmc1_fpga_clk_n_i : in std_logic;
-- Clock reference selection (TS3USB221)
fmc1_clk_sel_o : out std_logic;
-- EEPROM (Connected to the CPU). Use board I2C pins if needed as they are
-- behind a I2C switch that can access FMC I2C bus
--eeprom_scl_pad_b : inout std_logic;
--eeprom_sda_pad_b : inout std_logic;
-- AMC7823 temperature monitor
fmc1_amc7823_spi_cs_o : out std_logic;
fmc1_amc7823_spi_sclk_o : out std_logic;
fmc1_amc7823_spi_mosi_o : out std_logic;
fmc1_amc7823_spi_miso_i : in std_logic;
fmc1_amc7823_davn_i : in std_logic;
-- FMC LEDs
fmc1_led1_o : out std_logic;
fmc1_led2_o : out std_logic;
fmc1_led3_o : out std_logic;
-----------------------------
-- FMC2_250m_4ch ports
-----------------------------
-- ADC clock (half of the sampling frequency) divider reset
fmc2_adc_clk_div_rst_p_o : out std_logic;
fmc2_adc_clk_div_rst_n_o : out std_logic;
fmc2_adc_ext_rst_n_o : out std_logic;
fmc2_adc_sleep_o : out std_logic;
-- ADC clocks. One clock per ADC channel.
-- Only ch1 clock is used as all data chains
-- are sampled at the same frequency
fmc2_adc_clk0_p_i : in std_logic := '0';
fmc2_adc_clk0_n_i : in std_logic := '0';
fmc2_adc_clk1_p_i : in std_logic := '0';
fmc2_adc_clk1_n_i : in std_logic := '0';
fmc2_adc_clk2_p_i : in std_logic := '0';
fmc2_adc_clk2_n_i : in std_logic := '0';
fmc2_adc_clk3_p_i : in std_logic := '0';
fmc2_adc_clk3_n_i : in std_logic := '0';
-- DDR ADC data channels.
fmc2_adc_data_ch0_p_i : in std_logic_vector(c_num_adc_bits/2-1 downto 0) := (others => '0');
fmc2_adc_data_ch0_n_i : in std_logic_vector(c_num_adc_bits/2-1 downto 0) := (others => '0');
fmc2_adc_data_ch1_p_i : in std_logic_vector(c_num_adc_bits/2-1 downto 0) := (others => '0');
fmc2_adc_data_ch1_n_i : in std_logic_vector(c_num_adc_bits/2-1 downto 0) := (others => '0');
fmc2_adc_data_ch2_p_i : in std_logic_vector(c_num_adc_bits/2-1 downto 0) := (others => '0');
fmc2_adc_data_ch2_n_i : in std_logic_vector(c_num_adc_bits/2-1 downto 0) := (others => '0');
fmc2_adc_data_ch3_p_i : in std_logic_vector(c_num_adc_bits/2-1 downto 0) := (others => '0');
fmc2_adc_data_ch3_n_i : in std_logic_vector(c_num_adc_bits/2-1 downto 0) := (others => '0');
---- FMC General Status
--fmc2_prsnt_i : in std_logic;
--fmc2_pg_m2c_i : in std_logic;
--fmc2_clk_dir_i : in std_logic;
-- Trigger
fmc2_trig_dir_o : out std_logic;
fmc2_trig_term_o : out std_logic;
fmc2_trig_val_p_b : inout std_logic;
fmc2_trig_val_n_b : inout std_logic;
-- ADC SPI control interface. Three-wire mode. Tri-stated data pin
fmc2_adc_spi_clk_o : out std_logic;
fmc2_adc_spi_mosi_o : out std_logic;
fmc2_adc_spi_miso_i : in std_logic;
fmc2_adc_spi_cs_adc0_n_o : out std_logic; -- SPI ADC CS channel 0
fmc2_adc_spi_cs_adc1_n_o : out std_logic; -- SPI ADC CS channel 1
fmc2_adc_spi_cs_adc2_n_o : out std_logic; -- SPI ADC CS channel 2
fmc2_adc_spi_cs_adc3_n_o : out std_logic; -- SPI ADC CS channel 3
-- Si571 clock gen
fmc2_si571_scl_pad_b : inout std_logic;
fmc2_si571_sda_pad_b : inout std_logic;
fmc2_si571_oe_o : out std_logic;
-- AD9510 clock distribution PLL
fmc2_spi_ad9510_cs_o : out std_logic;
fmc2_spi_ad9510_sclk_o : out std_logic;
fmc2_spi_ad9510_mosi_o : out std_logic;
fmc2_spi_ad9510_miso_i : in std_logic;
fmc2_pll_function_o : out std_logic;
fmc2_pll_status_i : in std_logic;
-- AD9510 clock copy
fmc2_fpga_clk_p_i : in std_logic;
fmc2_fpga_clk_n_i : in std_logic;
-- Clock reference selection (TS3USB221)
fmc2_clk_sel_o : out std_logic;
-- EEPROM (Connected to the CPU)
--eeprom_scl_pad_b : inout std_logic;
--eeprom_sda_pad_b : inout std_logic;
-- AMC7823 temperature monitor
fmc2_amc7823_spi_cs_o : out std_logic;
fmc2_amc7823_spi_sclk_o : out std_logic;
fmc2_amc7823_spi_mosi_o : out std_logic;
fmc2_amc7823_spi_miso_i : in std_logic;
fmc2_amc7823_davn_i : in std_logic;
-- FMC LEDs
fmc2_led1_o : out std_logic;
fmc2_led2_o : out std_logic;
fmc2_led3_o : out std_logic
);
end dbe_bpm2;
architecture rtl of dbe_bpm2 is
---------------------------
-- Components --
---------------------------
component dbe_bpm_gen
generic(
g_fmc_adc_type : string := "FMC250M"
);
port(
---------------------------------------------------------------------------
-- Clocking pins
---------------------------------------------------------------------------
sys_clk_p_i : in std_logic;
sys_clk_n_i : in std_logic;
aux_clk_p_i : in std_logic;
aux_clk_n_i : in std_logic;
afc_fp2_clk1_p_i : in std_logic;
afc_fp2_clk1_n_i : in std_logic;
---------------------------------------------------------------------------
-- Reset Button
---------------------------------------------------------------------------
sys_rst_button_n_i : in std_logic := '1';
---------------------------------------------------------------------------
-- UART pins
---------------------------------------------------------------------------
uart_rxd_i : in std_logic := '1';
uart_txd_o : out std_logic;
---------------------------------------------------------------------------
-- Trigger pins
---------------------------------------------------------------------------
trig_dir_o : out std_logic_vector(c_NUM_TRIG-1 downto 0);
trig_b : inout std_logic_vector(c_NUM_TRIG-1 downto 0);
---------------------------------------------------------------------------
-- AFC Diagnostics
---------------------------------------------------------------------------
diag_spi_cs_i : in std_logic := '0';
diag_spi_si_i : in std_logic := '0';
diag_spi_so_o : out std_logic;
diag_spi_clk_i : in std_logic := '0';
---------------------------------------------------------------------------
-- ADN4604ASVZ
---------------------------------------------------------------------------
adn4604_vadj2_clk_updt_n_o : out std_logic;
---------------------------------------------------------------------------
-- AFC I2C.
---------------------------------------------------------------------------
-- Si57x oscillator
afc_si57x_scl_b : inout std_logic;
afc_si57x_sda_b : inout std_logic;
-- Si57x oscillator output enable
afc_si57x_oe_o : out std_logic;
---------------------------------------------------------------------------
-- PCIe pins
---------------------------------------------------------------------------
-- DDR3 memory pins
ddr3_dq_b : inout std_logic_vector(c_DDR_DQ_WIDTH-1 downto 0);
ddr3_dqs_p_b : inout std_logic_vector(c_DDR_DQS_WIDTH-1 downto 0);
ddr3_dqs_n_b : inout std_logic_vector(c_DDR_DQS_WIDTH-1 downto 0);
ddr3_addr_o : out std_logic_vector(c_DDR_ROW_WIDTH-1 downto 0);
ddr3_ba_o : out std_logic_vector(c_DDR_BANK_WIDTH-1 downto 0);
ddr3_cs_n_o : out std_logic_vector(0 downto 0);
ddr3_ras_n_o : out std_logic;
ddr3_cas_n_o : out std_logic;
ddr3_we_n_o : out std_logic;
ddr3_reset_n_o : out std_logic;
ddr3_ck_p_o : out std_logic_vector(c_DDR_CK_WIDTH-1 downto 0);
ddr3_ck_n_o : out std_logic_vector(c_DDR_CK_WIDTH-1 downto 0);
ddr3_cke_o : out std_logic_vector(c_DDR_CKE_WIDTH-1 downto 0);
ddr3_dm_o : out std_logic_vector(c_DDR_DM_WIDTH-1 downto 0);
ddr3_odt_o : out std_logic_vector(c_DDR_ODT_WIDTH-1 downto 0);
-- PCIe transceivers
pci_exp_rxp_i : in std_logic_vector(c_PCIELANES - 1 downto 0);
pci_exp_rxn_i : in std_logic_vector(c_PCIELANES - 1 downto 0);
pci_exp_txp_o : out std_logic_vector(c_PCIELANES - 1 downto 0);
pci_exp_txn_o : out std_logic_vector(c_PCIELANES - 1 downto 0);
-- PCI clock and reset signals
pcie_clk_p_i : in std_logic;
pcie_clk_n_i : in std_logic;
---------------------------------------------------------------------------
-- User LEDs
---------------------------------------------------------------------------
leds_o : out std_logic_vector(2 downto 0);
---------------------------------------------------------------------------
-- FMC interface
---------------------------------------------------------------------------
board_i2c_scl_b : inout std_logic;
board_i2c_sda_b : inout std_logic;
---------------------------------------------------------------------------
-- Flash memory SPI interface
---------------------------------------------------------------------------
--
-- spi_sclk_o : out std_logic;
-- spi_cs_n_o : out std_logic;
-- spi_mosi_o : out std_logic;
-- spi_miso_i : in std_logic := '0';
-----------------------------
-- FMC1_130m_4ch ports
-----------------------------
-- ADC LTC2208 interface
fmc130_1_adc_pga_o : out std_logic;
fmc130_1_adc_shdn_o : out std_logic;
fmc130_1_adc_dith_o : out std_logic;
fmc130_1_adc_rand_o : out std_logic;
-- ADC0 LTC2208
fmc130_1_adc0_clk_i : in std_logic := '0';
fmc130_1_adc0_data_i : in std_logic_vector(16-1 downto 0) := (others => '0');
fmc130_1_adc0_of_i : in std_logic := '0'; -- Unused
-- ADC1 LTC2208
fmc130_1_adc1_clk_i : in std_logic := '0';
fmc130_1_adc1_data_i : in std_logic_vector(16-1 downto 0) := (others => '0');
fmc130_1_adc1_of_i : in std_logic := '0'; -- Unused
-- ADC2 LTC2208
fmc130_1_adc2_clk_i : in std_logic := '0';
fmc130_1_adc2_data_i : in std_logic_vector(16-1 downto 0) := (others => '0');
fmc130_1_adc2_of_i : in std_logic := '0'; -- Unused
-- ADC3 LTC2208
fmc130_1_adc3_clk_i : in std_logic := '0';
fmc130_1_adc3_data_i : in std_logic_vector(16-1 downto 0) := (others => '0');
fmc130_1_adc3_of_i : in std_logic := '0'; -- Unused
---- FMC General Status
--fmc130_1_prsnt_i : in std_logic := '0';
--fmc130_1_pg_m2c_i : in std_logic := '0';
--fmc130_1_clk_dir_i : in std_logic := '0';
-- Trigger
fmc130_1_trig_dir_o : out std_logic;
fmc130_1_trig_term_o : out std_logic;
fmc130_1_trig_val_p_b : inout std_logic;
fmc130_1_trig_val_n_b : inout std_logic;
-- Si571 clock gen
fmc130_1_si571_scl_pad_b : inout std_logic;
fmc130_1_si571_sda_pad_b : inout std_logic;
fmc130_1_si571_oe_o : out std_logic;
-- AD9510 clock distribution PLL
fmc130_1_spi_ad9510_cs_o : out std_logic;
fmc130_1_spi_ad9510_sclk_o : out std_logic;
fmc130_1_spi_ad9510_mosi_o : out std_logic;
fmc130_1_spi_ad9510_miso_i : in std_logic := '0';
fmc130_1_pll_function_o : out std_logic;
fmc130_1_pll_status_i : in std_logic := '0';
-- AD9510 clock copy
fmc130_1_fpga_clk_p_i : in std_logic := '0';
fmc130_1_fpga_clk_n_i : in std_logic := '0';
-- Clock reference selection (TS3USB221)
fmc130_1_clk_sel_o : out std_logic;
-- EEPROM (Connected to the CPU)
--eeprom_scl_pad_b : inout std_logic;
--eeprom_sda_pad_b : inout std_logic;
fmc130_1_eeprom_scl_pad_b : inout std_logic;
fmc130_1_eeprom_sda_pad_b : inout std_logic;
-- Temperature monitor (LM75AIMM)
fmc130_1_lm75_scl_pad_b : inout std_logic;
fmc130_1_lm75_sda_pad_b : inout std_logic;
fmc130_1_lm75_temp_alarm_i : in std_logic := '0';
-- FMC LEDs
fmc130_1_led1_o : out std_logic;
fmc130_1_led2_o : out std_logic;
fmc130_1_led3_o : out std_logic;
-----------------------------
-- FMC2_130m_4ch ports
-----------------------------
-- ADC LTC2208 interface
fmc130_2_adc_pga_o : out std_logic;
fmc130_2_adc_shdn_o : out std_logic;
fmc130_2_adc_dith_o : out std_logic;
fmc130_2_adc_rand_o : out std_logic;
-- ADC0 LTC2208
fmc130_2_adc0_clk_i : in std_logic := '0';
fmc130_2_adc0_data_i : in std_logic_vector(16-1 downto 0) := (others => '0');
fmc130_2_adc0_of_i : in std_logic := '0'; -- Unused
-- ADC1 LTC2208
fmc130_2_adc1_clk_i : in std_logic := '0';
fmc130_2_adc1_data_i : in std_logic_vector(16-1 downto 0) := (others => '0');
fmc130_2_adc1_of_i : in std_logic := '0'; -- Unused
-- ADC2 LTC2208
fmc130_2_adc2_clk_i : in std_logic := '0';
fmc130_2_adc2_data_i : in std_logic_vector(16-1 downto 0) := (others => '0');
fmc130_2_adc2_of_i : in std_logic := '0'; -- Unused
-- ADC3 LTC2208
fmc130_2_adc3_clk_i : in std_logic := '0';
fmc130_2_adc3_data_i : in std_logic_vector(16-1 downto 0) := (others => '0');
fmc130_2_adc3_of_i : in std_logic := '0'; -- Unused
---- FMC General Status
--fmc130_2_prsnt_i : in std_logic := '0';
--fmc130_2_pg_m2c_i : in std_logic := '0';
--fmc130_2_clk_dir_i : in std_logic := '0';
-- Trigger
fmc130_2_trig_dir_o : out std_logic;
fmc130_2_trig_term_o : out std_logic;
fmc130_2_trig_val_p_b : inout std_logic;
fmc130_2_trig_val_n_b : inout std_logic;
-- Si571 clock gen
fmc130_2_si571_scl_pad_b : inout std_logic;
fmc130_2_si571_sda_pad_b : inout std_logic;
fmc130_2_si571_oe_o : out std_logic;
-- AD9510 clock distribution PLL
fmc130_2_spi_ad9510_cs_o : out std_logic;
fmc130_2_spi_ad9510_sclk_o : out std_logic;
fmc130_2_spi_ad9510_mosi_o : out std_logic;
fmc130_2_spi_ad9510_miso_i : in std_logic := '0';
fmc130_2_pll_function_o : out std_logic;
fmc130_2_pll_status_i : in std_logic := '0';
-- AD9510 clock copy
fmc130_2_fpga_clk_p_i : in std_logic := '0';
fmc130_2_fpga_clk_n_i : in std_logic := '0';
-- Clock reference selection (TS3USB221)
fmc130_2_clk_sel_o : out std_logic;
-- EEPROM (Connected to the CPU)
--eeprom_scl_pad_b : inout std_logic;
--eeprom_sda_pad_b : inout std_logic;
-- Temperature monitor (LM75AIMM)
fmc130_2_lm75_scl_pad_b : inout std_logic;
fmc130_2_lm75_sda_pad_b : inout std_logic;
fmc130_2_lm75_temp_alarm_i : in std_logic := '0';
-- FMC LEDs
fmc130_2_led1_o : out std_logic;
fmc130_2_led2_o : out std_logic;
fmc130_2_led3_o : out std_logic;
-----------------------------
-- FMC1_250m_4ch ports
-----------------------------
-- ADC clock (half of the sampling frequency) divider reset
fmc250_1_adc_clk_div_rst_p_o : out std_logic;
fmc250_1_adc_clk_div_rst_n_o : out std_logic;
fmc250_1_adc_ext_rst_n_o : out std_logic;
fmc250_1_adc_sleep_o : out std_logic;
-- ADC clocks. One clock per ADC channel.
-- Only ch1 clock is used as all data chains
-- are sampled at the same frequency
fmc250_1_adc_clk0_p_i : in std_logic := '0';
fmc250_1_adc_clk0_n_i : in std_logic := '0';
fmc250_1_adc_clk1_p_i : in std_logic := '0';
fmc250_1_adc_clk1_n_i : in std_logic := '0';
fmc250_1_adc_clk2_p_i : in std_logic := '0';
fmc250_1_adc_clk2_n_i : in std_logic := '0';
fmc250_1_adc_clk3_p_i : in std_logic := '0';
fmc250_1_adc_clk3_n_i : in std_logic := '0';
-- DDR ADC data channels.
fmc250_1_adc_data_ch0_p_i : in std_logic_vector(16/2-1 downto 0) := (others => '0');
fmc250_1_adc_data_ch0_n_i : in std_logic_vector(16/2-1 downto 0) := (others => '0');
fmc250_1_adc_data_ch1_p_i : in std_logic_vector(16/2-1 downto 0) := (others => '0');
fmc250_1_adc_data_ch1_n_i : in std_logic_vector(16/2-1 downto 0) := (others => '0');
fmc250_1_adc_data_ch2_p_i : in std_logic_vector(16/2-1 downto 0) := (others => '0');
fmc250_1_adc_data_ch2_n_i : in std_logic_vector(16/2-1 downto 0) := (others => '0');
fmc250_1_adc_data_ch3_p_i : in std_logic_vector(16/2-1 downto 0) := (others => '0');
fmc250_1_adc_data_ch3_n_i : in std_logic_vector(16/2-1 downto 0) := (others => '0');
---- FMC General Status
--fmc250_1_prsnt_i : in std_logic := '0';
--fmc250_1_pg_m2c_i : in std_logic := '0';
--fmc250_1_clk_dir_i : in std_logic := '0';
-- Trigger
fmc250_1_trig_dir_o : out std_logic;
fmc250_1_trig_term_o : out std_logic;
fmc250_1_trig_val_p_b : inout std_logic;
fmc250_1_trig_val_n_b : inout std_logic;
-- ADC SPI control interface. Three-wire mode. Tri-stated data pin
fmc250_1_adc_spi_clk_o : out std_logic;
fmc250_1_adc_spi_mosi_o : out std_logic;
fmc250_1_adc_spi_miso_i : in std_logic := '0';
fmc250_1_adc_spi_cs_adc0_n_o : out std_logic; -- SPI ADC CS channel 0
fmc250_1_adc_spi_cs_adc1_n_o : out std_logic; -- SPI ADC CS channel 1
fmc250_1_adc_spi_cs_adc2_n_o : out std_logic; -- SPI ADC CS channel 2
fmc250_1_adc_spi_cs_adc3_n_o : out std_logic; -- SPI ADC CS channel 3
-- Si571 clock gen
fmc250_1_si571_scl_pad_b : inout std_logic;
fmc250_1_si571_sda_pad_b : inout std_logic;
fmc250_1_si571_oe_o : out std_logic;
-- AD9510 clock distribution PLL
fmc250_1_spi_ad9510_cs_o : out std_logic;
fmc250_1_spi_ad9510_sclk_o : out std_logic;
fmc250_1_spi_ad9510_mosi_o : out std_logic;
fmc250_1_spi_ad9510_miso_i : in std_logic := '0';
fmc250_1_pll_function_o : out std_logic;
fmc250_1_pll_status_i : in std_logic := '0';
-- AD9510 clock copy
fmc250_1_fpga_clk_p_i : in std_logic := '0';
fmc250_1_fpga_clk_n_i : in std_logic := '0';
-- Clock reference selection (TS3USB221)
fmc250_1_clk_sel_o : out std_logic;
-- EEPROM (Connected to the CPU)
--eeprom_scl_pad_b : inout std_logic;
--eeprom_sda_pad_b : inout std_logic;
fmc250_1_eeprom_scl_pad_b : inout std_logic;
fmc250_1_eeprom_sda_pad_b : inout std_logic;
-- AMC7823 temperature monitor
fmc250_1_amc7823_spi_cs_o : out std_logic;
fmc250_1_amc7823_spi_sclk_o : out std_logic;
fmc250_1_amc7823_spi_mosi_o : out std_logic;
fmc250_1_amc7823_spi_miso_i : in std_logic := '0';
fmc250_1_amc7823_davn_i : in std_logic := '0';
-- FMC LEDs
fmc250_1_led1_o : out std_logic;
fmc250_1_led2_o : out std_logic;
fmc250_1_led3_o : out std_logic;
-----------------------------
-- FMC2_250m_4ch ports
-----------------------------
-- ADC clock (half of the sampling frequency) divider reset
fmc250_2_adc_clk_div_rst_p_o : out std_logic;
fmc250_2_adc_clk_div_rst_n_o : out std_logic;
fmc250_2_adc_ext_rst_n_o : out std_logic;
fmc250_2_adc_sleep_o : out std_logic;
-- ADC clocks. One clock per ADC channel.
-- Only ch1 clock is used as all data chains
-- are sampled at the same frequency
fmc250_2_adc_clk0_p_i : in std_logic := '0';
fmc250_2_adc_clk0_n_i : in std_logic := '0';
fmc250_2_adc_clk1_p_i : in std_logic := '0';
fmc250_2_adc_clk1_n_i : in std_logic := '0';
fmc250_2_adc_clk2_p_i : in std_logic := '0';
fmc250_2_adc_clk2_n_i : in std_logic := '0';
fmc250_2_adc_clk3_p_i : in std_logic := '0';
fmc250_2_adc_clk3_n_i : in std_logic := '0';
-- DDR ADC data channels.
fmc250_2_adc_data_ch0_p_i : in std_logic_vector(16/2-1 downto 0) := (others => '0');
fmc250_2_adc_data_ch0_n_i : in std_logic_vector(16/2-1 downto 0) := (others => '0');
fmc250_2_adc_data_ch1_p_i : in std_logic_vector(16/2-1 downto 0) := (others => '0');
fmc250_2_adc_data_ch1_n_i : in std_logic_vector(16/2-1 downto 0) := (others => '0');
fmc250_2_adc_data_ch2_p_i : in std_logic_vector(16/2-1 downto 0) := (others => '0');
fmc250_2_adc_data_ch2_n_i : in std_logic_vector(16/2-1 downto 0) := (others => '0');
fmc250_2_adc_data_ch3_p_i : in std_logic_vector(16/2-1 downto 0) := (others => '0');
fmc250_2_adc_data_ch3_n_i : in std_logic_vector(16/2-1 downto 0) := (others => '0');
---- FMC General Status
--fmc250_2_prsnt_i : in std_logic := '0';
--fmc250_2_pg_m2c_i : in std_logic := '0';
--fmc250_2_clk_dir_i : in std_logic := '0';
-- Trigger
fmc250_2_trig_dir_o : out std_logic;
fmc250_2_trig_term_o : out std_logic;
fmc250_2_trig_val_p_b : inout std_logic;
fmc250_2_trig_val_n_b : inout std_logic;
-- ADC SPI control interface. Three-wire mode. Tri-stated data pin
fmc250_2_adc_spi_clk_o : out std_logic;
fmc250_2_adc_spi_mosi_o : out std_logic;
fmc250_2_adc_spi_miso_i : in std_logic := '0';
fmc250_2_adc_spi_cs_adc0_n_o : out std_logic; -- SPI ADC CS channel 0
fmc250_2_adc_spi_cs_adc1_n_o : out std_logic; -- SPI ADC CS channel 1
fmc250_2_adc_spi_cs_adc2_n_o : out std_logic; -- SPI ADC CS channel 2
fmc250_2_adc_spi_cs_adc3_n_o : out std_logic; -- SPI ADC CS channel 3
-- Si571 clock gen
fmc250_2_si571_scl_pad_b : inout std_logic;
fmc250_2_si571_sda_pad_b : inout std_logic;
fmc250_2_si571_oe_o : out std_logic;
-- AD9510 clock distribution PLL
fmc250_2_spi_ad9510_cs_o : out std_logic;
fmc250_2_spi_ad9510_sclk_o : out std_logic;
fmc250_2_spi_ad9510_mosi_o : out std_logic;
fmc250_2_spi_ad9510_miso_i : in std_logic := '0';
fmc250_2_pll_function_o : out std_logic;
fmc250_2_pll_status_i : in std_logic := '0';
-- AD9510 clock copy
fmc250_2_fpga_clk_p_i : in std_logic := '0';
fmc250_2_fpga_clk_n_i : in std_logic := '0';
-- Clock reference selection (TS3USB221)
fmc250_2_clk_sel_o : out std_logic;
-- EEPROM (Connected to the CPU)
--eeprom_scl_pad_b : inout std_logic;
--eeprom_sda_pad_b : inout std_logic;
-- AMC7823 temperature monitor
fmc250_2_amc7823_spi_cs_o : out std_logic;
fmc250_2_amc7823_spi_sclk_o : out std_logic;
fmc250_2_amc7823_spi_mosi_o : out std_logic;
fmc250_2_amc7823_spi_miso_i : in std_logic := '0';
fmc250_2_amc7823_davn_i : in std_logic := '0';
-- FMC LEDs
fmc250_2_led1_o : out std_logic;
fmc250_2_led2_o : out std_logic;
fmc250_2_led3_o : out std_logic;
-----------------------------------------
-- FMC PICO 1M_4CH Ports
-----------------------------------------
fmcpico_1_adc_cnv_o : out std_logic;
fmcpico_1_adc_sck_o : out std_logic;
fmcpico_1_adc_sck_rtrn_i : in std_logic := '0';
fmcpico_1_adc_sdo1_i : in std_logic := '0';
fmcpico_1_adc_sdo2_i : in std_logic := '0';
fmcpico_1_adc_sdo3_i : in std_logic := '0';
fmcpico_1_adc_sdo4_i : in std_logic := '0';
fmcpico_1_adc_busy_cmn_i : in std_logic := '0';
fmcpico_1_rng_r1_o : out std_logic;
fmcpico_1_rng_r2_o : out std_logic;
fmcpico_1_rng_r3_o : out std_logic;
fmcpico_1_rng_r4_o : out std_logic;
fmcpico_1_led1_o : out std_logic;
fmcpico_1_led2_o : out std_logic;
fmcpico_1_sm_scl_o : out std_logic;
fmcpico_1_sm_sda_b : inout std_logic;
fmcpico_1_a_scl_o : out std_logic;
fmcpico_1_a_sda_b : inout std_logic;
-----------------------------------------
-- FMC PICO 1M_4CH Ports
-----------------------------------------
fmcpico_2_adc_cnv_o : out std_logic;
fmcpico_2_adc_sck_o : out std_logic;
fmcpico_2_adc_sck_rtrn_i : in std_logic := '0';
fmcpico_2_adc_sdo1_i : in std_logic := '0';
fmcpico_2_adc_sdo2_i : in std_logic := '0';
fmcpico_2_adc_sdo3_i : in std_logic := '0';
fmcpico_2_adc_sdo4_i : in std_logic := '0';
fmcpico_2_adc_busy_cmn_i : in std_logic := '0';
fmcpico_2_rng_r1_o : out std_logic;
fmcpico_2_rng_r2_o : out std_logic;
fmcpico_2_rng_r3_o : out std_logic;
fmcpico_2_rng_r4_o : out std_logic;
fmcpico_2_led1_o : out std_logic;
fmcpico_2_led2_o : out std_logic;
---- Connected through FPGA MUX
--fmcpico_2_sm_scl_o : out std_logic;
--fmcpico_2_sm_sda_b : inout std_logic;
fmcpico_2_a_scl_o : out std_logic;
fmcpico_2_a_sda_b : inout std_logic
);
end component;
begin
cmp_dbe_bpm_gen : dbe_bpm_gen
generic map (
g_fmc_adc_type => "FMC250M"
)
port map (
---------------------------------------------------------------------------
-- Clocking pins
---------------------------------------------------------------------------
sys_clk_p_i => sys_clk_p_i,
sys_clk_n_i => sys_clk_n_i,
aux_clk_p_i => aux_clk_p_i,
aux_clk_n_i => aux_clk_n_i,
afc_fp2_clk1_p_i => afc_fp2_clk1_p_i,
afc_fp2_clk1_n_i => afc_fp2_clk1_n_i,
---------------------------------------------------------------------------
-- Reset Button
---------------------------------------------------------------------------
sys_rst_button_n_i => sys_rst_button_n_i,
---------------------------------------------------------------------------
-- UART pins
---------------------------------------------------------------------------
uart_rxd_i => uart_rxd_i,
uart_txd_o => uart_txd_o,
---------------------------------------------------------------------------
-- Trigger pins
---------------------------------------------------------------------------
trig_dir_o => trig_dir_o,
trig_b => trig_b,
---------------------------------------------------------------------------
-- AFC Diagnostics
---------------------------------------------------------------------------
diag_spi_cs_i => diag_spi_cs_i,
diag_spi_si_i => diag_spi_si_i,
diag_spi_so_o => diag_spi_so_o,
diag_spi_clk_i => diag_spi_clk_i,
---------------------------------------------------------------------------
-- ADN4604ASVZ
---------------------------------------------------------------------------
adn4604_vadj2_clk_updt_n_o => adn4604_vadj2_clk_updt_n_o,
---------------------------------------------------------------------------
-- AFC I2C.
---------------------------------------------------------------------------
-- Si57x oscillator
afc_si57x_scl_b => afc_si57x_scl_b,
afc_si57x_sda_b => afc_si57x_sda_b,
-- Si57x oscillator output enable
afc_si57x_oe_o => afc_si57x_oe_o,
---------------------------------------------------------------------------
-- PCIe pins
---------------------------------------------------------------------------
-- DDR3 memory pins
ddr3_dq_b => ddr3_dq_b,
ddr3_dqs_p_b => ddr3_dqs_p_b,
ddr3_dqs_n_b => ddr3_dqs_n_b,
ddr3_addr_o => ddr3_addr_o,
ddr3_ba_o => ddr3_ba_o,
ddr3_cs_n_o => ddr3_cs_n_o,
ddr3_ras_n_o => ddr3_ras_n_o,
ddr3_cas_n_o => ddr3_cas_n_o,
ddr3_we_n_o => ddr3_we_n_o,
ddr3_reset_n_o => ddr3_reset_n_o,
ddr3_ck_p_o => ddr3_ck_p_o,
ddr3_ck_n_o => ddr3_ck_n_o,
ddr3_cke_o => ddr3_cke_o,
ddr3_dm_o => ddr3_dm_o,
ddr3_odt_o => ddr3_odt_o,
-- PCIe transceivers
pci_exp_rxp_i => pci_exp_rxp_i,
pci_exp_rxn_i => pci_exp_rxn_i,
pci_exp_txp_o => pci_exp_txp_o,
pci_exp_txn_o => pci_exp_txn_o,
-- PCI clock and reset signals
pcie_clk_p_i => pcie_clk_p_i,
pcie_clk_n_i => pcie_clk_n_i,
---------------------------------------------------------------------------
-- User LEDs
---------------------------------------------------------------------------
leds_o => leds_o,
---------------------------------------------------------------------------
-- FMC interface
---------------------------------------------------------------------------
board_i2c_scl_b => board_i2c_scl_b,
board_i2c_sda_b => board_i2c_sda_b,
---------------------------------------------------------------------------
-- Flash memory SPI interface
---------------------------------------------------------------------------
--
-- spi_sclk_o => spi_sclk_o,
-- spi_cs_n_o => spi_cs_n_o,
-- spi_mosi_o => spi_mosi_o,
-- spi_miso_i => spi_miso_i,
-----------------------------
-- FMC1_250m_4ch ports
-----------------------------
-- ADC clock (half of the sampling frequency) divider reset
fmc250_1_adc_clk_div_rst_p_o => fmc1_adc_clk_div_rst_p_o,
fmc250_1_adc_clk_div_rst_n_o => fmc1_adc_clk_div_rst_n_o,
fmc250_1_adc_ext_rst_n_o => fmc1_adc_ext_rst_n_o,
fmc250_1_adc_sleep_o => fmc1_adc_sleep_o,
-- ADC clocks. One clock per ADC channel.
-- Only ch1 clock is used as all data chains
-- are sampled at the same frequency
fmc250_1_adc_clk0_p_i => fmc1_adc_clk0_p_i,
fmc250_1_adc_clk0_n_i => fmc1_adc_clk0_n_i,
fmc250_1_adc_clk1_p_i => fmc1_adc_clk1_p_i,
fmc250_1_adc_clk1_n_i => fmc1_adc_clk1_n_i,
fmc250_1_adc_clk2_p_i => fmc1_adc_clk2_p_i,
fmc250_1_adc_clk2_n_i => fmc1_adc_clk2_n_i,
fmc250_1_adc_clk3_p_i => fmc1_adc_clk3_p_i,
fmc250_1_adc_clk3_n_i => fmc1_adc_clk3_n_i,
-- DDR ADC data channels.
fmc250_1_adc_data_ch0_p_i => fmc1_adc_data_ch0_p_i,
fmc250_1_adc_data_ch0_n_i => fmc1_adc_data_ch0_n_i,
fmc250_1_adc_data_ch1_p_i => fmc1_adc_data_ch1_p_i,
fmc250_1_adc_data_ch1_n_i => fmc1_adc_data_ch1_n_i,
fmc250_1_adc_data_ch2_p_i => fmc1_adc_data_ch2_p_i,
fmc250_1_adc_data_ch2_n_i => fmc1_adc_data_ch2_n_i,
fmc250_1_adc_data_ch3_p_i => fmc1_adc_data_ch3_p_i,
fmc250_1_adc_data_ch3_n_i => fmc1_adc_data_ch3_n_i,
---- FMC General Status
--fmc250_1_prsnt_i : in std_logic := '0';
--fmc250_1_pg_m2c_i : in std_logic := '0';
--fmc250_1_clk_dir_i : in std_logic := '0';
-- Trigger
fmc250_1_trig_dir_o => fmc1_trig_dir_o,
fmc250_1_trig_term_o => fmc1_trig_term_o,
fmc250_1_trig_val_p_b => fmc1_trig_val_p_b,
fmc250_1_trig_val_n_b => fmc1_trig_val_n_b,
-- ADC SPI control interface. Three-wire mode. Tri-stated data pin
fmc250_1_adc_spi_clk_o => fmc1_adc_spi_clk_o,
fmc250_1_adc_spi_mosi_o => fmc1_adc_spi_mosi_o,
fmc250_1_adc_spi_miso_i => fmc1_adc_spi_miso_i,
fmc250_1_adc_spi_cs_adc0_n_o => fmc1_adc_spi_cs_adc0_n_o,
fmc250_1_adc_spi_cs_adc1_n_o => fmc1_adc_spi_cs_adc1_n_o,
fmc250_1_adc_spi_cs_adc2_n_o => fmc1_adc_spi_cs_adc2_n_o,
fmc250_1_adc_spi_cs_adc3_n_o => fmc1_adc_spi_cs_adc3_n_o,
-- Si571 clock gen
fmc250_1_si571_scl_pad_b => fmc1_si571_scl_pad_b,
fmc250_1_si571_sda_pad_b => fmc1_si571_sda_pad_b,
fmc250_1_si571_oe_o => fmc1_si571_oe_o,
-- AD9510 clock distribution PLL
fmc250_1_spi_ad9510_cs_o => fmc1_spi_ad9510_cs_o,
fmc250_1_spi_ad9510_sclk_o => fmc1_spi_ad9510_sclk_o,
fmc250_1_spi_ad9510_mosi_o => fmc1_spi_ad9510_mosi_o,
fmc250_1_spi_ad9510_miso_i => fmc1_spi_ad9510_miso_i,
fmc250_1_pll_function_o => fmc1_pll_function_o,
fmc250_1_pll_status_i => fmc1_pll_status_i,
-- AD9510 clock copy
fmc250_1_fpga_clk_p_i => fmc1_fpga_clk_p_i,
fmc250_1_fpga_clk_n_i => fmc1_fpga_clk_n_i,
-- Clock reference selection (TS3USB221)
fmc250_1_clk_sel_o => fmc1_clk_sel_o,
-- EEPROM (Connected to the CPU). Use board I2C pins if needed as they are
-- behind a I2C switch that can access FMC I2C bus
--eeprom_scl_pad_b : inout std_logic;
--eeprom_sda_pad_b : inout std_logic;
-- AMC7823 temperature monitor
fmc250_1_amc7823_spi_cs_o => fmc1_amc7823_spi_cs_o,
fmc250_1_amc7823_spi_sclk_o => fmc1_amc7823_spi_sclk_o,
fmc250_1_amc7823_spi_mosi_o => fmc1_amc7823_spi_mosi_o,
fmc250_1_amc7823_spi_miso_i => fmc1_amc7823_spi_miso_i,
fmc250_1_amc7823_davn_i => fmc1_amc7823_davn_i,
-- FMC LEDs
fmc250_1_led1_o => fmc1_led1_o,
fmc250_1_led2_o => fmc1_led2_o,
fmc250_1_led3_o => fmc1_led3_o,
-----------------------------
-- FMC2_250m_4ch ports
-----------------------------
-- ADC clock (half of the sampling frequency) divider reset
fmc250_2_adc_clk_div_rst_p_o => fmc2_adc_clk_div_rst_p_o,
fmc250_2_adc_clk_div_rst_n_o => fmc2_adc_clk_div_rst_n_o,
fmc250_2_adc_ext_rst_n_o => fmc2_adc_ext_rst_n_o,
fmc250_2_adc_sleep_o => fmc2_adc_sleep_o,
-- ADC clocks. One clock per ADC channel.
-- Only ch1 clock is used as all data chains
-- are sampled at the same frequency
fmc250_2_adc_clk0_p_i => fmc2_adc_clk0_p_i,
fmc250_2_adc_clk0_n_i => fmc2_adc_clk0_n_i,
fmc250_2_adc_clk1_p_i => fmc2_adc_clk1_p_i,
fmc250_2_adc_clk1_n_i => fmc2_adc_clk1_n_i,
fmc250_2_adc_clk2_p_i => fmc2_adc_clk2_p_i,
fmc250_2_adc_clk2_n_i => fmc2_adc_clk2_n_i,
fmc250_2_adc_clk3_p_i => fmc2_adc_clk3_p_i,
fmc250_2_adc_clk3_n_i => fmc2_adc_clk3_n_i,
-- DDR ADC data channels.
fmc250_2_adc_data_ch0_p_i => fmc2_adc_data_ch0_p_i,
fmc250_2_adc_data_ch0_n_i => fmc2_adc_data_ch0_n_i,
fmc250_2_adc_data_ch1_p_i => fmc2_adc_data_ch1_p_i,
fmc250_2_adc_data_ch1_n_i => fmc2_adc_data_ch1_n_i,
fmc250_2_adc_data_ch2_p_i => fmc2_adc_data_ch2_p_i,
fmc250_2_adc_data_ch2_n_i => fmc2_adc_data_ch2_n_i,
fmc250_2_adc_data_ch3_p_i => fmc2_adc_data_ch3_p_i,
fmc250_2_adc_data_ch3_n_i => fmc2_adc_data_ch3_n_i,
---- FMC General Status
--fmc250_2_prsnt_i : in std_logic := '0';
--fmc250_2_pg_m2c_i : in std_logic := '0';
--fmc250_2_clk_dir_i : in std_logic := '0';
-- Trigger
fmc250_2_trig_dir_o => fmc2_trig_dir_o,
fmc250_2_trig_term_o => fmc2_trig_term_o,
fmc250_2_trig_val_p_b => fmc2_trig_val_p_b,
fmc250_2_trig_val_n_b => fmc2_trig_val_n_b,
-- ADC SPI control interface. Three-wire mode. Tri-stated data pin
fmc250_2_adc_spi_clk_o => fmc2_adc_spi_clk_o,
fmc250_2_adc_spi_mosi_o => fmc2_adc_spi_mosi_o,
fmc250_2_adc_spi_miso_i => fmc2_adc_spi_miso_i,
fmc250_2_adc_spi_cs_adc0_n_o => fmc2_adc_spi_cs_adc0_n_o,
fmc250_2_adc_spi_cs_adc1_n_o => fmc2_adc_spi_cs_adc1_n_o,
fmc250_2_adc_spi_cs_adc2_n_o => fmc2_adc_spi_cs_adc2_n_o,
fmc250_2_adc_spi_cs_adc3_n_o => fmc2_adc_spi_cs_adc3_n_o,
-- Si571 clock gen
fmc250_2_si571_scl_pad_b => fmc2_si571_scl_pad_b,
fmc250_2_si571_sda_pad_b => fmc2_si571_sda_pad_b,
fmc250_2_si571_oe_o => fmc2_si571_oe_o,
-- AD9510 clock distribution PLL
fmc250_2_spi_ad9510_cs_o => fmc2_spi_ad9510_cs_o,
fmc250_2_spi_ad9510_sclk_o => fmc2_spi_ad9510_sclk_o,
fmc250_2_spi_ad9510_mosi_o => fmc2_spi_ad9510_mosi_o,
fmc250_2_spi_ad9510_miso_i => fmc2_spi_ad9510_miso_i,
fmc250_2_pll_function_o => fmc2_pll_function_o,
fmc250_2_pll_status_i => fmc2_pll_status_i,
-- AD9510 clock copy
fmc250_2_fpga_clk_p_i => fmc2_fpga_clk_p_i,
fmc250_2_fpga_clk_n_i => fmc2_fpga_clk_n_i,
-- Clock reference selection (TS3USB221)
fmc250_2_clk_sel_o => fmc2_clk_sel_o,
-- EEPROM (Connected to the CPU)
--eeprom_scl_pad_b : inout std_logic;
--eeprom_sda_pad_b : inout std_logic;
-- AMC7823 temperature monitor
fmc250_2_amc7823_spi_cs_o => fmc2_amc7823_spi_cs_o,
fmc250_2_amc7823_spi_sclk_o => fmc2_amc7823_spi_sclk_o,
fmc250_2_amc7823_spi_mosi_o => fmc2_amc7823_spi_mosi_o,
fmc250_2_amc7823_spi_miso_i => fmc2_amc7823_spi_miso_i,
fmc250_2_amc7823_davn_i => fmc2_amc7823_davn_i,
-- FMC LEDs
fmc250_2_led1_o => fmc2_led1_o,
fmc250_2_led2_o => fmc2_led2_o,
fmc250_2_led3_o => fmc2_led3_o
);
end rtl;
| lgpl-3.0 |
lnls-dig/bpm-gw | hdl/top/ml_605/dbe_bpm_simple/dbe_bpm_simple_top.vhd | 1 | 29322 | -- Simple DBE simple design
-- Created by Lucas Russo <[email protected]>
-- Date: 11/10/2012
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
library work;
-- Main Wishbone Definitions
use work.wishbone_pkg.all;
-- Memory core generator
use work.gencores_pkg.all;
-- Custom Wishbone Modules
use work.ifc_wishbone_pkg.all;
-- Wishbone stream modules and interface
use work.wb_stream_pkg.all;
library UNISIM;
use UNISIM.vcomponents.all;
entity dbe_bpm_simple_top is
port(
-----------------------------------------
-- Clocking pins
-----------------------------------------
sys_clk_p_i : in std_logic;
sys_clk_n_i : in std_logic;
-----------------------------------------
-- Reset Button
-----------------------------------------
sys_rst_button_i : in std_logic;
-----------------------------------------
-- FMC150 pins
-----------------------------------------
--Clock/Data connection to ADC on FMC150 (ADS62P49)
adc_clk_ab_p_i : in std_logic;
adc_clk_ab_n_i : in std_logic;
adc_cha_p_i : in std_logic_vector(6 downto 0);
adc_cha_n_i : in std_logic_vector(6 downto 0);
adc_chb_p_i : in std_logic_vector(6 downto 0);
adc_chb_n_i : in std_logic_vector(6 downto 0);
--Clock/Data connection to DAC on FMC150 (DAC3283)
dac_dclk_p_o : out std_logic;
dac_dclk_n_o : out std_logic;
dac_data_p_o : out std_logic_vector(7 downto 0);
dac_data_n_o : out std_logic_vector(7 downto 0);
dac_frame_p_o : out std_logic;
dac_frame_n_o : out std_logic;
txenable_o : out std_logic;
--Clock/Trigger connection to FMC150
--clk_to_fpga_p_i : in std_logic;
--clk_to_fpga_n_i : in std_logic;
--ext_trigger_p_i : in std_logic;
--ext_trigger_n_i : in std_logic;
-- Control signals from/to FMC150
--Serial Peripheral Interface (SPI)
spi_sclk_o : out std_logic; -- Shared SPI clock line
spi_sdata_o : out std_logic; -- Shared SPI data line
-- ADC specific signals
adc_n_en_o : out std_logic; -- SPI chip select
adc_sdo_i : in std_logic; -- SPI data out
adc_reset_o : out std_logic; -- SPI reset
-- CDCE specific signals
cdce_n_en_o : out std_logic; -- SPI chip select
cdce_sdo_i : in std_logic; -- SPI data out
cdce_n_reset_o : out std_logic;
cdce_n_pd_o : out std_logic;
cdce_ref_en_o : out std_logic;
cdce_pll_status_i : in std_logic;
-- DAC specific signals
dac_n_en_o : out std_logic; -- SPI chip select
dac_sdo_i : in std_logic; -- SPI data out
-- Monitoring specific signals
mon_n_en_o : out std_logic; -- SPI chip select
mon_sdo_i : in std_logic; -- SPI data out
mon_n_reset_o : out std_logic;
mon_n_int_i : in std_logic;
--FMC Present status
prsnt_m2c_l_i : in std_logic;
-----------------------------------------
-- UART pins
-----------------------------------------
uart_txd_o : out std_logic;
uart_rxd_i : in std_logic;
-----------------------------------------
-- Button pins
-----------------------------------------
buttons_i : in std_logic_vector(7 downto 0);
-----------------------------------------
-- User LEDs
-----------------------------------------
leds_o : out std_logic_vector(7 downto 0)
);
end dbe_bpm_simple_top;
architecture rtl of dbe_bpm_simple_top is
-- Top crossbar layout
-- Number of slaves
constant c_slaves : natural := 7; -- LED, Button, Dual-port memory, UART, DMA control port, FMC150
-- Number of masters
constant c_masters : natural := 4; -- LM32 master. Data + Instruction, DMA read+write master
--constant c_dpram_size : natural := 16384; -- in 32-bit words (64KB)
constant c_dpram_size : natural := 22528; -- in 32-bit words (64KB)
-- Number of source/sink Wishbone stream components
constant c_sinks : natural := 1;
constant c_sources : natural := c_sinks;
-- GPIO num pins
constant c_leds_num_pins : natural := 8;
constant c_buttons_num_pins : natural := 8;
-- Counter width. It willl count up to 2^32 clock cycles
constant c_counter_width : natural := 32;
-- Number of reset clock cycles (FF)
constant c_button_rst_width : natural := 255;
-- WB SDB (Self describing bus) layout
constant c_layout : t_sdb_record_array(c_slaves-1 downto 0) :=
( 0 => f_sdb_embed_device(f_xwb_dpram(c_dpram_size), x"00000000"), -- 64KB RAM
1 => f_sdb_embed_device(f_xwb_dpram(c_dpram_size), x"10000000"), -- Second port to the same memory
2 => f_sdb_embed_device(c_xwb_dma_sdb, x"20000400"), -- DMA control port
3 => f_sdb_embed_device(c_xwb_fmc150_sdb, x"20000500"), -- FMC control port
4 => f_sdb_embed_device(c_xwb_uart_sdb, x"20000600"), -- UART control port
5 => f_sdb_embed_device(c_xwb_gpio32_sdb, x"20000700"), -- GPIO LED
6 => f_sdb_embed_device(c_xwb_gpio32_sdb, x"20000800") -- GPIO Button
--7 => f_sdb_embed_device(c_xwb_irqmngr_sdb, x"20000900") -- IRQ_MNGR
);
-- Self Describing Bus ROM Address. It will be an addressed slave as well.
constant c_sdb_address : t_wishbone_address := x"20000000";
-- Crossbar master/slave arrays
signal cbar_slave_i : t_wishbone_slave_in_array (c_masters-1 downto 0);
signal cbar_slave_o : t_wishbone_slave_out_array(c_masters-1 downto 0);
signal cbar_master_i : t_wishbone_master_in_array(c_slaves-1 downto 0);
signal cbar_master_o : t_wishbone_master_out_array(c_slaves-1 downto 0);
-- Wishbone Stream source/sinks arrays
signal wbs_src_i : t_wbs_source_in_array(c_sources-1 downto 0);
signal wbs_src_o : t_wbs_source_out_array(c_sources-1 downto 0);
-- Check the use of this kind of alias
alias wbs_sink_i is wbs_src_o;
alias wbs_sink_o is wbs_src_i;
-- LM32 signals
signal clk_sys : std_logic;
signal lm32_interrupt : std_logic_vector(31 downto 0);
signal lm32_rstn : std_logic;
-- Clocks and resets signals
signal locked : std_logic;
signal clk_sys_rstn : std_logic;
signal clk_adc_rstn : std_logic;
signal rst_button_sys_pp : std_logic;
signal rst_button_adc_pp : std_logic;
signal rst_button_sys : std_logic;
signal rst_button_adc : std_logic;
signal rst_button_sys_n : std_logic;
signal rst_button_adc_n : std_logic;
-- Only one clock domain
signal reset_clks : std_logic_vector(1 downto 0);
signal reset_rstn : std_logic_vector(1 downto 0);
-- 200 Mhz clocck for iodelatctrl
signal clk_200mhz : std_logic;
-- Global Clock Single ended
signal sys_clk_gen : std_logic;
-- GPIO LED signals
signal gpio_slave_led_o : t_wishbone_slave_out;
signal gpio_slave_led_i : t_wishbone_slave_in;
signal s_leds : std_logic_vector(c_leds_num_pins-1 downto 0);
-- signal leds_gpio_dummy_in : std_logic_vector(c_leds_num_pins-1 downto 0);
-- GPIO Button signals
signal gpio_slave_button_o : t_wishbone_slave_out;
signal gpio_slave_button_i : t_wishbone_slave_in;
-- IRQ manager signals
--signal gpio_slave_irqmngr_o : t_wishbone_slave_out;
--signal gpio_slave_irqmngr_i : t_wishbone_slave_in;
-- LEDS, button and irq manager signals
--signal r_leds : std_logic_vector(7 downto 0);
--signal r_reset : std_logic;
-- Counter signal
signal s_counter : unsigned(c_counter_width-1 downto 0);
-- 100MHz period or 1 second
constant s_counter_full : integer := 100000000;
-- FMC150 signals
signal clk_adc : std_logic;
-- Chipscope control signals
signal CONTROL0 : std_logic_vector(35 downto 0);
signal CONTROL1 : std_logic_vector(35 downto 0);
-- Chipscope ILA 0 signals
signal TRIG_ILA0_0 : std_logic_vector(31 downto 0);
signal TRIG_ILA0_1 : std_logic_vector(31 downto 0);
signal TRIG_ILA0_2 : std_logic_vector(31 downto 0);
signal TRIG_ILA0_3 : std_logic_vector(31 downto 0);
-- Chipscope ILA 1 signals
signal TRIG_ILA1_0 : std_logic_vector(31 downto 0);
signal TRIG_ILA1_1 : std_logic_vector(31 downto 0);
signal TRIG_ILA1_2 : std_logic_vector(31 downto 0);
signal TRIG_ILA1_3 : std_logic_vector(31 downto 0);
---------------------------
-- Components --
---------------------------
-- Clock generation
component clk_gen is
port(
sys_clk_p_i : in std_logic;
sys_clk_n_i : in std_logic;
sys_clk_o : out std_logic
);
end component;
-- Xilinx Megafunction
component sys_pll is
port(
rst_i : in std_logic := '0';
clk_i : in std_logic := '0';
clk0_o : out std_logic;
clk1_o : out std_logic;
locked_o : out std_logic
);
end component;
-- Xilinx Chipscope Controller
component chipscope_icon_1_port
port (
CONTROL0 : inout std_logic_vector(35 downto 0)
);
end component;
-- Xilinx Chipscope Controller 2 port
component chipscope_icon_2_port
port (
CONTROL0 : inout std_logic_vector(35 downto 0);
CONTROL1 : inout std_logic_vector(35 downto 0)
);
end component;
-- Xilinx Chipscope Logic Analyser
component chipscope_ila
port (
CONTROL : inout std_logic_vector(35 downto 0);
CLK : in std_logic;
TRIG0 : in std_logic_vector(31 downto 0);
TRIG1 : in std_logic_vector(31 downto 0);
TRIG2 : in std_logic_vector(31 downto 0);
TRIG3 : in std_logic_vector(31 downto 0)
);
end component;
-- Functions
-- Generate dummy (0) values
function f_zeros(size : integer)
return std_logic_vector is
begin
return std_logic_vector(to_unsigned(0, size));
end f_zeros;
begin
-- Clock generation
cmp_clk_gen : clk_gen
port map (
sys_clk_p_i => sys_clk_p_i,
sys_clk_n_i => sys_clk_n_i,
sys_clk_o => sys_clk_gen
);
-- Obtain core locking and generate necessary clocks
cmp_sys_pll_inst : sys_pll
port map (
rst_i => '0',
clk_i => sys_clk_gen,
clk0_o => clk_sys, -- 100MHz locked clock
clk1_o => clk_200mhz, -- 200MHz locked clock
locked_o => locked -- '1' when the PLL has locked
);
-- Reset synchronization. Hold reset line until few locked cycles have passed.
-- Is this a safe approach to ADC reset domain?
cmp_reset : gc_reset
generic map(
g_clocks => 2 -- CLK_SYS + CLK_ADC
)
port map(
free_clk_i => sys_clk_gen,
locked_i => locked,
clks_i => reset_clks,
rstn_o => reset_rstn
);
-- Generate button reset synchronous to each clock domain
-- Detect button positive edge of clk_sys
cmp_button_sys_ffs : gc_sync_ffs
port map (
clk_i => clk_sys,
rst_n_i => '1',
data_i => sys_rst_button_i,
ppulse_o => rst_button_sys_pp
);
-- Detect button positive edge of clk_adc
cmp_button_adc_ffs : gc_sync_ffs
port map (
clk_i => clk_adc,
rst_n_i => '1',
data_i => sys_rst_button_i,
ppulse_o => rst_button_adc_pp
);
-- Generate the reset signal based on positive edge
-- of synched sys_rst_button_i
cmp_button_sys_rst : gc_extend_pulse
generic map (
g_width => c_button_rst_width
)
port map(
clk_i => clk_sys,
rst_n_i => '1',
pulse_i => rst_button_sys_pp,
extended_o => rst_button_sys
);
-- Generate the reset signal based on positive edge
-- of synched sys_rst_button_i
cmp_button_adc_rst : gc_extend_pulse
generic map (
g_width => c_button_rst_width
)
port map(
clk_i => clk_adc,
rst_n_i => '1',
pulse_i => rst_button_adc_pp,
extended_o => rst_button_adc
);
rst_button_sys_n <= not rst_button_sys;
rst_button_adc_n <= not rst_button_adc;
reset_clks(0) <= clk_sys;
reset_clks(1) <= clk_adc;
clk_sys_rstn <= reset_rstn(0) and rst_button_sys_n;
clk_adc_rstn <= reset_rstn(1) and rst_button_adc_n;
-- The top-most Wishbone B.4 crossbar
cmp_interconnect : xwb_sdb_crossbar
generic map(
g_num_masters => c_masters,
g_num_slaves => c_slaves,
g_registered => true,
g_wraparound => false, -- Should be true for nested buses
g_layout => c_layout,
g_sdb_addr => c_sdb_address
)
port map(
clk_sys_i => clk_sys,
rst_n_i => clk_sys_rstn,
-- Master connections (INTERCON is a slave)
slave_i => cbar_slave_i,
slave_o => cbar_slave_o,
-- Slave connections (INTERCON is a master)
master_i => cbar_master_i,
master_o => cbar_master_o
);
-- The LM32 is master 0+1
lm32_rstn <= clk_sys_rstn;
cmp_lm32 : xwb_lm32
generic map(
g_profile => "medium_icache_debug"
) -- Including JTAG and I-cache (no divide)
port map(
clk_sys_i => clk_sys,
rst_n_i => lm32_rstn,
irq_i => lm32_interrupt,
dwb_o => cbar_slave_i(0), -- Data bus
dwb_i => cbar_slave_o(0),
iwb_o => cbar_slave_i(1), -- Instruction bus
iwb_i => cbar_slave_o(1)
);
-- Interrupts 31 downto 1 disabled for now.
-- Interrupt '0' is DMA completion.
lm32_interrupt(31 downto 1) <= (others => '0');
-- A DMA controller is master 2+3, slave 2, and interrupt 0
cmp_dma : xwb_dma
port map(
clk_i => clk_sys,
rst_n_i => clk_sys_rstn,
slave_i => cbar_master_o(2),
slave_o => cbar_master_i(2),
r_master_i => cbar_slave_o(2),
r_master_o => cbar_slave_i(2),
w_master_i => cbar_slave_o(3),
w_master_o => cbar_slave_i(3),
interrupt_o => lm32_interrupt(0)
);
-- Slave 0+1 is the RAM. Load a input file containing a simple led blink program!
cmp_ram : xwb_dpram
generic map(
g_size => c_dpram_size, -- must agree with sw/target/lm32/ram.ld:LENGTH / 4
g_init_file => "../../../embedded-sw/dbe.ram",--"../../top/ml_605/dbe_bpm_simple/sw/main.ram",
g_must_have_init_file => true,
g_slave1_interface_mode => PIPELINED,
g_slave2_interface_mode => PIPELINED,
g_slave1_granularity => BYTE,
g_slave2_granularity => BYTE
)
port map(
clk_sys_i => clk_sys,
rst_n_i => clk_sys_rstn,
-- First port connected to the crossbar
slave1_i => cbar_master_o(0),
slave1_o => cbar_master_i(0),
-- Second port connected to the crossbar
slave2_i => cbar_master_o(1),
slave2_o => cbar_master_i(1)
--slave2_i => cc_dummy_slave_in, -- CYC always low
--slave2_o => open
);
-- Slave 3 is the FMC150 interface
cmp_xwb_fmc150 : xwb_fmc150
generic map(
g_interface_mode => CLASSIC,
g_address_granularity => BYTE
--g_packet_size => 32,
--g_sim => 0
)
port map(
rst_n_i => clk_sys_rstn,
clk_sys_i => clk_sys,
--clk_100Mhz_i : in std_logic;
clk_200Mhz_i => clk_200mhz,
-----------------------------
-- Wishbone signals
-----------------------------
wb_slv_i => cbar_master_o(3),
wb_slv_o => cbar_master_i(3),
-----------------------------
-- Simulation Only ports!
-----------------------------
sim_adc_clk_i => '0',
sim_adc_clk2x_i => '0',
sim_adc_cha_data_i => f_zeros(14),
sim_adc_chb_data_i => f_zeros(14),
sim_adc_data_valid => '0',
-----------------------------
-- External ports
-----------------------------
--Clock/Data connection to ADC on FMC150 (ADS62P49)
adc_clk_ab_p_i => adc_clk_ab_p_i,
adc_clk_ab_n_i => adc_clk_ab_n_i,
adc_cha_p_i => adc_cha_p_i,
adc_cha_n_i => adc_cha_n_i,
adc_chb_p_i => adc_chb_p_i,
adc_chb_n_i => adc_chb_n_i,
--Clock/Data connection to DAC on FMC150 (DAC3283)
dac_dclk_p_o => dac_dclk_p_o,
dac_dclk_n_o => dac_dclk_n_o,
dac_data_p_o => dac_data_p_o,
dac_data_n_o => dac_data_n_o,
dac_frame_p_o => dac_frame_p_o,
dac_frame_n_o => dac_frame_n_o,
txenable_o => txenable_o,
--Clock/Trigger connection to FMC150
--clk_to_fpga_p_i : in std_logic;
--clk_to_fpga_n_i : in std_logic;
--ext_trigger_p_i : in std_logic;
--ext_trigger_n_i : in std_logic;
-- Control signals from/to FMC150
--Serial Peripheral Interface (SPI)
spi_sclk_o => spi_sclk_o, -- Shared SPI clock line
spi_sdata_o => spi_sdata_o,-- Shared SPI data line
-- ADC specific signals
adc_n_en_o => adc_n_en_o, -- SPI chip select
adc_sdo_i => adc_sdo_i, -- SPI data out
adc_reset_o => adc_reset_o,-- SPI reset
-- CDCE specific signals
cdce_n_en_o => cdce_n_en_o, -- SPI chip select
cdce_sdo_i => cdce_sdo_i, -- SPI data out
cdce_n_reset_o => cdce_n_reset_o,
cdce_n_pd_o => cdce_n_pd_o,
cdce_ref_en_o => cdce_ref_en_o,
cdce_pll_status_i => cdce_pll_status_i,
-- DAC specific signals
dac_n_en_o => dac_n_en_o, -- SPI chip select
dac_sdo_i => dac_sdo_i, -- SPI data out
-- Monitoring specific signals
mon_n_en_o => mon_n_en_o, -- SPI chip select
mon_sdo_i => mon_sdo_i, -- SPI data out
mon_n_reset_o => mon_n_reset_o,
mon_n_int_i => mon_n_int_i,
--FMC Present status
prsnt_m2c_l_i => prsnt_m2c_l_i,
-- ADC output signals
-- ADC data is interfaced through the wishbone stream interface (wbs_src_o)
adc_dout_o => open,
clk_adc_o => clk_adc,
-- Wishbone Streaming Interface Source
wbs_source_i => wbs_src_i(0),
wbs_source_o => wbs_src_o(0)
);
-- Slave 4 is the UART
cmp_uart : xwb_simple_uart
generic map (
g_interface_mode => PIPELINED,
g_address_granularity => BYTE
)
port map (
clk_sys_i => clk_sys,
rst_n_i => clk_sys_rstn,
slave_i => cbar_master_o(4),
slave_o => cbar_master_i(4),
uart_rxd_i => uart_rxd_i,
uart_txd_o => uart_txd_o
);
-- Slave 5 is the example LED driver
cmp_leds : xwb_gpio_port
generic map(
--g_interface_mode => CLASSIC;
g_address_granularity => BYTE,
g_num_pins => c_leds_num_pins,
g_with_builtin_tristates => false
)
port map(
clk_sys_i => clk_sys,
rst_n_i => clk_sys_rstn,
-- Wishbone
slave_i => cbar_master_o(5),
slave_o => cbar_master_i(5),
desc_o => open, -- Not implemented
--gpio_b : inout std_logic_vector(g_num_pins-1 downto 0);
gpio_out_o => s_leds,
--gpio_out_o => open,
gpio_in_i => s_leds,
gpio_oen_o => open
);
leds_o <= s_leds;
--p_test_leds : process (clk_adc)
--begin
-- if rising_edge(clk_adc) then
-- if clk_adc_rstn = '0' then
-- s_counter <= (others => '0');
-- s_leds <= x"55";
-- else
-- if (s_counter = s_counter_full-1) then
-- s_counter <= (others => '0');
-- s_leds <= s_leds(c_leds_num_pins-2 downto 0) & s_leds(c_leds_num_pins-1);
-- else
-- s_counter <= s_counter + 1;
-- end if;
-- end if;
-- end if;
--end process;
-- Slave 1 is the example LED driver
--gpio_slave_led_i <= cbar_master_o(1);
--cbar_master_i(1) <= gpio_slave_led_o;
--leds_o <= not r_leds;
-- There is a tool called 'wbgen2' which can autogenerate a Wishbone
-- interface and C header file, but this is a simple example.
--gpio : process(clk_sys)
--begin
-- if rising_edge(clk_sys) then
-- It is vitally important that for each occurance of
-- (cyc and stb and not stall) there is (ack or rty or err)
-- sometime later on the bus.
--
-- This is an easy solution for a device that never stalls:
-- gpio_slave_led_o.ack <= gpio_slave_led_i.cyc and gpio_slave_led_i.stb;
-- Detect a write to the register byte
-- if gpio_slave_led_i.cyc = '1' and gpio_slave_led_i.stb = '1' and
-- gpio_slave_led_i.we = '1' and gpio_slave_led_i.sel(0) = '1' then
-- Register 0x0 = LEDs, 0x4 = CPU reset
-- if gpio_slave_led_i.adr(2) = '0' then
-- r_leds <= gpio_slave_led_i.dat(7 downto 0);
-- else
-- r_reset <= gpio_slave_led_i.dat(0);
-- end if;
-- end if;
-- Read to the register byte
-- if gpio_slave_led_i.adr(2) = '0' then
-- gpio_slave_led_o.dat(31 downto 8) <= (others => '0');
-- gpio_slave_led_o.dat(7 downto 0) <= r_leds;
-- else
-- gpio_slave_led_o.dat(31 downto 2) <= (others => '0');
-- gpio_slave_led_o.dat(0) <= r_reset;
-- end if;
--end if;
--end process;
--gpio_slave_led_o.int <= '0';
--gpio_slave_led_o.err <= '0';
--gpio_slave_led_o.rty <= '0';
--gpio_slave_led_o.stall <= '0'; -- This simple example is always ready
-- Slave 6 is the example Button driver
cmp_buttons : xwb_gpio_port
generic map(
--g_interface_mode => CLASSIC;
g_address_granularity => BYTE,
g_num_pins => c_buttons_num_pins,
g_with_builtin_tristates => false
)
port map(
clk_sys_i => clk_sys,
rst_n_i => clk_sys_rstn,
-- Wishbone
slave_i => cbar_master_o(6),
slave_o => cbar_master_i(6),
desc_o => open, -- Not implemented
--gpio_b : inout std_logic_vector(g_num_pins-1 downto 0);
gpio_out_o => open,
gpio_in_i => buttons_i,
gpio_oen_o => open
);
-- Xilinx Chipscope
cmp_chipscope_icon_0 : chipscope_icon_2_port
port map (
CONTROL0 => CONTROL0,
CONTROL1 => CONTROL1
);
cmp_chipscope_ila_0 : chipscope_ila
port map (
CONTROL => CONTROL0,
CLK => clk_sys,
TRIG0 => TRIG_ILA0_0,
TRIG1 => TRIG_ILA0_1,
TRIG2 => TRIG_ILA0_2,
TRIG3 => TRIG_ILA0_3
);
-- FMC150 master output (slave input) control data
TRIG_ILA0_0 <= cbar_master_o(3).dat;
-- FMC150 master input (slave output) control data
TRIG_ILA0_1 <= cbar_master_i(3).dat;
-- FMC150 master control output (slave input) control signals
-- Partial decoding. Thus, only the LSB part of address matters to
-- a specific slave core
TRIG_ILA0_2(16 downto 0) <= cbar_master_o(3).cyc &
cbar_master_o(3).stb &
cbar_master_o(3).adr(9 downto 0) &
cbar_master_o(3).sel &
cbar_master_o(3).we;
--TRIG_ILA0_2(31 downto 11) <= (others => '0');
TRIG_ILA0_2(31 downto 17) <= (others => '0');
-- FMC150 master control input (slave output) control signals
TRIG_ILA0_3(4 downto 0) <= cbar_master_i(3).ack &
cbar_master_i(3).err &
cbar_master_i(3).rty &
cbar_master_i(3).stall &
cbar_master_i(3).int;
TRIG_ILA0_3(31 downto 5) <= (others => '0');
cmp_chipscope_ila_1 : chipscope_ila
port map (
CONTROL => CONTROL1,
CLK => clk_adc,
TRIG0 => TRIG_ILA1_0,
TRIG1 => TRIG_ILA1_1,
TRIG2 => TRIG_ILA1_2,
TRIG3 => TRIG_ILA1_3
);
-- FMC150 source output (sink input) stream data
TRIG_ILA1_0 <= wbs_src_o(0).dat;
-- FMC150 source input (sink output) stream data
--TRIG_ILA1_1 <= wbs_src_i(0).dat;
-- FMC150 source control output (sink input) stream signals
-- Partial decoding. Thus, only the LSB part of address matters to
-- a specific slave core
TRIG_ILA1_1(10 downto 0) <= wbs_src_o(0).cyc &
wbs_src_o(0).stb &
wbs_src_o(0).adr(3 downto 0) &
wbs_src_o(0).sel &
wbs_src_o(0).we;
TRIG_ILA1_1(31 downto 11) <= (others => '0');
-- FMC150 master control input (slave output) stream signals
TRIG_ILA1_2(3 downto 0) <= wbs_src_i(0).ack &
wbs_src_i(0).err &
wbs_src_i(0).rty &
wbs_src_i(0).stall;
TRIG_ILA1_2(31 downto 4) <= (others => '0');
TRIG_ILA1_3(31 downto 0) <= (others => '0');
end rtl;
| lgpl-3.0 |
freecores/mdct | source/MDCT_PKG.vhd | 1 | 2190 | --------------------------------------------------------------------------------
-- --
-- V H D L F I L E --
-- COPYRIGHT (C) 2006 --
-- --
--------------------------------------------------------------------------------
--
-- Title : MDCT_PKG
-- Design : MDCT Core
-- Author : Michal Krepa
--
--------------------------------------------------------------------------------
--
-- File : MDCT_PKG.VHD
-- Created : Sat Mar 5 2006
--
--------------------------------------------------------------------------------
--
-- Description : Package for MDCT core
--
--------------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.all;
use ieee.numeric_std.all;
package MDCT_PKG is
constant IP_W : INTEGER := 8;
constant OP_W : INTEGER := 12;
constant N : INTEGER := 8;
constant COE_W : INTEGER := 12;
constant ROMDATA_W : INTEGER := COE_W+2;
constant ROMADDR_W : INTEGER := 6;
constant RAMDATA_W : INTEGER := 10;
constant RAMADRR_W : INTEGER := 6;
constant COL_MAX : INTEGER := N-1;
constant ROW_MAX : INTEGER := N-1;
constant LEVEL_SHIFT : INTEGER := 128;
constant DA_W : INTEGER := ROMDATA_W+IP_W;
constant DA2_W : INTEGER := DA_W+2;
-- 2's complement numbers
constant AP : INTEGER := 1448;
constant BP : INTEGER := 1892;
constant CP : INTEGER := 784;
constant DP : INTEGER := 2009;
constant EP : INTEGER := 1703;
constant FP : INTEGER := 1138;
constant GP : INTEGER := 400;
constant AM : INTEGER := -1448;
constant BM : INTEGER := -1892;
constant CM : INTEGER := -784;
constant DM : INTEGER := -2009;
constant EM : INTEGER := -1703;
constant FM : INTEGER := -1138;
constant GM : INTEGER := -400;
end MDCT_PKG; | lgpl-3.0 |
id101010/vhdl-irdecoder | decoder_tb.vhd | 1 | 5564 | ----------------------------------------------------------------------------------
-- This program is free software: you can redistribute it and/or modify
-- it under the terms of the GNU General Public License as published by
-- the Free Software Foundation, either version 3 of the License, or
-- (at your option) any later version.
--
-- This program is distributed in the hope that it will be useful,
-- but WITHOUT ANY WARRANTY; without even the implied warranty of
-- MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
-- GNU General Public License for more details.
--
-- You should have received a copy of the GNU General Public License
-- along with this program. If not, see <http://www.gnu.org/licenses/>.
----------------------------------------------------------------------------------
-- Company: BFH
-- Engineer: Aaron Schmocker
--
-- Create Date: 18:57:27 01/08/2016
-- Design Name:
-- Module Name: decoder_tb.vhd
-- Project Name: irdecoder
-- Target Device:
-- Tool versions:
-- Description:
----------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
use ieee.math_real.all;
entity decoder_tb is
generic ( input_freq : time := 32768 us; -- frequency of clk in hz
start_time : time := 2500 us; -- time for the start signal/leader in us
one_time : time := 1300 us; -- time for a '1' signal in us
zero_time : time := 655 us; -- time for a '0' signal in us
pause_time : time := 574 us; -- time for a pause signal in us
tolerance_time : time := 130 us); -- allowed tolerance +- in us
end decoder_tb;
architecture behavior of decoder_tb is
-- Component Declaration for the Unit Under Test (UUT)
component decoder
port( clk : in std_logic;
data_in : in std_logic;
reset : in std_logic;
data_out : out std_logic;
frame_detect : out std_logic;
latch_enable : out std_logic);
end component;
--Inputs
signal clk : std_logic := '0';
signal data_in : std_logic := '0';
signal reset : std_logic := '0';
--Outputs
signal data_out : std_logic;
signal frame_detect : std_logic;
signal latch_enable : std_logic;
-- Clock period definitions
constant clk_period : time := (1000 ms) / 32768; -- clock period
begin
-- Instantiate the Unit Under Test (UUT)
uut: decoder PORT MAP (
clk => clk,
data_in => data_in,
reset => reset,
data_out => data_out,
frame_detect => frame_detect,
latch_enable => latch_enable);
-- Clock process definitions
clk_process :process
begin
clk <= '0';
wait for clk_period/2;
clk <= '1';
wait for clk_period/2;
end process;
-- Stimulus process
stim_proc: process
variable seed1, seed2: positive; -- will be updated by random generator, after each retrival of a random number
--procedure that waits for t(argument) +- tolerance_time (generic parameter)
procedure wait_rand(constant t : in time) is
variable rand: real;
variable rand_num : integer;
variable wait_time : time;
begin
uniform(seed1, seed2, rand); --calc rand value 0.00 ... 1.00
rand_num := integer(rand*2.0*real(tolerance_time/1 us))-integer(tolerance_time/1 us); --scale to -tolerance ... + tolerance
wait_time := t + (rand_num * 1 us);
wait for wait_time;
end procedure;
--prodecure that sends out a sequence (passed by parameter)
--TODO: Find out why the function behaves wrongly if we make the 'dat' argument a 'constant' instead of a 'variable'
procedure sendData(variable dat : in std_logic_vector(19 downto 0)) is
begin
data_in <= '0';
wait_rand(start_time); -- Start bit
data_in <= '1';
for i in 0 to 19 loop -- once per bit
wait_rand(pause_time);
data_in <= '0';
if(dat(i)='0') then
wait_rand(zero_time);
elsif(dat(i)='1') then
wait_rand(one_time);
end if;
data_in <= '1';
end loop;
wait for 50*clk_period;
end procedure;
--temporiaries
variable data : std_logic_vector(19 downto 0);
begin
-- hold neutral state for 100 ns.
wait for 100 ns;
data_in <= '1';
reset <= '1'; -- push reset
wait for 10 ns;
reset <= '0'; -- release reset
wait for clk_period*10;
--Send only zeros
data := (others=>'0');
sendData(data);
--Send only ones
data := (others=>'1');
sendData(data);
--Send 10101...
data := ("10101010101010101010");
sendData(data);
--Send 01010...
data := ("01010101010101010101");
sendData(data);
--Send "Random"
data := ("11000101011100110101");
sendData(data);
wait;
end process;
end;
| lgpl-3.0 |
id101010/vhdl-irdecoder | outputswitcher_tb.vhd | 1 | 4300 | --------------------------------------------------------------------------------
-- Company:
-- Engineer:
--
-- Create Date: 15:36:49 01/22/2016
-- Design Name:
-- Module Name: /home/aaron/Dokumente/STUDIUM/SEM5/Elektronik3/Digital/Miniprojekt/vhdl-irdecoder/outputswitcher_tb.vhd
-- Project Name: irdecoder
-- Target Device:
-- Tool versions:
-- Description:
--
-- VHDL Test Bench Created by ISE for module: outputswitcher
--
-- Dependencies:
--
-- Revision:
-- Revision 0.01 - File Created
-- Additional Comments:
--
-- Notes:
-- This testbench has been automatically generated using types std_logic and
-- std_logic_vector for the ports of the unit under test. Xilinx recommends
-- that these types always be used for the top-level I/O of a design in order
-- to guarantee that the testbench will bind correctly to the post-implementation
-- simulation model.
--------------------------------------------------------------------------------
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
-- Uncomment the following library declaration if using
-- arithmetic functions with Signed or Unsigned values
--USE ieee.numeric_std.ALL;
ENTITY outputswitcher_tb IS
END outputswitcher_tb;
ARCHITECTURE behavior OF outputswitcher_tb IS
-- Component Declaration for the Unit Under Test (UUT)
COMPONENT outputswitcher
PORT(
sel_raw : IN std_logic;
sel_decoded : IN std_logic;
dclk : IN std_logic;
data : IN std_logic_vector(19 downto 0);
seg6_en : OUT std_logic;
seg6 : OUT std_logic_vector(3 downto 0);
seg5_en : OUT std_logic;
seg5 : OUT std_logic_vector(3 downto 0);
seg4_en : OUT std_logic;
seg4 : OUT std_logic_vector(3 downto 0);
seg3_en : OUT std_logic;
seg3 : OUT std_logic_vector(3 downto 0);
seg2_en : OUT std_logic;
seg2 : OUT std_logic_vector(3 downto 0);
seg1_en : OUT std_logic;
seg1 : OUT std_logic_vector(3 downto 0);
dp : OUT std_logic
);
END COMPONENT;
--Inputs
signal sel_raw : std_logic := '0';
signal sel_decoded : std_logic := '0';
signal dclk : std_logic := '0';
signal data : std_logic_vector(19 downto 0) := (others => '0');
--Outputs
signal seg6_en : std_logic;
signal seg6 : std_logic_vector(3 downto 0);
signal seg5_en : std_logic;
signal seg5 : std_logic_vector(3 downto 0);
signal seg4_en : std_logic;
signal seg4 : std_logic_vector(3 downto 0);
signal seg3_en : std_logic;
signal seg3 : std_logic_vector(3 downto 0);
signal seg2_en : std_logic;
signal seg2 : std_logic_vector(3 downto 0);
signal seg1_en : std_logic;
signal seg1 : std_logic_vector(3 downto 0);
signal dp : std_logic;
-- Clock period definitions
constant dclk_period : time := 1000 ms / 81;
BEGIN
-- Instantiate the Unit Under Test (UUT)
uut: outputswitcher PORT MAP (
sel_raw => sel_raw,
sel_decoded => sel_decoded,
dclk => dclk,
data => data,
seg6_en => seg6_en,
seg6 => seg6,
seg5_en => seg5_en,
seg5 => seg5,
seg4_en => seg4_en,
seg4 => seg4,
seg3_en => seg3_en,
seg3 => seg3,
seg2_en => seg2_en,
seg2 => seg2,
seg1_en => seg1_en,
seg1 => seg1,
dp => dp
);
-- Clock process definitions
dclk_process :process
begin
dclk <= '0';
wait for dclk_period/2;
dclk <= '1';
wait for dclk_period/2;
end process;
-- Stimulus process
stim_proc: process
begin
wait for dclk_period*10;
data <= "00001001110100011111"; -- apply valid signal (Signal 1)
wait for dclk_period * 10;
-- configuration 1
sel_raw <= '0';
sel_decoded <= '0';
wait for dclk_period * 10;
-- configuration 2
sel_raw <= '1';
sel_decoded <= '0';
wait for dclk_period * 10;
-- configuration 3
sel_raw <= '0';
sel_decoded <= '1';
wait for dclk_period * 10;
-- configuration 4
sel_raw <= '1';
sel_decoded <= '1';
wait;
end process;
END;
| lgpl-3.0 |
AfterRace/SoC_Project | vivado/ip_repo/adau1761_audio_1.0/hdl/i2s_data_interface.vhd | 2 | 3225 | ----------------------------------------------------------------------------------
-- Engineer: Mike Field <[email protected]>
--
-- Module Name: i2s_data_interface - Behavioral
-- Description: Send & Receive I2S data
-- New_sample is asserted for one cycle when a new sample has been
-- received (and one transmitted)
----------------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;
entity i2s_data_interface is
Port ( clk : in STD_LOGIC;
audio_l_in : in STD_LOGIC_VECTOR (23 downto 0);
audio_r_in : in STD_LOGIC_VECTOR (23 downto 0);
audio_l_out : out STD_LOGIC_VECTOR (23 downto 0);
audio_r_out : out STD_LOGIC_VECTOR (23 downto 0);
new_sample : out STD_LOGIC;
i2s_bclk : in STD_LOGIC;
i2s_d_out : out STD_LOGIC;
i2s_d_in : in STD_LOGIC;
i2s_lr : in STD_LOGIC);
end i2s_data_interface;
architecture Behavioral of i2s_data_interface is
signal bit_counter : unsigned(5 downto 0) := (others => '0');
signal bclk_delay : std_logic_vector(9 downto 0) := (others => '0');
signal lr_delay : std_logic_vector(9 downto 0) := (others => '0');
signal sr_in : std_logic_vector(126 downto 0) := (others => '0');
signal sr_out : std_logic_vector(63 downto 0) := (others => '0');
signal i2s_lr_last : std_logic := '0';
signal i2s_d_in_last : std_logic := '0';
begin
process(clk)
begin
-- Process to predict when the falling edge of i2s_bclk should be
if rising_edge(clk) then
new_sample <= '0';
------------------------------
-- is there a rising edge two cycles ago? If so the data bit is
-- validand we can capture a bit
------------------------------
if bclk_delay(bclk_delay'high-1 downto bclk_delay'high-2) = "10" then
sr_in <= sr_in(sr_in'high-1 downto 0) & i2s_d_in_last;
end if;
------------------------------
-- Was there a rising edge on BCLK 9 cycles ago?
-- If so, this should be about the falling edge so
-- the output can change.
------------------------------
if bclk_delay(1 downto 0) = "10" then
i2s_d_out <= sr_out(sr_out'high);
-- if we are starting a new frame, then load the samples into the shift register
if i2s_lr = '1' and i2s_lr_last = '0' then
audio_l_out <= sr_in(sr_in'high downto sr_in'high-23);
audio_r_out <= sr_in(sr_in'high-32 downto sr_in'high-23-32);
sr_out <= audio_l_in & x"00" & audio_r_in & x"00";
new_sample <= '1';
else
sr_out <= sr_out(sr_out'high-1 downto 0) & '0';
end if;
-- remember what lr was, for edge detection
i2s_lr_last <= i2s_lr;
end if;
bclk_delay <= i2s_bclk & bclk_delay(bclk_delay'high downto 1);
i2s_d_in_last <= i2s_d_in;
end if;
end process;
end Behavioral; | lgpl-3.0 |
AfterRace/SoC_Project | vivado/project/project.srcs/sources_1/bd/week1/ip/week1_AXI_to_audio_0_1/synth/week1_AXI_to_audio_0_1.vhd | 1 | 8913 | -- (c) Copyright 1995-2016 Xilinx, Inc. All rights reserved.
--
-- This file contains confidential and proprietary information
-- of Xilinx, Inc. and is protected under U.S. and
-- international copyright and other intellectual property
-- laws.
--
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-- special, incidental, or consequential loss or damage
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-- reasonably foreseeable or Xilinx had been advised of the
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-- CRITICAL APPLICATIONS
-- Xilinx products are not designed or intended to be fail-
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-- other applications that could lead to death, personal
-- injury, or severe property or environmental damage
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-- Applications, subject only to applicable laws and
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--
-- THIS COPYRIGHT NOTICE AND DISCLAIMER MUST BE RETAINED AS
-- PART OF THIS FILE AT ALL TIMES.
--
-- DO NOT MODIFY THIS FILE.
-- IP VLNV: user.org:user:AXI_to_audio:1.0
-- IP Revision: 1
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.numeric_std.ALL;
ENTITY week1_AXI_to_audio_0_1 IS
PORT (
audio_out_l : OUT STD_LOGIC_VECTOR(23 DOWNTO 0);
audio_out_r : OUT STD_LOGIC_VECTOR(23 DOWNTO 0);
audio_out_valid : OUT STD_LOGIC;
audio_in_valid_irq : IN STD_LOGIC;
s00_axi_awaddr : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
s00_axi_awprot : IN STD_LOGIC_VECTOR(2 DOWNTO 0);
s00_axi_awvalid : IN STD_LOGIC;
s00_axi_awready : OUT STD_LOGIC;
s00_axi_wdata : IN STD_LOGIC_VECTOR(31 DOWNTO 0);
s00_axi_wstrb : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
s00_axi_wvalid : IN STD_LOGIC;
s00_axi_wready : OUT STD_LOGIC;
s00_axi_bresp : OUT STD_LOGIC_VECTOR(1 DOWNTO 0);
s00_axi_bvalid : OUT STD_LOGIC;
s00_axi_bready : IN STD_LOGIC;
s00_axi_araddr : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
s00_axi_arprot : IN STD_LOGIC_VECTOR(2 DOWNTO 0);
s00_axi_arvalid : IN STD_LOGIC;
s00_axi_arready : OUT STD_LOGIC;
s00_axi_rdata : OUT STD_LOGIC_VECTOR(31 DOWNTO 0);
s00_axi_rresp : OUT STD_LOGIC_VECTOR(1 DOWNTO 0);
s00_axi_rvalid : OUT STD_LOGIC;
s00_axi_rready : IN STD_LOGIC;
s00_axi_aclk : IN STD_LOGIC;
s00_axi_aresetn : IN STD_LOGIC
);
END week1_AXI_to_audio_0_1;
ARCHITECTURE week1_AXI_to_audio_0_1_arch OF week1_AXI_to_audio_0_1 IS
ATTRIBUTE DowngradeIPIdentifiedWarnings : string;
ATTRIBUTE DowngradeIPIdentifiedWarnings OF week1_AXI_to_audio_0_1_arch: ARCHITECTURE IS "yes";
COMPONENT AXI_to_audio_v1_0 IS
GENERIC (
C_S00_AXI_DATA_WIDTH : INTEGER; -- Width of S_AXI data bus
C_S00_AXI_ADDR_WIDTH : INTEGER -- Width of S_AXI address bus
);
PORT (
audio_out_l : OUT STD_LOGIC_VECTOR(23 DOWNTO 0);
audio_out_r : OUT STD_LOGIC_VECTOR(23 DOWNTO 0);
audio_out_valid : OUT STD_LOGIC;
audio_in_valid_irq : IN STD_LOGIC;
s00_axi_awaddr : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
s00_axi_awprot : IN STD_LOGIC_VECTOR(2 DOWNTO 0);
s00_axi_awvalid : IN STD_LOGIC;
s00_axi_awready : OUT STD_LOGIC;
s00_axi_wdata : IN STD_LOGIC_VECTOR(31 DOWNTO 0);
s00_axi_wstrb : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
s00_axi_wvalid : IN STD_LOGIC;
s00_axi_wready : OUT STD_LOGIC;
s00_axi_bresp : OUT STD_LOGIC_VECTOR(1 DOWNTO 0);
s00_axi_bvalid : OUT STD_LOGIC;
s00_axi_bready : IN STD_LOGIC;
s00_axi_araddr : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
s00_axi_arprot : IN STD_LOGIC_VECTOR(2 DOWNTO 0);
s00_axi_arvalid : IN STD_LOGIC;
s00_axi_arready : OUT STD_LOGIC;
s00_axi_rdata : OUT STD_LOGIC_VECTOR(31 DOWNTO 0);
s00_axi_rresp : OUT STD_LOGIC_VECTOR(1 DOWNTO 0);
s00_axi_rvalid : OUT STD_LOGIC;
s00_axi_rready : IN STD_LOGIC;
s00_axi_aclk : IN STD_LOGIC;
s00_axi_aresetn : IN STD_LOGIC
);
END COMPONENT AXI_to_audio_v1_0;
ATTRIBUTE X_CORE_INFO : STRING;
ATTRIBUTE X_CORE_INFO OF week1_AXI_to_audio_0_1_arch: ARCHITECTURE IS "AXI_to_audio_v1_0,Vivado 2015.1";
ATTRIBUTE CHECK_LICENSE_TYPE : STRING;
ATTRIBUTE CHECK_LICENSE_TYPE OF week1_AXI_to_audio_0_1_arch : ARCHITECTURE IS "week1_AXI_to_audio_0_1,AXI_to_audio_v1_0,{}";
ATTRIBUTE X_INTERFACE_INFO : STRING;
ATTRIBUTE X_INTERFACE_INFO OF s00_axi_awaddr: SIGNAL IS "xilinx.com:interface:aximm:1.0 S00_AXI AWADDR";
ATTRIBUTE X_INTERFACE_INFO OF s00_axi_awprot: SIGNAL IS "xilinx.com:interface:aximm:1.0 S00_AXI AWPROT";
ATTRIBUTE X_INTERFACE_INFO OF s00_axi_awvalid: SIGNAL IS "xilinx.com:interface:aximm:1.0 S00_AXI AWVALID";
ATTRIBUTE X_INTERFACE_INFO OF s00_axi_awready: SIGNAL IS "xilinx.com:interface:aximm:1.0 S00_AXI AWREADY";
ATTRIBUTE X_INTERFACE_INFO OF s00_axi_wdata: SIGNAL IS "xilinx.com:interface:aximm:1.0 S00_AXI WDATA";
ATTRIBUTE X_INTERFACE_INFO OF s00_axi_wstrb: SIGNAL IS "xilinx.com:interface:aximm:1.0 S00_AXI WSTRB";
ATTRIBUTE X_INTERFACE_INFO OF s00_axi_wvalid: SIGNAL IS "xilinx.com:interface:aximm:1.0 S00_AXI WVALID";
ATTRIBUTE X_INTERFACE_INFO OF s00_axi_wready: SIGNAL IS "xilinx.com:interface:aximm:1.0 S00_AXI WREADY";
ATTRIBUTE X_INTERFACE_INFO OF s00_axi_bresp: SIGNAL IS "xilinx.com:interface:aximm:1.0 S00_AXI BRESP";
ATTRIBUTE X_INTERFACE_INFO OF s00_axi_bvalid: SIGNAL IS "xilinx.com:interface:aximm:1.0 S00_AXI BVALID";
ATTRIBUTE X_INTERFACE_INFO OF s00_axi_bready: SIGNAL IS "xilinx.com:interface:aximm:1.0 S00_AXI BREADY";
ATTRIBUTE X_INTERFACE_INFO OF s00_axi_araddr: SIGNAL IS "xilinx.com:interface:aximm:1.0 S00_AXI ARADDR";
ATTRIBUTE X_INTERFACE_INFO OF s00_axi_arprot: SIGNAL IS "xilinx.com:interface:aximm:1.0 S00_AXI ARPROT";
ATTRIBUTE X_INTERFACE_INFO OF s00_axi_arvalid: SIGNAL IS "xilinx.com:interface:aximm:1.0 S00_AXI ARVALID";
ATTRIBUTE X_INTERFACE_INFO OF s00_axi_arready: SIGNAL IS "xilinx.com:interface:aximm:1.0 S00_AXI ARREADY";
ATTRIBUTE X_INTERFACE_INFO OF s00_axi_rdata: SIGNAL IS "xilinx.com:interface:aximm:1.0 S00_AXI RDATA";
ATTRIBUTE X_INTERFACE_INFO OF s00_axi_rresp: SIGNAL IS "xilinx.com:interface:aximm:1.0 S00_AXI RRESP";
ATTRIBUTE X_INTERFACE_INFO OF s00_axi_rvalid: SIGNAL IS "xilinx.com:interface:aximm:1.0 S00_AXI RVALID";
ATTRIBUTE X_INTERFACE_INFO OF s00_axi_rready: SIGNAL IS "xilinx.com:interface:aximm:1.0 S00_AXI RREADY";
ATTRIBUTE X_INTERFACE_INFO OF s00_axi_aclk: SIGNAL IS "xilinx.com:signal:clock:1.0 S00_AXI_CLK CLK";
ATTRIBUTE X_INTERFACE_INFO OF s00_axi_aresetn: SIGNAL IS "xilinx.com:signal:reset:1.0 S00_AXI_RST RST";
BEGIN
U0 : AXI_to_audio_v1_0
GENERIC MAP (
C_S00_AXI_DATA_WIDTH => 32,
C_S00_AXI_ADDR_WIDTH => 4
)
PORT MAP (
audio_out_l => audio_out_l,
audio_out_r => audio_out_r,
audio_out_valid => audio_out_valid,
audio_in_valid_irq => audio_in_valid_irq,
s00_axi_awaddr => s00_axi_awaddr,
s00_axi_awprot => s00_axi_awprot,
s00_axi_awvalid => s00_axi_awvalid,
s00_axi_awready => s00_axi_awready,
s00_axi_wdata => s00_axi_wdata,
s00_axi_wstrb => s00_axi_wstrb,
s00_axi_wvalid => s00_axi_wvalid,
s00_axi_wready => s00_axi_wready,
s00_axi_bresp => s00_axi_bresp,
s00_axi_bvalid => s00_axi_bvalid,
s00_axi_bready => s00_axi_bready,
s00_axi_araddr => s00_axi_araddr,
s00_axi_arprot => s00_axi_arprot,
s00_axi_arvalid => s00_axi_arvalid,
s00_axi_arready => s00_axi_arready,
s00_axi_rdata => s00_axi_rdata,
s00_axi_rresp => s00_axi_rresp,
s00_axi_rvalid => s00_axi_rvalid,
s00_axi_rready => s00_axi_rready,
s00_axi_aclk => s00_axi_aclk,
s00_axi_aresetn => s00_axi_aresetn
);
END week1_AXI_to_audio_0_1_arch;
| lgpl-3.0 |
AfterRace/SoC_Project | vivado/project/project.srcs/sources_1/ipshared/user.org/axi_to_audio_v1_0/6d2e43c7/hdl/AXI_to_audio_v1_0_S00_AXI.vhd | 2 | 16181 | library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
entity AXI_to_audio_v1_0_S00_AXI is
generic (
-- Users to add parameters here
-- User parameters ends
-- Do not modify the parameters beyond this line
-- Width of S_AXI data bus
C_S_AXI_DATA_WIDTH : integer := 32;
-- Width of S_AXI address bus
C_S_AXI_ADDR_WIDTH : integer := 4
);
port (
-- Users to add ports here
audio_out_l : out std_logic_vector(23 downto 0);
audio_out_r : out std_logic_vector(23 downto 0);
audio_out_valid : out std_logic;
audio_in_valid_irq : in std_logic;
-- User ports ends
-- Do not modify the ports beyond this line
-- Global Clock Signal
S_AXI_ACLK : in std_logic;
-- Global Reset Signal. This Signal is Active LOW
S_AXI_ARESETN : in std_logic;
-- Write address (issued by master, acceped by Slave)
S_AXI_AWADDR : in std_logic_vector(C_S_AXI_ADDR_WIDTH-1 downto 0);
-- Write channel Protection type. This signal indicates the
-- privilege and security level of the transaction, and whether
-- the transaction is a data access or an instruction access.
S_AXI_AWPROT : in std_logic_vector(2 downto 0);
-- Write address valid. This signal indicates that the master signaling
-- valid write address and control information.
S_AXI_AWVALID : in std_logic;
-- Write address ready. This signal indicates that the slave is ready
-- to accept an address and associated control signals.
S_AXI_AWREADY : out std_logic;
-- Write data (issued by master, acceped by Slave)
S_AXI_WDATA : in std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
-- Write strobes. This signal indicates which byte lanes hold
-- valid data. There is one write strobe bit for each eight
-- bits of the write data bus.
S_AXI_WSTRB : in std_logic_vector((C_S_AXI_DATA_WIDTH/8)-1 downto 0);
-- Write valid. This signal indicates that valid write
-- data and strobes are available.
S_AXI_WVALID : in std_logic;
-- Write ready. This signal indicates that the slave
-- can accept the write data.
S_AXI_WREADY : out std_logic;
-- Write response. This signal indicates the status
-- of the write transaction.
S_AXI_BRESP : out std_logic_vector(1 downto 0);
-- Write response valid. This signal indicates that the channel
-- is signaling a valid write response.
S_AXI_BVALID : out std_logic;
-- Response ready. This signal indicates that the master
-- can accept a write response.
S_AXI_BREADY : in std_logic;
-- Read address (issued by master, acceped by Slave)
S_AXI_ARADDR : in std_logic_vector(C_S_AXI_ADDR_WIDTH-1 downto 0);
-- Protection type. This signal indicates the privilege
-- and security level of the transaction, and whether the
-- transaction is a data access or an instruction access.
S_AXI_ARPROT : in std_logic_vector(2 downto 0);
-- Read address valid. This signal indicates that the channel
-- is signaling valid read address and control information.
S_AXI_ARVALID : in std_logic;
-- Read address ready. This signal indicates that the slave is
-- ready to accept an address and associated control signals.
S_AXI_ARREADY : out std_logic;
-- Read data (issued by slave)
S_AXI_RDATA : out std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
-- Read response. This signal indicates the status of the
-- read transfer.
S_AXI_RRESP : out std_logic_vector(1 downto 0);
-- Read valid. This signal indicates that the channel is
-- signaling the required read data.
S_AXI_RVALID : out std_logic;
-- Read ready. This signal indicates that the master can
-- accept the read data and response information.
S_AXI_RREADY : in std_logic
);
end AXI_to_audio_v1_0_S00_AXI;
architecture arch_imp of AXI_to_audio_v1_0_S00_AXI is
-- AXI4LITE signals
signal axi_awaddr : std_logic_vector(C_S_AXI_ADDR_WIDTH-1 downto 0);
signal axi_awready : std_logic;
signal axi_wready : std_logic;
signal axi_bresp : std_logic_vector(1 downto 0);
signal axi_bvalid : std_logic;
signal axi_araddr : std_logic_vector(C_S_AXI_ADDR_WIDTH-1 downto 0);
signal axi_arready : std_logic;
signal axi_rdata : std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
signal axi_rresp : std_logic_vector(1 downto 0);
signal axi_rvalid : std_logic;
-- Example-specific design signals
-- local parameter for addressing 32 bit / 64 bit C_S_AXI_DATA_WIDTH
-- ADDR_LSB is used for addressing 32/64 bit registers/memories
-- ADDR_LSB = 2 for 32 bits (n downto 2)
-- ADDR_LSB = 3 for 64 bits (n downto 3)
constant ADDR_LSB : integer := (C_S_AXI_DATA_WIDTH/32)+ 1;
constant OPT_MEM_ADDR_BITS : integer := 1;
------------------------------------------------
---- Signals for user logic register space example
--------------------------------------------------
---- Number of Slave Registers 4
signal slv_reg0 :std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
signal slv_reg1 :std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
signal slv_reg2 :std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
signal slv_reg3 :std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
signal slv_reg_rden : std_logic;
signal slv_reg_wren : std_logic;
signal reg_data_out :std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
signal byte_index : integer;
-- Declaration of user logic
component audio_bridge
Port ( clk : in STD_LOGIC;
rst : in STD_LOGIC;
audio_in_l : in STD_LOGIC_VECTOR (23 downto 0);
audio_in_r : in STD_LOGIC_VECTOR (23 downto 0);
audio_in_valid : in STD_LOGIC;
audio_out_l : out STD_LOGIC_VECTOR (23 downto 0);
audio_out_r : out STD_LOGIC_VECTOR (23 downto 0);
audio_out_valid : out STD_LOGIC);
end component audio_bridge;
begin
-- I/O Connections assignments
S_AXI_AWREADY <= axi_awready;
S_AXI_WREADY <= axi_wready;
S_AXI_BRESP <= axi_bresp;
S_AXI_BVALID <= axi_bvalid;
S_AXI_ARREADY <= axi_arready;
S_AXI_RDATA <= axi_rdata;
S_AXI_RRESP <= axi_rresp;
S_AXI_RVALID <= axi_rvalid;
-- Implement axi_awready generation
-- axi_awready is asserted for one S_AXI_ACLK clock cycle when both
-- S_AXI_AWVALID and S_AXI_WVALID are asserted. axi_awready is
-- de-asserted when reset is low.
process (S_AXI_ACLK)
begin
if rising_edge(S_AXI_ACLK) then
if S_AXI_ARESETN = '0' then
axi_awready <= '0';
else
if (axi_awready = '0' and S_AXI_AWVALID = '1' and S_AXI_WVALID = '1') then
-- slave is ready to accept write address when
-- there is a valid write address and write data
-- on the write address and data bus. This design
-- expects no outstanding transactions.
axi_awready <= '1';
else
axi_awready <= '0';
end if;
end if;
end if;
end process;
-- Implement axi_awaddr latching
-- This process is used to latch the address when both
-- S_AXI_AWVALID and S_AXI_WVALID are valid.
process (S_AXI_ACLK)
begin
if rising_edge(S_AXI_ACLK) then
if S_AXI_ARESETN = '0' then
axi_awaddr <= (others => '0');
else
if (axi_awready = '0' and S_AXI_AWVALID = '1' and S_AXI_WVALID = '1') then
-- Write Address latching
axi_awaddr <= S_AXI_AWADDR;
end if;
end if;
end if;
end process;
-- Implement axi_wready generation
-- axi_wready is asserted for one S_AXI_ACLK clock cycle when both
-- S_AXI_AWVALID and S_AXI_WVALID are asserted. axi_wready is
-- de-asserted when reset is low.
process (S_AXI_ACLK)
begin
if rising_edge(S_AXI_ACLK) then
if S_AXI_ARESETN = '0' then
axi_wready <= '0';
else
if (axi_wready = '0' and S_AXI_WVALID = '1' and S_AXI_AWVALID = '1') then
-- slave is ready to accept write data when
-- there is a valid write address and write data
-- on the write address and data bus. This design
-- expects no outstanding transactions.
axi_wready <= '1';
else
axi_wready <= '0';
end if;
end if;
end if;
end process;
-- Implement memory mapped register select and write logic generation
-- The write data is accepted and written to memory mapped registers when
-- axi_awready, S_AXI_WVALID, axi_wready and S_AXI_WVALID are asserted. Write strobes are used to
-- select byte enables of slave registers while writing.
-- These registers are cleared when reset (active low) is applied.
-- Slave register write enable is asserted when valid address and data are available
-- and the slave is ready to accept the write address and write data.
slv_reg_wren <= axi_wready and S_AXI_WVALID and axi_awready and S_AXI_AWVALID ;
process (S_AXI_ACLK)
variable loc_addr :std_logic_vector(OPT_MEM_ADDR_BITS downto 0);
begin
if rising_edge(S_AXI_ACLK) then
if S_AXI_ARESETN = '0' then
slv_reg0 <= (others => '0');
slv_reg1 <= (others => '0');
slv_reg2 <= (others => '0');
slv_reg3 <= (others => '0');
else
loc_addr := axi_awaddr(ADDR_LSB + OPT_MEM_ADDR_BITS downto ADDR_LSB);
if (slv_reg_wren = '1') then
case loc_addr is
when b"00" =>
for byte_index in 0 to (C_S_AXI_DATA_WIDTH/8-1) loop
if ( S_AXI_WSTRB(byte_index) = '1' ) then
-- Respective byte enables are asserted as per write strobes
-- slave registor 0
slv_reg0(byte_index*8+7 downto byte_index*8) <= S_AXI_WDATA(byte_index*8+7 downto byte_index*8);
end if;
end loop;
when b"01" =>
for byte_index in 0 to (C_S_AXI_DATA_WIDTH/8-1) loop
if ( S_AXI_WSTRB(byte_index) = '1' ) then
-- Respective byte enables are asserted as per write strobes
-- slave registor 1
slv_reg1(byte_index*8+7 downto byte_index*8) <= S_AXI_WDATA(byte_index*8+7 downto byte_index*8);
end if;
end loop;
when b"10" =>
for byte_index in 0 to (C_S_AXI_DATA_WIDTH/8-1) loop
if ( S_AXI_WSTRB(byte_index) = '1' ) then
-- Respective byte enables are asserted as per write strobes
-- slave registor 2
slv_reg2(byte_index*8+7 downto byte_index*8) <= S_AXI_WDATA(byte_index*8+7 downto byte_index*8);
end if;
end loop;
when b"11" =>
for byte_index in 0 to (C_S_AXI_DATA_WIDTH/8-1) loop
if ( S_AXI_WSTRB(byte_index) = '1' ) then
-- Respective byte enables are asserted as per write strobes
-- slave registor 3
slv_reg3(byte_index*8+7 downto byte_index*8) <= S_AXI_WDATA(byte_index*8+7 downto byte_index*8);
end if;
end loop;
when others =>
slv_reg0 <= slv_reg0;
slv_reg1 <= slv_reg1;
slv_reg2 <= slv_reg2;
slv_reg3 <= slv_reg3;
end case;
end if;
end if;
end if;
end process;
-- Implement write response logic generation
-- The write response and response valid signals are asserted by the slave
-- when axi_wready, S_AXI_WVALID, axi_wready and S_AXI_WVALID are asserted.
-- This marks the acceptance of address and indicates the status of
-- write transaction.
process (S_AXI_ACLK)
begin
if rising_edge(S_AXI_ACLK) then
if S_AXI_ARESETN = '0' then
axi_bvalid <= '0';
axi_bresp <= "00"; --need to work more on the responses
else
if (axi_awready = '1' and S_AXI_AWVALID = '1' and axi_wready = '1' and S_AXI_WVALID = '1' and axi_bvalid = '0' ) then
axi_bvalid <= '1';
axi_bresp <= "00";
elsif (S_AXI_BREADY = '1' and axi_bvalid = '1') then --check if bready is asserted while bvalid is high)
axi_bvalid <= '0'; -- (there is a possibility that bready is always asserted high)
end if;
end if;
end if;
end process;
-- Implement axi_arready generation
-- axi_arready is asserted for one S_AXI_ACLK clock cycle when
-- S_AXI_ARVALID is asserted. axi_awready is
-- de-asserted when reset (active low) is asserted.
-- The read address is also latched when S_AXI_ARVALID is
-- asserted. axi_araddr is reset to zero on reset assertion.
process (S_AXI_ACLK)
begin
if rising_edge(S_AXI_ACLK) then
if S_AXI_ARESETN = '0' then
axi_arready <= '0';
axi_araddr <= (others => '1');
else
if (axi_arready = '0' and S_AXI_ARVALID = '1') then
-- indicates that the slave has acceped the valid read address
axi_arready <= '1';
-- Read Address latching
axi_araddr <= S_AXI_ARADDR;
else
axi_arready <= '0';
end if;
end if;
end if;
end process;
-- Implement axi_arvalid generation
-- axi_rvalid is asserted for one S_AXI_ACLK clock cycle when both
-- S_AXI_ARVALID and axi_arready are asserted. The slave registers
-- data are available on the axi_rdata bus at this instance. The
-- assertion of axi_rvalid marks the validity of read data on the
-- bus and axi_rresp indicates the status of read transaction.axi_rvalid
-- is deasserted on reset (active low). axi_rresp and axi_rdata are
-- cleared to zero on reset (active low).
process (S_AXI_ACLK)
begin
if rising_edge(S_AXI_ACLK) then
if S_AXI_ARESETN = '0' then
axi_rvalid <= '0';
axi_rresp <= "00";
else
if (axi_arready = '1' and S_AXI_ARVALID = '1' and axi_rvalid = '0') then
-- Valid read data is available at the read data bus
axi_rvalid <= '1';
axi_rresp <= "00"; -- 'OKAY' response
elsif (axi_rvalid = '1' and S_AXI_RREADY = '1') then
-- Read data is accepted by the master
axi_rvalid <= '0';
end if;
end if;
end if;
end process;
-- Implement memory mapped register select and read logic generation
-- Slave register read enable is asserted when valid address is available
-- and the slave is ready to accept the read address.
slv_reg_rden <= axi_arready and S_AXI_ARVALID and (not axi_rvalid) ;
process (slv_reg0, slv_reg1, slv_reg2, slv_reg3, axi_araddr, S_AXI_ARESETN, slv_reg_rden)
variable loc_addr :std_logic_vector(OPT_MEM_ADDR_BITS downto 0);
begin
-- Address decoding for reading registers
loc_addr := axi_araddr(ADDR_LSB + OPT_MEM_ADDR_BITS downto ADDR_LSB);
case loc_addr is
when b"00" =>
reg_data_out <= slv_reg0;
when b"01" =>
reg_data_out <= slv_reg1;
when b"10" =>
reg_data_out <= slv_reg2;
when b"11" =>
reg_data_out <= slv_reg3;
when others =>
reg_data_out <= (others => '0');
end case;
end process;
-- Output register or memory read data
process( S_AXI_ACLK ) is
begin
if (rising_edge (S_AXI_ACLK)) then
if ( S_AXI_ARESETN = '0' ) then
axi_rdata <= (others => '0');
else
if (slv_reg_rden = '1') then
-- When there is a valid read address (S_AXI_ARVALID) with
-- acceptance of read address by the slave (axi_arready),
-- output the read dada
-- Read address mux
axi_rdata <= reg_data_out; -- register read data
end if;
end if;
end if;
end process;
-- Add user logic here
-- Add user logic here
audio_bridge_0 : audio_bridge
port map(
audio_out_valid => audio_out_valid,
audio_out_l => audio_out_l,
audio_out_r => audio_out_r,
audio_in_valid => audio_in_valid_irq,
audio_in_l => slv_reg0(23 downto 0),
audio_in_r => slv_reg1(23 downto 0),
rst => S_AXI_ARESETN,
clk => S_AXI_ACLK
);
-- User logic ends
end arch_imp;
| lgpl-3.0 |
AfterRace/SoC_Project | vivado/project/project.srcs/sources_1/ipshared/tsotnep/volume_pregain_v1_0/75ddc6aa/hdl/Volume_Pregain_v1_0_S00_AXI.vhd | 2 | 16087 | library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
entity Volume_Pregain_v1_0_S00_AXI is
generic (
-- Users to add parameters here
INTBIT_WIDTH : integer;
FRACBIT_WIDTH : integer;
-- User parameters ends
-- Do not modify the parameters beyond this line
-- Width of S_AXI data bus
C_S_AXI_DATA_WIDTH : integer := 32;
-- Width of S_AXI address bus
C_S_AXI_ADDR_WIDTH : integer := 4
);
port (
-- Users to add ports here
OUT_VOLCTRL_L : out signed((24 - 1) downto 0) := (others => '0'); -- 24 bit signed output
OUT_VOLCTRL_R : out signed((24 - 1) downto 0) := (others => '0'); -- 24 bit signed output
OUT_RDY : out STD_LOGIC;
IN_SIG_L : in signed((24 - 1) downto 0); --amplifier input signal 24-bit
IN_SIG_R : in signed((24 - 1) downto 0); --amplifier input signal 24-bit
-- User ports ends
-- Do not modify the ports beyond this line
-- Global Clock Signal
S_AXI_ACLK : in std_logic;
-- Global Reset Signal. This Signal is Active LOW
S_AXI_ARESETN : in std_logic;
-- Write address (issued by master, acceped by Slave)
S_AXI_AWADDR : in std_logic_vector(C_S_AXI_ADDR_WIDTH-1 downto 0);
-- Write channel Protection type. This signal indicates the
-- privilege and security level of the transaction, and whether
-- the transaction is a data access or an instruction access.
S_AXI_AWPROT : in std_logic_vector(2 downto 0);
-- Write address valid. This signal indicates that the master signaling
-- valid write address and control information.
S_AXI_AWVALID : in std_logic;
-- Write address ready. This signal indicates that the slave is ready
-- to accept an address and associated control signals.
S_AXI_AWREADY : out std_logic;
-- Write data (issued by master, acceped by Slave)
S_AXI_WDATA : in std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
-- Write strobes. This signal indicates which byte lanes hold
-- valid data. There is one write strobe bit for each eight
-- bits of the write data bus.
S_AXI_WSTRB : in std_logic_vector((C_S_AXI_DATA_WIDTH/8)-1 downto 0);
-- Write valid. This signal indicates that valid write
-- data and strobes are available.
S_AXI_WVALID : in std_logic;
-- Write ready. This signal indicates that the slave
-- can accept the write data.
S_AXI_WREADY : out std_logic;
-- Write response. This signal indicates the status
-- of the write transaction.
S_AXI_BRESP : out std_logic_vector(1 downto 0);
-- Write response valid. This signal indicates that the channel
-- is signaling a valid write response.
S_AXI_BVALID : out std_logic;
-- Response ready. This signal indicates that the master
-- can accept a write response.
S_AXI_BREADY : in std_logic;
-- Read address (issued by master, acceped by Slave)
S_AXI_ARADDR : in std_logic_vector(C_S_AXI_ADDR_WIDTH-1 downto 0);
-- Protection type. This signal indicates the privilege
-- and security level of the transaction, and whether the
-- transaction is a data access or an instruction access.
S_AXI_ARPROT : in std_logic_vector(2 downto 0);
-- Read address valid. This signal indicates that the channel
-- is signaling valid read address and control information.
S_AXI_ARVALID : in std_logic;
-- Read address ready. This signal indicates that the slave is
-- ready to accept an address and associated control signals.
S_AXI_ARREADY : out std_logic;
-- Read data (issued by slave)
S_AXI_RDATA : out std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
-- Read response. This signal indicates the status of the
-- read transfer.
S_AXI_RRESP : out std_logic_vector(1 downto 0);
-- Read valid. This signal indicates that the channel is
-- signaling the required read data.
S_AXI_RVALID : out std_logic;
-- Read ready. This signal indicates that the master can
-- accept the read data and response information.
S_AXI_RREADY : in std_logic
);
end Volume_Pregain_v1_0_S00_AXI;
architecture arch_imp of Volume_Pregain_v1_0_S00_AXI is
-- AXI4LITE signals
signal axi_awaddr : std_logic_vector(C_S_AXI_ADDR_WIDTH-1 downto 0);
signal axi_awready : std_logic;
signal axi_wready : std_logic;
signal axi_bresp : std_logic_vector(1 downto 0);
signal axi_bvalid : std_logic;
signal axi_araddr : std_logic_vector(C_S_AXI_ADDR_WIDTH-1 downto 0);
signal axi_arready : std_logic;
signal axi_rdata : std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
signal axi_rresp : std_logic_vector(1 downto 0);
signal axi_rvalid : std_logic;
-- Example-specific design signals
-- local parameter for addressing 32 bit / 64 bit C_S_AXI_DATA_WIDTH
-- ADDR_LSB is used for addressing 32/64 bit registers/memories
-- ADDR_LSB = 2 for 32 bits (n downto 2)
-- ADDR_LSB = 3 for 64 bits (n downto 3)
constant ADDR_LSB : integer := (C_S_AXI_DATA_WIDTH/32)+ 1;
constant OPT_MEM_ADDR_BITS : integer := 1;
------------------------------------------------
---- Signals for user logic register space example
--------------------------------------------------
---- Number of Slave Registers 4
signal slv_reg0 :std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
signal slv_reg1 :std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
signal slv_reg2 :std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
signal slv_reg3 :std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
signal slv_reg_rden : std_logic;
signal slv_reg_wren : std_logic;
signal reg_data_out :std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
signal byte_index : integer;
begin
-- I/O Connections assignments
S_AXI_AWREADY <= axi_awready;
S_AXI_WREADY <= axi_wready;
S_AXI_BRESP <= axi_bresp;
S_AXI_BVALID <= axi_bvalid;
S_AXI_ARREADY <= axi_arready;
S_AXI_RDATA <= axi_rdata;
S_AXI_RRESP <= axi_rresp;
S_AXI_RVALID <= axi_rvalid;
-- Implement axi_awready generation
-- axi_awready is asserted for one S_AXI_ACLK clock cycle when both
-- S_AXI_AWVALID and S_AXI_WVALID are asserted. axi_awready is
-- de-asserted when reset is low.
process (S_AXI_ACLK)
begin
if rising_edge(S_AXI_ACLK) then
if S_AXI_ARESETN = '0' then
axi_awready <= '0';
else
if (axi_awready = '0' and S_AXI_AWVALID = '1' and S_AXI_WVALID = '1') then
-- slave is ready to accept write address when
-- there is a valid write address and write data
-- on the write address and data bus. This design
-- expects no outstanding transactions.
axi_awready <= '1';
else
axi_awready <= '0';
end if;
end if;
end if;
end process;
-- Implement axi_awaddr latching
-- This process is used to latch the address when both
-- S_AXI_AWVALID and S_AXI_WVALID are valid.
process (S_AXI_ACLK)
begin
if rising_edge(S_AXI_ACLK) then
if S_AXI_ARESETN = '0' then
axi_awaddr <= (others => '0');
else
if (axi_awready = '0' and S_AXI_AWVALID = '1' and S_AXI_WVALID = '1') then
-- Write Address latching
axi_awaddr <= S_AXI_AWADDR;
end if;
end if;
end if;
end process;
-- Implement axi_wready generation
-- axi_wready is asserted for one S_AXI_ACLK clock cycle when both
-- S_AXI_AWVALID and S_AXI_WVALID are asserted. axi_wready is
-- de-asserted when reset is low.
process (S_AXI_ACLK)
begin
if rising_edge(S_AXI_ACLK) then
if S_AXI_ARESETN = '0' then
axi_wready <= '0';
else
if (axi_wready = '0' and S_AXI_WVALID = '1' and S_AXI_AWVALID = '1') then
-- slave is ready to accept write data when
-- there is a valid write address and write data
-- on the write address and data bus. This design
-- expects no outstanding transactions.
axi_wready <= '1';
else
axi_wready <= '0';
end if;
end if;
end if;
end process;
-- Implement memory mapped register select and write logic generation
-- The write data is accepted and written to memory mapped registers when
-- axi_awready, S_AXI_WVALID, axi_wready and S_AXI_WVALID are asserted. Write strobes are used to
-- select byte enables of slave registers while writing.
-- These registers are cleared when reset (active low) is applied.
-- Slave register write enable is asserted when valid address and data are available
-- and the slave is ready to accept the write address and write data.
slv_reg_wren <= axi_wready and S_AXI_WVALID and axi_awready and S_AXI_AWVALID ;
process (S_AXI_ACLK)
variable loc_addr :std_logic_vector(OPT_MEM_ADDR_BITS downto 0);
begin
if rising_edge(S_AXI_ACLK) then
if S_AXI_ARESETN = '0' then
slv_reg0 <= (others => '0');
slv_reg1 <= (others => '0');
slv_reg2 <= (others => '0');
slv_reg3 <= (others => '0');
else
loc_addr := axi_awaddr(ADDR_LSB + OPT_MEM_ADDR_BITS downto ADDR_LSB);
if (slv_reg_wren = '1') then
case loc_addr is
when b"00" =>
for byte_index in 0 to (C_S_AXI_DATA_WIDTH/8-1) loop
if ( S_AXI_WSTRB(byte_index) = '1' ) then
-- Respective byte enables are asserted as per write strobes
-- slave registor 0
slv_reg0(byte_index*8+7 downto byte_index*8) <= S_AXI_WDATA(byte_index*8+7 downto byte_index*8);
end if;
end loop;
when b"01" =>
for byte_index in 0 to (C_S_AXI_DATA_WIDTH/8-1) loop
if ( S_AXI_WSTRB(byte_index) = '1' ) then
-- Respective byte enables are asserted as per write strobes
-- slave registor 1
slv_reg1(byte_index*8+7 downto byte_index*8) <= S_AXI_WDATA(byte_index*8+7 downto byte_index*8);
end if;
end loop;
when b"10" =>
for byte_index in 0 to (C_S_AXI_DATA_WIDTH/8-1) loop
if ( S_AXI_WSTRB(byte_index) = '1' ) then
-- Respective byte enables are asserted as per write strobes
-- slave registor 2
slv_reg2(byte_index*8+7 downto byte_index*8) <= S_AXI_WDATA(byte_index*8+7 downto byte_index*8);
end if;
end loop;
when b"11" =>
for byte_index in 0 to (C_S_AXI_DATA_WIDTH/8-1) loop
if ( S_AXI_WSTRB(byte_index) = '1' ) then
-- Respective byte enables are asserted as per write strobes
-- slave registor 3
slv_reg3(byte_index*8+7 downto byte_index*8) <= S_AXI_WDATA(byte_index*8+7 downto byte_index*8);
end if;
end loop;
when others =>
slv_reg0 <= slv_reg0;
slv_reg1 <= slv_reg1;
slv_reg2 <= slv_reg2;
slv_reg3 <= slv_reg3;
end case;
end if;
end if;
end if;
end process;
-- Implement write response logic generation
-- The write response and response valid signals are asserted by the slave
-- when axi_wready, S_AXI_WVALID, axi_wready and S_AXI_WVALID are asserted.
-- This marks the acceptance of address and indicates the status of
-- write transaction.
process (S_AXI_ACLK)
begin
if rising_edge(S_AXI_ACLK) then
if S_AXI_ARESETN = '0' then
axi_bvalid <= '0';
axi_bresp <= "00"; --need to work more on the responses
else
if (axi_awready = '1' and S_AXI_AWVALID = '1' and axi_wready = '1' and S_AXI_WVALID = '1' and axi_bvalid = '0' ) then
axi_bvalid <= '1';
axi_bresp <= "00";
elsif (S_AXI_BREADY = '1' and axi_bvalid = '1') then --check if bready is asserted while bvalid is high)
axi_bvalid <= '0'; -- (there is a possibility that bready is always asserted high)
end if;
end if;
end if;
end process;
-- Implement axi_arready generation
-- axi_arready is asserted for one S_AXI_ACLK clock cycle when
-- S_AXI_ARVALID is asserted. axi_awready is
-- de-asserted when reset (active low) is asserted.
-- The read address is also latched when S_AXI_ARVALID is
-- asserted. axi_araddr is reset to zero on reset assertion.
process (S_AXI_ACLK)
begin
if rising_edge(S_AXI_ACLK) then
if S_AXI_ARESETN = '0' then
axi_arready <= '0';
axi_araddr <= (others => '1');
else
if (axi_arready = '0' and S_AXI_ARVALID = '1') then
-- indicates that the slave has acceped the valid read address
axi_arready <= '1';
-- Read Address latching
axi_araddr <= S_AXI_ARADDR;
else
axi_arready <= '0';
end if;
end if;
end if;
end process;
-- Implement axi_arvalid generation
-- axi_rvalid is asserted for one S_AXI_ACLK clock cycle when both
-- S_AXI_ARVALID and axi_arready are asserted. The slave registers
-- data are available on the axi_rdata bus at this instance. The
-- assertion of axi_rvalid marks the validity of read data on the
-- bus and axi_rresp indicates the status of read transaction.axi_rvalid
-- is deasserted on reset (active low). axi_rresp and axi_rdata are
-- cleared to zero on reset (active low).
process (S_AXI_ACLK)
begin
if rising_edge(S_AXI_ACLK) then
if S_AXI_ARESETN = '0' then
axi_rvalid <= '0';
axi_rresp <= "00";
else
if (axi_arready = '1' and S_AXI_ARVALID = '1' and axi_rvalid = '0') then
-- Valid read data is available at the read data bus
axi_rvalid <= '1';
axi_rresp <= "00"; -- 'OKAY' response
elsif (axi_rvalid = '1' and S_AXI_RREADY = '1') then
-- Read data is accepted by the master
axi_rvalid <= '0';
end if;
end if;
end if;
end process;
-- Implement memory mapped register select and read logic generation
-- Slave register read enable is asserted when valid address is available
-- and the slave is ready to accept the read address.
slv_reg_rden <= axi_arready and S_AXI_ARVALID and (not axi_rvalid) ;
process (slv_reg0, slv_reg1, slv_reg2, slv_reg3, axi_araddr, S_AXI_ARESETN, slv_reg_rden)
variable loc_addr :std_logic_vector(OPT_MEM_ADDR_BITS downto 0);
begin
-- Address decoding for reading registers
loc_addr := axi_araddr(ADDR_LSB + OPT_MEM_ADDR_BITS downto ADDR_LSB);
case loc_addr is
when b"00" =>
reg_data_out <= slv_reg0;
when b"01" =>
reg_data_out <= slv_reg1;
when b"10" =>
reg_data_out <= slv_reg2;
when b"11" =>
reg_data_out <= slv_reg3;
when others =>
reg_data_out <= (others => '0');
end case;
end process;
-- Output register or memory read data
process( S_AXI_ACLK ) is
begin
if (rising_edge (S_AXI_ACLK)) then
if ( S_AXI_ARESETN = '0' ) then
axi_rdata <= (others => '0');
else
if (slv_reg_rden = '1') then
-- When there is a valid read address (S_AXI_ARVALID) with
-- acceptance of read address by the slave (axi_arready),
-- output the read dada
-- Read address mux
axi_rdata <= reg_data_out; -- register read data
end if;
end if;
end if;
end process;
-- Add user logic here
Volume_Pregain_Top_Module_inst : entity work.Volume_Pregain_Top_Module
generic map(
INTBIT_WIDTH => INTBIT_WIDTH,
FRACBIT_WIDTH => FRACBIT_WIDTH
)
port map(
OUT_VOLCTRL_L => OUT_VOLCTRL_L,
OUT_VOLCTRL_R => OUT_VOLCTRL_R,
OUT_RDY => OUT_RDY,
IN_SIG_L => IN_SIG_L,
IN_SIG_R => IN_SIG_R,
CLK_100mhz => S_AXI_ACLK,
IN_COEF_L => signed(slv_reg0),
IN_COEF_R => signed(slv_reg1),
RESET => (not S_AXI_ARESETN)
);
-- User logic ends
end arch_imp;
| lgpl-3.0 |
AfterRace/SoC_Project | vivado/project/project.srcs/sources_1/ipshared/user.org/audio_to_axi_v1_0/27de6532/hdl/audio_to_AXI_v1_0_S00_AXI.vhd | 2 | 16287 | library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
entity audio_to_AXI_v1_0_S00_AXI is
generic (
-- Users to add parameters here
-- User parameters ends
-- Do not modify the parameters beyond this line
-- Width of S_AXI data bus
C_S_AXI_DATA_WIDTH : integer := 32;
-- Width of S_AXI address bus
C_S_AXI_ADDR_WIDTH : integer := 4
);
port (
-- Users to add ports here
audio_in_l : in std_logic_vector(23 downto 0);
audio_in_r : in std_logic_vector(23 downto 0);
audio_in_valid : in std_logic;
audio_out_valid_irq : out std_logic;
-- User ports ends
-- Do not modify the ports beyond this line
-- Global Clock Signal
S_AXI_ACLK : in std_logic;
-- Global Reset Signal. This Signal is Active LOW
S_AXI_ARESETN : in std_logic;
-- Write address (issued by master, acceped by Slave)
S_AXI_AWADDR : in std_logic_vector(C_S_AXI_ADDR_WIDTH-1 downto 0);
-- Write channel Protection type. This signal indicates the
-- privilege and security level of the transaction, and whether
-- the transaction is a data access or an instruction access.
S_AXI_AWPROT : in std_logic_vector(2 downto 0);
-- Write address valid. This signal indicates that the master signaling
-- valid write address and control information.
S_AXI_AWVALID : in std_logic;
-- Write address ready. This signal indicates that the slave is ready
-- to accept an address and associated control signals.
S_AXI_AWREADY : out std_logic;
-- Write data (issued by master, acceped by Slave)
S_AXI_WDATA : in std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
-- Write strobes. This signal indicates which byte lanes hold
-- valid data. There is one write strobe bit for each eight
-- bits of the write data bus.
S_AXI_WSTRB : in std_logic_vector((C_S_AXI_DATA_WIDTH/8)-1 downto 0);
-- Write valid. This signal indicates that valid write
-- data and strobes are available.
S_AXI_WVALID : in std_logic;
-- Write ready. This signal indicates that the slave
-- can accept the write data.
S_AXI_WREADY : out std_logic;
-- Write response. This signal indicates the status
-- of the write transaction.
S_AXI_BRESP : out std_logic_vector(1 downto 0);
-- Write response valid. This signal indicates that the channel
-- is signaling a valid write response.
S_AXI_BVALID : out std_logic;
-- Response ready. This signal indicates that the master
-- can accept a write response.
S_AXI_BREADY : in std_logic;
-- Read address (issued by master, acceped by Slave)
S_AXI_ARADDR : in std_logic_vector(C_S_AXI_ADDR_WIDTH-1 downto 0);
-- Protection type. This signal indicates the privilege
-- and security level of the transaction, and whether the
-- transaction is a data access or an instruction access.
S_AXI_ARPROT : in std_logic_vector(2 downto 0);
-- Read address valid. This signal indicates that the channel
-- is signaling valid read address and control information.
S_AXI_ARVALID : in std_logic;
-- Read address ready. This signal indicates that the slave is
-- ready to accept an address and associated control signals.
S_AXI_ARREADY : out std_logic;
-- Read data (issued by slave)
S_AXI_RDATA : out std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
-- Read response. This signal indicates the status of the
-- read transfer.
S_AXI_RRESP : out std_logic_vector(1 downto 0);
-- Read valid. This signal indicates that the channel is
-- signaling the required read data.
S_AXI_RVALID : out std_logic;
-- Read ready. This signal indicates that the master can
-- accept the read data and response information.
S_AXI_RREADY : in std_logic
);
end audio_to_AXI_v1_0_S00_AXI;
architecture arch_imp of audio_to_AXI_v1_0_S00_AXI is
-- AXI4LITE signals
signal axi_awaddr : std_logic_vector(C_S_AXI_ADDR_WIDTH-1 downto 0);
signal axi_awready : std_logic;
signal axi_wready : std_logic;
signal axi_bresp : std_logic_vector(1 downto 0);
signal axi_bvalid : std_logic;
signal axi_araddr : std_logic_vector(C_S_AXI_ADDR_WIDTH-1 downto 0);
signal axi_arready : std_logic;
signal axi_rdata : std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
signal axi_rresp : std_logic_vector(1 downto 0);
signal axi_rvalid : std_logic;
-- Example-specific design signals
-- local parameter for addressing 32 bit / 64 bit C_S_AXI_DATA_WIDTH
-- ADDR_LSB is used for addressing 32/64 bit registers/memories
-- ADDR_LSB = 2 for 32 bits (n downto 2)
-- ADDR_LSB = 3 for 64 bits (n downto 3)
constant ADDR_LSB : integer := (C_S_AXI_DATA_WIDTH/32)+ 1;
constant OPT_MEM_ADDR_BITS : integer := 1;
------------------------------------------------
---- Signals for user logic register space example
--------------------------------------------------
---- Number of Slave Registers 4
signal slv_reg0 :std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
signal slv_reg1 :std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
signal slv_reg2 :std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
signal slv_reg3 :std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
signal slv_reg_rden : std_logic;
signal slv_reg_wren : std_logic;
signal reg_data_out :std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
signal byte_index : integer;
-- Declaration of user logic
component audio_bridge
Port ( clk : in STD_LOGIC;
rst : in STD_LOGIC;
audio_in_l : in STD_LOGIC_VECTOR (23 downto 0);
audio_in_r : in STD_LOGIC_VECTOR (23 downto 0);
audio_in_valid : in STD_LOGIC;
audio_out_l : out STD_LOGIC_VECTOR (23 downto 0);
audio_out_r : out STD_LOGIC_VECTOR (23 downto 0);
audio_out_valid : out STD_LOGIC);
end component audio_bridge;
signal audio_out_l_axi : std_logic_vector(31 downto 0);
signal audio_out_r_axi : std_logic_vector(31 downto 0);
begin
-- I/O Connections assignments
S_AXI_AWREADY <= axi_awready;
S_AXI_WREADY <= axi_wready;
S_AXI_BRESP <= axi_bresp;
S_AXI_BVALID <= axi_bvalid;
S_AXI_ARREADY <= axi_arready;
S_AXI_RDATA <= axi_rdata;
S_AXI_RRESP <= axi_rresp;
S_AXI_RVALID <= axi_rvalid;
-- Implement axi_awready generation
-- axi_awready is asserted for one S_AXI_ACLK clock cycle when both
-- S_AXI_AWVALID and S_AXI_WVALID are asserted. axi_awready is
-- de-asserted when reset is low.
process (S_AXI_ACLK)
begin
if rising_edge(S_AXI_ACLK) then
if S_AXI_ARESETN = '0' then
axi_awready <= '0';
else
if (axi_awready = '0' and S_AXI_AWVALID = '1' and S_AXI_WVALID = '1') then
-- slave is ready to accept write address when
-- there is a valid write address and write data
-- on the write address and data bus. This design
-- expects no outstanding transactions.
axi_awready <= '1';
else
axi_awready <= '0';
end if;
end if;
end if;
end process;
-- Implement axi_awaddr latching
-- This process is used to latch the address when both
-- S_AXI_AWVALID and S_AXI_WVALID are valid.
process (S_AXI_ACLK)
begin
if rising_edge(S_AXI_ACLK) then
if S_AXI_ARESETN = '0' then
axi_awaddr <= (others => '0');
else
if (axi_awready = '0' and S_AXI_AWVALID = '1' and S_AXI_WVALID = '1') then
-- Write Address latching
axi_awaddr <= S_AXI_AWADDR;
end if;
end if;
end if;
end process;
-- Implement axi_wready generation
-- axi_wready is asserted for one S_AXI_ACLK clock cycle when both
-- S_AXI_AWVALID and S_AXI_WVALID are asserted. axi_wready is
-- de-asserted when reset is low.
process (S_AXI_ACLK)
begin
if rising_edge(S_AXI_ACLK) then
if S_AXI_ARESETN = '0' then
axi_wready <= '0';
else
if (axi_wready = '0' and S_AXI_WVALID = '1' and S_AXI_AWVALID = '1') then
-- slave is ready to accept write data when
-- there is a valid write address and write data
-- on the write address and data bus. This design
-- expects no outstanding transactions.
axi_wready <= '1';
else
axi_wready <= '0';
end if;
end if;
end if;
end process;
-- Implement memory mapped register select and write logic generation
-- The write data is accepted and written to memory mapped registers when
-- axi_awready, S_AXI_WVALID, axi_wready and S_AXI_WVALID are asserted. Write strobes are used to
-- select byte enables of slave registers while writing.
-- These registers are cleared when reset (active low) is applied.
-- Slave register write enable is asserted when valid address and data are available
-- and the slave is ready to accept the write address and write data.
slv_reg_wren <= axi_wready and S_AXI_WVALID and axi_awready and S_AXI_AWVALID ;
process (S_AXI_ACLK)
variable loc_addr :std_logic_vector(OPT_MEM_ADDR_BITS downto 0);
begin
if rising_edge(S_AXI_ACLK) then
if S_AXI_ARESETN = '0' then
slv_reg0 <= (others => '0');
slv_reg1 <= (others => '0');
slv_reg2 <= (others => '0');
slv_reg3 <= (others => '0');
else
loc_addr := axi_awaddr(ADDR_LSB + OPT_MEM_ADDR_BITS downto ADDR_LSB);
if (slv_reg_wren = '1') then
case loc_addr is
when b"00" =>
for byte_index in 0 to (C_S_AXI_DATA_WIDTH/8-1) loop
if ( S_AXI_WSTRB(byte_index) = '1' ) then
-- Respective byte enables are asserted as per write strobes
-- slave registor 0
slv_reg0(byte_index*8+7 downto byte_index*8) <= S_AXI_WDATA(byte_index*8+7 downto byte_index*8);
end if;
end loop;
when b"01" =>
for byte_index in 0 to (C_S_AXI_DATA_WIDTH/8-1) loop
if ( S_AXI_WSTRB(byte_index) = '1' ) then
-- Respective byte enables are asserted as per write strobes
-- slave registor 1
slv_reg1(byte_index*8+7 downto byte_index*8) <= S_AXI_WDATA(byte_index*8+7 downto byte_index*8);
end if;
end loop;
when b"10" =>
for byte_index in 0 to (C_S_AXI_DATA_WIDTH/8-1) loop
if ( S_AXI_WSTRB(byte_index) = '1' ) then
-- Respective byte enables are asserted as per write strobes
-- slave registor 2
slv_reg2(byte_index*8+7 downto byte_index*8) <= S_AXI_WDATA(byte_index*8+7 downto byte_index*8);
end if;
end loop;
when b"11" =>
for byte_index in 0 to (C_S_AXI_DATA_WIDTH/8-1) loop
if ( S_AXI_WSTRB(byte_index) = '1' ) then
-- Respective byte enables are asserted as per write strobes
-- slave registor 3
slv_reg3(byte_index*8+7 downto byte_index*8) <= S_AXI_WDATA(byte_index*8+7 downto byte_index*8);
end if;
end loop;
when others =>
slv_reg0 <= slv_reg0;
slv_reg1 <= slv_reg1;
slv_reg2 <= slv_reg2;
slv_reg3 <= slv_reg3;
end case;
end if;
end if;
end if;
end process;
-- Implement write response logic generation
-- The write response and response valid signals are asserted by the slave
-- when axi_wready, S_AXI_WVALID, axi_wready and S_AXI_WVALID are asserted.
-- This marks the acceptance of address and indicates the status of
-- write transaction.
process (S_AXI_ACLK)
begin
if rising_edge(S_AXI_ACLK) then
if S_AXI_ARESETN = '0' then
axi_bvalid <= '0';
axi_bresp <= "00"; --need to work more on the responses
else
if (axi_awready = '1' and S_AXI_AWVALID = '1' and axi_wready = '1' and S_AXI_WVALID = '1' and axi_bvalid = '0' ) then
axi_bvalid <= '1';
axi_bresp <= "00";
elsif (S_AXI_BREADY = '1' and axi_bvalid = '1') then --check if bready is asserted while bvalid is high)
axi_bvalid <= '0'; -- (there is a possibility that bready is always asserted high)
end if;
end if;
end if;
end process;
-- Implement axi_arready generation
-- axi_arready is asserted for one S_AXI_ACLK clock cycle when
-- S_AXI_ARVALID is asserted. axi_awready is
-- de-asserted when reset (active low) is asserted.
-- The read address is also latched when S_AXI_ARVALID is
-- asserted. axi_araddr is reset to zero on reset assertion.
process (S_AXI_ACLK)
begin
if rising_edge(S_AXI_ACLK) then
if S_AXI_ARESETN = '0' then
axi_arready <= '0';
axi_araddr <= (others => '1');
else
if (axi_arready = '0' and S_AXI_ARVALID = '1') then
-- indicates that the slave has acceped the valid read address
axi_arready <= '1';
-- Read Address latching
axi_araddr <= S_AXI_ARADDR;
else
axi_arready <= '0';
end if;
end if;
end if;
end process;
-- Implement axi_arvalid generation
-- axi_rvalid is asserted for one S_AXI_ACLK clock cycle when both
-- S_AXI_ARVALID and axi_arready are asserted. The slave registers
-- data are available on the axi_rdata bus at this instance. The
-- assertion of axi_rvalid marks the validity of read data on the
-- bus and axi_rresp indicates the status of read transaction.axi_rvalid
-- is deasserted on reset (active low). axi_rresp and axi_rdata are
-- cleared to zero on reset (active low).
process (S_AXI_ACLK)
begin
if rising_edge(S_AXI_ACLK) then
if S_AXI_ARESETN = '0' then
axi_rvalid <= '0';
axi_rresp <= "00";
else
if (axi_arready = '1' and S_AXI_ARVALID = '1' and axi_rvalid = '0') then
-- Valid read data is available at the read data bus
axi_rvalid <= '1';
axi_rresp <= "00"; -- 'OKAY' response
elsif (axi_rvalid = '1' and S_AXI_RREADY = '1') then
-- Read data is accepted by the master
axi_rvalid <= '0';
end if;
end if;
end if;
end process;
-- Implement memory mapped register select and read logic generation
-- Slave register read enable is asserted when valid address is available
-- and the slave is ready to accept the read address.
slv_reg_rden <= axi_arready and S_AXI_ARVALID and (not axi_rvalid) ;
process (audio_out_l_axi, audio_out_r_axi, axi_araddr, S_AXI_ARESETN, slv_reg_rden)
variable loc_addr :std_logic_vector(OPT_MEM_ADDR_BITS downto 0);
begin
-- Address decoding for reading registers
loc_addr := axi_araddr(ADDR_LSB + OPT_MEM_ADDR_BITS downto ADDR_LSB);
case loc_addr is
when b"00" =>
reg_data_out <= audio_out_l_axi;
when b"01" =>
reg_data_out <= audio_out_r_axi;
when b"10" =>
reg_data_out <= (others => '0');
when b"11" =>
reg_data_out <= (others => '0');
when others =>
reg_data_out <= (others => '0');
end case;
end process;
-- Output register or memory read data
process( S_AXI_ACLK ) is
begin
if (rising_edge (S_AXI_ACLK)) then
if ( S_AXI_ARESETN = '0' ) then
axi_rdata <= (others => '0');
else
if (slv_reg_rden = '1') then
-- When there is a valid read address (S_AXI_ARVALID) with
-- acceptance of read address by the slave (axi_arready),
-- output the read dada
-- Read address mux
axi_rdata <= reg_data_out; -- register read data
end if;
end if;
end if;
end process;
-- Add user logic here
audio_bridge_0 : audio_bridge
port map(
audio_out_valid => audio_out_valid_irq,
audio_out_l => audio_out_l_axi(23 downto 0),
audio_out_r => audio_out_r_axi(23 downto 0),
audio_in_valid => audio_in_valid,
audio_in_l => audio_in_l,
audio_in_r => audio_in_r,
rst => S_AXI_ARESETN,
clk => S_AXI_ACLK
);
-- User logic ends
end arch_imp;
| lgpl-3.0 |
AfterRace/SoC_Project | vivado/ip_repo/adau1761_audio_1.0/hdl/audio_top.vhd | 2 | 9495 | ----------------------------------------------------------------------------------
-- Audiointerface for Zedboard based on Hamster Works's Design
--
-- Stefan Scholl, DC9ST
-- Microelectronic Systems Design Research Group
-- TU Kaiserslautern, Germany
-- 2014
--
-- Description:
-- Audio Interface for the ADAU1716 on Zedboard:
-- 1) Audio samples are read from the blue "line in" jack and are provided by line_in_l and _r to the FPGA logic.
-- new "line in" samples are signaled by a rising edge of new_sample and the rising edge of sample_clk_48k.
-- 2) Audio samples can be passed to the ADAU1761 for output on the black headphone jack via the hphone_l and _r signals
-- Note, that after a new "line in" sample has been signalized, the design accepts a sample for the headphone within nearly one sample period (i.e. within ~2000 clock cycles)
--
-- attention: hphone inputs l and r are simultaneously sampled on valid signal of channel l
-- valid signal of ch r (hphone_r_valid_dummy) is discarded and is only there to be able to form an AXIS interface in the Vivado Packager)
-- IN MONO OPERATION USE L CHANNEL!
--
-- Configuration data for the ADAU 1761 is provided by I2C. Transmission of adui data to the ADAU1761 is accomplished by I2S.
-- The interface to the FPGA logic is provided at 100 MHz (clk_100). Since the interior clock of the original hamsterworks design works at 48 MHz (clkout0), clock domain crossing (CDC) is required.
-- The ADAU1761 chip is clocked by this design at 48MHz/2 = 24 MHz.
--
-- For packaging the design as IP code in Vivado disable audio_testbench.vhd in Vivado before packaging.
--
-- A testbench is provided (audio_testbench.vhd), which can be used as a
-- top level module for a reference design (two mode available: loopback and sawtooth generator).
-- See audio_testbench.vhd for more information.
--
--
-- Main differences to Hamsterwork's Design:
-- * ready to use as a standalone IP block: filters removed, switches removed, new top level file
-- * improved interface
-- * ported to Vivado
-- * clock generation simplified
-- * added testbench to test line in and headphone out
-- * improved documentation
----------------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity audio_top is
Port ( clk_100 : in STD_LOGIC; -- 100 mhz input clock from top level logic
AC_MCLK : out STD_LOGIC; -- 24 Mhz for ADAU1761
AC_ADR0 : out STD_LOGIC; -- I2C contol signals to ADAU1761, for configuration
AC_ADR1 : out STD_LOGIC;
AC_SCK : out STD_LOGIC;
AC_SDA : inout STD_LOGIC;
AC_GPIO0 : out STD_LOGIC; -- I2S MISO
AC_GPIO1 : in STD_LOGIC; -- I2S MOSI
AC_GPIO2 : in STD_LOGIC; -- I2S_bclk
AC_GPIO3 : in STD_LOGIC; -- I2S_LR
hphone_l : in STD_LOGIC_VECTOR(23 downto 0); -- samples to head phone jack
hphone_l_valid : in std_logic;
hphone_r : in STD_LOGIC_VECTOR(23 downto 0);
hphone_r_valid_dummy : in std_logic; -- dummy valid signal to create AXIS interface in Vivado (r and l channel synchronous to hphone_l_valid
line_in_l : out STD_LOGIC_VECTOR(23 downto 0); -- samples from "line in" jack
line_in_r : out STD_LOGIC_VECTOR(23 downto 0);
new_sample : out STD_LOGIC; -- active for 1 clk cycle if new "line in" sample is tranmitted/received
sample_clk_48k : out std_logic -- sample clock (new sample at rising edge)
);
end audio_top;
architecture Behavioral of audio_top is
COMPONENT adau1761_izedboard
PORT(
clk_48 : IN std_logic;
AC_GPIO1 : IN std_logic;
AC_GPIO2 : IN std_logic;
AC_GPIO3 : IN std_logic;
hphone_l : IN std_logic_vector(23 downto 0);
hphone_r : IN std_logic_vector(23 downto 0);
AC_SDA : INOUT std_logic;
AC_ADR0 : OUT std_logic;
AC_ADR1 : OUT std_logic;
AC_GPIO0 : OUT std_logic;
AC_MCLK : OUT std_logic;
AC_SCK : OUT std_logic;
line_in_l : OUT std_logic_vector(23 downto 0);
line_in_r : OUT std_logic_vector(23 downto 0);
new_sample: out std_logic;
sw : in std_logic_vector(1 downto 0);
active : out std_logic_vector(1 downto 0)
);
END COMPONENT;
-- generates 48 MHz (internal) out of 100 MHz (external clock)
component clocking
port(
CLK_100 : in std_logic;
CLK_48 : out std_logic;
RESET : in std_logic;
LOCKED : out std_logic
);
end component;
signal clk_48 : std_logic; -- this is the master clock (48Mhz) of the design
signal new_sample_100: std_logic; -- new_samples signal in the 100 MHz domain
signal line_in_l_freeze_48, line_in_r_freeze_48: STD_LOGIC_VECTOR(23 downto 0); -- "line in" signals from I2S receiver to external interface (are freezed by the I2S receiver)
signal sample_clk_48k_d1_48, sample_clk_48k_d2_48, sample_clk_48k_d3_48: std_logic; -- delay and synchronization registers for the sample clock (48k)
signal sample_clk_48k_d4_100, sample_clk_48k_d5_100, sample_clk_48k_d6_100 : std_logic;
signal hphone_l_freeze_100, hphone_r_freeze_100: STD_LOGIC_VECTOR(23 downto 0); -- for CDC 100 -> 48 Mhz freeze registers
signal hphone_valid : std_logic; -- internal signal for hphone_l_valid
begin
-- converts 100 mhz input into 48 mhz clk
i_clocking : clocking port map (
CLK_100 => clk_100,
CLK_48 => clk_48,
RESET => '0',
LOCKED => open
);
Inst_adau1761_izedboard: adau1761_izedboard PORT MAP(
clk_48 => clk_48,
AC_ADR0 => AC_ADR0,
AC_ADR1 => AC_ADR1,
AC_GPIO0 => AC_GPIO0,
AC_GPIO1 => AC_GPIO1,
AC_GPIO2 => AC_GPIO2,
AC_GPIO3 => AC_GPIO3,
AC_MCLK => AC_MCLK,
AC_SCK => AC_SCK,
AC_SDA => AC_SDA,
hphone_l => hphone_l_freeze_100,
hphone_r => hphone_r_freeze_100,
line_in_l => line_in_l_freeze_48,
line_in_r => line_in_r_freeze_48,
new_sample => open, -- new_sample is generated in the correct clock domain
sw => (others => '0'), -- all swichtes signals are tied to 0
active => open
);
hphone_valid <= hphone_l_valid; -- hphone_l_valid is "master" valid for hphone
------------------------------------------------------------------------------------------------
-- audio interface signal generation and clock domain crossing between 48 MHz and 100 MHz
-- 1) generation of new_sample and sample clock in the 100 MHZ domain
-- here: asynchonous input port AC_GPIO3 -> 48 MHz -> 100 MHz
-- 3 registers for input of L/R clock (sample clock) for synch and delay
process (clk_48)
begin
if (clk_48'event and clk_48 = '1') then
sample_clk_48k_d1_48 <= AC_GPIO3;
sample_clk_48k_d2_48 <= sample_clk_48k_d1_48;
sample_clk_48k_d3_48 <= sample_clk_48k_d2_48;
end if;
end process;
-- four registers for sample clk (synchronization and edge detection) in the 100 MHz domain
-- and generation of a new new_sample signal in the 100 MHz domain (new_sample_100)
process (clk_100)
begin
if (clk_100'event and clk_100 = '1') then
sample_clk_48k_d4_100 <= sample_clk_48k_d3_48; -- ff1 & 2 for synchronization
sample_clk_48k_d5_100 <= sample_clk_48k_d4_100;
sample_clk_48k_d6_100 <= sample_clk_48k_d5_100; -- ff3 for edge detection
sample_clk_48k <= sample_clk_48k_d6_100; -- additional FF for signal delay (alignment to data)
if (sample_clk_48k_d5_100 = '1' and sample_clk_48k_d6_100 = '0') then
new_sample_100 <= '1';
else
new_sample_100 <= '0';
end if;
new_sample <= new_sample_100; -- additional FF for signal delay (alignment to data)
end if;
end process;
-- 2) hphone audio data (l&r) CDC 100 MHz -> 48 MHz
-- freeze FF to keep data before CDC
process (clk_100)
begin
if (clk_100'event and clk_100 = '1') then
if (hphone_valid = '1') then
hphone_l_freeze_100 <= hphone_l;
hphone_r_freeze_100 <= hphone_r;
end if;
end if;
end process;
-- 3) line_in audio data: CDC 48 MHz -> 100 MHz
-- line_in_l/r_freeze is already freezed as designed in the I2S receiver (i2s_data_interface)
process (clk_100)
begin
if (clk_100'event and clk_100 = '1') then
if (new_sample_100 = '1') then
line_in_l <= line_in_l_freeze_48;
line_in_r <= line_in_r_freeze_48;
end if;
end if;
end process;
end Behavioral;
| lgpl-3.0 |
AfterRace/SoC_Project | vivado/project/project.srcs/sources_1/ipshared/user.org/zed_audio_v1_0/8de2dafc/hdl/audio_top.vhd | 2 | 9495 | ----------------------------------------------------------------------------------
-- Audiointerface for Zedboard based on Hamster Works's Design
--
-- Stefan Scholl, DC9ST
-- Microelectronic Systems Design Research Group
-- TU Kaiserslautern, Germany
-- 2014
--
-- Description:
-- Audio Interface for the ADAU1716 on Zedboard:
-- 1) Audio samples are read from the blue "line in" jack and are provided by line_in_l and _r to the FPGA logic.
-- new "line in" samples are signaled by a rising edge of new_sample and the rising edge of sample_clk_48k.
-- 2) Audio samples can be passed to the ADAU1761 for output on the black headphone jack via the hphone_l and _r signals
-- Note, that after a new "line in" sample has been signalized, the design accepts a sample for the headphone within nearly one sample period (i.e. within ~2000 clock cycles)
--
-- attention: hphone inputs l and r are simultaneously sampled on valid signal of channel l
-- valid signal of ch r (hphone_r_valid_dummy) is discarded and is only there to be able to form an AXIS interface in the Vivado Packager)
-- IN MONO OPERATION USE L CHANNEL!
--
-- Configuration data for the ADAU 1761 is provided by I2C. Transmission of adui data to the ADAU1761 is accomplished by I2S.
-- The interface to the FPGA logic is provided at 100 MHz (clk_100). Since the interior clock of the original hamsterworks design works at 48 MHz (clkout0), clock domain crossing (CDC) is required.
-- The ADAU1761 chip is clocked by this design at 48MHz/2 = 24 MHz.
--
-- For packaging the design as IP code in Vivado disable audio_testbench.vhd in Vivado before packaging.
--
-- A testbench is provided (audio_testbench.vhd), which can be used as a
-- top level module for a reference design (two mode available: loopback and sawtooth generator).
-- See audio_testbench.vhd for more information.
--
--
-- Main differences to Hamsterwork's Design:
-- * ready to use as a standalone IP block: filters removed, switches removed, new top level file
-- * improved interface
-- * ported to Vivado
-- * clock generation simplified
-- * added testbench to test line in and headphone out
-- * improved documentation
----------------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity audio_top is
Port ( clk_100 : in STD_LOGIC; -- 100 mhz input clock from top level logic
AC_MCLK : out STD_LOGIC; -- 24 Mhz for ADAU1761
AC_ADR0 : out STD_LOGIC; -- I2C contol signals to ADAU1761, for configuration
AC_ADR1 : out STD_LOGIC;
AC_SCK : out STD_LOGIC;
AC_SDA : inout STD_LOGIC;
AC_GPIO0 : out STD_LOGIC; -- I2S MISO
AC_GPIO1 : in STD_LOGIC; -- I2S MOSI
AC_GPIO2 : in STD_LOGIC; -- I2S_bclk
AC_GPIO3 : in STD_LOGIC; -- I2S_LR
hphone_l : in STD_LOGIC_VECTOR(23 downto 0); -- samples to head phone jack
hphone_l_valid : in std_logic;
hphone_r : in STD_LOGIC_VECTOR(23 downto 0);
hphone_r_valid_dummy : in std_logic; -- dummy valid signal to create AXIS interface in Vivado (r and l channel synchronous to hphone_l_valid
line_in_l : out STD_LOGIC_VECTOR(23 downto 0); -- samples from "line in" jack
line_in_r : out STD_LOGIC_VECTOR(23 downto 0);
new_sample : out STD_LOGIC; -- active for 1 clk cycle if new "line in" sample is tranmitted/received
sample_clk_48k : out std_logic -- sample clock (new sample at rising edge)
);
end audio_top;
architecture Behavioral of audio_top is
COMPONENT adau1761_izedboard
PORT(
clk_48 : IN std_logic;
AC_GPIO1 : IN std_logic;
AC_GPIO2 : IN std_logic;
AC_GPIO3 : IN std_logic;
hphone_l : IN std_logic_vector(23 downto 0);
hphone_r : IN std_logic_vector(23 downto 0);
AC_SDA : INOUT std_logic;
AC_ADR0 : OUT std_logic;
AC_ADR1 : OUT std_logic;
AC_GPIO0 : OUT std_logic;
AC_MCLK : OUT std_logic;
AC_SCK : OUT std_logic;
line_in_l : OUT std_logic_vector(23 downto 0);
line_in_r : OUT std_logic_vector(23 downto 0);
new_sample: out std_logic;
sw : in std_logic_vector(1 downto 0);
active : out std_logic_vector(1 downto 0)
);
END COMPONENT;
-- generates 48 MHz (internal) out of 100 MHz (external clock)
component clocking
port(
CLK_100 : in std_logic;
CLK_48 : out std_logic;
RESET : in std_logic;
LOCKED : out std_logic
);
end component;
signal clk_48 : std_logic; -- this is the master clock (48Mhz) of the design
signal new_sample_100: std_logic; -- new_samples signal in the 100 MHz domain
signal line_in_l_freeze_48, line_in_r_freeze_48: STD_LOGIC_VECTOR(23 downto 0); -- "line in" signals from I2S receiver to external interface (are freezed by the I2S receiver)
signal sample_clk_48k_d1_48, sample_clk_48k_d2_48, sample_clk_48k_d3_48: std_logic; -- delay and synchronization registers for the sample clock (48k)
signal sample_clk_48k_d4_100, sample_clk_48k_d5_100, sample_clk_48k_d6_100 : std_logic;
signal hphone_l_freeze_100, hphone_r_freeze_100: STD_LOGIC_VECTOR(23 downto 0); -- for CDC 100 -> 48 Mhz freeze registers
signal hphone_valid : std_logic; -- internal signal for hphone_l_valid
begin
-- converts 100 mhz input into 48 mhz clk
i_clocking : clocking port map (
CLK_100 => clk_100,
CLK_48 => clk_48,
RESET => '0',
LOCKED => open
);
Inst_adau1761_izedboard: adau1761_izedboard PORT MAP(
clk_48 => clk_48,
AC_ADR0 => AC_ADR0,
AC_ADR1 => AC_ADR1,
AC_GPIO0 => AC_GPIO0,
AC_GPIO1 => AC_GPIO1,
AC_GPIO2 => AC_GPIO2,
AC_GPIO3 => AC_GPIO3,
AC_MCLK => AC_MCLK,
AC_SCK => AC_SCK,
AC_SDA => AC_SDA,
hphone_l => hphone_l_freeze_100,
hphone_r => hphone_r_freeze_100,
line_in_l => line_in_l_freeze_48,
line_in_r => line_in_r_freeze_48,
new_sample => open, -- new_sample is generated in the correct clock domain
sw => (others => '0'), -- all swichtes signals are tied to 0
active => open
);
hphone_valid <= hphone_l_valid; -- hphone_l_valid is "master" valid for hphone
------------------------------------------------------------------------------------------------
-- audio interface signal generation and clock domain crossing between 48 MHz and 100 MHz
-- 1) generation of new_sample and sample clock in the 100 MHZ domain
-- here: asynchonous input port AC_GPIO3 -> 48 MHz -> 100 MHz
-- 3 registers for input of L/R clock (sample clock) for synch and delay
process (clk_48)
begin
if (clk_48'event and clk_48 = '1') then
sample_clk_48k_d1_48 <= AC_GPIO3;
sample_clk_48k_d2_48 <= sample_clk_48k_d1_48;
sample_clk_48k_d3_48 <= sample_clk_48k_d2_48;
end if;
end process;
-- four registers for sample clk (synchronization and edge detection) in the 100 MHz domain
-- and generation of a new new_sample signal in the 100 MHz domain (new_sample_100)
process (clk_100)
begin
if (clk_100'event and clk_100 = '1') then
sample_clk_48k_d4_100 <= sample_clk_48k_d3_48; -- ff1 & 2 for synchronization
sample_clk_48k_d5_100 <= sample_clk_48k_d4_100;
sample_clk_48k_d6_100 <= sample_clk_48k_d5_100; -- ff3 for edge detection
sample_clk_48k <= sample_clk_48k_d6_100; -- additional FF for signal delay (alignment to data)
if (sample_clk_48k_d5_100 = '1' and sample_clk_48k_d6_100 = '0') then
new_sample_100 <= '1';
else
new_sample_100 <= '0';
end if;
new_sample <= new_sample_100; -- additional FF for signal delay (alignment to data)
end if;
end process;
-- 2) hphone audio data (l&r) CDC 100 MHz -> 48 MHz
-- freeze FF to keep data before CDC
process (clk_100)
begin
if (clk_100'event and clk_100 = '1') then
if (hphone_valid = '1') then
hphone_l_freeze_100 <= hphone_l;
hphone_r_freeze_100 <= hphone_r;
end if;
end if;
end process;
-- 3) line_in audio data: CDC 48 MHz -> 100 MHz
-- line_in_l/r_freeze is already freezed as designed in the I2S receiver (i2s_data_interface)
process (clk_100)
begin
if (clk_100'event and clk_100 = '1') then
if (new_sample_100 = '1') then
line_in_l <= line_in_l_freeze_48;
line_in_r <= line_in_r_freeze_48;
end if;
end if;
end process;
end Behavioral;
| lgpl-3.0 |
AfterRace/SoC_Project | vivado/ip_repo/FILTER_IIR_1.0/hdl/FILTER_IIR_v1_0_S00_AXI.vhd | 2 | 27253 | library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
entity FILTER_IIR_v1_0_S00_AXI is
generic (
-- Users to add parameters here
-- User parameters ends
-- Do not modify the parameters beyond this line
-- Width of S_AXI data bus
C_S_AXI_DATA_WIDTH : integer := 32;
-- Width of S_AXI address bus
C_S_AXI_ADDR_WIDTH : integer := 7
);
port (
-- Users to add ports here
AUDIO_OUT_L : out std_logic_vector(23 downto 0);
AUDIO_OUT_R : out std_logic_vector(23 downto 0);
FILTER_DONE : out std_logic;
SAMPLE_TRIG : in std_logic;
AUDIO_IN_L : in std_logic_vector(23 downto 0);
AUDIO_IN_R : in std_logic_vector(23 downto 0);
-- User ports ends
-- Do not modify the ports beyond this line
-- Global Clock Signal
S_AXI_ACLK : in std_logic;
-- Global Reset Signal. This Signal is Active LOW
S_AXI_ARESETN : in std_logic;
-- Write address (issued by master, acceped by Slave)
S_AXI_AWADDR : in std_logic_vector(C_S_AXI_ADDR_WIDTH-1 downto 0);
-- Write channel Protection type. This signal indicates the
-- privilege and security level of the transaction, and whether
-- the transaction is a data access or an instruction access.
S_AXI_AWPROT : in std_logic_vector(2 downto 0);
-- Write address valid. This signal indicates that the master signaling
-- valid write address and control information.
S_AXI_AWVALID : in std_logic;
-- Write address ready. This signal indicates that the slave is ready
-- to accept an address and associated control signals.
S_AXI_AWREADY : out std_logic;
-- Write data (issued by master, acceped by Slave)
S_AXI_WDATA : in std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
-- Write strobes. This signal indicates which byte lanes hold
-- valid data. There is one write strobe bit for each eight
-- bits of the write data bus.
S_AXI_WSTRB : in std_logic_vector((C_S_AXI_DATA_WIDTH/8)-1 downto 0);
-- Write valid. This signal indicates that valid write
-- data and strobes are available.
S_AXI_WVALID : in std_logic;
-- Write ready. This signal indicates that the slave
-- can accept the write data.
S_AXI_WREADY : out std_logic;
-- Write response. This signal indicates the status
-- of the write transaction.
S_AXI_BRESP : out std_logic_vector(1 downto 0);
-- Write response valid. This signal indicates that the channel
-- is signaling a valid write response.
S_AXI_BVALID : out std_logic;
-- Response ready. This signal indicates that the master
-- can accept a write response.
S_AXI_BREADY : in std_logic;
-- Read address (issued by master, acceped by Slave)
S_AXI_ARADDR : in std_logic_vector(C_S_AXI_ADDR_WIDTH-1 downto 0);
-- Protection type. This signal indicates the privilege
-- and security level of the transaction, and whether the
-- transaction is a data access or an instruction access.
S_AXI_ARPROT : in std_logic_vector(2 downto 0);
-- Read address valid. This signal indicates that the channel
-- is signaling valid read address and control information.
S_AXI_ARVALID : in std_logic;
-- Read address ready. This signal indicates that the slave is
-- ready to accept an address and associated control signals.
S_AXI_ARREADY : out std_logic;
-- Read data (issued by slave)
S_AXI_RDATA : out std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
-- Read response. This signal indicates the status of the
-- read transfer.
S_AXI_RRESP : out std_logic_vector(1 downto 0);
-- Read valid. This signal indicates that the channel is
-- signaling the required read data.
S_AXI_RVALID : out std_logic;
-- Read ready. This signal indicates that the master can
-- accept the read data and response information.
S_AXI_RREADY : in std_logic
);
end FILTER_IIR_v1_0_S00_AXI;
architecture arch_imp of FILTER_IIR_v1_0_S00_AXI is
-- AXI4LITE signals
signal axi_awaddr : std_logic_vector(C_S_AXI_ADDR_WIDTH-1 downto 0);
signal axi_awready : std_logic;
signal axi_wready : std_logic;
signal axi_bresp : std_logic_vector(1 downto 0);
signal axi_bvalid : std_logic;
signal axi_araddr : std_logic_vector(C_S_AXI_ADDR_WIDTH-1 downto 0);
signal axi_arready : std_logic;
signal axi_rdata : std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
signal axi_rresp : std_logic_vector(1 downto 0);
signal axi_rvalid : std_logic;
-- Example-specific design signals
-- local parameter for addressing 32 bit / 64 bit C_S_AXI_DATA_WIDTH
-- ADDR_LSB is used for addressing 32/64 bit registers/memories
-- ADDR_LSB = 2 for 32 bits (n downto 2)
-- ADDR_LSB = 3 for 64 bits (n downto 3)
constant ADDR_LSB : integer := (C_S_AXI_DATA_WIDTH/32)+ 1;
constant OPT_MEM_ADDR_BITS : integer := 4;
------------------------------------------------
---- Signals for user logic register space example
--------------------------------------------------
---- Number of Slave Registers 20
signal slv_reg0 :std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
signal slv_reg1 :std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
signal slv_reg2 :std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
signal slv_reg3 :std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
signal slv_reg4 :std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
signal slv_reg5 :std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
signal slv_reg6 :std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
signal slv_reg7 :std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
signal slv_reg8 :std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
signal slv_reg9 :std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
signal slv_reg10 :std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
signal slv_reg11 :std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
signal slv_reg12 :std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
signal slv_reg13 :std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
signal slv_reg14 :std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
signal slv_reg15 :std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
signal slv_reg16 :std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
signal slv_reg17 :std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
signal slv_reg18 :std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
signal slv_reg19 :std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
signal slv_reg_rden : std_logic;
signal slv_reg_wren : std_logic;
signal reg_data_out :std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);
signal byte_index : integer;
begin
-- I/O Connections assignments
S_AXI_AWREADY <= axi_awready;
S_AXI_WREADY <= axi_wready;
S_AXI_BRESP <= axi_bresp;
S_AXI_BVALID <= axi_bvalid;
S_AXI_ARREADY <= axi_arready;
S_AXI_RDATA <= axi_rdata;
S_AXI_RRESP <= axi_rresp;
S_AXI_RVALID <= axi_rvalid;
-- Implement axi_awready generation
-- axi_awready is asserted for one S_AXI_ACLK clock cycle when both
-- S_AXI_AWVALID and S_AXI_WVALID are asserted. axi_awready is
-- de-asserted when reset is low.
process (S_AXI_ACLK)
begin
if rising_edge(S_AXI_ACLK) then
if S_AXI_ARESETN = '0' then
axi_awready <= '0';
else
if (axi_awready = '0' and S_AXI_AWVALID = '1' and S_AXI_WVALID = '1') then
-- slave is ready to accept write address when
-- there is a valid write address and write data
-- on the write address and data bus. This design
-- expects no outstanding transactions.
axi_awready <= '1';
else
axi_awready <= '0';
end if;
end if;
end if;
end process;
-- Implement axi_awaddr latching
-- This process is used to latch the address when both
-- S_AXI_AWVALID and S_AXI_WVALID are valid.
process (S_AXI_ACLK)
begin
if rising_edge(S_AXI_ACLK) then
if S_AXI_ARESETN = '0' then
axi_awaddr <= (others => '0');
else
if (axi_awready = '0' and S_AXI_AWVALID = '1' and S_AXI_WVALID = '1') then
-- Write Address latching
axi_awaddr <= S_AXI_AWADDR;
end if;
end if;
end if;
end process;
-- Implement axi_wready generation
-- axi_wready is asserted for one S_AXI_ACLK clock cycle when both
-- S_AXI_AWVALID and S_AXI_WVALID are asserted. axi_wready is
-- de-asserted when reset is low.
process (S_AXI_ACLK)
begin
if rising_edge(S_AXI_ACLK) then
if S_AXI_ARESETN = '0' then
axi_wready <= '0';
else
if (axi_wready = '0' and S_AXI_WVALID = '1' and S_AXI_AWVALID = '1') then
-- slave is ready to accept write data when
-- there is a valid write address and write data
-- on the write address and data bus. This design
-- expects no outstanding transactions.
axi_wready <= '1';
else
axi_wready <= '0';
end if;
end if;
end if;
end process;
-- Implement memory mapped register select and write logic generation
-- The write data is accepted and written to memory mapped registers when
-- axi_awready, S_AXI_WVALID, axi_wready and S_AXI_WVALID are asserted. Write strobes are used to
-- select byte enables of slave registers while writing.
-- These registers are cleared when reset (active low) is applied.
-- Slave register write enable is asserted when valid address and data are available
-- and the slave is ready to accept the write address and write data.
slv_reg_wren <= axi_wready and S_AXI_WVALID and axi_awready and S_AXI_AWVALID ;
process (S_AXI_ACLK)
variable loc_addr :std_logic_vector(OPT_MEM_ADDR_BITS downto 0);
begin
if rising_edge(S_AXI_ACLK) then
if S_AXI_ARESETN = '0' then
slv_reg0 <= (others => '0');
slv_reg1 <= (others => '0');
slv_reg2 <= (others => '0');
slv_reg3 <= (others => '0');
slv_reg4 <= (others => '0');
slv_reg5 <= (others => '0');
slv_reg6 <= (others => '0');
slv_reg7 <= (others => '0');
slv_reg8 <= (others => '0');
slv_reg9 <= (others => '0');
slv_reg10 <= (others => '0');
slv_reg11 <= (others => '0');
slv_reg12 <= (others => '0');
slv_reg13 <= (others => '0');
slv_reg14 <= (others => '0');
slv_reg15 <= (others => '0');
slv_reg16 <= (others => '0');
slv_reg17 <= (others => '0');
slv_reg18 <= (others => '0');
slv_reg19 <= (others => '0');
else
loc_addr := axi_awaddr(ADDR_LSB + OPT_MEM_ADDR_BITS downto ADDR_LSB);
if (slv_reg_wren = '1') then
case loc_addr is
when b"00000" =>
for byte_index in 0 to (C_S_AXI_DATA_WIDTH/8-1) loop
if ( S_AXI_WSTRB(byte_index) = '1' ) then
-- Respective byte enables are asserted as per write strobes
-- slave registor 0
slv_reg0(byte_index*8+7 downto byte_index*8) <= S_AXI_WDATA(byte_index*8+7 downto byte_index*8);
end if;
end loop;
when b"00001" =>
for byte_index in 0 to (C_S_AXI_DATA_WIDTH/8-1) loop
if ( S_AXI_WSTRB(byte_index) = '1' ) then
-- Respective byte enables are asserted as per write strobes
-- slave registor 1
slv_reg1(byte_index*8+7 downto byte_index*8) <= S_AXI_WDATA(byte_index*8+7 downto byte_index*8);
end if;
end loop;
when b"00010" =>
for byte_index in 0 to (C_S_AXI_DATA_WIDTH/8-1) loop
if ( S_AXI_WSTRB(byte_index) = '1' ) then
-- Respective byte enables are asserted as per write strobes
-- slave registor 2
slv_reg2(byte_index*8+7 downto byte_index*8) <= S_AXI_WDATA(byte_index*8+7 downto byte_index*8);
end if;
end loop;
when b"00011" =>
for byte_index in 0 to (C_S_AXI_DATA_WIDTH/8-1) loop
if ( S_AXI_WSTRB(byte_index) = '1' ) then
-- Respective byte enables are asserted as per write strobes
-- slave registor 3
slv_reg3(byte_index*8+7 downto byte_index*8) <= S_AXI_WDATA(byte_index*8+7 downto byte_index*8);
end if;
end loop;
when b"00100" =>
for byte_index in 0 to (C_S_AXI_DATA_WIDTH/8-1) loop
if ( S_AXI_WSTRB(byte_index) = '1' ) then
-- Respective byte enables are asserted as per write strobes
-- slave registor 4
slv_reg4(byte_index*8+7 downto byte_index*8) <= S_AXI_WDATA(byte_index*8+7 downto byte_index*8);
end if;
end loop;
when b"00101" =>
for byte_index in 0 to (C_S_AXI_DATA_WIDTH/8-1) loop
if ( S_AXI_WSTRB(byte_index) = '1' ) then
-- Respective byte enables are asserted as per write strobes
-- slave registor 5
slv_reg5(byte_index*8+7 downto byte_index*8) <= S_AXI_WDATA(byte_index*8+7 downto byte_index*8);
end if;
end loop;
when b"00110" =>
for byte_index in 0 to (C_S_AXI_DATA_WIDTH/8-1) loop
if ( S_AXI_WSTRB(byte_index) = '1' ) then
-- Respective byte enables are asserted as per write strobes
-- slave registor 6
slv_reg6(byte_index*8+7 downto byte_index*8) <= S_AXI_WDATA(byte_index*8+7 downto byte_index*8);
end if;
end loop;
when b"00111" =>
for byte_index in 0 to (C_S_AXI_DATA_WIDTH/8-1) loop
if ( S_AXI_WSTRB(byte_index) = '1' ) then
-- Respective byte enables are asserted as per write strobes
-- slave registor 7
slv_reg7(byte_index*8+7 downto byte_index*8) <= S_AXI_WDATA(byte_index*8+7 downto byte_index*8);
end if;
end loop;
when b"01000" =>
for byte_index in 0 to (C_S_AXI_DATA_WIDTH/8-1) loop
if ( S_AXI_WSTRB(byte_index) = '1' ) then
-- Respective byte enables are asserted as per write strobes
-- slave registor 8
slv_reg8(byte_index*8+7 downto byte_index*8) <= S_AXI_WDATA(byte_index*8+7 downto byte_index*8);
end if;
end loop;
when b"01001" =>
for byte_index in 0 to (C_S_AXI_DATA_WIDTH/8-1) loop
if ( S_AXI_WSTRB(byte_index) = '1' ) then
-- Respective byte enables are asserted as per write strobes
-- slave registor 9
slv_reg9(byte_index*8+7 downto byte_index*8) <= S_AXI_WDATA(byte_index*8+7 downto byte_index*8);
end if;
end loop;
when b"01010" =>
for byte_index in 0 to (C_S_AXI_DATA_WIDTH/8-1) loop
if ( S_AXI_WSTRB(byte_index) = '1' ) then
-- Respective byte enables are asserted as per write strobes
-- slave registor 10
slv_reg10(byte_index*8+7 downto byte_index*8) <= S_AXI_WDATA(byte_index*8+7 downto byte_index*8);
end if;
end loop;
when b"01011" =>
for byte_index in 0 to (C_S_AXI_DATA_WIDTH/8-1) loop
if ( S_AXI_WSTRB(byte_index) = '1' ) then
-- Respective byte enables are asserted as per write strobes
-- slave registor 11
slv_reg11(byte_index*8+7 downto byte_index*8) <= S_AXI_WDATA(byte_index*8+7 downto byte_index*8);
end if;
end loop;
when b"01100" =>
for byte_index in 0 to (C_S_AXI_DATA_WIDTH/8-1) loop
if ( S_AXI_WSTRB(byte_index) = '1' ) then
-- Respective byte enables are asserted as per write strobes
-- slave registor 12
slv_reg12(byte_index*8+7 downto byte_index*8) <= S_AXI_WDATA(byte_index*8+7 downto byte_index*8);
end if;
end loop;
when b"01101" =>
for byte_index in 0 to (C_S_AXI_DATA_WIDTH/8-1) loop
if ( S_AXI_WSTRB(byte_index) = '1' ) then
-- Respective byte enables are asserted as per write strobes
-- slave registor 13
slv_reg13(byte_index*8+7 downto byte_index*8) <= S_AXI_WDATA(byte_index*8+7 downto byte_index*8);
end if;
end loop;
when b"01110" =>
for byte_index in 0 to (C_S_AXI_DATA_WIDTH/8-1) loop
if ( S_AXI_WSTRB(byte_index) = '1' ) then
-- Respective byte enables are asserted as per write strobes
-- slave registor 14
slv_reg14(byte_index*8+7 downto byte_index*8) <= S_AXI_WDATA(byte_index*8+7 downto byte_index*8);
end if;
end loop;
when b"01111" =>
for byte_index in 0 to (C_S_AXI_DATA_WIDTH/8-1) loop
if ( S_AXI_WSTRB(byte_index) = '1' ) then
-- Respective byte enables are asserted as per write strobes
-- slave registor 15
slv_reg15(byte_index*8+7 downto byte_index*8) <= S_AXI_WDATA(byte_index*8+7 downto byte_index*8);
end if;
end loop;
when b"10000" =>
for byte_index in 0 to (C_S_AXI_DATA_WIDTH/8-1) loop
if ( S_AXI_WSTRB(byte_index) = '1' ) then
-- Respective byte enables are asserted as per write strobes
-- slave registor 16
slv_reg16(byte_index*8+7 downto byte_index*8) <= S_AXI_WDATA(byte_index*8+7 downto byte_index*8);
end if;
end loop;
when b"10001" =>
for byte_index in 0 to (C_S_AXI_DATA_WIDTH/8-1) loop
if ( S_AXI_WSTRB(byte_index) = '1' ) then
-- Respective byte enables are asserted as per write strobes
-- slave registor 17
slv_reg17(byte_index*8+7 downto byte_index*8) <= S_AXI_WDATA(byte_index*8+7 downto byte_index*8);
end if;
end loop;
when b"10010" =>
for byte_index in 0 to (C_S_AXI_DATA_WIDTH/8-1) loop
if ( S_AXI_WSTRB(byte_index) = '1' ) then
-- Respective byte enables are asserted as per write strobes
-- slave registor 18
slv_reg18(byte_index*8+7 downto byte_index*8) <= S_AXI_WDATA(byte_index*8+7 downto byte_index*8);
end if;
end loop;
when b"10011" =>
for byte_index in 0 to (C_S_AXI_DATA_WIDTH/8-1) loop
if ( S_AXI_WSTRB(byte_index) = '1' ) then
-- Respective byte enables are asserted as per write strobes
-- slave registor 19
slv_reg19(byte_index*8+7 downto byte_index*8) <= S_AXI_WDATA(byte_index*8+7 downto byte_index*8);
end if;
end loop;
when others =>
slv_reg0 <= slv_reg0;
slv_reg1 <= slv_reg1;
slv_reg2 <= slv_reg2;
slv_reg3 <= slv_reg3;
slv_reg4 <= slv_reg4;
slv_reg5 <= slv_reg5;
slv_reg6 <= slv_reg6;
slv_reg7 <= slv_reg7;
slv_reg8 <= slv_reg8;
slv_reg9 <= slv_reg9;
slv_reg10 <= slv_reg10;
slv_reg11 <= slv_reg11;
slv_reg12 <= slv_reg12;
slv_reg13 <= slv_reg13;
slv_reg14 <= slv_reg14;
slv_reg15 <= slv_reg15;
slv_reg16 <= slv_reg16;
slv_reg17 <= slv_reg17;
slv_reg18 <= slv_reg18;
slv_reg19 <= slv_reg19;
end case;
end if;
end if;
end if;
end process;
-- Implement write response logic generation
-- The write response and response valid signals are asserted by the slave
-- when axi_wready, S_AXI_WVALID, axi_wready and S_AXI_WVALID are asserted.
-- This marks the acceptance of address and indicates the status of
-- write transaction.
process (S_AXI_ACLK)
begin
if rising_edge(S_AXI_ACLK) then
if S_AXI_ARESETN = '0' then
axi_bvalid <= '0';
axi_bresp <= "00"; --need to work more on the responses
else
if (axi_awready = '1' and S_AXI_AWVALID = '1' and axi_wready = '1' and S_AXI_WVALID = '1' and axi_bvalid = '0' ) then
axi_bvalid <= '1';
axi_bresp <= "00";
elsif (S_AXI_BREADY = '1' and axi_bvalid = '1') then --check if bready is asserted while bvalid is high)
axi_bvalid <= '0'; -- (there is a possibility that bready is always asserted high)
end if;
end if;
end if;
end process;
-- Implement axi_arready generation
-- axi_arready is asserted for one S_AXI_ACLK clock cycle when
-- S_AXI_ARVALID is asserted. axi_awready is
-- de-asserted when reset (active low) is asserted.
-- The read address is also latched when S_AXI_ARVALID is
-- asserted. axi_araddr is reset to zero on reset assertion.
process (S_AXI_ACLK)
begin
if rising_edge(S_AXI_ACLK) then
if S_AXI_ARESETN = '0' then
axi_arready <= '0';
axi_araddr <= (others => '1');
else
if (axi_arready = '0' and S_AXI_ARVALID = '1') then
-- indicates that the slave has acceped the valid read address
axi_arready <= '1';
-- Read Address latching
axi_araddr <= S_AXI_ARADDR;
else
axi_arready <= '0';
end if;
end if;
end if;
end process;
-- Implement axi_arvalid generation
-- axi_rvalid is asserted for one S_AXI_ACLK clock cycle when both
-- S_AXI_ARVALID and axi_arready are asserted. The slave registers
-- data are available on the axi_rdata bus at this instance. The
-- assertion of axi_rvalid marks the validity of read data on the
-- bus and axi_rresp indicates the status of read transaction.axi_rvalid
-- is deasserted on reset (active low). axi_rresp and axi_rdata are
-- cleared to zero on reset (active low).
process (S_AXI_ACLK)
begin
if rising_edge(S_AXI_ACLK) then
if S_AXI_ARESETN = '0' then
axi_rvalid <= '0';
axi_rresp <= "00";
else
if (axi_arready = '1' and S_AXI_ARVALID = '1' and axi_rvalid = '0') then
-- Valid read data is available at the read data bus
axi_rvalid <= '1';
axi_rresp <= "00"; -- 'OKAY' response
elsif (axi_rvalid = '1' and S_AXI_RREADY = '1') then
-- Read data is accepted by the master
axi_rvalid <= '0';
end if;
end if;
end if;
end process;
-- Implement memory mapped register select and read logic generation
-- Slave register read enable is asserted when valid address is available
-- and the slave is ready to accept the read address.
slv_reg_rden <= axi_arready and S_AXI_ARVALID and (not axi_rvalid) ;
process (slv_reg0, slv_reg1, slv_reg2, slv_reg3, slv_reg4, slv_reg5, slv_reg6, slv_reg7, slv_reg8, slv_reg9, slv_reg10, slv_reg11, slv_reg12, slv_reg13, slv_reg14, slv_reg15, slv_reg16, slv_reg17, slv_reg18, slv_reg19, axi_araddr, S_AXI_ARESETN, slv_reg_rden)
variable loc_addr :std_logic_vector(OPT_MEM_ADDR_BITS downto 0);
begin
-- Address decoding for reading registers
loc_addr := axi_araddr(ADDR_LSB + OPT_MEM_ADDR_BITS downto ADDR_LSB);
case loc_addr is
when b"00000" =>
reg_data_out <= slv_reg0;
when b"00001" =>
reg_data_out <= slv_reg1;
when b"00010" =>
reg_data_out <= slv_reg2;
when b"00011" =>
reg_data_out <= slv_reg3;
when b"00100" =>
reg_data_out <= slv_reg4;
when b"00101" =>
reg_data_out <= slv_reg5;
when b"00110" =>
reg_data_out <= slv_reg6;
when b"00111" =>
reg_data_out <= slv_reg7;
when b"01000" =>
reg_data_out <= slv_reg8;
when b"01001" =>
reg_data_out <= slv_reg9;
when b"01010" =>
reg_data_out <= slv_reg10;
when b"01011" =>
reg_data_out <= slv_reg11;
when b"01100" =>
reg_data_out <= slv_reg12;
when b"01101" =>
reg_data_out <= slv_reg13;
when b"01110" =>
reg_data_out <= slv_reg14;
when b"01111" =>
reg_data_out <= slv_reg15;
when b"10000" =>
reg_data_out <= slv_reg16;
when b"10001" =>
reg_data_out <= slv_reg17;
when b"10010" =>
reg_data_out <= slv_reg18;
when b"10011" =>
reg_data_out <= slv_reg19;
when others =>
reg_data_out <= (others => '0');
end case;
end process;
-- Output register or memory read data
process( S_AXI_ACLK ) is
begin
if (rising_edge (S_AXI_ACLK)) then
if ( S_AXI_ARESETN = '0' ) then
axi_rdata <= (others => '0');
else
if (slv_reg_rden = '1') then
-- When there is a valid read address (S_AXI_ARVALID) with
-- acceptance of read address by the slave (axi_arready),
-- output the read dada
-- Read address mux
axi_rdata <= reg_data_out; -- register read data
end if;
end if;
end if;
end process;
-- Add user logic here
Filter_Top_Level_inst : entity work.Filter_Top_Level
port map(
AUDIO_OUT_L => AUDIO_OUT_L,
AUDIO_OUT_R => AUDIO_OUT_R,
FILTER_DONE => FILTER_DONE,
CLK_100mhz => S_AXI_ACLK,
SAMPLE_TRIG => SAMPLE_TRIG,
AUDIO_IN_L => AUDIO_IN_L,
AUDIO_IN_R => AUDIO_IN_R,
RST => slv_reg15(0),
sample_trigger_en => slv_reg16(0),
HP_SW => slv_reg17(0),
BP_SW => slv_reg18(0),
LP_SW => slv_reg19(0),
slv_reg0 => slv_reg0,
slv_reg1 => slv_reg1,
slv_reg2 => slv_reg2,
slv_reg3 => slv_reg3,
slv_reg4 => slv_reg4,
slv_reg5 => slv_reg5,
slv_reg6 => slv_reg6,
slv_reg7 => slv_reg7,
slv_reg8 => slv_reg8,
slv_reg9 => slv_reg9,
slv_reg10 => slv_reg10,
slv_reg11 => slv_reg11,
slv_reg12 => slv_reg12,
slv_reg13 => slv_reg13,
slv_reg14 => slv_reg14
);
-- User logic ends
end arch_imp;
| lgpl-3.0 |
egk696/VHDL_FSM_Visualizer | VHDL FSM Visualizer/Demo Files/video_composer_fsmd.vhd | 1 | 5480 | USE WORK.ALL;
USE work.package_MicroAssemblyCode.ALL;
LIBRARY IEEE;
USE IEEE.std_logic_1164.all;
USE IEEE.std_logic_signed.all;
USE IEEE.std_logic_arith.all;
ENTITY VideoComposer_FSMD IS
PORT (
Clk : IN STD_LOGIC;
Reset : IN STD_LOGIC;
Start : IN STD_LOGIC;
Ready : OUT STD_LOGIC;
ROM_address : OUT STD_LOGIC_VECTOR(15 DOWNTO 0);
DataIn : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
RAM_address : OUT STD_LOGIC_VECTOR(15 DOWNTO 0);
RAM_WE : OUT STD_LOGIC;
DataOut : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)
);
END VideoComposer_fsmd;
ARCHITECTURE behaviour OF videoComposer_FSMD IS
CONSTANT ROM : Program_Type := (
--| IE | Dest | Src1 | Src2 | OpAlu | OpShift | OE |
('0', R0, R0, R0, OpXor, OpPass, '0'), -- Reset_State
('1', R1, Rx, Rx, OpXor, OpPass, '0'), -- S_Read_Red
('1', R2, R1, R1, OpAnd, OpPass, '1'), -- S_WriteRed_ReadGreen
('1', R3, R2, R2, OpAnd, OpPass, '1'), -- S_WriteGreen_ReadBlue
('0', R4, R3, R3, OpAdd, OpShiftL, '1'), -- R4<=4*R3
('0', R7, Rx, Rx, OpInc, OpPass, '1'), --Create 00000001 in R6
('0', R5, R3, R3, OpAnd, OpRotL, '1'), --keep r3 and RoL
('0', R5, R5, R3, OpOr, OpRotL, '1'), --join r5 with r3 and RoL
('0', R5, R5, R7, OpAnd, OpPass, '1'), --mask r5 with r7
('0', R5, R5, Rx, OpDec, OpPass, '1'), --Decrease r5 by 1
('0', R5, R5, Rx, OpInv, OpPass, '1'), --Invert r5 so if it overflows then 0xFF or else 0x00
('0', R3, R4, R5, OpOr, OpPass, '1'), --Saturate (r5) or keep value (r4)
('0', Rx, R3, R3, OpAnd, OpPass, '1'), -- S_WriteBlue
('0', Rx, Rx, Rx, OpAnd, OpPass, '0') --S _Idle
);
CONSTANT ProcBlueLastInstr : Integer := 11;
COMPONENT dataPath
GENERIC (
Size : INTEGER := 8; -- # bits in word
ASize : INTEGER := 3 -- # bits in address
);
PORT (
InPort : IN STD_LOGIC_VECTOR(Size-1 DOWNTO 0);
OutPort : OUT STD_LOGIC_VECTOR(Size-1 DOWNTO 0);
Clk : IN STD_LOGIC;
Instr : IN Instruction_Type
);
END COMPONENT;
-- Datapath signals
SIGNAL InPort : STD_LOGIC_VECTOR(Size-1 DOWNTO 0);
SIGNAL OutPort : STD_LOGIC_VECTOR(Size-1 DOWNTO 0);
SIGNAL instr : Instruction_type := ( '0' , Rx , Rx , Rx , OpX , OpX , '0' );
TYPE State_Type IS (reset_state, S_ReadRed, S_ReadGreenWriteRed, S_ReadBlueWriteGreen, S_ProcessBlue, S_WriteBlue, S_Idle);
SIGNAL current_state, next_state : State_Type;
-- Instr counter for the datapath
SIGNAL current_counter, next_counter : INTEGER RANGE 0 to ROM'High:= 0;
SIGNAL read_address,next_read_address,write_address,next_write_address: STD_LOGIC_VECTOR(15 DOWNTO 0);
SIGNAL next_WE,WE:STD_LOGIC:='0';
BEGIN
instr <= ROM(current_counter); -- Moore Decoding of instr...
COMB: PROCESS(current_state, current_counter, read_address, write_address, InPort,OutPort,DataIn)
BEGIN
InPort <= DataIn;
next_state <= current_state;
next_counter <= current_counter;
Ready <= '0';
next_read_address<=read_address;
next_write_address<=write_address;
next_WE<='0';
CASE current_state IS
WHEN reset_state => -- ROM Instr 0
next_read_address<=(others=>'0');
next_write_address<=(others=>'0');
next_WE<='0';
next_state<=S_ReadRed;
next_counter <= 1;
WHEN S_ReadRed => -- ROM Instr 1
next_state<=S_ReadGreenWriteRed;
next_counter <= 2;
next_read_address<=read_address+1;
next_WE<='1'; -- Write during next state...
WHEN S_ReadGreenWriteRed => -- ROM Instr 2
next_counter <= 3;
next_state <= S_ReadBlueWriteGreen;
next_read_address<=read_address+1;
next_write_address<=write_address+1;
next_WE<='1';
WHEN S_ReadBlueWriteGreen => -- ROM Instr 3
next_WE<='0'; --if you add states for processing the blue color turn it to '0'
next_counter <= 4;
next_state <= S_ProcessBlue; --S_WriteBlue;
next_read_address<=read_address+1;
next_write_address<=write_address+1;
WHEN S_ProcessBlue => --Processing blue color EGK696 ROM Instr 4-10
ASSERT false report "processing blue " & Integer'Image(current_counter);
if current_counter = ProcBlueLastInstr then
next_WE <= '1';
next_state <= S_WriteBlue;
else
next_WE <= '0';
next_state <= S_ProcessBlue;
end if;
next_counter <= current_counter + 1;
WHEN S_WriteBlue => -- ROM Instr 10 or 11
next_WE<='0';
next_write_address<=write_address+1;
next_state <= S_Idle;
WHEN S_Idle =>
if (read_address=57600) then
Ready <= '1';
else
next_state<=S_ReadRed;
next_counter<=1;
end if;
WHEN OTHERS =>
ASSERT false report "illegal FSM state, testbench error" severity error;
END CASE;
END PROCESS;
P_SYNCH: PROCESS(Clk,reset)
BEGIN
IF (reset='0') then
current_state<=reset_state;
current_counter<=0;
WE<='0';
ELSIF rising_edge(Clk) THEN
WE<=next_WE;
read_address <= next_read_address;
write_address <= next_write_address;
current_state <= next_state;
current_counter <= next_counter;
END IF;
END PROCESS;
U_dataPath : dataPath
GENERIC MAP(Size => Size, ASize => ASize)
PORT MAP( InPort => InPort,
OutPort => OutPort,
Clk => Clk,
Instr => instr);
-- Ensure an late write in the first Write state when addresses are stable
RAM_WE<=WE AND not(clk);
RAM_ADDRESS<=write_address;
ROM_ADDRESS<=read_address;
DataOut<=OutPort;
END behaviour;
| lgpl-3.0 |
groggemans/block-mario | Broncode/sevenSEG_driver.vhd | 1 | 2460 | --
-- @file sevenSEG_driver.vhd
-- @date December, 2013
-- @author G. Roggemans <[email protected]>
-- @copyright Copyright (c) GROG [https://grog.be] 2013, All Rights Reserved
--
-- This application is free software: you can redistribute it and/or modify it
-- under the terms of the GNU Lesser General Public License as published by
-- the Free Software Foundation, either version 3 of the License, or (at your
-- option) any later version.
--
-- This application is distributed in the hope that it will be useful, but WITHOUT
-- ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
-- FITNESS FOR A PARTICULAR PURPOSE. See the GNU Lesser General Public License
-- for more details.
--
-- You should have received a copy of the GNU Lesser General Public License
-- along with this application. If not, see <http://www.gnu.org/licenses/>.
--
--
-- entity sevenSEG_driver
--
-- sevenSEG_driver stuurt 1 van de seven-segment display's op het gebruikte FPGA bordje aan.
--
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.numeric_std.all;
use IEEE.std_logic_unsigned.all;
entity sevenSEG_driver is
Port ( lvl : in integer range 0 to 10 := 0; -- Level van 0 tot 10
end_game : in STD_LOGIC := '0'; -- Indicatie bit voor einde spel
segment : out STD_LOGIC_VECTOR (6 downto 0):= "1111111"; -- segment output
anode : out STD_LOGIC_VECTOR (3 downto 0) := "1111"; -- anode output
clock : in STD_LOGIC); -- klok signaal
end sevenSEG_driver;
architecture Behavioral of sevenSEG_driver is
-- waarde voor segement output per level/einde
type digit is array (0 to 11) of STD_LOGIC_VECTOR (6 downto 0);
constant digits : digit :=(
"1111111", -- 0
"1111001", -- 1
"0100100", -- 2
"0110000", -- 3
"0011001", -- 4
"0010010", -- 5
"0000010", -- 6
"1111000", -- 7
"0000000", -- 8
"0010000", -- 9
"0001110", -- F
"1111111"); -- einde
begin
process (clock) begin
if (rising_edge(clock)) then
-- niet naar buiten sturen
if end_game = '1' then
segment <= digits(11);
-- juiste getal (of F van final) naar buiten sturen
else
segment <= digits(lvl);
end if;
anode <= "1110"; -- enkel het uiterst rechtse segment word gebruikt
end if;
end process;
end Behavioral;
| lgpl-3.0 |
rmilfont/Phoenix | outputModule.vhd | 1 | 4124 | library IEEE;
use IEEE.std_logic_1164.all;
use STD.textio.all;
use IEEE.std_logic_unsigned.all;
use work.PhoenixPackage.all;
entity outputModule is
generic(
address: regflit
);
port(
clock: in std_logic;
tx: in std_logic;
data: in regflit;
currentTime: std_logic_vector(4*TAM_FLIT-1 downto 0)
);
end;
architecture outputModule of outputModule is
begin
process(clock, tx, data, currentTime)
variable cont : integer := 0;
variable remaining_flits : std_logic_vector(TAM_FLIT-1 downto 0) := (others=>'0');
file my_output : TEXT open WRITE_MODE is "Out/out"&to_hstring(address)&".txt";
variable my_output_line : LINE;
variable timeSourceCore: std_logic_vector ((TAM_FLIT*4)-1 downto 0) := (others=>'0');
variable timeSourceNet: std_logic_vector ((TAM_FLIT*4)-1 downto 0) := (others=>'0');
variable timeTarget: std_logic_vector ((TAM_FLIT*4)-1 downto 0) := (others=>'0');
variable aux_latency: std_logic_vector ((TAM_FLIT*4)-1 downto 0) := (others=>'0'); --latência desde o tempo de criação do pacote (em decimal)
variable control_pkt: std_logic;
begin
if(clock'event and clock='0' and tx='1')then
-- DADOS DE CONTROLE:
if (cont = 0) then -- destino
write(my_output_line, string'(to_hstring(data)));
write(my_output_line, string'(" "));
cont := 1;
control_pkt := data((TAM_FLIT-1));
elsif (cont = 1) then -- tamanho
write(my_output_line, string'(to_hstring(data)));
write(my_output_line, string'(" "));
remaining_flits := data;
cont := 2;
-- DADOS DO PAYLOAD:
elsif (remaining_flits > 1) then
remaining_flits := remaining_flits - 1; -- vai sair quando remaining_flits for 0
if (cont >= 3 and cont <= 6 and control_pkt='0') then -- captura timestamp
timeSourceCore((TAM_FLIT*(7-cont)-1) downto (TAM_FLIT*(6-cont))) := data;
end if;
if (cont >= 9 and cont <= 12 and control_pkt='0') then -- captura timestamp
timeSourceNet((TAM_FLIT*(13-cont)-1) downto (TAM_FLIT*(12-cont))) := data;
end if;
write(my_output_line, string'(to_hstring(data)));
write(my_output_line, string'(" "));
cont := cont + 1;
-- ultimo flit do pacote
else
write(my_output_line, string'(to_hstring(data)));
--writeline(my_output, my_output_line);
cont := 0;
if (control_pkt='0') then
timeTarget := currentTime;
for j in (TAM_FLIT/4) downto 1 loop
write(my_output_line, string'(" "));
write(my_output_line, string'(to_hstring(timeTarget( TAM_FLIT*j-1 downto TAM_FLIT*(j-1) ))));
end loop;
write(my_output_line, string'(" "));
write(my_output_line, string'(integer'image(CONV_INTEGER(timeSourceCore((TAM_FLIT*2)-1 downto 0)))));
write(my_output_line, string'(" "));
write(my_output_line, string'(integer'image(CONV_INTEGER(timeSourceNet((TAM_FLIT*2)-1 downto 0)))));
write(my_output_line, string'(" "));
write(my_output_line, string'(integer'image(CONV_INTEGER(timeTarget((TAM_FLIT*2)-1 downto 0)))));
write(my_output_line, string'(" "));
aux_latency := (timeTarget-timeSourceCore);
write(my_output_line, string'(integer'image(CONV_INTEGER(aux_latency((TAM_FLIT*2)-1 downto 0)))));
write(my_output_line, string'(" "));
write(my_output_line, string'("0"));
writeline(my_output, my_output_line);
end if;
end if;
end if; --end if clock'event...
end process;
end outputModule;
| lgpl-3.0 |
magro732/OpenRIO | bench/vhdl/TestRioPcsUart.vhd | 1 | 24665 | -------------------------------------------------------------------------------
--
-- RapidIO IP Library Core
--
-- This file is part of the RapidIO IP library project
-- http://www.opencores.org/cores/rio/
--
-- Description
-- This file contains a testbench for RioPcsUart.
--
-- To Do:
-- -
--
-- Author(s):
-- - Magnus Rosenius, [email protected]
--
-------------------------------------------------------------------------------
--
-- Copyright (C) 2013 Authors and OPENCORES.ORG
--
-- This source file may be used and distributed without
-- restriction provided that this copyright statement is not
-- removed from the file and that any derivative work contains
-- the original copyright notice and the associated disclaimer.
--
-- This source file is free software; you can redistribute it
-- and/or modify it under the terms of the GNU Lesser General
-- Public License as published by the Free Software Foundation;
-- either version 2.1 of the License, or (at your option) any
-- later version.
--
-- This source is distributed in the hope that it will be
-- useful, but WITHOUT ANY WARRANTY; without even the implied
-- warranty of MERCHANTABILITY or FITNESS FOR A PARTICULAR
-- PURPOSE. See the GNU Lesser General Public License for more
-- details.
--
-- You should have received a copy of the GNU Lesser General
-- Public License along with this source; if not, download it
-- from http://www.opencores.org/lgpl.shtml
--
-------------------------------------------------------------------------------
-------------------------------------------------------------------------------
-- TestRioPcsUart.
-------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
library std;
use std.textio.all;
use work.rio_common.all;
-------------------------------------------------------------------------------
-- Entity for TestRioPcsUart.
-------------------------------------------------------------------------------
entity TestRioPcsUart is
end entity;
-------------------------------------------------------------------------------
-- Architecture for TestUart.
-------------------------------------------------------------------------------
architecture TestRioPcsUartImpl of TestRioPcsUart is
component RioFifo1 is
generic(
WIDTH : natural);
port(
clk : in std_logic;
areset_n : in std_logic;
empty_o : out std_logic;
read_i : in std_logic;
data_o : out std_logic_vector(WIDTH-1 downto 0);
full_o : out std_logic;
write_i : in std_logic;
data_i : in std_logic_vector(WIDTH-1 downto 0));
end component;
component RioSymbolConverter is
port(
clk : in std_logic;
areset_n : in std_logic;
portInitialized_o : out std_logic;
outboundSymbolEmpty_i : in std_logic;
outboundSymbolRead_o : out std_logic;
outboundSymbol_i : in std_logic_vector(33 downto 0);
inboundSymbolFull_i : in std_logic;
inboundSymbolWrite_o : out std_logic;
inboundSymbol_o : out std_logic_vector(33 downto 0);
uartEmpty_i : in std_logic;
uartRead_o : out std_logic;
uartData_i : in std_logic_vector(7 downto 0);
uartFull_i : in std_logic;
uartWrite_o : out std_logic;
uartData_o : out std_logic_vector(7 downto 0));
end component;
signal clk : std_logic;
signal areset_n : std_logic;
signal portInitialized : std_logic;
signal outboundSymbolEmpty : std_logic;
signal outboundSymbolRead : std_logic;
signal outboundSymbolReadData : std_logic_vector(33 downto 0);
signal outboundSymbolFull : std_logic;
signal outboundSymbolWrite : std_logic;
signal outboundSymbolWriteData : std_logic_vector(33 downto 0);
signal inboundSymbolFull : std_logic;
signal inboundSymbolWrite : std_logic;
signal inboundSymbolWriteData : std_logic_vector(33 downto 0);
signal uartInboundEmpty : std_logic;
signal uartInboundRead : std_logic;
signal uartInboundReadData : std_logic_vector(7 downto 0);
signal uartInboundFull : std_logic;
signal uartInboundWrite : std_logic;
signal uartInboundWriteData : std_logic_vector(7 downto 0);
signal uartOutboundFull : std_logic;
signal uartOutboundWrite : std_logic;
signal uartOutboundWriteData : std_logic_vector(7 downto 0);
begin
-----------------------------------------------------------------------------
-- Clock generation.
-----------------------------------------------------------------------------
ClockGenerator: process
begin
clk <= '0';
wait for 20 ns;
clk <= '1';
wait for 20 ns;
end process;
-----------------------------------------------------------------------------
-- Serial protocol test driver.
-----------------------------------------------------------------------------
TestDriver: process
---------------------------------------------------------------------------
-- Procedure to read a symbol.
---------------------------------------------------------------------------
procedure ReadSymbol(
constant symbolType : in std_logic_vector(1 downto 0);
constant symbolContent : in std_logic_vector(31 downto 0) := x"00000000") is
begin
inboundSymbolFull <= '0';
wait until inboundSymbolWrite = '1' and clk'event and clk = '1';
inboundSymbolFull <= '1';
assert symbolType = inboundSymbolWriteData(33 downto 32)
report "Missmatching symbol type:expected=" &
integer'image(to_integer(unsigned(symbolType))) &
" got=" &
integer'image(to_integer(unsigned(outboundSymbolWriteData(33 downto 32))))
severity error;
if (symbolType = SYMBOL_CONTROL) then
assert symbolContent(31 downto 8) = inboundSymbolWriteData(31 downto 8)
report "Missmatching symbol content:expected=" &
integer'image(to_integer(unsigned(symbolContent(31 downto 8)))) &
" got=" &
integer'image(to_integer(unsigned(inboundSymbolWriteData(31 downto 8))))
severity error;
elsif (symbolType = SYMBOL_DATA) then
assert symbolContent(31 downto 0) = inboundSymbolWriteData(31 downto 0)
report "Missmatching symbol content:expected=" &
integer'image(to_integer(unsigned(symbolContent(31 downto 0)))) &
" got=" &
integer'image(to_integer(unsigned(inboundSymbolWriteData(31 downto 0))))
severity error;
end if;
end procedure;
---------------------------------------------------------------------------
-- Procedure to write a symbol.
---------------------------------------------------------------------------
procedure WriteSymbol(
constant symbolType : in std_logic_vector(1 downto 0);
constant symbolContent : in std_logic_vector(31 downto 0) := x"00000000") is
begin
wait until outboundSymbolFull = '0' and clk'event and clk = '1';
outboundSymbolWrite <= '1';
outboundSymbolWriteData <= symbolType & symbolContent;
wait until clk'event and clk = '1';
outboundSymbolWrite <= '0';
end procedure;
---------------------------------------------------------------------------
-- Procedure to read an octet.
---------------------------------------------------------------------------
procedure ReadOctet(
constant octet : in std_logic_vector(7 downto 0) := x"00") is
begin
uartOutboundFull <= '0';
wait until uartOutboundWrite = '1' and clk'event and clk = '1';
uartOutboundFull <= '1';
assert uartOutboundWriteData = octet
report "Missmatching octet content:expected=" &
integer'image(to_integer(unsigned(octet))) &
" got=" &
integer'image(to_integer(unsigned(uartOutboundWriteData)))
severity error;
end procedure;
---------------------------------------------------------------------------
-- Procedure to send a symbol.
---------------------------------------------------------------------------
procedure WriteOctet(
constant octet : in std_logic_vector(7 downto 0) := x"00") is
begin
wait until uartInboundFull = '0' and clk'event and clk = '1';
uartInboundWrite <= '1';
uartInboundWriteData <= octet;
wait until clk'event and clk = '1';
uartInboundWrite <= '0';
end procedure;
---------------------------------------------------------------------------
-- Process variables.
---------------------------------------------------------------------------
begin
---------------------------------------------------------------------------
-- Test case initialization.
---------------------------------------------------------------------------
uartOutboundFull <= '1';
uartInboundWrite <= '0';
inboundSymbolFull <= '1';
outboundSymbolWrite <= '0';
-- Generate a startup reset pulse.
areset_n <= '0';
wait until clk'event and clk = '1';
wait until clk'event and clk = '1';
areset_n <= '1';
wait until clk'event and clk = '1';
wait until clk'event and clk = '1';
---------------------------------------------------------------------------
PrintS("-----------------------------------------------------------------");
PrintS("TG_RioPcsUart");
PrintS("-----------------------------------------------------------------");
PrintS("TG_RioPcsUart-TC1");
PrintS("Description: Check initial silence time.");
PrintS("Requirement: XXXXX");
PrintS("-----------------------------------------------------------------");
PrintS("Step 1:");
PrintS("Action: .");
PrintS("Result: .");
---------------------------------------------------------------------------
PrintR("TG_RioPcsUart-TC1-Step1");
---------------------------------------------------------------------------
WriteSymbol(SYMBOL_IDLE);
uartOutboundFull <= '0';
for i in 0 to 4095 loop
wait until clk'event and clk = '1';
assert uartOutboundWrite = '0' report "Sending during silence time."
severity error;
end loop;
ReadOctet(x"7e");
---------------------------------------------------------------------------
PrintS("-----------------------------------------------------------------");
PrintS("TG_RioPcsUart-TC2");
PrintS("Description: Check outbound symbol generation.");
PrintS("Requirement: XXXXX");
PrintS("-----------------------------------------------------------------");
PrintS("Step 1:");
PrintS("Action: .");
PrintS("Result: .");
---------------------------------------------------------------------------
PrintR("TG_RioPcsUart-TC2-Step1");
---------------------------------------------------------------------------
WriteSymbol(SYMBOL_IDLE);
ReadOctet(x"7e");
WriteSymbol(SYMBOL_IDLE);
ReadOctet(x"7e");
WriteSymbol(SYMBOL_IDLE);
ReadOctet(x"7e");
---------------------------------------------------------------------------
PrintS("Step 2:");
PrintS("Action: .");
PrintS("Result: .");
---------------------------------------------------------------------------
PrintR("TG_RioPcsUart-TC2-Step2");
---------------------------------------------------------------------------
WriteSymbol(SYMBOL_CONTROL, x"123456" & "XXXXXXXX");
ReadOctet(x"12");
ReadOctet(x"34");
ReadOctet(x"56");
ReadOctet(x"7e");
---------------------------------------------------------------------------
PrintS("Step 3:");
PrintS("Action: .");
PrintS("Result: .");
---------------------------------------------------------------------------
PrintR("TG_RioPcsUart-TC2-Step3");
---------------------------------------------------------------------------
WriteSymbol(SYMBOL_CONTROL, x"7d7d7d" & "XXXXXXXX");
ReadOctet(x"7d");
ReadOctet(x"5d");
ReadOctet(x"7d");
ReadOctet(x"5d");
ReadOctet(x"7d");
ReadOctet(x"5d");
ReadOctet(x"7e");
---------------------------------------------------------------------------
PrintS("Step 4:");
PrintS("Action: .");
PrintS("Result: .");
---------------------------------------------------------------------------
PrintR("TG_RioPcsUart-TC2-Step4");
---------------------------------------------------------------------------
WriteSymbol(SYMBOL_CONTROL, x"7e7e7e" & "XXXXXXXX");
ReadOctet(x"7d");
ReadOctet(x"5e");
ReadOctet(x"7d");
ReadOctet(x"5e");
ReadOctet(x"7d");
ReadOctet(x"5e");
ReadOctet(x"7e");
---------------------------------------------------------------------------
PrintS("Step 5:");
PrintS("Action: .");
PrintS("Result: .");
---------------------------------------------------------------------------
PrintR("TG_RioPcsUart-TC2-Step5");
---------------------------------------------------------------------------
WriteSymbol(SYMBOL_CONTROL, x"7d7f7e" & "XXXXXXXX");
ReadOctet(x"7d");
ReadOctet(x"5d");
ReadOctet(x"7f");
ReadOctet(x"7d");
ReadOctet(x"5e");
ReadOctet(x"7e");
---------------------------------------------------------------------------
PrintS("Step 6:");
PrintS("Action: .");
PrintS("Result: .");
---------------------------------------------------------------------------
PrintR("TG_RioPcsUart-TC2-Step6");
---------------------------------------------------------------------------
WriteSymbol(SYMBOL_DATA, x"12345678");
ReadOctet(x"12");
ReadOctet(x"34");
ReadOctet(x"56");
ReadOctet(x"78");
---------------------------------------------------------------------------
PrintS("Step 7:");
PrintS("Action: .");
PrintS("Result: .");
---------------------------------------------------------------------------
PrintR("TG_RioPcsUart-TC2-Step7");
---------------------------------------------------------------------------
WriteSymbol(SYMBOL_DATA, x"7d7d7d7d");
ReadOctet(x"7d");
ReadOctet(x"5d");
ReadOctet(x"7d");
ReadOctet(x"5d");
ReadOctet(x"7d");
ReadOctet(x"5d");
ReadOctet(x"7d");
ReadOctet(x"5d");
---------------------------------------------------------------------------
PrintS("Step 8:");
PrintS("Action: .");
PrintS("Result: .");
---------------------------------------------------------------------------
PrintR("TG_RioPcsUart-TC2-Step8");
---------------------------------------------------------------------------
WriteSymbol(SYMBOL_DATA, x"7e7e7e7e");
ReadOctet(x"7d");
ReadOctet(x"5e");
ReadOctet(x"7d");
ReadOctet(x"5e");
ReadOctet(x"7d");
ReadOctet(x"5e");
ReadOctet(x"7d");
ReadOctet(x"5e");
---------------------------------------------------------------------------
PrintS("Step 9:");
PrintS("Action: .");
PrintS("Result: .");
---------------------------------------------------------------------------
PrintR("TG_RioPcsUart-TC2-Step9");
---------------------------------------------------------------------------
WriteSymbol(SYMBOL_DATA, x"7d7f7e7f");
ReadOctet(x"7d");
ReadOctet(x"5d");
ReadOctet(x"7f");
ReadOctet(x"7d");
ReadOctet(x"5e");
ReadOctet(x"7f");
---------------------------------------------------------------------------
PrintS("Step 10:");
PrintS("Action: .");
PrintS("Result: .");
---------------------------------------------------------------------------
PrintR("TG_RioPcsUart-TC2-Step10");
---------------------------------------------------------------------------
WriteSymbol(SYMBOL_IDLE);
ReadOctet(x"7e");
WriteSymbol(SYMBOL_CONTROL, x"123456" & "XXXXXXXX");
ReadOctet(x"12");
ReadOctet(x"34");
ReadOctet(x"56");
ReadOctet(x"7e");
WriteSymbol(SYMBOL_DATA, x"789abcde");
ReadOctet(x"78");
ReadOctet(x"9a");
ReadOctet(x"bc");
ReadOctet(x"de");
WriteSymbol(SYMBOL_CONTROL, x"123456" & "XXXXXXXX");
ReadOctet(x"12");
ReadOctet(x"34");
ReadOctet(x"56");
ReadOctet(x"7e");
WriteSymbol(SYMBOL_DATA, x"789abcde");
ReadOctet(x"78");
ReadOctet(x"9a");
ReadOctet(x"bc");
ReadOctet(x"de");
WriteSymbol(SYMBOL_DATA, x"789abcde");
ReadOctet(x"78");
ReadOctet(x"9a");
ReadOctet(x"bc");
ReadOctet(x"de");
---------------------------------------------------------------------------
PrintS("-----------------------------------------------------------------");
PrintS("TG_RioPcsUart-TC3");
PrintS("Description: Check inbound symbol generation.");
PrintS("Requirement: XXXXX");
PrintS("-----------------------------------------------------------------");
PrintS("Step 1:");
PrintS("Action: .");
PrintS("Result: .");
---------------------------------------------------------------------------
PrintR("TG_RioPcsUart-TC3-Step1");
---------------------------------------------------------------------------
WriteOctet(x"7e");
WriteOctet(x"7e");
ReadSymbol(SYMBOL_IDLE);
---------------------------------------------------------------------------
PrintS("Step :");
PrintS("Action: .");
PrintS("Result: .");
---------------------------------------------------------------------------
PrintR("TG_RioPcsUart-TC3-Step");
---------------------------------------------------------------------------
WriteOctet(x"12");
WriteOctet(x"7e");
ReadSymbol(SYMBOL_IDLE);
---------------------------------------------------------------------------
PrintS("Step :");
PrintS("Action: .");
PrintS("Result: .");
---------------------------------------------------------------------------
PrintR("TG_RioPcsUart-TC3-Step");
---------------------------------------------------------------------------
WriteOctet(x"34");
WriteOctet(x"56");
WriteOctet(x"7e");
ReadSymbol(SYMBOL_IDLE);
---------------------------------------------------------------------------
PrintS("Step :");
PrintS("Action: .");
PrintS("Result: .");
---------------------------------------------------------------------------
PrintR("TG_RioPcsUart-TC3-Step");
---------------------------------------------------------------------------
WriteOctet(x"78");
WriteOctet(x"9a");
WriteOctet(x"bc");
WriteOctet(x"7e");
ReadSymbol(SYMBOL_CONTROL, x"789abc" & "XXXXXXXX");
---------------------------------------------------------------------------
PrintS("Step :");
PrintS("Action: .");
PrintS("Result: .");
---------------------------------------------------------------------------
PrintR("TG_RioPcsUart-TC3-Step");
---------------------------------------------------------------------------
WriteOctet(x"7d");
WriteOctet(x"5d");
WriteOctet(x"7d");
WriteOctet(x"5d");
WriteOctet(x"7d");
WriteOctet(x"5d");
WriteOctet(x"7e");
ReadSymbol(SYMBOL_CONTROL, x"7d7d7d" & "XXXXXXXX");
---------------------------------------------------------------------------
PrintS("Step :");
PrintS("Action: .");
PrintS("Result: .");
---------------------------------------------------------------------------
PrintR("TG_RioPcsUart-TC3-Step");
---------------------------------------------------------------------------
WriteOctet(x"7d");
WriteOctet(x"5e");
WriteOctet(x"7d");
WriteOctet(x"5e");
WriteOctet(x"7d");
WriteOctet(x"5e");
WriteOctet(x"7e");
ReadSymbol(SYMBOL_CONTROL, x"7e7e7e" & "XXXXXXXX");
---------------------------------------------------------------------------
PrintS("Step :");
PrintS("Action: .");
PrintS("Result: .");
---------------------------------------------------------------------------
PrintR("TG_RioPcsUart-TC3-Step");
---------------------------------------------------------------------------
WriteOctet(x"f1");
WriteOctet(x"11");
WriteOctet(x"22");
WriteOctet(x"33");
ReadSymbol(SYMBOL_DATA, x"f1112233");
---------------------------------------------------------------------------
PrintS("Step :");
PrintS("Action: .");
PrintS("Result: .");
---------------------------------------------------------------------------
PrintR("TG_RioPcsUart-TC3-Step");
---------------------------------------------------------------------------
WriteOctet(x"7e");
ReadSymbol(SYMBOL_IDLE);
---------------------------------------------------------------------------
PrintS("Step :");
PrintS("Action: .");
PrintS("Result: .");
---------------------------------------------------------------------------
PrintR("TG_RioPcsUart-TC3-Step");
---------------------------------------------------------------------------
WriteOctet(x"7d");
WriteOctet(x"5d");
WriteOctet(x"7d");
WriteOctet(x"5d");
WriteOctet(x"7d");
WriteOctet(x"5d");
WriteOctet(x"7d");
WriteOctet(x"5d");
ReadSymbol(SYMBOL_DATA, x"7d7d7d7d");
---------------------------------------------------------------------------
PrintS("Step :");
PrintS("Action: .");
PrintS("Result: .");
---------------------------------------------------------------------------
PrintR("TG_RioPcsUart-TC3-Step");
---------------------------------------------------------------------------
WriteOctet(x"7d");
WriteOctet(x"5e");
WriteOctet(x"7d");
WriteOctet(x"5e");
WriteOctet(x"7d");
WriteOctet(x"5e");
WriteOctet(x"7d");
WriteOctet(x"5e");
ReadSymbol(SYMBOL_DATA, x"7e7e7e7e");
---------------------------------------------------------------------------
PrintS("Step :");
PrintS("Action: .");
PrintS("Result: .");
---------------------------------------------------------------------------
PrintR("TG_RioPcsUart-TC3-Step");
---------------------------------------------------------------------------
WriteOctet(x"44");
WriteOctet(x"55");
WriteOctet(x"66");
WriteOctet(x"77");
ReadSymbol(SYMBOL_DATA, x"44556677");
WriteOctet(x"88");
WriteOctet(x"99");
WriteOctet(x"aa");
WriteOctet(x"bb");
ReadSymbol(SYMBOL_DATA, x"8899aabb");
---------------------------------------------------------------------------
-- Test completed.
---------------------------------------------------------------------------
TestEnd;
end process;
-----------------------------------------------------------------------------
--
-----------------------------------------------------------------------------
OutboundSymbolFifo: RioFifo1
generic map(WIDTH=>34)
port map(
clk=>clk, areset_n=>areset_n,
empty_o=>outboundSymbolEmpty, read_i=>outboundSymbolRead, data_o=>outboundSymbolReadData,
full_o=>outboundSymbolFull, write_i=>outboundSymbolWrite, data_i=>outboundSymbolWriteData);
InboundOctetFifo: RioFifo1
generic map(WIDTH=>8)
port map(
clk=>clk, areset_n=>areset_n,
empty_o=>uartInboundEmpty, read_i=>uartInboundRead, data_o=>uartInboundReadData,
full_o=>uartInboundFull, write_i=>uartInboundWrite, data_i=>uartInboundWriteData);
TestSymbolConverter: RioSymbolConverter
port map(
clk=>clk, areset_n=>areset_n,
portInitialized_o=>portInitialized,
outboundSymbolEmpty_i=>outboundSymbolEmpty,
outboundSymbolRead_o=>outboundSymbolRead, outboundSymbol_i=>outboundSymbolReadData,
inboundSymbolFull_i=>inboundSymbolFull,
inboundSymbolWrite_o=>inboundSymbolWrite, inboundSymbol_o=>inboundSymbolWriteData,
uartEmpty_i=>uartInboundEmpty, uartRead_o=>uartInboundRead, uartData_i=>uartInboundReadData,
uartFull_i=>uartOutboundFull, uartWrite_o=>uartOutboundWrite, uartData_o=>uartOutboundWriteData);
end architecture;
| lgpl-3.0 |
achan1989/In64 | FPGA/SD_card_test.srcs/sources_1/ip/mig_v3_92_0/ATLYS_DDR/example_design/rtl/traffic_gen/init_mem_pattern_ctr.vhd | 20 | 25087 | --*****************************************************************************
-- (c) Copyright 2009 Xilinx, Inc. All rights reserved.
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-- reasonably foreseeable or Xilinx had been advised of the
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-- CRITICAL APPLICATIONS
-- Xilinx products are not designed or intended to be fail-
-- safe, or for use in any application requiring fail-safe
-- performance, such as life-support or safety devices or
-- systems, Class III medical devices, nuclear facilities,
-- applications related to the deployment of airbags, or any
-- other applications that could lead to death, personal
-- injury, or severe property or environmental damage
-- (individually and collectively, "Critical
-- Applications"). Customer assumes the sole risk and
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--
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-- PART OF THIS FILE AT ALL TIMES.
--
--*****************************************************************************
-- ____ ____
-- / /\/ /
-- /___/ \ / Vendor: Xilinx
-- \ \ \/ Version: %version
-- \ \ Application: MIG
-- / / Filename: init_mem_pattern_ctr.vhd
-- /___/ /\ Date Last Modified: $Date: 2011/06/02 07:16:39 $
-- \ \ / \ Date Created: Jul 03 2009
-- \___\/\___\
--
-- Device: Spartan6
-- Design Name: DDR/DDR2/DDR3/LPDDR
-- Purpose: This moduel has a small FSM to control the operation of
-- mcb_traffic_gen module.It first fill up the memory with a selected
-- DATA pattern and then starts the memory testing state.
-- Reference:
-- Revision History: 1.1 Modify to allow data_mode_o to be controlled by parameter DATA_MODE
-- and the fixed_bl_o is fixed at 64 if data_mode_o == PRBS and FAMILY == "SPARTAN6"
-- The fixed_bl_o in Virtex6 is determined by the MEM_BURST_LENGTH.
-- 1.2 05/19/2010 If MEM_BURST_LEN value is passed with value of zero, it is treated as
-- "OTF" Burst Mode and TG will only generate BL 8 traffic.
--*****************************************************************************
LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_unsigned.all;
USE ieee.numeric_std.all;
ENTITY init_mem_pattern_ctr IS
GENERIC (
FAMILY : STRING := "SPARTAN6";
TST_MEM_INSTR_MODE : STRING := "R_W_INSTR_MODE";
MEM_BURST_LEN : INTEGER := 8;
CMD_PATTERN : STRING := "CGEN_ALL";
BEGIN_ADDRESS : std_logic_vector(31 downto 0) := X"00000000";
END_ADDRESS : std_logic_vector(31 downto 0) := X"00000fff";
ADDR_WIDTH : INTEGER := 30;
DWIDTH : INTEGER := 32;
CMD_SEED_VALUE : std_logic_vector(31 downto 0) := X"12345678";
DATA_SEED_VALUE : std_logic_vector(31 downto 0) := X"ca345675";
DATA_MODE : std_logic_vector(3 downto 0) := "0010";
PORT_MODE : STRING := "BI_MODE";
EYE_TEST : STRING := "FALSE"
);
PORT (
clk_i : IN STD_LOGIC;
rst_i : IN STD_LOGIC;
mcb_cmd_bl_i : IN STD_LOGIC_VECTOR(5 DOWNTO 0);
mcb_cmd_en_i : IN STD_LOGIC;
mcb_cmd_instr_i : IN STD_LOGIC_VECTOR(2 DOWNTO 0);
mcb_wr_en_i : IN STD_LOGIC;
vio_modify_enable : IN STD_LOGIC;
vio_data_mode_value : IN STD_LOGIC_VECTOR(2 DOWNTO 0);
vio_addr_mode_value : IN STD_LOGIC_VECTOR(2 DOWNTO 0);
vio_bl_mode_value : IN STD_LOGIC_VECTOR(1 DOWNTO 0);
vio_fixed_bl_value : IN STD_LOGIC_VECTOR(5 DOWNTO 0);
mcb_init_done_i : IN STD_LOGIC;
cmp_error : IN STD_LOGIC;
run_traffic_o : OUT STD_LOGIC;
start_addr_o : OUT STD_LOGIC_VECTOR(31 DOWNTO 0);
end_addr_o : OUT STD_LOGIC_VECTOR(31 DOWNTO 0);
cmd_seed_o : OUT STD_LOGIC_VECTOR(31 DOWNTO 0);
data_seed_o : OUT STD_LOGIC_VECTOR(31 DOWNTO 0);
load_seed_o : OUT STD_LOGIC;
addr_mode_o : OUT STD_LOGIC_VECTOR(2 DOWNTO 0);
instr_mode_o : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
bl_mode_o : OUT STD_LOGIC_VECTOR(1 DOWNTO 0);
data_mode_o : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
mode_load_o : OUT STD_LOGIC;
fixed_bl_o : OUT STD_LOGIC_VECTOR(5 DOWNTO 0);
fixed_instr_o : OUT STD_LOGIC_VECTOR(2 DOWNTO 0);
fixed_addr_o : OUT STD_LOGIC_VECTOR(31 DOWNTO 0)
);
END init_mem_pattern_ctr;
ARCHITECTURE trans OF init_mem_pattern_ctr IS
constant IDLE : std_logic_vector(4 downto 0) := "00001";
constant INIT_MEM_WRITE : std_logic_vector(4 downto 0) := "00010";
constant INIT_MEM_READ : std_logic_vector(4 downto 0) := "00100";
constant TEST_MEM : std_logic_vector(4 downto 0) := "01000";
constant CMP_ERROR1 : std_logic_vector(4 downto 0) := "10000";
constant BRAM_ADDR : std_logic_vector(1 downto 0) := "00";
constant FIXED_ADDR : std_logic_vector(2 downto 0) := "001";
constant PRBS_ADDR : std_logic_vector(2 downto 0) := "010";
constant SEQUENTIAL_ADDR : std_logic_vector(2 downto 0) := "011";
constant BRAM_INSTR_MODE : std_logic_vector(3 downto 0) := "0000";
constant FIXED_INSTR_MODE : std_logic_vector(3 downto 0) := "0001";
constant FIXED_INSTR_MODE_WITH_REFRESH : std_logic_vector(3 downto 0) := "0110";
constant R_W_INSTR_MODE : std_logic_vector(3 downto 0) := "0010";
constant RP_WP_INSTR_MODE : std_logic_vector(3 downto 0) := "0011";
constant R_RP_W_WP_INSTR_MODE : std_logic_vector(3 downto 0) := "0100";
constant R_RP_W_WP_REF_INSTR_MODE : std_logic_vector(3 downto 0) := "0101";
constant BRAM_BL_MODE : std_logic_vector(1 downto 0) := "00";
constant FIXED_BL_MODE : std_logic_vector(1 downto 0) := "01";
constant PRBS_BL_MODE : std_logic_vector(1 downto 0) := "10";
constant BRAM_DATAL_MODE : std_logic_vector(3 downto 0) := "0000";
constant FIXED_DATA_MODE : std_logic_vector(3 downto 0) := "0001";
constant ADDR_DATA_MODE : std_logic_vector(3 downto 0) := "0010";
constant HAMMER_DATA_MODE : std_logic_vector(3 downto 0) := "0011";
constant NEIGHBOR_DATA_MODE : std_logic_vector(3 downto 0) := "0100";
constant WALKING1_DATA_MODE : std_logic_vector(3 downto 0) := "0101";
constant WALKING0_DATA_MODE : std_logic_vector(3 downto 0) := "0110";
constant PRBS_DATA_MODE : std_logic_vector(3 downto 0) := "0111";
constant RD_INSTR : std_logic_vector(2 downto 0) := "001";
constant RDP_INSTR : std_logic_vector(2 downto 0) := "011";
constant WR_INSTR : std_logic_vector(2 downto 0) := "000";
constant WRP_INSTR : std_logic_vector(2 downto 0) := "010";
constant REFRESH_INSTR : std_logic_vector(2 downto 0) := "100";
constant NOP_WR_INSTR : std_logic_vector(2 downto 0) := "101";
SIGNAL current_state : STD_LOGIC_VECTOR(4 DOWNTO 0);
SIGNAL next_state : STD_LOGIC_VECTOR(4 DOWNTO 0);
SIGNAL mcb_init_done_reg : STD_LOGIC;
SIGNAL mcb_init_done_reg1 : STD_LOGIC;
SIGNAL AC2_G_E2 : STD_LOGIC;
SIGNAL AC1_G_E1 : STD_LOGIC;
SIGNAL AC3_G_E3 : STD_LOGIC;
SIGNAL upper_end_matched : STD_LOGIC;
SIGNAL end_boundary_addr : STD_LOGIC_VECTOR(31 DOWNTO 0);
SIGNAL mcb_cmd_en_r : STD_LOGIC;
SIGNAL mcb_cmd_bl_r : STD_LOGIC_VECTOR(5 DOWNTO 0);
SIGNAL lower_end_matched : STD_LOGIC;
SIGNAL end_addr_reached : STD_LOGIC;
SIGNAL run_traffic : STD_LOGIC;
SIGNAL current_address : STD_LOGIC_VECTOR(31 DOWNTO 0);
SIGNAL fix_bl_value : STD_LOGIC_VECTOR(5 DOWNTO 0);
SIGNAL data_mode_sel : STD_LOGIC_VECTOR(3 DOWNTO 0);
SIGNAL addr_mode_sel : STD_LOGIC_VECTOR(2 DOWNTO 0);
SIGNAL bl_mode_sel : STD_LOGIC_VECTOR(1 DOWNTO 0);
SIGNAL addr_mode : STD_LOGIC_VECTOR(2 DOWNTO 0);
-- SIGNAL data_mode1 : STD_LOGIC_VECTOR(2 DOWNTO 0);
SIGNAL INC_COUNTS : STD_LOGIC_VECTOR(10 DOWNTO 0);
SIGNAL FIXEDBL : STD_LOGIC_VECTOR(5 DOWNTO 0);
SIGNAL FIXED_BL_VALUE : STD_LOGIC_VECTOR(6 DOWNTO 0);
SIGNAL bram_mode_enable : STD_LOGIC;
SIGNAL syn1_vio_data_mode_value : STD_LOGIC_VECTOR(2 DOWNTO 0);
SIGNAL syn1_vio_addr_mode_value : STD_LOGIC_VECTOR(2 DOWNTO 0);
SIGNAL test_mem_instr_mode : STD_LOGIC_VECTOR(3 DOWNTO 0);
-- Declare intermediate signals for referenced outputs
SIGNAL bl_mode_o_xhdl0 : STD_LOGIC_VECTOR(1 DOWNTO 0);
SIGNAL data_mode_reg : STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
test_mem_instr_mode <= "0000" when TST_MEM_INSTR_MODE = "BRAM_INSTR_MODE" else
"0001" when (TST_MEM_INSTR_MODE = "FIXED_INSTR_R_MODE") OR
(TST_MEM_INSTR_MODE = "FIXED_INSTR_W_MODE") else
"0010" when TST_MEM_INSTR_MODE = "R_W_INSTR_MODE" else
"0011" when (TST_MEM_INSTR_MODE = "RP_WP_INSTR_MODE" AND
FAMILY = "SPARTAN6") else
"0100" when (TST_MEM_INSTR_MODE = "R_RP_W_WP_INSTR_MODE" AND
FAMILY = "SPARTAN6")else
"0101" when (TST_MEM_INSTR_MODE = "R_RP_W_WP_REF_INSTR_MODE"AND
FAMILY = "SPARTAN6") else
"0010" ;
-- Drive referenced outputs
bl_mode_o <= bl_mode_o_xhdl0;
FIXEDBL <= "000000";
xhdl1 : IF (FAMILY = "SPARTAN6") GENERATE
PROCESS (clk_i)
BEGIN
IF (clk_i'EVENT AND clk_i = '1') THEN
INC_COUNTS <= std_logic_vector(to_unsigned(DWIDTH/8,11));
END IF;
END PROCESS;
END GENERATE;
xhdl2 : IF (FAMILY = "VIRTEX6") GENERATE
PROCESS (clk_i)
BEGIN
IF (clk_i'EVENT AND clk_i = '1') THEN
IF (DWIDTH >= 256 AND DWIDTH <= 576) THEN
INC_COUNTS <= "00000100000";
ELSIF ((DWIDTH >= 128) AND (DWIDTH <= 224)) THEN
INC_COUNTS <= "00000010000";
ELSIF ((DWIDTH = 64) OR (DWIDTH = 96)) THEN
INC_COUNTS <= "00000001000";
ELSIF (DWIDTH = 32) THEN
INC_COUNTS <= "00000000100";
END IF;
END IF;
END PROCESS;
END GENERATE;
PROCESS (clk_i)
BEGIN
IF (clk_i'EVENT AND clk_i = '1') THEN
IF (rst_i = '1') THEN
current_address <= BEGIN_ADDRESS;
ELSIF (
-- ((mcb_wr_en_i = '1' AND (current_state = INIT_MEM_WRITE AND ((PORT_MODE = "WR_MODE") OR (PORT_MODE = "BI_MODE")))) OR
(mcb_wr_en_i = '1' AND (current_state = INIT_MEM_WRITE AND (PORT_MODE = "WR_MODE" OR PORT_MODE = "BI_MODE"))) OR
(mcb_wr_en_i = '1' AND (current_state = IDLE AND PORT_MODE = "RD_MODE" ))
) THEN
current_address <= current_address + ("000000000000000000000" & INC_COUNTS);
ELSE
current_address <= current_address;
END IF;
END IF;
END PROCESS;
PROCESS (clk_i)
BEGIN
IF (clk_i'EVENT AND clk_i = '1') THEN
IF (current_address(29 DOWNTO 24) >= end_boundary_addr(29 DOWNTO 24)) THEN
AC3_G_E3 <= '1';
ELSE
AC3_G_E3 <= '0';
END IF;
IF (current_address(23 DOWNTO 16) >= end_boundary_addr(23 DOWNTO 16)) THEN
AC2_G_E2 <= '1';
ELSE
AC2_G_E2 <= '0';
END IF;
IF (current_address(15 DOWNTO 8) >= end_boundary_addr(15 DOWNTO 8)) THEN
AC1_G_E1 <= '1';
ELSE
AC1_G_E1 <= '0';
END IF;
END IF;
END PROCESS;
PROCESS (clk_i)
BEGIN
IF (clk_i'EVENT AND clk_i = '1') THEN
IF (rst_i = '1') THEN
upper_end_matched <= '0';
ELSIF (mcb_cmd_en_i = '1') THEN
upper_end_matched <= AC3_G_E3 AND AC2_G_E2 AND AC1_G_E1;
END IF;
END IF;
END PROCESS;
FIXED_BL_VALUE <= "0000010" WHEN ((FAMILY = "VIRTEX6") AND ((MEM_BURST_LEN = 8) OR (MEM_BURST_LEN = 0))) ELSE
"0000001" WHEN ((FAMILY = "VIRTEX6") AND (MEM_BURST_LEN = 4)) ELSE
('0' & FIXEDBL);
PROCESS (clk_i)
BEGIN
IF (clk_i'EVENT AND clk_i = '1') THEN
end_boundary_addr <= std_logic_vector(to_unsigned((to_integer(unsigned(END_ADDRESS)) - (DWIDTH / 8) + 1),32));
END IF;
END PROCESS;
PROCESS (clk_i)
BEGIN
IF (clk_i'EVENT AND clk_i = '1') THEN
IF (current_address(7 DOWNTO 0) >= end_boundary_addr(7 DOWNTO 0)) THEN
lower_end_matched <= '1';
ELSE
lower_end_matched <= '0';
END IF;
END IF;
END PROCESS;
PROCESS (clk_i)
BEGIN
IF (clk_i'EVENT AND clk_i = '1') THEN
IF (mcb_cmd_en_i = '1') THEN
mcb_cmd_bl_r <= mcb_cmd_bl_i;
END IF;
END IF;
END PROCESS;
PROCESS (clk_i)
BEGIN
IF (clk_i'EVENT AND clk_i = '1') THEN
IF (((upper_end_matched = '1' AND lower_end_matched = '1') AND FAMILY = "SPARTAN6" AND (DWIDTH = 32)) OR
((upper_end_matched = '1' AND lower_end_matched = '1') AND FAMILY = "SPARTAN6" AND (DWIDTH = 64)) OR
(upper_end_matched = '1' AND DWIDTH = 128 AND FAMILY = "SPARTAN6") OR
((upper_end_matched = '1' AND lower_end_matched = '1') AND FAMILY = "VIRTEX6")) THEN
end_addr_reached <= '1';
ELSE
end_addr_reached <= '0';
END IF;
END IF;
END PROCESS;
fixed_addr_o <= "00000000000000000001001000110100";
PROCESS (clk_i)
BEGIN
IF (clk_i'EVENT AND clk_i = '1') THEN
mcb_init_done_reg1 <= mcb_init_done_i;
mcb_init_done_reg <= mcb_init_done_reg1;
END IF;
END PROCESS;
PROCESS (clk_i)
BEGIN
IF (clk_i'EVENT AND clk_i = '1') THEN
run_traffic_o <= run_traffic;
END IF;
END PROCESS;
PROCESS (clk_i)
BEGIN
IF (clk_i'EVENT AND clk_i = '1') THEN
IF (rst_i = '1') THEN
current_state <= "00001";
ELSE
current_state <= next_state;
END IF;
END IF;
END PROCESS;
start_addr_o <= BEGIN_ADDRESS;
end_addr_o <= END_ADDRESS;
cmd_seed_o <= CMD_SEED_VALUE;
data_seed_o <= DATA_SEED_VALUE;
PROCESS (clk_i)
BEGIN
IF (clk_i'EVENT AND clk_i = '1') THEN
IF (rst_i = '1') THEN
syn1_vio_data_mode_value <= "011";
syn1_vio_addr_mode_value <= "011";
ELSIF (vio_modify_enable = '1') THEN
syn1_vio_data_mode_value <= vio_data_mode_value;
syn1_vio_addr_mode_value <= vio_addr_mode_value;
END IF;
END IF;
END PROCESS;
PROCESS (clk_i)
BEGIN
IF (clk_i'EVENT AND clk_i = '1') THEN
IF (rst_i = '1') THEN
data_mode_sel <= DATA_MODE; --"0101" ADDR_DATA_MODE;
addr_mode_sel <= "011";
ELSIF (vio_modify_enable = '1') THEN
data_mode_sel <= '0' & syn1_vio_data_mode_value(2 DOWNTO 0);
addr_mode_sel <= vio_addr_mode_value;
END IF;
END IF;
END PROCESS;
PROCESS (clk_i)
BEGIN
IF (clk_i'EVENT AND clk_i = '1') THEN
IF ((rst_i = '1') OR (FAMILY = "VIRTEX6")) THEN
fix_bl_value <= FIXED_BL_VALUE(5 DOWNTO 0);
ELSIF (vio_modify_enable = '1') THEN
fix_bl_value <= vio_fixed_bl_value;
END IF;
END IF;
END PROCESS;
PROCESS (clk_i)
BEGIN
IF (clk_i'EVENT AND clk_i = '1') THEN
IF (rst_i = '1' OR (FAMILY = "VIRTEX6")) THEN
IF (FAMILY = "VIRTEX6") THEN
bl_mode_sel <= FIXED_BL_MODE;
ELSE
bl_mode_sel <= PRBS_BL_MODE;
END IF;
ELSIF (vio_modify_enable = '1') THEN
bl_mode_sel <= vio_bl_mode_value;
END IF;
END IF;
END PROCESS;
data_mode_o <= data_mode_reg;
PROCESS (clk_i)
BEGIN
IF (clk_i'EVENT AND clk_i = '1') THEN
data_mode_reg <= data_mode_sel;
addr_mode_o <= addr_mode;
IF (syn1_vio_addr_mode_value = 0 AND vio_modify_enable = '1') THEN
bram_mode_enable <= '1';
ELSE
bram_mode_enable <= '0';
END IF;
END IF;
END PROCESS;
PROCESS (FIXED_BL_VALUE,fix_bl_value,bram_mode_enable,test_mem_instr_mode, current_state, mcb_init_done_reg, end_addr_reached, cmp_error, bl_mode_sel, addr_mode_sel, data_mode_reg,bl_mode_o_xhdl0)
BEGIN
load_seed_o <= '0';
IF (CMD_PATTERN = "CGEN_BRAM" or bram_mode_enable = '1') THEN
addr_mode <= (others => '0');
ELSE
addr_mode <= SEQUENTIAL_ADDR;
END IF;
IF (CMD_PATTERN = "CGEN_BRAM" or bram_mode_enable = '1') THEN
instr_mode_o <= (others => '0');
ELSE
instr_mode_o <= FIXED_INSTR_MODE;
END IF;
IF (CMD_PATTERN = "CGEN_BRAM" or bram_mode_enable = '1') THEN
bl_mode_o_xhdl0 <= (others => '0');
ELSE
bl_mode_o_xhdl0 <= FIXED_BL_MODE;
END IF;
-- data_mode1 <= WALKING1_DATA_MODE;
IF (FAMILY = "VIRTEX6") THEN
fixed_bl_o <= FIXED_BL_VALUE(5 downto 0); --"000010"; --2
-- PRBS mode
else if (data_mode_reg(2 downto 0) = "111" and FAMILY = "SPARTAN6") then
fixed_bl_o <= "000000";-- 64 Our current PRBS algorithm wants to maximize the range bl from 1 to 64.
else
fixed_bl_o <= fix_bl_value;
end if;
end if;
mode_load_o <= '0';
run_traffic <= '0';
next_state <= IDLE;
IF (PORT_MODE = "RD_MODE") THEN
fixed_instr_o <= RD_INSTR;
ELSIF (PORT_MODE = "WR_MODE" OR PORT_MODE = "BI_MODE") THEN
fixed_instr_o <= WR_INSTR;
END IF;
CASE current_state IS
WHEN IDLE =>
IF (mcb_init_done_reg = '1') THEN
IF (PORT_MODE = "WR_MODE" OR PORT_MODE = "BI_MODE") THEN
next_state <= INIT_MEM_WRITE;
mode_load_o <= '1';
run_traffic <= '0';
load_seed_o <= '1';
ELSIF (PORT_MODE = "RD_MODE" AND end_addr_reached = '1') THEN
next_state <= TEST_MEM;
mode_load_o <= '1';
run_traffic <= '1';
load_seed_o <= '1';
END IF;
ELSE
next_state <= IDLE;
run_traffic <= '0';
load_seed_o <= '0';
END IF;
WHEN INIT_MEM_WRITE =>
IF (end_addr_reached = '1' AND EYE_TEST = "FALSE") THEN
next_state <= TEST_MEM;
mode_load_o <= '1';
load_seed_o <= '1';
run_traffic <= '1';
ELSE
next_state <= INIT_MEM_WRITE;
run_traffic <= '1';
mode_load_o <= '0';
load_seed_o <= '0';
IF (EYE_TEST = "TRUE") THEN
addr_mode <= FIXED_ADDR;
ELSIF (CMD_PATTERN = "CGEN_BRAM" OR bram_mode_enable = '1') THEN
addr_mode <= "000";
ELSE
addr_mode <= SEQUENTIAL_ADDR;
END IF;
END IF;
WHEN INIT_MEM_READ =>
IF (end_addr_reached = '1') THEN
next_state <= TEST_MEM;
mode_load_o <= '1';
load_seed_o <= '1';
ELSE
next_state <= INIT_MEM_READ;
run_traffic <= '0';
mode_load_o <= '0';
load_seed_o <= '0';
END IF;
WHEN TEST_MEM =>
IF (cmp_error = '1') THEN
next_state <= CMP_ERROR1;
ELSE
next_state <= TEST_MEM;
END IF;
run_traffic <= '1';
IF (PORT_MODE = "BI_MODE" AND TST_MEM_INSTR_MODE = "FIXED_INSTR_W_MODE") THEN
fixed_instr_o <= WR_INSTR;
ELSIF (PORT_MODE = "BI_MODE" AND TST_MEM_INSTR_MODE = "FIXED_INSTR_R_MODE") THEN
fixed_instr_o <= RD_INSTR;
ELSIF (PORT_MODE = "RD_MODE") THEN
fixed_instr_o <= RD_INSTR;
ELSIF (PORT_MODE = "WR_MODE") THEN
fixed_instr_o <= WR_INSTR;
END IF;
if (FAMILY = "VIRTEX6") then
fixed_bl_o <= fix_bl_value; --"000010"; 2
else if ((data_mode_reg = "0111") and (FAMILY = "SPARTAN6")) then
fixed_bl_o <= "000000"; -- 64 Our current PRBS algorithm wants to maximize the range bl from 1 to 64.
else
fixed_bl_o <= fix_bl_value;
end if;
end if;
bl_mode_o_xhdl0 <= bl_mode_sel;
IF (bl_mode_o_xhdl0 = PRBS_BL_MODE) THEN
addr_mode <= PRBS_ADDR;
ELSE
addr_mode <= addr_mode_sel;
END IF;
IF (PORT_MODE = "BI_MODE") THEN
IF (CMD_PATTERN = "CGEN_BRAM" OR bram_mode_enable = '1') THEN
instr_mode_o <= BRAM_INSTR_MODE;
ELSE
instr_mode_o <= test_mem_instr_mode;
--R_RP_W_WP_REF_INSTR_MODE;--FIXED_INSTR_MODE;--R_W_INSTR_MODE;--R_RP_W_WP_INSTR_MODE;--R_W_INSTR_MODE;
--R_W_INSTR_MODE; --FIXED_INSTR_MODE;--
END IF;
ELSIF (PORT_MODE = "RD_MODE" OR PORT_MODE = "WR_MODE") THEN
instr_mode_o <= FIXED_INSTR_MODE;
END IF;
WHEN CMP_ERROR1 =>
next_state <= CMP_ERROR1;
bl_mode_o_xhdl0 <= bl_mode_sel;
fixed_instr_o <= RD_INSTR;
addr_mode <= SEQUENTIAL_ADDR;
IF (CMD_PATTERN = "CGEN_BRAM" OR bram_mode_enable = '1') THEN
instr_mode_o <= BRAM_INSTR_MODE;
ELSE
instr_mode_o <= test_mem_instr_mode;
--R_W_INSTR_MODE;--R_W_INSTR_MODE; --FIXED_INSTR_MODE;--
END IF;
run_traffic <= '1';
WHEN OTHERS =>
next_state <= IDLE;
END CASE;
END PROCESS;
END trans;
| lgpl-3.0 |
achan1989/In64 | FPGA/SD_card_test.srcs/sources_1/ip/mig_v3_92_0/ATLYS_DDR/example_design/rtl/mcb_soft_calibration.vhd | 9 | 92176 | --*****************************************************************************
-- (c) Copyright 2009 Xilinx, Inc. All rights reserved.
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-- CRITICAL APPLICATIONS
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-- safe, or for use in any application requiring fail-safe
-- performance, such as life-support or safety devices or
-- systems, Class III medical devices, nuclear facilities,
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-- Applications"). Customer assumes the sole risk and
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-- Applications, subject only to applicable laws and
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-- PART OF THIS FILE AT ALL TIMES.
--
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-- ____ ____
-- / /\/ /
-- /___/ \ / Vendor: Xilinx
-- \ \ \/ Version: %version
-- \ \ Application: MIG
-- / / Filename: mcb_soft_calibration.vhd
-- /___/ /\ Date Last Modified: $Date: 2011/06/02 07:17:26 $
-- \ \ / \ Date Created: Mon Feb 9 2009
-- \___\/\___\
--
--Device: Spartan6
--Design Name: DDR/DDR2/DDR3/LPDDR
--Purpose: Xilinx reference design for MCB Soft
-- Calibration
--Reference:
--
-- Revision: Date: Comment
-- 1.0: 2/06/09: Initial version for MIG wrapper.
-- 1.1: 2/09/09: moved Max_Value_Previous assignments to be completely inside CASE statement for next-state logic (needed to get it working
-- correctly)
-- 1.2: 2/12/09: Many other changes.
-- 1.3: 2/26/09: Removed section with Max_Value_pre and DQS_COUNT_PREVIOUS_pre, and instead added PREVIOUS_STATE reg and moved assignment to within
-- STATE
-- 1.4: 3/02/09: Removed comments out of sensitivity list of always block to mux SDI, SDO, CS, and ADD.Also added reg declaration for PREVIOUS_STATE
-- 1.5: 3/16/09: Added pll_lock port, and using it to gate reset. Changing RST (except input port) to RST_reg and gating it with pll_lock.
-- 1.6: 6/05/09: Added START_DYN_CAL_PRE with pulse on SYSRST; removed MCB_UIDQCOUNT.
-- 1.7: 6/24/09: Gave RZQ and ZIO each their own unique ADD and SDI nets
-- 2.6: 12/15/09: Changed STATE from 7-bit to 6-bit. Dropped (* FSM_ENCODING="BINARY" *) for STATE. Moved MCB_UICMDEN = 0 from OFF_RZQ_PTERM to
-- RST_DELAY.
-- Changed the "reset" always block so that RST_reg is always set to 1 when the PLL loses lock, and is now held in reset for at least
-- 16 clocks. Added PNSKEW option.
-- 2.7: 12/23/09: Added new states "SKEW" and "MULTIPLY_DIVIDE" to help with timing.
-- 2.8: 01/14/10: Added functionality to allow for SUSPEND. Changed MCB_SYSRST port from wire to reg.
-- 2.9: 02/01/10: More changes to SUSPEND and Reset logic to handle SUSPEND properly. Also - eliminated 2's comp DQS_COUNT_VIRTUAL, and replaced
-- with 8bit TARGET_DQS_DELAY which
-- will track most recnet Max_Value. Eliminated DQS_COUNT_PREVIOUS. Combined DQS_COUNT_INITIAL and DQS_DELAY into DQS_DELAY_INITIAL.
-- Changed DQS_COUNT* to DQS_DELAY*.
-- Changed MCB_SYSRST port back to wire (from reg).
-- 3.0: 02/10/10: Added count_inc and count_dec to add few (4) UI_CLK cycles latency to the INC and DEC signals(to deal with latency on UOREFRSHFLAG)
-- 3.1: 02/23/10: Registered the DONE_SOFTANDHARD_CAL for timing.
-- 3.2: 02/28/10: Corrected the WAIT_SELFREFRESH_EXIT_DQS_CAL logic;
-- 3.3: 03/02/10: Changed PNSKEW to default on (1'b1)
-- 3.4: 03/04/10: Recoded the RST_Reg logic.
-- 3.5: 03/05/10: Changed Result register to be 16-bits. Changed DQS_NUMERATOR/DENOMINATOR values to 3/8 (from 6/16)
-- 3.6 03/10/10: Improvements to Reset logic.
-- 3.7: 04/26/10: Added DDR2 Initialization fix to meet 400 ns wait as outlined in step d) of JEDEC DDR2 spec .
-- 3.8: 05/05/10: Added fixes for the CR# 559092 (updated Mult_Divide function) and 555416 (added IOB attribute to DONE_SOFTANDHARD_CAL).
-- 3.9: 05/24/10: Added 200us Wait logic to control CKE_Train. The 200us Wait counter assumes UI_CLK freq not higher than 100 MHz.
-- 3.10 10/22/10: Fixed PERFORM_START_DYN_CAL_AFTER_SELFREFRESH logic.
-- 3.11 2/14/11: Apply a different skkew for the P and N inputs for the differential LDQS and UDQS signals to provide more noise immunity.
-- 4.1 03/08/12: Fixed SELFREFRESH_MCB_REQ logic. It should not need depend on the SM STATE so that
-- MCB can come out of selfresh mode. SM requires refresh cycle to update the DQS value.
-- 4.2 05/10/12: All P/N terms of input and bidir memory pins are initialized with value of ZERO. TZQINIT_MAXCNT
-- are set to 8 for LPDDR,DDR and DDR2 interface .
-- Keep the UICMDEN in assertion state when SM is in RST_DELAY state so that MCB will not start doing
-- Premable detection until the second deassertion of MCB_SYSRST.
-- End Revision
--**********************************************************************************
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
USE ieee.numeric_std.all;
entity mcb_soft_calibration is
generic (
C_MEM_TZQINIT_MAXCNT : std_logic_vector(9 downto 0) := "1000000000"; -- DDR3 Minimum delay between resets
SKIP_IN_TERM_CAL : integer := 0; -- provides option to skip the input termination calibration
SKIP_DYNAMIC_CAL : integer := 0; -- provides option to skip the dynamic delay calibration
SKIP_DYN_IN_TERM : integer := 1; -- provides option to skip the input termination calibration
C_MC_CALIBRATION_MODE : string := "CALIBRATION"; -- if set to CALIBRATION will reset DQS IDELAY to DQS_NUMERATOR/DQS_DENOMINATOR local_param value
-- if set to NOCALIBRATION then defaults to hard cal blocks setting of C_MC_CALBRATION_DELAY
-- (Quarter, etc)
C_SIMULATION : string := "FALSE"; -- Tells us whether the design is being simulated or implemented
C_MEM_TYPE : string := "DDR"
);
port (
UI_CLK : in std_logic; -- main clock input for logic and IODRP CLK pins. At top level, this should also connect to IODRP2_MCB
-- CLK pins
RST : in std_logic; -- main system reset for both the Soft Calibration block - also will act as a passthrough to MCB's SYSRST
DONE_SOFTANDHARD_CAL : out std_logic; -- active high flag signals soft calibration of input delays is complete and MCB_UODONECAL is high (MCB
-- hard calib complete)
PLL_LOCK : in std_logic; -- Lock signal from PLL
SELFREFRESH_REQ : in std_logic;
SELFREFRESH_MCB_MODE : in std_logic;
SELFREFRESH_MCB_REQ : out std_logic;
SELFREFRESH_MODE : out std_logic;
IODRP_ADD : out std_logic; -- IODRP ADD port
IODRP_SDI : out std_logic; -- IODRP SDI port
RZQ_IN : in std_logic; -- RZQ pin from board - expected to have a 2*R resistor to ground
RZQ_IODRP_SDO : in std_logic; -- RZQ IODRP's SDO port
RZQ_IODRP_CS : out std_logic := '0'; -- RZQ IODRP's CS port
ZIO_IN : in std_logic; -- Z-stated IO pin - garanteed not to be driven externally
ZIO_IODRP_SDO : in std_logic; -- ZIO IODRP's SDO port
ZIO_IODRP_CS : out std_logic := '0'; -- ZIO IODRP's CS port
MCB_UIADD : out std_logic; -- to MCB's UIADD port
MCB_UISDI : out std_logic; -- to MCB's UISDI port
MCB_UOSDO : in std_logic; -- from MCB's UOSDO port (User output SDO)
MCB_UODONECAL : in std_logic; -- indicates when MCB hard calibration process is complete
MCB_UOREFRSHFLAG : in std_logic; -- high during refresh cycle and time when MCB is innactive
MCB_UICS : out std_logic; -- to MCB's UICS port (User Input CS)
MCB_UIDRPUPDATE : out std_logic := '1'; -- MCB's UIDRPUPDATE port (gets passed to IODRP2_MCB's MEMUPDATE port: this controls shadow latch used
-- during IODRP2_MCB writes). Currently just trasnparent
MCB_UIBROADCAST : out std_logic; -- only to MCB's UIBROADCAST port (User Input BROADCAST - gets passed to IODRP2_MCB's BKST port)
MCB_UIADDR : out std_logic_vector(4 downto 0) := "00000"; -- to MCB's UIADDR port (gets passed to IODRP2_MCB's AUXADDR port
MCB_UICMDEN : out std_logic := '1'; -- set to 1 to take control of UI interface - removes control from internal calib block
MCB_UIDONECAL : out std_logic := '0'; -- set to 0 to "tell" controller that it's still in a calibrate state
MCB_UIDQLOWERDEC : out std_logic ;
MCB_UIDQLOWERINC : out std_logic ;
MCB_UIDQUPPERDEC : out std_logic ;
MCB_UIDQUPPERINC : out std_logic ;
MCB_UILDQSDEC : out std_logic := '0';
MCB_UILDQSINC : out std_logic := '0';
MCB_UIREAD : out std_logic; -- enables read w/o writing by turning on a SDO->SDI loopback inside the IODRP2_MCBs (doesn't exist in
-- regular IODRP2). IODRPCTRLR_R_WB becomes don't-care.
MCB_UIUDQSDEC : out std_logic := '0';
MCB_UIUDQSINC : out std_logic := '0';
MCB_RECAL : out std_logic ; -- future hook to drive MCB's RECAL pin - initiates a hard re-calibration sequence when high
MCB_UICMD : out std_logic;
MCB_UICMDIN : out std_logic;
MCB_UIDQCOUNT : out std_logic_vector(3 downto 0);
MCB_UODATA : in std_logic_vector(7 downto 0);
MCB_UODATAVALID : in std_logic;
MCB_UOCMDREADY : in std_logic;
MCB_UO_CAL_START : in std_logic;
MCB_SYSRST : out std_logic; -- drives the MCB's SYSRST pin - the main reset for MCB
Max_Value : out std_logic_vector(7 downto 0);
CKE_Train : out std_logic
);
end entity mcb_soft_calibration;
architecture trans of mcb_soft_calibration is
constant IOI_DQ0 : std_logic_vector(4 downto 0) := ("0000" & '1');
constant IOI_DQ1 : std_logic_vector(4 downto 0) := ("0000" & '0');
constant IOI_DQ2 : std_logic_vector(4 downto 0) := ("0001" & '1');
constant IOI_DQ3 : std_logic_vector(4 downto 0) := ("0001" & '0');
constant IOI_DQ4 : std_logic_vector(4 downto 0) := ("0010" & '1');
constant IOI_DQ5 : std_logic_vector(4 downto 0) := ("0010" & '0');
constant IOI_DQ6 : std_logic_vector(4 downto 0) := ("0011" & '1');
constant IOI_DQ7 : std_logic_vector(4 downto 0) := ("0011" & '0');
constant IOI_DQ8 : std_logic_vector(4 downto 0) := ("0100" & '1');
constant IOI_DQ9 : std_logic_vector(4 downto 0) := ("0100" & '0');
constant IOI_DQ10 : std_logic_vector(4 downto 0) := ("0101" & '1');
constant IOI_DQ11 : std_logic_vector(4 downto 0) := ("0101" & '0');
constant IOI_DQ12 : std_logic_vector(4 downto 0) := ("0110" & '1');
constant IOI_DQ13 : std_logic_vector(4 downto 0) := ("0110" & '0');
constant IOI_DQ14 : std_logic_vector(4 downto 0) := ("0111" & '1');
constant IOI_DQ15 : std_logic_vector(4 downto 0) := ("0111" & '0');
constant IOI_UDM : std_logic_vector(4 downto 0) := ("1000" & '1');
constant IOI_LDM : std_logic_vector(4 downto 0) := ("1000" & '0');
constant IOI_CK_P : std_logic_vector(4 downto 0) := ("1001" & '1');
constant IOI_CK_N : std_logic_vector(4 downto 0) := ("1001" & '0');
constant IOI_RESET : std_logic_vector(4 downto 0) := ("1010" & '1');
constant IOI_A11 : std_logic_vector(4 downto 0) := ("1010" & '0');
constant IOI_WE : std_logic_vector(4 downto 0) := ("1011" & '1');
constant IOI_BA2 : std_logic_vector(4 downto 0) := ("1011" & '0');
constant IOI_BA0 : std_logic_vector(4 downto 0) := ("1100" & '1');
constant IOI_BA1 : std_logic_vector(4 downto 0) := ("1100" & '0');
constant IOI_RASN : std_logic_vector(4 downto 0) := ("1101" & '1');
constant IOI_CASN : std_logic_vector(4 downto 0) := ("1101" & '0');
constant IOI_UDQS_CLK : std_logic_vector(4 downto 0) := ("1110" & '1');
constant IOI_UDQS_PIN : std_logic_vector(4 downto 0) := ("1110" & '0');
constant IOI_LDQS_CLK : std_logic_vector(4 downto 0) := ("1111" & '1');
constant IOI_LDQS_PIN : std_logic_vector(4 downto 0) := ("1111" & '0');
constant START : std_logic_vector(5 downto 0) := "000000";
constant LOAD_RZQ_NTERM : std_logic_vector(5 downto 0) := "000001";
constant WAIT1 : std_logic_vector(5 downto 0) := "000010";
constant LOAD_RZQ_PTERM : std_logic_vector(5 downto 0) := "000011";
constant WAIT2 : std_logic_vector(5 downto 0) := "000100";
constant INC_PTERM : std_logic_vector(5 downto 0) := "000101";
constant MULTIPLY_DIVIDE : std_logic_vector(5 downto 0) := "000110";
constant LOAD_ZIO_PTERM : std_logic_vector(5 downto 0) := "000111";
constant WAIT3 : std_logic_vector(5 downto 0) := "001000";
constant LOAD_ZIO_NTERM : std_logic_vector(5 downto 0) := "001001";
constant WAIT4 : std_logic_vector(5 downto 0) := "001010";
constant INC_NTERM : std_logic_vector(5 downto 0) := "001011";
constant SKEW : std_logic_vector(5 downto 0) := "001100";
constant WAIT_FOR_START_BROADCAST : std_logic_vector(5 downto 0) := "001101";
constant BROADCAST_PTERM : std_logic_vector(5 downto 0) := "001110";
constant WAIT5 : std_logic_vector(5 downto 0) := "001111";
constant BROADCAST_NTERM : std_logic_vector(5 downto 0) := "010000";
constant WAIT6 : std_logic_vector(5 downto 0) := "010001";
constant LDQS_CLK_WRITE_P_TERM : std_logic_vector(5 downto 0) := "010010";
constant LDQS_CLK_P_TERM_WAIT : std_logic_vector(5 downto 0) := "010011";
constant LDQS_CLK_WRITE_N_TERM : std_logic_vector(5 downto 0) := "010100";
constant LDQS_CLK_N_TERM_WAIT : std_logic_vector(5 downto 0) := "010101";
constant LDQS_PIN_WRITE_P_TERM : std_logic_vector(5 downto 0) := "010110";
constant LDQS_PIN_P_TERM_WAIT : std_logic_vector(5 downto 0) := "010111";
constant LDQS_PIN_WRITE_N_TERM : std_logic_vector(5 downto 0) := "011000";
constant LDQS_PIN_N_TERM_WAIT : std_logic_vector(5 downto 0) := "011001";
constant UDQS_CLK_WRITE_P_TERM : std_logic_vector(5 downto 0) := "011010";
constant UDQS_CLK_P_TERM_WAIT : std_logic_vector(5 downto 0) := "011011";
constant UDQS_CLK_WRITE_N_TERM : std_logic_vector(5 downto 0) := "011100";
constant UDQS_CLK_N_TERM_WAIT : std_logic_vector(5 downto 0) := "011101";
constant UDQS_PIN_WRITE_P_TERM : std_logic_vector(5 downto 0) := "011110";
constant UDQS_PIN_P_TERM_WAIT : std_logic_vector(5 downto 0) := "011111";
constant UDQS_PIN_WRITE_N_TERM : std_logic_vector(5 downto 0) := "100000";
constant UDQS_PIN_N_TERM_WAIT : std_logic_vector(5 downto 0) := "100001";
constant OFF_RZQ_PTERM : std_logic_vector(5 downto 0) := "100010";
constant WAIT7 : std_logic_vector(5 downto 0) := "100011";
constant OFF_ZIO_NTERM : std_logic_vector(5 downto 0) := "100100";
constant WAIT8 : std_logic_vector(5 downto 0) := "100101";
constant RST_DELAY : std_logic_vector(5 downto 0) := "100110";
constant START_DYN_CAL_PRE : std_logic_vector(5 downto 0) := "100111";
constant WAIT_FOR_UODONE : std_logic_vector(5 downto 0) := "101000";
constant LDQS_WRITE_POS_INDELAY : std_logic_vector(5 downto 0) := "101001";
constant LDQS_WAIT1 : std_logic_vector(5 downto 0) := "101010";
constant LDQS_WRITE_NEG_INDELAY : std_logic_vector(5 downto 0) := "101011";
constant LDQS_WAIT2 : std_logic_vector(5 downto 0) := "101100";
constant UDQS_WRITE_POS_INDELAY : std_logic_vector(5 downto 0) := "101101";
constant UDQS_WAIT1 : std_logic_vector(5 downto 0) := "101110";
constant UDQS_WRITE_NEG_INDELAY : std_logic_vector(5 downto 0) := "101111";
constant UDQS_WAIT2 : std_logic_vector(5 downto 0) := "110000";
constant START_DYN_CAL : std_logic_vector(5 downto 0) := "110001";
constant WRITE_CALIBRATE : std_logic_vector(5 downto 0) := "110010";
constant WAIT9 : std_logic_vector(5 downto 0) := "110011";
constant READ_MAX_VALUE : std_logic_vector(5 downto 0) := "110100";
constant WAIT10 : std_logic_vector(5 downto 0) := "110101";
constant ANALYZE_MAX_VALUE : std_logic_vector(5 downto 0) := "110110";
constant FIRST_DYN_CAL : std_logic_vector(5 downto 0) := "110111";
constant INCREMENT : std_logic_vector(5 downto 0) := "111000";
constant DECREMENT : std_logic_vector(5 downto 0) := "111001";
constant DONE : std_logic_vector(5 downto 0) := "111010";
--constant INCREMENT_TA : std_logic_vector(5 downto 0) := "111011";
constant RZQ : std_logic_vector(1 downto 0) := "00";
constant ZIO : std_logic_vector(1 downto 0) := "01";
constant MCB_PORT : std_logic_vector(1 downto 0) := "11";
constant WRITE_MODE : std_logic := '0';
constant READ_MODE : std_logic := '1';
-- IOI Registers
constant NoOp : std_logic_vector(7 downto 0) := "00000000";
constant DelayControl : std_logic_vector(7 downto 0) := "00000001";
constant PosEdgeInDly : std_logic_vector(7 downto 0) := "00000010";
constant NegEdgeInDly : std_logic_vector(7 downto 0) := "00000011";
constant PosEdgeOutDly : std_logic_vector(7 downto 0) := "00000100";
constant NegEdgeOutDly : std_logic_vector(7 downto 0) := "00000101";
constant MiscCtl1 : std_logic_vector(7 downto 0) := "00000110";
constant MiscCtl2 : std_logic_vector(7 downto 0) := "00000111";
constant MaxValue : std_logic_vector(7 downto 0) := "00001000";
-- IOB Registers
constant PDrive : std_logic_vector(7 downto 0) := "10000000";
constant PTerm : std_logic_vector(7 downto 0) := "10000001";
constant NDrive : std_logic_vector(7 downto 0) := "10000010";
constant NTerm : std_logic_vector(7 downto 0) := "10000011";
constant SlewRateCtl : std_logic_vector(7 downto 0) := "10000100";
constant LVDSControl : std_logic_vector(7 downto 0) := "10000101";
constant MiscControl : std_logic_vector(7 downto 0) := "10000110";
constant InputControl : std_logic_vector(7 downto 0) := "10000111";
constant TestReadback : std_logic_vector(7 downto 0) := "10001000";
-- No multi/divide is required when a 55 ohm resister is used on RZQ
-- localparam MULT = 1;
-- localparam DIV = 1;
-- use 7/4 scaling factor when the 100 ohm RZQ is used
constant MULT : integer := 7;
constant DIV : integer := 4;
constant PNSKEW : std_logic := '1'; -- Default is 1'b1. Change to 1'b0 if PSKEW and NSKEW are not required
constant PNSKEWDQS : std_logic := '1';
constant MULT_S : integer := 9;
constant DIV_S : integer := 8;
constant MULT_W : integer := 7;
constant DIV_W : integer := 8;
constant DQS_NUMERATOR : integer := 3;
constant DQS_DENOMINATOR : integer := 8;
constant INCDEC_THRESHOLD : std_logic_vector(7 downto 0) := X"03";
-- parameter for the threshold which triggers an inc/dec to occur. 2 for half, 4 for quarter,
-- 3 for three eighths
constant RST_CNT : std_logic_vector(9 downto 0) := "0000010000";
constant IN_TERM_PASS : std_logic := '0';
constant DYN_CAL_PASS : std_logic := '1';
function TZQINIT_MAXCNT_W return std_logic_vector is
variable temp : std_logic_vector(9 downto 0) := (others=>'0');
begin
if (C_MEM_TYPE = "DDR3") then
temp := C_MEM_TZQINIT_MAXCNT + RST_CNT;
else
temp := 8 + RST_CNT;
end if;
return temp(9 downto 0);
end function;
constant TZQINIT_MAXCNT : std_logic_vector(9 downto 0) := TZQINIT_MAXCNT_W;
component iodrp_mcb_controller is
port (
memcell_address : in std_logic_vector(7 downto 0);
write_data : in std_logic_vector(7 downto 0);
read_data : out std_logic_vector(7 downto 0);
rd_not_write : in std_logic;
cmd_valid : in std_logic;
rdy_busy_n : out std_logic;
use_broadcast : in std_logic;
drp_ioi_addr : in std_logic_vector(4 downto 0);
sync_rst : in std_logic;
DRP_CLK : in std_logic;
DRP_CS : out std_logic;
DRP_SDI : out std_logic;
DRP_ADD : out std_logic;
DRP_BKST : out std_logic;
DRP_SDO : in std_logic;
MCB_UIREAD : out std_logic
);
end component;
component iodrp_controller is
port (
memcell_address : in std_logic_vector(7 downto 0);
write_data : in std_logic_vector(7 downto 0);
read_data : out std_logic_vector(7 downto 0);
rd_not_write : in std_logic;
cmd_valid : in std_logic;
rdy_busy_n : out std_logic;
use_broadcast : in std_logic;
sync_rst : in std_logic;
DRP_CLK : in std_logic;
DRP_CS : out std_logic;
DRP_SDI : out std_logic;
DRP_ADD : out std_logic;
DRP_BKST : out std_logic;
DRP_SDO : in std_logic
);
end component;
signal P_Term : std_logic_vector(5 downto 0) := "000000";
signal N_Term : std_logic_vector(6 downto 0) := "0000000";
signal P_Term_s : std_logic_vector(5 downto 0) := "000000";
signal N_Term_s : std_logic_vector(6 downto 0) := "0000000";
signal P_Term_w : std_logic_vector(5 downto 0) := "000000";
signal N_Term_w : std_logic_vector(6 downto 0) := "0000000";
signal P_Term_Prev : std_logic_vector(5 downto 0) := "000000";
signal N_Term_Prev : std_logic_vector(6 downto 0) := "0000000";
signal STATE : std_logic_vector(5 downto 0);
signal IODRPCTRLR_MEMCELL_ADDR : std_logic_vector(7 downto 0);
signal IODRPCTRLR_WRITE_DATA : std_logic_vector(7 downto 0);
signal Active_IODRP : std_logic_vector(1 downto 0);
signal IODRPCTRLR_R_WB : std_logic := '0';
signal IODRPCTRLR_CMD_VALID : std_logic := '0';
signal IODRPCTRLR_USE_BKST : std_logic := '0';
signal MCB_CMD_VALID : std_logic := '0';
signal MCB_USE_BKST : std_logic := '0';
signal Pre_SYSRST : std_logic := '1'; -- internally generated reset which will OR with RST input to drive MCB's
-- SYSRST pin (MCB_SYSRST)
signal IODRP_SDO : std_logic;
signal Max_Value_Previous : std_logic_vector(7 downto 0) := "00000000";
signal count : std_logic_vector(5 downto 0) := "000000"; -- counter for adding 18 extra clock cycles after setting Calibrate bit
signal counter_en : std_logic := '0'; -- counter enable for "count"
signal First_Dyn_Cal_Done : std_logic := '0'; -- flag - high after the very first dynamic calibration is done
signal START_BROADCAST : std_logic ; -- Trigger to start Broadcast to IODRP2_MCBs to set Input Impedance -
-- state machine will wait for this to be high
signal DQS_DELAY_INITIAL : std_logic_vector(7 downto 0) := "00000000";
signal DQS_DELAY : std_logic_vector(7 downto 0); -- contains the latest values written to LDQS and UDQS Input Delays
signal TARGET_DQS_DELAY : std_logic_vector(7 downto 0); -- used to track the target for DQS input delays - only gets updated if
-- the Max Value changes by more than the threshold
signal counter_inc : std_logic_vector(7 downto 0); -- used to delay Inc signal by several ui_clk cycles (to deal with
-- latency on UOREFRSHFLAG)
signal counter_dec : std_logic_vector(7 downto 0); -- used to delay Dec signal by several ui_clk cycles (to deal with
-- latency on UOREFRSHFLAG)
signal IODRPCTRLR_READ_DATA : std_logic_vector(7 downto 0);
signal IODRPCTRLR_RDY_BUSY_N : std_logic;
signal IODRP_CS : std_logic;
signal MCB_READ_DATA : std_logic_vector(7 downto 0);
signal RST_reg : std_logic;
signal Block_Reset : std_logic;
signal MCB_UODATAVALID_U : std_logic;
signal Inc_Dec_REFRSH_Flag : std_logic_vector(2 downto 0); -- 3-bit flag to show:Inc is needed, Dec needed, refresh cycle taking place
signal Max_Value_Delta_Up : std_logic_vector(7 downto 0); -- tracks amount latest Max Value has gone up from previous Max Value read
signal Half_MV_DU : std_logic_vector(7 downto 0); -- half of Max_Value_Delta_Up
signal Max_Value_Delta_Dn : std_logic_vector(7 downto 0); -- tracks amount latest Max Value has gone down from previous Max Value read
signal Half_MV_DD : std_logic_vector(7 downto 0); -- half of Max_Value_Delta_Dn
signal RstCounter : std_logic_vector(9 downto 0) := (others => '0');
signal rst_tmp : std_logic;
signal LastPass_DynCal : std_logic;
signal First_In_Term_Done : std_logic;
signal Inc_Flag : std_logic; -- flag to increment Dynamic Delay
signal Dec_Flag : std_logic; -- flag to decrement Dynamic Delay
signal CALMODE_EQ_CALIBRATION : std_logic; -- will calculate and set the DQS input delays if C_MC_CALIBRATION_MODE
-- parameter = "CALIBRATION"
signal DQS_DELAY_LOWER_LIMIT : std_logic_vector(7 downto 0); -- Lower limit for DQS input delays
signal DQS_DELAY_UPPER_LIMIT : std_logic_vector(7 downto 0); -- Upper limit for DQS input delays
signal SKIP_DYN_IN_TERMINATION : std_logic; -- wire to allow skipping dynamic input termination if either the
-- one-time or dynamic parameters are 1
signal SKIP_DYNAMIC_DQS_CAL : std_logic; -- wire allowing skipping dynamic DQS delay calibration if either
-- SKIP_DYNIMIC_CAL=1, or if C_MC_CALIBRATION_MODE=NOCALIBRATION
signal Quarter_Max_Value : std_logic_vector(7 downto 0);
signal Half_Max_Value : std_logic_vector(7 downto 0);
signal PLL_LOCK_R1 : std_logic;
signal PLL_LOCK_R2 : std_logic;
signal MCB_RDY_BUSY_N : std_logic;
signal SELFREFRESH_REQ_R1 : std_logic;
signal SELFREFRESH_REQ_R2 : std_logic;
signal SELFREFRESH_REQ_R3 : std_logic;
signal SELFREFRESH_MCB_MODE_R1 : std_logic;
signal SELFREFRESH_MCB_MODE_R2 : std_logic;
signal SELFREFRESH_MCB_MODE_R3 : std_logic;
signal WAIT_SELFREFRESH_EXIT_DQS_CAL : std_logic;
signal PERFORM_START_DYN_CAL_AFTER_SELFREFRESH : std_logic;
signal START_DYN_CAL_STATE_R1 : std_logic;
signal PERFORM_START_DYN_CAL_AFTER_SELFREFRESH_R1 : std_logic;
-- Declare intermediate signals for referenced outputs
signal IODRP_ADD_xilinx0 : std_logic;
signal IODRP_SDI_xilinx1 : std_logic;
signal MCB_UIADD_xilinx2 : std_logic;
signal MCB_UISDI_xilinx11 : std_logic;
signal MCB_UICS_xilinx6 : std_logic;
signal MCB_UIBROADCAST_xilinx4 : std_logic;
signal MCB_UIADDR_int : std_logic_vector(4 downto 0);
signal MCB_UIDONECAL_xilinx7 : std_logic;
signal MCB_UIREAD_xilinx10 : std_logic;
signal SELFREFRESH_MODE_xilinx11 : std_logic;
signal Max_Value_int : std_logic_vector(7 downto 0);
signal Rst_condition1 : std_logic;
--signal Rst_condition2 : std_logic;
signal non_violating_rst : std_logic;
signal WAIT_200us_COUNTER : std_logic_vector(15 downto 0);
signal WaitTimer : std_logic_vector(7 downto 0);
signal WarmEnough : std_logic;
signal WaitCountEnable : std_logic;
signal State_Start_DynCal_R1 : std_logic;
signal State_Start_DynCal : std_logic;
signal pre_sysrst_minpulse_width_ok : std_logic;
signal pre_sysrst_cnt : std_logic_vector(3 downto 0);
-- This function multiplies by a constant MULT and then divides by the DIV constant
function Mult_Divide (Input : std_logic_vector(7 downto 0); MULT : integer ; DIV : integer ) return std_logic_vector is
variable Result : integer := 0;
variable temp : std_logic_vector(14 downto 0) := "000000000000000";
begin
for count in 0 to (MULT-1) loop
temp := temp + ("0000000" & Input);
end loop;
Result := (to_integer(unsigned(temp))) / (DIV);
temp := std_logic_vector(to_unsigned(Result,15));
return temp(7 downto 0);
end function Mult_Divide;
attribute syn_preserve : boolean;
attribute syn_preserve of P_Term : signal is TRUE;
attribute syn_preserve of N_Term : signal is TRUE;
attribute syn_preserve of P_Term_s : signal is TRUE;
attribute syn_preserve of N_Term_s : signal is TRUE;
attribute syn_preserve of P_Term_w : signal is TRUE;
attribute syn_preserve of N_Term_w : signal is TRUE;
attribute syn_preserve of P_Term_Prev : signal is TRUE;
attribute syn_preserve of N_Term_Prev : signal is TRUE;
attribute syn_preserve of IODRPCTRLR_MEMCELL_ADDR : signal is TRUE;
attribute syn_preserve of IODRPCTRLR_WRITE_DATA : signal is TRUE;
attribute syn_preserve of Max_Value_Previous : signal is TRUE;
attribute syn_preserve of DQS_DELAY_INITIAL : signal is TRUE;
attribute iob : string;
attribute iob of DONE_SOFTANDHARD_CAL : signal is "FALSE";
begin
-- move the default assignment here to make FORMALITY happy.
START_BROADCAST <= '1';
MCB_RECAL <= '0';
MCB_UIDQLOWERDEC <= '0';
MCB_UIADDR <= MCB_UIADDR_int;
MCB_UIDQLOWERINC <= '0';
MCB_UIDQUPPERDEC <= '0';
MCB_UIDQUPPERINC <= '0';
Max_Value <= Max_Value_int;
-- Drive referenced outputs
IODRP_ADD <= IODRP_ADD_xilinx0;
IODRP_SDI <= IODRP_SDI_xilinx1;
MCB_UIADD <= MCB_UIADD_xilinx2;
MCB_UISDI <= MCB_UISDI_xilinx11;
MCB_UICS <= MCB_UICS_xilinx6;
MCB_UIBROADCAST <= MCB_UIBROADCAST_xilinx4;
MCB_UIDONECAL <= MCB_UIDONECAL_xilinx7;
MCB_UIREAD <= MCB_UIREAD_xilinx10;
SELFREFRESH_MODE <= SELFREFRESH_MODE_xilinx11;
Inc_Dec_REFRSH_Flag <= (Inc_Flag & Dec_Flag & MCB_UOREFRSHFLAG);
Max_Value_Delta_Up <= Max_Value_int - Max_Value_Previous;
Half_MV_DU <= ('0' & Max_Value_Delta_Up(7 downto 1));
Max_Value_Delta_Dn <= Max_Value_Previous - Max_Value_int;
Half_MV_DD <= ('0' & Max_Value_Delta_Dn(7 downto 1));
CALMODE_EQ_CALIBRATION <= '1' when (C_MC_CALIBRATION_MODE = "CALIBRATION") else '0'; -- will calculate and set the DQS input delays if = 1'b1
Half_Max_Value <= ('0' & Max_Value_int(7 downto 1));
Quarter_Max_Value <= ("00" & Max_Value_int(7 downto 2));
DQS_DELAY_LOWER_LIMIT <= Quarter_Max_Value; -- limit for DQS_DELAY for decrements; could optionally be assigned to any 8-bit hex value here
DQS_DELAY_UPPER_LIMIT <= Half_Max_Value; -- limit for DQS_DELAY for increments; could optionally be assigned to any 8-bit hex value here
SKIP_DYN_IN_TERMINATION <= '1' when ((SKIP_DYN_IN_TERM = 1) or (SKIP_IN_TERM_CAL = 1)) else '0';
-- skip dynamic input termination if either the one-time or dynamic parameters are 1
SKIP_DYNAMIC_DQS_CAL <= '1' when ((CALMODE_EQ_CALIBRATION = '0') or (SKIP_DYNAMIC_CAL = 1)) else '0';
-- skip dynamic DQS delay calibration if either SKIP_DYNAMIC_CAL=1, or if C_MC_CALIBRATION_MODE=NOCALIBRATION
process (UI_CLK)
begin
if (UI_CLK'event and UI_CLK = '1') then
if ((DQS_DELAY_INITIAL /= X"00") or (STATE = DONE)) then
DONE_SOFTANDHARD_CAL <= MCB_UODONECAL; -- high when either DQS input delays initialized, or STATE=DONE and UODONECAL high
else
DONE_SOFTANDHARD_CAL <= '0';
end if;
end if;
end process;
iodrp_controller_inst : iodrp_controller
port map (
memcell_address => IODRPCTRLR_MEMCELL_ADDR,
write_data => IODRPCTRLR_WRITE_DATA,
read_data => IODRPCTRLR_READ_DATA,
rd_not_write => IODRPCTRLR_R_WB,
cmd_valid => IODRPCTRLR_CMD_VALID,
rdy_busy_n => IODRPCTRLR_RDY_BUSY_N,
use_broadcast => '0',
sync_rst => RST_reg,
DRP_CLK => UI_CLK,
DRP_CS => IODRP_CS,
DRP_SDI => IODRP_SDI_xilinx1,
DRP_ADD => IODRP_ADD_xilinx0,
DRP_SDO => IODRP_SDO,
DRP_BKST => open
);
iodrp_mcb_controller_inst : iodrp_mcb_controller
port map (
memcell_address => IODRPCTRLR_MEMCELL_ADDR,
write_data => IODRPCTRLR_WRITE_DATA,
read_data => MCB_READ_DATA,
rd_not_write => IODRPCTRLR_R_WB,
cmd_valid => MCB_CMD_VALID,
rdy_busy_n => MCB_RDY_BUSY_N,
use_broadcast => MCB_USE_BKST,
drp_ioi_addr => MCB_UIADDR_int,
sync_rst => RST_reg,
DRP_CLK => UI_CLK,
DRP_CS => MCB_UICS_xilinx6,
DRP_SDI => MCB_UISDI_xilinx11,
DRP_ADD => MCB_UIADD_xilinx2,
DRP_BKST => MCB_UIBROADCAST_xilinx4,
DRP_SDO => MCB_UOSDO,
MCB_UIREAD => MCB_UIREAD_xilinx10
);
process (UI_CLK, RST) begin
if (RST = '1') then
if (C_SIMULATION = "TRUE") then
WAIT_200us_COUNTER <= X"7FF0";
else
WAIT_200us_COUNTER <= (others => '0');
end if;
elsif (UI_CLK'event and UI_CLK = '1') then
if (WAIT_200us_COUNTER(15) = '1') then
WAIT_200us_COUNTER <= WAIT_200us_COUNTER;
else
WAIT_200us_COUNTER <= WAIT_200us_COUNTER + '1';
end if;
end if;
end process;
-- init_sequence_skip: if (C_SIMULATION = "TRUE") generate
-- WAIT_200us_COUNTER <= X"FFFF";
-- process
-- begin
-- report "The 200 us wait period required before CKE goes active has been skipped in Simulation";
-- wait;
-- end process;
-- end generate;
gen_CKE_Train_a: if (C_MEM_TYPE = "DDR2") generate
process (UI_CLK, RST) begin
if (RST = '1') then
CKE_Train <= '0';
elsif (UI_CLK'event and UI_CLK = '1') then
if (STATE = WAIT_FOR_UODONE and MCB_UODONECAL = '1') then
CKE_Train <= '0';
elsif (WAIT_200us_COUNTER(15) = '1' and MCB_UODONECAL = '0') then
CKE_Train <= '1';
else
CKE_Train <= '0';
end if;
end if;
end process;
end generate ;
gen_CKE_Train_b: if (not(C_MEM_TYPE = "DDR2")) generate
process (UI_CLK) begin
if (UI_CLK'event and UI_CLK = '1') then
CKE_Train <= '0';
end if;
end process;
end generate ;
--********************************************
-- PLL_LOCK and RST signals
--********************************************
--MCB_SYSRST <= Pre_SYSRST or RST_reg; -- Pre_SYSRST is generated from the STATE state machine, and is OR'd with RST_reg input to drive MCB's
-- SYSRST pin (MCB_SYSRST)
rst_tmp <= not(SELFREFRESH_MODE_xilinx11) and not(PLL_LOCK_R2); -- rst_tmp becomes 1 if you lose Lock and the device is not in SUSPEND
process (UI_CLK, RST) begin
if (RST = '1') then
--Block_Reset <= '0';
--RstCounter <= (others => '0');
--elsif (UI_CLK'event and UI_CLK = '1') then
-- if (rst_tmp = '1') then -- this is to deal with not allowing the user-reset "RST" to violate TZQINIT_MAXCNT (min time between resets to DDR3)
Block_Reset <= '0';
RstCounter <= (others => '0');
elsif (UI_CLK'event and UI_CLK = '1') then
Block_Reset <= '0'; -- default to allow STATE to move out of RST_DELAY state
if (Pre_SYSRST = '1') then
RstCounter <= RST_CNT; -- whenever STATE wants to reset the MCB, set RstCounter to h10
else
if (RstCounter < TZQINIT_MAXCNT) then -- if RstCounter is less than d512 than this will execute
Block_Reset <= '1'; -- STATE won't exit RST_DELAY state
RstCounter <= RstCounter + "1"; -- and Rst_Counter increments
end if;
end if;
end if;
--end if;
end process;
-- Rst_contidtion1 is to make sure RESET will not happen again within TZQINIT_MAXCNT
non_violating_rst <= RST and Rst_condition1;
MCB_SYSRST <= Pre_SYSRST;
process (UI_CLK) begin
if (UI_CLK'event and UI_CLK = '1') then
if (RstCounter >= TZQINIT_MAXCNT) then
Rst_condition1 <= '1';
else
Rst_condition1 <= '0';
end if;
end if;
end process;
-- -- non_violating_rst asserts whenever (system-level reset) RST is asserted but must be after TZQINIT_MAXCNT is reached (min-time between resets for DDR3)
-- -- After power stablizes, we will hold MCB in reset state for at least 200us before beginning initialization process.
-- -- If the PLL loses lock during normal operation, no ui_clk will be present because mcb_drp_clk is from a BUFGCE which
-- is gated by pll's lock signal. When the PLL locks again, the RST_reg stays asserted for at least 200 us which
-- will cause MCB to reset and reinitialize the memory afterwards.
-- -- During SUSPEND operation, the PLL will lose lock but non_violating_rst remains low (de-asserted) and WAIT_200us_COUNTER stays at
-- its terminal count. The PLL_LOCK input does not come direct from PLL, rather it is driven by gated_pll_lock from mcb_raw_wrapper module
-- The gated_pll_lock in the mcb_raw_wrapper does not de-assert during SUSPEND operation, hence PLL_LOCK will not de-assert, and the soft calibration
-- state machine will not reset during SUSPEND.
-- -- RST_reg is the control signal that resets the mcb_soft_calibration's State Machine. The MCB_SYSRST is now equal to
-- Pre_SYSRST. When State Machine is performing "INPUT Termination Calibration", it holds the MCB in reset by assertign MCB_SYSRST.
-- It will deassert the MCB_SYSRST so that it can grab the bus to broadcast the P and N term value to all of the DQ pins. Once the calibrated INPUT
-- termination is set, the State Machine will issue another short MCB_SYSRST so that MCB will use the tuned input termination during DQS preamble calibration.
--process (UI_CLK) begin
-- if (UI_CLK'event and UI_CLK = '1') then
--
-- if (RstCounter < RST_CNT) then
-- Rst_condition2 <= '1';
-- else
-- Rst_condition2 <= '0';
-- end if;
-- end if;
--end process;
process (UI_CLK, non_violating_rst) begin
if (non_violating_rst = '1') then
RST_reg <= '1'; -- STATE and MCB_SYSRST will both be reset if you lose lock when the device is not in SUSPEND
elsif (UI_CLK'event and UI_CLK = '1') then
if (WAIT_200us_COUNTER(15) = '0') then
RST_reg <= '1';
else
--RST_reg <= Rst_condition2 or rst_tmp; -- insures RST_reg is at least h10 pulses long
RST_reg <= rst_tmp; -- insures RST_reg is at least h10 pulses long
end if;
end if;
end process;
--*************************************************************
-- Stretching the pre_sysrst to satisfy the minimum pulse width
--*************************************************************
process (UI_CLK) begin
if (UI_CLK'event and UI_CLK = '1') then
if (STATE = START_DYN_CAL_PRE) then
pre_sysrst_cnt <= pre_sysrst_cnt + '1';
else
pre_sysrst_cnt <= (others=>'0');
end if;
end if;
end process;
pre_sysrst_minpulse_width_ok <= pre_sysrst_cnt(3);
--********************************************
-- SUSPEND Logic
--********************************************
process (UI_CLK,RST)
begin
if (RST = '1') then
SELFREFRESH_MCB_MODE_R1 <= '0';
SELFREFRESH_MCB_MODE_R2 <= '0';
SELFREFRESH_MCB_MODE_R3 <= '0';
SELFREFRESH_REQ_R1 <= '0';
SELFREFRESH_REQ_R2 <= '0';
SELFREFRESH_REQ_R3 <= '0';
PLL_LOCK_R1 <= '0';
PLL_LOCK_R2 <= '0';
elsif (UI_CLK'event and UI_CLK = '1') then
-- SELFREFRESH_MCB_MODE is clocked by sysclk_2x_180
SELFREFRESH_MCB_MODE_R1 <= SELFREFRESH_MCB_MODE;
SELFREFRESH_MCB_MODE_R2 <= SELFREFRESH_MCB_MODE_R1;
SELFREFRESH_MCB_MODE_R3 <= SELFREFRESH_MCB_MODE_R2;
-- SELFREFRESH_REQ is clocked by user's application clock
SELFREFRESH_REQ_R1 <= SELFREFRESH_REQ;
SELFREFRESH_REQ_R2 <= SELFREFRESH_REQ_R1;
SELFREFRESH_REQ_R3 <= SELFREFRESH_REQ_R2;
PLL_LOCK_R1 <= PLL_LOCK;
PLL_LOCK_R2 <= PLL_LOCK_R1;
end if;
end process;
-- SELFREFRESH should only be deasserted after PLL_LOCK is asserted.
-- This is to make sure MCB get a locked sys_2x_clk before exiting
-- SELFREFRESH mode.
process (UI_CLK)
begin
if (UI_CLK'event and UI_CLK = '1') then
if (RST = '1') then
SELFREFRESH_MCB_REQ <= '0';
--elsif ((PLL_LOCK_R2 = '1') and (SELFREFRESH_REQ_R3 = '0') and (STATE = START_DYN_CAL)) then
elsif ((PLL_LOCK_R2 = '1') and (SELFREFRESH_REQ_R3 = '0')) then
SELFREFRESH_MCB_REQ <= '0';
elsif ((STATE = START_DYN_CAL) and (SELFREFRESH_REQ_R3 = '1')) then
SELFREFRESH_MCB_REQ <= '1';
end if;
end if;
end process;
process (UI_CLK)
begin
if (UI_CLK'event and UI_CLK = '1') then
if (RST = '1') then
WAIT_SELFREFRESH_EXIT_DQS_CAL <= '0';
elsif ((SELFREFRESH_MCB_MODE_R2 = '1') and (SELFREFRESH_MCB_MODE_R3 = '0')) then
WAIT_SELFREFRESH_EXIT_DQS_CAL <= '1';
elsif ((WAIT_SELFREFRESH_EXIT_DQS_CAL = '1') and (SELFREFRESH_REQ_R3 = '0') and (PERFORM_START_DYN_CAL_AFTER_SELFREFRESH = '1')) then
-- START_DYN_CAL is next state
WAIT_SELFREFRESH_EXIT_DQS_CAL <= '0';
end if;
end if;
end process;
-- Need to detect when SM entering START_DYN_CAL
process (UI_CLK)
begin
if (UI_CLK'event and UI_CLK = '1') then
if (RST = '1') then
PERFORM_START_DYN_CAL_AFTER_SELFREFRESH <= '0';
START_DYN_CAL_STATE_R1 <= '0';
else
-- register PERFORM_START_DYN_CAL_AFTER_SELFREFRESH to detect end of cycle
PERFORM_START_DYN_CAL_AFTER_SELFREFRESH_R1 <= PERFORM_START_DYN_CAL_AFTER_SELFREFRESH;
if (STATE = START_DYN_CAL) then
START_DYN_CAL_STATE_R1 <= '1';
else
START_DYN_CAL_STATE_R1 <= '0';
end if;
if ((WAIT_SELFREFRESH_EXIT_DQS_CAL = '1') and (STATE /= START_DYN_CAL) and (START_DYN_CAL_STATE_R1 = '1')) then
PERFORM_START_DYN_CAL_AFTER_SELFREFRESH <= '1';
elsif ((STATE = START_DYN_CAL) and (SELFREFRESH_MCB_MODE_R3 = '0')) then
PERFORM_START_DYN_CAL_AFTER_SELFREFRESH <= '0';
end if;
end if;
end if;
end process;
-- SELFREFRESH_MCB_MODE deasserted status is hold off
-- until Soft_Calib has at least done one loop of DQS update.
-- New logic WarmeEnough is added to make sure PLL_Lock is lockec and all IOs stable before
-- deassert the status of MCB's SELFREFRESH_MODE. This is to ensure all IOs are stable before
-- user logic sending new commands to MCB.
process (UI_CLK)
begin
if (UI_CLK'event and UI_CLK = '1') then
if (RST = '1') then
SELFREFRESH_MODE_xilinx11 <= '0';
elsif (SELFREFRESH_MCB_MODE_R2 = '1') then
SELFREFRESH_MODE_xilinx11 <= '1';
elsif (WarmEnough = '1') then
SELFREFRESH_MODE_xilinx11 <= '0';
end if;
end if;
end process;
process (UI_CLK)
begin
if (UI_CLK'event and UI_CLK = '1') then
if (RST = '1') then
WaitCountEnable <= '0';
elsif (SELFREFRESH_REQ_R2 = '0' and SELFREFRESH_REQ_R1 = '1') then
WaitCountEnable <= '0';
elsif ((PERFORM_START_DYN_CAL_AFTER_SELFREFRESH = '0') and (PERFORM_START_DYN_CAL_AFTER_SELFREFRESH_R1 = '1')) then
WaitCountEnable <= '1';
else
WaitCountEnable <= WaitCountEnable;
end if;
end if;
end process;
process (UI_CLK)
begin
if (UI_CLK'event and UI_CLK = '1') then
if (RST = '1') then
State_Start_DynCal <= '0';
elsif (STATE = START_DYN_CAL) then
State_Start_DynCal <= '1';
else
State_Start_DynCal <= '0';
end if;
end if;
end process;
process (UI_CLK)
begin
if (UI_CLK'event and UI_CLK = '1') then
if (RST = '1') then
State_Start_DynCal_R1 <= '0';
else
State_Start_DynCal_R1 <= State_Start_DynCal;
end if;
end if;
end process;
process (UI_CLK)
begin
if (UI_CLK'event and UI_CLK = '1') then
if (RST = '1') then
WaitTimer <= (others => '0');
WarmEnough <= '1';
elsif ((SELFREFRESH_REQ_R2 = '0') and (SELFREFRESH_REQ_R1 = '1')) then
WaitTimer <= (others => '0');
WarmEnough <= '0';
elsif (WaitTimer = X"04") then
WaitTimer <= WaitTimer ;
WarmEnough <= '1';
elsif (WaitCountEnable = '1') then
WaitTimer <= WaitTimer + '1';
else
WaitTimer <= WaitTimer ;
end if;
end if;
end process;
--********************************************
--Comparitor for Dynamic Calibration circuit
--********************************************
Dec_Flag <= '1' when (TARGET_DQS_DELAY < DQS_DELAY) else '0';
Inc_Flag <= '1' when (TARGET_DQS_DELAY > DQS_DELAY) else '0';
--*********************************************************************************************
--Counter for extra clock cycles injected after setting Calibrate bit in IODRP2 for Dynamic Cal
--*********************************************************************************************
process (UI_CLK)
begin
if (UI_CLK'event and UI_CLK = '1') then
if (RST_reg = '1') then
count <= "000000";
elsif (counter_en = '1') then
count <= count + "000001";
else
count <= "000000";
end if;
end if;
end process;
--*********************************************************************************************
-- Capture narrow MCB_UODATAVALID pulse - only one sysclk90 cycle wide
--*********************************************************************************************
process (UI_CLK, MCB_UODATAVALID)
begin
if(MCB_UODATAVALID = '1') then
MCB_UODATAVALID_U <= '1';
elsif(UI_CLK'event and UI_CLK = '1') then
MCB_UODATAVALID_U <= MCB_UODATAVALID;
end if;
end process;
--**************************************************************************************************************
--Always block to mux SDI, SDO, CS, and ADD depending on which IODRP is active: RZQ, ZIO or MCB's UI port (to IODRP2_MCBs)
--**************************************************************************************************************
process (Active_IODRP, IODRP_CS, RZQ_IODRP_SDO, ZIO_IODRP_SDO)
begin
case Active_IODRP is
when RZQ =>
RZQ_IODRP_CS <= IODRP_CS;
ZIO_IODRP_CS <= '0';
IODRP_SDO <= RZQ_IODRP_SDO;
when ZIO =>
RZQ_IODRP_CS <= '0';
ZIO_IODRP_CS <= IODRP_CS;
IODRP_SDO <= ZIO_IODRP_SDO;
when MCB_PORT =>
RZQ_IODRP_CS <= '0';
ZIO_IODRP_CS <= '0';
IODRP_SDO <= '0';
when others =>
RZQ_IODRP_CS <= '0';
ZIO_IODRP_CS <= '0';
IODRP_SDO <= '0';
end case;
end process;
--******************************************************************
--State Machine's Always block / Case statement for Next State Logic
--
--The WAIT1,2,etc states were required after every state where the
--DRP controller was used to do a write to the IODRPs - this is because
--there's a clock cycle latency on IODRPCTRLR_RDY_BUSY_N whenever the DRP controller
--sees IODRPCTRLR_CMD_VALID go high. OFF_RZQ_PTERM and OFF_ZIO_NTERM were added
--soley for the purpose of reducing power, particularly on RZQ as
--that pin is expected to have a permanent external resistor to gnd.
--******************************************************************
NEXT_STATE_LOGIC: process (UI_CLK)
begin
if (UI_CLK'event and UI_CLK = '1') then
if (RST_reg = '1') then -- Synchronous reset
MCB_CMD_VALID <= '0';
MCB_UIADDR_int <= "00000"; -- take control of UI/UO port
MCB_UICMDEN <= '1'; -- tells MCB that it is in Soft Cal.
MCB_UIDONECAL_xilinx7 <= '0';
MCB_USE_BKST <= '0';
MCB_UIDRPUPDATE <= '1';
Pre_SYSRST <= '1'; -- keeps MCB in reset
IODRPCTRLR_CMD_VALID <= '0';
IODRPCTRLR_MEMCELL_ADDR <= NoOp;
IODRPCTRLR_WRITE_DATA <= "00000000";
IODRPCTRLR_R_WB <= WRITE_MODE;
IODRPCTRLR_USE_BKST <= '0';
P_Term <= "000000";
N_Term <= "0000000";
P_Term_s <= "000000";
N_Term_w <= "0000000";
P_Term_w <= "000000";
N_Term_s <= "0000000";
P_Term_Prev <= "000000";
N_Term_Prev <= "0000000";
Active_IODRP <= RZQ;
MCB_UILDQSINC <= '0'; --no inc or dec
MCB_UIUDQSINC <= '0'; --no inc or dec
MCB_UILDQSDEC <= '0'; --no inc or dec
MCB_UIUDQSDEC <= '0';
counter_en <= '0'; --flag that the First Dynamic Calibration completed
First_Dyn_Cal_Done <= '0';
Max_Value_int <= "00000000";
Max_Value_Previous <= "00000000";
STATE <= START;
DQS_DELAY <= "00000000";
DQS_DELAY_INITIAL <= "00000000";
TARGET_DQS_DELAY <= "00000000";
LastPass_DynCal <= IN_TERM_PASS;
First_In_Term_Done <= '0';
MCB_UICMD <= '0';
MCB_UICMDIN <= '0';
MCB_UIDQCOUNT <= "0000";
counter_inc <= "00000000";
counter_dec <= "00000000";
else
counter_en <= '0';
IODRPCTRLR_CMD_VALID <= '0';
IODRPCTRLR_MEMCELL_ADDR <= NoOp;
IODRPCTRLR_R_WB <= READ_MODE;
IODRPCTRLR_USE_BKST <= '0';
MCB_CMD_VALID <= '0'; --no inc or dec
MCB_UILDQSINC <= '0'; --no inc or dec
MCB_UIUDQSINC <= '0'; --no inc or dec
MCB_UILDQSDEC <= '0'; --no inc or dec
MCB_UIUDQSDEC <= '0';
MCB_USE_BKST <= '0';
MCB_UICMDIN <= '0';
DQS_DELAY <= DQS_DELAY;
TARGET_DQS_DELAY <= TARGET_DQS_DELAY;
case STATE is
when START => --h00
MCB_UICMDEN <= '1'; -- take control of UI/UO port
MCB_UIDONECAL_xilinx7 <= '0'; -- tells MCB that it is in Soft Cal.
P_Term <= "000000";
N_Term <= "0000000";
Pre_SYSRST <= '1'; -- keeps MCB in reset
LastPass_DynCal <= IN_TERM_PASS;
if (SKIP_IN_TERM_CAL = 1) then
--STATE <= WRITE_CALIBRATE;
STATE <= WAIT_FOR_START_BROADCAST;
P_Term <= "000000";
N_Term <= "0000000";
elsif (IODRPCTRLR_RDY_BUSY_N = '1') then
STATE <= LOAD_RZQ_NTERM;
else
STATE <= START;
end if;
--***************************
-- IOB INPUT TERMINATION CAL
--***************************
when LOAD_RZQ_NTERM => --h01
Active_IODRP <= RZQ;
IODRPCTRLR_CMD_VALID <= '1';
IODRPCTRLR_MEMCELL_ADDR <= NTerm;
IODRPCTRLR_WRITE_DATA <= ('0' & N_Term);
IODRPCTRLR_R_WB <= WRITE_MODE;
if (IODRPCTRLR_RDY_BUSY_N = '1') then
STATE <= LOAD_RZQ_NTERM;
else
STATE <= WAIT1;
end if;
when WAIT1 => --h02
if (IODRPCTRLR_RDY_BUSY_N = '0') then
STATE <= WAIT1;
else
STATE <= LOAD_RZQ_PTERM;
end if;
when LOAD_RZQ_PTERM => --h03
IODRPCTRLR_CMD_VALID <= '1';
IODRPCTRLR_MEMCELL_ADDR <= PTerm;
IODRPCTRLR_WRITE_DATA <= ("00" & P_Term);
IODRPCTRLR_R_WB <= WRITE_MODE;
if (IODRPCTRLR_RDY_BUSY_N = '1') then
STATE <= LOAD_RZQ_PTERM;
else
STATE <= WAIT2;
end if;
when WAIT2 => --h04
if (IODRPCTRLR_RDY_BUSY_N = '0') then
STATE <= WAIT2;
elsif ((RZQ_IN = '1') or (P_Term = "111111")) then
STATE <= MULTIPLY_DIVIDE; -- LOAD_ZIO_PTERM
else
STATE <= INC_PTERM;
end if;
when INC_PTERM => --h05
P_Term <= P_Term + "000001";
STATE <= LOAD_RZQ_PTERM;
when MULTIPLY_DIVIDE => -- h06
-- 13/4/2011 compensate the added sync FF
P_Term <= Mult_Divide(("00" & (P_Term - '1')),MULT,DIV)(5 downto 0);
STATE <= LOAD_ZIO_PTERM;
when LOAD_ZIO_PTERM => --h07
Active_IODRP <= ZIO;
IODRPCTRLR_CMD_VALID <= '1';
IODRPCTRLR_MEMCELL_ADDR <= PTerm;
IODRPCTRLR_WRITE_DATA <= ("00" & P_Term);
IODRPCTRLR_R_WB <= WRITE_MODE;
if (IODRPCTRLR_RDY_BUSY_N = '1') then
STATE <= LOAD_ZIO_PTERM;
else
STATE <= WAIT3;
end if;
when WAIT3 => --h08
if ((not(IODRPCTRLR_RDY_BUSY_N)) = '1') then
STATE <= WAIT3;
else
STATE <= LOAD_ZIO_NTERM;
end if;
when LOAD_ZIO_NTERM => --h09
Active_IODRP <= ZIO;
IODRPCTRLR_CMD_VALID <= '1';
IODRPCTRLR_MEMCELL_ADDR <= NTerm;
IODRPCTRLR_WRITE_DATA <= ('0' & N_Term);
IODRPCTRLR_R_WB <= WRITE_MODE;
if (IODRPCTRLR_RDY_BUSY_N = '1') then
STATE <= LOAD_ZIO_NTERM;
else
STATE <= WAIT4;
end if;
when WAIT4 => --h0A
if ((not(IODRPCTRLR_RDY_BUSY_N)) = '1') then
STATE <= WAIT4;
elsif (((not(ZIO_IN))) = '1' or (N_Term = "1111111")) then
if (PNSKEW = '1') then
STATE <= SKEW;
else
STATE <= WAIT_FOR_START_BROADCAST;
end if;
else
STATE <= INC_NTERM;
end if;
when INC_NTERM => --h0B
N_Term <= N_Term + "0000001";
STATE <= LOAD_ZIO_NTERM;
when SKEW => -- h0C
P_Term_s <= Mult_Divide(("00" & P_Term), MULT_S, DIV_S)(5 downto 0);
N_Term_w <= Mult_Divide(('0' & (N_Term-'1')), MULT_W, DIV_W)(6 downto 0);
P_Term_w <= Mult_Divide(("00" & P_Term), MULT_W, DIV_W)(5 downto 0);
N_Term_s <= Mult_Divide(('0' & (N_Term-'1')), MULT_S, DIV_S)(6 downto 0);
P_Term <= Mult_Divide(("00" & P_Term), MULT_S, DIV_S)(5 downto 0);
N_Term <= Mult_Divide(('0' & (N_Term-'1')), MULT_W, DIV_W)(6 downto 0);
STATE <= WAIT_FOR_START_BROADCAST;
when WAIT_FOR_START_BROADCAST => --h0D
Pre_SYSRST <= '0'; -- release SYSRST, but keep UICMDEN=1 and UIDONECAL=0. This is needed to do Broadcast through UI interface, while
-- keeping the MCB in calibration mode
Active_IODRP <= MCB_PORT;
if ((START_BROADCAST and IODRPCTRLR_RDY_BUSY_N) = '1') then
if ((P_Term /= P_Term_Prev) or (SKIP_IN_TERM_CAL = 1)) then
STATE <= BROADCAST_PTERM;
P_Term_Prev <= P_Term;
elsif (N_Term /= N_Term_Prev) then
N_Term_Prev <= N_Term;
STATE <= BROADCAST_NTERM;
else
STATE <= OFF_RZQ_PTERM;
end if;
else
STATE <= WAIT_FOR_START_BROADCAST;
end if;
when BROADCAST_PTERM => --h0E
IODRPCTRLR_MEMCELL_ADDR <= PTerm;
IODRPCTRLR_WRITE_DATA <= ("00" & P_Term);
IODRPCTRLR_R_WB <= WRITE_MODE;
MCB_CMD_VALID <= '1';
MCB_UIDRPUPDATE <= not First_In_Term_Done; -- Set the update flag if this is the first time through
MCB_USE_BKST <= '1';
if (MCB_RDY_BUSY_N = '1') then
STATE <= BROADCAST_PTERM;
else
STATE <= WAIT5;
end if;
when WAIT5 => --h0F
if ((not(MCB_RDY_BUSY_N)) = '1') then
STATE <= WAIT5;
elsif (First_In_Term_Done = '1') then -- If first time through is already set, then this must be dynamic in term
if (MCB_UOREFRSHFLAG = '1')then
MCB_UIDRPUPDATE <= '1';
if (N_Term /= N_Term_Prev) then
N_Term_Prev <= N_Term;
STATE <= BROADCAST_NTERM;
else
STATE <= OFF_RZQ_PTERM;
end if;
else
STATE <= WAIT5; -- wait for a Refresh cycle
end if;
else
N_Term_Prev <= N_Term;
STATE <= BROADCAST_NTERM;
end if;
when BROADCAST_NTERM => -- h10
IODRPCTRLR_MEMCELL_ADDR <= NTerm;
IODRPCTRLR_WRITE_DATA <= ("0" & N_Term);
IODRPCTRLR_R_WB <= WRITE_MODE;
MCB_CMD_VALID <= '1';
MCB_USE_BKST <= '1';
MCB_UIDRPUPDATE <= not(First_In_Term_Done); -- Set the update flag if this is the first time through
if (MCB_RDY_BUSY_N = '1') then
STATE <= BROADCAST_NTERM;
else
STATE <= WAIT6;
end if;
when WAIT6 => -- h11
if (MCB_RDY_BUSY_N = '0') then
STATE <= WAIT6;
elsif (First_In_Term_Done = '1') then -- If first time through is already set, then this must be dynamic in term
if (MCB_UOREFRSHFLAG = '1')then
MCB_UIDRPUPDATE <= '1';
STATE <= OFF_RZQ_PTERM;
else
STATE <= WAIT6; -- wait for a Refresh cycle
end if;
else
-- if (PNSKEWDQS = '1') then
STATE <= LDQS_CLK_WRITE_P_TERM;
-- else
-- STATE <= OFF_RZQ_PTERM;
-- end if;
end if;
-- *********************
when LDQS_CLK_WRITE_P_TERM => -- h12
IODRPCTRLR_MEMCELL_ADDR <= PTerm;
IODRPCTRLR_R_WB <= WRITE_MODE;
IODRPCTRLR_WRITE_DATA <= "00" & P_Term_w;
MCB_UIADDR_int <= IOI_LDQS_CLK;
MCB_CMD_VALID <= '1';
if (MCB_RDY_BUSY_N = '1') then
STATE <= LDQS_CLK_WRITE_P_TERM;
else
STATE <= LDQS_CLK_P_TERM_WAIT;
end if;
when LDQS_CLK_P_TERM_WAIT => --7'h13
if (MCB_RDY_BUSY_N = '0') then
STATE <= LDQS_CLK_P_TERM_WAIT;
else
STATE <= LDQS_CLK_WRITE_N_TERM;
end if;
when LDQS_CLK_WRITE_N_TERM => --7'h14
IODRPCTRLR_MEMCELL_ADDR <= NTerm;
IODRPCTRLR_R_WB <= WRITE_MODE;
IODRPCTRLR_WRITE_DATA <= '0' & N_Term_s;
MCB_UIADDR_int <= IOI_LDQS_CLK;
MCB_CMD_VALID <= '1';
if (MCB_RDY_BUSY_N = '1') then
STATE <= LDQS_CLK_WRITE_N_TERM;
else
STATE <= LDQS_CLK_N_TERM_WAIT;
end if;
--**
when LDQS_CLK_N_TERM_WAIT => --7'h15
if (MCB_RDY_BUSY_N = '0') then
STATE <= LDQS_CLK_N_TERM_WAIT;
else
STATE <= LDQS_PIN_WRITE_P_TERM;
end if;
when LDQS_PIN_WRITE_P_TERM => --7'h16
IODRPCTRLR_MEMCELL_ADDR <= PTerm;
IODRPCTRLR_R_WB <= WRITE_MODE;
IODRPCTRLR_WRITE_DATA <= "00" & P_Term_s;
MCB_UIADDR_int <= IOI_LDQS_PIN;
MCB_CMD_VALID <= '1';
if (MCB_RDY_BUSY_N = '1') then
STATE <= LDQS_PIN_WRITE_P_TERM;
else
STATE <= LDQS_PIN_P_TERM_WAIT;
end if;
when LDQS_PIN_P_TERM_WAIT => --7'h17
if (MCB_RDY_BUSY_N = '0') then
STATE <= LDQS_PIN_P_TERM_WAIT;
else
STATE <= LDQS_PIN_WRITE_N_TERM;
end if;
when LDQS_PIN_WRITE_N_TERM => --7'h18
IODRPCTRLR_MEMCELL_ADDR <= NTerm;
IODRPCTRLR_R_WB <= WRITE_MODE;
IODRPCTRLR_WRITE_DATA <= '0' & N_Term_w;
MCB_UIADDR_int <= IOI_LDQS_PIN;
MCB_CMD_VALID <= '1';
if (MCB_RDY_BUSY_N = '1') then
STATE <= LDQS_PIN_WRITE_N_TERM;
else
STATE <= LDQS_PIN_N_TERM_WAIT;
end if;
when LDQS_PIN_N_TERM_WAIT => --7'h19
if (MCB_RDY_BUSY_N = '0') then
STATE <= LDQS_PIN_N_TERM_WAIT;
else
STATE <= UDQS_CLK_WRITE_P_TERM;
end if;
when UDQS_CLK_WRITE_P_TERM => --7'h1A
IODRPCTRLR_MEMCELL_ADDR <= PTerm;
IODRPCTRLR_R_WB <= WRITE_MODE;
IODRPCTRLR_WRITE_DATA <= "00" & P_Term_w;
MCB_UIADDR_int <= IOI_UDQS_CLK;
MCB_CMD_VALID <= '1';
if (MCB_RDY_BUSY_N = '1') then
STATE <= UDQS_CLK_WRITE_P_TERM;
else
STATE <= UDQS_CLK_P_TERM_WAIT;
end if;
when UDQS_CLK_P_TERM_WAIT => --7'h1B
if (MCB_RDY_BUSY_N = '0') then
STATE <= UDQS_CLK_P_TERM_WAIT;
else
STATE <= UDQS_CLK_WRITE_N_TERM;
end if;
when UDQS_CLK_WRITE_N_TERM => --7'h1C
IODRPCTRLR_MEMCELL_ADDR <= NTerm;
IODRPCTRLR_R_WB <= WRITE_MODE;
IODRPCTRLR_WRITE_DATA <= '0' & N_Term_s;
MCB_UIADDR_int <= IOI_UDQS_CLK;
MCB_CMD_VALID <= '1';
if (MCB_RDY_BUSY_N = '1') then
STATE <= UDQS_CLK_WRITE_N_TERM;
else
STATE <= UDQS_CLK_N_TERM_WAIT;
end if;
when UDQS_CLK_N_TERM_WAIT => --7'h1D
if (MCB_RDY_BUSY_N = '0') then
STATE <= UDQS_CLK_N_TERM_WAIT;
else
STATE <= UDQS_PIN_WRITE_P_TERM;
end if;
when UDQS_PIN_WRITE_P_TERM => --7'h1E
IODRPCTRLR_MEMCELL_ADDR <= PTerm;
IODRPCTRLR_R_WB <= WRITE_MODE;
IODRPCTRLR_WRITE_DATA <= "00" & P_Term_s;
MCB_UIADDR_int <= IOI_UDQS_PIN;
MCB_CMD_VALID <= '1';
if (MCB_RDY_BUSY_N = '1') then
STATE <= UDQS_PIN_WRITE_P_TERM;
else
STATE <= UDQS_PIN_P_TERM_WAIT;
end if;
when UDQS_PIN_P_TERM_WAIT => --7'h1F
if (MCB_RDY_BUSY_N = '0') then
STATE <= UDQS_PIN_P_TERM_WAIT;
else
STATE <= UDQS_PIN_WRITE_N_TERM;
end if;
when UDQS_PIN_WRITE_N_TERM => --7'h20
IODRPCTRLR_MEMCELL_ADDR <= NTerm;
IODRPCTRLR_R_WB <= WRITE_MODE;
IODRPCTRLR_WRITE_DATA <= '0' & N_Term_w;
MCB_UIADDR_int <= IOI_UDQS_PIN;
MCB_CMD_VALID <= '1';
if (MCB_RDY_BUSY_N = '1') then
STATE <= UDQS_PIN_WRITE_N_TERM;
else
STATE <= UDQS_PIN_N_TERM_WAIT;
end if;
when UDQS_PIN_N_TERM_WAIT => --7'h21
if (MCB_RDY_BUSY_N = '0') then
STATE <= UDQS_PIN_N_TERM_WAIT;
else
STATE <= OFF_RZQ_PTERM;
end if;
-- *********************
when OFF_RZQ_PTERM => -- h22
Active_IODRP <= RZQ;
IODRPCTRLR_CMD_VALID <= '1';
IODRPCTRLR_MEMCELL_ADDR <= PTerm;
IODRPCTRLR_WRITE_DATA <= "00000000";
IODRPCTRLR_R_WB <= WRITE_MODE;
P_Term <= "000000";
N_Term <= "0000000";
MCB_UIDRPUPDATE <= not(First_In_Term_Done); -- Set the update flag if this is the first time through
if (IODRPCTRLR_RDY_BUSY_N = '1') then
STATE <= OFF_RZQ_PTERM;
else
STATE <= WAIT7;
end if;
when WAIT7 => -- h23
if ((not(IODRPCTRLR_RDY_BUSY_N)) = '1') then
STATE <= WAIT7;
else
STATE <= OFF_ZIO_NTERM;
end if;
when OFF_ZIO_NTERM => -- h24
Active_IODRP <= ZIO;
IODRPCTRLR_CMD_VALID <= '1';
IODRPCTRLR_MEMCELL_ADDR <= NTerm;
IODRPCTRLR_WRITE_DATA <= "00000000";
IODRPCTRLR_R_WB <= WRITE_MODE;
if (IODRPCTRLR_RDY_BUSY_N = '1') then
STATE <= OFF_ZIO_NTERM;
else
STATE <= WAIT8;
end if;
when WAIT8 => -- h25
if (IODRPCTRLR_RDY_BUSY_N = '0') then
STATE <= WAIT8;
else
if (First_In_Term_Done = '1') then
STATE <= START_DYN_CAL; -- No need to reset the MCB if we are in InTerm tuning
else
STATE <= WRITE_CALIBRATE; -- go read the first Max_Value_int from RZQ
end if;
end if;
when RST_DELAY => -- h26
--MCB_UICMDEN <= '0'; -- release control of UI/UO port
if (Block_Reset = '1') then -- this ensures that more than 512 clock cycles occur since the last reset after MCB_WRITE_CALIBRATE ???
STATE <= RST_DELAY;
else
STATE <= START_DYN_CAL_PRE;
end if;
--***************************
--DYNAMIC CALIBRATION PORTION
--***************************
when START_DYN_CAL_PRE => -- h27
LastPass_DynCal <= IN_TERM_PASS;
MCB_UICMDEN <= '0'; -- release UICMDEN
MCB_UIDONECAL_xilinx7 <= '1'; -- release UIDONECAL - MCB will now initialize.
Pre_SYSRST <= '1'; -- SYSRST pulse
if (CALMODE_EQ_CALIBRATION = '0') then -- if C_MC_CALIBRATION_MODE is set to NOCALIBRATION
STATE <= START_DYN_CAL; -- we'll skip setting the DQS delays manually
elsif (pre_sysrst_minpulse_width_ok = '1') then
STATE <= WAIT_FOR_UODONE;
end if;
when WAIT_FOR_UODONE => -- h28
Pre_SYSRST <= '0'; -- SYSRST pulse
if ((IODRPCTRLR_RDY_BUSY_N and MCB_UODONECAL) = '1')then --IODRP Controller needs to be ready, & MCB needs to be done with hard calibration
MCB_UICMDEN <= '1'; -- grab UICMDEN
DQS_DELAY_INITIAL <= Mult_Divide(Max_Value_int, DQS_NUMERATOR, DQS_DENOMINATOR);
STATE <= LDQS_WRITE_POS_INDELAY;
else
STATE <= WAIT_FOR_UODONE;
end if;
when LDQS_WRITE_POS_INDELAY => -- h29
IODRPCTRLR_MEMCELL_ADDR <= PosEdgeInDly;
IODRPCTRLR_R_WB <= WRITE_MODE;
IODRPCTRLR_WRITE_DATA <= DQS_DELAY_INITIAL;
MCB_UIADDR_int <= IOI_LDQS_CLK;
MCB_CMD_VALID <= '1';
if (MCB_RDY_BUSY_N = '1') then
STATE <= LDQS_WRITE_POS_INDELAY;
else
STATE <= LDQS_WAIT1;
end if;
when LDQS_WAIT1 => -- h2A
if (MCB_RDY_BUSY_N = '0')then
STATE <= LDQS_WAIT1;
else
STATE <= LDQS_WRITE_NEG_INDELAY;
end if;
when LDQS_WRITE_NEG_INDELAY => -- h2B
IODRPCTRLR_MEMCELL_ADDR <= NegEdgeInDly;
IODRPCTRLR_R_WB <= WRITE_MODE;
IODRPCTRLR_WRITE_DATA <= DQS_DELAY_INITIAL;
MCB_UIADDR_int <= IOI_LDQS_CLK;
MCB_CMD_VALID <= '1';
if (MCB_RDY_BUSY_N = '1')then
STATE <= LDQS_WRITE_NEG_INDELAY;
else
STATE <= LDQS_WAIT2;
end if;
when LDQS_WAIT2 => -- 7'h2C
if(MCB_RDY_BUSY_N = '0')then
STATE <= LDQS_WAIT2;
else
STATE <= UDQS_WRITE_POS_INDELAY;
end if;
when UDQS_WRITE_POS_INDELAY => -- 7'h2D
IODRPCTRLR_MEMCELL_ADDR <= PosEdgeInDly;
IODRPCTRLR_R_WB <= WRITE_MODE;
IODRPCTRLR_WRITE_DATA <= DQS_DELAY_INITIAL;
MCB_UIADDR_int <= IOI_UDQS_CLK;
MCB_CMD_VALID <= '1';
if (MCB_RDY_BUSY_N = '1')then
STATE <= UDQS_WRITE_POS_INDELAY;
else
STATE <= UDQS_WAIT1;
end if;
when UDQS_WAIT1 => -- 7'h2E
if (MCB_RDY_BUSY_N = '0')then
STATE <= UDQS_WAIT1;
else
STATE <= UDQS_WRITE_NEG_INDELAY;
end if;
when UDQS_WRITE_NEG_INDELAY => -- 7'h2F
IODRPCTRLR_MEMCELL_ADDR <= NegEdgeInDly;
IODRPCTRLR_R_WB <= WRITE_MODE;
IODRPCTRLR_WRITE_DATA <= DQS_DELAY_INITIAL;
MCB_UIADDR_int <= IOI_UDQS_CLK;
MCB_CMD_VALID <= '1';
if (MCB_RDY_BUSY_N = '1')then
STATE <= UDQS_WRITE_NEG_INDELAY;
else
STATE <= UDQS_WAIT2;
end if;
when UDQS_WAIT2 => -- 7'h30
if (MCB_RDY_BUSY_N = '0')then
STATE <= UDQS_WAIT2;
else
DQS_DELAY <= DQS_DELAY_INITIAL;
TARGET_DQS_DELAY <= DQS_DELAY_INITIAL;
STATE <= START_DYN_CAL;
end if;
when START_DYN_CAL => -- h31
Pre_SYSRST <= '0'; -- SYSRST not driven
counter_inc <= (others => '0');
counter_dec <= (others => '0');
if (SKIP_DYNAMIC_DQS_CAL = '1' and SKIP_DYN_IN_TERMINATION = '1')then
STATE <= DONE; --if we're skipping both dynamic algorythms, go directly to DONE
elsif ((IODRPCTRLR_RDY_BUSY_N = '1') and (MCB_UODONECAL = '1') and (SELFREFRESH_REQ_R1 = '0')) then
--IODRP Controller needs to be ready, & MCB needs to be done with hard calibration
-- Alternate between Dynamic Input Termination and Dynamic Tuning routines
if ((SKIP_DYN_IN_TERMINATION = '0') and (LastPass_DynCal = DYN_CAL_PASS)) then
LastPass_DynCal <= IN_TERM_PASS;
STATE <= LOAD_RZQ_NTERM;
else
LastPass_DynCal <= DYN_CAL_PASS;
STATE <= WRITE_CALIBRATE;
end if;
else
STATE <= START_DYN_CAL;
end if;
when WRITE_CALIBRATE => -- h32
Pre_SYSRST <= '0';
IODRPCTRLR_CMD_VALID <= '1';
IODRPCTRLR_MEMCELL_ADDR <= DelayControl;
IODRPCTRLR_WRITE_DATA <= "00100000";
IODRPCTRLR_R_WB <= WRITE_MODE;
Active_IODRP <= RZQ;
if (IODRPCTRLR_RDY_BUSY_N = '1') then
STATE <= WRITE_CALIBRATE;
else
STATE <= WAIT9;
end if;
when WAIT9 => -- h33
counter_en <= '1';
if (count < "100110") then -- this adds approximately 22 extra clock cycles after WRITE_CALIBRATE
STATE <= WAIT9;
else
STATE <= READ_MAX_VALUE;
end if;
when READ_MAX_VALUE => -- h34
IODRPCTRLR_CMD_VALID <= '1';
IODRPCTRLR_MEMCELL_ADDR <= MaxValue;
IODRPCTRLR_R_WB <= READ_MODE;
Max_Value_Previous <= Max_Value_int;
if (IODRPCTRLR_RDY_BUSY_N = '1') then
STATE <= READ_MAX_VALUE;
else
STATE <= WAIT10;
end if;
when WAIT10 => -- h35
if (IODRPCTRLR_RDY_BUSY_N = '0') then
STATE <= WAIT10;
else
Max_Value_int <= IODRPCTRLR_READ_DATA; --record the Max_Value_int from the IODRP controller
if (First_In_Term_Done = '0') then
STATE <= RST_DELAY;
First_In_Term_Done <= '1';
else
STATE <= ANALYZE_MAX_VALUE;
end if;
end if;
when ANALYZE_MAX_VALUE => -- h36 only do a Inc or Dec during a REFRESH cycle.
if (First_Dyn_Cal_Done = '0')then
STATE <= FIRST_DYN_CAL;
elsif ((Max_Value_int < Max_Value_Previous) and (Max_Value_Delta_Dn >= INCDEC_THRESHOLD)) then
STATE <= DECREMENT; -- May need to Decrement
TARGET_DQS_DELAY <= Mult_Divide(Max_Value_int, DQS_NUMERATOR, DQS_DENOMINATOR);
-- DQS_COUNT_VIRTUAL updated (could be negative value)
elsif ((Max_Value_int > Max_Value_Previous) and (Max_Value_Delta_Up >= INCDEC_THRESHOLD)) then
STATE <= INCREMENT; -- May need to Increment
TARGET_DQS_DELAY <= Mult_Divide(Max_Value_int, DQS_NUMERATOR, DQS_DENOMINATOR);
else
Max_Value_int <= Max_Value_Previous;
STATE <= START_DYN_CAL;
end if;
when FIRST_DYN_CAL => -- h37
First_Dyn_Cal_Done <= '1'; -- set flag that the First Dynamic Calibration has been completed
STATE <= START_DYN_CAL;
when INCREMENT => -- h38
STATE <= START_DYN_CAL; -- Default case: Inc is not high or no longer in REFRSH
MCB_UILDQSINC <= '0'; -- Default case: no inc or dec
MCB_UIUDQSINC <= '0'; -- Default case: no inc or dec
MCB_UILDQSDEC <= '0'; -- Default case: no inc or dec
MCB_UIUDQSDEC <= '0'; -- Default case: no inc or dec
case Inc_Dec_REFRSH_Flag is -- {Increment_Flag,Decrement_Flag,MCB_UOREFRSHFLAG},
when "101" =>
counter_inc <= counter_inc + '1';
STATE <= INCREMENT; -- Increment is still high, still in REFRSH cycle
if ((DQS_DELAY < DQS_DELAY_UPPER_LIMIT) and (counter_inc >= X"04")) then
-- if not at the upper limit yet, and you've waited 4 clks, increment
MCB_UILDQSINC <= '1';
MCB_UIUDQSINC <= '1';
DQS_DELAY <= DQS_DELAY + '1';
end if;
when "100" =>
if (DQS_DELAY < DQS_DELAY_UPPER_LIMIT) then
STATE <= INCREMENT; -- Increment is still high, REFRESH ended - wait for next REFRESH
end if;
when others =>
STATE <= START_DYN_CAL;
end case;
when DECREMENT => -- h39
STATE <= START_DYN_CAL; -- Default case: Dec is not high or no longer in REFRSH
MCB_UILDQSINC <= '0'; -- Default case: no inc or dec
MCB_UIUDQSINC <= '0'; -- Default case: no inc or dec
MCB_UILDQSDEC <= '0'; -- Default case: no inc or dec
MCB_UIUDQSDEC <= '0'; -- Default case: no inc or dec
if (DQS_DELAY /= "00000000") then
case Inc_Dec_REFRSH_Flag is -- {Increment_Flag,Decrement_Flag,MCB_UOREFRSHFLAG},
when "011" =>
counter_dec <= counter_dec + '1';
STATE <= DECREMENT; -- Decrement is still high, still in REFRSH cycle
if ((DQS_DELAY > DQS_DELAY_LOWER_LIMIT) and (counter_dec >= X"04")) then
-- if not at the lower limit, and you've waited 4 clks, decrement
MCB_UILDQSDEC <= '1'; -- decrement
MCB_UIUDQSDEC <= '1'; -- decrement
DQS_DELAY <= DQS_DELAY - '1'; -- SBS
end if;
when "010" =>
if (DQS_DELAY > DQS_DELAY_LOWER_LIMIT) then --if not at the lower limit, decrement
STATE <= DECREMENT; --Decrement is still high, REFRESH ended - wait for next REFRESH
end if;
when others =>
STATE <= START_DYN_CAL;
end case;
end if;
when DONE => -- h3A
Pre_SYSRST <= '0'; -- SYSRST cleared
MCB_UICMDEN <= '0'; -- release UICMDEN
STATE <= DONE;
when others =>
MCB_UICMDEN <= '0'; -- release UICMDEN
MCB_UIDONECAL_xilinx7 <= '1'; -- release UIDONECAL - MCB will now initialize.
Pre_SYSRST <= '0'; -- SYSRST not driven
IODRPCTRLR_CMD_VALID <= '0';
IODRPCTRLR_MEMCELL_ADDR <= "00000000";
IODRPCTRLR_WRITE_DATA <= "00000000";
IODRPCTRLR_R_WB <= '0';
IODRPCTRLR_USE_BKST <= '0';
P_Term <= "000000";
N_Term <= "0000000";
Active_IODRP <= ZIO;
Max_Value_Previous <= "00000000";
MCB_UILDQSINC <= '0'; -- no inc or dec
MCB_UIUDQSINC <= '0'; -- no inc or dec
MCB_UILDQSDEC <= '0'; -- no inc or dec
MCB_UIUDQSDEC <= '0'; -- no inc or dec
counter_en <= '0';
First_Dyn_Cal_Done <= '0'; -- flag that the First Dynamic Calibration completed
Max_Value_int <= Max_Value_int;
STATE <= START;
end case;
end if;
end if;
end process;
end architecture trans;
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Subsets and Splits
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