docz1105/ComBack_Plus_Plus · Datasets at Hugging Face

Compiler_Type stringclasses 2 values	Target stringclasses 176 values	Programming Language stringclasses 3 values	Task stringclasses 4 values	Target_Type stringclasses 7 values	Idx int64 0 636k	Ground_Truth listlengths 0 2.32k	Input listlengths 1 1.02k
LLVM	MOS	CPP	stmt_completion	MPU	7,200	[ "&&", "isImm24", "(", ")", ")", ";" ]	[ "bool", "isImm16To24", "(", ")", "const", "{", "return", "(", "!", "isImm16", "(", ")" ]
GCC	sh	MD	program_repair	CPU	7,201	[ "<FIXS>", "<STR_LIT>", "<FIXE>" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "float", ":", "SF", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<BUGS>", "<STR_LIT>", "<BUGE>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")" ]
LLVM	WebAssembly	CPP	stmt_completion	Virtual ISA	7,202	[ "Offset", ",", "Ctx", ")", ",", "Ctx", ")", ";" ]	[ "if", "(", "Offset", "!=", "<NUM_LIT>", ")", "{", "if", "(", "IsFunc", ")", "report_fatal_error", "(", "<STR_LIT>", "Function addresses with offsets not supported", "<STR_LIT>", ")", ";", "if", "(", "IsGlob", ")", "report_fatal_error", "(", "<STR_LIT>", "Global indexes with offsets not supported", "<STR_LIT>", ")", ";", "if", "(", "IsEvent", ")", "report_fatal_error", "(", "<STR_LIT>", "Event indexes with offsets not supported", "<STR_LIT>", ")", ";", "Expr", "=", "MCBinaryExpr", "::", "createAdd", "(", "Expr", ",", "MCConstantExpr", "::", "create", "(" ]
LLVM	Hexagon	TD	next_suggestion	DSP	7,203	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rt32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Ii", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Rt32", ";" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	7,204	[ "UnusedCarry", ",", "RegState", "::", "Define", "\|", "RegState", "::", "Dead", ")", ".", "addImm", "(", "Offset", ")", ".", "addFrameIndex", "(", "FrameIdx", ")", ";" ]	[ "MachineRegisterInfo", "&", "MRI", "=", "MF", "->", "getRegInfo", "(", ")", ";", "unsigned", "UnusedCarry", "=", "MRI", ".", "createVirtualRegister", "(", "&", "AMDGPU", "::", "SReg_64RegClass", ")", ";", "BuildMI", "(", "*", "MBB", ",", "Ins", ",", "DL", ",", "TII", "->", "get", "(", "AMDGPU", "::", "V_ADD_I32_e64", ")", ",", "BaseReg", ")", ".", "addReg", "(" ]
LLVM	ARM	CPP	stmt_completion	CPU	7,205	[ "MVT", "::", "i32", ")", ")", ";" ]	[ "assert", "(", "ST", "->", "hasMVEIntegerOps", "(", ")", "&&", "<STR_LIT>", "LowerINSERT_VECTOR_ELT_i1 called without MVE!", "<STR_LIT>", ")", ";", "SDValue", "Conv", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "MVT", "::", "i32", ",", "Op", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "unsigned", "Lane", "=", "cast", "<", "ConstantSDNode", ">", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", "->", "getZExtValue", "(", ")", ";", "unsigned", "LaneWidth", "=", "getVectorTyFromPredicateVector", "(", "VecVT", ")", ".", "getScalarSizeInBits", "(", ")", "/", "<NUM_LIT>", ";", "SDValue", "Shift", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SRL", ",", "dl", ",", "MVT", "::", "i32", ",", "Conv", ",", "DAG", ".", "getConstant", "(", "Lane", "*", "LaneWidth", ",", "dl", "," ]
LLVM	R600	CPP	code_generation	GPU	7,206	[ "SDValue", "SITargetLowering", "::", "LowerOperation", "(", "SDValue", "Op", ",", "SelectionDAG", "&", "DAG", ")", "const", "{", "switch", "(", "Op", ".", "getOpcode", "(", ")", ")", "{", "default", ":", "return", "AMDGPUTargetLowering", "::", "LowerOperation", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "BRCOND", ":", "return", "LowerBRCOND", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "LOAD", ":", "return", "LowerLOAD", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "SELECT_CC", ":", "return", "LowerSELECT_CC", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "AND", ":", "return", "Loweri1ContextSwitch", "(", "Op", ",", "DAG", ",", "ISD", "::", "AND", ")", ";", "case", "ISD", "::", "INTRINSIC_WO_CHAIN", ":", "{", "unsigned", "IntrinsicID", "=", "cast", "<", "ConstantSDNode", ">", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", "->", "getZExtValue", "(", ")", ";", "EVT", "VT", "=", "Op", ".", "getValueType", "(", ")", ";", "switch", "(", "IntrinsicID", ")", "{", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "CreateLiveInRegister", "(", "DAG", ",", "&", "AMDGPU", "::", "VReg_32RegClass", ",", "AMDGPU", "::", "VGPR0", ",", "VT", ")", ";", "default", ":", "return", "AMDGPUTargetLowering", "::", "LowerOperation", "(", "Op", ",", "DAG", ")", ";", "}", "break", ";", "}", "}", "return", "SDValue", "(", ")", ";", "}" ]	[ "LowerOperation", "-", "Provide", "custom", "lowering", "hooks", "for", "some", "operations", "." ]
LLVM	Mips	CPP	next_suggestion	CPU	7,207	[ "if", "(", "TT", ".", "isMIPS64", "(", ")", ")", "return", "MipsABIInfo", "::", "N64", "(", ")", ";" ]	[ "if", "(", "Options", ".", "getABIName", "(", ")", ".", "startswith", "(", "<STR_LIT>", "n32", "<STR_LIT>", ")", ")", "return", "MipsABIInfo", "::", "N32", "(", ")", ";", "if", "(", "Options", ".", "getABIName", "(", ")", ".", "startswith", "(", "<STR_LIT>", "n64", "<STR_LIT>", ")", ")", "return", "MipsABIInfo", "::", "N64", "(", ")", ";", "assert", "(", "Options", ".", "getABIName", "(", ")", ".", "empty", "(", ")", "&&", "<STR_LIT>", "Unknown ABI option for MIPS", "<STR_LIT>", ")", ";" ]
LLVM	PowerPC	CPP	stmt_completion	CPU	7,208	[ ")", ",", "AddressSpace", ",", "CostKind", ")", ";" ]	[ "assert", "(", "isa", "<", "VectorType", ">", "(", "VecTy", ")", "&&", "<STR_LIT>", "Expect a vector type for interleaved memory op", "<STR_LIT>", ")", ";", "std", "::", "pair", "<", "int", ",", "MVT", ">", "LT", "=", "TLI", "->", "getTypeLegalizationCost", "(", "DL", ",", "VecTy", ")", ";", "int", "Cost", "=", "getMemoryOpCost", "(", "Opcode", ",", "VecTy", ",", "MaybeAlign", "(", "Alignment" ]
LLVM	AArch64	CPP	stmt_completion	CPU	7,209	[ ";" ]	[ "if", "(", "CSI", ".", "empty", "(", ")", ")", "return", "false", ";", "static", "const", "LoadStoreMethod", "PossibleClasses", "[", "]", "=", "{", "{", "&", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", "}", ",", "{", "&", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", "}", ",", "}", ";", "const", "unsigned", "NumClasses", "=", "llvm", "::", "array_lengthof", "(", "PossibleClasses", ")", ";", "emitFrameMemOps", "(", "false", ",", "MBB", ",", "MBBI", ",", "CSI", ",", "TRI", ",", "PossibleClasses", ",", "NumClasses", ")", ";", "return", "true" ]
GCC	pdp11	CPP	stmt_completion	MPU	7,210	[ "const", "char", "*", "name", ")", "{" ]	[ "void", "pdp11_output_labelref", "(", "FILE", "*", "file", "," ]
LLVM	SystemZ	TD	stmt_completion	CPU	7,211	[ "}", "=", "BD2", ";" ]	[ "class", "InstVRSb", "<", "bits", "<", "<NUM_LIT>", ">", "op", ",", "dag", "outs", ",", "dag", "ins", ",", "string", "asmstr", ",", "list", "<", "dag", ">", "pattern", ">", ":", "InstSystemZ", "<", "<NUM_LIT>", ",", "outs", ",", "ins", ",", "asmstr", ",", "pattern", ">", "{", "field", "bits", "<", "<NUM_LIT>", ">", "Inst", ";", "field", "bits", "<", "<NUM_LIT>", ">", "SoftFail", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "V1", ";", "bits", "<", "<NUM_LIT>", ">", "BD2", ";", "bits", "<", "<NUM_LIT>", ">", "R3", ";", "bits", "<", "<NUM_LIT>", ">", "M4", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "op", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "V1", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "R3", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>" ]
LLVM	Mips	CPP	program_repair	CPU	7,212	[ "<FIXS>", "<STR_LIT>", "::", "<STR_LIT>", ",", "DAG", ".", "getEntryNode", "(", ")", ",", "MachinePointerInfo", "::", "getGOT", "(", ")", ")", ";", "<FIXE>", "<FIXS>", "HasMips64", "?", "<STR_LIT>", "::", "<STR_LIT>", ":", "<STR_LIT>", "::", "<STR_LIT>", ",", "DAG", ".", "getEntryNode", "(", ")", ",", "MachinePointerInfo", "::", "getGOT", "(", ")", ")", ";", "<FIXE>" ]	[ "if", "(", "LargeGOT", ")", "return", "getAddrGlobalLargeGOT", "(", "N", ",", "Ty", ",", "DAG", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "<BUGS>", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "<BUGE>", "return", "getAddrGlobal", "(", "N", ",", "Ty", ",", "DAG", ",", "<BUGS>", "HasMips64", "?", "<STR_LIT>", "::", "<STR_LIT>", ":", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "<BUGE>", "}", "SDValue", "MipsTargetLowering", "::", "lowerBlockAddress", "(", "SDValue", "Op", "," ]
LLVM	AArch64	TD	stmt_completion	CPU	7,213	[ "extend", "{", "<NUM_LIT>", "}", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "sz", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "V", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "opc", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rm", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=" ]
LLVM	AArch64	TD	next_suggestion	CPU	7,214	[ "let", "ParserMatchClass", "=", "Imm0_7Operand", ";" ]	[ "def", "tvecshiftL8", ":", "Operand", "<", "i32", ">", ",", "TImmLeaf", "<", "i32", ",", "[", "{", "return", "(", "(", "(", "uint32_t", ")", "Imm", ")", "<", "<NUM_LIT>", ")", ";", "}", "]", ">", "{", "let", "EncoderMethod", "=", "<STR_LIT>", ";", "let", "DecoderMethod", "=", "<STR_LIT>", ";" ]
LLVM	SNES	TD	stmt_completion	DSP	7,215	[ "atomic_load_or_8", ",", "MainRegs", ">", ";" ]	[ "def", "AtomicLoadOr8", ":", "AtomicLoadOp", "<" ]
GCC	arm	CPP	stmt_completion	CPU	7,216	[ "b", ",", "_", "_", "imm", ",", "_", "_", "p", ")", ";" ]	[ "return", "_", "_", "builtin_mve_vsliq_m_n_uv4si", "(", "_", "_", "a", ",", "_", "_" ]
LLVM	AMDGPU	CPP	program_repair	GPU	7,217	[ "<FIXS>", "Register", "TrueBBReg", "=", "MRI", "->", "createVirtualRegister", "(", "RegClass", ")", ";", "Register", "FalseBBReg", "=", "MRI", "->", "createVirtualRegister", "(", "RegClass", ")", ";", "<FIXE>" ]	[ "BBSelectReg", ",", "TrueBB", "->", "getNumber", "(", ")", ")", ";", "}", "else", "{", "const", "TargetRegisterClass", "", "RegClass", "=", "MRI", "->", "getRegClass", "(", "BBSelectReg", ")", ";", "<BUGS>", "unsigned", "TrueBBReg", "=", "MRI", "->", "createVirtualRegister", "(", "RegClass", ")", ";", "unsigned", "FalseBBReg", "=", "MRI", "->", "createVirtualRegister", "(", "RegClass", ")", ";", "<BUGE>", "TII", "->", "materializeImmediate", "(", "", "CodeBB", ",", "CodeBB", "->", "getFirstTerminator", "(", ")", ",", "DL", ",", "TrueBBReg", ",", "TrueBB", "->", "getNumber", "(", ")", ")", ";", "TII", "->", "materializeImmediate", "(", "*", "CodeBB", ",", "CodeBB", "->", "getFirstTerminator", "(", ")", ",", "DL", "," ]
LLVM	R600	TD	stmt_completion	GPU	7,218	[ ",", "<STR_LIT>", ",", "VReg_32", ">", ";" ]	[ "def", "DS_MAX_RTN_F32", ":", "DS_1A1D_RET", "<", "<NUM_LIT>" ]
GCC	aarch64	CPP	code_generation	CPU	7,219	[ "static", "bool", "is_fmul_fmac_insn", "(", "rtx_insn", "*", "insn", ",", "bool", "fmul_ok", ")", "{", "enum", "attr_type", "t", ";", "if", "(", "!", "NONDEBUG_INSN_P", "(", "insn", ")", ")", "return", "false", ";", "if", "(", "recog_memoized", "(", "insn", ")", "<", "<NUM_LIT>", ")", "return", "false", ";", "t", "=", "get_attr_type", "(", "insn", ")", ";", "return", "is_fmac_op", "(", "t", ")", "\|\|", "(", "fmul_ok", "&&", "is_fmul_op", "(", "t", ")", ")", ";", "}" ]	[ "Return", "whether", "INSN", "is", "an", "FMUL", "(", "if", "FMUL_OK", "is", "true", ")", "or", "FMADD/FMSUB", "instruction", "." ]
LLVM	ARM	CPP	stmt_completion	CPU	7,220	[ ";" ]	[ "if", "(", "Inst", ".", "getOpcode", "(", ")", "==", "ARM", "::", "t2MOVTi16", ")", "if", "(", "!", "Check", "(", "S", ",", "DecoderGPRRegisterClass", "(", "Inst", ",", "Rd", ",", "Address", ",", "Decoder", ")", ")", ")", "return", "MCDisassembler", "::", "Fail", ";", "if", "(", "!", "Check", "(", "S", ",", "DecoderGPRRegisterClass", "(", "Inst", ",", "Rd", ",", "Address", ",", "Decoder", ")", ")", ")", "return", "MCDisassembler", "::", "Fail", ";", "if", "(", "!", "tryAddingSymbolicOperand", "(", "Address", ",", "imm", ",", "false", ",", "<NUM_LIT>", ",", "Inst", ",", "Decoder", ")", ")", "Inst", ".", "addOperand", "(", "MCOperand", "::", "createImm", "(", "imm", ")", ")", ";", "return", "S" ]
LLVM	ARM	CPP	code_generation	CPU	7,221	[ "unsigned", "ARMMCCodeEmitter", "::", "getMachineOpValue", "(", "const", "MCInst", "&", "MI", ",", "const", "MCOperand", "&", "MO", ",", "SmallVectorImpl", "<", "MCFixup", ">", "&", "Fixups", ",", "const", "MCSubtargetInfo", "&", "STI", ")", "const", "{", "if", "(", "MO", ".", "isReg", "(", ")", ")", "{", "unsigned", "Reg", "=", "MO", ".", "getReg", "(", ")", ";", "unsigned", "RegNo", "=", "CTX", ".", "getRegisterInfo", "(", ")", "->", "getEncodingValue", "(", "Reg", ")", ";", "switch", "(", "Reg", ")", "{", "default", ":", "return", "RegNo", ";", "case", "ARM", "::", "Q0", ":", "case", "ARM", "::", "Q1", ":", "case", "ARM", "::", "Q2", ":", "case", "ARM", "::", "Q3", ":", "case", "ARM", "::", "Q4", ":", "case", "ARM", "::", "Q5", ":", "case", "ARM", "::", "Q6", ":", "case", "ARM", "::", "Q7", ":", "case", "ARM", "::", "Q8", ":", "case", "ARM", "::", "Q9", ":", "case", "ARM", "::", "Q10", ":", "case", "ARM", "::", "Q11", ":", "case", "ARM", "::", "Q12", ":", "case", "ARM", "::", "Q13", ":", "case", "ARM", "::", "Q14", ":", "case", "ARM", "::", "Q15", ":", "return", "<NUM_LIT>", "*", "RegNo", ";", "}", "}", "else", "if", "(", "MO", ".", "isImm", "(", ")", ")", "{", "return", "static_cast", "<", "unsigned", ">", "(", "MO", ".", "getImm", "(", ")", ")", ";", "}", "else", "if", "(", "MO", ".", "isFPImm", "(", ")", ")", "{", "return", "static_cast", "<", "unsigned", ">", "(", "APFloat", "(", "MO", ".", "getFPImm", "(", ")", ")", ".", "bitcastToAPInt", "(", ")", ".", "getHiBits", "(", "<NUM_LIT>", ")", ".", "getLimitedValue", "(", ")", ")", ";", "}", "llvm_unreachable", "(", "<STR_LIT>", "Unable to encode MCOperand!", "<STR_LIT>", ")", ";", "}" ]	[ "getMachineOpValue", "-", "Return", "binary", "encoding", "of", "operand", "." ]
GCC	ia64	CPP	program_repair	CPU	7,222	[ "<FIXS>", "int", "*", "pn_ready", ",", "int", "clock_var", ",", "<FIXE>" ]	[ "static", "intia64_dfa_sched_reorder", "(", "FILE", "", "dump", ",", "int", "sched_verbose", ",", "rtx", "", "ready", ",", "<BUGS>", "int", "*", "pn_ready", ",", "int", "clock_var", "ATTRIBUTE_UNUSED", ",", "<BUGE>", "int", "reorder_type", ")", "{", "int", "n_asms", ";" ]
GCC	i386	MD	stmt_completion	CPU	7,223	[ ")" ]	[ "(", "vec_select", ":", "V2DI", "(", "vec_concat", ":", "V4DI", "(", "match_operand", ":", "V2DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "V2DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "parallel", "[", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "]", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>" ]
LLVM	R600	CPP	next_suggestion	GPU	7,224	[ "return", "DAG", ".", "getNode", "(", "ISD", "::", "BUILD_PAIR", ",", "DL", ",", "MVT", "::", "i64", ",", "Lo", ",", "Hi", ")", ";" ]	[ "SDValue", "Lo", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADDC", ",", "DL", ",", "DAG", ".", "getVTList", "(", "MVT", "::", "i32", ",", "MVT", "::", "Glue", ")", ",", "PtrLo", ",", "GA", ")", ";", "SDValue", "Hi", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADDE", ",", "DL", ",", "DAG", ".", "getVTList", "(", "MVT", "::", "i32", ",", "MVT", "::", "Glue", ")", ",", "PtrHi", ",", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "MVT", "::", "i32", ")", ",", "SDValue", "(", "Lo", ".", "getNode", "(", ")", ",", "<NUM_LIT>", ")", ")", ";" ]
LLVM	X86	CPP	stmt_completion	CPU	7,225	[ ",", "EltVT", ")", ")", ";" ]	[ "Ops", ".", "append", "(", "Split", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ",", "DAG", ".", "getUNDEF", "(", "EltVT", ")", ")", ";", "continue", ";", "}", "const", "APInt", "&", "V", "=", "Bits", "[", "i", "]", ";", "assert", "(", "V", ".", "getBitWidth", "(", ")", "==", "VT", ".", "getScalarSizeInBits", "(", ")", "&&", "<STR_LIT>", "Unexpected sizes", "<STR_LIT>", ")", ";", "if", "(", "Split", ")", "{", "Ops", ".", "push_back", "(", "DAG", ".", "getConstant", "(", "V", ".", "trunc", "(", "<NUM_LIT>", ")", ",", "dl", ",", "EltVT", ")", ")", ";", "Ops", ".", "push_back", "(", "DAG", ".", "getConstant", "(", "V", ".", "lshr", "(", "<NUM_LIT>", ")", ".", "trunc", "(", "<NUM_LIT>", ")", ",", "dl", ",", "EltVT", ")", ")", ";", "}", "else", "if", "(", "EltVT", "==", "MVT", "::", "f32", ")", "{", "APFloat", "FV", "(", "APFloat", "::", "IEEEsingle", "(", ")", ",", "V", ")", ";", "Ops", ".", "push_back", "(", "DAG", ".", "getConstantFP", "(", "FV", ",", "dl", ",", "EltVT", ")", ")", ";", "}", "else", "if", "(", "EltVT", "==", "MVT", "::", "f64", ")", "{", "APFloat", "FV", "(", "APFloat", "::", "IEEEdouble", "(", ")", ",", "V", ")", ";", "Ops", ".", "push_back", "(", "DAG", ".", "getConstantFP", "(", "FV", ",", "dl", ",", "EltVT", ")", ")", ";", "}", "else", "{", "Ops", ".", "push_back", "(", "DAG", ".", "getConstant", "(", "V", ",", "dl" ]
LLVM	M680x0	CPP	stmt_completion	MPU	7,226	[ ")", "{" ]	[ "void", "setCalleeSavedFrameSize", "(", "unsigned", "bytes" ]
LLVM	Mips	CPP	next_suggestion	CPU	7,227	[ "MachineOperand", "&", "MO", "=", "MI", ".", "getOperand", "(", "I", ")", ";" ]	[ "if", "(", "!", "EraseGPOpnd", ")", "return", ";", "MachineFunction", "&", "MF", "=", "*", "MI", ".", "getParent", "(", ")", "->", "getParent", "(", ")", ";", "MVT", "::", "SimpleValueType", "Ty", "=", "getRegTy", "(", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ",", "MF", ")", ";", "unsigned", "Reg", "=", "Ty", "==", "MVT", "::", "i32", "?", "Mips", "::", "GP", ":", "Mips", "::", "GP_64", ";", "for", "(", "unsigned", "I", "=", "<NUM_LIT>", ";", "I", "<", "MI", ".", "getNumOperands", "(", ")", ";", "++", "I", ")", "{" ]
GCC	ia64	MD	next_suggestion	CPU	7,228	[ "(", "match_dup", "<NUM_LIT>", ")" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "V8QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "vec_select", ":", "V8QI", "(", "match_operand", ":", "V8QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "parallel", "[", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")" ]
LLVM	PowerPC	TD	stmt_completion	CPU	7,229	[ ";" ]	[ "let", "PrintMethod", "=", "<STR_LIT>", ";", "let", "EncoderMethod", "=", "<STR_LIT>", ";", "let", "DecoderMethod", "=", "<STR_LIT>", ";", "let", "ParserMatchClass", "=", "PPCDirectBrAsmOperand" ]
LLVM	PowerPC	CPP	next_suggestion	CPU	7,230	[ "return", "<NUM_LIT>", "-", "DefaultSafety", ";" ]	[ "case", "PPC", "::", "GPRC_NOR0RegClassID", ":", "case", "PPC", "::", "SPERCRegClassID", ":", "case", "PPC", "::", "G8RCRegClassID", ":", "case", "PPC", "::", "GPRCRegClassID", ":", "{", "unsigned", "FP", "=", "TFI", "->", "hasFP", "(", "MF", ")", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ";", "return", "<NUM_LIT>", "-", "FP", "-", "DefaultSafety", ";", "}", "case", "PPC", "::", "F4RCRegClassID", ":", "case", "PPC", "::", "F8RCRegClassID", ":", "case", "PPC", "::", "VSLRCRegClassID", ":", "return", "<NUM_LIT>", "-", "DefaultSafety", ";", "case", "PPC", "::", "VFRCRegClassID", ":", "case", "PPC", "::", "VRRCRegClassID", ":", "{", "const", "PPCSubtarget", "&", "Subtarget", "=", "MF", ".", "getSubtarget", "<", "PPCSubtarget", ">", "(", ")", ";", "if", "(", "!", "TM", ".", "getAIXExtendedAltivecABI", "(", ")", "&&", "Subtarget", ".", "isAIXABI", "(", ")", ")", "return", "<NUM_LIT>", "-", "DefaultSafety", ";", "}" ]
LLVM	X86	TD	program_repair	CPU	7,231	[ "<FIXS>", "def", ":", "InstRW", "[", "HWWriteResGroup131", "]", ",", "(", "instrs", "LOOPE", ",", "LOOPNE", ")", ">", ";", "<FIXE>" ]	[ "let", "NumMicroOps", "=", "<NUM_LIT>", ";", "let", "ResourceCycles", "=", "[", "<NUM_LIT>", ",", "<NUM_LIT>", "]", ";", "}", "<BUGS>", "def", ":", "InstRW", "[", "HWWriteResGroup131", "]", ",", "(", "instrs", "LOOPE", ")", ">", ";", "def", ":", "InstRW", "[", "HWWriteResGroup131", "]", ",", "(", "instrs", "LOOPNE", ")", ">", ";", "<BUGE>", "def", "HWWriteResGroup132", ":", "SchedWriteRes", "[", "HWPort4", ",", "HWPort23", ",", "HWPort237", ",", "HWPort06", ",", "HWPort15", ",", "HWPort0156", "]", ">", "{", "let", "Latency", "=", "<NUM_LIT>", ";" ]
LLVM	PowerPC	CPP	next_suggestion	CPU	7,232	[ "break", ";" ]	[ "uint64_t", "Disp", "=", "Imm", "&", "<NUM_LIT>", ";", "assert", "(", "Base", "<", "<NUM_LIT>", "&&", "<STR_LIT>", "Invalid base register", "<STR_LIT>", ")", ";", "switch", "(", "Inst", ".", "getOpcode", "(", ")", ")", "{", "default", ":", "break", ";", "case", "PPC", "::", "LBZU", ":", "case", "PPC", "::", "LHAU", ":", "case", "PPC", "::", "LHZU", ":", "case", "PPC", "::", "LWZU", ":", "case", "PPC", "::", "LFSU", ":", "case", "PPC", "::", "LFDU", ":", "Inst", ".", "addOperand", "(", "MCOperand", "::", "createReg", "(", "RRegsNoR0", "[", "Base", "]", ")", ")", ";" ]
GCC	sh	MD	program_repair	CPU	7,233	[ "<FIXS>", "(", "use", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "use", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "<FIXE>", "<FIXS>", "<STR_LIT>", "<FIXE>", "<FIXS>", "(", "use", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "use", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "<FIXE>" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "parallel", "[", "(", "set", "(", "mem", ":", "BLK", "(", "reg", ":", "SI", "R4_REG", ")", ")", "(", "mem", ":", "BLK", "(", "reg", ":", "SI", "R5_REG", ")", ")", ")", "<BUGS>", "(", "use", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "<BUGE>", "(", "clobber", "(", "reg", ":", "SI", "PR_REG", ")", ")", "(", "clobber", "(", "reg", ":", "SI", "R0_REG", ")", ")", "]", ")", "]", "<STR_LIT>", "<BUGS>", "<STR_LIT>", "<BUGE>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "(", "define_insn", "<STR_LIT>", "[", "(", "parallel", "[", "(", "set", "(", "mem", ":", "BLK", "(", "reg", ":", "SI", "R4_REG", ")", ")", "(", "mem", ":", "BLK", "(", "reg", ":", "SI", "R5_REG", ")", ")", ")", "<BUGS>", "(", "use", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "<BUGE>", "(", "use", "(", "reg", ":", "SI", "R6_REG", ")", ")", "(", "clobber", "(", "reg", ":", "SI", "PR_REG", ")", ")", "(", "clobber", "(", "reg", ":", "SI", "T_REG", ")", ")" ]
LLVM	R600	CPP	stmt_completion	GPU	7,234	[ "AMDGPU", "::", "V_LSHL_B32_e32", ";" ]	[ "unsigned", "SIInstrInfo", "::", "getVALUOp", "(", "const", "MachineInstr", "&", "MI", ")", "{", "switch", "(", "MI", ".", "getOpcode", "(", ")", ")", "{", "default", ":", "return", "AMDGPU", "::", "INSTRUCTION_LIST_END", ";", "case", "AMDGPU", "::", "REG_SEQUENCE", ":", "return", "AMDGPU", "::", "REG_SEQUENCE", ";", "case", "AMDGPU", "::", "COPY", ":", "return", "AMDGPU", "::", "COPY", ";", "case", "AMDGPU", "::", "PHI", ":", "return", "AMDGPU", "::", "PHI", ";", "case", "AMDGPU", "::", "S_ADD_I32", ":", "return", "AMDGPU", "::", "V_ADD_I32_e32", ";", "case", "AMDGPU", "::", "S_ADDC_U32", ":", "return", "AMDGPU", "::", "V_ADDC_U32_e32", ";", "case", "AMDGPU", "::", "S_SUB_I32", ":", "return", "AMDGPU", "::", "V_SUB_I32_e32", ";", "case", "AMDGPU", "::", "S_SUBB_U32", ":", "return", "AMDGPU", "::", "V_SUBB_U32_e32", ";", "case", "AMDGPU", "::", "S_ASHR_I32", ":", "return", "AMDGPU", "::", "V_ASHR_I32_e32", ";", "case", "AMDGPU", "::", "S_ASHR_I64", ":", "return", "AMDGPU", "::", "V_ASHR_I64", ";", "case", "AMDGPU", "::", "S_LSHL_B32", ":", "return" ]
LLVM	Hexagon	TD	stmt_completion	DSP	7,235	[ "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "Ii", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Ii", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Ii", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Pv4", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Pv4", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Rtt32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rtt32", "{" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	7,236	[ "return", "(", "Code", "&", "~", "UsedOprMask", ")", "==", "<NUM_LIT>", ";" ]	[ "for", "(", "int", "Idx", "=", "<NUM_LIT>", ";", "Idx", "<", "Size", ";", "++", "Idx", ")", "{", "const", "auto", "&", "Op", "=", "Opr", "[", "Idx", "]", ";", "if", "(", "!", "Op", ".", "isSupported", "(", "STI", ")", ")", "continue", ";", "UsedOprMask", "\|=", "Op", ".", "getMask", "(", ")", ";", "unsigned", "Val", "=", "Op", ".", "decode", "(", "Code", ")", ";", "if", "(", "!", "Op", ".", "isValid", "(", "Val", ")", ")", "return", "false", ";", "HasNonDefaultVal", "\|=", "(", "Val", "!=", "Op", ".", "Default", ")", ";", "}" ]
GCC	rs6000	CPP	next_suggestion	CPU	7,237	[ "if", "(", "dot", ")", "return", "<STR_LIT>", "rlwinm. %0,%1,0,%3,%4", "<STR_LIT>", ";" ]	[ "operands", "[", "<NUM_LIT>", "]", "=", "GEN_INT", "(", "<NUM_LIT>", "-", "nb", ")", ";", "if", "(", "dot", ")", "return", "<STR_LIT>", "rldicl. %0,%1,0,%3", "<STR_LIT>", ";", "return", "<STR_LIT>", "rldicl %0,%1,0,%3", "<STR_LIT>", ";", "}", "if", "(", "mode", "==", "DImode", "&&", "nb", "==", "<NUM_LIT>", ")", "{", "operands", "[", "<NUM_LIT>", "]", "=", "GEN_INT", "(", "<NUM_LIT>", "-", "ne", ")", ";", "if", "(", "dot", ")", "return", "<STR_LIT>", "rldicr. %0,%1,0,%3", "<STR_LIT>", ";", "return", "<STR_LIT>", "rldicr %0,%1,0,%3", "<STR_LIT>", ";", "}", "if", "(", "nb", "<", "<NUM_LIT>", "&&", "ne", "<", "<NUM_LIT>", ")", "{", "operands", "[", "<NUM_LIT>", "]", "=", "GEN_INT", "(", "<NUM_LIT>", "-", "nb", ")", ";", "operands", "[", "<NUM_LIT>", "]", "=", "GEN_INT", "(", "<NUM_LIT>", "-", "ne", ")", ";" ]
LLVM	PowerPC	CPP	program_repair	CPU	7,238	[ "<FIXS>", "static", "const", "char", "*", "const", "CPUDirectives", "[", "]", "=", "{", "<FIXE>" ]	[ "bool", "DarwinAsmPrinter", "::", "doInitialization", "(", "Module", "&", "M", ")", "{", "<BUGS>", "static", "const", "char", "*", "CPUDirectives", "[", "]", "=", "{", "<BUGE>", "<STR_LIT>", "<STR_LIT>", ",", "<STR_LIT>", "ppc", "<STR_LIT>", ",", "<STR_LIT>", "ppc601", "<STR_LIT>", "," ]
LLVM	PowerPC	CPP	stmt_completion	CPU	7,239	[ ")", "{" ]	[ "}", "if", "(", "MadeChange", ")", "return", "MadeChange", ";", "int", "Limit", "=", "CTRLoopLimit", ";", "if", "(", "Limit", ">=", "<NUM_LIT>", ")", "{", "if", "(", "Counter", ">=", "CTRLoopLimit", ")", "return", "false", ";", "Counter", "++", ";", "}", "for", "(", "Loop", "::", "block_iterator", "I", "=", "L", "->", "block_begin", "(", ")", ",", "IE", "=", "L", "->", "block_end", "(", ")", ";", "I", "!=", "IE", ";", "++", "I", ")", "if", "(", "mightUseCTR", "(", "", "I", ")", ")", "return", "MadeChange", ";", "SmallVector", "<", "BasicBlock", "", ",", "<NUM_LIT>", ">", "ExitingBlocks", ";", "L", "->", "getExitingBlocks", "(", "ExitingBlocks", ")", ";", "BasicBlock", "", "CountedExitBlock", "=", "nullptr", ";", "const", "SCEV", "", "ExitCount", "=", "nullptr", ";", "BranchInst", "", "CountedExitBranch", "=", "nullptr", ";", "for", "(", "SmallVectorImpl", "<", "BasicBlock", "", ">", "::", "iterator", "I", "=", "ExitingBlocks", ".", "begin", "(", ")", ",", "IE", "=", "ExitingBlocks", ".", "end", "(", ")", ";", "I", "!=", "IE", ";", "++", "I", ")", "{", "const", "SCEV", "", "EC", "=", "SE", "->", "getExitCount", "(", "L", ",", "", "I", ")", ";", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Exit Count for ", "<STR_LIT>", "<<", "", "L", "<<", "<STR_LIT>", " from block ", "<STR_LIT>", "<<", "(", "", "I", ")", "->", "getName", "(", ")", "<<", "<STR_LIT>", ": ", "<STR_LIT>", "<<", "", "EC", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "if", "(", "isa", "<", "SCEVCouldNotCompute", ">", "(", "EC", ")", ")", "continue", ";", "if", "(", "const", "SCEVConstant", "", "ConstEC", "=", "dyn_cast", "<", "SCEVConstant", ">", "(", "EC", ")", ")", "{", "if", "(", "ConstEC", "->", "getValue", "(", ")", "->", "isZero", "(", ")", ")", "continue", ";", "}", "else", "if", "(", "!", "SE", "->", "isLoopInvariant", "(", "EC", ",", "L", ")", ")", "continue", ";", "if", "(", "SE", "->", "getTypeSizeInBits", "(", "EC", "->", "getType", "(", ")", ")", ">", "(", "TM", "->", "isPPC64", "(", ")", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ")", "continue", ";", "bool", "NotAlways", "=", "false", ";", "for", "(", "pred_iterator", "PI", "=", "pred_begin", "(", "L", "->", "getHeader", "(", ")", ")", ",", "PIE", "=", "pred_end", "(", "L", "->", "getHeader", "(", ")", ")", ";", "PI", "!=", "PIE", ";", "++", "PI", ")", "{", "if", "(", "!", "L", "->", "contains", "(", "", "PI", ")", ")", "continue", ";", "if", "(", "!", "DT", "->", "dominates", "(", "", "I", ",", "", "PI", ")", ")", "{", "NotAlways", "=", "true", ";", "break", ";", "}", "}", "if", "(", "NotAlways", ")", "continue", ";", "Instruction", "", "TI", "=", "(", "", "I", ")", "->", "getTerminator", "(", ")", ";", "if", "(", "!", "TI", ")", "continue", ";", "if", "(", "BranchInst", "", "BI", "=", "dyn_cast", "<", "BranchInst", ">", "(", "TI", ")" ]
LLVM	ARM	CPP	stmt_completion	CPU	7,240	[ "::", "SMIN", ",", "ISD", "::", "SMAX", ",", "ISD", "::", "UMIN", ",", "ISD", "::", "UMAX", "}", ")", "setOperationAction", "(", "Opcode", ",", "VT", ",", "Legal", ")", ";" ]	[ "setOperationAction", "(", "ISD", "::", "EXTRACT_SUBVECTOR", ",", "VT", ",", "Legal", ")", ";", "setOperationAction", "(", "ISD", "::", "SELECT", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "SELECT_CC", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "VSELECT", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "SIGN_EXTEND_INREG", ",", "VT", ",", "Expand", ")", ";", "if", "(", "VT", ".", "isInteger", "(", ")", ")", "{", "setOperationAction", "(", "ISD", "::", "SHL", ",", "VT", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "SRA", ",", "VT", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "SRL", ",", "VT", ",", "Custom", ")", ";", "}", "if", "(", "VT", ".", "isInteger", "(", ")", "&&", "VT", "!=", "PromotedBitwiseVT", ")", "{", "setOperationAction", "(", "ISD", "::", "AND", ",", "VT", ",", "Promote", ")", ";", "AddPromotedToType", "(", "ISD", "::", "AND", ",", "VT", ",", "PromotedBitwiseVT", ")", ";", "setOperationAction", "(", "ISD", "::", "OR", ",", "VT", ",", "Promote", ")", ";", "AddPromotedToType", "(", "ISD", "::", "OR", ",", "VT", ",", "PromotedBitwiseVT", ")", ";", "setOperationAction", "(", "ISD", "::", "XOR", ",", "VT", ",", "Promote", ")", ";", "AddPromotedToType", "(", "ISD", "::", "XOR", ",", "VT", ",", "PromotedBitwiseVT", ")", ";", "}", "setOperationAction", "(", "ISD", "::", "SDIV", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "UDIV", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "FDIV", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "SREM", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "UREM", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "FREM", ",", "VT", ",", "Expand", ")", ";", "if", "(", "!", "VT", ".", "isFloatingPoint", "(", ")", "&&", "VT", "!=", "MVT", "::", "v2i64", "&&", "VT", "!=", "MVT", "::", "v1i64", ")", "for", "(", "auto", "Opcode", ":", "{", "ISD", "::", "ABS", ",", "ISD" ]
LLVM	ARM	CPP	next_suggestion	CPU	7,241	[ "return", "ARM", "::", "STRB", ";" ]	[ "return", "ARM", "::", "LDRH", ";", "case", "ARM", "::", "LDRB_PRE", ":", "case", "ARM", "::", "LDRB_POST", ":", "return", "ARM", "::", "LDRB", ";", "case", "ARM", "::", "LDRSH_PRE", ":", "case", "ARM", "::", "LDRSH_POST", ":", "return", "ARM", "::", "LDRSH", ";", "case", "ARM", "::", "LDRSB_PRE", ":", "case", "ARM", "::", "LDRSB_POST", ":", "return", "ARM", "::", "LDRSB", ";", "case", "ARM", "::", "STR_PRE", ":", "case", "ARM", "::", "STR_POST", ":", "return", "ARM", "::", "STR", ";", "case", "ARM", "::", "STRH_PRE", ":", "case", "ARM", "::", "STRH_POST", ":", "return", "ARM", "::", "STRH", ";", "case", "ARM", "::", "STRB_PRE", ":", "case", "ARM", "::", "STRB_POST", ":" ]
LLVM	Hexagon	TD	stmt_completion	DSP	7,242	[ "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]	[ "def", "F2_conv_df2d_chop", ":", "HInst", "<", "(", "outs", "DoubleRegs", ":", "$", "Rdd32", ")", ",", "(", "ins", "DoubleRegs", ":", "$", "Rss32", ")", ",", "<STR_LIT>", ",", "tc_3a867367", ",", "TypeS_2op", ">", ",", "Enc_b9c5fb", "{", "let", "Inst", "{", "<NUM_LIT>", "-" ]
LLVM	TL45	CPP	stmt_completion	MPU	7,243	[ "DL", ",", "VT", ",", "Value", ",", "Value", ")", ";" ]	[ "static", "SDValue", "not", "Value", "(", "SelectionDAG", "&", "DAG", ",", "const", "SDLoc", "&", "DL", ",", "EVT", "VT", ",", "SDValue", "Value", ")", "{", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", "," ]
LLVM	AArch64	CPP	next_suggestion	CPU	7,244	[ "}" ]	[ "if", "(", "I", "->", "getScalarSizeInBits", "(", ")", "*", "cast", "<", "VectorType", ">", "(", "I", ")", "->", "getNumElements", "(", ")", "==", "<NUM_LIT>", ")", "Cost", "+=", "getMemoryOpCost", "(", "Instruction", "::", "Store", ",", "I", ",", "Align", "(", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ",", "CostKind", ")", "+", "getMemoryOpCost", "(", "Instruction", "::", "Load", ",", "I", ",", "Align", "(", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ",", "CostKind", ")", ";", "}", "return", "Cost", ";" ]
LLVM	Mips	TD	program_repair	CPU	7,245	[ "<FIXS>", "PseudoSE", "(", "outs", "RC", ":", "$", "dst", ")", ",", "(", "ins", "RC", ":", "$", "T", ",", "GPR32Opnd", ":", "$", "cond", ",", "RC", ":", "$", "F", ")", ",", "<FIXE>", "<FIXS>", "PseudoSE", "(", "outs", "RC", ":", "$", "dst", ")", ",", "(", "ins", "RC", ":", "$", "T", ",", "FCC", ":", "$", "cond", ",", "RC", ":", "$", "F", ")", ",", "[", "(", "set", "RC", ":", "$", "dst", ",", "(", "MipsCMovFP_T", "RC", ":", "$", "T", ",", "FCC", ":", "$", "cond", ",", "RC", ":", "$", "F", ")", ")", "]", ">", ",", "<FIXE>", "<FIXS>", "PseudoSE", "(", "outs", "RC", ":", "$", "dst", ")", ",", "(", "ins", "RC", ":", "$", "T", ",", "FCC", ":", "$", "cond", ",", "RC", ":", "$", "F", ")", ",", "[", "(", "set", "RC", ":", "$", "dst", ",", "(", "MipsCMovFP_F", "RC", ":", "$", "T", ",", "FCC", ":", "$", "cond", ",", "RC", ":", "$", "F", ")", ")", "]", ">", ",", "<FIXE>" ]	[ "defm", ":", "MovnPats", "GPR64", ",", "FGR64", ",", "MOVN_I64_D64", ",", "XOR64", ">", ",", "INSN_MIPS4_32_NOT_32R6_64R6", ",", "FGR_64", ";", "let", "usesCustomInserter", "=", "<NUM_LIT>", "in", "{", "class", "Select_Pseudo", "RegisterOperand", "RC", ">", ":", "<BUGS>", "PseudoSE", "(", "outs", "RC", ":", "$", "dst", ")", ",", "(", "ins", "GPR32Opnd", ":", "$", "cond", ",", "RC", ":", "$", "T", ",", "RC", ":", "$", "F", ")", ",", "<BUGE>", "[", "(", "set", "RC", ":", "$", "dst", ",", "(", "select", "GPR32Opnd", ":", "$", "cond", ",", "RC", ":", "$", "T", ",", "RC", ":", "$", "F", ")", ")", "]", ">", ",", "ISA_MIPS1_NOT_4_32", ";", "class", "SelectFP_Pseudo_T", "RegisterOperand", "RC", ">", ":", "<BUGS>", "PseudoSE", "(", "outs", "RC", ":", "$", "dst", ")", ",", "(", "ins", "GPR32Opnd", ":", "$", "cond", ",", "RC", ":", "$", "T", ",", "RC", ":", "$", "F", ")", ",", "[", "(", "set", "RC", ":", "$", "dst", ",", "(", "MipsCMovFP_T", "RC", ":", "$", "T", ",", "GPR32Opnd", ":", "$", "cond", ",", "RC", ":", "$", "F", ")", ")", "]", ">", ",", "<BUGE>", "ISA_MIPS1_NOT_4_32", ";", "class", "SelectFP_Pseudo_F", "RegisterOperand", "RC", ">", ":", "<BUGS>", "PseudoSE", "(", "outs", "RC", ":", "$", "dst", ")", ",", "(", "ins", "GPR32Opnd", ":", "$", "cond", ",", "RC", ":", "$", "T", ",", "RC", ":", "$", "F", ")", ",", "[", "(", "set", "RC", ":", "$", "dst", ",", "(", "MipsCMovFP_F", "RC", ":", "$", "T", ",", "GPR32Opnd", ":", "$", "cond", ",", "RC", ":", "$", "F", ")", ")", "]", ">", ",", "<BUGE>", "ISA_MIPS1_NOT_4_32", ";", "}" ]
GCC	pa	MD	stmt_completion	CPU	7,246	[ ")", ")", ")" ]	[ "<STR_LIT>", "(", "and", "(", "match_code", "<STR_LIT>", ")", "(", "match_test", "<STR_LIT>" ]
LLVM	TPC	TD	next_suggestion	Virtual ISA	7,247	[ "let", "DecoderMethod", "=", "<STR_LIT>", ";" ]	[ "let", "PrintMethod", "=", "<STR_LIT>", ";", "let", "MIOperandInfo", "=", "(", "ops", "i32imm", ":", "$", "boundary", ")", ";" ]
LLVM	X86	CPP	stmt_completion	CPU	7,248	[ "inferAlignFromPtrInfo", "(", "MF", ",", "MPO", ")", ")", ";" ]	[ "auto", "MMO", "=", "MF", ".", "getMachineMemOperand", "(", "MPO", ",", "MachineMemOperand", "::", "MOLoad", "\|", "MachineMemOperand", "::", "MOInvariant", ",", "Size", "," ]
GCC	i386	CPP	stmt_completion	CPU	7,249	[ "_", "_", "A", ",", "_", "_", "m128i", "_", "_", "B", ")", "{" ]	[ "extern", "_", "_", "inline", "_", "_", "m128i", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm_mask_rolv_epi64", "(", "_", "_", "m128i", "_", "_", "W", ",", "_", "_", "mmask8", "_", "_", "U", ",", "_", "_", "m128i" ]
LLVM	AArch64	CPP	program_repair	CPU	7,250	[ "<FIXS>", "bool", "AArch64FastISel", "::", "ProcessCallArgs", "(", "CallLoweringInfo", "&", "CLI", ",", "SmallVectorImpl", "MVT", ">", "&", "OutVTs", ",", "unsigned", "&", "NumBytes", ")", "{", "CallingConv", "::", "ID", "CC", "=", "CLI", ".", "CallConv", ";", "<FIXE>", "<FIXS>", "CCInfo", ".", "AnalyzeCallOperands", "(", "OutVTs", ",", "CLI", ".", "OutFlags", ",", "CCAssignFnForCall", "(", "CC", ")", ")", ";", "<FIXE>" ]	[ "return", "true", ";", "}", "<BUGS>", "bool", "AArch64FastISel", "::", "ProcessCallArgs", "(", "SmallVectorImpl", "Value", "", ">", "&", "Args", ",", "SmallVectorImpl", "unsigned", ">", "&", "ArgRegs", ",", "SmallVectorImpl", "MVT", ">", "&", "ArgVTs", ",", "SmallVectorImpl", "ISD", "::", "ArgFlagsTy", ">", "&", "ArgFlags", ",", "SmallVectorImpl", "unsigned", ">", "&", "RegArgs", ",", "CallingConv", "::", "ID", "CC", ",", "unsigned", "&", "NumBytes", ")", "{", "<BUGE>", "SmallVector", "CCValAssign", ",", "<NUM_LIT>", ">", "ArgLocs", ";", "CCState", "CCInfo", "(", "CC", ",", "false", ",", "", "FuncInfo", ".", "MF", ",", "TM", ",", "ArgLocs", ",", "*", "Context", ")", ";", "<BUGS>", "CCInfo", ".", "AnalyzeCallOperands", "(", "ArgVTs", ",", "ArgFlags", ",", "CCAssignFnForCall", "(", "CC", ")", ")", ";", "<BUGE>", "NumBytes", "=", "CCInfo", ".", "getNextStackOffset", "(", ")", ";" ]
LLVM	ARM	CPP	stmt_completion	CPU	7,251	[ "isVolatile", "(", ")", ",", "LD", "->", "isNonTemporal", "(", ")", ",", "LD", "->", "getAlignment", "(", ")", ")", ";" ]	[ "LoadSDNode", "*", "LD", "=", "cast", "<", "LoadSDNode", ">", "(", "N", ")", ";", "return", "DAG", ".", "getLoad", "(", "LD", "->", "getMemoryVT", "(", ")", ",", "N", "->", "getDebugLoc", "(", ")", ",", "LD", "->", "getChain", "(", ")", ",", "LD", "->", "getBasePtr", "(", ")", ",", "LD", "->", "getSrcValue", "(", ")", ",", "LD", "->", "getSrcValueOffset", "(", ")", ",", "LD", "->" ]
LLVM	X86	TD	stmt_completion	CPU	7,252	[ "Requires", "<", "[", "In64BitMode", "]", ">", ";" ]	[ "def", "ADJCALLSTACKUP64", ":", "I", "<", "<NUM_LIT>", ",", "Pseudo", ",", "(", "outs", ")", ",", "(", "ins", "i32imm", ":", "$", "amt1", ",", "i32imm", ":", "$", "amt2", ")", ",", "<STR_LIT>", ",", "[", "(", "X86callseq_end", "timm", ":", "$", "amt1", ",", "timm", ":", "$", "amt2", ")", "]", ">", "," ]
LLVM	ARM	CPP	next_suggestion	CPU	7,253	[ "}" ]	[ "if", "(", "Copies", ".", "size", "(", ")", ">", "<NUM_LIT>", ")", "return", "false", ";", "for", "(", "SDNode", "::", "use_iterator", "UI", "=", "VMov", "->", "use_begin", "(", ")", ",", "UE", "=", "VMov", "->", "use_end", "(", ")", ";", "UI", "!=", "UE", ";", "++", "UI", ")", "{", "SDValue", "UseChain", "=", "UI", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "Copies", ".", "count", "(", "UseChain", ".", "getNode", "(", ")", ")", ")", "Copy", "=", "", "UI", ";", "else", "TCChain", "=", "UseChain", ";", "}", "}", "else", "if", "(", "Copy", "->", "getOpcode", "(", ")", "==", "ISD", "::", "BITCAST", ")", "{", "if", "(", "!", "Copy", "->", "hasOneUse", "(", ")", ")", "return", "false", ";", "Copy", "=", "", "Copy", "->", "use_begin", "(", ")", ";", "if", "(", "Copy", "->", "getOpcode", "(", ")", "!=", "ISD", "::", "CopyToReg", "\|\|", "!", "Copy", "->", "hasNUsesOfValue", "(", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ")", "return", "false", ";", "TCChain", "=", "Copy", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "}", "else", "{", "return", "false", ";", "}", "bool", "HasRet", "=", "false", ";", "for", "(", "SDNode", "::", "use_iterator", "UI", "=", "Copy", "->", "use_begin", "(", ")", ",", "UE", "=", "Copy", "->", "use_end", "(", ")", ";", "UI", "!=", "UE", ";", "++", "UI", ")", "{", "if", "(", "UI", "->", "getOpcode", "(", ")", "!=", "<STR_LIT>", "::", "<STR_LIT>", "&&", "UI", "->", "getOpcode", "(", ")", "!=", "<STR_LIT>", "::", "<STR_LIT>", ")", "return", "false", ";", "HasRet", "=", "true", ";" ]
LLVM	X86	CPP	stmt_completion	CPU	7,254	[ ")", "return", "new", "ELFX86_X32AsmBackend", "(", "T", ",", "OSABI", ",", "STI", ")", ";" ]	[ "if", "(", "TheTriple", ".", "isOSBinFormatMachO", "(", ")", ")", "{", "MachO", "::", "CPUSubTypeX86", "CS", "=", "StringSwitch", "<", "MachO", "::", "CPUSubTypeX86", ">", "(", "TheTriple", ".", "getArchName", "(", ")", ")", ".", "Case", "(", "<STR_LIT>", "x86_64h", "<STR_LIT>", ",", "MachO", "::", "CPU_SUBTYPE_X86_64_H", ")", ".", "Default", "(", "MachO", "::", "CPU_SUBTYPE_X86_64_ALL", ")", ";", "return", "new", "DarwinX86_64AsmBackend", "(", "T", ",", "MRI", ",", "STI", ",", "CS", ")", ";", "}", "if", "(", "TheTriple", ".", "isOSWindows", "(", ")", "&&", "TheTriple", ".", "isOSBinFormatCOFF", "(", ")", ")", "return", "new", "WindowsX86AsmBackend", "(", "T", ",", "true", ",", "STI", ")", ";", "uint8_t", "OSABI", "=", "MCELFObjectTargetWriter", "::", "getOSABI", "(", "TheTriple", ".", "getOS", "(", ")", ")", ";", "if", "(", "TheTriple", ".", "getEnvironment", "(", ")", "==", "Triple", "::", "GNUX32" ]
GCC	loongarch	CPP	stmt_completion	CPU	7,255	[ "src", ")", ")", ";" ]	[ "rtx", "loongarch_emit_move", "(", "rtx", "dest", ",", "rtx", "src", ")", "{", "return", "(", "can_create_pseudo_p", "(", ")", "?", "emit_move_insn", "(", "dest", ",", "src", ")", ":", "emit_move_insn_1", "(", "dest", "," ]
LLVM	AArch64	CPP	stmt_completion	CPU	7,256	[ ";" ]	[ "case", "Intrinsic", "::", "aarch64_neon_ld4r", ":", "{", "Info", ".", "opc", "=", "ISD", "::", "INTRINSIC_W_CHAIN", ";", "uint64_t", "NumElts", "=", "DL", ".", "getTypeSizeInBits", "(", "I", ".", "getType", "(", ")", ")", "/", "<NUM_LIT>", ";", "Info", ".", "memVT", "=", "EVT", "::", "getVectorVT", "(", "I", ".", "getType", "(", ")", "->", "getContext", "(", ")", ",", "MVT", "::", "i64", ",", "NumElts", ")", ";", "Info", ".", "ptrVal", "=", "I", ".", "getArgOperand", "(", "I", ".", "arg_size", "(", ")", "-", "<NUM_LIT>", ")", ";", "Info", ".", "offset", "=", "<NUM_LIT>", ";", "Info", ".", "align", ".", "reset", "(", ")", ";", "Info", ".", "flags", "=", "MachineMemOperand", "::", "MOLoad", ";", "return", "true", ";", "}", "case", "Intrinsic", "::", "aarch64_neon_st2", ":", "case", "Intrinsic", "::", "aarch64_neon_st3", ":", "case", "Intrinsic", "::", "aarch64_neon_st4", ":", "case", "Intrinsic", "::", "aarch64_neon_st1x2", ":", "case", "Intrinsic", "::", "aarch64_neon_st1x3", ":", "case", "Intrinsic", "::", "aarch64_neon_st1x4", ":", "case", "Intrinsic", "::", "aarch64_neon_st2lane", ":", "case", "Intrinsic", "::", "aarch64_neon_st3lane", ":", "case", "Intrinsic", "::", "aarch64_neon_st4lane", ":", "{", "Info", ".", "opc", "=", "ISD", "::", "INTRINSIC_VOID", ";", "unsigned", "NumElts", "=", "<NUM_LIT>", ";", "for", "(", "const", "Value", "", "Arg", ":", "I", ".", "args", "(", ")", ")", "{", "Type", "", "ArgTy", "=", "Arg", "->", "getType", "(", ")", ";", "if", "(", "!", "ArgTy", "->", "isVectorTy", "(", ")", ")", "break", ";", "NumElts", "+=", "DL", ".", "getTypeSizeInBits", "(", "ArgTy", ")", "/", "<NUM_LIT>", ";", "}", "Info", ".", "memVT", "=", "EVT", "::", "getVectorVT", "(", "I", ".", "getType", "(", ")", "->", "getContext", "(", ")", ",", "MVT", "::", "i64", ",", "NumElts", ")", ";", "Info", ".", "ptrVal", "=", "I", ".", "getArgOperand", "(", "I", ".", "arg_size", "(", ")", "-", "<NUM_LIT>", ")", ";", "Info", ".", "offset", "=", "<NUM_LIT>", ";", "Info", ".", "align", ".", "reset", "(", ")", ";", "Info", ".", "flags", "=", "MachineMemOperand", "::", "MOStore", ";", "return", "true", ";", "}", "case", "Intrinsic", "::", "aarch64_ldaxr", ":", "case", "Intrinsic", "::", "aarch64_ldxr", ":", "{", "PointerType", "", "PtrTy", "=", "cast", "<", "PointerType", ">", "(", "I", ".", "getArgOperand", "(", "<NUM_LIT>", ")", "->", "getType", "(", ")", ")", ";", "Info", ".", "opc", "=", "ISD", "::", "INTRINSIC_W_CHAIN", ";", "Info", ".", "memVT", "=", "MVT", "::", "getVT", "(", "PtrTy", "->", "getElementType", "(", ")", ")", ";", "Info", ".", "ptrVal", "=", "I", ".", "getArgOperand", "(", "<NUM_LIT>", ")", ";", "Info", ".", "offset", "=", "<NUM_LIT>", ";", "Info", ".", "align", "=", "DL", ".", "getABITypeAlign", "(", "PtrTy", "->", "getElementType", "(", ")", ")", ";", "Info", ".", "flags", "=", "MachineMemOperand", "::", "MOLoad", "\|", "MachineMemOperand", "::", "MOVolatile", ";", "return", "true", ";", "}", "case", "Intrinsic", "::", "aarch64_stlxr", ":", "case", "Intrinsic", "::", "aarch64_stxr", ":", "{", "PointerType", "", "PtrTy", "=", "cast", "<", "PointerType", ">", "(", "I", ".", "getArgOperand", "(", "<NUM_LIT>", ")", "->", "getType", "(", ")", ")", ";", "Info", ".", "opc", "=", "ISD", "::", "INTRINSIC_W_CHAIN", ";", "Info", ".", "memVT", "=", "MVT", "::", "getVT", "(", "PtrTy", "->", "getElementType", "(", ")", ")", ";", "Info", ".", "ptrVal", "=", "I", ".", "getArgOperand", "(", "<NUM_LIT>", ")", ";", "Info", ".", "offset", "=", "<NUM_LIT>", ";", "Info", ".", "align", "=", "DL", ".", "getABITypeAlign", "(", "PtrTy", "->", "getElementType", "(", ")", ")", ";", "Info", ".", "flags", "=", "MachineMemOperand", "::", "MOStore", "\|", "MachineMemOperand", "::", "MOVolatile", ";", "return", "true" ]
LLVM	SystemZ	CPP	next_suggestion	CPU	7,257	[ "switch", "(", "Opcode", ")", "{" ]	[ "unsigned", "MaskBit", "=", "(", "(", "OpNo", "-", "<NUM_LIT>", ")", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ";", "SrcDemE", ".", "setBit", "(", "(", "Mask", "&", "MaskBit", ")", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ";", "break", ";", "}", "case", "Intrinsic", "::", "s390_vsldb", ":", "{", "assert", "(", "VT", "==", "MVT", "::", "v16i8", "&&", "<STR_LIT>", "Unexpected type.", "<STR_LIT>", ")", ";", "unsigned", "FirstIdx", "=", "cast", "<", "ConstantSDNode", ">", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", "->", "getZExtValue", "(", ")", ";", "assert", "(", "FirstIdx", ">", "<NUM_LIT>", "&&", "FirstIdx", "<", "<NUM_LIT>", "&&", "<STR_LIT>", "Unused operand.", "<STR_LIT>", ")", ";", "unsigned", "NumSrc0Els", "=", "<NUM_LIT>", "-", "FirstIdx", ";", "SrcDemE", "=", "APInt", "(", "NumElts", ",", "<NUM_LIT>", ")", ";", "if", "(", "OpNo", "==", "<NUM_LIT>", ")", "{", "APInt", "DemEls", "=", "DemandedElts", ".", "trunc", "(", "NumSrc0Els", ")", ";", "SrcDemE", ".", "insertBits", "(", "DemEls", ",", "FirstIdx", ")", ";", "}", "else", "{", "APInt", "DemEls", "=", "DemandedElts", ".", "lshr", "(", "NumSrc0Els", ")", ";", "SrcDemE", ".", "insertBits", "(", "DemEls", ",", "<NUM_LIT>", ")", ";", "}", "break", ";", "}", "case", "Intrinsic", "::", "s390_vperm", ":", "SrcDemE", "=", "APInt", "(", "NumElts", ",", "<NUM_LIT>", ")", ";", "break", ";", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "Unhandled intrinsic.", "<STR_LIT>", ")", ";", "break", ";", "}", "}", "else", "{" ]
GCC	csky	CPP	code_generation	CPU	7,258	[ "static", "int", "csky_arg_partial_bytes", "(", "cumulative_args_t", "pcum_v", ",", "machine_mode", "mode", ",", "tree", "type", ",", "bool", "named", "ATTRIBUTE_UNUSED", ")", "{", "CUMULATIVE_ARGS", "", "pcum", "=", "get_cumulative_args", "(", "pcum_v", ")", ";", "int", "param_size", "=", "csky_num_arg_regs", "(", "mode", ",", "type", ")", ";", "if", "(", "", "pcum", "<", "CSKY_NPARM_REGS", "&&", "", "pcum", "+", "param_size", ">", "CSKY_NPARM_REGS", ")", "return", "(", "CSKY_NPARM_REGS", "-", "", "pcum", ")", "*", "UNITS_PER_WORD", ";", "return", "<NUM_LIT>", ";", "}" ]	[ "Implement", "TARGET_ARG_PARTIAL_BYTES", ".", "Return", "the", "number", "of", "bytes", "at", "the", "beginning", "of", "an", "argument", "that", "must", "be", "put", "in", "registers", ".", "The", "value", "must", "be", "zero", "for", "arguments", "that", "are", "passed", "entirely", "in", "registers", "or", "that", "are", "entirely", "pushed", "on", "the", "stack", "." ]
LLVM	CAHP	CPP	stmt_completion	CPU	7,259	[ "i16", ",", "Expand", ")", ";" ]	[ "computeRegisterProperties", "(", "STI", ".", "getRegisterInfo", "(", ")", ")", ";", "setStackPointerRegisterToSaveRestore", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "for", "(", "auto", "N", ":", "{", "ISD", "::", "EXTLOAD", ",", "ISD", "::", "SEXTLOAD", ",", "ISD", "::", "ZEXTLOAD", "}", ")", "setLoadExtAction", "(", "N", ",", "MVT", "::", "i16", ",", "MVT", "::", "i1", ",", "Promote", ")", ";", "setOperationAction", "(", "ISD", "::", "GlobalAddress", ",", "MVT", "::", "i16", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "BRCOND", ",", "MVT", "::", "Other", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "BR_CC", ",", "MVT", "::", "i16", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "BR_JT", ",", "MVT", "::", "Other", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "SELECT", ",", "MVT", "::", "i16", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "SELECT_CC", ",", "MVT", "::", "i16", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "SETCC", ",", "MVT", "::", "i16", ",", "Expand", ")", ";", "for", "(", "auto", "VT", ":", "{", "MVT", "::", "i1", ",", "MVT", "::", "i8", "}", ")", "setOperationAction", "(", "ISD", "::", "SIGN_EXTEND_INREG", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "MUL", ",", "MVT", "::", "i16", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "SMUL_LOHI", ",", "MVT", "::", "i16", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "UMUL_LOHI", ",", "MVT", "::", "i16", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "MULHS", ",", "MVT", "::", "i16", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "MULHU", ",", "MVT", "::", "i16", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "SREM", ",", "MVT", "::", "i16", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "SDIVREM", ",", "MVT", "::", "i16", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "SDIV", ",", "MVT", "::", "i16", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "UREM", ",", "MVT", "::" ]
GCC	i386	CPP	next_suggestion	CPU	7,260	[ "}" ]	[ "extern", "_", "_", "inline", "_", "_", "m512i", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm512_maskz_min_epu32", "(", "_", "_", "mmask16", "_", "_", "M", ",", "_", "_", "m512i", "_", "_", "A", ",", "_", "_", "m512i", "_", "_", "B", ")", "{", "return", "(", "_", "_", "m512i", ")", "_", "_", "builtin_ia32_pminud512_mask", "(", "(", "_", "_", "v16si", ")", "_", "_", "A", ",", "(", "_", "_", "v16si", ")", "_", "_", "B", ",", "(", "_", "_", "v16si", ")", "_", "mm512_setzero_si512", "(", ")", ",", "_", "_", "M", ")", ";" ]
LLVM	AArch64	TD	stmt_completion	CPU	7,261	[ "<STR_LIT>", ",", "SDT_AArch64UnaryVec", ">", ";" ]	[ "def", "AArch64rev64", ":", "SDNode", "<" ]
GCC	arm	CPP	program_repair	CPU	7,262	[ "<FIXS>", "case", "E_V16QImode", ":", "gen", "=", "gen_neon_vtrnv16qi_internal", ";", "break", ";", "case", "E_V8QImode", ":", "gen", "=", "gen_neon_vtrnv8qi_internal", ";", "break", ";", "case", "E_V8HImode", ":", "gen", "=", "gen_neon_vtrnv8hi_internal", ";", "break", ";", "case", "E_V4HImode", ":", "gen", "=", "gen_neon_vtrnv4hi_internal", ";", "break", ";", "case", "E_V8HFmode", ":", "gen", "=", "gen_neon_vtrnv8hf_internal", ";", "break", ";", "case", "E_V4HFmode", ":", "gen", "=", "gen_neon_vtrnv4hf_internal", ";", "break", ";", "case", "E_V4SImode", ":", "gen", "=", "gen_neon_vtrnv4si_internal", ";", "break", ";", "case", "E_V2SImode", ":", "gen", "=", "gen_neon_vtrnv2si_internal", ";", "break", ";", "case", "E_V2SFmode", ":", "gen", "=", "gen_neon_vtrnv2sf_internal", ";", "break", ";", "case", "E_V4SFmode", ":", "gen", "=", "gen_neon_vtrnv4sf_internal", ";", "break", ";", "<FIXE>" ]	[ "switch", "(", "d", "->", "vmode", ")", "{", "<BUGS>", "case", "V16QImode", ":", "gen", "=", "gen_neon_vtrnv16qi_internal", ";", "break", ";", "case", "V8QImode", ":", "gen", "=", "gen_neon_vtrnv8qi_internal", ";", "break", ";", "case", "V8HImode", ":", "gen", "=", "gen_neon_vtrnv8hi_internal", ";", "break", ";", "case", "V4HImode", ":", "gen", "=", "gen_neon_vtrnv4hi_internal", ";", "break", ";", "case", "V8HFmode", ":", "gen", "=", "gen_neon_vtrnv8hf_internal", ";", "break", ";", "case", "V4HFmode", ":", "gen", "=", "gen_neon_vtrnv4hf_internal", ";", "break", ";", "case", "V4SImode", ":", "gen", "=", "gen_neon_vtrnv4si_internal", ";", "break", ";", "case", "V2SImode", ":", "gen", "=", "gen_neon_vtrnv2si_internal", ";", "break", ";", "case", "V2SFmode", ":", "gen", "=", "gen_neon_vtrnv2sf_internal", ";", "break", ";", "case", "V4SFmode", ":", "gen", "=", "gen_neon_vtrnv4sf_internal", ";", "break", ";", "<BUGE>", "default", ":", "gcc_unreachable", "(", ")", ";", "}" ]
LLVM	X86	CPP	stmt_completion	CPU	7,263	[ "Reg", ";" ]	[ "BaseType", "=", "RegBase", ";", "Base", ".", "Reg", "=" ]
LLVM	Hexagon	TD	next_suggestion	DSP	7,264	[ "}" ]	[ "def", "F2_conv_d2df", ":", "HInst", "<", "(", "outs", "DoubleRegs", ":", "$", "Rdd32", ")", ",", "(", "ins", "DoubleRegs", ":", "$", "Rss32", ")", ",", "<STR_LIT>", ",", "tc_3a867367", ",", "TypeS_2op", ">", ",", "Enc_b9c5fb", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isFP", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "USR", "]", ";" ]
LLVM	Hexagon	TD	stmt_completion	DSP	7,265	[ "}", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "Pu", ";", "bits", "<", "<NUM_LIT>", ">", "s8", ";", "bits", "<", "<NUM_LIT>", ">", "S8", ";", "let", "IClass", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Pu", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "S8", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "S8", "{", "<NUM_LIT>" ]
LLVM	AArch64	TD	stmt_completion	CPU	7,266	[ "<NUM_LIT>", ",", "<NUM_LIT>", ">", ";" ]	[ "def", "simm9s16", ":", "Operand", "<", "i64", ">", "{", "let", "ParserMatchClass", "=", "SImmScaledMemoryIndexed", "<" ]
GCC	mips	MD	next_suggestion	CPU	7,267	[ "mips_split_move_insn", "(", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ",", "curr_insn", ")" ]	[ "(", "match_operand", ":", "MSA", "<NUM_LIT>", "<STR_LIT>", ")", ")", "]", "<STR_LIT>", "[", "(", "const_int", "<NUM_LIT>", ")", "]", "{" ]
GCC	m32r	CPP	next_suggestion	MPU	7,268	[ "return", "call_address_operand", "(", "op", ",", "mode", ")", ";" ]	[ "if", "(", "!", "MEM_P", "(", "op", ")", ")", "return", "<NUM_LIT>", ";", "op", "=", "XEXP", "(", "op", ",", "<NUM_LIT>", ")", ";" ]
LLVM	Hexagon	CPP	stmt_completion	DSP	7,269	[ "::", "V4_SS2_storebi0", ":" ]	[ "operand", "=", "getRegFromSubinstEncoding", "(", "inst", "&", "<NUM_LIT>", ")", ";", "Op", "=", "MCOperand", "::", "createReg", "(", "operand", ")", ";", "MI", "->", "addOperand", "(", "Op", ")", ";", "operand", "=", "(", "(", "inst", "&", "<NUM_LIT>", ")", ">>", "<NUM_LIT>", ")", "<<", "<NUM_LIT>", ";", "HexagonMCInstrInfo", "::", "addConstant", "(", "", "MI", ",", "operand", ",", "getContext", "(", ")", ")", ";", "break", ";", "case", "Hexagon", "::", "V4_SA1_addi", ":", "operand", "=", "getRegFromSubinstEncoding", "(", "inst", "&", "<NUM_LIT>", ")", ";", "Op", "=", "MCOperand", "::", "createReg", "(", "operand", ")", ";", "MI", "->", "addOperand", "(", "Op", ")", ";", "MI", "->", "addOperand", "(", "Op", ")", ";", "operand", "=", "SignExtend64", "<", "<NUM_LIT>", ">", "(", "(", "inst", "&", "<NUM_LIT>", ")", ">>", "<NUM_LIT>", ")", ";", "HexagonMCInstrInfo", "::", "addConstant", "(", "", "MI", ",", "operand", ",", "getContext", "(", ")", ")", ";", "break", ";", "case", "Hexagon", "::", "V4_SA1_addrx", ":", "operand", "=", "getRegFromSubinstEncoding", "(", "inst", "&", "<NUM_LIT>", ")", ";", "Op", "=", "MCOperand", "::", "createReg", "(", "operand", ")", ";", "MI", "->", "addOperand", "(", "Op", ")", ";", "MI", "->", "addOperand", "(", "Op", ")", ";", "operand", "=", "getRegFromSubinstEncoding", "(", "(", "inst", "&", "<NUM_LIT>", ")", ">>", "<NUM_LIT>", ")", ";", "Op", "=", "MCOperand", "::", "createReg", "(", "operand", ")", ";", "MI", "->", "addOperand", "(", "Op", ")", ";", "case", "Hexagon", "::", "V4_SA1_and1", ":", "case", "Hexagon", "::", "V4_SA1_dec", ":", "case", "Hexagon", "::", "V4_SA1_inc", ":", "case", "Hexagon", "::", "V4_SA1_sxtb", ":", "case", "Hexagon", "::", "V4_SA1_sxth", ":", "case", "Hexagon", "::", "V4_SA1_tfr", ":", "case", "Hexagon", "::", "V4_SA1_zxtb", ":", "case", "Hexagon", "::", "V4_SA1_zxth", ":", "operand", "=", "getRegFromSubinstEncoding", "(", "inst", "&", "<NUM_LIT>", ")", ";", "Op", "=", "MCOperand", "::", "createReg", "(", "operand", ")", ";", "MI", "->", "addOperand", "(", "Op", ")", ";", "operand", "=", "getRegFromSubinstEncoding", "(", "(", "inst", "&", "<NUM_LIT>", ")", ">>", "<NUM_LIT>", ")", ";", "Op", "=", "MCOperand", "::", "createReg", "(", "operand", ")", ";", "MI", "->", "addOperand", "(", "Op", ")", ";", "break", ";", "case", "Hexagon", "::", "V4_SA1_addsp", ":", "operand", "=", "getRegFromSubinstEncoding", "(", "inst", "&", "<NUM_LIT>", ")", ";", "Op", "=", "MCOperand", "::", "createReg", "(", "operand", ")", ";", "MI", "->", "addOperand", "(", "Op", ")", ";", "operand", "=", "(", "(", "inst", "&", "<NUM_LIT>", ")", ">>", "<NUM_LIT>", ")", "<<", "<NUM_LIT>", ";", "HexagonMCInstrInfo", "::", "addConstant", "(", "", "MI", ",", "operand", ",", "getContext", "(", ")", ")", ";", "break", ";", "case", "Hexagon", "::", "V4_SA1_seti", ":", "operand", "=", "getRegFromSubinstEncoding", "(", "inst", "&", "<NUM_LIT>", ")", ";", "Op", "=", "MCOperand", "::", "createReg", "(", "operand", ")", ";", "MI", "->", "addOperand", "(", "Op", ")", ";", "operand", "=", "(", "inst", "&", "<NUM_LIT>", ")", ">>", "<NUM_LIT>", ";", "HexagonMCInstrInfo", "::", "addConstant", "(", "", "MI", ",", "operand", ",", "getContext", "(", ")", ")", ";", "break", ";", "case", "Hexagon", "::", "V4_SA1_clrf", ":", "case", "Hexagon", "::", "V4_SA1_clrfnew", ":", "case", "Hexagon", "::", "V4_SA1_clrt", ":", "case", "Hexagon", "::", "V4_SA1_clrtnew", ":", "case", "Hexagon", "::", "V4_SA1_setin1", ":", "operand", "=", "getRegFromSubinstEncoding", "(", "inst", "&", "<NUM_LIT>", ")", ";", "Op", "=", "MCOperand", "::", "createReg", "(", "operand", ")", ";", "MI", "->", "addOperand", "(", "Op", ")", ";", "break", ";", "case", "Hexagon", "::", "V4_SA1_cmpeqi", ":", "operand", "=", "getRegFromSubinstEncoding", "(", "(", "inst", "&", "<NUM_LIT>", ")", ">>", "<NUM_LIT>", ")", ";", "Op", "=", "MCOperand", "::", "createReg", "(", "operand", ")", ";", "MI", "->", "addOperand", "(", "Op", ")", ";", "operand", "=", "inst", "&", "<NUM_LIT>", ";", "HexagonMCInstrInfo", "::", "addConstant", "(", "", "MI", ",", "operand", ",", "getContext", "(", ")", ")", ";", "break", ";", "case", "Hexagon", "::", "V4_SA1_combine0i", ":", "case", "Hexagon", "::", "V4_SA1_combine1i", ":", "case", "Hexagon", "::", "V4_SA1_combine2i", ":", "case", "Hexagon", "::", "V4_SA1_combine3i", ":", "operand", "=", "getDRegFromSubinstEncoding", "(", "inst", "&", "<NUM_LIT>", ")", ";", "Op", "=", "MCOperand", "::", "createReg", "(", "operand", ")", ";", "MI", "->", "addOperand", "(", "Op", ")", ";", "operand", "=", "(", "inst", "&", "<NUM_LIT>", ")", ">>", "<NUM_LIT>", ";", "HexagonMCInstrInfo", "::", "addConstant", "(", "", "MI", ",", "operand", ",", "getContext", "(", ")", ")", ";", "break", ";", "case", "Hexagon", "::", "V4_SA1_combinerz", ":", "case", "Hexagon", "::", "V4_SA1_combinezr", ":", "operand", "=", "getDRegFromSubinstEncoding", "(", "inst", "&", "<NUM_LIT>", ")", ";", "Op", "=", "MCOperand", "::", "createReg", "(", "operand", ")", ";", "MI", "->", "addOperand", "(", "Op", ")", ";", "operand", "=", "getRegFromSubinstEncoding", "(", "(", "inst", "&", "<NUM_LIT>", ")", ">>", "<NUM_LIT>", ")", ";", "Op", "=", "MCOperand", "::", "createReg", "(", "operand", ")", ";", "MI", "->", "addOperand", "(", "Op", ")", ";", "break", ";", "case", "Hexagon", "::", "V4_SS1_storeb_io", ":", "operand", "=", "getRegFromSubinstEncoding", "(", "(", "inst", "&", "<NUM_LIT>", ")", ">>", "<NUM_LIT>", ")", ";", "Op", "=", "MCOperand", "::", "createReg", "(", "operand", ")", ";", "MI", "->", "addOperand", "(", "Op", ")", ";", "operand", "=", "(", "inst", "&", "<NUM_LIT>", ")", ">>", "<NUM_LIT>", ";", "HexagonMCInstrInfo", "::", "addConstant", "(", "", "MI", ",", "operand", ",", "getContext", "(", ")", ")", ";", "operand", "=", "getRegFromSubinstEncoding", "(", "inst", "&", "<NUM_LIT>", ")", ";", "Op", "=", "MCOperand", "::", "createReg", "(", "operand", ")", ";", "MI", "->", "addOperand", "(", "Op", ")", ";", "break", ";", "case", "Hexagon", "::", "V4_SS1_storew_io", ":", "operand", "=", "getRegFromSubinstEncoding", "(", "(", "inst", "&", "<NUM_LIT>", ")", ">>", "<NUM_LIT>", ")", ";", "Op", "=", "MCOperand", "::", "createReg", "(", "operand", ")", ";", "MI", "->", "addOperand", "(", "Op", ")", ";", "operand", "=", "(", "(", "inst", "&", "<NUM_LIT>", ")", ">>", "<NUM_LIT>", ")", "<<", "<NUM_LIT>", ";", "HexagonMCInstrInfo", "::", "addConstant", "(", "", "MI", ",", "operand", ",", "getContext", "(", ")", ")", ";", "operand", "=", "getRegFromSubinstEncoding", "(", "inst", "&", "<NUM_LIT>", ")", ";", "Op", "=", "MCOperand", "::", "createReg", "(", "operand", ")", ";", "MI", "->", "addOperand", "(", "Op", ")", ";", "break", ";", "case", "Hexagon" ]
LLVM	Mips	TD	next_suggestion	CPU	7,270	[ "def", "PowerOf2LO", ":", "PatLeaf", "<", "(", "imm", ")", ",", "[", "{" ]	[ "}", "]", ">", ";", "def", "Log2HI", ":", "SDNodeXForm", "<", "imm", ",", "[", "{", "return", "getImm", "(", "N", ",", "Log2_64", "(", "(", "unsigned", ")", "(", "N", "-", ">", "getZExtValue", "(", ")", ">", ">", "<NUM_LIT>", ")", ")", ")", ";", "}", "]", ">", ";" ]
GCC	aarch64	CPP	stmt_completion	CPU	7,271	[ "(", ")", ";" ]	[ "this", "->", "m_insn_fma_head_map", "=", "new", "hash_map", "<", "rtx_insn", "", ",", "fma_node", "", ">", ";", "this", "->", "m_fma_forests", ".", "clear" ]
LLVM	X86	CPP	next_suggestion	CPU	7,272	[ "Mask", "=", "ExtendToType", "(", "Mask", ",", "WideMaskVT", ",", "DAG", ",", "true", ")", ";" ]	[ "SDValue", "DataToStore", "=", "N", "->", "getValue", "(", ")", ";", "MVT", "VT", "=", "DataToStore", ".", "getSimpleValueType", "(", ")", ";", "SDValue", "Mask", "=", "N", "->", "getMask", "(", ")", ";", "SDLoc", "dl", "(", "Op", ")", ";", "if", "(", "Subtarget", "->", "hasAVX512", "(", ")", "&&", "!", "Subtarget", "->", "hasVLX", "(", ")", "&&", "!", "VT", ".", "is512BitVector", "(", ")", "&&", "Mask", ".", "getValueType", "(", ")", "==", "MVT", "::", "v8i1", ")", "{", "unsigned", "NumEltsInWideVec", "=", "<NUM_LIT>", "/", "VT", ".", "getScalarSizeInBits", "(", ")", ";", "MVT", "WideDataVT", "=", "MVT", "::", "getVectorVT", "(", "VT", ".", "getScalarType", "(", ")", ",", "NumEltsInWideVec", ")", ";", "MVT", "WideMaskVT", "=", "MVT", "::", "getVectorVT", "(", "MVT", "::", "i1", ",", "NumEltsInWideVec", ")", ";", "DataToStore", "=", "ExtendToType", "(", "DataToStore", ",", "WideDataVT", ",", "DAG", ")", ";" ]
LLVM	Hexagon	TD	next_suggestion	DSP	7,273	[ "let", "opNewValue", "=", "<NUM_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";" ]
LLVM	Hexagon	CPP	stmt_completion	DSP	7,274	[ "Ty", ")", "const", "{" ]	[ "bool", "HexagonTargetLowering", "::", "isHvxSingleTy", "(", "MVT" ]
LLVM	AArch64	TD	stmt_completion	CPU	7,275	[ "FPR16", ":", "$", "src", ",", "hsub", ")", ",", "<NUM_LIT>", ")", ">", ";" ]	[ "def", ":", "Pat", "<", "(", "nxv4f16", "(", "AArch64dup", "(", "f16", "FPR16", ":", "$", "src", ")", ")", ")", ",", "(", "DUP_ZZI_H", "(", "INSERT_SUBREG", "(", "IMPLICIT_DEF", ")", "," ]
LLVM	Hexagon	TD	stmt_completion	DSP	7,276	[ "<NUM_LIT>", ";" ]	[ "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "addrMode", "=", "PostInc", ";", "let", "accessSize", "=", "HalfWordAccess", ";", "let", "mayLoad", "=", "<NUM_LIT>", ";", "let", "CextOpcode", "=", "<STR_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isPredicable", "=" ]
LLVM	Hexagon	TD	next_suggestion	DSP	7,277	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]	[ "def", "C4_and_orn", ":", "HInst", "<", "(", "outs", "PredRegs", ":", "$", "Pd4", ")", ",", "(", "ins", "PredRegs", ":", "$", "Ps4", ",", "PredRegs", ":", "$", "Pt4", ",", "PredRegs", ":", "$", "Pu4", ")", ",", "<STR_LIT>", ",", "tc_b31c2e97", ",", "TypeCR", ">", ",", "Enc_9ac432", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
GCC	i386	MD	next_suggestion	CPU	7,278	[ "(", "clobber", "(", "reg", ":", "CC", "FLAGS_REG", ")", ")", "]" ]	[ "[", "(", "set", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", ")", "(", "zero_extend", ":", "DI", "(", "rotate", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", ")", ")", ")", ")" ]
LLVM	Mips	CPP	next_suggestion	CPU	7,279	[ "O", "<<", "<STR_LIT>", "\\n\\t.set\\tpop", "<STR_LIT>", ";" ]	[ "O", "<<", "<STR_LIT>", "\\t.set\\tpush\\n", "<STR_LIT>", ";", "O", "<<", "<STR_LIT>", "\\t.set\\tmips32r2\\n", "<STR_LIT>", ";", "}", "if", "(", "!", "printAliasInstr", "(", "MI", ",", "O", ")", ")", "printInstruction", "(", "MI", ",", "O", ")", ";", "printAnnotation", "(", "O", ",", "Annot", ")", ";", "switch", "(", "MI", "->", "getOpcode", "(", ")", ")", "{", "default", ":", "break", ";", "case", "Mips", "::", "RDHWR", ":", "case", "Mips", "::", "RDHWR64", ":" ]
LLVM	Hexagon	TD	next_suggestion	DSP	7,280	[ "let", "opNewValue", "=", "<NUM_LIT>", ";" ]	[ "def", "A2_svsubh", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ")", ",", "(", "ins", "IntRegs", ":", "$", "Rt32", ",", "IntRegs", ":", "$", "Rs32", ")", ",", "<STR_LIT>", ",", "tc_5a2711e5", ",", "TypeALU32_3op", ">", ",", "Enc_bd6011", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";" ]
GCC	rs6000	CPP	program_repair	CPU	7,281	[ "<FIXS>", "if", "(", "target", "==", "<NUM_LIT>", "<FIXE>" ]	[ "tmode", "=", "insn_data", "[", "icode", "]", ".", "operand", "[", "<NUM_LIT>", "]", ".", "mode", ";", "mode0", "=", "insn_data", "[", "icode", "]", ".", "operand", "[", "<NUM_LIT>", "]", ".", "mode", ";", "<BUGS>", "if", "(", "target", "!=", "<NUM_LIT>", "<BUGE>", "\|\|", "GET_MODE", "(", "target", ")", "!=", "tmode", "\|\|", "!", "(", "*", "insn_data", "[", "icode", "]", ".", "operand", "[", "<NUM_LIT>", "]", ".", "predicate", ")", "(", "target", ",", "tmode", ")", ")", "target", "=", "gen_reg_rtx", "(", "tmode", ")", ";" ]
LLVM	AArch64	CPP	program_repair	CPU	7,282	[ "<FIXS>", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "*** determineCalleeSaves\\nSaved CSRs:", "<STR_LIT>", ";", "<FIXE>" ]	[ "SavedRegs", ".", "set", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "}", "<BUGS>", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "*** determineCalleeSaves\\nUsed CSRs:", "<STR_LIT>", ";", "<BUGE>", "for", "(", "unsigned", "Reg", ":", "SavedRegs", ".", "set_bits", "(", ")", ")", "dbgs", "(", ")", "<<", "'", "'", "<<", "printReg", "(", "Reg", ",", "RegInfo", ")", ";" ]
LLVM	X86	CPP	next_suggestion	CPU	7,283	[ "fixShadowLoopMBB", "->", "addSuccessor", "(", "sinkMBB", ")", ";" ]	[ "BuildMI", "(", "checkSspMBB", ",", "DL", ",", "TII", "->", "get", "(", "X86", "::", "JCC_1", ")", ")", ".", "addMBB", "(", "sinkMBB", ")", ".", "addImm", "(", "X86", "::", "COND_E", ")", ";", "checkSspMBB", "->", "addSuccessor", "(", "sinkMBB", ")", ";", "checkSspMBB", "->", "addSuccessor", "(", "fallMBB", ")", ";", "unsigned", "PrevSSPReg", "=", "MRI", ".", "createVirtualRegister", "(", "PtrRC", ")", ";", "unsigned", "PtrLoadOpc", "=", "(", "PVT", "==", "MVT", "::", "i64", ")", "?", "X86", "::", "MOV64rm", ":", "X86", "::", "MOV32rm", ";", "const", "int64_t", "SPPOffset", "=", "<NUM_LIT>", "*", "PVT", ".", "getStoreSize", "(", ")", ";", "MachineInstrBuilder", "MIB", "=", "BuildMI", "(", "fallMBB", ",", "DL", ",", "TII", "->", "get", "(", "PtrLoadOpc", ")", ",", "PrevSSPReg", ")", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "<", "X86", "::", "AddrNumOperands", ";", "++", "i", ")", "{", "const", "MachineOperand", "&", "MO", "=", "MI", ".", "getOperand", "(", "i", ")", ";", "if", "(", "i", "==", "X86", "::", "AddrDisp", ")", "MIB", ".", "addDisp", "(", "MO", ",", "SPPOffset", ")", ";", "else", "if", "(", "MO", ".", "isReg", "(", ")", ")", "MIB", ".", "addReg", "(", "MO", ".", "getReg", "(", ")", ")", ";", "else", "MIB", ".", "add", "(", "MO", ")", ";", "}", "MIB", ".", "setMemRefs", "(", "MMOs", ")", ";", "unsigned", "SspSubReg", "=", "MRI", ".", "createVirtualRegister", "(", "PtrRC", ")", ";", "unsigned", "SubRROpc", "=", "(", "PVT", "==", "MVT", "::", "i64", ")", "?", "X86", "::", "SUB64rr", ":", "X86", "::", "SUB32rr", ";", "BuildMI", "(", "fallMBB", ",", "DL", ",", "TII", "->", "get", "(", "SubRROpc", ")", ",", "SspSubReg", ")", ".", "addReg", "(", "PrevSSPReg", ")", ".", "addReg", "(", "SSPCopyReg", ")", ";", "BuildMI", "(", "fallMBB", ",", "DL", ",", "TII", "->", "get", "(", "X86", "::", "JCC_1", ")", ")", ".", "addMBB", "(", "sinkMBB", ")", ".", "addImm", "(", "X86", "::", "COND_BE", ")", ";", "fallMBB", "->", "addSuccessor", "(", "sinkMBB", ")", ";", "fallMBB", "->", "addSuccessor", "(", "fixShadowMBB", ")", ";", "unsigned", "ShrRIOpc", "=", "(", "PVT", "==", "MVT", "::", "i64", ")", "?", "X86", "::", "SHR64ri", ":", "X86", "::", "SHR32ri", ";", "unsigned", "Offset", "=", "(", "PVT", "==", "MVT", "::", "i64", ")", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ";", "unsigned", "SspFirstShrReg", "=", "MRI", ".", "createVirtualRegister", "(", "PtrRC", ")", ";", "BuildMI", "(", "fixShadowMBB", ",", "DL", ",", "TII", "->", "get", "(", "ShrRIOpc", ")", ",", "SspFirstShrReg", ")", ".", "addReg", "(", "SspSubReg", ")", ".", "addImm", "(", "Offset", ")", ";", "unsigned", "IncsspOpc", "=", "(", "PVT", "==", "MVT", "::", "i64", ")", "?", "X86", "::", "INCSSPQ", ":", "X86", "::", "INCSSPD", ";", "BuildMI", "(", "fixShadowMBB", ",", "DL", ",", "TII", "->", "get", "(", "IncsspOpc", ")", ")", ".", "addReg", "(", "SspFirstShrReg", ")", ";", "unsigned", "SspSecondShrReg", "=", "MRI", ".", "createVirtualRegister", "(", "PtrRC", ")", ";", "BuildMI", "(", "fixShadowMBB", ",", "DL", ",", "TII", "->", "get", "(", "ShrRIOpc", ")", ",", "SspSecondShrReg", ")", ".", "addReg", "(", "SspFirstShrReg", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "BuildMI", "(", "fixShadowMBB", ",", "DL", ",", "TII", "->", "get", "(", "X86", "::", "JCC_1", ")", ")", ".", "addMBB", "(", "sinkMBB", ")", ".", "addImm", "(", "X86", "::", "COND_E", ")", ";", "fixShadowMBB", "->", "addSuccessor", "(", "sinkMBB", ")", ";", "fixShadowMBB", "->", "addSuccessor", "(", "fixShadowLoopPrepareMBB", ")", ";", "unsigned", "ShlR1Opc", "=", "(", "PVT", "==", "MVT", "::", "i64", ")", "?", "X86", "::", "SHL64r1", ":", "X86", "::", "SHL32r1", ";", "unsigned", "SspAfterShlReg", "=", "MRI", ".", "createVirtualRegister", "(", "PtrRC", ")", ";", "BuildMI", "(", "fixShadowLoopPrepareMBB", ",", "DL", ",", "TII", "->", "get", "(", "ShlR1Opc", ")", ",", "SspAfterShlReg", ")", ".", "addReg", "(", "SspSecondShrReg", ")", ";", "unsigned", "Value128InReg", "=", "MRI", ".", "createVirtualRegister", "(", "PtrRC", ")", ";", "unsigned", "MovRIOpc", "=", "(", "PVT", "==", "MVT", "::", "i64", ")", "?", "X86", "::", "MOV64ri32", ":", "X86", "::", "MOV32ri", ";", "BuildMI", "(", "fixShadowLoopPrepareMBB", ",", "DL", ",", "TII", "->", "get", "(", "MovRIOpc", ")", ",", "Value128InReg", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "fixShadowLoopPrepareMBB", "->", "addSuccessor", "(", "fixShadowLoopMBB", ")", ";", "unsigned", "DecReg", "=", "MRI", ".", "createVirtualRegister", "(", "PtrRC", ")", ";", "unsigned", "CounterReg", "=", "MRI", ".", "createVirtualRegister", "(", "PtrRC", ")", ";", "BuildMI", "(", "fixShadowLoopMBB", ",", "DL", ",", "TII", "->", "get", "(", "X86", "::", "PHI", ")", ",", "CounterReg", ")", ".", "addReg", "(", "SspAfterShlReg", ")", ".", "addMBB", "(", "fixShadowLoopPrepareMBB", ")", ".", "addReg", "(", "DecReg", ")", ".", "addMBB", "(", "fixShadowLoopMBB", ")", ";", "BuildMI", "(", "fixShadowLoopMBB", ",", "DL", ",", "TII", "->", "get", "(", "IncsspOpc", ")", ")", ".", "addReg", "(", "Value128InReg", ")", ";", "unsigned", "DecROpc", "=", "(", "PVT", "==", "MVT", "::", "i64", ")", "?", "X86", "::", "DEC64r", ":", "X86", "::", "DEC32r", ";", "BuildMI", "(", "fixShadowLoopMBB", ",", "DL", ",", "TII", "->", "get", "(", "DecROpc", ")", ",", "DecReg", ")", ".", "addReg", "(", "CounterReg", ")", ";", "BuildMI", "(", "fixShadowLoopMBB", ",", "DL", ",", "TII", "->", "get", "(", "X86", "::", "JCC_1", ")", ")", ".", "addMBB", "(", "fixShadowLoopMBB", ")", ".", "addImm", "(", "X86", "::", "COND_NE", ")", ";" ]
LLVM	Mips	CPP	stmt_completion	CPU	7,284	[ "Success", ";" ]	[ "Value", "*=", "Scale", ";", "Inst", ".", "addOperand", "(", "MCOperand", "::", "createImm", "(", "Value", "+", "Offset", ")", ")", ";", "return", "MCDisassembler", "::" ]
LLVM	ARM	TD	stmt_completion	CPU	7,285	[ "pred", ")", ",", "(", "v16i8", "MQPR", ":", "$", "inactive", ")", ")", ">", ";" ]	[ "def", ":", "Pat", "<", "(", "v16i8", "(", "vselect", "(", "v16i1", "VCCR", ":", "$", "pred", ")", ",", "(", "v16i8", "(", "ARMvdup", "(", "i32", "rGPR", ":", "$", "elem", ")", ")", ")", ",", "(", "v16i8", "MQPR", ":", "$", "inactive", ")", ")", ")", ",", "(", "MVE_VDUP8", "rGPR", ":", "$", "elem", ",", "ARMVCCThen", ",", "(", "v16i1", "VCCR", ":", "$" ]
GCC	arm	CPP	stmt_completion	CPU	7,286	[ "_", "_", "value", ",", "_", "_", "p", ")", ";" ]	[ "_", "_", "arm_vstrhq_scatter_offset_p_s16", "(", "int16_t", "", "_", "_", "base", ",", "uint16x8_t", "_", "_", "offset", ",", "int16x8_t", "_", "_", "value", ",", "mve_pred16_t", "_", "_", "p", ")", "{", "_", "_", "builtin_mve_vstrhq_scatter_offset_p_sv8hi", "(", "(", "_", "_", "builtin_neon_hi", "", ")", "_", "_", "base", ",", "_", "_", "offset", "," ]
LLVM	Hexagon	CPP	next_suggestion	DSP	7,287	[ "}" ]	[ "case", "ISD", "::", "ADD", ":", "case", "ISD", "::", "MUL", ":", "return", "true", ";", "case", "ISD", "::", "SHL", ":", "return", "isa", "<", "ConstantSDNode", ">", "(", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getNode", "(", ")", ")", ";", "default", ":", "return", "false", ";", "}" ]
LLVM	Hexagon	CPP	program_repair	DSP	7,288	[ "<FIXS>", "}", "else", "if", "(", "ImmOpNum", "==", "<NUM_LIT>", ")", "{", "if", "(", "OldMI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "isImm", "(", ")", "&&", "OldMI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", "==", "<NUM_LIT>", ")", "{", "short", "NewOpCode", "=", "HII", "->", "changeAddrMode_rr_io", "(", "", "OldMI", ")", ";", "assert", "(", "NewOpCode", ">=", "<NUM_LIT>", "&&", "<STR_LIT>", "Invalid New opcode\\n", "<STR_LIT>", ")", ";", "MIB", "=", "BuildMI", "(", "", "BB", ",", "InsertPt", ",", "OldMI", "->", "getDebugLoc", "(", ")", ",", "HII", "->", "get", "(", "NewOpCode", ")", ")", ";", "MIB", ".", "add", "(", "OldMI", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "MIB", ".", "add", "(", "OldMI", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "MIB", ".", "add", "(", "ImmOp", ")", ";", "OpStart", "=", "<NUM_LIT>", ";", "Changed", "=", "true", ";", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "[Changing]: ", "<STR_LIT>", "<<", "", "OldMI", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "[TO]: ", "<STR_LIT>", "<<", "", "MIB", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "}", "<FIXE>" ]	[ "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "[Changing]: ", "<STR_LIT>", "<<", "", "OldMI", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "[TO]: ", "<STR_LIT>", "<<", "", "MIB", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "<BUGS>", "}", "else", "if", "(", "ImmOpNum", "==", "<NUM_LIT>", "&&", "OldMI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", "==", "<NUM_LIT>", ")", "{", "short", "NewOpCode", "=", "HII", "->", "changeAddrMode_rr_io", "(", "", "OldMI", ")", ";", "assert", "(", "NewOpCode", ">=", "<NUM_LIT>", "&&", "<STR_LIT>", "Invalid New opcode\\n", "<STR_LIT>", ")", ";", "MIB", "=", "BuildMI", "(", "", "BB", ",", "InsertPt", ",", "OldMI", "->", "getDebugLoc", "(", ")", ",", "HII", "->", "get", "(", "NewOpCode", ")", ")", ";", "MIB", ".", "add", "(", "OldMI", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "MIB", ".", "add", "(", "OldMI", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "MIB", ".", "add", "(", "ImmOp", ")", ";", "OpStart", "=", "<NUM_LIT>", ";", "Changed", "=", "true", ";", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "[Changing]: ", "<STR_LIT>", "<<", "", "OldMI", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "[TO]: ", "<STR_LIT>", "<<", "", "MIB", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "<BUGE>", "}", "if", "(", "Changed", ")" ]
LLVM	Hexagon	TD	stmt_completion	DSP	7,289	[ "{", "<NUM_LIT>", "}", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P1", "]", ";", "let", "Defs", "=", "[", "P1", ",", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst" ]
GCC	rx	MD	stmt_completion	CPU	7,290	[ "current_function_decl", ")" ]	[ "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", ")", ")", ")", ")", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "not", ":", "SI", "(", "and", ":", "SI", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", ")", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", ")", "]", "<STR_LIT>", "{", "{", "rx_atomic_sequence", "seq", "(" ]
GCC	alpha	CPP	next_suggestion	MPU	7,291	[ "return", "false", ";" ]	[ "if", "(", "TREE_CODE", "(", "base", ")", "!=", "COMPONENT_REF", "\|\|", "TREE_OPERAND", "(", "base", ",", "<NUM_LIT>", ")", "!=", "TYPE_FIELDS", "(", "va_list_type_node", ")", ")", "{", "base", "=", "gimple_assign_rhs2", "(", "stmt", ")", ";", "if", "(", "TREE_CODE", "(", "base", ")", "==", "SSA_NAME", ")", "{", "base_stmt", "=", "va_list_skip_additions", "(", "base", ")", ";", "if", "(", "base_stmt", "&&", "is_gimple_assign", "(", "base_stmt", ")", "&&", "gimple_assign_rhs_code", "(", "base_stmt", ")", "==", "COMPONENT_REF", ")", "base", "=", "gimple_assign_rhs1", "(", "base_stmt", ")", ";", "}", "if", "(", "TREE_CODE", "(", "base", ")", "!=", "COMPONENT_REF", "\|\|", "TREE_OPERAND", "(", "base", ",", "<NUM_LIT>", ")", "!=", "TYPE_FIELDS", "(", "va_list_type_node", ")", ")", "return", "false", ";", "offset_arg", "=", "<NUM_LIT>", ";", "}", "base", "=", "get_base_address", "(", "base", ")", ";", "if", "(", "TREE_CODE", "(", "base", ")", "!=", "VAR_DECL", "\|\|", "!", "bitmap_bit_p", "(", "si", "->", "va_list_vars", ",", "DECL_UID", "(", "base", ")", "+", "num_ssa_names", ")", ")", "return", "false", ";", "offset", "=", "gimple_op", "(", "stmt", ",", "<NUM_LIT>", "+", "offset_arg", ")", ";", "if", "(", "TREE_CODE", "(", "offset", ")", "==", "SSA_NAME", ")", "{", "gimple", "offset_stmt", "=", "va_list_skip_additions", "(", "offset", ")", ";", "if", "(", "offset_stmt", "&&", "gimple_code", "(", "offset_stmt", ")", "==", "GIMPLE_PHI", ")", "{", "HOST_WIDE_INT", "sub", ";", "gimple", "arg1_stmt", ",", "arg2_stmt", ";", "tree", "arg1", ",", "arg2", ";", "enum", "tree_code", "code1", ",", "code2", ";", "if", "(", "gimple_phi_num_args", "(", "offset_stmt", ")", "!=", "<NUM_LIT>", ")", "goto", "escapes", ";", "arg1_stmt", "=", "va_list_skip_additions", "(", "gimple_phi_arg_def", "(", "offset_stmt", ",", "<NUM_LIT>", ")", ")", ";", "arg2_stmt", "=", "va_list_skip_additions", "(", "gimple_phi_arg_def", "(", "offset_stmt", ",", "<NUM_LIT>", ")", ")", ";", "if", "(", "arg1_stmt", "==", "NULL", "\|\|", "!", "is_gimple_assign", "(", "arg1_stmt", ")", "\|\|", "arg2_stmt", "==", "NULL", "\|\|", "!", "is_gimple_assign", "(", "arg2_stmt", ")", ")", "goto", "escapes", ";", "code1", "=", "gimple_assign_rhs_code", "(", "arg1_stmt", ")", ";", "code2", "=", "gimple_assign_rhs_code", "(", "arg2_stmt", ")", ";", "if", "(", "code1", "==", "COMPONENT_REF", "&&", "(", "code2", "==", "MINUS_EXPR", "\|\|", "code2", "==", "PLUS_EXPR", ")", ")", ";", "else", "if", "(", "code2", "==", "COMPONENT_REF", "&&", "(", "code1", "==", "MINUS_EXPR", "\|\|", "code1", "==", "PLUS_EXPR", ")", ")", "{", "gimple", "tem", "=", "arg1_stmt", ";", "code2", "=", "code1", ";", "arg1_stmt", "=", "arg2_stmt", ";", "arg2_stmt", "=", "tem", ";", "}", "else", "goto", "escapes", ";", "if", "(", "!", "tree_fits_shwi_p", "(", "gimple_assign_rhs2", "(", "arg2_stmt", ")", ")", ")", "goto", "escapes", ";", "sub", "=", "tree_to_shwi", "(", "gimple_assign_rhs2", "(", "arg2_stmt", ")", ")", ";", "if", "(", "code2", "==", "MINUS_EXPR", ")", "sub", "=", "-", "sub", ";", "if", "(", "sub", "<", "-", "<NUM_LIT>", "\|\|", "sub", ">", "-", "<NUM_LIT>", ")", "goto", "escapes", ";", "arg1", "=", "gimple_assign_rhs1", "(", "arg1_stmt", ")", ";", "arg2", "=", "gimple_assign_rhs1", "(", "arg2_stmt", ")", ";", "if", "(", "TREE_CODE", "(", "arg2", ")", "==", "SSA_NAME", ")", "{", "arg2_stmt", "=", "va_list_skip_additions", "(", "arg2", ")", ";", "if", "(", "arg2_stmt", "==", "NULL", "\|\|", "!", "is_gimple_assign", "(", "arg2_stmt", ")", "\|\|", "gimple_assign_rhs_code", "(", "arg2_stmt", ")", "!=", "COMPONENT_REF", ")", "goto", "escapes", ";", "arg2", "=", "gimple_assign_rhs1", "(", "arg2_stmt", ")", ";", "}", "if", "(", "arg1", "!=", "arg2", ")", "goto", "escapes", ";", "if", "(", "TREE_CODE", "(", "arg1", ")", "!=", "COMPONENT_REF", "\|\|", "TREE_OPERAND", "(", "arg1", ",", "<NUM_LIT>", ")", "!=", "va_list_gpr_counter_field", "\|\|", "get_base_address", "(", "arg1", ")", "!=", "base", ")", "goto", "escapes", ";", "cfun", "->", "va_list_fpr_size", "\|=", "<NUM_LIT>", ";", "return", "false", ";", "}", "if", "(", "offset_stmt", "&&", "is_gimple_assign", "(", "offset_stmt", ")", "&&", "gimple_assign_rhs_code", "(", "offset_stmt", ")", "==", "COMPONENT_REF", ")", "offset", "=", "gimple_assign_rhs1", "(", "offset_stmt", ")", ";", "}", "if", "(", "TREE_CODE", "(", "offset", ")", "!=", "COMPONENT_REF", "\|\|", "TREE_OPERAND", "(", "offset", ",", "<NUM_LIT>", ")", "!=", "va_list_gpr_counter_field", "\|\|", "get_base_address", "(", "offset", ")", "!=", "base", ")", "goto", "escapes", ";", "else", "cfun", "->", "va_list_fpr_size", "\|=", "<NUM_LIT>", ";", "return", "false", ";", "escapes", ":", "si", "->", "va_list_escapes", "=", "true", ";" ]
GCC	i386	CPP	next_suggestion	CPU	7,292	[ "if", "(", "ix86_select_alt_pic_regnum", "(", ")", "!=", "INVALID_REGNUM", ")", "return", "<NUM_LIT>", ";" ]	[ "static", "int", "ix86_save_reg", "(", "unsigned", "int", "regno", ",", "int", "maybe_eh_return", ")", "{", "if", "(", "pic_offset_table_rtx", "&&", "regno", "==", "REAL_PIC_OFFSET_TABLE_REGNUM", "&&", "(", "regs_ever_live", "[", "REAL_PIC_OFFSET_TABLE_REGNUM", "]", "\|\|", "current_function_profile", "\|\|", "current_function_calls_eh_return", "\|\|", "current_function_uses_const_pool", ")", ")", "{" ]
LLVM	ARM	CPP	next_suggestion	CPU	7,293	[ "if", "(", "UseReg", ")", "MIB", ".", "addReg", "(", "CalleeReg", ")", ";" ]	[ "if", "(", "CS", ".", "paramHasAttr", "(", "AttrInd", ",", "Attribute", "::", "SExt", ")", ")", "Flags", ".", "setSExt", "(", ")", ";", "if", "(", "CS", ".", "paramHasAttr", "(", "AttrInd", ",", "Attribute", "::", "ZExt", ")", ")", "Flags", ".", "setZExt", "(", ")", ";", "if", "(", "CS", ".", "paramHasAttr", "(", "AttrInd", ",", "Attribute", "::", "InReg", ")", "\|\|", "CS", ".", "paramHasAttr", "(", "AttrInd", ",", "Attribute", "::", "StructRet", ")", "\|\|", "CS", ".", "paramHasAttr", "(", "AttrInd", ",", "Attribute", "::", "Nest", ")", "\|\|", "CS", ".", "paramHasAttr", "(", "AttrInd", ",", "Attribute", "::", "ByVal", ")", ")", "return", "false", ";", "Type", "", "ArgTy", "=", "(", "", "i", ")", "->", "getType", "(", ")", ";", "MVT", "ArgVT", ";", "if", "(", "!", "isTypeLegal", "(", "ArgTy", ",", "ArgVT", ")", "&&", "ArgVT", "!=", "MVT", "::", "i16", "&&", "ArgVT", "!=", "MVT", "::", "i8", "&&", "ArgVT", "!=", "MVT", "::", "i1", ")", "return", "false", ";", "unsigned", "Arg", "=", "getRegForValue", "(", "", "i", ")", ";", "if", "(", "Arg", "==", "<NUM_LIT>", ")", "return", "false", ";", "unsigned", "OriginalAlignment", "=", "DL", ".", "getABITypeAlignment", "(", "ArgTy", ")", ";", "Flags", ".", "setOrigAlign", "(", "OriginalAlignment", ")", ";", "Args", ".", "push_back", "(", "", "i", ")", ";", "ArgRegs", ".", "push_back", "(", "Arg", ")", ";", "ArgVTs", ".", "push_back", "(", "ArgVT", ")", ";", "ArgFlags", ".", "push_back", "(", "Flags", ")", ";", "}", "SmallVector", "<", "unsigned", ",", "<NUM_LIT>", ">", "RegArgs", ";", "unsigned", "NumBytes", ";", "if", "(", "!", "ProcessCallArgs", "(", "Args", ",", "ArgRegs", ",", "ArgVTs", ",", "ArgFlags", ",", "RegArgs", ",", "CC", ",", "NumBytes", ",", "isVarArg", ")", ")", "return", "false", ";", "bool", "UseReg", "=", "false", ";", "const", "GlobalValue", "", "GV", "=", "dyn_cast", "<", "GlobalValue", ">", "(", "Callee", ")", ";", "if", "(", "!", "GV", "\|\|", "Subtarget", "->", "genLongCalls", "(", ")", ")", "UseReg", "=", "true", ";", "unsigned", "CalleeReg", "=", "<NUM_LIT>", ";", "if", "(", "UseReg", ")", "{", "if", "(", "IntrMemName", ")", "CalleeReg", "=", "getLibcallReg", "(", "IntrMemName", ")", ";", "else", "CalleeReg", "=", "getRegForValue", "(", "Callee", ")", ";", "if", "(", "CalleeReg", "==", "<NUM_LIT>", ")", "return", "false", ";", "}", "unsigned", "CallOpc", "=", "ARMSelectCallOp", "(", "UseReg", ")", ";", "MachineInstrBuilder", "MIB", "=", "BuildMI", "(", "", "FuncInfo", ".", "MBB", ",", "FuncInfo", ".", "InsertPt", ",", "DbgLoc", ",", "TII", ".", "get", "(", "CallOpc", ")", ")", ";", "unsigned", "char", "OpFlags", "=", "<NUM_LIT>", ";", "if", "(", "Subtarget", "->", "isTargetELF", "(", ")", "&&", "TM", ".", "getRelocationModel", "(", ")", "==", "Reloc", "::", "PIC_", ")", "OpFlags", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "if", "(", "isThumb2", ")", "AddDefaultPred", "(", "MIB", ")", ";" ]
GCC	spu	MD	stmt_completion	MPU	7,294	[ "match_code", "<STR_LIT>", ")" ]	[ "(", "and", "(" ]
GCC	i386	MD	program_repair	CPU	7,295	[ "<FIXS>", "[", "(", "set", "(", "match_operand", ":", "SWI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<FIXE>", "<FIXS>", "(", "match_operand", ":", "SWI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SWI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "<FIXE>", "<FIXS>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "<FIXE>" ]	[ "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "(", "define_insn", "<STR_LIT>", "<BUGS>", "[", "(", "set", "(", "match_operand", ":", "SWI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<BUGE>", "(", "minus", ":", "SWI", "<BUGS>", "(", "match_operand", ":", "SWI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SWI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "<BUGE>", "(", "clobber", "(", "reg", ":", "CC", "FLAGS_REG", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "<BUGS>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "<BUGE>", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")" ]
LLVM	AMDGPU	CPP	program_repair	GPU	7,296	[ "<FIXS>", "return", "InstrInfo", ".", "pseudoToMCOpcode", "(", "AMDGPU", "::", "V_MAD_F16_e64", ")", "!=", "-", "<NUM_LIT>", ";", "<FIXE>" ]	[ "}", "bool", "GCNSubtarget", "::", "hasMadF16", "(", ")", "const", "{", "<BUGS>", "return", "InstrInfo", ".", "pseudoToMCOpcode", "(", "AMDGPU", "::", "V_MAD_F16", ")", "!=", "-", "<NUM_LIT>", ";", "<BUGE>", "}", "bool", "GCNSubtarget", "::", "useVGPRIndexMode", "(", ")", "const", "{" ]
LLVM	ARM	CPP	stmt_completion	CPU	7,297	[ "i8", ";" ]	[ "unsigned", "EmittedNumMemOps", "=", "<NUM_LIT>", ";", "EVT", "VT", "=", "MVT", "::", "i32", ";", "unsigned", "VTSize", "=", "<NUM_LIT>", ";", "unsigned", "i", "=", "<NUM_LIT>", ";", "const", "unsigned", "MAX_LOADS_IN_LDM", "=", "<NUM_LIT>", ";", "SDValue", "TFOps", "[", "MAX_LOADS_IN_LDM", "]", ";", "SDValue", "Loads", "[", "MAX_LOADS_IN_LDM", "]", ";", "uint64_t", "SrcOff", "=", "<NUM_LIT>", ",", "DstOff", "=", "<NUM_LIT>", ";", "while", "(", "EmittedNumMemOps", "<", "NumMemOps", ")", "{", "for", "(", "i", "=", "<NUM_LIT>", ";", "i", "<", "MAX_LOADS_IN_LDM", "&&", "EmittedNumMemOps", "+", "i", "<", "NumMemOps", ";", "++", "i", ")", "{", "Loads", "[", "i", "]", "=", "DAG", ".", "getLoad", "(", "VT", ",", "dl", ",", "Chain", ",", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "dl", ",", "MVT", "::", "i32", ",", "Src", ",", "DAG", ".", "getConstant", "(", "SrcOff", ",", "MVT", "::", "i32", ")", ")", ",", "SrcPtrInfo", ".", "getWithOffset", "(", "SrcOff", ")", ",", "isVolatile", ",", "false", ",", "false", ",", "<NUM_LIT>", ")", ";", "TFOps", "[", "i", "]", "=", "Loads", "[", "i", "]", ".", "getValue", "(", "<NUM_LIT>", ")", ";", "SrcOff", "+=", "VTSize", ";", "}", "Chain", "=", "DAG", ".", "getNode", "(", "ISD", "::", "TokenFactor", ",", "dl", ",", "MVT", "::", "Other", ",", "&", "TFOps", "[", "<NUM_LIT>", "]", ",", "i", ")", ";", "for", "(", "i", "=", "<NUM_LIT>", ";", "i", "<", "MAX_LOADS_IN_LDM", "&&", "EmittedNumMemOps", "+", "i", "<", "NumMemOps", ";", "++", "i", ")", "{", "TFOps", "[", "i", "]", "=", "DAG", ".", "getStore", "(", "Chain", ",", "dl", ",", "Loads", "[", "i", "]", ",", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "dl", ",", "MVT", "::", "i32", ",", "Dst", ",", "DAG", ".", "getConstant", "(", "DstOff", ",", "MVT", "::", "i32", ")", ")", ",", "DstPtrInfo", ".", "getWithOffset", "(", "DstOff", ")", ",", "isVolatile", ",", "false", ",", "<NUM_LIT>", ")", ";", "DstOff", "+=", "VTSize", ";", "}", "Chain", "=", "DAG", ".", "getNode", "(", "ISD", "::", "TokenFactor", ",", "dl", ",", "MVT", "::", "Other", ",", "&", "TFOps", "[", "<NUM_LIT>", "]", ",", "i", ")", ";", "EmittedNumMemOps", "+=", "i", ";", "}", "if", "(", "BytesLeft", "==", "<NUM_LIT>", ")", "return", "Chain", ";", "unsigned", "BytesLeftSave", "=", "BytesLeft", ";", "i", "=", "<NUM_LIT>", ";", "while", "(", "BytesLeft", ")", "{", "if", "(", "BytesLeft", ">=", "<NUM_LIT>", ")", "{", "VT", "=", "MVT", "::", "i16", ";", "VTSize", "=", "<NUM_LIT>", ";", "}", "else", "{", "VT", "=", "MVT", "::" ]
LLVM	ARM	CPP	stmt_completion	CPU	7,298	[ "getOperand", "(", "<NUM_LIT>", ")", ")", ";" ]	[ "Results", ".", "push_back", "(", "DAG", ".", "getNode", "(", "ISD", "::", "BUILD_PAIR", ",", "DL", ",", "MVT", "::", "i64", ",", "Read", ".", "getValue", "(", "<NUM_LIT>", ")", ",", "Read", ".", "getValue", "(", "<NUM_LIT>", ")", ")", ")", ";", "Results", ".", "push_back", "(", "Read", "." ]
LLVM	PowerPC	TD	stmt_completion	CPU	7,299	[ "f32", "(", "XSCVSXDSP", "(", "COPY_TO_REGCLASS", "(", "f64", "(", "COPY_TO_REGCLASS", "$", "S", ",", "VSRC", ")", ")", ",", "VSFRC", ")", ")", ")", ">", ";" ]	[ "def", ":", "Pat", "<", "(", "f32", "(", "PPCfcfids", "(", "f64", "(", "PPCmtvsra", "(", "i64", "(", "vector_extract", "v2i64", ":", "$", "S", ",", "<NUM_LIT>", ")", ")", ")", ")", ")", ")", ",", "(" ]

LLVM

MOS

CPP

stmt_completion

MPU

7,200

[ "&&", "isImm24", "(", ")", ")", ";" ]

[ "bool", "isImm16To24", "(", ")", "const", "{", "return", "(", "!", "isImm16", "(", ")" ]

GCC

sh

MD

program_repair

CPU

7,201

[ "<FIXS>", "<STR_LIT>", "<FIXE>" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "float", ":", "SF", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<BUGS>", "<STR_LIT>", "<BUGE>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")" ]

LLVM

WebAssembly

CPP

stmt_completion

Virtual ISA

7,202

[ "Offset", ",", "Ctx", ")", ",", "Ctx", ")", ";" ]

[ "if", "(", "Offset", "!=", "<NUM_LIT>", ")", "{", "if", "(", "IsFunc", ")", "report_fatal_error", "(", "<STR_LIT>", "Function addresses with offsets not supported", "<STR_LIT>", ")", ";", "if", "(", "IsGlob", ")", "report_fatal_error", "(", "<STR_LIT>", "Global indexes with offsets not supported", "<STR_LIT>", ")", ";", "if", "(", "IsEvent", ")", "report_fatal_error", "(", "<STR_LIT>", "Event indexes with offsets not supported", "<STR_LIT>", ")", ";", "Expr", "=", "MCBinaryExpr", "::", "createAdd", "(", "Expr", ",", "MCConstantExpr", "::", "create", "(" ]

LLVM

Hexagon

TD

next_suggestion

DSP

7,203

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rt32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Ii", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Rt32", ";" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

7,204

[ "UnusedCarry", ",", "RegState", "::", "Define", "|", "RegState", "::", "Dead", ")", ".", "addImm", "(", "Offset", ")", ".", "addFrameIndex", "(", "FrameIdx", ")", ";" ]

[ "MachineRegisterInfo", "&", "MRI", "=", "MF", "->", "getRegInfo", "(", ")", ";", "unsigned", "UnusedCarry", "=", "MRI", ".", "createVirtualRegister", "(", "&", "AMDGPU", "::", "SReg_64RegClass", ")", ";", "BuildMI", "(", "*", "MBB", ",", "Ins", ",", "DL", ",", "TII", "->", "get", "(", "AMDGPU", "::", "V_ADD_I32_e64", ")", ",", "BaseReg", ")", ".", "addReg", "(" ]

LLVM

ARM

CPP

stmt_completion

CPU

7,205

[ "MVT", "::", "i32", ")", ")", ";" ]

[ "assert", "(", "ST", "->", "hasMVEIntegerOps", "(", ")", "&&", "<STR_LIT>", "LowerINSERT_VECTOR_ELT_i1 called without MVE!", "<STR_LIT>", ")", ";", "SDValue", "Conv", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "MVT", "::", "i32", ",", "Op", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "unsigned", "Lane", "=", "cast", "<", "ConstantSDNode", ">", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", "->", "getZExtValue", "(", ")", ";", "unsigned", "LaneWidth", "=", "getVectorTyFromPredicateVector", "(", "VecVT", ")", ".", "getScalarSizeInBits", "(", ")", "/", "<NUM_LIT>", ";", "SDValue", "Shift", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SRL", ",", "dl", ",", "MVT", "::", "i32", ",", "Conv", ",", "DAG", ".", "getConstant", "(", "Lane", "*", "LaneWidth", ",", "dl", "," ]

LLVM

R600

CPP

code_generation

GPU

7,206

[ "SDValue", "SITargetLowering", "::", "LowerOperation", "(", "SDValue", "Op", ",", "SelectionDAG", "&", "DAG", ")", "const", "{", "switch", "(", "Op", ".", "getOpcode", "(", ")", ")", "{", "default", ":", "return", "AMDGPUTargetLowering", "::", "LowerOperation", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "BRCOND", ":", "return", "LowerBRCOND", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "LOAD", ":", "return", "LowerLOAD", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "SELECT_CC", ":", "return", "LowerSELECT_CC", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "AND", ":", "return", "Loweri1ContextSwitch", "(", "Op", ",", "DAG", ",", "ISD", "::", "AND", ")", ";", "case", "ISD", "::", "INTRINSIC_WO_CHAIN", ":", "{", "unsigned", "IntrinsicID", "=", "cast", "<", "ConstantSDNode", ">", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", "->", "getZExtValue", "(", ")", ";", "EVT", "VT", "=", "Op", ".", "getValueType", "(", ")", ";", "switch", "(", "IntrinsicID", ")", "{", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "CreateLiveInRegister", "(", "DAG", ",", "&", "AMDGPU", "::", "VReg_32RegClass", ",", "AMDGPU", "::", "VGPR0", ",", "VT", ")", ";", "default", ":", "return", "AMDGPUTargetLowering", "::", "LowerOperation", "(", "Op", ",", "DAG", ")", ";", "}", "break", ";", "}", "}", "return", "SDValue", "(", ")", ";", "}" ]

[ "LowerOperation", "-", "Provide", "custom", "lowering", "hooks", "for", "some", "operations", "." ]

LLVM

Mips

CPP

next_suggestion

CPU

7,207

[ "if", "(", "TT", ".", "isMIPS64", "(", ")", ")", "return", "MipsABIInfo", "::", "N64", "(", ")", ";" ]

[ "if", "(", "Options", ".", "getABIName", "(", ")", ".", "startswith", "(", "<STR_LIT>", "n32", "<STR_LIT>", ")", ")", "return", "MipsABIInfo", "::", "N32", "(", ")", ";", "if", "(", "Options", ".", "getABIName", "(", ")", ".", "startswith", "(", "<STR_LIT>", "n64", "<STR_LIT>", ")", ")", "return", "MipsABIInfo", "::", "N64", "(", ")", ";", "assert", "(", "Options", ".", "getABIName", "(", ")", ".", "empty", "(", ")", "&&", "<STR_LIT>", "Unknown ABI option for MIPS", "<STR_LIT>", ")", ";" ]

LLVM

PowerPC

CPP

stmt_completion

CPU

7,208

[ ")", ",", "AddressSpace", ",", "CostKind", ")", ";" ]

[ "assert", "(", "isa", "<", "VectorType", ">", "(", "VecTy", ")", "&&", "<STR_LIT>", "Expect a vector type for interleaved memory op", "<STR_LIT>", ")", ";", "std", "::", "pair", "<", "int", ",", "MVT", ">", "LT", "=", "TLI", "->", "getTypeLegalizationCost", "(", "DL", ",", "VecTy", ")", ";", "int", "Cost", "=", "getMemoryOpCost", "(", "Opcode", ",", "VecTy", ",", "MaybeAlign", "(", "Alignment" ]

LLVM

AArch64

CPP

stmt_completion

CPU

7,209

[ ";" ]

[ "if", "(", "CSI", ".", "empty", "(", ")", ")", "return", "false", ";", "static", "const", "LoadStoreMethod", "PossibleClasses", "[", "]", "=", "{", "{", "&", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", "}", ",", "{", "&", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", "}", ",", "}", ";", "const", "unsigned", "NumClasses", "=", "llvm", "::", "array_lengthof", "(", "PossibleClasses", ")", ";", "emitFrameMemOps", "(", "false", ",", "MBB", ",", "MBBI", ",", "CSI", ",", "TRI", ",", "PossibleClasses", ",", "NumClasses", ")", ";", "return", "true" ]

GCC

pdp11

CPP

stmt_completion

MPU

7,210

[ "const", "char", "*", "name", ")", "{" ]

[ "void", "pdp11_output_labelref", "(", "FILE", "*", "file", "," ]

LLVM

SystemZ

TD

stmt_completion

CPU

7,211

[ "}", "=", "BD2", ";" ]

[ "class", "InstVRSb", "<", "bits", "<", "<NUM_LIT>", ">", "op", ",", "dag", "outs", ",", "dag", "ins", ",", "string", "asmstr", ",", "list", "<", "dag", ">", "pattern", ">", ":", "InstSystemZ", "<", "<NUM_LIT>", ",", "outs", ",", "ins", ",", "asmstr", ",", "pattern", ">", "{", "field", "bits", "<", "<NUM_LIT>", ">", "Inst", ";", "field", "bits", "<", "<NUM_LIT>", ">", "SoftFail", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "V1", ";", "bits", "<", "<NUM_LIT>", ">", "BD2", ";", "bits", "<", "<NUM_LIT>", ">", "R3", ";", "bits", "<", "<NUM_LIT>", ">", "M4", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "op", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "V1", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "R3", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>" ]

LLVM

Mips

CPP

program_repair

CPU

7,212

[ "<FIXS>", "<STR_LIT>", "::", "<STR_LIT>", ",", "DAG", ".", "getEntryNode", "(", ")", ",", "MachinePointerInfo", "::", "getGOT", "(", ")", ")", ";", "<FIXE>", "<FIXS>", "HasMips64", "?", "<STR_LIT>", "::", "<STR_LIT>", ":", "<STR_LIT>", "::", "<STR_LIT>", ",", "DAG", ".", "getEntryNode", "(", ")", ",", "MachinePointerInfo", "::", "getGOT", "(", ")", ")", ";", "<FIXE>" ]

[ "if", "(", "LargeGOT", ")", "return", "getAddrGlobalLargeGOT", "(", "N", ",", "Ty", ",", "DAG", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "<BUGS>", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "<BUGE>", "return", "getAddrGlobal", "(", "N", ",", "Ty", ",", "DAG", ",", "<BUGS>", "HasMips64", "?", "<STR_LIT>", "::", "<STR_LIT>", ":", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "<BUGE>", "}", "SDValue", "MipsTargetLowering", "::", "lowerBlockAddress", "(", "SDValue", "Op", "," ]

LLVM

AArch64

TD

stmt_completion

CPU

7,213

[ "extend", "{", "<NUM_LIT>", "}", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "sz", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "V", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "opc", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rm", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=" ]

LLVM

AArch64

TD

next_suggestion

CPU

7,214

[ "let", "ParserMatchClass", "=", "Imm0_7Operand", ";" ]

[ "def", "tvecshiftL8", ":", "Operand", "<", "i32", ">", ",", "TImmLeaf", "<", "i32", ",", "[", "{", "return", "(", "(", "(", "uint32_t", ")", "Imm", ")", "<", "<NUM_LIT>", ")", ";", "}", "]", ">", "{", "let", "EncoderMethod", "=", "<STR_LIT>", ";", "let", "DecoderMethod", "=", "<STR_LIT>", ";" ]

LLVM

SNES

TD

stmt_completion

DSP

7,215

[ "atomic_load_or_8", ",", "MainRegs", ">", ";" ]

[ "def", "AtomicLoadOr8", ":", "AtomicLoadOp", "<" ]

GCC

arm

CPP

stmt_completion

CPU

7,216

[ "b", ",", "_", "_", "imm", ",", "_", "_", "p", ")", ";" ]

[ "return", "_", "_", "builtin_mve_vsliq_m_n_uv4si", "(", "_", "_", "a", ",", "_", "_" ]

LLVM

AMDGPU

CPP

program_repair

GPU

7,217

[ "<FIXS>", "Register", "TrueBBReg", "=", "MRI", "->", "createVirtualRegister", "(", "RegClass", ")", ";", "Register", "FalseBBReg", "=", "MRI", "->", "createVirtualRegister", "(", "RegClass", ")", ";", "<FIXE>" ]

[ "BBSelectReg", ",", "TrueBB", "->", "getNumber", "(", ")", ")", ";", "}", "else", "{", "const", "TargetRegisterClass", "*", "RegClass", "=", "MRI", "->", "getRegClass", "(", "BBSelectReg", ")", ";", "<BUGS>", "unsigned", "TrueBBReg", "=", "MRI", "->", "createVirtualRegister", "(", "RegClass", ")", ";", "unsigned", "FalseBBReg", "=", "MRI", "->", "createVirtualRegister", "(", "RegClass", ")", ";", "<BUGE>", "TII", "->", "materializeImmediate", "(", "*", "CodeBB", ",", "CodeBB", "->", "getFirstTerminator", "(", ")", ",", "DL", ",", "TrueBBReg", ",", "TrueBB", "->", "getNumber", "(", ")", ")", ";", "TII", "->", "materializeImmediate", "(", "*", "CodeBB", ",", "CodeBB", "->", "getFirstTerminator", "(", ")", ",", "DL", "," ]

LLVM

R600

TD

stmt_completion

GPU

7,218

[ ",", "<STR_LIT>", ",", "VReg_32", ">", ";" ]

[ "def", "DS_MAX_RTN_F32", ":", "DS_1A1D_RET", "<", "<NUM_LIT>" ]

GCC

aarch64

CPP

code_generation

CPU

7,219

[ "static", "bool", "is_fmul_fmac_insn", "(", "rtx_insn", "*", "insn", ",", "bool", "fmul_ok", ")", "{", "enum", "attr_type", "t", ";", "if", "(", "!", "NONDEBUG_INSN_P", "(", "insn", ")", ")", "return", "false", ";", "if", "(", "recog_memoized", "(", "insn", ")", "<", "<NUM_LIT>", ")", "return", "false", ";", "t", "=", "get_attr_type", "(", "insn", ")", ";", "return", "is_fmac_op", "(", "t", ")", "||", "(", "fmul_ok", "&&", "is_fmul_op", "(", "t", ")", ")", ";", "}" ]

[ "Return", "whether", "INSN", "is", "an", "FMUL", "(", "if", "FMUL_OK", "is", "true", ")", "or", "FMADD/FMSUB", "instruction", "." ]

LLVM

ARM

CPP

stmt_completion

CPU

7,220

[ ";" ]

[ "if", "(", "Inst", ".", "getOpcode", "(", ")", "==", "ARM", "::", "t2MOVTi16", ")", "if", "(", "!", "Check", "(", "S", ",", "DecoderGPRRegisterClass", "(", "Inst", ",", "Rd", ",", "Address", ",", "Decoder", ")", ")", ")", "return", "MCDisassembler", "::", "Fail", ";", "if", "(", "!", "Check", "(", "S", ",", "DecoderGPRRegisterClass", "(", "Inst", ",", "Rd", ",", "Address", ",", "Decoder", ")", ")", ")", "return", "MCDisassembler", "::", "Fail", ";", "if", "(", "!", "tryAddingSymbolicOperand", "(", "Address", ",", "imm", ",", "false", ",", "<NUM_LIT>", ",", "Inst", ",", "Decoder", ")", ")", "Inst", ".", "addOperand", "(", "MCOperand", "::", "createImm", "(", "imm", ")", ")", ";", "return", "S" ]

LLVM

ARM

CPP

code_generation

CPU

7,221

[ "unsigned", "ARMMCCodeEmitter", "::", "getMachineOpValue", "(", "const", "MCInst", "&", "MI", ",", "const", "MCOperand", "&", "MO", ",", "SmallVectorImpl", "<", "MCFixup", ">", "&", "Fixups", ",", "const", "MCSubtargetInfo", "&", "STI", ")", "const", "{", "if", "(", "MO", ".", "isReg", "(", ")", ")", "{", "unsigned", "Reg", "=", "MO", ".", "getReg", "(", ")", ";", "unsigned", "RegNo", "=", "CTX", ".", "getRegisterInfo", "(", ")", "->", "getEncodingValue", "(", "Reg", ")", ";", "switch", "(", "Reg", ")", "{", "default", ":", "return", "RegNo", ";", "case", "ARM", "::", "Q0", ":", "case", "ARM", "::", "Q1", ":", "case", "ARM", "::", "Q2", ":", "case", "ARM", "::", "Q3", ":", "case", "ARM", "::", "Q4", ":", "case", "ARM", "::", "Q5", ":", "case", "ARM", "::", "Q6", ":", "case", "ARM", "::", "Q7", ":", "case", "ARM", "::", "Q8", ":", "case", "ARM", "::", "Q9", ":", "case", "ARM", "::", "Q10", ":", "case", "ARM", "::", "Q11", ":", "case", "ARM", "::", "Q12", ":", "case", "ARM", "::", "Q13", ":", "case", "ARM", "::", "Q14", ":", "case", "ARM", "::", "Q15", ":", "return", "<NUM_LIT>", "*", "RegNo", ";", "}", "}", "else", "if", "(", "MO", ".", "isImm", "(", ")", ")", "{", "return", "static_cast", "<", "unsigned", ">", "(", "MO", ".", "getImm", "(", ")", ")", ";", "}", "else", "if", "(", "MO", ".", "isFPImm", "(", ")", ")", "{", "return", "static_cast", "<", "unsigned", ">", "(", "APFloat", "(", "MO", ".", "getFPImm", "(", ")", ")", ".", "bitcastToAPInt", "(", ")", ".", "getHiBits", "(", "<NUM_LIT>", ")", ".", "getLimitedValue", "(", ")", ")", ";", "}", "llvm_unreachable", "(", "<STR_LIT>", "Unable to encode MCOperand!", "<STR_LIT>", ")", ";", "}" ]

[ "getMachineOpValue", "-", "Return", "binary", "encoding", "of", "operand", "." ]

GCC

ia64

CPP

program_repair

CPU

7,222

[ "<FIXS>", "int", "*", "pn_ready", ",", "int", "clock_var", ",", "<FIXE>" ]

[ "static", "intia64_dfa_sched_reorder", "(", "FILE", "*", "dump", ",", "int", "sched_verbose", ",", "rtx", "*", "ready", ",", "<BUGS>", "int", "*", "pn_ready", ",", "int", "clock_var", "ATTRIBUTE_UNUSED", ",", "<BUGE>", "int", "reorder_type", ")", "{", "int", "n_asms", ";" ]

GCC

i386

MD

stmt_completion

CPU

7,223

[ ")" ]

[ "(", "vec_select", ":", "V2DI", "(", "vec_concat", ":", "V4DI", "(", "match_operand", ":", "V2DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "V2DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "parallel", "[", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "]", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>" ]

LLVM

R600

CPP

next_suggestion

GPU

7,224

[ "return", "DAG", ".", "getNode", "(", "ISD", "::", "BUILD_PAIR", ",", "DL", ",", "MVT", "::", "i64", ",", "Lo", ",", "Hi", ")", ";" ]

[ "SDValue", "Lo", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADDC", ",", "DL", ",", "DAG", ".", "getVTList", "(", "MVT", "::", "i32", ",", "MVT", "::", "Glue", ")", ",", "PtrLo", ",", "GA", ")", ";", "SDValue", "Hi", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADDE", ",", "DL", ",", "DAG", ".", "getVTList", "(", "MVT", "::", "i32", ",", "MVT", "::", "Glue", ")", ",", "PtrHi", ",", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "MVT", "::", "i32", ")", ",", "SDValue", "(", "Lo", ".", "getNode", "(", ")", ",", "<NUM_LIT>", ")", ")", ";" ]

LLVM

X86

CPP

stmt_completion

CPU

7,225

[ ",", "EltVT", ")", ")", ";" ]

[ "Ops", ".", "append", "(", "Split", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ",", "DAG", ".", "getUNDEF", "(", "EltVT", ")", ")", ";", "continue", ";", "}", "const", "APInt", "&", "V", "=", "Bits", "[", "i", "]", ";", "assert", "(", "V", ".", "getBitWidth", "(", ")", "==", "VT", ".", "getScalarSizeInBits", "(", ")", "&&", "<STR_LIT>", "Unexpected sizes", "<STR_LIT>", ")", ";", "if", "(", "Split", ")", "{", "Ops", ".", "push_back", "(", "DAG", ".", "getConstant", "(", "V", ".", "trunc", "(", "<NUM_LIT>", ")", ",", "dl", ",", "EltVT", ")", ")", ";", "Ops", ".", "push_back", "(", "DAG", ".", "getConstant", "(", "V", ".", "lshr", "(", "<NUM_LIT>", ")", ".", "trunc", "(", "<NUM_LIT>", ")", ",", "dl", ",", "EltVT", ")", ")", ";", "}", "else", "if", "(", "EltVT", "==", "MVT", "::", "f32", ")", "{", "APFloat", "FV", "(", "APFloat", "::", "IEEEsingle", "(", ")", ",", "V", ")", ";", "Ops", ".", "push_back", "(", "DAG", ".", "getConstantFP", "(", "FV", ",", "dl", ",", "EltVT", ")", ")", ";", "}", "else", "if", "(", "EltVT", "==", "MVT", "::", "f64", ")", "{", "APFloat", "FV", "(", "APFloat", "::", "IEEEdouble", "(", ")", ",", "V", ")", ";", "Ops", ".", "push_back", "(", "DAG", ".", "getConstantFP", "(", "FV", ",", "dl", ",", "EltVT", ")", ")", ";", "}", "else", "{", "Ops", ".", "push_back", "(", "DAG", ".", "getConstant", "(", "V", ",", "dl" ]

LLVM

M680x0

CPP

stmt_completion

MPU

7,226

[ ")", "{" ]

[ "void", "setCalleeSavedFrameSize", "(", "unsigned", "bytes" ]

LLVM

Mips

CPP

next_suggestion

CPU

7,227

[ "MachineOperand", "&", "MO", "=", "MI", ".", "getOperand", "(", "I", ")", ";" ]

[ "if", "(", "!", "EraseGPOpnd", ")", "return", ";", "MachineFunction", "&", "MF", "=", "*", "MI", ".", "getParent", "(", ")", "->", "getParent", "(", ")", ";", "MVT", "::", "SimpleValueType", "Ty", "=", "getRegTy", "(", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ",", "MF", ")", ";", "unsigned", "Reg", "=", "Ty", "==", "MVT", "::", "i32", "?", "Mips", "::", "GP", ":", "Mips", "::", "GP_64", ";", "for", "(", "unsigned", "I", "=", "<NUM_LIT>", ";", "I", "<", "MI", ".", "getNumOperands", "(", ")", ";", "++", "I", ")", "{" ]

GCC

ia64

MD

next_suggestion

CPU

7,228

[ "(", "match_dup", "<NUM_LIT>", ")" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "V8QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "vec_select", ":", "V8QI", "(", "match_operand", ":", "V8QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "parallel", "[", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")" ]

LLVM

PowerPC

TD

stmt_completion

CPU

7,229

[ ";" ]

[ "let", "PrintMethod", "=", "<STR_LIT>", ";", "let", "EncoderMethod", "=", "<STR_LIT>", ";", "let", "DecoderMethod", "=", "<STR_LIT>", ";", "let", "ParserMatchClass", "=", "PPCDirectBrAsmOperand" ]

LLVM

PowerPC

CPP

next_suggestion

CPU

7,230

[ "return", "<NUM_LIT>", "-", "DefaultSafety", ";" ]

[ "case", "PPC", "::", "GPRC_NOR0RegClassID", ":", "case", "PPC", "::", "SPERCRegClassID", ":", "case", "PPC", "::", "G8RCRegClassID", ":", "case", "PPC", "::", "GPRCRegClassID", ":", "{", "unsigned", "FP", "=", "TFI", "->", "hasFP", "(", "MF", ")", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ";", "return", "<NUM_LIT>", "-", "FP", "-", "DefaultSafety", ";", "}", "case", "PPC", "::", "F4RCRegClassID", ":", "case", "PPC", "::", "F8RCRegClassID", ":", "case", "PPC", "::", "VSLRCRegClassID", ":", "return", "<NUM_LIT>", "-", "DefaultSafety", ";", "case", "PPC", "::", "VFRCRegClassID", ":", "case", "PPC", "::", "VRRCRegClassID", ":", "{", "const", "PPCSubtarget", "&", "Subtarget", "=", "MF", ".", "getSubtarget", "<", "PPCSubtarget", ">", "(", ")", ";", "if", "(", "!", "TM", ".", "getAIXExtendedAltivecABI", "(", ")", "&&", "Subtarget", ".", "isAIXABI", "(", ")", ")", "return", "<NUM_LIT>", "-", "DefaultSafety", ";", "}" ]

LLVM

X86

TD

program_repair

CPU

7,231

[ "<FIXS>", "def", ":", "InstRW", "[", "HWWriteResGroup131", "]", ",", "(", "instrs", "LOOPE", ",", "LOOPNE", ")", ">", ";", "<FIXE>" ]

[ "let", "NumMicroOps", "=", "<NUM_LIT>", ";", "let", "ResourceCycles", "=", "[", "<NUM_LIT>", ",", "<NUM_LIT>", "]", ";", "}", "<BUGS>", "def", ":", "InstRW", "[", "HWWriteResGroup131", "]", ",", "(", "instrs", "LOOPE", ")", ">", ";", "def", ":", "InstRW", "[", "HWWriteResGroup131", "]", ",", "(", "instrs", "LOOPNE", ")", ">", ";", "<BUGE>", "def", "HWWriteResGroup132", ":", "SchedWriteRes", "[", "HWPort4", ",", "HWPort23", ",", "HWPort237", ",", "HWPort06", ",", "HWPort15", ",", "HWPort0156", "]", ">", "{", "let", "Latency", "=", "<NUM_LIT>", ";" ]

LLVM

PowerPC

CPP

next_suggestion

CPU

7,232

[ "break", ";" ]

[ "uint64_t", "Disp", "=", "Imm", "&", "<NUM_LIT>", ";", "assert", "(", "Base", "<", "<NUM_LIT>", "&&", "<STR_LIT>", "Invalid base register", "<STR_LIT>", ")", ";", "switch", "(", "Inst", ".", "getOpcode", "(", ")", ")", "{", "default", ":", "break", ";", "case", "PPC", "::", "LBZU", ":", "case", "PPC", "::", "LHAU", ":", "case", "PPC", "::", "LHZU", ":", "case", "PPC", "::", "LWZU", ":", "case", "PPC", "::", "LFSU", ":", "case", "PPC", "::", "LFDU", ":", "Inst", ".", "addOperand", "(", "MCOperand", "::", "createReg", "(", "RRegsNoR0", "[", "Base", "]", ")", ")", ";" ]

GCC

sh

MD

program_repair

CPU

7,233

[ "<FIXS>", "(", "use", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "use", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "<FIXE>", "<FIXS>", "<STR_LIT>", "<FIXE>", "<FIXS>", "(", "use", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "use", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "<FIXE>" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "parallel", "[", "(", "set", "(", "mem", ":", "BLK", "(", "reg", ":", "SI", "R4_REG", ")", ")", "(", "mem", ":", "BLK", "(", "reg", ":", "SI", "R5_REG", ")", ")", ")", "<BUGS>", "(", "use", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "<BUGE>", "(", "clobber", "(", "reg", ":", "SI", "PR_REG", ")", ")", "(", "clobber", "(", "reg", ":", "SI", "R0_REG", ")", ")", "]", ")", "]", "<STR_LIT>", "<BUGS>", "<STR_LIT>", "<BUGE>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "(", "define_insn", "<STR_LIT>", "[", "(", "parallel", "[", "(", "set", "(", "mem", ":", "BLK", "(", "reg", ":", "SI", "R4_REG", ")", ")", "(", "mem", ":", "BLK", "(", "reg", ":", "SI", "R5_REG", ")", ")", ")", "<BUGS>", "(", "use", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "<BUGE>", "(", "use", "(", "reg", ":", "SI", "R6_REG", ")", ")", "(", "clobber", "(", "reg", ":", "SI", "PR_REG", ")", ")", "(", "clobber", "(", "reg", ":", "SI", "T_REG", ")", ")" ]

LLVM

R600

CPP

stmt_completion

GPU

7,234

[ "AMDGPU", "::", "V_LSHL_B32_e32", ";" ]

[ "unsigned", "SIInstrInfo", "::", "getVALUOp", "(", "const", "MachineInstr", "&", "MI", ")", "{", "switch", "(", "MI", ".", "getOpcode", "(", ")", ")", "{", "default", ":", "return", "AMDGPU", "::", "INSTRUCTION_LIST_END", ";", "case", "AMDGPU", "::", "REG_SEQUENCE", ":", "return", "AMDGPU", "::", "REG_SEQUENCE", ";", "case", "AMDGPU", "::", "COPY", ":", "return", "AMDGPU", "::", "COPY", ";", "case", "AMDGPU", "::", "PHI", ":", "return", "AMDGPU", "::", "PHI", ";", "case", "AMDGPU", "::", "S_ADD_I32", ":", "return", "AMDGPU", "::", "V_ADD_I32_e32", ";", "case", "AMDGPU", "::", "S_ADDC_U32", ":", "return", "AMDGPU", "::", "V_ADDC_U32_e32", ";", "case", "AMDGPU", "::", "S_SUB_I32", ":", "return", "AMDGPU", "::", "V_SUB_I32_e32", ";", "case", "AMDGPU", "::", "S_SUBB_U32", ":", "return", "AMDGPU", "::", "V_SUBB_U32_e32", ";", "case", "AMDGPU", "::", "S_ASHR_I32", ":", "return", "AMDGPU", "::", "V_ASHR_I32_e32", ";", "case", "AMDGPU", "::", "S_ASHR_I64", ":", "return", "AMDGPU", "::", "V_ASHR_I64", ";", "case", "AMDGPU", "::", "S_LSHL_B32", ":", "return" ]

LLVM

Hexagon

TD

stmt_completion

DSP

7,235

[ "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "Ii", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Ii", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Ii", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Pv4", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Pv4", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Rtt32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rtt32", "{" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

7,236

[ "return", "(", "Code", "&", "~", "UsedOprMask", ")", "==", "<NUM_LIT>", ";" ]

[ "for", "(", "int", "Idx", "=", "<NUM_LIT>", ";", "Idx", "<", "Size", ";", "++", "Idx", ")", "{", "const", "auto", "&", "Op", "=", "Opr", "[", "Idx", "]", ";", "if", "(", "!", "Op", ".", "isSupported", "(", "STI", ")", ")", "continue", ";", "UsedOprMask", "|=", "Op", ".", "getMask", "(", ")", ";", "unsigned", "Val", "=", "Op", ".", "decode", "(", "Code", ")", ";", "if", "(", "!", "Op", ".", "isValid", "(", "Val", ")", ")", "return", "false", ";", "HasNonDefaultVal", "|=", "(", "Val", "!=", "Op", ".", "Default", ")", ";", "}" ]

GCC

rs6000

CPP

next_suggestion

CPU

7,237

[ "if", "(", "dot", ")", "return", "<STR_LIT>", "rlwinm. %0,%1,0,%3,%4", "<STR_LIT>", ";" ]

[ "operands", "[", "<NUM_LIT>", "]", "=", "GEN_INT", "(", "<NUM_LIT>", "-", "nb", ")", ";", "if", "(", "dot", ")", "return", "<STR_LIT>", "rldicl. %0,%1,0,%3", "<STR_LIT>", ";", "return", "<STR_LIT>", "rldicl %0,%1,0,%3", "<STR_LIT>", ";", "}", "if", "(", "mode", "==", "DImode", "&&", "nb", "==", "<NUM_LIT>", ")", "{", "operands", "[", "<NUM_LIT>", "]", "=", "GEN_INT", "(", "<NUM_LIT>", "-", "ne", ")", ";", "if", "(", "dot", ")", "return", "<STR_LIT>", "rldicr. %0,%1,0,%3", "<STR_LIT>", ";", "return", "<STR_LIT>", "rldicr %0,%1,0,%3", "<STR_LIT>", ";", "}", "if", "(", "nb", "<", "<NUM_LIT>", "&&", "ne", "<", "<NUM_LIT>", ")", "{", "operands", "[", "<NUM_LIT>", "]", "=", "GEN_INT", "(", "<NUM_LIT>", "-", "nb", ")", ";", "operands", "[", "<NUM_LIT>", "]", "=", "GEN_INT", "(", "<NUM_LIT>", "-", "ne", ")", ";" ]

LLVM

PowerPC

CPP

program_repair

CPU

7,238

[ "<FIXS>", "static", "const", "char", "*", "const", "CPUDirectives", "[", "]", "=", "{", "<FIXE>" ]

[ "bool", "DarwinAsmPrinter", "::", "doInitialization", "(", "Module", "&", "M", ")", "{", "<BUGS>", "static", "const", "char", "*", "CPUDirectives", "[", "]", "=", "{", "<BUGE>", "<STR_LIT>", "<STR_LIT>", ",", "<STR_LIT>", "ppc", "<STR_LIT>", ",", "<STR_LIT>", "ppc601", "<STR_LIT>", "," ]

LLVM

PowerPC

CPP

stmt_completion

CPU

7,239

[ ")", "{" ]

[ "}", "if", "(", "MadeChange", ")", "return", "MadeChange", ";", "int", "Limit", "=", "CTRLoopLimit", ";", "if", "(", "Limit", ">=", "<NUM_LIT>", ")", "{", "if", "(", "Counter", ">=", "CTRLoopLimit", ")", "return", "false", ";", "Counter", "++", ";", "}", "for", "(", "Loop", "::", "block_iterator", "I", "=", "L", "->", "block_begin", "(", ")", ",", "IE", "=", "L", "->", "block_end", "(", ")", ";", "I", "!=", "IE", ";", "++", "I", ")", "if", "(", "mightUseCTR", "(", "*", "I", ")", ")", "return", "MadeChange", ";", "SmallVector", "<", "BasicBlock", "*", ",", "<NUM_LIT>", ">", "ExitingBlocks", ";", "L", "->", "getExitingBlocks", "(", "ExitingBlocks", ")", ";", "BasicBlock", "*", "CountedExitBlock", "=", "nullptr", ";", "const", "SCEV", "*", "ExitCount", "=", "nullptr", ";", "BranchInst", "*", "CountedExitBranch", "=", "nullptr", ";", "for", "(", "SmallVectorImpl", "<", "BasicBlock", "*", ">", "::", "iterator", "I", "=", "ExitingBlocks", ".", "begin", "(", ")", ",", "IE", "=", "ExitingBlocks", ".", "end", "(", ")", ";", "I", "!=", "IE", ";", "++", "I", ")", "{", "const", "SCEV", "*", "EC", "=", "SE", "->", "getExitCount", "(", "L", ",", "*", "I", ")", ";", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Exit Count for ", "<STR_LIT>", "<<", "*", "L", "<<", "<STR_LIT>", " from block ", "<STR_LIT>", "<<", "(", "*", "I", ")", "->", "getName", "(", ")", "<<", "<STR_LIT>", ": ", "<STR_LIT>", "<<", "*", "EC", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "if", "(", "isa", "<", "SCEVCouldNotCompute", ">", "(", "EC", ")", ")", "continue", ";", "if", "(", "const", "SCEVConstant", "*", "ConstEC", "=", "dyn_cast", "<", "SCEVConstant", ">", "(", "EC", ")", ")", "{", "if", "(", "ConstEC", "->", "getValue", "(", ")", "->", "isZero", "(", ")", ")", "continue", ";", "}", "else", "if", "(", "!", "SE", "->", "isLoopInvariant", "(", "EC", ",", "L", ")", ")", "continue", ";", "if", "(", "SE", "->", "getTypeSizeInBits", "(", "EC", "->", "getType", "(", ")", ")", ">", "(", "TM", "->", "isPPC64", "(", ")", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ")", "continue", ";", "bool", "NotAlways", "=", "false", ";", "for", "(", "pred_iterator", "PI", "=", "pred_begin", "(", "L", "->", "getHeader", "(", ")", ")", ",", "PIE", "=", "pred_end", "(", "L", "->", "getHeader", "(", ")", ")", ";", "PI", "!=", "PIE", ";", "++", "PI", ")", "{", "if", "(", "!", "L", "->", "contains", "(", "*", "PI", ")", ")", "continue", ";", "if", "(", "!", "DT", "->", "dominates", "(", "*", "I", ",", "*", "PI", ")", ")", "{", "NotAlways", "=", "true", ";", "break", ";", "}", "}", "if", "(", "NotAlways", ")", "continue", ";", "Instruction", "*", "TI", "=", "(", "*", "I", ")", "->", "getTerminator", "(", ")", ";", "if", "(", "!", "TI", ")", "continue", ";", "if", "(", "BranchInst", "*", "BI", "=", "dyn_cast", "<", "BranchInst", ">", "(", "TI", ")" ]

LLVM

ARM

CPP

stmt_completion

CPU

7,240

[ "::", "SMIN", ",", "ISD", "::", "SMAX", ",", "ISD", "::", "UMIN", ",", "ISD", "::", "UMAX", "}", ")", "setOperationAction", "(", "Opcode", ",", "VT", ",", "Legal", ")", ";" ]

[ "setOperationAction", "(", "ISD", "::", "EXTRACT_SUBVECTOR", ",", "VT", ",", "Legal", ")", ";", "setOperationAction", "(", "ISD", "::", "SELECT", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "SELECT_CC", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "VSELECT", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "SIGN_EXTEND_INREG", ",", "VT", ",", "Expand", ")", ";", "if", "(", "VT", ".", "isInteger", "(", ")", ")", "{", "setOperationAction", "(", "ISD", "::", "SHL", ",", "VT", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "SRA", ",", "VT", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "SRL", ",", "VT", ",", "Custom", ")", ";", "}", "if", "(", "VT", ".", "isInteger", "(", ")", "&&", "VT", "!=", "PromotedBitwiseVT", ")", "{", "setOperationAction", "(", "ISD", "::", "AND", ",", "VT", ",", "Promote", ")", ";", "AddPromotedToType", "(", "ISD", "::", "AND", ",", "VT", ",", "PromotedBitwiseVT", ")", ";", "setOperationAction", "(", "ISD", "::", "OR", ",", "VT", ",", "Promote", ")", ";", "AddPromotedToType", "(", "ISD", "::", "OR", ",", "VT", ",", "PromotedBitwiseVT", ")", ";", "setOperationAction", "(", "ISD", "::", "XOR", ",", "VT", ",", "Promote", ")", ";", "AddPromotedToType", "(", "ISD", "::", "XOR", ",", "VT", ",", "PromotedBitwiseVT", ")", ";", "}", "setOperationAction", "(", "ISD", "::", "SDIV", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "UDIV", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "FDIV", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "SREM", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "UREM", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "FREM", ",", "VT", ",", "Expand", ")", ";", "if", "(", "!", "VT", ".", "isFloatingPoint", "(", ")", "&&", "VT", "!=", "MVT", "::", "v2i64", "&&", "VT", "!=", "MVT", "::", "v1i64", ")", "for", "(", "auto", "Opcode", ":", "{", "ISD", "::", "ABS", ",", "ISD" ]

LLVM

ARM

CPP

next_suggestion

CPU

7,241

[ "return", "ARM", "::", "STRB", ";" ]

[ "return", "ARM", "::", "LDRH", ";", "case", "ARM", "::", "LDRB_PRE", ":", "case", "ARM", "::", "LDRB_POST", ":", "return", "ARM", "::", "LDRB", ";", "case", "ARM", "::", "LDRSH_PRE", ":", "case", "ARM", "::", "LDRSH_POST", ":", "return", "ARM", "::", "LDRSH", ";", "case", "ARM", "::", "LDRSB_PRE", ":", "case", "ARM", "::", "LDRSB_POST", ":", "return", "ARM", "::", "LDRSB", ";", "case", "ARM", "::", "STR_PRE", ":", "case", "ARM", "::", "STR_POST", ":", "return", "ARM", "::", "STR", ";", "case", "ARM", "::", "STRH_PRE", ":", "case", "ARM", "::", "STRH_POST", ":", "return", "ARM", "::", "STRH", ";", "case", "ARM", "::", "STRB_PRE", ":", "case", "ARM", "::", "STRB_POST", ":" ]

LLVM

Hexagon

TD

stmt_completion

DSP

7,242

[ "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

[ "def", "F2_conv_df2d_chop", ":", "HInst", "<", "(", "outs", "DoubleRegs", ":", "$", "Rdd32", ")", ",", "(", "ins", "DoubleRegs", ":", "$", "Rss32", ")", ",", "<STR_LIT>", ",", "tc_3a867367", ",", "TypeS_2op", ">", ",", "Enc_b9c5fb", "{", "let", "Inst", "{", "<NUM_LIT>", "-" ]

LLVM

TL45

CPP

stmt_completion

MPU

7,243

[ "DL", ",", "VT", ",", "Value", ",", "Value", ")", ";" ]

[ "static", "SDValue", "not", "Value", "(", "SelectionDAG", "&", "DAG", ",", "const", "SDLoc", "&", "DL", ",", "EVT", "VT", ",", "SDValue", "Value", ")", "{", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", "," ]

LLVM

AArch64

CPP

next_suggestion

CPU

7,244

[ "}" ]

[ "if", "(", "I", "->", "getScalarSizeInBits", "(", ")", "*", "cast", "<", "VectorType", ">", "(", "I", ")", "->", "getNumElements", "(", ")", "==", "<NUM_LIT>", ")", "Cost", "+=", "getMemoryOpCost", "(", "Instruction", "::", "Store", ",", "I", ",", "Align", "(", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ",", "CostKind", ")", "+", "getMemoryOpCost", "(", "Instruction", "::", "Load", ",", "I", ",", "Align", "(", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ",", "CostKind", ")", ";", "}", "return", "Cost", ";" ]

LLVM

Mips

TD

program_repair

CPU

7,245

[ "<FIXS>", "PseudoSE", "(", "outs", "RC", ":", "$", "dst", ")", ",", "(", "ins", "RC", ":", "$", "T", ",", "GPR32Opnd", ":", "$", "cond", ",", "RC", ":", "$", "F", ")", ",", "<FIXE>", "<FIXS>", "PseudoSE", "(", "outs", "RC", ":", "$", "dst", ")", ",", "(", "ins", "RC", ":", "$", "T", ",", "FCC", ":", "$", "cond", ",", "RC", ":", "$", "F", ")", ",", "[", "(", "set", "RC", ":", "$", "dst", ",", "(", "MipsCMovFP_T", "RC", ":", "$", "T", ",", "FCC", ":", "$", "cond", ",", "RC", ":", "$", "F", ")", ")", "]", ">", ",", "<FIXE>", "<FIXS>", "PseudoSE", "(", "outs", "RC", ":", "$", "dst", ")", ",", "(", "ins", "RC", ":", "$", "T", ",", "FCC", ":", "$", "cond", ",", "RC", ":", "$", "F", ")", ",", "[", "(", "set", "RC", ":", "$", "dst", ",", "(", "MipsCMovFP_F", "RC", ":", "$", "T", ",", "FCC", ":", "$", "cond", ",", "RC", ":", "$", "F", ")", ")", "]", ">", ",", "<FIXE>" ]

[ "defm", ":", "MovnPats", "GPR64", ",", "FGR64", ",", "MOVN_I64_D64", ",", "XOR64", ">", ",", "INSN_MIPS4_32_NOT_32R6_64R6", ",", "FGR_64", ";", "let", "usesCustomInserter", "=", "<NUM_LIT>", "in", "{", "class", "Select_Pseudo", "RegisterOperand", "RC", ">", ":", "<BUGS>", "PseudoSE", "(", "outs", "RC", ":", "$", "dst", ")", ",", "(", "ins", "GPR32Opnd", ":", "$", "cond", ",", "RC", ":", "$", "T", ",", "RC", ":", "$", "F", ")", ",", "<BUGE>", "[", "(", "set", "RC", ":", "$", "dst", ",", "(", "select", "GPR32Opnd", ":", "$", "cond", ",", "RC", ":", "$", "T", ",", "RC", ":", "$", "F", ")", ")", "]", ">", ",", "ISA_MIPS1_NOT_4_32", ";", "class", "SelectFP_Pseudo_T", "RegisterOperand", "RC", ">", ":", "<BUGS>", "PseudoSE", "(", "outs", "RC", ":", "$", "dst", ")", ",", "(", "ins", "GPR32Opnd", ":", "$", "cond", ",", "RC", ":", "$", "T", ",", "RC", ":", "$", "F", ")", ",", "[", "(", "set", "RC", ":", "$", "dst", ",", "(", "MipsCMovFP_T", "RC", ":", "$", "T", ",", "GPR32Opnd", ":", "$", "cond", ",", "RC", ":", "$", "F", ")", ")", "]", ">", ",", "<BUGE>", "ISA_MIPS1_NOT_4_32", ";", "class", "SelectFP_Pseudo_F", "RegisterOperand", "RC", ">", ":", "<BUGS>", "PseudoSE", "(", "outs", "RC", ":", "$", "dst", ")", ",", "(", "ins", "GPR32Opnd", ":", "$", "cond", ",", "RC", ":", "$", "T", ",", "RC", ":", "$", "F", ")", ",", "[", "(", "set", "RC", ":", "$", "dst", ",", "(", "MipsCMovFP_F", "RC", ":", "$", "T", ",", "GPR32Opnd", ":", "$", "cond", ",", "RC", ":", "$", "F", ")", ")", "]", ">", ",", "<BUGE>", "ISA_MIPS1_NOT_4_32", ";", "}" ]

GCC

pa

MD

stmt_completion

CPU

7,246

[ ")", ")", ")" ]

[ "<STR_LIT>", "(", "and", "(", "match_code", "<STR_LIT>", ")", "(", "match_test", "<STR_LIT>" ]

LLVM

TPC

TD

next_suggestion

Virtual ISA

7,247

[ "let", "DecoderMethod", "=", "<STR_LIT>", ";" ]

[ "let", "PrintMethod", "=", "<STR_LIT>", ";", "let", "MIOperandInfo", "=", "(", "ops", "i32imm", ":", "$", "boundary", ")", ";" ]

LLVM

X86

CPP

stmt_completion

CPU

7,248

[ "inferAlignFromPtrInfo", "(", "MF", ",", "MPO", ")", ")", ";" ]

[ "auto", "MMO", "=", "MF", ".", "getMachineMemOperand", "(", "MPO", ",", "MachineMemOperand", "::", "MOLoad", "|", "MachineMemOperand", "::", "MOInvariant", ",", "Size", "," ]

GCC

i386

CPP

stmt_completion

CPU

7,249

[ "_", "_", "A", ",", "_", "_", "m128i", "_", "_", "B", ")", "{" ]

[ "extern", "_", "_", "inline", "_", "_", "m128i", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm_mask_rolv_epi64", "(", "_", "_", "m128i", "_", "_", "W", ",", "_", "_", "mmask8", "_", "_", "U", ",", "_", "_", "m128i" ]

LLVM

AArch64

CPP

program_repair

CPU

7,250

[ "<FIXS>", "bool", "AArch64FastISel", "::", "ProcessCallArgs", "(", "CallLoweringInfo", "&", "CLI", ",", "SmallVectorImpl", "MVT", ">", "&", "OutVTs", ",", "unsigned", "&", "NumBytes", ")", "{", "CallingConv", "::", "ID", "CC", "=", "CLI", ".", "CallConv", ";", "<FIXE>", "<FIXS>", "CCInfo", ".", "AnalyzeCallOperands", "(", "OutVTs", ",", "CLI", ".", "OutFlags", ",", "CCAssignFnForCall", "(", "CC", ")", ")", ";", "<FIXE>" ]

[ "return", "true", ";", "}", "<BUGS>", "bool", "AArch64FastISel", "::", "ProcessCallArgs", "(", "SmallVectorImpl", "Value", "*", ">", "&", "Args", ",", "SmallVectorImpl", "unsigned", ">", "&", "ArgRegs", ",", "SmallVectorImpl", "MVT", ">", "&", "ArgVTs", ",", "SmallVectorImpl", "ISD", "::", "ArgFlagsTy", ">", "&", "ArgFlags", ",", "SmallVectorImpl", "unsigned", ">", "&", "RegArgs", ",", "CallingConv", "::", "ID", "CC", ",", "unsigned", "&", "NumBytes", ")", "{", "<BUGE>", "SmallVector", "CCValAssign", ",", "<NUM_LIT>", ">", "ArgLocs", ";", "CCState", "CCInfo", "(", "CC", ",", "false", ",", "*", "FuncInfo", ".", "MF", ",", "TM", ",", "ArgLocs", ",", "*", "Context", ")", ";", "<BUGS>", "CCInfo", ".", "AnalyzeCallOperands", "(", "ArgVTs", ",", "ArgFlags", ",", "CCAssignFnForCall", "(", "CC", ")", ")", ";", "<BUGE>", "NumBytes", "=", "CCInfo", ".", "getNextStackOffset", "(", ")", ";" ]

LLVM

ARM

CPP

stmt_completion

CPU

7,251

[ "isVolatile", "(", ")", ",", "LD", "->", "isNonTemporal", "(", ")", ",", "LD", "->", "getAlignment", "(", ")", ")", ";" ]

[ "LoadSDNode", "*", "LD", "=", "cast", "<", "LoadSDNode", ">", "(", "N", ")", ";", "return", "DAG", ".", "getLoad", "(", "LD", "->", "getMemoryVT", "(", ")", ",", "N", "->", "getDebugLoc", "(", ")", ",", "LD", "->", "getChain", "(", ")", ",", "LD", "->", "getBasePtr", "(", ")", ",", "LD", "->", "getSrcValue", "(", ")", ",", "LD", "->", "getSrcValueOffset", "(", ")", ",", "LD", "->" ]

LLVM

X86

TD

stmt_completion

CPU

7,252

[ "Requires", "<", "[", "In64BitMode", "]", ">", ";" ]

[ "def", "ADJCALLSTACKUP64", ":", "I", "<", "<NUM_LIT>", ",", "Pseudo", ",", "(", "outs", ")", ",", "(", "ins", "i32imm", ":", "$", "amt1", ",", "i32imm", ":", "$", "amt2", ")", ",", "<STR_LIT>", ",", "[", "(", "X86callseq_end", "timm", ":", "$", "amt1", ",", "timm", ":", "$", "amt2", ")", "]", ">", "," ]

LLVM

ARM

CPP

next_suggestion

CPU

7,253

[ "}" ]

[ "if", "(", "Copies", ".", "size", "(", ")", ">", "<NUM_LIT>", ")", "return", "false", ";", "for", "(", "SDNode", "::", "use_iterator", "UI", "=", "VMov", "->", "use_begin", "(", ")", ",", "UE", "=", "VMov", "->", "use_end", "(", ")", ";", "UI", "!=", "UE", ";", "++", "UI", ")", "{", "SDValue", "UseChain", "=", "UI", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "Copies", ".", "count", "(", "UseChain", ".", "getNode", "(", ")", ")", ")", "Copy", "=", "*", "UI", ";", "else", "TCChain", "=", "UseChain", ";", "}", "}", "else", "if", "(", "Copy", "->", "getOpcode", "(", ")", "==", "ISD", "::", "BITCAST", ")", "{", "if", "(", "!", "Copy", "->", "hasOneUse", "(", ")", ")", "return", "false", ";", "Copy", "=", "*", "Copy", "->", "use_begin", "(", ")", ";", "if", "(", "Copy", "->", "getOpcode", "(", ")", "!=", "ISD", "::", "CopyToReg", "||", "!", "Copy", "->", "hasNUsesOfValue", "(", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ")", "return", "false", ";", "TCChain", "=", "Copy", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "}", "else", "{", "return", "false", ";", "}", "bool", "HasRet", "=", "false", ";", "for", "(", "SDNode", "::", "use_iterator", "UI", "=", "Copy", "->", "use_begin", "(", ")", ",", "UE", "=", "Copy", "->", "use_end", "(", ")", ";", "UI", "!=", "UE", ";", "++", "UI", ")", "{", "if", "(", "UI", "->", "getOpcode", "(", ")", "!=", "<STR_LIT>", "::", "<STR_LIT>", "&&", "UI", "->", "getOpcode", "(", ")", "!=", "<STR_LIT>", "::", "<STR_LIT>", ")", "return", "false", ";", "HasRet", "=", "true", ";" ]

LLVM

X86

CPP

stmt_completion

CPU

7,254

[ ")", "return", "new", "ELFX86_X32AsmBackend", "(", "T", ",", "OSABI", ",", "STI", ")", ";" ]

[ "if", "(", "TheTriple", ".", "isOSBinFormatMachO", "(", ")", ")", "{", "MachO", "::", "CPUSubTypeX86", "CS", "=", "StringSwitch", "<", "MachO", "::", "CPUSubTypeX86", ">", "(", "TheTriple", ".", "getArchName", "(", ")", ")", ".", "Case", "(", "<STR_LIT>", "x86_64h", "<STR_LIT>", ",", "MachO", "::", "CPU_SUBTYPE_X86_64_H", ")", ".", "Default", "(", "MachO", "::", "CPU_SUBTYPE_X86_64_ALL", ")", ";", "return", "new", "DarwinX86_64AsmBackend", "(", "T", ",", "MRI", ",", "STI", ",", "CS", ")", ";", "}", "if", "(", "TheTriple", ".", "isOSWindows", "(", ")", "&&", "TheTriple", ".", "isOSBinFormatCOFF", "(", ")", ")", "return", "new", "WindowsX86AsmBackend", "(", "T", ",", "true", ",", "STI", ")", ";", "uint8_t", "OSABI", "=", "MCELFObjectTargetWriter", "::", "getOSABI", "(", "TheTriple", ".", "getOS", "(", ")", ")", ";", "if", "(", "TheTriple", ".", "getEnvironment", "(", ")", "==", "Triple", "::", "GNUX32" ]

GCC

loongarch

CPP

stmt_completion

CPU

7,255

[ "src", ")", ")", ";" ]

[ "rtx", "loongarch_emit_move", "(", "rtx", "dest", ",", "rtx", "src", ")", "{", "return", "(", "can_create_pseudo_p", "(", ")", "?", "emit_move_insn", "(", "dest", ",", "src", ")", ":", "emit_move_insn_1", "(", "dest", "," ]

LLVM

AArch64

CPP

stmt_completion

CPU

7,256

[ ";" ]

[ "case", "Intrinsic", "::", "aarch64_neon_ld4r", ":", "{", "Info", ".", "opc", "=", "ISD", "::", "INTRINSIC_W_CHAIN", ";", "uint64_t", "NumElts", "=", "DL", ".", "getTypeSizeInBits", "(", "I", ".", "getType", "(", ")", ")", "/", "<NUM_LIT>", ";", "Info", ".", "memVT", "=", "EVT", "::", "getVectorVT", "(", "I", ".", "getType", "(", ")", "->", "getContext", "(", ")", ",", "MVT", "::", "i64", ",", "NumElts", ")", ";", "Info", ".", "ptrVal", "=", "I", ".", "getArgOperand", "(", "I", ".", "arg_size", "(", ")", "-", "<NUM_LIT>", ")", ";", "Info", ".", "offset", "=", "<NUM_LIT>", ";", "Info", ".", "align", ".", "reset", "(", ")", ";", "Info", ".", "flags", "=", "MachineMemOperand", "::", "MOLoad", ";", "return", "true", ";", "}", "case", "Intrinsic", "::", "aarch64_neon_st2", ":", "case", "Intrinsic", "::", "aarch64_neon_st3", ":", "case", "Intrinsic", "::", "aarch64_neon_st4", ":", "case", "Intrinsic", "::", "aarch64_neon_st1x2", ":", "case", "Intrinsic", "::", "aarch64_neon_st1x3", ":", "case", "Intrinsic", "::", "aarch64_neon_st1x4", ":", "case", "Intrinsic", "::", "aarch64_neon_st2lane", ":", "case", "Intrinsic", "::", "aarch64_neon_st3lane", ":", "case", "Intrinsic", "::", "aarch64_neon_st4lane", ":", "{", "Info", ".", "opc", "=", "ISD", "::", "INTRINSIC_VOID", ";", "unsigned", "NumElts", "=", "<NUM_LIT>", ";", "for", "(", "const", "Value", "*", "Arg", ":", "I", ".", "args", "(", ")", ")", "{", "Type", "*", "ArgTy", "=", "Arg", "->", "getType", "(", ")", ";", "if", "(", "!", "ArgTy", "->", "isVectorTy", "(", ")", ")", "break", ";", "NumElts", "+=", "DL", ".", "getTypeSizeInBits", "(", "ArgTy", ")", "/", "<NUM_LIT>", ";", "}", "Info", ".", "memVT", "=", "EVT", "::", "getVectorVT", "(", "I", ".", "getType", "(", ")", "->", "getContext", "(", ")", ",", "MVT", "::", "i64", ",", "NumElts", ")", ";", "Info", ".", "ptrVal", "=", "I", ".", "getArgOperand", "(", "I", ".", "arg_size", "(", ")", "-", "<NUM_LIT>", ")", ";", "Info", ".", "offset", "=", "<NUM_LIT>", ";", "Info", ".", "align", ".", "reset", "(", ")", ";", "Info", ".", "flags", "=", "MachineMemOperand", "::", "MOStore", ";", "return", "true", ";", "}", "case", "Intrinsic", "::", "aarch64_ldaxr", ":", "case", "Intrinsic", "::", "aarch64_ldxr", ":", "{", "PointerType", "*", "PtrTy", "=", "cast", "<", "PointerType", ">", "(", "I", ".", "getArgOperand", "(", "<NUM_LIT>", ")", "->", "getType", "(", ")", ")", ";", "Info", ".", "opc", "=", "ISD", "::", "INTRINSIC_W_CHAIN", ";", "Info", ".", "memVT", "=", "MVT", "::", "getVT", "(", "PtrTy", "->", "getElementType", "(", ")", ")", ";", "Info", ".", "ptrVal", "=", "I", ".", "getArgOperand", "(", "<NUM_LIT>", ")", ";", "Info", ".", "offset", "=", "<NUM_LIT>", ";", "Info", ".", "align", "=", "DL", ".", "getABITypeAlign", "(", "PtrTy", "->", "getElementType", "(", ")", ")", ";", "Info", ".", "flags", "=", "MachineMemOperand", "::", "MOLoad", "|", "MachineMemOperand", "::", "MOVolatile", ";", "return", "true", ";", "}", "case", "Intrinsic", "::", "aarch64_stlxr", ":", "case", "Intrinsic", "::", "aarch64_stxr", ":", "{", "PointerType", "*", "PtrTy", "=", "cast", "<", "PointerType", ">", "(", "I", ".", "getArgOperand", "(", "<NUM_LIT>", ")", "->", "getType", "(", ")", ")", ";", "Info", ".", "opc", "=", "ISD", "::", "INTRINSIC_W_CHAIN", ";", "Info", ".", "memVT", "=", "MVT", "::", "getVT", "(", "PtrTy", "->", "getElementType", "(", ")", ")", ";", "Info", ".", "ptrVal", "=", "I", ".", "getArgOperand", "(", "<NUM_LIT>", ")", ";", "Info", ".", "offset", "=", "<NUM_LIT>", ";", "Info", ".", "align", "=", "DL", ".", "getABITypeAlign", "(", "PtrTy", "->", "getElementType", "(", ")", ")", ";", "Info", ".", "flags", "=", "MachineMemOperand", "::", "MOStore", "|", "MachineMemOperand", "::", "MOVolatile", ";", "return", "true" ]

LLVM

SystemZ

CPP

next_suggestion

CPU

7,257

[ "switch", "(", "Opcode", ")", "{" ]

[ "unsigned", "MaskBit", "=", "(", "(", "OpNo", "-", "<NUM_LIT>", ")", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ";", "SrcDemE", ".", "setBit", "(", "(", "Mask", "&", "MaskBit", ")", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ";", "break", ";", "}", "case", "Intrinsic", "::", "s390_vsldb", ":", "{", "assert", "(", "VT", "==", "MVT", "::", "v16i8", "&&", "<STR_LIT>", "Unexpected type.", "<STR_LIT>", ")", ";", "unsigned", "FirstIdx", "=", "cast", "<", "ConstantSDNode", ">", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", "->", "getZExtValue", "(", ")", ";", "assert", "(", "FirstIdx", ">", "<NUM_LIT>", "&&", "FirstIdx", "<", "<NUM_LIT>", "&&", "<STR_LIT>", "Unused operand.", "<STR_LIT>", ")", ";", "unsigned", "NumSrc0Els", "=", "<NUM_LIT>", "-", "FirstIdx", ";", "SrcDemE", "=", "APInt", "(", "NumElts", ",", "<NUM_LIT>", ")", ";", "if", "(", "OpNo", "==", "<NUM_LIT>", ")", "{", "APInt", "DemEls", "=", "DemandedElts", ".", "trunc", "(", "NumSrc0Els", ")", ";", "SrcDemE", ".", "insertBits", "(", "DemEls", ",", "FirstIdx", ")", ";", "}", "else", "{", "APInt", "DemEls", "=", "DemandedElts", ".", "lshr", "(", "NumSrc0Els", ")", ";", "SrcDemE", ".", "insertBits", "(", "DemEls", ",", "<NUM_LIT>", ")", ";", "}", "break", ";", "}", "case", "Intrinsic", "::", "s390_vperm", ":", "SrcDemE", "=", "APInt", "(", "NumElts", ",", "<NUM_LIT>", ")", ";", "break", ";", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "Unhandled intrinsic.", "<STR_LIT>", ")", ";", "break", ";", "}", "}", "else", "{" ]

GCC

csky

CPP

code_generation

CPU

7,258

[ "static", "int", "csky_arg_partial_bytes", "(", "cumulative_args_t", "pcum_v", ",", "machine_mode", "mode", ",", "tree", "type", ",", "bool", "named", "ATTRIBUTE_UNUSED", ")", "{", "CUMULATIVE_ARGS", "*", "pcum", "=", "get_cumulative_args", "(", "pcum_v", ")", ";", "int", "param_size", "=", "csky_num_arg_regs", "(", "mode", ",", "type", ")", ";", "if", "(", "*", "pcum", "<", "CSKY_NPARM_REGS", "&&", "*", "pcum", "+", "param_size", ">", "CSKY_NPARM_REGS", ")", "return", "(", "CSKY_NPARM_REGS", "-", "*", "pcum", ")", "*", "UNITS_PER_WORD", ";", "return", "<NUM_LIT>", ";", "}" ]

[ "Implement", "TARGET_ARG_PARTIAL_BYTES", ".", "Return", "the", "number", "of", "bytes", "at", "the", "beginning", "of", "an", "argument", "that", "must", "be", "put", "in", "registers", ".", "The", "value", "must", "be", "zero", "for", "arguments", "that", "are", "passed", "entirely", "in", "registers", "or", "that", "are", "entirely", "pushed", "on", "the", "stack", "." ]

LLVM

CAHP

CPP

stmt_completion

CPU

7,259

[ "i16", ",", "Expand", ")", ";" ]

[ "computeRegisterProperties", "(", "STI", ".", "getRegisterInfo", "(", ")", ")", ";", "setStackPointerRegisterToSaveRestore", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "for", "(", "auto", "N", ":", "{", "ISD", "::", "EXTLOAD", ",", "ISD", "::", "SEXTLOAD", ",", "ISD", "::", "ZEXTLOAD", "}", ")", "setLoadExtAction", "(", "N", ",", "MVT", "::", "i16", ",", "MVT", "::", "i1", ",", "Promote", ")", ";", "setOperationAction", "(", "ISD", "::", "GlobalAddress", ",", "MVT", "::", "i16", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "BRCOND", ",", "MVT", "::", "Other", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "BR_CC", ",", "MVT", "::", "i16", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "BR_JT", ",", "MVT", "::", "Other", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "SELECT", ",", "MVT", "::", "i16", ",", "Custom", ")", ";", "setOperationAction", "(", "ISD", "::", "SELECT_CC", ",", "MVT", "::", "i16", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "SETCC", ",", "MVT", "::", "i16", ",", "Expand", ")", ";", "for", "(", "auto", "VT", ":", "{", "MVT", "::", "i1", ",", "MVT", "::", "i8", "}", ")", "setOperationAction", "(", "ISD", "::", "SIGN_EXTEND_INREG", ",", "VT", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "MUL", ",", "MVT", "::", "i16", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "SMUL_LOHI", ",", "MVT", "::", "i16", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "UMUL_LOHI", ",", "MVT", "::", "i16", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "MULHS", ",", "MVT", "::", "i16", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "MULHU", ",", "MVT", "::", "i16", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "SREM", ",", "MVT", "::", "i16", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "SDIVREM", ",", "MVT", "::", "i16", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "SDIV", ",", "MVT", "::", "i16", ",", "Expand", ")", ";", "setOperationAction", "(", "ISD", "::", "UREM", ",", "MVT", "::" ]

GCC

i386

CPP

next_suggestion

CPU

7,260

[ "}" ]

[ "extern", "_", "_", "inline", "_", "_", "m512i", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm512_maskz_min_epu32", "(", "_", "_", "mmask16", "_", "_", "M", ",", "_", "_", "m512i", "_", "_", "A", ",", "_", "_", "m512i", "_", "_", "B", ")", "{", "return", "(", "_", "_", "m512i", ")", "_", "_", "builtin_ia32_pminud512_mask", "(", "(", "_", "_", "v16si", ")", "_", "_", "A", ",", "(", "_", "_", "v16si", ")", "_", "_", "B", ",", "(", "_", "_", "v16si", ")", "_", "mm512_setzero_si512", "(", ")", ",", "_", "_", "M", ")", ";" ]

LLVM

AArch64

TD

stmt_completion

CPU

7,261

[ "<STR_LIT>", ",", "SDT_AArch64UnaryVec", ">", ";" ]

[ "def", "AArch64rev64", ":", "SDNode", "<" ]

GCC

arm

CPP

program_repair

CPU

7,262

[ "<FIXS>", "case", "E_V16QImode", ":", "gen", "=", "gen_neon_vtrnv16qi_internal", ";", "break", ";", "case", "E_V8QImode", ":", "gen", "=", "gen_neon_vtrnv8qi_internal", ";", "break", ";", "case", "E_V8HImode", ":", "gen", "=", "gen_neon_vtrnv8hi_internal", ";", "break", ";", "case", "E_V4HImode", ":", "gen", "=", "gen_neon_vtrnv4hi_internal", ";", "break", ";", "case", "E_V8HFmode", ":", "gen", "=", "gen_neon_vtrnv8hf_internal", ";", "break", ";", "case", "E_V4HFmode", ":", "gen", "=", "gen_neon_vtrnv4hf_internal", ";", "break", ";", "case", "E_V4SImode", ":", "gen", "=", "gen_neon_vtrnv4si_internal", ";", "break", ";", "case", "E_V2SImode", ":", "gen", "=", "gen_neon_vtrnv2si_internal", ";", "break", ";", "case", "E_V2SFmode", ":", "gen", "=", "gen_neon_vtrnv2sf_internal", ";", "break", ";", "case", "E_V4SFmode", ":", "gen", "=", "gen_neon_vtrnv4sf_internal", ";", "break", ";", "<FIXE>" ]

[ "switch", "(", "d", "->", "vmode", ")", "{", "<BUGS>", "case", "V16QImode", ":", "gen", "=", "gen_neon_vtrnv16qi_internal", ";", "break", ";", "case", "V8QImode", ":", "gen", "=", "gen_neon_vtrnv8qi_internal", ";", "break", ";", "case", "V8HImode", ":", "gen", "=", "gen_neon_vtrnv8hi_internal", ";", "break", ";", "case", "V4HImode", ":", "gen", "=", "gen_neon_vtrnv4hi_internal", ";", "break", ";", "case", "V8HFmode", ":", "gen", "=", "gen_neon_vtrnv8hf_internal", ";", "break", ";", "case", "V4HFmode", ":", "gen", "=", "gen_neon_vtrnv4hf_internal", ";", "break", ";", "case", "V4SImode", ":", "gen", "=", "gen_neon_vtrnv4si_internal", ";", "break", ";", "case", "V2SImode", ":", "gen", "=", "gen_neon_vtrnv2si_internal", ";", "break", ";", "case", "V2SFmode", ":", "gen", "=", "gen_neon_vtrnv2sf_internal", ";", "break", ";", "case", "V4SFmode", ":", "gen", "=", "gen_neon_vtrnv4sf_internal", ";", "break", ";", "<BUGE>", "default", ":", "gcc_unreachable", "(", ")", ";", "}" ]

LLVM

X86

CPP

stmt_completion

CPU

7,263

[ "Reg", ";" ]

[ "BaseType", "=", "RegBase", ";", "Base", ".", "Reg", "=" ]

LLVM

Hexagon

TD

next_suggestion

DSP

7,264

[ "}" ]

[ "def", "F2_conv_d2df", ":", "HInst", "<", "(", "outs", "DoubleRegs", ":", "$", "Rdd32", ")", ",", "(", "ins", "DoubleRegs", ":", "$", "Rss32", ")", ",", "<STR_LIT>", ",", "tc_3a867367", ",", "TypeS_2op", ">", ",", "Enc_b9c5fb", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isFP", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "USR", "]", ";" ]

LLVM

Hexagon

TD

stmt_completion

DSP

7,265

[ "}", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "Pu", ";", "bits", "<", "<NUM_LIT>", ">", "s8", ";", "bits", "<", "<NUM_LIT>", ">", "S8", ";", "let", "IClass", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Pu", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "S8", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "S8", "{", "<NUM_LIT>" ]

LLVM

AArch64

TD

stmt_completion

CPU

7,266

[ "<NUM_LIT>", ",", "<NUM_LIT>", ">", ";" ]

[ "def", "simm9s16", ":", "Operand", "<", "i64", ">", "{", "let", "ParserMatchClass", "=", "SImmScaledMemoryIndexed", "<" ]

GCC

mips

MD

next_suggestion

CPU

7,267

[ "mips_split_move_insn", "(", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ",", "curr_insn", ")" ]

[ "(", "match_operand", ":", "MSA", "<NUM_LIT>", "<STR_LIT>", ")", ")", "]", "<STR_LIT>", "[", "(", "const_int", "<NUM_LIT>", ")", "]", "{" ]

GCC

m32r

CPP

next_suggestion

MPU

7,268

[ "return", "call_address_operand", "(", "op", ",", "mode", ")", ";" ]

[ "if", "(", "!", "MEM_P", "(", "op", ")", ")", "return", "<NUM_LIT>", ";", "op", "=", "XEXP", "(", "op", ",", "<NUM_LIT>", ")", ";" ]

LLVM

Hexagon

CPP

stmt_completion

DSP

7,269

[ "::", "V4_SS2_storebi0", ":" ]

[ "operand", "=", "getRegFromSubinstEncoding", "(", "inst", "&", "<NUM_LIT>", ")", ";", "Op", "=", "MCOperand", "::", "createReg", "(", "operand", ")", ";", "MI", "->", "addOperand", "(", "Op", ")", ";", "operand", "=", "(", "(", "inst", "&", "<NUM_LIT>", ")", ">>", "<NUM_LIT>", ")", "<<", "<NUM_LIT>", ";", "HexagonMCInstrInfo", "::", "addConstant", "(", "*", "MI", ",", "operand", ",", "getContext", "(", ")", ")", ";", "break", ";", "case", "Hexagon", "::", "V4_SA1_addi", ":", "operand", "=", "getRegFromSubinstEncoding", "(", "inst", "&", "<NUM_LIT>", ")", ";", "Op", "=", "MCOperand", "::", "createReg", "(", "operand", ")", ";", "MI", "->", "addOperand", "(", "Op", ")", ";", "MI", "->", "addOperand", "(", "Op", ")", ";", "operand", "=", "SignExtend64", "<", "<NUM_LIT>", ">", "(", "(", "inst", "&", "<NUM_LIT>", ")", ">>", "<NUM_LIT>", ")", ";", "HexagonMCInstrInfo", "::", "addConstant", "(", "*", "MI", ",", "operand", ",", "getContext", "(", ")", ")", ";", "break", ";", "case", "Hexagon", "::", "V4_SA1_addrx", ":", "operand", "=", "getRegFromSubinstEncoding", "(", "inst", "&", "<NUM_LIT>", ")", ";", "Op", "=", "MCOperand", "::", "createReg", "(", "operand", ")", ";", "MI", "->", "addOperand", "(", "Op", ")", ";", "MI", "->", "addOperand", "(", "Op", ")", ";", "operand", "=", "getRegFromSubinstEncoding", "(", "(", "inst", "&", "<NUM_LIT>", ")", ">>", "<NUM_LIT>", ")", ";", "Op", "=", "MCOperand", "::", "createReg", "(", "operand", ")", ";", "MI", "->", "addOperand", "(", "Op", ")", ";", "case", "Hexagon", "::", "V4_SA1_and1", ":", "case", "Hexagon", "::", "V4_SA1_dec", ":", "case", "Hexagon", "::", "V4_SA1_inc", ":", "case", "Hexagon", "::", "V4_SA1_sxtb", ":", "case", "Hexagon", "::", "V4_SA1_sxth", ":", "case", "Hexagon", "::", "V4_SA1_tfr", ":", "case", "Hexagon", "::", "V4_SA1_zxtb", ":", "case", "Hexagon", "::", "V4_SA1_zxth", ":", "operand", "=", "getRegFromSubinstEncoding", "(", "inst", "&", "<NUM_LIT>", ")", ";", "Op", "=", "MCOperand", "::", "createReg", "(", "operand", ")", ";", "MI", "->", "addOperand", "(", "Op", ")", ";", "operand", "=", "getRegFromSubinstEncoding", "(", "(", "inst", "&", "<NUM_LIT>", ")", ">>", "<NUM_LIT>", ")", ";", "Op", "=", "MCOperand", "::", "createReg", "(", "operand", ")", ";", "MI", "->", "addOperand", "(", "Op", ")", ";", "break", ";", "case", "Hexagon", "::", "V4_SA1_addsp", ":", "operand", "=", "getRegFromSubinstEncoding", "(", "inst", "&", "<NUM_LIT>", ")", ";", "Op", "=", "MCOperand", "::", "createReg", "(", "operand", ")", ";", "MI", "->", "addOperand", "(", "Op", ")", ";", "operand", "=", "(", "(", "inst", "&", "<NUM_LIT>", ")", ">>", "<NUM_LIT>", ")", "<<", "<NUM_LIT>", ";", "HexagonMCInstrInfo", "::", "addConstant", "(", "*", "MI", ",", "operand", ",", "getContext", "(", ")", ")", ";", "break", ";", "case", "Hexagon", "::", "V4_SA1_seti", ":", "operand", "=", "getRegFromSubinstEncoding", "(", "inst", "&", "<NUM_LIT>", ")", ";", "Op", "=", "MCOperand", "::", "createReg", "(", "operand", ")", ";", "MI", "->", "addOperand", "(", "Op", ")", ";", "operand", "=", "(", "inst", "&", "<NUM_LIT>", ")", ">>", "<NUM_LIT>", ";", "HexagonMCInstrInfo", "::", "addConstant", "(", "*", "MI", ",", "operand", ",", "getContext", "(", ")", ")", ";", "break", ";", "case", "Hexagon", "::", "V4_SA1_clrf", ":", "case", "Hexagon", "::", "V4_SA1_clrfnew", ":", "case", "Hexagon", "::", "V4_SA1_clrt", ":", "case", "Hexagon", "::", "V4_SA1_clrtnew", ":", "case", "Hexagon", "::", "V4_SA1_setin1", ":", "operand", "=", "getRegFromSubinstEncoding", "(", "inst", "&", "<NUM_LIT>", ")", ";", "Op", "=", "MCOperand", "::", "createReg", "(", "operand", ")", ";", "MI", "->", "addOperand", "(", "Op", ")", ";", "break", ";", "case", "Hexagon", "::", "V4_SA1_cmpeqi", ":", "operand", "=", "getRegFromSubinstEncoding", "(", "(", "inst", "&", "<NUM_LIT>", ")", ">>", "<NUM_LIT>", ")", ";", "Op", "=", "MCOperand", "::", "createReg", "(", "operand", ")", ";", "MI", "->", "addOperand", "(", "Op", ")", ";", "operand", "=", "inst", "&", "<NUM_LIT>", ";", "HexagonMCInstrInfo", "::", "addConstant", "(", "*", "MI", ",", "operand", ",", "getContext", "(", ")", ")", ";", "break", ";", "case", "Hexagon", "::", "V4_SA1_combine0i", ":", "case", "Hexagon", "::", "V4_SA1_combine1i", ":", "case", "Hexagon", "::", "V4_SA1_combine2i", ":", "case", "Hexagon", "::", "V4_SA1_combine3i", ":", "operand", "=", "getDRegFromSubinstEncoding", "(", "inst", "&", "<NUM_LIT>", ")", ";", "Op", "=", "MCOperand", "::", "createReg", "(", "operand", ")", ";", "MI", "->", "addOperand", "(", "Op", ")", ";", "operand", "=", "(", "inst", "&", "<NUM_LIT>", ")", ">>", "<NUM_LIT>", ";", "HexagonMCInstrInfo", "::", "addConstant", "(", "*", "MI", ",", "operand", ",", "getContext", "(", ")", ")", ";", "break", ";", "case", "Hexagon", "::", "V4_SA1_combinerz", ":", "case", "Hexagon", "::", "V4_SA1_combinezr", ":", "operand", "=", "getDRegFromSubinstEncoding", "(", "inst", "&", "<NUM_LIT>", ")", ";", "Op", "=", "MCOperand", "::", "createReg", "(", "operand", ")", ";", "MI", "->", "addOperand", "(", "Op", ")", ";", "operand", "=", "getRegFromSubinstEncoding", "(", "(", "inst", "&", "<NUM_LIT>", ")", ">>", "<NUM_LIT>", ")", ";", "Op", "=", "MCOperand", "::", "createReg", "(", "operand", ")", ";", "MI", "->", "addOperand", "(", "Op", ")", ";", "break", ";", "case", "Hexagon", "::", "V4_SS1_storeb_io", ":", "operand", "=", "getRegFromSubinstEncoding", "(", "(", "inst", "&", "<NUM_LIT>", ")", ">>", "<NUM_LIT>", ")", ";", "Op", "=", "MCOperand", "::", "createReg", "(", "operand", ")", ";", "MI", "->", "addOperand", "(", "Op", ")", ";", "operand", "=", "(", "inst", "&", "<NUM_LIT>", ")", ">>", "<NUM_LIT>", ";", "HexagonMCInstrInfo", "::", "addConstant", "(", "*", "MI", ",", "operand", ",", "getContext", "(", ")", ")", ";", "operand", "=", "getRegFromSubinstEncoding", "(", "inst", "&", "<NUM_LIT>", ")", ";", "Op", "=", "MCOperand", "::", "createReg", "(", "operand", ")", ";", "MI", "->", "addOperand", "(", "Op", ")", ";", "break", ";", "case", "Hexagon", "::", "V4_SS1_storew_io", ":", "operand", "=", "getRegFromSubinstEncoding", "(", "(", "inst", "&", "<NUM_LIT>", ")", ">>", "<NUM_LIT>", ")", ";", "Op", "=", "MCOperand", "::", "createReg", "(", "operand", ")", ";", "MI", "->", "addOperand", "(", "Op", ")", ";", "operand", "=", "(", "(", "inst", "&", "<NUM_LIT>", ")", ">>", "<NUM_LIT>", ")", "<<", "<NUM_LIT>", ";", "HexagonMCInstrInfo", "::", "addConstant", "(", "*", "MI", ",", "operand", ",", "getContext", "(", ")", ")", ";", "operand", "=", "getRegFromSubinstEncoding", "(", "inst", "&", "<NUM_LIT>", ")", ";", "Op", "=", "MCOperand", "::", "createReg", "(", "operand", ")", ";", "MI", "->", "addOperand", "(", "Op", ")", ";", "break", ";", "case", "Hexagon" ]

LLVM

Mips

TD

next_suggestion

CPU

7,270

[ "def", "PowerOf2LO", ":", "PatLeaf", "<", "(", "imm", ")", ",", "[", "{" ]

[ "}", "]", ">", ";", "def", "Log2HI", ":", "SDNodeXForm", "<", "imm", ",", "[", "{", "return", "getImm", "(", "N", ",", "Log2_64", "(", "(", "unsigned", ")", "(", "N", "-", ">", "getZExtValue", "(", ")", ">", ">", "<NUM_LIT>", ")", ")", ")", ";", "}", "]", ">", ";" ]

GCC

aarch64

CPP

stmt_completion

CPU

7,271

[ "(", ")", ";" ]

[ "this", "->", "m_insn_fma_head_map", "=", "new", "hash_map", "<", "rtx_insn", "*", ",", "fma_node", "*", ">", ";", "this", "->", "m_fma_forests", ".", "clear" ]

LLVM

X86

CPP

next_suggestion

CPU

7,272

[ "Mask", "=", "ExtendToType", "(", "Mask", ",", "WideMaskVT", ",", "DAG", ",", "true", ")", ";" ]

[ "SDValue", "DataToStore", "=", "N", "->", "getValue", "(", ")", ";", "MVT", "VT", "=", "DataToStore", ".", "getSimpleValueType", "(", ")", ";", "SDValue", "Mask", "=", "N", "->", "getMask", "(", ")", ";", "SDLoc", "dl", "(", "Op", ")", ";", "if", "(", "Subtarget", "->", "hasAVX512", "(", ")", "&&", "!", "Subtarget", "->", "hasVLX", "(", ")", "&&", "!", "VT", ".", "is512BitVector", "(", ")", "&&", "Mask", ".", "getValueType", "(", ")", "==", "MVT", "::", "v8i1", ")", "{", "unsigned", "NumEltsInWideVec", "=", "<NUM_LIT>", "/", "VT", ".", "getScalarSizeInBits", "(", ")", ";", "MVT", "WideDataVT", "=", "MVT", "::", "getVectorVT", "(", "VT", ".", "getScalarType", "(", ")", ",", "NumEltsInWideVec", ")", ";", "MVT", "WideMaskVT", "=", "MVT", "::", "getVectorVT", "(", "MVT", "::", "i1", ",", "NumEltsInWideVec", ")", ";", "DataToStore", "=", "ExtendToType", "(", "DataToStore", ",", "WideDataVT", ",", "DAG", ")", ";" ]

LLVM

Hexagon

TD

next_suggestion

DSP

7,273

[ "let", "opNewValue", "=", "<NUM_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";" ]

LLVM

Hexagon

CPP

stmt_completion

DSP

7,274

[ "Ty", ")", "const", "{" ]

[ "bool", "HexagonTargetLowering", "::", "isHvxSingleTy", "(", "MVT" ]

LLVM

AArch64

TD

stmt_completion

CPU

7,275

[ "FPR16", ":", "$", "src", ",", "hsub", ")", ",", "<NUM_LIT>", ")", ">", ";" ]

[ "def", ":", "Pat", "<", "(", "nxv4f16", "(", "AArch64dup", "(", "f16", "FPR16", ":", "$", "src", ")", ")", ")", ",", "(", "DUP_ZZI_H", "(", "INSERT_SUBREG", "(", "IMPLICIT_DEF", ")", "," ]

LLVM

Hexagon

TD

stmt_completion

DSP

7,276

[ "<NUM_LIT>", ";" ]

[ "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "addrMode", "=", "PostInc", ";", "let", "accessSize", "=", "HalfWordAccess", ";", "let", "mayLoad", "=", "<NUM_LIT>", ";", "let", "CextOpcode", "=", "<STR_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isPredicable", "=" ]

LLVM

Hexagon

TD

next_suggestion

DSP

7,277

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

[ "def", "C4_and_orn", ":", "HInst", "<", "(", "outs", "PredRegs", ":", "$", "Pd4", ")", ",", "(", "ins", "PredRegs", ":", "$", "Ps4", ",", "PredRegs", ":", "$", "Pt4", ",", "PredRegs", ":", "$", "Pu4", ")", ",", "<STR_LIT>", ",", "tc_b31c2e97", ",", "TypeCR", ">", ",", "Enc_9ac432", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

GCC

i386

MD

next_suggestion

CPU

7,278

[ "(", "clobber", "(", "reg", ":", "CC", "FLAGS_REG", ")", ")", "]" ]

[ "[", "(", "set", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", ")", "(", "zero_extend", ":", "DI", "(", "rotate", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", ")", ")", ")", ")" ]

LLVM

Mips

CPP

next_suggestion

CPU

7,279

[ "O", "<<", "<STR_LIT>", "\\n\\t.set\\tpop", "<STR_LIT>", ";" ]

[ "O", "<<", "<STR_LIT>", "\\t.set\\tpush\\n", "<STR_LIT>", ";", "O", "<<", "<STR_LIT>", "\\t.set\\tmips32r2\\n", "<STR_LIT>", ";", "}", "if", "(", "!", "printAliasInstr", "(", "MI", ",", "O", ")", ")", "printInstruction", "(", "MI", ",", "O", ")", ";", "printAnnotation", "(", "O", ",", "Annot", ")", ";", "switch", "(", "MI", "->", "getOpcode", "(", ")", ")", "{", "default", ":", "break", ";", "case", "Mips", "::", "RDHWR", ":", "case", "Mips", "::", "RDHWR64", ":" ]

LLVM

Hexagon

TD

next_suggestion

DSP

7,280

[ "let", "opNewValue", "=", "<NUM_LIT>", ";" ]

[ "def", "A2_svsubh", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ")", ",", "(", "ins", "IntRegs", ":", "$", "Rt32", ",", "IntRegs", ":", "$", "Rs32", ")", ",", "<STR_LIT>", ",", "tc_5a2711e5", ",", "TypeALU32_3op", ">", ",", "Enc_bd6011", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";" ]

GCC

rs6000

CPP

program_repair

CPU

7,281

[ "<FIXS>", "if", "(", "target", "==", "<NUM_LIT>", "<FIXE>" ]

[ "tmode", "=", "insn_data", "[", "icode", "]", ".", "operand", "[", "<NUM_LIT>", "]", ".", "mode", ";", "mode0", "=", "insn_data", "[", "icode", "]", ".", "operand", "[", "<NUM_LIT>", "]", ".", "mode", ";", "<BUGS>", "if", "(", "target", "!=", "<NUM_LIT>", "<BUGE>", "||", "GET_MODE", "(", "target", ")", "!=", "tmode", "||", "!", "(", "*", "insn_data", "[", "icode", "]", ".", "operand", "[", "<NUM_LIT>", "]", ".", "predicate", ")", "(", "target", ",", "tmode", ")", ")", "target", "=", "gen_reg_rtx", "(", "tmode", ")", ";" ]

LLVM

AArch64

CPP

program_repair

CPU

7,282

[ "<FIXS>", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "*** determineCalleeSaves\\nSaved CSRs:", "<STR_LIT>", ";", "<FIXE>" ]

[ "SavedRegs", ".", "set", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "}", "<BUGS>", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "*** determineCalleeSaves\\nUsed CSRs:", "<STR_LIT>", ";", "<BUGE>", "for", "(", "unsigned", "Reg", ":", "SavedRegs", ".", "set_bits", "(", ")", ")", "dbgs", "(", ")", "<<", "'", "'", "<<", "printReg", "(", "Reg", ",", "RegInfo", ")", ";" ]

LLVM

X86

CPP

next_suggestion

CPU

7,283

[ "fixShadowLoopMBB", "->", "addSuccessor", "(", "sinkMBB", ")", ";" ]

[ "BuildMI", "(", "checkSspMBB", ",", "DL", ",", "TII", "->", "get", "(", "X86", "::", "JCC_1", ")", ")", ".", "addMBB", "(", "sinkMBB", ")", ".", "addImm", "(", "X86", "::", "COND_E", ")", ";", "checkSspMBB", "->", "addSuccessor", "(", "sinkMBB", ")", ";", "checkSspMBB", "->", "addSuccessor", "(", "fallMBB", ")", ";", "unsigned", "PrevSSPReg", "=", "MRI", ".", "createVirtualRegister", "(", "PtrRC", ")", ";", "unsigned", "PtrLoadOpc", "=", "(", "PVT", "==", "MVT", "::", "i64", ")", "?", "X86", "::", "MOV64rm", ":", "X86", "::", "MOV32rm", ";", "const", "int64_t", "SPPOffset", "=", "<NUM_LIT>", "*", "PVT", ".", "getStoreSize", "(", ")", ";", "MachineInstrBuilder", "MIB", "=", "BuildMI", "(", "fallMBB", ",", "DL", ",", "TII", "->", "get", "(", "PtrLoadOpc", ")", ",", "PrevSSPReg", ")", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "<", "X86", "::", "AddrNumOperands", ";", "++", "i", ")", "{", "const", "MachineOperand", "&", "MO", "=", "MI", ".", "getOperand", "(", "i", ")", ";", "if", "(", "i", "==", "X86", "::", "AddrDisp", ")", "MIB", ".", "addDisp", "(", "MO", ",", "SPPOffset", ")", ";", "else", "if", "(", "MO", ".", "isReg", "(", ")", ")", "MIB", ".", "addReg", "(", "MO", ".", "getReg", "(", ")", ")", ";", "else", "MIB", ".", "add", "(", "MO", ")", ";", "}", "MIB", ".", "setMemRefs", "(", "MMOs", ")", ";", "unsigned", "SspSubReg", "=", "MRI", ".", "createVirtualRegister", "(", "PtrRC", ")", ";", "unsigned", "SubRROpc", "=", "(", "PVT", "==", "MVT", "::", "i64", ")", "?", "X86", "::", "SUB64rr", ":", "X86", "::", "SUB32rr", ";", "BuildMI", "(", "fallMBB", ",", "DL", ",", "TII", "->", "get", "(", "SubRROpc", ")", ",", "SspSubReg", ")", ".", "addReg", "(", "PrevSSPReg", ")", ".", "addReg", "(", "SSPCopyReg", ")", ";", "BuildMI", "(", "fallMBB", ",", "DL", ",", "TII", "->", "get", "(", "X86", "::", "JCC_1", ")", ")", ".", "addMBB", "(", "sinkMBB", ")", ".", "addImm", "(", "X86", "::", "COND_BE", ")", ";", "fallMBB", "->", "addSuccessor", "(", "sinkMBB", ")", ";", "fallMBB", "->", "addSuccessor", "(", "fixShadowMBB", ")", ";", "unsigned", "ShrRIOpc", "=", "(", "PVT", "==", "MVT", "::", "i64", ")", "?", "X86", "::", "SHR64ri", ":", "X86", "::", "SHR32ri", ";", "unsigned", "Offset", "=", "(", "PVT", "==", "MVT", "::", "i64", ")", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ";", "unsigned", "SspFirstShrReg", "=", "MRI", ".", "createVirtualRegister", "(", "PtrRC", ")", ";", "BuildMI", "(", "fixShadowMBB", ",", "DL", ",", "TII", "->", "get", "(", "ShrRIOpc", ")", ",", "SspFirstShrReg", ")", ".", "addReg", "(", "SspSubReg", ")", ".", "addImm", "(", "Offset", ")", ";", "unsigned", "IncsspOpc", "=", "(", "PVT", "==", "MVT", "::", "i64", ")", "?", "X86", "::", "INCSSPQ", ":", "X86", "::", "INCSSPD", ";", "BuildMI", "(", "fixShadowMBB", ",", "DL", ",", "TII", "->", "get", "(", "IncsspOpc", ")", ")", ".", "addReg", "(", "SspFirstShrReg", ")", ";", "unsigned", "SspSecondShrReg", "=", "MRI", ".", "createVirtualRegister", "(", "PtrRC", ")", ";", "BuildMI", "(", "fixShadowMBB", ",", "DL", ",", "TII", "->", "get", "(", "ShrRIOpc", ")", ",", "SspSecondShrReg", ")", ".", "addReg", "(", "SspFirstShrReg", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "BuildMI", "(", "fixShadowMBB", ",", "DL", ",", "TII", "->", "get", "(", "X86", "::", "JCC_1", ")", ")", ".", "addMBB", "(", "sinkMBB", ")", ".", "addImm", "(", "X86", "::", "COND_E", ")", ";", "fixShadowMBB", "->", "addSuccessor", "(", "sinkMBB", ")", ";", "fixShadowMBB", "->", "addSuccessor", "(", "fixShadowLoopPrepareMBB", ")", ";", "unsigned", "ShlR1Opc", "=", "(", "PVT", "==", "MVT", "::", "i64", ")", "?", "X86", "::", "SHL64r1", ":", "X86", "::", "SHL32r1", ";", "unsigned", "SspAfterShlReg", "=", "MRI", ".", "createVirtualRegister", "(", "PtrRC", ")", ";", "BuildMI", "(", "fixShadowLoopPrepareMBB", ",", "DL", ",", "TII", "->", "get", "(", "ShlR1Opc", ")", ",", "SspAfterShlReg", ")", ".", "addReg", "(", "SspSecondShrReg", ")", ";", "unsigned", "Value128InReg", "=", "MRI", ".", "createVirtualRegister", "(", "PtrRC", ")", ";", "unsigned", "MovRIOpc", "=", "(", "PVT", "==", "MVT", "::", "i64", ")", "?", "X86", "::", "MOV64ri32", ":", "X86", "::", "MOV32ri", ";", "BuildMI", "(", "fixShadowLoopPrepareMBB", ",", "DL", ",", "TII", "->", "get", "(", "MovRIOpc", ")", ",", "Value128InReg", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "fixShadowLoopPrepareMBB", "->", "addSuccessor", "(", "fixShadowLoopMBB", ")", ";", "unsigned", "DecReg", "=", "MRI", ".", "createVirtualRegister", "(", "PtrRC", ")", ";", "unsigned", "CounterReg", "=", "MRI", ".", "createVirtualRegister", "(", "PtrRC", ")", ";", "BuildMI", "(", "fixShadowLoopMBB", ",", "DL", ",", "TII", "->", "get", "(", "X86", "::", "PHI", ")", ",", "CounterReg", ")", ".", "addReg", "(", "SspAfterShlReg", ")", ".", "addMBB", "(", "fixShadowLoopPrepareMBB", ")", ".", "addReg", "(", "DecReg", ")", ".", "addMBB", "(", "fixShadowLoopMBB", ")", ";", "BuildMI", "(", "fixShadowLoopMBB", ",", "DL", ",", "TII", "->", "get", "(", "IncsspOpc", ")", ")", ".", "addReg", "(", "Value128InReg", ")", ";", "unsigned", "DecROpc", "=", "(", "PVT", "==", "MVT", "::", "i64", ")", "?", "X86", "::", "DEC64r", ":", "X86", "::", "DEC32r", ";", "BuildMI", "(", "fixShadowLoopMBB", ",", "DL", ",", "TII", "->", "get", "(", "DecROpc", ")", ",", "DecReg", ")", ".", "addReg", "(", "CounterReg", ")", ";", "BuildMI", "(", "fixShadowLoopMBB", ",", "DL", ",", "TII", "->", "get", "(", "X86", "::", "JCC_1", ")", ")", ".", "addMBB", "(", "fixShadowLoopMBB", ")", ".", "addImm", "(", "X86", "::", "COND_NE", ")", ";" ]

LLVM

Mips

CPP

stmt_completion

CPU

7,284

[ "Success", ";" ]

[ "Value", "*=", "Scale", ";", "Inst", ".", "addOperand", "(", "MCOperand", "::", "createImm", "(", "Value", "+", "Offset", ")", ")", ";", "return", "MCDisassembler", "::" ]

LLVM

ARM

TD

stmt_completion

CPU

7,285

[ "pred", ")", ",", "(", "v16i8", "MQPR", ":", "$", "inactive", ")", ")", ">", ";" ]

[ "def", ":", "Pat", "<", "(", "v16i8", "(", "vselect", "(", "v16i1", "VCCR", ":", "$", "pred", ")", ",", "(", "v16i8", "(", "ARMvdup", "(", "i32", "rGPR", ":", "$", "elem", ")", ")", ")", ",", "(", "v16i8", "MQPR", ":", "$", "inactive", ")", ")", ")", ",", "(", "MVE_VDUP8", "rGPR", ":", "$", "elem", ",", "ARMVCCThen", ",", "(", "v16i1", "VCCR", ":", "$" ]

GCC

arm

CPP

stmt_completion

CPU

7,286

[ "_", "_", "value", ",", "_", "_", "p", ")", ";" ]

[ "_", "_", "arm_vstrhq_scatter_offset_p_s16", "(", "int16_t", "*", "_", "_", "base", ",", "uint16x8_t", "_", "_", "offset", ",", "int16x8_t", "_", "_", "value", ",", "mve_pred16_t", "_", "_", "p", ")", "{", "_", "_", "builtin_mve_vstrhq_scatter_offset_p_sv8hi", "(", "(", "_", "_", "builtin_neon_hi", "*", ")", "_", "_", "base", ",", "_", "_", "offset", "," ]

LLVM

Hexagon

CPP

next_suggestion

DSP

7,287

[ "}" ]

[ "case", "ISD", "::", "ADD", ":", "case", "ISD", "::", "MUL", ":", "return", "true", ";", "case", "ISD", "::", "SHL", ":", "return", "isa", "<", "ConstantSDNode", ">", "(", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getNode", "(", ")", ")", ";", "default", ":", "return", "false", ";", "}" ]

LLVM

Hexagon

CPP

program_repair

DSP

7,288

[ "<FIXS>", "}", "else", "if", "(", "ImmOpNum", "==", "<NUM_LIT>", ")", "{", "if", "(", "OldMI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "isImm", "(", ")", "&&", "OldMI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", "==", "<NUM_LIT>", ")", "{", "short", "NewOpCode", "=", "HII", "->", "changeAddrMode_rr_io", "(", "*", "OldMI", ")", ";", "assert", "(", "NewOpCode", ">=", "<NUM_LIT>", "&&", "<STR_LIT>", "Invalid New opcode\\n", "<STR_LIT>", ")", ";", "MIB", "=", "BuildMI", "(", "*", "BB", ",", "InsertPt", ",", "OldMI", "->", "getDebugLoc", "(", ")", ",", "HII", "->", "get", "(", "NewOpCode", ")", ")", ";", "MIB", ".", "add", "(", "OldMI", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "MIB", ".", "add", "(", "OldMI", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "MIB", ".", "add", "(", "ImmOp", ")", ";", "OpStart", "=", "<NUM_LIT>", ";", "Changed", "=", "true", ";", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "[Changing]: ", "<STR_LIT>", "<<", "*", "OldMI", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "[TO]: ", "<STR_LIT>", "<<", "*", "MIB", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "}", "<FIXE>" ]

[ "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "[Changing]: ", "<STR_LIT>", "<<", "*", "OldMI", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "[TO]: ", "<STR_LIT>", "<<", "*", "MIB", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "<BUGS>", "}", "else", "if", "(", "ImmOpNum", "==", "<NUM_LIT>", "&&", "OldMI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", "==", "<NUM_LIT>", ")", "{", "short", "NewOpCode", "=", "HII", "->", "changeAddrMode_rr_io", "(", "*", "OldMI", ")", ";", "assert", "(", "NewOpCode", ">=", "<NUM_LIT>", "&&", "<STR_LIT>", "Invalid New opcode\\n", "<STR_LIT>", ")", ";", "MIB", "=", "BuildMI", "(", "*", "BB", ",", "InsertPt", ",", "OldMI", "->", "getDebugLoc", "(", ")", ",", "HII", "->", "get", "(", "NewOpCode", ")", ")", ";", "MIB", ".", "add", "(", "OldMI", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "MIB", ".", "add", "(", "OldMI", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "MIB", ".", "add", "(", "ImmOp", ")", ";", "OpStart", "=", "<NUM_LIT>", ";", "Changed", "=", "true", ";", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "[Changing]: ", "<STR_LIT>", "<<", "*", "OldMI", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "[TO]: ", "<STR_LIT>", "<<", "*", "MIB", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "<BUGE>", "}", "if", "(", "Changed", ")" ]

LLVM

Hexagon

TD

stmt_completion

DSP

7,289

[ "{", "<NUM_LIT>", "}", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P1", "]", ";", "let", "Defs", "=", "[", "P1", ",", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst" ]

GCC

rx

MD

stmt_completion

CPU

7,290

[ "current_function_decl", ")" ]

[ "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", ")", ")", ")", ")", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "not", ":", "SI", "(", "and", ":", "SI", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", ")", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", ")", "]", "<STR_LIT>", "{", "{", "rx_atomic_sequence", "seq", "(" ]

GCC

alpha

CPP

next_suggestion

MPU

7,291

[ "return", "false", ";" ]

[ "if", "(", "TREE_CODE", "(", "base", ")", "!=", "COMPONENT_REF", "||", "TREE_OPERAND", "(", "base", ",", "<NUM_LIT>", ")", "!=", "TYPE_FIELDS", "(", "va_list_type_node", ")", ")", "{", "base", "=", "gimple_assign_rhs2", "(", "stmt", ")", ";", "if", "(", "TREE_CODE", "(", "base", ")", "==", "SSA_NAME", ")", "{", "base_stmt", "=", "va_list_skip_additions", "(", "base", ")", ";", "if", "(", "base_stmt", "&&", "is_gimple_assign", "(", "base_stmt", ")", "&&", "gimple_assign_rhs_code", "(", "base_stmt", ")", "==", "COMPONENT_REF", ")", "base", "=", "gimple_assign_rhs1", "(", "base_stmt", ")", ";", "}", "if", "(", "TREE_CODE", "(", "base", ")", "!=", "COMPONENT_REF", "||", "TREE_OPERAND", "(", "base", ",", "<NUM_LIT>", ")", "!=", "TYPE_FIELDS", "(", "va_list_type_node", ")", ")", "return", "false", ";", "offset_arg", "=", "<NUM_LIT>", ";", "}", "base", "=", "get_base_address", "(", "base", ")", ";", "if", "(", "TREE_CODE", "(", "base", ")", "!=", "VAR_DECL", "||", "!", "bitmap_bit_p", "(", "si", "->", "va_list_vars", ",", "DECL_UID", "(", "base", ")", "+", "num_ssa_names", ")", ")", "return", "false", ";", "offset", "=", "gimple_op", "(", "stmt", ",", "<NUM_LIT>", "+", "offset_arg", ")", ";", "if", "(", "TREE_CODE", "(", "offset", ")", "==", "SSA_NAME", ")", "{", "gimple", "offset_stmt", "=", "va_list_skip_additions", "(", "offset", ")", ";", "if", "(", "offset_stmt", "&&", "gimple_code", "(", "offset_stmt", ")", "==", "GIMPLE_PHI", ")", "{", "HOST_WIDE_INT", "sub", ";", "gimple", "arg1_stmt", ",", "arg2_stmt", ";", "tree", "arg1", ",", "arg2", ";", "enum", "tree_code", "code1", ",", "code2", ";", "if", "(", "gimple_phi_num_args", "(", "offset_stmt", ")", "!=", "<NUM_LIT>", ")", "goto", "escapes", ";", "arg1_stmt", "=", "va_list_skip_additions", "(", "gimple_phi_arg_def", "(", "offset_stmt", ",", "<NUM_LIT>", ")", ")", ";", "arg2_stmt", "=", "va_list_skip_additions", "(", "gimple_phi_arg_def", "(", "offset_stmt", ",", "<NUM_LIT>", ")", ")", ";", "if", "(", "arg1_stmt", "==", "NULL", "||", "!", "is_gimple_assign", "(", "arg1_stmt", ")", "||", "arg2_stmt", "==", "NULL", "||", "!", "is_gimple_assign", "(", "arg2_stmt", ")", ")", "goto", "escapes", ";", "code1", "=", "gimple_assign_rhs_code", "(", "arg1_stmt", ")", ";", "code2", "=", "gimple_assign_rhs_code", "(", "arg2_stmt", ")", ";", "if", "(", "code1", "==", "COMPONENT_REF", "&&", "(", "code2", "==", "MINUS_EXPR", "||", "code2", "==", "PLUS_EXPR", ")", ")", ";", "else", "if", "(", "code2", "==", "COMPONENT_REF", "&&", "(", "code1", "==", "MINUS_EXPR", "||", "code1", "==", "PLUS_EXPR", ")", ")", "{", "gimple", "tem", "=", "arg1_stmt", ";", "code2", "=", "code1", ";", "arg1_stmt", "=", "arg2_stmt", ";", "arg2_stmt", "=", "tem", ";", "}", "else", "goto", "escapes", ";", "if", "(", "!", "tree_fits_shwi_p", "(", "gimple_assign_rhs2", "(", "arg2_stmt", ")", ")", ")", "goto", "escapes", ";", "sub", "=", "tree_to_shwi", "(", "gimple_assign_rhs2", "(", "arg2_stmt", ")", ")", ";", "if", "(", "code2", "==", "MINUS_EXPR", ")", "sub", "=", "-", "sub", ";", "if", "(", "sub", "<", "-", "<NUM_LIT>", "||", "sub", ">", "-", "<NUM_LIT>", ")", "goto", "escapes", ";", "arg1", "=", "gimple_assign_rhs1", "(", "arg1_stmt", ")", ";", "arg2", "=", "gimple_assign_rhs1", "(", "arg2_stmt", ")", ";", "if", "(", "TREE_CODE", "(", "arg2", ")", "==", "SSA_NAME", ")", "{", "arg2_stmt", "=", "va_list_skip_additions", "(", "arg2", ")", ";", "if", "(", "arg2_stmt", "==", "NULL", "||", "!", "is_gimple_assign", "(", "arg2_stmt", ")", "||", "gimple_assign_rhs_code", "(", "arg2_stmt", ")", "!=", "COMPONENT_REF", ")", "goto", "escapes", ";", "arg2", "=", "gimple_assign_rhs1", "(", "arg2_stmt", ")", ";", "}", "if", "(", "arg1", "!=", "arg2", ")", "goto", "escapes", ";", "if", "(", "TREE_CODE", "(", "arg1", ")", "!=", "COMPONENT_REF", "||", "TREE_OPERAND", "(", "arg1", ",", "<NUM_LIT>", ")", "!=", "va_list_gpr_counter_field", "||", "get_base_address", "(", "arg1", ")", "!=", "base", ")", "goto", "escapes", ";", "cfun", "->", "va_list_fpr_size", "|=", "<NUM_LIT>", ";", "return", "false", ";", "}", "if", "(", "offset_stmt", "&&", "is_gimple_assign", "(", "offset_stmt", ")", "&&", "gimple_assign_rhs_code", "(", "offset_stmt", ")", "==", "COMPONENT_REF", ")", "offset", "=", "gimple_assign_rhs1", "(", "offset_stmt", ")", ";", "}", "if", "(", "TREE_CODE", "(", "offset", ")", "!=", "COMPONENT_REF", "||", "TREE_OPERAND", "(", "offset", ",", "<NUM_LIT>", ")", "!=", "va_list_gpr_counter_field", "||", "get_base_address", "(", "offset", ")", "!=", "base", ")", "goto", "escapes", ";", "else", "cfun", "->", "va_list_fpr_size", "|=", "<NUM_LIT>", ";", "return", "false", ";", "escapes", ":", "si", "->", "va_list_escapes", "=", "true", ";" ]

GCC

i386

CPP

next_suggestion

CPU

7,292

[ "if", "(", "ix86_select_alt_pic_regnum", "(", ")", "!=", "INVALID_REGNUM", ")", "return", "<NUM_LIT>", ";" ]

[ "static", "int", "ix86_save_reg", "(", "unsigned", "int", "regno", ",", "int", "maybe_eh_return", ")", "{", "if", "(", "pic_offset_table_rtx", "&&", "regno", "==", "REAL_PIC_OFFSET_TABLE_REGNUM", "&&", "(", "regs_ever_live", "[", "REAL_PIC_OFFSET_TABLE_REGNUM", "]", "||", "current_function_profile", "||", "current_function_calls_eh_return", "||", "current_function_uses_const_pool", ")", ")", "{" ]

LLVM

ARM

CPP

next_suggestion

CPU

7,293

[ "if", "(", "UseReg", ")", "MIB", ".", "addReg", "(", "CalleeReg", ")", ";" ]

[ "if", "(", "CS", ".", "paramHasAttr", "(", "AttrInd", ",", "Attribute", "::", "SExt", ")", ")", "Flags", ".", "setSExt", "(", ")", ";", "if", "(", "CS", ".", "paramHasAttr", "(", "AttrInd", ",", "Attribute", "::", "ZExt", ")", ")", "Flags", ".", "setZExt", "(", ")", ";", "if", "(", "CS", ".", "paramHasAttr", "(", "AttrInd", ",", "Attribute", "::", "InReg", ")", "||", "CS", ".", "paramHasAttr", "(", "AttrInd", ",", "Attribute", "::", "StructRet", ")", "||", "CS", ".", "paramHasAttr", "(", "AttrInd", ",", "Attribute", "::", "Nest", ")", "||", "CS", ".", "paramHasAttr", "(", "AttrInd", ",", "Attribute", "::", "ByVal", ")", ")", "return", "false", ";", "Type", "*", "ArgTy", "=", "(", "*", "i", ")", "->", "getType", "(", ")", ";", "MVT", "ArgVT", ";", "if", "(", "!", "isTypeLegal", "(", "ArgTy", ",", "ArgVT", ")", "&&", "ArgVT", "!=", "MVT", "::", "i16", "&&", "ArgVT", "!=", "MVT", "::", "i8", "&&", "ArgVT", "!=", "MVT", "::", "i1", ")", "return", "false", ";", "unsigned", "Arg", "=", "getRegForValue", "(", "*", "i", ")", ";", "if", "(", "Arg", "==", "<NUM_LIT>", ")", "return", "false", ";", "unsigned", "OriginalAlignment", "=", "DL", ".", "getABITypeAlignment", "(", "ArgTy", ")", ";", "Flags", ".", "setOrigAlign", "(", "OriginalAlignment", ")", ";", "Args", ".", "push_back", "(", "*", "i", ")", ";", "ArgRegs", ".", "push_back", "(", "Arg", ")", ";", "ArgVTs", ".", "push_back", "(", "ArgVT", ")", ";", "ArgFlags", ".", "push_back", "(", "Flags", ")", ";", "}", "SmallVector", "<", "unsigned", ",", "<NUM_LIT>", ">", "RegArgs", ";", "unsigned", "NumBytes", ";", "if", "(", "!", "ProcessCallArgs", "(", "Args", ",", "ArgRegs", ",", "ArgVTs", ",", "ArgFlags", ",", "RegArgs", ",", "CC", ",", "NumBytes", ",", "isVarArg", ")", ")", "return", "false", ";", "bool", "UseReg", "=", "false", ";", "const", "GlobalValue", "*", "GV", "=", "dyn_cast", "<", "GlobalValue", ">", "(", "Callee", ")", ";", "if", "(", "!", "GV", "||", "Subtarget", "->", "genLongCalls", "(", ")", ")", "UseReg", "=", "true", ";", "unsigned", "CalleeReg", "=", "<NUM_LIT>", ";", "if", "(", "UseReg", ")", "{", "if", "(", "IntrMemName", ")", "CalleeReg", "=", "getLibcallReg", "(", "IntrMemName", ")", ";", "else", "CalleeReg", "=", "getRegForValue", "(", "Callee", ")", ";", "if", "(", "CalleeReg", "==", "<NUM_LIT>", ")", "return", "false", ";", "}", "unsigned", "CallOpc", "=", "ARMSelectCallOp", "(", "UseReg", ")", ";", "MachineInstrBuilder", "MIB", "=", "BuildMI", "(", "*", "FuncInfo", ".", "MBB", ",", "FuncInfo", ".", "InsertPt", ",", "DbgLoc", ",", "TII", ".", "get", "(", "CallOpc", ")", ")", ";", "unsigned", "char", "OpFlags", "=", "<NUM_LIT>", ";", "if", "(", "Subtarget", "->", "isTargetELF", "(", ")", "&&", "TM", ".", "getRelocationModel", "(", ")", "==", "Reloc", "::", "PIC_", ")", "OpFlags", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "if", "(", "isThumb2", ")", "AddDefaultPred", "(", "MIB", ")", ";" ]

GCC

spu

MD

stmt_completion

MPU

7,294

[ "match_code", "<STR_LIT>", ")" ]

[ "(", "and", "(" ]

GCC

i386

MD

program_repair

CPU

7,295

[ "<FIXS>", "[", "(", "set", "(", "match_operand", ":", "SWI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<FIXE>", "<FIXS>", "(", "match_operand", ":", "SWI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SWI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "<FIXE>", "<FIXS>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "<FIXE>" ]

[ "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "(", "define_insn", "<STR_LIT>", "<BUGS>", "[", "(", "set", "(", "match_operand", ":", "SWI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<BUGE>", "(", "minus", ":", "SWI", "<BUGS>", "(", "match_operand", ":", "SWI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SWI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "<BUGE>", "(", "clobber", "(", "reg", ":", "CC", "FLAGS_REG", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "<BUGS>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "<BUGE>", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")" ]

LLVM

AMDGPU

CPP

program_repair

GPU

7,296

[ "<FIXS>", "return", "InstrInfo", ".", "pseudoToMCOpcode", "(", "AMDGPU", "::", "V_MAD_F16_e64", ")", "!=", "-", "<NUM_LIT>", ";", "<FIXE>" ]

[ "}", "bool", "GCNSubtarget", "::", "hasMadF16", "(", ")", "const", "{", "<BUGS>", "return", "InstrInfo", ".", "pseudoToMCOpcode", "(", "AMDGPU", "::", "V_MAD_F16", ")", "!=", "-", "<NUM_LIT>", ";", "<BUGE>", "}", "bool", "GCNSubtarget", "::", "useVGPRIndexMode", "(", ")", "const", "{" ]

LLVM

ARM

CPP

stmt_completion

CPU

7,297

[ "i8", ";" ]

[ "unsigned", "EmittedNumMemOps", "=", "<NUM_LIT>", ";", "EVT", "VT", "=", "MVT", "::", "i32", ";", "unsigned", "VTSize", "=", "<NUM_LIT>", ";", "unsigned", "i", "=", "<NUM_LIT>", ";", "const", "unsigned", "MAX_LOADS_IN_LDM", "=", "<NUM_LIT>", ";", "SDValue", "TFOps", "[", "MAX_LOADS_IN_LDM", "]", ";", "SDValue", "Loads", "[", "MAX_LOADS_IN_LDM", "]", ";", "uint64_t", "SrcOff", "=", "<NUM_LIT>", ",", "DstOff", "=", "<NUM_LIT>", ";", "while", "(", "EmittedNumMemOps", "<", "NumMemOps", ")", "{", "for", "(", "i", "=", "<NUM_LIT>", ";", "i", "<", "MAX_LOADS_IN_LDM", "&&", "EmittedNumMemOps", "+", "i", "<", "NumMemOps", ";", "++", "i", ")", "{", "Loads", "[", "i", "]", "=", "DAG", ".", "getLoad", "(", "VT", ",", "dl", ",", "Chain", ",", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "dl", ",", "MVT", "::", "i32", ",", "Src", ",", "DAG", ".", "getConstant", "(", "SrcOff", ",", "MVT", "::", "i32", ")", ")", ",", "SrcPtrInfo", ".", "getWithOffset", "(", "SrcOff", ")", ",", "isVolatile", ",", "false", ",", "false", ",", "<NUM_LIT>", ")", ";", "TFOps", "[", "i", "]", "=", "Loads", "[", "i", "]", ".", "getValue", "(", "<NUM_LIT>", ")", ";", "SrcOff", "+=", "VTSize", ";", "}", "Chain", "=", "DAG", ".", "getNode", "(", "ISD", "::", "TokenFactor", ",", "dl", ",", "MVT", "::", "Other", ",", "&", "TFOps", "[", "<NUM_LIT>", "]", ",", "i", ")", ";", "for", "(", "i", "=", "<NUM_LIT>", ";", "i", "<", "MAX_LOADS_IN_LDM", "&&", "EmittedNumMemOps", "+", "i", "<", "NumMemOps", ";", "++", "i", ")", "{", "TFOps", "[", "i", "]", "=", "DAG", ".", "getStore", "(", "Chain", ",", "dl", ",", "Loads", "[", "i", "]", ",", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "dl", ",", "MVT", "::", "i32", ",", "Dst", ",", "DAG", ".", "getConstant", "(", "DstOff", ",", "MVT", "::", "i32", ")", ")", ",", "DstPtrInfo", ".", "getWithOffset", "(", "DstOff", ")", ",", "isVolatile", ",", "false", ",", "<NUM_LIT>", ")", ";", "DstOff", "+=", "VTSize", ";", "}", "Chain", "=", "DAG", ".", "getNode", "(", "ISD", "::", "TokenFactor", ",", "dl", ",", "MVT", "::", "Other", ",", "&", "TFOps", "[", "<NUM_LIT>", "]", ",", "i", ")", ";", "EmittedNumMemOps", "+=", "i", ";", "}", "if", "(", "BytesLeft", "==", "<NUM_LIT>", ")", "return", "Chain", ";", "unsigned", "BytesLeftSave", "=", "BytesLeft", ";", "i", "=", "<NUM_LIT>", ";", "while", "(", "BytesLeft", ")", "{", "if", "(", "BytesLeft", ">=", "<NUM_LIT>", ")", "{", "VT", "=", "MVT", "::", "i16", ";", "VTSize", "=", "<NUM_LIT>", ";", "}", "else", "{", "VT", "=", "MVT", "::" ]

LLVM

ARM

CPP

stmt_completion

CPU

7,298

[ "getOperand", "(", "<NUM_LIT>", ")", ")", ";" ]

[ "Results", ".", "push_back", "(", "DAG", ".", "getNode", "(", "ISD", "::", "BUILD_PAIR", ",", "DL", ",", "MVT", "::", "i64", ",", "Read", ".", "getValue", "(", "<NUM_LIT>", ")", ",", "Read", ".", "getValue", "(", "<NUM_LIT>", ")", ")", ")", ";", "Results", ".", "push_back", "(", "Read", "." ]

LLVM

PowerPC

TD

stmt_completion

CPU

7,299

[ "f32", "(", "XSCVSXDSP", "(", "COPY_TO_REGCLASS", "(", "f64", "(", "COPY_TO_REGCLASS", "$", "S", ",", "VSRC", ")", ")", ",", "VSFRC", ")", ")", ")", ">", ";" ]

[ "def", ":", "Pat", "<", "(", "f32", "(", "PPCfcfids", "(", "f64", "(", "PPCmtvsra", "(", "i64", "(", "vector_extract", "v2i64", ":", "$", "S", ",", "<NUM_LIT>", ")", ")", ")", ")", ")", ")", ",", "(" ]