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gdevakumar

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1020140156716

이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호 또한, 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러 도 1은 실시예들이 적용되는 표시장치의 시스템 구성도이다. 도 1을 참조하면, 실시예들이 적용되는 표시장치(100)는 표시패널(140)이 구동되도록 제어하는 타이밍 콘트롤러 이때 표시패널(140)은 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display 호스트 시스템(150)은 수직/수평 동기신호(Vsync, Hsync), 데이터인에이블(Data Enable, DE), 클럭신호(CLK) 타이밍 콘트롤러(110)는 수직/수평 동기신호(Vsync, Hsync), 데이터인에이블(Data Enable, DE), 클럭신호(CLK) 여기서, 수직동기신호(Vsync)와 수평동기신호(Hsync)는 영상신호(RGB)를 동기화시키기 위한 신호로서, 수직동기 데이터인에이블 신호(DE)는 유효 데이터가 있는 구간을 표시하는 것으로, 화소에 데이터를 공급하는 시점을 나 수직동기신호(Vsync)와 수평동기신호(Hsync), 데이터인에이블 신호(DE)는 클럭 신호(CLK)를 기준으로 동작한다. 데이터 구동부(120)는 타이밍 콘트롤러(110)의 제어 하에 디지털 비디오 데이터(RGBodd, RGBevne)를 래치하고 게이트 구동부(130)는 쉬프트 레지스터, 쉬프트 레지스터의 출력신호를 액정셀의 TFT 구동에 적합한 스윙폭으로 예를 들어 표시패널(140)이 액정표시패널인 경우, 액정표시패널(140)은 두 장의 기판 사이에 액정분자들이 주입 액정표시패널(140)의 제2기판에는 블랙매트릭스 및 컬러필터이 형성된다. 공통전극은 TN(Twisted Nematic) 모 전술한 타이밍 콘트롤러(110)는 영상신호에 따라 변경된 구동방식으로 표시패널이 구동되도록 제어할 수 있다. 후술하는 제1실시예와 같이 이 구동방식은 표시패널(140)이 액정표시패널인 경우 도트 반전, 라인 반전 및 프레 또한 후술하는 제2실시예와 같이 이 구동방식은 표시패널(140)의 프레임 구동주파수를 조절하는 주파수 구동 일예로 타이밍 컨트롤러(110)는 인접한 프레임들 간 영상신호의 변화량에 따라 변경된 구동주파수로 표시패널 다른 예로 타이밍 컨트롤러(110)는 특정 프레임 내 영상신호의 복잡도에 따라 변경된 구동주파수로 표시패널 또 다른 예로 타이밍 컨트롤러(110)는 인접 프레임간 영상신호의 변화량에 따라 제1구동주파수로, 특정 프레임 <제1실시예> 공개특허 10-2015-0061568 -7-도 2는 도 1의 타이밍 컨트롤러의 일예의 상세도이다. 도 2를 참조하면, 타이밍 컨트롤러(110)는, 호스트 시스템(150)으로부터 전송되는 타이밍 신호(Vsync, Hsync, 전술한 바와 같이, 표시패널(140)이 액정표시패널인 경우 구동방식 변경부(113)은 수신된 영상신호에 따라 도트 액정표시패널(140)은 전압의 차징(charging)과 유지(holding)를 반복하며 제1기판과 제2기판 사이에 위치하는 수학식 1에서 c는 로드 캐패시턴스(load capacitance)로 상수이며, f는 구동 주파수를 의미하며, v는 구동 전압 수학식 1을 통해 알 수 있는 바와 같이 소비전력에서 전압 트랜지션(Voltage transition)에 해당하는 v가 가장 반전 구동은 대표적으로 도 3 및 도 4에 도시한 바와 같이 도트 반전 구동과 컬럼 반전 구동이 있다. 도 3에 구동방식 변경부(113)는 특정 N번째 프레임의 특정 방향, 예를 들어 열방향의 영상신호의 데이터값의 차이에 따 구체적으로 구동방식 변경부(113)는 특정 프레임의 영상신호의 데이터값에 해당하는 수학식 2의 영상신호(RGB) 이때 Vxy는 X행(1 내지 n), Y열(1 내지 m) 화소의 영상신호의 계조값이다. 구동방식 변경부(113)는 수학식3과 같이 열방향의 차연산값들(Vi+1j-Vij)을 합산한 후 행방향으로 합산한 값을 아울러 전술한 예에서, 구동방식 변경부(113)는 수학식3과 같이 열방향의 차연산값들(Vi+1j-Vij)을 합산한 후 행 정리하면, 구동방식 변경부(113)는 특정 N번째 프레임의 영상신호의 데이터값의 차이에 따라 반전 구동을 변경 출력부(114)는 구동방식 변경부(113)에 의해 변경된 반전 구동에 따라 재정렬된 영상신호(R'G'B') 및 제어신호 출력부(114)는 변경된 반전 구동에 따라 각종 제어신호들을 생성하여 게이트 드라이버 및 데이터 드라이버로 이 이러한 제어신호들은 게이트 제어신호(gate control signal, GCS)로 게이트 스타트 펄스(Gate Start Pulse: 또한 이 제어신호들은 데이터 제어신호(data control signal, DCS)로 소스 스타트 펄스(Source Start Pulse : 도 5는 도 1의 타이밍 컨트롤러의 다른 예의 상세도이다. 도 5를 참조하면, 타이밍 컨트롤러(110)는, 호스트 시스템(150)으로부터 전송되는 타이밍 신호 및 영상신호를 일예로, 구동방식 변경부(113)는 인접 프레임들, 예를 들어 N번째 프레임과 N-1번째 프레임 간 영상신호의 변화 먼저, 구동방식 변경부(113)는 전후 프레임의 영산신호의 계조값의 차이값(차분)을 구함으로써 인접 N번째 프레 구체적으로 XGA급 해상도(1024x768)를 갖는 표시장치(100)가 60Hz의 일반 구동주파수로 구동되는 경우, 일반적 다른 예로 구동방식 변경부(113)는 특정 N번째 프레임 내 영상신호의 복잡도에 따라 특정 N번째 프레임의 구동 구체적으로 구동방식 변경부(113)는 특정 N번째 프레임 내 인접 화소간의 계조값의 차이(Gray difference)에 따 또 다른 예로 구동방식 변경부(113)는 전술한 예들을 조합하여 인접 N번째 프레임과 N-1번째 프레임 간 영상신 다시 말해 구동방식 변경부(113)는 인접 N번째 프레임과 N-1번째 프레임 간 영상신호의 변화량에 따라 특정 N번 구동방식 변경부(113)는 소프트웨어 또는 하드웨어, 이들의 결합의 구동 주파수 가변 알고리즘 블록을 클럭 발생부(115)는 이 구동 주파수 제어신호에 따라 제1클럭과 제2클럭을 발생한 후 제1클럭을 저장부(112)와 먹스(116)는 선택신호에 따라 수신부(111)로부터의 수직/수평동기신호들(Vsync, Hsync)와 데이터인에이블(DE), 출력부(114)는 먹스(116)로부터 출력된 제어신호 및 영상신호를 표시패널(140)으로 출력한다. 출력부(114)는 도 1 및 도 7을 참조하면, 다른 실시예에 따른 표시장치의 구동방법(700)은 특정 프레임의 영상신호를 입력받는 공개특허 10-2015-0061568 S710단계에서, 표시장치(100)는 호스트 시스템(150)으로부터 전송되는 영상신호(RGB) 및 타이밍 신호(Vsync, S720단계에서, 표시장치(100)는 특정 프레임의 영상신호의 데이터값의 차이를 계산한다. 구체적으로 표시장치 다음으로 S730단계에서, 표시장치(100)는 이 영상신호의 데이터값의 차이가 기준값 이상인 경우 도 3에 도시한 한편, S720단계에서, 표시장치(100)는 수학식3과 같이 열방향의 차연산값들(Vi+1j-Vij)을 합산한 후 행방향으로 S730단계에서, 표시장치(100)는 변경된 반전 구동방식에 따라 각종 제어신호들을 생성하여 게이트 드라이버 및 전술한 다른 실시예에 따른 표시장치의 구동방법(700)에 따라 표시장치(100)가 변경된 반전 구동방식에 따라 재 한편, 전술한 실시예에서 표시장치(100)가 특정 프레임의 영상신호의 데이터값의 차이를 계산하고 계산된 데이 S810단계에서, 표시장치(100)는 호스트 시스템(150)으로부터 전송되는 인접 프레임들의 영상신호(RGB) 및 타이 S820단계에서, 표시장치(100)는 인접 프레임들 간 영상신호의 계조값의 차이값을 계산할 수 있다. 전후 프레임 S830단계에서, 표시장치(100)는 계산된 인접 프레임 간의 영상신호의 변화량이 일정량 이상인 경우 특정 N번째 도 9는 또 다른 실시예에 따른 표시장치의 구동방법의 흐름도이다. 공개특허 10-2015-0061568 -12-도 9를 참조하면, 또 다른 실시예에 따른 표시장치의 구동방법(900)은 특정 프레임의 영상신호를 입력받는 단계 S910단계에서, 표시장치(100)는 호스트 시스템(150)으로부터 전송되는 특정 프레임의 영상신호(RGB) 및 타이밍 S920단계에서, 표시장치(100)는 도 6의 (a)에 도시한 바와 같이 특정 프레임 내 인접 화소들 값의 계조값의 차 S930단계에서, 표시장치(100)는 예를 들어 도 6의 (c)에 도시한 바와 같이 계산된 복잡도가 도 10는 또 다른 실시예에 따른 표시장치의 구동방법의 흐름도이다. 도 10을 참조하면, 또 다른 실시예에 따른 표시장치의 구동방법(1000)은 인접 프레임들의 영상신호를 입력받는 S910단계에서, 표시장치(100)는 호스트 시스템(150)으로부터 전송되는 인접 N번째 프레임과 N-1번째 프레임 간 S1020단계는 도 8을 참조하여 설명한 S820단계와 동일하다. S1030단계에서 S1020단계에서 인접 프레임들의 영상신호의 데이터값의 차이를 계산한 후 인접 프레임들 간 영상 S1040단계 및 S1050단계에서, 인접 N번째 프레임과 N-1번째 프레임 간 영상신호의 변화량이 일정량 미만인 경우 도 7 내지 도 10을 참조하여 설명한 실시예들에 따른 표시장치의 구동방법은 도 1을 참조하여 설명한 표시장치 한편, 전술한 실시예에서 표시장치(100)가 영상신호를 분석한 결과에 따라 영상신호에 따라 변경된 구동방식으 전술한 실시예들은 호스트 시스템(150)으로부터 일정 구동주파수의 영상신호들을 입력받아 타이밍 컨트롤러가 <제4실시예> 도 11은 제4실시예들에 따른 표시장치의 시스템 구성도이다. 도 11을 참조하면, 제4실시예들에 따른 표시장치(1100)는 표시패널(1140)이 구동되도록 제어하는 타이밍 콘트롤 또한 제4실시예에 따른 표시장치(1100)는 메모리(1160)를 추가로 포함한다. 메모리(1160)는 프레임 버퍼(frame 호스트 시스템(1150)은 영신신호의 변화량이 매우 적은 동영상이나 정지 영상일 경우 입력 구동 주파수(f0)보다 호스트 시스템(1150)은 소스 영상신호의 입력 구동 주파수(f0)가 2f1일 경우 홀수와 짝수 프레임 군으로 나누어 타이밍 컨트롤러(1100)는 낮은 제1구동 주파수(f1)의 영상신호((RGB)f1)를 메모리(1160)에 저장한다. 타이밍 타이밍 컨트롤러(1110)는 데이터 멀티플링(data multipling)을 통해서 메모리(1160)에 저장된 동일 데이터를 반 다른 예를 들어 타이밍 컨트롤러(1110)는 메모리(1160)에 저장된 동일 데이터를 선택적으로 반복 출력하므로 메 타이밍 컨트롤러(1110)는 높은 제2구동 주파수(f2)의 영상신호((RGB)f2)를 데이터 구동부(1120)를 통해 표시패널 전술한 예에서 타이밍 컨트롤러(1110)가 전술한 예와 같이 제1구동 주파수(f1)보다 큰 제2구동 주파수(f2)의 영 도 13은 제1구동 주파수와 제2구동 주파수로 표시패널을 구동할 때 표시패널의 스토리지 캐패시터에 충전되는 제1구동 주파수(f1)로 표시패널(1140)을 구동하는 저속 구동은 액정표시장치(1100)의 소비전력을 줄일 수 있지 그런데 전술한 바와 같이 타이밍 컨트롤러(1110)가 전술한 예와 같이 제1구동 주파수(f1)의 2배인 제2구동 주파 또한 회로의 입장에서는 액정으로 출력되는 인트라 인터페이스(Intra Interface)의 입장에서는 동일한 출력을 전술한 예에서 메모리(1160)인 프레임 버퍼를 호스트 시스템(1150)에 포함시켜, 호스트 시스템(1150)에서 데이 호스트 시스템(1150)은 표현하는 영상 소스를 분류할 경우 더욱 효과적이다. 예를 들어, 정지 영상이나 영화 전술한 제4실시예에 따라 타이밍 컨트롤러(1110) 또는 호스트 시스템(1150)을 포함 회로 전체의 소비 전력을 저 전술한 제4실시예에서 소스 영상의 입력 구동 주파수(f0)가 제1구동 주파수(f1)보다 큰 경우, 예를 들어 2f1인 저속 구동의 경우 화면 떨림 현상의 영향이 크지 않으므로 소비전력을 더욱 줄일 수 있도록 호스트 시스템 호스트 시스템(1150)은 영신신호의 변화량이 매우 적은 동영상이나 정지 영상일 경우 입력 구동 주파수보다 낮 전술한 제4실시예에서 소스 영상의 입력 구동 주파수(f0)가 제1구동 주파수보다 큰 경우, 예를 들어 2f1인 경우 이때 타이밍 컨트롤러(1110)는 제3구동 주파수(f3)의 영상신호((R'G'B')f3)로 표시패널(1140)을 구동하되 일부 타이밍 컨트롤러(1110)는 데이터 멀티플링(data multipling)을 통해서 메모리(1160)에 저장된 동일 데이터를 반 다른 예를 들어 타이밍 컨트롤러(1110)는 메모리(1160)에 저장된 동일 데이터를 선택적으로 반복 출력하므로 메 예를 들어 도 17에 도시한 바와 같이 입력 구동 주파수가 60Hz인 경우, 60Hz의 입력 구동 주파수보다 빠르게 이에 따라 고속 동영상의 경우는 화면 끊김 현상의 발생으로 구동 주파수를 낮추지 않고 구동 주파수를 높이되 전술한 실시예들에서 호스트 시스템(160, 1160) 또는 타이밍 컨트롤러(110, 1110)는 소스 영상을 분류하여 각각 움직임 벡터(Motion Vector)를 모든 점들(1810)에 대해서 계산하면 가장 정확하게 소스 영상의 종류를 판별할 이것을 일정한 임계값(threshold)으로 분류하여, 정지영상과 저속/고속 동영상으로 분류하여 소스에 맞게 구동 전술한 실시예들에 따른 표시장치 및 그 구동방법은 반전 구동을 영상신호 또는 이미지에 따라 적절하게 변경함 이상 도면을 참조하여 실시예들을 설명하였으나 본 발명은 이에 제한되지 않는다. 공개특허 10-2015-0061568 -16-전술한 실시예에서 표시패널로 액정표시패널를 예시적으로 설명하였으나 본 발명은 이에 제한되지 않고 유기발 전술한 실시예에서 구동 주파수는 일반 구동 주파수와 저속 구동 주파수로 나누고 특정 프레임의 구동 주파수를 이상에서 기재된 "포함하다", "구성하다" 또는 "가지다" 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에도 2는 도 1의 타이밍 컨트롤러의 일예의 상세도이다.

FIG. 1 is a schematic system configuration diagram of a touch display device according to the present embodiments.

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1020160083114

도 1은 본 실시예들에 따른 터치 표시 장치의 개략적인 시스템 구성도이다. [0041]

FIG. 1 is a schematic system configuration diagram of a touch display device according to the present embodiments. [0041]

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1020180125211

다수의 패드들(122)은 액티브 영역(AA)에 배치되는 스캔 라인(SL), 데이터 라인(DL), 고전위 전압(VDD) 공급 라 화소 영역(PA)에는 발광 소자(130)를 포함하는 단위 화소들이 배치된다. 단위 화소는 도 1에 도시된 바와 같이 발광 소자(130)는 구동 트랜지스터(TD)의 드레인 전극과 접속된 애노드 전극(132)과, 애노드 전극(132) 상에 형 발광 스택(134)은 애노드 전극(132) 상에 정공 수송층, 발광층, 전자 수송층 순으로 또는 역순으로 적층되어 형 캐소드 전극(136)은 발광 스택(134)을 사이에 두고 애노드 전극(132)과 대향하도록 발광 스택(134) 및 뱅크 봉지 유닛(140)은 외부의 수분이나 산소에 취약한 발광 소자(130)로 외부의 수분이나 산소가 침투되는 것을 차 제1 무기 봉지층(142)는 발광 소자(130)와 가장 인접하도록 캐소드 전극(126)이 형성된 기판(101) 상에 형성된 이러한 유기 봉지층(144)의 형성시 유기 봉지층(144)의 유동성을 제한하기 위한 외부댐(118) 및 내부댐(108)이 적어도 하나의 외부댐(118)은 도 1에 도시된 바와 같이 발광 소자(130)가 배치되는 액티브 영역(AA)을 완전히 적어도 하나의 내부댐(108)은 홀 영역(HA)에 배치되는 관통홀(120)을 완전히 둘러싸도록 배치된다. 이 때, 내 베젤 영역(BA)은 홀 영역(HA)과 화소 영역(PA) 사이에 배치된다. 이 베젤 영역(BA)에는 전술한 내부댐(108), 그런 다음, 소스 및 드레인 전극(도시하지 않음)과, 신호 라인(106) 및 패드 전극(122)이 포토리소그래피 공정 그런 다음, 에싱 공정을 통해 패드 전극(122) 상의 유기 커버층(112)이 제거됨으로써 패드 컨택홀(124)이 형성도 2는 도 1에서 선"Ⅰ-Ⅰ'", "Ⅱ-Ⅱ'"를 따라 절취한 유기 발광 표시 장치를 나타내는 단면도이다.

A plurality of pads (122) are arranged in the active area (AA) where scan lines (SL), data lines (DL), and high-potential voltage (VDD) supply are provided, and unit pixels containing the light-emitting device (130) are arranged in the pixel area (PA). As shown in FIG. 1, each unit pixel includes an anode electrode (132) connected to the drain electrode of the driving transistor (TD), and a light-emitting stack (134) formed on the anode electrode (132). The light-emitting stack (134) consists of a hole transport layer, an emission layer, and an electron transport layer sequentially or in reverse order laminated on the anode electrode (132), and a cathode electrode (136) is positioned opposite to the anode electrode (132) with the light-emitting stack (134) in between. The light-emitting stack (134) and bank encapsulation unit (140) are designed to prevent the infiltration of external moisture and oxygen into the delicate light-emitting device (130). The first inorganic encapsulation layer (142) is formed on the substrate (101) where the cathode electrode (126) is located closest to the light-emitting device (130). To restrict the fluidity of this organic encapsulation layer (144) during its formation, at least one outer dam (118) and one inner dam (108) are provided. As shown in FIG. 1, at least one outer dam (118) completely surrounds the active area (AA) where the light-emitting device (130) is located, and at least one inner dam (108) completely encircles the through-hole (120) positioned in the hole area (HA). At this juncture, the inner bezel area (BA) is situated between the hole area (HA) and the pixel area (PA). The bezel area (BA) includes the aforementioned inner dam (108), and then, through a photolithography process, source and drain electrodes (not shown), signal lines (106), and pad electrodes (122) are formed. Following this, the organic cover layer (112) on the pad electrodes (122) is removed through an etching process, thereby forming a pad contact hole (124). FIG. 2 presents a cross-sectional view of the organic light-emitting display device taken along lines "I-I'" and "II-II'" in FIG. 1.

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도 3은 본 발명의 제1 실시예에 의한 박막 트랜지스터 기판의 구조를 나타내는 평면도이다.

Fig. 3 is a plan view illustrating the structure of a thin-film transistor substrate according to the first embodiment of the present invention.

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도 1은 본 발명의 예시적인 제 1 실시형태에 따른 유기 화합물이 적용될 수 있는 단층 구조를 가지는 유기발광 [0024]

FIG. 1 illustrates an organic light-emitting device having a single-layer structure to which an organic compound according to an exemplary first embodiment of the present invention can be applied. [0024]

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도 1은 본 실시예들에 따른 터치표시장치(100)의 구성도이고, 도 2a는 본 실시예들에 따른 표시패널(110)을 나 본 실시예들에 따른 터치표시장치(100)는, 표시패널(110), 데이터구동회로(120), 게이트구동회로(130) 및 터치 데이터구동회로(120)는 표시패널(110)에 배치된 데이터라인들을 구동한다. 예를 들어, 디스플레이 구간 동안, 데이터구동회로(120)는 데이터라인들로 데이터전압을 공급할 수 있다. 게이트구동회로(130)는 표시패널(110)에 배치된 게이트라인들을 구동한다. 예를 들어, 디스플레이 구간 동안, 게이트구동회로(130)는 게이트라인들로 스캔신호를 순차적으로 공급할 수 있 -8-터치센싱회로(140)는 표시패널(110)에 배치된 터치센서들을 표시패널(110)에 배치된 터치센서들을 이용하여 사 이 경우, 터치센싱회로(140)는 구동전극에 해당하는 터치센서로 터치구동신호를 공급하고, 센싱전극에 해당하는 따라서, 터치센싱회로(140)는 터치센서로 터치구동신호를 공급하고, 터치구동신호가 공급된 터치센서로부터 터 본 실시예들에 따른 터치표시장치(100)는, 유기발광다이오드(OLED: Organic Light Emitting Diode)를 이용하여 도 5는 본 실시예들에 따른 터치표시장치(100)에서 터치센서(TS)와 제2전극(E2) 간의 기생 캐패시턴스(Cp)와 이 도 6은 본 실시예들에 따른 터치표시장치(100)에서, 개구부가 없는 전극 타입의 터치센서(TS)를 나타낸 도면이 도 7은 본 실시예들에 따른 터치표시장치(100)에서, 개구부가 있는 전극 타입의 터치센서(TS)를 나타낸 도면이 1개의 터치센서(TS), 즉, 1개의 구동전극(Tx) 또는 1개의 센싱전극(Rx)은, 1개의 서브픽셀보다 큰 면적을 가질 도 8은 본 실시예들에 따른 터치표시장치(100)가 뮤추얼-캐패시턴스 기반의 터치 센싱을 하는 경우, 뮤추얼-캐 도 8을 참조하면, 본 실시예들에 따른 터치표시장치(100)가 뮤추얼-캐패시턴스 기반의 터치 센싱을 하는 경우, 이러한 신호배선(TL)들을 통해, 터치센서(TS)들은 터치센싱회로(140)와 전기적으로 연결될 수 있다. 도 9는 본 실시예들에 따른 터치표시장치(100)가 뮤추얼-캐패시턴스 기반의 터치 센싱을 하는 경우, 뮤추얼-캐 예를 들어, t1 지점의 구동전극(Tx), t2 지점의 구동전극(Tx), t3 지점의 구동전극(Tx) 및 t4 지점의 구동전극 터치센싱회로(140)는, 구동 신호배선(Lt)으로 터치구동신호를 공급하고, 센싱 신호배선(Lr)을 통해 수신된 터치 도 10은 본 실시예들에 따른 터치표시장치(100)가 뮤추얼-캐패시턴스 기반의 터치 센싱을 하는 경우, 뮤추얼-캐 도 10을 참조하면, 터치패널(TP)을 이루는 각 터치센서(TS)는, 개구부(OA)가 있는 메쉬 타입(Mesh Type)의 터치 하나의 구동전극(Tx)을 이루는 2개 이상의 서브전극(SE1, SE2, …)은 절연층(1120)을 관통하는 컨택홀을 통해 하나의 센싱전극(Rx)을 이루는 2개 이상의 서브전극(SE1, SE2, …)은 절연층(1120)을 관통하는 컨택홀을 통해 한편, 표시패널(110)에서 터치센싱회로(140)와 신호배선(TL)이 연결되는 패드(미도시)는 2개 이상의 서브전극 도 13 및 도 14는 본 실시예들에 따른 터치표시장치(100)에서, 터치센서(TS)의 개구 영역과 발광 영역을 나타낸 도 15는 본 실시예들에 따른 터치표시장치(100)에서, 터치센서(TS)의 다중 전극 구조와, 신호배선의 단일 배선 도 15 및 도 16을 참조하면, 다수의 터치센서(TS)와 터치센싱회로(140)를 전기적으로 연결해주는 다수의 신호배 (2) 제1서브전극(SE1), 구동브리지 패턴(Bt), 제1서브배선(SL1) 상에 절연층(1120)이 형성된다. 이때, 제2서브전극(SE2)은 절연층(1120)에 형성된 컨택홀을 통해 제1서브전극(SE1)과 전기적으로 연결된다. 도 17 및 도 18은 본 실시예들에 따른 터치표시장치(100)에서, 터치센서(TS)의 터치 감도 향상 구조의 예시도이 도 19은 본 실시예들에 따른 터치표시장치(100)에서, 터치센서(TS)의 보호 구조의 예시도이다. 도 20은 본 실시예들에 따른 터치표시장치(100)에서 층간 보호 구조의 예시도이다. 도 21은 본 실시예들에 따른 터치표시장치(100)에서 브리지 패턴의 변경 예시도이다. 도 22는 본 실시예들에 따른 터치표시장치(100)가 뮤추얼-캐패시턴스 기반의 터치 센싱을 하는 경우, 뮤추얼-캐 도 25는 본 실시예들에 따른 터치표시장치(100)가 셀프-캐패시턴스 기반의 터치 센싱을 하는 경우, 셀프-캐패시 터치센싱회로(140)는, 신호배선(TL)으로 터치구동신호를 공급하고, 신호배선(TL)으로부터 수신된 터치센싱신호 하나의 터치센서(TS)를 이루는 2개 이상의 서브전극(SE1, SE2, …)은 절연층(1120)을 관통하는 컨택홀을 통해 도 27는 본 실시예들에 따른 터치표시장치(100)가 셀프-캐패시턴스 기반의 터치 센싱을 하는 경우, 셀프-캐패시 하나의 터치센서(TS)를 이루는 2개 이상의 서브전극(SE1, SE2, …)은 절연층(1120)을 관통하는 컨택홀을 통해 100: 터치표시장치도 1은 본 실시예들에 따른 터치표시장치의 구성도이다. [0034]

Figure 1 illustrates a configuration diagram of a touch display device (100) according to the present embodiments, and Figure 2a depicts a display panel (110) according to these embodiments or the touch display device (100) based on the embodiments described herein, comprising a display panel (110), a data driving circuit (120), a gate driving circuit (130), and a touch data driving circuit (120) which operates to drive data lines disposed on the display panel (110). For example, during the display period, the data driving circuit (120) may supply data voltage to the data lines. The gate driving circuit (130) operates to drive gate lines disposed on the display panel (110). For instance, during the display period, the gate driving circuit (130) can sequentially supply scan signals to the gate lines. The touch sensing circuit (140) operates by using the touch sensors arranged on the display panel (110), providing a touch driving signal to the touch sensor corresponding to the driving electrode, and thus, the touch sensing circuit (140) provides the touch driving signal to the touch sensor, and the signal is received from the touch sensor supplied with the touch driving signal. The touch display device (100) according to the present embodiments employs an organic light-emitting diode (OLED) mechanism. Figure 5 demonstrates the parasitic capacitance (Cp) between the touch sensor (TS) and the second electrode (E2) within the touch display device (100) as per the embodiments, Figure 6 illustrates the electrode type touch sensor (TS) without an aperture, and Figure 7 illustrates an electrode type touch sensor (TS) with an aperture from the touch display device (100) examples. Each touch sensor (TS), i.e., each driving electrode (Tx) or sensing electrode (Rx), has a larger area than a single subpixel. Figure 8 shows mutual-capacitance based touch sensing in the touch display device (100) according to the embodiments. Referring to Figure 8, the touch sensors (TS) can be electrically connected to the touch sensing circuit (140) through these signal lines (TL). Figure 9 depicts the mutual-capacitance based touch sensing scenario in touch display device (100). For example, signals at locations t1, t2, t3, and t4 at the driving electrode (Tx) locations can be addressed, and the touch sensing circuit (140) supplies touch driving signals via the driving signal line (Lt) and receives signals via the sensing signal line (Lr). Figure 10 shows mutual-capacitance based touch sensing for the device, detailing mesh type touch sensors (TS) with openings (OA), in which two or more sub-electrodes (SE1, SE2, ?? forming a driving electrode (Tx) or sensing electrode (Rx) pass through contact holes in the insulating layer (1120). Meanwhile, pads (not shown) in the display panel (110) connect the touch sensing circuit (140) with the signal lines (TL) using two or more sub-electrodes. Figures 13 and 14 present the aperture region and the emitting region of the touch sensor (TS). Figure 15 demonstrates the multi-electrode structure and single wiring of signal lines for the touch sensor (TS). Referring to Figures 15 and 16, a plurality of signal lines electrically connects multiple touch sensors (TS) and touch sensing circuits (140). (2) On the first sub-electrode (SE1), driving bridge pattern (Bt), and first sub-wiring (SL1), an insulating layer (1120) is formed, electrically connecting the second sub-electrode (SE2) to the first sub-electrode (SE1) through a contact hole in the insulating layer (1120). Figures 17 and 18 showcase examples of enhanced sensitivity structures for touch sensors (TS) in the touch display device (100), while Figure 19 illustrates protection structures and Figure 20 depicts interlayer protection structures. Figure 21 demonstrates bridge pattern modifications, and Figure 22 showcases mutual-capacitance based touch sensing. Figures illustrate diverse scenarios ??Figure 25 shows self-capacitance based touch sensing. The touch sensing circuit (140) provides touch driving signals through signal lines (TL) and senses through these lines for self-capacitance based sensing, illustrated in Figure 27. Two or more sub-electrodes (SE1, SE2, ?? forming one touch sensor (TS) pass through contact holes in an insulating layer (1120), illustrating a touch panel configuration in the present embodiments. Figure 1 demonstrates the touch display device configuration per present embodiments. [0034]

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본 출원의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 예들 본 출원의 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 본 출원의 구성 요소를 설명하는 데 있어서, 제1, 제2 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요 따라서, 본 출원에서의 표시 장치는 LCM, LED 모듈 등과 같은 협의의 표시 장치 자체, 및 LCM, LED 모듈 등을 예를 들어, 디스플레이 패널이 전계 발광(LED) 디스플레이 패널인 경우에는, 다수의 게이트 라인과 데이터 그리고, 디스플레이 패널은 디스플레이 패널에 부착되는 금속판(metal plate)과 같은 후면(backing)을 더 포함 -7-본 출원의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 이하, 첨부된 도면 및 예를 통해 본 출원의 예를 살펴보면 다음과 같다. 도 1은 본 출원의 일 예에 따른 표시 장치를 나타내는 평면도이다. 도 1을 참조하면, 표시 장치(100)는 기판(110), 픽셀 어레이층(190), 표시 구동 회로부(210), 및 스캔 구동 회 기판(110)은 베이스 기판으로서, 플렉서블 기판일 수 있다. 예를 들어, 기판(110)은 투명 폴리이미드 일 예에 따르면, 기판(110)은 글라스 기판일 수 있다. 예를 들어, 기판(110)은 산화규소(SiO2) 또는 산화알루미 기판(110)은 표시 영역(AA) 및 비표시 영역(NA)을 포함할 수 있다. 표시 영역(AA)은 영상이 표시되는 영역으로 비표시 영역(NA)은 영상이 표시되지 않는 영역으로서, 표시 영역(AA)을 둘러싸는 기판(110)의 가장자리 부분에 픽셀 어레이층(190)은 박막 트랜지스터층 및 발광 소자층을 포함한다. 박막 트랜지스터층은 박막 트랜지스터, 표시 구동 회로부(210)는 기판(110)의 비표시 영역(NA)에 마련된 패드 전극에 연결되어 디스플레이 구동 시스템 복수의 회로 필름(211) 각각의 일측에 마련된 입력 단자들은 필름 부착 공정에 의해 인쇄 회로 기판(215)에 부 복수의 데이터 구동 집적 회로(213) 각각은 복수의 회로 필름(211) 각각에 개별적으로 실장될 수 있다. 이러한 인쇄 회로 기판(215)은 타이밍 제어부(217)를 지지하고, 표시 구동 회로부(210)의 구성들 간의 신호 및 전원을 -8-타이밍 제어부(217)는 인쇄 회로 기판(215)에 실장되고, 인쇄 회로 기판(215)에 마련된 유저 커넥터를 통해 디 스캔 구동 회로부(220)는 기판(110)의 비표시 영역(NA)에 마련될 수 있다. 스캔 구동 회로부(220)는 표시 구동 도 2는 도 1의 A 영역의 확대도이다. 도 2를 참조하면, 기판(110)은 표시 영역(AA)과 비표시 영역(NA)을 포함할 수 있고, 비표시 영역(NA)은 적어도 복수의 서브 픽셀(SP) 각각은 발광 영역(EA)을 포함할 수 있다. 구체적으로, 복수의 서브 픽셀(SP) 각각의 애노 복수의 서브 픽셀(SP) 각각은 광을 방출하는 최소 단위의 영역으로 정의될 수 있다. 그리고, 복수의 단위 픽셀 컨택 패드(CP)는 캐소드 컨택 영역(CCA)의 평탄화층(160) 상에 배치될 수 있다. 구체적으로, 컨택 패드(CP)는 일 예에 따르면, 캐소드 컨택 영역(CCA)은 복수의 발광 영역(EA)을 소정의 단위로 그룹화하여, 소정의 단위의 패드 전극(PE)은 패드 영역(PA)의 패시베이션층(150) 상에 형성될 수 있고, 애노드 전극(AE) 및 컨택 패드(CP) 도 3은 도 1의 A 영역의 다른 확대도이다. 여기에서, 도 3의 표시 장치는 도 2의 표시 장치와 캐소드 컨택 영역 -9-도 3을 참조하면, 기판(110)은 표시 영역(AA)과 패드 영역(PA)을 포함할 수 있다. 그리고, 표시 영역(AA)은 복 일 예에 따르면, 캐소드 컨택 영역(CCA)은 복수의 발광 영역(EA) 각각에 대응되게 배치될 수 있다. 예를 들어, 도 4는 본 출원의 제1 실시예에 따른 표시 장치에서, 도 2의 절단선 I-I'의 단면도이다. 도 5는 도 4의 C 영역 도 4 내지 도 6을 참조하면, 표시 장치(100)는 기판(110), 차광층(LS), 버퍼층(120), 박막 트랜지스터(T), 게이 기판(110)은 베이스 기판으로서, 구부리거나 휠 수 있는 투명 플렉서블 기판일 수 있다. 일 예에 따르면, 기판 일 예에 따르면, 기판(110)은 글라스 기판일 수 있다. 예를 들어, 기판(110)은 이산화규소(SiO2) 또는 산화알루 차광층(LS)은 박막 트랜지스터(T)와 중첩되도록 기판(110) 상에 배치될 수 있다. 예를 들어, 차광층(LS)은 기판 버퍼층(120)은 기판(110) 및 차광층(LS) 상에 배치될 수 있다. 일 예에 따르면, 버퍼층(120)은 복수의 무기막이 박막 트랜지스터(T)는 복수의 발광 영역(EA) 각각에 중첩되도록 버퍼층(120) 상에 배치될 수 있다. 일 예에 따 액티브층(ACT)은 기판(110)의 표시 영역(AA)에 마련될 수 있다. 액티브층(ACT)은 버퍼층(120) 상에 배치되고, 일 예에 따르면, 액티브층(ACT)은 채널 영역(ACT1) 및 소스/드레인 영역(ACT2)을 포함할 수 있다. 채널 영역 게이트 절연막(130)은 액티브층(ACT) 상에 마련될 수 있다. 그리고, 게이트 절연막(130)은 버퍼층(120) 상에 마 게이트 전극(GE)은 게이트 절연막(130) 상에 마련될 수 있다. 게이트 전극(GE)은 게이트 절연막(130)을 사이에 공개특허 10-2020-0049223 층간 절연막(140)은 게이트 전극(GE) 상에 마련될 수 있다. 그리고, 층간 절연막(140)은 게이트 절연막(130) 및 소스 전극(SE) 및 드레인 전극(DE)은 층간 절연막(140) 상에서 서로 이격되어 마련될 수 있다. 소스 전극(SE)은 패시베이션층(150)은 박막 트랜지스터(T)를 덮을 수 있다. 구체적으로, 패시베이션층(150)은 층간 절연막(140), 평탄화층(160)은 기판(110) 상에 배치되고, 표시 영역(AA)에 배치된 박막 트랜지스터(T)를 덮을 수 있다. 구체 발광 소자(E)는 표시 영역(AA)의 평탄화층(160) 상에 배치되고, 박막 트랜지스터(T)와 전기적으로 연결될 수 있 애노드 전극(AE)은 복수의 서브 픽셀(SP) 각각의 개구부에 배치될 수 있다. 구체적으로, 애노드 전극(AE)은 복 애노드 전극(AE)은 표시 영역(AA)의 평탄화층(160) 상에 마련되고, 박막 트랜지스터(T)의 소스 전극(SE)과 전기 제1 애노드 전극(AE1)은 애노드 전극(AE)의 최상부에 배치될 수 있다. 구체적으로, 제1 애노드 전극(AE1)은 제2 제1 애노드 전극(AE1)은 복수의 서브 픽셀(SP) 각각의 개구부를 통해 노출되어 광을 방출할 수 있다. 구체적으 제2 애노드 전극(AE2)은 제1 애노드 전극(AE1)의 아래에 배치될 수 있다. 구체적으로, 제2 애노드 전극(AE2)은 일 예에 따르면, 제2 애노드 전극(AE2)은 반사 금속으로 이루어질 수 있다. 예를 들어, 제2 애노드 전극(AE2)은 제3 애노드 전극(AE3)은 제2 애노드 전극(AE2)의 아래에 배치될 수 있다. 구체적으로, 제3 애노드 전극(AE3)은 일 예에 따르면, 제3 애노드 전극(AE3)의 에칭 속도(Etching rate)는 제2 애노드 전극(AE2)의 에칭 속도 제4 애노드 전극(AE4)은 평탄화층(160)의 평탄면 상에 마련될 수 있다. 구체적으로, 제4 애노드 전극(AE4)의 산 발광층(EL)은 애노드 전극(AE)과 컨택 패드(CP) 상에 마련될 수 있다. 발광층(EL)은 픽셀 영역별로 구분되지 않 일 예에 따르면, 발광층(EL)은 컨택 패드(CP)의 상면과 접촉하지만, 컨택 패드(CP)의 측면 일부와 접촉되지 않 캐소드 전극(CE)은 발광층(EL) 상에 마련될 수 있다. 캐소드 전극(CE)은 픽셀 영역별로 구분되지 않고 전체 픽 캐소드 전극(CE)은 발광층(EL)이 형성되지 않는 영역에서 컨택 패드(CP)와 직접 접촉될 수 있다. 구체적으로, 캐소드 전극(CE)은 측면 컨택부(SC)와 직접 접촉하는 벤트부(BNT)를 포함할 수 있다. 구체적으로, 캐소드 전극 -12-캐소드 전극(CE)은 패시베이션층(150) 상에서 패드 전극(PE)과 서로 이격될수 있다. 일 예에 따르면, 캐소드 전 뱅크(B)는 표시 영역(AA)의 평탄화층(160) 상에 배치되어 복수의 발광 영역(EA)과 캐소드 컨택 영역(CCA)을 구 봉지층(170)은 복수의 서브 픽셀(SP) 각각의 개구부와 뱅크(B)를 덮을 수 있다. 일 예에 따르면, 봉지층(170)은 제1 보조 전원 라인(EVSS1)은 보조 배선(AL)과 전기적으로 연결되고, 게이트 전극(GE)과 동일층에서 동일한 물 제2 보조 전원 라인(EVSS2)은 보조 배선(AL)과 전기적으로 연결되고, 차광층(LS)과 동일층에서 동일한 물질로 이와 같이, 제1 및 제2 보조 전원 라인(EVSS1, EVSS2)은 보조 배선(AL)과 전기적으로 연결됨으로써, 컨택 패드 보조 배선(AL)은 평탄화층(160) 상에서 소스 전극(SE) 및 드레인 전극(DE)과 서로 이격되게 배치될 수 있다. 그 컨택 패드(CP)는 캐소드 컨택 영역(CCA)의 평탄화층(160) 상에 배치되고, 보조 배선(AL)과 전기적으로 연결될 제1 금속막(CP1)은 컨택 패드(CP)의 최상부에 배치될 수 있다. 제1 금속막(CP1)은 발광층(EL) 아래에 배치될 수 일 예에 따르면, 제1 금속막(CP1)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)과 같은 투명 도전성 제2 금속막(CP2)은 제1 금속막(CP1)의 아래에 배치될 수 있다. 구체적으로, 제2 금속막(CP2)은 제1 금속막(CP 일 예에 따르면, 제2 금속막(CP2)은 반사 금속으로 이루어질 수 있다. 예를 들어, 제2 금속막(CP2)은 몰리브덴 제2 금속막(CP2)의 두께는 제1 및 제4 금속막(CP1, CP4)보다 두꺼울 수 있다. 예를 들어, 제1 및 제4 금속막 제3 금속막(CP3)은 제2 금속막(CP2)의 아래에 배치될 수 있다. 구체적으로, 제3 금속막(CP3)은 제2 금속막(CP 컨택 패드(CP)는 캐소드 전극(CE)과 접촉되는 측면 컨택부(SC)를 포함할 수 있다. 구체적으로, 발광층(EL)은 컨 제3 금속막(CP3)의 두께는 제1 및 제4 금속막(CP1, CP4)보다 두꺼울 수 있다. 예를 들어, 제1 및 제4 금속막 일 예에 따르면, 컨택 패드(CP)는 발광층(EL)이 측면 컨택부(SC)의 중간부(SC_M)에 접촉되지 않을 정도의 두께 일 예에 따르면, 애노드 전극(AE) 및 컨택 패드(CP)를 이루는 물질이 평탄화층(160) 상에 마련된 후, 애노드 전 하지만, 본 출원의 일 예에 따라, 제3 금속막(CP3)의 에칭 속도가 제2 금속막(CP2)의 에칭 속도보다 빠른 경우, 도 6a 내지 도 6c에서, 측면 컨택부(SC)의 중간부(SC_M)가 컨택 패드(CP)의 두께 방향을 기준으로 오목할 수 있 이에 따라, 발광층(EL)은 처마 형태를 갖는 컨택 패드(CP)의 상부에 의하여 측면 컨택부(SC)의 중간부(SC_M)와 도 6a에서, 제2 및 제3 금속막(CP2, CP3)은 동일한 두께를 가질 수 있고, 제2 금속막(CP2)의 상면과 측면이 이 도 6b에서, 제2 및 제3 금속막(CP2, CP3)은 동일한 두께를 가질 수 있고, 제2 금속막(CP2)의 상면과 측면이 이 도 6c에서, 제3 금속막(CP3)의 두께는 제2 금속막(CP2)의 두께보다 두꺼울 수 있고, 제2 금속막(CP2)의 상면과 제4 금속막(CP4)은 평탄화층(160)의 평탄면 상에 마련될 수 있다. 구체적으로, 제4 금속막(CP4)의 산화도는 제2 신호 패드(SP)는 버퍼층(120) 상에 형성될 수 있다. 예를 들어, 신호 패드(SP)는 게이트 전극(GE)과 동일층에서 패드 보조 전극(PAE)은 패드 영역(PA)에 배치되어 패드 전극(PE)과 전기적으로 연결될 수 있다. 구체적으로, 패 패드 전극(PE)은 패시베이션층(150) 상에 형성될 수 있고, 애노드 전극(AE) 및 컨택 패드(CP)와 동일한 물질로 제1 패드 전극(PE1)은 패드 전극(PE)의 최상부에 배치될 수 있다. 구체적으로, 제1 패드 전극(PE1)은 제2 내지 제2 패드 전극(PE2)은 제1 패드 전극(PE1)의 아래에 배치될 수 있다. 구체적으로, 제2 패드 전극(PE2)은 제1 패 제3 패드 전극(PE3)은 제2 패드 전극(PE2)의 아래에 배치될 수 있다. 구체적으로, 제3 패드 전극(PE3)은 제2 패 제4 패드 전극(PE4)은 패시베이션층(150) 상에 마련될 수 있다. 구체적으로, 제4 패드 전극(PE4)의 산화도는 제 저장 커패시터(Cst)는 하부 커패시터 전극(BC), 중앙 커패시터 전극(MC), 및 상부 커패시터 전극(TC)을 포함할 도 7은 본 출원의 제1 실시예에 따른 표시 장치의 제조 방법을 개략적으로 나타내는 공정 단면도로서, 이는 도 도 7a에서, 컨택 패드(CP)는 캐소드 컨택 영역(CCA)의 평탄화층(160) 상에 배치되고, 보조 배선(AL)과 전기적으 일 예에 따르면, 애노드 전극(AE), 패드 전극(PE), 및 컨택 패드(CP)를 이루는 물질이 평탄화층(160) 상에 마련 일 예에 따르면, 애노드 전극(AE), 패드 전극(PE), 및 컨택 패드(CP)는 동일한 공정을 통해 한번에 패터닝될 수 도 7b에서, 발광층(EL)은 컨택 패드(CP)의 상면과 접촉하지만, 컨택 패드(CP)의 측면 일부와 접촉되지 않을 수 도 7c에서, 캐소드 전극(CE)은 측면 컨택부(SC)와 직접 접촉하는 벤트부(BNT)를 포함할 수 있다. 구체적으로, 따라서, 본 출원에 따른 표시 장치는 캐소드 전극(CE)을 컨택 패드(CP)의 측면과 직접 접촉시킴으로써, 캐소드 공개특허 10-2020-0049223 도 8은 본 출원의 제2 실시예에 따른 표시 장치에서, 도 2의 절단선 I-I'의 단면도이다. 도 9는 도 8의 F 영역 컨택 패드(CP)는 캐소드 컨택 영역(CCA)의 평탄화층(160) 상에 배치되고, 보조 배선(AL)과 전기적으로 연결될 제1 금속막(CP1)은 컨택 패드(CP)의 최상부에 배치될 수 있다. 제1 금속막(CP1)은 발광층(EL) 아래에 배치될 수 일 예에 따르면, 제1 금속막(CP1)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명 도전성 제2 금속막(CP2)은 제1 금속막(CP1)의 아래에 배치될 수 있다. 구체적으로, 제2 금속막(CP2)은 제1 금속막(CP 일 예에 따르면, 제2 금속막(CP2)은 반사 금속으로 이루어질 수 있다. 예를 들어, 제2 금속막(CP2)은 몰리브덴 제2 금속막(CP2)의 두께는 제1 금속막(CP1)보다 두꺼울 수 있다. 예를 들어, 제1 금속막(CP1)의 두께가 100 내 제3 금속막(CP3)은 제2 금속막(CP2)의 아래에 배치될 수 있다. 구체적으로, 제3 금속막(CP3)은 제2 금속막(CP 제3 금속막(CP3)의 두께는 제1 금속막(CP1)보다 두꺼울 수 있다. 예를 들어, 제1 금속막(CP1) 각각의 두께가 일 예에 따르면, 컨택 패드(CP)는 발광층(EL)이 측면 컨택부(SC)의 중간부(SC_M)에 접촉되지 않을 정도의 두께 컨택 패드(CP)는 캐소드 전극(CE)과 접촉되는 측면 컨택부(SC)를 포함할 수 있다. 구체적으로, 발광층(EL)은 컨 일 예에 따르면, 애노드 전극(AE) 및 컨택 패드(CP)를 이루는 물질이 평탄화층(160) 상에 마련된 후, 애노드 전 하지만, 본 출원의 일 예에 따라, 제3 금속막(CP3)의 에칭 속도가 제2 금속막(CP2)의 에칭 속도보다 빠른 경우, 따라서, 제3 금속막(CP3)은 제2 금속막(CP2)의 아래에 배치되어 제2 금속막(CP2)보다 빠르게 에칭됨으로써, 제2 도 10a 내지 도 10c에서, 측면 컨택부(SC)의 중간부(SC_M)가 컨택 패드(CP)의 두께 방향을 기준으로 오목할 수 이에 따라, 발광층(EL)은 처마 형태를 갖는 컨택 패드(CP)의 상부에 의하여 측면 컨택부(SC)의 중간부(SC_M)와 도 10a에서, 제2 및 제3 금속막(CP2, CP3)은 동일한 두께를 가질 수 있고, 제2 금속막(CP2)의 상면과 측면이 이 도 10b에서, 제2 및 제3 금속막(CP2, CP3)은 동일한 두께를 가질 수 있고, 제2 금속막(CP2)의 상면과 측면이 이 도 10c에서, 제3 금속막(CP3)의 두께는 제2 금속막(CP2)의 두께보다 두꺼울 수 있고, 제2 금속막(CP2)의 상면과 캐소드 전극(CE)은 측면 컨택부(SC)와 직접 접촉하는 벤트부(BNT)를 포함할 수 있다. 구체적으로, 캐소드 전극 이상에서 설명한 본 출원은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 출원의 기술적 사항을 100: 표시 장치No matching diagram found.

The advantages and features of the present application, as well as the methods for achieving them, are described in detail with reference to the accompanying drawings and examples detailed below. The shapes, sizes, ratios, angles, numbers, etc., disclosed in the drawings for illustrating examples of the application are exemplary, and in interpreting the components of the present invention, they should be understood as including an error range unless it is explicitly stated otherwise. When describing positional relationships, expressions such as ?쁮n?? ?쁝bove?? ?쁞elow?? ?쁭ext to?? and so on, may be used for describing the positional relationship between two parts. First, second, etc., are used to describe various components, but these components are not limited by these terms. In describing the components of the present application, terms such as first and second can be used, but the application is not limited thereto. According to the present application, the display device covers both narrow displays such as LCM and LED modules and wider applications, with an example being a display panel employing a LED display panel that includes multiple gate lines and data lines. Furthermore, the display panel may further comprise a backing such as a metal plate attached to it. The individual characteristics of the examples of this application can be partially or entirely combined or recombined for technical purposes. Below, examples of the present application are observed through the attached drawings and examples, as follows. Figure 1 is a plan view illustrating a display device according to one example of the present application. Referring to Figure 1, the display device (100) may include a substrate (110), a pixel array layer (190), a display driving circuit unit (210), and a scan driving circuit unit (220). The substrate (110) acts as a base substrate and may be a flexible substrate, for example, a transparent polyimide. According to one example, the substrate (110) may be a glass substrate; for example, the substrate (110) may be made of silicon dioxide (SiO2) or aluminum oxide. The substrate (110) may contain a display area (AA) and a non-display area (NA). The display area (AA) is where images are displayed, surrounded by the edge of the substrate (110) that does not display images. The pixel array layer (190) comprises a thin-film transistor layer and an emissive element layer. The thin-film transistor layer includes thin-film transistors, and the display driving circuit unit (210) is connected to pad electrodes provided in the non-display area (NA) of the substrate (110) to drive the display system. Each of the multiple circuit films (211) has input terminals provided on one side that may be connected to a printed circuit board (215) through a film attachment process. Each of the multiple data driving integrated circuits (213) can be separately mounted on each circuit film (211). The printed circuit board (215) supports the timing controller (217), allowing passage of signals and power among the configurations of the display driving circuit unit (210). The timing controller (217) is mounted on the printed circuit board (215) and connected through a user connector provided on the printed circuit board (215). The scan driving circuit unit (220) may be provided in the non-display area (NA) of the substrate (110). Figure 2 is an enlarged view of area A in Figure 1. Referring to Figure 2, the substrate (110) can include a display area (AA) and a non-display area (NA), with the non-display area (NA) containing at least a plurality of sub-pixels (SP), each including an emission area (EA). In particular, each of the plurality of sub-pixels (SP) can be defined as the smallest unit area emitting light. A plurality of unit pixel contact pads (CP) may be arranged on a planarization layer (160) in the cathode contact area (CCA). Specifically, the contact pad (CP) can be configured such that a plurality of emission areas (EA) are grouped in a predetermined unit, and pad electrodes (PE) of a predetermined unit can be formed on a passivation layer (150) in the pad area (PA). The anode electrode (AE) and contact pad (CP) may be structured as part of these units. Figure 3 is another enlarged view of area A in Figure 1. Here, the display device of Figure 3 is similar to the display device of Figure 2 in terms of the cathode contact area configuration. Referring to Figure 3, the substrate (110) may include a display area (AA) and a pad area (PA), with the display area (AA) being particularly configured to allow the cathode contact area (CCA) to correspond to each of the multiple emission areas (EA). For example, Figure 4 presents a sectional view along the cutting line I-I' of Figure 2 in a display device according to the first embodiment of this application. Figure 5 presents view C of Figure 4. Referring to Figures 4 to 6, the display device (100) may comprise a substrate (110), a light shielding layer (LS), a buffer layer (120), a thin-film transistor (T), and a gate. The substrate (110) serves as a base substrate and can be a transparent flexible substrate capable of bending or flexing. According to one example, the substrate may be a glass substrate; for example, it can comprise silicon dioxide (SiO2) or aluminum oxide. The light shielding layer (LS) can be situated on the substrate (110) so as to overlap the thin-film transistor (T). For instance, the light shielding layer (LS) can be formed on the substrate. The buffer layer (120) can be arranged on the substrate (110) and the light shielding layer (LS). According to one example, the buffer layer (120) can be formed of a plurality of inorganic films. The thin-film transistor (T) can be arranged on the buffer layer (120) so as to overlap each of the multiple emission areas (EA). According to one example, the active layer (ACT) is formed in the display area (AA) of the substrate (110), attached onto the buffer layer (120). According to one example, the active layer (ACT) may comprise a channel area (ACT1) and a source/drain area (ACT2). The gate insulating film (130) can be established on the active layer (ACT), and the gate electrode (GE) may be established on the gate insulating film (130). The gate electrode (GE) may be provided with the gate insulating film (130) interposed therebetween. The interlayer insulating film (140) can be established on the gate electrode (GE). Furthermore, the interlayer insulating film (140) can be established on the gate insulating film (130). The source electrode (SE) and drain electrode (DE) may be arranged spaced apart from each other on the interlayer insulating film (140). The passivation layer (150) can cover the thin-film transistor (T). Specifically, the passivation layer (150) can be overlapped on the interlayer insulating film (140), and the planarization layer (160) can be disposed on the substrate (110) to encapsulate the thin-film transistor (T) arranged in the display area (AA). The light-emitting element (E) can be arranged on the planarization layer (160) in the display area (AA) and can be electrically connected to the thin-film transistor (T). The anode electrode (AE) can be located at openings of each of the plurality of sub-pixels (SP). Specifically, the anode electrode (AE) can be placed on the planarization layer (160) in the display area (AA) and can be electrically connected to the source electrode (SE) of the thin-film transistor (T). The first anode electrode (AE1) may be arranged at the uppermost of the anode electrode (AE). Specifically, the first anode electrode (AE1) may be placed over the second anode electrode (AE2), which can be arranged below the first anode electrode (AE1). Specifically, the second anode electrode (AE2) can be made of reflective metal. For example, the second anode electrode (AE2) can use a reflective metal, with its thickness proportionately greater than that of the first and fourth metal films (CP1, CP4). For instance, the first and fourth metal films may be thinner. The third anode electrode (AE3) can be placed below the second anode electrode (AE2). Specifically, the third anode electrode (AE3) can be placed to reflect faster etching rates compared to the second anode electrode (AE2). The fourth anode electrode (AE4) can be established on the planar surface of the planarization layer (160). Specifically, the level of oxidation for the fourth anode electrode (AE4), defined similarly as materials used for the second and third anode electrodes, can vary. The light-emitting layer (EL) can be formed on the anode electrode (AE) and the contact pad (CP). The light-emitting layer (EL) may not be distinctly divided by pixel areas. The cathode electrode (CE) may be formed overall without separation according to pixel areas and can be in direct contact with the contact pad (CP) in regions where the light-emitting layer is absent. Specifically, the cathode electrode (CE) may include a bent part (BNT) that directly contacts the side contact part (SC). Specifically, the cathode electrode (CE) can be spaced apart from the pad electrode (PE) on the passivation layer (150). According to one example, the hobby (B) can be situated on the planarization layer (160) in the display area (AA) to encapsulate the plurality of emission areas (EA) and the cathode contact area (CCA). The sealing layer (170) can cover each of the openings of the plurality of sub-pixels (SP) and the hobby (B). According to one example, the sealing layer (170) may use the same material as one of the auxiliary power lines, such as the first auxiliary power line (EVSS1), electrically connecting to the auxiliary wiring (AL) on the same layer formed by the gate electrode (GE). Similarly, the second auxiliary power line (EVSS2) electrically connects to the auxiliary wiring (AL) using the same material, with similar properties as the light shielding layer (LS), connecting contact pads (CP) electrically through auxiliary wiring (AL). The auxiliary wiring (AL) can be arranged on the planarization layer (160) to space apart from the source electrode (SE) and the drain electrode (DE). The contact pad (CP) can be arranged on the planarization layer (160) of the cathode contact area (CCA) and can be electrically connected to the auxiliary wiring (AL). The first metal film (CP1) can be placed at the uppermost of the contact pad (CP). The first metal film (CP1) can be situated below the light-emitting layer (EL). According to one example, the first metal film (CP1) may use a transparent conductive material such as ITO (Indium Tin Oxide) or IZO (Indium Zinc Oxide). The second metal film (CP2) can be provided below the first metal film (CP1). Specifically, the second metal film (CP2) can utilize reflective metals. For example, the second metal film (CP2) may use reflective metals like Molybdenum, with its thickness being larger compared to the first metal film (CP1), ranging from 100 nanometers to the greater thickness of the second metal film. The third metal film (CP3) can be arranged beneath the second metal film (CP2). Specifically, the third metal film (CP3) can be arranged with a faster etching rate than the second metal film (CP2), further placed with its segment distinguished from the reflection properties of the second metal film. The contact pad (CP) can comprise a side contact part (SC) connecting with the cathode electrode (CE). Specifically, the light-emitting layer (EL) should maintain non-contact with the intermediate section (SC_M) of the side contact part (SC). According to one example, the anode electrode (AE) and contact pad (CP) forming material can be placed on the planarization layer (160) for subsequent patterning. However, according to one example in this application, if the etching rate of the third metal film (CP3) is faster than that of the second metal film (CP2), the third metal film (CP3) will be etched beneath the second metal film (CP2) hastily. In Figures 6a to 6c, the intermediate section (SC_M) of the side contact part (SC) can exhibit a concave form as based on the thickness of the contact pad (CP). Therefore, the light-emitting layer (EL), arranged with a canopy style at the upper portion of the contact pad (CP), establishes with the intermediate section (SC_M) of the side contact part (SC). In Figure 6a, both the second and third metal films (CP2, CP3) can maintain the same thickness, with the upper and side surfaces of the second metal film (CP2) demonstrating rounded features. Figure 6b shows the second and third metal films (CP2, CP3) to possess matching thickness, alongside upper and side surfaces retaining these rounded characteristics. However, Figure 6c ensures the third metal film (CP3) achieves greater thickness compared to the second metal film (CP2), complemented with distinguishing edges in response to higher etching rates. The cathode electrode (CE) comprises a bent portion (BNT) directly contacting the side contact part (SC). Specifically, the cathode electrode embodying, along its structural integration, are contingent designs agreeable to alternative formats, ensuring modifications in answerability to reflective material adjustments.

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1020170169638

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동 본 발명에서 표시패널의 기판 상에 형성되는 픽셀 회로와 게이트 쉬프트 레지스터는 n 타입 MOSFET(Metal Oxide 도 1은 본 발명의 실시예에 따른 게이트 쉬프트 레지스터를 포함한 유기발광 표시장치를 보여준다. 도 1을 참조하면, 본 발명의 유기발광 표시장치는 표시패널(100), 데이터 구동회로, 게이트 드라이버(130,150), 표시패널(100)에는 다수의 데이터라인들과 다수의 게이트라인들이 교차되고, 이 교차영역마다 픽셀들이 매트릭 데이터 구동회로는 다수의 소스 드라이브 IC들(120)을 포함한다. 소스 드라이브 IC들(120)은 타이밍 콘트롤러 게이트 드라이버(130,150)는 타이밍 콘트롤러(110)와 표시패널(100)의 게이트라인들 사이에 접속된 레벨 쉬프터 레벨 쉬프터(150)는 타이밍 콘트롤러(110)로부터 입력되는 클럭 신호들(CLKs)의 TTL(Transistor-Transistor- 게이트 쉬프트 레지스터(130)는 GIP(Gate In Panel) 방식으로 표시패널(100)의 하부 기판 상에 직접 형성될 수 타이밍 콘트롤러(110)는 공지의 다양한 인터페이스 방식을 통해 외부의 호스트 시스템로부터 화상 데이터(RGB) 타이밍 콘트롤러(110)는 호스트 시스템으로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 게이트 타이밍 제어신호는 스타트 신호(VSP) 및 쉬프트 클럭들(CLKs) 등을 포함한다. 데이터 타이밍 제어신호는 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블신호(Source 도 2는 도 1의 게이트 드라이버에 포함된 게이트 쉬프트 레지스터의 스테이지들 간의 연결 구성을 보여준다. 도 2를 참조하면, 본 발명의 실시예에 따른 게이트 쉬프트 레지스터는 서로 종속적으로 접속된 다수의 스테이지 스테이지들(STGn~STGn+3)은 스캔 제어신호(SCT(n)~ SCT(n+3))와 독립적으로 캐리 신호(CRY(n)~CRY(n+3))를 생 한편, 도면에 도시하지 않았지만, 스테이지들(STGn~STGn+3)은 센싱 제어신호를 더 생성한 후, 게이트라인들에 스테이지들(STGn~STGn+3)은 스캔 제어신호(SCT(n)~ SCT(n+3))와 캐리 신호(CRY(n)~CRY(n+3))와 센싱 제어신호 공개특허 10-2019-0069188 글로벌 스타트 신호(VSP), 쉬프트 클럭들(CLKs), 글로벌 리셋 신호는 스테이지들(STGn~STGn+3)에 공통으로 공급 스테이지들(STGn~STGn+3) 각각은 매 프레임마다 스타트단자에 인가되는 전단 캐리 신호에 따라 노드 Q의 동작을 스테이지들(STGn~STGn+3) 각각은 매 프레임마다 리셋단자에 인가되는 후단 캐리 신호에 따라 노드 Q의 동작을 각 스테이지들(STGn~STGn+3)에는 복수의 쉬프트 클럭들(CLKs)이 공급될 수 있다. 쉬프트 클럭들(CLKs)은 순차적 이러한 쉬프트 클럭들(CLKs)은 고속 구동시 충분한 충전시간 확보를 위해 중첩 구동될 수 있다. 중첩 구동에 따 스테이지들(STGn~STGn+3)의 연결 구성을 간소화하고 베젤 영역을 줄이기 위해, 쉬프트 클럭들(CLKs)을 공급하기 각 스테이지들(STGn~STGn+3)은 외부의 전원 공급부(미도시)로부터 전원 전압(PS)을 공급받을 수 있다. 전원 전 도 3은 본 발명의 일 실시예에 따른 스테이지를 나타내는 회로도이다. 그리고, 도 4는 도 3의 스테이지에 연결 도 3은 제n 게이트 신호(SCT(n))와 제n 캐리 신호(CRY(n))를 출력하는 제n 스테이지(STGn)를 보여준다. 도 3에 도 3을 참조하면, 스테이지 STGn은 입력부 BK1, 인버터부 BK2, 출력버퍼 BK3, 및 안정화부 BK4를 포함한다. 입력부 BK1은 스타트 단자를 통해 입력되는 전단 캐리 신호 CRY(n-3)에 응답하여 노드 Q(n)의 전위를 고전위 전 이를 위해, 입력부 BK1은 복수의 트랜지스터들(T1,T2)을 포함한다. 트랜지스터 T1는 전단 캐리 신호 CRY(n-3)가 인버터부 BK2는 노드 Qb(n)를 노드 Q(n)와 반대로 충전 및 방전한다. 인버터부 BK2는 노드 N1의 전위에 따라 노 이를 위해, 인버터부 BK2는 복수의 트랜지스터들(T4,T5,T6)을 포함한다. 트랜지스터 T4는 노드 N1에 접속되는 인버터부 BK2는 노드 Q(n)가 활성화되는 동안에 노드 Qb(n)의 전위를 저전위 전원전압 GVSS로 비 활성화한다. 이를 위해, 인버터부 BK2는 복수의 트랜지스터들(T7,T8)을 더 포함한다. 트랜지스터 T7은 노드 Q(n)에 접속되는 출력버퍼 BK3은 노드 Q(n)의 전위가 부스팅 레벨로 상승될 때 출력 노드 N2에서 스캔 쉬프트 클럭 SCCLK(n)을 이를 위해, 출력버퍼 BK3은 제1 및 제2 풀업 트랜지스터들(T9A,T10A)과 커패시터 Cx를 포함한다. 제1 풀업 트랜 안정화부 BK4는 노드 Qb(n)가 활성화되는 동안 노드 Q(n), 및 출력 노드들 N2,N3에 저전위 전원 전압 GVSS를 인 이를 위해, 안정화부 BK4는 트랜지스터 T3와, 제1 및 제2 풀다운 트랜지스터들(T9B,T10B)을 포함한다. 트랜지스 이러한 스테이지 STGn에서 출력되는 스캔 제어신호 SCT(n)는 도 4와 같이 게이트 라인 GLn을 통해 픽셀(PIX)에 도 4의 픽셀(PIX)은 화상 표시를 위한 기본 모드로 동작한다. 기본 모드에서, 픽셀(PIX)은 스캔 제어신호 이를 위해, 픽셀(PIX)은 OLED, 구동 TFT(DT), 스위치 TFT(ST1), 스토리지 커패시터(Cst)를 포함할 수 있다. 프 공개특허 10-2019-0069188 프로그래밍 기간 동안 스위치 TFT(ST1)는 스캔 제어신호 SCT(n)에 따라 턴 온 된다. 스캔 쉬프트 클럭 SCCLK 도 5는 본 발명의 다른 실시예에 따른 스테이지를 나타내는 회로도이다. 그리고, 도 6은 도 5의 스테이지에 연 도 5의 스테이지는 도 6과 같은 픽셀에 연결되므로, 센싱 제어신호 SET(n)를 출력 하도록 센싱 쉬프트 클럭 도 3과 비교하여 도 5의 출력버퍼 BK3는 센싱 제어신호 SET(n)를 출력하기 위한 구성을 더 포함한다. 이를 도 3과 비교하여 도 5의 안정화부 BK4는 제3 풀다운 트랜지스터(T11B)를는 노더 포함한다. 제3 풀다운 트랜지스 이러한 스테이지 STGn에서 출력되는 스캔 제어신호 SCT(n)는 도 6과 같이 게이트 라인 GL1n을 통해 픽셀(PIX)에 도 6의 픽셀(PIX)은 도 4와 비교하여 제2 스위치 TFT(ST2)를 더 포함하고, 도 6의 소스 드라이브 IC(120)는 도 도 6의 픽셀(PIX)을 대상으로 한 기본 모드는 프로그래밍 기간과 발광 기간을 포함한다. 프로그래밍 기간 동안 제1 스위치 TFT(ST1)는 턴 온 되어 데이터라인(DL) 상의 데이터전압(Vdata)을 구동 -11-도 6의 픽셀(PIX)과 센싱 회로를 대상으로 한 센싱 모드는 프로그래밍 기간과 센싱 기간을 포함한다. 센신 모드 프로그래밍 기간의 동작은 기본 모드와 동일하다. 프로그래밍 기간에서 스위치 SW1은 턴 온 되고, 스위치 SW2는 센싱 기간 동안 제1 스위치 TFT(ST1)와 스위치 SW1은 턴 오프 되고, 제2 스위치 TFT(ST2)와 스위치 SW2는 턴 온 한편, 기본 모드에서, 프로그래밍 기간 동안 스위치 TFT(ST1)는 스캔 제어신호 SCT(n)에 따라 턴 온 된다. 스캔 도 7은 도 3과 같은 스테이지들에 연결되는 클럭 배선들의 일 배치예를 보여주는 도면이다. 그리고, 도 8은 도 도 7 및 도 8을 참조하면, 게이트 쉬프트 레지스터는 스테이지들(SGT1~STG7)로 위상이 다른 캐리 쉬프트 클럭들 스테이지들(SGT1~STG7)에 연결되는 클럭 배선수를 줄이기 위해, 공유 캐리 클럭 배선들(12,14,16)의 개수는 스 이때, 기수 스테이지(STG1,STG3,STG5 등)에 공급되는 기수 스캔 쉬프트 클럭(SCCLK1,SCCLK3,SCCLK5)과 우수 스 스테이지들(SGT1~STG7)에 연결되는 공유 캐리 클럭 배선들(12,14,16)은 그들끼리 이웃하게 배치되고, 스테이지 도 9는 도 5와 같은 스테이지들에 연결되는 클럭 배선들의 일 배치예를 보여주는 도면이다. 그리고, 도 10은 도 공개특허 10-2019-0069188 도 9 및 도 10을 참조하면, 게이트 쉬프트 레지스터는 스테이지들(SGT1~STG7)로 위상이 다른 캐리 쉬프트 클럭 스테이지들(SGT1~STG7)에 연결되는 클럭 배선수를 줄이기 위해, 공유 캐리 클럭 배선들(12,14,16)의 개수는 스 이때, 기수 스테이지(STG1,STG3,STG5 등)에 공급되는 기수 스캔 쉬프트 클럭(SCCLK1,SCCLK3,SCCLK5)과 우수 스 한편, 센싱 클럭 배선들(31~36)의 개수는 스캔 클럭 배선들(21~26)의 개수와 동일하게 설정되고, 센싱 쉬프트 스테이지들(SGT1~STG7)에 연결되는 공유 캐리 클럭 배선들(12,14,16)은 그들끼리 이웃하게 배치되고, 스테이지 도 11은 도 5와 같은 스테이지들에 연결되는 클럭 배선들의 다른 배치예를 보여주는 도면이다. 그리고, 도 12는 도 11 및 도 12를 참조하면, 게이트 쉬프트 레지스터는 스테이지들(SGT1~STG7)로 위상이 다른 캐리 쉬프트 클럭 스테이지들(SGT1~STG7)에 연결되는 클럭 배선수를 줄이기 위해, 공유 캐리 클럭 배선들(12,14,16)의 개수는 스 -13-이때, 기수 스테이지(STG1,STG3,STG5 등)에 공급되는 기수 스캔 쉬프트 클럭(SCCLK1,SCCLK3,SCCLK5)과 우수 스 스테이지들(SGT1~STG7)에 연결되는 공유 캐리 클럭 배선들(12,14,16)은 그들끼리 이웃하게 배치되고, 스테이지 도 13은 도 5와 같은 스테이지들에 연결되는 클럭 배선들의 또 다른 배치예를 보여주는 도면이다. 그리고, 도 도 13 및 도 14를 참조하면, 게이트 쉬프트 레지스터는 스테이지들(SGT1~STG7)로 위상이 다른 캐리 쉬프트 클럭 스테이지들(SGT1~STG7)에 연결되는 클럭 배선수를 줄이기 위해, 공유 센싱 클럭 배선들(32,34,36)의 개수도 스 이때, 기수 스테이지(STG1,STG3,STG5 등)에 공급되는 기수 스캔 쉬프트 클럭(SCCLK1,SCCLK3,SCCLK5)과 우수 스 한편, 캐리 클럭 배선들(11~16)의 개수는 스캔 클럭 배선들(21~26)의 개수와 동일하게 설정되고, 캐리 쉬프트 스테이지들(SGT1~STG7)에 연결되는 캐리 클럭 배선들(11~16)은 그들끼리 이웃하게 배치되고, 스테이지들 공개특허 10-2019-0069188 도 15는 클럭 배선들 간의 커플링 영향을 줄이기 위한 도 7의 변형예를 보여주는 도면이다. 그리고, 도 16은 도 도 15 및 도 16을 참조하면, 게이트 쉬프트 레지스터는 커플링으로 인한 신호 왜곡이 최소화되도록 도 7에 비해 이렇게 이웃한 클럭 배선들에 동일 위상의 신호를 인가하는 경우 상기 신호들 간에 라이징(Rising) 및 폴링 도 17은 클럭 배선들 간의 커플링 영향을 줄이기 위한 도 9의 변형예를 보여주는 도면이다. 그리고, 도 18은 도 도 17 및 도 18을 참조하면, 게이트 쉬프트 레지스터는 커플링으로 인한 신호 왜곡이 최소화되도록 도 9에 비해 이때, 하나의 캐리 쉬프트 클럭이 공급되는 공유 캐리 클럭 배선(12,14,16)은 그 캐리 쉬프트 클럭과 위상이 동 이렇게 이웃한 클럭 배선들에 동일 위상의 신호를 인가하는 경우 상기 신호들 간에 라이징(Rising) 및 폴링 도 19는 클럭 배선들 간의 커플링 영향을 줄이기 위한 도 11의 변형예를 보여주는 도면이다. 그리고, 도 20은 -15-도 19 및 도 20을 참조하면, 게이트 쉬프트 레지스터는 커플링으로 인한 신호 왜곡이 최소화되도록 도 11에 비 하나의 캐리 쉬프트 클럭이 공급되는 공유 캐리 클럭 배선(12,14,16)은 그 캐리 쉬프트 클럭과 위상이 동일한 이렇게 이웃한 클럭 배선들에 동일 위상의 신호를 인가하는 경우 상기 신호들 간에 라이징(Rising) 및 폴링 도 21은 클럭 배선들 간의 커플링 영향을 줄이기 위한 도 13의 변형예를 보여주는 도면이다. 그리고, 도 22는 도 21 및 도 22를 참조하면, 게이트 쉬프트 레지스터는 커플링으로 인한 신호 왜곡이 최소화되도록 도 13에 비 기수 스캔 쉬프트 클럭이 공급되는 기수 스캔 클럭 배선과 기수 캐리 쉬프트 클럭이 공급되는 기수 캐리 클럭 이렇게 이웃한 클럭 배선들에 동일 위상의 신호를 인가하는 경우 상기 신호들 간에 라이징(Rising) 및 폴링 전술한 바와 같이, 본 발명은 캐리 클럭 배선 및/또는 센싱 클럭 배선의 수를 줄여 협 베젤을 구현할 수 있다. 나아가, 본 발명은 동일 위상의 클럭 신호들을 공급하는 클럭 배선들을 서로 이웃하게 배치하여 커플링 영향을 이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 100 : 표시패널 110 : 타이밍 콘트롤러

Hereinafter, with reference to the accompanying drawings, preferred embodiments according to the present invention will be described in detail. Throughout the specification, the pixel circuit and the gate shift register formed on the substrate of the display panel in the present invention refer to an n-type MOSFET (Metal Oxide). FIG. 1 shows an organic light emitting display device including a gate shift register according to an embodiment of the present invention. Referring to FIG. 1, the organic light emitting display device according to the present invention comprises a display panel (100), a data driving circuit, a gate driver (130,150), and the display panel (100) includes a plurality of data lines and a plurality of gate lines crossing each other, with pixels formed in a matrix at each intersection. The data drive circuit includes a plurality of source drive ICs (120). The source drive ICs (120) are connected to a timing controller, and the gate driver (130,150) is connected to the gate lines of the display panel (100) via a level shifter. The level shifter (150) receives clock signals (CLKs) of TTL (Transistor-Transistor-), and the gate shift register (130) can be directly formed on a lower substrate of the display panel (100) in a GIP (Gate In Panel) method. The timing controller (110) receives image data (RGB) from an external host system through various known interfaces. The timing controller (110) receives vertical synchronization signal (Vsync), horizontal synchronization signal (Hsync), and data enable signal including gate timing control signals such as start signal (VSP) and shift clocks (CLKs). The data timing control signal includes a source sampling clock (SSC), a source output enable signal (Source). FIG. 2 shows an inter-stage connection configuration of the gate shift register included in the gate driver of FIG. 1. Referring to FIG. 2, the gate shift register according to an embodiment of the present invention describes a plurality of stages connected dependently to each other. The stages (STGn~STGn+3) independently generate scan control signal (SCT(n)~SCT(n+3)) and carry signal (CRY(n)~CRY(n+3)). Although not shown in the drawings, the stages (STGn~STGn+3) may further generate a sensing control signal before the gate line. The scan control signal (SCT(n)~SCT(n+3)), carry signal (CRY(n)~CRY(n+3)), and sensing control signal disclosed in patent publication 10-2019-0069188 include a global start signal (VSP), shift clocks (CLKs), and a global reset signal commonly supplied to the stages (STGn~STGn+3). Each stage (STGn~STGn+3) operates the node Q according to a pre-stage carry signal applied to the start terminal for each frame. Each stage (STGn~STGn+3) operates the node Q according to a post-stage carry signal applied to the reset terminal for each frame. A plurality of shift clocks (CLKs) may be supplied to each stage (STGn~STGn+3). The shift clocks (CLKs) may be driven in an overlapping manner to ensure sufficient charge time for high-speed driving. To simplify the inter-stage connection configuration (STGn~STGn+3) and reduce the bezel area, the shift clocks (CLKs) are supplied. Each stage (STGn~STGn+3) may receive power voltage (PS) from an external power supply (not shown). FIG. 3 depicts a circuit diagram showing a stage according to an embodiment of the present invention. Additionally, FIG. 4 shows a pixel connecting to the stage of FIG. 3. FIG. 3 shows the nth stage (STGn) that outputs nth gate signal (SCT(n)) and nth carry signal (CRY(n)). Referring to FIG. 3, stage STGn includes an input unit BK1, inverter unit BK2, output buffer BK3, and stabilization unit BK4. Input unit BK1 responds to a pre-stage carry signal CRY(n-3) input through the start terminal to raise the potential of node Q(n) to high. For this purpose, input unit BK1 comprises a plurality of transistors (T1, T2). Transistor T1 activates in response to the pre-stage carry signal CRY(n-3). Inverter unit BK2 charges and discharges node Qb(n) in opposition to node Q(n). Inverter unit BK2 operates according to the potential of node N1. To achieve this, inverter unit BK2 includes a plurality of transistors (T4, T5, T6). Transistor T4 connects to node N1 in inverter unit BK2. While node Q(n) is activated, inverter unit BK2 deactivates node Qb(n) to low potential power voltage GVSS. For this purpose, inverter unit BK2 includes additional transistors (T7, T8). Transistor T7 connects to node Q(n). Output buffer BK3 outputs scan shift clock SCCLK(n) from output node N2 when the potential of node Q(n) rises to the boosting level. For this purpose, output buffer BK3 includes first and second pull-up transistors (T9A, T10A) and a capacitor Cx. The stabilization unit BK4 applies low potential power voltage GVSS to nodes Q(n) and output nodes N2, N3 while node Qb(n) is active. For this purpose, stabilization unit BK4 includes transistor T3, and first and second pull-down transistors (T9B, T10B). The scan control signal SCT(n) output from such a stage STGn is transmitted to the pixel (PIX) through gate line GLn, as shown in FIG. 4. The pixel (PIX) in FIG. 4 operates in the basic mode for image display. In the basic mode, pixel (PIX) responds to the scan control signal. Accordingly, pixel (PIX) may include an OLED, a driving TFT (DT), a switch TFT (ST1), and a storage capacitor (Cst). During the programming period, switch TFT (ST1) turns on according to scan control signal SCT(n). The scan shift clock SCCLK is used for pixel display. FIG. 5 is a circuit diagram showing another stage according to another embodiment of the present invention. Furthermore, FIG. 6 shows a pixel connecting to the stage of FIG. 5. Since the stage of FIG. 5 connects to the pixel as shown in FIG. 6, it is configured to output the sensing control signal SET(n) with a sensing shift clock. Compared to FIG. 3, the output buffer BK3 of FIG. 5 further includes a configuration for outputting the sensing control signal SET(n). Comparing FIG. 3 with FIG. 5, the stabilization unit BK4 comprises a third pull-down transistor (T11B) not included in FIG. 3's design. The scan control signal SCT(n) output from such a stage STGn is transmitted to the pixel (PIX) through gate line GL1n as shown in FIG. 6. The pixel (PIX) in FIG. 6, compared to FIG. 4, includes a second switch TFT (ST2), and the source drive IC (120) in FIG. 6 operates with the pixel (PIX) during the basic mode comprising a programming period and an emission period. In the programming period, the first switch TFT (ST1) turns on, driving the data voltage (Vdata) on the data line (DL). -11- The sensing mode targeting the pixel (PIX) and sensing circuit in FIG. 6 incorporates a programming period and a sensing period. The programming period operation in sensing mode is similar to the basic mode. During the programming period, switch SW1 turns on, and switch SW2 turns off. During the sensing period, the first switch TFT (ST1) and switch SW1 turn off while the second switch TFT (ST2) and switch SW2 turn on. Meanwhile, in the basic mode, switch TFT (ST1) turns on during the programming period according to the scan control signal SCT(n). The scan shift clock SCCLK operates for pixel display. FIG. 7 shows an exemplary arrangement of clock wirings connecting to stage elements like those in FIG. 3. Moreover, FIG. 8 elaborates on the configuration shown in FIG. 7. Referring to FIGS. 7 and 8, the gate shift register comprises stages (SGT1~STG7) with carry shift clocks of different phases. To reduce the number of clock wirings connected to stages (SGT1~STG7), the number of shared carry clock wirings (12,14,16) is configured. The odd stages (STG1,STG3,STG5, etc.) receive odd scan shift clocks (SCCLK1, SCCLK3, SCCLK5) and excellent scan shift clocks to neighboring clock wirings shared among stages (SGT1~STG7). FIG. 9 illustrates another exemplary arrangement of clock wirings connecting to stage elements like those in FIG. 5. Additionally, FIG. 10 provides details on the configuration shown in FIG. 9. Referring to FIGS. 9 and 10, the gate shift register comprises stages (SGT1~STG7) with carry shift clocks of different phases. To reduce the number of clock wirings connected to stages (SGT1~STG7), the number of shared carry clock wirings (12,14,16) is configured. The number of sensing clock wirings (31~36) is configured to match the number of scanning clock wirings (21~26), and the sensing shift clock lines are compared to reduce the total wiring for both scanning and carry operations. The shared carry clock wirings (12,14,16) holding carry shift clock lines are placed adjacent to each other and connected between stages (SGT1~STG7). FIG. 11 exemplifies a different arrangement of clock wirings connecting to stage elements like those in FIG. 5. Additionally, FIG. 12 further details the configuration shown in FIG. 11. Referring to FIGS. 11 and 12, the gate shift register comprises stages (SGT1~STG7) with carry shift clocks of different phases. To minimize the number of clock wirings, the configuration is set. During this time, scanning and carry shift clocks are paired to similar phases for optimal operation. Shared carry clock wirings (12,14,16) are aligned and connected to stage elements. FIG. 13 illustrates yet another arrangement of a clock wiring example connecting to stage components similar to FIG. 5. Additionally, FIG. 14 complements the layout shown. Referring to FIGS. 13 and 14, the gate shift register comprises stages (SGT1~STG7) with differently phased carry shift clocks. To minimize the number of clock connections, shared sensing clock lines (32,34,36) and similar structures are established. In this regard, odd scan shift clocks paired with odd carry shift clocks are synchronized for unified phases. Shared carry clock lines (11~16) have an established configuration for both scanning and carry functionalities. FIG. 15 depicts a modified example of FIG. 7 aiming to reduce coupling effects between clock wirings. Furthermore, FIG. 16 provides detailed insights into the configuration shown in FIG. 15. Referring to FIGS. 15 and 16, the gate shift register minimizes signal distortion due to coupling more effectively than FIG. 7's configuration. Applying signals with identical phases to neighboring clock wirings reduces rising and falling instances between these lines. FIG. 17 presents a modified example of FIG. 9 designed to minimize coupling effects between clock wirings. Additionally, FIG. 18 outlines the configuration shown in FIG. 17. By considering FIGS. 17 and 18, the gate shift register optimizes coupling-induced signal distortion better than the configuration in FIG. 9, maintaining effective signal transmission by synchronizing phase in shared carry clock lines (12,14,16). FIG. 19 demonstrates a modified example of FIG. 11 that addresses coupling effects between clock wirings, and FIG. 20 provides an illustrative continuation. Referring to FIGS. 19 and 20, the gate shift register further optimizes coupling-related distortions. Shared carry clock lines (12,14,16) have their synchronization phase configured to minimize disruptions between signals and to facilitate effective rising and falling occurrences. Additionally, FIG. 21 shows an arrangement similar to FIG. 13 with reduced coupling effects, and FIG. 22 extends the description. From FIGS. 21 and 22, the gate shift register tailors configurations to align signal phases coherently. Subsequently, shared clock wirings with appropriate phase optimization are established to enhance performance, facilitating coupling-resistant designs. In summary, the present invention reduces the number of carry and/or sensing clock wirings to implement narrow bezels. Moreover, the invention strategically arranges clock wirings supplying clock signals of identical phases adjacently to minimize coupling effects. Through the above descriptions, those skilled in the art can perform various modifications and adaptations without departing from the spirit of the invention. 100: Display Panel 110: Timing Controller.

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도 3은 본 발명의 일 실시예에 따른 유기발광표시장치를 개략적으로 나타내는 도면이다. 도 4는 도 3의 각 화소 공개특허 10-2018-0059604 도 3에 도시한 바와 같이, 본 발명의 일 실시예에 따른 유기발광표시장치는 표시패널(100), 데이터 구동부 표시패널(100)은 복수의 화소(P)로 이루어진 표시영역을 포함한다. 게이트라인(GL1~GLm)과 데이터라인(DL1~DLn)은 상호 교차하는 방향으로 배치됨으로써, 복수의 화소(P)에 대응하 게이트 구동부(300)는 게이트라인(GL1~GLm)을 통해 복수의 화소(P)에 스캔신호를 공급하고, 센싱신호라인 즉, 게이트 구동부(300)는 영상을 표시하기 위한 드라이빙모드로 구동하는 경우, 각 영상 프레임을 표시하기 위 그리고, 게이트 구동부(300)는 화소의 열화상태를 센싱하기 위한 센싱모드로 구동하는 센싱기간 동안, 전체 센 데이터 구동부(200)는 데이터라인(DL1~DLn)을 통해 복수의 화소(P)에 데이터신호를 공급하고, 기준전압라인 즉, 데이터 구동부(200)는 드라이빙모드로 구동하는 경우, 각 수직기간 중 각 게이트라인(GL)에 스캔신호가 공 그리고, 데이터 구동부(200)는 센싱기간 중 각 센싱신호라인(SL)에 센싱신호가 공급될 때마다 기준전압라인 타이밍 컨트롤러(400)는 게이트 구동부(300) 및 데이터 구동부(200) 각각을 드라이빙모드 및 센싱모드 중 어느 타이밍 컨트롤러(400)는 타이밍 동기신호(TSS)에 기초하여 게이트 구동부(300) 및 데이터 구동부(200) 각각을 그리고, 타이밍 컨트롤러(400)는 게이트 구동부(300) 및 데이터 구동부(200) 각각을 센싱모드로 구동할 수도 있 열화 보상부(500)는 각 화소(P)의 열화상태를 보상하기 위한 보상 데이터를 데이터 구동부(200)로 공급한다. 열화 보상부(500)는 각 화소(P)에 대응한 입력 데이터(Idata)의 카운팅을 통해 생성되는 각 화소(P)의 스트레스 그리고, 데이터 구동부(200)가 복수의 화소(P)에 공급하는 데이터신호(Vdata)는 열화 보상부(500)에 의한 보상 도 4에 도시한 바와 같이, 각 화소(P)는 유기발광소자(OLED)와 유기발광소자(OLED)를 구동하는 화소 회로(PC)를 공개특허 10-2018-0059604 화소 회로(PC)는 제 1 스위칭 TFT(ST1), 제 2 스위칭 TFT(ST2), 드라이빙 TFT(DT) 및 스토리지 커패시터(Cst) 제 1 스위칭 TFT(ST1)는 게이트라인(GL), 데이터라인(DL) 및 제 1 노드(n1) 사이에 연결된다. 제 1 노드(n1)는 드라이빙 TFT(DT)는 제 1 노드(n1), 구동전원라인(PL) 및 제 2 노드(n2)에 연결된다. 제 2 노드(n2)는 드라이빙 스토리지 커패시터(Cst)는 드라이빙 TFT(DT)의 게이트전극과 드레인전극 사이, 즉 제 1 노드(n1)와 제 2 노드 유기발광소자(OLED)는 제 2 노드(n2)와 제 2 구동전원(VSS) 사이에 연결된다. 이에, 드라이빙 TFT(DT)는 턴온된 제 1 스위칭 TFT(ST1)를 통해 제 1 노드(n1)로 공급되는 데이터라인(DL)의 데 제 2 스위칭 TFT(ST2)는 센싱신호라인(SL), 기준전압라인(RL) 및 제 2 노드(n2)에 연결된다. 이러한 제 2 스위 앞서 언급한 바와 같이, 데이터 구동부(200)는 타이밍 컨트롤러(도 3의 400)의 제어에 따라 드라이빙모드 및 센 데이터 구동부(200)는 데이터 신호 생성부(210), 센싱 데이터 생성부(230), 스위칭부(240)를 포함한다. 데이터 신호 생성부(210)는 입력 데이터(Idata)에 대응하는 전압레벨의 데이터신호를 생성한다. 예시적으로, 데 스위칭부(240)는 제 1 및 제 2 스위치(240a, 240b)를 포함한다. 제 1 스위치(240a)는 드라이빙모드에서 데이터신호(Vdata)를 데이터라인(DL)으로 전달하고, 센싱모드에서 제 1 제 2 스위치(240b)는 드라이빙모드에서 제 2 기준전압(Vpre_r)을 기준전압라인(RL)으로 전달하고, 센싱모드 중 이후, 센싱모드 중 센싱전압충전기간 동안, 각 화소(P)의 제 2 스위칭 TFT(ST2)가 턴온하여 기준전압라인(RL)에 도 5에 도시한 바와 같이, 본 발명의 일 실시예에 따른 열화 보상부(500)는 데이터 카운팅부(510), 열화 예측부 데이터 카운팅부(510)는 각 화소에 대응한 입력 데이터(Idata)를 카운팅하여 각 화소의 누적 데이터(Adata)를 열화 예측부(520)는 각 화소의 누적 데이터(Adata)에 기초하여 각 화소의 열화상태의 예측치에 대응되는 각 화 열화영역 검출부(530)는 각 화소의 스트레스 데이터(MSdata)에 기초하여 표시영역 중에서 적어도 하나의 열화영 공개특허 10-2018-0059604 예시적으로, 열화영역 검출부(530)는 각 화소의 스트레스 데이터(MSdata)에 기초하여 복수의 수평라인 각각의 열화영역 검출부(530)는 각 수평라인의 최대 스트레스 데이터에 기초하여 열화 임계 데이터를 산출한다. 예시적 그리고, 열화영역 검출부(530)는 복수의 수평라인 중에서 열화 임계 데이터 이상의 최대 스트레스 데이터를 갖 제 1 보상 데이터 생성부(550)는 센싱 제어부(540)에서 수신한 센싱 데이터 및 각 열화영역에 포함된 화소들의 즉, 제 1 보상 데이터 생성부(550)는 센싱 데이터와 센싱 데이터에 대응하는 어느 하나의 화소의 스트레스 데이 제 1 보상 데이터 생성부(550)는 교정된 스트레스 데이터에 기초하여 상기 어느 하나의 화소에 대한 보상 데이 더불어, 제 1 보상 데이터 생성부(550)는 어느 하나의 화소의 원본 스트레스 데이터와 교정된 스트레스 데이터 이어서, 제 1 보상 데이터 생성부(550)는 교정된 스트레스 데이터에 기초하여, 열화영역에 포함된 화소들의 보 제 2 보상 데이터 생성부(560)는 각 화소의 스트레스 데이터에 기초하여, 표시영역 중 열화영역을 제외한 나머 다음, 도 6 내지 도 11을 참조하여, 본 발명의 일 실시예에 따른 유기발광표시장치의 구동방법에 대해 도 6에 도시한 바와 같이, 본 발명의 일 실시예에 따른 유기발광표시장치의 구동방법은 열화보상과정을 포함한 공개특허 10-2018-0059604 구체적으로, 본 발명의 일 실시예에 따른 유기발광표시장치의 구동방법은 각 화소에 대응한 입력 데이터를 카운 도 7에 도시한 바와 같이, 적어도 하나의 열화영역을 검출하는 단계(S20)는 각 화소의 스트레스 데이터에 기초 구체적으로, 열화 보상부(500)의 데이터 카운팅부(510)는 각 화소에 대응한 입력 데이터(Idata)를 카운팅하여 그리고, 열화 예측부(520)는 각 화소의 누적 데이터(Adata)에 기초하여 각 화소의 열화상태의 예측치에 대응되 도 8에 도시한 바와 같이, 열화 보상부(500)의 열화영역 검출부(도 5의 530)는 각 수평라인에 포함된 화소들의 이어서, 도 9에 도시한 바와 같이, 열화영역 검출부(530)는 복수의 수평라인의 최대 스트레스 데이터의 산포 형 이어서, 열화영역 검출부(530)는 복수의 수평라인 중에서 열화 임계 데이터 이상의 최대 스트레스 데이터를 갖 다음, 센싱 제어부(540)는 각 열화영역에 포함된 수평라인들 중 둘 이상의 수평라인을 임의로 선택하고, 데이터 이때, 센싱 데이터 생성부(230)는 센싱 제어부(540)의 제어에 따라, 전체 화소의 센싱 데이터를 생성하는 것이 예시적으로, 센싱 제어부(540)에 의해 센싱 데이터를 생성하는 수평라인의 개수는 센싱모드가 시인되지 않는 임 다음, 제 1 및 제 2 보상 데이터 생성부(550, 560)는 각 화소에 대한 보상 데이터를 생성한다. (S50) 도 10에 도시한 바와 같이, 열화영역에 포함된 화소인 경우(S51) 제 1 보상 데이터 생성부(550)에 의해 보상 데 -12-제 1 보상 데이터 생성부(550)는 센싱 제어부(540)로부터 각 열화영역에 포함된 수평라인들 중에서 임의로 선택 이어서, 제 1 보상 데이터 생성부(550)는 센싱 데이터와 그에 대응하는 화소의 스트레스 데이터 사이의 차이가 이어서, 제 1 보상 데이터 생성부(550)는 교정된 스트레스 데이터에 기초하여 보상 데이터를 생성한다. (S56) 이와 같이, 제 1 보상 데이터 생성부(550)는 센싱 데이터 가중치에 기초한 센싱 데이터와 원본 스트레스 데이터 즉, 도 11에 도시한 바와 같이, 장치의 누적구동시간(도 11의 가로축)이 임계시간(TH_DT) 이하이면, 센싱 데이 여기서, 임계시간(TH_DT)은 장치 제조 시의 화소 간 특성 차이가 데이터 카운팅 방식에 의한 화소 간 열화상태 도 2를 참조하면, 장치의 제조 직후에는 센싱방식에 따른 화소의 열화상태와 데이터 카운팅 방식에 따른 화소의 이에 따라, 본 발명의 일 실시예에 따르면, 데이터 카운팅 방식에 따른 화소의 열화상태가 센싱방식에 따른 화 한편, 도 10에 도시한 바와 같이, 제 1 보상 데이터 생성부(550)는 센싱 데이터와 그에 대응하는 화소의 원본 그리고, 제 2 보상 데이터 생성부(550)는 열화영역이 아닌 나머지 영역에 포함된 화소들에 대해, 열화 예측부 이상과 같이, 본 발명의 일 실시예에 따르면, 데이터 카운팅 방식에 따른 각 화소의 스트레스 데이터에 기초하 더불어, 본 발명의 일 실시예에 따르면, 다른 영역에 비해 많은 열화가 발생된 열화영역에 대해서만, 스트레스 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 100: 표시패널 200: 데이터 구동부No matching diagram found.

FIG. 3 illustrates a schematic view of an organic light-emitting display device according to one embodiment of the present invention. FIG. 4 depicts each pixel of FIG. 3. As illustrated in FIG. 3, the organic light-emitting display device according to one embodiment of the present invention includes a display panel (100), and the display panel (100) includes a display area comprising a plurality of pixels (P). Gate lines (GL1~GLm) and data lines (DL1~DLn) are arranged to intersect each other, thereby corresponding to the plurality of pixels (P). A gate driver (300) supplies scan signals to the plurality of pixels (P) through the gate lines (GL1~GLm), and when operating in a driving mode to display an image, the gate driver (300) supplies scan signals for each image frame. Also, during a sensing period, the gate driver (300) operates in a sensing mode to sense the deterioration state of each pixel. The data driver (200) supplies data signals to the plurality of pixels (P) through the data lines (DL1~DLn), and when operated in driving mode, supplies scan signals to each gate line (GL) during each vertical period. Furthermore, the data driver (200) supplies sensing signals to each sensing signal line (SL) during the sensing period as standard voltage lines are activated. A timing controller (400) switches each of the gate driver (300) and data driver (200) between driving mode and sensing mode according to timing signals (TSS). The timing controller (400) may also drive both the gate driver (300) and the data driver (200) in sensing mode. A deterioration compensation unit (500) supplies compensation data to the data driver (200) to compensate for the deterioration state of each pixel (P), using the stress generated from counting the input data (Idata) corresponding to each pixel (P). The data signals (Vdata) provided by the data driver (200) to the plurality of pixels (P) are compensated by the deterioration compensation unit (500). As illustrated in FIG. 4, each pixel (P) comprises an organic light-emitting device (OLED) and a pixel circuit (PC) driving the OLED, where the pixel circuit (PC) includes a first switching TFT (ST1), a second switching TFT (ST2), a driving TFT (DT), and a storage capacitor (Cst). The first switching TFT (ST1) connects between a gate line (GL), a data line (DL), and a first node (n1). The driving TFT (DT) connects a first node (n1), a driving power line (PL), and a second node (n2). The storage capacitor (Cst) is connected between the gate and drain electrodes of the driving TFT (DT), i.e., between the first node (n1) and the second node (n2). The OLED is connected between the second node (n2) and a second driving power source (VSS), driving the TFT (DT) to supply the data line (DL) data through the turned-on first switching TFT (ST1) to the first node (n1). The second switching TFT (ST2) connects between a sensing signal line (SL), a standard voltage line (RL), and the second node (n2). As explained, the data driver (200) is controlled by the timing controller (400 in FIG. 3) to operate in driving mode and sensing mode. The data driver (200) includes a data signal generator (210), a sensing data generator (230), and a switching unit (240). The data signal generator (210) generates data signals of voltage levels corresponding to input data (Idata). Exemplarily, the switching unit (240) includes a first and a second switch (240a, 240b), where the first switch (240a) transmits the data signal (Vdata) to the data line (DL) in driving mode and in sensing mode enables the second switch (240b) to transmit a second reference voltage (Vpre_r) to the reference voltage line (RL). During the sensing voltage charging period of sensing mode, the second switching TFT (ST2) of each pixel (P) turns on, connecting to the reference voltage line (RL). As shown in FIG. 5, the deterioration compensation unit (500) includes a data counting unit (510), a deterioration prediction unit (520), and a deterioration area detection unit (530). The data counting unit (510) counts the input data (Idata) corresponding to each pixel to generate accumulated data (Adata) for each pixel. Based on the accumulated data (Adata) of each pixel, the deterioration prediction unit (520) yields predicted values corresponding to each pixel's deterioration state. The deterioration area detection unit (530) detects at least one deterioration area within the display area based on the stress data (MSdata) for each pixel. By way of example, the detection unit (530) calculates deterioration threshold data using the maximum stress data for each horizontal line and identifies which horizontal lines exhibit maximum stress data exceeding the threshold. The first compensation data generator (550) uses sensing data received from the sensing control unit (540) and stress data for pixels in each deterioration area to generate compensation data. The first generator (550) corrects stress data and generates compensation data based on the differences between sensing data and corresponding stress data received. The deterioration compensation unit (500) predicts deterioration based on stress data. The methods further extend to counting input data (Idata) corresponding to each pixel and detecting at least one deterioration area per pixel's stress data, where the counting unit (510) counts and predicts each pixel's deterioration state. Based on scattering configurations of maximum stress data across multiple horizontal lines, the detection unit (530) selects horizontal lines exceeding critical data, and the sensing controller (540) randomly selects two or more horizontal lines for data sensing generation under its supervision. Data for areas not defined by stress data is formulated by the remaining compensation data generators, as per steps S50 through S56 and up to S56 correcting data based on preset stress-weighted sensing data. As depicted in corresponding figures, including FIG. 6 to FIG. 11, the driving method of the organic light-emitting display device incorporating at least one embodiment of the invention further encompasses a deterioration compensation process. For instance, stage S20 refers to detecting at least one deterioration area, based upon stress data from each pixel. The data counting unit generates cumulative data (Adata) and the prediction unit produces estimates of each pixel's deterioration state expectancy based on it. The deterioration compensation unit's area detection unit examines stress data distribution along horizontal lines, triggering relevant compensations where maximum stress occurs, encouraging preventive measures in system design responsive to displays and restoring inherent discrepancies noted during manufacturing. Using correction factors merged with TRC input, the second compensation data generation unit acquiring distinct factors for non-deteriorated regions similarly influences the methods' breadth. Operational during mode thresholds and thresholds defined by conceptive stress differences, these synthesized routines centralize processed thresholds framed during systematic operation scenarios.

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본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동 본 발명의 실시 예에서는 픽셀을 구성하는 트랜지스터들이 모두 P 타입으로 구현되는 것만을 개시하고 있으나, 도 1은 본 발명의 실시예에 따른 유기발광 표시장치를 나타내는 도면이다. 도 1을 참조하면, 본 발명의 실시예에 따른 유기발광 표시장치는 픽셀들(PXL)이 형성된 표시패널(10)과, 타이밍 표시패널(10)에는 다수의 픽셀(P)들이 매트릭스 형태로 배치된다. 각각의 픽셀(P)들은 데이터라인부(14) 및 게 픽셀(P)을 구성하는 트랜지스터들의 반도체층은 산화물 반도체층, 비정질 실리콘(amorphous silicon, a-Si), 다 타이밍 콘트롤러(11)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 도트클럭신호(DCLK) 및 데이터 인에이블 데이터 구동부(12)는 센싱 구동시, 타이밍 콘트롤러(11)로부터의 데이터 제어신호(DDC)를 기반으로, 센싱용 제1 게이트 구동부(13)는 타이밍 콘트롤러(11)로부터의 게이트 제어신호(GDC)를 기반으로 게이트펄스를 발생한다. 도 2는 제1 실시 예에 의한 픽셀 구조 및 데이터 구동부를 나타내는 도면이다. 도 2는 n 번째 픽셀라인(HLn)에 도 1 및 도 2를 참조하면, n 번째 픽셀라인에 배치된 픽셀들은 제1 데이터라인(14A) 및 제1 기준전압라인(14B) 데이터 구동부(12)는 디지털-아날로그 변환기(DAC), 아날로그-디지털 변환기(ADC), 초기화 스위치(SW1) 및 샘플 디지털-아날로그 변환기(DAC)는 센싱 구동시 타이밍 콘트롤러(11)의 제어하에 센싱용 데이터전압(Vdata)을 생성 초기화 스위치(SW1)는 초기화 제어신호(SPRE)에 응답하여 초기화전압(Vpre) 입력단과 기준전압라인(14B) 사이의 픽셀(P)들 각각은 유기발광다이오드(OLED) 구동트랜지스터(DT), 제1 내지 제3 트랜지스터(T1~T3) 및 커패시터 스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이에 접속된다. 제1 트랜지스터(T1)는 스캔신호(SCAN)를 공급하는 입력단에 연결되는 게이트전극, 데이터라인(14A)에 연결되는 제2 트랜지스터(T2)는 센스신호(SEN)를 공급하는 입력단에 연결되는 게이트전극, 제2 노드(N2)에 연결되는 드레 제3 트랜지스터(T3)는 블랙데이터 제어신호(BS)를 공급하는 입력단에 연결되는 게이트전극, 기준전압라인(14B) 기준전압라인(14B)을 통해서 인가되는 기준전압(Vref)은 프로그래밍 기간 동안에 유기발광 다이오드(OLED)가 발 공개특허 10-2018-0061546 도 3을 참조하면, 본 발명에 의한 유기발광 표시장치의 구동 기간은 제1 및 제2 비표시 구간(X1,X2)과 화상 표 제1 비표시 구간(X1)은 파워 온(PON)이 된 이후부터 수십~수백 프레임 경과할 때까지의 구간으로 정의되며, 제2 보상기간은 디스플레이 기간(DF) 이외에 위치한다. 보상기간은 제1 및 제2 비표시기간(X1,X2) 또는 수직 블랭 보상기간은 각각 프로그래밍 기간(Tpg), 센싱 기간(Tsen), 샘플링 기간(Tsam)을 포함한다. 프로그래밍 기간(Tpg)에서는 구동 트랜지스터(DT)를 턴 온 시키기 위해 구동 트랜지스터(DT)의 게이트-소스 간 센싱 기간(Tsen)에서는 구동 트랜지스터(DT)에 흐르는 전류(Ids)에 의해 상승하는 구동 트랜지스터(DT)의 소스 샘플링 기간(Tsam)에서는 일정 시간 동안 센싱 커패시터(Cx)에 저장된 구동 트랜지스터(DT)의 소스전압을 제1 도 5는 도 2에 도시된 제1 실시 예에 의한 디스플레이 구동을 위한 게이트신호의 타이밍을 나타내는 도면이다. 도 2 및 도 5를 참조하여, 제1 실시 예에 의한 디스플레이 기간의 구동을 살펴보면 다음과 같다. 1 프레임은 제1 픽셀라인(HL1)에 데이터를 기입하는 제1 수평기간(1st H)부터 제n 픽셀라인(HLn)에 데이터를 기 각 픽셀라인(HL)들의 구동 기간은 프로그래밍 기간, 발광 기간 및 블랙데이터 표시기간을 포함한다. 제1 수평기간(1st H) 동안, 제1 픽셀라인(HL1)에 배치된 픽셀(P)들은 제1 스캔신호(SCAN1) 및 제1 센스신호 제1 수평기간(1st H)이 종료된 후, 제1 스캔신호(SCAN1) 및 제1 센스신호(SEN1)는 게이트 오프 전압으로 반전되 제2 수평기간(2nd H) 동안, 제2 픽셀라인(HL2)에 배치된 픽셀(P)들의 구동트랜지스터(DT)는 제2 스캔신호 제k 수평기간(k-th H) 동안, 제k 픽셀라인에 배치된 픽셀(P)들의 구동트랜지스터(DT)는 제k 스캔신호(SCAN(k)) 그리고, 제k 수평기간(k-th H) 동안, 제1 센스신호(SEN1) 및 제1 블랙데이터 제어신호(BS1)는 게이트 온 전압으 이와 마찬가지로 제(k+1) 수평기간((k+1)th H) 동안, 제(k+1) 픽셀라인에 배치된 픽셀(P)들은 프로그래밍되고, 도 7에서, 제1 그래프(gr1)는 블랙데이터 표시기간(Tbdi)이 없는 경우에 데이터전압(Vdata)에 따른 휘도를 나타 블랙데이터 제어부(100)는 도 7에서와 같은 블랙데이터 표시기간(Tbdi)과 휘도와의 관계를 이용하여, 블랙데이 아래의 [표 1]은 블랙데이터 제어부(100)가 듀티비를 설정하는 일례를 나타내는 표이다. [표 1]을 참조하여, 블랙데이터 제어부(100)의 동작을 살펴보면 다음과 같다. 블랙데이터 제어부(100)는 영상데이터(DATA)를 픽셀라인 단위로 수신하고, 픽셀라인 단위로 평균 영상데이터 도 8 및 도 9를 참조하면, 제2 실시 예에 의한 픽셀은 제1 노드(N1)에 연결되는 제1 트랜지스터(T1) 및 제2 노 그리고, 제2 실시 예에 의한 유기발광 표시장치의 구동은 제1 실시 예와 마찬가지로, 프로그래밍 기간, 발광 기 이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 10 : 표시패널 11 : 타이밍 콘트롤러도 6은 표시패널에서 각 픽셀라인들의 발광기간 및 블랙데이터 표시기간을 나타내는 도면.

The advantages, features, and methods for achieving the present invention are detailed in the following preferred embodiments, which will be described in conjunction with the accompanying drawings. Throughout the specification, the embodiments of the present invention disclose only transistors constituting pixels implemented in P-type, though FIG. 1 illustrates an organic light-emitting display device according to an embodiment of the invention. Referring to FIG. 1, the organic light-emitting display device of this embodiment comprises a display panel (10) in which pixels (PXL) are formed. A plurality of pixels (P) are arranged in a matrix form on the timing display panel (10). Each pixel (P) includes a semiconductor layer of transistors constituting the pixel made of oxide semiconductor, amorphous silicon (a-Si), multi-timing controller (11), vertical sync signal (Vsync), horizontal sync signal (Hsync), and dot clock signal (DCLK), and the data driving part (12), based on the data control signal (DDC) from the timing controller (11) during sensing operation, generates a gate pulse based on the data enable sensing first gate driving part (13) from the gate control signal (GDC) from the timing controller (11). FIG. 2 illustrates the pixel structure and data driving part according to a first embodiment. As shown in FIGS. 1 and 2, pixels arranged in the nth pixel line (HLn) have a first data line (14A) and a first reference voltage line (14B). The data driving part (12) comprises a digital-to-analog converter (DAC), an analog-to-digital converter (ADC), an initialization switch (SW1), and a sample digital-to-analog converter (DAC) for generating sensing operation data voltage (Vdata) under the control of the timing controller (11). Initialization switch (SW1) responds to the initialization control signal (SPRE) and connects each pixel (P) through the reference voltage line (14B) and drives it, the OLED driving transistor (DT), the first to third transistors (T1~T3), and the storage capacitor (Cst) are connected between the first node (N1) and the second node (N2). The first transistor (T1) connects to the gate electrode for supplying the scan signal (SCAN), and the second transistor (T2) connects to the gate electrode for supplying the sensing signal (SEN), tied to the second node (N2), the third transistor (T3) connects to the gate electrode for supplying the black data control signal (BS), through the reference voltage (Vref) associated with the reference voltage line (14B) applied during the programming period OLED illuminates. Referring to FIG. 3, the driving period of the organic light-emitting display device according to the invention consists of the first and second non-display intervals (X1, X2) and the image display interval. The first non-display interval (X1) is defined as the period from after power-on (PON) to the elapse of several frames, and the second compensation period exists outside the display period (DF). The compensation period consists of the first and second non-display periods (X1, X2) or vertical blank. Compensation periods include the programming period (Tpg), sensing period (Tsen), and sampling period (Tsam). During the programming period (Tpg), to turn on the driving transistor (DT), in the sensing period (Tsen), due to the current (Ids) flowing through the driving transistor (DT), and in the sampling period (Tsam), the source voltage of the driving transistor (DT) stored in the sensing capacitor (Cx) is connected for a certain period. FIG. 5 illustrates the timing of gate signals for display driving according to the first embodiment shown in FIG. 2. Referring to FIGS. 2 and 5, the display period operation according to the first embodiment is explained. One frame starts from the first horizontal period (1st H) writing data to the first pixel line (HL1) to the nth pixel line (HLn) driving duration includes programming period, emission period, and black data display period. During the first horizontal period (1st H), pixels (P) arranged in the first pixel line (HL1) receive the first scan signal (SCAN1) and the first sensing signal. After the first horizontal period (1st H) ends, the first scan signal (SCAN1) and the first sensing signal (SEN1) reverse to gate-off voltage. During the second horizontal period (2nd H), pixels (P) in the second pixel line (HL2) driving transistor (DT) receives the second scan signal and follows that similarly for the k-th horizontal period (k-th H) with k-th scan signal (SCAN(k)), and during the k-th horizontal period (k-th H), the first sensing signal (SEN1) and the first black data control signal (BS1) are set to the gate-on voltage. Similarly, for the (k+1)th horizontal period ((k+1)th H), pixels (P) in the (k+1)th pixel line are programmed. In FIG. 7, the first graph (gr1) depicts luminance in relation to data voltage (Vdata) when the black data display period (Tbdi) is absent. The black data control unit (100) uses the relationship between the black data display period (Tbdi) and corresponding luminance as shown in FIG. 7. An example table [Table 1] shows the duty ratio setting by the black data control unit (100). Referring to [Table 1], the black data control unit (100) operation is as follows: it receives image data (DATA) pixel line by pixel line and calculates the average image data; FIG. 8 and FIG. 9 illustrate a second embodiment pixel with a first transistor (T1) connected to the first node (N1) and a second node (N2). The driving of the organic light-emitting display device according to the second embodiment follows similarly to the first embodiment with a programming period, emission period, and any professional in the field can make various changes and modifications within the scope of the present invention without departing from the spirit thereof as described above. 10: Display Panel; 11: Timing Controller; Figure 6 shows the emission period and black data display period of each pixel line in the display panel.

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이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명하기로 한다. 도 1은 본 발명에 따른 터치 센서를 가지는 유기 발광 표시 장치를 나타내는 사시도이다. 도 1에 도시된 터치 센서를 가지는 유기 발광 표시 장치는 기판(111) 상에 매트릭스 형태로 배열된 다수의 서브 이 터치 센서를 가지는 유기 발광 표시 장치는 도 2에 도시된 바와 같이 기판(111) 상에 마련되는 액티브 영역 액티브 영역(AA)은 매트릭스 형태로 배열된 단위 화소를 통해 영상을 표시한다. 단위 화소는 적색, 녹색 및 청 각 서브 화소들은 도 3에 도시된 바와 같이 구동 박막트랜지스터(130)를 포함하는 화소 구동 회로와, 화소 구동 구동 박막 트랜지스터(130)는 그 구동 박막트랜지스터(130)의 게이트 전극에 공급되는 데이터 신호에 응답하여 이러한 구동 박막트랜지스터(130)는 버퍼층(112) 상에 배치되는 반도체층(134)과, 게이트 절연막(102)을 사이에 발광 소자(120)는 애노드 전극(122)과, 애노드 전극(122) 상에 형성되는 적어도 하나의 발광 스택(124)과, 발광 애노드 전극(122)은 화소 평탄화층(118)을 관통하는 화소 컨택홀을 통해 노출된 구동 박막트랜지스터(130)의 드 적어도 하나의 발광 스택(124)은 뱅크(128)에 의해 마련된 발광 영역의 애노드 전극(122) 상에 형성된다. 적어 캐소드 전극(126)은 발광 스택(124)을 사이에 두고 애노드 전극(122)과 대향하도록 형성되며 저전압 공급 라인 봉지 유닛(140)은 외부의 수분이나 산소에 취약한 발광 소자(120)로 외부의 수분이나 산소가 침투되는 것을 차 제1 무기 봉지층(142)은 캐소드 전극(126)이 형성된 기판(111) 상에 형성된다. 제2 무기 봉지층(146)은 유기 이러한 제1 및 제2 무기 봉지층(142,146)은 외부의 수분이나 산소가 발광 스택(124) 으로 침투하는 것을 최소화 유기 봉지층(144)은 유기 발광 표시 장치의 휘어짐에 따른 각 층들 간의 응력을 완화시키는 완충역할을 하며, 이와 같은, 봉지 유닛(140)의 제2 무기 봉지층(146) 상에는 터치 센싱 라인(154) 및 터치 구동 라인(152)이 배 이러한 터치 센서를 가지는 유기 발광 표시 장치는 디스플레이 기간 동안 발광 소자(120)를 포함하는 다수의 서 터치 센서에 포함되는 터치 구동 라인(152)은 다수의 제1 터치 전극들(152e)과, 다수의 제1 터치 전극들(152e) 다수의 제1 터치 전극들(152e)은 봉지 유닛(140)의 최상부층인 제2 무기 봉지층(146) 상에서 제1 방향인 X(행) 제1 브릿지(152b)는 제1 터치 전극(152e)과 동일 평면인 제2 무기 봉지층(146) 상에서 제1 및 제2 터치 전극들 이를 위해, 제1 브릿지(152b)는 제2 터치 전극(154e) 및 제2 브릿지(154b)를 따라 우회하도록 배치되어 제1 방 구체적으로, 제2 행(H2)에 배치되는 제1 터치 전극들(152e)은 도 4에 도시된 바와 같이 제3 행(H3) 내지 제n(여 터치 센싱 라인(154)은 다수의 제2 터치 전극들(154e)과, 다수의 제2 터치 전극들(154e) 사이를 전기적으로 연 다수의 제2 터치 전극들(154e)은 제1 터치 전극(152e) 및 제1 브릿지(152b)와 동일 평면인 제2 무기 봉지층 제2 브릿지(154b)는 제1 터치 전극(152e), 제1 브릿지(152b) 및 제2 터치 전극들(154e)과 동일 평면인 제2 무기 이와 같이, 본 발명에서는 제1 및 제2 터치 전극(152e,154e)과 제1 및 제2 브릿지(152b,154b)가 동일 평면인 봉 비액티브 영역(NA)에는 구동 박막트랜지스터(130) 및 발광 소자(120) 구동을 위한 신호 라인과 접속된 표시 패 터치 패드(170) 및 표시 패드(180) 각각은 기판(111)과 봉지 유닛(144) 사이에 배치되는 버퍼층(112), 층간 절 터치 패드(170)는 제1 및 제2 터치 전극(152e,154e), 제1 및 제2 브릿지(152b,154b) 및 라우팅 라인(160)과 동 이러한 터치 패드(170)는 하부 연결 전극(182)과, 제1 및 제2 상부 연결 전극(172,174)을 통해 봉지 유닛(140) 하부 연결 전극(182)은 게이트 절연막(102)과 동일 패턴으로 게이트 절연막(102) 상에 배치된다. 이 하부 연결 제1 상부 연결 전극(172)은 하부 연결 전극(182)과 라우팅 라인(160)을 전기적으로 접속시킨다. 이 제1 상부 제2 상부 연결 전극(174)은 하부 연결 전극(182)과 터치 패드(170)를 전기적으로 접속시킨다. 이 제2 상부 연 이러한 터치 패드(170) 및 표시 패드(180)가 배치되는 비액티브 영역(NA)은 기판(111)을 구부리거나 접을 수 있 이 벤딩 영역(BA)에는 도 2에 도시된 바와 같이 라우팅 라인(160) 및 터치 패드(170)를 접속시키는 연결 전극 크랙 방지층(188)은 무기 절연막보다 변형률이 크며 내충격성이 강한 유기 절연 재질로 이루어진다. 예를 들어, 이와 같이, 본 발명에서는 제1 및 제2 터치 전극(152e,154e), 제1 및 제2 브릿지(152b,154b)가 서로 동일 평면 도 5는 본 발명의 제2 실시 예에 따른 터치 센서를 가지는 유기 발광 표시 장치를 나타내는 단면도이다. 도 5에 도시된 터치 센서를 가지는 유기 발광 표시 장치는 도 3에 도시된 터치 센서를 가지는 유기 발광 표시 제1 및 제2 터치 전극(152e,154e)은 도 5 및 도 6에 도시된 바와 같이 투명 도전막(161)과, 그 투명 도전막 이외에도 제1 및 제2 터치 전극(152e,154e)은 투명 도전막(161)없이 메쉬 형태로 형성된 불투명 도전막(163)으 공개특허 10-2019-0121532 투명 도전막(161)은 ITO, IZO, IGZO, 또는 은 나노 와이어(AgNW) 등과 같은 투명성이 좋은 도전막으로 이루어진 불투명 도전막(163)은 투명 도전막(161)보다 전도성이 좋은 Ti, Al, Mo, MoTi, Cu 및 Ta 중 적어도 한 층의 도 한편, 도 6에서는 터치 전극(152e,154e)의 불투명 도전막(163)의 메쉬 구조가 동일한 조밀도를 가지는 것을 예 한편, 제1 및 제2 터치 전극(152e,154e)에 포함된 불투명 도전막(163)과, 제1 및 제2 브릿지(152b,154b)에 포 이와 같이, 본 발명의 제2 실시 예에 따른 터치 센서를 가지는 유기 발광 표시 장치에서는 제1 및 제2 터치 전 도 8은 본 발명의 제3 실시 예에 따른 터치 센서를 가지는 유기 발광 표시 장치를 나타내는 단면도이다. 도 8에 도시된 터치 센서를 가지는 유기 발광 표시 장치는 도 3에 도시된 유기 발광 표시 장치와 대비하여 컬러 컬러 필터 어레이는 봉지 유닛(140)의 제2 무기 봉지층(146) 상에 배치되는 컬러 필터(192) 및 블랙매트릭스 블랙매트릭스(194)는 컬러 필터들(192) 사이에 배치된다. 블랙 매트릭스(194)는 각 서브 화소 영역을 구분함과 컬러 필터(192) 및 블랙매트릭스(194)가 형성된 기판(111) 상에 유기 절연 재질의 컬러 평탄화층(196)이 배치된 한편, 도 8에서는 컬러 필터(192) 상부에 터치 전극(152e,154e)이 배치되는 것을 예로 들어 설명하였지만, 이외 도 10은 본 발명의 제4 실시 예에 따른 터치 센서를 가지는 유기 발광 표시 장치를 나타내는 단면도이다. 도 10에 도시된 터치 센서를 가지는 유기 발광 표시 장치는 도 3에 도시된 유기 발광 표시 장치와 대비하여 측 도 10에 도시된 측면 보호막(148)은 외부로 노출되는 라우팅 라인(160) 및 터치 패드(170) 각각의 측면이 노출 한편, 터치 패드(170)는 크랙 방지층들(188) 사이에서 제2 상부 연결 전극(174)과 패드 컨택홀(176)을 통해 접 이와 같이, 본 발명의 제4 실시 예에 따른 터치 센서를 가지는 유기 발광 표시 장치에서는 제1 및 제2 터치 전 한편, 도 11에 도시된 바와 같이 터치 센서를 가지는 유기 발광 표시 장치가 대면적 제품에 적용되는 경우, 다 또한, 도 2에서는 제2 브릿지(154b)가 제2 터치 전극들(154e) 사이에서 제2 터치 전극들(154e)과 동일한 제2 방 뿐만 아니라, 도 12a에 도시된 바와 같이, 제1 및 제2 브릿지(152b,154b) 중 적어도 하나의 브릿지는 다수개의 -11-도 13은 본 발명에 따른 터치 센서를 가지는 유기 발광 표시 장치의 제조 방법을 설명하기 위한 흐름도이다. 본 먼저, 다수의 마스크 공정을 통해 기판(111) 상에 구동 트랜지스터(130), 하부 연결 전극(182), 상부 연결 전극 그런 다음, 봉지 유닛(140)이 형성된 기판(111) 상에 투명 도전막이 전면 증착된 후, 포토리소그래피 공정과 식 한편, 도 5에 도시된 제1 및 제2 터치 전극(152e,154e), 제1 및 제2 브릿지(152b,154b), 라우팅 라인(160) 및 그런 다음, 제1 및 제2 터치 전극(152e,154e), 제1 및 제2 브릿지(152b,154b), 라우팅 라인(160) 및 터치 패드 이와 같이, 본 발명에서는 봉지 유닛(140)이 형성된 후, 터치 전극(152e,154e)과 브릿지(152b,154b)를 동일한 이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가 142,146 : 무기 봉지층 144 : 유기 봉지층도 3은 도 2에서 선 "Ⅰ-Ⅰ'"를 따라 절취한 터치 센서를 가지는 유기 발광 표시 장치를 나타내는 단면도이다.

Hereinafter, with reference to the accompanying drawings, an embodiment according to the present invention will be described in detail. Figure 1 is a perspective view showing an organic light-emitting display device with a touch sensor according to the present invention. The organic light-emitting display device with a touch sensor as shown in Figure 1 includes multiple sub-pixels arranged in a matrix on a substrate (111) as shown in Figure 2, where an active area (AA) is provided on the substrate (111) to display images through unit pixels arranged in a matrix. Each unit pixel comprises red, green, and blue sub-pixels, as well as a pixel driving circuit that includes a driving thin-film transistor (130), as shown in Figure 3. The driving thin-film transistor (130) operates in response to a data signal supplied to its gate electrode and includes a semiconductor layer (134) disposed on a buffer layer (112) with a gate insulating layer (102) in between. The light-emitting element (120) includes an anode electrode (122), at least one light-emitting stack (124) formed on the anode electrode (122), and a cathode electrode (126) facing the anode electrode (122) with the light-emitting stack (124) in between, aligned with a low-voltage supply line. An encapsulation unit (140) prevents external moisture or oxygen from penetrating the light-emitting element (120), which is vulnerable to them. The first inorganic encapsulation layer (142) is formed on the substrate (111) where the cathode electrode (126) is provided. The second inorganic encapsulation layer (146) and the interposed organic encapsulation layer (144) act to minimize infiltration by external moisture or oxygen and alleviate stress among layers due to bending of the organic light-emitting display device, respectively. A touch sensing line (154) and a touch driving line (152) are disposed on the second inorganic encapsulation layer (146) of the encapsulation unit (140). The touch sensor-equipped organic light-emitting display device includes multiple sub-elements, including the light-emitting element (120), and the touch driving line (152) within the touch sensor comprises multiple first touch electrodes (152e), arranged in the first direction X (row) on the topmost second inorganic encapsulation layer (146) of the encapsulation unit (140). The first bridge (152b) is arranged to detour along the second touch electrodes (154e) and the second bridge (154b) to maintain the first and second touch electrodes (152e,154e) on the same plane as the second inorganic encapsulation layer (146). Specifically, first touch electrodes (152e) arranged in the second row (H2), as depicted in Figure 4, extend electrically between the third row (H3) and the n-th row. The touch sensing line (154) includes multiple second touch electrodes (154e), interconnected electrically among them and to the same plane as the first touch electrodes (152e) and first bridge (152b) on the second inorganic encapsulation layer (146). In this way, the invention maintains the first and second touch electrodes (152e,154e) and the first and second bridges (152b,154b) on the same plane as the second inorganic encapsulation layer. The non-active area (NA) connects signal lines for driving the thin-film transistor (130) and the light-emitting element (120) with display pads (DP). The touch pad (170) and display pad (180) are each arranged between the substrate (111) and the encapsulation unit (144) with a buffer layer (112), interlayer insulating layer, connecting the touch pad (170) encompassing the first and second touch electrodes (152e,154e), the first and second bridges (152b,154b), and routing lines (160). The touch pad (170) establishes electrical connections via lower connection electrodes (182) and first and second upper connection electrodes (172,174) through the encapsulation unit (140). The lower connection electrode (182) is patterned similarly to the gate insulating layer (102) and disposed thereon. The first upper connection electrode (172) electrically connects the lower connection electrode (182) and the routing line (160), while the second upper connection electrode (174) connects the lower connection electrode (182) and the touch pad (170). Thus, the touch pad (170) and display pad (180) located in the non-active area (NA) allow the substrate (111) to be bent or folded. The bending area (BA), depicted in Figure 2, includes connection electrodes linking the routing line (160) and touch pad (170) with a crack prevention layer (188), made of an organic insulating material with greater deformability and impact resistance than inorganic insulators. Accordingly, the first and second touch electrodes (152e,154e), and first and second bridges (152b,154b) are maintained on the same plane. Figure 5 illustrates the cross-section of an organic light-emitting display device equipped with a touch sensor according to a second embodiment of the invention, similar to the device shown in Figure 3, with first and second touch electrodes (152e,154e) formed from a conductive mesh layer (163) without a transparent conductive film (161). The transparent conductive film (161) consists of highly transparent conductive materials such as ITO, IZO, IGZO, or AgNW, while the opaque conductive mesh (163) consists of highly conductive metals such as Ti, Al, Mo, MoTi, Cu, and Ta. Figure 6 exemplifies the mesh structure with consistent density for the opaque conductive film (163) of the touch electrodes (152e,154e). The second embodiment ensures first and second touch electrodes (152e,154e) are formed in the mesh pattern. Figure 8 shows the cross-section for a third embodiment, illustrating an organic light-emitting display device equipped with a touch sensor, compared with the device shown in Figure 3, featuring a color filter array on the second inorganic encapsulation layer (146) of the encapsulation unit (140), including color filters (192) and a black matrix (194) distinguishing each sub-pixel area. The color flattening layer (196), consisting of organic insulating material, overlays the color filter (192) and black matrix (194) on the substrate (111). In the depicted example, touch electrodes (152e,154e) are positioned above the color filter (192), however alternatives are discussed. Figure 10 demonstrates the cross-section of a fourth embodiment displaying the touch sensor-equipped organic light-emitting device featuring additional side protection films (148) to safeguard the exposed sides of the routing lines (160) and touch pads (170), especially where the second upper connection electrode (174) links through the pad contact hole (176) amid crack prevention layers (188). Thus, this fourth embodiment retains first and second touch electrodes (152e,154e) and bridge structures on the same plane. Figure 11 illustrates the application of such a device to large-area production, with Figures 12a and 13 emphasizing the consistent layout for bridge structures (152b,154b) across several electrodes. The manufacturing process explained in the flowchart includes forming the driving transistor (130), lower connection electrodes (182), and upper connection electrodes on the substrate (111) through multiple mask processes, followed by depositing a transparent conductive layer across the encapsulated substrate (140) and performing photolithography and etching for shaping. Figures 5, 6, and others describe additional configurations for electrodes (152e,154e, 152b, 154b) and routing, ensuring consistency post-encapsulation. This disclosure provides examples for illustrative purposes and should not limit the broader technical scope of the invention within the industry. Numerical indicators such as 142,146 reference inorganic encapsulation layers, while 144 references the organic encapsulation layer; Figure 3 illustrates a cross-section along line "????" in Figure 2, depicting the touch sensor-equipped organic light-emitting display device.

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전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분 도 4는 본 발명의 일 실시예에 따른 표시 패널의 보상 데이터 생성 장치의 구성도이다. 도 4를 참조하면, 본 발명의 일 실시예에 따른 표시 패널의 보상 데이터 생성 장치(400)는 기준 XYZ 데이터 획 기준 XYZ 데이터 획득부(42)는 하나 이상의 패턴 이미지가 출력되는 표시 패널의 기준 지점에 대한 기준 XYZ 데 -10-픽셀 별 XYZ 데이터 획득부(44)는 하나 이상의 패턴 이미지가 출력되는 표시 패널의 전면을 촬영하여 획득되는 본 발명의 일 실시예에서, 픽셀 별 XYZ 데이터 획득부(44)는 카메라(404)로부터 획득된 전면 이미지에서 패널 본 발명의 일 실시예에서, 픽셀 별 XYZ 데이터 획득부(44)는 검출된 패널 이미지에 대하여 전처리를 수행할 수 본 발명의 일 실시예에서, 픽셀 별 XYZ 데이터 획득부(44)는 제1 변환 매트릭스를 이용하여 픽셀 별 카메라 RGB 본 발명의 일 실시예에서, 픽셀 별 XYZ 데이터 획득부(44)는 픽셀 별 카메라 RGB 데이터가 미리 정해진 기준 또한 본 발명의 일 실시예에서, 픽셀 별 XYZ 데이터 획득부(44)는 패널 이미지에 포함된 노이즈를 제거할 수 있 다시 도 4를 참조하면, 픽셀 별 XYZ 데이터 교정부(46)는 기준 XYZ 데이터를 이용하여 픽셀 별 XYZ 데이터를 교 다시 도 4를 참조하면, 보상 데이터 생성부(48)는 교정된 픽셀 별 XYZ 데이터 및 미리 정해진 패널 XYZ 데이터 본 발명의 다른 실시예에서, 보상 데이터 생성부(48)는 제2 변환 매트릭스를 이용하여 패널 XYZ 데이터를 패널 이하에서는 본 발명의 일 실시예에 따른 보상 데이터 생성 장치(400)에 의한 보상 데이터 생성 과정에 대하여 먼저 기준 XYZ 데이터 획득부(42)는 하나 이상의 패턴 이미지가 출력되는 표시 패널의 기준 지점에 대한 기준 참고로 본 발명에서 표시 패널 상에는 하나 이상의 패턴 이미지가 출력될 수 있다. 하나 이상의 패턴 이미지는 공개특허 10-2018-0061792 다음으로, 픽셀 별 XYZ 데이터 획득부(44)는 카메라(404)로부터 하나 이상의 패턴 이미지가 출력되는 표시 패널 전면 이미지상에서 패널 이미지를 검출하면, 픽셀 별 XYZ 데이터 획득부(44)는 패널 이미지에 대하여 전처리를 본 발명의 일 실시예에서, 픽셀 별 XYZ 데이터 획득부(44)는 Median 필터나 Non-local Mean 필터와 같이 기존에 한편, 카메라(404)에 의해 획득된 전면 이미지, 그리고 전면 이미지로부터 검출되는 패널 이미지는 카메라(40 도 6은 본 발명의 일 실시예에서 카메라를 통해 획득된 패널 이미지로부터 획득되는 픽셀 별 휘도를 보정하는 도 6에 도시된 바와 같이 카메라(404)를 통해 표시 패널(602) 전면을 촬영할 경우, 표시 패널(602)의 위치에 따 따라서 본 발명의 픽셀 별 XYZ 데이터 획득부(44)는 이와 같은 비네팅 현상을 감안하여 패널 이미지 상의 각 픽 따라서 픽셀 별 XYZ 데이터 획득부(44)는 패널 이미지 상의 각 픽셀의 휘도값에 비네팅 성분(예컨대, 공개특허 10-2018-0061792 전술한 바와 같이 패널 이미지에 대한 전처리가 완료되면, 픽셀 별 XYZ 데이터 획득부(44)는 전처리가 적용된 다음으로, 픽셀 별 XYZ 데이터 획득부(44)는 획득된 픽셀 별 카메라 RGB 데이터를 픽셀 별 XYZ 데이터로 변환한 [수학식 2]에서 RC, GC, BC는 픽셀 별 카메라 RGB 데이터를 나타내고, XC, YC, ZC는 픽셀 별 XYZ 데이터를 나타낸 이와 같이 픽셀 별 XYZ 데이터 획득부(44)에 의해 사용되는 제1 변환 매트릭스(M1)는 카메라(404)를 통해 촬영 도 7 및 도 8은 본 발명의 일 실시예에서 제1 변환 매트릭스를 도출하기 위하여 설정되는 샘플 영역을 전술한 바와 같은 제1 변환 매트릭스(M1)를 도출하기 위하여 먼저 도 7과 같은 샘플 영역(72)이 설정될 수 본 발명에서는 최적의 제1 변환 매트릭스(M1)를 얻기 위하여 샘플 영역(72)의 크기를 점점 줄이면서 제1 변환 제1 변환 매트릭스(M1)를 반복적으로 도출하는 과정에서 샘플 영역의 크기가 줄어들 수록 샘플 영역에 포함되는 한편, 픽셀 별 XYZ 데이터 획득부(44)는 제1 변환 매트릭스(M1)를 이용하여 픽셀 별 카메라 RGB 데이터를 변환 도 9는 본 발명의 일 실시예에서 패널의 픽셀 별 XYZ 데이터를 획득하는 과정에서 픽셀 별 카메라 RGB 데이터가 도 9에 도시된 바와 같이 본 발명에서는 기준 RGB 영역(92)이 미리 설정될 수 있다. 전술한 바와 같이 픽셀 별 픽셀 별 XYZ 데이터 획득부(44)에 의해서 패널 이미지의 각 픽셀 별 카메라 RGB 데이터가 픽셀 별 XYZ 데이터로 픽셀 별 XYZ 데이터 교정부(46)는 이와 같이 산출되는 기준 지점에 대한 픽셀 별 XYZ 데이터 및 기준 XYZ 데이 다음으로, 보상 데이터 생성부(48)는 픽셀 별 XYZ 데이터 교정부(46)에 의해 교정된 픽셀 별 XYZ 데이터 및 미 본 발명의 일 실시예에서, 보상 데이터 생성부(48)는 먼저 픽셀 별 XYZ 데이터 교정부(46)에 의해 교정된 픽셀 또 다른 실시예에서, 보상 데이터 생성부(48)는 먼저 제2 변환 매트릭스(M2)를 이용하여 각 픽셀 별 패널 XYZ 여기서 제2 매트릭스(M2)는 표시 패널의 제조 과정에서 측정된 각 픽셀의 실제 RGB 데이터, 즉 패널 RGB 데이터 이와 같이 본 발명에서는 특정 지점, 즉 기준 지점의 데이터(기준 XYZ 데이터)만을 이용하여 표시 패널의 모든 도 10은 본 발명의 일 실시예에 따라 생성되는 보상 데이터를 적용하여 입력 RGB 데이터를 보상하는 과정을 설 공개특허 10-2018-0061792 도 10을 참조하면, 표시 패널에 포함되는 감마 변환부(1002)는 외부로부터 입력되는 입력 RGB 데이터를 미리 설 한편, 위치 판단부(1110)는 입력 RGB 데이터에 대응되는 표시 패널의 픽셀 위치를 판단한다. 보상 데이터 변환 데이터 변환부(1006)는 보상 데이터 변환부(1114)에 의해 전달된 보상 데이터를 데이터 연산부(1004)에 의해 연 도 11은 본 발명의 일 실시예에 따른 표시 패널의 보상 데이터 생성 방법의 흐름도이다. 도 11을 참조하면, 본 발명의 일 실시예에 따른 표시 패널의 보상 데이터 생성 장치는 먼저 하나 이상의 패턴 다음으로, 보상 데이터 생성 장치는 하나 이상의 패턴 이미지가 출력되는 표시 패널의 전면을 촬영하여 획득되 또한 도 11에는 도시되지 않았으나 픽셀 별 카메라 RGB 데이터를 픽셀 별 XYZ 데이터로 변환하는 단계는 제1 변 또한 도 11에는 도시되지 않았으나 패널의 픽셀 별 XYZ 데이터를 획득하는 단계는 픽셀 별 카메라 RGB 데이터가 다시 도 11을 참조하면, 보상 데이터 생성 장치는 기준 XYZ 데이터를 이용하여 상기 픽셀 별 XYZ 데이터를 교정 다시 도 11을 참조하면, 보상 데이터 생성 장치는 교정된 픽셀 별 XYZ 데이터 및 미리 정해진 패널 XYZ 데이터 본 발명의 일 실시예에서, 표시 패널의 픽셀 별 RGB 보상 데이터를 생성하는 단계(1108)는 교정된 픽셀 별 XYZ 또한 본 발명의 다른 실시예에서, 표시 패널의 픽셀 별 RGB 보상 데이터를 생성하는 단계(1108)는 제2 변환 매 도 12는 본 발명에 따른 보상 방법이 적용될 경우 서로 다른 위치에 존재하는 픽셀의 보상 전 색좌표 및 보상 도 12에서 색좌표(1206)는 기준 지점, 예컨대 표시 패널의 중앙 지점에 존재하는 픽셀의 보상 전 색도값을 나타 도 12를 참조하면, 전술한 본 발명에 따른 보상 방법을 적용할 경우 기준 지점의 색좌표(1206) 및 표시 패널의 결국 본 발명에 따르면 각 픽셀 별 데이터(RGB 데이터, XYZ 데이터)를 반영하여 각 픽셀에 최적화된 보상 데이도 4는 본 발명의 일 실시예에 따른 표시 패널의 보상 데이터 생성 장치의 구성도이다.

The aforementioned objectives, features, and advantages are described in detail with reference to the attached drawings, which include FIG. 4, illustrating the configuration of a compensation data generation apparatus for a display panel according to one embodiment of the present invention. Referring to FIG. 4, the compensation data generation apparatus (400) for a display panel in accordance with an embodiment of the present invention includes a reference XYZ data acquisition unit (42) that acquires reference XYZ data for a reference point of the display panel on which one or more pattern images are outputted. The pixel-by-pixel XYZ data acquisition unit (44) captures the front of the display panel where one or more pattern images are output, and according to an embodiment of the present invention, obtains an image from the camera (404). In this embodiment, the pixel-by-pixel XYZ data acquisition unit (44) can perform preprocessing on the detected panel image, using a first conversion matrix to convert pixel-specific camera RGB data to pixel-specific XYZ data. Additionally, noise contained within the panel image can be removed by the pixel-by-pixel XYZ data acquisition unit (44). Referring again to FIG. 4, the pixel-by-pixel XYZ data correction unit (46) corrects the XYZ data for each pixel using the reference XYZ data. Furthermore, the compensation data generation unit (48) combines the corrected pixel-by-pixel XYZ data with predetermined panel XYZ data. In another embodiment of the present invention, the compensation data generation unit (48) uses a second conversion matrix to convert panel XYZ data to panel RGB data. The process for generating compensation data by the compensation data generation apparatus (400), according to an embodiment of the present invention, includes obtaining reference XYZ data at a reference point of the display panel with one or more pattern images outputted. As an additional reference, one or more pattern images can be output across the display panel. The pixel-by-pixel XYZ data acquisition unit (44) detects the panel image from the front image of the display panel captured by the camera (404), on which one or more pattern images are outputted, applying preprocessing, such as a Median filter or Non-local Mean filter. Complementarily, panel images obtained from the front image captured by the camera (404) exhibit characteristic vignetting issues, addressed by considering vignetting components in the conversion to pixel-specific XYZ data. Once preprocessing is done, the pixel-by-pixel XYZ data acquisition unit (44) converts the acquired pixel-specific camera RGB data to pixel-specific XYZ data through specified mathematical formulae, where RC, GC, BC represent pixel-specific camera RGB data, and XC, YC, ZC signify pixel-specific XYZ data. The utilized first conversion matrix (M1) is established by capturing specific sample areas as illustrated in FIGS. 7 and 8, reducing the size progressively to optimize the conversion. In this iterative process, the size of the sample area diminishes thus including more precise samples. The pixel-by-pixel XYZ data acquisition unit (44) adapts the first conversion matrix (M1) to convert pixel-specific camera RGB data. FIG. 9 exemplifies this process where the pixel-specific camera RGB data is converted to pixel-specific XYZ data, which can be precalibrated against set RGB regions. Subsequently, the pixel-by-pixel XYZ data correction unit (46) adjusts each pixel's XYZ data based on reference points. The compensation data generation unit (48) then combines this with predetermined panel XYZ data for RGB compensation. Within an embodiment of the present invention, compensation data generation involves using a second conversion matrix (M2) to convert each pixel's panel XYZ data to panel RGB data, tested and determined through real-world panel measurements. The inventive approach comprehensively utilizes reference points for data (i.e., reference XYZ data) to enhance the uniformity across the panel's rendering. FIG. 10 presents an example application of generated compensation data to adjust input RGB data using gamma transformation sections (1002) within the display panel. An additional position determination unit (1110) identifies the corresponding panel pixel location from input RGB data, facilitating compensation data conversion performed by a data conversion unit (1006). FIG. 11 presents a flowchart of the compensation data generation method according to an embodiment of the invention, emphasizing sequential pattern image output capturing and processing through pixel-specific transformations and corrections using established matrices and reference XYZ parameters. Lastly, employing the compensation data as demonstrated in FIG. 12, results in streamlined chromatic consistency across disparate pixel locations, resolving to optimized pixel-specific compensation. Finally, FIG. 4 herein depicts the schematic configuration of the display panel compensation data generation apparatus in accordance with one of the present invention's embodiments.

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도 5는 본 발명의 실시예에 따른 광 제어 장치를 보여주는 평면도.

FIG. 5 is a plan view illustrating an optical control device according to an embodiment of the present invention.

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도 8은 본 발명에 의한 표시장치의 구동방법을 나타내는 도면이다.

FIG. 8 is a diagram illustrating a method for driving a display device according to the present invention.

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타이밍콘트롤러(160)는 외부시스템(미도시)로부터 인가되는 영상데이터(DATA)와, 클럭신호(DCLK), 수평동기신호 또한, 도시하지는 않았지만, 타이밍콘트롤러(160)는 외부시스템과 소정의 인터페이스를 통해 연결되어 외부시스 제어신호생성부(165)는 외부시스템으로부터 입력되는 수직 및 수평동기신호(Vsync,Hsync) 및 클럭신호(DCLK) 등 도 5에 도시된 바와 같이, 우선 외부 시스템으로부터 타이밍 콘트롤러(160)에 클럭신호(DCLK), 수평동기신호도 1은 본 발명에 따른 액정표시장치의 구조를 나타내는 블럭도. [0017]

The timing controller (160) receives video data (DATA) from an external system (not shown) along with a clock signal (DCLK) and a horizontal sync signal; however, although not illustrated, the timing controller (160) is connected to the external system via a predetermined interface, allowing the control signal generation unit (165) to receive vertical and horizontal sync signals (Vsync, Hsync) and the clock signal (DCLK) from the external system as depicted in Figure 5. Initially, the clock signal (DCLK) and horizontal sync signal are input from the external system to the timing controller (160); this diagram represents the structure of the liquid crystal display device according to the present invention. [0017]

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중앙 서버(100)는 통신 회선을 통해 데이터 수집부(200)에 연결되는 원격 서버이다. 중앙 서버(100)는 데이터 데이터 수집부(200)는 표시장치(300)에 내장될 수도 있고, 표시장치(300)와 독립되어 별개로 구성될 수도 있다. 데이터 수집부(200)는 표시장치(300)의 메모리(16)로부터 패널 정보를 수집하여 중앙 서버(100)에 업 로드하고, 표시장치(300)는 유기발광 표시장치로 구현될 수 있으나 이에 한정되지 않는다. 본 발명의 기술적 사상은 유기 표시장치(300)는 메모리(16), 보상부(17), 및 열화정보 도출부(18)를 포함할 수 있으나 이에 한정되지 않는다. 이러한 본 발명의 실시예에 따른 표시장치의 열화 보상 시스템은 표시장치(300)로부터의 패널 식별 정보와 열화 -7-도 2를 참조하면, 본 발명의 실시예에 따른 표시장치(300)는 전술한 메모리(16), 보상부(17), 및 열화정보 도출 표시패널(10)에는 다수의 데이터 라인들(14)과 다수의 게이트 라인들(15)이 교차되고, 픽셀들(PXL)이 매트릭스 도 4를 참조하면, 스위치 TFT(ST)는 게이트신호(SCAN)에 따라 온/오프 되어 데이터라인(14)과 제1 노드(N1) 간 한편, 도 2를 참조하면, 패널 구동부(12,13)는 표시패널(10)의 픽셀들(PXL)에 입력 영상 데이터(DATA)를 기입한 도 2를 참조하면, 소스 드라이버(12)는 매 프레임 마다 타이밍 콘트롤러(11)로부터 수신되는 보정 영상 데이터 본 발명의 보상 동작은 데이터 카운팅 기술을 기반으로 OLED 열화 정보를 도출하기 때문에, 각 픽셀들(PXL)에 -8-소스 드라이버(12)와 표시패널(10)의 데이터 라인들(14) 사이에는 멀티플렉서(미도시)가 더 배치될 수 있다. 타이밍 콘트롤러(11)는 입력 영상 데이터(DATA)를 보상부(17)에 공급하고, 보상부(17)로부터 입력 받은 보정 영 데이터 타이밍 제어신호(DDC)는 소스 스타트 펄스(Source Start Pulse), 소스 샘플링 클럭(Source Sampling 도 5를 참조하면, 데이터 수집부(200)는 A/S 기사의 분석 소프트웨어로 구현될 수 있다. A/S(After Service) 발 도 6을 참조하면, 데이터 수집부(200)는 표시장치(300)에 내장된 OS(Operating System)로 구현될 수 있다. OS 중앙 서버(100)는 수집된 열화 정보에 따라 관계식을 업데이트하기 위해, 공정조건 확인부(100A), 데이터베이스 공정조건 확인부(100A)는 데이터 수집부(200)로부터 입력 받은 패널 ID를 기반으로 어떠한 공정 조건 하에서 표 데이터베이스 업데이트부(100B)는 공정 조건이 확인 되면, 데이터 수집부(200)로부터 입력 받은 패널 정보를 이 회귀분석 수행부(100C)는 해당 공정 조건에 대한 열화 정보가 업데이트되고 나면, 빅 데이터(그래프 정보)를 대 관계식 업데이트부(100D)는 새로 생성된 관계식으로 기존에 저장되어 있던 관계식을 업데이트한다. 관계식 선택부(100E)는 표시패널(10)의 공정 조건에 일치하는 관계식을 선택한다. 선택된 관계식은 데이터 수집 보상부(17)는 선택된 관계식에 따라 열화 보상을 수행하기 위해, 연산부(171), 보상 LUT(172), 및 데이터 보상 연산부(171)는 메모리(16)로부터의 스트레스 누적값을 중앙 서버(100)로부터의 관계식에 적용하여, 스트레스 누 데이터 보상부(173)는 입력 영상 데이터(DATA)에 보상 게인을 곱하여 보정 영상 데이터(CDATA)를 생성한다. 100 : 중앙 서버 200 : 데이터 수집부도 1은 본 발명의 실시예에 따른 표시장치의 열화 보상 시스템을 보여주는 도면이다. [0019]

The central server (100) is a remote server connected to the data collection unit (200) via a communication line. The central server (100), along with the data collection unit (200), may be integrated into or configured independently of the display device (300). The data collection unit (200) gathers panel information from the memory (16) of the display device (300) and uploads it to the central server (100); the display device (300) can be implemented as an organic light-emitting display, but this is not a limitation. The technical concept of the present invention allows for an organic display device (300) that may include the memory (16), a compensation unit (17), and a degradation information extraction unit (18), but this is not restrictive. In an embodiment of this invention's degradation compensation system for a display device, panel identification information and degradation -7- data reference 2 concerning the display device (300) involve memory (16), compensation unit (17), and degradation information extraction display panel (10) where multiple data lines (14) and gate lines (15) intersect and pixels (PXL) appear in a matrix; referring to diagram 4, switch TFT (ST) is turned on/off according to the gate signal (SCAN) between the data line (14) and first node (N1); moreover, referring to diagram 2, the panel driving units (12, 13) write input video data (DATA) to the pixels (PXL) of the display panel (10). Diagram 2 also shows the source driver (12) receiving corrective video data per frame from the timing controller (11). The compensation operation of the present invention, based on data counting techniques, extracts OLED degradation information, affecting each pixel (PXL). A multiplexer (not shown) may also be arranged between the data lines (14) of the source driver (12) and display panel (10). The timing controller (11) provides input video data (DATA) to the compensation unit (17) and receives corrected image data timing control signals (DDC) driven by source start pulse and source sampling clock signals. As shown in diagram 5, the data collection unit (200) may be implemented with analysis software utilized by A/S (After Service) personnel. Additionally, diagram 6 indicates that the data collection unit (200) may be implemented with an onboard OS (Operating System) within the display device (300). The central server (100) updates the relational expression based on collected degradation information using a process condition verification unit (100A) and database. The process condition verification unit (100A) determines under which conditions the panel information, identified by the panel ID received from data collection unit (200), is stored. Once the process conditions are verified, the database update unit (100B) inputs panel information from the data collection unit (200) to conduct regression analysis. Following updates of the degradation information pertinent to those process conditions, the regression analysis performance unit (100C) utilizes the resultant big data (graph information) to update the existing relation in the relation update unit (100D). The relation selection unit (100E) selects a relational expression matching the process conditions of the display panel (10). Using the selected relational expression, the compensation unit (17) conducts degradation compensation with the operational unit (171), compensation LUT (172), and data compensation. The operational unit (171) applies the accumulated stress value from memory (16) to the relational expression received from the central server (100), and the data compensation unit (173) multiplies the compensation gain to the input video data (DATA) to generate corrected video data (CDATA). 100: Central Server 200: Data Collection Unit Figure 1 illustrates the degradation compensation system for a display device according to an embodiment of the present invention. [0019]

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센싱 트랜지스터(ST)는 제1B스캔라인(GL1b)에 게이트전극이 연결되고 제1센싱라인(VREF1)에 제1전극이 연결되고 센싱 및 전압 충전부(SEN & PRE)는 제1센싱라인(VREF1)을 통해 서브 픽셀에 포함된 소자의 특성을 센싱할 수 있 센싱용 스위치부(SASW)는 센싱개시신호라인(SIO)에 게이트전극이 연결되고 제1센싱라인(VREF1)에 제1전극이 연 초기화전압 출력용 스위치부(SPSW)는 초기화전압원(VPRES)에 의해 생성된 초기화전압을 제1센싱라인(VREF1)을 공개특허 10-2020-0076194 구동전압 출력용 스위치부(RPSW)는 구동전압원(VPRER)에 의해 생성된 구동전압을 제1센싱라인(VREF1)을 통해 출 제1 내지 제N초기화전압 출력용 스위치부(SPSW1 ~ SPSWn)는 제1 내지 제N센싱라인(VREF1 ~ VREFn)에 대응하여 제1 내지 제N구동전압 출력용 스위치부(RPSW1 ~ RPSWn)는 제1 내지 제N센싱라인(VREF1 ~ VREFn)에 대응하여 각 제1 내지 제N센싱용 스위치부(SASW1 ~ SASWn)는 제1 내지 제N센싱라인(VREF1 ~ VREFn)과 제1 내지 제N센싱 및 초기화전압 출력용 스위치부(SPSW)는 초기화전압원(VPRES)에 의해 생성된 초기화전압을 제1센싱라인(VREF1)을 구동전압 출력용 스위치부(RPSW)는 구동전압원(VPRER)에 의해 생성된 구동전압을 제1센싱라인(VREF1)을 통해 출 노이즈개선용 스위치부(NPSW)는 가변전압원(VPREN)에 의해 생성된 가변전압을 제1센싱라인(VREF1)을 통해 출력 다른 실시예는 제1센싱라인(VREF1) 상에 노이즈가 발생한 것으로 감지될 경우에만 노이즈개선용 스위치부(NPS도 9는 본 발명의 실시예에 따른 유기전계발광표시장치의 센싱 및 전압 충전부를 나타낸 도면.

A sensing transistor (ST) is configured with its gate electrode connected to the first B scan line (GL1b) and its first electrode connected to the first sensing line (VREF1), wherein the sensing and voltage charging unit (SEN & PRE) is capable of sensing the characteristics of elements contained in a sub-pixel via the first sensing line (VREF1). The sensing switch unit (SASW) has its gate electrode connected to the sensing initiation signal line (SIO) and its first electrode connected to the first sensing line (VREF1). The initialization voltage output switch unit (SPSW) is responsible for outputting the initialization voltage generated by the initialization voltage source (VPRES) to the first sensing line (VREF1). The driving voltage output switch unit (RPSW) outputs the driving voltage generated by the driving voltage source (VPRER) through the first sensing line (VREF1). Switch units for outputting initialization voltages from the first to the N-th (SPSW1 ~ SPSWn) are adapted to correspond to the first to N-th sensing lines (VREF1 ~ VREFn) respectively, and switch units for outputting driving voltages from the first to the N-th (RPSW1 ~ RPSWn) are adapted to correspond to the first to the N-th sensing lines (VREF1 ~ VREFn) respectively. Each sensing switch unit from the first to the N-th (SASW1 ~ SASWn) corresponds to the first through the N-th sensing lines (VREF1 ~ VREFn), and the first through N-th sensing and initialization voltage output switch units (SPSW) output the initialization voltage generated by the initialization voltage source (VPRES) to the first sensing line (VREF1). The driving voltage output switch unit (RPSW) outputs the driving voltage generated by the driving voltage source (VPRER) through the first sensing line (VREF1). The noise improvement switch unit (NPSW) outputs a variable voltage generated by the variable voltage source (VPREN) through the first sensing line (VREF1). Another embodiment indicates that the noise improvement switch unit (NPS) would only output if noise is detected on the first sensing line (VREF1). Figure 9 illustrates the sensing and voltage charging section of an organic light-emitting diode display device in accordance with an embodiment of the present invention.

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본 발명의 일 실시예들에 따른 유기 발광 표시 장치는 복수의 서브-화소(SPX)들을 포함한다. 복수의 서브-화소 도 1을 참조하면, 각 서브-화소(SPX)는 스위칭 박막 트랜지스터(T1), 구동 박막 트랜지스터(T2), 스토리지 커패 서브-화소(SPX)에 포함된 4개의 박막 트랜지스터는 각각 액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 스위칭 박막 트랜지스터(T1)는 데이터 배선과 연결된 드레인 전극, 제1 노드(N1)에 연결된 소스 전극 및 게이트 구동 박막 트랜지스터(T2)는 고전위 배선(즉, Vdd배선)과 연결된 드레인 전극, 유기 발광 소자(OLED)의 애노드 스토리지 커패시터(Cst)는 제1 노드(N1)와 연결된 일 전극 및 구동 박막 트랜지스터(T2)의 소스 전극에 연결된 센싱 박막 트랜지스터(T3)는 구동 박막 트랜지스터(T2)의 소스 전극과 연결된 드레인 전극, 래퍼런스 배선과 연 보조 박막 트랜지스터(T4)는 유기 발광 소자(OLED)의 캐소드와 전기적으로 연결된 드레인 전극, 래퍼런스 배선 도 2는 도 1의 서브-화소의 개략적인 평면도이다. 도 3은 도 2의 IIIa-IIIa' 및 IIIb-IIIb'에 대한 개략적인 단 Vdd배선(VDL)은 구동 박막 트랜지스터(T2)와 전기적으로 연결되며, 제1 전원 공급 패드부와 전기적으로 연결된 래퍼런스 배선(RL)은 센싱 박막 트랜지스터(T3) 및 보조 박막 트랜지스터(T4)와 전기적으로 연결된다. 예를 들 래퍼런스 배선(RL)은 센싱 구간(sensing time)에 구동 박막 트랜지스터(T2)의 문턱 전압을 센싱하기 위한 배선 또한, 래퍼런스 배선(RL)은 발광 구간(emission time) 동안 Vss전압을 보조 박막 트랜지스터(T4)로 전달하기 위 센싱 게이트 배선(SGL)은 센싱 박막 트랜지스터(T3)의 게이트 전극과 전기적으로 연결되며, 센싱 박막 트랜지스 도 3을 참조하면, 기판(110) 상에 구동 박막 트랜지스터(T2) 및 보조 박막 트랜지스터(T4)가 배치된다. 구동 박 구체적으로, 기판(110) 상에는 버퍼층(381)이 배치되고, 버퍼층(381) 상에 구동 박막 트랜지스터(T2)의 액티브 -11-구동 박막 트랜지스터(T2)의 액티브층(331) 및 보조 박막 트랜지스터(T4)의 액티브층(341) 상에 제1 게이트 절 도 3을 참조하면, 구동 박막 트랜지스터(T2)의 게이트 전극(332) 및 보조 박막 트랜지스터(T4)의 게이트 전극 구동 박막 트랜지스터(T2) 및 보조 박막 트랜지스터(T4)를 덮도록 평탄화층(384)이 배치된다 평탄화층(384)은 유기 발광 소자(OLED)의 애노드(351)는 평탄화층(384) 상에 배치되고, 평탄화층(384)의 컨택홀을 통해 구동 박 애노드(351)의 주변을 둘러싸도록 뱅크층(385)이 배치된다. 뱅크층(385)은 각 서브-화소(SPX)의 발광 영역을 서 애노드(351) 및 뱅크층(385) 상에 유기 발광층(352)이 배치된다. 유기 발광층(352)은 복수의 서브-화소(SPX)의 본 발명의 일 실시예에 따른 유기 발광 표시 장치는 유기 발광 소자(OLED)의 캐소드(353)와 전기적으로 연결된 계산된 구동 박막 트랜지스터(T2)의 문턱 전압은 래퍼런스 배선과 전기적으로 연결된 보상부에 저장되고, 보상 한편, 도 4에 도시된 바와 같이, 발광 구간(te) 동안 하이 레벨(H)을 갖는 보조 게이트 전압(Vag)이 보조 게이 도 6은 본 발명의 일 실시예에 따른 유기 발괄 표시 장치의 Vss 라이징 현상이 감소되는 효과를 설명하기 위한 도 7을 참조하면, 센싱 박막 트랜지스터(T3)와 보조 박막 트랜지스터(T4)는 서로 다른 형식의 박막 트랜지스터 센싱 박막 트랜지스터(T3)의 게이트 전극과 보조 박막 트랜지스터(T4)의 게이트 전극은 서로 전기적으로 연결되 도 8은 도 7의 서브-화소의 개략적인 평면도이다. 도 9는 도 8의 IXa-IXa' 및 IXb-IXb'에 대한 개략적인 단면도 도 8을 참조하면, 센싱 박막 트랜지스터(T3)의 게이트 전극과 보조 박막 트랜지스터(T4)의 게이트 전극은 공통 센싱 박막 트랜지스터(T3)의 소스 전극 및 보조 박막 트랜지스터(T4)의 드레인 전극은 래퍼런스 배선(RL)과 전 도 9를 참조하면, 센싱 박막 트랜지스터(T3)와 보조 박막 트랜지스터(T4)는 서로 상이한 평면 상에 배치된다. 보조 박막 트랜지스터(T4)의 소스 전극(943) 및 드레인 전극(944)은 센싱 박막 트랜지스터(T3)의 액티브층(99 센싱 박막 트랜지스터(T3)의 액티브층(991) 상에 제2 게이트 절연층(986)이 배치되고, 제2 게이트 절연층(986) 도 11을 참조하면, 유기 발광 표시 장치(1100)는 기판(110) 상에 배치된 복수의 서브-화소(SPX)들, 데이터 구동 데이터 구동부(1121)는 데이터 배선을 통해 복수의 서브-화소(SPX)들 각각에 데이터 전압을 인가한다. 데이터 게이트 구동부(1122)는 게이트 배선을 통해 복수의 서브-화소(SPX)들 각각에 게이트 전압을 인가한다. 예를 들 도 12를 참조하면, 제1 서브-화소(SPX1)는 애노드(1251)와 전기적으로 분리된 아일랜드 보조 전극(1260)을 포함 한편, 제1 서브-화소(SPX1)의 아일랜드 보조 전극(1260)은 컨택 영역(CA)에서 제1 서브-화소(SPX1)의 캐소드와 도 13을 참조하면, 센싱 박막 트랜지스터(T3) 및 보조 박막 트랜지스터(T4)는 서로 상이한 형태의 박막 트랜지 또한, 센싱 박막 트랜지스터(T3)는 래퍼런스 배선과 전기적으로 연결되고, 보조 박막 트랜지스터(T4)는 하부 보 래퍼런스 배선(RL)은 센싱 박막 트랜지스터(T3)의 소스 전극과 전기적으로 연결된다. 예를 들어, 래퍼런스 배선 센싱 박막 트랜지스터(T3)의 드레인 전극은 구동 박막 트랜지스터(T2)의 소스 전극 및 유기 발광 소자의 애노드 따라서, 도 14 및 도 15에 도시된 바와 같이, 래퍼런스 배선(RL)에 인가된 전압은 센싱 박막 트랜지스터(T3)를 본 발명의 또 다른 실시예에 따른 유기 발광 표시 장치는 유기 발광 소자(OLED)의 캐소드(1253)와 전기적으로 또한, 본 발명의 또 다른 실시예에 따른 유기 발광 표시 장치는 Vss전압을 전달하는 하부 보조 배선(VSL)과 전 정상적인 유기 발광 소자(OLED)의 경우, 애노드로 유입된 캐소드 센싱 전류(Ids)는 유기 발광층을 거쳐 캐소드 그러나, 유기 발광 소자(OLED)가 열화됨으로써 유기 발광 소자(OLED)에 불량이 발생된 경우, 유기 발광 소자 상술한 바와 같이, 유기 발광 소자(OLED)에 불량이 발생된 경우, 애노드와 캐소드 사이에 누설 전류가 발생되면 SPX: 서브-화소도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치에 구비된 서브-화소를 설명하기 위한 회로도이다. [0034]

An organic light-emitting display device according to an embodiment of the present invention includes a plurality of sub-pixels (SPX). Referring to FIG. 1 of the plurality of sub-pixels, each sub-pixel (SPX) includes a switching thin-film transistor (T1), a driving thin-film transistor (T2), a storage capacitor, and four thin-film transistors contained therein, each comprising an active layer, a gate electrode, a source electrode, and a drain electrode. The switching thin-film transistor (T1) has a drain electrode connected to a data line, a source electrode connected to a first node (N1), and a gate; the driving thin-film transistor (T2) has a drain electrode connected to a high-potential line (i.e., Vdd line) and an anode of an organic light-emitting device (OLED). The storage capacitor (Cst) is connected to one electrode and to the source electrode of the driving thin-film transistor (T2). The sensing thin-film transistor (T3) has a drain electrode connected to the source electrode of the driving thin-film transistor (T2) and is connected to a reference line. The auxiliary thin-film transistor (T4) has a drain electrode electrically connected to the cathode of the organic light-emitting device (OLED) and the reference line. FIG. 2 presents a schematic plan view of the sub-pixel in FIG. 1. FIG. 3 shows a schematic cross-sectional view for the IIIa-IIIa' and IIIb-IIIb' sections of FIG. 2. The Vdd line (VDL) is electrically connected to the driving thin-film transistor (T2), and the reference line (RL), electrically connected to the sensing thin-film transistor (T3) and the auxiliary thin-film transistor (T4), for example, is used for sensing the threshold voltage of the driving thin-film transistor (T2) during the sensing time, while during emission time, the reference line (RL) delivers the Vss voltage to the auxiliary thin-film transistor (T4). The sensing gate line (SGL) is electrically connected to the gate electrode of the sensing thin-film transistor (T3), and referring to FIG. 3, the driving thin-film transistor (T2) and the auxiliary thin-film transistor (T4) are disposed on the substrate (110). Specifically, on the substrate (110), a buffer layer (381) is disposed, and the active layer of the driving thin-film transistor (T2) is on the buffer layer (381). On the active layer (331) of the driving thin-film transistor (T2) and the active layer (341) of the auxiliary thin-film transistor (T4), a first gate insulation layer is disposed, as shown in FIG. 3. A planarization layer (384) is disposed to cover the driving thin-film transistor (T2) and the auxiliary thin-film transistor (T4). The anode (351) of the organic light-emitting device (OLED) is arranged on the planarization layer (384), and through the contact hole of the planarization layer (384), the driving thin-film transistor is arranged in such a way that a bank layer (385) is provided to surround the periphery of the anode (351). The bank layer (385) defines the emission area of each sub-pixel (SPX), and an organic emission layer (352) is disposed on the anode (351) and the bank layer (385). The organic emission layer (352) constitutes part of the plurality of sub-pixels (SPX). The organic light-emitting display device according to an exemplary embodiment of the present invention further includes a compensation component storing the threshold voltage of the driving thin-film transistor (T2), connected electrically to the cathode (353) of the organic light-emitting device (OLED) and the reference line. Meanwhile, as shown in FIG. 4, during the emission period (te), a high level (H) auxiliary gate voltage (Vag) is applied to the auxiliary gate. FIG. 6 describes the effect of reducing the Vss rising phenomenon in the organic light-emitting display device according to an embodiment of the present invention. Referring to FIG. 7, the sensing thin-film transistor (T3) and the auxiliary thin-film transistor (T4) are different types of thin-film transistors; the gate electrode of the sensing thin-film transistor (T3) and the gate electrode of the auxiliary thin-film transistor (T4) are electrically connected to each other. FIG. 8 shows a schematic plan view of the sub-pixel in FIG. 7. FIG. 9 shows a schematic cross-sectional view for the IXa-IXa' and IXb-IXb' sections of FIG. 8. Referring to FIG. 8, the gate electrode of the sensing thin-film transistor (T3) and the gate electrode of the auxiliary thin-film transistor (T4) are commonly connected. The source electrode of the sensing thin-film transistor (T3) and the drain electrode of the auxiliary thin-film transistor (T4) are electrically connected to the reference line (RL). Referring to FIG. 9, the sensing thin-film transistor (T3) and the auxiliary thin-film transistor (T4) are arranged on different planes. The source electrode (943) and drain electrode (944) of the auxiliary thin-film transistor (T4) are disposed on the active layer (991) of the sensing thin-film transistor (T3). A second gate insulating layer (986) is disposed on the active layer (991) of the sensing thin-film transistor (T3), and referring to FIG. 11, the organic light-emitting display device (1100) comprises a plurality of sub-pixels (SPX) disposed on the substrate (110), wherein the data drive unit (1121) applies data voltage to each of the sub-pixels (SPX) via the data line. The gate drive unit (1122) applies gate voltage to each of the sub-pixels (SPX) via the gate line. For example, referring to FIG. 12, the first sub-pixel (SPX1) includes an island auxiliary electrode (1260) electrically separated from the anode (1251). Meanwhile, the island auxiliary electrode (1260) of the first sub-pixel (SPX1) is connected at the contact area (CA) with the cathode of the first sub-pixel (SPX1). Referring to FIG. 13, the sensing thin-film transistor (T3) and the auxiliary thin-film transistor (T4) are of different types of thin-film transistors. Additionally, the sensing thin-film transistor (T3) is electrically connected to the reference line, and the auxiliary thin-film transistor (T4) is connected to the lower auxiliary wiring. The reference line (RL) is electrically connected to the source electrode of the sensing thin-film transistor (T3). For instance, the drain electrode of the sensing thin-film transistor (T3) is connected to the source electrode of the driving thin-film transistor (T2) and the anode of the organic light-emitting device. As depicted in FIGs. 14 and 15, the voltage applied to the reference line (RL) is used to address the sensing thin-film transistor (T3). Another embodiment of the organic light-emitting display device includes the cathode (1253) of the organic light-emitting device (OLED) electrically connected, and this variant also includes an additional lower auxiliary wiring (VSL) for transmitting the Vss voltage. In the case of a normal organic light-emitting device (OLED), the cathode sensing current (Ids) that enters the anode traverses the organic emission layer to the cathode; however, when the organic light-emitting device (OLED) deteriorates and a fault occurs, a leakage current may arise between the anode and the cathode. As previously described, in the event of a fault in the organic light-emitting device (OLED), leakage current occurs between the anode and the cathode when such a condition arises. SPX: Sub-pixel FIG. 1 illustrates a circuit diagram for explaining a sub-pixel arranged in the organic light-emitting display device according to an embodiment of the present invention. [0034]

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