docz1105/ComBack_Plus_Plus · Datasets at Hugging Face

Compiler_Type stringclasses 2 values	Target stringclasses 176 values	Programming Language stringclasses 3 values	Task stringclasses 4 values	Target_Type stringclasses 7 values	Idx int64 0 636k	Ground_Truth sequencelengths 0 2.32k	Input sequencelengths 1 1.02k
LLVM	Hexagon	TD	next_suggestion	DSP	615,600	[ "}" ]	[ "def", "A2_satub", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ")", ",", "(", "ins", "IntRegs", ":", "$", "Rs32", ")", ",", "<STR_LIT>", ",", "tc_0ae0825c", ",", "TypeS_2op", ">", ",", "Enc_5e2823", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "USR_OVF", "]", ";" ]
LLVM	AArch64	TD	stmt_completion	CPU	615,601	[ "(", "REV64v8i16", "FPR128", ":", "$", "src", ")", ",", "(", "i32", "<NUM_LIT>", ")", ")", ")", ">", ";" ]	[ "def", ":", "Pat", "<", "(", "f128", "(", "bitconvert", "(", "v8i16", "FPR128", ":", "$", "src", ")", ")", ")", ",", "(", "f128", "(", "EXTv16i8", "(", "REV64v8i16", "FPR128", ":", "$", "src", ")", "," ]
LLVM	WebAssembly	CPP	stmt_completion	Virtual ISA	615,602	[ "=", "<NUM_LIT>", ";" ]	[ "void", "WebAssemblyTTIImpl", "::", "getUnrollingPreferences", "(", "Loop", "", "L", ",", "ScalarEvolution", "&", "SE", ",", "TTI", "::", "UnrollingPreferences", "&", "UP", ",", "OptimizationRemarkEmitter", "", "ORE", ")", "const", "{", "for", "(", "BasicBlock", "", "BB", ":", "L", "->", "blocks", "(", ")", ")", "for", "(", "Instruction", "&", "I", ":", "", "BB", ")", "if", "(", "isa", "<", "CallInst", ">", "(", "I", ")", "\|\|", "isa", "<", "InvokeInst", ">", "(", "I", ")", ")", "if", "(", "const", "Function", "*", "F", "=", "cast", "<", "CallBase", ">", "(", "I", ")", ".", "getCalledFunction", "(", ")", ")", "if", "(", "isLoweredToCall", "(", "F", ")", ")", "return", ";", "UP", ".", "Partial", "=", "UP", ".", "Runtime", "=", "UP", ".", "UpperBound", "=", "true", ";", "UP", ".", "PartialThreshold", "=", "<NUM_LIT>", ";", "UP", ".", "OptSizeThreshold", "=", "<NUM_LIT>", ";", "UP", ".", "PartialOptSizeThreshold", "=", "<NUM_LIT>", ";", "UP", ".", "BEInsns" ]
GCC	rs6000	MD	stmt_completion	CPU	615,603	[ ")" ]	[ "(", "define_cpu_unit", "<STR_LIT>", "<STR_LIT>" ]
LLVM	ARM	CPP	stmt_completion	CPU	615,604	[ "<STR_LIT>", "Invalid kind!", "<STR_LIT>", ")", ";" ]	[ "const", "static", "MCFixupKindInfo", "Infos", "[", "ARM", "::", "NumTargetFixupKinds", "]", "=", "{", "{", "<STR_LIT>", "fixup_arm_ldst_pcrel_12", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_t2_ldst_pcrel_12", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "\|", "MCFixupKindInfo", "::", "FKF_IsAlignedDownTo32Bits", "}", ",", "{", "<STR_LIT>", "fixup_arm_pcrel_10_unscaled", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_arm_pcrel_10", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_t2_pcrel_10", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "\|", "MCFixupKindInfo", "::", "FKF_IsAlignedDownTo32Bits", "}", ",", "{", "<STR_LIT>", "fixup_thumb_adr_pcrel_10", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "\|", "MCFixupKindInfo", "::", "FKF_IsAlignedDownTo32Bits", "}", ",", "{", "<STR_LIT>", "fixup_arm_adr_pcrel_12", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_t2_adr_pcrel_12", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "\|", "MCFixupKindInfo", "::", "FKF_IsAlignedDownTo32Bits", "}", ",", "{", "<STR_LIT>", "fixup_arm_condbranch", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_arm_uncondbranch", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_t2_condbranch", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_t2_uncondbranch", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_arm_thumb_br", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_arm_uncondbl", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_arm_condbl", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_arm_blx", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_arm_thumb_bl", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_arm_thumb_blx", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_arm_thumb_cb", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_arm_thumb_cp", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "\|", "MCFixupKindInfo", "::", "FKF_IsAlignedDownTo32Bits", "}", ",", "{", "<STR_LIT>", "fixup_arm_thumb_bcc", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_arm_movt_hi16", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ",", "{", "<STR_LIT>", "fixup_arm_movw_lo16", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ",", "{", "<STR_LIT>", "fixup_t2_movt_hi16", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ",", "{", "<STR_LIT>", "fixup_t2_movw_lo16", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ",", "{", "<STR_LIT>", "fixup_arm_movt_hi16_pcrel", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_arm_movw_lo16_pcrel", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_t2_movt_hi16_pcrel", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_t2_movw_lo16_pcrel", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "}", ";", "if", "(", "Kind", "<", "FirstTargetFixupKind", ")", "return", "MCAsmBackend", "::", "getFixupKindInfo", "(", "Kind", ")", ";", "assert", "(", "unsigned", "(", "Kind", "-", "FirstTargetFixupKind", ")", "<", "getNumFixupKinds", "(", ")", "&&" ]
LLVM	TPC	TD	next_suggestion	Virtual ISA	615,605	[ "bits", "<", "<NUM_LIT>", ">", "pred", ";" ]	[ "class", "SpuInst_MovToHWRegG", "<", "bits", "<", "<NUM_LIT>", ">", "opc", ",", "RegisterClass", "Rsrc", ",", "string", "asmstr", ">", ":", "ScalarInstBase", "<", "opc", ",", "asmstr", ">", "{", "let", "OutOperandList", "=", "(", "outs", ")", ";", "let", "InOperandList", "=", "(", "ins", "i8imm", ":", "$", "reg", ",", "SwitchSet", ":", "$", "sw", ",", "Rsrc", ":", "$", "src", ",", "SPred", ":", "$", "pred", ")", ";", "let", "Itinerary", "=", "IIC_ScalarOp", ";", "let", "isAsmParserOnly", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "reg", ";", "bits", "<", "<NUM_LIT>", ">", "src", ";", "bits", "<", "<NUM_LIT>", ">", "sw", ";" ]
GCC	bfin	CPP	program_repair	DSP	615,606	[ "<FIXS>", "set_decl_section_name", "(", "decl", ",", "<STR_LIT>", ".l1.text", "<STR_LIT>", ")", ";", "<FIXE>" ]	[ "*", "no_add_attrs", "=", "true", ";", "}", "else", "<BUGS>", "set_decl_section_name", "(", "decl", ",", "build_string", "(", "<NUM_LIT>", ",", "<STR_LIT>", ".l1.text", "<STR_LIT>", ")", ")", ";", "<BUGE>", "return", "NULL_TREE", ";", "}" ]
GCC	arm	CPP	stmt_completion	CPU	615,607	[ "b", ",", "_", "_", "p", ")", ";" ]	[ "return", "_", "_", "builtin_mve_vaddq_m_n_sv4si", "(", "_", "_", "arm_vuninitializedq_s32", "(", ")", ",", "_", "_", "a", ",", "_", "_" ]
LLVM	Hexagon	TD	next_suggestion	DSP	615,608	[ "let", "opExtendable", "=", "<NUM_LIT>", ";" ]	[ "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "addrMode", "=", "BaseImmOffset", ";", "let", "accessSize", "=", "HalfWordAccess", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "mayLoad", "=", "<NUM_LIT>", ";", "let", "CextOpcode", "=", "<STR_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";" ]
LLVM	Alpha	TD	next_suggestion	MPU	615,609	[ "}" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Ra", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rb", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Function", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rc", ";" ]
LLVM	Sparc	TD	stmt_completion	CPU	615,610	[ "SDTSPtlsld", ">", ";" ]	[ "def", "tlsld", ":", "SDNode", "<", "<STR_LIT>", "," ]
GCC	arm	CPP	next_suggestion	CPU	615,611	[ "}" ]	[ "_", "_", "rv", ".", "_", "_", "o", "=", "_", "_", "builtin_neon_vld1_x2v4bf", "(", "(", "const", "_", "_", "builtin_neon_bf", "*", ")", "_", "_", "ptr", ")", ";", "return", "_", "_", "rv", ".", "_", "_", "i", ";" ]
LLVM	ARM64	TD	next_suggestion	CPU	615,612	[ "let", "ParserMatchClass", "=", "Imm1_16Operand", ";" ]	[ "def", "vecshiftR32Narrow", ":", "Operand", "<", "i32", ">", ",", "ImmLeaf", "<", "i32", ",", "[", "{", "return", "(", "(", "(", "uint32_t", ")", "Imm", ")", ">", "<NUM_LIT>", ")", "&", "&", "(", "(", "(", "uint32_t", ")", "Imm", ")", "<", "<NUM_LIT>", ")", ";", "}", "]", ">", "{", "let", "EncoderMethod", "=", "<STR_LIT>", ";", "let", "DecoderMethod", "=", "<STR_LIT>", ";" ]
LLVM	X86	TD	stmt_completion	CPU	615,613	[ "dst", ")", ">", ",", "Requires", "<", "[", "SmallCode", "]", ">", ";" ]	[ "def", ":", "Pat", "<", "(", "i64", "(", "X86Wrapper", "tjumptable", ":", "$", "dst", ")", ")", ",", "(", "MOV64ri64i32", "tjumptable", ":", "$" ]
GCC	arm	CPP	code_generation	CPU	615,614	[ "int", "load_multiple_sequence", "(", "rtx", "", "operands", ",", "int", "nops", ",", "int", "", "regs", ",", "int", "", "base", ",", "HOST_WIDE_INT", "", "load_offset", ")", "{", "int", "unsorted_regs", "[", "<NUM_LIT>", "]", ";", "HOST_WIDE_INT", "unsorted_offsets", "[", "<NUM_LIT>", "]", ";", "int", "or", "der", "[", "<NUM_LIT>", "]", ";", "int", "base_reg", "=", "-", "<NUM_LIT>", ";", "int", "i", ";", "gcc_assert", "(", "nops", ">=", "<NUM_LIT>", "&&", "nops", "<=", "<NUM_LIT>", ")", ";", "for", "(", "i", "=", "<NUM_LIT>", ";", "i", "<", "nops", ";", "i", "++", ")", "{", "rtx", "reg", ";", "rtx", "offset", ";", "if", "(", "GET_CODE", "(", "operands", "[", "nops", "+", "i", "]", ")", "==", "SUBREG", ")", "operands", "[", "nops", "+", "i", "]", "=", "alter_subreg", "(", "operands", "+", "(", "nops", "+", "i", ")", ")", ";", "gcc_assert", "(", "GET_CODE", "(", "operands", "[", "nops", "+", "i", "]", ")", "==", "MEM", ")", ";", "if", "(", "MEM_VOLATILE_P", "(", "operands", "[", "nops", "+", "i", "]", ")", ")", "return", "<NUM_LIT>", ";", "offset", "=", "const0_rtx", ";", "if", "(", "(", "GET_CODE", "(", "reg", "=", "XEXP", "(", "operands", "[", "nops", "+", "i", "]", ",", "<NUM_LIT>", ")", ")", "==", "REG", "\|\|", "(", "GET_CODE", "(", "reg", ")", "==", "SUBREG", "&&", "GET_CODE", "(", "reg", "=", "SUBREG_REG", "(", "reg", ")", ")", "==", "REG", ")", ")", "\|\|", "(", "GET_CODE", "(", "XEXP", "(", "operands", "[", "nops", "+", "i", "]", ",", "<NUM_LIT>", ")", ")", "==", "PLUS", "&&", "(", "(", "GET_CODE", "(", "reg", "=", "XEXP", "(", "XEXP", "(", "operands", "[", "nops", "+", "i", "]", ",", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ")", ")", "==", "REG", ")", "\|\|", "(", "GET_CODE", "(", "reg", ")", "==", "SUBREG", "&&", "GET_CODE", "(", "reg", "=", "SUBREG_REG", "(", "reg", ")", ")", "==", "REG", ")", ")", "&&", "(", "GET_CODE", "(", "offset", "=", "XEXP", "(", "XEXP", "(", "operands", "[", "nops", "+", "i", "]", ",", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ")", ")", "==", "CONST_INT", ")", ")", ")", "{", "if", "(", "i", "==", "<NUM_LIT>", ")", "{", "base_reg", "=", "REGNO", "(", "reg", ")", ";", "unsorted_regs", "[", "<NUM_LIT>", "]", "=", "(", "GET_CODE", "(", "operands", "[", "i", "]", ")", "==", "REG", "?", "REGNO", "(", "operands", "[", "i", "]", ")", ":", "REGNO", "(", "SUBREG_REG", "(", "operands", "[", "i", "]", ")", ")", ")", ";", "or", "der", "[", "<NUM_LIT>", "]", "=", "<NUM_LIT>", ";", "}", "else", "{", "if", "(", "base_reg", "!=", "(", "int", ")", "REGNO", "(", "reg", ")", ")", "return", "<NUM_LIT>", ";", "unsorted_regs", "[", "i", "]", "=", "(", "GET_CODE", "(", "operands", "[", "i", "]", ")", "==", "REG", "?", "REGNO", "(", "operands", "[", "i", "]", ")", ":", "REGNO", "(", "SUBREG_REG", "(", "operands", "[", "i", "]", ")", ")", ")", ";", "if", "(", "unsorted_regs", "[", "i", "]", "<", "unsorted_regs", "[", "or", "der", "[", "<NUM_LIT>", "]", "]", ")", "or", "der", "[", "<NUM_LIT>", "]", "=", "i", ";", "}", "if", "(", "unsorted_regs", "[", "i", "]", "<", "<NUM_LIT>", "\|\|", "unsorted_regs", "[", "i", "]", ">", "<NUM_LIT>", "\|\|", "(", "i", "!=", "nops", "-", "<NUM_LIT>", "&&", "unsorted_regs", "[", "i", "]", "==", "base_reg", ")", ")", "return", "<NUM_LIT>", ";", "unsorted_offsets", "[", "i", "]", "=", "INTVAL", "(", "offset", ")", ";", "}", "else", "return", "<NUM_LIT>", ";", "}", "for", "(", "i", "=", "<NUM_LIT>", ";", "i", "<", "nops", ";", "i", "++", ")", "{", "int", "j", ";", "or", "der", "[", "i", "]", "=", "or", "der", "[", "i", "-", "<NUM_LIT>", "]", ";", "for", "(", "j", "=", "<NUM_LIT>", ";", "j", "<", "nops", ";", "j", "++", ")", "if", "(", "unsorted_regs", "[", "j", "]", ">", "unsorted_regs", "[", "or", "der", "[", "i", "-", "<NUM_LIT>", "]", "]", "&&", "(", "or", "der", "[", "i", "]", "==", "or", "der", "[", "i", "-", "<NUM_LIT>", "]", "\|\|", "unsorted_regs", "[", "j", "]", "<", "unsorted_regs", "[", "or", "der", "[", "i", "]", "]", ")", ")", "or", "der", "[", "i", "]", "=", "j", ";", "if", "(", "or", "der", "[", "i", "]", "==", "or", "der", "[", "i", "-", "<NUM_LIT>", "]", ")", "return", "<NUM_LIT>", ";", "if", "(", "unsorted_offsets", "[", "or", "der", "[", "i", "]", "]", "!=", "unsorted_offsets", "[", "or", "der", "[", "i", "-", "<NUM_LIT>", "]", "]", "+", "<NUM_LIT>", ")", "return", "<NUM_LIT>", ";", "}", "if", "(", "base", ")", "{", "", "base", "=", "base_reg", ";", "for", "(", "i", "=", "<NUM_LIT>", ";", "i", "<", "nops", ";", "i", "++", ")", "regs", "[", "i", "]", "=", "unsorted_regs", "[", "or", "der", "[", "i", "]", "]", ";", "", "load_offset", "=", "unsorted_offsets", "[", "or", "der", "[", "<NUM_LIT>", "]", "]", ";", "}", "if", "(", "unsorted_offsets", "[", "or", "der", "[", "<NUM_LIT>", "]", "]", "==", "<NUM_LIT>", ")", "return", "<NUM_LIT>", ";", "if", "(", "unsorted_offsets", "[", "or", "der", "[", "<NUM_LIT>", "]", "]", "==", "<NUM_LIT>", ")", "return", "<NUM_LIT>", ";", "if", "(", "unsorted_offsets", "[", "or", "der", "[", "nops", "-", "<NUM_LIT>", "]", "]", "==", "<NUM_LIT>", ")", "return", "<NUM_LIT>", ";", "if", "(", "unsorted_offsets", "[", "or", "der", "[", "nops", "-", "<NUM_LIT>", "]", "]", "==", "-", "<NUM_LIT>", ")", "return", "<NUM_LIT>", ";", "if", "(", "nops", "==", "<NUM_LIT>", "&&", "arm_ld_sched", ")", "return", "<NUM_LIT>", ";", "return", "(", "const_ok_for_arm", "(", "unsorted_offsets", "[", "or", "der", "[", "<NUM_LIT>", "]", "]", ")", "\|\|", "const_ok_for_arm", "(", "-", "unsorted_offsets", "[", "or", "der", "[", "<NUM_LIT>", "]", "]", ")", ")", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ";", "}" ]	[ "Used", "to", "determine", "in", "a", "peephole", "whether", "a", "sequence", "of", "load", "instructions", "can", "be", "changed", "into", "a", "load-multiple", "instruction", ".", "NOPS", "is", "the", "number", "of", "separate", "load", "instructions", "we", "are", "examining", ".", "The", "first", "NOPS", "entries", "in", "OPERANDS", "are", "the", "destination", "registers", ",", "the", "next", "NOPS", "entries", "are", "memory", "operands", ".", "If", "this", "function", "is", "successful", ",", "", "BASE", "is", "set", "to", "the", "common", "base", "register", "of", "the", "memory", "accesses", ";", "", "LOAD_OFFSET", "is", "set", "to", "the", "first", "memory", "location", "'s", "offset", "from", "that", "base", "register", ".", "REGS", "is", "an", "array", "filled", "in", "with", "the", "destination", "register", "numbers", ".", "SAVED_ORDER", "(", "if", "nonnull", ")", ",", "is", "an", "array", "filled", "in", "with", "an", "order", "that", "maps", "insn", "numbers", "to", "an", "ascending", "order", "of", "stores", ".", "If", "CHECK_REGS", "is", "true", ",", "the", "sequence", "of", "registers", "in", "REGS", "matches", "the", "loads", "from", "ascending", "memory", "locations", ",", "and", "the", "function", "verifies", "that", "the", "register", "numbers", "are", "themselves", "ascending", ".", "If", "CHECK_REGS", "is", "false", ",", "the", "register", "numbers", "are", "stored", "in", "the", "order", "they", "are", "found", "in", "the", "operands", "." ]
LLVM	AArch64	CPP	next_suggestion	CPU	615,615	[ "I", ".", "eraseFromParent", "(", ")", ";" ]	[ "MachineInstr", "", "PrevMI", "=", "nullptr", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "e", "=", "DstSize", "/", "EltSize", "+", "<NUM_LIT>", ";", "i", "<", "e", ";", "++", "i", ")", "{", "PrevMI", "=", "&", "", "emitLaneInsert", "(", "None", ",", "DstVec", ",", "I", ".", "getOperand", "(", "i", ")", ".", "getReg", "(", ")", ",", "i", "-", "<NUM_LIT>", ",", "RB", ",", "MIRBuilder", ")", ";", "DstVec", "=", "PrevMI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "}", "if", "(", "DstSize", "<", "<NUM_LIT>", ")", "{", "const", "TargetRegisterClass", "", "RC", "=", "getMinClassForRegBank", "(", "", "RBI", ".", "getRegBank", "(", "DstVec", ",", "MRI", ",", "TRI", ")", ",", "DstSize", ")", ";", "if", "(", "!", "RC", ")", "return", "false", ";", "if", "(", "RC", "!=", "&", "<STR_LIT>", "::", "<STR_LIT>", "&&", "RC", "!=", "&", "<STR_LIT>", "::", "<STR_LIT>", ")", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Unsupported register class!\\n", "<STR_LIT>", ")", ";", "return", "false", ";", "}", "unsigned", "SubReg", "=", "<NUM_LIT>", ";", "if", "(", "!", "getSubRegForClass", "(", "RC", ",", "TRI", ",", "SubReg", ")", ")", "return", "false", ";", "if", "(", "SubReg", "!=", "<STR_LIT>", "::", "<STR_LIT>", "&&", "SubReg", "!=", "<STR_LIT>", "::", "<STR_LIT>", ")", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Unsupported destination size! (", "<STR_LIT>", "<<", "DstSize", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "return", "false", ";", "}", "Register", "Reg", "=", "MRI", ".", "createVirtualRegister", "(", "RC", ")", ";", "Register", "DstReg", "=", "I", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "MIRBuilder", ".", "buildInstr", "(", "TargetOpcode", "::", "COPY", ",", "{", "DstReg", "}", ",", "{", "}", ")", ".", "addReg", "(", "DstVec", ",", "<NUM_LIT>", ",", "SubReg", ")", ";", "MachineOperand", "&", "RegOp", "=", "I", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "RegOp", ".", "setReg", "(", "Reg", ")", ";", "RBI", ".", "constrainGenericRegister", "(", "DstReg", ",", "", "RC", ",", "MRI", ")", ";", "}", "else", "{", "assert", "(", "PrevMI", "&&", "<STR_LIT>", "PrevMI was null?", "<STR_LIT>", ")", ";", "PrevMI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "setReg", "(", "I", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ")", ";", "constrainSelectedInstRegOperands", "(", "", "PrevMI", ",", "TII", ",", "TRI", ",", "RBI", ")", ";", "}" ]
LLVM	X86	CPP	stmt_completion	CPU	615,616	[ ";" ]	[ "return", "Edges", ".", "empty", "(", ")" ]
LLVM	ARM	TD	stmt_completion	CPU	615,617	[ ",", "<NUM_LIT>", ">", ";" ]	[ "def", "MVE_VPTv16i8r", ":", "MVE_VPTt2i", "<", "<STR_LIT>" ]
GCC	mn10300	CPP	program_repair	MPU	615,618	[ "<FIXS>", "case", "E_CCmode", ":", "<FIXE>", "<FIXS>", "case", "E_CCZNCmode", ":", "<FIXE>", "<FIXS>", "case", "E_CCZNmode", ":", "<FIXE>", "<FIXS>", "case", "E_CC_FLOATmode", ":", "<FIXE>" ]	[ "{", "switch", "(", "mode", ")", "{", "<BUGS>", "case", "CCmode", ":", "<BUGE>", "return", "CC_FLAG_Z", "\|", "CC_FLAG_N", "\|", "CC_FLAG_C", "\|", "CC_FLAG_V", ";", "<BUGS>", "case", "CCZNCmode", ":", "<BUGE>", "return", "CC_FLAG_Z", "\|", "CC_FLAG_N", "\|", "CC_FLAG_C", ";", "<BUGS>", "case", "CCZNmode", ":", "<BUGE>", "return", "CC_FLAG_Z", "\|", "CC_FLAG_N", ";", "<BUGS>", "case", "CC_FLOATmode", ":", "<BUGE>", "return", "-", "<NUM_LIT>", ";", "default", ":", "gcc_unreachable", "(", ")", ";" ]
LLVM	X86	CPP	next_suggestion	CPU	615,619	[ "if", "(", "!", "MO", ".", "isReg", "(", ")", "\|\|", "MO", ".", "isDef", "(", ")", "\|\|", "MO", ".", "getReg", "(", ")", "!=", "AM", ".", "IndexReg", ")", "continue", ";" ]	[ "X86AddressMode", "AM", ";", "if", "(", "!", "X86SelectAddress", "(", "Ptr", ",", "AM", ")", ")", "return", "false", ";", "const", "X86InstrInfo", "&", "XII", "=", "(", "const", "X86InstrInfo", "&", ")", "TII", ";", "unsigned", "Size", "=", "DL", ".", "getTypeAllocSize", "(", "LI", "->", "getType", "(", ")", ")", ";", "unsigned", "Alignment", "=", "LI", "->", "getAlignment", "(", ")", ";", "if", "(", "Alignment", "==", "<NUM_LIT>", ")", "Alignment", "=", "DL", ".", "getABITypeAlignment", "(", "LI", "->", "getType", "(", ")", ")", ";", "SmallVector", "<", "MachineOperand", ",", "<NUM_LIT>", ">", "AddrOps", ";", "AM", ".", "getFullAddress", "(", "AddrOps", ")", ";", "MachineInstr", "", "Result", "=", "XII", ".", "foldMemoryOperandImpl", "(", "", "FuncInfo", ".", "MF", ",", "", "MI", ",", "OpNo", ",", "AddrOps", ",", "FuncInfo", ".", "InsertPt", ",", "Size", ",", "Alignment", ",", "true", ")", ";", "if", "(", "!", "Result", ")", "return", "false", ";", "unsigned", "OperandNo", "=", "<NUM_LIT>", ";", "for", "(", "MachineInstr", "::", "mop_iterator", "I", "=", "Result", "->", "operands_begin", "(", ")", ",", "E", "=", "Result", "->", "operands_end", "(", ")", ";", "I", "!=", "E", ";", "++", "I", ",", "++", "OperandNo", ")", "{", "MachineOperand", "&", "MO", "=", "", "I", ";" ]
GCC	aarch64	MD	next_suggestion	CPU	615,620	[ "}", ")" ]	[ "{", "rtx", "p", "=", "aarch64_simd_vect_par_cnst_half", "(", "<", "MODE", ">", "mode", ",", "<", "nunits", ">", ",", "true", ")", "emit_insn", "(", "gen_aarch64_sqdmlal2_laneq", "<", "mode", ">", "_internal", "(", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ",", "p", ")", ")", "DONE" ]
LLVM	X86	CPP	stmt_completion	CPU	615,621	[ ")", "<<", "ES", ";" ]	[ "if", "(", "BaseType", "==", "FrameIndexBase", ")", "dbgs", "(", ")", "<<", "<STR_LIT>", " Base.FrameIndex ", "<STR_LIT>", "<<", "Base_FrameIndex", "<<", "'", "\\n", "'", ";", "dbgs", "(", ")", "<<", "<STR_LIT>", " Scale ", "<STR_LIT>", "<<", "Scale", "<<", "'", "\\n", "'", "<<", "<STR_LIT>", "IndexReg ", "<STR_LIT>", ";", "if", "(", "IndexReg", ".", "getNode", "(", ")", ")", "IndexReg", ".", "getNode", "(", ")", "->", "dump", "(", "DAG", ")", ";", "else", "dbgs", "(", ")", "<<", "<STR_LIT>", "nul\\n", "<STR_LIT>", ";", "dbgs", "(", ")", "<<", "<STR_LIT>", " Disp ", "<STR_LIT>", "<<", "Disp", "<<", "'", "\\n", "'", "<<", "<STR_LIT>", "GV ", "<STR_LIT>", ";", "if", "(", "GV", ")", "GV", "->", "dump", "(", ")", ";", "else", "dbgs", "(", ")", "<<", "<STR_LIT>", "nul", "<STR_LIT>", ";", "dbgs", "(", ")", "<<", "<STR_LIT>", " CP ", "<STR_LIT>", ";", "if", "(", "CP", ")", "CP", "->", "dump", "(", ")", ";", "else", "dbgs", "(", ")", "<<", "<STR_LIT>", "nul", "<STR_LIT>", ";", "dbgs", "(", ")", "<<", "'", "\\n", "'", "<<", "<STR_LIT>", "ES ", "<STR_LIT>", ";", "if", "(", "ES", ")", "dbgs", "(" ]
LLVM	X86	CPP	stmt_completion	CPU	615,622	[ "=", "EA_DISP_32", ";" ]	[ "index", "=", "indexFromSIB", "(", "insn", "->", "sib", ")", "\|", "(", "xFromREX", "(", "insn", "->", "rexPrefix", ")", "<<", "<NUM_LIT>", ")", ";", "if", "(", "index", "==", "<NUM_LIT>", ")", "{", "insn", "->", "sibIndex", "=", "SIB_INDEX_NONE", ";", "}", "else", "{", "insn", "->", "sibIndex", "=", "(", "SIBIndex", ")", "(", "insn", "->", "sibIndexBase", "+", "index", ")", ";", "}", "insn", "->", "sibScale", "=", "<NUM_LIT>", "<<", "scaleFromSIB", "(", "insn", "->", "sib", ")", ";", "base", "=", "baseFromSIB", "(", "insn", "->", "sib", ")", "\|", "(", "bFromREX", "(", "insn", "->", "rexPrefix", ")", "<<", "<NUM_LIT>", ")", ";", "switch", "(", "base", ")", "{", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "switch", "(", "modFromModRM", "(", "insn", "->", "modRM", ")", ")", "{", "case", "<NUM_LIT>", ":", "insn", "->", "eaDisplacement" ]
LLVM	ARM	CPP	stmt_completion	CPU	615,623	[ ",", "ShImmVal", ")", ")", ";" ]	[ "if", "(", "ConstantSDNode", "*", "RHS", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "N", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "{", "ShImmVal", "=", "RHS", "->", "getZExtValue", "(", ")", "&", "<NUM_LIT>", ";", "Opc", "=", "getI32Imm", "(", "<STR_LIT>", "::", "<STR_LIT>", "(", "ShOpcVal" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	615,624	[ "::", "V_ASHR_I64", ":" ]	[ "unsigned", "GCNSubtarget", "::", "getConstantBusLimit", "(", "unsigned", "Opcode", ")", "const", "{", "if", "(", "getGeneration", "(", ")", "<", "GFX10", ")", "return", "<NUM_LIT>", ";", "switch", "(", "Opcode", ")", "{", "case", "AMDGPU", "::", "V_LSHLREV_B64", ":", "case", "AMDGPU", "::", "V_LSHLREV_B64_gfx10", ":", "case", "AMDGPU", "::", "V_LSHL_B64", ":", "case", "AMDGPU", "::", "V_LSHRREV_B64", ":", "case", "AMDGPU", "::", "V_LSHRREV_B64_gfx10", ":", "case", "AMDGPU", "::", "V_LSHR_B64", ":", "case", "AMDGPU", "::", "V_ASHRREV_I64", ":", "case", "AMDGPU", "::", "V_ASHRREV_I64_gfx10", ":", "case", "AMDGPU" ]
GCC	i386	CPP	next_suggestion	CPU	615,625	[ "unsigned", "int", "n_words", "=", "GET_MODE_SIZE", "(", "mode", ")", "/", "UNITS_PER_WORD", ";" ]	[ "if", "(", "!", "TARGET_ADJUST_UNROLL", ")", "return", "nunroll", ";", "subrtx_iterator", "::", "array_type", "array", ";", "bbs", "=", "get_loop_body", "(", "loop", ")", ";", "for", "(", "i", "=", "<NUM_LIT>", ";", "i", "<", "loop", "->", "num_nodes", ";", "i", "++", ")", "FOR_BB_INSNS", "(", "bbs", "[", "i", "]", ",", "insn", ")", "if", "(", "NONDEBUG_INSN_P", "(", "insn", ")", ")", "FOR_EACH_SUBRTX", "(", "iter", ",", "array", ",", "PATTERN", "(", "insn", ")", ",", "NONCONST", ")", "if", "(", "const_rtx", "x", "=", "*", "iter", ")", "if", "(", "MEM_P", "(", "x", ")", ")", "{", "machine_mode", "mode", "=", "GET_MODE", "(", "x", ")", ";" ]
GCC	frv	MD	stmt_completion	VLIW	615,626	[ ")" ]	[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	615,627	[ "<NUM_LIT>", ":" ]	[ "if", "(", "IsLoad", "&&", "MemSize", "<", "Size", ")", "MemSize", "=", "std", "::", "max", "(", "MemSize", ",", "Align", ")", ";", "if", "(", "MemSize", "!=", "RegSize", "&&", "RegSize", "!=", "<NUM_LIT>", ")", "return", "false", ";", "if", "(", "MemSize", ">", "maxSizeForAddrSpace", "(", "ST", ",", "AS", ",", "IsLoad", ",", "Query", ".", "MMODescrs", "[", "<NUM_LIT>", "]", ".", "Ordering", "!=", "AtomicOrdering", "::", "NotAtomic", ")", ")", "return", "false", ";", "switch", "(", "MemSize", ")", "{", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "break", ";", "case", "<NUM_LIT>", ":", "if", "(", "!", "ST", ".", "hasDwordx3LoadStores", "(", ")", ")", "return", "false", ";", "break", ";", "case" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	615,628	[ "return", "st_value", "+", "Text", "->", "sh_addr", ";" ]	[ "auto", "ElfHeader", "=", "CodeObject", "->", "getELFFile", "(", ")", ".", "getHeader", "(", ")", ";", "if", "(", "ElfHeader", ".", "e_type", "==", "ELF", "::", "ET_REL", ")", "{" ]
GCC	rs6000	MD	stmt_completion	CPU	615,629	[ "<STR_LIT>", ")" ]	[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "ior", "(", "eq_attr", "<STR_LIT>" ]
LLVM	Hexagon	TD	next_suggestion	DSP	615,630	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Pu4", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "Rs32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rs32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Rt32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rt32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Pu4", ";" ]
LLVM	X86	CPP	next_suggestion	CPU	615,631	[ "SDValue", "OffsetSlot", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "dl", ",", "getPointerTy", "(", ")", ",", "StackSlot", ",", "WordOff", ")", ";" ]	[ "SDValue", "X86TargetLowering", "::", "LowerUINT_TO_FP", "(", "SDValue", "Op", ",", "SelectionDAG", "&", "DAG", ")", "const", "{", "SDValue", "N0", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "DebugLoc", "dl", "=", "Op", ".", "getDebugLoc", "(", ")", ";", "if", "(", "Op", ".", "getValueType", "(", ")", ".", "isVector", "(", ")", ")", "return", "lowerUINT_TO_FP_vec", "(", "Op", ",", "DAG", ")", ";", "if", "(", "DAG", ".", "SignBitIsZero", "(", "N0", ")", ")", "return", "DAG", ".", "getNode", "(", "ISD", "::", "SINT_TO_FP", ",", "dl", ",", "Op", ".", "getValueType", "(", ")", ",", "N0", ")", ";", "EVT", "SrcVT", "=", "N0", ".", "getValueType", "(", ")", ";", "EVT", "DstVT", "=", "Op", ".", "getValueType", "(", ")", ";", "if", "(", "SrcVT", "==", "MVT", "::", "i64", "&&", "DstVT", "==", "MVT", "::", "f64", "&&", "X86ScalarSSEf64", ")", "return", "LowerUINT_TO_FP_i64", "(", "Op", ",", "DAG", ")", ";", "if", "(", "SrcVT", "==", "MVT", "::", "i32", "&&", "X86ScalarSSEf64", ")", "return", "LowerUINT_TO_FP_i32", "(", "Op", ",", "DAG", ")", ";", "if", "(", "Subtarget", "->", "is64Bit", "(", ")", "&&", "SrcVT", "==", "MVT", "::", "i64", "&&", "DstVT", "==", "MVT", "::", "f32", ")", "return", "SDValue", "(", ")", ";", "SDValue", "StackSlot", "=", "DAG", ".", "CreateStackTemporary", "(", "MVT", "::", "i64", ")", ";", "if", "(", "SrcVT", "==", "MVT", "::", "i32", ")", "{", "SDValue", "WordOff", "=", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "getPointerTy", "(", ")", ")", ";" ]
LLVM	ARM64	TD	next_suggestion	CPU	615,632	[ "}", "]", ">", ">", "{", "let", "ParserMatchClass", "=", "FPImmOperand", ";" ]	[ "uint32_t", "enc", "=", "ARM64_AM", ":", ":", "getFP64Imm", "(", "InVal", ")", ";", "return", "CurDAG", "-", ">", "getTargetConstant", "(", "enc", ",", "MVT", ":", ":", "i32", ")", ";" ]
GCC	c6x	CPP	stmt_completion	VLIW	615,633	[ "src1", ",", "(", "_", "_", "v2hi", ")", "src2", ")", ";" ]	[ "_", "avg2", "(", "int", "src1", ",", "int", "src2", ")", "{", "return", "(", "int", ")", "_", "_", "builtin_c6x_avg2", "(", "(", "_", "_", "v2hi", ")" ]
GCC	mep	MD	next_suggestion	CPU	615,634	[ "<STR_LIT>" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "reg", ":", "SI", "<NUM_LIT>", ")", "(", "unspec_volatile", ":", "SI", "[", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "<NUM_LIT>", ")", ")", "(", "set", "(", "reg", ":", "SI", "<NUM_LIT>", ")", "(", "unspec_volatile", ":", "SI", "[", "(", "match_dup", "<NUM_LIT>", ")", "]", "<NUM_LIT>", ")", ")", "(", "set", "(", "reg", ":", "SI", "<NUM_LIT>", ")", "(", "unspec_volatile", ":", "SI", "[", "(", "match_dup", "<NUM_LIT>", ")", "]", "<NUM_LIT>", ")", ")", "(", "set", "(", "reg", ":", "SI", "<NUM_LIT>", ")", "(", "unspec_volatile", ":", "SI", "[", "(", "match_dup", "<NUM_LIT>", ")", "]", "<NUM_LIT>", ")", ")", "(", "set", "(", "reg", ":", "SI", "<NUM_LIT>", ")", "(", "unspec_volatile", ":", "SI", "[", "(", "match_dup", "<NUM_LIT>", ")", "]", "<NUM_LIT>", ")", ")", "(", "set", "(", "reg", ":", "SI", "<NUM_LIT>", ")", "(", "unspec_volatile", ":", "SI", "[", "(", "match_dup", "<NUM_LIT>", ")", "]", "<NUM_LIT>", ")", ")", "(", "set", "(", "reg", ":", "SI", "<NUM_LIT>", ")", "(", "unspec_volatile", ":", "SI", "[", "(", "match_dup", "<NUM_LIT>", ")", "]", "<NUM_LIT>", ")", ")", "(", "set", "(", "reg", ":", "SI", "<NUM_LIT>", ")", "(", "unspec_volatile", ":", "SI", "[", "(", "match_dup", "<NUM_LIT>", ")", "]", "<NUM_LIT>", ")", ")", "]", "<STR_LIT>" ]
GCC	xtensa	CPP	program_repair	MPU	615,635	[ "<FIXS>", "mem_operand", "(", "rtx", "op", ",", "enum", "machine_mode", "mode", ")", "<FIXE>" ]	[ "int", "<BUGS>", "mem_operand", "(", "op", ",", "mode", ")", "rtx", "op", ";", "enum", "machine_mode", "mode", ";", "<BUGE>", "{" ]
GCC	alpha	CPP	next_suggestion	MPU	615,636	[ "mask", "=", "build_int_cst", "(", "long_unsigned_type_node", ",", "~", "SWCR_STATUS_MASK", ")", ";" ]	[ "const", "unsigned", "HOST_WIDE_INT", "SWCR_STATUS_MASK", "=", "(", "<NUM_LIT>", "UL", "<<", "<NUM_LIT>", ")", ";", "tree", "fenv_var", ",", "get_fpscr", ",", "set_fpscr", ",", "mask", ",", "ld_fenv", ",", "masked_fenv", ";", "tree", "new", "_", "fenv_var", ",", "reload_fenv", ",", "restore_fnenv", ";", "tree", "update_call", ",", "atomic_feraiseexcept", ",", "hold_fnclex", ";", "if", "(", "!", "TARGET_ABI_OSF", ")", "return", ";", "fenv_var", "=", "create_tmp_var_raw", "(", "long_unsigned_type_node", ")", ";", "get_fpscr", "=", "build_fn_decl", "(", "<STR_LIT>", "__ieee_get_fp_control", "<STR_LIT>", ",", "build_function_type_list", "(", "long_unsigned_type_node", ",", "NULL", ")", ")", ";", "set_fpscr", "=", "build_fn_decl", "(", "<STR_LIT>", "__ieee_set_fp_control", "<STR_LIT>", ",", "build_function_type_list", "(", "void_type_node", ",", "NULL", ")", ")", ";" ]
LLVM	Hexagon	TD	next_suggestion	DSP	615,637	[ "let", "Defs", "=", "[", "PC", "]", ";" ]	[ "def", "J4_cmpgti_f_jumpnv_t", ":", "HInst", "<", "(", "outs", ")", ",", "(", "ins", "IntRegs", ":", "$", "Ns8", ",", "u5_0Imm", ":", "$", "II", ",", "b30_2Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_bd8382d1", ",", "TypeNCJ", ">", ",", "Enc_eafd18", ",", "PredRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isNewValue", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "isRestrictNoSlot1Store", "=", "<NUM_LIT>", ";" ]
GCC	i386	MD	stmt_completion	CPU	615,638	[ ")", ")" ]	[ "<STR_LIT>", ")", "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "<STR_LIT>", ")", "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")", "<STR_LIT>", ")", "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "<STR_LIT>", ")", "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")", "<STR_LIT>", ")", "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]
LLVM	AMDGPU	CPP	program_repair	GPU	615,639	[ "<FIXS>", "static", "bool", "isIdentityValue", "(", "unsigned", "OrigMIOp", ",", "MachineOperand", "", "OldOpnd", ")", "{", "assert", "(", "OldOpnd", "->", "isImm", "(", ")", ")", ";", "switch", "(", "OrigMIOp", ")", "{", "<FIXE>", "<FIXS>", "if", "(", "OldOpnd", "->", "getImm", "(", ")", "==", "static_cast", "int64_t", ">", "(", "std", "::", "numeric_limits", "uint32_t", ">", "::", "max", "(", ")", ")", ")", "return", "true", ";", "<FIXE>", "<FIXS>", "if", "(", "OldOpnd", "->", "getImm", "(", ")", "==", "std", "::", "numeric_limits", "int32_t", ">", "::", "max", "(", ")", ")", "return", "true", ";", "<FIXE>", "<FIXS>", "if", "(", "OldOpnd", "->", "getImm", "(", ")", "==", "std", "::", "numeric_limits", "int32_t", ">", "::", "min", "(", ")", ")", "return", "true", ";", "<FIXE>", "<FIXS>", "if", "(", "OldOpnd", "->", "getImm", "(", ")", "==", "<NUM_LIT>", ")", "return", "true", ";", "<FIXE>", "<FIXS>", "return", "false", ";", "<FIXE>", "<FIXS>", "<FIXE>", "<FIXS>", "if", "(", "!", "BoundCtrlZero", "&&", "OldOpndValue", "&&", "OldOpndValue", "->", "isImm", "(", ")", ")", "{", "auto", "", "Src1", "=", "TII", "->", "getNamedOperand", "(", "OrigMI", ",", "AMDGPU", "::", "OpName", "::", "src1", ")", ";", "if", "(", "!", "Src1", "\|\|", "!", "Src1", "->", "isReg", "(", ")", ")", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", " failed: no src1 or it isn't a register\\n", "<STR_LIT>", ")", ";", "return", "nullptr", ";", "}", "if", "(", "!", "isIdentityValue", "(", "OrigMI", ".", "getOpcode", "(", ")", ",", "OldOpndValue", ")", ")", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", " failed: old immediate ins't an identity\\n", "<STR_LIT>", ")", ";", "return", "nullptr", ";", "}", "OldOpndVGPR", "=", "getRegSubRegPair", "(", "", "Src1", ")", ";", "if", "(", "!", "isOfRegClass", "(", "OldOpndVGPR", ",", "AMDGPU", "::", "VGPR_32RegClass", ",", "", "MRI", ")", ")", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", " failed: src1 isn't a VGPR32 register\\n", "<STR_LIT>", ")", ";", "<FIXE>" ]	[ "return", "DPPInst", ".", "getInstr", "(", ")", ";", "}", "<BUGS>", "GCNDPPCombine", "::", "RegSubRegPairGCNDPPCombine", "::", "foldOldOpnd", "(", "MachineInstr", "&", "OrigMI", ",", "RegSubRegPair", "OldOpndVGPR", ",", "MachineOperand", "&", "OldOpndValue", ")", "const", "{", "assert", "(", "OldOpndValue", ".", "isImm", "(", ")", ")", ";", "switch", "(", "OrigMI", ".", "getOpcode", "(", ")", ")", "{", "<BUGE>", "default", ":", "break", ";", "case", "AMDGPU", "::", "V_MAX_U32_e32", ":", "<BUGS>", "if", "(", "OldOpndValue", ".", "getImm", "(", ")", "==", "std", "::", "numeric_limits", "uint32_t", ">", "::", "max", "(", ")", ")", "return", "OldOpndVGPR", ";", "<BUGE>", "break", ";", "case", "AMDGPU", "::", "V_MAX_I32_e32", ":", "<BUGS>", "if", "(", "OldOpndValue", ".", "getImm", "(", ")", "==", "std", "::", "numeric_limits", "int32_t", ">", "::", "max", "(", ")", ")", "return", "OldOpndVGPR", ";", "<BUGE>", "break", ";", "case", "AMDGPU", "::", "V_MIN_I32_e32", ":", "<BUGS>", "if", "(", "OldOpndValue", ".", "getImm", "(", ")", "==", "std", "::", "numeric_limits", "int32_t", ">", "::", "min", "(", ")", ")", "return", "OldOpndVGPR", ";", "<BUGE>", "break", ";", "case", "AMDGPU", "::", "V_MUL_I32_I24_e32", ":", "case", "AMDGPU", "::", "V_MUL_U32_U24_e32", ":", "<BUGS>", "if", "(", "OldOpndValue", ".", "getImm", "(", ")", "==", "<NUM_LIT>", ")", "{", "auto", "", "Src1", "=", "TII", "->", "getNamedOperand", "(", "OrigMI", ",", "AMDGPU", "::", "OpName", "::", "src1", ")", ";", "assert", "(", "Src1", "&&", "Src1", "->", "isReg", "(", ")", ")", ";", "return", "getRegSubRegPair", "(", "", "Src1", ")", ";", "}", "<BUGE>", "break", ";", "}", "<BUGS>", "return", "RegSubRegPair", "(", ")", ";", "<BUGE>", "}", "<BUGS>", "<BUGE>", "MachineInstr", "", "GCNDPPCombine", "::", "createDPPInst", "(", "MachineInstr", "&", "OrigMI", ",", "MachineInstr", "&", "MovMI", ",", "RegSubRegPair", "OldOpndVGPR", ",", "MachineOperand", "", "OldOpndValue", ",", "bool", "BoundCtrlZero", ")", "const", "{", "assert", "(", "OldOpndVGPR", ".", "Reg", ")", ";", "<BUGS>", "if", "(", "!", "BoundCtrlZero", "&&", "OldOpndValue", ")", "{", "assert", "(", "OldOpndValue", "->", "isImm", "(", ")", ")", ";", "OldOpndVGPR", "=", "foldOldOpnd", "(", "OrigMI", ",", "OldOpndVGPR", ",", "*", "OldOpndValue", ")", ";", "if", "(", "!", "OldOpndVGPR", ".", "Reg", ")", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", " failed: old immediate cannot be folded\\n", "<STR_LIT>", ")", ";", "<BUGE>", "return", "nullptr", ";", "}", "}" ]
GCC	i386	MD	stmt_completion	CPU	615,640	[ "<STR_LIT>", ")", "(", "V8DI", "<STR_LIT>", ")", "]", ")" ]	[ "[", "(", "HF", "<STR_LIT>", ")", "(", "SF", "<STR_LIT>", ")", "(", "DF", "<STR_LIT>", ")", "(", "V32HF", "<STR_LIT>", ")", "(", "V16SF", "<STR_LIT>", ")", "(", "V8DF", "<STR_LIT>", ")", "(", "V16HF", "<STR_LIT>", ")", "(", "V16BF", "<STR_LIT>", ")", "(", "V8SF", "<STR_LIT>", ")", "(", "V4DF", "<STR_LIT>", ")", "(", "V8HF", "<STR_LIT>", ")", "(", "V8BF", "<STR_LIT>", ")", "(", "V4SF", "<STR_LIT>", ")", "(", "V2DF", "<STR_LIT>", ")", "(", "V16QI", "<STR_LIT>", ")", "(", "V8HI", "<STR_LIT>", ")", "(", "V4SI", "<STR_LIT>", ")", "(", "V2DI", "<STR_LIT>", ")", "(", "V32QI", "<STR_LIT>", ")", "(", "V16HI", "<STR_LIT>", ")", "(", "V8SI", "<STR_LIT>", ")", "(", "V4DI", "<STR_LIT>", ")", "(", "V64QI", "<STR_LIT>", ")", "(", "V32HI", "<STR_LIT>", ")", "(", "V16SI" ]
LLVM	Hexagon	TD	stmt_completion	DSP	615,641	[ "]", ";" ]	[ "def", "A2_vnavghr", ":", "HInst", "<", "(", "outs", "DoubleRegs", ":", "$", "Rdd32", ")", ",", "(", "ins", "DoubleRegs", ":", "$", "Rtt32", ",", "DoubleRegs", ":", "$", "Rss32", ")", ",", "<STR_LIT>", ",", "tc_002cb246", ",", "TypeALU64", ">", ",", "Enc_ea23e4", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "prefersSlot3", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "USR_OVF" ]
LLVM	AArch64	CPP	stmt_completion	CPU	615,642	[ ",", "RC", ")", ",", "<NUM_LIT>", ")", ";" ]	[ "SDLoc", "dl", "(", "Op", ")", ";", "SDValue", "RC", "=", "CurDAG", "->", "getTargetConstant", "(", "TRC", "->", "getID", "(", ")", ",", "dl", ",", "MVT", "::", "i64", ")", ";", "SDValue", "NewOp", "=", "SDValue", "(", "CurDAG", "->", "getMachineNode", "(", "TargetOpcode", "::", "COPY_TO_REGCLASS", ",", "dl", ",", "Op", ".", "getValueType", "(", ")", ",", "Op" ]
GCC	spu	CPP	stmt_completion	MPU	615,643	[ "rtl", ",", "<NUM_LIT>", ")", ")", "\|=", "SYMBOL_FLAG_ALIGN1", ";" ]	[ "static", "void", "spu_encode_section_info", "(", "tree", "decl", ",", "rtx", "rtl", ",", "int", "first", ")", "{", "default_encode_section_info", "(", "decl", ",", "rtl", ",", "first", ")", ";", "if", "(", "TREE_CODE", "(", "decl", ")", "==", "VAR_DECL", "&&", "DECL_USER_ALIGN", "(", "decl", ")", "&&", "DECL_ALIGN", "(", "decl", ")", "<", "<NUM_LIT>", ")", "SYMBOL_REF_FLAGS", "(", "XEXP", "(" ]
LLVM	ARM	TD	stmt_completion	CPU	615,644	[ "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	615,645	[ "case", "Instruction", "::", "Ret", ":" ]	[ "InstructionCost", "R600TTIImpl", "::", "getCFInstrCost", "(", "unsigned", "Opcode", ",", "TTI", "::", "TargetCostKind", "CostKind", ",", "const", "Instruction", "*", "I", ")", "{", "if", "(", "CostKind", "==", "TTI", "::", "TCK_CodeSize", "\|\|", "CostKind", "==", "TTI", "::", "TCK_SizeAndLatency", ")", "return", "Opcode", "==", "Instruction", "::", "PHI", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ";", "switch", "(", "Opcode", ")", "{", "case", "Instruction", "::", "Br", ":" ]
GCC	arm	CPP	next_suggestion	CPU	615,646	[ "}" ]	[ "if", "(", "dest_start", "<", "src_start", ")", "{", "for", "(", "i", "=", "<NUM_LIT>", ";", "i", "<", "<NUM_LIT>", ";", "i", "++", ")", "{", "ops", "[", "<NUM_LIT>", "]", "=", "gen_rtx_REG", "(", "SImode", ",", "dest_start", "+", "i", ")", ";", "ops", "[", "<NUM_LIT>", "]", "=", "gen_rtx_REG", "(", "SImode", ",", "src_start", "+", "i", ")", ";", "output_asm_insn", "(", "<STR_LIT>", "mov%?\\t%0, %1", "<STR_LIT>", ",", "ops", ")", ";", "}", "}", "else", "{", "for", "(", "i", "=", "<NUM_LIT>", ";", "i", ">=", "<NUM_LIT>", ";", "i", "--", ")", "{", "ops", "[", "<NUM_LIT>", "]", "=", "gen_rtx_REG", "(", "SImode", ",", "dest_start", "+", "i", ")", ";", "ops", "[", "<NUM_LIT>", "]", "=", "gen_rtx_REG", "(", "SImode", ",", "src_start", "+", "i", ")", ";", "output_asm_insn", "(", "<STR_LIT>", "mov%?\\t%0, %1", "<STR_LIT>", ",", "ops", ")", ";" ]
LLVM	X86	CPP	next_suggestion	CPU	615,647	[ "SDValue", "Odd1", "=", "DAG", ".", "getVectorShuffle", "(", "VT", ",", "dl", ",", "Op1", ",", "Op1", ",", "Mask", ")", ";" ]	[ "static", "SDValue", "LowerMUL_LOHI", "(", "SDValue", "Op", ",", "const", "X86Subtarget", "&", "Subtarget", ",", "SelectionDAG", "&", "DAG", ")", "{", "SDValue", "Op0", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "Op1", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "MVT", "VT", "=", "Op0", ".", "getSimpleValueType", "(", ")", ";", "SDLoc", "dl", "(", "Op", ")", ";", "if", "(", "VT", ".", "is256BitVector", "(", ")", "&&", "!", "Subtarget", ".", "hasInt256", "(", ")", ")", "{", "unsigned", "Opcode", "=", "Op", ".", "getOpcode", "(", ")", ";", "unsigned", "NumElems", "=", "VT", ".", "getVectorNumElements", "(", ")", ";", "MVT", "HalfVT", "=", "MVT", "::", "getVectorVT", "(", "VT", ".", "getScalarType", "(", ")", ",", "NumElems", "/", "<NUM_LIT>", ")", ";", "SDValue", "Lo0", "=", "extract128BitVector", "(", "Op0", ",", "<NUM_LIT>", ",", "DAG", ",", "dl", ")", ";", "SDValue", "Lo1", "=", "extract128BitVector", "(", "Op1", ",", "<NUM_LIT>", ",", "DAG", ",", "dl", ")", ";", "SDValue", "Hi0", "=", "extract128BitVector", "(", "Op0", ",", "NumElems", "/", "<NUM_LIT>", ",", "DAG", ",", "dl", ")", ";", "SDValue", "Hi1", "=", "extract128BitVector", "(", "Op1", ",", "NumElems", "/", "<NUM_LIT>", ",", "DAG", ",", "dl", ")", ";", "SDValue", "Lo", "=", "DAG", ".", "getNode", "(", "Opcode", ",", "dl", ",", "DAG", ".", "getVTList", "(", "HalfVT", ",", "HalfVT", ")", ",", "Lo0", ",", "Lo1", ")", ";", "SDValue", "Hi", "=", "DAG", ".", "getNode", "(", "Opcode", ",", "dl", ",", "DAG", ".", "getVTList", "(", "HalfVT", ",", "HalfVT", ")", ",", "Hi0", ",", "Hi1", ")", ";", "SDValue", "Ops", "[", "]", "=", "{", "DAG", ".", "getNode", "(", "ISD", "::", "CONCAT_VECTORS", ",", "dl", ",", "VT", ",", "Lo", ".", "getValue", "(", "<NUM_LIT>", ")", ",", "Hi", ".", "getValue", "(", "<NUM_LIT>", ")", ")", ",", "DAG", ".", "getNode", "(", "ISD", "::", "CONCAT_VECTORS", ",", "dl", ",", "VT", ",", "Lo", ".", "getValue", "(", "<NUM_LIT>", ")", ",", "Hi", ".", "getValue", "(", "<NUM_LIT>", ")", ")", "}", ";", "return", "DAG", ".", "getMergeValues", "(", "Ops", ",", "dl", ")", ";", "}", "assert", "(", "(", "VT", "==", "MVT", "::", "v4i32", "&&", "Subtarget", ".", "hasSSE2", "(", ")", ")", "\|\|", "(", "VT", "==", "MVT", "::", "v8i32", "&&", "Subtarget", ".", "hasInt256", "(", ")", ")", ")", ";", "const", "int", "Mask", "[", "]", "=", "{", "<NUM_LIT>", ",", "-", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "-", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "-", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "-", "<NUM_LIT>", "}", ";", "SDValue", "Odd0", "=", "DAG", ".", "getVectorShuffle", "(", "VT", ",", "dl", ",", "Op0", ",", "Op0", ",", "Mask", ")", ";" ]
LLVM	AArch64	TD	stmt_completion	CPU	615,648	[ "Imm1_16Operand", ";" ]	[ "return", "(", "(", "(", "uint32_t", ")", "Imm", ")", ">", "<NUM_LIT>", ")", "&", "&", "(", "(", "(", "uint32_t", ")", "Imm", ")", "<", "<NUM_LIT>", ")", ";", "}", "]", ">", "{", "let", "EncoderMethod", "=", "<STR_LIT>", ";", "let", "DecoderMethod", "=", "<STR_LIT>", ";", "let", "ParserMatchClass", "=" ]
LLVM	Hexagon	CPP	stmt_completion	DSP	615,649	[ ")", ")", "return", "true", ";" ]	[ "if", "(", "MI", "->", "isInlineAsm", "(", ")", ")", "return", "true", ";", "if", "(", "MI", "->", "isEHLabel", "(", ")", ")", "return", "true", ";", "if", "(", "IsSchedBarrier", "(", "MI" ]
LLVM	MOS	CPP	next_suggestion	MPU	615,650	[ "MI", ".", "removeFromParent", "(", ")", ";" ]	[ "auto", "&", "UseMI", "=", "*", "MRI", ".", "use_instr_nodbg_begin", "(", "Dst", ")", ";", "if", "(", "UseMI", ".", "getOpcode", "(", ")", "!=", "<STR_LIT>", "::", "<STR_LIT>", ")", "continue", ";", "if", "(", "UseMI", ".", "getParent", "(", ")", "!=", "&", "MBB", ")", "continue", ";" ]
GCC	s390	MD	stmt_completion	MPU	615,651	[ "<STR_LIT>", ")" ]	[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")" ]
LLVM	ARM	CPP	program_repair	CPU	615,652	[ "<FIXS>", "unsigned", "DestReg", ",", "unsigned", "SubIdx", ",", "const", "MachineInstr", "", "Orig", ",", "const", "TargetRegisterInfo", "", "TRI", ")", "const", "{", "<FIXE>" ]	[ "void", "ARMInstrInfo", "::", "reMaterialize", "(", "MachineBasicBlock", "&", "MBB", ",", "MachineBasicBlock", "::", "iterator", "I", ",", "<BUGS>", "unsigned", "DestReg", ",", "unsigned", "SubIdx", ",", "const", "MachineInstr", "*", "Orig", ")", "const", "{", "<BUGE>", "DebugLoc", "dl", "=", "Orig", "->", "getDebugLoc", "(", ")", ";", "unsigned", "Opcode", "=", "Orig", "->", "getOpcode", "(", ")", ";", "switch", "(", "Opcode", ")", "{" ]
GCC	arm	CPP	stmt_completion	CPU	615,653	[ "a", ")", "{" ]	[ "vcvtmq_u16_f16", "(", "float16x8_t", "_", "_" ]
GCC	sh	MD	stmt_completion	CPU	615,654	[ ")", "(", "const_int", "<NUM_LIT>", ")", ")", ")" ]	[ "(", "define_attr", "<STR_LIT>", "<STR_LIT>", "(", "if_then_else", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "const_int", "<NUM_LIT>" ]
LLVM	TPC	TD	next_suggestion	Virtual ISA	615,655	[ "bits", "<", "<NUM_LIT>", ">", "INT64", "=", "<NUM_LIT>", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "INT4", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "UINT4", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "FP16", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "FP8_152", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "FP8_143", "=", "<NUM_LIT>", ";" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	615,656	[ "MI", ",", "MRI", ")", ";" ]	[ "Register", "SGPR", "=", "readlaneVGPRToSGPR", "(", "SBase", "->", "getReg", "(", ")", ",", "MI", ",", "MRI", ")", ";", "SBase", "->", "setReg", "(", "SGPR", ")", ";", "}", "MachineOperand", "*", "SOff", "=", "getNamedOperand", "(", "MI", ",", "AMDGPU", "::", "OpName", "::", "soffset", ")", ";", "if", "(", "SOff", "&&", "!", "RI", ".", "isSGPRClass", "(", "MRI", ".", "getRegClass", "(", "SOff", "->", "getReg", "(", ")", ")", ")", ")", "{", "Register", "SGPR", "=", "readlaneVGPRToSGPR", "(", "SOff", "->", "getReg", "(", ")", "," ]
LLVM	ARM	CPP	stmt_completion	CPU	615,657	[ "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";" ]	[ "if", "(", "WLS", "->", "getOpcode", "(", ")", "==", "ARM", "::", "t2WhileLoopStartTP", ")", "WLS", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "setIsKill", "(", "false", ")", ";", "MachineBasicBlock", "", "NewBlock", "=", "Preheader", "->", "getParent", "(", ")", "->", "CreateMachineBasicBlock", "(", "Preheader", "->", "getBasicBlock", "(", ")", ")", ";", "Preheader", "->", "getParent", "(", ")", "->", "insert", "(", "++", "Preheader", "->", "getIterator", "(", ")", ",", "NewBlock", ")", ";", "Br", "->", "removeFromParent", "(", ")", ";", "NewBlock", "->", "insert", "(", "NewBlock", "->", "end", "(", ")", ",", "Br", ")", ";", "Preheader", "->", "replaceSuccessor", "(", "Br", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getMBB", "(", ")", ",", "NewBlock", ")", ";", "NewBlock", "->", "addSuccessor", "(", "Br", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getMBB", "(", ")", ")", ";", "MachineInstrBuilder", "MIB", "=", "BuildMI", "(", "", "NewBlock", ",", "Br", ",", "WLS", "->", "getDebugLoc", "(", ")", ",", "TII", "->", "get", "(", "WLS", "->", "getOpcode", "(", ")", "==", "ARM", "::", "t2WhileLoopStartTP", "?", "ARM", "::", "t2DoLoopStartTP", ":", "ARM", "::", "t2DoLoopStart", ")", ")", ";", "MIB", ".", "add", "(", "WLS", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "MIB", ".", "add", "(", "WLS", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "if", "(", "WLS", "->", "getOpcode", "(", ")", "==", "ARM", "::", "t2WhileLoopStartTP", ")", "MIB", ".", "add", "(", "WLS", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "DEBUG_PREFIX", "<<", "<STR_LIT>", "Reverting While Loop to Do Loop: ", "<STR_LIT>", "<<", "*", "WLS" ]
LLVM	CSKY	CPP	stmt_completion	CPU	615,658	[ "const", "{" ]	[ "SDValue", "CSKYTargetLowering", "::", "LowerBlockAddress", "(", "SDValue", "Op", ",", "SelectionDAG", "&", "DAG", ")" ]
GCC	bpf	CPP	next_suggestion	Virtual ISA	615,659	[ "}" ]	[ "static", "inline", "enum", "btf_core_reloc_kind", "kind_type_id", "(", "tree", "*", "args", ",", "int", "nargs", ")", "{", "KIND_EXPECT_NARGS", "(", "<NUM_LIT>", ",", "<STR_LIT>", "wrong number of arguments for type id core builtin", "<STR_LIT>", ")", ";", "return", "(", "enum", "btf_core_reloc_kind", ")", "read_kind", "(", "args", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ",", "BPF_RELO_TYPE_ID_LOCAL", ")", ";" ]
LLVM	Hexagon	CPP	next_suggestion	DSP	615,660	[ "bool", "FoundScan", "=", "false", ";" ]	[ "Value", "", "CIV", "=", "getCountIV", "(", "LoopB", ")", ";", "ParsedValues", "PV", ";", "PV", ".", "IterCount", "=", "IterCount", ";", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Loop IV: ", "<STR_LIT>", "<<", "", "CIV", "<<", "<STR_LIT>", "\\nIterCount: ", "<STR_LIT>", "<<", "IterCount", "<<", "'", "\\n", "'", ")", ";", "setupSimplifier", "(", ")", ";", "bool", "FoundPreScan", "=", "false", ";", "for", "(", "Instruction", "&", "In", ":", "", "LoopB", ")", "{", "SelectInst", "", "SI", "=", "dyn_cast", "<", "SelectInst", ">", "(", "&", "In", ")", ";", "if", "(", "!", "SI", ")", "continue", ";", "Simplifier", "::", "Context", "C", "(", "SI", ")", ";", "Value", "", "T", "=", "Simp", ".", "simplify", "(", "C", ")", ";", "SelectInst", "", "SelI", "=", "(", "T", "&&", "isa", "<", "SelectInst", ">", "(", "T", ")", ")", "?", "cast", "<", "SelectInst", ">", "(", "T", ")", ":", "SI", ";", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "scanSelect(pre-scan): ", "<STR_LIT>", "<<", "PE", "(", "C", ",", "SelI", ")", "<<", "'", "\\n", "'", ")", ";", "if", "(", "scanSelect", "(", "SelI", ",", "LoopB", ",", "EntryB", ",", "CIV", ",", "PV", ",", "true", ")", ")", "{", "FoundPreScan", "=", "true", ";", "if", "(", "SelI", "!=", "SI", ")", "{", "Value", "*", "NewSel", "=", "C", ".", "materialize", "(", "LoopB", ",", "SI", "->", "getIterator", "(", ")", ")", ";", "SI", "->", "replaceAllUsesWith", "(", "NewSel", ")", ";", "RecursivelyDeleteTriviallyDeadInstructions", "(", "SI", ",", "&", "TLI", ")", ";", "}", "break", ";", "}", "}", "if", "(", "!", "FoundPreScan", ")", "{", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Have not found candidates for pmpy\\n", "<STR_LIT>", ")", ";", "return", "false", ";", "}", "if", "(", "!", "PV", ".", "Left", ")", "{", "if", "(", "!", "promoteTypes", "(", "LoopB", ",", "ExitB", ")", ")", "return", "false", ";", "convertShiftsToLeft", "(", "LoopB", ",", "ExitB", ",", "IterCount", ")", ";", "cleanupLoopBody", "(", "LoopB", ")", ";", "}" ]
LLVM	Hexagon	TD	stmt_completion	DSP	615,661	[ "=", "<NUM_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "addrMode", "=", "BaseImmOffset", ";", "let", "accessSize", "=", "ByteAccess", ";", "let", "mayLoad" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	615,662	[ ")", ";" ]	[ "MD", "->", "setFunctionScratchSize", "(", "MF", ",", "MFI", ".", "getStackSize", "(", ")", ")", ";", "MD", "->", "setRsrc1", "(", "CallingConv", "::", "AMDGPU_CS", ",", "CurrentProgramInfo", ".", "getPGMRSrc1", "(", "CallingConv", "::", "AMDGPU_CS", ")", ")", ";", "MD", "->", "setRsrc2", "(", "CallingConv", "::", "AMDGPU_CS", ",", "CurrentProgramInfo", ".", "ComputePGMRSrc2", ")", ";", "MD", "->", "setFunctionLdsSize", "(", "MF", ",", "CurrentProgramInfo", ".", "LDSSize", ")", ";", "MD", "->", "setFunctionNumUsedVgprs", "(", "MF", ",", "CurrentProgramInfo", ".", "NumVGPRsForWavesPerEU", ")", ";", "MD", "->", "setFunctionNumUsedSgprs", "(", "MF", ",", "CurrentProgramInfo", ".", "NumSGPRsForWavesPerEU" ]
LLVM	X86	CPP	next_suggestion	CPU	615,663	[ "Operand", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SCALAR_TO_VECTOR", ",", "dl", ",", "LogicVT", ",", "Operand", ")", ";" ]	[ "EltVT", "=", "VT", ".", "getVectorElementType", "(", ")", ";", "}", "else", "if", "(", "IsF128", ")", "{", "LogicVT", "=", "MVT", "::", "f128", ";", "EltVT", "=", "VT", ";", "}", "else", "{", "LogicVT", "=", "(", "VT", "==", "MVT", "::", "f64", ")", "?", "MVT", "::", "v2f64", ":", "MVT", "::", "v4f32", ";", "EltVT", "=", "VT", ";", "}", "unsigned", "EltBits", "=", "EltVT", ".", "getSizeInBits", "(", ")", ";", "APInt", "MaskElt", "=", "IsFABS", "?", "APInt", "::", "getSignedMaxValue", "(", "EltBits", ")", ":", "APInt", "::", "getSignBit", "(", "EltBits", ")", ";", "const", "fltSemantics", "&", "Sem", "=", "EltVT", "==", "MVT", "::", "f64", "?", "APFloat", "::", "IEEEdouble", "(", ")", ":", "(", "IsF128", "?", "APFloat", "::", "IEEEquad", "(", ")", ":", "APFloat", "::", "IEEEsingle", "(", ")", ")", ";", "SDValue", "Mask", "=", "DAG", ".", "getConstantFP", "(", "APFloat", "(", "Sem", ",", "MaskElt", ")", ",", "dl", ",", "LogicVT", ")", ";", "SDValue", "Op0", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "bool", "IsFNABS", "=", "!", "IsFABS", "&&", "(", "Op0", ".", "getOpcode", "(", ")", "==", "ISD", "::", "FABS", ")", ";", "unsigned", "LogicOp", "=", "IsFABS", "?", "<STR_LIT>", "::", "<STR_LIT>", ":", "IsFNABS", "?", "<STR_LIT>", "::", "<STR_LIT>", ":", "<STR_LIT>", "::", "<STR_LIT>", ";", "SDValue", "Operand", "=", "IsFNABS", "?", "Op0", ".", "getOperand", "(", "<NUM_LIT>", ")", ":", "Op0", ";", "if", "(", "VT", ".", "isVector", "(", ")", "\|\|", "IsF128", ")", "return", "DAG", ".", "getNode", "(", "LogicOp", ",", "dl", ",", "LogicVT", ",", "Operand", ",", "Mask", ")", ";" ]
LLVM	Z80	CPP	stmt_completion	MPU	615,664	[ ";" ]	[ "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "e", "=", "CSI", ".", "size", "(", ")", ";", "i", "!=", "e", ";", "++", "i", ")", "{", "unsigned", "Reg", "=", "CSI", "[", "i", "]", ".", "getReg", "(", ")", ";", "if", "(", "UseShadow", "&&", "!", "Z80", "::", "I24RegClass", ".", "contains", "(", "Reg", ")", "&&", "!", "Z80", "::", "I16RegClass", ".", "contains", "(", "Reg", ")", ")", "continue", ";", "MachineInstrBuilder", "MIB", ";", "if", "(", "Reg", "==", "Z80", "::", "AF", ")", "MIB", "=", "BuildMI", "(", "MBB", ",", "MI", ",", "DL", ",", "TII", ".", "get", "(", "Is24Bit", "?", "Z80", "::", "POP24AF", ":", "Z80", "::", "POP16AF", ")", ")", ";", "else", "MIB", "=", "BuildMI", "(", "MBB", ",", "MI", ",", "DL", ",", "TII", ".", "get", "(", "Is24Bit", "?", "Z80", "::", "POP24r", ":", "Z80", "::", "POP16r", ")", ",", "Reg", ")", ";", "MIB", ".", "setMIFlag", "(", "MachineInstr", "::", "FrameDestroy", ")", ";", "}", "if", "(", "UseShadow", ")", "shadowCalleeSavedRegisters", "(", "MBB", ",", "MI", ",", "DL", ",", "MachineInstr", "::", "FrameDestroy", ",", "CSI", ")", ";", "return", "true" ]
GCC	rs6000	MD	stmt_completion	CPU	615,665	[ "]", ")" ]	[ "[", "(", "set", "(", "match_operand", ":", "V2SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "mem", ":", "V2SI", "(", "plus", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")", "(", "unspec", "[", "(", "const_int", "<NUM_LIT>", ")", "]", "<NUM_LIT>", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	615,666	[ "OffsetDef", "=", "getDefIgnoringCopies", "(", "BaseOffset", ",", "*", "MRI", ")", ";" ]	[ "if", "(", "IID", "==", "Intrinsic", "::", "amdgcn_ds_gws_sema_release_all", "&&", "!", "STI", ".", "hasGWSSemaReleaseAll", "(", ")", ")", "return", "false", ";", "const", "bool", "HasVSrc", "=", "MI", ".", "getNumOperands", "(", ")", "==", "<NUM_LIT>", ";", "assert", "(", "HasVSrc", "\|\|", "MI", ".", "getNumOperands", "(", ")", "==", "<NUM_LIT>", ")", ";", "Register", "BaseOffset", "=", "MI", ".", "getOperand", "(", "HasVSrc", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "const", "RegisterBank", "", "OffsetRB", "=", "RBI", ".", "getRegBank", "(", "BaseOffset", ",", "", "MRI", ",", "TRI", ")", ";", "if", "(", "OffsetRB", "->", "getID", "(", ")", "!=", "AMDGPU", "::", "SGPRRegBankID", ")", "return", "false", ";", "MachineInstr", "", "OffsetDef", "=", "getDefIgnoringCopies", "(", "BaseOffset", ",", "", "MRI", ")", ";", "assert", "(", "OffsetDef", ")", ";", "unsigned", "ImmOffset", ";", "MachineBasicBlock", "", "MBB", "=", "MI", ".", "getParent", "(", ")", ";", "const", "DebugLoc", "&", "DL", "=", "MI", ".", "getDebugLoc", "(", ")", ";", "MachineInstr", "", "Readfirstlane", "=", "nullptr", ";", "if", "(", "OffsetDef", "->", "getOpcode", "(", ")", "==", "AMDGPU", "::", "V_READFIRSTLANE_B32", ")", "{", "Readfirstlane", "=", "OffsetDef", ";", "BaseOffset", "=", "OffsetDef", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";" ]
LLVM	X86	CPP	stmt_completion	CPU	615,667	[ "(", "ID", ")", "{" ]	[ "}", "X86CallFrameOptimization", "(", ")", ":", "MachineFunctionPass" ]
LLVM	Hexagon	CPP	stmt_completion	DSP	615,668	[ "false", ";" ]	[ "void", "HexagonHazardRecognizer", "::", "Reset", "(", ")", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Reset hazard recognizer\\n", "<STR_LIT>", ")", ";", "Resources", "->", "clearResources", "(", ")", ";", "PacketNum", "=", "<NUM_LIT>", ";", "UsesDotCur", "=", "nullptr", ";", "DotCurPNum", "=", "-", "<NUM_LIT>", ";", "UsesLoad", "=" ]
GCC	arm	MD	stmt_completion	CPU	615,669	[ "]", ")" ]	[ "(", "define_code_iterator", "COMPARISONS", "[", "eq", "gt", "ge", "le", "lt" ]
LLVM	TPC	TD	stmt_completion	Virtual ISA	615,670	[ "UINT16", "=", "<NUM_LIT>", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "INT32", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "UINT32", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "INT8", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "UINT8", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "BOOL", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "INT16", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">" ]
GCC	cris	CPP	stmt_completion	MPU	615,671	[ ";" ]	[ "machine_mode", "cris_select_cc_mode", "(", "enum", "rtx_code", "op", ",", "rtx", "x", ",", "rtx", "y", ")", "{", "gcc_assert", "(", "reload_completed", ")", ";", "if", "(", "GET_MODE_CLASS", "(", "GET_MODE", "(", "x", ")", ")", "!=", "MODE_INT", "\|\|", "y", "!=", "const0_rtx", ")", "return", "CCmode", ";", "if", "(", "op", "==", "EQ", "\|\|", "op", "==", "NE", "\|\|", "op", "==", "GTU", "\|\|", "op", "==", "LEU", "\|\|", "op", "==", "LT", "\|\|", "op", "==", "GE", ")", "return", "CC_NZmode", ";", "gcc_assert", "(", "op", "==", "GEU", "\|\|", "op", "==", "LTU", "\|\|", "op", "==", "GT", "\|\|", "op", "==", "LE", ")", ";", "return", "CC_NZVCmode" ]
LLVM	CSKY	CPP	stmt_completion	CPU	615,672	[ "<STR_LIT>", ";" ]	[ "StringRef", "getPassName", "(", ")", "const", "override", "{", "return", "<STR_LIT>", "CSKY Assembly Printer" ]
LLVM	Hexagon	CPP	next_suggestion	DSP	615,673	[ "}" ]	[ "}", "if", "(", "!", "Match", ")", "{", "CM", "=", "nullptr", ";", "LogicalSR", "=", "false", ";", "Match", "=", "match", "(", "In", ",", "m_Shl", "(", "m_AShr", "(", "m_Value", "(", "BF", ")", ",", "m_ConstantInt", "(", "CSR", ")", ")", ",", "m_ConstantInt", "(", "CSL", ")", ")", ")", ";", "}", "if", "(", "!", "Match", ")", "return", "false", ";", "Type", "*", "Ty", "=", "BF", "->", "getType", "(", ")", ";", "if", "(", "!", "Ty", "->", "isIntegerTy", "(", ")", ")", "return", "false", ";", "unsigned", "BW", "=", "Ty", "->", "getPrimitiveSizeInBits", "(", ")", ";", "if", "(", "BW", "!=", "<NUM_LIT>", "&&", "BW", "!=", "<NUM_LIT>", ")", "return", "false", ";", "uint32_t", "SR", "=", "CSR", "->", "getZExtValue", "(", ")", ";", "uint32_t", "SL", "=", "CSL", "->", "getZExtValue", "(", ")", ";", "if", "(", "!", "CM", ")", "{", "if", "(", "!", "LogicalSR", "&&", "(", "SR", ">", "SL", ")", ")", "return", "false", ";", "APInt", "A", "=", "APInt", "(", "BW", ",", "~", "<NUM_LIT>", "ULL", ")", ".", "lshr", "(", "SR", ")", ".", "shl", "(", "SL", ")", ";", "CM", "=", "ConstantInt", "::", "get", "(", "Ctx", ",", "A", ")", ";", "}", "APInt", "M", "=", "CM", "->", "getValue", "(", ")", ".", "lshr", "(", "SL", ")", ";", "uint32_t", "T", "=", "M", ".", "countTrailingOnes", "(", ")", ";", "uint32_t", "U", "=", "BW", "-", "std", "::", "max", "(", "SL", ",", "SR", ")", ";", "uint32_t", "W", "=", "std", "::", "min", "(", "U", ",", "T", ")", ";", "if", "(", "W", "==", "<NUM_LIT>", ")", "return", "false", ";", "if", "(", "!", "LogicalSR", ")", "{", "APInt", "C", "=", "APInt", "::", "getHighBitsSet", "(", "BW", ",", "BW", "-", "U", ")", ";", "if", "(", "M", ".", "intersects", "(", "C", ")", "\|\|", "!", "M", ".", "isMask", "(", "W", ")", ")", "return", "false", ";", "}", "else", "{", "if", "(", "!", "M", ".", "getLoBits", "(", "U", ")", ".", "isMask", "(", "W", ")", ")", "return", "false", ";" ]
LLVM	Patmos	CPP	stmt_completion	VLIW	615,674	[ "size", "(", ")", ";" ]	[ "static", "unsigned", "size", "(", "const", "agraph", "&", "G", ")", "{", "return", "G", ".", "Blocks", "." ]
LLVM	Hexagon	TD	next_suggestion	DSP	615,675	[ "let", "opExtendable", "=", "<NUM_LIT>", ";" ]	[ "def", "J4_cmpgtui_t_jumpnv_nt", ":", "HInst", "<", "(", "outs", ")", ",", "(", "ins", "IntRegs", ":", "$", "Ns8", ",", "u5_0Imm", ":", "$", "II", ",", "b30_2Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_bd8382d1", ",", "TypeNCJ", ">", ",", "Enc_eafd18", ",", "PredRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isNewValue", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "isRestrictNoSlot1Store", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";" ]
GCC	arm	MD	program_repair	CPU	615,676	[ "<FIXS>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", "<FIXE>" ]	[ "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "plus", ":", "SI", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", ")", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "xor", ":", "SI", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<BUGS>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", "<BUGE>", ")", "(", "define_insn_and_split", "<STR_LIT>" ]
LLVM	AMDGPU	CPP	code_generation	GPU	615,677	[ "bool", "SIPrepareScratchRegs", "::", "runOnMachineFunction", "(", "MachineFunction", "&", "MF", ")", "{", "SIMachineFunctionInfo", "", "MFI", "=", "MF", ".", "getInfo", "<", "SIMachineFunctionInfo", ">", "(", ")", ";", "const", "SIInstrInfo", "", "TII", "=", "static_cast", "<", "const", "SIInstrInfo", "", ">", "(", "MF", ".", "getSubtarget", "(", ")", ".", "getInstrInfo", "(", ")", ")", ";", "const", "SIRegisterInfo", "", "TRI", "=", "&", "TII", "->", "getRegisterInfo", "(", ")", ";", "MachineRegisterInfo", "&", "MRI", "=", "MF", ".", "getRegInfo", "(", ")", ";", "MachineFrameInfo", "", "FrameInfo", "=", "MF", ".", "getFrameInfo", "(", ")", ";", "MachineBasicBlock", "", "Entry", "=", "MF", ".", "begin", "(", ")", ";", "MachineBasicBlock", "::", "iterator", "I", "=", "Entry", "->", "begin", "(", ")", ";", "DebugLoc", "DL", "=", "I", "->", "getDebugLoc", "(", ")", ";", "if", "(", "!", "MFI", "->", "hasSpilledVGPRs", "(", ")", ")", "return", "false", ";", "unsigned", "ScratchPtrPreloadReg", "=", "TRI", "->", "getPreloadedValue", "(", "MF", ",", "SIRegisterInfo", "::", "SCRATCH_PTR", ")", ";", "unsigned", "ScratchOffsetPreloadReg", "=", "TRI", "->", "getPreloadedValue", "(", "MF", ",", "SIRegisterInfo", "::", "SCRATCH_WAVE_OFFSET", ")", ";", "if", "(", "!", "Entry", "->", "isLiveIn", "(", "ScratchPtrPreloadReg", ")", ")", "Entry", "->", "addLiveIn", "(", "ScratchPtrPreloadReg", ")", ";", "if", "(", "!", "Entry", "->", "isLiveIn", "(", "ScratchOffsetPreloadReg", ")", ")", "Entry", "->", "addLiveIn", "(", "ScratchOffsetPreloadReg", ")", ";", "unsigned", "ScratchOffsetReg", "=", "TRI", "->", "findUnusedRegister", "(", "MRI", ",", "&", "AMDGPU", "::", "SGPR_32RegClass", ")", ";", "int", "ScratchOffsetFI", "=", "-", "<NUM_LIT>", ";", "if", "(", "ScratchOffsetReg", "!=", "AMDGPU", "::", "NoRegister", ")", "{", "BuildMI", "(", "", "Entry", ",", "I", ",", "DL", ",", "TII", "->", "get", "(", "AMDGPU", "::", "S_MOV_B32", ")", ",", "ScratchOffsetReg", ")", ".", "addReg", "(", "ScratchOffsetPreloadReg", ")", ";", "}", "else", "{", "ScratchOffsetFI", "=", "FrameInfo", "->", "CreateSpillStackObject", "(", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "BuildMI", "(", "", "Entry", ",", "I", ",", "DL", ",", "TII", "->", "get", "(", "AMDGPU", "::", "SI_SPILL_S32_SAVE", ")", ")", ".", "addReg", "(", "ScratchOffsetPreloadReg", ")", ".", "addFrameIndex", "(", "ScratchOffsetFI", ")", ".", "addReg", "(", "AMDGPU", "::", "SGPR0_SGPR1_SGPR2_SGPR3", ",", "RegState", "::", "Undef", ")", ".", "addReg", "(", "AMDGPU", "::", "SGPR0", ",", "RegState", "::", "Undef", ")", ";", "}", "RegScavenger", "RS", ";", "unsigned", "ScratchRsrcFI", "=", "FrameInfo", "->", "CreateSpillStackObject", "(", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "RS", ".", "addScavengingFrameIndex", "(", "ScratchRsrcFI", ")", ";", "for", "(", "MachineFunction", "::", "iterator", "BI", "=", "MF", ".", "begin", "(", ")", ",", "BE", "=", "MF", ".", "end", "(", ")", ";", "BI", "!=", "BE", ";", "++", "BI", ")", "{", "MachineBasicBlock", "&", "MBB", "=", "", "BI", ";", "if", "(", "!", "MBB", ".", "isLiveIn", "(", "ScratchOffsetReg", ")", "&&", "ScratchOffsetReg", "!=", "AMDGPU", "::", "NoRegister", ")", "MBB", ".", "addLiveIn", "(", "ScratchOffsetReg", ")", ";", "RS", ".", "enterBasicBlock", "(", "&", "MBB", ")", ";", "for", "(", "MachineBasicBlock", "::", "iterator", "I", "=", "MBB", ".", "begin", "(", ")", ",", "E", "=", "MBB", ".", "end", "(", ")", ";", "I", "!=", "E", ";", "++", "I", ")", "{", "MachineInstr", "&", "MI", "=", "", "I", ";", "RS", ".", "forward", "(", "I", ")", ";", "DebugLoc", "DL", "=", "MI", ".", "getDebugLoc", "(", ")", ";", "if", "(", "!", "TII", "->", "isVGPRSpill", "(", "MI", ".", "getOpcode", "(", ")", ")", ")", "continue", ";", "unsigned", "ScratchRsrcReg", "=", "RS", ".", "scavengeRegister", "(", "&", "AMDGPU", "::", "SReg_128RegClass", ",", "<NUM_LIT>", ")", ";", "uint64_t", "Rsrc23", "=", "TII", "->", "getScratchRsrcWords23", "(", ")", ";", "unsigned", "Rsrc0", "=", "TRI", "->", "getSubReg", "(", "ScratchRsrcReg", ",", "AMDGPU", "::", "sub0", ")", ";", "unsigned", "Rsrc1", "=", "TRI", "->", "getSubReg", "(", "ScratchRsrcReg", ",", "AMDGPU", "::", "sub1", ")", ";", "unsigned", "Rsrc2", "=", "TRI", "->", "getSubReg", "(", "ScratchRsrcReg", ",", "AMDGPU", "::", "sub2", ")", ";", "unsigned", "Rsrc3", "=", "TRI", "->", "getSubReg", "(", "ScratchRsrcReg", ",", "AMDGPU", "::", "sub3", ")", ";", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "TII", "->", "get", "(", "AMDGPU", "::", "S_MOV_B32", ")", ",", "Rsrc0", ")", ".", "addExternalSymbol", "(", "<STR_LIT>", "SCRATCH_RSRC_DWORD0", "<STR_LIT>", ")", ".", "addReg", "(", "ScratchRsrcReg", ",", "RegState", "::", "ImplicitDefine", ")", ";", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "TII", "->", "get", "(", "AMDGPU", "::", "S_MOV_B32", ")", ",", "Rsrc1", ")", ".", "addExternalSymbol", "(", "<STR_LIT>", "SCRATCH_RSRC_DWORD1", "<STR_LIT>", ")", ".", "addReg", "(", "ScratchRsrcReg", ",", "RegState", "::", "ImplicitDefine", ")", ";", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "TII", "->", "get", "(", "AMDGPU", "::", "S_MOV_B32", ")", ",", "Rsrc2", ")", ".", "addImm", "(", "Rsrc23", "&", "<NUM_LIT>", ")", ".", "addReg", "(", "ScratchRsrcReg", ",", "RegState", "::", "ImplicitDefine", ")", ";", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "TII", "->", "get", "(", "AMDGPU", "::", "S_MOV_B32", ")", ",", "Rsrc3", ")", ".", "addImm", "(", "Rsrc23", ">>", "<NUM_LIT>", ")", ".", "addReg", "(", "ScratchRsrcReg", ",", "RegState", "::", "ImplicitDefine", ")", ";", "if", "(", "ScratchOffsetReg", "==", "AMDGPU", "::", "NoRegister", ")", "{", "ScratchOffsetReg", "=", "RS", ".", "scavengeRegister", "(", "&", "AMDGPU", "::", "SGPR_32RegClass", ",", "<NUM_LIT>", ")", ";", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "TII", "->", "get", "(", "AMDGPU", "::", "SI_SPILL_S32_RESTORE", ")", ",", "ScratchOffsetReg", ")", ".", "addFrameIndex", "(", "ScratchOffsetFI", ")", ".", "addReg", "(", "AMDGPU", "::", "SGPR0_SGPR1_SGPR2_SGPR3", ",", "RegState", "::", "Undef", ")", ".", "addReg", "(", "AMDGPU", "::", "SGPR0", ",", "RegState", "::", "Undef", ")", ";", "}", "else", "if", "(", "!", "MBB", ".", "isLiveIn", "(", "ScratchOffsetReg", ")", ")", "{", "MBB", ".", "addLiveIn", "(", "ScratchOffsetReg", ")", ";", "}", "if", "(", "ScratchRsrcReg", "==", "AMDGPU", "::", "NoRegister", "\|\|", "ScratchOffsetReg", "==", "AMDGPU", "::", "NoRegister", ")", "{", "LLVMContext", "&", "Ctx", "=", "MF", ".", "getFunction", "(", ")", "->", "getContext", "(", ")", ";", "Ctx", ".", "emitError", "(", "<STR_LIT>", "ran out of SGPRs for spilling VGPRs", "<STR_LIT>", ")", ";", "ScratchRsrcReg", "=", "AMDGPU", "::", "SGPR0", ";", "ScratchOffsetReg", "=", "AMDGPU", "::", "SGPR0", ";", "}", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setReg", "(", "ScratchRsrcReg", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setIsKill", "(", "true", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setIsUndef", "(", "false", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setReg", "(", "ScratchOffsetReg", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setIsUndef", "(", "false", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setIsKill", "(", "false", ")", ";", "MI", ".", "addOperand", "(", "MachineOperand", "::", "CreateReg", "(", "Rsrc0", ",", "false", ",", "true", ",", "true", ")", ")", ";", "MI", ".", "addOperand", "(", "MachineOperand", "::", "CreateReg", "(", "Rsrc1", ",", "false", ",", "true", ",", "true", ")", ")", ";", "MI", ".", "addOperand", "(", "MachineOperand", "::", "CreateReg", "(", "Rsrc2", ",", "false", ",", "true", ",", "true", ")", ")", ";", "MI", ".", "addOperand", "(", "MachineOperand", "::", "CreateReg", "(", "Rsrc3", ",", "false", ",", "true", ",", "true", ")", ")", ";", "}", "}", "return", "true", ";", "}" ]	[ "runOnMachineFunction", "-", "Emit", "the", "function", "body", "." ]
LLVM	R600	TD	stmt_completion	GPU	615,678	[ ",", "<STR_LIT>", ">", ";" ]	[ "def", "S_CMP_LT_U32", ":", "SOPC_32", "<", "<NUM_LIT>" ]
LLVM	ARM64	TD	stmt_completion	CPU	615,679	[ "}", "=", "<NUM_LIT>", ";" ]	[ "def", "SWDri", ":", "BaseIntegerToFP", "<", "isUnsigned", ",", "GPR32", ",", "FPR64", ",", "fixedpoint_f64_i32", ",", "asm", ",", "[", "(", "set", "FPR64", ":", "$", "Rd", ",", "(", "fdiv", "(", "node", "GPR32", ":", "$", "Rn", ")", ",", "fixedpoint_f64_i32", ":", "$", "scale", ")", ")", "]", ">", "{", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "scale", "{", "<NUM_LIT>" ]
GCC	rs6000	CPP	program_repair	CPU	615,680	[ "<FIXS>", "fprintf", "(", "file", ",", "<STR_LIT>", "\\tbl %s\\n", "<STR_LIT>", ",", "RS6000_MCOUNT", ")", ";", "<FIXE>" ]	[ "asm_fprintf", "(", "file", ",", "<STR_LIT>", "@l(%s)\\n", "<STR_LIT>", ",", "reg_names", "[", "<NUM_LIT>", "]", ")", ";", "}", "<BUGS>", "if", "(", "current_function_needs_context", "&&", "DEFAULT_ABI", "==", "ABI_AIX_NODESC", ")", "{", "asm_fprintf", "(", "file", ",", "<STR_LIT>", "\\t{st\|stw} %s,%d(%s)\\n", "<STR_LIT>", ",", "reg_names", "[", "STATIC_CHAIN_REGNUM", "]", ",", "<NUM_LIT>", ",", "reg_names", "[", "<NUM_LIT>", "]", ")", ";", "fprintf", "(", "file", ",", "<STR_LIT>", "\\tbl %s\\n", "<STR_LIT>", ",", "RS6000_MCOUNT", ")", ";", "asm_fprintf", "(", "file", ",", "<STR_LIT>", "\\t{l\|lwz} %s,%d(%s)\\n", "<STR_LIT>", ",", "reg_names", "[", "STATIC_CHAIN_REGNUM", "]", ",", "<NUM_LIT>", ",", "reg_names", "[", "<NUM_LIT>", "]", ")", ";", "}", "elsefprintf", "(", "file", ",", "<STR_LIT>", "\\tbl %s\\n", "<STR_LIT>", ",", "RS6000_MCOUNT", ")", ";", "<BUGE>", "break", ";", "case", "ABI_AIX", ":" ]
LLVM	TVM	CPP	next_suggestion	Virtual ISA	615,681	[ "MDT", "=", "&", "getAnalysis", "<", "MachineDominatorTree", ">", "(", ")", ";" ]	[ "LLVM_DEBUG", "(", "MF", ".", "print", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Before ", "<STR_LIT>", "<<", "getPassName", "(", ")", "<<", "'", "\\n", "'", ",", "nullptr", ")", ")", ";", "TII", "=", "MF", ".", "getSubtarget", "<", "TVMSubtarget", ">", "(", ")", ".", "getInstrInfo", "(", ")", ";" ]
LLVM	Hexagon	TD	stmt_completion	DSP	615,682	[ ">", "Vx32", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "Rtt32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rtt32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>" ]
LLVM	Hexagon	TD	next_suggestion	DSP	615,683	[ "}" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "prefersSlot3", "=", "<NUM_LIT>", ";", "let", "Constraints", "=", "<STR_LIT>", ";" ]
LLVM	X86	CPP	program_repair	CPU	615,684	[ "<FIXS>", "#", "include", "memory", ">", "<FIXE>", "<FIXS>", "<FIXE>", "<FIXS>", "}", "class", "X86Subtarget", "final", ":", "public", "X86GenSubtargetInfo", "{", "<FIXE>" ]	[ "#", "include", "<STR_LIT>", "X86ISelLowering.h", "<STR_LIT>", "#", "include", "<STR_LIT>", "X86InstrInfo.h", "<STR_LIT>", "#", "include", "<STR_LIT>", "X86SelectionDAGInfo.h", "<STR_LIT>", "#", "include", "<STR_LIT>", "llvm/ADT/Triple.h", "<STR_LIT>", "#", "include", "<STR_LIT>", "llvm/CodeGen/GlobalISel/GISelAccessor.h", "<STR_LIT>", "#", "include", "<STR_LIT>", "llvm/IR/CallingConv.h", "<STR_LIT>", "#", "include", "<STR_LIT>", "llvm/Target/TargetSubtargetInfo.h", "<STR_LIT>", "<BUGS>", "#", "include", "string", ">", "<BUGE>", "#", "define", "GET_SUBTARGETINFO_HEADER", "#", "include", "<STR_LIT>", "X86GenSubtargetInfo.inc", "<STR_LIT>", "namespace", "llvm", "{", "class", "GlobalValue", ";", "<BUGS>", "class", "StringRef", ";", "class", "TargetMachine", ";", "<BUGE>", "namespace", "PICStyles", "{", "enum", "Style", "{", "StubPIC", ",", "GOT", ",", "RIPRel", ",", "None", "}", ";", "<BUGS>", "}", "class", "X86Subtarget", "final", ":", "public", "X86GenSubtargetInfo", "{", "<BUGE>", "protected", ":", "enum", "X86SSEEnum", "{", "NoSSE", ",", "SSE1", ",", "SSE2", ",", "SSE3", ",", "SSSE3", ",", "SSE41", ",", "SSE42", ",", "AVX", ",", "AVX2", ",", "AVX512F" ]
LLVM	AArch64	TD	stmt_completion	CPU	615,685	[ ",", "<NUM_LIT>", ">", ";" ]	[ "def", ":", "ROSysReg", "<", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>" ]
GCC	i386	CPP	next_suggestion	CPU	615,686	[ "}" ]	[ "extern", "_", "_", "inline", "_", "_", "m512h", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm512_mask3_fmadd_round_ph", "(", "_", "_", "m512h", "_", "_", "A", ",", "_", "_", "m512h", "_", "_", "B", ",", "_", "_", "m512h", "_", "_", "C", ",", "_", "_", "mmask32", "_", "_", "U", ",", "const", "int", "_", "_", "R", ")", "{", "return", "(", "_", "_", "m512h", ")", "_", "_", "builtin_ia32_vfmaddph512_mask3", "(", "(", "_", "_", "v32hf", ")", "_", "_", "A", ",", "(", "_", "_", "v32hf", ")", "_", "_", "B", ",", "(", "_", "_", "v32hf", ")", "_", "_", "C", ",", "(", "_", "_", "mmask32", ")", "_", "_", "U", ",", "_", "_", "R", ")", ";" ]
LLVM	Hexagon	CPP	next_suggestion	DSP	615,687	[ "}" ]	[ "}", "auto", "IsDead", "=", "[", "this", "]", "(", "NodeAddr", "<", "InstrNode", "", ">", "IA", ")", "->", "bool", "{", "for", "(", "NodeAddr", "<", "DefNode", "", ">", "DA", ":", "IA", ".", "Addr", "->", "members_if", "(", "DFG", ".", "IsDef", ",", "DFG", ")", ")", "if", "(", "LiveNodes", ".", "count", "(", "DA", ".", "Id", ")", ")", "return", "false", ";", "return", "true", ";", "}", ";", "for", "(", "NodeAddr", "<", "BlockNode", "", ">", "BA", ":", "DFG", ".", "getFunc", "(", ")", ".", "Addr", "->", "members", "(", "DFG", ")", ")", "{", "for", "(", "NodeAddr", "<", "InstrNode", "", ">", "IA", ":", "BA", ".", "Addr", "->", "members", "(", "DFG", ")", ")", "{", "for", "(", "NodeAddr", "<", "RefNode", "", ">", "RA", ":", "IA", ".", "Addr", "->", "members", "(", "DFG", ")", ")", "if", "(", "!", "LiveNodes", ".", "count", "(", "RA", ".", "Id", ")", ")", "DeadNodes", ".", "insert", "(", "RA", ".", "Id", ")", ";", "if", "(", "DFG", ".", "IsCode", "<", "NodeAttrs", "::", "Stmt", ">", "(", "IA", ")", ")", "if", "(", "isLiveInstr", "(", "IA", ")", "\|\|", "DFG", ".", "hasUntrackedRef", "(", "IA", ")", ")", "continue", ";", "if", "(", "IsDead", "(", "IA", ")", ")", "{", "DeadInstrs", ".", "insert", "(", "IA", ".", "Id", ")", ";", "if", "(", "trace", "(", ")", ")", "dbgs", "(", ")", "<<", "<STR_LIT>", "Dead instr: ", "<STR_LIT>", "<<", "PrintNode", "<", "InstrNode", "", ">", "(", "IA", ",", "DFG", ")", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ";", "}", "}", "}", "return", "!", "DeadNodes", ".", "empty", "(", ")", ";" ]
GCC	i386	MD	stmt_completion	CPU	615,688	[ "<STR_LIT>", ")", "]" ]	[ "[", "(", "set", "(", "reg", ":", "CCC", "FLAGS_REG", ")", "(", "unspec_volatile", ":", "CCC", "[", "(", "match_operand", ":", "SWI48", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>" ]
LLVM	Hexagon	TD	stmt_completion	DSP	615,689	[ "=", "<NUM_LIT>", ";" ]	[ "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "PC", "]", ";", "let", "InputType", "=", "<STR_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable" ]
LLVM	ARM	TD	stmt_completion	CPU	615,690	[ "p", ")", ">", ";" ]	[ "def", ":", "NEONInstAlias", "<", "<STR_LIT>", ",", "(", "VBICiv4i16", "DPR", ":", "$", "Vd", ",", "nImmSplatNotI16", ":", "$", "imm", ",", "pred", ":", "$" ]
GCC	arm	MD	stmt_completion	CPU	615,691	[ "<STR_LIT>", ")", "]" ]	[ "(", "parallel", "[", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "]", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>" ]
GCC	rs6000	CPP	stmt_completion	CPU	615,692	[ "ABI_V4", "&&", "flag_pic", "!=", "<NUM_LIT>", ")", "\|\|", "(", "DEFAULT_ABI", "==", "ABI_DARWIN", "&&", "flag_pic", ")", "\|\|", "(", "TARGET_TOC", "&&", "TARGET_MINIMAL_TOC", ")", ")", ")", ")", ")", "break", ";" ]	[ "int", "first_reg", ";", "for", "(", "first_reg", "=", "<NUM_LIT>", ";", "first_reg", "<=", "<NUM_LIT>", ";", "first_reg", "++", ")", "if", "(", "regs_ever_live", "[", "first_reg", "]", "&&", "(", "!", "call_used_regs", "[", "first_reg", "]", "\|\|", "(", "first_reg", "==", "RS6000_PIC_OFFSET_TABLE_REGNUM", "&&", "(", "(", "DEFAULT_ABI", "==" ]
LLVM	SystemZ	CPP	next_suggestion	CPU	615,693	[ "case", "<STR_LIT>", "::", "<STR_LIT>", ":" ]	[ "computeKnownBitsBinOp", "(", "Op", ",", "Known", ",", "DemandedElts", ",", "DAG", ",", "Depth", ",", "<NUM_LIT>", ")", ";", "break", ";", "case", "Intrinsic", "::", "s390_vuplhb", ":", "case", "Intrinsic", "::", "s390_vuplhh", ":", "case", "Intrinsic", "::", "s390_vuplhf", ":", "case", "Intrinsic", "::", "s390_vupllb", ":", "case", "Intrinsic", "::", "s390_vupllh", ":", "case", "Intrinsic", "::", "s390_vupllf", ":", "IsLogical", "=", "true", ";", "LLVM_FALLTHROUGH", ";", "case", "Intrinsic", "::", "s390_vuphb", ":", "case", "Intrinsic", "::", "s390_vuphh", ":", "case", "Intrinsic", "::", "s390_vuphf", ":", "case", "Intrinsic", "::", "s390_vuplb", ":", "case", "Intrinsic", "::", "s390_vuplhw", ":", "case", "Intrinsic", "::", "s390_vuplf", ":", "{", "SDValue", "SrcOp", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "unsigned", "SrcBitWidth", "=", "SrcOp", ".", "getScalarValueSizeInBits", "(", ")", ";", "Known", "=", "KnownBits", "(", "SrcBitWidth", ")", ";", "APInt", "SrcDemE", "=", "getDemandedSrcElements", "(", "Op", ",", "DemandedElts", ",", "<NUM_LIT>", ")", ";", "DAG", ".", "computeKnownBits", "(", "SrcOp", ",", "Known", ",", "SrcDemE", ",", "Depth", "+", "<NUM_LIT>", ")", ";", "if", "(", "IsLogical", ")", "{", "Known", "=", "Known", ".", "zext", "(", "BitWidth", ")", ";", "Known", ".", "Zero", ".", "setBitsFrom", "(", "SrcBitWidth", ")", ";", "}", "else", "Known", "=", "Known", ".", "sext", "(", "BitWidth", ")", ";", "break", ";", "}", "default", ":", "break", ";", "}", "}", "else", "{", "switch", "(", "Opcode", ")", "{", "case", "<STR_LIT>", "::", "<STR_LIT>", ":" ]
LLVM	Hexagon	CPP	next_suggestion	DSP	615,694	[ "unsigned", "Opc", "=", "MI", ".", "getOpcode", "(", ")", ";" ]	[ "void", "HexagonRegisterInfo", "::", "eliminateFrameIndex", "(", "MachineBasicBlock", "::", "iterator", "II", ",", "int", "SPAdj", ",", "unsigned", "FIOp", ",", "RegScavenger", "", "RS", ")", "const", "{", "assert", "(", "SPAdj", "==", "<NUM_LIT>", "&&", "<STR_LIT>", "Unexpected", "<STR_LIT>", ")", ";", "MachineInstr", "&", "MI", "=", "", "II", ";", "MachineBasicBlock", "&", "MB", "=", "", "MI", ".", "getParent", "(", ")", ";", "MachineFunction", "&", "MF", "=", "", "MB", ".", "getParent", "(", ")", ";", "auto", "&", "HST", "=", "MF", ".", "getSubtarget", "<", "HexagonSubtarget", ">", "(", ")", ";", "auto", "&", "HII", "=", "", "HST", ".", "getInstrInfo", "(", ")", ";", "auto", "&", "HFI", "=", "", "HST", ".", "getFrameLowering", "(", ")", ";", "unsigned", "BP", "=", "<NUM_LIT>", ";", "int", "FI", "=", "MI", ".", "getOperand", "(", "FIOp", ")", ".", "getIndex", "(", ")", ";", "int", "Offset", "=", "HFI", ".", "getFrameIndexReference", "(", "MF", ",", "FI", ",", "BP", ")", ";", "int", "RealOffset", "=", "Offset", "+", "MI", ".", "getOperand", "(", "FIOp", "+", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ";", "bool", "IsKill", "=", "false", ";" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	615,695	[ "&", "F", ")", "const", "{" ]	[ "bool", "hasFP32Denormals", "(", "const", "Function" ]
GCC	rs6000	MD	stmt_completion	CPU	615,696	[ ")", ")", "]" ]	[ "(", "zero_extend", ":", "SI", "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]
LLVM	Hexagon	TD	next_suggestion	DSP	615,697	[ "let", "mayLoad", "=", "<NUM_LIT>", ";" ]	[ "def", "L4_ploadrbf_abs", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ")", ",", "(", "ins", "PredRegs", ":", "$", "Pt4", ",", "u32_0Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_7646c131", ",", "TypeLD", ">", ",", "Enc_2301d6", ",", "AddrModeRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "addrMode", "=", "Absolute", ";", "let", "accessSize", "=", "ByteAccess", ";" ]
GCC	i386	MD	stmt_completion	CPU	615,698	[ ")", "]", ")" ]	[ "UNSPEC_XOP_PERMUTE", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>" ]
GCC	mmix	CPP	code_generation	CPU	615,699	[ "static", "void", "mmix_print_operand_address", "(", "FILE", "*", "stream", ",", "machine_mode", ",", "rtx", "x", ")", "{", "if", "(", "REG_P", "(", "x", ")", ")", "{", "fprintf", "(", "stream", ",", "<STR_LIT>", "%s,0", "<STR_LIT>", ",", "reg_names", "[", "MMIX_OUTPUT_REGNO", "(", "REGNO", "(", "x", ")", ")", "]", ")", ";", "return", ";", "}", "else", "if", "(", "GET_CODE", "(", "x", ")", "==", "PLUS", ")", "{", "rtx", "x1", "=", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ";", "rtx", "x2", "=", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ";", "if", "(", "REG_P", "(", "x1", ")", ")", "{", "fprintf", "(", "stream", ",", "<STR_LIT>", "%s,", "<STR_LIT>", ",", "reg_names", "[", "MMIX_OUTPUT_REGNO", "(", "REGNO", "(", "x1", ")", ")", "]", ")", ";", "if", "(", "REG_P", "(", "x2", ")", ")", "{", "fprintf", "(", "stream", ",", "<STR_LIT>", "%s", "<STR_LIT>", ",", "reg_names", "[", "MMIX_OUTPUT_REGNO", "(", "REGNO", "(", "x2", ")", ")", "]", ")", ";", "return", ";", "}", "else", "if", "(", "satisfies_constraint_I", "(", "x2", ")", ")", "{", "output_addr_const", "(", "stream", ",", "x2", ")", ";", "return", ";", "}", "}", "}", "if", "(", "TARGET_BASE_ADDRESSES", "&&", "mmix_legitimate_constant_p", "(", "Pmode", ",", "x", ")", ")", "{", "output_addr_const", "(", "stream", ",", "x", ")", ";", "return", ";", "}", "fatal_insn", "(", "<STR_LIT>", "MMIX Internal: This is not a recognized address", "<STR_LIT>", ",", "x", ")", ";", "}" ]	[ "PRINT_OPERAND_ADDRESS", "." ]

LLVM

Hexagon

TD

next_suggestion

DSP

615,600

[ "}" ]

[ "def", "A2_satub", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ")", ",", "(", "ins", "IntRegs", ":", "$", "Rs32", ")", ",", "<STR_LIT>", ",", "tc_0ae0825c", ",", "TypeS_2op", ">", ",", "Enc_5e2823", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "USR_OVF", "]", ";" ]

LLVM

AArch64

TD

stmt_completion

CPU

615,601

[ "(", "REV64v8i16", "FPR128", ":", "$", "src", ")", ",", "(", "i32", "<NUM_LIT>", ")", ")", ")", ">", ";" ]

[ "def", ":", "Pat", "<", "(", "f128", "(", "bitconvert", "(", "v8i16", "FPR128", ":", "$", "src", ")", ")", ")", ",", "(", "f128", "(", "EXTv16i8", "(", "REV64v8i16", "FPR128", ":", "$", "src", ")", "," ]

LLVM

WebAssembly

CPP

stmt_completion

Virtual ISA

615,602

[ "=", "<NUM_LIT>", ";" ]

[ "void", "WebAssemblyTTIImpl", "::", "getUnrollingPreferences", "(", "Loop", "*", "L", ",", "ScalarEvolution", "&", "SE", ",", "TTI", "::", "UnrollingPreferences", "&", "UP", ",", "OptimizationRemarkEmitter", "*", "ORE", ")", "const", "{", "for", "(", "BasicBlock", "*", "BB", ":", "L", "->", "blocks", "(", ")", ")", "for", "(", "Instruction", "&", "I", ":", "*", "BB", ")", "if", "(", "isa", "<", "CallInst", ">", "(", "I", ")", "||", "isa", "<", "InvokeInst", ">", "(", "I", ")", ")", "if", "(", "const", "Function", "*", "F", "=", "cast", "<", "CallBase", ">", "(", "I", ")", ".", "getCalledFunction", "(", ")", ")", "if", "(", "isLoweredToCall", "(", "F", ")", ")", "return", ";", "UP", ".", "Partial", "=", "UP", ".", "Runtime", "=", "UP", ".", "UpperBound", "=", "true", ";", "UP", ".", "PartialThreshold", "=", "<NUM_LIT>", ";", "UP", ".", "OptSizeThreshold", "=", "<NUM_LIT>", ";", "UP", ".", "PartialOptSizeThreshold", "=", "<NUM_LIT>", ";", "UP", ".", "BEInsns" ]

GCC

rs6000

MD

stmt_completion

CPU

615,603

[ ")" ]

[ "(", "define_cpu_unit", "<STR_LIT>", "<STR_LIT>" ]

LLVM

ARM

CPP

stmt_completion

CPU

615,604

[ "<STR_LIT>", "Invalid kind!", "<STR_LIT>", ")", ";" ]

[ "const", "static", "MCFixupKindInfo", "Infos", "[", "ARM", "::", "NumTargetFixupKinds", "]", "=", "{", "{", "<STR_LIT>", "fixup_arm_ldst_pcrel_12", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_t2_ldst_pcrel_12", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "|", "MCFixupKindInfo", "::", "FKF_IsAlignedDownTo32Bits", "}", ",", "{", "<STR_LIT>", "fixup_arm_pcrel_10_unscaled", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_arm_pcrel_10", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_t2_pcrel_10", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "|", "MCFixupKindInfo", "::", "FKF_IsAlignedDownTo32Bits", "}", ",", "{", "<STR_LIT>", "fixup_thumb_adr_pcrel_10", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "|", "MCFixupKindInfo", "::", "FKF_IsAlignedDownTo32Bits", "}", ",", "{", "<STR_LIT>", "fixup_arm_adr_pcrel_12", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_t2_adr_pcrel_12", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "|", "MCFixupKindInfo", "::", "FKF_IsAlignedDownTo32Bits", "}", ",", "{", "<STR_LIT>", "fixup_arm_condbranch", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_arm_uncondbranch", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_t2_condbranch", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_t2_uncondbranch", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_arm_thumb_br", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_arm_uncondbl", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_arm_condbl", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_arm_blx", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_arm_thumb_bl", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_arm_thumb_blx", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_arm_thumb_cb", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_arm_thumb_cp", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "|", "MCFixupKindInfo", "::", "FKF_IsAlignedDownTo32Bits", "}", ",", "{", "<STR_LIT>", "fixup_arm_thumb_bcc", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_arm_movt_hi16", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ",", "{", "<STR_LIT>", "fixup_arm_movw_lo16", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ",", "{", "<STR_LIT>", "fixup_t2_movt_hi16", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ",", "{", "<STR_LIT>", "fixup_t2_movw_lo16", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ",", "{", "<STR_LIT>", "fixup_arm_movt_hi16_pcrel", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_arm_movw_lo16_pcrel", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_t2_movt_hi16_pcrel", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "{", "<STR_LIT>", "fixup_t2_movw_lo16_pcrel", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "MCFixupKindInfo", "::", "FKF_IsPCRel", "}", ",", "}", ";", "if", "(", "Kind", "<", "FirstTargetFixupKind", ")", "return", "MCAsmBackend", "::", "getFixupKindInfo", "(", "Kind", ")", ";", "assert", "(", "unsigned", "(", "Kind", "-", "FirstTargetFixupKind", ")", "<", "getNumFixupKinds", "(", ")", "&&" ]

LLVM

TPC

TD

next_suggestion

Virtual ISA

615,605

[ "bits", "<", "<NUM_LIT>", ">", "pred", ";" ]

[ "class", "SpuInst_MovToHWRegG", "<", "bits", "<", "<NUM_LIT>", ">", "opc", ",", "RegisterClass", "Rsrc", ",", "string", "asmstr", ">", ":", "ScalarInstBase", "<", "opc", ",", "asmstr", ">", "{", "let", "OutOperandList", "=", "(", "outs", ")", ";", "let", "InOperandList", "=", "(", "ins", "i8imm", ":", "$", "reg", ",", "SwitchSet", ":", "$", "sw", ",", "Rsrc", ":", "$", "src", ",", "SPred", ":", "$", "pred", ")", ";", "let", "Itinerary", "=", "IIC_ScalarOp", ";", "let", "isAsmParserOnly", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "reg", ";", "bits", "<", "<NUM_LIT>", ">", "src", ";", "bits", "<", "<NUM_LIT>", ">", "sw", ";" ]

GCC

bfin

CPP

program_repair

DSP

615,606

[ "<FIXS>", "set_decl_section_name", "(", "decl", ",", "<STR_LIT>", ".l1.text", "<STR_LIT>", ")", ";", "<FIXE>" ]

[ "*", "no_add_attrs", "=", "true", ";", "}", "else", "<BUGS>", "set_decl_section_name", "(", "decl", ",", "build_string", "(", "<NUM_LIT>", ",", "<STR_LIT>", ".l1.text", "<STR_LIT>", ")", ")", ";", "<BUGE>", "return", "NULL_TREE", ";", "}" ]

GCC

arm

CPP

stmt_completion

CPU

615,607

[ "b", ",", "_", "_", "p", ")", ";" ]

[ "return", "_", "_", "builtin_mve_vaddq_m_n_sv4si", "(", "_", "_", "arm_vuninitializedq_s32", "(", ")", ",", "_", "_", "a", ",", "_", "_" ]

LLVM

Hexagon

TD

next_suggestion

DSP

615,608

[ "let", "opExtendable", "=", "<NUM_LIT>", ";" ]

[ "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "addrMode", "=", "BaseImmOffset", ";", "let", "accessSize", "=", "HalfWordAccess", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "mayLoad", "=", "<NUM_LIT>", ";", "let", "CextOpcode", "=", "<STR_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";" ]

LLVM

Alpha

TD

next_suggestion

MPU

615,609

[ "}" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Ra", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rb", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Function", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rc", ";" ]

LLVM

Sparc

TD

stmt_completion

CPU

615,610

[ "SDTSPtlsld", ">", ";" ]

[ "def", "tlsld", ":", "SDNode", "<", "<STR_LIT>", "," ]

GCC

arm

CPP

next_suggestion

CPU

615,611

[ "}" ]

[ "_", "_", "rv", ".", "_", "_", "o", "=", "_", "_", "builtin_neon_vld1_x2v4bf", "(", "(", "const", "_", "_", "builtin_neon_bf", "*", ")", "_", "_", "ptr", ")", ";", "return", "_", "_", "rv", ".", "_", "_", "i", ";" ]

LLVM

ARM64

TD

next_suggestion

CPU

615,612

[ "let", "ParserMatchClass", "=", "Imm1_16Operand", ";" ]

[ "def", "vecshiftR32Narrow", ":", "Operand", "<", "i32", ">", ",", "ImmLeaf", "<", "i32", ",", "[", "{", "return", "(", "(", "(", "uint32_t", ")", "Imm", ")", ">", "<NUM_LIT>", ")", "&", "&", "(", "(", "(", "uint32_t", ")", "Imm", ")", "<", "<NUM_LIT>", ")", ";", "}", "]", ">", "{", "let", "EncoderMethod", "=", "<STR_LIT>", ";", "let", "DecoderMethod", "=", "<STR_LIT>", ";" ]

LLVM

X86

TD

stmt_completion

CPU

615,613

[ "dst", ")", ">", ",", "Requires", "<", "[", "SmallCode", "]", ">", ";" ]

[ "def", ":", "Pat", "<", "(", "i64", "(", "X86Wrapper", "tjumptable", ":", "$", "dst", ")", ")", ",", "(", "MOV64ri64i32", "tjumptable", ":", "$" ]

GCC

arm

CPP

code_generation

CPU

615,614

[ "int", "load_multiple_sequence", "(", "rtx", "*", "operands", ",", "int", "nops", ",", "int", "*", "regs", ",", "int", "*", "base", ",", "HOST_WIDE_INT", "*", "load_offset", ")", "{", "int", "unsorted_regs", "[", "<NUM_LIT>", "]", ";", "HOST_WIDE_INT", "unsorted_offsets", "[", "<NUM_LIT>", "]", ";", "int", "or", "der", "[", "<NUM_LIT>", "]", ";", "int", "base_reg", "=", "-", "<NUM_LIT>", ";", "int", "i", ";", "gcc_assert", "(", "nops", ">=", "<NUM_LIT>", "&&", "nops", "<=", "<NUM_LIT>", ")", ";", "for", "(", "i", "=", "<NUM_LIT>", ";", "i", "<", "nops", ";", "i", "++", ")", "{", "rtx", "reg", ";", "rtx", "offset", ";", "if", "(", "GET_CODE", "(", "operands", "[", "nops", "+", "i", "]", ")", "==", "SUBREG", ")", "operands", "[", "nops", "+", "i", "]", "=", "alter_subreg", "(", "operands", "+", "(", "nops", "+", "i", ")", ")", ";", "gcc_assert", "(", "GET_CODE", "(", "operands", "[", "nops", "+", "i", "]", ")", "==", "MEM", ")", ";", "if", "(", "MEM_VOLATILE_P", "(", "operands", "[", "nops", "+", "i", "]", ")", ")", "return", "<NUM_LIT>", ";", "offset", "=", "const0_rtx", ";", "if", "(", "(", "GET_CODE", "(", "reg", "=", "XEXP", "(", "operands", "[", "nops", "+", "i", "]", ",", "<NUM_LIT>", ")", ")", "==", "REG", "||", "(", "GET_CODE", "(", "reg", ")", "==", "SUBREG", "&&", "GET_CODE", "(", "reg", "=", "SUBREG_REG", "(", "reg", ")", ")", "==", "REG", ")", ")", "||", "(", "GET_CODE", "(", "XEXP", "(", "operands", "[", "nops", "+", "i", "]", ",", "<NUM_LIT>", ")", ")", "==", "PLUS", "&&", "(", "(", "GET_CODE", "(", "reg", "=", "XEXP", "(", "XEXP", "(", "operands", "[", "nops", "+", "i", "]", ",", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ")", ")", "==", "REG", ")", "||", "(", "GET_CODE", "(", "reg", ")", "==", "SUBREG", "&&", "GET_CODE", "(", "reg", "=", "SUBREG_REG", "(", "reg", ")", ")", "==", "REG", ")", ")", "&&", "(", "GET_CODE", "(", "offset", "=", "XEXP", "(", "XEXP", "(", "operands", "[", "nops", "+", "i", "]", ",", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ")", ")", "==", "CONST_INT", ")", ")", ")", "{", "if", "(", "i", "==", "<NUM_LIT>", ")", "{", "base_reg", "=", "REGNO", "(", "reg", ")", ";", "unsorted_regs", "[", "<NUM_LIT>", "]", "=", "(", "GET_CODE", "(", "operands", "[", "i", "]", ")", "==", "REG", "?", "REGNO", "(", "operands", "[", "i", "]", ")", ":", "REGNO", "(", "SUBREG_REG", "(", "operands", "[", "i", "]", ")", ")", ")", ";", "or", "der", "[", "<NUM_LIT>", "]", "=", "<NUM_LIT>", ";", "}", "else", "{", "if", "(", "base_reg", "!=", "(", "int", ")", "REGNO", "(", "reg", ")", ")", "return", "<NUM_LIT>", ";", "unsorted_regs", "[", "i", "]", "=", "(", "GET_CODE", "(", "operands", "[", "i", "]", ")", "==", "REG", "?", "REGNO", "(", "operands", "[", "i", "]", ")", ":", "REGNO", "(", "SUBREG_REG", "(", "operands", "[", "i", "]", ")", ")", ")", ";", "if", "(", "unsorted_regs", "[", "i", "]", "<", "unsorted_regs", "[", "or", "der", "[", "<NUM_LIT>", "]", "]", ")", "or", "der", "[", "<NUM_LIT>", "]", "=", "i", ";", "}", "if", "(", "unsorted_regs", "[", "i", "]", "<", "<NUM_LIT>", "||", "unsorted_regs", "[", "i", "]", ">", "<NUM_LIT>", "||", "(", "i", "!=", "nops", "-", "<NUM_LIT>", "&&", "unsorted_regs", "[", "i", "]", "==", "base_reg", ")", ")", "return", "<NUM_LIT>", ";", "unsorted_offsets", "[", "i", "]", "=", "INTVAL", "(", "offset", ")", ";", "}", "else", "return", "<NUM_LIT>", ";", "}", "for", "(", "i", "=", "<NUM_LIT>", ";", "i", "<", "nops", ";", "i", "++", ")", "{", "int", "j", ";", "or", "der", "[", "i", "]", "=", "or", "der", "[", "i", "-", "<NUM_LIT>", "]", ";", "for", "(", "j", "=", "<NUM_LIT>", ";", "j", "<", "nops", ";", "j", "++", ")", "if", "(", "unsorted_regs", "[", "j", "]", ">", "unsorted_regs", "[", "or", "der", "[", "i", "-", "<NUM_LIT>", "]", "]", "&&", "(", "or", "der", "[", "i", "]", "==", "or", "der", "[", "i", "-", "<NUM_LIT>", "]", "||", "unsorted_regs", "[", "j", "]", "<", "unsorted_regs", "[", "or", "der", "[", "i", "]", "]", ")", ")", "or", "der", "[", "i", "]", "=", "j", ";", "if", "(", "or", "der", "[", "i", "]", "==", "or", "der", "[", "i", "-", "<NUM_LIT>", "]", ")", "return", "<NUM_LIT>", ";", "if", "(", "unsorted_offsets", "[", "or", "der", "[", "i", "]", "]", "!=", "unsorted_offsets", "[", "or", "der", "[", "i", "-", "<NUM_LIT>", "]", "]", "+", "<NUM_LIT>", ")", "return", "<NUM_LIT>", ";", "}", "if", "(", "base", ")", "{", "*", "base", "=", "base_reg", ";", "for", "(", "i", "=", "<NUM_LIT>", ";", "i", "<", "nops", ";", "i", "++", ")", "regs", "[", "i", "]", "=", "unsorted_regs", "[", "or", "der", "[", "i", "]", "]", ";", "*", "load_offset", "=", "unsorted_offsets", "[", "or", "der", "[", "<NUM_LIT>", "]", "]", ";", "}", "if", "(", "unsorted_offsets", "[", "or", "der", "[", "<NUM_LIT>", "]", "]", "==", "<NUM_LIT>", ")", "return", "<NUM_LIT>", ";", "if", "(", "unsorted_offsets", "[", "or", "der", "[", "<NUM_LIT>", "]", "]", "==", "<NUM_LIT>", ")", "return", "<NUM_LIT>", ";", "if", "(", "unsorted_offsets", "[", "or", "der", "[", "nops", "-", "<NUM_LIT>", "]", "]", "==", "<NUM_LIT>", ")", "return", "<NUM_LIT>", ";", "if", "(", "unsorted_offsets", "[", "or", "der", "[", "nops", "-", "<NUM_LIT>", "]", "]", "==", "-", "<NUM_LIT>", ")", "return", "<NUM_LIT>", ";", "if", "(", "nops", "==", "<NUM_LIT>", "&&", "arm_ld_sched", ")", "return", "<NUM_LIT>", ";", "return", "(", "const_ok_for_arm", "(", "unsorted_offsets", "[", "or", "der", "[", "<NUM_LIT>", "]", "]", ")", "||", "const_ok_for_arm", "(", "-", "unsorted_offsets", "[", "or", "der", "[", "<NUM_LIT>", "]", "]", ")", ")", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ";", "}" ]

[ "Used", "to", "determine", "in", "a", "peephole", "whether", "a", "sequence", "of", "load", "instructions", "can", "be", "changed", "into", "a", "load-multiple", "instruction", ".", "NOPS", "is", "the", "number", "of", "separate", "load", "instructions", "we", "are", "examining", ".", "The", "first", "NOPS", "entries", "in", "OPERANDS", "are", "the", "destination", "registers", ",", "the", "next", "NOPS", "entries", "are", "memory", "operands", ".", "If", "this", "function", "is", "successful", ",", "*", "BASE", "is", "set", "to", "the", "common", "base", "register", "of", "the", "memory", "accesses", ";", "*", "LOAD_OFFSET", "is", "set", "to", "the", "first", "memory", "location", "'s", "offset", "from", "that", "base", "register", ".", "REGS", "is", "an", "array", "filled", "in", "with", "the", "destination", "register", "numbers", ".", "SAVED_ORDER", "(", "if", "nonnull", ")", ",", "is", "an", "array", "filled", "in", "with", "an", "order", "that", "maps", "insn", "numbers", "to", "an", "ascending", "order", "of", "stores", ".", "If", "CHECK_REGS", "is", "true", ",", "the", "sequence", "of", "registers", "in", "REGS", "matches", "the", "loads", "from", "ascending", "memory", "locations", ",", "and", "the", "function", "verifies", "that", "the", "register", "numbers", "are", "themselves", "ascending", ".", "If", "CHECK_REGS", "is", "false", ",", "the", "register", "numbers", "are", "stored", "in", "the", "order", "they", "are", "found", "in", "the", "operands", "." ]

LLVM

AArch64

CPP

next_suggestion

CPU

615,615

[ "I", ".", "eraseFromParent", "(", ")", ";" ]

[ "MachineInstr", "*", "PrevMI", "=", "nullptr", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "e", "=", "DstSize", "/", "EltSize", "+", "<NUM_LIT>", ";", "i", "<", "e", ";", "++", "i", ")", "{", "PrevMI", "=", "&", "*", "emitLaneInsert", "(", "None", ",", "DstVec", ",", "I", ".", "getOperand", "(", "i", ")", ".", "getReg", "(", ")", ",", "i", "-", "<NUM_LIT>", ",", "RB", ",", "MIRBuilder", ")", ";", "DstVec", "=", "PrevMI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "}", "if", "(", "DstSize", "<", "<NUM_LIT>", ")", "{", "const", "TargetRegisterClass", "*", "RC", "=", "getMinClassForRegBank", "(", "*", "RBI", ".", "getRegBank", "(", "DstVec", ",", "MRI", ",", "TRI", ")", ",", "DstSize", ")", ";", "if", "(", "!", "RC", ")", "return", "false", ";", "if", "(", "RC", "!=", "&", "<STR_LIT>", "::", "<STR_LIT>", "&&", "RC", "!=", "&", "<STR_LIT>", "::", "<STR_LIT>", ")", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Unsupported register class!\\n", "<STR_LIT>", ")", ";", "return", "false", ";", "}", "unsigned", "SubReg", "=", "<NUM_LIT>", ";", "if", "(", "!", "getSubRegForClass", "(", "RC", ",", "TRI", ",", "SubReg", ")", ")", "return", "false", ";", "if", "(", "SubReg", "!=", "<STR_LIT>", "::", "<STR_LIT>", "&&", "SubReg", "!=", "<STR_LIT>", "::", "<STR_LIT>", ")", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Unsupported destination size! (", "<STR_LIT>", "<<", "DstSize", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "return", "false", ";", "}", "Register", "Reg", "=", "MRI", ".", "createVirtualRegister", "(", "RC", ")", ";", "Register", "DstReg", "=", "I", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "MIRBuilder", ".", "buildInstr", "(", "TargetOpcode", "::", "COPY", ",", "{", "DstReg", "}", ",", "{", "}", ")", ".", "addReg", "(", "DstVec", ",", "<NUM_LIT>", ",", "SubReg", ")", ";", "MachineOperand", "&", "RegOp", "=", "I", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "RegOp", ".", "setReg", "(", "Reg", ")", ";", "RBI", ".", "constrainGenericRegister", "(", "DstReg", ",", "*", "RC", ",", "MRI", ")", ";", "}", "else", "{", "assert", "(", "PrevMI", "&&", "<STR_LIT>", "PrevMI was null?", "<STR_LIT>", ")", ";", "PrevMI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "setReg", "(", "I", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ")", ";", "constrainSelectedInstRegOperands", "(", "*", "PrevMI", ",", "TII", ",", "TRI", ",", "RBI", ")", ";", "}" ]

LLVM

X86

CPP

stmt_completion

CPU

615,616

[ ";" ]

[ "return", "Edges", ".", "empty", "(", ")" ]

LLVM

ARM

TD

stmt_completion

CPU

615,617

[ ",", "<NUM_LIT>", ">", ";" ]

[ "def", "MVE_VPTv16i8r", ":", "MVE_VPTt2i", "<", "<STR_LIT>" ]

GCC

mn10300

CPP

program_repair

MPU

615,618

[ "<FIXS>", "case", "E_CCmode", ":", "<FIXE>", "<FIXS>", "case", "E_CCZNCmode", ":", "<FIXE>", "<FIXS>", "case", "E_CCZNmode", ":", "<FIXE>", "<FIXS>", "case", "E_CC_FLOATmode", ":", "<FIXE>" ]

[ "{", "switch", "(", "mode", ")", "{", "<BUGS>", "case", "CCmode", ":", "<BUGE>", "return", "CC_FLAG_Z", "|", "CC_FLAG_N", "|", "CC_FLAG_C", "|", "CC_FLAG_V", ";", "<BUGS>", "case", "CCZNCmode", ":", "<BUGE>", "return", "CC_FLAG_Z", "|", "CC_FLAG_N", "|", "CC_FLAG_C", ";", "<BUGS>", "case", "CCZNmode", ":", "<BUGE>", "return", "CC_FLAG_Z", "|", "CC_FLAG_N", ";", "<BUGS>", "case", "CC_FLOATmode", ":", "<BUGE>", "return", "-", "<NUM_LIT>", ";", "default", ":", "gcc_unreachable", "(", ")", ";" ]

LLVM

X86

CPP

next_suggestion

CPU

615,619

[ "if", "(", "!", "MO", ".", "isReg", "(", ")", "||", "MO", ".", "isDef", "(", ")", "||", "MO", ".", "getReg", "(", ")", "!=", "AM", ".", "IndexReg", ")", "continue", ";" ]

[ "X86AddressMode", "AM", ";", "if", "(", "!", "X86SelectAddress", "(", "Ptr", ",", "AM", ")", ")", "return", "false", ";", "const", "X86InstrInfo", "&", "XII", "=", "(", "const", "X86InstrInfo", "&", ")", "TII", ";", "unsigned", "Size", "=", "DL", ".", "getTypeAllocSize", "(", "LI", "->", "getType", "(", ")", ")", ";", "unsigned", "Alignment", "=", "LI", "->", "getAlignment", "(", ")", ";", "if", "(", "Alignment", "==", "<NUM_LIT>", ")", "Alignment", "=", "DL", ".", "getABITypeAlignment", "(", "LI", "->", "getType", "(", ")", ")", ";", "SmallVector", "<", "MachineOperand", ",", "<NUM_LIT>", ">", "AddrOps", ";", "AM", ".", "getFullAddress", "(", "AddrOps", ")", ";", "MachineInstr", "*", "Result", "=", "XII", ".", "foldMemoryOperandImpl", "(", "*", "FuncInfo", ".", "MF", ",", "*", "MI", ",", "OpNo", ",", "AddrOps", ",", "FuncInfo", ".", "InsertPt", ",", "Size", ",", "Alignment", ",", "true", ")", ";", "if", "(", "!", "Result", ")", "return", "false", ";", "unsigned", "OperandNo", "=", "<NUM_LIT>", ";", "for", "(", "MachineInstr", "::", "mop_iterator", "I", "=", "Result", "->", "operands_begin", "(", ")", ",", "E", "=", "Result", "->", "operands_end", "(", ")", ";", "I", "!=", "E", ";", "++", "I", ",", "++", "OperandNo", ")", "{", "MachineOperand", "&", "MO", "=", "*", "I", ";" ]

GCC

aarch64

MD

next_suggestion

CPU

615,620

[ "}", ")" ]

[ "{", "rtx", "p", "=", "aarch64_simd_vect_par_cnst_half", "(", "<", "MODE", ">", "mode", ",", "<", "nunits", ">", ",", "true", ")", "emit_insn", "(", "gen_aarch64_sqdmlal2_laneq", "<", "mode", ">", "_internal", "(", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ",", "p", ")", ")", "DONE" ]

LLVM

X86

CPP

stmt_completion

CPU

615,621

[ ")", "<<", "ES", ";" ]

[ "if", "(", "BaseType", "==", "FrameIndexBase", ")", "dbgs", "(", ")", "<<", "<STR_LIT>", " Base.FrameIndex ", "<STR_LIT>", "<<", "Base_FrameIndex", "<<", "'", "\\n", "'", ";", "dbgs", "(", ")", "<<", "<STR_LIT>", " Scale ", "<STR_LIT>", "<<", "Scale", "<<", "'", "\\n", "'", "<<", "<STR_LIT>", "IndexReg ", "<STR_LIT>", ";", "if", "(", "IndexReg", ".", "getNode", "(", ")", ")", "IndexReg", ".", "getNode", "(", ")", "->", "dump", "(", "DAG", ")", ";", "else", "dbgs", "(", ")", "<<", "<STR_LIT>", "nul\\n", "<STR_LIT>", ";", "dbgs", "(", ")", "<<", "<STR_LIT>", " Disp ", "<STR_LIT>", "<<", "Disp", "<<", "'", "\\n", "'", "<<", "<STR_LIT>", "GV ", "<STR_LIT>", ";", "if", "(", "GV", ")", "GV", "->", "dump", "(", ")", ";", "else", "dbgs", "(", ")", "<<", "<STR_LIT>", "nul", "<STR_LIT>", ";", "dbgs", "(", ")", "<<", "<STR_LIT>", " CP ", "<STR_LIT>", ";", "if", "(", "CP", ")", "CP", "->", "dump", "(", ")", ";", "else", "dbgs", "(", ")", "<<", "<STR_LIT>", "nul", "<STR_LIT>", ";", "dbgs", "(", ")", "<<", "'", "\\n", "'", "<<", "<STR_LIT>", "ES ", "<STR_LIT>", ";", "if", "(", "ES", ")", "dbgs", "(" ]

LLVM

X86

CPP

stmt_completion

CPU

615,622

[ "=", "EA_DISP_32", ";" ]

[ "index", "=", "indexFromSIB", "(", "insn", "->", "sib", ")", "|", "(", "xFromREX", "(", "insn", "->", "rexPrefix", ")", "<<", "<NUM_LIT>", ")", ";", "if", "(", "index", "==", "<NUM_LIT>", ")", "{", "insn", "->", "sibIndex", "=", "SIB_INDEX_NONE", ";", "}", "else", "{", "insn", "->", "sibIndex", "=", "(", "SIBIndex", ")", "(", "insn", "->", "sibIndexBase", "+", "index", ")", ";", "}", "insn", "->", "sibScale", "=", "<NUM_LIT>", "<<", "scaleFromSIB", "(", "insn", "->", "sib", ")", ";", "base", "=", "baseFromSIB", "(", "insn", "->", "sib", ")", "|", "(", "bFromREX", "(", "insn", "->", "rexPrefix", ")", "<<", "<NUM_LIT>", ")", ";", "switch", "(", "base", ")", "{", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "switch", "(", "modFromModRM", "(", "insn", "->", "modRM", ")", ")", "{", "case", "<NUM_LIT>", ":", "insn", "->", "eaDisplacement" ]

LLVM

ARM

CPP

stmt_completion

CPU

615,623

[ ",", "ShImmVal", ")", ")", ";" ]

[ "if", "(", "ConstantSDNode", "*", "RHS", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "N", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "{", "ShImmVal", "=", "RHS", "->", "getZExtValue", "(", ")", "&", "<NUM_LIT>", ";", "Opc", "=", "getI32Imm", "(", "<STR_LIT>", "::", "<STR_LIT>", "(", "ShOpcVal" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

615,624

[ "::", "V_ASHR_I64", ":" ]

[ "unsigned", "GCNSubtarget", "::", "getConstantBusLimit", "(", "unsigned", "Opcode", ")", "const", "{", "if", "(", "getGeneration", "(", ")", "<", "GFX10", ")", "return", "<NUM_LIT>", ";", "switch", "(", "Opcode", ")", "{", "case", "AMDGPU", "::", "V_LSHLREV_B64", ":", "case", "AMDGPU", "::", "V_LSHLREV_B64_gfx10", ":", "case", "AMDGPU", "::", "V_LSHL_B64", ":", "case", "AMDGPU", "::", "V_LSHRREV_B64", ":", "case", "AMDGPU", "::", "V_LSHRREV_B64_gfx10", ":", "case", "AMDGPU", "::", "V_LSHR_B64", ":", "case", "AMDGPU", "::", "V_ASHRREV_I64", ":", "case", "AMDGPU", "::", "V_ASHRREV_I64_gfx10", ":", "case", "AMDGPU" ]

GCC

i386

CPP

next_suggestion

CPU

615,625

[ "unsigned", "int", "n_words", "=", "GET_MODE_SIZE", "(", "mode", ")", "/", "UNITS_PER_WORD", ";" ]

[ "if", "(", "!", "TARGET_ADJUST_UNROLL", ")", "return", "nunroll", ";", "subrtx_iterator", "::", "array_type", "array", ";", "bbs", "=", "get_loop_body", "(", "loop", ")", ";", "for", "(", "i", "=", "<NUM_LIT>", ";", "i", "<", "loop", "->", "num_nodes", ";", "i", "++", ")", "FOR_BB_INSNS", "(", "bbs", "[", "i", "]", ",", "insn", ")", "if", "(", "NONDEBUG_INSN_P", "(", "insn", ")", ")", "FOR_EACH_SUBRTX", "(", "iter", ",", "array", ",", "PATTERN", "(", "insn", ")", ",", "NONCONST", ")", "if", "(", "const_rtx", "x", "=", "*", "iter", ")", "if", "(", "MEM_P", "(", "x", ")", ")", "{", "machine_mode", "mode", "=", "GET_MODE", "(", "x", ")", ";" ]

GCC

frv

MD

stmt_completion

VLIW

615,626

[ ")" ]

[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

615,627

[ "<NUM_LIT>", ":" ]

[ "if", "(", "IsLoad", "&&", "MemSize", "<", "Size", ")", "MemSize", "=", "std", "::", "max", "(", "MemSize", ",", "Align", ")", ";", "if", "(", "MemSize", "!=", "RegSize", "&&", "RegSize", "!=", "<NUM_LIT>", ")", "return", "false", ";", "if", "(", "MemSize", ">", "maxSizeForAddrSpace", "(", "ST", ",", "AS", ",", "IsLoad", ",", "Query", ".", "MMODescrs", "[", "<NUM_LIT>", "]", ".", "Ordering", "!=", "AtomicOrdering", "::", "NotAtomic", ")", ")", "return", "false", ";", "switch", "(", "MemSize", ")", "{", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "break", ";", "case", "<NUM_LIT>", ":", "if", "(", "!", "ST", ".", "hasDwordx3LoadStores", "(", ")", ")", "return", "false", ";", "break", ";", "case" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

615,628

[ "return", "st_value", "+", "Text", "->", "sh_addr", ";" ]

[ "auto", "ElfHeader", "=", "CodeObject", "->", "getELFFile", "(", ")", ".", "getHeader", "(", ")", ";", "if", "(", "ElfHeader", ".", "e_type", "==", "ELF", "::", "ET_REL", ")", "{" ]

GCC

rs6000

MD

stmt_completion

CPU

615,629

[ "<STR_LIT>", ")" ]

[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "ior", "(", "eq_attr", "<STR_LIT>" ]

LLVM

Hexagon

TD

next_suggestion

DSP

615,630

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Pu4", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "Rs32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rs32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Rt32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rt32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Pu4", ";" ]

LLVM

X86

CPP

next_suggestion

CPU

615,631

[ "SDValue", "OffsetSlot", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "dl", ",", "getPointerTy", "(", ")", ",", "StackSlot", ",", "WordOff", ")", ";" ]

[ "SDValue", "X86TargetLowering", "::", "LowerUINT_TO_FP", "(", "SDValue", "Op", ",", "SelectionDAG", "&", "DAG", ")", "const", "{", "SDValue", "N0", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "DebugLoc", "dl", "=", "Op", ".", "getDebugLoc", "(", ")", ";", "if", "(", "Op", ".", "getValueType", "(", ")", ".", "isVector", "(", ")", ")", "return", "lowerUINT_TO_FP_vec", "(", "Op", ",", "DAG", ")", ";", "if", "(", "DAG", ".", "SignBitIsZero", "(", "N0", ")", ")", "return", "DAG", ".", "getNode", "(", "ISD", "::", "SINT_TO_FP", ",", "dl", ",", "Op", ".", "getValueType", "(", ")", ",", "N0", ")", ";", "EVT", "SrcVT", "=", "N0", ".", "getValueType", "(", ")", ";", "EVT", "DstVT", "=", "Op", ".", "getValueType", "(", ")", ";", "if", "(", "SrcVT", "==", "MVT", "::", "i64", "&&", "DstVT", "==", "MVT", "::", "f64", "&&", "X86ScalarSSEf64", ")", "return", "LowerUINT_TO_FP_i64", "(", "Op", ",", "DAG", ")", ";", "if", "(", "SrcVT", "==", "MVT", "::", "i32", "&&", "X86ScalarSSEf64", ")", "return", "LowerUINT_TO_FP_i32", "(", "Op", ",", "DAG", ")", ";", "if", "(", "Subtarget", "->", "is64Bit", "(", ")", "&&", "SrcVT", "==", "MVT", "::", "i64", "&&", "DstVT", "==", "MVT", "::", "f32", ")", "return", "SDValue", "(", ")", ";", "SDValue", "StackSlot", "=", "DAG", ".", "CreateStackTemporary", "(", "MVT", "::", "i64", ")", ";", "if", "(", "SrcVT", "==", "MVT", "::", "i32", ")", "{", "SDValue", "WordOff", "=", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "getPointerTy", "(", ")", ")", ";" ]

LLVM

ARM64

TD

next_suggestion

CPU

615,632

[ "}", "]", ">", ">", "{", "let", "ParserMatchClass", "=", "FPImmOperand", ";" ]

[ "uint32_t", "enc", "=", "ARM64_AM", ":", ":", "getFP64Imm", "(", "InVal", ")", ";", "return", "CurDAG", "-", ">", "getTargetConstant", "(", "enc", ",", "MVT", ":", ":", "i32", ")", ";" ]

GCC

c6x

CPP

stmt_completion

VLIW

615,633

[ "src1", ",", "(", "_", "_", "v2hi", ")", "src2", ")", ";" ]

[ "_", "avg2", "(", "int", "src1", ",", "int", "src2", ")", "{", "return", "(", "int", ")", "_", "_", "builtin_c6x_avg2", "(", "(", "_", "_", "v2hi", ")" ]

GCC

mep

MD

next_suggestion

CPU

615,634

[ "<STR_LIT>" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "reg", ":", "SI", "<NUM_LIT>", ")", "(", "unspec_volatile", ":", "SI", "[", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "<NUM_LIT>", ")", ")", "(", "set", "(", "reg", ":", "SI", "<NUM_LIT>", ")", "(", "unspec_volatile", ":", "SI", "[", "(", "match_dup", "<NUM_LIT>", ")", "]", "<NUM_LIT>", ")", ")", "(", "set", "(", "reg", ":", "SI", "<NUM_LIT>", ")", "(", "unspec_volatile", ":", "SI", "[", "(", "match_dup", "<NUM_LIT>", ")", "]", "<NUM_LIT>", ")", ")", "(", "set", "(", "reg", ":", "SI", "<NUM_LIT>", ")", "(", "unspec_volatile", ":", "SI", "[", "(", "match_dup", "<NUM_LIT>", ")", "]", "<NUM_LIT>", ")", ")", "(", "set", "(", "reg", ":", "SI", "<NUM_LIT>", ")", "(", "unspec_volatile", ":", "SI", "[", "(", "match_dup", "<NUM_LIT>", ")", "]", "<NUM_LIT>", ")", ")", "(", "set", "(", "reg", ":", "SI", "<NUM_LIT>", ")", "(", "unspec_volatile", ":", "SI", "[", "(", "match_dup", "<NUM_LIT>", ")", "]", "<NUM_LIT>", ")", ")", "(", "set", "(", "reg", ":", "SI", "<NUM_LIT>", ")", "(", "unspec_volatile", ":", "SI", "[", "(", "match_dup", "<NUM_LIT>", ")", "]", "<NUM_LIT>", ")", ")", "(", "set", "(", "reg", ":", "SI", "<NUM_LIT>", ")", "(", "unspec_volatile", ":", "SI", "[", "(", "match_dup", "<NUM_LIT>", ")", "]", "<NUM_LIT>", ")", ")", "]", "<STR_LIT>" ]

GCC

xtensa

CPP

program_repair

MPU

615,635

[ "<FIXS>", "mem_operand", "(", "rtx", "op", ",", "enum", "machine_mode", "mode", ")", "<FIXE>" ]

[ "int", "<BUGS>", "mem_operand", "(", "op", ",", "mode", ")", "rtx", "op", ";", "enum", "machine_mode", "mode", ";", "<BUGE>", "{" ]

GCC

alpha

CPP

next_suggestion

MPU

615,636

[ "mask", "=", "build_int_cst", "(", "long_unsigned_type_node", ",", "~", "SWCR_STATUS_MASK", ")", ";" ]

[ "const", "unsigned", "HOST_WIDE_INT", "SWCR_STATUS_MASK", "=", "(", "<NUM_LIT>", "UL", "<<", "<NUM_LIT>", ")", ";", "tree", "fenv_var", ",", "get_fpscr", ",", "set_fpscr", ",", "mask", ",", "ld_fenv", ",", "masked_fenv", ";", "tree", "new", "_", "fenv_var", ",", "reload_fenv", ",", "restore_fnenv", ";", "tree", "update_call", ",", "atomic_feraiseexcept", ",", "hold_fnclex", ";", "if", "(", "!", "TARGET_ABI_OSF", ")", "return", ";", "fenv_var", "=", "create_tmp_var_raw", "(", "long_unsigned_type_node", ")", ";", "get_fpscr", "=", "build_fn_decl", "(", "<STR_LIT>", "__ieee_get_fp_control", "<STR_LIT>", ",", "build_function_type_list", "(", "long_unsigned_type_node", ",", "NULL", ")", ")", ";", "set_fpscr", "=", "build_fn_decl", "(", "<STR_LIT>", "__ieee_set_fp_control", "<STR_LIT>", ",", "build_function_type_list", "(", "void_type_node", ",", "NULL", ")", ")", ";" ]

LLVM

Hexagon

TD

next_suggestion

DSP

615,637

[ "let", "Defs", "=", "[", "PC", "]", ";" ]

[ "def", "J4_cmpgti_f_jumpnv_t", ":", "HInst", "<", "(", "outs", ")", ",", "(", "ins", "IntRegs", ":", "$", "Ns8", ",", "u5_0Imm", ":", "$", "II", ",", "b30_2Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_bd8382d1", ",", "TypeNCJ", ">", ",", "Enc_eafd18", ",", "PredRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isNewValue", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "isRestrictNoSlot1Store", "=", "<NUM_LIT>", ";" ]

GCC

i386

MD

stmt_completion

CPU

615,638

[ ")", ")" ]

[ "<STR_LIT>", ")", "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "<STR_LIT>", ")", "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")", "<STR_LIT>", ")", "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "<STR_LIT>", ")", "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")", "<STR_LIT>", ")", "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]

LLVM

AMDGPU

CPP

program_repair

GPU

615,639

[ "<FIXS>", "static", "bool", "isIdentityValue", "(", "unsigned", "OrigMIOp", ",", "MachineOperand", "*", "OldOpnd", ")", "{", "assert", "(", "OldOpnd", "->", "isImm", "(", ")", ")", ";", "switch", "(", "OrigMIOp", ")", "{", "<FIXE>", "<FIXS>", "if", "(", "OldOpnd", "->", "getImm", "(", ")", "==", "static_cast", "int64_t", ">", "(", "std", "::", "numeric_limits", "uint32_t", ">", "::", "max", "(", ")", ")", ")", "return", "true", ";", "<FIXE>", "<FIXS>", "if", "(", "OldOpnd", "->", "getImm", "(", ")", "==", "std", "::", "numeric_limits", "int32_t", ">", "::", "max", "(", ")", ")", "return", "true", ";", "<FIXE>", "<FIXS>", "if", "(", "OldOpnd", "->", "getImm", "(", ")", "==", "std", "::", "numeric_limits", "int32_t", ">", "::", "min", "(", ")", ")", "return", "true", ";", "<FIXE>", "<FIXS>", "if", "(", "OldOpnd", "->", "getImm", "(", ")", "==", "<NUM_LIT>", ")", "return", "true", ";", "<FIXE>", "<FIXS>", "return", "false", ";", "<FIXE>", "<FIXS>", "<FIXE>", "<FIXS>", "if", "(", "!", "BoundCtrlZero", "&&", "OldOpndValue", "&&", "OldOpndValue", "->", "isImm", "(", ")", ")", "{", "auto", "*", "Src1", "=", "TII", "->", "getNamedOperand", "(", "OrigMI", ",", "AMDGPU", "::", "OpName", "::", "src1", ")", ";", "if", "(", "!", "Src1", "||", "!", "Src1", "->", "isReg", "(", ")", ")", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", " failed: no src1 or it isn't a register\\n", "<STR_LIT>", ")", ";", "return", "nullptr", ";", "}", "if", "(", "!", "isIdentityValue", "(", "OrigMI", ".", "getOpcode", "(", ")", ",", "OldOpndValue", ")", ")", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", " failed: old immediate ins't an identity\\n", "<STR_LIT>", ")", ";", "return", "nullptr", ";", "}", "OldOpndVGPR", "=", "getRegSubRegPair", "(", "*", "Src1", ")", ";", "if", "(", "!", "isOfRegClass", "(", "OldOpndVGPR", ",", "AMDGPU", "::", "VGPR_32RegClass", ",", "*", "MRI", ")", ")", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", " failed: src1 isn't a VGPR32 register\\n", "<STR_LIT>", ")", ";", "<FIXE>" ]

[ "return", "DPPInst", ".", "getInstr", "(", ")", ";", "}", "<BUGS>", "GCNDPPCombine", "::", "RegSubRegPairGCNDPPCombine", "::", "foldOldOpnd", "(", "MachineInstr", "&", "OrigMI", ",", "RegSubRegPair", "OldOpndVGPR", ",", "MachineOperand", "&", "OldOpndValue", ")", "const", "{", "assert", "(", "OldOpndValue", ".", "isImm", "(", ")", ")", ";", "switch", "(", "OrigMI", ".", "getOpcode", "(", ")", ")", "{", "<BUGE>", "default", ":", "break", ";", "case", "AMDGPU", "::", "V_MAX_U32_e32", ":", "<BUGS>", "if", "(", "OldOpndValue", ".", "getImm", "(", ")", "==", "std", "::", "numeric_limits", "uint32_t", ">", "::", "max", "(", ")", ")", "return", "OldOpndVGPR", ";", "<BUGE>", "break", ";", "case", "AMDGPU", "::", "V_MAX_I32_e32", ":", "<BUGS>", "if", "(", "OldOpndValue", ".", "getImm", "(", ")", "==", "std", "::", "numeric_limits", "int32_t", ">", "::", "max", "(", ")", ")", "return", "OldOpndVGPR", ";", "<BUGE>", "break", ";", "case", "AMDGPU", "::", "V_MIN_I32_e32", ":", "<BUGS>", "if", "(", "OldOpndValue", ".", "getImm", "(", ")", "==", "std", "::", "numeric_limits", "int32_t", ">", "::", "min", "(", ")", ")", "return", "OldOpndVGPR", ";", "<BUGE>", "break", ";", "case", "AMDGPU", "::", "V_MUL_I32_I24_e32", ":", "case", "AMDGPU", "::", "V_MUL_U32_U24_e32", ":", "<BUGS>", "if", "(", "OldOpndValue", ".", "getImm", "(", ")", "==", "<NUM_LIT>", ")", "{", "auto", "*", "Src1", "=", "TII", "->", "getNamedOperand", "(", "OrigMI", ",", "AMDGPU", "::", "OpName", "::", "src1", ")", ";", "assert", "(", "Src1", "&&", "Src1", "->", "isReg", "(", ")", ")", ";", "return", "getRegSubRegPair", "(", "*", "Src1", ")", ";", "}", "<BUGE>", "break", ";", "}", "<BUGS>", "return", "RegSubRegPair", "(", ")", ";", "<BUGE>", "}", "<BUGS>", "<BUGE>", "MachineInstr", "*", "GCNDPPCombine", "::", "createDPPInst", "(", "MachineInstr", "&", "OrigMI", ",", "MachineInstr", "&", "MovMI", ",", "RegSubRegPair", "OldOpndVGPR", ",", "MachineOperand", "*", "OldOpndValue", ",", "bool", "BoundCtrlZero", ")", "const", "{", "assert", "(", "OldOpndVGPR", ".", "Reg", ")", ";", "<BUGS>", "if", "(", "!", "BoundCtrlZero", "&&", "OldOpndValue", ")", "{", "assert", "(", "OldOpndValue", "->", "isImm", "(", ")", ")", ";", "OldOpndVGPR", "=", "foldOldOpnd", "(", "OrigMI", ",", "OldOpndVGPR", ",", "*", "OldOpndValue", ")", ";", "if", "(", "!", "OldOpndVGPR", ".", "Reg", ")", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", " failed: old immediate cannot be folded\\n", "<STR_LIT>", ")", ";", "<BUGE>", "return", "nullptr", ";", "}", "}" ]

GCC

i386

MD

stmt_completion

CPU

615,640

[ "<STR_LIT>", ")", "(", "V8DI", "<STR_LIT>", ")", "]", ")" ]

[ "[", "(", "HF", "<STR_LIT>", ")", "(", "SF", "<STR_LIT>", ")", "(", "DF", "<STR_LIT>", ")", "(", "V32HF", "<STR_LIT>", ")", "(", "V16SF", "<STR_LIT>", ")", "(", "V8DF", "<STR_LIT>", ")", "(", "V16HF", "<STR_LIT>", ")", "(", "V16BF", "<STR_LIT>", ")", "(", "V8SF", "<STR_LIT>", ")", "(", "V4DF", "<STR_LIT>", ")", "(", "V8HF", "<STR_LIT>", ")", "(", "V8BF", "<STR_LIT>", ")", "(", "V4SF", "<STR_LIT>", ")", "(", "V2DF", "<STR_LIT>", ")", "(", "V16QI", "<STR_LIT>", ")", "(", "V8HI", "<STR_LIT>", ")", "(", "V4SI", "<STR_LIT>", ")", "(", "V2DI", "<STR_LIT>", ")", "(", "V32QI", "<STR_LIT>", ")", "(", "V16HI", "<STR_LIT>", ")", "(", "V8SI", "<STR_LIT>", ")", "(", "V4DI", "<STR_LIT>", ")", "(", "V64QI", "<STR_LIT>", ")", "(", "V32HI", "<STR_LIT>", ")", "(", "V16SI" ]

LLVM

Hexagon

TD

stmt_completion

DSP

615,641

[ "]", ";" ]

[ "def", "A2_vnavghr", ":", "HInst", "<", "(", "outs", "DoubleRegs", ":", "$", "Rdd32", ")", ",", "(", "ins", "DoubleRegs", ":", "$", "Rtt32", ",", "DoubleRegs", ":", "$", "Rss32", ")", ",", "<STR_LIT>", ",", "tc_002cb246", ",", "TypeALU64", ">", ",", "Enc_ea23e4", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "prefersSlot3", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "USR_OVF" ]

LLVM

AArch64

CPP

stmt_completion

CPU

615,642

[ ",", "RC", ")", ",", "<NUM_LIT>", ")", ";" ]

[ "SDLoc", "dl", "(", "Op", ")", ";", "SDValue", "RC", "=", "CurDAG", "->", "getTargetConstant", "(", "TRC", "->", "getID", "(", ")", ",", "dl", ",", "MVT", "::", "i64", ")", ";", "SDValue", "NewOp", "=", "SDValue", "(", "CurDAG", "->", "getMachineNode", "(", "TargetOpcode", "::", "COPY_TO_REGCLASS", ",", "dl", ",", "Op", ".", "getValueType", "(", ")", ",", "Op" ]

GCC

spu

CPP

stmt_completion

MPU

615,643

[ "rtl", ",", "<NUM_LIT>", ")", ")", "|=", "SYMBOL_FLAG_ALIGN1", ";" ]

[ "static", "void", "spu_encode_section_info", "(", "tree", "decl", ",", "rtx", "rtl", ",", "int", "first", ")", "{", "default_encode_section_info", "(", "decl", ",", "rtl", ",", "first", ")", ";", "if", "(", "TREE_CODE", "(", "decl", ")", "==", "VAR_DECL", "&&", "DECL_USER_ALIGN", "(", "decl", ")", "&&", "DECL_ALIGN", "(", "decl", ")", "<", "<NUM_LIT>", ")", "SYMBOL_REF_FLAGS", "(", "XEXP", "(" ]

LLVM

ARM

TD

stmt_completion

CPU

615,644

[ "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

615,645

[ "case", "Instruction", "::", "Ret", ":" ]

[ "InstructionCost", "R600TTIImpl", "::", "getCFInstrCost", "(", "unsigned", "Opcode", ",", "TTI", "::", "TargetCostKind", "CostKind", ",", "const", "Instruction", "*", "I", ")", "{", "if", "(", "CostKind", "==", "TTI", "::", "TCK_CodeSize", "||", "CostKind", "==", "TTI", "::", "TCK_SizeAndLatency", ")", "return", "Opcode", "==", "Instruction", "::", "PHI", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ";", "switch", "(", "Opcode", ")", "{", "case", "Instruction", "::", "Br", ":" ]

GCC

arm

CPP

next_suggestion

CPU

615,646

[ "}" ]

[ "if", "(", "dest_start", "<", "src_start", ")", "{", "for", "(", "i", "=", "<NUM_LIT>", ";", "i", "<", "<NUM_LIT>", ";", "i", "++", ")", "{", "ops", "[", "<NUM_LIT>", "]", "=", "gen_rtx_REG", "(", "SImode", ",", "dest_start", "+", "i", ")", ";", "ops", "[", "<NUM_LIT>", "]", "=", "gen_rtx_REG", "(", "SImode", ",", "src_start", "+", "i", ")", ";", "output_asm_insn", "(", "<STR_LIT>", "mov%?\\t%0, %1", "<STR_LIT>", ",", "ops", ")", ";", "}", "}", "else", "{", "for", "(", "i", "=", "<NUM_LIT>", ";", "i", ">=", "<NUM_LIT>", ";", "i", "--", ")", "{", "ops", "[", "<NUM_LIT>", "]", "=", "gen_rtx_REG", "(", "SImode", ",", "dest_start", "+", "i", ")", ";", "ops", "[", "<NUM_LIT>", "]", "=", "gen_rtx_REG", "(", "SImode", ",", "src_start", "+", "i", ")", ";", "output_asm_insn", "(", "<STR_LIT>", "mov%?\\t%0, %1", "<STR_LIT>", ",", "ops", ")", ";" ]

LLVM

X86

CPP

next_suggestion

CPU

615,647

[ "SDValue", "Odd1", "=", "DAG", ".", "getVectorShuffle", "(", "VT", ",", "dl", ",", "Op1", ",", "Op1", ",", "Mask", ")", ";" ]

[ "static", "SDValue", "LowerMUL_LOHI", "(", "SDValue", "Op", ",", "const", "X86Subtarget", "&", "Subtarget", ",", "SelectionDAG", "&", "DAG", ")", "{", "SDValue", "Op0", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "Op1", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "MVT", "VT", "=", "Op0", ".", "getSimpleValueType", "(", ")", ";", "SDLoc", "dl", "(", "Op", ")", ";", "if", "(", "VT", ".", "is256BitVector", "(", ")", "&&", "!", "Subtarget", ".", "hasInt256", "(", ")", ")", "{", "unsigned", "Opcode", "=", "Op", ".", "getOpcode", "(", ")", ";", "unsigned", "NumElems", "=", "VT", ".", "getVectorNumElements", "(", ")", ";", "MVT", "HalfVT", "=", "MVT", "::", "getVectorVT", "(", "VT", ".", "getScalarType", "(", ")", ",", "NumElems", "/", "<NUM_LIT>", ")", ";", "SDValue", "Lo0", "=", "extract128BitVector", "(", "Op0", ",", "<NUM_LIT>", ",", "DAG", ",", "dl", ")", ";", "SDValue", "Lo1", "=", "extract128BitVector", "(", "Op1", ",", "<NUM_LIT>", ",", "DAG", ",", "dl", ")", ";", "SDValue", "Hi0", "=", "extract128BitVector", "(", "Op0", ",", "NumElems", "/", "<NUM_LIT>", ",", "DAG", ",", "dl", ")", ";", "SDValue", "Hi1", "=", "extract128BitVector", "(", "Op1", ",", "NumElems", "/", "<NUM_LIT>", ",", "DAG", ",", "dl", ")", ";", "SDValue", "Lo", "=", "DAG", ".", "getNode", "(", "Opcode", ",", "dl", ",", "DAG", ".", "getVTList", "(", "HalfVT", ",", "HalfVT", ")", ",", "Lo0", ",", "Lo1", ")", ";", "SDValue", "Hi", "=", "DAG", ".", "getNode", "(", "Opcode", ",", "dl", ",", "DAG", ".", "getVTList", "(", "HalfVT", ",", "HalfVT", ")", ",", "Hi0", ",", "Hi1", ")", ";", "SDValue", "Ops", "[", "]", "=", "{", "DAG", ".", "getNode", "(", "ISD", "::", "CONCAT_VECTORS", ",", "dl", ",", "VT", ",", "Lo", ".", "getValue", "(", "<NUM_LIT>", ")", ",", "Hi", ".", "getValue", "(", "<NUM_LIT>", ")", ")", ",", "DAG", ".", "getNode", "(", "ISD", "::", "CONCAT_VECTORS", ",", "dl", ",", "VT", ",", "Lo", ".", "getValue", "(", "<NUM_LIT>", ")", ",", "Hi", ".", "getValue", "(", "<NUM_LIT>", ")", ")", "}", ";", "return", "DAG", ".", "getMergeValues", "(", "Ops", ",", "dl", ")", ";", "}", "assert", "(", "(", "VT", "==", "MVT", "::", "v4i32", "&&", "Subtarget", ".", "hasSSE2", "(", ")", ")", "||", "(", "VT", "==", "MVT", "::", "v8i32", "&&", "Subtarget", ".", "hasInt256", "(", ")", ")", ")", ";", "const", "int", "Mask", "[", "]", "=", "{", "<NUM_LIT>", ",", "-", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "-", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "-", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "-", "<NUM_LIT>", "}", ";", "SDValue", "Odd0", "=", "DAG", ".", "getVectorShuffle", "(", "VT", ",", "dl", ",", "Op0", ",", "Op0", ",", "Mask", ")", ";" ]

LLVM

AArch64

TD

stmt_completion

CPU

615,648

[ "Imm1_16Operand", ";" ]

[ "return", "(", "(", "(", "uint32_t", ")", "Imm", ")", ">", "<NUM_LIT>", ")", "&", "&", "(", "(", "(", "uint32_t", ")", "Imm", ")", "<", "<NUM_LIT>", ")", ";", "}", "]", ">", "{", "let", "EncoderMethod", "=", "<STR_LIT>", ";", "let", "DecoderMethod", "=", "<STR_LIT>", ";", "let", "ParserMatchClass", "=" ]

LLVM

Hexagon

CPP

stmt_completion

DSP

615,649

[ ")", ")", "return", "true", ";" ]

[ "if", "(", "MI", "->", "isInlineAsm", "(", ")", ")", "return", "true", ";", "if", "(", "MI", "->", "isEHLabel", "(", ")", ")", "return", "true", ";", "if", "(", "IsSchedBarrier", "(", "MI" ]

LLVM

MOS

CPP

next_suggestion

MPU

615,650

[ "MI", ".", "removeFromParent", "(", ")", ";" ]

[ "auto", "&", "UseMI", "=", "*", "MRI", ".", "use_instr_nodbg_begin", "(", "Dst", ")", ";", "if", "(", "UseMI", ".", "getOpcode", "(", ")", "!=", "<STR_LIT>", "::", "<STR_LIT>", ")", "continue", ";", "if", "(", "UseMI", ".", "getParent", "(", ")", "!=", "&", "MBB", ")", "continue", ";" ]

GCC

s390

MD

stmt_completion

MPU

615,651

[ "<STR_LIT>", ")" ]

[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")" ]

LLVM

ARM

CPP

program_repair

CPU

615,652

[ "<FIXS>", "unsigned", "DestReg", ",", "unsigned", "SubIdx", ",", "const", "MachineInstr", "*", "Orig", ",", "const", "TargetRegisterInfo", "*", "TRI", ")", "const", "{", "<FIXE>" ]

[ "void", "ARMInstrInfo", "::", "reMaterialize", "(", "MachineBasicBlock", "&", "MBB", ",", "MachineBasicBlock", "::", "iterator", "I", ",", "<BUGS>", "unsigned", "DestReg", ",", "unsigned", "SubIdx", ",", "const", "MachineInstr", "*", "Orig", ")", "const", "{", "<BUGE>", "DebugLoc", "dl", "=", "Orig", "->", "getDebugLoc", "(", ")", ";", "unsigned", "Opcode", "=", "Orig", "->", "getOpcode", "(", ")", ";", "switch", "(", "Opcode", ")", "{" ]

GCC

arm

CPP

stmt_completion

CPU

615,653

[ "a", ")", "{" ]

[ "vcvtmq_u16_f16", "(", "float16x8_t", "_", "_" ]

GCC

sh

MD

stmt_completion

CPU

615,654

[ ")", "(", "const_int", "<NUM_LIT>", ")", ")", ")" ]

[ "(", "define_attr", "<STR_LIT>", "<STR_LIT>", "(", "if_then_else", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "const_int", "<NUM_LIT>" ]

LLVM

TPC

TD

next_suggestion

Virtual ISA

615,655

[ "bits", "<", "<NUM_LIT>", ">", "INT64", "=", "<NUM_LIT>", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "INT4", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "UINT4", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "FP16", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "FP8_152", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "FP8_143", "=", "<NUM_LIT>", ";" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

615,656

[ "MI", ",", "MRI", ")", ";" ]

[ "Register", "SGPR", "=", "readlaneVGPRToSGPR", "(", "SBase", "->", "getReg", "(", ")", ",", "MI", ",", "MRI", ")", ";", "SBase", "->", "setReg", "(", "SGPR", ")", ";", "}", "MachineOperand", "*", "SOff", "=", "getNamedOperand", "(", "MI", ",", "AMDGPU", "::", "OpName", "::", "soffset", ")", ";", "if", "(", "SOff", "&&", "!", "RI", ".", "isSGPRClass", "(", "MRI", ".", "getRegClass", "(", "SOff", "->", "getReg", "(", ")", ")", ")", ")", "{", "Register", "SGPR", "=", "readlaneVGPRToSGPR", "(", "SOff", "->", "getReg", "(", ")", "," ]

LLVM

ARM

CPP

stmt_completion

CPU

615,657

[ "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";" ]

[ "if", "(", "WLS", "->", "getOpcode", "(", ")", "==", "ARM", "::", "t2WhileLoopStartTP", ")", "WLS", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "setIsKill", "(", "false", ")", ";", "MachineBasicBlock", "*", "NewBlock", "=", "Preheader", "->", "getParent", "(", ")", "->", "CreateMachineBasicBlock", "(", "Preheader", "->", "getBasicBlock", "(", ")", ")", ";", "Preheader", "->", "getParent", "(", ")", "->", "insert", "(", "++", "Preheader", "->", "getIterator", "(", ")", ",", "NewBlock", ")", ";", "Br", "->", "removeFromParent", "(", ")", ";", "NewBlock", "->", "insert", "(", "NewBlock", "->", "end", "(", ")", ",", "Br", ")", ";", "Preheader", "->", "replaceSuccessor", "(", "Br", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getMBB", "(", ")", ",", "NewBlock", ")", ";", "NewBlock", "->", "addSuccessor", "(", "Br", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getMBB", "(", ")", ")", ";", "MachineInstrBuilder", "MIB", "=", "BuildMI", "(", "*", "NewBlock", ",", "Br", ",", "WLS", "->", "getDebugLoc", "(", ")", ",", "TII", "->", "get", "(", "WLS", "->", "getOpcode", "(", ")", "==", "ARM", "::", "t2WhileLoopStartTP", "?", "ARM", "::", "t2DoLoopStartTP", ":", "ARM", "::", "t2DoLoopStart", ")", ")", ";", "MIB", ".", "add", "(", "WLS", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "MIB", ".", "add", "(", "WLS", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "if", "(", "WLS", "->", "getOpcode", "(", ")", "==", "ARM", "::", "t2WhileLoopStartTP", ")", "MIB", ".", "add", "(", "WLS", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "DEBUG_PREFIX", "<<", "<STR_LIT>", "Reverting While Loop to Do Loop: ", "<STR_LIT>", "<<", "*", "WLS" ]

LLVM

CSKY

CPP

stmt_completion

CPU

615,658

[ "const", "{" ]

[ "SDValue", "CSKYTargetLowering", "::", "LowerBlockAddress", "(", "SDValue", "Op", ",", "SelectionDAG", "&", "DAG", ")" ]

GCC

bpf

CPP

next_suggestion

Virtual ISA

615,659

[ "}" ]

[ "static", "inline", "enum", "btf_core_reloc_kind", "kind_type_id", "(", "tree", "*", "args", ",", "int", "nargs", ")", "{", "KIND_EXPECT_NARGS", "(", "<NUM_LIT>", ",", "<STR_LIT>", "wrong number of arguments for type id core builtin", "<STR_LIT>", ")", ";", "return", "(", "enum", "btf_core_reloc_kind", ")", "read_kind", "(", "args", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ",", "BPF_RELO_TYPE_ID_LOCAL", ")", ";" ]

LLVM

Hexagon

CPP

next_suggestion

DSP

615,660

[ "bool", "FoundScan", "=", "false", ";" ]

[ "Value", "*", "CIV", "=", "getCountIV", "(", "LoopB", ")", ";", "ParsedValues", "PV", ";", "PV", ".", "IterCount", "=", "IterCount", ";", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Loop IV: ", "<STR_LIT>", "<<", "*", "CIV", "<<", "<STR_LIT>", "\\nIterCount: ", "<STR_LIT>", "<<", "IterCount", "<<", "'", "\\n", "'", ")", ";", "setupSimplifier", "(", ")", ";", "bool", "FoundPreScan", "=", "false", ";", "for", "(", "Instruction", "&", "In", ":", "*", "LoopB", ")", "{", "SelectInst", "*", "SI", "=", "dyn_cast", "<", "SelectInst", ">", "(", "&", "In", ")", ";", "if", "(", "!", "SI", ")", "continue", ";", "Simplifier", "::", "Context", "C", "(", "SI", ")", ";", "Value", "*", "T", "=", "Simp", ".", "simplify", "(", "C", ")", ";", "SelectInst", "*", "SelI", "=", "(", "T", "&&", "isa", "<", "SelectInst", ">", "(", "T", ")", ")", "?", "cast", "<", "SelectInst", ">", "(", "T", ")", ":", "SI", ";", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "scanSelect(pre-scan): ", "<STR_LIT>", "<<", "PE", "(", "C", ",", "SelI", ")", "<<", "'", "\\n", "'", ")", ";", "if", "(", "scanSelect", "(", "SelI", ",", "LoopB", ",", "EntryB", ",", "CIV", ",", "PV", ",", "true", ")", ")", "{", "FoundPreScan", "=", "true", ";", "if", "(", "SelI", "!=", "SI", ")", "{", "Value", "*", "NewSel", "=", "C", ".", "materialize", "(", "LoopB", ",", "SI", "->", "getIterator", "(", ")", ")", ";", "SI", "->", "replaceAllUsesWith", "(", "NewSel", ")", ";", "RecursivelyDeleteTriviallyDeadInstructions", "(", "SI", ",", "&", "TLI", ")", ";", "}", "break", ";", "}", "}", "if", "(", "!", "FoundPreScan", ")", "{", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Have not found candidates for pmpy\\n", "<STR_LIT>", ")", ";", "return", "false", ";", "}", "if", "(", "!", "PV", ".", "Left", ")", "{", "if", "(", "!", "promoteTypes", "(", "LoopB", ",", "ExitB", ")", ")", "return", "false", ";", "convertShiftsToLeft", "(", "LoopB", ",", "ExitB", ",", "IterCount", ")", ";", "cleanupLoopBody", "(", "LoopB", ")", ";", "}" ]

LLVM

Hexagon

TD

stmt_completion

DSP

615,661

[ "=", "<NUM_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "addrMode", "=", "BaseImmOffset", ";", "let", "accessSize", "=", "ByteAccess", ";", "let", "mayLoad" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

615,662

[ ")", ";" ]

[ "MD", "->", "setFunctionScratchSize", "(", "MF", ",", "MFI", ".", "getStackSize", "(", ")", ")", ";", "MD", "->", "setRsrc1", "(", "CallingConv", "::", "AMDGPU_CS", ",", "CurrentProgramInfo", ".", "getPGMRSrc1", "(", "CallingConv", "::", "AMDGPU_CS", ")", ")", ";", "MD", "->", "setRsrc2", "(", "CallingConv", "::", "AMDGPU_CS", ",", "CurrentProgramInfo", ".", "ComputePGMRSrc2", ")", ";", "MD", "->", "setFunctionLdsSize", "(", "MF", ",", "CurrentProgramInfo", ".", "LDSSize", ")", ";", "MD", "->", "setFunctionNumUsedVgprs", "(", "MF", ",", "CurrentProgramInfo", ".", "NumVGPRsForWavesPerEU", ")", ";", "MD", "->", "setFunctionNumUsedSgprs", "(", "MF", ",", "CurrentProgramInfo", ".", "NumSGPRsForWavesPerEU" ]

LLVM

X86

CPP

next_suggestion

CPU

615,663

[ "Operand", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SCALAR_TO_VECTOR", ",", "dl", ",", "LogicVT", ",", "Operand", ")", ";" ]

[ "EltVT", "=", "VT", ".", "getVectorElementType", "(", ")", ";", "}", "else", "if", "(", "IsF128", ")", "{", "LogicVT", "=", "MVT", "::", "f128", ";", "EltVT", "=", "VT", ";", "}", "else", "{", "LogicVT", "=", "(", "VT", "==", "MVT", "::", "f64", ")", "?", "MVT", "::", "v2f64", ":", "MVT", "::", "v4f32", ";", "EltVT", "=", "VT", ";", "}", "unsigned", "EltBits", "=", "EltVT", ".", "getSizeInBits", "(", ")", ";", "APInt", "MaskElt", "=", "IsFABS", "?", "APInt", "::", "getSignedMaxValue", "(", "EltBits", ")", ":", "APInt", "::", "getSignBit", "(", "EltBits", ")", ";", "const", "fltSemantics", "&", "Sem", "=", "EltVT", "==", "MVT", "::", "f64", "?", "APFloat", "::", "IEEEdouble", "(", ")", ":", "(", "IsF128", "?", "APFloat", "::", "IEEEquad", "(", ")", ":", "APFloat", "::", "IEEEsingle", "(", ")", ")", ";", "SDValue", "Mask", "=", "DAG", ".", "getConstantFP", "(", "APFloat", "(", "Sem", ",", "MaskElt", ")", ",", "dl", ",", "LogicVT", ")", ";", "SDValue", "Op0", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "bool", "IsFNABS", "=", "!", "IsFABS", "&&", "(", "Op0", ".", "getOpcode", "(", ")", "==", "ISD", "::", "FABS", ")", ";", "unsigned", "LogicOp", "=", "IsFABS", "?", "<STR_LIT>", "::", "<STR_LIT>", ":", "IsFNABS", "?", "<STR_LIT>", "::", "<STR_LIT>", ":", "<STR_LIT>", "::", "<STR_LIT>", ";", "SDValue", "Operand", "=", "IsFNABS", "?", "Op0", ".", "getOperand", "(", "<NUM_LIT>", ")", ":", "Op0", ";", "if", "(", "VT", ".", "isVector", "(", ")", "||", "IsF128", ")", "return", "DAG", ".", "getNode", "(", "LogicOp", ",", "dl", ",", "LogicVT", ",", "Operand", ",", "Mask", ")", ";" ]

LLVM

Z80

CPP

stmt_completion

MPU

615,664

[ ";" ]

[ "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "e", "=", "CSI", ".", "size", "(", ")", ";", "i", "!=", "e", ";", "++", "i", ")", "{", "unsigned", "Reg", "=", "CSI", "[", "i", "]", ".", "getReg", "(", ")", ";", "if", "(", "UseShadow", "&&", "!", "Z80", "::", "I24RegClass", ".", "contains", "(", "Reg", ")", "&&", "!", "Z80", "::", "I16RegClass", ".", "contains", "(", "Reg", ")", ")", "continue", ";", "MachineInstrBuilder", "MIB", ";", "if", "(", "Reg", "==", "Z80", "::", "AF", ")", "MIB", "=", "BuildMI", "(", "MBB", ",", "MI", ",", "DL", ",", "TII", ".", "get", "(", "Is24Bit", "?", "Z80", "::", "POP24AF", ":", "Z80", "::", "POP16AF", ")", ")", ";", "else", "MIB", "=", "BuildMI", "(", "MBB", ",", "MI", ",", "DL", ",", "TII", ".", "get", "(", "Is24Bit", "?", "Z80", "::", "POP24r", ":", "Z80", "::", "POP16r", ")", ",", "Reg", ")", ";", "MIB", ".", "setMIFlag", "(", "MachineInstr", "::", "FrameDestroy", ")", ";", "}", "if", "(", "UseShadow", ")", "shadowCalleeSavedRegisters", "(", "MBB", ",", "MI", ",", "DL", ",", "MachineInstr", "::", "FrameDestroy", ",", "CSI", ")", ";", "return", "true" ]

GCC

rs6000

MD

stmt_completion

CPU

615,665

[ "]", ")" ]

[ "[", "(", "set", "(", "match_operand", ":", "V2SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "mem", ":", "V2SI", "(", "plus", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")", "(", "unspec", "[", "(", "const_int", "<NUM_LIT>", ")", "]", "<NUM_LIT>", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

615,666

[ "OffsetDef", "=", "getDefIgnoringCopies", "(", "BaseOffset", ",", "*", "MRI", ")", ";" ]

[ "if", "(", "IID", "==", "Intrinsic", "::", "amdgcn_ds_gws_sema_release_all", "&&", "!", "STI", ".", "hasGWSSemaReleaseAll", "(", ")", ")", "return", "false", ";", "const", "bool", "HasVSrc", "=", "MI", ".", "getNumOperands", "(", ")", "==", "<NUM_LIT>", ";", "assert", "(", "HasVSrc", "||", "MI", ".", "getNumOperands", "(", ")", "==", "<NUM_LIT>", ")", ";", "Register", "BaseOffset", "=", "MI", ".", "getOperand", "(", "HasVSrc", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "const", "RegisterBank", "*", "OffsetRB", "=", "RBI", ".", "getRegBank", "(", "BaseOffset", ",", "*", "MRI", ",", "TRI", ")", ";", "if", "(", "OffsetRB", "->", "getID", "(", ")", "!=", "AMDGPU", "::", "SGPRRegBankID", ")", "return", "false", ";", "MachineInstr", "*", "OffsetDef", "=", "getDefIgnoringCopies", "(", "BaseOffset", ",", "*", "MRI", ")", ";", "assert", "(", "OffsetDef", ")", ";", "unsigned", "ImmOffset", ";", "MachineBasicBlock", "*", "MBB", "=", "MI", ".", "getParent", "(", ")", ";", "const", "DebugLoc", "&", "DL", "=", "MI", ".", "getDebugLoc", "(", ")", ";", "MachineInstr", "*", "Readfirstlane", "=", "nullptr", ";", "if", "(", "OffsetDef", "->", "getOpcode", "(", ")", "==", "AMDGPU", "::", "V_READFIRSTLANE_B32", ")", "{", "Readfirstlane", "=", "OffsetDef", ";", "BaseOffset", "=", "OffsetDef", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";" ]

LLVM

X86

CPP

stmt_completion

CPU

615,667

[ "(", "ID", ")", "{" ]

[ "}", "X86CallFrameOptimization", "(", ")", ":", "MachineFunctionPass" ]

LLVM

Hexagon

CPP

stmt_completion

DSP

615,668

[ "false", ";" ]

[ "void", "HexagonHazardRecognizer", "::", "Reset", "(", ")", "{", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Reset hazard recognizer\\n", "<STR_LIT>", ")", ";", "Resources", "->", "clearResources", "(", ")", ";", "PacketNum", "=", "<NUM_LIT>", ";", "UsesDotCur", "=", "nullptr", ";", "DotCurPNum", "=", "-", "<NUM_LIT>", ";", "UsesLoad", "=" ]

GCC

arm

MD

stmt_completion

CPU

615,669

[ "]", ")" ]

[ "(", "define_code_iterator", "COMPARISONS", "[", "eq", "gt", "ge", "le", "lt" ]

LLVM

TPC

TD

stmt_completion

Virtual ISA

615,670

[ "UINT16", "=", "<NUM_LIT>", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "INT32", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "UINT32", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "INT8", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "UINT8", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "BOOL", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "INT16", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">" ]

GCC

cris

CPP

stmt_completion

MPU

615,671

[ ";" ]

[ "machine_mode", "cris_select_cc_mode", "(", "enum", "rtx_code", "op", ",", "rtx", "x", ",", "rtx", "y", ")", "{", "gcc_assert", "(", "reload_completed", ")", ";", "if", "(", "GET_MODE_CLASS", "(", "GET_MODE", "(", "x", ")", ")", "!=", "MODE_INT", "||", "y", "!=", "const0_rtx", ")", "return", "CCmode", ";", "if", "(", "op", "==", "EQ", "||", "op", "==", "NE", "||", "op", "==", "GTU", "||", "op", "==", "LEU", "||", "op", "==", "LT", "||", "op", "==", "GE", ")", "return", "CC_NZmode", ";", "gcc_assert", "(", "op", "==", "GEU", "||", "op", "==", "LTU", "||", "op", "==", "GT", "||", "op", "==", "LE", ")", ";", "return", "CC_NZVCmode" ]

LLVM

CSKY

CPP

stmt_completion

CPU

615,672

[ "<STR_LIT>", ";" ]

[ "StringRef", "getPassName", "(", ")", "const", "override", "{", "return", "<STR_LIT>", "CSKY Assembly Printer" ]

LLVM

Hexagon

CPP

next_suggestion

DSP

615,673

[ "}" ]

[ "}", "if", "(", "!", "Match", ")", "{", "CM", "=", "nullptr", ";", "LogicalSR", "=", "false", ";", "Match", "=", "match", "(", "In", ",", "m_Shl", "(", "m_AShr", "(", "m_Value", "(", "BF", ")", ",", "m_ConstantInt", "(", "CSR", ")", ")", ",", "m_ConstantInt", "(", "CSL", ")", ")", ")", ";", "}", "if", "(", "!", "Match", ")", "return", "false", ";", "Type", "*", "Ty", "=", "BF", "->", "getType", "(", ")", ";", "if", "(", "!", "Ty", "->", "isIntegerTy", "(", ")", ")", "return", "false", ";", "unsigned", "BW", "=", "Ty", "->", "getPrimitiveSizeInBits", "(", ")", ";", "if", "(", "BW", "!=", "<NUM_LIT>", "&&", "BW", "!=", "<NUM_LIT>", ")", "return", "false", ";", "uint32_t", "SR", "=", "CSR", "->", "getZExtValue", "(", ")", ";", "uint32_t", "SL", "=", "CSL", "->", "getZExtValue", "(", ")", ";", "if", "(", "!", "CM", ")", "{", "if", "(", "!", "LogicalSR", "&&", "(", "SR", ">", "SL", ")", ")", "return", "false", ";", "APInt", "A", "=", "APInt", "(", "BW", ",", "~", "<NUM_LIT>", "ULL", ")", ".", "lshr", "(", "SR", ")", ".", "shl", "(", "SL", ")", ";", "CM", "=", "ConstantInt", "::", "get", "(", "Ctx", ",", "A", ")", ";", "}", "APInt", "M", "=", "CM", "->", "getValue", "(", ")", ".", "lshr", "(", "SL", ")", ";", "uint32_t", "T", "=", "M", ".", "countTrailingOnes", "(", ")", ";", "uint32_t", "U", "=", "BW", "-", "std", "::", "max", "(", "SL", ",", "SR", ")", ";", "uint32_t", "W", "=", "std", "::", "min", "(", "U", ",", "T", ")", ";", "if", "(", "W", "==", "<NUM_LIT>", ")", "return", "false", ";", "if", "(", "!", "LogicalSR", ")", "{", "APInt", "C", "=", "APInt", "::", "getHighBitsSet", "(", "BW", ",", "BW", "-", "U", ")", ";", "if", "(", "M", ".", "intersects", "(", "C", ")", "||", "!", "M", ".", "isMask", "(", "W", ")", ")", "return", "false", ";", "}", "else", "{", "if", "(", "!", "M", ".", "getLoBits", "(", "U", ")", ".", "isMask", "(", "W", ")", ")", "return", "false", ";" ]

LLVM

Patmos

CPP

stmt_completion

VLIW

615,674

[ "size", "(", ")", ";" ]

[ "static", "unsigned", "size", "(", "const", "agraph", "&", "G", ")", "{", "return", "G", ".", "Blocks", "." ]

LLVM

Hexagon

TD

next_suggestion

DSP

615,675

[ "let", "opExtendable", "=", "<NUM_LIT>", ";" ]

[ "def", "J4_cmpgtui_t_jumpnv_nt", ":", "HInst", "<", "(", "outs", ")", ",", "(", "ins", "IntRegs", ":", "$", "Ns8", ",", "u5_0Imm", ":", "$", "II", ",", "b30_2Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_bd8382d1", ",", "TypeNCJ", ">", ",", "Enc_eafd18", ",", "PredRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isNewValue", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "isRestrictNoSlot1Store", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";" ]

GCC

arm

MD

program_repair

CPU

615,676

[ "<FIXS>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", "<FIXE>" ]

[ "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "plus", ":", "SI", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", ")", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "xor", ":", "SI", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<BUGS>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", "<BUGE>", ")", "(", "define_insn_and_split", "<STR_LIT>" ]

LLVM

AMDGPU

CPP

code_generation

GPU

615,677

[ "bool", "SIPrepareScratchRegs", "::", "runOnMachineFunction", "(", "MachineFunction", "&", "MF", ")", "{", "SIMachineFunctionInfo", "*", "MFI", "=", "MF", ".", "getInfo", "<", "SIMachineFunctionInfo", ">", "(", ")", ";", "const", "SIInstrInfo", "*", "TII", "=", "static_cast", "<", "const", "SIInstrInfo", "*", ">", "(", "MF", ".", "getSubtarget", "(", ")", ".", "getInstrInfo", "(", ")", ")", ";", "const", "SIRegisterInfo", "*", "TRI", "=", "&", "TII", "->", "getRegisterInfo", "(", ")", ";", "MachineRegisterInfo", "&", "MRI", "=", "MF", ".", "getRegInfo", "(", ")", ";", "MachineFrameInfo", "*", "FrameInfo", "=", "MF", ".", "getFrameInfo", "(", ")", ";", "MachineBasicBlock", "*", "Entry", "=", "MF", ".", "begin", "(", ")", ";", "MachineBasicBlock", "::", "iterator", "I", "=", "Entry", "->", "begin", "(", ")", ";", "DebugLoc", "DL", "=", "I", "->", "getDebugLoc", "(", ")", ";", "if", "(", "!", "MFI", "->", "hasSpilledVGPRs", "(", ")", ")", "return", "false", ";", "unsigned", "ScratchPtrPreloadReg", "=", "TRI", "->", "getPreloadedValue", "(", "MF", ",", "SIRegisterInfo", "::", "SCRATCH_PTR", ")", ";", "unsigned", "ScratchOffsetPreloadReg", "=", "TRI", "->", "getPreloadedValue", "(", "MF", ",", "SIRegisterInfo", "::", "SCRATCH_WAVE_OFFSET", ")", ";", "if", "(", "!", "Entry", "->", "isLiveIn", "(", "ScratchPtrPreloadReg", ")", ")", "Entry", "->", "addLiveIn", "(", "ScratchPtrPreloadReg", ")", ";", "if", "(", "!", "Entry", "->", "isLiveIn", "(", "ScratchOffsetPreloadReg", ")", ")", "Entry", "->", "addLiveIn", "(", "ScratchOffsetPreloadReg", ")", ";", "unsigned", "ScratchOffsetReg", "=", "TRI", "->", "findUnusedRegister", "(", "MRI", ",", "&", "AMDGPU", "::", "SGPR_32RegClass", ")", ";", "int", "ScratchOffsetFI", "=", "-", "<NUM_LIT>", ";", "if", "(", "ScratchOffsetReg", "!=", "AMDGPU", "::", "NoRegister", ")", "{", "BuildMI", "(", "*", "Entry", ",", "I", ",", "DL", ",", "TII", "->", "get", "(", "AMDGPU", "::", "S_MOV_B32", ")", ",", "ScratchOffsetReg", ")", ".", "addReg", "(", "ScratchOffsetPreloadReg", ")", ";", "}", "else", "{", "ScratchOffsetFI", "=", "FrameInfo", "->", "CreateSpillStackObject", "(", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "BuildMI", "(", "*", "Entry", ",", "I", ",", "DL", ",", "TII", "->", "get", "(", "AMDGPU", "::", "SI_SPILL_S32_SAVE", ")", ")", ".", "addReg", "(", "ScratchOffsetPreloadReg", ")", ".", "addFrameIndex", "(", "ScratchOffsetFI", ")", ".", "addReg", "(", "AMDGPU", "::", "SGPR0_SGPR1_SGPR2_SGPR3", ",", "RegState", "::", "Undef", ")", ".", "addReg", "(", "AMDGPU", "::", "SGPR0", ",", "RegState", "::", "Undef", ")", ";", "}", "RegScavenger", "RS", ";", "unsigned", "ScratchRsrcFI", "=", "FrameInfo", "->", "CreateSpillStackObject", "(", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "RS", ".", "addScavengingFrameIndex", "(", "ScratchRsrcFI", ")", ";", "for", "(", "MachineFunction", "::", "iterator", "BI", "=", "MF", ".", "begin", "(", ")", ",", "BE", "=", "MF", ".", "end", "(", ")", ";", "BI", "!=", "BE", ";", "++", "BI", ")", "{", "MachineBasicBlock", "&", "MBB", "=", "*", "BI", ";", "if", "(", "!", "MBB", ".", "isLiveIn", "(", "ScratchOffsetReg", ")", "&&", "ScratchOffsetReg", "!=", "AMDGPU", "::", "NoRegister", ")", "MBB", ".", "addLiveIn", "(", "ScratchOffsetReg", ")", ";", "RS", ".", "enterBasicBlock", "(", "&", "MBB", ")", ";", "for", "(", "MachineBasicBlock", "::", "iterator", "I", "=", "MBB", ".", "begin", "(", ")", ",", "E", "=", "MBB", ".", "end", "(", ")", ";", "I", "!=", "E", ";", "++", "I", ")", "{", "MachineInstr", "&", "MI", "=", "*", "I", ";", "RS", ".", "forward", "(", "I", ")", ";", "DebugLoc", "DL", "=", "MI", ".", "getDebugLoc", "(", ")", ";", "if", "(", "!", "TII", "->", "isVGPRSpill", "(", "MI", ".", "getOpcode", "(", ")", ")", ")", "continue", ";", "unsigned", "ScratchRsrcReg", "=", "RS", ".", "scavengeRegister", "(", "&", "AMDGPU", "::", "SReg_128RegClass", ",", "<NUM_LIT>", ")", ";", "uint64_t", "Rsrc23", "=", "TII", "->", "getScratchRsrcWords23", "(", ")", ";", "unsigned", "Rsrc0", "=", "TRI", "->", "getSubReg", "(", "ScratchRsrcReg", ",", "AMDGPU", "::", "sub0", ")", ";", "unsigned", "Rsrc1", "=", "TRI", "->", "getSubReg", "(", "ScratchRsrcReg", ",", "AMDGPU", "::", "sub1", ")", ";", "unsigned", "Rsrc2", "=", "TRI", "->", "getSubReg", "(", "ScratchRsrcReg", ",", "AMDGPU", "::", "sub2", ")", ";", "unsigned", "Rsrc3", "=", "TRI", "->", "getSubReg", "(", "ScratchRsrcReg", ",", "AMDGPU", "::", "sub3", ")", ";", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "TII", "->", "get", "(", "AMDGPU", "::", "S_MOV_B32", ")", ",", "Rsrc0", ")", ".", "addExternalSymbol", "(", "<STR_LIT>", "SCRATCH_RSRC_DWORD0", "<STR_LIT>", ")", ".", "addReg", "(", "ScratchRsrcReg", ",", "RegState", "::", "ImplicitDefine", ")", ";", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "TII", "->", "get", "(", "AMDGPU", "::", "S_MOV_B32", ")", ",", "Rsrc1", ")", ".", "addExternalSymbol", "(", "<STR_LIT>", "SCRATCH_RSRC_DWORD1", "<STR_LIT>", ")", ".", "addReg", "(", "ScratchRsrcReg", ",", "RegState", "::", "ImplicitDefine", ")", ";", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "TII", "->", "get", "(", "AMDGPU", "::", "S_MOV_B32", ")", ",", "Rsrc2", ")", ".", "addImm", "(", "Rsrc23", "&", "<NUM_LIT>", ")", ".", "addReg", "(", "ScratchRsrcReg", ",", "RegState", "::", "ImplicitDefine", ")", ";", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "TII", "->", "get", "(", "AMDGPU", "::", "S_MOV_B32", ")", ",", "Rsrc3", ")", ".", "addImm", "(", "Rsrc23", ">>", "<NUM_LIT>", ")", ".", "addReg", "(", "ScratchRsrcReg", ",", "RegState", "::", "ImplicitDefine", ")", ";", "if", "(", "ScratchOffsetReg", "==", "AMDGPU", "::", "NoRegister", ")", "{", "ScratchOffsetReg", "=", "RS", ".", "scavengeRegister", "(", "&", "AMDGPU", "::", "SGPR_32RegClass", ",", "<NUM_LIT>", ")", ";", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "TII", "->", "get", "(", "AMDGPU", "::", "SI_SPILL_S32_RESTORE", ")", ",", "ScratchOffsetReg", ")", ".", "addFrameIndex", "(", "ScratchOffsetFI", ")", ".", "addReg", "(", "AMDGPU", "::", "SGPR0_SGPR1_SGPR2_SGPR3", ",", "RegState", "::", "Undef", ")", ".", "addReg", "(", "AMDGPU", "::", "SGPR0", ",", "RegState", "::", "Undef", ")", ";", "}", "else", "if", "(", "!", "MBB", ".", "isLiveIn", "(", "ScratchOffsetReg", ")", ")", "{", "MBB", ".", "addLiveIn", "(", "ScratchOffsetReg", ")", ";", "}", "if", "(", "ScratchRsrcReg", "==", "AMDGPU", "::", "NoRegister", "||", "ScratchOffsetReg", "==", "AMDGPU", "::", "NoRegister", ")", "{", "LLVMContext", "&", "Ctx", "=", "MF", ".", "getFunction", "(", ")", "->", "getContext", "(", ")", ";", "Ctx", ".", "emitError", "(", "<STR_LIT>", "ran out of SGPRs for spilling VGPRs", "<STR_LIT>", ")", ";", "ScratchRsrcReg", "=", "AMDGPU", "::", "SGPR0", ";", "ScratchOffsetReg", "=", "AMDGPU", "::", "SGPR0", ";", "}", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setReg", "(", "ScratchRsrcReg", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setIsKill", "(", "true", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setIsUndef", "(", "false", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setReg", "(", "ScratchOffsetReg", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setIsUndef", "(", "false", ")", ";", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "setIsKill", "(", "false", ")", ";", "MI", ".", "addOperand", "(", "MachineOperand", "::", "CreateReg", "(", "Rsrc0", ",", "false", ",", "true", ",", "true", ")", ")", ";", "MI", ".", "addOperand", "(", "MachineOperand", "::", "CreateReg", "(", "Rsrc1", ",", "false", ",", "true", ",", "true", ")", ")", ";", "MI", ".", "addOperand", "(", "MachineOperand", "::", "CreateReg", "(", "Rsrc2", ",", "false", ",", "true", ",", "true", ")", ")", ";", "MI", ".", "addOperand", "(", "MachineOperand", "::", "CreateReg", "(", "Rsrc3", ",", "false", ",", "true", ",", "true", ")", ")", ";", "}", "}", "return", "true", ";", "}" ]

[ "runOnMachineFunction", "-", "Emit", "the", "function", "body", "." ]

LLVM

R600

TD

stmt_completion

GPU

615,678

[ ",", "<STR_LIT>", ">", ";" ]

[ "def", "S_CMP_LT_U32", ":", "SOPC_32", "<", "<NUM_LIT>" ]

LLVM

ARM64

TD

stmt_completion

CPU

615,679

[ "}", "=", "<NUM_LIT>", ";" ]

[ "def", "SWDri", ":", "BaseIntegerToFP", "<", "isUnsigned", ",", "GPR32", ",", "FPR64", ",", "fixedpoint_f64_i32", ",", "asm", ",", "[", "(", "set", "FPR64", ":", "$", "Rd", ",", "(", "fdiv", "(", "node", "GPR32", ":", "$", "Rn", ")", ",", "fixedpoint_f64_i32", ":", "$", "scale", ")", ")", "]", ">", "{", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "scale", "{", "<NUM_LIT>" ]

GCC

rs6000

CPP

program_repair

CPU

615,680

[ "<FIXS>", "fprintf", "(", "file", ",", "<STR_LIT>", "\\tbl %s\\n", "<STR_LIT>", ",", "RS6000_MCOUNT", ")", ";", "<FIXE>" ]

[ "asm_fprintf", "(", "file", ",", "<STR_LIT>", "@l(%s)\\n", "<STR_LIT>", ",", "reg_names", "[", "<NUM_LIT>", "]", ")", ";", "}", "<BUGS>", "if", "(", "current_function_needs_context", "&&", "DEFAULT_ABI", "==", "ABI_AIX_NODESC", ")", "{", "asm_fprintf", "(", "file", ",", "<STR_LIT>", "\\t{st|stw} %s,%d(%s)\\n", "<STR_LIT>", ",", "reg_names", "[", "STATIC_CHAIN_REGNUM", "]", ",", "<NUM_LIT>", ",", "reg_names", "[", "<NUM_LIT>", "]", ")", ";", "fprintf", "(", "file", ",", "<STR_LIT>", "\\tbl %s\\n", "<STR_LIT>", ",", "RS6000_MCOUNT", ")", ";", "asm_fprintf", "(", "file", ",", "<STR_LIT>", "\\t{l|lwz} %s,%d(%s)\\n", "<STR_LIT>", ",", "reg_names", "[", "STATIC_CHAIN_REGNUM", "]", ",", "<NUM_LIT>", ",", "reg_names", "[", "<NUM_LIT>", "]", ")", ";", "}", "elsefprintf", "(", "file", ",", "<STR_LIT>", "\\tbl %s\\n", "<STR_LIT>", ",", "RS6000_MCOUNT", ")", ";", "<BUGE>", "break", ";", "case", "ABI_AIX", ":" ]

LLVM

TVM

CPP

next_suggestion

Virtual ISA

615,681

[ "MDT", "=", "&", "getAnalysis", "<", "MachineDominatorTree", ">", "(", ")", ";" ]

[ "LLVM_DEBUG", "(", "MF", ".", "print", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Before ", "<STR_LIT>", "<<", "getPassName", "(", ")", "<<", "'", "\\n", "'", ",", "nullptr", ")", ")", ";", "TII", "=", "MF", ".", "getSubtarget", "<", "TVMSubtarget", ">", "(", ")", ".", "getInstrInfo", "(", ")", ";" ]

LLVM

Hexagon

TD

stmt_completion

DSP

615,682

[ ">", "Vx32", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "Rtt32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rtt32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>" ]

LLVM

Hexagon

TD

next_suggestion

DSP

615,683

[ "}" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "prefersSlot3", "=", "<NUM_LIT>", ";", "let", "Constraints", "=", "<STR_LIT>", ";" ]

LLVM

X86

CPP

program_repair

CPU

615,684

[ "<FIXS>", "#", "include", "memory", ">", "<FIXE>", "<FIXS>", "<FIXE>", "<FIXS>", "}", "class", "X86Subtarget", "final", ":", "public", "X86GenSubtargetInfo", "{", "<FIXE>" ]

[ "#", "include", "<STR_LIT>", "X86ISelLowering.h", "<STR_LIT>", "#", "include", "<STR_LIT>", "X86InstrInfo.h", "<STR_LIT>", "#", "include", "<STR_LIT>", "X86SelectionDAGInfo.h", "<STR_LIT>", "#", "include", "<STR_LIT>", "llvm/ADT/Triple.h", "<STR_LIT>", "#", "include", "<STR_LIT>", "llvm/CodeGen/GlobalISel/GISelAccessor.h", "<STR_LIT>", "#", "include", "<STR_LIT>", "llvm/IR/CallingConv.h", "<STR_LIT>", "#", "include", "<STR_LIT>", "llvm/Target/TargetSubtargetInfo.h", "<STR_LIT>", "<BUGS>", "#", "include", "string", ">", "<BUGE>", "#", "define", "GET_SUBTARGETINFO_HEADER", "#", "include", "<STR_LIT>", "X86GenSubtargetInfo.inc", "<STR_LIT>", "namespace", "llvm", "{", "class", "GlobalValue", ";", "<BUGS>", "class", "StringRef", ";", "class", "TargetMachine", ";", "<BUGE>", "namespace", "PICStyles", "{", "enum", "Style", "{", "StubPIC", ",", "GOT", ",", "RIPRel", ",", "None", "}", ";", "<BUGS>", "}", "class", "X86Subtarget", "final", ":", "public", "X86GenSubtargetInfo", "{", "<BUGE>", "protected", ":", "enum", "X86SSEEnum", "{", "NoSSE", ",", "SSE1", ",", "SSE2", ",", "SSE3", ",", "SSSE3", ",", "SSE41", ",", "SSE42", ",", "AVX", ",", "AVX2", ",", "AVX512F" ]

LLVM

AArch64

TD

stmt_completion

CPU

615,685

[ ",", "<NUM_LIT>", ">", ";" ]

[ "def", ":", "ROSysReg", "<", "<STR_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>" ]

GCC

i386

CPP

next_suggestion

CPU

615,686

[ "}" ]

[ "extern", "_", "_", "inline", "_", "_", "m512h", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm512_mask3_fmadd_round_ph", "(", "_", "_", "m512h", "_", "_", "A", ",", "_", "_", "m512h", "_", "_", "B", ",", "_", "_", "m512h", "_", "_", "C", ",", "_", "_", "mmask32", "_", "_", "U", ",", "const", "int", "_", "_", "R", ")", "{", "return", "(", "_", "_", "m512h", ")", "_", "_", "builtin_ia32_vfmaddph512_mask3", "(", "(", "_", "_", "v32hf", ")", "_", "_", "A", ",", "(", "_", "_", "v32hf", ")", "_", "_", "B", ",", "(", "_", "_", "v32hf", ")", "_", "_", "C", ",", "(", "_", "_", "mmask32", ")", "_", "_", "U", ",", "_", "_", "R", ")", ";" ]

LLVM

Hexagon

CPP

next_suggestion

DSP

615,687

[ "}" ]

[ "}", "auto", "IsDead", "=", "[", "this", "]", "(", "NodeAddr", "<", "InstrNode", "*", ">", "IA", ")", "->", "bool", "{", "for", "(", "NodeAddr", "<", "DefNode", "*", ">", "DA", ":", "IA", ".", "Addr", "->", "members_if", "(", "DFG", ".", "IsDef", ",", "DFG", ")", ")", "if", "(", "LiveNodes", ".", "count", "(", "DA", ".", "Id", ")", ")", "return", "false", ";", "return", "true", ";", "}", ";", "for", "(", "NodeAddr", "<", "BlockNode", "*", ">", "BA", ":", "DFG", ".", "getFunc", "(", ")", ".", "Addr", "->", "members", "(", "DFG", ")", ")", "{", "for", "(", "NodeAddr", "<", "InstrNode", "*", ">", "IA", ":", "BA", ".", "Addr", "->", "members", "(", "DFG", ")", ")", "{", "for", "(", "NodeAddr", "<", "RefNode", "*", ">", "RA", ":", "IA", ".", "Addr", "->", "members", "(", "DFG", ")", ")", "if", "(", "!", "LiveNodes", ".", "count", "(", "RA", ".", "Id", ")", ")", "DeadNodes", ".", "insert", "(", "RA", ".", "Id", ")", ";", "if", "(", "DFG", ".", "IsCode", "<", "NodeAttrs", "::", "Stmt", ">", "(", "IA", ")", ")", "if", "(", "isLiveInstr", "(", "IA", ")", "||", "DFG", ".", "hasUntrackedRef", "(", "IA", ")", ")", "continue", ";", "if", "(", "IsDead", "(", "IA", ")", ")", "{", "DeadInstrs", ".", "insert", "(", "IA", ".", "Id", ")", ";", "if", "(", "trace", "(", ")", ")", "dbgs", "(", ")", "<<", "<STR_LIT>", "Dead instr: ", "<STR_LIT>", "<<", "PrintNode", "<", "InstrNode", "*", ">", "(", "IA", ",", "DFG", ")", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ";", "}", "}", "}", "return", "!", "DeadNodes", ".", "empty", "(", ")", ";" ]

GCC

i386

MD

stmt_completion

CPU

615,688

[ "<STR_LIT>", ")", "]" ]

[ "[", "(", "set", "(", "reg", ":", "CCC", "FLAGS_REG", ")", "(", "unspec_volatile", ":", "CCC", "[", "(", "match_operand", ":", "SWI48", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>" ]

LLVM

Hexagon

TD

stmt_completion

DSP

615,689

[ "=", "<NUM_LIT>", ";" ]

[ "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "PC", "]", ";", "let", "InputType", "=", "<STR_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable" ]

LLVM

ARM

TD

stmt_completion

CPU

615,690

[ "p", ")", ">", ";" ]

[ "def", ":", "NEONInstAlias", "<", "<STR_LIT>", ",", "(", "VBICiv4i16", "DPR", ":", "$", "Vd", ",", "nImmSplatNotI16", ":", "$", "imm", ",", "pred", ":", "$" ]

GCC

arm

MD

stmt_completion

CPU

615,691

[ "<STR_LIT>", ")", "]" ]

[ "(", "parallel", "[", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "]", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>" ]

GCC

rs6000

CPP

stmt_completion

CPU

615,692

[ "ABI_V4", "&&", "flag_pic", "!=", "<NUM_LIT>", ")", "||", "(", "DEFAULT_ABI", "==", "ABI_DARWIN", "&&", "flag_pic", ")", "||", "(", "TARGET_TOC", "&&", "TARGET_MINIMAL_TOC", ")", ")", ")", ")", ")", "break", ";" ]

[ "int", "first_reg", ";", "for", "(", "first_reg", "=", "<NUM_LIT>", ";", "first_reg", "<=", "<NUM_LIT>", ";", "first_reg", "++", ")", "if", "(", "regs_ever_live", "[", "first_reg", "]", "&&", "(", "!", "call_used_regs", "[", "first_reg", "]", "||", "(", "first_reg", "==", "RS6000_PIC_OFFSET_TABLE_REGNUM", "&&", "(", "(", "DEFAULT_ABI", "==" ]

LLVM

SystemZ

CPP

next_suggestion

CPU

615,693

[ "case", "<STR_LIT>", "::", "<STR_LIT>", ":" ]

[ "computeKnownBitsBinOp", "(", "Op", ",", "Known", ",", "DemandedElts", ",", "DAG", ",", "Depth", ",", "<NUM_LIT>", ")", ";", "break", ";", "case", "Intrinsic", "::", "s390_vuplhb", ":", "case", "Intrinsic", "::", "s390_vuplhh", ":", "case", "Intrinsic", "::", "s390_vuplhf", ":", "case", "Intrinsic", "::", "s390_vupllb", ":", "case", "Intrinsic", "::", "s390_vupllh", ":", "case", "Intrinsic", "::", "s390_vupllf", ":", "IsLogical", "=", "true", ";", "LLVM_FALLTHROUGH", ";", "case", "Intrinsic", "::", "s390_vuphb", ":", "case", "Intrinsic", "::", "s390_vuphh", ":", "case", "Intrinsic", "::", "s390_vuphf", ":", "case", "Intrinsic", "::", "s390_vuplb", ":", "case", "Intrinsic", "::", "s390_vuplhw", ":", "case", "Intrinsic", "::", "s390_vuplf", ":", "{", "SDValue", "SrcOp", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "unsigned", "SrcBitWidth", "=", "SrcOp", ".", "getScalarValueSizeInBits", "(", ")", ";", "Known", "=", "KnownBits", "(", "SrcBitWidth", ")", ";", "APInt", "SrcDemE", "=", "getDemandedSrcElements", "(", "Op", ",", "DemandedElts", ",", "<NUM_LIT>", ")", ";", "DAG", ".", "computeKnownBits", "(", "SrcOp", ",", "Known", ",", "SrcDemE", ",", "Depth", "+", "<NUM_LIT>", ")", ";", "if", "(", "IsLogical", ")", "{", "Known", "=", "Known", ".", "zext", "(", "BitWidth", ")", ";", "Known", ".", "Zero", ".", "setBitsFrom", "(", "SrcBitWidth", ")", ";", "}", "else", "Known", "=", "Known", ".", "sext", "(", "BitWidth", ")", ";", "break", ";", "}", "default", ":", "break", ";", "}", "}", "else", "{", "switch", "(", "Opcode", ")", "{", "case", "<STR_LIT>", "::", "<STR_LIT>", ":" ]

LLVM

Hexagon

CPP

next_suggestion

DSP

615,694

[ "unsigned", "Opc", "=", "MI", ".", "getOpcode", "(", ")", ";" ]

[ "void", "HexagonRegisterInfo", "::", "eliminateFrameIndex", "(", "MachineBasicBlock", "::", "iterator", "II", ",", "int", "SPAdj", ",", "unsigned", "FIOp", ",", "RegScavenger", "*", "RS", ")", "const", "{", "assert", "(", "SPAdj", "==", "<NUM_LIT>", "&&", "<STR_LIT>", "Unexpected", "<STR_LIT>", ")", ";", "MachineInstr", "&", "MI", "=", "*", "II", ";", "MachineBasicBlock", "&", "MB", "=", "*", "MI", ".", "getParent", "(", ")", ";", "MachineFunction", "&", "MF", "=", "*", "MB", ".", "getParent", "(", ")", ";", "auto", "&", "HST", "=", "MF", ".", "getSubtarget", "<", "HexagonSubtarget", ">", "(", ")", ";", "auto", "&", "HII", "=", "*", "HST", ".", "getInstrInfo", "(", ")", ";", "auto", "&", "HFI", "=", "*", "HST", ".", "getFrameLowering", "(", ")", ";", "unsigned", "BP", "=", "<NUM_LIT>", ";", "int", "FI", "=", "MI", ".", "getOperand", "(", "FIOp", ")", ".", "getIndex", "(", ")", ";", "int", "Offset", "=", "HFI", ".", "getFrameIndexReference", "(", "MF", ",", "FI", ",", "BP", ")", ";", "int", "RealOffset", "=", "Offset", "+", "MI", ".", "getOperand", "(", "FIOp", "+", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ";", "bool", "IsKill", "=", "false", ";" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

615,695

[ "&", "F", ")", "const", "{" ]

[ "bool", "hasFP32Denormals", "(", "const", "Function" ]

GCC

rs6000

MD

stmt_completion

CPU

615,696

[ ")", ")", "]" ]

[ "(", "zero_extend", ":", "SI", "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]

LLVM

Hexagon

TD

next_suggestion

DSP

615,697

[ "let", "mayLoad", "=", "<NUM_LIT>", ";" ]

[ "def", "L4_ploadrbf_abs", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ")", ",", "(", "ins", "PredRegs", ":", "$", "Pt4", ",", "u32_0Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_7646c131", ",", "TypeLD", ">", ",", "Enc_2301d6", ",", "AddrModeRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "addrMode", "=", "Absolute", ";", "let", "accessSize", "=", "ByteAccess", ";" ]

GCC

i386

MD

stmt_completion

CPU

615,698

[ ")", "]", ")" ]

[ "UNSPEC_XOP_PERMUTE", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>" ]

GCC

mmix

CPP

code_generation

CPU

615,699

[ "static", "void", "mmix_print_operand_address", "(", "FILE", "*", "stream", ",", "machine_mode", ",", "rtx", "x", ")", "{", "if", "(", "REG_P", "(", "x", ")", ")", "{", "fprintf", "(", "stream", ",", "<STR_LIT>", "%s,0", "<STR_LIT>", ",", "reg_names", "[", "MMIX_OUTPUT_REGNO", "(", "REGNO", "(", "x", ")", ")", "]", ")", ";", "return", ";", "}", "else", "if", "(", "GET_CODE", "(", "x", ")", "==", "PLUS", ")", "{", "rtx", "x1", "=", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ";", "rtx", "x2", "=", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ";", "if", "(", "REG_P", "(", "x1", ")", ")", "{", "fprintf", "(", "stream", ",", "<STR_LIT>", "%s,", "<STR_LIT>", ",", "reg_names", "[", "MMIX_OUTPUT_REGNO", "(", "REGNO", "(", "x1", ")", ")", "]", ")", ";", "if", "(", "REG_P", "(", "x2", ")", ")", "{", "fprintf", "(", "stream", ",", "<STR_LIT>", "%s", "<STR_LIT>", ",", "reg_names", "[", "MMIX_OUTPUT_REGNO", "(", "REGNO", "(", "x2", ")", ")", "]", ")", ";", "return", ";", "}", "else", "if", "(", "satisfies_constraint_I", "(", "x2", ")", ")", "{", "output_addr_const", "(", "stream", ",", "x2", ")", ";", "return", ";", "}", "}", "}", "if", "(", "TARGET_BASE_ADDRESSES", "&&", "mmix_legitimate_constant_p", "(", "Pmode", ",", "x", ")", ")", "{", "output_addr_const", "(", "stream", ",", "x", ")", ";", "return", ";", "}", "fatal_insn", "(", "<STR_LIT>", "MMIX Internal: This is not a recognized address", "<STR_LIT>", ",", "x", ")", ";", "}" ]

[ "PRINT_OPERAND_ADDRESS", "." ]