docz1105/ComBack_Plus_Plus · Datasets at Hugging Face

Compiler_Type stringclasses 2 values	Target stringclasses 176 values	Programming Language stringclasses 3 values	Task stringclasses 4 values	Target_Type stringclasses 7 values	Idx int64 0 636k	Ground_Truth sequencelengths 0 2.32k	Input sequencelengths 1 1.02k
GCC	rl78	MD	next_suggestion	MPU	619,200	[ "(", "pc", ")", ")", ")", "]" ]	[ "[", "(", "set", "(", "pc", ")", "(", "if_then_else", "(", "match_operator", "<NUM_LIT>", "<STR_LIT>", "[", "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "(", "label_ref", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")" ]
LLVM	SystemZ	CPP	stmt_completion	CPU	619,201	[ "(", ")", ")", ")", ";" ]	[ "MCAsmParserExtension", "::", "Initialize", "(", "Parser", ")", ";", "parser", ".", "addAliasForDirective", "(", "<STR_LIT>", ".word", "<STR_LIT>", ",", "<STR_LIT>", ".short", "<STR_LIT>", ")", ";", "setAvailableFeatures", "(", "ComputeAvailableFeatures", "(", "getSTI", "(", ")", ".", "getFeatureBits" ]
LLVM	CellSPU	TD	stmt_completion	MPU	619,202	[ ")", ",", "(", "v4f32", "VECREG", ":", "$", "rB", ")", ",", "(", "v4f32", "VECREG", ":", "$", "rA", ")", ")", ")", "]", ">", ";" ]	[ "def", "v4f32_cond", ":", "SELBInst", "<", "(", "outs", "VECREG", ":", "$", "rT", ")", ",", "(", "ins", "VECREG", ":", "$", "rA", ",", "VECREG", ":", "$", "rB", ",", "VECREG", ":", "$", "rC", ")", ",", "[", "(", "set", "(", "v4f32", "VECREG", ":", "$", "rT", ")", ",", "(", "select", "(", "v4i32", "VECREG", ":", "$", "rC" ]
LLVM	X86	TD	next_suggestion	CPU	619,203	[ "def", "i64immSExt32", ":", "ImmLeaf", "<", "i64", ",", "[", "{", "return", "Imm", "=", "=", "(", "int32_t", ")", "Imm", ";", "}", "]", ">", ";" ]	[ "return", "!", "shouldAvoidImmediateInstFormsForSize", "(", "N", ")", ";", "}", "]", ">", ";", "def", "i16immSExt8_su", ":", "PatLeaf", "<", "(", "i16immSExt8", ")", ",", "[", "{", "return", "!", "shouldAvoidImmediateInstFormsForSize", "(", "N", ")", ";", "}", "]", ">", ";", "def", "i32immSExt8_su", ":", "PatLeaf", "<", "(", "i32immSExt8", ")", ",", "[", "{", "return", "!", "shouldAvoidImmediateInstFormsForSize", "(", "N", ")", ";", "}", "]", ">", ";" ]
GCC	i386	CPP	code_generation	CPU	619,204	[ "static", "const", "char", "*", "detect_caches_amd", "(", "unsigned", "max_ext_level", ")", "{", "unsigned", "eax", ",", "ebx", ",", "ecx", ",", "edx", ";", "struct", "cache_desc", "level1", ",", "level2", "=", "{", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ";", "if", "(", "max_ext_level", "<", "<NUM_LIT>", ")", "return", "<STR_LIT>", "<STR_LIT>", ";", "_", "_", "cpuid", "(", "<NUM_LIT>", ",", "eax", ",", "ebx", ",", "ecx", ",", "edx", ")", ";", "level1", ".", "sizekb", "=", "(", "ecx", ">>", "<NUM_LIT>", ")", "&", "<NUM_LIT>", ";", "level1", ".", "assoc", "=", "(", "ecx", ">>", "<NUM_LIT>", ")", "&", "<NUM_LIT>", ";", "level1", ".", "line", "=", "ecx", "&", "<NUM_LIT>", ";", "if", "(", "max_ext_level", ">=", "<NUM_LIT>", ")", "detect_l2_cache", "(", "&", "level2", ")", ";", "return", "describe_cache", "(", "level1", ",", "level2", ")", ";", "}" ]	[ "Returns", "the", "description", "of", "caches", "for", "an", "AMD", "processor", "." ]
LLVM	Hexagon	TD	next_suggestion	DSP	619,205	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]	[ "def", "C2_and", ":", "HInst", "<", "(", "outs", "PredRegs", ":", "$", "Pd4", ")", ",", "(", "ins", "PredRegs", ":", "$", "Pt4", ",", "PredRegs", ":", "$", "Ps4", ")", ",", "<STR_LIT>", ",", "tc_640086b5", ",", "TypeCR", ">", ",", "Enc_454a26", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
GCC	arm	MD	stmt_completion	CPU	619,206	[ "<STR_LIT>", ")", ")" ]	[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>" ]
LLVM	ARM	CPP	stmt_completion	CPU	619,207	[ ";" ]	[ "StringRef", "getPassName", "(", ")", "const", "override", "{", "return", "<STR_LIT>", "ARM Execution Dependency Fix", "<STR_LIT>" ]
GCC	1750a	CPP	program_repair	MPU	619,208	[ "<FIXS>", "enum", "machine_mode", "mode", "ATTRIBUTE_UNUSED", ";", "<FIXE>" ]	[ "intsmall_nonneg_const", "(", "op", ",", "mode", ")", "rtx", "op", ";", "<BUGS>", "enum", "machine_mode", "mode", ";", "<BUGE>", "{", "if", "(", "GET_CODE", "(", "op", ")", "==", "CONST_INT", "&&", "INTVAL", "(", "op", ")", ">=", "<NUM_LIT>", "&&", "INTVAL", "(", "op", ")", "<=", "<NUM_LIT>", ")", "return", "<NUM_LIT>", ";" ]
GCC	ia64	MD	stmt_completion	CPU	619,209	[ "match_operand", ":", "SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "fma", ":", "SF", "(", "neg", ":", "SF", "(" ]
LLVM	X86	CPP	code_generation	CPU	619,210	[ "bool", "FPS", "::", "runOnMachineFunction", "(", "MachineFunction", "&", "MF", ")", "{", "bool", "FPIsUsed", "=", "false", ";", "assert", "(", "X86", "::", "FP6", "==", "X86", "::", "FP0", "+", "<NUM_LIT>", "&&", "<STR_LIT>", "Register enums aren't sorted right!", "<STR_LIT>", ")", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "<=", "<NUM_LIT>", ";", "++", "i", ")", "if", "(", "MF", ".", "getRegInfo", "(", ")", ".", "isPhysRegUsed", "(", "X86", "::", "FP0", "+", "i", ")", ")", "{", "FPIsUsed", "=", "true", ";", "break", ";", "}", "if", "(", "!", "FPIsUsed", ")", "return", "false", ";", "TII", "=", "MF", ".", "getTarget", "(", ")", ".", "getInstrInfo", "(", ")", ";", "StackTop", "=", "<NUM_LIT>", ";", "SmallPtrSet", "<", "MachineBasicBlock", "", ",", "<NUM_LIT>", ">", "Processed", ";", "MachineBasicBlock", "", "Entry", "=", "MF", ".", "begin", "(", ")", ";", "bool", "Changed", "=", "false", ";", "for", "(", "df_ext_iterator", "<", "MachineBasicBlock", "", ",", "SmallPtrSet", "<", "MachineBasicBlock", "", ",", "<NUM_LIT>", ">", ">", "I", "=", "df_ext_begin", "(", "Entry", ",", "Processed", ")", ",", "E", "=", "df_ext_end", "(", "Entry", ",", "Processed", ")", ";", "I", "!=", "E", ";", "++", "I", ")", "Changed", "\|=", "processBasicBlock", "(", "MF", ",", "", "", "I", ")", ";", "if", "(", "MF", ".", "size", "(", ")", "==", "Processed", ".", "size", "(", ")", ")", "return", "Changed", ";", "for", "(", "MachineFunction", "::", "iterator", "BB", "=", "MF", ".", "begin", "(", ")", ",", "E", "=", "MF", ".", "end", "(", ")", ";", "BB", "!=", "E", ";", "++", "BB", ")", "if", "(", "Processed", ".", "insert", "(", "BB", ")", ")", "Changed", "\|=", "processBasicBlock", "(", "MF", ",", "*", "BB", ")", ";", "return", "Changed", ";", "}" ]	[ "runOnMachineFunction", "-", "Emit", "the", "function", "body", "." ]
LLVM	ARM	TD	program_repair	CPU	619,211	[ "<FIXS>", "InstrStage", "<NUM_LIT>", ",", "[", "A9_NPipe", "]", ",", "<NUM_LIT>", ">", ",", "InstrStage", "<NUM_LIT>", ",", "[", "A9_LSUnit", "]", ">", "]", ",", "<FIXE>" ]	[ "InstrStage", "<NUM_LIT>", ",", "[", "A9_MUX0", "]", ",", "<NUM_LIT>", ">", ",", "InstrStage", "<NUM_LIT>", ",", "[", "A9_DRegsN", "]", ",", "<NUM_LIT>", ",", "Required", ">", ",", "InstrStage", "<NUM_LIT>", ",", "[", "A9_DRegsVFP", "]", ",", "<NUM_LIT>", ",", "Reserved", ">", ",", "<BUGS>", "InstrStage", "<NUM_LIT>", ",", "[", "A9_NPipe", "]", ">", "]", ",", "<BUGE>", "[", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "]", ">", "," ]
LLVM	PowerPC	CPP	next_suggestion	CPU	619,212	[ "InFlag", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "MVT", "::", "Glue", ",", "InFlag", ")", ";" ]	[ "if", "(", "InFlag", ".", "getNode", "(", ")", ")", "Ops", ".", "push_back", "(", "InFlag", ")", ";", "if", "(", "isTailCall", ")", "{", "if", "(", "DAG", ".", "getMachineFunction", "(", ")", ".", "getRegInfo", "(", ")", ".", "liveout_empty", "(", ")", ")", "{", "SmallVector", "<", "CCValAssign", ",", "<NUM_LIT>", ">", "RVLocs", ";", "CCState", "CCInfo", "(", "CallConv", ",", "isVarArg", ",", "getTargetMachine", "(", ")", ",", "RVLocs", ",", "*", "DAG", ".", "getContext", "(", ")", ")", ";", "CCInfo", ".", "AnalyzeCallResult", "(", "Ins", ",", "RetCC_PPC", ")", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "!=", "RVLocs", ".", "size", "(", ")", ";", "++", "i", ")", "DAG", ".", "getMachineFunction", "(", ")", ".", "getRegInfo", "(", ")", ".", "addLiveOut", "(", "RVLocs", "[", "i", "]", ".", "getLocReg", "(", ")", ")", ";", "}", "assert", "(", "(", "(", "Callee", ".", "getOpcode", "(", ")", "==", "ISD", "::", "Register", "&&", "cast", "<", "RegisterSDNode", ">", "(", "Callee", ")", "->", "getReg", "(", ")", "==", "PPC", "::", "CTR", ")", "\|\|", "Callee", ".", "getOpcode", "(", ")", "==", "ISD", "::", "TargetExternalSymbol", "\|\|", "Callee", ".", "getOpcode", "(", ")", "==", "ISD", "::", "TargetGlobalAddress", "\|\|", "isa", "<", "ConstantSDNode", ">", "(", "Callee", ")", ")", "&&", "<STR_LIT>", "Expecting an global address, external symbol, absolute value or register", "<STR_LIT>", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "MVT", "::", "Other", ",", "&", "Ops", "[", "<NUM_LIT>", "]", ",", "Ops", ".", "size", "(", ")", ")", ";", "}", "Chain", "=", "DAG", ".", "getNode", "(", "CallOpc", ",", "dl", ",", "NodeTys", ",", "&", "Ops", "[", "<NUM_LIT>", "]", ",", "Ops", ".", "size", "(", ")", ")", ";", "InFlag", "=", "Chain", ".", "getValue", "(", "<NUM_LIT>", ")", ";", "if", "(", "!", "isTailCall", "&&", "PPCSubTarget", ".", "isSVR4ABI", "(", ")", "&&", "PPCSubTarget", ".", "isPPC64", "(", ")", ")", "{", "SDVTList", "VTs", "=", "DAG", ".", "getVTList", "(", "MVT", "::", "Other", ",", "MVT", "::", "Glue", ")", ";", "if", "(", "CallOpc", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "{", "Chain", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VTs", ",", "Chain", ",", "InFlag", ")", ";", "InFlag", "=", "Chain", ".", "getValue", "(", "<NUM_LIT>", ")", ";", "}", "else", "{" ]
LLVM	Hexagon	CPP	code_generation	DSP	619,213	[ "void", "ConvergingVLIWScheduler", "::", "initialize", "(", "ScheduleDAGMI", "", "dag", ")", "{", "DAG", "=", "static_cast", "<", "VLIWMachineScheduler", "", ">", "(", "dag", ")", ";", "SchedModel", "=", "DAG", "->", "getSchedModel", "(", ")", ";", "Top", ".", "init", "(", "DAG", ",", "SchedModel", ")", ";", "Bot", ".", "init", "(", "DAG", ",", "SchedModel", ")", ";", "const", "InstrItineraryData", "*", "Itin", "=", "DAG", "->", "getSchedModel", "(", ")", "->", "getInstrItineraries", "(", ")", ";", "const", "TargetMachine", "&", "TM", "=", "DAG", "->", "MF", ".", "getTarget", "(", ")", ";", "delete", "Top", ".", "HazardRec", ";", "delete", "Bot", ".", "HazardRec", ";", "Top", ".", "HazardRec", "=", "TM", ".", "getInstrInfo", "(", ")", "->", "CreateTargetMIHazardRecognizer", "(", "Itin", ",", "DAG", ")", ";", "Bot", ".", "HazardRec", "=", "TM", ".", "getInstrInfo", "(", ")", "->", "CreateTargetMIHazardRecognizer", "(", "Itin", ",", "DAG", ")", ";", "Top", ".", "ResourceModel", "=", "new", "VLIWResourceModel", "(", "TM", ",", "DAG", "->", "getSchedModel", "(", ")", ")", ";", "Bot", ".", "ResourceModel", "=", "new", "VLIWResourceModel", "(", "TM", ",", "DAG", "->", "getSchedModel", "(", ")", ")", ";", "assert", "(", "(", "!", "llvm", "::", "ForceTopDown", "\|\|", "!", "llvm", "::", "ForceBottomUp", ")", "&&", "<STR_LIT>", "-misched-topdown incompatible with -misched-bottomup", "<STR_LIT>", ")", ";", "}" ]	[ "Initialize", "the", "strategy", "after", "building", "the", "DAG", "for", "a", "new", "region", "." ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	619,214	[ "const", "TargetRegisterClass", "*", "RC", "=", "TII", "->", "getOpRegClass", "(", "MIA", ",", "OpNo", ")", ";" ]	[ "assert", "(", "Result", ".", "first", ">=", "<NUM_LIT>", "&&", "Result", ".", "first", "<", "SQ_MAX_PGM_VGPRS", ")", ";", "}", "else", "if", "(", "TRI", "->", "isSGPRReg", "(", "MRIA", ",", "Op", ".", "getReg", "(", ")", ")", ")", "{", "assert", "(", "Reg", ">=", "RegisterEncoding", ".", "SGPR0", "&&", "Reg", "<", "SQ_MAX_PGM_SGPRS", ")", ";", "Result", ".", "first", "=", "Reg", "-", "RegisterEncoding", ".", "SGPR0", "+", "NUM_ALL_VGPRS", ";", "assert", "(", "Result", ".", "first", ">=", "NUM_ALL_VGPRS", "&&", "Result", ".", "first", "<", "SQ_MAX_PGM_SGPRS", "+", "NUM_ALL_VGPRS", ")", ";", "}", "else", "return", "{", "-", "<NUM_LIT>", ",", "-", "<NUM_LIT>", "}", ";", "const", "MachineInstr", "&", "MIA", "=", "*", "MI", ";" ]
LLVM	AArch64	CPP	stmt_completion	CPU	619,215	[ "(", ")", ";" ]	[ "return", "new", "AArch64GlobalsTagging" ]
LLVM	PowerPC	TD	stmt_completion	CPU	619,216	[ "dst", ")", ",", "<STR_LIT>", ",", "IIC_LdStDCBF", ",", "[", "]", ">", ",", "Requires", "<", "[", "IsE500", "]", ">", ";" ]	[ "def", "DCBFEP", ":", "DCB_Form", "<", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "(", "outs", ")", ",", "(", "ins", "memrr", ":", "$" ]
GCC	tilepro	MD	stmt_completion	VLIW	619,217	[ "<STR_LIT>", "<STR_LIT>", ")" ]	[ "(", "eq_attr" ]
GCC	rs6000	MD	next_suggestion	CPU	619,218	[ "<STR_LIT>", ")" ]	[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")" ]
LLVM	AArch64	CPP	stmt_completion	CPU	619,219	[ ")", ";" ]	[ "if", "(", "Parser", ".", "getTok", "(", ")", ".", "isNot", "(", "AsmToken", "::", "Identifier", ")", ")", "return", "true", ";", "SMLoc", "S", "=", "getLoc", "(", ")", ";", "StringRef", "Kind", ";", "int64_t", "Reg", "=", "tryMatchVectorRegister", "(", "Kind", ",", "false", ")", ";", "if", "(", "Reg", "==", "-", "<NUM_LIT>", ")", "return", "true", ";", "Operands", ".", "push_back", "(", "AArch64Operand", "::", "CreateReg", "(", "Reg", ",", "true", ",", "S", ",", "getLoc", "(", ")", ",", "getContext", "(", ")", ")", ")", ";", "if", "(", "!", "Kind", ".", "empty", "(", ")", ")", "Operands", ".", "push_back", "(", "AArch64Operand", "::", "CreateToken", "(", "Kind", ",", "false", ",", "S", ",", "getContext", "(", ")", ")", ")", ";", "if", "(", "Parser", ".", "getTok", "(", ")", ".", "is", "(", "AsmToken", "::", "LBrac", ")", ")", "{", "SMLoc", "SIdx", "=", "getLoc", "(", ")", ";", "Parser", ".", "Lex", "(", ")", ";", "const", "MCExpr", "", "ImmVal", ";", "if", "(", "getParser", "(", ")", ".", "parseExpression", "(", "ImmVal", ")", ")", "return", "false", ";", "const", "MCConstantExpr", "", "MCE", "=", "dyn_cast", "<", "MCConstantExpr", ">", "(", "ImmVal", ")", ";", "if", "(", "!", "MCE", ")", "{", "TokError", "(", "<STR_LIT>", "immediate value expected for vector index", "<STR_LIT>" ]
LLVM	AArch64	CPP	stmt_completion	CPU	619,220	[ ";" ]	[ "static", "DecodeStatus", "DecodeVPR128RegisterClass", "(", "llvm", "::", "MCInst", "&", "Inst", ",", "unsigned", "RegNo", ",", "uint64_t", "Address", ",", "const", "void", "*", "Decoder", ")", "{", "if", "(", "RegNo", ">", "<NUM_LIT>", ")", "return", "MCDisassembler", "::", "Fail", ";", "uint16_t", "Register", "=", "getReg", "(", "Decoder", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "RegNo", ")", ";", "Inst", ".", "addOperand", "(", "MCOperand", "::", "CreateReg", "(", "Register", ")", ")", ";", "return", "MCDisassembler", "::", "Success" ]
GCC	pru	CPP	stmt_completion	CPU	619,221	[ "size", ",", "aligned_p", ")", ";" ]	[ "}", "else", "if", "(", "size", "==", "INIT_ARRAY_ENTRY_BYTES", "&&", "aligned_p", "&&", "text_segment_operand", "(", "x", ",", "VOIDmode", ")", ")", "{", "fputs", "(", "<STR_LIT>", "\\t.2byte\\t%pmem(", "<STR_LIT>", ",", "asm_out_file", ")", ";", "output_addr_const", "(", "asm_out_file", ",", "x", ")", ";", "fputs", "(", "<STR_LIT>", ")\\n", "<STR_LIT>", ",", "asm_out_file", ")", ";", "return", "true", ";", "}", "else", "{", "return", "default_assemble_integer", "(", "x", "," ]
LLVM	X86	CPP	next_suggestion	CPU	619,222	[ "if", "(", "Ctx", ".", "getRegisterInfo", "(", ")", "&&", "FrameReg", "!=", "X86", "::", "NoRegister", ")", "{" ]	[ "RestoreReg", "(", "Out", ",", "RegCtx", ".", "AddressReg", "(", "MVT", "::", "i64", ")", ")", ";", "RestoreReg", "(", "Out", ",", "RegCtx", ".", "ShadowReg", "(", "MVT", "::", "i64", ")", ")", ";", "EmitAdjustRSP", "(", "Ctx", ",", "Out", ",", "<NUM_LIT>", ")", ";", "unsigned", "FrameReg", "=", "GetFrameReg", "(", "Ctx", ",", "Out", ")", ";" ]
LLVM	ARM	CPP	program_repair	CPU	619,223	[ "<FIXS>", "unsigned", "Opcode", ",", "VectorType", "*", "Ty", ",", "Optional", "FastMathFlags", ">", "FMF", ",", "<FIXE>" ]	[ "int", "getInlinerVectorBonusPercent", "(", ")", "{", "return", "<NUM_LIT>", ";", "}", "InstructionCost", "getArithmeticReductionCost", "(", "<BUGS>", "unsigned", "Opcode", ",", "VectorType", "*", "Ty", ",", "<BUGE>", "TTI", "::", "TargetCostKind", "CostKind", "=", "TTI", "::", "TCK_RecipThroughput", ")", ";", "InstructionCost", "getIntrinsicInstrCost", "(", "const", "IntrinsicCostAttributes", "&", "ICA", "," ]
LLVM	AArch64	TD	next_suggestion	CPU	619,224	[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "dst", ";", "bits", "<", "<NUM_LIT>", ">", "src1", ";", "bits", "<", "<NUM_LIT>", ">", "src2", ";", "bits", "<", "<NUM_LIT>", ">", "shift", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "isSub", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "setFlags", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "shift", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]
LLVM	AArch64	CPP	stmt_completion	CPU	619,225	[ "return", "false", ";" ]	[ "unsigned", "Lg2", "=", "C", ".", "countTrailingZeros", "(", ")", ";", "unsigned", "Src0Reg", "=", "getRegForValue", "(", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "if", "(", "!", "Src0Reg", ")", "return", "false", ";", "if", "(", "cast", "<", "BinaryOperator", ">", "(", "I", ")", "->", "isExact", "(", ")", ")", "{", "unsigned", "ResultReg", "=", "emitASR_ri", "(", "VT", ",", "VT", ",", "Src0Reg", ",", "Lg2", ")", ";", "if", "(", "!", "ResultReg", ")", "return", "false", ";", "updateValueMap", "(", "I", ",", "ResultReg", ")", ";", "return", "true", ";", "}", "int64_t", "Pow2MinusOne", "=", "(", "<NUM_LIT>", "ULL", "<<", "Lg2", ")", "-", "<NUM_LIT>", ";", "unsigned", "AddReg", "=", "emitAdd_ri_", "(", "VT", ",", "Src0Reg", ",", "Pow2MinusOne", ")", ";", "if", "(", "!", "AddReg", ")", "return", "false", ";", "if", "(", "!", "emitICmp_ri", "(", "VT", ",", "Src0Reg", ",", "<NUM_LIT>", ")", ")" ]
LLVM	ARM	TD	stmt_completion	CPU	619,226	[ "<NUM_LIT>", ">", ";" ]	[ "def", "BF16_VCVTB", ":", "BF16_VCVT", "<", "<STR_LIT>", "," ]
LLVM	AArch64	TD	next_suggestion	CPU	619,227	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rn", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "Q", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "U", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "size", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rm", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "opcode", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	619,228	[ "else", "if", "(", "Imm", ">=", "AMDGPU", "::", "Exp", "::", "ET_POS0", "&&", "Imm", "<=", "AMDGPU", "::", "Exp", "::", "ET_POS_LAST", ")", "ScoreBrackets", "->", "updateByEvent", "(", "TII", ",", "TRI", ",", "MRI", ",", "EXP_POS_ACCESS", ",", "Inst", ")", ";" ]	[ "if", "(", "FlatASCount", ">", "<NUM_LIT>", ")", "ScoreBrackets", "->", "setPendingFlat", "(", ")", ";", "}", "else", "if", "(", "SIInstrInfo", "::", "isVMEM", "(", "Inst", ")", "&&", "!", "llvm", "::", "AMDGPU", "::", "getMUBUFIsBufferInv", "(", "Inst", ".", "getOpcode", "(", ")", ")", ")", "{", "ScoreBrackets", "->", "updateByEvent", "(", "TII", ",", "TRI", ",", "MRI", ",", "getVmemWaitEventType", "(", "Inst", ")", ",", "Inst", ")", ";", "if", "(", "ST", "->", "vmemWriteNeedsExpWaitcnt", "(", ")", "&&", "(", "Inst", ".", "mayStore", "(", ")", "\|\|", "SIInstrInfo", "::", "isAtomicRet", "(", "Inst", ")", ")", ")", "{", "ScoreBrackets", "->", "updateByEvent", "(", "TII", ",", "TRI", ",", "MRI", ",", "VMW_GPR_LOCK", ",", "Inst", ")", ";", "}", "}", "else", "if", "(", "TII", "->", "isSMRD", "(", "Inst", ")", ")", "{", "ScoreBrackets", "->", "updateByEvent", "(", "TII", ",", "TRI", ",", "MRI", ",", "SMEM_ACCESS", ",", "Inst", ")", ";", "}", "else", "if", "(", "Inst", ".", "isCall", "(", ")", ")", "{", "if", "(", "callWaitsOnFunctionReturn", "(", "Inst", ")", ")", "{", "ScoreBrackets", "->", "applyWaitcnt", "(", "WCG", "->", "getAllZeroWaitcnt", "(", "false", ")", ")", ";", "ScoreBrackets", "->", "setStateOnFunctionEntryOrReturn", "(", ")", ";", "}", "else", "{", "ScoreBrackets", "->", "applyWaitcnt", "(", "AMDGPU", "::", "Waitcnt", "(", ")", ")", ";", "}", "}", "else", "if", "(", "SIInstrInfo", "::", "isLDSDIR", "(", "Inst", ")", ")", "{", "ScoreBrackets", "->", "updateByEvent", "(", "TII", ",", "TRI", ",", "MRI", ",", "EXP_LDS_ACCESS", ",", "Inst", ")", ";", "}", "else", "if", "(", "TII", "->", "isVINTERP", "(", "Inst", ")", ")", "{", "int64_t", "Imm", "=", "TII", "->", "getNamedOperand", "(", "Inst", ",", "AMDGPU", "::", "OpName", "::", "waitexp", ")", "->", "getImm", "(", ")", ";", "ScoreBrackets", "->", "applyWaitcnt", "(", "EXP_CNT", ",", "Imm", ")", ";", "}", "else", "if", "(", "SIInstrInfo", "::", "isEXP", "(", "Inst", ")", ")", "{", "unsigned", "Imm", "=", "TII", "->", "getNamedOperand", "(", "Inst", ",", "AMDGPU", "::", "OpName", "::", "tgt", ")", "->", "getImm", "(", ")", ";", "if", "(", "Imm", ">=", "AMDGPU", "::", "Exp", "::", "ET_PARAM0", "&&", "Imm", "<=", "AMDGPU", "::", "Exp", "::", "ET_PARAM31", ")", "ScoreBrackets", "->", "updateByEvent", "(", "TII", ",", "TRI", ",", "MRI", ",", "EXP_PARAM_ACCESS", ",", "Inst", ")", ";" ]
LLVM	AArch64	TD	program_repair	CPU	619,229	[ "<FIXS>", "bits", "<NUM_LIT>", ">", "sz8_64", ",", "string", "asm", ",", "ZPRRegOp", "zprty", ",", "imm8_opt_lsl", "cpyimm", ",", "ValueType", "intty", ",", "ValueType", "predty", ",", "ValueType", "scalarty", ",", "ComplexPattern", "cpx", ">", "{", "<FIXE>", "<FIXS>", "def", ":", "Pat", "(", "vselect", "predty", ":", "$", "Pg", ",", "(", "intty", "(", "AArch64dup", "(", "scalarty", "(", "cpx", "i32", ":", "$", "imm", ",", "i32", ":", "$", "shift", ")", ")", ")", ")", ",", "ZPR", ":", "$", "Zd", ")", ",", "(", "!", "cast", "Instruction", ">", "(", "NAME", ")", "$", "Zd", ",", "$", "Pg", ",", "$", "imm", ",", "$", "shift", ")", ">", ";", "<FIXE>", "<FIXS>", "defm", "_B", ":", "sve_int_dup_imm_pred_merge_inst", "<NUM_LIT>", ",", "asm", ",", "ZPR8", ",", "cpy_imm8_opt_lsl_i8", ",", "nxv16i8", ",", "nxv16i1", ",", "i32", ",", "SVECpyDupImm8Pat", ">", ";", "defm", "_H", ":", "sve_int_dup_imm_pred_merge_inst", "<NUM_LIT>", ",", "asm", ",", "ZPR16", ",", "cpy_imm8_opt_lsl_i16", ",", "nxv8i16", ",", "nxv8i1", ",", "i32", ",", "SVECpyDupImm16Pat", ">", ";", "defm", "_S", ":", "sve_int_dup_imm_pred_merge_inst", "<NUM_LIT>", ",", "asm", ",", "ZPR32", ",", "cpy_imm8_opt_lsl_i32", ",", "nxv4i32", ",", "nxv4i1", ",", "i32", ",", "SVECpyDupImm32Pat", ">", ";", "defm", "_D", ":", "sve_int_dup_imm_pred_merge_inst", "<NUM_LIT>", ",", "asm", ",", "ZPR64", ",", "cpy_imm8_opt_lsl_i64", ",", "nxv2i64", ",", "nxv2i1", ",", "i64", ",", "SVECpyDupImm64Pat", ">", ";", "<FIXE>" ]	[ "}", "multiclass", "sve_int_dup_imm_pred_merge_inst", "<BUGS>", "bits", "<NUM_LIT>", ">", "sz8_64", ",", "string", "asm", ",", "ZPRRegOp", "zprty", ",", "ValueType", "intty", ",", "ValueType", "predty", ",", "ValueType", "scalarty", ",", "imm8_opt_lsl", "cpyimm", ">", "{", "<BUGE>", "let", "Constraints", "=", "<STR_LIT>", "indef", "NAME", ":", "sve_int_dup_imm_pred", "sz8_64", ",", "<NUM_LIT>", ",", "asm", ",", "zprty", ",", "<STR_LIT>", ",", "(", "ins", "zprty", ":", "$", "_Zd", ",", "PPRAny", ":", "$", "Pg", ",", "cpyimm", ":", "$", "imm", ")", ">", ";", "def", ":", "InstAlias", "<STR_LIT>", ",", "(", "!", "cast", "Instruction", ">", "(", "NAME", ")", "zprty", ":", "$", "Zd", ",", "PPRAny", ":", "$", "Pg", ",", "cpyimm", ":", "$", "imm", ")", ",", "<NUM_LIT>", ">", ";", "<BUGS>", "def", ":", "Pat", "(", "intty", "(", "vselect", "predty", ":", "$", "Pg", ",", "(", "intty", "(", "AArch64dup", "(", "scalarty", "(", "SVE8BitLslImm", "scalarty", ">", ".", "Pat", "i32", ":", "$", "imm", ",", "i32", ":", "$", "shift", ")", ")", ")", ")", ",", "intty", ":", "$", "Zd", ")", ")", ",", "(", "!", "cast", "Instruction", ">", "(", "NAME", ")", "zprty", ":", "$", "Zd", ",", "$", "Pg", ",", "i32", ":", "$", "imm", ",", "i32", ":", "$", "shift", ")", ">", ";", "<BUGE>", "}", "multiclass", "sve_int_dup_imm_pred_merge", "string", "asm", ">", "{", "<BUGS>", "defm", "_B", ":", "sve_int_dup_imm_pred_merge_inst", "<NUM_LIT>", ",", "asm", ",", "ZPR8", ",", "nxv16i8", ",", "nxv16i1", ",", "i32", ",", "cpy_imm8_opt_lsl_i8", ">", ";", "defm", "_H", ":", "sve_int_dup_imm_pred_merge_inst", "<NUM_LIT>", ",", "asm", ",", "ZPR16", ",", "nxv8i16", ",", "nxv8i1", ",", "i32", ",", "cpy_imm8_opt_lsl_i16", ">", ";", "defm", "_S", ":", "sve_int_dup_imm_pred_merge_inst", "<NUM_LIT>", ",", "asm", ",", "ZPR32", ",", "nxv4i32", ",", "nxv4i1", ",", "i32", ",", "cpy_imm8_opt_lsl_i32", ">", ";", "defm", "_D", ":", "sve_int_dup_imm_pred_merge_inst", "<NUM_LIT>", ",", "asm", ",", "ZPR64", ",", "nxv2i64", ",", "nxv2i1", ",", "i64", ",", "cpy_imm8_opt_lsl_i64", ">", ";", "<BUGE>", "def", ":", "InstAlias", "<STR_LIT>", ",", "(", "!", "cast", "Instruction", ">", "(", "NAME", "#", "_H", ")", "ZPR16", ":", "$", "Zd", ",", "PPRAny", ":", "$", "Pg", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ">", ";" ]
LLVM	X86	CPP	next_suggestion	CPU	619,230	[ "}" ]	[ "if", "(", "!", "RM", ".", "hasValue", "(", ")", ")", "{", "if", "(", "TT", ".", "isOSDarwin", "(", ")", ")", "{", "if", "(", "is64Bit", ")", "return", "Reloc", "::", "PIC_", ";", "return", "Reloc", "::", "DynamicNoPIC", ";", "}", "if", "(", "TT", ".", "isOSWindows", "(", ")", "&&", "is64Bit", ")", "return", "Reloc", "::", "PIC_", ";", "return", "Reloc", "::", "Static", ";", "}", "if", "(", "", "RM", "==", "Reloc", "::", "DynamicNoPIC", ")", "{", "if", "(", "is64Bit", ")", "return", "Reloc", "::", "PIC_", ";", "if", "(", "!", "TT", ".", "isOSDarwin", "(", ")", ")", "return", "Reloc", "::", "Static", ";", "}", "if", "(", "", "RM", "==", "Reloc", "::", "Static", "&&", "TT", ".", "isOSDarwin", "(", ")", "&&", "is64Bit", ")", "return", "Reloc", "::", "PIC_", ";", "return", "*", "RM", ";" ]
LLVM	Hexagon	TD	next_suggestion	DSP	619,231	[ "let", "mayStore", "=", "<NUM_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "addrMode", "=", "BaseImmOffset", ";", "let", "accessSize", "=", "HalfWordAccess", ";", "let", "mayLoad", "=", "<NUM_LIT>", ";", "let", "isRestrictNoSlot1Store", "=", "<NUM_LIT>", ";" ]
GCC	i386	CPP	stmt_completion	CPU	619,232	[ "_", "_", "B", ",", "(", "_", "_", "v8sf", ")", "_", "mm256_avx512_setzero_ps", "(", ")", ",", "(", "_", "_", "mmask8", ")", "_", "_", "U", ")", ";" ]	[ "return", "(", "_", "_", "m256", ")", "_", "_", "builtin_ia32_divps256_mask", "(", "(", "_", "_", "v8sf", ")", "_", "_", "A", ",", "(", "_", "_", "v8sf", ")" ]
GCC	mn10300	MD	next_suggestion	MPU	619,233	[ "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]" ]	[ "(", "lshiftrt", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "(", "clobber", "(", "reg", ":", "CC", "CC_REG", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")" ]
GCC	ia64	MD	stmt_completion	CPU	619,234	[ ")", ")", "]" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "float_truncate", ":", "SF", "(", "minus", ":", "DF", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "mult", ":", "DF", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")" ]
GCC	aarch64	CPP	next_suggestion	CPU	619,235	[ "}" ]	[ "vreinterpretq_f64_s8", "(", "int8x16_t", "_", "_", "a", ")", "{", "return", "(", "float64x2_t", ")", "_", "_", "a", ";" ]
LLVM	Sparc	CPP	next_suggestion	CPU	619,236	[ "BB", "->", "addSuccessor", "(", "sinkMBB", ")", ";" ]	[ "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "BROpcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "BROpcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "}", "CC", "=", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ";", "const", "BasicBlock", "", "LLVM_BB", "=", "BB", "->", "getBasicBlock", "(", ")", ";", "MachineFunction", "::", "iterator", "It", "=", "BB", ";", "++", "It", ";", "MachineBasicBlock", "", "thisMBB", "=", "BB", ";", "MachineFunction", "", "F", "=", "BB", "->", "getParent", "(", ")", ";", "MachineBasicBlock", "", "copy0MBB", "=", "F", "->", "CreateMachineBasicBlock", "(", "LLVM_BB", ")", ";", "MachineBasicBlock", "*", "sinkMBB", "=", "F", "->", "CreateMachineBasicBlock", "(", "LLVM_BB", ")", ";", "F", "->", "insert", "(", "It", ",", "copy0MBB", ")", ";", "F", "->", "insert", "(", "It", ",", "sinkMBB", ")", ";", "sinkMBB", "->", "splice", "(", "sinkMBB", "->", "begin", "(", ")", ",", "BB", ",", "llvm", "::", "next", "(", "MachineBasicBlock", "::", "iterator", "(", "MI", ")", ")", ",", "BB", "->", "end", "(", ")", ")", ";", "sinkMBB", "->", "transferSuccessorsAndUpdatePHIs", "(", "BB", ")", ";", "BB", "->", "addSuccessor", "(", "copy0MBB", ")", ";" ]
GCC	tilepro	MD	next_suggestion	VLIW	619,237	[ "<STR_LIT>" ]	[ "(", "sign_extend", ":", "SI", "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")", "]", "<STR_LIT>" ]
LLVM	PowerPC	CPP	next_suggestion	CPU	619,238	[ "return", "true", ";" ]	[ "case", "Intrinsic", "::", "ppc_altivec_vcmpequw_p", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpgefp_p", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpgtfp_p", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpgtsb_p", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpgtsh_p", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpgtsw_p", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpgtub_p", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpgtuh_p", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpgtuw_p", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpbfp", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpeqfp", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpequb", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpequh", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpequw", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpgefp", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpgtfp", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpgtsb", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpgtsh", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpgtsw", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpgtub", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpgtuh", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpgtuw", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "}" ]
LLVM	Hexagon	TD	next_suggestion	DSP	619,239	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Vvv32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Vuu32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Vvv32", ";" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	619,240	[ "if", "(", "!", "UnusedCarry", ".", "isValid", "(", ")", ")", "return", "MachineInstrBuilder", "(", ")", ";" ]	[ "if", "(", "ST", ".", "hasAddNoCarry", "(", ")", ")", "return", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "AMDGPU", "::", "V_ADD_U32_e32", ")", ",", "DestReg", ")", ";", "Register", "UnusedCarry", "=", "RS", ".", "scavengeRegister", "(", "RI", ".", "getBoolRC", "(", ")", ",", "I", ",", "<NUM_LIT>", ",", "false", ")", ";" ]
GCC	aarch64	CPP	code_generation	CPU	619,241	[ "static", "bool", "aarch64_evpc_sel", "(", "struct", "expand_vec_perm_d", "", "d", ")", "{", "machine_mode", "vmode", "=", "d", "->", "vmode", ";", "int", "unit_size", "=", "GET_MODE_UNIT_SIZE", "(", "vmode", ")", ";", "if", "(", "d", "->", "vec_flags", "!=", "VEC_SVE_DATA", "\|\|", "unit_size", ">", "<NUM_LIT>", ")", "return", "false", ";", "int", "n_patterns", "=", "d", "->", "perm", ".", "encoding", "(", ")", ".", "npatterns", "(", ")", ";", "poly_int64", "vec_len", "=", "d", "->", "perm", ".", "length", "(", ")", ";", "for", "(", "int", "i", "=", "<NUM_LIT>", ";", "i", "<", "n_patterns", ";", "++", "i", ")", "if", "(", "!", "known_eq", "(", "d", "->", "perm", "[", "i", "]", ",", "i", ")", "&&", "!", "known_eq", "(", "d", "->", "perm", "[", "i", "]", ",", "vec_len", "+", "i", ")", ")", "return", "false", ";", "for", "(", "int", "i", "=", "n_patterns", ";", "i", "<", "n_patterns", "", "<NUM_LIT>", ";", "i", "++", ")", "if", "(", "!", "d", "->", "perm", ".", "series_p", "(", "i", ",", "n_patterns", ",", "i", ",", "n_patterns", ")", "&&", "!", "d", "->", "perm", ".", "series_p", "(", "i", ",", "n_patterns", ",", "vec_len", "+", "i", ",", "n_patterns", ")", ")", "return", "false", ";", "if", "(", "d", "->", "testing_p", ")", "return", "true", ";", "machine_mode", "pred_mode", "=", "aarch64_sve_pred_mode", "(", "vmode", ")", ";", "rtx_vector_builder", "builder", "(", "pred_mode", ",", "n_patterns", ",", "<NUM_LIT>", ")", ";", "for", "(", "int", "i", "=", "<NUM_LIT>", ";", "i", "<", "n_patterns", "*", "<NUM_LIT>", ";", "i", "++", ")", "{", "rtx", "elem", "=", "known_eq", "(", "d", "->", "perm", "[", "i", "]", ",", "i", ")", "?", "CONST1_RTX", "(", "BImode", ")", ":", "CONST0_RTX", "(", "BImode", ")", ";", "builder", ".", "quick_push", "(", "elem", ")", ";", "}", "rtx", "const_vec", "=", "builder", ".", "build", "(", ")", ";", "rtx", "pred", "=", "force_reg", "(", "pred_mode", ",", "const_vec", ")", ";", "emit_insn", "(", "gen_vcond_mask", "(", "vmode", ",", "vmode", ",", "d", "->", "target", ",", "d", "->", "op0", ",", "d", "->", "op1", ",", "pred", ")", ")", ";", "return", "true", ";", "}" ]	[ "Try", "to", "implement", "D", "using", "SVE", "SEL", "instruction", "." ]
LLVM	R600	TD	stmt_completion	GPU	619,242	[ ">", ";" ]	[ "def", "FeatureEvergreen", ":", "SubtargetFeatureGeneration", "<", "<STR_LIT>", ",", "[", "FeatureFetchLimit16", ",", "FeatureLocalMemorySize32768", "]" ]
LLVM	ARM64	CPP	next_suggestion	CPU	619,243	[ "return", "getUsefulBitsFromOrWithShiftedReg", "(", "SDValue", "(", "UserNode", ",", "<NUM_LIT>", ")", ",", "UsefulBits", ",", "Depth", ")", ";" ]	[ "switch", "(", "UserNode", "->", "getMachineOpcode", "(", ")", ")", "{", "default", ":", "return", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "getUsefulBitsFromAndWithImmediate", "(", "SDValue", "(", "UserNode", ",", "<NUM_LIT>", ")", ",", "UsefulBits", ",", "Depth", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "getUsefulBitsFromUBFM", "(", "SDValue", "(", "UserNode", ",", "<NUM_LIT>", ")", ",", "UsefulBits", ",", "Depth", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "if", "(", "UserNode", "->", "getOperand", "(", "<NUM_LIT>", ")", "!=", "Orig", ")", "return", ";" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	619,244	[ "}" ]	[ "MachineSDNode", "", "SITargetLowering", "::", "wrapAddr64Rsrc", "(", "SelectionDAG", "&", "DAG", ",", "const", "SDLoc", "&", "DL", ",", "SDValue", "Ptr", ")", "const", "{", "const", "SIInstrInfo", "", "TII", "=", "getSubtarget", "(", ")", "->", "getInstrInfo", "(", ")", ";", "const", "SDValue", "Ops0", "[", "]", "=", "{", "DAG", ".", "getTargetConstant", "(", "AMDGPU", "::", "SGPR_64RegClassID", ",", "DL", ",", "MVT", "::", "i32", ")", ",", "buildSMovImm32", "(", "DAG", ",", "DL", ",", "<NUM_LIT>", ")", ",", "DAG", ".", "getTargetConstant", "(", "AMDGPU", "::", "sub0", ",", "DL", ",", "MVT", "::", "i32", ")", ",", "buildSMovImm32", "(", "DAG", ",", "DL", ",", "TII", "->", "getDefaultRsrcDataFormat", "(", ")", ">>", "<NUM_LIT>", ")", ",", "DAG", ".", "getTargetConstant", "(", "AMDGPU", "::", "sub1", ",", "DL", ",", "MVT", "::", "i32", ")", "}", ";", "SDValue", "SubRegHi", "=", "SDValue", "(", "DAG", ".", "getMachineNode", "(", "AMDGPU", "::", "REG_SEQUENCE", ",", "DL", ",", "MVT", "::", "v2i32", ",", "Ops0", ")", ",", "<NUM_LIT>", ")", ";", "const", "SDValue", "Ops1", "[", "]", "=", "{", "DAG", ".", "getTargetConstant", "(", "AMDGPU", "::", "SGPR_128RegClassID", ",", "DL", ",", "MVT", "::", "i32", ")", ",", "Ptr", ",", "DAG", ".", "getTargetConstant", "(", "AMDGPU", "::", "sub0_sub1", ",", "DL", ",", "MVT", "::", "i32", ")", ",", "SubRegHi", ",", "DAG", ".", "getTargetConstant", "(", "AMDGPU", "::", "sub2_sub3", ",", "DL", ",", "MVT", "::", "i32", ")", "}", ";", "return", "DAG", ".", "getMachineNode", "(", "AMDGPU", "::", "REG_SEQUENCE", ",", "DL", ",", "MVT", "::", "v4i32", ",", "Ops1", ")", ";" ]
GCC	i386	MD	stmt_completion	CPU	619,245	[ "]", ")" ]	[ "(", "define_mode_iterator", "VI_256_AVX2", "[", "(", "V32QI", "<STR_LIT>", ")", "(", "V16HI", "<STR_LIT>", ")", "V8SI", "V4DI" ]
LLVM	Hexagon	CPP	next_suggestion	DSP	619,246	[ "}" ]	[ "for", "(", "auto", "&", "B", ":", "MF", ")", "for", "(", "auto", "&", "I", ":", "B", ")", "if", "(", "I", ".", "getOpcode", "(", ")", "==", "Hexagon", "::", "ALIGNA", ")", "return", "&", "I", ";", "return", "nullptr", ";" ]
LLVM	SystemZ	CPP	stmt_completion	CPU	619,247	[ ";" ]	[ "MachineInstr", "", "SystemZLDCleanup", "::", "ReplaceTLSCall", "(", "MachineInstr", "", "I", ",", "unsigned", "TLSBaseAddrReg", ")", "{", "MachineInstr", "", "Copy", "=", "BuildMI", "(", "", "I", "->", "getParent", "(", ")", ",", "I", ",", "I", "->", "getDebugLoc", "(", ")", ",", "TII", "->", "get", "(", "TargetOpcode", "::", "COPY", ")", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ".", "addReg", "(", "TLSBaseAddrReg", ")", ";", "I", "->", "eraseFromParent", "(", ")" ]
LLVM	Hexagon	TD	stmt_completion	DSP	619,248	[ ">", "src", ";" ]	[ "class", "T_S2op_2", "<", "string", "mnemonic", ",", "bits", "<", "<NUM_LIT>", ">", "RegTyBits", ",", "RegisterClass", "RCOut", ",", "RegisterClass", "RCIn", ",", "bits", "<", "<NUM_LIT>", ">", "MajOp", ",", "bits", "<", "<NUM_LIT>", ">", "MinOp", ",", "bit", "isSat", ",", "bit", "isRnd", ",", "list", "<", "dag", ">", "pattern", "=", "[", "]", ">", ":", "SInst", "<", "(", "outs", "RCOut", ":", "$", "dst", ")", ",", "(", "ins", "RCIn", ":", "$", "src", ",", "u5Imm", ":", "$", "u5", ")", ",", "<STR_LIT>", "#", "mnemonic", "#", "<STR_LIT>", "#", "!", "if", "(", "isSat", ",", "<STR_LIT>", ",", "<STR_LIT>", ")", "#", "!", "if", "(", "isRnd", ",", "<STR_LIT>", ",", "<STR_LIT>", ")", ",", "pattern", ",", "<STR_LIT>", ",", "S_2op_tc_2_SLOT23", ">", "{", "bits", "<", "<NUM_LIT>", ">", "dst", ";", "bits", "<", "<NUM_LIT>" ]
LLVM	MCS51	CPP	stmt_completion	MPU	619,249	[ ")", "const", "{" ]	[ "bool", "isSignalHandler", "(" ]
LLVM	X86	CPP	next_suggestion	CPU	619,250	[ "Operands", "[", "<NUM_LIT>", "]", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SUB", ",", "DL", ",", "InVT", ",", "Operands", "[", "<NUM_LIT>", "]", ",", "VecOnes", ")", ";" ]	[ "if", "(", "Val", ".", "ult", "(", "Min", ")", "\|\|", "Val", ".", "ugt", "(", "Max", ")", ")", "return", "false", ";", "}", "return", "true", ";", "}", ";", "auto", "LHS", "=", "In", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "auto", "RHS", "=", "In", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "!", "IsConstVectorInRange", "(", "RHS", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ")", "return", "SDValue", "(", ")", ";", "if", "(", "LHS", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "ADD", ")", "return", "SDValue", "(", ")", ";", "SDValue", "Operands", "[", "<NUM_LIT>", "]", ";", "Operands", "[", "<NUM_LIT>", "]", "=", "LHS", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "Operands", "[", "<NUM_LIT>", "]", "=", "LHS", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "auto", "AVGBuilder", "=", "[", "]", "(", "SelectionDAG", "&", "DAG", ",", "const", "SDLoc", "&", "DL", ",", "ArrayRef", "<", "SDValue", ">", "Ops", ")", "{", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "Ops", "[", "<NUM_LIT>", "]", ".", "getValueType", "(", ")", ",", "Ops", ")", ";", "}", ";", "if", "(", "IsConstVectorInRange", "(", "Operands", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ",", "ScalarVT", "==", "MVT", "::", "i8", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", "&&", "Operands", "[", "<NUM_LIT>", "]", ".", "getOpcode", "(", ")", "==", "ISD", "::", "ZERO_EXTEND", "&&", "Operands", "[", "<NUM_LIT>", "]", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getValueType", "(", ")", "==", "VT", ")", "{", "SDValue", "VecOnes", "=", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "DL", ",", "InVT", ")", ";" ]
LLVM	DLX	CPP	stmt_completion	CPU	619,251	[ ";" ]	[ "DLXTargetMachine", "::", "DLXTargetMachine", "(", "const", "Target", "&", "T", ",", "const", "Triple", "&", "TT", ",", "StringRef", "Cpu", ",", "StringRef", "FeatureString", ",", "const", "TargetOptions", "&", "Options", ",", "Optional", "<", "Reloc", "::", "Model", ">", "RM", ",", "Optional", "<", "CodeModel", "::", "Model", ">", "CodeModel", ",", "CodeGenOpt", "::", "Level", "OptLevel", ",", "bool", "JIT", ")", ":", "LLVMTargetMachine", "(", "T", ",", "computeDataLayout", "(", ")", ",", "TT", ",", "Cpu", ",", "FeatureString", ",", "Options", ",", "getEffectiveRelocModel", "(", "RM", ")", ",", "getEffectiveCodeModel", "(", "CodeModel", ")", ",", "OptLevel", ")", ",", "Subtarget", "(", "TT", ",", "Cpu", ",", "FeatureString", ",", "*", "this", ",", "Options", ",", "getCodeModel", "(", ")", ",", "OptLevel", ")", ",", "TLOF", "(", "new", "DLXTargetObjectFile", "(", ")", ")", "{", "initAsmInfo", "(", ")" ]
GCC	mips	MD	stmt_completion	CPU	619,252	[ ")" ]	[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]
GCC	sparc	MD	program_repair	CPU	619,253	[ "<FIXS>", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<FIXE>" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "mult", ":", "DI", "(", "sign_extend", ":", "DI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "<BUGS>", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<BUGE>", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")" ]
GCC	sparc	CPP	stmt_completion	CPU	619,254	[ ")", ";" ]	[ "gcc_assert", "(", "(", "TARGET_ARCH32", "&&", "size", "<=", "<NUM_LIT>", ")", "\|\|", "(", "TARGET_ARCH64", "&&", "size", "<=", "<NUM_LIT>", ")", ")", ";", "if", "(", "mode", "==", "BLKmode", ")", "return", "function_arg_vector_value", "(", "size", ",", "SPARC_FP_ARG_FIRST", "+", "<NUM_LIT>", "", "slotno", ")", ";", "mclass", "=", "MODE_FLOAT", ";", "}", "if", "(", "TARGET_ARCH32", ")", "return", "gen_rtx_REG", "(", "mode", ",", "regno", ")", ";", "if", "(", "type", "&&", "TREE_CODE", "(", "type", ")", "==", "RECORD_TYPE", ")", "{", "HOST_WIDE_INT", "size", "=", "int_size_in_bytes", "(", "type", ")", ";", "gcc_assert", "(", "size", "<=", "<NUM_LIT>", ")", ";", "return", "function_arg_record_value", "(", "type", ",", "mode", ",", "slotno", ",", "named", ",", "regbase", ")", ";", "}", "else", "if", "(", "type", "&&", "TREE_CODE", "(", "type", ")", "==", "UNION_TYPE", ")", "{", "HOST_WIDE_INT", "size", "=", "int_size_in_bytes", "(", "type", ")", ";", "gcc_assert", "(", "size", "<=", "<NUM_LIT>", ")", ";", "return", "function_arg_union_value", "(", "size", ",", "mode", ",", "slotno", ",", "regno", ")", ";", "}", "else", "if", "(", "(", "mclass", "==", "MODE_FLOAT", "\|\|", "mclass", "==", "MODE_COMPLEX_FLOAT", ")", "&&", "SPARC_FP_REG_P", "(", "regno", ")", ")", "{", "rtx", "reg", "=", "gen_rtx_REG", "(", "mode", ",", "regno", ")", ";", "if", "(", "cum", "->", "prototype_p", "\|\|", "cum", "->", "libcall_p", ")", "return", "reg", ";", "else", "{", "rtx", "v0", ",", "v1", ";", "if", "(", "(", "regno", "-", "SPARC_FP_ARG_FIRST", ")", "<", "SPARC_INT_ARG_MAX", "", "<NUM_LIT>", ")", "{", "int", "intreg", ";", "if", "(", "incoming", ")", "return", "reg", ";", "intreg", "=", "(", "SPARC_OUTGOING_INT_ARG_FIRST", "+", "(", "regno", "-", "SPARC_FP_ARG_FIRST", ")", "/", "<NUM_LIT>", ")", ";", "v0", "=", "gen_rtx_EXPR_LIST", "(", "VOIDmode", ",", "reg", ",", "const0_rtx", ")", ";", "v1", "=", "gen_rtx_EXPR_LIST", "(", "VOIDmode", ",", "gen_rtx_REG", "(", "mode", ",", "intreg", ")", ",", "const0_rtx", ")", ";", "return", "gen_rtx_PARALLEL", "(", "mode", ",", "gen_rtvec", "(", "<NUM_LIT>", ",", "v0", ",", "v1", ")", ")", ";", "}", "else", "{", "v0", "=", "gen_rtx_EXPR_LIST", "(", "VOIDmode", ",", "NULL_RTX", ",", "const0_rtx", ")", ";", "v1", "=", "gen_rtx_EXPR_LIST", "(", "VOIDmode", ",", "reg", ",", "const0_rtx", ")", ";", "return", "gen_rtx_PARALLEL", "(", "mode", ",", "gen_rtvec", "(", "<NUM_LIT>", ",", "v0", ",", "v1", ")", ")", ";", "}", "}", "}", "else", "if", "(", "type", "&&", "AGGREGATE_TYPE_P", "(", "type", ")", ")", "{", "HOST_WIDE_INT", "size", "=", "int_size_in_bytes", "(", "type", ")", ";", "gcc_assert", "(", "size", "<=", "<NUM_LIT>", ")", ";", "mode", "=", "mode_for_size", "(", "size", "*", "BITS_PER_UNIT", ",", "MODE_INT", ",", "<NUM_LIT>", ")", ";", "}", "return", "gen_rtx_REG", "(", "mode", ",", "regno" ]
LLVM	Hexagon	TD	next_suggestion	DSP	619,255	[ "let", "prefersSlot3", "=", "<NUM_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isCall", "=", "<NUM_LIT>", ";" ]
GCC	i386	MD	next_suggestion	CPU	619,256	[ "[", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")" ]	[ "(", "match_operand", ":", "SWI248", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SWI248", "<NUM_LIT>", "<STR_LIT>", ")", ")", ")", "(", "clobber", "(", "reg", ":", "CC", "FLAGS_REG", ")", ")", "]", ")", "(", "match_scratch", ":", "SWI248", "<NUM_LIT>", "<STR_LIT>", ")", "]", "<STR_LIT>" ]
GCC	rs6000	MD	next_suggestion	CPU	619,257	[ "return", "false" ]	[ "op", "=", "XVECEXP", "(", "op", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", "return", "REG_P", "(", "op", ")", "&", "&", "REGNO", "(", "op", ")", "=", "=", "CTR_REGNO", "}" ]
LLVM	X86	CPP	next_suggestion	CPU	619,258	[ "Op", "=", "DAG", ".", "getNode", "(", "ISD", "::", "OR", ",", "dl", ",", "WideOpVT", ",", "Vec", ",", "SubVec", ")", ";" ]	[ "Op", "=", "DAG", ".", "getNode", "(", "ISD", "::", "OR", ",", "dl", ",", "WideOpVT", ",", "Vec", ",", "SubVec", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "EXTRACT_SUBVECTOR", ",", "dl", ",", "OpVT", ",", "Op", ",", "ZeroIdx", ")", ";", "}", "SubVec", "=", "DAG", ".", "getNode", "(", "ISD", "::", "INSERT_SUBVECTOR", ",", "dl", ",", "WideOpVT", ",", "Undef", ",", "SubVec", ",", "ZeroIdx", ")", ";", "if", "(", "Vec", ".", "isUndef", "(", ")", ")", "{", "assert", "(", "IdxVal", "!=", "<NUM_LIT>", "&&", "<STR_LIT>", "Unexpected index", "<STR_LIT>", ")", ";", "SubVec", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "WideOpVT", ",", "SubVec", ",", "DAG", ".", "getConstant", "(", "IdxVal", ",", "dl", ",", "MVT", "::", "i8", ")", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "EXTRACT_SUBVECTOR", ",", "dl", ",", "OpVT", ",", "SubVec", ",", "ZeroIdx", ")", ";", "}", "if", "(", "ISD", "::", "isBuildVectorAllZeros", "(", "Vec", ".", "getNode", "(", ")", ")", ")", "{", "assert", "(", "IdxVal", "!=", "<NUM_LIT>", "&&", "<STR_LIT>", "Unexpected index", "<STR_LIT>", ")", ";", "NumElems", "=", "WideOpVT", ".", "getVectorNumElements", "(", ")", ";", "unsigned", "ShiftLeft", "=", "NumElems", "-", "SubVecNumElems", ";", "unsigned", "ShiftRight", "=", "NumElems", "-", "SubVecNumElems", "-", "IdxVal", ";", "SubVec", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "WideOpVT", ",", "SubVec", ",", "DAG", ".", "getConstant", "(", "ShiftLeft", ",", "dl", ",", "MVT", "::", "i8", ")", ")", ";", "if", "(", "ShiftRight", "!=", "<NUM_LIT>", ")", "SubVec", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "WideOpVT", ",", "SubVec", ",", "DAG", ".", "getConstant", "(", "ShiftRight", ",", "dl", ",", "MVT", "::", "i8", ")", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "EXTRACT_SUBVECTOR", ",", "dl", ",", "OpVT", ",", "SubVec", ",", "ZeroIdx", ")", ";", "}", "if", "(", "IdxVal", "+", "SubVecNumElems", "==", "NumElems", ")", "{", "SubVec", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "WideOpVT", ",", "SubVec", ",", "DAG", ".", "getConstant", "(", "IdxVal", ",", "dl", ",", "MVT", "::", "i8", ")", ")", ";", "if", "(", "SubVecNumElems", "*", "<NUM_LIT>", "==", "NumElems", ")", "{", "Vec", "=", "DAG", ".", "getNode", "(", "ISD", "::", "EXTRACT_SUBVECTOR", ",", "dl", ",", "SubVecVT", ",", "Vec", ",", "ZeroIdx", ")", ";", "Vec", "=", "DAG", ".", "getNode", "(", "ISD", "::", "INSERT_SUBVECTOR", ",", "dl", ",", "WideOpVT", ",", "getZeroVector", "(", "WideOpVT", ",", "Subtarget", ",", "DAG", ",", "dl", ")", ",", "Vec", ",", "ZeroIdx", ")", ";", "}", "else", "{", "Vec", "=", "DAG", ".", "getNode", "(", "ISD", "::", "INSERT_SUBVECTOR", ",", "dl", ",", "WideOpVT", ",", "Undef", ",", "Vec", ",", "ZeroIdx", ")", ";", "NumElems", "=", "WideOpVT", ".", "getVectorNumElements", "(", ")", ";", "SDValue", "ShiftBits", "=", "DAG", ".", "getConstant", "(", "NumElems", "-", "IdxVal", ",", "dl", ",", "MVT", "::", "i8", ")", ";", "Vec", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "WideOpVT", ",", "Vec", ",", "ShiftBits", ")", ";", "Vec", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "WideOpVT", ",", "Vec", ",", "ShiftBits", ")", ";", "}" ]
LLVM	Mips	CPP	next_suggestion	CPU	619,259	[ "return", "Mips", "::", "JR16_MM", ";" ]	[ "case", "Mips", "::", "JAL", ":", "case", "Mips", "::", "JAL_MM", ":", "return", "Mips", "::", "JALS_MM", ";", "case", "Mips", "::", "JALR", ":", "return", "Mips", "::", "JALRS_MM", ";", "case", "Mips", "::", "JALR16_MM", ":", "return", "Mips", "::", "JALRS16_MM", ";", "case", "Mips", "::", "TAILCALL_MM", ":", "llvm_unreachable", "(", "<STR_LIT>", "Attempting to shorten the TAILCALL_MM pseudo!", "<STR_LIT>", ")", ";", "case", "Mips", "::", "TAILCALLREG", ":" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	619,260	[ "}" ]	[ "if", "(", "MO", ".", "isReg", "(", ")", "&&", "MO", ".", "getReg", "(", ")", "==", "AMDGPU", "::", "SCC", ")", "{", "if", "(", "MO", ".", "isUse", "(", ")", ")", "Use", "=", "true", ";", "else", "Def", "=", "true", ";", "}" ]
GCC	avr	MD	next_suggestion	MPU	619,261	[ "(", "set", "(", "match_operand", ":", "ALL1", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]	[ "[", "(", "set", "(", "match_operand", ":", "ALL1", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "ALL1", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")" ]
GCC	i386	MD	stmt_completion	CPU	619,262	[ ")", "]", ")" ]	[ "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>" ]
GCC	arm	CPP	stmt_completion	CPU	619,263	[ "_", "_", "b", ")", "{" ]	[ "vcltq_u8", "(", "uint8x16_t", "_", "_", "a", ",", "uint8x16_t" ]
LLVM	AZPR	CPP	stmt_completion	CPU	619,264	[ ";" ]	[ "Changed", "=", "true", ";", "BuildMI", "(", "MBB", ",", "++", "J", ",", "I", "->", "getDebugLoc", "(", ")", ",", "TII", "->", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ";", "}", "return", "Changed" ]
LLVM	Xtensa	CPP	next_suggestion	MPU	619,265	[ "}" ]	[ "TargetPassConfig", "", "XtensaTargetMachine", "::", "createPassConfig", "(", "PassManagerBase", "&", "PM", ")", "{", "return", "new", "XtensaPassConfig", "(", "", "this", ",", "PM", ")", ";" ]
GCC	m88k	CPP	program_repair	MPU	619,266	[ "<FIXS>", "MEM_COPY_ATTRIBUTES", "(", "value_rtx", ",", "src_mem", ")", ";", "<FIXE>" ]	[ "gen_rtx", "(", "REG", ",", "Pmode", ",", "<NUM_LIT>", ")", ",", "offset_rtx", ")", ")", ";", "RTX_UNCHANGING_P", "(", "value_rtx", ")", "=", "RTX_UNCHANGING_P", "(", "src_mem", ")", ";", "<BUGS>", "MEM_VOLATILE_P", "(", "value_rtx", ")", "=", "MEM_VOLATILE_P", "(", "src_mem", ")", ";", "MEM_IN_STRUCT_P", "(", "value_rtx", ")", "=", "MEM_IN_STRUCT_P", "(", "src_mem", ")", ";", "<BUGE>", "emit_insn", "(", "gen_call_movstrsi_loop", "(", "gen_rtx", "(", "SYMBOL_REF", ",", "Pmode", ",", "IDENTIFIER_POINTER", "(", "entry_name", ")", ")", "," ]
LLVM	X86	CPP	next_suggestion	CPU	619,267	[ "DwarfARangesSection", "=", "<STR_LIT>", "\\t.section\\t.debug_aranges,\\\"dr\\\"", "<STR_LIT>", ";" ]	[ "DwarfAbbrevSection", "=", "<STR_LIT>", "\\t.section\\t.debug_abbrev,\\\"dr\\\"", "<STR_LIT>", ";", "DwarfInfoSection", "=", "<STR_LIT>", "\\t.section\\t.debug_info,\\\"dr\\\"", "<STR_LIT>", ";", "DwarfLineSection", "=", "<STR_LIT>", "\\t.section\\t.debug_line,\\\"dr\\\"", "<STR_LIT>", ";", "DwarfFrameSection", "=", "<STR_LIT>", "\\t.section\\t.debug_frame,\\\"dr\\\"", "<STR_LIT>", ";", "DwarfPubNamesSection", "=", "<STR_LIT>", "\\t.section\\t.debug_pubnames,\\\"dr\\\"", "<STR_LIT>", ";", "DwarfPubTypesSection", "=", "<STR_LIT>", "\\t.section\\t.debug_pubtypes,\\\"dr\\\"", "<STR_LIT>", ";", "DwarfStrSection", "=", "<STR_LIT>", "\\t.section\\t.debug_str,\\\"dr\\\"", "<STR_LIT>", ";", "DwarfLocSection", "=", "<STR_LIT>", "\\t.section\\t.debug_loc,\\\"dr\\\"", "<STR_LIT>", ";" ]
GCC	powerpcspe	CPP	next_suggestion	CPU	619,268	[ "}" ]	[ "static", "_", "_", "inline", "qword", "si_roti", "(", "qword", "a", ",", "int", "b", ")", "{", "return", "(", "(", "qword", ")", "(", "vec_rl", "(", "(", "vec_uint4", ")", "(", "a", ")", ",", "vec_splat", "(", "(", "vec_uint4", ")", "(", "si_from_int", "(", "b", ")", ")", ",", "<NUM_LIT>", ")", ")", ")", ")", ";" ]
LLVM	Hexagon	TD	next_suggestion	DSP	619,269	[ "}" ]	[ "def", "A2_vraddub_acc", ":", "HInst", "<", "(", "outs", "DoubleRegs", ":", "$", "Rxx32", ")", ",", "(", "ins", "DoubleRegs", ":", "$", "Rxx32in", ",", "DoubleRegs", ":", "$", "Rss32", ",", "DoubleRegs", ":", "$", "Rtt32", ")", ",", "<STR_LIT>", ",", "tc_d773585a", ",", "TypeM", ">", ",", "Enc_88c16c", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "prefersSlot3", "=", "<NUM_LIT>", ";", "let", "Constraints", "=", "<STR_LIT>", ";" ]
LLVM	Hexagon	CPP	stmt_completion	DSP	619,270	[ "&", "*", "It", "++", ";" ]	[ "assert", "(", "FlowQ", ".", "empty", "(", ")", ")", ";", "typedef", "GraphTraits", "<", "const", "MachineFunction", "", ">", "MachineFlowGraphTraits", ";", "const", "MachineBasicBlock", "", "Entry", "=", "MachineFlowGraphTraits", "::", "getEntryNode", "(", "&", "MF", ")", ";", "unsigned", "MaxBN", "=", "<NUM_LIT>", ";", "for", "(", "MachineFunction", "::", "const_iterator", "I", "=", "MF", ".", "begin", "(", ")", ",", "E", "=", "MF", ".", "end", "(", ")", ";", "I", "!=", "E", ";", "++", "I", ")", "{", "assert", "(", "I", "->", "getNumber", "(", ")", ">=", "<NUM_LIT>", "&&", "<STR_LIT>", "Disconnected block", "<STR_LIT>", ")", ";", "unsigned", "BN", "=", "I", "->", "getNumber", "(", ")", ";", "if", "(", "BN", ">", "MaxBN", ")", "MaxBN", "=", "BN", ";", "}", "BitVector", "BlockScanned", "(", "MaxBN", "+", "<NUM_LIT>", ")", ";", "int", "EntryN", "=", "Entry", "->", "getNumber", "(", ")", ";", "FlowQ", ".", "push", "(", "CFGEdge", "(", "-", "<NUM_LIT>", ",", "EntryN", ")", ")", ";", "while", "(", "!", "FlowQ", ".", "empty", "(", ")", ")", "{", "CFGEdge", "Edge", "=", "FlowQ", ".", "front", "(", ")", ";", "FlowQ", ".", "pop", "(", ")", ";", "if", "(", "EdgeExec", ".", "count", "(", "Edge", ")", ")", "continue", ";", "EdgeExec", ".", "insert", "(", "Edge", ")", ";", "const", "MachineBasicBlock", "&", "B", "=", "", "MF", ".", "getBlockNumbered", "(", "Edge", ".", "second", ")", ";", "MachineBasicBlock", "::", "const_iterator", "It", "=", "B", ".", "begin", "(", ")", ",", "End", "=", "B", ".", "end", "(", ")", ";", "while", "(", "It", "!=", "End", "&&", "It", "->", "isPHI", "(", ")", ")", "{", "const", "MachineInstr", "", "PI", "=" ]
LLVM	ARM	CPP	stmt_completion	CPU	619,271	[ ")", ")", "return", "MCDisassembler", "::", "Fail", ";" ]	[ "case", "ARM", "::", "STC2L_PRE", ":", "case", "ARM", "::", "t2LDC_OFFSET", ":", "case", "ARM", "::", "t2LDCL_OFFSET", ":", "case", "ARM", "::", "t2LDC_PRE", ":", "case", "ARM", "::", "t2LDCL_PRE", ":", "case", "ARM", "::", "t2STC_OFFSET", ":", "case", "ARM", "::", "t2STCL_OFFSET", ":", "case", "ARM", "::", "t2STC_PRE", ":", "case", "ARM", "::", "t2STCL_PRE", ":", "case", "ARM", "::", "LDC_OFFSET", ":", "case", "ARM", "::", "LDCL_OFFSET", ":", "case", "ARM", "::", "LDC_PRE", ":", "case", "ARM", "::", "LDCL_PRE", ":", "case", "ARM", "::", "STC_OFFSET", ":", "case", "ARM", "::", "STCL_OFFSET", ":", "case", "ARM", "::", "STC_PRE", ":", "case", "ARM", "::", "STCL_PRE", ":", "imm", "=", "<STR_LIT>", "::", "<STR_LIT>", "(", "U", "?", "<STR_LIT>", "::", "<STR_LIT>", ":", "<STR_LIT>", "::", "<STR_LIT>", ",", "imm", ")", ";", "Inst", ".", "addOperand", "(", "MCOperand", "::", "createImm", "(", "imm", ")", ")", ";", "break", ";", "case", "ARM", "::", "t2LDC2_POST", ":", "case", "ARM", "::", "t2LDC2L_POST", ":", "case", "ARM", "::", "t2STC2_POST", ":", "case", "ARM", "::", "t2STC2L_POST", ":", "case", "ARM", "::", "LDC2_POST", ":", "case", "ARM", "::", "LDC2L_POST", ":", "case", "ARM", "::", "STC2_POST", ":", "case", "ARM", "::", "STC2L_POST", ":", "case", "ARM", "::", "t2LDC_POST", ":", "case", "ARM", "::", "t2LDCL_POST", ":", "case", "ARM", "::", "t2STC_POST", ":", "case", "ARM", "::", "t2STCL_POST", ":", "case", "ARM", "::", "LDC_POST", ":", "case", "ARM", "::", "LDCL_POST", ":", "case", "ARM", "::", "STC_POST", ":", "case", "ARM", "::", "STCL_POST", ":", "imm", "\|=", "U", "<<", "<NUM_LIT>", ";", "LLVM_FALLTHROUGH", ";", "default", ":", "Inst", ".", "addOperand", "(", "MCOperand", "::", "createImm", "(", "imm", ")", ")", ";", "break", ";", "}", "switch", "(", "Inst", ".", "getOpcode", "(", ")", ")", "{", "case", "ARM", "::", "LDC_OFFSET", ":", "case", "ARM", "::", "LDC_PRE", ":", "case", "ARM", "::", "LDC_POST", ":", "case", "ARM", "::", "LDC_OPTION", ":", "case", "ARM", "::", "LDCL_OFFSET", ":", "case", "ARM", "::", "LDCL_PRE", ":", "case", "ARM", "::", "LDCL_POST", ":", "case", "ARM", "::", "LDCL_OPTION", ":", "case", "ARM", "::", "STC_OFFSET", ":", "case", "ARM", "::", "STC_PRE", ":", "case", "ARM", "::", "STC_POST", ":", "case", "ARM", "::", "STC_OPTION", ":", "case", "ARM", "::", "STCL_OFFSET", ":", "case", "ARM", "::", "STCL_PRE", ":", "case", "ARM", "::", "STCL_POST", ":", "case", "ARM", "::", "STCL_OPTION", ":", "if", "(", "!", "Check", "(", "S", ",", "DecodePredicateOperand", "(", "Inst", ",", "pred", ",", "Address", ",", "Decoder", ")" ]
LLVM	ARM	TD	next_suggestion	CPU	619,272	[ "let", "RenderMethod", "=", "<STR_LIT>", ";" ]	[ "let", "Name", "=", "<STR_LIT>", ";", "let", "ParserMethod", "=", "<STR_LIT>", ";" ]
GCC	i386	MD	stmt_completion	CPU	619,273	[ "<STR_LIT>", "<STR_LIT>", ")" ]	[ "(", "set", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "plus", ":", "DI", "(", "match_dup", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", ")", ")", "(", "use", "(", "reg", ":", "SI", "DIRFLAG_REG", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr" ]
LLVM	AArch64	TD	next_suggestion	CPU	619,274	[ "let", "DiagnosticType", "=", "<STR_LIT>", ";" ]	[ "let", "Name", "=", "<STR_LIT>", ";", "let", "ParserMethod", "=", "<STR_LIT>", ";" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	619,275	[ "SReg_64_XEXECRegClass", ")", ";" ]	[ "MachineBasicBlock", "", "RemainderBB", "=", "MF", "->", "CreateMachineBasicBlock", "(", ")", ";", "MachineBasicBlock", "", "RestoreExecBB", "=", "MF", "->", "CreateMachineBasicBlock", "(", ")", ";", "MachineFunction", "::", "iterator", "MBBI", "(", "MBB", ")", ";", "++", "MBBI", ";", "MF", "->", "insert", "(", "MBBI", ",", "LoopBB", ")", ";", "MF", "->", "insert", "(", "MBBI", ",", "RestoreExecBB", ")", ";", "MF", "->", "insert", "(", "MBBI", ",", "RemainderBB", ")", ";", "LoopBB", "->", "addSuccessor", "(", "RestoreExecBB", ")", ";", "LoopBB", "->", "addSuccessor", "(", "LoopBB", ")", ";", "RemainderBB", "->", "transferSuccessorsAndUpdatePHIs", "(", "&", "MBB", ")", ";", "RemainderBB", "->", "splice", "(", "RemainderBB", "->", "begin", "(", ")", ",", "&", "MBB", ",", "I", ",", "MBB", ".", "end", "(", ")", ")", ";", "MBB", ".", "addSuccessor", "(", "LoopBB", ")", ";", "RestoreExecBB", "->", "addSuccessor", "(", "RemainderBB", ")", ";", "B", ".", "setInsertPt", "(", "", "LoopBB", ",", "LoopBB", "->", "end", "(", ")", ")", ";", "B", ".", "buildInstr", "(", "TargetOpcode", "::", "PHI", ")", ".", "addDef", "(", "PhiExec", ")", ".", "addReg", "(", "InitSaveExecReg", ")", ".", "addMBB", "(", "&", "MBB", ")", ".", "addReg", "(", "NewExec", ")", ".", "addMBB", "(", "LoopBB", ")", ";", "for", "(", "auto", "Result", ":", "zip", "(", "InitResultRegs", ",", "ResultRegs", ",", "PhiRegs", ")", ")", "{", "B", ".", "buildInstr", "(", "TargetOpcode", "::", "G_PHI", ")", ".", "addDef", "(", "std", "::", "get", "<", "<NUM_LIT>", ">", "(", "Result", ")", ")", ".", "addReg", "(", "std", "::", "get", "<", "<NUM_LIT>", ">", "(", "Result", ")", ")", ".", "addMBB", "(", "&", "MBB", ")", ".", "addReg", "(", "std", "::", "get", "<", "<NUM_LIT>", ">", "(", "Result", ")", ")", ".", "addMBB", "(", "LoopBB", ")", ";", "}", "LoopBB", "->", "splice", "(", "LoopBB", "->", "end", "(", ")", ",", "&", "MBB", ",", "I", ")", ";", "I", "=", "std", "::", "prev", "(", "LoopBB", "->", "end", "(", ")", ")", ";", "B", ".", "setInstr", "(", "", "I", ")", ";", "unsigned", "CondReg", "=", "AMDGPU", "::", "NoRegister", ";", "for", "(", "MachineOperand", "&", "Op", ":", "MI", ".", "uses", "(", ")", ")", "{", "if", "(", "!", "Op", ".", "isReg", "(", ")", ")", "continue", ";", "assert", "(", "!", "Op", ".", "isDef", "(", ")", ")", ";", "if", "(", "SGPROperandRegs", ".", "count", "(", "Op", ".", "getReg", "(", ")", ")", ")", "{", "LLT", "OpTy", "=", "MRI", ".", "getType", "(", "Op", ".", "getReg", "(", ")", ")", ";", "unsigned", "OpSize", "=", "OpTy", ".", "getSizeInBits", "(", ")", ";", "if", "(", "OpSize", "==", "<NUM_LIT>", ")", "{", "unsigned", "CurrentLaneOpReg", "=", "MRI", ".", "createVirtualRegister", "(", "&", "AMDGPU", "::", "SReg_32_XM0RegClass", ")", ";", "MRI", ".", "setType", "(", "CurrentLaneOpReg", ",", "OpTy", ")", ";", "constrainGenericRegister", "(", "Op", ".", "getReg", "(", ")", ",", "AMDGPU", "::", "VGPR_32RegClass", ",", "MRI", ")", ";", "BuildMI", "(", "*", "LoopBB", ",", "I", ",", "DL", ",", "TII", "->", "get", "(", "AMDGPU", "::", "V_READFIRSTLANE_B32", ")", ",", "CurrentLaneOpReg", ")", ".", "addReg", "(", "Op", ".", "getReg", "(", ")", ")", ";", "unsigned", "NewCondReg", "=", "MRI", ".", "createVirtualRegister", "(", "&", "AMDGPU", "::", "SReg_64RegClass", ")", ";", "bool", "First", "=", "CondReg", "==", "AMDGPU", "::", "NoRegister", ";", "if", "(", "First", ")", "CondReg", "=", "NewCondReg", ";", "B", ".", "buildInstr", "(", "AMDGPU", "::", "V_CMP_EQ_U32_e64", ")", ".", "addDef", "(", "NewCondReg", ")", ".", "addReg", "(", "CurrentLaneOpReg", ")", ".", "addReg", "(", "Op", ".", "getReg", "(", ")", ")", ";", "Op", ".", "setReg", "(", "CurrentLaneOpReg", ")", ";", "if", "(", "!", "First", ")", "{", "unsigned", "AndReg", "=", "MRI", ".", "createVirtualRegister", "(", "&", "AMDGPU", "::" ]
LLVM	LM32	TD	stmt_completion	MPU	619,276	[ "[", "SDNPHasChain", ",", "SDNPOutGlue", "]", ">", ";" ]	[ "def", "callseq_start", ":", "SDNode", "<", "<STR_LIT>", ",", "SDT_LM32CallSeqStart", "," ]
LLVM	AMDGPU	CPP	program_repair	GPU	619,277	[ "<FIXS>", "SDValue", "QueuePtr", ";", "if", "(", "UserSGPR", "==", "AMDGPU", "::", "NoRegister", ")", "{", "QueuePtr", "=", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "SL", ",", "MVT", "::", "i64", ")", ";", "}", "else", "{", "QueuePtr", "=", "CreateLiveInRegister", "(", "DAG", ",", "&", "AMDGPU", "::", "SReg_64RegClass", ",", "UserSGPR", ",", "MVT", "::", "i64", ")", ";", "}", "<FIXE>" ]	[ "MachineFunction", "&", "MF", "=", "DAG", ".", "getMachineFunction", "(", ")", ";", "SIMachineFunctionInfo", "*", "Info", "=", "MF", ".", "getInfo", "SIMachineFunctionInfo", ">", "(", ")", ";", "Register", "UserSGPR", "=", "Info", "->", "getQueuePtrUserSGPR", "(", ")", ";", "<BUGS>", "assert", "(", "UserSGPR", "!=", "AMDGPU", "::", "NoRegister", ")", ";", "SDValue", "QueuePtr", "=", "CreateLiveInRegister", "(", "DAG", ",", "&", "AMDGPU", "::", "SReg_64RegClass", ",", "UserSGPR", ",", "MVT", "::", "i64", ")", ";", "<BUGE>", "SDValue", "SGPR01", "=", "DAG", ".", "getRegister", "(", "AMDGPU", "::", "SGPR0_SGPR1", ",", "MVT", "::", "i64", ")", ";", "SDValue", "ToReg", "=", "DAG", ".", "getCopyToReg", "(", "Chain", ",", "SL", ",", "SGPR01", ",", "QueuePtr", ",", "SDValue", "(", ")", ")", ";" ]
LLVM	Hexagon	TD	next_suggestion	DSP	619,278	[ "}" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Ii", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Ii", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Pv4", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Pv4", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Rs32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rs32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Rt32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rt32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Rdd32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rdd32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]
GCC	i386	CPP	stmt_completion	CPU	619,279	[ ")", "-", "<NUM_LIT>", ")", ";" ]	[ "return", "(", "_", "_", "m128d", ")", "_", "_", "builtin_ia32_extractf64x2_512_mask", "(", "(", "_", "_", "v8df", ")", "_", "_", "A", ",", "_", "_", "imm", ",", "(", "_", "_", "v2df", ")", "_", "mm_setzero_pd", "(", ")", ",", "(", "_", "_", "mmask8" ]
GCC	rs6000	MD	next_suggestion	CPU	619,280	[ "(", "match_dup", "<NUM_LIT>", ")", ")" ]	[ "(", "define_insn_and_split", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "CC", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "compare", ":", "CC", "(", "and", ":", "DI", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "const_int", "<NUM_LIT>", ")", ")", ")", "(", "clobber", "(", "match_scratch", ":", "DI", "<NUM_LIT>", "<STR_LIT>", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "<STR_LIT>", "[", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "and", ":", "DI", "(", "rotate", ":", "DI", "(", "match_dup", "<NUM_LIT>", ")" ]
LLVM	MINA32	CPP	stmt_completion	CPU	619,281	[ ")", "{" ]	[ "Parser", ".", "Lex", "(", ")", ";", "return", "false", ";", "}", "if", "(", "DirectiveID", ".", "getString", "(", ")", "==", "<STR_LIT>", ".frame", "<STR_LIT>", ")", "{", "Parser", ".", "eatToEndOfStatement", "(", ")", ";", "return", "false", ";", "}", "if", "(", "DirectiveID", ".", "getString", "(", ")", "==", "<STR_LIT>", ".set", "<STR_LIT>", ")", "{", "return", "parseDirectiveSet", "(", ")", ";", "}", "if", "(", "DirectiveID", ".", "getString", "(", ")", "==", "<STR_LIT>", ".fmask", "<STR_LIT>", ")", "{", "Parser", ".", "eatToEndOfStatement", "(", ")", ";", "return", "false", ";", "}", "if", "(", "DirectiveID", ".", "getString", "(", ")", "==", "<STR_LIT>", ".mask", "<STR_LIT>", ")", "{", "Parser", ".", "eatToEndOfStatement", "(", ")", ";", "return", "false", ";", "}", "if", "(", "DirectiveID", ".", "getString", "(", ")", "==", "<STR_LIT>", ".gpword", "<STR_LIT>" ]
GCC	aarch64	MD	stmt_completion	CPU	619,282	[ "(", "UNSPEC_BFMLALT", "<STR_LIT>", ")", "]", ")" ]	[ "(", "define_int_attr", "bt", "[", "(", "UNSPEC_BFMLALB", "<STR_LIT>", ")" ]
GCC	sh	MD	stmt_completion	CPU	619,283	[ ")", ")", ")", "]" ]	[ "(", "abs", ":", "DF", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>" ]
LLVM	ARM	CPP	next_suggestion	CPU	619,284	[ "AddDReg", "(", "MIB", ",", "SrcReg", ",", "ARM", "::", "dsub_3", ",", "<NUM_LIT>", ",", "TRI", ")", ";" ]	[ "if", "(", "Align", ">=", "<NUM_LIT>", "&&", "getRegisterInfo", "(", ")", ".", "canRealignStack", "(", "MF", ")", ")", "{", "BuildMI", "(", "MBB", ",", "I", ",", "DebugLoc", "(", ")", ",", "get", "(", "ARM", "::", "VST1q64", ")", ")", ".", "addFrameIndex", "(", "FI", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addReg", "(", "SrcReg", ",", "getKillRegState", "(", "isKill", ")", ")", ".", "addMemOperand", "(", "MMO", ")", ".", "add", "(", "predOps", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ";", "}", "else", "{", "BuildMI", "(", "MBB", ",", "I", ",", "DebugLoc", "(", ")", ",", "get", "(", "ARM", "::", "VSTMQIA", ")", ")", ".", "addReg", "(", "SrcReg", ",", "getKillRegState", "(", "isKill", ")", ")", ".", "addFrameIndex", "(", "FI", ")", ".", "addMemOperand", "(", "MMO", ")", ".", "add", "(", "predOps", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ";", "}", "}", "else", "llvm_unreachable", "(", "<STR_LIT>", "Unknown reg class!", "<STR_LIT>", ")", ";", "break", ";", "case", "<NUM_LIT>", ":", "if", "(", "ARM", "::", "DTripleRegClass", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "if", "(", "Align", ">=", "<NUM_LIT>", "&&", "getRegisterInfo", "(", ")", ".", "canRealignStack", "(", "MF", ")", ")", "{", "BuildMI", "(", "MBB", ",", "I", ",", "DebugLoc", "(", ")", ",", "get", "(", "ARM", "::", "VST1d64TPseudo", ")", ")", ".", "addFrameIndex", "(", "FI", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addReg", "(", "SrcReg", ",", "getKillRegState", "(", "isKill", ")", ")", ".", "addMemOperand", "(", "MMO", ")", ".", "add", "(", "predOps", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ";", "}", "else", "{", "MachineInstrBuilder", "MIB", "=", "BuildMI", "(", "MBB", ",", "I", ",", "DebugLoc", "(", ")", ",", "get", "(", "ARM", "::", "VSTMDIA", ")", ")", ".", "addFrameIndex", "(", "FI", ")", ".", "add", "(", "predOps", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ".", "addMemOperand", "(", "MMO", ")", ";", "MIB", "=", "AddDReg", "(", "MIB", ",", "SrcReg", ",", "ARM", "::", "dsub_0", ",", "getKillRegState", "(", "isKill", ")", ",", "TRI", ")", ";", "MIB", "=", "AddDReg", "(", "MIB", ",", "SrcReg", ",", "ARM", "::", "dsub_1", ",", "<NUM_LIT>", ",", "TRI", ")", ";", "AddDReg", "(", "MIB", ",", "SrcReg", ",", "ARM", "::", "dsub_2", ",", "<NUM_LIT>", ",", "TRI", ")", ";", "}", "}", "else", "llvm_unreachable", "(", "<STR_LIT>", "Unknown reg class!", "<STR_LIT>", ")", ";", "break", ";", "case", "<NUM_LIT>", ":", "if", "(", "ARM", "::", "QQPRRegClass", ".", "hasSubClassEq", "(", "RC", ")", "\|\|", "ARM", "::", "DQuadRegClass", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "if", "(", "Align", ">=", "<NUM_LIT>", "&&", "getRegisterInfo", "(", ")", ".", "canRealignStack", "(", "MF", ")", ")", "{", "BuildMI", "(", "MBB", ",", "I", ",", "DebugLoc", "(", ")", ",", "get", "(", "ARM", "::", "VST1d64QPseudo", ")", ")", ".", "addFrameIndex", "(", "FI", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addReg", "(", "SrcReg", ",", "getKillRegState", "(", "isKill", ")", ")", ".", "addMemOperand", "(", "MMO", ")", ".", "add", "(", "predOps", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ";", "}", "else", "{", "MachineInstrBuilder", "MIB", "=", "BuildMI", "(", "MBB", ",", "I", ",", "DebugLoc", "(", ")", ",", "get", "(", "ARM", "::", "VSTMDIA", ")", ")", ".", "addFrameIndex", "(", "FI", ")", ".", "add", "(", "predOps", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ".", "addMemOperand", "(", "MMO", ")", ";", "MIB", "=", "AddDReg", "(", "MIB", ",", "SrcReg", ",", "ARM", "::", "dsub_0", ",", "getKillRegState", "(", "isKill", ")", ",", "TRI", ")", ";", "MIB", "=", "AddDReg", "(", "MIB", ",", "SrcReg", ",", "ARM", "::", "dsub_1", ",", "<NUM_LIT>", ",", "TRI", ")", ";", "MIB", "=", "AddDReg", "(", "MIB", ",", "SrcReg", ",", "ARM", "::", "dsub_2", ",", "<NUM_LIT>", ",", "TRI", ")", ";" ]
GCC	cris	MD	next_suggestion	MPU	619,285	[ "return", "<STR_LIT>" ]	[ "(", "match_operand", ":", "BW", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "set", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "plus", ":", "SI", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", ")", "]", "<STR_LIT>", "{", "if", "(", "(", "which_alternative", "=", "=", "<NUM_LIT>", "\|", "\|", "which_alternative", "=", "=", "<NUM_LIT>", ")", "&", "&", "(", "!", "CONST_INT_P", "(", "operands", "[", "<NUM_LIT>", "]", ")", "\|", "\|", "INTVAL", "(", "operands", "[", "<NUM_LIT>", "]", ")", ">", "<NUM_LIT>", "\|", "\|", "INTVAL", "(", "operands", "[", "<NUM_LIT>", "]", ")", "<", "-", "<NUM_LIT>", "\|", "\|", "satisfies_constraint_N", "(", "operands", "[", "<NUM_LIT>", "]", ")", "\|", "\|", "satisfies_constraint_J", "(", "operands", "[", "<NUM_LIT>", "]", ")", ")", ")" ]
GCC	rs6000	CPP	next_suggestion	CPU	619,286	[ "if", "(", "mode", "==", "DFmode", "\|\|", "FLOAT128_IBM_P", "(", "mode", ")", "\|\|", "mode", "==", "DDmode", "\|\|", "mode", "==", "TDmode", ")", "cum", "->", "words", "+=", "cum", "->", "words", "&", "<NUM_LIT>", ";" ]	[ "}", "}", "else", "if", "(", "TARGET_SPE_ABI", "&&", "TARGET_SPE", "&&", "SPE_VECTOR_MODE", "(", "mode", ")", "&&", "!", "cum", "->", "stdarg", "&&", "cum", "->", "sysv_gregno", "<=", "GP_ARG_MAX_REG", ")", "cum", "->", "sysv_gregno", "++", ";", "else", "if", "(", "TARGET_MACHO", "&&", "rs6000_darwin64_struct_check_p", "(", "mode", ",", "type", ")", ")", "{", "int", "size", "=", "int_size_in_bytes", "(", "type", ")", ";", "if", "(", "TYPE_ALIGN", "(", "type", ")", ">=", "<NUM_LIT>", "", "BITS_PER_WORD", "&&", "(", "cum", "->", "words", "%", "<NUM_LIT>", ")", "!=", "<NUM_LIT>", ")", "cum", "->", "words", "++", ";", "if", "(", "!", "named", ")", "cum", "->", "words", "+=", "(", "size", "+", "<NUM_LIT>", ")", "/", "<NUM_LIT>", ";", "else", "{", "cum", "->", "intoffset", "=", "<NUM_LIT>", ";", "cum", "->", "floats_in_gpr", "=", "<NUM_LIT>", ";", "rs6000_darwin64_record_arg_advance_recurse", "(", "cum", ",", "type", ",", "<NUM_LIT>", ")", ";", "rs6000_darwin64_record_arg_advance_flush", "(", "cum", ",", "size", "", "BITS_PER_UNIT", ",", "<NUM_LIT>", ")", ";", "}", "if", "(", "TARGET_DEBUG_ARG", ")", "{", "fprintf", "(", "stderr", ",", "<STR_LIT>", "function_adv: words = %2d, align=%d, size=%d", "<STR_LIT>", ",", "cum", "->", "words", ",", "TYPE_ALIGN", "(", "type", ")", ",", "size", ")", ";", "fprintf", "(", "stderr", ",", "<STR_LIT>", "nargs = %4d, proto = %d, mode = %4s (darwin64 abi)\\n", "<STR_LIT>", ",", "cum", "->", "nargs_prototype", ",", "cum", "->", "prototype", ",", "GET_MODE_NAME", "(", "mode", ")", ")", ";", "}", "}", "else", "if", "(", "DEFAULT_ABI", "==", "ABI_V4", ")", "{", "if", "(", "TARGET_HARD_FLOAT", "&&", "TARGET_FPRS", "&&", "(", "(", "TARGET_SINGLE_FLOAT", "&&", "mode", "==", "SFmode", ")", "\|\|", "(", "TARGET_DOUBLE_FLOAT", "&&", "mode", "==", "DFmode", ")", "\|\|", "FLOAT128_2REG_P", "(", "mode", ")", "\|\|", "DECIMAL_FLOAT_MODE_P", "(", "mode", ")", ")", ")", "{", "if", "(", "mode", "==", "TDmode", "&&", "(", "cum", "->", "fregno", "%", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", "cum", "->", "fregno", "++", ";", "if", "(", "cum", "->", "fregno", "+", "(", "FLOAT128_2REG_P", "(", "mode", ")", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", "<=", "FP_ARG_V4_MAX_REG", ")", "cum", "->", "fregno", "+=", "(", "GET_MODE_SIZE", "(", "mode", ")", "+", "<NUM_LIT>", ")", ">>", "<NUM_LIT>", ";", "else", "{", "cum", "->", "fregno", "=", "FP_ARG_V4_MAX_REG", "+", "<NUM_LIT>", ";" ]
LLVM	X86	CPP	stmt_completion	CPU	619,287	[ ")", "return", "false", ";" ]	[ "}", "bool", "IsCmpZero", "=", "(", "CmpMask", "!=", "<NUM_LIT>", "&&", "CmpValue", "==", "<NUM_LIT>", ")", ";", "if", "(", "SrcReg2", ".", "isPhysical", "(", ")", ")", "return", "false", ";", "MachineInstr", "", "SrcRegDef", "=", "MRI", "->", "getVRegDef", "(", "SrcReg", ")", ";", "assert", "(", "SrcRegDef", "&&", "<STR_LIT>", "Must have a definition (SSA)", "<STR_LIT>", ")", ";", "MachineInstr", "", "MI", "=", "nullptr", ";", "MachineInstr", "", "Sub", "=", "nullptr", ";", "MachineInstr", "", "Movr0Inst", "=", "nullptr", ";", "bool", "NoSignFlag", "=", "false", ";", "bool", "ClearsOverflowFlag", "=", "false", ";", "bool", "ShouldUpdateCC", "=", "false", ";", "bool", "IsSwapped", "=", "false", ";", "X86", "::", "CondCode", "NewCC", "=", "X86", "::", "COND_INVALID", ";", "int64_t", "ImmDelta", "=", "<NUM_LIT>", ";", "const", "TargetRegisterInfo", "", "TRI", "=", "&", "getRegisterInfo", "(", ")", ";", "MachineBasicBlock", "&", "CmpMBB", "=", "", "CmpInstr", ".", "getParent", "(", ")", ";", "MachineBasicBlock", "::", "reverse_iterator", "From", "=", "std", "::", "next", "(", "MachineBasicBlock", "::", "reverse_iterator", "(", "CmpInstr", ")", ")", ";", "for", "(", "MachineBasicBlock", "", "MBB", "=", "&", "CmpMBB", ";", ";", ")", "{", "for", "(", "MachineInstr", "&", "Inst", ":", "make_range", "(", "From", ",", "MBB", "->", "rend", "(", ")", ")", ")", "{", "if", "(", "&", "Inst", "==", "SrcRegDef", ")", "{", "if", "(", "IsCmpZero", "&&", "isDefConvertible", "(", "Inst", ",", "NoSignFlag", ",", "ClearsOverflowFlag", ")", ")", "{", "MI", "=", "&", "Inst", ";", "break", ";", "}", "MachineInstr", "", "AndInstr", "=", "nullptr", ";", "if", "(", "IsCmpZero", "&&", "findRedundantFlagInstr", "(", "CmpInstr", ",", "Inst", ",", "MRI", ",", "&", "AndInstr", ",", "TRI", ",", "NoSignFlag", ",", "ClearsOverflowFlag", ")", ")", "{", "assert", "(", "AndInstr", "!=", "nullptr", "&&", "X86", "::", "isAND", "(", "AndInstr", "->", "getOpcode", "(", ")", ")", ")", ";", "MI", "=", "AndInstr", ";", "break", ";", "}", "return", "false", ";", "}", "if", "(", "Inst", ".", "modifiesRegister", "(", "X86", "::", "EFLAGS", ",", "TRI", ")", ")", "{", "if", "(", "IsCmpZero", ")", "{", "NewCC", "=", "isUseDefConvertible", "(", "Inst", ")", ";", "if", "(", "NewCC", "!=", "X86", "::", "COND_INVALID", "&&", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isReg", "(", ")", "&&", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", "==", "SrcReg", ")", "{", "ShouldUpdateCC", "=", "true", ";", "MI", "=", "&", "Inst", ";", "break", ";", "}", "}", "if", "(", "isRedundantFlagInstr", "(", "CmpInstr", ",", "SrcReg", ",", "SrcReg2", ",", "CmpMask", ",", "CmpValue", ",", "Inst", ",", "&", "IsSwapped", ",", "&", "ImmDelta", ")", ")", "{", "Sub", "=", "&", "Inst", ";", "break", ";", "}", "if", "(", "!", "Movr0Inst", "&&", "Inst", ".", "getOpcode", "(", ")", "==", "X86", "::", "MOV32r0", "&&", "Inst", ".", "registerDefIsDead", "(", "X86", "::", "EFLAGS", ",", "TRI", ")", ")", "{", "Movr0Inst", "=", "&", "Inst", ";", "continue", ";", "}", "return", "false", ";", "}", "}", "if", "(", "MI", "\|\|", "Sub", ")", "break", ";", "if", "(", "MBB", "->", "pred_size", "(", ")", "!=", "<NUM_LIT>", ")", "return", "false", ";", "MBB", "=", "", "MBB", "->", "pred_begin", "(", ")", ";", "From", "=", "MBB", "->", "rbegin", "(", ")", ";", "}", "bool", "FlagsMayLiveOut", "=", "true", ";", "SmallVector", "<", "std", "::", "pair", "<", "MachineInstr", "", ",", "X86", "::", "CondCode", ">", ",", "<NUM_LIT>", ">", "OpsToUpdate", ";", "MachineBasicBlock", "::", "iterator", "AfterCmpInstr", "=", "std", "::", "next", "(", "MachineBasicBlock", "::", "iterator", "(", "CmpInstr", ")", ")", ";", "for", "(", "MachineInstr", "&", "Instr", ":", "make_range", "(", "AfterCmpInstr", ",", "CmpMBB", ".", "end", "(", ")", ")", ")", "{", "bool", "ModifyEFLAGS", "=", "Instr", ".", "modifiesRegister", "(", "X86", "::", "EFLAGS", ",", "TRI", ")", ";", "bool", "UseEFLAGS", "=", "Instr", ".", "readsRegister", "(", "X86", "::", "EFLAGS", ",", "TRI", ")", ";", "if", "(", "!", "UseEFLAGS", "&&", "ModifyEFLAGS", ")", "{", "FlagsMayLiveOut", "=", "false", ";", "break", ";", "}", "if", "(", "!", "UseEFLAGS", "&&", "!", "ModifyEFLAGS", ")", "continue", ";", "X86", "::", "CondCode", "OldCC", "=", "X86", "::", "COND_INVALID", ";", "if", "(", "MI", "\|\|", "IsSwapped", "\|\|", "ImmDelta", "!=", "<NUM_LIT>", ")", "{", "if", "(", "Instr", ".", "isBranch", "(", ")", ")", "OldCC", "=", "X86", "::", "getCondFromBranch", "(", "Instr", ")", ";", "else", "{", "OldCC", "=", "X86", "::", "getCondFromSETCC", "(", "Instr", ")", ";", "if", "(", "OldCC", "==", "X86", "::", "COND_INVALID", ")", "OldCC", "=", "X86", "::", "getCondFromCMov", "(", "Instr", ")", ";", "}", "if", "(", "OldCC", "==", "X86", "::", "COND_INVALID", ")", "return", "false", ";", "}", "X86", "::", "CondCode", "ReplacementCC", "=", "X86", "::", "COND_INVALID", ";", "if", "(", "MI", ")", "{", "switch", "(", "OldCC", ")", "{", "default", ":", "break", ";", "case", "X86", "::", "COND_A", ":", "case", "X86", "::", "COND_AE", ":", "case", "X86", "::", "COND_B", ":", "case", "X86", "::", "COND_BE", ":", "return", "false", ";", "case", "X86", "::", "COND_G", ":", "case", "X86", "::", "COND_GE", ":", "case", "X86", "::", "COND_L", ":", "case", "X86", "::", "COND_LE", ":", "case", "X86", "::", "COND_O", ":", "case", "X86", "::", "COND_NO", ":", "if", "(", "!", "ClearsOverflowFlag", ")", "return", "false", ";", "break", ";", "case", "X86", "::", "COND_S", ":", "case", "X86", "::", "COND_NS", ":", "if", "(", "NoSignFlag", ")", "return", "false", ";", "break", ";", "}", "if", "(", "ShouldUpdateCC", ")", "switch", "(", "OldCC", ")", "{", "default", ":", "return", "false", ";", "case", "X86", "::", "COND_E", ":", "ReplacementCC", "=", "NewCC", ";", "break", ";", "case", "X86", "::", "COND_NE", ":", "ReplacementCC", "=", "GetOppositeBranchCondition", "(", "NewCC", ")", ";", "break", ";", "}", "}", "else", "if", "(", "IsSwapped", ")", "{", "ReplacementCC", "=", "getSwappedCondition", "(", "OldCC", ")", ";", "if", "(", "ReplacementCC", "==", "X86", "::", "COND_INVALID", ")", "return", "false", ";", "ShouldUpdateCC", "=", "true", ";", "}", "else", "if", "(", "ImmDelta", "!=", "<NUM_LIT>", ")", "{", "unsigned", "BitWidth", "=", "TRI", "->", "getRegSizeInBits", "(", "*", "MRI", "->", "getRegClass", "(", "SrcReg", ")", ")", ";", "switch", "(", "OldCC", ")", "{", "case", "X86", "::", "COND_L", ":", "if", "(", "ImmDelta", "!=", "<NUM_LIT>", "\|\|", "APInt", "::", "getSignedMinValue", "(", "BitWidth", ")", "==", "CmpValue", ")", "return", "false", ";", "ReplacementCC", "=", "X86", "::", "COND_LE", ";", "break", ";", "case", "X86", "::", "COND_B", ":", "if", "(", "ImmDelta", "!=", "<NUM_LIT>", "\|\|", "CmpValue", "==", "<NUM_LIT>" ]
LLVM	Hexagon	TD	next_suggestion	DSP	619,288	[ "let", "hasSideEffects", "=", "<NUM_LIT>", ";" ]	[ "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isCall", "=", "<NUM_LIT>", ";", "let", "prefersSlot3", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "R29", "]", ";", "let", "Defs", "=", "[", "PC", ",", "R31", "]", ";" ]
LLVM	X86	CPP	next_suggestion	CPU	619,289	[ "case", "X86", "::", "ATOMNAND32", ":" ]	[ "return", "EmitLoweredTLSCall", "(", "MI", ",", "BB", ")", ";", "case", "X86", "::", "CMOV_GR8", ":", "case", "X86", "::", "CMOV_FR32", ":", "case", "X86", "::", "CMOV_FR64", ":", "case", "X86", "::", "CMOV_V4F32", ":", "case", "X86", "::", "CMOV_V2F64", ":", "case", "X86", "::", "CMOV_V2I64", ":", "case", "X86", "::", "CMOV_V8F32", ":", "case", "X86", "::", "CMOV_V4F64", ":", "case", "X86", "::", "CMOV_V4I64", ":", "case", "X86", "::", "CMOV_V16F32", ":", "case", "X86", "::", "CMOV_V8F64", ":", "case", "X86", "::", "CMOV_V8I64", ":", "case", "X86", "::", "CMOV_GR16", ":", "case", "X86", "::", "CMOV_GR32", ":", "case", "X86", "::", "CMOV_RFP32", ":", "case", "X86", "::", "CMOV_RFP64", ":", "case", "X86", "::", "CMOV_RFP80", ":", "return", "EmitLoweredSelect", "(", "MI", ",", "BB", ")", ";", "case", "X86", "::", "FP32_TO_INT16_IN_MEM", ":", "case", "X86", "::", "FP32_TO_INT32_IN_MEM", ":", "case", "X86", "::", "FP32_TO_INT64_IN_MEM", ":", "case", "X86", "::", "FP64_TO_INT16_IN_MEM", ":", "case", "X86", "::", "FP64_TO_INT32_IN_MEM", ":", "case", "X86", "::", "FP64_TO_INT64_IN_MEM", ":", "case", "X86", "::", "FP80_TO_INT16_IN_MEM", ":", "case", "X86", "::", "FP80_TO_INT32_IN_MEM", ":", "case", "X86", "::", "FP80_TO_INT64_IN_MEM", ":", "{", "const", "TargetInstrInfo", "", "TII", "=", "getTargetMachine", "(", ")", ".", "getInstrInfo", "(", ")", ";", "DebugLoc", "DL", "=", "MI", "->", "getDebugLoc", "(", ")", ";", "MachineFunction", "", "F", "=", "BB", "->", "getParent", "(", ")", ";", "int", "CWFrameIdx", "=", "F", "->", "getFrameInfo", "(", ")", "->", "CreateStackObject", "(", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "false", ")", ";", "addFrameReference", "(", "BuildMI", "(", "", "BB", ",", "MI", ",", "DL", ",", "TII", "->", "get", "(", "X86", "::", "FNSTCW16m", ")", ")", ",", "CWFrameIdx", ")", ";", "unsigned", "OldCW", "=", "F", "->", "getRegInfo", "(", ")", ".", "createVirtualRegister", "(", "&", "X86", "::", "GR16RegClass", ")", ";", "addFrameReference", "(", "BuildMI", "(", "", "BB", ",", "MI", ",", "DL", ",", "TII", "->", "get", "(", "X86", "::", "MOV16rm", ")", ",", "OldCW", ")", ",", "CWFrameIdx", ")", ";", "addFrameReference", "(", "BuildMI", "(", "", "BB", ",", "MI", ",", "DL", ",", "TII", "->", "get", "(", "X86", "::", "MOV16mi", ")", ")", ",", "CWFrameIdx", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "addFrameReference", "(", "BuildMI", "(", "", "BB", ",", "MI", ",", "DL", ",", "TII", "->", "get", "(", "X86", "::", "FLDCW16m", ")", ")", ",", "CWFrameIdx", ")", ";", "addFrameReference", "(", "BuildMI", "(", "", "BB", ",", "MI", ",", "DL", ",", "TII", "->", "get", "(", "X86", "::", "MOV16mr", ")", ")", ",", "CWFrameIdx", ")", ".", "addReg", "(", "OldCW", ")", ";", "unsigned", "Opc", ";", "switch", "(", "MI", "->", "getOpcode", "(", ")", ")", "{", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "illegal opcode!", "<STR_LIT>", ")", ";", "case", "X86", "::", "FP32_TO_INT16_IN_MEM", ":", "Opc", "=", "X86", "::", "IST_Fp16m32", ";", "break", ";", "case", "X86", "::", "FP32_TO_INT32_IN_MEM", ":", "Opc", "=", "X86", "::", "IST_Fp32m32", ";", "break", ";", "case", "X86", "::", "FP32_TO_INT64_IN_MEM", ":", "Opc", "=", "X86", "::", "IST_Fp64m32", ";", "break", ";", "case", "X86", "::", "FP64_TO_INT16_IN_MEM", ":", "Opc", "=", "X86", "::", "IST_Fp16m64", ";", "break", ";", "case", "X86", "::", "FP64_TO_INT32_IN_MEM", ":", "Opc", "=", "X86", "::", "IST_Fp32m64", ";", "break", ";", "case", "X86", "::", "FP64_TO_INT64_IN_MEM", ":", "Opc", "=", "X86", "::", "IST_Fp64m64", ";", "break", ";", "case", "X86", "::", "FP80_TO_INT16_IN_MEM", ":", "Opc", "=", "X86", "::", "IST_Fp16m80", ";", "break", ";", "case", "X86", "::", "FP80_TO_INT32_IN_MEM", ":", "Opc", "=", "X86", "::", "IST_Fp32m80", ";", "break", ";", "case", "X86", "::", "FP80_TO_INT64_IN_MEM", ":", "Opc", "=", "X86", "::", "IST_Fp64m80", ";", "break", ";", "}", "X86AddressMode", "AM", ";", "MachineOperand", "&", "Op", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "Op", ".", "isReg", "(", ")", ")", "{", "AM", ".", "BaseType", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "AM", ".", "Base", ".", "Reg", "=", "Op", ".", "getReg", "(", ")", ";", "}", "else", "{", "AM", ".", "BaseType", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "AM", ".", "Base", ".", "FrameIndex", "=", "Op", ".", "getIndex", "(", ")", ";", "}", "Op", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "Op", ".", "isImm", "(", ")", ")", "AM", ".", "Scale", "=", "Op", ".", "getImm", "(", ")", ";", "Op", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "Op", ".", "isImm", "(", ")", ")", "AM", ".", "IndexReg", "=", "Op", ".", "getImm", "(", ")", ";", "Op", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "Op", ".", "isGlobal", "(", ")", ")", "{", "AM", ".", "GV", "=", "Op", ".", "getGlobal", "(", ")", ";", "}", "else", "{", "AM", ".", "Disp", "=", "Op", ".", "getImm", "(", ")", ";", "}", "addFullAddress", "(", "BuildMI", "(", "", "BB", ",", "MI", ",", "DL", ",", "TII", "->", "get", "(", "Opc", ")", ")", ",", "AM", ")", ".", "addReg", "(", "MI", "->", "getOperand", "(", "X86", "::", "AddrNumOperands", ")", ".", "getReg", "(", ")", ")", ";", "addFrameReference", "(", "BuildMI", "(", "*", "BB", ",", "MI", ",", "DL", ",", "TII", "->", "get", "(", "X86", "::", "FLDCW16m", ")", ")", ",", "CWFrameIdx", ")", ";", "MI", "->", "eraseFromParent", "(", ")", ";", "return", "BB", ";", "}", "case", "X86", "::", "PCMPISTRM128REG", ":", "case", "X86", "::", "VPCMPISTRM128REG", ":", "case", "X86", "::", "PCMPISTRM128MEM", ":", "case", "X86", "::", "VPCMPISTRM128MEM", ":", "case", "X86", "::", "PCMPESTRM128REG", ":", "case", "X86", "::", "VPCMPESTRM128REG", ":", "case", "X86", "::", "PCMPESTRM128MEM", ":", "case", "X86", "::", "VPCMPESTRM128MEM", ":", "assert", "(", "Subtarget", "->", "hasSSE42", "(", ")", "&&", "<STR_LIT>", "Target must have SSE4.2 or AVX features enabled", "<STR_LIT>", ")", ";", "return", "EmitPCMPSTRM", "(", "MI", ",", "BB", ",", "getTargetMachine", "(", ")", ".", "getInstrInfo", "(", ")", ")", ";", "case", "X86", "::", "PCMPISTRIREG", ":", "case", "X86", "::", "VPCMPISTRIREG", ":", "case", "X86", "::", "PCMPISTRIMEM", ":", "case", "X86", "::", "VPCMPISTRIMEM", ":", "case", "X86", "::", "PCMPESTRIREG", ":", "case", "X86", "::", "VPCMPESTRIREG", ":", "case", "X86", "::", "PCMPESTRIMEM", ":", "case", "X86", "::", "VPCMPESTRIMEM", ":", "assert", "(", "Subtarget", "->", "hasSSE42", "(", ")", "&&", "<STR_LIT>", "Target must have SSE4.2 or AVX features enabled", "<STR_LIT>", ")", ";", "return", "EmitPCMPSTRI", "(", "MI", ",", "BB", ",", "getTargetMachine", "(", ")", ".", "getInstrInfo", "(", ")", ")", ";", "case", "X86", "::", "MONITOR", ":", "return", "EmitMonitor", "(", "MI", ",", "BB", ",", "getTargetMachine", "(", ")", ".", "getInstrInfo", "(", ")", ",", "Subtarget", ")", ";", "case", "X86", "::", "XBEGIN", ":", "return", "EmitXBegin", "(", "MI", ",", "BB", ",", "getTargetMachine", "(", ")", ".", "getInstrInfo", "(", ")", ")", ";", "case", "X86", "::", "ATOMAND8", ":", "case", "X86", "::", "ATOMAND16", ":", "case", "X86", "::", "ATOMAND32", ":", "case", "X86", "::", "ATOMAND64", ":", "case", "X86", "::", "ATOMOR8", ":", "case", "X86", "::", "ATOMOR16", ":", "case", "X86", "::", "ATOMOR32", ":", "case", "X86", "::", "ATOMOR64", ":", "case", "X86", "::", "ATOMXOR16", ":", "case", "X86", "::", "ATOMXOR8", ":", "case", "X86", "::", "ATOMXOR32", ":", "case", "X86", "::", "ATOMXOR64", ":", "case", "X86", "::", "ATOMNAND8", ":", "case", "X86", "::", "ATOMNAND16", ":" ]
LLVM	AArch64	TD	stmt_completion	CPU	619,290	[ "mc", ";" ]	[ "class", "AsmVectorIndexOpnd", "<", "ValueType", "ty", ",", "AsmOperandClass", "mc", ">", ":", "Operand", "<", "ty", ">", "{", "let", "ParserMatchClass", "=" ]
GCC	i386	CPP	code_generation	CPU	619,291	[ "void", "dimode_scalar_chain", "::", "convert_reg", "(", "unsigned", "regno", ")", "{", "bool", "scalar_copy", "=", "bitmap_bit_p", "(", "defs_conv", ",", "regno", ")", ";", "rtx", "reg", "=", "regno_reg_rtx", "[", "regno", "]", ";", "rtx", "scopy", "=", "NULL_RTX", ";", "df_ref", "ref", ";", "bitmap", "conv", ";", "conv", "=", "BITMAP_ALLOC", "(", "NULL", ")", ";", "bitmap_copy", "(", "conv", ",", "insns", ")", ";", "if", "(", "scalar_copy", ")", "scopy", "=", "gen_reg_rtx", "(", "DImode", ")", ";", "for", "(", "ref", "=", "DF_REG_DEF_CHAIN", "(", "regno", ")", ";", "ref", ";", "ref", "=", "DF_REF_NEXT_REG", "(", "ref", ")", ")", "{", "rtx_insn", "", "insn", "=", "DF_REF_INSN", "(", "ref", ")", ";", "rtx", "def_set", "=", "single_set", "(", "insn", ")", ";", "rtx", "src", "=", "SET_SRC", "(", "def_set", ")", ";", "rtx", "reg", "=", "DF_REF_REG", "(", "ref", ")", ";", "if", "(", "!", "MEM_P", "(", "src", ")", ")", "{", "replace_with_subreg_in_insn", "(", "insn", ",", "reg", ",", "reg", ")", ";", "bitmap_clear_bit", "(", "conv", ",", "INSN_UID", "(", "insn", ")", ")", ";", "}", "if", "(", "scalar_copy", ")", "{", "start_sequence", "(", ")", ";", "if", "(", "!", "TARGET_INTER_UNIT_MOVES_FROM_VEC", ")", "{", "rtx", "tmp", "=", "assign_386_stack_local", "(", "DImode", ",", "SLOT_STV_TEMP", ")", ";", "emit_move_insn", "(", "tmp", ",", "reg", ")", ";", "emit_move_insn", "(", "gen_rtx_SUBREG", "(", "SImode", ",", "scopy", ",", "<NUM_LIT>", ")", ",", "adjust_address", "(", "tmp", ",", "SImode", ",", "<NUM_LIT>", ")", ")", ";", "emit_move_insn", "(", "gen_rtx_SUBREG", "(", "SImode", ",", "scopy", ",", "<NUM_LIT>", ")", ",", "adjust_address", "(", "tmp", ",", "SImode", ",", "<NUM_LIT>", ")", ")", ";", "}", "else", "if", "(", "TARGET_SSE4_1", ")", "{", "rtx", "tmp", "=", "gen_rtx_PARALLEL", "(", "VOIDmode", ",", "gen_rtvec", "(", "<NUM_LIT>", ",", "const0_rtx", ")", ")", ";", "emit_insn", "(", "gen_rtx_SET", "(", "gen_rtx_SUBREG", "(", "SImode", ",", "scopy", ",", "<NUM_LIT>", ")", ",", "gen_rtx_VEC_SELECT", "(", "SImode", ",", "gen_rtx_SUBREG", "(", "V4SImode", ",", "reg", ",", "<NUM_LIT>", ")", ",", "tmp", ")", ")", ")", ";", "tmp", "=", "gen_rtx_PARALLEL", "(", "VOIDmode", ",", "gen_rtvec", "(", "<NUM_LIT>", ",", "const1_rtx", ")", ")", ";", "emit_insn", "(", "gen_rtx_SET", "(", "gen_rtx_SUBREG", "(", "SImode", ",", "scopy", ",", "<NUM_LIT>", ")", ",", "gen_rtx_VEC_SELECT", "(", "SImode", ",", "gen_rtx_SUBREG", "(", "V4SImode", ",", "reg", ",", "<NUM_LIT>", ")", ",", "tmp", ")", ")", ")", ";", "}", "else", "{", "rtx", "vcopy", "=", "gen_reg_rtx", "(", "V2DImode", ")", ";", "emit_move_insn", "(", "vcopy", ",", "gen_rtx_SUBREG", "(", "V2DImode", ",", "reg", ",", "<NUM_LIT>", ")", ")", ";", "emit_move_insn", "(", "gen_rtx_SUBREG", "(", "SImode", ",", "scopy", ",", "<NUM_LIT>", ")", ",", "gen_rtx_SUBREG", "(", "SImode", ",", "vcopy", ",", "<NUM_LIT>", ")", ")", ";", "emit_move_insn", "(", "vcopy", ",", "gen_rtx_LSHIFTRT", "(", "V2DImode", ",", "vcopy", ",", "GEN_INT", "(", "<NUM_LIT>", ")", ")", ")", ";", "emit_move_insn", "(", "gen_rtx_SUBREG", "(", "SImode", ",", "scopy", ",", "<NUM_LIT>", ")", ",", "gen_rtx_SUBREG", "(", "SImode", ",", "vcopy", ",", "<NUM_LIT>", ")", ")", ";", "}", "rtx_insn", "", "seq", "=", "get_insns", "(", ")", ";", "end_sequence", "(", ")", ";", "emit_conversion_insns", "(", "seq", ",", "insn", ")", ";", "if", "(", "dump_file", ")", "fprintf", "(", "dump_file", ",", "<STR_LIT>", " Copied r%d to a scalar register r%d for insn %d\\n", "<STR_LIT>", ",", "regno", ",", "REGNO", "(", "scopy", ")", ",", "INSN_UID", "(", "insn", ")", ")", ";", "}", "}", "for", "(", "ref", "=", "DF_REG_USE_CHAIN", "(", "regno", ")", ";", "ref", ";", "ref", "=", "DF_REF_NEXT_REG", "(", "ref", ")", ")", "if", "(", "bitmap_bit_p", "(", "insns", ",", "DF_REF_INSN_UID", "(", "ref", ")", ")", ")", "{", "if", "(", "bitmap_bit_p", "(", "conv", ",", "DF_REF_INSN_UID", "(", "ref", ")", ")", ")", "{", "rtx_insn", "", "insn", "=", "DF_REF_INSN", "(", "ref", ")", ";", "rtx", "def_set", "=", "single_set", "(", "insn", ")", ";", "gcc_assert", "(", "def_set", ")", ";", "rtx", "src", "=", "SET_SRC", "(", "def_set", ")", ";", "rtx", "dst", "=", "SET_DEST", "(", "def_set", ")", ";", "if", "(", "(", "GET_CODE", "(", "src", ")", "==", "ASHIFT", "\|\|", "GET_CODE", "(", "src", ")", "==", "ASHIFTRT", "\|\|", "GET_CODE", "(", "src", ")", "==", "LSHIFTRT", ")", "&&", "!", "CONST_INT_P", "(", "XEXP", "(", "src", ",", "<NUM_LIT>", ")", ")", "&&", "reg_or_subregno", "(", "XEXP", "(", "src", ",", "<NUM_LIT>", ")", ")", "==", "regno", ")", "{", "rtx", "tmp2", "=", "gen_reg_rtx", "(", "V2DImode", ")", ";", "start_sequence", "(", ")", ";", "if", "(", "TARGET_SSE4_1", ")", "emit_insn", "(", "gen_sse4_1_zero_extendv2qiv2di2", "(", "tmp2", ",", "gen_rtx_SUBREG", "(", "V16QImode", ",", "reg", ",", "<NUM_LIT>", ")", ")", ")", ";", "else", "{", "rtx", "vec_cst", "=", "gen_rtx_CONST_VECTOR", "(", "V2DImode", ",", "gen_rtvec", "(", "<NUM_LIT>", ",", "GEN_INT", "(", "<NUM_LIT>", ")", ",", "const0_rtx", ")", ")", ";", "vec_cst", "=", "validize_mem", "(", "force_const_mem", "(", "V2DImode", ",", "vec_cst", ")", ")", ";", "emit_insn", "(", "gen_rtx_SET", "(", "tmp2", ",", "gen_rtx_AND", "(", "V2DImode", ",", "gen_rtx_SUBREG", "(", "V2DImode", ",", "reg", ",", "<NUM_LIT>", ")", ",", "vec_cst", ")", ")", ")", ";", "}", "rtx_insn", "", "seq", "=", "get_insns", "(", ")", ";", "end_sequence", "(", ")", ";", "emit_insn_before", "(", "seq", ",", "insn", ")", ";", "XEXP", "(", "src", ",", "<NUM_LIT>", ")", "=", "gen_rtx_SUBREG", "(", "DImode", ",", "tmp2", ",", "<NUM_LIT>", ")", ";", "}", "else", "if", "(", "!", "MEM_P", "(", "dst", ")", "\|\|", "!", "REG_P", "(", "src", ")", ")", "replace_with_subreg_in_insn", "(", "insn", ",", "reg", ",", "reg", ")", ";", "bitmap_clear_bit", "(", "conv", ",", "INSN_UID", "(", "insn", ")", ")", ";", "}", "}", "else", "if", "(", "DF_REF_CHAIN", "(", "ref", ")", "&&", "NONDEBUG_INSN_P", "(", "DF_REF_INSN", "(", "ref", ")", ")", ")", "{", "gcc_assert", "(", "scopy", ")", ";", "replace_rtx", "(", "DF_REF_INSN", "(", "ref", ")", ",", "reg", ",", "scopy", ")", ";", "df_insn_rescan", "(", "DF_REF_INSN", "(", "ref", ")", ")", ";", "}", "BITMAP_FREE", "(", "conv", ")", ";", "}" ]	[ "Convert", "all", "definitions", "of", "register", "REGNO", "and", "fix", "its", "uses", ".", "Scalar", "copies", "may", "be", "created", "in", "case", "register", "is", "used", "in", "not", "convertible", "insn", "." ]
LLVM	AArch64	CPP	stmt_completion	CPU	619,292	[ ";" ]	[ "SDValue", "Op", "=", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "!", "isOpcWithIntImmediate", "(", "Op", ".", "getNode", "(", ")", ",", "ISD", "::", "SRA", ",", "ShiftImm", ")", ")", "return", "false", ";", "SDLoc", "dl", "(", "N", ")", ";", "SDValue", "Opd0", "=", "Widen", "(", "CurDAG", ",", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "unsigned", "Immr", "=", "ShiftImm" ]
GCC	m68k	MD	stmt_completion	MPU	619,293	[ "<STR_LIT>", ")", ")" ]	[ "(", "and", "(", "and", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>" ]
LLVM	Hexagon	TD	next_suggestion	DSP	619,294	[ "let", "isExtentSigned", "=", "<NUM_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isNewValue", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "isRestrictNoSlot1Store", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";" ]
GCC	s390	MD	stmt_completion	MPU	619,295	[ ")", ")", ")" ]	[ "(", "and", "(", "match_code", "<STR_LIT>", ")", "(", "match_test", "<STR_LIT>" ]
GCC	sh	CPP	next_suggestion	CPU	619,296	[ "}" ]	[ "_", "_", "inline__", "static", "int", "sh_media_FCMPUN_S", "(", "float", "fg", ",", "float", "fh", ")", "{", "int", "res", ";", "_", "_", "asm__", "(", "<STR_LIT>", "fcmpun.s\t%1, %2, %0", "<STR_LIT>", ":", "<STR_LIT>", "=f", "<STR_LIT>", "(", "res", ")", ":", "<STR_LIT>", "f", "<STR_LIT>", "(", "fg", ")", ",", "<STR_LIT>", "f", "<STR_LIT>", "(", "fh", ")", ")", ";", "return", "res", ";" ]
LLVM	AMDGPU	TD	program_repair	GPU	619,297	[ "<FIXS>", "string", "opcode", ",", "ValueType", "memoryVt", "=", "vt", ">", "{", "defvar", "st", "=", "!", "if", "(", "!", "eq", "(", "!", "cast", "string", ">", "(", "memoryVt", ")", ",", "!", "cast", "string", ">", "(", "vt", ")", ")", ",", "name", ",", "mtbuf_intrinsic_load", "name", ",", "memoryVt", ">", ")", ";", "<FIXE>", "<FIXS>", "(", "vt", "(", "st", "v4i32", ":", "$", "rsrc", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "i32", ":", "$", "soffset", ",", "timm", ":", "$", "offset", ",", "<FIXE>" ]	[ "multiclass", "MTBUF_LoadIntrinsicPat", "SDPatternOperator", "name", ",", "ValueType", "vt", ",", "<BUGS>", "string", "opcode", ">", "{", "<BUGE>", "def", ":", "GCNPat", "<BUGS>", "(", "vt", "(", "name", "v4i32", ":", "$", "rsrc", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "i32", ":", "$", "soffset", ",", "timm", ":", "$", "offset", ",", "<BUGE>", "timm", ":", "$", "format", ",", "timm", ":", "$", "auxiliary", ",", "<NUM_LIT>", ")", ")", ",", "(", "!", "cast", "MTBUF_Pseudo", ">", "(", "opcode", "#", "_OFFSET", ")", "SReg_128", ":", "$", "rsrc", ",", "SCSrc_b32", ":", "$", "soffset", ",", "(", "as_i16timm", "$", "offset", ")", ",", "(", "as_i8timm", "$", "format", ")", "," ]
LLVM	Mips	CPP	code_generation	CPU	619,298	[ "unsigned", "MipsMCCodeEmitter", "::", "getMachineOpValue", "(", "const", "MCInst", "&", "MI", ",", "const", "MCOperand", "&", "MO", ",", "SmallVectorImpl", "<", "MCFixup", ">", "&", "Fixups", ")", "const", "{", "if", "(", "MO", ".", "isReg", "(", ")", ")", "{", "unsigned", "Reg", "=", "MO", ".", "getReg", "(", ")", ";", "unsigned", "RegNo", "=", "getMipsRegisterNumbering", "(", "Reg", ")", ";", "return", "RegNo", ";", "}", "else", "if", "(", "MO", ".", "isImm", "(", ")", ")", "{", "return", "static_cast", "<", "unsigned", ">", "(", "MO", ".", "getImm", "(", ")", ")", ";", "}", "else", "if", "(", "MO", ".", "isFPImm", "(", ")", ")", "{", "return", "static_cast", "<", "unsigned", ">", "(", "APFloat", "(", "MO", ".", "getFPImm", "(", ")", ")", ".", "bitcastToAPInt", "(", ")", ".", "getHiBits", "(", "<NUM_LIT>", ")", ".", "getLimitedValue", "(", ")", ")", ";", "}", "assert", "(", "MO", ".", "isExpr", "(", ")", ")", ";", "const", "MCExpr", "", "Expr", "=", "MO", ".", "getExpr", "(", ")", ";", "MCExpr", "::", "ExprKind", "Kind", "=", "Expr", "->", "getKind", "(", ")", ";", "if", "(", "Kind", "==", "MCExpr", "::", "Binary", ")", "{", "Expr", "=", "static_cast", "<", "const", "MCBinaryExpr", "", ">", "(", "Expr", ")", "->", "getLHS", "(", ")", ";", "Kind", "=", "Expr", "->", "getKind", "(", ")", ";", "}", "assert", "(", "Kind", "==", "MCExpr", "::", "SymbolRef", ")", ";", "Mips", "::", "Fixups", "FixupKind", "=", "Mips", "::", "Fixups", "(", "<NUM_LIT>", ")", ";", "switch", "(", "cast", "<", "MCSymbolRefExpr", ">", "(", "Expr", ")", "->", "getKind", "(", ")", ")", "{", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "Unknown fixup kind!", "<STR_LIT>", ")", ";", "break", ";", "case", "MCSymbolRefExpr", "::", "VK_Mips_GOT_DISP", ":", "llvm_unreachable", "(", "<STR_LIT>", "fixup kind VK_Mips_GOT_DISP not supported for direct object!", "<STR_LIT>", ")", ";", "break", ";", "case", "MCSymbolRefExpr", "::", "VK_Mips_GPOFF_HI", ":", "FixupKind", "=", "Mips", "::", "fixup_Mips_GPOFF_HI", ";", "break", ";", "case", "MCSymbolRefExpr", "::", "VK_Mips_GPOFF_LO", ":", "FixupKind", "=", "Mips", "::", "fixup_Mips_GPOFF_LO", ";", "break", ";", "case", "MCSymbolRefExpr", "::", "VK_Mips_GOT_PAGE", ":", "FixupKind", "=", "Mips", "::", "fixup_Mips_GOT_PAGE", ";", "break", ";", "case", "MCSymbolRefExpr", "::", "VK_Mips_GOT_OFST", ":", "FixupKind", "=", "Mips", "::", "fixup_Mips_GOT_OFST", ";", "break", ";", "case", "MCSymbolRefExpr", "::", "VK_Mips_GPREL", ":", "FixupKind", "=", "Mips", "::", "fixup_Mips_GPREL16", ";", "break", ";", "case", "MCSymbolRefExpr", "::", "VK_Mips_GOT_CALL", ":", "FixupKind", "=", "Mips", "::", "fixup_Mips_CALL16", ";", "break", ";", "case", "MCSymbolRefExpr", "::", "VK_Mips_GOT16", ":", "FixupKind", "=", "Mips", "::", "fixup_Mips_GOT_Global", ";", "break", ";", "case", "MCSymbolRefExpr", "::", "VK_Mips_GOT", ":", "FixupKind", "=", "Mips", "::", "fixup_Mips_GOT_Local", ";", "break", ";", "case", "MCSymbolRefExpr", "::", "VK_Mips_ABS_HI", ":", "FixupKind", "=", "Mips", "::", "fixup_Mips_HI16", ";", "break", ";", "case", "MCSymbolRefExpr", "::", "VK_Mips_ABS_LO", ":", "FixupKind", "=", "Mips", "::", "fixup_Mips_LO16", ";", "break", ";", "case", "MCSymbolRefExpr", "::", "VK_Mips_TLSGD", ":", "FixupKind", "=", "Mips", "::", "fixup_Mips_TLSGD", ";", "break", ";", "case", "MCSymbolRefExpr", "::", "VK_Mips_TLSLDM", ":", "FixupKind", "=", "Mips", "::", "fixup_Mips_TLSLDM", ";", "break", ";", "case", "MCSymbolRefExpr", "::", "VK_Mips_DTPREL_HI", ":", "FixupKind", "=", "Mips", "::", "fixup_Mips_DTPREL_HI", ";", "break", ";", "case", "MCSymbolRefExpr", "::", "VK_Mips_DTPREL_LO", ":", "FixupKind", "=", "Mips", "::", "fixup_Mips_DTPREL_LO", ";", "break", ";", "case", "MCSymbolRefExpr", "::", "VK_Mips_GOTTPREL", ":", "FixupKind", "=", "Mips", "::", "fixup_Mips_GOTTPREL", ";", "break", ";", "case", "MCSymbolRefExpr", "::", "VK_Mips_TPREL_HI", ":", "FixupKind", "=", "Mips", "::", "fixup_Mips_TPREL_HI", ";", "break", ";", "case", "MCSymbolRefExpr", "::", "VK_Mips_TPREL_LO", ":", "FixupKind", "=", "Mips", "::", "fixup_Mips_TPREL_LO", ";", "break", ";", "}", "Fixups", ".", "push_back", "(", "MCFixup", "::", "Create", "(", "<NUM_LIT>", ",", "MO", ".", "getExpr", "(", ")", ",", "MCFixupKind", "(", "FixupKind", ")", ")", ")", ";", "return", "<NUM_LIT>", ";", "}" ]	[ "getMachineOpValue", "-", "Return", "binary", "encoding", "of", "operand", "." ]
GCC	arm	MD	stmt_completion	CPU	619,299	[ ")", "]", ")" ]	[ "(", "set", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_op_dup", "<NUM_LIT>", "[", "(", "match_op_dup", "<NUM_LIT>", "[", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", "]", ")", "(", "match_dup", "<NUM_LIT>", ")", "]", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>" ]

GCC

rl78

MD

next_suggestion

MPU

619,200

[ "(", "pc", ")", ")", ")", "]" ]

[ "[", "(", "set", "(", "pc", ")", "(", "if_then_else", "(", "match_operator", "<NUM_LIT>", "<STR_LIT>", "[", "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "(", "label_ref", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")" ]

LLVM

SystemZ

CPP

stmt_completion

CPU

619,201

[ "(", ")", ")", ")", ";" ]

[ "MCAsmParserExtension", "::", "Initialize", "(", "Parser", ")", ";", "parser", ".", "addAliasForDirective", "(", "<STR_LIT>", ".word", "<STR_LIT>", ",", "<STR_LIT>", ".short", "<STR_LIT>", ")", ";", "setAvailableFeatures", "(", "ComputeAvailableFeatures", "(", "getSTI", "(", ")", ".", "getFeatureBits" ]

LLVM

CellSPU

TD

stmt_completion

MPU

619,202

[ ")", ",", "(", "v4f32", "VECREG", ":", "$", "rB", ")", ",", "(", "v4f32", "VECREG", ":", "$", "rA", ")", ")", ")", "]", ">", ";" ]

[ "def", "v4f32_cond", ":", "SELBInst", "<", "(", "outs", "VECREG", ":", "$", "rT", ")", ",", "(", "ins", "VECREG", ":", "$", "rA", ",", "VECREG", ":", "$", "rB", ",", "VECREG", ":", "$", "rC", ")", ",", "[", "(", "set", "(", "v4f32", "VECREG", ":", "$", "rT", ")", ",", "(", "select", "(", "v4i32", "VECREG", ":", "$", "rC" ]

LLVM

X86

TD

next_suggestion

CPU

619,203

[ "def", "i64immSExt32", ":", "ImmLeaf", "<", "i64", ",", "[", "{", "return", "Imm", "=", "=", "(", "int32_t", ")", "Imm", ";", "}", "]", ">", ";" ]

[ "return", "!", "shouldAvoidImmediateInstFormsForSize", "(", "N", ")", ";", "}", "]", ">", ";", "def", "i16immSExt8_su", ":", "PatLeaf", "<", "(", "i16immSExt8", ")", ",", "[", "{", "return", "!", "shouldAvoidImmediateInstFormsForSize", "(", "N", ")", ";", "}", "]", ">", ";", "def", "i32immSExt8_su", ":", "PatLeaf", "<", "(", "i32immSExt8", ")", ",", "[", "{", "return", "!", "shouldAvoidImmediateInstFormsForSize", "(", "N", ")", ";", "}", "]", ">", ";" ]

GCC

i386

CPP

code_generation

CPU

619,204

[ "static", "const", "char", "*", "detect_caches_amd", "(", "unsigned", "max_ext_level", ")", "{", "unsigned", "eax", ",", "ebx", ",", "ecx", ",", "edx", ";", "struct", "cache_desc", "level1", ",", "level2", "=", "{", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ";", "if", "(", "max_ext_level", "<", "<NUM_LIT>", ")", "return", "<STR_LIT>", "<STR_LIT>", ";", "_", "_", "cpuid", "(", "<NUM_LIT>", ",", "eax", ",", "ebx", ",", "ecx", ",", "edx", ")", ";", "level1", ".", "sizekb", "=", "(", "ecx", ">>", "<NUM_LIT>", ")", "&", "<NUM_LIT>", ";", "level1", ".", "assoc", "=", "(", "ecx", ">>", "<NUM_LIT>", ")", "&", "<NUM_LIT>", ";", "level1", ".", "line", "=", "ecx", "&", "<NUM_LIT>", ";", "if", "(", "max_ext_level", ">=", "<NUM_LIT>", ")", "detect_l2_cache", "(", "&", "level2", ")", ";", "return", "describe_cache", "(", "level1", ",", "level2", ")", ";", "}" ]

[ "Returns", "the", "description", "of", "caches", "for", "an", "AMD", "processor", "." ]

LLVM

Hexagon

TD

next_suggestion

DSP

619,205

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

[ "def", "C2_and", ":", "HInst", "<", "(", "outs", "PredRegs", ":", "$", "Pd4", ")", ",", "(", "ins", "PredRegs", ":", "$", "Pt4", ",", "PredRegs", ":", "$", "Ps4", ")", ",", "<STR_LIT>", ",", "tc_640086b5", ",", "TypeCR", ">", ",", "Enc_454a26", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

GCC

arm

MD

stmt_completion

CPU

619,206

[ "<STR_LIT>", ")", ")" ]

[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>" ]

LLVM

ARM

CPP

stmt_completion

CPU

619,207

[ ";" ]

[ "StringRef", "getPassName", "(", ")", "const", "override", "{", "return", "<STR_LIT>", "ARM Execution Dependency Fix", "<STR_LIT>" ]

GCC

1750a

CPP

program_repair

MPU

619,208

[ "<FIXS>", "enum", "machine_mode", "mode", "ATTRIBUTE_UNUSED", ";", "<FIXE>" ]

[ "intsmall_nonneg_const", "(", "op", ",", "mode", ")", "rtx", "op", ";", "<BUGS>", "enum", "machine_mode", "mode", ";", "<BUGE>", "{", "if", "(", "GET_CODE", "(", "op", ")", "==", "CONST_INT", "&&", "INTVAL", "(", "op", ")", ">=", "<NUM_LIT>", "&&", "INTVAL", "(", "op", ")", "<=", "<NUM_LIT>", ")", "return", "<NUM_LIT>", ";" ]

GCC

ia64

MD

stmt_completion

CPU

619,209

[ "match_operand", ":", "SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "fma", ":", "SF", "(", "neg", ":", "SF", "(" ]

LLVM

X86

CPP

code_generation

CPU

619,210

[ "bool", "FPS", "::", "runOnMachineFunction", "(", "MachineFunction", "&", "MF", ")", "{", "bool", "FPIsUsed", "=", "false", ";", "assert", "(", "X86", "::", "FP6", "==", "X86", "::", "FP0", "+", "<NUM_LIT>", "&&", "<STR_LIT>", "Register enums aren't sorted right!", "<STR_LIT>", ")", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "<=", "<NUM_LIT>", ";", "++", "i", ")", "if", "(", "MF", ".", "getRegInfo", "(", ")", ".", "isPhysRegUsed", "(", "X86", "::", "FP0", "+", "i", ")", ")", "{", "FPIsUsed", "=", "true", ";", "break", ";", "}", "if", "(", "!", "FPIsUsed", ")", "return", "false", ";", "TII", "=", "MF", ".", "getTarget", "(", ")", ".", "getInstrInfo", "(", ")", ";", "StackTop", "=", "<NUM_LIT>", ";", "SmallPtrSet", "<", "MachineBasicBlock", "*", ",", "<NUM_LIT>", ">", "Processed", ";", "MachineBasicBlock", "*", "Entry", "=", "MF", ".", "begin", "(", ")", ";", "bool", "Changed", "=", "false", ";", "for", "(", "df_ext_iterator", "<", "MachineBasicBlock", "*", ",", "SmallPtrSet", "<", "MachineBasicBlock", "*", ",", "<NUM_LIT>", ">", ">", "I", "=", "df_ext_begin", "(", "Entry", ",", "Processed", ")", ",", "E", "=", "df_ext_end", "(", "Entry", ",", "Processed", ")", ";", "I", "!=", "E", ";", "++", "I", ")", "Changed", "|=", "processBasicBlock", "(", "MF", ",", "*", "*", "I", ")", ";", "if", "(", "MF", ".", "size", "(", ")", "==", "Processed", ".", "size", "(", ")", ")", "return", "Changed", ";", "for", "(", "MachineFunction", "::", "iterator", "BB", "=", "MF", ".", "begin", "(", ")", ",", "E", "=", "MF", ".", "end", "(", ")", ";", "BB", "!=", "E", ";", "++", "BB", ")", "if", "(", "Processed", ".", "insert", "(", "BB", ")", ")", "Changed", "|=", "processBasicBlock", "(", "MF", ",", "*", "BB", ")", ";", "return", "Changed", ";", "}" ]

[ "runOnMachineFunction", "-", "Emit", "the", "function", "body", "." ]

LLVM

ARM

TD

program_repair

CPU

619,211

[ "<FIXS>", "InstrStage", "<NUM_LIT>", ",", "[", "A9_NPipe", "]", ",", "<NUM_LIT>", ">", ",", "InstrStage", "<NUM_LIT>", ",", "[", "A9_LSUnit", "]", ">", "]", ",", "<FIXE>" ]

[ "InstrStage", "<NUM_LIT>", ",", "[", "A9_MUX0", "]", ",", "<NUM_LIT>", ">", ",", "InstrStage", "<NUM_LIT>", ",", "[", "A9_DRegsN", "]", ",", "<NUM_LIT>", ",", "Required", ">", ",", "InstrStage", "<NUM_LIT>", ",", "[", "A9_DRegsVFP", "]", ",", "<NUM_LIT>", ",", "Reserved", ">", ",", "<BUGS>", "InstrStage", "<NUM_LIT>", ",", "[", "A9_NPipe", "]", ">", "]", ",", "<BUGE>", "[", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "]", ">", "," ]

LLVM

PowerPC

CPP

next_suggestion

CPU

619,212

[ "InFlag", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "MVT", "::", "Glue", ",", "InFlag", ")", ";" ]

[ "if", "(", "InFlag", ".", "getNode", "(", ")", ")", "Ops", ".", "push_back", "(", "InFlag", ")", ";", "if", "(", "isTailCall", ")", "{", "if", "(", "DAG", ".", "getMachineFunction", "(", ")", ".", "getRegInfo", "(", ")", ".", "liveout_empty", "(", ")", ")", "{", "SmallVector", "<", "CCValAssign", ",", "<NUM_LIT>", ">", "RVLocs", ";", "CCState", "CCInfo", "(", "CallConv", ",", "isVarArg", ",", "getTargetMachine", "(", ")", ",", "RVLocs", ",", "*", "DAG", ".", "getContext", "(", ")", ")", ";", "CCInfo", ".", "AnalyzeCallResult", "(", "Ins", ",", "RetCC_PPC", ")", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "!=", "RVLocs", ".", "size", "(", ")", ";", "++", "i", ")", "DAG", ".", "getMachineFunction", "(", ")", ".", "getRegInfo", "(", ")", ".", "addLiveOut", "(", "RVLocs", "[", "i", "]", ".", "getLocReg", "(", ")", ")", ";", "}", "assert", "(", "(", "(", "Callee", ".", "getOpcode", "(", ")", "==", "ISD", "::", "Register", "&&", "cast", "<", "RegisterSDNode", ">", "(", "Callee", ")", "->", "getReg", "(", ")", "==", "PPC", "::", "CTR", ")", "||", "Callee", ".", "getOpcode", "(", ")", "==", "ISD", "::", "TargetExternalSymbol", "||", "Callee", ".", "getOpcode", "(", ")", "==", "ISD", "::", "TargetGlobalAddress", "||", "isa", "<", "ConstantSDNode", ">", "(", "Callee", ")", ")", "&&", "<STR_LIT>", "Expecting an global address, external symbol, absolute value or register", "<STR_LIT>", ")", ";", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "MVT", "::", "Other", ",", "&", "Ops", "[", "<NUM_LIT>", "]", ",", "Ops", ".", "size", "(", ")", ")", ";", "}", "Chain", "=", "DAG", ".", "getNode", "(", "CallOpc", ",", "dl", ",", "NodeTys", ",", "&", "Ops", "[", "<NUM_LIT>", "]", ",", "Ops", ".", "size", "(", ")", ")", ";", "InFlag", "=", "Chain", ".", "getValue", "(", "<NUM_LIT>", ")", ";", "if", "(", "!", "isTailCall", "&&", "PPCSubTarget", ".", "isSVR4ABI", "(", ")", "&&", "PPCSubTarget", ".", "isPPC64", "(", ")", ")", "{", "SDVTList", "VTs", "=", "DAG", ".", "getVTList", "(", "MVT", "::", "Other", ",", "MVT", "::", "Glue", ")", ";", "if", "(", "CallOpc", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "{", "Chain", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "VTs", ",", "Chain", ",", "InFlag", ")", ";", "InFlag", "=", "Chain", ".", "getValue", "(", "<NUM_LIT>", ")", ";", "}", "else", "{" ]

LLVM

Hexagon

CPP

code_generation

DSP

619,213

[ "void", "ConvergingVLIWScheduler", "::", "initialize", "(", "ScheduleDAGMI", "*", "dag", ")", "{", "DAG", "=", "static_cast", "<", "VLIWMachineScheduler", "*", ">", "(", "dag", ")", ";", "SchedModel", "=", "DAG", "->", "getSchedModel", "(", ")", ";", "Top", ".", "init", "(", "DAG", ",", "SchedModel", ")", ";", "Bot", ".", "init", "(", "DAG", ",", "SchedModel", ")", ";", "const", "InstrItineraryData", "*", "Itin", "=", "DAG", "->", "getSchedModel", "(", ")", "->", "getInstrItineraries", "(", ")", ";", "const", "TargetMachine", "&", "TM", "=", "DAG", "->", "MF", ".", "getTarget", "(", ")", ";", "delete", "Top", ".", "HazardRec", ";", "delete", "Bot", ".", "HazardRec", ";", "Top", ".", "HazardRec", "=", "TM", ".", "getInstrInfo", "(", ")", "->", "CreateTargetMIHazardRecognizer", "(", "Itin", ",", "DAG", ")", ";", "Bot", ".", "HazardRec", "=", "TM", ".", "getInstrInfo", "(", ")", "->", "CreateTargetMIHazardRecognizer", "(", "Itin", ",", "DAG", ")", ";", "Top", ".", "ResourceModel", "=", "new", "VLIWResourceModel", "(", "TM", ",", "DAG", "->", "getSchedModel", "(", ")", ")", ";", "Bot", ".", "ResourceModel", "=", "new", "VLIWResourceModel", "(", "TM", ",", "DAG", "->", "getSchedModel", "(", ")", ")", ";", "assert", "(", "(", "!", "llvm", "::", "ForceTopDown", "||", "!", "llvm", "::", "ForceBottomUp", ")", "&&", "<STR_LIT>", "-misched-topdown incompatible with -misched-bottomup", "<STR_LIT>", ")", ";", "}" ]

[ "Initialize", "the", "strategy", "after", "building", "the", "DAG", "for", "a", "new", "region", "." ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

619,214

[ "const", "TargetRegisterClass", "*", "RC", "=", "TII", "->", "getOpRegClass", "(", "MIA", ",", "OpNo", ")", ";" ]

[ "assert", "(", "Result", ".", "first", ">=", "<NUM_LIT>", "&&", "Result", ".", "first", "<", "SQ_MAX_PGM_VGPRS", ")", ";", "}", "else", "if", "(", "TRI", "->", "isSGPRReg", "(", "MRIA", ",", "Op", ".", "getReg", "(", ")", ")", ")", "{", "assert", "(", "Reg", ">=", "RegisterEncoding", ".", "SGPR0", "&&", "Reg", "<", "SQ_MAX_PGM_SGPRS", ")", ";", "Result", ".", "first", "=", "Reg", "-", "RegisterEncoding", ".", "SGPR0", "+", "NUM_ALL_VGPRS", ";", "assert", "(", "Result", ".", "first", ">=", "NUM_ALL_VGPRS", "&&", "Result", ".", "first", "<", "SQ_MAX_PGM_SGPRS", "+", "NUM_ALL_VGPRS", ")", ";", "}", "else", "return", "{", "-", "<NUM_LIT>", ",", "-", "<NUM_LIT>", "}", ";", "const", "MachineInstr", "&", "MIA", "=", "*", "MI", ";" ]

LLVM

AArch64

CPP

stmt_completion

CPU

619,215

[ "(", ")", ";" ]

[ "return", "new", "AArch64GlobalsTagging" ]

LLVM

PowerPC

TD

stmt_completion

CPU

619,216

[ "dst", ")", ",", "<STR_LIT>", ",", "IIC_LdStDCBF", ",", "[", "]", ">", ",", "Requires", "<", "[", "IsE500", "]", ">", ";" ]

[ "def", "DCBFEP", ":", "DCB_Form", "<", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "(", "outs", ")", ",", "(", "ins", "memrr", ":", "$" ]

GCC

tilepro

MD

stmt_completion

VLIW

619,217

[ "<STR_LIT>", "<STR_LIT>", ")" ]

[ "(", "eq_attr" ]

GCC

rs6000

MD

next_suggestion

CPU

619,218

[ "<STR_LIT>", ")" ]

[ "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")" ]

LLVM

AArch64

CPP

stmt_completion

CPU

619,219

[ ")", ";" ]

[ "if", "(", "Parser", ".", "getTok", "(", ")", ".", "isNot", "(", "AsmToken", "::", "Identifier", ")", ")", "return", "true", ";", "SMLoc", "S", "=", "getLoc", "(", ")", ";", "StringRef", "Kind", ";", "int64_t", "Reg", "=", "tryMatchVectorRegister", "(", "Kind", ",", "false", ")", ";", "if", "(", "Reg", "==", "-", "<NUM_LIT>", ")", "return", "true", ";", "Operands", ".", "push_back", "(", "AArch64Operand", "::", "CreateReg", "(", "Reg", ",", "true", ",", "S", ",", "getLoc", "(", ")", ",", "getContext", "(", ")", ")", ")", ";", "if", "(", "!", "Kind", ".", "empty", "(", ")", ")", "Operands", ".", "push_back", "(", "AArch64Operand", "::", "CreateToken", "(", "Kind", ",", "false", ",", "S", ",", "getContext", "(", ")", ")", ")", ";", "if", "(", "Parser", ".", "getTok", "(", ")", ".", "is", "(", "AsmToken", "::", "LBrac", ")", ")", "{", "SMLoc", "SIdx", "=", "getLoc", "(", ")", ";", "Parser", ".", "Lex", "(", ")", ";", "const", "MCExpr", "*", "ImmVal", ";", "if", "(", "getParser", "(", ")", ".", "parseExpression", "(", "ImmVal", ")", ")", "return", "false", ";", "const", "MCConstantExpr", "*", "MCE", "=", "dyn_cast", "<", "MCConstantExpr", ">", "(", "ImmVal", ")", ";", "if", "(", "!", "MCE", ")", "{", "TokError", "(", "<STR_LIT>", "immediate value expected for vector index", "<STR_LIT>" ]

LLVM

AArch64

CPP

stmt_completion

CPU

619,220

[ ";" ]

[ "static", "DecodeStatus", "DecodeVPR128RegisterClass", "(", "llvm", "::", "MCInst", "&", "Inst", ",", "unsigned", "RegNo", ",", "uint64_t", "Address", ",", "const", "void", "*", "Decoder", ")", "{", "if", "(", "RegNo", ">", "<NUM_LIT>", ")", "return", "MCDisassembler", "::", "Fail", ";", "uint16_t", "Register", "=", "getReg", "(", "Decoder", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "RegNo", ")", ";", "Inst", ".", "addOperand", "(", "MCOperand", "::", "CreateReg", "(", "Register", ")", ")", ";", "return", "MCDisassembler", "::", "Success" ]

GCC

pru

CPP

stmt_completion

CPU

619,221

[ "size", ",", "aligned_p", ")", ";" ]

[ "}", "else", "if", "(", "size", "==", "INIT_ARRAY_ENTRY_BYTES", "&&", "aligned_p", "&&", "text_segment_operand", "(", "x", ",", "VOIDmode", ")", ")", "{", "fputs", "(", "<STR_LIT>", "\\t.2byte\\t%pmem(", "<STR_LIT>", ",", "asm_out_file", ")", ";", "output_addr_const", "(", "asm_out_file", ",", "x", ")", ";", "fputs", "(", "<STR_LIT>", ")\\n", "<STR_LIT>", ",", "asm_out_file", ")", ";", "return", "true", ";", "}", "else", "{", "return", "default_assemble_integer", "(", "x", "," ]

LLVM

X86

CPP

next_suggestion

CPU

619,222

[ "if", "(", "Ctx", ".", "getRegisterInfo", "(", ")", "&&", "FrameReg", "!=", "X86", "::", "NoRegister", ")", "{" ]

[ "RestoreReg", "(", "Out", ",", "RegCtx", ".", "AddressReg", "(", "MVT", "::", "i64", ")", ")", ";", "RestoreReg", "(", "Out", ",", "RegCtx", ".", "ShadowReg", "(", "MVT", "::", "i64", ")", ")", ";", "EmitAdjustRSP", "(", "Ctx", ",", "Out", ",", "<NUM_LIT>", ")", ";", "unsigned", "FrameReg", "=", "GetFrameReg", "(", "Ctx", ",", "Out", ")", ";" ]

LLVM

ARM

CPP

program_repair

CPU

619,223

[ "<FIXS>", "unsigned", "Opcode", ",", "VectorType", "*", "Ty", ",", "Optional", "FastMathFlags", ">", "FMF", ",", "<FIXE>" ]

[ "int", "getInlinerVectorBonusPercent", "(", ")", "{", "return", "<NUM_LIT>", ";", "}", "InstructionCost", "getArithmeticReductionCost", "(", "<BUGS>", "unsigned", "Opcode", ",", "VectorType", "*", "Ty", ",", "<BUGE>", "TTI", "::", "TargetCostKind", "CostKind", "=", "TTI", "::", "TCK_RecipThroughput", ")", ";", "InstructionCost", "getIntrinsicInstrCost", "(", "const", "IntrinsicCostAttributes", "&", "ICA", "," ]

LLVM

AArch64

TD

next_suggestion

CPU

619,224

[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "dst", ";", "bits", "<", "<NUM_LIT>", ">", "src1", ";", "bits", "<", "<NUM_LIT>", ">", "src2", ";", "bits", "<", "<NUM_LIT>", ">", "shift", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "isSub", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "setFlags", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "shift", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]

LLVM

AArch64

CPP

stmt_completion

CPU

619,225

[ "return", "false", ";" ]

[ "unsigned", "Lg2", "=", "C", ".", "countTrailingZeros", "(", ")", ";", "unsigned", "Src0Reg", "=", "getRegForValue", "(", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "if", "(", "!", "Src0Reg", ")", "return", "false", ";", "if", "(", "cast", "<", "BinaryOperator", ">", "(", "I", ")", "->", "isExact", "(", ")", ")", "{", "unsigned", "ResultReg", "=", "emitASR_ri", "(", "VT", ",", "VT", ",", "Src0Reg", ",", "Lg2", ")", ";", "if", "(", "!", "ResultReg", ")", "return", "false", ";", "updateValueMap", "(", "I", ",", "ResultReg", ")", ";", "return", "true", ";", "}", "int64_t", "Pow2MinusOne", "=", "(", "<NUM_LIT>", "ULL", "<<", "Lg2", ")", "-", "<NUM_LIT>", ";", "unsigned", "AddReg", "=", "emitAdd_ri_", "(", "VT", ",", "Src0Reg", ",", "Pow2MinusOne", ")", ";", "if", "(", "!", "AddReg", ")", "return", "false", ";", "if", "(", "!", "emitICmp_ri", "(", "VT", ",", "Src0Reg", ",", "<NUM_LIT>", ")", ")" ]

LLVM

ARM

TD

stmt_completion

CPU

619,226

[ "<NUM_LIT>", ">", ";" ]

[ "def", "BF16_VCVTB", ":", "BF16_VCVT", "<", "<STR_LIT>", "," ]

LLVM

AArch64

TD

next_suggestion

CPU

619,227

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rn", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "Q", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "U", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "size", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rm", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "opcode", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

619,228

[ "else", "if", "(", "Imm", ">=", "AMDGPU", "::", "Exp", "::", "ET_POS0", "&&", "Imm", "<=", "AMDGPU", "::", "Exp", "::", "ET_POS_LAST", ")", "ScoreBrackets", "->", "updateByEvent", "(", "TII", ",", "TRI", ",", "MRI", ",", "EXP_POS_ACCESS", ",", "Inst", ")", ";" ]

[ "if", "(", "FlatASCount", ">", "<NUM_LIT>", ")", "ScoreBrackets", "->", "setPendingFlat", "(", ")", ";", "}", "else", "if", "(", "SIInstrInfo", "::", "isVMEM", "(", "Inst", ")", "&&", "!", "llvm", "::", "AMDGPU", "::", "getMUBUFIsBufferInv", "(", "Inst", ".", "getOpcode", "(", ")", ")", ")", "{", "ScoreBrackets", "->", "updateByEvent", "(", "TII", ",", "TRI", ",", "MRI", ",", "getVmemWaitEventType", "(", "Inst", ")", ",", "Inst", ")", ";", "if", "(", "ST", "->", "vmemWriteNeedsExpWaitcnt", "(", ")", "&&", "(", "Inst", ".", "mayStore", "(", ")", "||", "SIInstrInfo", "::", "isAtomicRet", "(", "Inst", ")", ")", ")", "{", "ScoreBrackets", "->", "updateByEvent", "(", "TII", ",", "TRI", ",", "MRI", ",", "VMW_GPR_LOCK", ",", "Inst", ")", ";", "}", "}", "else", "if", "(", "TII", "->", "isSMRD", "(", "Inst", ")", ")", "{", "ScoreBrackets", "->", "updateByEvent", "(", "TII", ",", "TRI", ",", "MRI", ",", "SMEM_ACCESS", ",", "Inst", ")", ";", "}", "else", "if", "(", "Inst", ".", "isCall", "(", ")", ")", "{", "if", "(", "callWaitsOnFunctionReturn", "(", "Inst", ")", ")", "{", "ScoreBrackets", "->", "applyWaitcnt", "(", "WCG", "->", "getAllZeroWaitcnt", "(", "false", ")", ")", ";", "ScoreBrackets", "->", "setStateOnFunctionEntryOrReturn", "(", ")", ";", "}", "else", "{", "ScoreBrackets", "->", "applyWaitcnt", "(", "AMDGPU", "::", "Waitcnt", "(", ")", ")", ";", "}", "}", "else", "if", "(", "SIInstrInfo", "::", "isLDSDIR", "(", "Inst", ")", ")", "{", "ScoreBrackets", "->", "updateByEvent", "(", "TII", ",", "TRI", ",", "MRI", ",", "EXP_LDS_ACCESS", ",", "Inst", ")", ";", "}", "else", "if", "(", "TII", "->", "isVINTERP", "(", "Inst", ")", ")", "{", "int64_t", "Imm", "=", "TII", "->", "getNamedOperand", "(", "Inst", ",", "AMDGPU", "::", "OpName", "::", "waitexp", ")", "->", "getImm", "(", ")", ";", "ScoreBrackets", "->", "applyWaitcnt", "(", "EXP_CNT", ",", "Imm", ")", ";", "}", "else", "if", "(", "SIInstrInfo", "::", "isEXP", "(", "Inst", ")", ")", "{", "unsigned", "Imm", "=", "TII", "->", "getNamedOperand", "(", "Inst", ",", "AMDGPU", "::", "OpName", "::", "tgt", ")", "->", "getImm", "(", ")", ";", "if", "(", "Imm", ">=", "AMDGPU", "::", "Exp", "::", "ET_PARAM0", "&&", "Imm", "<=", "AMDGPU", "::", "Exp", "::", "ET_PARAM31", ")", "ScoreBrackets", "->", "updateByEvent", "(", "TII", ",", "TRI", ",", "MRI", ",", "EXP_PARAM_ACCESS", ",", "Inst", ")", ";" ]

LLVM

AArch64

TD

program_repair

CPU

619,229

[ "<FIXS>", "bits", "<NUM_LIT>", ">", "sz8_64", ",", "string", "asm", ",", "ZPRRegOp", "zprty", ",", "imm8_opt_lsl", "cpyimm", ",", "ValueType", "intty", ",", "ValueType", "predty", ",", "ValueType", "scalarty", ",", "ComplexPattern", "cpx", ">", "{", "<FIXE>", "<FIXS>", "def", ":", "Pat", "(", "vselect", "predty", ":", "$", "Pg", ",", "(", "intty", "(", "AArch64dup", "(", "scalarty", "(", "cpx", "i32", ":", "$", "imm", ",", "i32", ":", "$", "shift", ")", ")", ")", ")", ",", "ZPR", ":", "$", "Zd", ")", ",", "(", "!", "cast", "Instruction", ">", "(", "NAME", ")", "$", "Zd", ",", "$", "Pg", ",", "$", "imm", ",", "$", "shift", ")", ">", ";", "<FIXE>", "<FIXS>", "defm", "_B", ":", "sve_int_dup_imm_pred_merge_inst", "<NUM_LIT>", ",", "asm", ",", "ZPR8", ",", "cpy_imm8_opt_lsl_i8", ",", "nxv16i8", ",", "nxv16i1", ",", "i32", ",", "SVECpyDupImm8Pat", ">", ";", "defm", "_H", ":", "sve_int_dup_imm_pred_merge_inst", "<NUM_LIT>", ",", "asm", ",", "ZPR16", ",", "cpy_imm8_opt_lsl_i16", ",", "nxv8i16", ",", "nxv8i1", ",", "i32", ",", "SVECpyDupImm16Pat", ">", ";", "defm", "_S", ":", "sve_int_dup_imm_pred_merge_inst", "<NUM_LIT>", ",", "asm", ",", "ZPR32", ",", "cpy_imm8_opt_lsl_i32", ",", "nxv4i32", ",", "nxv4i1", ",", "i32", ",", "SVECpyDupImm32Pat", ">", ";", "defm", "_D", ":", "sve_int_dup_imm_pred_merge_inst", "<NUM_LIT>", ",", "asm", ",", "ZPR64", ",", "cpy_imm8_opt_lsl_i64", ",", "nxv2i64", ",", "nxv2i1", ",", "i64", ",", "SVECpyDupImm64Pat", ">", ";", "<FIXE>" ]

[ "}", "multiclass", "sve_int_dup_imm_pred_merge_inst", "<BUGS>", "bits", "<NUM_LIT>", ">", "sz8_64", ",", "string", "asm", ",", "ZPRRegOp", "zprty", ",", "ValueType", "intty", ",", "ValueType", "predty", ",", "ValueType", "scalarty", ",", "imm8_opt_lsl", "cpyimm", ">", "{", "<BUGE>", "let", "Constraints", "=", "<STR_LIT>", "indef", "NAME", ":", "sve_int_dup_imm_pred", "sz8_64", ",", "<NUM_LIT>", ",", "asm", ",", "zprty", ",", "<STR_LIT>", ",", "(", "ins", "zprty", ":", "$", "_Zd", ",", "PPRAny", ":", "$", "Pg", ",", "cpyimm", ":", "$", "imm", ")", ">", ";", "def", ":", "InstAlias", "<STR_LIT>", ",", "(", "!", "cast", "Instruction", ">", "(", "NAME", ")", "zprty", ":", "$", "Zd", ",", "PPRAny", ":", "$", "Pg", ",", "cpyimm", ":", "$", "imm", ")", ",", "<NUM_LIT>", ">", ";", "<BUGS>", "def", ":", "Pat", "(", "intty", "(", "vselect", "predty", ":", "$", "Pg", ",", "(", "intty", "(", "AArch64dup", "(", "scalarty", "(", "SVE8BitLslImm", "scalarty", ">", ".", "Pat", "i32", ":", "$", "imm", ",", "i32", ":", "$", "shift", ")", ")", ")", ")", ",", "intty", ":", "$", "Zd", ")", ")", ",", "(", "!", "cast", "Instruction", ">", "(", "NAME", ")", "zprty", ":", "$", "Zd", ",", "$", "Pg", ",", "i32", ":", "$", "imm", ",", "i32", ":", "$", "shift", ")", ">", ";", "<BUGE>", "}", "multiclass", "sve_int_dup_imm_pred_merge", "string", "asm", ">", "{", "<BUGS>", "defm", "_B", ":", "sve_int_dup_imm_pred_merge_inst", "<NUM_LIT>", ",", "asm", ",", "ZPR8", ",", "nxv16i8", ",", "nxv16i1", ",", "i32", ",", "cpy_imm8_opt_lsl_i8", ">", ";", "defm", "_H", ":", "sve_int_dup_imm_pred_merge_inst", "<NUM_LIT>", ",", "asm", ",", "ZPR16", ",", "nxv8i16", ",", "nxv8i1", ",", "i32", ",", "cpy_imm8_opt_lsl_i16", ">", ";", "defm", "_S", ":", "sve_int_dup_imm_pred_merge_inst", "<NUM_LIT>", ",", "asm", ",", "ZPR32", ",", "nxv4i32", ",", "nxv4i1", ",", "i32", ",", "cpy_imm8_opt_lsl_i32", ">", ";", "defm", "_D", ":", "sve_int_dup_imm_pred_merge_inst", "<NUM_LIT>", ",", "asm", ",", "ZPR64", ",", "nxv2i64", ",", "nxv2i1", ",", "i64", ",", "cpy_imm8_opt_lsl_i64", ">", ";", "<BUGE>", "def", ":", "InstAlias", "<STR_LIT>", ",", "(", "!", "cast", "Instruction", ">", "(", "NAME", "#", "_H", ")", "ZPR16", ":", "$", "Zd", ",", "PPRAny", ":", "$", "Pg", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ">", ";" ]

LLVM

X86

CPP

next_suggestion

CPU

619,230

[ "}" ]

[ "if", "(", "!", "RM", ".", "hasValue", "(", ")", ")", "{", "if", "(", "TT", ".", "isOSDarwin", "(", ")", ")", "{", "if", "(", "is64Bit", ")", "return", "Reloc", "::", "PIC_", ";", "return", "Reloc", "::", "DynamicNoPIC", ";", "}", "if", "(", "TT", ".", "isOSWindows", "(", ")", "&&", "is64Bit", ")", "return", "Reloc", "::", "PIC_", ";", "return", "Reloc", "::", "Static", ";", "}", "if", "(", "*", "RM", "==", "Reloc", "::", "DynamicNoPIC", ")", "{", "if", "(", "is64Bit", ")", "return", "Reloc", "::", "PIC_", ";", "if", "(", "!", "TT", ".", "isOSDarwin", "(", ")", ")", "return", "Reloc", "::", "Static", ";", "}", "if", "(", "*", "RM", "==", "Reloc", "::", "Static", "&&", "TT", ".", "isOSDarwin", "(", ")", "&&", "is64Bit", ")", "return", "Reloc", "::", "PIC_", ";", "return", "*", "RM", ";" ]

LLVM

Hexagon

TD

next_suggestion

DSP

619,231

[ "let", "mayStore", "=", "<NUM_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "addrMode", "=", "BaseImmOffset", ";", "let", "accessSize", "=", "HalfWordAccess", ";", "let", "mayLoad", "=", "<NUM_LIT>", ";", "let", "isRestrictNoSlot1Store", "=", "<NUM_LIT>", ";" ]

GCC

i386

CPP

stmt_completion

CPU

619,232

[ "_", "_", "B", ",", "(", "_", "_", "v8sf", ")", "_", "mm256_avx512_setzero_ps", "(", ")", ",", "(", "_", "_", "mmask8", ")", "_", "_", "U", ")", ";" ]

[ "return", "(", "_", "_", "m256", ")", "_", "_", "builtin_ia32_divps256_mask", "(", "(", "_", "_", "v8sf", ")", "_", "_", "A", ",", "(", "_", "_", "v8sf", ")" ]

GCC

mn10300

MD

next_suggestion

MPU

619,233

[ "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]" ]

[ "(", "lshiftrt", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "QI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "(", "clobber", "(", "reg", ":", "CC", "CC_REG", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")" ]

GCC

ia64

MD

stmt_completion

CPU

619,234

[ ")", ")", "]" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "float_truncate", ":", "SF", "(", "minus", ":", "DF", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "mult", ":", "DF", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")" ]

GCC

aarch64

CPP

next_suggestion

CPU

619,235

[ "}" ]

[ "vreinterpretq_f64_s8", "(", "int8x16_t", "_", "_", "a", ")", "{", "return", "(", "float64x2_t", ")", "_", "_", "a", ";" ]

LLVM

Sparc

CPP

next_suggestion

CPU

619,236

[ "BB", "->", "addSuccessor", "(", "sinkMBB", ")", ";" ]

[ "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "BROpcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "BROpcode", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "break", ";", "}", "CC", "=", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ";", "const", "BasicBlock", "*", "LLVM_BB", "=", "BB", "->", "getBasicBlock", "(", ")", ";", "MachineFunction", "::", "iterator", "It", "=", "BB", ";", "++", "It", ";", "MachineBasicBlock", "*", "thisMBB", "=", "BB", ";", "MachineFunction", "*", "F", "=", "BB", "->", "getParent", "(", ")", ";", "MachineBasicBlock", "*", "copy0MBB", "=", "F", "->", "CreateMachineBasicBlock", "(", "LLVM_BB", ")", ";", "MachineBasicBlock", "*", "sinkMBB", "=", "F", "->", "CreateMachineBasicBlock", "(", "LLVM_BB", ")", ";", "F", "->", "insert", "(", "It", ",", "copy0MBB", ")", ";", "F", "->", "insert", "(", "It", ",", "sinkMBB", ")", ";", "sinkMBB", "->", "splice", "(", "sinkMBB", "->", "begin", "(", ")", ",", "BB", ",", "llvm", "::", "next", "(", "MachineBasicBlock", "::", "iterator", "(", "MI", ")", ")", ",", "BB", "->", "end", "(", ")", ")", ";", "sinkMBB", "->", "transferSuccessorsAndUpdatePHIs", "(", "BB", ")", ";", "BB", "->", "addSuccessor", "(", "copy0MBB", ")", ";" ]

GCC

tilepro

MD

next_suggestion

VLIW

619,237

[ "<STR_LIT>" ]

[ "(", "sign_extend", ":", "SI", "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")", "]", "<STR_LIT>" ]

LLVM

PowerPC

CPP

next_suggestion

CPU

619,238

[ "return", "true", ";" ]

[ "case", "Intrinsic", "::", "ppc_altivec_vcmpequw_p", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpgefp_p", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpgtfp_p", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpgtsb_p", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpgtsh_p", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpgtsw_p", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpgtub_p", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpgtuh_p", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpgtuw_p", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpbfp", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpeqfp", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpequb", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpequh", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpequw", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpgefp", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpgtfp", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpgtsb", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpgtsh", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpgtsw", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpgtub", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpgtuh", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "case", "Intrinsic", "::", "ppc_altivec_vcmpgtuw", ":", "CompareOpc", "=", "<NUM_LIT>", ";", "isDot", "=", "<NUM_LIT>", ";", "break", ";", "}" ]

LLVM

Hexagon

TD

next_suggestion

DSP

619,239

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Vvv32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Vuu32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Vvv32", ";" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

619,240

[ "if", "(", "!", "UnusedCarry", ".", "isValid", "(", ")", ")", "return", "MachineInstrBuilder", "(", ")", ";" ]

[ "if", "(", "ST", ".", "hasAddNoCarry", "(", ")", ")", "return", "BuildMI", "(", "MBB", ",", "I", ",", "DL", ",", "get", "(", "AMDGPU", "::", "V_ADD_U32_e32", ")", ",", "DestReg", ")", ";", "Register", "UnusedCarry", "=", "RS", ".", "scavengeRegister", "(", "RI", ".", "getBoolRC", "(", ")", ",", "I", ",", "<NUM_LIT>", ",", "false", ")", ";" ]

GCC

aarch64

CPP

code_generation

CPU

619,241

[ "static", "bool", "aarch64_evpc_sel", "(", "struct", "expand_vec_perm_d", "*", "d", ")", "{", "machine_mode", "vmode", "=", "d", "->", "vmode", ";", "int", "unit_size", "=", "GET_MODE_UNIT_SIZE", "(", "vmode", ")", ";", "if", "(", "d", "->", "vec_flags", "!=", "VEC_SVE_DATA", "||", "unit_size", ">", "<NUM_LIT>", ")", "return", "false", ";", "int", "n_patterns", "=", "d", "->", "perm", ".", "encoding", "(", ")", ".", "npatterns", "(", ")", ";", "poly_int64", "vec_len", "=", "d", "->", "perm", ".", "length", "(", ")", ";", "for", "(", "int", "i", "=", "<NUM_LIT>", ";", "i", "<", "n_patterns", ";", "++", "i", ")", "if", "(", "!", "known_eq", "(", "d", "->", "perm", "[", "i", "]", ",", "i", ")", "&&", "!", "known_eq", "(", "d", "->", "perm", "[", "i", "]", ",", "vec_len", "+", "i", ")", ")", "return", "false", ";", "for", "(", "int", "i", "=", "n_patterns", ";", "i", "<", "n_patterns", "*", "<NUM_LIT>", ";", "i", "++", ")", "if", "(", "!", "d", "->", "perm", ".", "series_p", "(", "i", ",", "n_patterns", ",", "i", ",", "n_patterns", ")", "&&", "!", "d", "->", "perm", ".", "series_p", "(", "i", ",", "n_patterns", ",", "vec_len", "+", "i", ",", "n_patterns", ")", ")", "return", "false", ";", "if", "(", "d", "->", "testing_p", ")", "return", "true", ";", "machine_mode", "pred_mode", "=", "aarch64_sve_pred_mode", "(", "vmode", ")", ";", "rtx_vector_builder", "builder", "(", "pred_mode", ",", "n_patterns", ",", "<NUM_LIT>", ")", ";", "for", "(", "int", "i", "=", "<NUM_LIT>", ";", "i", "<", "n_patterns", "*", "<NUM_LIT>", ";", "i", "++", ")", "{", "rtx", "elem", "=", "known_eq", "(", "d", "->", "perm", "[", "i", "]", ",", "i", ")", "?", "CONST1_RTX", "(", "BImode", ")", ":", "CONST0_RTX", "(", "BImode", ")", ";", "builder", ".", "quick_push", "(", "elem", ")", ";", "}", "rtx", "const_vec", "=", "builder", ".", "build", "(", ")", ";", "rtx", "pred", "=", "force_reg", "(", "pred_mode", ",", "const_vec", ")", ";", "emit_insn", "(", "gen_vcond_mask", "(", "vmode", ",", "vmode", ",", "d", "->", "target", ",", "d", "->", "op0", ",", "d", "->", "op1", ",", "pred", ")", ")", ";", "return", "true", ";", "}" ]

[ "Try", "to", "implement", "D", "using", "SVE", "SEL", "instruction", "." ]

LLVM

R600

TD

stmt_completion

GPU

619,242

[ ">", ";" ]

[ "def", "FeatureEvergreen", ":", "SubtargetFeatureGeneration", "<", "<STR_LIT>", ",", "[", "FeatureFetchLimit16", ",", "FeatureLocalMemorySize32768", "]" ]

LLVM

ARM64

CPP

next_suggestion

CPU

619,243

[ "return", "getUsefulBitsFromOrWithShiftedReg", "(", "SDValue", "(", "UserNode", ",", "<NUM_LIT>", ")", ",", "UsefulBits", ",", "Depth", ")", ";" ]

[ "switch", "(", "UserNode", "->", "getMachineOpcode", "(", ")", ")", "{", "default", ":", "return", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "getUsefulBitsFromAndWithImmediate", "(", "SDValue", "(", "UserNode", ",", "<NUM_LIT>", ")", ",", "UsefulBits", ",", "Depth", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "getUsefulBitsFromUBFM", "(", "SDValue", "(", "UserNode", ",", "<NUM_LIT>", ")", ",", "UsefulBits", ",", "Depth", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "if", "(", "UserNode", "->", "getOperand", "(", "<NUM_LIT>", ")", "!=", "Orig", ")", "return", ";" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

619,244

[ "}" ]

[ "MachineSDNode", "*", "SITargetLowering", "::", "wrapAddr64Rsrc", "(", "SelectionDAG", "&", "DAG", ",", "const", "SDLoc", "&", "DL", ",", "SDValue", "Ptr", ")", "const", "{", "const", "SIInstrInfo", "*", "TII", "=", "getSubtarget", "(", ")", "->", "getInstrInfo", "(", ")", ";", "const", "SDValue", "Ops0", "[", "]", "=", "{", "DAG", ".", "getTargetConstant", "(", "AMDGPU", "::", "SGPR_64RegClassID", ",", "DL", ",", "MVT", "::", "i32", ")", ",", "buildSMovImm32", "(", "DAG", ",", "DL", ",", "<NUM_LIT>", ")", ",", "DAG", ".", "getTargetConstant", "(", "AMDGPU", "::", "sub0", ",", "DL", ",", "MVT", "::", "i32", ")", ",", "buildSMovImm32", "(", "DAG", ",", "DL", ",", "TII", "->", "getDefaultRsrcDataFormat", "(", ")", ">>", "<NUM_LIT>", ")", ",", "DAG", ".", "getTargetConstant", "(", "AMDGPU", "::", "sub1", ",", "DL", ",", "MVT", "::", "i32", ")", "}", ";", "SDValue", "SubRegHi", "=", "SDValue", "(", "DAG", ".", "getMachineNode", "(", "AMDGPU", "::", "REG_SEQUENCE", ",", "DL", ",", "MVT", "::", "v2i32", ",", "Ops0", ")", ",", "<NUM_LIT>", ")", ";", "const", "SDValue", "Ops1", "[", "]", "=", "{", "DAG", ".", "getTargetConstant", "(", "AMDGPU", "::", "SGPR_128RegClassID", ",", "DL", ",", "MVT", "::", "i32", ")", ",", "Ptr", ",", "DAG", ".", "getTargetConstant", "(", "AMDGPU", "::", "sub0_sub1", ",", "DL", ",", "MVT", "::", "i32", ")", ",", "SubRegHi", ",", "DAG", ".", "getTargetConstant", "(", "AMDGPU", "::", "sub2_sub3", ",", "DL", ",", "MVT", "::", "i32", ")", "}", ";", "return", "DAG", ".", "getMachineNode", "(", "AMDGPU", "::", "REG_SEQUENCE", ",", "DL", ",", "MVT", "::", "v4i32", ",", "Ops1", ")", ";" ]

GCC

i386

MD

stmt_completion

CPU

619,245

[ "]", ")" ]

[ "(", "define_mode_iterator", "VI_256_AVX2", "[", "(", "V32QI", "<STR_LIT>", ")", "(", "V16HI", "<STR_LIT>", ")", "V8SI", "V4DI" ]

LLVM

Hexagon

CPP

next_suggestion

DSP

619,246

[ "}" ]

[ "for", "(", "auto", "&", "B", ":", "MF", ")", "for", "(", "auto", "&", "I", ":", "B", ")", "if", "(", "I", ".", "getOpcode", "(", ")", "==", "Hexagon", "::", "ALIGNA", ")", "return", "&", "I", ";", "return", "nullptr", ";" ]

LLVM

SystemZ

CPP

stmt_completion

CPU

619,247

[ ";" ]

[ "MachineInstr", "*", "SystemZLDCleanup", "::", "ReplaceTLSCall", "(", "MachineInstr", "*", "I", ",", "unsigned", "TLSBaseAddrReg", ")", "{", "MachineInstr", "*", "Copy", "=", "BuildMI", "(", "*", "I", "->", "getParent", "(", ")", ",", "I", ",", "I", "->", "getDebugLoc", "(", ")", ",", "TII", "->", "get", "(", "TargetOpcode", "::", "COPY", ")", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ".", "addReg", "(", "TLSBaseAddrReg", ")", ";", "I", "->", "eraseFromParent", "(", ")" ]

LLVM

Hexagon

TD

stmt_completion

DSP

619,248

[ ">", "src", ";" ]

[ "class", "T_S2op_2", "<", "string", "mnemonic", ",", "bits", "<", "<NUM_LIT>", ">", "RegTyBits", ",", "RegisterClass", "RCOut", ",", "RegisterClass", "RCIn", ",", "bits", "<", "<NUM_LIT>", ">", "MajOp", ",", "bits", "<", "<NUM_LIT>", ">", "MinOp", ",", "bit", "isSat", ",", "bit", "isRnd", ",", "list", "<", "dag", ">", "pattern", "=", "[", "]", ">", ":", "SInst", "<", "(", "outs", "RCOut", ":", "$", "dst", ")", ",", "(", "ins", "RCIn", ":", "$", "src", ",", "u5Imm", ":", "$", "u5", ")", ",", "<STR_LIT>", "#", "mnemonic", "#", "<STR_LIT>", "#", "!", "if", "(", "isSat", ",", "<STR_LIT>", ",", "<STR_LIT>", ")", "#", "!", "if", "(", "isRnd", ",", "<STR_LIT>", ",", "<STR_LIT>", ")", ",", "pattern", ",", "<STR_LIT>", ",", "S_2op_tc_2_SLOT23", ">", "{", "bits", "<", "<NUM_LIT>", ">", "dst", ";", "bits", "<", "<NUM_LIT>" ]

LLVM

MCS51

CPP

stmt_completion

MPU

619,249

[ ")", "const", "{" ]

[ "bool", "isSignalHandler", "(" ]

LLVM

X86

CPP

next_suggestion

CPU

619,250

[ "Operands", "[", "<NUM_LIT>", "]", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SUB", ",", "DL", ",", "InVT", ",", "Operands", "[", "<NUM_LIT>", "]", ",", "VecOnes", ")", ";" ]

[ "if", "(", "Val", ".", "ult", "(", "Min", ")", "||", "Val", ".", "ugt", "(", "Max", ")", ")", "return", "false", ";", "}", "return", "true", ";", "}", ";", "auto", "LHS", "=", "In", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "auto", "RHS", "=", "In", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "!", "IsConstVectorInRange", "(", "RHS", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ")", "return", "SDValue", "(", ")", ";", "if", "(", "LHS", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "ADD", ")", "return", "SDValue", "(", ")", ";", "SDValue", "Operands", "[", "<NUM_LIT>", "]", ";", "Operands", "[", "<NUM_LIT>", "]", "=", "LHS", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "Operands", "[", "<NUM_LIT>", "]", "=", "LHS", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "auto", "AVGBuilder", "=", "[", "]", "(", "SelectionDAG", "&", "DAG", ",", "const", "SDLoc", "&", "DL", ",", "ArrayRef", "<", "SDValue", ">", "Ops", ")", "{", "return", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "Ops", "[", "<NUM_LIT>", "]", ".", "getValueType", "(", ")", ",", "Ops", ")", ";", "}", ";", "if", "(", "IsConstVectorInRange", "(", "Operands", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ",", "ScalarVT", "==", "MVT", "::", "i8", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", "&&", "Operands", "[", "<NUM_LIT>", "]", ".", "getOpcode", "(", ")", "==", "ISD", "::", "ZERO_EXTEND", "&&", "Operands", "[", "<NUM_LIT>", "]", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getValueType", "(", ")", "==", "VT", ")", "{", "SDValue", "VecOnes", "=", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "DL", ",", "InVT", ")", ";" ]

LLVM

DLX

CPP

stmt_completion

CPU

619,251

[ ";" ]

[ "DLXTargetMachine", "::", "DLXTargetMachine", "(", "const", "Target", "&", "T", ",", "const", "Triple", "&", "TT", ",", "StringRef", "Cpu", ",", "StringRef", "FeatureString", ",", "const", "TargetOptions", "&", "Options", ",", "Optional", "<", "Reloc", "::", "Model", ">", "RM", ",", "Optional", "<", "CodeModel", "::", "Model", ">", "CodeModel", ",", "CodeGenOpt", "::", "Level", "OptLevel", ",", "bool", "JIT", ")", ":", "LLVMTargetMachine", "(", "T", ",", "computeDataLayout", "(", ")", ",", "TT", ",", "Cpu", ",", "FeatureString", ",", "Options", ",", "getEffectiveRelocModel", "(", "RM", ")", ",", "getEffectiveCodeModel", "(", "CodeModel", ")", ",", "OptLevel", ")", ",", "Subtarget", "(", "TT", ",", "Cpu", ",", "FeatureString", ",", "*", "this", ",", "Options", ",", "getCodeModel", "(", ")", ",", "OptLevel", ")", ",", "TLOF", "(", "new", "DLXTargetObjectFile", "(", ")", ")", "{", "initAsmInfo", "(", ")" ]

GCC

mips

MD

stmt_completion

CPU

619,252

[ ")" ]

[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")" ]

GCC

sparc

MD

program_repair

CPU

619,253

[ "<FIXS>", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<FIXE>" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "mult", ":", "DI", "(", "sign_extend", ":", "DI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "<BUGS>", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<BUGE>", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")" ]

GCC

sparc

CPP

stmt_completion

CPU

619,254

[ ")", ";" ]

[ "gcc_assert", "(", "(", "TARGET_ARCH32", "&&", "size", "<=", "<NUM_LIT>", ")", "||", "(", "TARGET_ARCH64", "&&", "size", "<=", "<NUM_LIT>", ")", ")", ";", "if", "(", "mode", "==", "BLKmode", ")", "return", "function_arg_vector_value", "(", "size", ",", "SPARC_FP_ARG_FIRST", "+", "<NUM_LIT>", "*", "slotno", ")", ";", "mclass", "=", "MODE_FLOAT", ";", "}", "if", "(", "TARGET_ARCH32", ")", "return", "gen_rtx_REG", "(", "mode", ",", "regno", ")", ";", "if", "(", "type", "&&", "TREE_CODE", "(", "type", ")", "==", "RECORD_TYPE", ")", "{", "HOST_WIDE_INT", "size", "=", "int_size_in_bytes", "(", "type", ")", ";", "gcc_assert", "(", "size", "<=", "<NUM_LIT>", ")", ";", "return", "function_arg_record_value", "(", "type", ",", "mode", ",", "slotno", ",", "named", ",", "regbase", ")", ";", "}", "else", "if", "(", "type", "&&", "TREE_CODE", "(", "type", ")", "==", "UNION_TYPE", ")", "{", "HOST_WIDE_INT", "size", "=", "int_size_in_bytes", "(", "type", ")", ";", "gcc_assert", "(", "size", "<=", "<NUM_LIT>", ")", ";", "return", "function_arg_union_value", "(", "size", ",", "mode", ",", "slotno", ",", "regno", ")", ";", "}", "else", "if", "(", "(", "mclass", "==", "MODE_FLOAT", "||", "mclass", "==", "MODE_COMPLEX_FLOAT", ")", "&&", "SPARC_FP_REG_P", "(", "regno", ")", ")", "{", "rtx", "reg", "=", "gen_rtx_REG", "(", "mode", ",", "regno", ")", ";", "if", "(", "cum", "->", "prototype_p", "||", "cum", "->", "libcall_p", ")", "return", "reg", ";", "else", "{", "rtx", "v0", ",", "v1", ";", "if", "(", "(", "regno", "-", "SPARC_FP_ARG_FIRST", ")", "<", "SPARC_INT_ARG_MAX", "*", "<NUM_LIT>", ")", "{", "int", "intreg", ";", "if", "(", "incoming", ")", "return", "reg", ";", "intreg", "=", "(", "SPARC_OUTGOING_INT_ARG_FIRST", "+", "(", "regno", "-", "SPARC_FP_ARG_FIRST", ")", "/", "<NUM_LIT>", ")", ";", "v0", "=", "gen_rtx_EXPR_LIST", "(", "VOIDmode", ",", "reg", ",", "const0_rtx", ")", ";", "v1", "=", "gen_rtx_EXPR_LIST", "(", "VOIDmode", ",", "gen_rtx_REG", "(", "mode", ",", "intreg", ")", ",", "const0_rtx", ")", ";", "return", "gen_rtx_PARALLEL", "(", "mode", ",", "gen_rtvec", "(", "<NUM_LIT>", ",", "v0", ",", "v1", ")", ")", ";", "}", "else", "{", "v0", "=", "gen_rtx_EXPR_LIST", "(", "VOIDmode", ",", "NULL_RTX", ",", "const0_rtx", ")", ";", "v1", "=", "gen_rtx_EXPR_LIST", "(", "VOIDmode", ",", "reg", ",", "const0_rtx", ")", ";", "return", "gen_rtx_PARALLEL", "(", "mode", ",", "gen_rtvec", "(", "<NUM_LIT>", ",", "v0", ",", "v1", ")", ")", ";", "}", "}", "}", "else", "if", "(", "type", "&&", "AGGREGATE_TYPE_P", "(", "type", ")", ")", "{", "HOST_WIDE_INT", "size", "=", "int_size_in_bytes", "(", "type", ")", ";", "gcc_assert", "(", "size", "<=", "<NUM_LIT>", ")", ";", "mode", "=", "mode_for_size", "(", "size", "*", "BITS_PER_UNIT", ",", "MODE_INT", ",", "<NUM_LIT>", ")", ";", "}", "return", "gen_rtx_REG", "(", "mode", ",", "regno" ]

LLVM

Hexagon

TD

next_suggestion

DSP

619,255

[ "let", "prefersSlot3", "=", "<NUM_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isCall", "=", "<NUM_LIT>", ";" ]

GCC

i386

MD

next_suggestion

CPU

619,256

[ "[", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")" ]

[ "(", "match_operand", ":", "SWI248", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SWI248", "<NUM_LIT>", "<STR_LIT>", ")", ")", ")", "(", "clobber", "(", "reg", ":", "CC", "FLAGS_REG", ")", ")", "]", ")", "(", "match_scratch", ":", "SWI248", "<NUM_LIT>", "<STR_LIT>", ")", "]", "<STR_LIT>" ]

GCC

rs6000

MD

next_suggestion

CPU

619,257

[ "return", "false" ]

[ "op", "=", "XVECEXP", "(", "op", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", "return", "REG_P", "(", "op", ")", "&", "&", "REGNO", "(", "op", ")", "=", "=", "CTR_REGNO", "}" ]

LLVM

X86

CPP

next_suggestion

CPU

619,258

[ "Op", "=", "DAG", ".", "getNode", "(", "ISD", "::", "OR", ",", "dl", ",", "WideOpVT", ",", "Vec", ",", "SubVec", ")", ";" ]

[ "Op", "=", "DAG", ".", "getNode", "(", "ISD", "::", "OR", ",", "dl", ",", "WideOpVT", ",", "Vec", ",", "SubVec", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "EXTRACT_SUBVECTOR", ",", "dl", ",", "OpVT", ",", "Op", ",", "ZeroIdx", ")", ";", "}", "SubVec", "=", "DAG", ".", "getNode", "(", "ISD", "::", "INSERT_SUBVECTOR", ",", "dl", ",", "WideOpVT", ",", "Undef", ",", "SubVec", ",", "ZeroIdx", ")", ";", "if", "(", "Vec", ".", "isUndef", "(", ")", ")", "{", "assert", "(", "IdxVal", "!=", "<NUM_LIT>", "&&", "<STR_LIT>", "Unexpected index", "<STR_LIT>", ")", ";", "SubVec", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "WideOpVT", ",", "SubVec", ",", "DAG", ".", "getConstant", "(", "IdxVal", ",", "dl", ",", "MVT", "::", "i8", ")", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "EXTRACT_SUBVECTOR", ",", "dl", ",", "OpVT", ",", "SubVec", ",", "ZeroIdx", ")", ";", "}", "if", "(", "ISD", "::", "isBuildVectorAllZeros", "(", "Vec", ".", "getNode", "(", ")", ")", ")", "{", "assert", "(", "IdxVal", "!=", "<NUM_LIT>", "&&", "<STR_LIT>", "Unexpected index", "<STR_LIT>", ")", ";", "NumElems", "=", "WideOpVT", ".", "getVectorNumElements", "(", ")", ";", "unsigned", "ShiftLeft", "=", "NumElems", "-", "SubVecNumElems", ";", "unsigned", "ShiftRight", "=", "NumElems", "-", "SubVecNumElems", "-", "IdxVal", ";", "SubVec", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "WideOpVT", ",", "SubVec", ",", "DAG", ".", "getConstant", "(", "ShiftLeft", ",", "dl", ",", "MVT", "::", "i8", ")", ")", ";", "if", "(", "ShiftRight", "!=", "<NUM_LIT>", ")", "SubVec", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "WideOpVT", ",", "SubVec", ",", "DAG", ".", "getConstant", "(", "ShiftRight", ",", "dl", ",", "MVT", "::", "i8", ")", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "EXTRACT_SUBVECTOR", ",", "dl", ",", "OpVT", ",", "SubVec", ",", "ZeroIdx", ")", ";", "}", "if", "(", "IdxVal", "+", "SubVecNumElems", "==", "NumElems", ")", "{", "SubVec", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "WideOpVT", ",", "SubVec", ",", "DAG", ".", "getConstant", "(", "IdxVal", ",", "dl", ",", "MVT", "::", "i8", ")", ")", ";", "if", "(", "SubVecNumElems", "*", "<NUM_LIT>", "==", "NumElems", ")", "{", "Vec", "=", "DAG", ".", "getNode", "(", "ISD", "::", "EXTRACT_SUBVECTOR", ",", "dl", ",", "SubVecVT", ",", "Vec", ",", "ZeroIdx", ")", ";", "Vec", "=", "DAG", ".", "getNode", "(", "ISD", "::", "INSERT_SUBVECTOR", ",", "dl", ",", "WideOpVT", ",", "getZeroVector", "(", "WideOpVT", ",", "Subtarget", ",", "DAG", ",", "dl", ")", ",", "Vec", ",", "ZeroIdx", ")", ";", "}", "else", "{", "Vec", "=", "DAG", ".", "getNode", "(", "ISD", "::", "INSERT_SUBVECTOR", ",", "dl", ",", "WideOpVT", ",", "Undef", ",", "Vec", ",", "ZeroIdx", ")", ";", "NumElems", "=", "WideOpVT", ".", "getVectorNumElements", "(", ")", ";", "SDValue", "ShiftBits", "=", "DAG", ".", "getConstant", "(", "NumElems", "-", "IdxVal", ",", "dl", ",", "MVT", "::", "i8", ")", ";", "Vec", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "WideOpVT", ",", "Vec", ",", "ShiftBits", ")", ";", "Vec", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "WideOpVT", ",", "Vec", ",", "ShiftBits", ")", ";", "}" ]

LLVM

Mips

CPP

next_suggestion

CPU

619,259

[ "return", "Mips", "::", "JR16_MM", ";" ]

[ "case", "Mips", "::", "JAL", ":", "case", "Mips", "::", "JAL_MM", ":", "return", "Mips", "::", "JALS_MM", ";", "case", "Mips", "::", "JALR", ":", "return", "Mips", "::", "JALRS_MM", ";", "case", "Mips", "::", "JALR16_MM", ":", "return", "Mips", "::", "JALRS16_MM", ";", "case", "Mips", "::", "TAILCALL_MM", ":", "llvm_unreachable", "(", "<STR_LIT>", "Attempting to shorten the TAILCALL_MM pseudo!", "<STR_LIT>", ")", ";", "case", "Mips", "::", "TAILCALLREG", ":" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

619,260

[ "}" ]

[ "if", "(", "MO", ".", "isReg", "(", ")", "&&", "MO", ".", "getReg", "(", ")", "==", "AMDGPU", "::", "SCC", ")", "{", "if", "(", "MO", ".", "isUse", "(", ")", ")", "Use", "=", "true", ";", "else", "Def", "=", "true", ";", "}" ]

GCC

avr

MD

next_suggestion

MPU

619,261

[ "(", "set", "(", "match_operand", ":", "ALL1", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]

[ "[", "(", "set", "(", "match_operand", ":", "ALL1", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "ALL1", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")" ]

GCC

i386

MD

stmt_completion

CPU

619,262

[ ")", "]", ")" ]

[ "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>" ]

GCC

arm

CPP

stmt_completion

CPU

619,263

[ "_", "_", "b", ")", "{" ]

[ "vcltq_u8", "(", "uint8x16_t", "_", "_", "a", ",", "uint8x16_t" ]

LLVM

AZPR

CPP

stmt_completion

CPU

619,264

[ ";" ]

[ "Changed", "=", "true", ";", "BuildMI", "(", "MBB", ",", "++", "J", ",", "I", "->", "getDebugLoc", "(", ")", ",", "TII", "->", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ";", "}", "return", "Changed" ]

LLVM

Xtensa

CPP

next_suggestion

MPU

619,265

[ "}" ]

[ "TargetPassConfig", "*", "XtensaTargetMachine", "::", "createPassConfig", "(", "PassManagerBase", "&", "PM", ")", "{", "return", "new", "XtensaPassConfig", "(", "*", "this", ",", "PM", ")", ";" ]

GCC

m88k

CPP

program_repair

MPU

619,266

[ "<FIXS>", "MEM_COPY_ATTRIBUTES", "(", "value_rtx", ",", "src_mem", ")", ";", "<FIXE>" ]

[ "gen_rtx", "(", "REG", ",", "Pmode", ",", "<NUM_LIT>", ")", ",", "offset_rtx", ")", ")", ";", "RTX_UNCHANGING_P", "(", "value_rtx", ")", "=", "RTX_UNCHANGING_P", "(", "src_mem", ")", ";", "<BUGS>", "MEM_VOLATILE_P", "(", "value_rtx", ")", "=", "MEM_VOLATILE_P", "(", "src_mem", ")", ";", "MEM_IN_STRUCT_P", "(", "value_rtx", ")", "=", "MEM_IN_STRUCT_P", "(", "src_mem", ")", ";", "<BUGE>", "emit_insn", "(", "gen_call_movstrsi_loop", "(", "gen_rtx", "(", "SYMBOL_REF", ",", "Pmode", ",", "IDENTIFIER_POINTER", "(", "entry_name", ")", ")", "," ]

LLVM

X86

CPP

next_suggestion

CPU

619,267

[ "DwarfARangesSection", "=", "<STR_LIT>", "\\t.section\\t.debug_aranges,\\\"dr\\\"", "<STR_LIT>", ";" ]

[ "DwarfAbbrevSection", "=", "<STR_LIT>", "\\t.section\\t.debug_abbrev,\\\"dr\\\"", "<STR_LIT>", ";", "DwarfInfoSection", "=", "<STR_LIT>", "\\t.section\\t.debug_info,\\\"dr\\\"", "<STR_LIT>", ";", "DwarfLineSection", "=", "<STR_LIT>", "\\t.section\\t.debug_line,\\\"dr\\\"", "<STR_LIT>", ";", "DwarfFrameSection", "=", "<STR_LIT>", "\\t.section\\t.debug_frame,\\\"dr\\\"", "<STR_LIT>", ";", "DwarfPubNamesSection", "=", "<STR_LIT>", "\\t.section\\t.debug_pubnames,\\\"dr\\\"", "<STR_LIT>", ";", "DwarfPubTypesSection", "=", "<STR_LIT>", "\\t.section\\t.debug_pubtypes,\\\"dr\\\"", "<STR_LIT>", ";", "DwarfStrSection", "=", "<STR_LIT>", "\\t.section\\t.debug_str,\\\"dr\\\"", "<STR_LIT>", ";", "DwarfLocSection", "=", "<STR_LIT>", "\\t.section\\t.debug_loc,\\\"dr\\\"", "<STR_LIT>", ";" ]

GCC

powerpcspe

CPP

next_suggestion

CPU

619,268

[ "}" ]

[ "static", "_", "_", "inline", "qword", "si_roti", "(", "qword", "a", ",", "int", "b", ")", "{", "return", "(", "(", "qword", ")", "(", "vec_rl", "(", "(", "vec_uint4", ")", "(", "a", ")", ",", "vec_splat", "(", "(", "vec_uint4", ")", "(", "si_from_int", "(", "b", ")", ")", ",", "<NUM_LIT>", ")", ")", ")", ")", ";" ]

LLVM

Hexagon

TD

next_suggestion

DSP

619,269

[ "}" ]

[ "def", "A2_vraddub_acc", ":", "HInst", "<", "(", "outs", "DoubleRegs", ":", "$", "Rxx32", ")", ",", "(", "ins", "DoubleRegs", ":", "$", "Rxx32in", ",", "DoubleRegs", ":", "$", "Rss32", ",", "DoubleRegs", ":", "$", "Rtt32", ")", ",", "<STR_LIT>", ",", "tc_d773585a", ",", "TypeM", ">", ",", "Enc_88c16c", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "prefersSlot3", "=", "<NUM_LIT>", ";", "let", "Constraints", "=", "<STR_LIT>", ";" ]

LLVM

Hexagon

CPP

stmt_completion

DSP

619,270

[ "&", "*", "It", "++", ";" ]

[ "assert", "(", "FlowQ", ".", "empty", "(", ")", ")", ";", "typedef", "GraphTraits", "<", "const", "MachineFunction", "*", ">", "MachineFlowGraphTraits", ";", "const", "MachineBasicBlock", "*", "Entry", "=", "MachineFlowGraphTraits", "::", "getEntryNode", "(", "&", "MF", ")", ";", "unsigned", "MaxBN", "=", "<NUM_LIT>", ";", "for", "(", "MachineFunction", "::", "const_iterator", "I", "=", "MF", ".", "begin", "(", ")", ",", "E", "=", "MF", ".", "end", "(", ")", ";", "I", "!=", "E", ";", "++", "I", ")", "{", "assert", "(", "I", "->", "getNumber", "(", ")", ">=", "<NUM_LIT>", "&&", "<STR_LIT>", "Disconnected block", "<STR_LIT>", ")", ";", "unsigned", "BN", "=", "I", "->", "getNumber", "(", ")", ";", "if", "(", "BN", ">", "MaxBN", ")", "MaxBN", "=", "BN", ";", "}", "BitVector", "BlockScanned", "(", "MaxBN", "+", "<NUM_LIT>", ")", ";", "int", "EntryN", "=", "Entry", "->", "getNumber", "(", ")", ";", "FlowQ", ".", "push", "(", "CFGEdge", "(", "-", "<NUM_LIT>", ",", "EntryN", ")", ")", ";", "while", "(", "!", "FlowQ", ".", "empty", "(", ")", ")", "{", "CFGEdge", "Edge", "=", "FlowQ", ".", "front", "(", ")", ";", "FlowQ", ".", "pop", "(", ")", ";", "if", "(", "EdgeExec", ".", "count", "(", "Edge", ")", ")", "continue", ";", "EdgeExec", ".", "insert", "(", "Edge", ")", ";", "const", "MachineBasicBlock", "&", "B", "=", "*", "MF", ".", "getBlockNumbered", "(", "Edge", ".", "second", ")", ";", "MachineBasicBlock", "::", "const_iterator", "It", "=", "B", ".", "begin", "(", ")", ",", "End", "=", "B", ".", "end", "(", ")", ";", "while", "(", "It", "!=", "End", "&&", "It", "->", "isPHI", "(", ")", ")", "{", "const", "MachineInstr", "*", "PI", "=" ]

LLVM

ARM

CPP

stmt_completion

CPU

619,271

[ ")", ")", "return", "MCDisassembler", "::", "Fail", ";" ]

[ "case", "ARM", "::", "STC2L_PRE", ":", "case", "ARM", "::", "t2LDC_OFFSET", ":", "case", "ARM", "::", "t2LDCL_OFFSET", ":", "case", "ARM", "::", "t2LDC_PRE", ":", "case", "ARM", "::", "t2LDCL_PRE", ":", "case", "ARM", "::", "t2STC_OFFSET", ":", "case", "ARM", "::", "t2STCL_OFFSET", ":", "case", "ARM", "::", "t2STC_PRE", ":", "case", "ARM", "::", "t2STCL_PRE", ":", "case", "ARM", "::", "LDC_OFFSET", ":", "case", "ARM", "::", "LDCL_OFFSET", ":", "case", "ARM", "::", "LDC_PRE", ":", "case", "ARM", "::", "LDCL_PRE", ":", "case", "ARM", "::", "STC_OFFSET", ":", "case", "ARM", "::", "STCL_OFFSET", ":", "case", "ARM", "::", "STC_PRE", ":", "case", "ARM", "::", "STCL_PRE", ":", "imm", "=", "<STR_LIT>", "::", "<STR_LIT>", "(", "U", "?", "<STR_LIT>", "::", "<STR_LIT>", ":", "<STR_LIT>", "::", "<STR_LIT>", ",", "imm", ")", ";", "Inst", ".", "addOperand", "(", "MCOperand", "::", "createImm", "(", "imm", ")", ")", ";", "break", ";", "case", "ARM", "::", "t2LDC2_POST", ":", "case", "ARM", "::", "t2LDC2L_POST", ":", "case", "ARM", "::", "t2STC2_POST", ":", "case", "ARM", "::", "t2STC2L_POST", ":", "case", "ARM", "::", "LDC2_POST", ":", "case", "ARM", "::", "LDC2L_POST", ":", "case", "ARM", "::", "STC2_POST", ":", "case", "ARM", "::", "STC2L_POST", ":", "case", "ARM", "::", "t2LDC_POST", ":", "case", "ARM", "::", "t2LDCL_POST", ":", "case", "ARM", "::", "t2STC_POST", ":", "case", "ARM", "::", "t2STCL_POST", ":", "case", "ARM", "::", "LDC_POST", ":", "case", "ARM", "::", "LDCL_POST", ":", "case", "ARM", "::", "STC_POST", ":", "case", "ARM", "::", "STCL_POST", ":", "imm", "|=", "U", "<<", "<NUM_LIT>", ";", "LLVM_FALLTHROUGH", ";", "default", ":", "Inst", ".", "addOperand", "(", "MCOperand", "::", "createImm", "(", "imm", ")", ")", ";", "break", ";", "}", "switch", "(", "Inst", ".", "getOpcode", "(", ")", ")", "{", "case", "ARM", "::", "LDC_OFFSET", ":", "case", "ARM", "::", "LDC_PRE", ":", "case", "ARM", "::", "LDC_POST", ":", "case", "ARM", "::", "LDC_OPTION", ":", "case", "ARM", "::", "LDCL_OFFSET", ":", "case", "ARM", "::", "LDCL_PRE", ":", "case", "ARM", "::", "LDCL_POST", ":", "case", "ARM", "::", "LDCL_OPTION", ":", "case", "ARM", "::", "STC_OFFSET", ":", "case", "ARM", "::", "STC_PRE", ":", "case", "ARM", "::", "STC_POST", ":", "case", "ARM", "::", "STC_OPTION", ":", "case", "ARM", "::", "STCL_OFFSET", ":", "case", "ARM", "::", "STCL_PRE", ":", "case", "ARM", "::", "STCL_POST", ":", "case", "ARM", "::", "STCL_OPTION", ":", "if", "(", "!", "Check", "(", "S", ",", "DecodePredicateOperand", "(", "Inst", ",", "pred", ",", "Address", ",", "Decoder", ")" ]

LLVM

ARM

TD

next_suggestion

CPU

619,272

[ "let", "RenderMethod", "=", "<STR_LIT>", ";" ]

[ "let", "Name", "=", "<STR_LIT>", ";", "let", "ParserMethod", "=", "<STR_LIT>", ";" ]

GCC

i386

MD

stmt_completion

CPU

619,273

[ "<STR_LIT>", "<STR_LIT>", ")" ]

[ "(", "set", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "plus", ":", "DI", "(", "match_dup", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", ")", ")", "(", "use", "(", "reg", ":", "SI", "DIRFLAG_REG", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr" ]

LLVM

AArch64

TD

next_suggestion

CPU

619,274

[ "let", "DiagnosticType", "=", "<STR_LIT>", ";" ]

[ "let", "Name", "=", "<STR_LIT>", ";", "let", "ParserMethod", "=", "<STR_LIT>", ";" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

619,275

[ "SReg_64_XEXECRegClass", ")", ";" ]

[ "MachineBasicBlock", "*", "RemainderBB", "=", "MF", "->", "CreateMachineBasicBlock", "(", ")", ";", "MachineBasicBlock", "*", "RestoreExecBB", "=", "MF", "->", "CreateMachineBasicBlock", "(", ")", ";", "MachineFunction", "::", "iterator", "MBBI", "(", "MBB", ")", ";", "++", "MBBI", ";", "MF", "->", "insert", "(", "MBBI", ",", "LoopBB", ")", ";", "MF", "->", "insert", "(", "MBBI", ",", "RestoreExecBB", ")", ";", "MF", "->", "insert", "(", "MBBI", ",", "RemainderBB", ")", ";", "LoopBB", "->", "addSuccessor", "(", "RestoreExecBB", ")", ";", "LoopBB", "->", "addSuccessor", "(", "LoopBB", ")", ";", "RemainderBB", "->", "transferSuccessorsAndUpdatePHIs", "(", "&", "MBB", ")", ";", "RemainderBB", "->", "splice", "(", "RemainderBB", "->", "begin", "(", ")", ",", "&", "MBB", ",", "I", ",", "MBB", ".", "end", "(", ")", ")", ";", "MBB", ".", "addSuccessor", "(", "LoopBB", ")", ";", "RestoreExecBB", "->", "addSuccessor", "(", "RemainderBB", ")", ";", "B", ".", "setInsertPt", "(", "*", "LoopBB", ",", "LoopBB", "->", "end", "(", ")", ")", ";", "B", ".", "buildInstr", "(", "TargetOpcode", "::", "PHI", ")", ".", "addDef", "(", "PhiExec", ")", ".", "addReg", "(", "InitSaveExecReg", ")", ".", "addMBB", "(", "&", "MBB", ")", ".", "addReg", "(", "NewExec", ")", ".", "addMBB", "(", "LoopBB", ")", ";", "for", "(", "auto", "Result", ":", "zip", "(", "InitResultRegs", ",", "ResultRegs", ",", "PhiRegs", ")", ")", "{", "B", ".", "buildInstr", "(", "TargetOpcode", "::", "G_PHI", ")", ".", "addDef", "(", "std", "::", "get", "<", "<NUM_LIT>", ">", "(", "Result", ")", ")", ".", "addReg", "(", "std", "::", "get", "<", "<NUM_LIT>", ">", "(", "Result", ")", ")", ".", "addMBB", "(", "&", "MBB", ")", ".", "addReg", "(", "std", "::", "get", "<", "<NUM_LIT>", ">", "(", "Result", ")", ")", ".", "addMBB", "(", "LoopBB", ")", ";", "}", "LoopBB", "->", "splice", "(", "LoopBB", "->", "end", "(", ")", ",", "&", "MBB", ",", "I", ")", ";", "I", "=", "std", "::", "prev", "(", "LoopBB", "->", "end", "(", ")", ")", ";", "B", ".", "setInstr", "(", "*", "I", ")", ";", "unsigned", "CondReg", "=", "AMDGPU", "::", "NoRegister", ";", "for", "(", "MachineOperand", "&", "Op", ":", "MI", ".", "uses", "(", ")", ")", "{", "if", "(", "!", "Op", ".", "isReg", "(", ")", ")", "continue", ";", "assert", "(", "!", "Op", ".", "isDef", "(", ")", ")", ";", "if", "(", "SGPROperandRegs", ".", "count", "(", "Op", ".", "getReg", "(", ")", ")", ")", "{", "LLT", "OpTy", "=", "MRI", ".", "getType", "(", "Op", ".", "getReg", "(", ")", ")", ";", "unsigned", "OpSize", "=", "OpTy", ".", "getSizeInBits", "(", ")", ";", "if", "(", "OpSize", "==", "<NUM_LIT>", ")", "{", "unsigned", "CurrentLaneOpReg", "=", "MRI", ".", "createVirtualRegister", "(", "&", "AMDGPU", "::", "SReg_32_XM0RegClass", ")", ";", "MRI", ".", "setType", "(", "CurrentLaneOpReg", ",", "OpTy", ")", ";", "constrainGenericRegister", "(", "Op", ".", "getReg", "(", ")", ",", "AMDGPU", "::", "VGPR_32RegClass", ",", "MRI", ")", ";", "BuildMI", "(", "*", "LoopBB", ",", "I", ",", "DL", ",", "TII", "->", "get", "(", "AMDGPU", "::", "V_READFIRSTLANE_B32", ")", ",", "CurrentLaneOpReg", ")", ".", "addReg", "(", "Op", ".", "getReg", "(", ")", ")", ";", "unsigned", "NewCondReg", "=", "MRI", ".", "createVirtualRegister", "(", "&", "AMDGPU", "::", "SReg_64RegClass", ")", ";", "bool", "First", "=", "CondReg", "==", "AMDGPU", "::", "NoRegister", ";", "if", "(", "First", ")", "CondReg", "=", "NewCondReg", ";", "B", ".", "buildInstr", "(", "AMDGPU", "::", "V_CMP_EQ_U32_e64", ")", ".", "addDef", "(", "NewCondReg", ")", ".", "addReg", "(", "CurrentLaneOpReg", ")", ".", "addReg", "(", "Op", ".", "getReg", "(", ")", ")", ";", "Op", ".", "setReg", "(", "CurrentLaneOpReg", ")", ";", "if", "(", "!", "First", ")", "{", "unsigned", "AndReg", "=", "MRI", ".", "createVirtualRegister", "(", "&", "AMDGPU", "::" ]

LLVM

LM32

TD

stmt_completion

MPU

619,276

[ "[", "SDNPHasChain", ",", "SDNPOutGlue", "]", ">", ";" ]

[ "def", "callseq_start", ":", "SDNode", "<", "<STR_LIT>", ",", "SDT_LM32CallSeqStart", "," ]

LLVM

AMDGPU

CPP

program_repair

GPU

619,277

[ "<FIXS>", "SDValue", "QueuePtr", ";", "if", "(", "UserSGPR", "==", "AMDGPU", "::", "NoRegister", ")", "{", "QueuePtr", "=", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "SL", ",", "MVT", "::", "i64", ")", ";", "}", "else", "{", "QueuePtr", "=", "CreateLiveInRegister", "(", "DAG", ",", "&", "AMDGPU", "::", "SReg_64RegClass", ",", "UserSGPR", ",", "MVT", "::", "i64", ")", ";", "}", "<FIXE>" ]

[ "MachineFunction", "&", "MF", "=", "DAG", ".", "getMachineFunction", "(", ")", ";", "SIMachineFunctionInfo", "*", "Info", "=", "MF", ".", "getInfo", "SIMachineFunctionInfo", ">", "(", ")", ";", "Register", "UserSGPR", "=", "Info", "->", "getQueuePtrUserSGPR", "(", ")", ";", "<BUGS>", "assert", "(", "UserSGPR", "!=", "AMDGPU", "::", "NoRegister", ")", ";", "SDValue", "QueuePtr", "=", "CreateLiveInRegister", "(", "DAG", ",", "&", "AMDGPU", "::", "SReg_64RegClass", ",", "UserSGPR", ",", "MVT", "::", "i64", ")", ";", "<BUGE>", "SDValue", "SGPR01", "=", "DAG", ".", "getRegister", "(", "AMDGPU", "::", "SGPR0_SGPR1", ",", "MVT", "::", "i64", ")", ";", "SDValue", "ToReg", "=", "DAG", ".", "getCopyToReg", "(", "Chain", ",", "SL", ",", "SGPR01", ",", "QueuePtr", ",", "SDValue", "(", ")", ")", ";" ]

LLVM

Hexagon

TD

next_suggestion

DSP

619,278

[ "}" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Ii", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Ii", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Pv4", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Pv4", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Rs32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rs32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Rt32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rt32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Rdd32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rdd32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]

GCC

i386

CPP

stmt_completion

CPU

619,279

[ ")", "-", "<NUM_LIT>", ")", ";" ]

[ "return", "(", "_", "_", "m128d", ")", "_", "_", "builtin_ia32_extractf64x2_512_mask", "(", "(", "_", "_", "v8df", ")", "_", "_", "A", ",", "_", "_", "imm", ",", "(", "_", "_", "v2df", ")", "_", "mm_setzero_pd", "(", ")", ",", "(", "_", "_", "mmask8" ]

GCC

rs6000

MD

next_suggestion

CPU

619,280

[ "(", "match_dup", "<NUM_LIT>", ")", ")" ]

[ "(", "define_insn_and_split", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "CC", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "compare", ":", "CC", "(", "and", ":", "DI", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "const_int", "<NUM_LIT>", ")", ")", ")", "(", "clobber", "(", "match_scratch", ":", "DI", "<NUM_LIT>", "<STR_LIT>", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "<STR_LIT>", "[", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "and", ":", "DI", "(", "rotate", ":", "DI", "(", "match_dup", "<NUM_LIT>", ")" ]

LLVM

MINA32

CPP

stmt_completion

CPU

619,281

[ ")", "{" ]

[ "Parser", ".", "Lex", "(", ")", ";", "return", "false", ";", "}", "if", "(", "DirectiveID", ".", "getString", "(", ")", "==", "<STR_LIT>", ".frame", "<STR_LIT>", ")", "{", "Parser", ".", "eatToEndOfStatement", "(", ")", ";", "return", "false", ";", "}", "if", "(", "DirectiveID", ".", "getString", "(", ")", "==", "<STR_LIT>", ".set", "<STR_LIT>", ")", "{", "return", "parseDirectiveSet", "(", ")", ";", "}", "if", "(", "DirectiveID", ".", "getString", "(", ")", "==", "<STR_LIT>", ".fmask", "<STR_LIT>", ")", "{", "Parser", ".", "eatToEndOfStatement", "(", ")", ";", "return", "false", ";", "}", "if", "(", "DirectiveID", ".", "getString", "(", ")", "==", "<STR_LIT>", ".mask", "<STR_LIT>", ")", "{", "Parser", ".", "eatToEndOfStatement", "(", ")", ";", "return", "false", ";", "}", "if", "(", "DirectiveID", ".", "getString", "(", ")", "==", "<STR_LIT>", ".gpword", "<STR_LIT>" ]

GCC

aarch64

MD

stmt_completion

CPU

619,282

[ "(", "UNSPEC_BFMLALT", "<STR_LIT>", ")", "]", ")" ]

[ "(", "define_int_attr", "bt", "[", "(", "UNSPEC_BFMLALB", "<STR_LIT>", ")" ]

GCC

sh

MD

stmt_completion

CPU

619,283

[ ")", ")", ")", "]" ]

[ "(", "abs", ":", "DF", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>" ]

LLVM

ARM

CPP

next_suggestion

CPU

619,284

[ "AddDReg", "(", "MIB", ",", "SrcReg", ",", "ARM", "::", "dsub_3", ",", "<NUM_LIT>", ",", "TRI", ")", ";" ]

[ "if", "(", "Align", ">=", "<NUM_LIT>", "&&", "getRegisterInfo", "(", ")", ".", "canRealignStack", "(", "MF", ")", ")", "{", "BuildMI", "(", "MBB", ",", "I", ",", "DebugLoc", "(", ")", ",", "get", "(", "ARM", "::", "VST1q64", ")", ")", ".", "addFrameIndex", "(", "FI", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addReg", "(", "SrcReg", ",", "getKillRegState", "(", "isKill", ")", ")", ".", "addMemOperand", "(", "MMO", ")", ".", "add", "(", "predOps", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ";", "}", "else", "{", "BuildMI", "(", "MBB", ",", "I", ",", "DebugLoc", "(", ")", ",", "get", "(", "ARM", "::", "VSTMQIA", ")", ")", ".", "addReg", "(", "SrcReg", ",", "getKillRegState", "(", "isKill", ")", ")", ".", "addFrameIndex", "(", "FI", ")", ".", "addMemOperand", "(", "MMO", ")", ".", "add", "(", "predOps", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ";", "}", "}", "else", "llvm_unreachable", "(", "<STR_LIT>", "Unknown reg class!", "<STR_LIT>", ")", ";", "break", ";", "case", "<NUM_LIT>", ":", "if", "(", "ARM", "::", "DTripleRegClass", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "if", "(", "Align", ">=", "<NUM_LIT>", "&&", "getRegisterInfo", "(", ")", ".", "canRealignStack", "(", "MF", ")", ")", "{", "BuildMI", "(", "MBB", ",", "I", ",", "DebugLoc", "(", ")", ",", "get", "(", "ARM", "::", "VST1d64TPseudo", ")", ")", ".", "addFrameIndex", "(", "FI", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addReg", "(", "SrcReg", ",", "getKillRegState", "(", "isKill", ")", ")", ".", "addMemOperand", "(", "MMO", ")", ".", "add", "(", "predOps", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ";", "}", "else", "{", "MachineInstrBuilder", "MIB", "=", "BuildMI", "(", "MBB", ",", "I", ",", "DebugLoc", "(", ")", ",", "get", "(", "ARM", "::", "VSTMDIA", ")", ")", ".", "addFrameIndex", "(", "FI", ")", ".", "add", "(", "predOps", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ".", "addMemOperand", "(", "MMO", ")", ";", "MIB", "=", "AddDReg", "(", "MIB", ",", "SrcReg", ",", "ARM", "::", "dsub_0", ",", "getKillRegState", "(", "isKill", ")", ",", "TRI", ")", ";", "MIB", "=", "AddDReg", "(", "MIB", ",", "SrcReg", ",", "ARM", "::", "dsub_1", ",", "<NUM_LIT>", ",", "TRI", ")", ";", "AddDReg", "(", "MIB", ",", "SrcReg", ",", "ARM", "::", "dsub_2", ",", "<NUM_LIT>", ",", "TRI", ")", ";", "}", "}", "else", "llvm_unreachable", "(", "<STR_LIT>", "Unknown reg class!", "<STR_LIT>", ")", ";", "break", ";", "case", "<NUM_LIT>", ":", "if", "(", "ARM", "::", "QQPRRegClass", ".", "hasSubClassEq", "(", "RC", ")", "||", "ARM", "::", "DQuadRegClass", ".", "hasSubClassEq", "(", "RC", ")", ")", "{", "if", "(", "Align", ">=", "<NUM_LIT>", "&&", "getRegisterInfo", "(", ")", ".", "canRealignStack", "(", "MF", ")", ")", "{", "BuildMI", "(", "MBB", ",", "I", ",", "DebugLoc", "(", ")", ",", "get", "(", "ARM", "::", "VST1d64QPseudo", ")", ")", ".", "addFrameIndex", "(", "FI", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addReg", "(", "SrcReg", ",", "getKillRegState", "(", "isKill", ")", ")", ".", "addMemOperand", "(", "MMO", ")", ".", "add", "(", "predOps", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ";", "}", "else", "{", "MachineInstrBuilder", "MIB", "=", "BuildMI", "(", "MBB", ",", "I", ",", "DebugLoc", "(", ")", ",", "get", "(", "ARM", "::", "VSTMDIA", ")", ")", ".", "addFrameIndex", "(", "FI", ")", ".", "add", "(", "predOps", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ".", "addMemOperand", "(", "MMO", ")", ";", "MIB", "=", "AddDReg", "(", "MIB", ",", "SrcReg", ",", "ARM", "::", "dsub_0", ",", "getKillRegState", "(", "isKill", ")", ",", "TRI", ")", ";", "MIB", "=", "AddDReg", "(", "MIB", ",", "SrcReg", ",", "ARM", "::", "dsub_1", ",", "<NUM_LIT>", ",", "TRI", ")", ";", "MIB", "=", "AddDReg", "(", "MIB", ",", "SrcReg", ",", "ARM", "::", "dsub_2", ",", "<NUM_LIT>", ",", "TRI", ")", ";" ]

GCC

cris

MD

next_suggestion

MPU

619,285

[ "return", "<STR_LIT>" ]

[ "(", "match_operand", ":", "BW", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "set", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "plus", ":", "SI", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", ")", "]", "<STR_LIT>", "{", "if", "(", "(", "which_alternative", "=", "=", "<NUM_LIT>", "|", "|", "which_alternative", "=", "=", "<NUM_LIT>", ")", "&", "&", "(", "!", "CONST_INT_P", "(", "operands", "[", "<NUM_LIT>", "]", ")", "|", "|", "INTVAL", "(", "operands", "[", "<NUM_LIT>", "]", ")", ">", "<NUM_LIT>", "|", "|", "INTVAL", "(", "operands", "[", "<NUM_LIT>", "]", ")", "<", "-", "<NUM_LIT>", "|", "|", "satisfies_constraint_N", "(", "operands", "[", "<NUM_LIT>", "]", ")", "|", "|", "satisfies_constraint_J", "(", "operands", "[", "<NUM_LIT>", "]", ")", ")", ")" ]

GCC

rs6000

CPP

next_suggestion

CPU

619,286

[ "if", "(", "mode", "==", "DFmode", "||", "FLOAT128_IBM_P", "(", "mode", ")", "||", "mode", "==", "DDmode", "||", "mode", "==", "TDmode", ")", "cum", "->", "words", "+=", "cum", "->", "words", "&", "<NUM_LIT>", ";" ]

[ "}", "}", "else", "if", "(", "TARGET_SPE_ABI", "&&", "TARGET_SPE", "&&", "SPE_VECTOR_MODE", "(", "mode", ")", "&&", "!", "cum", "->", "stdarg", "&&", "cum", "->", "sysv_gregno", "<=", "GP_ARG_MAX_REG", ")", "cum", "->", "sysv_gregno", "++", ";", "else", "if", "(", "TARGET_MACHO", "&&", "rs6000_darwin64_struct_check_p", "(", "mode", ",", "type", ")", ")", "{", "int", "size", "=", "int_size_in_bytes", "(", "type", ")", ";", "if", "(", "TYPE_ALIGN", "(", "type", ")", ">=", "<NUM_LIT>", "*", "BITS_PER_WORD", "&&", "(", "cum", "->", "words", "%", "<NUM_LIT>", ")", "!=", "<NUM_LIT>", ")", "cum", "->", "words", "++", ";", "if", "(", "!", "named", ")", "cum", "->", "words", "+=", "(", "size", "+", "<NUM_LIT>", ")", "/", "<NUM_LIT>", ";", "else", "{", "cum", "->", "intoffset", "=", "<NUM_LIT>", ";", "cum", "->", "floats_in_gpr", "=", "<NUM_LIT>", ";", "rs6000_darwin64_record_arg_advance_recurse", "(", "cum", ",", "type", ",", "<NUM_LIT>", ")", ";", "rs6000_darwin64_record_arg_advance_flush", "(", "cum", ",", "size", "*", "BITS_PER_UNIT", ",", "<NUM_LIT>", ")", ";", "}", "if", "(", "TARGET_DEBUG_ARG", ")", "{", "fprintf", "(", "stderr", ",", "<STR_LIT>", "function_adv: words = %2d, align=%d, size=%d", "<STR_LIT>", ",", "cum", "->", "words", ",", "TYPE_ALIGN", "(", "type", ")", ",", "size", ")", ";", "fprintf", "(", "stderr", ",", "<STR_LIT>", "nargs = %4d, proto = %d, mode = %4s (darwin64 abi)\\n", "<STR_LIT>", ",", "cum", "->", "nargs_prototype", ",", "cum", "->", "prototype", ",", "GET_MODE_NAME", "(", "mode", ")", ")", ";", "}", "}", "else", "if", "(", "DEFAULT_ABI", "==", "ABI_V4", ")", "{", "if", "(", "TARGET_HARD_FLOAT", "&&", "TARGET_FPRS", "&&", "(", "(", "TARGET_SINGLE_FLOAT", "&&", "mode", "==", "SFmode", ")", "||", "(", "TARGET_DOUBLE_FLOAT", "&&", "mode", "==", "DFmode", ")", "||", "FLOAT128_2REG_P", "(", "mode", ")", "||", "DECIMAL_FLOAT_MODE_P", "(", "mode", ")", ")", ")", "{", "if", "(", "mode", "==", "TDmode", "&&", "(", "cum", "->", "fregno", "%", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", "cum", "->", "fregno", "++", ";", "if", "(", "cum", "->", "fregno", "+", "(", "FLOAT128_2REG_P", "(", "mode", ")", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", "<=", "FP_ARG_V4_MAX_REG", ")", "cum", "->", "fregno", "+=", "(", "GET_MODE_SIZE", "(", "mode", ")", "+", "<NUM_LIT>", ")", ">>", "<NUM_LIT>", ";", "else", "{", "cum", "->", "fregno", "=", "FP_ARG_V4_MAX_REG", "+", "<NUM_LIT>", ";" ]

LLVM

X86

CPP

stmt_completion

CPU

619,287

[ ")", "return", "false", ";" ]

[ "}", "bool", "IsCmpZero", "=", "(", "CmpMask", "!=", "<NUM_LIT>", "&&", "CmpValue", "==", "<NUM_LIT>", ")", ";", "if", "(", "SrcReg2", ".", "isPhysical", "(", ")", ")", "return", "false", ";", "MachineInstr", "*", "SrcRegDef", "=", "MRI", "->", "getVRegDef", "(", "SrcReg", ")", ";", "assert", "(", "SrcRegDef", "&&", "<STR_LIT>", "Must have a definition (SSA)", "<STR_LIT>", ")", ";", "MachineInstr", "*", "MI", "=", "nullptr", ";", "MachineInstr", "*", "Sub", "=", "nullptr", ";", "MachineInstr", "*", "Movr0Inst", "=", "nullptr", ";", "bool", "NoSignFlag", "=", "false", ";", "bool", "ClearsOverflowFlag", "=", "false", ";", "bool", "ShouldUpdateCC", "=", "false", ";", "bool", "IsSwapped", "=", "false", ";", "X86", "::", "CondCode", "NewCC", "=", "X86", "::", "COND_INVALID", ";", "int64_t", "ImmDelta", "=", "<NUM_LIT>", ";", "const", "TargetRegisterInfo", "*", "TRI", "=", "&", "getRegisterInfo", "(", ")", ";", "MachineBasicBlock", "&", "CmpMBB", "=", "*", "CmpInstr", ".", "getParent", "(", ")", ";", "MachineBasicBlock", "::", "reverse_iterator", "From", "=", "std", "::", "next", "(", "MachineBasicBlock", "::", "reverse_iterator", "(", "CmpInstr", ")", ")", ";", "for", "(", "MachineBasicBlock", "*", "MBB", "=", "&", "CmpMBB", ";", ";", ")", "{", "for", "(", "MachineInstr", "&", "Inst", ":", "make_range", "(", "From", ",", "MBB", "->", "rend", "(", ")", ")", ")", "{", "if", "(", "&", "Inst", "==", "SrcRegDef", ")", "{", "if", "(", "IsCmpZero", "&&", "isDefConvertible", "(", "Inst", ",", "NoSignFlag", ",", "ClearsOverflowFlag", ")", ")", "{", "MI", "=", "&", "Inst", ";", "break", ";", "}", "MachineInstr", "*", "AndInstr", "=", "nullptr", ";", "if", "(", "IsCmpZero", "&&", "findRedundantFlagInstr", "(", "CmpInstr", ",", "Inst", ",", "MRI", ",", "&", "AndInstr", ",", "TRI", ",", "NoSignFlag", ",", "ClearsOverflowFlag", ")", ")", "{", "assert", "(", "AndInstr", "!=", "nullptr", "&&", "X86", "::", "isAND", "(", "AndInstr", "->", "getOpcode", "(", ")", ")", ")", ";", "MI", "=", "AndInstr", ";", "break", ";", "}", "return", "false", ";", "}", "if", "(", "Inst", ".", "modifiesRegister", "(", "X86", "::", "EFLAGS", ",", "TRI", ")", ")", "{", "if", "(", "IsCmpZero", ")", "{", "NewCC", "=", "isUseDefConvertible", "(", "Inst", ")", ";", "if", "(", "NewCC", "!=", "X86", "::", "COND_INVALID", "&&", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "isReg", "(", ")", "&&", "Inst", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", "==", "SrcReg", ")", "{", "ShouldUpdateCC", "=", "true", ";", "MI", "=", "&", "Inst", ";", "break", ";", "}", "}", "if", "(", "isRedundantFlagInstr", "(", "CmpInstr", ",", "SrcReg", ",", "SrcReg2", ",", "CmpMask", ",", "CmpValue", ",", "Inst", ",", "&", "IsSwapped", ",", "&", "ImmDelta", ")", ")", "{", "Sub", "=", "&", "Inst", ";", "break", ";", "}", "if", "(", "!", "Movr0Inst", "&&", "Inst", ".", "getOpcode", "(", ")", "==", "X86", "::", "MOV32r0", "&&", "Inst", ".", "registerDefIsDead", "(", "X86", "::", "EFLAGS", ",", "TRI", ")", ")", "{", "Movr0Inst", "=", "&", "Inst", ";", "continue", ";", "}", "return", "false", ";", "}", "}", "if", "(", "MI", "||", "Sub", ")", "break", ";", "if", "(", "MBB", "->", "pred_size", "(", ")", "!=", "<NUM_LIT>", ")", "return", "false", ";", "MBB", "=", "*", "MBB", "->", "pred_begin", "(", ")", ";", "From", "=", "MBB", "->", "rbegin", "(", ")", ";", "}", "bool", "FlagsMayLiveOut", "=", "true", ";", "SmallVector", "<", "std", "::", "pair", "<", "MachineInstr", "*", ",", "X86", "::", "CondCode", ">", ",", "<NUM_LIT>", ">", "OpsToUpdate", ";", "MachineBasicBlock", "::", "iterator", "AfterCmpInstr", "=", "std", "::", "next", "(", "MachineBasicBlock", "::", "iterator", "(", "CmpInstr", ")", ")", ";", "for", "(", "MachineInstr", "&", "Instr", ":", "make_range", "(", "AfterCmpInstr", ",", "CmpMBB", ".", "end", "(", ")", ")", ")", "{", "bool", "ModifyEFLAGS", "=", "Instr", ".", "modifiesRegister", "(", "X86", "::", "EFLAGS", ",", "TRI", ")", ";", "bool", "UseEFLAGS", "=", "Instr", ".", "readsRegister", "(", "X86", "::", "EFLAGS", ",", "TRI", ")", ";", "if", "(", "!", "UseEFLAGS", "&&", "ModifyEFLAGS", ")", "{", "FlagsMayLiveOut", "=", "false", ";", "break", ";", "}", "if", "(", "!", "UseEFLAGS", "&&", "!", "ModifyEFLAGS", ")", "continue", ";", "X86", "::", "CondCode", "OldCC", "=", "X86", "::", "COND_INVALID", ";", "if", "(", "MI", "||", "IsSwapped", "||", "ImmDelta", "!=", "<NUM_LIT>", ")", "{", "if", "(", "Instr", ".", "isBranch", "(", ")", ")", "OldCC", "=", "X86", "::", "getCondFromBranch", "(", "Instr", ")", ";", "else", "{", "OldCC", "=", "X86", "::", "getCondFromSETCC", "(", "Instr", ")", ";", "if", "(", "OldCC", "==", "X86", "::", "COND_INVALID", ")", "OldCC", "=", "X86", "::", "getCondFromCMov", "(", "Instr", ")", ";", "}", "if", "(", "OldCC", "==", "X86", "::", "COND_INVALID", ")", "return", "false", ";", "}", "X86", "::", "CondCode", "ReplacementCC", "=", "X86", "::", "COND_INVALID", ";", "if", "(", "MI", ")", "{", "switch", "(", "OldCC", ")", "{", "default", ":", "break", ";", "case", "X86", "::", "COND_A", ":", "case", "X86", "::", "COND_AE", ":", "case", "X86", "::", "COND_B", ":", "case", "X86", "::", "COND_BE", ":", "return", "false", ";", "case", "X86", "::", "COND_G", ":", "case", "X86", "::", "COND_GE", ":", "case", "X86", "::", "COND_L", ":", "case", "X86", "::", "COND_LE", ":", "case", "X86", "::", "COND_O", ":", "case", "X86", "::", "COND_NO", ":", "if", "(", "!", "ClearsOverflowFlag", ")", "return", "false", ";", "break", ";", "case", "X86", "::", "COND_S", ":", "case", "X86", "::", "COND_NS", ":", "if", "(", "NoSignFlag", ")", "return", "false", ";", "break", ";", "}", "if", "(", "ShouldUpdateCC", ")", "switch", "(", "OldCC", ")", "{", "default", ":", "return", "false", ";", "case", "X86", "::", "COND_E", ":", "ReplacementCC", "=", "NewCC", ";", "break", ";", "case", "X86", "::", "COND_NE", ":", "ReplacementCC", "=", "GetOppositeBranchCondition", "(", "NewCC", ")", ";", "break", ";", "}", "}", "else", "if", "(", "IsSwapped", ")", "{", "ReplacementCC", "=", "getSwappedCondition", "(", "OldCC", ")", ";", "if", "(", "ReplacementCC", "==", "X86", "::", "COND_INVALID", ")", "return", "false", ";", "ShouldUpdateCC", "=", "true", ";", "}", "else", "if", "(", "ImmDelta", "!=", "<NUM_LIT>", ")", "{", "unsigned", "BitWidth", "=", "TRI", "->", "getRegSizeInBits", "(", "*", "MRI", "->", "getRegClass", "(", "SrcReg", ")", ")", ";", "switch", "(", "OldCC", ")", "{", "case", "X86", "::", "COND_L", ":", "if", "(", "ImmDelta", "!=", "<NUM_LIT>", "||", "APInt", "::", "getSignedMinValue", "(", "BitWidth", ")", "==", "CmpValue", ")", "return", "false", ";", "ReplacementCC", "=", "X86", "::", "COND_LE", ";", "break", ";", "case", "X86", "::", "COND_B", ":", "if", "(", "ImmDelta", "!=", "<NUM_LIT>", "||", "CmpValue", "==", "<NUM_LIT>" ]

LLVM

Hexagon

TD

next_suggestion

DSP

619,288

[ "let", "hasSideEffects", "=", "<NUM_LIT>", ";" ]

[ "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isCall", "=", "<NUM_LIT>", ";", "let", "prefersSlot3", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "R29", "]", ";", "let", "Defs", "=", "[", "PC", ",", "R31", "]", ";" ]

LLVM

X86

CPP

next_suggestion

CPU

619,289

[ "case", "X86", "::", "ATOMNAND32", ":" ]

[ "return", "EmitLoweredTLSCall", "(", "MI", ",", "BB", ")", ";", "case", "X86", "::", "CMOV_GR8", ":", "case", "X86", "::", "CMOV_FR32", ":", "case", "X86", "::", "CMOV_FR64", ":", "case", "X86", "::", "CMOV_V4F32", ":", "case", "X86", "::", "CMOV_V2F64", ":", "case", "X86", "::", "CMOV_V2I64", ":", "case", "X86", "::", "CMOV_V8F32", ":", "case", "X86", "::", "CMOV_V4F64", ":", "case", "X86", "::", "CMOV_V4I64", ":", "case", "X86", "::", "CMOV_V16F32", ":", "case", "X86", "::", "CMOV_V8F64", ":", "case", "X86", "::", "CMOV_V8I64", ":", "case", "X86", "::", "CMOV_GR16", ":", "case", "X86", "::", "CMOV_GR32", ":", "case", "X86", "::", "CMOV_RFP32", ":", "case", "X86", "::", "CMOV_RFP64", ":", "case", "X86", "::", "CMOV_RFP80", ":", "return", "EmitLoweredSelect", "(", "MI", ",", "BB", ")", ";", "case", "X86", "::", "FP32_TO_INT16_IN_MEM", ":", "case", "X86", "::", "FP32_TO_INT32_IN_MEM", ":", "case", "X86", "::", "FP32_TO_INT64_IN_MEM", ":", "case", "X86", "::", "FP64_TO_INT16_IN_MEM", ":", "case", "X86", "::", "FP64_TO_INT32_IN_MEM", ":", "case", "X86", "::", "FP64_TO_INT64_IN_MEM", ":", "case", "X86", "::", "FP80_TO_INT16_IN_MEM", ":", "case", "X86", "::", "FP80_TO_INT32_IN_MEM", ":", "case", "X86", "::", "FP80_TO_INT64_IN_MEM", ":", "{", "const", "TargetInstrInfo", "*", "TII", "=", "getTargetMachine", "(", ")", ".", "getInstrInfo", "(", ")", ";", "DebugLoc", "DL", "=", "MI", "->", "getDebugLoc", "(", ")", ";", "MachineFunction", "*", "F", "=", "BB", "->", "getParent", "(", ")", ";", "int", "CWFrameIdx", "=", "F", "->", "getFrameInfo", "(", ")", "->", "CreateStackObject", "(", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "false", ")", ";", "addFrameReference", "(", "BuildMI", "(", "*", "BB", ",", "MI", ",", "DL", ",", "TII", "->", "get", "(", "X86", "::", "FNSTCW16m", ")", ")", ",", "CWFrameIdx", ")", ";", "unsigned", "OldCW", "=", "F", "->", "getRegInfo", "(", ")", ".", "createVirtualRegister", "(", "&", "X86", "::", "GR16RegClass", ")", ";", "addFrameReference", "(", "BuildMI", "(", "*", "BB", ",", "MI", ",", "DL", ",", "TII", "->", "get", "(", "X86", "::", "MOV16rm", ")", ",", "OldCW", ")", ",", "CWFrameIdx", ")", ";", "addFrameReference", "(", "BuildMI", "(", "*", "BB", ",", "MI", ",", "DL", ",", "TII", "->", "get", "(", "X86", "::", "MOV16mi", ")", ")", ",", "CWFrameIdx", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "addFrameReference", "(", "BuildMI", "(", "*", "BB", ",", "MI", ",", "DL", ",", "TII", "->", "get", "(", "X86", "::", "FLDCW16m", ")", ")", ",", "CWFrameIdx", ")", ";", "addFrameReference", "(", "BuildMI", "(", "*", "BB", ",", "MI", ",", "DL", ",", "TII", "->", "get", "(", "X86", "::", "MOV16mr", ")", ")", ",", "CWFrameIdx", ")", ".", "addReg", "(", "OldCW", ")", ";", "unsigned", "Opc", ";", "switch", "(", "MI", "->", "getOpcode", "(", ")", ")", "{", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "illegal opcode!", "<STR_LIT>", ")", ";", "case", "X86", "::", "FP32_TO_INT16_IN_MEM", ":", "Opc", "=", "X86", "::", "IST_Fp16m32", ";", "break", ";", "case", "X86", "::", "FP32_TO_INT32_IN_MEM", ":", "Opc", "=", "X86", "::", "IST_Fp32m32", ";", "break", ";", "case", "X86", "::", "FP32_TO_INT64_IN_MEM", ":", "Opc", "=", "X86", "::", "IST_Fp64m32", ";", "break", ";", "case", "X86", "::", "FP64_TO_INT16_IN_MEM", ":", "Opc", "=", "X86", "::", "IST_Fp16m64", ";", "break", ";", "case", "X86", "::", "FP64_TO_INT32_IN_MEM", ":", "Opc", "=", "X86", "::", "IST_Fp32m64", ";", "break", ";", "case", "X86", "::", "FP64_TO_INT64_IN_MEM", ":", "Opc", "=", "X86", "::", "IST_Fp64m64", ";", "break", ";", "case", "X86", "::", "FP80_TO_INT16_IN_MEM", ":", "Opc", "=", "X86", "::", "IST_Fp16m80", ";", "break", ";", "case", "X86", "::", "FP80_TO_INT32_IN_MEM", ":", "Opc", "=", "X86", "::", "IST_Fp32m80", ";", "break", ";", "case", "X86", "::", "FP80_TO_INT64_IN_MEM", ":", "Opc", "=", "X86", "::", "IST_Fp64m80", ";", "break", ";", "}", "X86AddressMode", "AM", ";", "MachineOperand", "&", "Op", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "Op", ".", "isReg", "(", ")", ")", "{", "AM", ".", "BaseType", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "AM", ".", "Base", ".", "Reg", "=", "Op", ".", "getReg", "(", ")", ";", "}", "else", "{", "AM", ".", "BaseType", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "AM", ".", "Base", ".", "FrameIndex", "=", "Op", ".", "getIndex", "(", ")", ";", "}", "Op", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "Op", ".", "isImm", "(", ")", ")", "AM", ".", "Scale", "=", "Op", ".", "getImm", "(", ")", ";", "Op", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "Op", ".", "isImm", "(", ")", ")", "AM", ".", "IndexReg", "=", "Op", ".", "getImm", "(", ")", ";", "Op", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "Op", ".", "isGlobal", "(", ")", ")", "{", "AM", ".", "GV", "=", "Op", ".", "getGlobal", "(", ")", ";", "}", "else", "{", "AM", ".", "Disp", "=", "Op", ".", "getImm", "(", ")", ";", "}", "addFullAddress", "(", "BuildMI", "(", "*", "BB", ",", "MI", ",", "DL", ",", "TII", "->", "get", "(", "Opc", ")", ")", ",", "AM", ")", ".", "addReg", "(", "MI", "->", "getOperand", "(", "X86", "::", "AddrNumOperands", ")", ".", "getReg", "(", ")", ")", ";", "addFrameReference", "(", "BuildMI", "(", "*", "BB", ",", "MI", ",", "DL", ",", "TII", "->", "get", "(", "X86", "::", "FLDCW16m", ")", ")", ",", "CWFrameIdx", ")", ";", "MI", "->", "eraseFromParent", "(", ")", ";", "return", "BB", ";", "}", "case", "X86", "::", "PCMPISTRM128REG", ":", "case", "X86", "::", "VPCMPISTRM128REG", ":", "case", "X86", "::", "PCMPISTRM128MEM", ":", "case", "X86", "::", "VPCMPISTRM128MEM", ":", "case", "X86", "::", "PCMPESTRM128REG", ":", "case", "X86", "::", "VPCMPESTRM128REG", ":", "case", "X86", "::", "PCMPESTRM128MEM", ":", "case", "X86", "::", "VPCMPESTRM128MEM", ":", "assert", "(", "Subtarget", "->", "hasSSE42", "(", ")", "&&", "<STR_LIT>", "Target must have SSE4.2 or AVX features enabled", "<STR_LIT>", ")", ";", "return", "EmitPCMPSTRM", "(", "MI", ",", "BB", ",", "getTargetMachine", "(", ")", ".", "getInstrInfo", "(", ")", ")", ";", "case", "X86", "::", "PCMPISTRIREG", ":", "case", "X86", "::", "VPCMPISTRIREG", ":", "case", "X86", "::", "PCMPISTRIMEM", ":", "case", "X86", "::", "VPCMPISTRIMEM", ":", "case", "X86", "::", "PCMPESTRIREG", ":", "case", "X86", "::", "VPCMPESTRIREG", ":", "case", "X86", "::", "PCMPESTRIMEM", ":", "case", "X86", "::", "VPCMPESTRIMEM", ":", "assert", "(", "Subtarget", "->", "hasSSE42", "(", ")", "&&", "<STR_LIT>", "Target must have SSE4.2 or AVX features enabled", "<STR_LIT>", ")", ";", "return", "EmitPCMPSTRI", "(", "MI", ",", "BB", ",", "getTargetMachine", "(", ")", ".", "getInstrInfo", "(", ")", ")", ";", "case", "X86", "::", "MONITOR", ":", "return", "EmitMonitor", "(", "MI", ",", "BB", ",", "getTargetMachine", "(", ")", ".", "getInstrInfo", "(", ")", ",", "Subtarget", ")", ";", "case", "X86", "::", "XBEGIN", ":", "return", "EmitXBegin", "(", "MI", ",", "BB", ",", "getTargetMachine", "(", ")", ".", "getInstrInfo", "(", ")", ")", ";", "case", "X86", "::", "ATOMAND8", ":", "case", "X86", "::", "ATOMAND16", ":", "case", "X86", "::", "ATOMAND32", ":", "case", "X86", "::", "ATOMAND64", ":", "case", "X86", "::", "ATOMOR8", ":", "case", "X86", "::", "ATOMOR16", ":", "case", "X86", "::", "ATOMOR32", ":", "case", "X86", "::", "ATOMOR64", ":", "case", "X86", "::", "ATOMXOR16", ":", "case", "X86", "::", "ATOMXOR8", ":", "case", "X86", "::", "ATOMXOR32", ":", "case", "X86", "::", "ATOMXOR64", ":", "case", "X86", "::", "ATOMNAND8", ":", "case", "X86", "::", "ATOMNAND16", ":" ]

LLVM

AArch64

TD

stmt_completion

CPU

619,290

[ "mc", ";" ]

[ "class", "AsmVectorIndexOpnd", "<", "ValueType", "ty", ",", "AsmOperandClass", "mc", ">", ":", "Operand", "<", "ty", ">", "{", "let", "ParserMatchClass", "=" ]

GCC

i386

CPP

code_generation

CPU

619,291

[ "void", "dimode_scalar_chain", "::", "convert_reg", "(", "unsigned", "regno", ")", "{", "bool", "scalar_copy", "=", "bitmap_bit_p", "(", "defs_conv", ",", "regno", ")", ";", "rtx", "reg", "=", "regno_reg_rtx", "[", "regno", "]", ";", "rtx", "scopy", "=", "NULL_RTX", ";", "df_ref", "ref", ";", "bitmap", "conv", ";", "conv", "=", "BITMAP_ALLOC", "(", "NULL", ")", ";", "bitmap_copy", "(", "conv", ",", "insns", ")", ";", "if", "(", "scalar_copy", ")", "scopy", "=", "gen_reg_rtx", "(", "DImode", ")", ";", "for", "(", "ref", "=", "DF_REG_DEF_CHAIN", "(", "regno", ")", ";", "ref", ";", "ref", "=", "DF_REF_NEXT_REG", "(", "ref", ")", ")", "{", "rtx_insn", "*", "insn", "=", "DF_REF_INSN", "(", "ref", ")", ";", "rtx", "def_set", "=", "single_set", "(", "insn", ")", ";", "rtx", "src", "=", "SET_SRC", "(", "def_set", ")", ";", "rtx", "reg", "=", "DF_REF_REG", "(", "ref", ")", ";", "if", "(", "!", "MEM_P", "(", "src", ")", ")", "{", "replace_with_subreg_in_insn", "(", "insn", ",", "reg", ",", "reg", ")", ";", "bitmap_clear_bit", "(", "conv", ",", "INSN_UID", "(", "insn", ")", ")", ";", "}", "if", "(", "scalar_copy", ")", "{", "start_sequence", "(", ")", ";", "if", "(", "!", "TARGET_INTER_UNIT_MOVES_FROM_VEC", ")", "{", "rtx", "tmp", "=", "assign_386_stack_local", "(", "DImode", ",", "SLOT_STV_TEMP", ")", ";", "emit_move_insn", "(", "tmp", ",", "reg", ")", ";", "emit_move_insn", "(", "gen_rtx_SUBREG", "(", "SImode", ",", "scopy", ",", "<NUM_LIT>", ")", ",", "adjust_address", "(", "tmp", ",", "SImode", ",", "<NUM_LIT>", ")", ")", ";", "emit_move_insn", "(", "gen_rtx_SUBREG", "(", "SImode", ",", "scopy", ",", "<NUM_LIT>", ")", ",", "adjust_address", "(", "tmp", ",", "SImode", ",", "<NUM_LIT>", ")", ")", ";", "}", "else", "if", "(", "TARGET_SSE4_1", ")", "{", "rtx", "tmp", "=", "gen_rtx_PARALLEL", "(", "VOIDmode", ",", "gen_rtvec", "(", "<NUM_LIT>", ",", "const0_rtx", ")", ")", ";", "emit_insn", "(", "gen_rtx_SET", "(", "gen_rtx_SUBREG", "(", "SImode", ",", "scopy", ",", "<NUM_LIT>", ")", ",", "gen_rtx_VEC_SELECT", "(", "SImode", ",", "gen_rtx_SUBREG", "(", "V4SImode", ",", "reg", ",", "<NUM_LIT>", ")", ",", "tmp", ")", ")", ")", ";", "tmp", "=", "gen_rtx_PARALLEL", "(", "VOIDmode", ",", "gen_rtvec", "(", "<NUM_LIT>", ",", "const1_rtx", ")", ")", ";", "emit_insn", "(", "gen_rtx_SET", "(", "gen_rtx_SUBREG", "(", "SImode", ",", "scopy", ",", "<NUM_LIT>", ")", ",", "gen_rtx_VEC_SELECT", "(", "SImode", ",", "gen_rtx_SUBREG", "(", "V4SImode", ",", "reg", ",", "<NUM_LIT>", ")", ",", "tmp", ")", ")", ")", ";", "}", "else", "{", "rtx", "vcopy", "=", "gen_reg_rtx", "(", "V2DImode", ")", ";", "emit_move_insn", "(", "vcopy", ",", "gen_rtx_SUBREG", "(", "V2DImode", ",", "reg", ",", "<NUM_LIT>", ")", ")", ";", "emit_move_insn", "(", "gen_rtx_SUBREG", "(", "SImode", ",", "scopy", ",", "<NUM_LIT>", ")", ",", "gen_rtx_SUBREG", "(", "SImode", ",", "vcopy", ",", "<NUM_LIT>", ")", ")", ";", "emit_move_insn", "(", "vcopy", ",", "gen_rtx_LSHIFTRT", "(", "V2DImode", ",", "vcopy", ",", "GEN_INT", "(", "<NUM_LIT>", ")", ")", ")", ";", "emit_move_insn", "(", "gen_rtx_SUBREG", "(", "SImode", ",", "scopy", ",", "<NUM_LIT>", ")", ",", "gen_rtx_SUBREG", "(", "SImode", ",", "vcopy", ",", "<NUM_LIT>", ")", ")", ";", "}", "rtx_insn", "*", "seq", "=", "get_insns", "(", ")", ";", "end_sequence", "(", ")", ";", "emit_conversion_insns", "(", "seq", ",", "insn", ")", ";", "if", "(", "dump_file", ")", "fprintf", "(", "dump_file", ",", "<STR_LIT>", " Copied r%d to a scalar register r%d for insn %d\\n", "<STR_LIT>", ",", "regno", ",", "REGNO", "(", "scopy", ")", ",", "INSN_UID", "(", "insn", ")", ")", ";", "}", "}", "for", "(", "ref", "=", "DF_REG_USE_CHAIN", "(", "regno", ")", ";", "ref", ";", "ref", "=", "DF_REF_NEXT_REG", "(", "ref", ")", ")", "if", "(", "bitmap_bit_p", "(", "insns", ",", "DF_REF_INSN_UID", "(", "ref", ")", ")", ")", "{", "if", "(", "bitmap_bit_p", "(", "conv", ",", "DF_REF_INSN_UID", "(", "ref", ")", ")", ")", "{", "rtx_insn", "*", "insn", "=", "DF_REF_INSN", "(", "ref", ")", ";", "rtx", "def_set", "=", "single_set", "(", "insn", ")", ";", "gcc_assert", "(", "def_set", ")", ";", "rtx", "src", "=", "SET_SRC", "(", "def_set", ")", ";", "rtx", "dst", "=", "SET_DEST", "(", "def_set", ")", ";", "if", "(", "(", "GET_CODE", "(", "src", ")", "==", "ASHIFT", "||", "GET_CODE", "(", "src", ")", "==", "ASHIFTRT", "||", "GET_CODE", "(", "src", ")", "==", "LSHIFTRT", ")", "&&", "!", "CONST_INT_P", "(", "XEXP", "(", "src", ",", "<NUM_LIT>", ")", ")", "&&", "reg_or_subregno", "(", "XEXP", "(", "src", ",", "<NUM_LIT>", ")", ")", "==", "regno", ")", "{", "rtx", "tmp2", "=", "gen_reg_rtx", "(", "V2DImode", ")", ";", "start_sequence", "(", ")", ";", "if", "(", "TARGET_SSE4_1", ")", "emit_insn", "(", "gen_sse4_1_zero_extendv2qiv2di2", "(", "tmp2", ",", "gen_rtx_SUBREG", "(", "V16QImode", ",", "reg", ",", "<NUM_LIT>", ")", ")", ")", ";", "else", "{", "rtx", "vec_cst", "=", "gen_rtx_CONST_VECTOR", "(", "V2DImode", ",", "gen_rtvec", "(", "<NUM_LIT>", ",", "GEN_INT", "(", "<NUM_LIT>", ")", ",", "const0_rtx", ")", ")", ";", "vec_cst", "=", "validize_mem", "(", "force_const_mem", "(", "V2DImode", ",", "vec_cst", ")", ")", ";", "emit_insn", "(", "gen_rtx_SET", "(", "tmp2", ",", "gen_rtx_AND", "(", "V2DImode", ",", "gen_rtx_SUBREG", "(", "V2DImode", ",", "reg", ",", "<NUM_LIT>", ")", ",", "vec_cst", ")", ")", ")", ";", "}", "rtx_insn", "*", "seq", "=", "get_insns", "(", ")", ";", "end_sequence", "(", ")", ";", "emit_insn_before", "(", "seq", ",", "insn", ")", ";", "XEXP", "(", "src", ",", "<NUM_LIT>", ")", "=", "gen_rtx_SUBREG", "(", "DImode", ",", "tmp2", ",", "<NUM_LIT>", ")", ";", "}", "else", "if", "(", "!", "MEM_P", "(", "dst", ")", "||", "!", "REG_P", "(", "src", ")", ")", "replace_with_subreg_in_insn", "(", "insn", ",", "reg", ",", "reg", ")", ";", "bitmap_clear_bit", "(", "conv", ",", "INSN_UID", "(", "insn", ")", ")", ";", "}", "}", "else", "if", "(", "DF_REF_CHAIN", "(", "ref", ")", "&&", "NONDEBUG_INSN_P", "(", "DF_REF_INSN", "(", "ref", ")", ")", ")", "{", "gcc_assert", "(", "scopy", ")", ";", "replace_rtx", "(", "DF_REF_INSN", "(", "ref", ")", ",", "reg", ",", "scopy", ")", ";", "df_insn_rescan", "(", "DF_REF_INSN", "(", "ref", ")", ")", ";", "}", "BITMAP_FREE", "(", "conv", ")", ";", "}" ]

[ "Convert", "all", "definitions", "of", "register", "REGNO", "and", "fix", "its", "uses", ".", "Scalar", "copies", "may", "be", "created", "in", "case", "register", "is", "used", "in", "not", "convertible", "insn", "." ]

LLVM

AArch64

CPP

stmt_completion

CPU

619,292

[ ";" ]

[ "SDValue", "Op", "=", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "!", "isOpcWithIntImmediate", "(", "Op", ".", "getNode", "(", ")", ",", "ISD", "::", "SRA", ",", "ShiftImm", ")", ")", "return", "false", ";", "SDLoc", "dl", "(", "N", ")", ";", "SDValue", "Opd0", "=", "Widen", "(", "CurDAG", ",", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "unsigned", "Immr", "=", "ShiftImm" ]

GCC

m68k

MD

stmt_completion

MPU

619,293

[ "<STR_LIT>", ")", ")" ]

[ "(", "and", "(", "and", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>" ]

LLVM

Hexagon

TD

next_suggestion

DSP

619,294

[ "let", "isExtentSigned", "=", "<NUM_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isNewValue", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "isRestrictNoSlot1Store", "=", "<NUM_LIT>", ";", "let", "Defs", "=", "[", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";" ]

GCC

s390

MD

stmt_completion

MPU

619,295

[ ")", ")", ")" ]

[ "(", "and", "(", "match_code", "<STR_LIT>", ")", "(", "match_test", "<STR_LIT>" ]

GCC

sh

CPP

next_suggestion

CPU

619,296

[ "}" ]

[ "_", "_", "inline__", "static", "int", "sh_media_FCMPUN_S", "(", "float", "fg", ",", "float", "fh", ")", "{", "int", "res", ";", "_", "_", "asm__", "(", "<STR_LIT>", "fcmpun.s\t%1, %2, %0", "<STR_LIT>", ":", "<STR_LIT>", "=f", "<STR_LIT>", "(", "res", ")", ":", "<STR_LIT>", "f", "<STR_LIT>", "(", "fg", ")", ",", "<STR_LIT>", "f", "<STR_LIT>", "(", "fh", ")", ")", ";", "return", "res", ";" ]

LLVM

AMDGPU

TD

program_repair

GPU

619,297

[ "<FIXS>", "string", "opcode", ",", "ValueType", "memoryVt", "=", "vt", ">", "{", "defvar", "st", "=", "!", "if", "(", "!", "eq", "(", "!", "cast", "string", ">", "(", "memoryVt", ")", ",", "!", "cast", "string", ">", "(", "vt", ")", ")", ",", "name", ",", "mtbuf_intrinsic_load", "name", ",", "memoryVt", ">", ")", ";", "<FIXE>", "<FIXS>", "(", "vt", "(", "st", "v4i32", ":", "$", "rsrc", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "i32", ":", "$", "soffset", ",", "timm", ":", "$", "offset", ",", "<FIXE>" ]

[ "multiclass", "MTBUF_LoadIntrinsicPat", "SDPatternOperator", "name", ",", "ValueType", "vt", ",", "<BUGS>", "string", "opcode", ">", "{", "<BUGE>", "def", ":", "GCNPat", "<BUGS>", "(", "vt", "(", "name", "v4i32", ":", "$", "rsrc", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "i32", ":", "$", "soffset", ",", "timm", ":", "$", "offset", ",", "<BUGE>", "timm", ":", "$", "format", ",", "timm", ":", "$", "auxiliary", ",", "<NUM_LIT>", ")", ")", ",", "(", "!", "cast", "MTBUF_Pseudo", ">", "(", "opcode", "#", "_OFFSET", ")", "SReg_128", ":", "$", "rsrc", ",", "SCSrc_b32", ":", "$", "soffset", ",", "(", "as_i16timm", "$", "offset", ")", ",", "(", "as_i8timm", "$", "format", ")", "," ]

LLVM

Mips

CPP

code_generation

CPU

619,298

[ "unsigned", "MipsMCCodeEmitter", "::", "getMachineOpValue", "(", "const", "MCInst", "&", "MI", ",", "const", "MCOperand", "&", "MO", ",", "SmallVectorImpl", "<", "MCFixup", ">", "&", "Fixups", ")", "const", "{", "if", "(", "MO", ".", "isReg", "(", ")", ")", "{", "unsigned", "Reg", "=", "MO", ".", "getReg", "(", ")", ";", "unsigned", "RegNo", "=", "getMipsRegisterNumbering", "(", "Reg", ")", ";", "return", "RegNo", ";", "}", "else", "if", "(", "MO", ".", "isImm", "(", ")", ")", "{", "return", "static_cast", "<", "unsigned", ">", "(", "MO", ".", "getImm", "(", ")", ")", ";", "}", "else", "if", "(", "MO", ".", "isFPImm", "(", ")", ")", "{", "return", "static_cast", "<", "unsigned", ">", "(", "APFloat", "(", "MO", ".", "getFPImm", "(", ")", ")", ".", "bitcastToAPInt", "(", ")", ".", "getHiBits", "(", "<NUM_LIT>", ")", ".", "getLimitedValue", "(", ")", ")", ";", "}", "assert", "(", "MO", ".", "isExpr", "(", ")", ")", ";", "const", "MCExpr", "*", "Expr", "=", "MO", ".", "getExpr", "(", ")", ";", "MCExpr", "::", "ExprKind", "Kind", "=", "Expr", "->", "getKind", "(", ")", ";", "if", "(", "Kind", "==", "MCExpr", "::", "Binary", ")", "{", "Expr", "=", "static_cast", "<", "const", "MCBinaryExpr", "*", ">", "(", "Expr", ")", "->", "getLHS", "(", ")", ";", "Kind", "=", "Expr", "->", "getKind", "(", ")", ";", "}", "assert", "(", "Kind", "==", "MCExpr", "::", "SymbolRef", ")", ";", "Mips", "::", "Fixups", "FixupKind", "=", "Mips", "::", "Fixups", "(", "<NUM_LIT>", ")", ";", "switch", "(", "cast", "<", "MCSymbolRefExpr", ">", "(", "Expr", ")", "->", "getKind", "(", ")", ")", "{", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "Unknown fixup kind!", "<STR_LIT>", ")", ";", "break", ";", "case", "MCSymbolRefExpr", "::", "VK_Mips_GOT_DISP", ":", "llvm_unreachable", "(", "<STR_LIT>", "fixup kind VK_Mips_GOT_DISP not supported for direct object!", "<STR_LIT>", ")", ";", "break", ";", "case", "MCSymbolRefExpr", "::", "VK_Mips_GPOFF_HI", ":", "FixupKind", "=", "Mips", "::", "fixup_Mips_GPOFF_HI", ";", "break", ";", "case", "MCSymbolRefExpr", "::", "VK_Mips_GPOFF_LO", ":", "FixupKind", "=", "Mips", "::", "fixup_Mips_GPOFF_LO", ";", "break", ";", "case", "MCSymbolRefExpr", "::", "VK_Mips_GOT_PAGE", ":", "FixupKind", "=", "Mips", "::", "fixup_Mips_GOT_PAGE", ";", "break", ";", "case", "MCSymbolRefExpr", "::", "VK_Mips_GOT_OFST", ":", "FixupKind", "=", "Mips", "::", "fixup_Mips_GOT_OFST", ";", "break", ";", "case", "MCSymbolRefExpr", "::", "VK_Mips_GPREL", ":", "FixupKind", "=", "Mips", "::", "fixup_Mips_GPREL16", ";", "break", ";", "case", "MCSymbolRefExpr", "::", "VK_Mips_GOT_CALL", ":", "FixupKind", "=", "Mips", "::", "fixup_Mips_CALL16", ";", "break", ";", "case", "MCSymbolRefExpr", "::", "VK_Mips_GOT16", ":", "FixupKind", "=", "Mips", "::", "fixup_Mips_GOT_Global", ";", "break", ";", "case", "MCSymbolRefExpr", "::", "VK_Mips_GOT", ":", "FixupKind", "=", "Mips", "::", "fixup_Mips_GOT_Local", ";", "break", ";", "case", "MCSymbolRefExpr", "::", "VK_Mips_ABS_HI", ":", "FixupKind", "=", "Mips", "::", "fixup_Mips_HI16", ";", "break", ";", "case", "MCSymbolRefExpr", "::", "VK_Mips_ABS_LO", ":", "FixupKind", "=", "Mips", "::", "fixup_Mips_LO16", ";", "break", ";", "case", "MCSymbolRefExpr", "::", "VK_Mips_TLSGD", ":", "FixupKind", "=", "Mips", "::", "fixup_Mips_TLSGD", ";", "break", ";", "case", "MCSymbolRefExpr", "::", "VK_Mips_TLSLDM", ":", "FixupKind", "=", "Mips", "::", "fixup_Mips_TLSLDM", ";", "break", ";", "case", "MCSymbolRefExpr", "::", "VK_Mips_DTPREL_HI", ":", "FixupKind", "=", "Mips", "::", "fixup_Mips_DTPREL_HI", ";", "break", ";", "case", "MCSymbolRefExpr", "::", "VK_Mips_DTPREL_LO", ":", "FixupKind", "=", "Mips", "::", "fixup_Mips_DTPREL_LO", ";", "break", ";", "case", "MCSymbolRefExpr", "::", "VK_Mips_GOTTPREL", ":", "FixupKind", "=", "Mips", "::", "fixup_Mips_GOTTPREL", ";", "break", ";", "case", "MCSymbolRefExpr", "::", "VK_Mips_TPREL_HI", ":", "FixupKind", "=", "Mips", "::", "fixup_Mips_TPREL_HI", ";", "break", ";", "case", "MCSymbolRefExpr", "::", "VK_Mips_TPREL_LO", ":", "FixupKind", "=", "Mips", "::", "fixup_Mips_TPREL_LO", ";", "break", ";", "}", "Fixups", ".", "push_back", "(", "MCFixup", "::", "Create", "(", "<NUM_LIT>", ",", "MO", ".", "getExpr", "(", ")", ",", "MCFixupKind", "(", "FixupKind", ")", ")", ")", ";", "return", "<NUM_LIT>", ";", "}" ]

[ "getMachineOpValue", "-", "Return", "binary", "encoding", "of", "operand", "." ]

GCC

arm

MD

stmt_completion

CPU

619,299

[ ")", "]", ")" ]

[ "(", "set", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_op_dup", "<NUM_LIT>", "[", "(", "match_op_dup", "<NUM_LIT>", "[", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", "]", ")", "(", "match_dup", "<NUM_LIT>", ")", "]", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>" ]