docz1105/ComBack_Plus_Plus · Datasets at Hugging Face

Compiler_Type stringclasses 2 values	Target stringclasses 176 values	Programming Language stringclasses 3 values	Task stringclasses 4 values	Target_Type stringclasses 7 values	Idx int64 0 636k	Ground_Truth sequencelengths 0 2.32k	Input sequencelengths 1 1.02k
LLVM	AArch64	TD	next_suggestion	CPU	616,400	[ "}" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "data", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rd", ";" ]
GCC	arm	CPP	next_suggestion	CPU	616,401	[ "else", "if", "(", "TARGET_APCS_STACK", ")", "{" ]	[ "regno", "<=", "LAST_IWMMXT_GR_REGNUM", ";", "++", "regno", ")", "fixed_regs", "[", "regno", "]", "=", "<NUM_LIT>", ";", "for", "(", "regno", "=", "FIRST_IWMMXT_REGNUM", ";", "regno", "<=", "LAST_IWMMXT_REGNUM", ";", "++", "regno", ")", "{", "fixed_regs", "[", "regno", "]", "=", "<NUM_LIT>", ";", "call_used_regs", "[", "regno", "]", "=", "regno", "<", "FIRST_IWMMXT_REGNUM", "+", "<NUM_LIT>", ";", "}", "}", "if", "(", "(", "unsigned", ")", "PIC_OFFSET_TABLE_REGNUM", "!=", "INVALID_REGNUM", ")", "{", "fixed_regs", "[", "PIC_OFFSET_TABLE_REGNUM", "]", "=", "<NUM_LIT>", ";", "call_used_regs", "[", "PIC_OFFSET_TABLE_REGNUM", "]", "=", "<NUM_LIT>", ";", "}" ]
LLVM	Sparc	CPP	next_suggestion	CPU	616,402	[ "}" ]	[ "MCStreamer", "", "S", "=", "llvm", "::", "createAsmStreamer", "(", "Ctx", ",", "OS", ",", "isVerboseAsm", ",", "useDwarfDirectory", ",", "InstPrint", ",", "CE", ",", "TAB", ",", "ShowInst", ")", ";", "new", "SparcTargetAsmStreamer", "(", "", "S", ",", "OS", ")", ";", "return", "S", ";" ]
LLVM	ARM	CPP	next_suggestion	CPU	616,403	[ "}" ]	[ "const", "char", "*", "getPassName", "(", ")", "const", "override", "{", "return", "<STR_LIT>", "ARM pseudo instruction expansion pass", "<STR_LIT>", ";" ]
LLVM	Hexagon	CPP	stmt_completion	DSP	616,404	[ ";" ]	[ "Register", "DefR", "(", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "unsigned", "BW", "=", "getRegBitWidth", "(", "DefR", ".", "Reg", ")", ";", "LatticeCell", "RC", "=", "Outputs", ".", "get", "(", "DefR", ".", "Reg", ")", ";", "bool", "Eval", "=", "Signed", "?", "evaluateSEXTr", "(", "R1", ",", "BW", ",", "Bits", ",", "Inputs", ",", "RC", ")", ":", "evaluateZEXTr", "(", "R1", ",", "BW", ",", "Bits", ",", "Inputs", ",", "RC", ")", ";", "if", "(", "!", "Eval", ")", "return", "false", ";", "Outputs", ".", "update", "(", "DefR", ".", "Reg", ",", "RC", ")", ";", "return", "true" ]
LLVM	AArch64	TD	stmt_completion	CPU	616,405	[ ";" ]	[ "class", "NI_TBX", "<", "bit", "q", ",", "bits", "<", "<NUM_LIT>", ">", "op2", ",", "bits", "<", "<NUM_LIT>", ">", "len", ",", "bit", "op", ",", "string", "asmop", ",", "string", "OpS", ",", "RegisterOperand", "OpVPR", ",", "RegisterOperand", "VecList", ">", ":", "NeonI_TBL", "<", "q", ",", "op2", ",", "len", ",", "op", ",", "(", "outs", "OpVPR", ":", "$", "Rd", ")", ",", "(", "ins", "OpVPR", ":", "$", "src", ",", "VecList", ":", "$", "Rn", ",", "OpVPR", ":", "$", "Rm", ")", ",", "asmop", "#", "<STR_LIT>", "#", "OpS", "#", "<STR_LIT>", "#", "OpS", ",", "[", "]", ",", "NoItinerary", ">", "{", "let", "Constraints", "=", "<STR_LIT>" ]
LLVM	AArch64	CPP	stmt_completion	CPU	616,406	[ ",", "AllowUnknown", ")", ";" ]	[ "EVT", "AArch64TargetLowering", "::", "getAsmOperandValueType", "(", "const", "DataLayout", "&", "DL", ",", "llvm", "::", "Type", "*", "Ty", ",", "bool", "AllowUnknown", ")", "const", "{", "if", "(", "Subtarget", "->", "hasLS64", "(", ")", "&&", "Ty", "->", "isIntegerTy", "(", "<NUM_LIT>", ")", ")", "return", "EVT", "(", "MVT", "::", "i64x8", ")", ";", "return", "TargetLowering", "::", "getAsmOperandValueType", "(", "DL", ",", "Ty" ]
GCC	i386	CPP	stmt_completion	CPU	616,407	[ "(", "_", "_", "v2di", ")", "_", "mm_avx512_setzero_si128", "(", ")", ",", "(", "_", "_", "mmask8", ")", "-", "<NUM_LIT>", ")", ";" ]	[ "return", "(", "_", "_", "m128i", ")", "_", "_", "builtin_ia32_psraqi128_mask", "(", "(", "_", "_", "v2di", ")", "_", "_", "A", ",", "_", "_", "imm", "," ]
GCC	iq2000	MD	stmt_completion	CPU	616,408	[ ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]	[ "(", "define_expand", "<STR_LIT>", "[", "(", "set", "(", "match_operand" ]
LLVM	ARM	TD	stmt_completion	CPU	616,409	[ "WriteVLD4", "]", ">", ";" ]	[ "def", "VLD4d8Pseudo", ":", "VLDQQPseudo", "<", "IIC_VLD4", ">", ",", "Sched", "<", "[" ]
GCC	avr	MD	program_repair	MPU	616,410	[ "<FIXS>", "[", "(", "match_operand", ":", "ALL1", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "ALL1", "<NUM_LIT>", "<STR_LIT>", ")", "]", ")", "(", "label_ref", "(", "match_operand", "<NUM_LIT>", ")", ")", "(", "pc", ")", ")", ")", "]", "<STR_LIT>", "{", "int", "icode", "=", "(", "int", ")", "GET_CODE", "(", "operands", "[", "<NUM_LIT>", "]", ")", "targetm", ".", "canonicalize_comparison", "(", "&", "icode", ",", "&", "operands", "[", "<NUM_LIT>", "]", ",", "&", "operands", "[", "<NUM_LIT>", "]", ",", "false", ")", "PUT_CODE", "(", "operands", "[", "<NUM_LIT>", "]", ",", "(", "enum", "rtx_code", ")", "icode", ")", "}", ")", "<FIXE>", "<FIXS>", "(", "if_then_else", "(", "match_operator", "<NUM_LIT>", "<STR_LIT>", "[", "(", "match_operand", ":", "ALL234", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "ALL234", "<NUM_LIT>", "<STR_LIT>", ")", "]", ")", "(", "label_ref", "(", "match_operand", "<NUM_LIT>", ")", ")", "(", "pc", ")", ")", ")", "(", "clobber", "(", "match_scratch", ":", "QI", "<NUM_LIT>", ")", ")", "]", ")", "]", "<STR_LIT>", "{", "int", "icode", "=", "(", "int", ")", "GET_CODE", "(", "operands", "[", "<NUM_LIT>", "]", ")", "targetm", ".", "canonicalize_comparison", "(", "&", "icode", ",", "&", "operands", "[", "<NUM_LIT>", "]", ",", "&", "operands", "[", "<NUM_LIT>", "]", ",", "false", ")", "PUT_CODE", "(", "operands", "[", "<NUM_LIT>", "]", ",", "(", "enum", "rtx_code", ")", "icode", ")", "}", ")", "(", "define_insn_and_split", "<STR_LIT>", "<FIXE>", "<FIXS>", "[", "(", "match_operand", ":", "ALL1", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<FIXE>", "<FIXS>", "(", "label_ref", "(", "match_operand", "<NUM_LIT>", ")", ")", "(", "pc", ")", ")", ")", "]", "<FIXE>", "<FIXS>", "(", "compare", ":", "CC", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", ")", "<FIXE>", "<FIXS>", "(", "pc", ")", ")", ")", "]", ")", "<FIXE>", "<FIXS>", "(", "define_insn_and_split", "<STR_LIT>", "<FIXE>", "<FIXS>", "(", "if_then_else", "(", "match_operator", "<NUM_LIT>", "<STR_LIT>", "[", "(", "match_operand", ":", "ALL4", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "ALL4", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "(", "label_ref", "(", "match_operand", "<NUM_LIT>", ")", ")", "(", "pc", ")", ")", ")", "(", "clobber", "(", "match_scratch", ":", "QI", "<NUM_LIT>", "<STR_LIT>", ")", ")", "]", "<FIXE>" ]	[ "(", "define_expand", "<STR_LIT>", "[", "(", "set", "(", "pc", ")", "(", "if_then_else", "(", "match_operator", "<NUM_LIT>", "<STR_LIT>", "<BUGS>", "[", "(", "match_operand", ":", "ALL1", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "ALL1", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "(", "label_ref", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "pc", ")", ")", ")", "]", ")", "<BUGE>", "(", "define_expand", "<STR_LIT>", "[", "(", "parallel", "[", "(", "set", "(", "pc", ")", "<BUGS>", "(", "if_then_else", "(", "match_operator", "<NUM_LIT>", "<STR_LIT>", "[", "(", "match_operand", ":", "ORDERED234", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "ORDERED234", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "(", "label_ref", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "pc", ")", ")", ")", "(", "clobber", "(", "match_scratch", ":", "QI", "<NUM_LIT>", "<STR_LIT>", ")", ")", "]", ")", "]", ")", "(", "define_insn_and_split", "<STR_LIT>", "<BUGE>", "[", "(", "set", "(", "pc", ")", "(", "if_then_else", "(", "match_operator", "<NUM_LIT>", "<STR_LIT>", "<BUGS>", "[", "(", "match_operand", ":", "ALL1", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<BUGE>", "(", "match_operand", ":", "ALL1", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "<BUGS>", "(", "label_ref", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "pc", ")", ")", ")", "]", "<BUGE>", "<STR_LIT>", "<STR_LIT>", "<STR_LIT>", "[", "(", "set", "(", "reg", ":", "CC", "REG_CC", ")", "<BUGS>", "(", "compare", ":", "CC", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", ")", "<BUGE>", "(", "set", "(", "pc", ")", "(", "if_then_else", "(", "match_op_dup", "<NUM_LIT>", "[", "(", "reg", ":", "CC", "REG_CC", ")", "(", "const_int", "<NUM_LIT>", ")", "]", ")", "(", "label_ref", "(", "match_dup", "<NUM_LIT>", ")", ")", "<BUGS>", "(", "pc", ")", ")", ")", "]", "<STR_LIT>", ")", "<BUGE>", "<BUGS>", "(", "define_insn_and_split", "<STR_LIT>", "<BUGE>", "[", "(", "set", "(", "pc", ")", "<BUGS>", "(", "if_then_else", "(", "match_operator", "<NUM_LIT>", "<STR_LIT>", "[", "(", "match_operand", ":", "ALL4", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "ALL4", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "(", "label_ref", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "pc", ")", ")", ")", "(", "clobber", "(", "match_scratch", ":", "QI", "<NUM_LIT>", "<STR_LIT>", ")", ")", "]", "<BUGE>", "<STR_LIT>", "<STR_LIT>", "<STR_LIT>" ]
LLVM	X86	CPP	stmt_completion	CPU	616,411	[ ",", "DL", ",", "ShiftOpTy", ")", ",", "ISD", "::", "SETGT", ")", ";" ]	[ "if", "(", "Shift", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "SRL", "\|\|", "!", "Shift", ".", "hasOneUse", "(", ")", ")", "return", "SDValue", "(", ")", ";", "EVT", "ShiftTy", "=", "Shift", ".", "getValueType", "(", ")", ";", "if", "(", "ShiftTy", "!=", "MVT", "::", "i16", "&&", "ShiftTy", "!=", "MVT", "::", "i32", "&&", "ShiftTy", "!=", "MVT", "::", "i64", ")", "return", "SDValue", "(", ")", ";", "if", "(", "!", "isa", "<", "ConstantSDNode", ">", "(", "Shift", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", "\|\|", "Shift", ".", "getConstantOperandVal", "(", "<NUM_LIT>", ")", "!=", "ShiftTy", ".", "getSizeInBits", "(", ")", "-", "<NUM_LIT>", ")", "return", "SDValue", "(", ")", ";", "SDLoc", "DL", "(", "N", ")", ";", "SDValue", "ShiftOp", "=", "Shift", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "EVT", "ShiftOpTy", "=", "ShiftOp", ".", "getValueType", "(", ")", ";", "const", "TargetLowering", "&", "TLI", "=", "DAG", ".", "getTargetLoweringInfo", "(", ")", ";", "EVT", "SetCCResultType", "=", "TLI", ".", "getSetCCResultType", "(", "DAG", ".", "getDataLayout", "(", ")", ",", "*", "DAG", ".", "getContext", "(", ")", ",", "ResultType", ")", ";", "SDValue", "Cond", "=", "DAG", ".", "getSetCC", "(", "DL", ",", "SetCCResultType", ",", "ShiftOp", ",", "DAG", ".", "getConstant", "(", "-", "<NUM_LIT>" ]
LLVM	PowerPC	TD	next_suggestion	CPU	616,412	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "B", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "A", ";", "bits", "<", "<NUM_LIT>", ">", "B", ";", "bits", "<", "<NUM_LIT>", ">", "C", ";", "let", "Pattern", "=", "pattern", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "A", ";" ]
LLVM	ARM	CPP	next_suggestion	CPU	616,413	[ "}" ]	[ "case", "ARM", "::", "LDRSB_POST", ":", "return", "ARM", "::", "LDRSB", ";", "case", "ARM", "::", "STR_PRE_IMM", ":", "case", "ARM", "::", "STR_PRE_REG", ":", "case", "ARM", "::", "STR_POST_IMM", ":", "case", "ARM", "::", "STR_POST_REG", ":", "return", "ARM", "::", "STRi12", ";", "case", "ARM", "::", "STRH_PRE", ":", "case", "ARM", "::", "STRH_POST", ":", "return", "ARM", "::", "STRH", ";", "case", "ARM", "::", "STRB_PRE_IMM", ":", "case", "ARM", "::", "STRB_PRE_REG", ":", "case", "ARM", "::", "STRB_POST_IMM", ":", "case", "ARM", "::", "STRB_POST_REG", ":", "return", "ARM", "::", "STRBi12", ";", "}", "return", "<NUM_LIT>", ";" ]
LLVM	AMDGPU	CPP	program_repair	GPU	616,414	[ "<FIXS>", "unsigned", "Offset", ";", "if", "(", "GV", ".", "getAddressSpace", "(", ")", "==", "AMDGPUAS", "::", "LOCAL_ADDRESS", ")", "{", "Offset", "=", "StaticLDSSize", "=", "alignTo", "(", "StaticLDSSize", ",", "Alignment", ")", ";", "<FIXE>", "<FIXS>", "StaticLDSSize", "+=", "DL", ".", "getTypeAllocSize", "(", "GV", ".", "getValueType", "(", ")", ")", ";", "<FIXE>", "<FIXS>", "LDSSize", "=", "alignTo", "(", "StaticLDSSize", ",", "DynLDSAlign", ")", ";", "}", "else", "{", "Offset", "=", "StaticGDSSize", "=", "alignTo", "(", "StaticGDSSize", ",", "Alignment", ")", ";", "StaticGDSSize", "+=", "DL", ".", "getTypeAllocSize", "(", "GV", ".", "getValueType", "(", ")", ")", ";", "GDSSize", "=", "StaticGDSSize", ";", "}", "Entry", ".", "first", "->", "second", "=", "Offset", ";", "<FIXE>" ]	[ "Align", "Alignment", "=", "DL", ".", "getValueOrABITypeAlignment", "(", "GV", ".", "getAlign", "(", ")", ",", "GV", ".", "getValueType", "(", ")", ")", ";", "<BUGS>", "unsigned", "Offset", "=", "StaticLDSSize", "=", "alignTo", "(", "StaticLDSSize", ",", "Alignment", ")", ";", "<BUGE>", "<BUGS>", "Entry", ".", "first", "->", "second", "=", "Offset", ";", "StaticLDSSize", "+=", "DL", ".", "getTypeAllocSize", "(", "GV", ".", "getValueType", "(", ")", ")", ";", "<BUGE>", "<BUGS>", "LDSSize", "=", "alignTo", "(", "StaticLDSSize", ",", "DynLDSAlign", ")", ";", "<BUGE>", "return", "Offset", ";", "}" ]
GCC	arm	CPP	stmt_completion	CPU	616,415	[ ",", "next_hi_reg", ")", ")", ";" ]	[ "offset", "=", "bit_count", "(", "l_mask", ")", "*", "UNITS_PER_WORD", ";", "}", "x", "=", "GEN_INT", "(", "offset", "+", "<NUM_LIT>", "+", "crtl", "->", "args", ".", "pretend_args_size", ")", ";", "emit_insn", "(", "gen_addsi3", "(", "work_reg", ",", "stack_pointer_rtx", ",", "x", ")", ")", ";", "x", "=", "plus_constant", "(", "Pmode", ",", "stack_pointer_rtx", ",", "offset", "+", "<NUM_LIT>", ")", ";", "x", "=", "gen_frame_mem", "(", "SImode", ",", "x", ")", ";", "emit_move_insn", "(", "x", ",", "work_reg", ")", ";", "if", "(", "l_mask", ")", "{", "x", "=", "gen_rtx_REG", "(", "SImode", ",", "PC_REGNUM", ")", ";", "emit_move_insn", "(", "work_reg", ",", "x", ")", ";", "x", "=", "plus_constant", "(", "Pmode", ",", "stack_pointer_rtx", ",", "offset", "+", "<NUM_LIT>", ")", ";", "x", "=", "gen_frame_mem", "(", "SImode", ",", "x", ")", ";", "emit_move_insn", "(", "x", ",", "work_reg", ")", ";", "emit_move_insn", "(", "work_reg", ",", "arm_hfp_rtx", ")", ";", "x", "=", "plus_constant", "(", "Pmode", ",", "stack_pointer_rtx", ",", "offset", ")", ";", "x", "=", "gen_frame_mem", "(", "SImode", ",", "x", ")", ";", "emit_move_insn", "(", "x", ",", "work_reg", ")", ";", "}", "else", "{", "emit_move_insn", "(", "work_reg", ",", "arm_hfp_rtx", ")", ";", "x", "=", "plus_constant", "(", "Pmode", ",", "stack_pointer_rtx", ",", "offset", ")", ";", "x", "=", "gen_frame_mem", "(", "SImode", ",", "x", ")", ";", "emit_move_insn", "(", "x", ",", "work_reg", ")", ";", "x", "=", "gen_rtx_REG", "(", "SImode", ",", "PC_REGNUM", ")", ";", "emit_move_insn", "(", "work_reg", ",", "x", ")", ";", "x", "=", "plus_constant", "(", "Pmode", ",", "stack_pointer_rtx", ",", "offset", "+", "<NUM_LIT>", ")", ";", "x", "=", "gen_frame_mem", "(", "SImode", ",", "x", ")", ";", "emit_move_insn", "(", "x", ",", "work_reg", ")", ";", "}", "x", "=", "gen_rtx_REG", "(", "SImode", ",", "LR_REGNUM", ")", ";", "emit_move_insn", "(", "work_reg", ",", "x", ")", ";", "x", "=", "plus_constant", "(", "Pmode", ",", "stack_pointer_rtx", ",", "offset", "+", "<NUM_LIT>", ")", ";", "x", "=", "gen_frame_mem", "(", "SImode", ",", "x", ")", ";", "emit_move_insn", "(", "x", ",", "work_reg", ")", ";", "x", "=", "GEN_INT", "(", "offset", "+", "<NUM_LIT>", ")", ";", "emit_insn", "(", "gen_addsi3", "(", "work_reg", ",", "stack_pointer_rtx", ",", "x", ")", ")", ";", "emit_move_insn", "(", "arm_hfp_rtx", ",", "work_reg", ")", ";", "}", "else", "if", "(", "(", "l_mask", "&", "<NUM_LIT>", ")", "!=", "<NUM_LIT>", "\|\|", "(", "high_regs_pushed", "==", "<NUM_LIT>", "&&", "lr_needs_saving", ")", ")", "{", "unsigned", "long", "mask", "=", "l_mask", ";", "mask", "\|=", "(", "<NUM_LIT>", "<<", "thumb1_extra_regs_pushed", "(", "offsets", ",", "true", ")", ")", "-", "<NUM_LIT>", ";", "insn", "=", "thumb1_emit_multi_reg_push", "(", "mask", ",", "mask", ")", ";", "RTX_FRAME_RELATED_P", "(", "insn", ")", "=", "<NUM_LIT>", ";", "lr_needs_saving", "=", "false", ";", "}", "if", "(", "high_regs_pushed", ")", "{", "unsigned", "pushable_regs", ";", "unsigned", "next_hi_reg", ";", "unsigned", "arg_regs_num", "=", "TARGET_AAPCS_BASED", "?", "crtl", "->", "args", ".", "info", ".", "aapcs_ncrn", ":", "crtl", "->", "args", ".", "info", ".", "nregs", ";", "unsigned", "arg_regs_mask", "=", "(", "<NUM_LIT>", "<<", "arg_regs_num", ")", "-", "<NUM_LIT>", ";", "for", "(", "next_hi_reg", "=", "<NUM_LIT>", ";", "next_hi_reg", ">", "LAST_LO_REGNUM", ";", "next_hi_reg", "--", ")", "if", "(", "live_regs_mask", "&", "(", "<NUM_LIT>", "<<", "next_hi_reg", ")", ")", "break", ";", "pushable_regs", "=", "l_mask", "&", "(", "~", "arg_regs_mask", ")", ";", "if", "(", "lr_needs_saving", ")", "pushable_regs", "&=", "~", "(", "<NUM_LIT>", "<<", "LR_REGNUM", ")", ";", "if", "(", "pushable_regs", "==", "<NUM_LIT>", ")", "pushable_regs", "=", "<NUM_LIT>", "<<", "thumb_find_work_register", "(", "live_regs_mask", ")", ";", "while", "(", "high_regs_pushed", ">", "<NUM_LIT>", ")", "{", "unsigned", "long", "real_regs_mask", "=", "<NUM_LIT>", ";", "unsigned", "long", "push_mask", "=", "<NUM_LIT>", ";", "for", "(", "regno", "=", "LR_REGNUM", ";", "regno", ">=", "<NUM_LIT>", ";", "regno", "--", ")", "{", "if", "(", "pushable_regs", "&", "(", "<NUM_LIT>", "<<", "regno", ")", ")", "{", "emit_move_insn", "(", "gen_rtx_REG", "(", "SImode", ",", "regno", ")", ",", "gen_rtx_REG", "(", "SImode" ]
LLVM	ARM	CPP	program_repair	CPU	616,416	[ "<FIXS>", "if", "(", "isTwoAddr", ")", "{", "MachineInstrBuilder", "MIB", "=", "BuildMI", "(", "MBB", ",", "MBBI", ",", "dl", ",", "TII", ".", "get", "(", "Opc", ")", ",", "DestReg", ")", ";", "if", "(", "NeedCC", ")", "MIB", "=", "AddDefaultCC", "(", "MIB", ")", ";", "MIB", ".", "addReg", "(", "DestReg", ")", ".", "addImm", "(", "ThisVal", ")", ";", "if", "(", "NeedPred", ")", "MIB", "=", "AddDefaultPred", "(", "MIB", ")", ";", "}", "<FIXE>", "<FIXS>", "MachineInstrBuilder", "MIB", "=", "BuildMI", "(", "MBB", ",", "MBBI", ",", "dl", ",", "TII", ".", "get", "(", "Opc", ")", ",", "DestReg", ")", ";", "if", "(", "NeedCC", ")", "MIB", "=", "AddDefaultCC", "(", "MIB", ")", ";", "MIB", ".", "addReg", "(", "BaseReg", ",", "getKillRegState", "(", "isKill", ")", ")", ".", "addImm", "(", "ThisVal", ")", ";", "if", "(", "NeedPred", ")", "MIB", "=", "AddDefaultPred", "(", "MIB", ")", ";", "<FIXE>" ]	[ "Bytes", "-=", "ThisVal", ";", "ThisVal", "/", "=", "Scale", ";", "<BUGS>", "if", "(", "isTwoAddr", ")", "BuildMI", "(", "MBB", ",", "MBBI", ",", "dl", ",", "TII", ".", "get", "(", "Opc", ")", ",", "DestReg", ")", ".", "addReg", "(", "DestReg", ")", ".", "addImm", "(", "ThisVal", ")", ";", "<BUGE>", "else", "{", "bool", "isKill", "=", "BaseReg", "!=", "ARM", "::", "SP", ";", "<BUGS>", "BuildMI", "(", "MBB", ",", "MBBI", ",", "dl", ",", "TII", ".", "get", "(", "Opc", ")", ",", "DestReg", ")", ".", "addReg", "(", "BaseReg", ",", "getKillRegState", "(", "isKill", ")", ")", ".", "addImm", "(", "ThisVal", ")", ";", "<BUGE>", "BaseReg", "=", "DestReg", ";", "if", "(", "Opc", "==", "ARM", "::", "tADDrSPi", ")", "{" ]
LLVM	XCore	CPP	next_suggestion	MPU	616,417	[ "if", "(", "i", ">", "<NUM_LIT>", ")", "O", "<<", "<STR_LIT>", ",", "<STR_LIT>", ";" ]	[ "O", "<<", "<STR_LIT>", "\\t", "<STR_LIT>", "<<", "directive", "<<", "<STR_LIT>", "<STR_LIT>", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "e", "=", "JTBBs", ".", "size", "(", ")", ";", "i", "!=", "e", ";", "++", "i", ")", "{", "MachineBasicBlock", "*", "MBB", "=", "JTBBs", "[", "i", "]", ";" ]
GCC	s390	MD	stmt_completion	MPU	616,418	[ ")" ]	[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>" ]
GCC	i386	MD	next_suggestion	CPU	616,419	[ "<STR_LIT>", ")" ]	[ "(", "match_operand", ":", "VF_128", "<NUM_LIT>", "<STR_LIT>", ")", ")", ")", "(", "match_dup", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", ")", ")", "]" ]
LLVM	Hexagon	TD	next_suggestion	DSP	616,420	[ "let", "BaseOpcode", "=", "<STR_LIT>", ";" ]	[ "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "addrMode", "=", "BaseRegOffset", ";", "let", "accessSize", "=", "HalfWordAccess", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "mayLoad", "=", "<NUM_LIT>", ";", "let", "CextOpcode", "=", "<STR_LIT>", ";", "let", "InputType", "=", "<STR_LIT>", ";" ]
GCC	powerpcspe	MD	stmt_completion	CPU	616,421	[ "<STR_LIT>", ")" ]	[ "(", "define_mode_attr", "rreg", "[", "(", "SF", "<STR_LIT>", ")", "(", "DF", "<STR_LIT>", ")", "(", "TF", "<STR_LIT>", ")", "(", "TD" ]
GCC	i386	CPP	program_repair	CPU	616,422	[ "<FIXS>", "op0", "=", "gen_lowpart", "(", "vmode", ",", "op0", ")", ";", "op1", "=", "gen_lowpart", "(", "vmode", ",", "op1", ")", ";", "<FIXE>" ]	[ "do_subreg", ":", "vmode", "=", "V8HImode", ";", "target", "=", "gen_lowpart", "(", "vmode", ",", "target", ")", ";", "<BUGS>", "op0", "=", "gen_lowpart", "(", "vmode", ",", "target", ")", ";", "op1", "=", "gen_lowpart", "(", "vmode", ",", "target", ")", ";", "<BUGE>", "break", ";", "default", ":" ]
LLVM	AArch64	TD	stmt_completion	CPU	616,423	[ "Simm", ";" ]	[ "def", "_8H", ":", "NeonI_1VModImm", "<", "<NUM_LIT>", ",", "op", ",", "(", "outs", "VPR128", ":", "$", "Rd", ")", ",", "(", "ins", "VPR128", ":", "$", "src", ",", "neon_uimm8", ":", "$", "Imm", ",", "neon_mov_imm_LSLH_operand", ":", "$", "Simm", ")", ",", "!", "strconcat", "(", "asmop", ",", "<STR_LIT>", ")", ",", "[", "(", "set", "(", "v8i16", "VPR128", ":", "$", "Rd", ")", ",", "(", "v8i16", "(", "opnode", "(", "v8i16", "VPR128", ":", "$", "src", ")", ",", "(", "v8i16", "(", "neonopnode", "timm", ":", "$", "Imm", ",", "neon_mov_imm_LSL_operand", ":", "$", "Simm", ")", ")", ")", ")", ")", "]", ",", "NoItinerary", ">", "{", "bit" ]
LLVM	Mips	TD	next_suggestion	CPU	616,424	[ "}" ]	[ "class", "INSN_EVA", "{", "list", "<", "Predicate", ">", "InsnPredicates", "=", "[", "HasEVA", "]", ";", "}", "class", "INSN_EVA_NOT_32R6_64R6", "{", "list", "<", "Predicate", ">", "InsnPredicates", "=", "[", "NotMips32r6", ",", "NotMips64r6", ",", "HasEVA", "]", ";" ]
LLVM	X86	CPP	next_suggestion	CPU	616,425	[ "if", "(", "Offset", ")", "{" ]	[ "}", "MachineBasicBlock", "::", "iterator", "FirstCSPop", "=", "MBBI", ";", "if", "(", "RestoreMBB", ")", "{", "unsigned", "ReturnReg", "=", "STI", ".", "is64Bit", "(", ")", "?", "X86", "::", "RAX", ":", "X86", "::", "EAX", ";", "if", "(", "STI", ".", "is64Bit", "(", ")", ")", "{", "BuildMI", "(", "MBB", ",", "FirstCSPop", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "LEA64r", ")", ",", "ReturnReg", ")", ".", "addReg", "(", "X86", "::", "RIP", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addReg", "(", "<NUM_LIT>", ")", ".", "addMBB", "(", "RestoreMBB", ")", ".", "addReg", "(", "<NUM_LIT>", ")", ";", "}", "else", "{", "BuildMI", "(", "MBB", ",", "FirstCSPop", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "MOV32ri", ")", ")", ".", "addReg", "(", "ReturnReg", ")", ".", "addMBB", "(", "RestoreMBB", ")", ";", "}", "RestoreMBB", "->", "setHasAddressTaken", "(", ")", ";", "}", "if", "(", "MBBI", "!=", "MBB", ".", "end", "(", ")", ")", "DL", "=", "MBBI", "->", "getDebugLoc", "(", ")", ";", "if", "(", "NumBytes", "\|\|", "MFI", "->", "hasVarSizedObjects", "(", ")", ")", "NumBytes", "+=", "mergeSPUpdates", "(", "MBB", ",", "MBBI", ",", "true", ")", ";", "if", "(", "(", "TRI", "->", "needsStackRealignment", "(", "MF", ")", "\|\|", "MFI", "->", "hasVarSizedObjects", "(", ")", ")", "&&", "!", "IsFunclet", ")", "{", "if", "(", "TRI", "->", "needsStackRealignment", "(", "MF", ")", ")", "MBBI", "=", "FirstCSPop", ";", "unsigned", "SEHFrameOffset", "=", "calculateSetFPREG", "(", "SEHStackAllocAmt", ")", ";", "uint64_t", "LEAAmount", "=", "IsWin64Prologue", "?", "SEHStackAllocAmt", "-", "SEHFrameOffset", ":", "-", "CSSize", ";", "if", "(", "LEAAmount", "!=", "<NUM_LIT>", ")", "{", "unsigned", "Opc", "=", "getLEArOpcode", "(", "Uses64BitFramePtr", ")", ";", "addRegOffset", "(", "BuildMI", "(", "MBB", ",", "MBBI", ",", "DL", ",", "TII", ".", "get", "(", "Opc", ")", ",", "StackPtr", ")", ",", "FramePtr", ",", "false", ",", "LEAAmount", ")", ";", "--", "MBBI", ";", "}", "else", "{", "unsigned", "Opc", "=", "(", "Uses64BitFramePtr", "?", "X86", "::", "MOV64rr", ":", "X86", "::", "MOV32rr", ")", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "DL", ",", "TII", ".", "get", "(", "Opc", ")", ",", "StackPtr", ")", ".", "addReg", "(", "FramePtr", ")", ";", "--", "MBBI", ";", "}", "}", "else", "if", "(", "NumBytes", ")", "{", "emitSPUpdate", "(", "MBB", ",", "MBBI", ",", "NumBytes", ",", "true", ")", ";", "--", "MBBI", ";", "}", "if", "(", "NeedsWinCFI", ")", "BuildMI", "(", "MBB", ",", "MBBI", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "SEH_Epilogue", ")", ")", ";", "int", "Offset", "=", "-", "<NUM_LIT>", "*", "X86FI", "->", "getTCReturnAddrDelta", "(", ")", ";", "assert", "(", "Offset", ">=", "<NUM_LIT>", "&&", "<STR_LIT>", "TCDelta should never be positive", "<STR_LIT>", ")", ";" ]
LLVM	Hexagon	TD	stmt_completion	DSP	616,426	[ "=", "Pd", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "Pd", ";", "bits", "<", "<NUM_LIT>", ">", "Rss", ";", "bits", "<", "<NUM_LIT>", ">", "Rtt", ";", "let", "IClass", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "minOp", "{", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "minOp", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}" ]
GCC	rs6000	CPP	stmt_completion	CPU	616,427	[ "MOD", ":" ]	[ "}", "case", "CONST_DOUBLE", ":", "if", "(", "mode", "==", "DImode", "&&", "(", "(", "outer_code", "==", "AND", "&&", "(", "CONST_OK_FOR_LETTER_P", "(", "INTVAL", "(", "x", ")", ",", "'", "K", "'", ")", "\|\|", "CONST_OK_FOR_LETTER_P", "(", "INTVAL", "(", "x", ")", ",", "'", "L", "'", ")", "\|\|", "mask_operand", "(", "x", ",", "DImode", ")", "\|\|", "mask64_operand", "(", "x", ",", "DImode", ")", ")", ")", "\|\|", "(", "(", "outer_code", "==", "IOR", "\|\|", "outer_code", "==", "XOR", ")", "&&", "CONST_DOUBLE_HIGH", "(", "x", ")", "==", "<NUM_LIT>", "&&", "(", "CONST_DOUBLE_LOW", "(", "x", ")", "&", "~", "(", "unsigned", "HOST_WIDE_INT", ")", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", ")", ")", "{", "", "total", "=", "<NUM_LIT>", ";", "return", "true", ";", "}", "else", "if", "(", "mode", "==", "DImode", "&&", "(", "outer_code", "==", "SET", "\|\|", "outer_code", "==", "IOR", "\|\|", "outer_code", "==", "XOR", ")", "&&", "CONST_DOUBLE_HIGH", "(", "x", ")", "==", "<NUM_LIT>", ")", "{", "", "total", "=", "COSTS_N_INSNS", "(", "<NUM_LIT>", ")", ";", "return", "true", ";", "}", "case", "CONST", ":", "case", "HIGH", ":", "case", "SYMBOL_REF", ":", "case", "MEM", ":", "", "total", "=", "optimize_size", "?", "COSTS_N_INSNS", "(", "<NUM_LIT>", ")", "+", "<NUM_LIT>", ":", "COSTS_N_INSNS", "(", "<NUM_LIT>", ")", ";", "return", "true", ";", "case", "LABEL_REF", ":", "", "total", "=", "<NUM_LIT>", ";", "return", "true", ";", "case", "PLUS", ":", "if", "(", "mode", "==", "DFmode", ")", "{", "if", "(", "GET_CODE", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", "==", "MULT", ")", "{", "if", "(", "outer_code", "==", "NEG", ")", "", "total", "=", "rs6000_cost", "->", "dmul", "-", "rs6000_cost", "->", "fp", ";", "else", "", "total", "=", "rs6000_cost", "->", "dmul", ";", "}", "else", "", "total", "=", "rs6000_cost", "->", "fp", ";", "}", "else", "if", "(", "mode", "==", "SFmode", ")", "{", "if", "(", "outer_code", "==", "NEG", "&&", "GET_CODE", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", "==", "MULT", ")", "", "total", "=", "<NUM_LIT>", ";", "else", "", "total", "=", "rs6000_cost", "->", "fp", ";", "}", "else", "", "total", "=", "COSTS_N_INSNS", "(", "<NUM_LIT>", ")", ";", "return", "false", ";", "case", "MINUS", ":", "if", "(", "mode", "==", "DFmode", ")", "{", "if", "(", "GET_CODE", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", "==", "MULT", ")", "{", "if", "(", "outer_code", "==", "NEG", ")", "", "total", "=", "<NUM_LIT>", ";", "else", "", "total", "=", "rs6000_cost", "->", "dmul", ";", "}", "else", "", "total", "=", "rs6000_cost", "->", "fp", ";", "}", "else", "if", "(", "mode", "==", "SFmode", ")", "{", "if", "(", "outer_code", "==", "NEG", "&&", "GET_CODE", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", "==", "MULT", ")", "", "total", "=", "<NUM_LIT>", ";", "else", "", "total", "=", "rs6000_cost", "->", "fp", ";", "}", "else", "", "total", "=", "COSTS_N_INSNS", "(", "<NUM_LIT>", ")", ";", "return", "false", ";", "case", "MULT", ":", "if", "(", "GET_CODE", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", "==", "CONST_INT", "&&", "CONST_OK_FOR_LETTER_P", "(", "INTVAL", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", ",", "'", "I", "'", ")", ")", "{", "if", "(", "INTVAL", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", ">=", "-", "<NUM_LIT>", "&&", "INTVAL", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", "<=", "<NUM_LIT>", ")", "", "total", "=", "rs6000_cost", "->", "mulsi_const9", ";", "else", "", "total", "=", "rs6000_cost", "->", "mulsi_const", ";", "}", "else", "if", "(", "(", "mode", "==", "DFmode", "\|\|", "mode", "==", "SFmode", ")", "&&", "(", "outer_code", "==", "PLUS", "\|\|", "outer_code", "==", "MINUS", ")", ")", "", "total", "=", "<NUM_LIT>", ";", "else", "if", "(", "mode", "==", "DFmode", ")", "", "total", "=", "rs6000_cost", "->", "dmul", ";", "else", "if", "(", "mode", "==", "SFmode", ")", "", "total", "=", "rs6000_cost", "->", "fp", ";", "else", "if", "(", "mode", "==", "DImode", ")", "", "total", "=", "rs6000_cost", "->", "muldi", ";", "else", "*", "total", "=", "rs6000_cost", "->", "mulsi", ";", "return", "false", ";", "case", "DIV", ":", "case" ]
LLVM	TPC	TD	stmt_completion	Virtual ISA	616,428	[ "income", ",", "Pred", ":", "$", "pred", ")", ";" ]	[ "class", "LoadInst_LD_TNSR_PD", "<", "bits", "<", "<NUM_LIT>", ">", "opc", ",", "RegisterClass", "Rdst", ",", "string", "asmstr", ",", "Operand", "Pred", ",", "bit", "UseHWR", ">", ":", "LoadInst_LD_TNSR_P", "<", "opc", ",", "Rdst", ",", "asmstr", ",", "Pred", ",", "UseHWR", ">", "{", "let", "InOperandList", "=", "(", "ins", "SRF", ":", "$", "coords1", ",", "SRF", ":", "$", "coords2", ",", "OffsSizeRegLd", ":", "$", "offsize", ",", "SwitchSet", ":", "$", "sw", ",", "Rdst", ":", "$" ]
LLVM	M680x0	CPP	stmt_completion	MPU	616,429	[ "MxOpcode", ";" ]	[ "SDValue", "Cond", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "Op1", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "Op2", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDLoc", "DL", "(", "Op", ")", ";", "SDValue", "CC", ";", "if", "(", "Cond", ".", "getOpcode", "(", ")", "==", "ISD", "::", "SETCC", ")", "{", "if", "(", "SDValue", "NewCond", "=", "LowerSETCC", "(", "Cond", ",", "DAG", ")", ")", "Cond", "=", "NewCond", ";", "}", "if", "(", "Cond", ".", "getOpcode", "(", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOpcode", "(", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "isNullConstant", "(", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "{", "SDValue", "Cmp", "=", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "unsigned", "CondCode", "=", "cast", "<", "ConstantSDNode", ">", "(", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", "->", "getZExtValue", "(", ")", ";", "if", "(", "(", "isAllOnesConstant", "(", "Op1", ")", "\|\|", "isAllOnesConstant", "(", "Op2", ")", ")", "&&", "(", "CondCode", "==", "M680x0", "::", "COND_EQ", "\|\|", "CondCode", "==", "M680x0", "::", "COND_NE", ")", ")", "{", "SDValue", "Y", "=", "isAllOnesConstant", "(", "Op2", ")", "?", "Op1", ":", "Op2", ";", "SDValue", "CmpOp0", "=", "Cmp", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "isNullConstant", "(", "Y", ")", "&&", "(", "isAllOnesConstant", "(", "Op1", ")", "==", "(", "CondCode", "==", "M680x0", "::", "COND_NE", ")", ")", ")", "{", "SDVTList", "VTs", "=", "DAG", ".", "getVTList", "(", "CmpOp0", ".", "getValueType", "(", ")", ",", "MVT", "::", "i32", ")", ";", "SDValue", "Neg", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "VTs", ",", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "DL", ",", "CmpOp0", ".", "getValueType", "(", ")", ")", ",", "CmpOp0", ")", ";", "SDValue", "Res", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "Op", ".", "getValueType", "(", ")", ",", "DAG", ".", "getConstant", "(", "M680x0", "::", "COND_CS", ",", "DL", ",", "MVT", "::", "i8", ")", ",", "SDValue", "(", "Neg", ".", "getNode", "(", ")", ",", "<NUM_LIT>", ")", ")", ";", "return", "Res", ";", "}", "Cmp", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "MVT", "::", "i8", ",", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "DL", ",", "CmpOp0", ".", "getValueType", "(", ")", ")", ",", "CmpOp0", ")", ";", "SDValue", "Res", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "Op", ".", "getValueType", "(", ")", ",", "DAG", ".", "getConstant", "(", "M680x0", "::", "COND_CS", ",", "DL", ",", "MVT", "::", "i8", ")", ",", "Cmp", ")", ";", "if", "(", "isAllOnesConstant", "(", "Op1", ")", "!=", "(", "CondCode", "==", "M680x0", "::", "COND_EQ", ")", ")", "Res", "=", "DAG", ".", "getNOT", "(", "DL", ",", "Res", ",", "Res", ".", "getValueType", "(", ")", ")", ";", "if", "(", "!", "isNullConstant", "(", "Op2", ")", ")", "Res", "=", "DAG", ".", "getNode", "(", "ISD", "::", "OR", ",", "DL", ",", "Res", ".", "getValueType", "(", ")", ",", "Res", ",", "Y", ")", ";", "return", "Res", ";", "}", "}", "if", "(", "Cond", ".", "getOpcode", "(", ")", "==", "ISD", "::", "AND", "&&", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOpcode", "(", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "isOneConstant", "(", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "Cond", "=", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "unsigned", "CondOpcode", "=", "Cond", ".", "getOpcode", "(", ")", ";", "if", "(", "CondOpcode", "==", "<STR_LIT>", "::", "<STR_LIT>", "\|\|", "CondOpcode", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "{", "CC", "=", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "Cmp", "=", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "unsigned", "Opc", "=", "Cmp", ".", "getOpcode", "(", ")", ";", "bool", "IllegalFPCMov", "=", "false", ";", "if", "(", "(", "isM680x0LogicalCmp", "(", "Cmp", ")", "&&", "!", "IllegalFPCMov", ")", "\|\|", "Opc", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "{", "Cond", "=", "Cmp", ";", "addTest", "=", "false", ";", "}", "}", "else", "if", "(", "CondOpcode", "==", "ISD", "::", "USUBO", "\|\|", "CondOpcode", "==", "ISD", "::", "SSUBO", "\|\|", "CondOpcode", "==", "ISD", "::", "UADDO", "\|\|", "CondOpcode", "==", "ISD", "::", "SADDO", "\|\|", "CondOpcode", "==", "ISD", "::", "UMULO", "\|\|", "CondOpcode", "==", "ISD", "::", "SMULO", ")", "{", "SDValue", "LHS", "=", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "RHS", "=", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "unsigned" ]
LLVM	Mips	CPP	stmt_completion	CPU	616,430	[ "OW", "->", "Write32", "(", "<NUM_LIT>", ")", ";" ]	[ "for", "(", "uint64_t", "i", "=", "<NUM_LIT>", ";", "i", "!=", "NumNops", ";", "++", "i", ")" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	616,431	[ "const", "{" ]	[ "bool", "R600InstrInfo", "::", "usesAddressRegister", "(", "MachineInstr", "&", "MI", ")" ]
LLVM	Mips	TD	stmt_completion	CPU	616,432	[ ">", ";" ]	[ "class", "SPLATI_H_ENC", ":", "MSA_ELM_H_FMT", "<", "<NUM_LIT>", ",", "<NUM_LIT>" ]
GCC	mips	CPP	program_repair	CPU	616,433	[ "<FIXS>", "mips_emit_move", "(", "target", ",", "value_if_false", ")", ";", "<FIXE>" ]	[ "done_label", "=", "gen_label_rtx", "(", ")", ";", "<BUGS>", "emit_move_insn", "(", "target", ",", "value_if_false", ")", ";", "<BUGE>", "emit_jump_insn", "(", "gen_condjump", "(", "condition", ",", "true_label", ")", ")", ";" ]
LLVM	Mips	CPP	next_suggestion	CPU	616,434	[ "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "!=", "NumBytes", ";", "++", "i", ")", "{" ]	[ "Value", "=", "adjustFixupValue", "(", "(", "unsigned", ")", "Kind", ",", "Value", ")", ";", "if", "(", "!", "Value", ")", "return", ";", "unsigned", "Offset", "=", "Fixup", ".", "getOffset", "(", ")", ";", "unsigned", "NumBytes", "=", "(", "(", "getFixupKindInfo", "(", "Kind", ")", ".", "TargetSize", "-", "<NUM_LIT>", ")", "/", "<NUM_LIT>", ")", "+", "<NUM_LIT>", ";", "uint64_t", "Mask", "=", "(", "(", "uint64_t", ")", "<NUM_LIT>", "<<", "getFixupKindInfo", "(", "Kind", ")", ".", "TargetSize", ")", "-", "<NUM_LIT>", ";", "uint64_t", "CurVal", "=", "<NUM_LIT>", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "!=", "NumBytes", ";", "++", "i", ")", "CurVal", "\|=", "(", "(", "uint8_t", ")", "Data", "[", "Offset", "+", "i", "]", ")", "<<", "(", "i", "*", "<NUM_LIT>", ")", ";", "CurVal", "=", "(", "CurVal", "&", "~", "Mask", ")", "\|", "(", "(", "CurVal", "+", "Value", ")", "&", "Mask", ")", ";" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	616,435	[ ")", ")", "{" ]	[ "const", "auto", "&", "Tok", "=", "Parser", ".", "getTok", "(", ")", ";", "SMLoc", "StartLoc", "=", "Tok", ".", "getLoc", "(", ")", ";", "SMLoc", "EndLoc", "=", "Tok", ".", "getEndLoc", "(", ")", ";", "const", "MCRegisterInfo", "*", "TRI", "=", "getContext", "(", ")", ".", "getRegisterInfo", "(", ")", ";", "RegisterKind", "RegKind", ";", "unsigned", "Reg", ",", "RegNum", ",", "RegWidth", ";", "if", "(", "!", "ParseAMDGPURegister", "(", "RegKind", ",", "Reg", ",", "RegNum", ",", "RegWidth" ]
LLVM	R600	CPP	code_generation	GPU	616,436	[ "unsigned", "getNumFixupKinds", "(", ")", "const", "override", "{", "return", "<NUM_LIT>", ";", "}" ]	[ "Get", "the", "number", "of", "target", "specific", "fixup", "kinds", "." ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	616,437	[ "AMDGPU", "::", "OpName", "::", "vaddr", ")", ";" ]	[ "if", "(", "!", "MI", "->", "getOperand", "(", "i", ")", ".", "isReg", "(", ")", "\|\|", "!", "TargetRegisterInfo", "::", "isVirtualRegister", "(", "MI", "->", "getOperand", "(", "i", ")", ".", "getReg", "(", ")", ")", ")", "continue", ";", "const", "TargetRegisterClass", "", "OpRC", "=", "MRI", ".", "getRegClass", "(", "MI", "->", "getOperand", "(", "i", ")", ".", "getReg", "(", ")", ")", ";", "if", "(", "RI", ".", "hasVGPRs", "(", "OpRC", ")", ")", "{", "VRC", "=", "OpRC", ";", "}", "else", "{", "SRC", "=", "OpRC", ";", "}", "}", "if", "(", "VRC", "\|\|", "!", "RI", ".", "isSGPRClass", "(", "getOpRegClass", "(", "", "MI", ",", "<NUM_LIT>", ")", ")", ")", "{", "if", "(", "!", "VRC", ")", "{", "assert", "(", "SRC", ")", ";", "VRC", "=", "RI", ".", "getEquivalentVGPRClass", "(", "SRC", ")", ";", "}", "RC", "=", "VRC", ";", "}", "else", "{", "RC", "=", "SRC", ";", "}", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "e", "=", "MI", "->", "getNumOperands", "(", ")", ";", "i", "!=", "e", ";", "i", "+=", "<NUM_LIT>", ")", "{", "if", "(", "!", "MI", "->", "getOperand", "(", "i", ")", ".", "isReg", "(", ")", "\|\|", "!", "TargetRegisterInfo", "::", "isVirtualRegister", "(", "MI", "->", "getOperand", "(", "i", ")", ".", "getReg", "(", ")", ")", ")", "continue", ";", "unsigned", "DstReg", "=", "MRI", ".", "createVirtualRegister", "(", "RC", ")", ";", "MachineBasicBlock", "", "InsertBB", ";", "MachineBasicBlock", "::", "iterator", "Insert", ";", "if", "(", "MI", "->", "getOpcode", "(", ")", "==", "AMDGPU", "::", "REG_SEQUENCE", ")", "{", "InsertBB", "=", "MI", "->", "getParent", "(", ")", ";", "Insert", "=", "MI", ";", "}", "else", "{", "InsertBB", "=", "MI", "->", "getOperand", "(", "i", "+", "<NUM_LIT>", ")", ".", "getMBB", "(", ")", ";", "Insert", "=", "InsertBB", "->", "getFirstTerminator", "(", ")", ";", "}", "BuildMI", "(", "", "InsertBB", ",", "Insert", ",", "MI", "->", "getDebugLoc", "(", ")", ",", "get", "(", "AMDGPU", "::", "COPY", ")", ",", "DstReg", ")", ".", "addOperand", "(", "MI", "->", "getOperand", "(", "i", ")", ")", ";", "MI", "->", "getOperand", "(", "i", ")", ".", "setReg", "(", "DstReg", ")", ";", "}", "}", "if", "(", "MI", "->", "getOpcode", "(", ")", "==", "AMDGPU", "::", "INSERT_SUBREG", ")", "{", "unsigned", "Dst", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "unsigned", "Src0", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "const", "TargetRegisterClass", "", "DstRC", "=", "MRI", ".", "getRegClass", "(", "Dst", ")", ";", "const", "TargetRegisterClass", "", "Src0RC", "=", "MRI", ".", "getRegClass", "(", "Src0", ")", ";", "if", "(", "DstRC", "!=", "Src0RC", ")", "{", "MachineBasicBlock", "&", "MBB", "=", "", "MI", "->", "getParent", "(", ")", ";", "unsigned", "NewSrc0", "=", "MRI", ".", "createVirtualRegister", "(", "DstRC", ")", ";", "BuildMI", "(", "MBB", ",", "MI", ",", "MI", "->", "getDebugLoc", "(", ")", ",", "get", "(", "AMDGPU", "::", "COPY", ")", ",", "NewSrc0", ")", ".", "addReg", "(", "Src0", ")", ";", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "setReg", "(", "NewSrc0", ")", ";", "}", "return", ";", "}", "int", "SRsrcIdx", "=", "AMDGPU", "::", "getNamedOperandIdx", "(", "MI", "->", "getOpcode", "(", ")", ",", "AMDGPU", "::", "OpName", "::", "srsrc", ")", ";", "if", "(", "SRsrcIdx", "!=", "-", "<NUM_LIT>", ")", "{", "MachineOperand", "", "SRsrc", "=", "&", "MI", "->", "getOperand", "(", "SRsrcIdx", ")", ";", "unsigned", "SRsrcRC", "=", "get", "(", "MI", "->", "getOpcode", "(", ")", ")", ".", "OpInfo", "[", "SRsrcIdx", "]", ".", "RegClass", ";", "if", "(", "RI", ".", "getCommonSubClass", "(", "MRI", ".", "getRegClass", "(", "SRsrc", "->", "getReg", "(", ")", ")", ",", "RI", ".", "getRegClass", "(", "SRsrcRC", ")", ")", ")", "{", "return", ";", "}", "MachineBasicBlock", "&", "MBB", "=", "", "MI", "->", "getParent", "(", ")", ";", "unsigned", "SRsrcPtrLo", "=", "buildExtractSubReg", "(", "MI", ",", "MRI", ",", "", "SRsrc", ",", "&", "AMDGPU", "::", "VReg_128RegClass", ",", "AMDGPU", "::", "sub0", ",", "&", "AMDGPU", "::", "VGPR_32RegClass", ")", ";", "unsigned", "SRsrcPtrHi", "=", "buildExtractSubReg", "(", "MI", ",", "MRI", ",", "", "SRsrc", ",", "&", "AMDGPU", "::", "VReg_128RegClass", ",", "AMDGPU", "::", "sub1", ",", "&", "AMDGPU", "::", "VGPR_32RegClass", ")", ";", "unsigned", "Zero64", "=", "MRI", ".", "createVirtualRegister", "(", "&", "AMDGPU", "::", "SReg_64RegClass", ")", ";", "unsigned", "SRsrcFormatLo", "=", "MRI", ".", "createVirtualRegister", "(", "&", "AMDGPU", "::", "SGPR_32RegClass", ")", ";", "unsigned", "SRsrcFormatHi", "=", "MRI", ".", "createVirtualRegister", "(", "&", "AMDGPU", "::", "SGPR_32RegClass", ")", ";", "unsigned", "NewSRsrc", "=", "MRI", ".", "createVirtualRegister", "(", "&", "AMDGPU", "::", "SReg_128RegClass", ")", ";", "uint64_t", "RsrcDataFormat", "=", "getDefaultRsrcDataFormat", "(", ")", ";", "BuildMI", "(", "MBB", ",", "MI", ",", "MI", "->", "getDebugLoc", "(", ")", ",", "get", "(", "AMDGPU", "::", "S_MOV_B64", ")", ",", "Zero64", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "BuildMI", "(", "MBB", ",", "MI", ",", "MI", "->", "getDebugLoc", "(", ")", ",", "get", "(", "AMDGPU", "::", "S_MOV_B32", ")", ",", "SRsrcFormatLo", ")", ".", "addImm", "(", "RsrcDataFormat", "&", "<NUM_LIT>", ")", ";", "BuildMI", "(", "MBB", ",", "MI", ",", "MI", "->", "getDebugLoc", "(", ")", ",", "get", "(", "AMDGPU", "::", "S_MOV_B32", ")", ",", "SRsrcFormatHi", ")", ".", "addImm", "(", "RsrcDataFormat", ">>", "<NUM_LIT>", ")", ";", "BuildMI", "(", "MBB", ",", "MI", ",", "MI", "->", "getDebugLoc", "(", ")", ",", "get", "(", "AMDGPU", "::", "REG_SEQUENCE", ")", ",", "NewSRsrc", ")", ".", "addReg", "(", "Zero64", ")", ".", "addImm", "(", "AMDGPU", "::", "sub0_sub1", ")", ".", "addReg", "(", "SRsrcFormatLo", ")", ".", "addImm", "(", "AMDGPU", "::", "sub2", ")", ".", "addReg", "(", "SRsrcFormatHi", ")", ".", "addImm", "(", "AMDGPU", "::", "sub3", ")", ";", "MachineOperand", "", "VAddr", "=", "getNamedOperand", "(", "*", "MI", "," ]
LLVM	Z80	CPP	stmt_completion	MPU	616,438	[ "TSInfo", ";" ]	[ "const", "Z80SelectionDAGInfo", "*", "getSelectionDAGInfo", "(", ")", "const", "override", "{", "return", "&" ]
GCC	rs6000	MD	stmt_completion	CPU	616,439	[ "<NUM_LIT>", ")", "-", "<NUM_LIT>" ]	[ "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "plus", ":", "GPR", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", ")", "]", "{", "HOST_WIDE_INT", "val", "=", "INTVAL", "(", "operands", "[", "<NUM_LIT>", "]", ")", "HOST_WIDE_INT", "low", "=", "(", "(", "val", "&", "<NUM_LIT>", ")", "^" ]
GCC	arm	CPP	stmt_completion	CPU	616,440	[ "_", "b", ",", "_", "_", "p", ")", ";" ]	[ "return", "_", "_", "builtin_mve_vhaddq_m_sv4si", "(", "_", "_", "inactive", ",", "_", "_", "a", ",", "_" ]
LLVM	ARM	CPP	stmt_completion	CPU	616,441	[ ")", ")", ";" ]	[ "Inst", ".", "addOperand", "(", "MCOperand", "::", "createReg", "(", "Memory", ".", "BaseRegNum" ]
LLVM	AArch64	CPP	next_suggestion	CPU	616,442	[ "}" ]	[ "if", "(", "Hash", "\|\|", "Tok", ".", "is", "(", "AsmToken", "::", "Integer", ")", ")", "{", "if", "(", "Hash", ")", "Parser", ".", "Lex", "(", ")", ";", "const", "MCExpr", "", "ImmVal", ";", "if", "(", "getParser", "(", ")", ".", "parseExpression", "(", "ImmVal", ")", ")", "return", "MatchOperand_ParseFail", ";", "const", "MCConstantExpr", "", "MCE", "=", "dyn_cast", "<", "MCConstantExpr", ">", "(", "ImmVal", ")", ";", "if", "(", "!", "MCE", ")", "{", "TokError", "(", "<STR_LIT>", "immediate value expected for prefetch operand", "<STR_LIT>", ")", ";", "return", "MatchOperand_ParseFail", ";", "}", "unsigned", "prfop", "=", "MCE", "->", "getValue", "(", ")", ";", "if", "(", "prfop", ">", "MaxID", ")", "{", "TokError", "(", "<STR_LIT>", "prefetch operand out of range, [0,", "<STR_LIT>", "+", "Twine", "(", "MaxID", ")", "+", "<STR_LIT>", "] expected", "<STR_LIT>", ")", ";", "return", "MatchOperand_ParseFail", ";" ]
LLVM	Hexagon	TD	next_suggestion	DSP	616,443	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]	[ "def", "C2_xor", ":", "HInst", "<", "(", "outs", "PredRegs", ":", "$", "Pd4", ")", ",", "(", "ins", "PredRegs", ":", "$", "Ps4", ",", "PredRegs", ":", "$", "Pt4", ")", ",", "<STR_LIT>", ",", "tc_640086b5", ",", "TypeCR", ">", ",", "Enc_284ebb", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
GCC	rs6000	MD	program_repair	CPU	616,444	[ "<FIXS>", "[", "(", "set", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "unspec", ":", "DF", "[", "(", "match_operand", ":", "V4SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "<FIXE>", "<FIXS>", "[", "(", "set", "(", "match_operand", ":", "V4SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "unspec", ":", "V4SF", "[", "(", "match_operand", ":", "SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "<FIXE>" ]	[ "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "(", "define_insn", "<STR_LIT>", "<BUGS>", "[", "(", "set", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "unspec", ":", "DF", "[", "(", "match_operand", ":", "V4SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "<BUGE>", "UNSPEC_VSX_CVSPDPN", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "(", "define_insn", "<STR_LIT>", "<BUGS>", "[", "(", "set", "(", "match_operand", ":", "V4SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "unspec", ":", "V4SF", "[", "(", "match_operand", ":", "SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "<BUGE>", "UNSPEC_VSX_CVDPSPN", ")", ")", "]", "<STR_LIT>", "<STR_LIT>" ]
LLVM	AArch64	TD	stmt_completion	CPU	616,445	[ "SImm4s16Operand", ";" ]	[ "def", "simm4s16", ":", "Operand", "<", "i64", ">", ",", "ImmLeaf", "<", "i64", ",", "[", "{", "return", "Imm", ">", "=", "-", "<NUM_LIT>", "&", "&", "Imm", "<", "=", "<NUM_LIT>", "&", "&", "(", "Imm", "%", "<NUM_LIT>", ")", "=", "=", "<NUM_LIT>", ";", "}", "]", ",", "SImmS16XForm", ">", "{", "let", "PrintMethod", "=", "<STR_LIT>", ";", "let", "ParserMatchClass", "=" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	616,446	[ "(", ")", ">", "<NUM_LIT>", ";" ]	[ "const", "LLT", "EltTy", "=", "Ty", ".", "getScalarType", "(", ")", ";", "return", "EltTy", ".", "getSizeInBits", "(", ")", "==", "<NUM_LIT>", "&&", "Ty", ".", "getNumElements" ]
LLVM	ARM	CPP	stmt_completion	CPU	616,447	[ ")", ")", "\|\|", "isAddReduction", "(", "I", ")", ")", "&&", "!", "Visited", ".", "count", "(", "&", "I", ")", ")", "Changed", "\|=", "tryInterleave", "(", "&", "I", ",", "Visited", ")", ";" ]	[ "bool", "Changed", "=", "false", ";", "SmallPtrSet", "<", "Instruction", "*", ",", "<NUM_LIT>", ">", "Visited", ";", "for", "(", "Instruction", "&", "I", ":", "reverse", "(", "instructions", "(", "F", ")", ")", ")", "{", "if", "(", "(", "(", "I", ".", "getType", "(", ")", "->", "isVectorTy", "(", ")", "&&", "(", "isa", "<", "TruncInst", ">", "(", "I", ")", "\|\|", "isa", "<", "FPTruncInst", ">", "(", "I", ")" ]
LLVM	MCS51	CPP	stmt_completion	MPU	616,448	[ ")", "->", "get", "(", ")", ";" ]	[ "SDValue", "RHS", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "TrueV", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "FalseV", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "ISD", "::", "CondCode", "CC", "=", "cast", "<", "CondCodeSDNode", ">", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")" ]
GCC	i386	MD	stmt_completion	CPU	616,449	[ ")" ]	[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")" ]
LLVM	Mips	CPP	next_suggestion	CPU	616,450	[ "Inst", ".", "addOperand", "(", "MCOperand", "::", "createImm", "(", "Offset", ")", ")", ";" ]	[ "unsigned", "Hint", "=", "fieldFromInstruction", "(", "Insn", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "unsigned", "Base", "=", "fieldFromInstruction", "(", "Insn", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "Base", "=", "getReg", "(", "Decoder", ",", "Mips", "::", "GPR32RegClassID", ",", "Base", ")", ";", "Inst", ".", "addOperand", "(", "MCOperand", "::", "createReg", "(", "Base", ")", ")", ";" ]
LLVM	X86	CPP	stmt_completion	CPU	616,451	[ "(", ")", ";" ]	[ "bool", "isTargetWin64", "(", ")", "const", "{", "return", "In64BitMode", "&&", "TargetTriple", ".", "isOSWindows" ]
LLVM	X86	CPP	next_suggestion	CPU	616,452	[ "MBB", ".", "insert", "(", "I", ",", "New", ")", ";" ]	[ "if", "(", "New", ")", "{", "New", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "setIsDead", "(", ")", ";", "MBB", ".", "insert", "(", "I", ",", "New", ")", ";", "}", "}", "}", "else", "if", "(", "I", "->", "getOpcode", "(", ")", "==", "getCallFrameDestroyOpcode", "(", ")", ")", "{", "if", "(", "uint64_t", "CalleeAmt", "=", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ")", "{", "unsigned", "Opc", "=", "getSUBriOpcode", "(", "Is64Bit", ",", "CalleeAmt", ")", ";", "MachineInstr", "", "Old", "=", "I", ";", "MachineInstr", "", "New", "=", "BuildMI", "(", "MF", ",", "Old", "->", "getDebugLoc", "(", ")", ",", "TII", ".", "get", "(", "Opc", ")", ",", "StackPtr", ")", ".", "addReg", "(", "StackPtr", ")", ".", "addImm", "(", "CalleeAmt", ")", ";", "New", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "setIsDead", "(", ")", ";" ]
GCC	i386	CPP	stmt_completion	CPU	616,453	[ ",", "_", "_", "count", ")", ";" ]	[ "extern", "_", "_", "inline", "_", "_", "m64", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "m_psrlw", "(", "_", "_", "m64", "_", "_", "m", ",", "_", "_", "m64", "_", "_", "count", ")", "{", "return", "_", "mm_srl_pi16", "(", "_", "_", "m" ]
GCC	pa	CPP	next_suggestion	CPU	616,454	[ "}" ]	[ "if", "(", "TARGET_64BIT", ")", "return", "size", "<=", "<NUM_LIT>", ";", "else", "return", "size", "<=", "<NUM_LIT>", "\|\|", "size", ">", "<NUM_LIT>", ";" ]
LLVM	X86	CPP	next_suggestion	CPU	616,455	[ "return", "Changed", ";" ]	[ "bool", "X86AsmBackend", "::", "padInstructionEncoding", "(", "MCRelaxableFragment", "&", "RF", ",", "MCCodeEmitter", "&", "Emitter", ",", "unsigned", "&", "RemainingSize", ")", "const", "{", "bool", "Changed", "=", "false", ";", "if", "(", "RemainingSize", "!=", "<NUM_LIT>", ")", "Changed", "\|=", "padInstructionViaRelaxation", "(", "RF", ",", "Emitter", ",", "RemainingSize", ")", ";", "if", "(", "RemainingSize", "!=", "<NUM_LIT>", ")", "Changed", "\|=", "padInstructionViaPrefix", "(", "RF", ",", "Emitter", ",", "RemainingSize", ")", ";" ]
GCC	sparc	CPP	program_repair	CPU	616,456	[ "<FIXS>", "emit_move_insn", "(", "pic_offset_table_rtx", ",", "got_register_rtx", ")", ";", "<FIXE>" ]	[ "start_sequence", "(", ")", ";", "load_got_register", "(", ")", ";", "if", "(", "!", "TARGET_VXWORKS_RTP", ")", "<BUGS>", "emit_move_insn", "(", "pic_offset_table_rtx", ",", "global_offset_table_rtx", ")", ";", "<BUGE>", "seq", "=", "get_insns", "(", ")", ";", "end_sequence", "(", ")", ";" ]
LLVM	ARM	CPP	next_suggestion	CPU	616,457	[ "MachineInstrBuilder", "(", "*", "MI", ".", "getParent", "(", ")", "->", "getParent", "(", ")", ",", "MI", ")", ".", "addImm", "(", "Pred", "[", "<NUM_LIT>", "]", ".", "getImm", "(", ")", ")", ".", "addReg", "(", "Pred", "[", "<NUM_LIT>", "]", ".", "getReg", "(", ")", ")", ";" ]	[ "bool", "ARMBaseInstrInfo", "::", "PredicateInstruction", "(", "MachineInstr", "&", "MI", ",", "ArrayRef", "<", "MachineOperand", ">", "Pred", ")", "const", "{", "unsigned", "Opc", "=", "MI", ".", "getOpcode", "(", ")", ";", "if", "(", "isUncondBranchOpcode", "(", "Opc", ")", ")", "{", "MI", ".", "setDesc", "(", "get", "(", "getMatchingCondBranchOpcode", "(", "Opc", ")", ")", ")", ";" ]
LLVM	ARM	TD	stmt_completion	CPU	616,458	[ "-", "<NUM_LIT>", "}", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "sat_imm", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rd", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "sh", "{", "<NUM_LIT>" ]
LLVM	Hexagon	TD	next_suggestion	DSP	616,459	[ "let", "Uses", "=", "[", "R29", "]", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isCall", "=", "<NUM_LIT>", ";", "let", "prefersSlot3", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";" ]
LLVM	X86	CPP	program_repair	CPU	616,460	[ "<FIXS>", "if", "(", "Ld", "->", "isSimple", "(", ")", "&&", "!", "VT", ".", "isVector", "(", ")", "&&", "ISD", "::", "isNormalLoad", "(", "Op0", ".", "getNode", "(", ")", ")", "&&", "Op0", ".", "hasOneUse", "(", ")", "&&", "!", "Subtarget", ".", "is64Bit", "(", ")", "&&", "InVT", "==", "MVT", "::", "i64", ")", "{", "<FIXE>", "<FIXS>", "VT", ",", "InVT", ",", "SDLoc", "(", "N", ")", ",", "Ld", "->", "getChain", "(", ")", ",", "Ld", "->", "getBasePtr", "(", ")", ",", "<FIXE>" ]	[ "if", "(", "Subtarget", ".", "hasDQI", "(", ")", "&&", "VT", "!=", "MVT", "::", "f80", ")", "return", "SDValue", "(", ")", ";", "<BUGS>", "if", "(", "Ld", "->", "isSimple", "(", ")", "&&", "!", "VT", ".", "isVector", "(", ")", "&&", "ISD", "::", "isNON_EXTLoad", "(", "Op0", ".", "getNode", "(", ")", ")", "&&", "Op0", ".", "hasOneUse", "(", ")", "&&", "!", "Subtarget", ".", "is64Bit", "(", ")", "&&", "LdVT", "==", "MVT", "::", "i64", ")", "{", "<BUGE>", "std", "::", "pair", "SDValue", ",", "SDValue", ">", "Tmp", "=", "Subtarget", ".", "getTargetLowering", "(", ")", "->", "BuildFILD", "(", "<BUGS>", "SDValue", "(", "N", ",", "<NUM_LIT>", ")", ",", "LdVT", ",", "Ld", "->", "getChain", "(", ")", ",", "Ld", "->", "getBasePtr", "(", ")", ",", "<BUGE>", "Ld", "->", "getPointerInfo", "(", ")", ",", "Ld", "->", "getAlignment", "(", ")", ",", "DAG", ")", ";", "DAG", ".", "ReplaceAllUsesOfValueWith", "(", "Op0", ".", "getValue", "(", "<NUM_LIT>", ")", ",", "Tmp", ".", "second", ")", ";", "return", "Tmp", ".", "first", ";" ]
GCC	rs6000	MD	stmt_completion	CPU	616,461	[ ")", "(", "DD", "<STR_LIT>", ")", "]", ")" ]	[ "(", "define_mode_attr", "f64_vsx", "[", "(", "DF", "<STR_LIT>" ]
LLVM	Hexagon	TD	next_suggestion	DSP	616,462	[ "}" ]	[ "def", "A2_notp", ":", "HInst", "<", "(", "outs", "DoubleRegs", ":", "$", "Rdd32", ")", ",", "(", "ins", "DoubleRegs", ":", "$", "Rss32", ")", ",", "<STR_LIT>", ",", "tc_0ae0825c", ",", "TypeS_2op", ">", ",", "Enc_b9c5fb", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
LLVM	PowerPC	CPP	stmt_completion	CPU	616,463	[ "i64", ")", "{" ]	[ "MachineInstr", "::", "mmo_iterator", "MMOEnd", "=", "MI", "->", "memoperands_end", "(", ")", ";", "MVT", "PVT", "=", "getPointerTy", "(", ")", ";", "assert", "(", "(", "PVT", "==", "MVT", "::", "i64", "\|\|", "PVT", "==", "MVT", "::", "i32", ")", "&&", "<STR_LIT>", "Invalid Pointer Size!", "<STR_LIT>", ")", ";", "const", "TargetRegisterClass", "", "RC", "=", "(", "PVT", "==", "MVT", "::", "i64", ")", "?", "&", "PPC", "::", "G8RCRegClass", ":", "&", "PPC", "::", "GPRCRegClass", ";", "unsigned", "Tmp", "=", "MRI", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "FP", "=", "(", "PVT", "==", "MVT", "::", "i64", ")", "?", "PPC", "::", "X31", ":", "PPC", "::", "R31", ";", "unsigned", "SP", "=", "(", "PVT", "==", "MVT", "::", "i64", ")", "?", "PPC", "::", "X1", ":", "PPC", "::", "R1", ";", "unsigned", "BP", "=", "(", "PVT", "==", "MVT", "::", "i64", ")", "?", "PPC", "::", "X30", ":", "(", "Subtarget", ".", "isSVR4ABI", "(", ")", "&&", "MF", "->", "getTarget", "(", ")", ".", "getRelocationModel", "(", ")", "==", "Reloc", "::", "PIC_", "?", "PPC", "::", "R29", ":", "PPC", "::", "R30", ")", ";", "MachineInstrBuilder", "MIB", ";", "const", "int64_t", "LabelOffset", "=", "<NUM_LIT>", "", "PVT", ".", "getStoreSize", "(", ")", ";", "const", "int64_t", "SPOffset", "=", "<NUM_LIT>", "", "PVT", ".", "getStoreSize", "(", ")", ";", "const", "int64_t", "TOCOffset", "=", "<NUM_LIT>", "", "PVT", ".", "getStoreSize", "(", ")", ";", "const", "int64_t", "BPOffset", "=", "<NUM_LIT>", "", "PVT", ".", "getStoreSize", "(", ")", ";", "unsigned", "BufReg", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "if", "(", "PVT", "==", "MVT", "::", "i64", ")", "{", "MIB", "=", "BuildMI", "(", "", "MBB", ",", "MI", ",", "DL", ",", "TII", "->", "get", "(", "PPC", "::", "LD", ")", ",", "FP", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addReg", "(", "BufReg", ")", ";", "}", "else", "{", "MIB", "=", "BuildMI", "(", "", "MBB", ",", "MI", ",", "DL", ",", "TII", "->", "get", "(", "PPC", "::", "LWZ", ")", ",", "FP", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addReg", "(", "BufReg", ")", ";", "}", "MIB", ".", "setMemRefs", "(", "MMOBegin", ",", "MMOEnd", ")", ";", "if", "(", "PVT", "==", "MVT", "::", "i64", ")", "{", "MIB", "=", "BuildMI", "(", "", "MBB", ",", "MI", ",", "DL", ",", "TII", "->", "get", "(", "PPC", "::", "LD", ")", ",", "Tmp", ")", ".", "addImm", "(", "LabelOffset", ")", ".", "addReg", "(", "BufReg", ")", ";", "}", "else", "{", "MIB", "=", "BuildMI", "(", "*", "MBB", ",", "MI", ",", "DL", ",", "TII", "->", "get", "(", "PPC", "::", "LWZ", ")", ",", "Tmp", ")", ".", "addImm", "(", "LabelOffset", ")", ".", "addReg", "(", "BufReg", ")", ";", "}", "MIB", ".", "setMemRefs", "(", "MMOBegin", ",", "MMOEnd", ")", ";", "if", "(", "PVT", "==", "MVT", "::" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	616,464	[ "}" ]	[ "if", "(", "C", ".", "isDenormal", "(", ")", ")", "{", "EVT", "VT", "=", "N", "->", "getValueType", "(", "<NUM_LIT>", ")", ";", "EVT", "SVT", "=", "VT", ".", "getScalarType", "(", ")", ";", "if", "(", "SVT", "==", "MVT", "::", "f32", "&&", "!", "Subtarget", "->", "hasFP32Denormals", "(", ")", ")", "return", "DAG", ".", "getConstantFP", "(", "<NUM_LIT>", ",", "SDLoc", "(", "N", ")", ",", "VT", ")", ";", "if", "(", "SVT", "==", "MVT", "::", "f64", "&&", "!", "Subtarget", "->", "hasFP64Denormals", "(", ")", ")", "return", "DAG", ".", "getConstantFP", "(", "<NUM_LIT>", ",", "SDLoc", "(", "N", ")", ",", "VT", ")", ";", "if", "(", "SVT", "==", "MVT", "::", "f16", "&&", "!", "Subtarget", "->", "hasFP16Denormals", "(", ")", ")", "return", "DAG", ".", "getConstantFP", "(", "<NUM_LIT>", ",", "SDLoc", "(", "N", ")", ",", "VT", ")", ";", "}", "if", "(", "C", ".", "isNaN", "(", ")", ")", "{", "EVT", "VT", "=", "N", "->", "getValueType", "(", "<NUM_LIT>", ")", ";", "APFloat", "CanonicalQNaN", "=", "APFloat", "::", "getQNaN", "(", "C", ".", "getSemantics", "(", ")", ")", ";", "if", "(", "C", ".", "isSignaling", "(", ")", ")", "{", "return", "DAG", ".", "getConstantFP", "(", "CanonicalQNaN", ",", "SDLoc", "(", "N", ")", ",", "VT", ")", ";" ]
LLVM	PowerPC	TD	stmt_completion	CPU	616,465	[ ")", ";" ]	[ "def", "SHL32", ":", "SDNodeXForm", "<", "imm", ",", "[", "{", "return", "getI32Imm", "(", "<NUM_LIT>", "-", "N", "-", ">", "getZExtValue", "(", ")", ",", "SDLoc", "(", "N", ")", ")", ";", "}", "]", ">", ";", "def", "SRL32", ":", "SDNodeXForm", "<", "imm", ",", "[", "{", "return", "N", "-", ">", "getZExtValue", "(", ")", "?", "getI32Imm", "(", "<NUM_LIT>", "-", "N", "-", ">", "getZExtValue", "(", ")", ",", "SDLoc", "(", "N", ")", ")", ":", "getI32Imm", "(", "<NUM_LIT>", ",", "SDLoc", "(", "N", ")", ")", ";", "}", "]", ">", ";", "def", "LO16", ":", "SDNodeXForm", "<", "imm", ",", "[", "{", "return", "getI32Imm", "(", "(", "unsigned", "short", ")", "N", "-", ">", "getZExtValue", "(", ")", ",", "SDLoc", "(", "N", ")", ")", ";", "}", "]", ">", ";", "def", "HI16", ":", "SDNodeXForm", "<", "imm", ",", "[", "{", "return", "getI32Imm", "(", "(", "unsigned", ")", "N", "-", ">", "getZExtValue", "(", ")", ">", ">", "<NUM_LIT>", ",", "SDLoc", "(", "N", ")", ")", ";", "}", "]", ">", ";", "def", "HA16", ":", "SDNodeXForm", "<", "imm", ",", "[", "{", "long", "Val", "=", "N", "-", ">", "getZExtValue", "(", ")", ";", "return", "getI32Imm", "(", "(", "Val", "-", "(", "signed", "short", ")", "Val", ")", ">", ">", "<NUM_LIT>", ",", "SDLoc", "(", "N", ")", ")", ";", "}", "]", ">", ";", "def", "MB", ":", "SDNodeXForm", "<", "imm", ",", "[", "{", "unsigned", "mb", "=", "<NUM_LIT>", ",", "me", ";", "(", "void", ")", "isRunOfOnes", "(", "(", "unsigned", ")", "N", "-", ">", "getZExtValue", "(", ")", ",", "mb", ",", "me", ")", ";", "return", "getI32Imm", "(", "mb", ",", "SDLoc", "(", "N", ")", ")", ";", "}", "]", ">", ";", "def", "ME", ":", "SDNodeXForm", "<", "imm", ",", "[", "{", "unsigned", "mb", ",", "me", "=", "<NUM_LIT>", ";", "(", "void", ")", "isRunOfOnes", "(", "(", "unsigned", ")", "N", "-", ">", "getZExtValue", "(", ")", ",", "mb", ",", "me", ")", ";", "return", "getI32Imm", "(", "me", ",", "SDLoc", "(", "N", ")" ]
LLVM	AArch64	TD	stmt_completion	CPU	616,466	[ "Rd", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "Q", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "U", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "size", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "opcode", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rn", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=" ]
LLVM	AArch64	TD	stmt_completion	CPU	616,467	[ "=", "Rm", ";" ]	[ "class", "BaseFPCondSelect", "<", "RegisterClass", "regtype", ",", "ValueType", "vt", ",", "string", "asm", ">", ":", "I", "<", "(", "outs", "regtype", ":", "$", "Rd", ")", ",", "(", "ins", "regtype", ":", "$", "Rn", ",", "regtype", ":", "$", "Rm", ",", "ccode", ":", "$", "cond", ")", ",", "asm", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "[", "(", "set", "regtype", ":", "$", "Rd", ",", "(", "AArch64csel", "(", "vt", "regtype", ":", "$", "Rn", ")", ",", "regtype", ":", "$", "Rm", ",", "(", "i32", "imm", ":", "$", "cond", ")", ",", "NZCV", ")", ")", "]", ">", ",", "Sched", "<", "[", "WriteF", "]", ">", "{", "bits", "<", "<NUM_LIT>", ">", "Rd", ";", "bits", "<", "<NUM_LIT>", ">", "Rn", ";", "bits", "<", "<NUM_LIT>", ">", "Rm", ";", "bits", "<", "<NUM_LIT>", ">", "cond", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}" ]
GCC	c6x	MD	next_suggestion	VLIW	616,468	[ "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")" ]	[ "[", "(", "set", "(", "match_operand", ":", "VEC4M", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "logical", ":", "VEC4M", "(", "match_operand", ":", "VEC4M", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "VEC4M", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")" ]
LLVM	AMDGPU	TD	program_repair	GPU	616,469	[ "<FIXS>", "}", "<FIXE>" ]	[ "def", "SI_INDIRECT_DST_V8", ":", "SI_INDIRECT_DST", "VReg_256", ">", ";", "def", "SI_INDIRECT_DST_V16", ":", "SI_INDIRECT_DST", "VReg_512", ">", ";", "<BUGS>", "}", "<BUGE>", "multiclass", "SI_SPILL_SGPR", "RegisterClass", "sgpr_class", ">", "{", "let", "UseNamedOperandTable", "=", "<NUM_LIT>", ",", "Uses", "=", "[", "EXEC", "]", "in", "{" ]
LLVM	Hexagon	TD	next_suggestion	DSP	616,470	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rx32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Vs32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Rx32", ";" ]
GCC	or1k	CPP	stmt_completion	CPU	616,471	[ ")", "'", ",", "stream", ")", ";" ]	[ "fputs", "(", "reloc", ",", "stream", ")", ";", "fputc", "(", "'", "(", "'", ",", "stream", ")", ";", "}", "output_addr_const", "(", "stream", ",", "x", ")", ";", "if", "(", "add", ")", "{", "if", "(", "add", ">", "<NUM_LIT>", ")", "fputc", "(", "'", "+", "'", ",", "stream", ")", ";", "fprintf", "(", "stream", ",", "HOST_WIDE_INT_PRINT_DEC", ",", "add", ")", ";", "}", "if", "(", "*", "reloc", ")", "fputc", "(", "'" ]
LLVM	VE	TD	next_suggestion	CPU	616,472	[ "}" ]	[ "def", "MEMrri", ":", "Operand", "<", "iPTR", ">", "{", "let", "PrintMethod", "=", "<STR_LIT>", ";", "let", "MIOperandInfo", "=", "(", "ops", "ptr_rc", ",", "ptr_rc", ",", "i32imm", ")", ";", "let", "ParserMatchClass", "=", "VEMEMrriAsmOperand", ";" ]
LLVM	AArch64	CPP	stmt_completion	CPU	616,473	[ ",", "UaddLV", ")", ";" ]	[ "if", "(", "VT", "==", "MVT", "::", "i32", ")", "{", "VecVal", "=", "DAG", ".", "getNode", "(", "ISD", "::", "BITCAST", ",", "DL", ",", "MVT", "::", "f32", ",", "Val", ")", ";", "VecVal", "=", "DAG", ".", "getTargetInsertSubreg", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "MVT", "::", "v8i8", ",", "ZeroVec", ",", "VecVal", ")", ";", "}", "else", "{", "VecVal", "=", "DAG", ".", "getNode", "(", "ISD", "::", "BITCAST", ",", "DL", ",", "MVT", "::", "v8i8", ",", "Val", ")", ";", "}", "SDValue", "CtPop", "=", "DAG", ".", "getNode", "(", "ISD", "::", "CTPOP", ",", "DL", ",", "MVT", "::", "v8i8", ",", "VecVal", ")", ";", "SDValue", "UaddLV", "=", "DAG", ".", "getNode", "(", "ISD", "::", "INTRINSIC_WO_CHAIN", ",", "DL", ",", "MVT", "::", "i32", ",", "DAG", ".", "getConstant", "(", "Intrinsic", "::", "aarch64_neon_uaddlv", ",", "MVT", "::", "i32", ")", ",", "CtPop", ")", ";", "if", "(", "VT", "==", "MVT", "::", "i64", ")", "UaddLV", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ZERO_EXTEND", ",", "DL", ",", "MVT", "::", "i64" ]
LLVM	TPC	TD	stmt_completion	Virtual ISA	616,474	[ "optype", ";" ]	[ "let", "Pattern", "=", "pattern", ";", "let", "Itinerary", "=", "IIC_VectorOp", ";", "let", "isNotUsedInDisasm", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "dest", ";", "bits", "<", "<NUM_LIT>", ">", "src", ";", "bits", "<", "<NUM_LIT>", ">", "shift", ";", "bits", "<", "<NUM_LIT>", ">", "optype", ";", "bits", "<", "<NUM_LIT>", ">", "sw", ";", "bits", "<", "<NUM_LIT>", ">", "pred", ";", "let", "Dest", "=", "dest", ";", "let", "SrcA", "=", "src", ";", "let", "SrcB", "=", "{", "sw", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ",", "shift", "}", ";", "let", "Switches", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "sw", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "OperandType", "=" ]
LLVM	Mips	CPP	stmt_completion	CPU	616,475	[ ",", "DAG", ".", "getVTList", "(", "Ty", ")", ",", "GPRel", ")", ")", ";" ]	[ "return", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "DL", ",", "Ty", ",", "DAG", ".", "getRegister", "(", "Mips", "::", "GP", ",", "Ty", ")", ",", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL" ]
GCC	m68k	CPP	next_suggestion	MPU	616,476	[ "for", "(", "i", "=", "<NUM_LIT>", ";", "i", "<", "<NUM_LIT>", ";", "i", "++", ")", "if", "(", "current_frame", ".", "reg_rev_mask", "&", "(", "<NUM_LIT>", "<<", "i", ")", ")", "{" ]	[ "l", "=", "(", "char", "", ")", "dwarf2out_cfi_label", "(", ")", ";", "cfa_offset", "+=", "<NUM_LIT>", ";", "dwarf2out_reg_save", "(", "l", ",", "FRAME_POINTER_REGNUM", ",", "-", "cfa_offset", ")", ";", "dwarf2out_def_cfa", "(", "l", ",", "FRAME_POINTER_REGNUM", ",", "cfa_offset", ")", ";", "cfa_offset", "+=", "current_frame", ".", "size", ";", "}", "}", "else", "if", "(", "fsize_with_regs", ")", "{", "if", "(", "fsize_with_regs", "<", "<NUM_LIT>", ")", "{", "if", "(", "fsize_with_regs", "<=", "<NUM_LIT>", ")", "{", "if", "(", "!", "TARGET_COLDFIRE", ")", "asm_fprintf", "(", "stream", ",", "<STR_LIT>", "\\tsubq", "<STR_LIT>", "ASM_DOT", "<STR_LIT>", "w %I%wd,%Rsp\\n", "<STR_LIT>", ",", "fsize_with_regs", ")", ";", "else", "asm_fprintf", "(", "stream", ",", "<STR_LIT>", "\\tsubq", "<STR_LIT>", "ASM_DOT", "<STR_LIT>", "l %I%wd,%Rsp\\n", "<STR_LIT>", ",", "fsize_with_regs", ")", ";", "}", "else", "if", "(", "fsize_with_regs", "<=", "<NUM_LIT>", "&&", "TARGET_CPU32", ")", "asm_fprintf", "(", "stream", ",", "<STR_LIT>", "\\tsubq", "<STR_LIT>", "ASM_DOT", "<STR_LIT>", "w %I8,%Rsp\\n", "<STR_LIT>", "<STR_LIT>", "\\tsubq", "<STR_LIT>", "ASM_DOT", "<STR_LIT>", "w %I%wd,%Rsp\\n", "<STR_LIT>", ",", "fsize_with_regs", "-", "<NUM_LIT>", ")", ";", "else", "if", "(", "TARGET_68040", ")", "asm_fprintf", "(", "stream", ",", "<STR_LIT>", "\\tadd", "<STR_LIT>", "ASM_DOT", "<STR_LIT>", "w %I%wd,%Rsp\\n", "<STR_LIT>", ",", "-", "fsize_with_regs", ")", ";", "else", "asm_fprintf", "(", "stream", ",", "MOTOROLA", "?", "<STR_LIT>", "\\tlea (%wd,%Rsp),%Rsp\\n", "<STR_LIT>", ":", "<STR_LIT>", "\\tlea %Rsp@(%wd),%Rsp\\n", "<STR_LIT>", ",", "-", "fsize_with_regs", ")", ";", "}", "else", "asm_fprintf", "(", "stream", ",", "<STR_LIT>", "\\tadd", "<STR_LIT>", "ASM_DOT", "<STR_LIT>", "l %I%wd,%Rsp\\n", "<STR_LIT>", ",", "-", "fsize_with_regs", ")", ";", "if", "(", "dwarf2out_do_frame", "(", ")", ")", "{", "cfa_offset", "+=", "current_frame", ".", "size", "+", "<NUM_LIT>", ";", "dwarf2out_def_cfa", "(", "<STR_LIT>", "<STR_LIT>", ",", "STACK_POINTER_REGNUM", ",", "cfa_offset", ")", ";", "}", "}", "if", "(", "current_frame", ".", "fpu_mask", ")", "{", "asm_fprintf", "(", "stream", ",", "MOTOROLA", "?", "<STR_LIT>", "\\tfmovm %I0x%x,-(%Rsp)\\n", "<STR_LIT>", ":", "<STR_LIT>", "\\tfmovem %I0x%x,%Rsp@-\\n", "<STR_LIT>", ",", "current_frame", ".", "fpu_mask", ")", ";", "if", "(", "dwarf2out_do_frame", "(", ")", ")", "{", "char", "", "l", "=", "(", "char", "", ")", "dwarf2out_cfi_label", "(", ")", ";", "int", "n_regs", ",", "regno", ";", "cfa_offset", "+=", "current_frame", ".", "fpu_no", "", "<NUM_LIT>", ";", "if", "(", "!", "frame_pointer_needed", ")", "dwarf2out_def_cfa", "(", "l", ",", "STACK_POINTER_REGNUM", ",", "cfa_offset", ")", ";", "for", "(", "regno", "=", "<NUM_LIT>", ",", "n_regs", "=", "<NUM_LIT>", ";", "regno", "<", "<NUM_LIT>", ";", "regno", "++", ")", "if", "(", "current_frame", ".", "fpu_mask", "&", "(", "<NUM_LIT>", "<<", "(", "regno", "-", "<NUM_LIT>", ")", ")", ")", "dwarf2out_reg_save", "(", "l", ",", "regno", ",", "-", "cfa_offset", "+", "n_regs", "++", "*", "<NUM_LIT>", ")", ";", "}", "}", "if", "(", "current_function_limit_stack", ")", "{", "if", "(", "REG_P", "(", "stack_limit_rtx", ")", ")", "asm_fprintf", "(", "stream", ",", "<STR_LIT>", "\\tcmp", "<STR_LIT>", "ASM_DOT", "<STR_LIT>", "l %s,%Rsp\\n\\ttrapcs\\n", "<STR_LIT>", ",", "M68K_REGNAME", "(", "REGNO", "(", "stack_limit_rtx", ")", ")", ")", ";", "else", "if", "(", "GET_CODE", "(", "stack_limit_rtx", ")", "!=", "SYMBOL_REF", ")", "warning", "(", "<NUM_LIT>", ",", "<STR_LIT>", "stack limit expression is not supported", "<STR_LIT>", ")", ";", "}", "if", "(", "current_frame", ".", "reg_no", "<=", "<NUM_LIT>", ")", "{", "int", "i", ";" ]
LLVM	X86	CPP	next_suggestion	CPU	616,477	[ "BlockStates", ".", "resize", "(", "MF", ".", "getNumBlockIDs", "(", ")", ")", ";" ]	[ "const", "X86Subtarget", "&", "ST", "=", "MF", ".", "getSubtarget", "<", "X86Subtarget", ">", "(", ")", ";", "if", "(", "!", "ST", ".", "hasAVX", "(", ")", "\|\|", "ST", ".", "hasAVX512", "(", ")", "\|\|", "ST", ".", "hasFastPartialYMMWrite", "(", ")", ")", "return", "false", ";", "TII", "=", "ST", ".", "getInstrInfo", "(", ")", ";", "MachineRegisterInfo", "&", "MRI", "=", "MF", ".", "getRegInfo", "(", ")", ";", "EverMadeChange", "=", "false", ";", "IsX86INTR", "=", "MF", ".", "getFunction", "(", ")", "->", "getCallingConv", "(", ")", "==", "CallingConv", "::", "X86_INTR", ";", "bool", "FnHasLiveInYmm", "=", "checkFnHasLiveInYmm", "(", "MRI", ")", ";", "bool", "YMMUsed", "=", "FnHasLiveInYmm", ";", "if", "(", "!", "YMMUsed", ")", "{", "const", "TargetRegisterClass", "", "RC", "=", "&", "X86", "::", "VR256RegClass", ";", "for", "(", "TargetRegisterClass", "::", "iterator", "i", "=", "RC", "->", "begin", "(", ")", ",", "e", "=", "RC", "->", "end", "(", ")", ";", "i", "!=", "e", ";", "i", "++", ")", "{", "if", "(", "!", "MRI", ".", "reg_nodbg_empty", "(", "", "i", ")", ")", "{", "YMMUsed", "=", "true", ";", "break", ";", "}", "}", "}", "if", "(", "!", "YMMUsed", ")", "{", "return", "false", ";", "}", "assert", "(", "BlockStates", ".", "empty", "(", ")", "&&", "DirtySuccessors", ".", "empty", "(", ")", "&&", "<STR_LIT>", "X86VZeroUpper state should be clear", "<STR_LIT>", ")", ";" ]
LLVM	ARM	CPP	next_suggestion	CPU	616,478	[ "}" ]	[ "return", ";", "}", "O", "<<", "<STR_LIT>", "[", "<STR_LIT>", "<<", "getRegisterName", "(", "MO1", ".", "getReg", "(", ")", ")", ";", "if", "(", "MO3", ".", "getReg", "(", ")", ")", "O", "<<", "<STR_LIT>", ", ", "<STR_LIT>", "<<", "getRegisterName", "(", "MO3", ".", "getReg", "(", ")", ")", ";", "else", "if", "(", "unsigned", "ImmOffs", "=", "MO2", ".", "getImm", "(", ")", ")", "O", "<<", "<STR_LIT>", ", #+", "<STR_LIT>", "<<", "ImmOffs", "*", "Scale", ";", "O", "<<", "<STR_LIT>", "]", "<STR_LIT>", ";" ]
LLVM	J2	CPP	stmt_completion	MPU	616,479	[ ")", ";" ]	[ "return", "false", ";", "}", "bool", "ParseInstruction", "(", "ParseInstructionInfo", "&", "Info", ",", "StringRef", "Name", ",", "SMLoc", "NameLoc", ",", "OperandVector", "&", "Operands", ")", "override", "{", "return", "true", ";", "}", "bool", "ParseDirective", "(", "AsmToken", "DirectiveID", ")", "override", "{", "return", "true", ";", "}", "bool", "MatchAndEmitInstruction", "(", "SMLoc", "IDLoc", ",", "unsigned", "&", "Opcode", ",", "OperandVector", "&", "Operands", ",", "MCStreamer", "&", "Out", ",", "uint64_t", "&", "ErrorInfo", ",", "bool", "MatchingInlineAsm", ")", "override", "{", "MCInst", "Inst", ";", "SMLoc", "ErrorLoc", ";", "switch", "(", "MatchInstructionImpl", "(", "Operands", ",", "Inst", ",", "ErrorInfo", ",", "MatchingInlineAsm", ")", ")", "{", "case", "Match_Success", ":", "Inst", ".", "setLoc", "(", "IDLoc" ]
LLVM	X86	CPP	stmt_completion	CPU	616,480	[ ":" ]	[ "case", "ISD", "::", "FSUB", ":", "return", "PerformFSUBCombine", "(", "N", ",", "DAG", ",", "Subtarget", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "PerformFORCombine", "(", "N", ",", "DAG", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "PerformFMinFMaxCombine", "(", "N", ",", "DAG", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "PerformFANDCombine", "(", "N", ",", "DAG", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "PerformFANDNCombine", "(", "N", ",", "DAG", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "PerformBTCombine", "(", "N", ",", "DAG", ",", "DCI", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "PerformVZEXT_MOVLCombine", "(", "N", ",", "DAG", ")", ";", "case", "ISD", "::", "ANY_EXTEND", ":", "case", "ISD", "::", "ZERO_EXTEND", ":", "return", "PerformZExtCombine", "(", "N", ",", "DAG", ",", "DCI", ",", "Subtarget", ")", ";", "case", "ISD", "::", "SIGN_EXTEND", ":", "return", "PerformSExtCombine", "(", "N", ",", "DAG", ",", "DCI", ",", "Subtarget", ")", ";", "case", "ISD", "::", "SIGN_EXTEND_INREG", ":", "return", "PerformSIGN_EXTEND_INREGCombine", "(", "N", ",", "DAG", ",", "Subtarget", ")", ";", "case", "ISD", "::", "TRUNCATE", ":", "return", "PerformTruncateCombine", "(", "N", ",", "DAG", ",", "DCI", ",", "Subtarget", ")", ";", "case", "ISD", "::", "SETCC", ":", "return", "PerformISDSETCCCombine", "(", "N", ",", "DAG", ",", "Subtarget", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "PerformSETCCCombine", "(", "N", ",", "DAG", ",", "DCI", ",", "Subtarget", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "PerformBrCondCombine", "(", "N", ",", "DAG", ",", "DCI", ",", "Subtarget", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "performVZEXTCombine", "(", "N", ",", "DAG", ",", "DCI", ",", "Subtarget", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "ISD", "::", "VECTOR_SHUFFLE", ":", "return", "PerformShuffleCombine", "(", "N", ",", "DAG", ",", "DCI", ",", "Subtarget", ")", ";", "case", "ISD", "::", "FMA", ":", "return", "PerformFMACombine", "(", "N", ",", "DAG", ",", "Subtarget", ")", ";", "case", "ISD", "::", "INTRINSIC_WO_CHAIN" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	616,481	[ "case", "CmpInst", "::", "FCMP_UNO", ":" ]	[ "Info", ".", "False", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "if", "(", "!", "(", "Info", ".", "LHS", "==", "Info", ".", "True", "&&", "Info", ".", "RHS", "==", "Info", ".", "False", ")", "&&", "!", "(", "Info", ".", "LHS", "==", "Info", ".", "False", "&&", "Info", ".", "RHS", "==", "Info", ".", "True", ")", ")", "return", "false", ";", "switch", "(", "Info", ".", "Pred", ")", "{", "case", "CmpInst", "::", "FCMP_FALSE", ":", "case", "CmpInst", "::", "FCMP_OEQ", ":", "case", "CmpInst", "::", "FCMP_ONE", ":", "case", "CmpInst", "::", "FCMP_ORD", ":" ]
GCC	arm	MD	stmt_completion	CPU	616,482	[ "<STR_LIT>", "<STR_LIT>", ")" ]	[ "(", "and", "(", "eq_attr" ]
GCC	ia64	MD	next_suggestion	CPU	616,483	[ "ia64_expand_widen_sum", "(", "operands", ",", "true", ")" ]	[ "(", "define_expand", "<STR_LIT>", "[", "(", "match_operand", ":", "V2SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "V4HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "V2SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "<STR_LIT>", "{" ]
GCC	arm	CPP	next_suggestion	CPU	616,484	[ "if", "(", "flag_stack_usage_info", ")", "current_function_static_stack_size", "=", "offsets", "->", "outgoing_args", "-", "offsets", "->", "saved_args", ";" ]	[ "emit_move_insn", "(", "work_reg", ",", "arm_hfp_rtx", ")", ";", "x", "=", "plus_constant", "(", "Pmode", ",", "stack_pointer_rtx", ",", "offset", ")", ";", "x", "=", "gen_frame_mem", "(", "SImode", ",", "x", ")", ";", "emit_move_insn", "(", "x", ",", "work_reg", ")", ";", "x", "=", "gen_rtx_REG", "(", "SImode", ",", "PC_REGNUM", ")", ";", "emit_move_insn", "(", "work_reg", ",", "x", ")", ";", "x", "=", "plus_constant", "(", "Pmode", ",", "stack_pointer_rtx", ",", "offset", "+", "<NUM_LIT>", ")", ";", "x", "=", "gen_frame_mem", "(", "SImode", ",", "x", ")", ";", "emit_move_insn", "(", "x", ",", "work_reg", ")", ";", "}", "x", "=", "gen_rtx_REG", "(", "SImode", ",", "LR_REGNUM", ")", ";", "emit_move_insn", "(", "work_reg", ",", "x", ")", ";", "x", "=", "plus_constant", "(", "Pmode", ",", "stack_pointer_rtx", ",", "offset", "+", "<NUM_LIT>", ")", ";", "x", "=", "gen_frame_mem", "(", "SImode", ",", "x", ")", ";", "emit_move_insn", "(", "x", ",", "work_reg", ")", ";", "x", "=", "GEN_INT", "(", "offset", "+", "<NUM_LIT>", ")", ";", "emit_insn", "(", "gen_addsi3", "(", "work_reg", ",", "stack_pointer_rtx", ",", "x", ")", ")", ";", "emit_move_insn", "(", "arm_hfp_rtx", ",", "work_reg", ")", ";", "}", "else", "if", "(", "(", "l_mask", "&", "<NUM_LIT>", ")", "!=", "<NUM_LIT>", "\|\|", "(", "high_regs_pushed", "==", "<NUM_LIT>", "&&", "l_mask", ")", ")", "{", "unsigned", "long", "mask", "=", "l_mask", ";", "mask", "\|=", "(", "<NUM_LIT>", "<<", "thumb1_extra_regs_pushed", "(", "offsets", ",", "true", ")", ")", "-", "<NUM_LIT>", ";", "insn", "=", "thumb1_emit_multi_reg_push", "(", "mask", ",", "mask", ")", ";", "RTX_FRAME_RELATED_P", "(", "insn", ")", "=", "<NUM_LIT>", ";", "}", "if", "(", "high_regs_pushed", ")", "{", "unsigned", "pushable_regs", ";", "unsigned", "next_hi_reg", ";", "unsigned", "arg_regs_num", "=", "TARGET_AAPCS_BASED", "?", "crtl", "->", "args", ".", "info", ".", "aapcs_ncrn", ":", "crtl", "->", "args", ".", "info", ".", "nregs", ";", "unsigned", "arg_regs_mask", "=", "(", "<NUM_LIT>", "<<", "arg_regs_num", ")", "-", "<NUM_LIT>", ";", "for", "(", "next_hi_reg", "=", "<NUM_LIT>", ";", "next_hi_reg", ">", "LAST_LO_REGNUM", ";", "next_hi_reg", "--", ")", "if", "(", "live_regs_mask", "&", "(", "<NUM_LIT>", "<<", "next_hi_reg", ")", ")", "break", ";", "pushable_regs", "=", "l_mask", "&", "(", "~", "arg_regs_mask", ")", "&", "<NUM_LIT>", ";", "if", "(", "pushable_regs", "==", "<NUM_LIT>", ")", "pushable_regs", "=", "<NUM_LIT>", "<<", "thumb_find_work_register", "(", "live_regs_mask", ")", ";", "while", "(", "high_regs_pushed", ">", "<NUM_LIT>", ")", "{", "unsigned", "long", "real_regs_mask", "=", "<NUM_LIT>", ";", "for", "(", "regno", "=", "LAST_LO_REGNUM", ";", "regno", ">=", "<NUM_LIT>", ";", "regno", "--", ")", "{", "if", "(", "pushable_regs", "&", "(", "<NUM_LIT>", "<<", "regno", ")", ")", "{", "emit_move_insn", "(", "gen_rtx_REG", "(", "SImode", ",", "regno", ")", ",", "gen_rtx_REG", "(", "SImode", ",", "next_hi_reg", ")", ")", ";", "high_regs_pushed", "--", ";", "real_regs_mask", "\|=", "(", "<NUM_LIT>", "<<", "next_hi_reg", ")", ";", "if", "(", "high_regs_pushed", ")", "{", "for", "(", "next_hi_reg", "--", ";", "next_hi_reg", ">", "LAST_LO_REGNUM", ";", "next_hi_reg", "--", ")", "if", "(", "live_regs_mask", "&", "(", "<NUM_LIT>", "<<", "next_hi_reg", ")", ")", "break", ";", "}", "else", "{", "pushable_regs", "&=", "~", "(", "(", "<NUM_LIT>", "<<", "regno", ")", "-", "<NUM_LIT>", ")", ";", "break", ";", "}", "}", "}", "if", "(", "l_mask", "==", "(", "<NUM_LIT>", "<<", "LR_REGNUM", ")", ")", "{", "pushable_regs", "\|=", "l_mask", ";", "real_regs_mask", "\|=", "l_mask", ";", "l_mask", "=", "<NUM_LIT>", ";", "}", "insn", "=", "thumb1_emit_multi_reg_push", "(", "pushable_regs", ",", "real_regs_mask", ")", ";", "RTX_FRAME_RELATED_P", "(", "insn", ")", "=", "<NUM_LIT>", ";", "}", "}", "if", "(", "flag_pic", "&&", "arm_pic_register", "!=", "INVALID_REGNUM", ")", "arm_load_pic_register", "(", "live_regs_mask", ")", ";", "if", "(", "!", "frame_pointer_needed", "&&", "CALLER_INTERWORKING_SLOT_SIZE", ">", "<NUM_LIT>", ")", "emit_move_insn", "(", "gen_rtx_REG", "(", "Pmode", ",", "ARM_HARD_FRAME_POINTER_REGNUM", ")", ",", "stack_pointer_rtx", ")", ";" ]
GCC	arm	CPP	stmt_completion	CPU	616,485	[ "a", ")", "{" ]	[ "vqneg_s32", "(", "int32x2_t", "_", "_" ]
LLVM	SystemZ	CPP	next_suggestion	CPU	616,486	[ "return", "Or", ".", "getNode", "(", ")", ";" ]	[ "Upper", "=", "SDValue", "(", "Select", "(", "Upper", ".", "getNode", "(", ")", ")", ",", "<NUM_LIT>", ")", ";", "SDValue", "Lower", "=", "CurDAG", "->", "getConstant", "(", "LowerVal", ",", "VT", ")", ";", "SDValue", "Or", "=", "CurDAG", "->", "getNode", "(", "Opcode", ",", "DL", ",", "VT", ",", "Upper", ",", "Lower", ")", ";" ]
LLVM	Hexagon	CPP	next_suggestion	DSP	616,487	[ "MO", ".", "setReg", "(", "NewR", ")", ";" ]	[ "MO", ".", "setImm", "(", "Val", ")", ";", "return", ";", "}", "assert", "(", "MO", ".", "isReg", "(", ")", ")", ";", "Register", "R", "=", "MO", ".", "getReg", "(", ")", ";", "MachineInstr", "", "DI", "=", "MRI", "->", "getVRegDef", "(", "R", ")", ";", "const", "TargetRegisterClass", "", "RC", "=", "MRI", "->", "getRegClass", "(", "R", ")", ";", "Register", "NewR", "=", "MRI", "->", "createVirtualRegister", "(", "RC", ")", ";", "MachineBasicBlock", "&", "B", "=", "*", "DI", "->", "getParent", "(", ")", ";", "DebugLoc", "DL", "=", "DI", "->", "getDebugLoc", "(", ")", ";", "BuildMI", "(", "B", ",", "DI", ",", "DL", ",", "TII", "->", "get", "(", "DI", "->", "getOpcode", "(", ")", ")", ",", "NewR", ")", ".", "addImm", "(", "Val", ")", ";" ]
LLVM	Mips	TD	stmt_completion	CPU	616,488	[ ">", ";" ]	[ "class", "PICK_PH_MM_ENC", ":", "POOL32A_3RB0_FMT", "<", "<STR_LIT>", ",", "<NUM_LIT>" ]
GCC	i386	CPP	next_suggestion	CPU	616,489	[ "}" ]	[ "REG_POINTER", "(", "reg", ")", "=", "<NUM_LIT>", ";", "return", "reg", ";", "}", "else", "{", "gcc_assert", "(", "GET_MODE", "(", "addr", ")", "==", "DImode", "&&", "Pmode", "==", "SImode", ")", ";", "reg", "=", "copy_to_mode_reg", "(", "DImode", ",", "addr", ")", ";", "REG_POINTER", "(", "reg", ")", "=", "<NUM_LIT>", ";", "return", "gen_rtx_SUBREG", "(", "SImode", ",", "reg", ",", "<NUM_LIT>", ")", ";", "}" ]
GCC	rs6000	CPP	stmt_completion	CPU	616,490	[ "src_exp", ")", ";" ]	[ "df_ref", "use", "=", "DF_INSN_INFO_USES", "(", "insn_info", ")", ";", "struct", "df_link", "", "def_link", "=", "DF_REF_CHAIN", "(", "use", ")", ";", "gcc_assert", "(", "def_link", "&&", "!", "def_link", "->", "next", ")", ";", "gcc_assert", "(", "def_link", "&&", "def_link", "->", "ref", "&&", "!", "DF_REF_IS_ARTIFICIAL", "(", "def_link", "->", "ref", ")", "&&", "!", "def_link", "->", "next", ")", ";", "rtx_insn", "", "def_insn", "=", "DF_REF_INSN", "(", "def_link", "->", "ref", ")", ";", "unsigned", "uid2", "=", "INSN_UID", "(", "def_insn", ")", ";", "gcc_assert", "(", "insn_entry", "[", "uid2", "]", ".", "is_load", "&&", "insn_entry", "[", "uid2", "]", ".", "is_swap", ")", ";", "rtx", "body", "=", "PATTERN", "(", "def_insn", ")", ";", "gcc_assert", "(", "(", "GET_CODE", "(", "body", ")", "==", "SET", ")", "&&", "(", "GET_CODE", "(", "SET_SRC", "(", "body", ")", ")", "==", "VEC_SELECT", "\|\|", "pattern_is_rotate64", "(", "body", ")", ")", "&&", "MEM_P", "(", "XEXP", "(", "SET_SRC", "(", "body", ")", ",", "<NUM_LIT>", ")", ")", ")", ";", "rtx", "src_exp", "=", "XEXP", "(", "SET_SRC", "(", "body", ")", ",", "<NUM_LIT>", ")", ";", "enum", "machine_mode", "mode", "=", "GET_MODE", "(", "src_exp", ")", ";", "rtx", "lvx", "=", "rs6000_gen_lvx", "(", "mode", ",", "SET_DEST", "(", "body", ")", "," ]
GCC	s390	MD	stmt_completion	MPU	616,491	[ "<STR_LIT>", "<STR_LIT>", ")", ")" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "reg", "<NUM_LIT>", ")", "(", "compare", "(", "and", ":", "DI", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "DI", "<NUM_LIT>" ]
GCC	aarch64	CPP	code_generation	CPU	616,492	[ "static", "bool", "check_required_extensions", "(", "location_t", "location", ",", "tree", "fndecl", ",", "uint64_t", "required_extensions", ")", "{", "uint64_t", "missing_extensions", "=", "required_extensions", "&", "~", "aarch64_isa_flags", ";", "if", "(", "missing_extensions", "==", "<NUM_LIT>", ")", "return", "check_required_registers", "(", "location", ",", "fndecl", ")", ";", "static", "const", "struct", "{", "uint64_t", "flag", ";", "const", "char", "*", "name", ";", "}", "extensions", "[", "]", "=", "{", "SYNTHETIC", ",", "FEATURE_STRING", ")", "\\", "{", "FLAG_CANONICAL", ",", "EXT_NAME", "}", ",", "}", ";", "for", "(", "unsigned", "int", "i", "=", "<NUM_LIT>", ";", "i", "<", "ARRAY_SIZE", "(", "extensions", ")", ";", "++", "i", ")", "if", "(", "missing_extensions", "&", "extensions", "[", "i", "]", ".", "flag", ")", "{", "report_missing_extension", "(", "location", ",", "fndecl", ",", "extensions", "[", "i", "]", ".", "name", ")", ";", "return", "false", ";", "}", "gcc_unreachable", "(", ")", ";", "}" ]	[ "Check", "whether", "all", "the", "RVV_REQUIRE_", "*", "values", "in", "REQUIRED_EXTENSIONS", "are", "enabled", "." ]
GCC	arm	CPP	stmt_completion	CPU	616,493	[ "b", ")", "{" ]	[ "vaddq_s32", "(", "int32x4_t", "_", "_", "a", ",", "int32x4_t", "_", "_" ]
LLVM	Hexagon	TD	next_suggestion	DSP	616,494	[ "let", "opNewValue", "=", "<NUM_LIT>", ";" ]	[ "def", "A2_pandfnew", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ")", ",", "(", "ins", "PredRegs", ":", "$", "Pu4", ",", "IntRegs", ":", "$", "Rs32", ",", "IntRegs", ":", "$", "Rt32", ")", ",", "<STR_LIT>", ",", "tc_05c070ec", ",", "TypeALU32_3op", ">", ",", "Enc_ea4c54", ",", "PredNewRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";" ]
LLVM	ARM64	CPP	stmt_completion	CPU	616,495	[ ")", "return", "false", ";" ]	[ "const", "MCConstantExpr", "*", "MCE", "=", "dyn_cast", "<", "MCConstantExpr", ">", "(", "getImm", "(", ")", ")", ";", "if", "(", "!", "MCE" ]
LLVM	Hexagon	CPP	next_suggestion	DSP	616,496	[ "while", "(", "Depth", "--", ")", "FrameAddr", "=", "DAG", ".", "getLoad", "(", "VT", ",", "dl", ",", "DAG", ".", "getEntryNode", "(", ")", ",", "FrameAddr", ",", "MachinePointerInfo", "(", ")", ")", ";" ]	[ "SDLoc", "dl", "(", "Op", ")", ";", "unsigned", "Depth", "=", "Op", ".", "getConstantOperandVal", "(", "<NUM_LIT>", ")", ";", "SDValue", "FrameAddr", "=", "DAG", ".", "getCopyFromReg", "(", "DAG", ".", "getEntryNode", "(", ")", ",", "dl", ",", "HRI", ".", "getFrameRegister", "(", ")", ",", "VT", ")", ";" ]
LLVM	Hexagon	TD	next_suggestion	DSP	616,497	[ "let", "opExtentAlign", "=", "<NUM_LIT>", ";" ]	[ "let", "isCommutable", "=", "<NUM_LIT>", ";", "let", "isCompare", "=", "<NUM_LIT>", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";", "let", "opExtentBits", "=", "<NUM_LIT>", ";" ]
LLVM	X86	TD	stmt_completion	CPU	616,498	[ "(", "COPY_TO_REGCLASS", "GR32", ":", "$", "src", ",", "VR128", ")", ")", ")", ">", ";" ]	[ "def", ":", "Pat", "<", "(", "v8i32", "(", "X86VBroadcast", "GR32", ":", "$", "src", ")", ")", ",", "(", "VPBROADCASTDYrr", "(", "v4i32" ]
GCC	alpha	CPP	program_repair	MPU	616,499	[ "<FIXS>", "struct", "GTY", "(", "(", ")", ")", "alpha_funcs", "<FIXE>" ]	[ "enum", "reloc_kind", "rkind", ";", "}", ";", "<BUGS>", "struct", "alpha_funcs", "GTY", "(", "(", ")", ")", "<BUGE>", "{", "int", "num", ";", "splay_tree", "GTY", "(", "(", "param1_is", "(", "char", "", ")", ",", "param2_is", "(", "struct", "alpha_links", "", ")", ")", ")" ]

LLVM

AArch64

TD

next_suggestion

CPU

616,400

[ "}" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "data", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rd", ";" ]

GCC

arm

CPP

next_suggestion

CPU

616,401

[ "else", "if", "(", "TARGET_APCS_STACK", ")", "{" ]

[ "regno", "<=", "LAST_IWMMXT_GR_REGNUM", ";", "++", "regno", ")", "fixed_regs", "[", "regno", "]", "=", "<NUM_LIT>", ";", "for", "(", "regno", "=", "FIRST_IWMMXT_REGNUM", ";", "regno", "<=", "LAST_IWMMXT_REGNUM", ";", "++", "regno", ")", "{", "fixed_regs", "[", "regno", "]", "=", "<NUM_LIT>", ";", "call_used_regs", "[", "regno", "]", "=", "regno", "<", "FIRST_IWMMXT_REGNUM", "+", "<NUM_LIT>", ";", "}", "}", "if", "(", "(", "unsigned", ")", "PIC_OFFSET_TABLE_REGNUM", "!=", "INVALID_REGNUM", ")", "{", "fixed_regs", "[", "PIC_OFFSET_TABLE_REGNUM", "]", "=", "<NUM_LIT>", ";", "call_used_regs", "[", "PIC_OFFSET_TABLE_REGNUM", "]", "=", "<NUM_LIT>", ";", "}" ]

LLVM

Sparc

CPP

next_suggestion

CPU

616,402

[ "}" ]

[ "MCStreamer", "*", "S", "=", "llvm", "::", "createAsmStreamer", "(", "Ctx", ",", "OS", ",", "isVerboseAsm", ",", "useDwarfDirectory", ",", "InstPrint", ",", "CE", ",", "TAB", ",", "ShowInst", ")", ";", "new", "SparcTargetAsmStreamer", "(", "*", "S", ",", "OS", ")", ";", "return", "S", ";" ]

LLVM

ARM

CPP

next_suggestion

CPU

616,403

[ "}" ]

[ "const", "char", "*", "getPassName", "(", ")", "const", "override", "{", "return", "<STR_LIT>", "ARM pseudo instruction expansion pass", "<STR_LIT>", ";" ]

LLVM

Hexagon

CPP

stmt_completion

DSP

616,404

[ ";" ]

[ "Register", "DefR", "(", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "unsigned", "BW", "=", "getRegBitWidth", "(", "DefR", ".", "Reg", ")", ";", "LatticeCell", "RC", "=", "Outputs", ".", "get", "(", "DefR", ".", "Reg", ")", ";", "bool", "Eval", "=", "Signed", "?", "evaluateSEXTr", "(", "R1", ",", "BW", ",", "Bits", ",", "Inputs", ",", "RC", ")", ":", "evaluateZEXTr", "(", "R1", ",", "BW", ",", "Bits", ",", "Inputs", ",", "RC", ")", ";", "if", "(", "!", "Eval", ")", "return", "false", ";", "Outputs", ".", "update", "(", "DefR", ".", "Reg", ",", "RC", ")", ";", "return", "true" ]

LLVM

AArch64

TD

stmt_completion

CPU

616,405

[ ";" ]

[ "class", "NI_TBX", "<", "bit", "q", ",", "bits", "<", "<NUM_LIT>", ">", "op2", ",", "bits", "<", "<NUM_LIT>", ">", "len", ",", "bit", "op", ",", "string", "asmop", ",", "string", "OpS", ",", "RegisterOperand", "OpVPR", ",", "RegisterOperand", "VecList", ">", ":", "NeonI_TBL", "<", "q", ",", "op2", ",", "len", ",", "op", ",", "(", "outs", "OpVPR", ":", "$", "Rd", ")", ",", "(", "ins", "OpVPR", ":", "$", "src", ",", "VecList", ":", "$", "Rn", ",", "OpVPR", ":", "$", "Rm", ")", ",", "asmop", "#", "<STR_LIT>", "#", "OpS", "#", "<STR_LIT>", "#", "OpS", ",", "[", "]", ",", "NoItinerary", ">", "{", "let", "Constraints", "=", "<STR_LIT>" ]

LLVM

AArch64

CPP

stmt_completion

CPU

616,406

[ ",", "AllowUnknown", ")", ";" ]

[ "EVT", "AArch64TargetLowering", "::", "getAsmOperandValueType", "(", "const", "DataLayout", "&", "DL", ",", "llvm", "::", "Type", "*", "Ty", ",", "bool", "AllowUnknown", ")", "const", "{", "if", "(", "Subtarget", "->", "hasLS64", "(", ")", "&&", "Ty", "->", "isIntegerTy", "(", "<NUM_LIT>", ")", ")", "return", "EVT", "(", "MVT", "::", "i64x8", ")", ";", "return", "TargetLowering", "::", "getAsmOperandValueType", "(", "DL", ",", "Ty" ]

GCC

i386

CPP

stmt_completion

CPU

616,407

[ "(", "_", "_", "v2di", ")", "_", "mm_avx512_setzero_si128", "(", ")", ",", "(", "_", "_", "mmask8", ")", "-", "<NUM_LIT>", ")", ";" ]

[ "return", "(", "_", "_", "m128i", ")", "_", "_", "builtin_ia32_psraqi128_mask", "(", "(", "_", "_", "v2di", ")", "_", "_", "A", ",", "_", "_", "imm", "," ]

GCC

iq2000

MD

stmt_completion

CPU

616,408

[ ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]

[ "(", "define_expand", "<STR_LIT>", "[", "(", "set", "(", "match_operand" ]

LLVM

ARM

TD

stmt_completion

CPU

616,409

[ "WriteVLD4", "]", ">", ";" ]

[ "def", "VLD4d8Pseudo", ":", "VLDQQPseudo", "<", "IIC_VLD4", ">", ",", "Sched", "<", "[" ]

GCC

avr

MD

program_repair

MPU

616,410

[ "<FIXS>", "[", "(", "match_operand", ":", "ALL1", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "ALL1", "<NUM_LIT>", "<STR_LIT>", ")", "]", ")", "(", "label_ref", "(", "match_operand", "<NUM_LIT>", ")", ")", "(", "pc", ")", ")", ")", "]", "<STR_LIT>", "{", "int", "icode", "=", "(", "int", ")", "GET_CODE", "(", "operands", "[", "<NUM_LIT>", "]", ")", "targetm", ".", "canonicalize_comparison", "(", "&", "icode", ",", "&", "operands", "[", "<NUM_LIT>", "]", ",", "&", "operands", "[", "<NUM_LIT>", "]", ",", "false", ")", "PUT_CODE", "(", "operands", "[", "<NUM_LIT>", "]", ",", "(", "enum", "rtx_code", ")", "icode", ")", "}", ")", "<FIXE>", "<FIXS>", "(", "if_then_else", "(", "match_operator", "<NUM_LIT>", "<STR_LIT>", "[", "(", "match_operand", ":", "ALL234", "<NUM_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "ALL234", "<NUM_LIT>", "<STR_LIT>", ")", "]", ")", "(", "label_ref", "(", "match_operand", "<NUM_LIT>", ")", ")", "(", "pc", ")", ")", ")", "(", "clobber", "(", "match_scratch", ":", "QI", "<NUM_LIT>", ")", ")", "]", ")", "]", "<STR_LIT>", "{", "int", "icode", "=", "(", "int", ")", "GET_CODE", "(", "operands", "[", "<NUM_LIT>", "]", ")", "targetm", ".", "canonicalize_comparison", "(", "&", "icode", ",", "&", "operands", "[", "<NUM_LIT>", "]", ",", "&", "operands", "[", "<NUM_LIT>", "]", ",", "false", ")", "PUT_CODE", "(", "operands", "[", "<NUM_LIT>", "]", ",", "(", "enum", "rtx_code", ")", "icode", ")", "}", ")", "(", "define_insn_and_split", "<STR_LIT>", "<FIXE>", "<FIXS>", "[", "(", "match_operand", ":", "ALL1", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<FIXE>", "<FIXS>", "(", "label_ref", "(", "match_operand", "<NUM_LIT>", ")", ")", "(", "pc", ")", ")", ")", "]", "<FIXE>", "<FIXS>", "(", "compare", ":", "CC", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", ")", "<FIXE>", "<FIXS>", "(", "pc", ")", ")", ")", "]", ")", "<FIXE>", "<FIXS>", "(", "define_insn_and_split", "<STR_LIT>", "<FIXE>", "<FIXS>", "(", "if_then_else", "(", "match_operator", "<NUM_LIT>", "<STR_LIT>", "[", "(", "match_operand", ":", "ALL4", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "ALL4", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "(", "label_ref", "(", "match_operand", "<NUM_LIT>", ")", ")", "(", "pc", ")", ")", ")", "(", "clobber", "(", "match_scratch", ":", "QI", "<NUM_LIT>", "<STR_LIT>", ")", ")", "]", "<FIXE>" ]

[ "(", "define_expand", "<STR_LIT>", "[", "(", "set", "(", "pc", ")", "(", "if_then_else", "(", "match_operator", "<NUM_LIT>", "<STR_LIT>", "<BUGS>", "[", "(", "match_operand", ":", "ALL1", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "ALL1", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "(", "label_ref", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "pc", ")", ")", ")", "]", ")", "<BUGE>", "(", "define_expand", "<STR_LIT>", "[", "(", "parallel", "[", "(", "set", "(", "pc", ")", "<BUGS>", "(", "if_then_else", "(", "match_operator", "<NUM_LIT>", "<STR_LIT>", "[", "(", "match_operand", ":", "ORDERED234", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "ORDERED234", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "(", "label_ref", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "pc", ")", ")", ")", "(", "clobber", "(", "match_scratch", ":", "QI", "<NUM_LIT>", "<STR_LIT>", ")", ")", "]", ")", "]", ")", "(", "define_insn_and_split", "<STR_LIT>", "<BUGE>", "[", "(", "set", "(", "pc", ")", "(", "if_then_else", "(", "match_operator", "<NUM_LIT>", "<STR_LIT>", "<BUGS>", "[", "(", "match_operand", ":", "ALL1", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<BUGE>", "(", "match_operand", ":", "ALL1", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "<BUGS>", "(", "label_ref", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "pc", ")", ")", ")", "]", "<BUGE>", "<STR_LIT>", "<STR_LIT>", "<STR_LIT>", "[", "(", "set", "(", "reg", ":", "CC", "REG_CC", ")", "<BUGS>", "(", "compare", ":", "CC", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", ")", "<BUGE>", "(", "set", "(", "pc", ")", "(", "if_then_else", "(", "match_op_dup", "<NUM_LIT>", "[", "(", "reg", ":", "CC", "REG_CC", ")", "(", "const_int", "<NUM_LIT>", ")", "]", ")", "(", "label_ref", "(", "match_dup", "<NUM_LIT>", ")", ")", "<BUGS>", "(", "pc", ")", ")", ")", "]", "<STR_LIT>", ")", "<BUGE>", "<BUGS>", "(", "define_insn_and_split", "<STR_LIT>", "<BUGE>", "[", "(", "set", "(", "pc", ")", "<BUGS>", "(", "if_then_else", "(", "match_operator", "<NUM_LIT>", "<STR_LIT>", "[", "(", "match_operand", ":", "ALL4", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "ALL4", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "(", "label_ref", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "pc", ")", ")", ")", "(", "clobber", "(", "match_scratch", ":", "QI", "<NUM_LIT>", "<STR_LIT>", ")", ")", "]", "<BUGE>", "<STR_LIT>", "<STR_LIT>", "<STR_LIT>" ]

LLVM

X86

CPP

stmt_completion

CPU

616,411

[ ",", "DL", ",", "ShiftOpTy", ")", ",", "ISD", "::", "SETGT", ")", ";" ]

[ "if", "(", "Shift", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "SRL", "||", "!", "Shift", ".", "hasOneUse", "(", ")", ")", "return", "SDValue", "(", ")", ";", "EVT", "ShiftTy", "=", "Shift", ".", "getValueType", "(", ")", ";", "if", "(", "ShiftTy", "!=", "MVT", "::", "i16", "&&", "ShiftTy", "!=", "MVT", "::", "i32", "&&", "ShiftTy", "!=", "MVT", "::", "i64", ")", "return", "SDValue", "(", ")", ";", "if", "(", "!", "isa", "<", "ConstantSDNode", ">", "(", "Shift", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", "||", "Shift", ".", "getConstantOperandVal", "(", "<NUM_LIT>", ")", "!=", "ShiftTy", ".", "getSizeInBits", "(", ")", "-", "<NUM_LIT>", ")", "return", "SDValue", "(", ")", ";", "SDLoc", "DL", "(", "N", ")", ";", "SDValue", "ShiftOp", "=", "Shift", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "EVT", "ShiftOpTy", "=", "ShiftOp", ".", "getValueType", "(", ")", ";", "const", "TargetLowering", "&", "TLI", "=", "DAG", ".", "getTargetLoweringInfo", "(", ")", ";", "EVT", "SetCCResultType", "=", "TLI", ".", "getSetCCResultType", "(", "DAG", ".", "getDataLayout", "(", ")", ",", "*", "DAG", ".", "getContext", "(", ")", ",", "ResultType", ")", ";", "SDValue", "Cond", "=", "DAG", ".", "getSetCC", "(", "DL", ",", "SetCCResultType", ",", "ShiftOp", ",", "DAG", ".", "getConstant", "(", "-", "<NUM_LIT>" ]

LLVM

PowerPC

TD

next_suggestion

CPU

616,412

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "B", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "A", ";", "bits", "<", "<NUM_LIT>", ">", "B", ";", "bits", "<", "<NUM_LIT>", ">", "C", ";", "let", "Pattern", "=", "pattern", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "A", ";" ]

LLVM

ARM

CPP

next_suggestion

CPU

616,413

[ "}" ]

[ "case", "ARM", "::", "LDRSB_POST", ":", "return", "ARM", "::", "LDRSB", ";", "case", "ARM", "::", "STR_PRE_IMM", ":", "case", "ARM", "::", "STR_PRE_REG", ":", "case", "ARM", "::", "STR_POST_IMM", ":", "case", "ARM", "::", "STR_POST_REG", ":", "return", "ARM", "::", "STRi12", ";", "case", "ARM", "::", "STRH_PRE", ":", "case", "ARM", "::", "STRH_POST", ":", "return", "ARM", "::", "STRH", ";", "case", "ARM", "::", "STRB_PRE_IMM", ":", "case", "ARM", "::", "STRB_PRE_REG", ":", "case", "ARM", "::", "STRB_POST_IMM", ":", "case", "ARM", "::", "STRB_POST_REG", ":", "return", "ARM", "::", "STRBi12", ";", "}", "return", "<NUM_LIT>", ";" ]

LLVM

AMDGPU

CPP

program_repair

GPU

616,414

[ "<FIXS>", "unsigned", "Offset", ";", "if", "(", "GV", ".", "getAddressSpace", "(", ")", "==", "AMDGPUAS", "::", "LOCAL_ADDRESS", ")", "{", "Offset", "=", "StaticLDSSize", "=", "alignTo", "(", "StaticLDSSize", ",", "Alignment", ")", ";", "<FIXE>", "<FIXS>", "StaticLDSSize", "+=", "DL", ".", "getTypeAllocSize", "(", "GV", ".", "getValueType", "(", ")", ")", ";", "<FIXE>", "<FIXS>", "LDSSize", "=", "alignTo", "(", "StaticLDSSize", ",", "DynLDSAlign", ")", ";", "}", "else", "{", "Offset", "=", "StaticGDSSize", "=", "alignTo", "(", "StaticGDSSize", ",", "Alignment", ")", ";", "StaticGDSSize", "+=", "DL", ".", "getTypeAllocSize", "(", "GV", ".", "getValueType", "(", ")", ")", ";", "GDSSize", "=", "StaticGDSSize", ";", "}", "Entry", ".", "first", "->", "second", "=", "Offset", ";", "<FIXE>" ]

[ "Align", "Alignment", "=", "DL", ".", "getValueOrABITypeAlignment", "(", "GV", ".", "getAlign", "(", ")", ",", "GV", ".", "getValueType", "(", ")", ")", ";", "<BUGS>", "unsigned", "Offset", "=", "StaticLDSSize", "=", "alignTo", "(", "StaticLDSSize", ",", "Alignment", ")", ";", "<BUGE>", "<BUGS>", "Entry", ".", "first", "->", "second", "=", "Offset", ";", "StaticLDSSize", "+=", "DL", ".", "getTypeAllocSize", "(", "GV", ".", "getValueType", "(", ")", ")", ";", "<BUGE>", "<BUGS>", "LDSSize", "=", "alignTo", "(", "StaticLDSSize", ",", "DynLDSAlign", ")", ";", "<BUGE>", "return", "Offset", ";", "}" ]

GCC

arm

CPP

stmt_completion

CPU

616,415

[ ",", "next_hi_reg", ")", ")", ";" ]

[ "offset", "=", "bit_count", "(", "l_mask", ")", "*", "UNITS_PER_WORD", ";", "}", "x", "=", "GEN_INT", "(", "offset", "+", "<NUM_LIT>", "+", "crtl", "->", "args", ".", "pretend_args_size", ")", ";", "emit_insn", "(", "gen_addsi3", "(", "work_reg", ",", "stack_pointer_rtx", ",", "x", ")", ")", ";", "x", "=", "plus_constant", "(", "Pmode", ",", "stack_pointer_rtx", ",", "offset", "+", "<NUM_LIT>", ")", ";", "x", "=", "gen_frame_mem", "(", "SImode", ",", "x", ")", ";", "emit_move_insn", "(", "x", ",", "work_reg", ")", ";", "if", "(", "l_mask", ")", "{", "x", "=", "gen_rtx_REG", "(", "SImode", ",", "PC_REGNUM", ")", ";", "emit_move_insn", "(", "work_reg", ",", "x", ")", ";", "x", "=", "plus_constant", "(", "Pmode", ",", "stack_pointer_rtx", ",", "offset", "+", "<NUM_LIT>", ")", ";", "x", "=", "gen_frame_mem", "(", "SImode", ",", "x", ")", ";", "emit_move_insn", "(", "x", ",", "work_reg", ")", ";", "emit_move_insn", "(", "work_reg", ",", "arm_hfp_rtx", ")", ";", "x", "=", "plus_constant", "(", "Pmode", ",", "stack_pointer_rtx", ",", "offset", ")", ";", "x", "=", "gen_frame_mem", "(", "SImode", ",", "x", ")", ";", "emit_move_insn", "(", "x", ",", "work_reg", ")", ";", "}", "else", "{", "emit_move_insn", "(", "work_reg", ",", "arm_hfp_rtx", ")", ";", "x", "=", "plus_constant", "(", "Pmode", ",", "stack_pointer_rtx", ",", "offset", ")", ";", "x", "=", "gen_frame_mem", "(", "SImode", ",", "x", ")", ";", "emit_move_insn", "(", "x", ",", "work_reg", ")", ";", "x", "=", "gen_rtx_REG", "(", "SImode", ",", "PC_REGNUM", ")", ";", "emit_move_insn", "(", "work_reg", ",", "x", ")", ";", "x", "=", "plus_constant", "(", "Pmode", ",", "stack_pointer_rtx", ",", "offset", "+", "<NUM_LIT>", ")", ";", "x", "=", "gen_frame_mem", "(", "SImode", ",", "x", ")", ";", "emit_move_insn", "(", "x", ",", "work_reg", ")", ";", "}", "x", "=", "gen_rtx_REG", "(", "SImode", ",", "LR_REGNUM", ")", ";", "emit_move_insn", "(", "work_reg", ",", "x", ")", ";", "x", "=", "plus_constant", "(", "Pmode", ",", "stack_pointer_rtx", ",", "offset", "+", "<NUM_LIT>", ")", ";", "x", "=", "gen_frame_mem", "(", "SImode", ",", "x", ")", ";", "emit_move_insn", "(", "x", ",", "work_reg", ")", ";", "x", "=", "GEN_INT", "(", "offset", "+", "<NUM_LIT>", ")", ";", "emit_insn", "(", "gen_addsi3", "(", "work_reg", ",", "stack_pointer_rtx", ",", "x", ")", ")", ";", "emit_move_insn", "(", "arm_hfp_rtx", ",", "work_reg", ")", ";", "}", "else", "if", "(", "(", "l_mask", "&", "<NUM_LIT>", ")", "!=", "<NUM_LIT>", "||", "(", "high_regs_pushed", "==", "<NUM_LIT>", "&&", "lr_needs_saving", ")", ")", "{", "unsigned", "long", "mask", "=", "l_mask", ";", "mask", "|=", "(", "<NUM_LIT>", "<<", "thumb1_extra_regs_pushed", "(", "offsets", ",", "true", ")", ")", "-", "<NUM_LIT>", ";", "insn", "=", "thumb1_emit_multi_reg_push", "(", "mask", ",", "mask", ")", ";", "RTX_FRAME_RELATED_P", "(", "insn", ")", "=", "<NUM_LIT>", ";", "lr_needs_saving", "=", "false", ";", "}", "if", "(", "high_regs_pushed", ")", "{", "unsigned", "pushable_regs", ";", "unsigned", "next_hi_reg", ";", "unsigned", "arg_regs_num", "=", "TARGET_AAPCS_BASED", "?", "crtl", "->", "args", ".", "info", ".", "aapcs_ncrn", ":", "crtl", "->", "args", ".", "info", ".", "nregs", ";", "unsigned", "arg_regs_mask", "=", "(", "<NUM_LIT>", "<<", "arg_regs_num", ")", "-", "<NUM_LIT>", ";", "for", "(", "next_hi_reg", "=", "<NUM_LIT>", ";", "next_hi_reg", ">", "LAST_LO_REGNUM", ";", "next_hi_reg", "--", ")", "if", "(", "live_regs_mask", "&", "(", "<NUM_LIT>", "<<", "next_hi_reg", ")", ")", "break", ";", "pushable_regs", "=", "l_mask", "&", "(", "~", "arg_regs_mask", ")", ";", "if", "(", "lr_needs_saving", ")", "pushable_regs", "&=", "~", "(", "<NUM_LIT>", "<<", "LR_REGNUM", ")", ";", "if", "(", "pushable_regs", "==", "<NUM_LIT>", ")", "pushable_regs", "=", "<NUM_LIT>", "<<", "thumb_find_work_register", "(", "live_regs_mask", ")", ";", "while", "(", "high_regs_pushed", ">", "<NUM_LIT>", ")", "{", "unsigned", "long", "real_regs_mask", "=", "<NUM_LIT>", ";", "unsigned", "long", "push_mask", "=", "<NUM_LIT>", ";", "for", "(", "regno", "=", "LR_REGNUM", ";", "regno", ">=", "<NUM_LIT>", ";", "regno", "--", ")", "{", "if", "(", "pushable_regs", "&", "(", "<NUM_LIT>", "<<", "regno", ")", ")", "{", "emit_move_insn", "(", "gen_rtx_REG", "(", "SImode", ",", "regno", ")", ",", "gen_rtx_REG", "(", "SImode" ]

LLVM

ARM

CPP

program_repair

CPU

616,416

[ "<FIXS>", "if", "(", "isTwoAddr", ")", "{", "MachineInstrBuilder", "MIB", "=", "BuildMI", "(", "MBB", ",", "MBBI", ",", "dl", ",", "TII", ".", "get", "(", "Opc", ")", ",", "DestReg", ")", ";", "if", "(", "NeedCC", ")", "MIB", "=", "AddDefaultCC", "(", "MIB", ")", ";", "MIB", ".", "addReg", "(", "DestReg", ")", ".", "addImm", "(", "ThisVal", ")", ";", "if", "(", "NeedPred", ")", "MIB", "=", "AddDefaultPred", "(", "MIB", ")", ";", "}", "<FIXE>", "<FIXS>", "MachineInstrBuilder", "MIB", "=", "BuildMI", "(", "MBB", ",", "MBBI", ",", "dl", ",", "TII", ".", "get", "(", "Opc", ")", ",", "DestReg", ")", ";", "if", "(", "NeedCC", ")", "MIB", "=", "AddDefaultCC", "(", "MIB", ")", ";", "MIB", ".", "addReg", "(", "BaseReg", ",", "getKillRegState", "(", "isKill", ")", ")", ".", "addImm", "(", "ThisVal", ")", ";", "if", "(", "NeedPred", ")", "MIB", "=", "AddDefaultPred", "(", "MIB", ")", ";", "<FIXE>" ]

[ "Bytes", "-=", "ThisVal", ";", "ThisVal", "/", "=", "Scale", ";", "<BUGS>", "if", "(", "isTwoAddr", ")", "BuildMI", "(", "MBB", ",", "MBBI", ",", "dl", ",", "TII", ".", "get", "(", "Opc", ")", ",", "DestReg", ")", ".", "addReg", "(", "DestReg", ")", ".", "addImm", "(", "ThisVal", ")", ";", "<BUGE>", "else", "{", "bool", "isKill", "=", "BaseReg", "!=", "ARM", "::", "SP", ";", "<BUGS>", "BuildMI", "(", "MBB", ",", "MBBI", ",", "dl", ",", "TII", ".", "get", "(", "Opc", ")", ",", "DestReg", ")", ".", "addReg", "(", "BaseReg", ",", "getKillRegState", "(", "isKill", ")", ")", ".", "addImm", "(", "ThisVal", ")", ";", "<BUGE>", "BaseReg", "=", "DestReg", ";", "if", "(", "Opc", "==", "ARM", "::", "tADDrSPi", ")", "{" ]

LLVM

XCore

CPP

next_suggestion

MPU

616,417

[ "if", "(", "i", ">", "<NUM_LIT>", ")", "O", "<<", "<STR_LIT>", ",", "<STR_LIT>", ";" ]

[ "O", "<<", "<STR_LIT>", "\\t", "<STR_LIT>", "<<", "directive", "<<", "<STR_LIT>", "<STR_LIT>", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "e", "=", "JTBBs", ".", "size", "(", ")", ";", "i", "!=", "e", ";", "++", "i", ")", "{", "MachineBasicBlock", "*", "MBB", "=", "JTBBs", "[", "i", "]", ";" ]

GCC

s390

MD

stmt_completion

MPU

616,418

[ ")" ]

[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>" ]

GCC

i386

MD

next_suggestion

CPU

616,419

[ "<STR_LIT>", ")" ]

[ "(", "match_operand", ":", "VF_128", "<NUM_LIT>", "<STR_LIT>", ")", ")", ")", "(", "match_dup", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", ")", ")", "]" ]

LLVM

Hexagon

TD

next_suggestion

DSP

616,420

[ "let", "BaseOpcode", "=", "<STR_LIT>", ";" ]

[ "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "addrMode", "=", "BaseRegOffset", ";", "let", "accessSize", "=", "HalfWordAccess", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "mayLoad", "=", "<NUM_LIT>", ";", "let", "CextOpcode", "=", "<STR_LIT>", ";", "let", "InputType", "=", "<STR_LIT>", ";" ]

GCC

powerpcspe

MD

stmt_completion

CPU

616,421

[ "<STR_LIT>", ")" ]

[ "(", "define_mode_attr", "rreg", "[", "(", "SF", "<STR_LIT>", ")", "(", "DF", "<STR_LIT>", ")", "(", "TF", "<STR_LIT>", ")", "(", "TD" ]

GCC

i386

CPP

program_repair

CPU

616,422

[ "<FIXS>", "op0", "=", "gen_lowpart", "(", "vmode", ",", "op0", ")", ";", "op1", "=", "gen_lowpart", "(", "vmode", ",", "op1", ")", ";", "<FIXE>" ]

[ "do_subreg", ":", "vmode", "=", "V8HImode", ";", "target", "=", "gen_lowpart", "(", "vmode", ",", "target", ")", ";", "<BUGS>", "op0", "=", "gen_lowpart", "(", "vmode", ",", "target", ")", ";", "op1", "=", "gen_lowpart", "(", "vmode", ",", "target", ")", ";", "<BUGE>", "break", ";", "default", ":" ]

LLVM

AArch64

TD

stmt_completion

CPU

616,423

[ "Simm", ";" ]

[ "def", "_8H", ":", "NeonI_1VModImm", "<", "<NUM_LIT>", ",", "op", ",", "(", "outs", "VPR128", ":", "$", "Rd", ")", ",", "(", "ins", "VPR128", ":", "$", "src", ",", "neon_uimm8", ":", "$", "Imm", ",", "neon_mov_imm_LSLH_operand", ":", "$", "Simm", ")", ",", "!", "strconcat", "(", "asmop", ",", "<STR_LIT>", ")", ",", "[", "(", "set", "(", "v8i16", "VPR128", ":", "$", "Rd", ")", ",", "(", "v8i16", "(", "opnode", "(", "v8i16", "VPR128", ":", "$", "src", ")", ",", "(", "v8i16", "(", "neonopnode", "timm", ":", "$", "Imm", ",", "neon_mov_imm_LSL_operand", ":", "$", "Simm", ")", ")", ")", ")", ")", "]", ",", "NoItinerary", ">", "{", "bit" ]

LLVM

Mips

TD

next_suggestion

CPU

616,424

[ "}" ]

[ "class", "INSN_EVA", "{", "list", "<", "Predicate", ">", "InsnPredicates", "=", "[", "HasEVA", "]", ";", "}", "class", "INSN_EVA_NOT_32R6_64R6", "{", "list", "<", "Predicate", ">", "InsnPredicates", "=", "[", "NotMips32r6", ",", "NotMips64r6", ",", "HasEVA", "]", ";" ]

LLVM

X86

CPP

next_suggestion

CPU

616,425

[ "if", "(", "Offset", ")", "{" ]

[ "}", "MachineBasicBlock", "::", "iterator", "FirstCSPop", "=", "MBBI", ";", "if", "(", "RestoreMBB", ")", "{", "unsigned", "ReturnReg", "=", "STI", ".", "is64Bit", "(", ")", "?", "X86", "::", "RAX", ":", "X86", "::", "EAX", ";", "if", "(", "STI", ".", "is64Bit", "(", ")", ")", "{", "BuildMI", "(", "MBB", ",", "FirstCSPop", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "LEA64r", ")", ",", "ReturnReg", ")", ".", "addReg", "(", "X86", "::", "RIP", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addReg", "(", "<NUM_LIT>", ")", ".", "addMBB", "(", "RestoreMBB", ")", ".", "addReg", "(", "<NUM_LIT>", ")", ";", "}", "else", "{", "BuildMI", "(", "MBB", ",", "FirstCSPop", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "MOV32ri", ")", ")", ".", "addReg", "(", "ReturnReg", ")", ".", "addMBB", "(", "RestoreMBB", ")", ";", "}", "RestoreMBB", "->", "setHasAddressTaken", "(", ")", ";", "}", "if", "(", "MBBI", "!=", "MBB", ".", "end", "(", ")", ")", "DL", "=", "MBBI", "->", "getDebugLoc", "(", ")", ";", "if", "(", "NumBytes", "||", "MFI", "->", "hasVarSizedObjects", "(", ")", ")", "NumBytes", "+=", "mergeSPUpdates", "(", "MBB", ",", "MBBI", ",", "true", ")", ";", "if", "(", "(", "TRI", "->", "needsStackRealignment", "(", "MF", ")", "||", "MFI", "->", "hasVarSizedObjects", "(", ")", ")", "&&", "!", "IsFunclet", ")", "{", "if", "(", "TRI", "->", "needsStackRealignment", "(", "MF", ")", ")", "MBBI", "=", "FirstCSPop", ";", "unsigned", "SEHFrameOffset", "=", "calculateSetFPREG", "(", "SEHStackAllocAmt", ")", ";", "uint64_t", "LEAAmount", "=", "IsWin64Prologue", "?", "SEHStackAllocAmt", "-", "SEHFrameOffset", ":", "-", "CSSize", ";", "if", "(", "LEAAmount", "!=", "<NUM_LIT>", ")", "{", "unsigned", "Opc", "=", "getLEArOpcode", "(", "Uses64BitFramePtr", ")", ";", "addRegOffset", "(", "BuildMI", "(", "MBB", ",", "MBBI", ",", "DL", ",", "TII", ".", "get", "(", "Opc", ")", ",", "StackPtr", ")", ",", "FramePtr", ",", "false", ",", "LEAAmount", ")", ";", "--", "MBBI", ";", "}", "else", "{", "unsigned", "Opc", "=", "(", "Uses64BitFramePtr", "?", "X86", "::", "MOV64rr", ":", "X86", "::", "MOV32rr", ")", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "DL", ",", "TII", ".", "get", "(", "Opc", ")", ",", "StackPtr", ")", ".", "addReg", "(", "FramePtr", ")", ";", "--", "MBBI", ";", "}", "}", "else", "if", "(", "NumBytes", ")", "{", "emitSPUpdate", "(", "MBB", ",", "MBBI", ",", "NumBytes", ",", "true", ")", ";", "--", "MBBI", ";", "}", "if", "(", "NeedsWinCFI", ")", "BuildMI", "(", "MBB", ",", "MBBI", ",", "DL", ",", "TII", ".", "get", "(", "X86", "::", "SEH_Epilogue", ")", ")", ";", "int", "Offset", "=", "-", "<NUM_LIT>", "*", "X86FI", "->", "getTCReturnAddrDelta", "(", ")", ";", "assert", "(", "Offset", ">=", "<NUM_LIT>", "&&", "<STR_LIT>", "TCDelta should never be positive", "<STR_LIT>", ")", ";" ]

LLVM

Hexagon

TD

stmt_completion

DSP

616,426

[ "=", "Pd", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "Pd", ";", "bits", "<", "<NUM_LIT>", ">", "Rss", ";", "bits", "<", "<NUM_LIT>", ">", "Rtt", ";", "let", "IClass", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "minOp", "{", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "minOp", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}" ]

GCC

rs6000

CPP

stmt_completion

CPU

616,427

[ "MOD", ":" ]

[ "}", "case", "CONST_DOUBLE", ":", "if", "(", "mode", "==", "DImode", "&&", "(", "(", "outer_code", "==", "AND", "&&", "(", "CONST_OK_FOR_LETTER_P", "(", "INTVAL", "(", "x", ")", ",", "'", "K", "'", ")", "||", "CONST_OK_FOR_LETTER_P", "(", "INTVAL", "(", "x", ")", ",", "'", "L", "'", ")", "||", "mask_operand", "(", "x", ",", "DImode", ")", "||", "mask64_operand", "(", "x", ",", "DImode", ")", ")", ")", "||", "(", "(", "outer_code", "==", "IOR", "||", "outer_code", "==", "XOR", ")", "&&", "CONST_DOUBLE_HIGH", "(", "x", ")", "==", "<NUM_LIT>", "&&", "(", "CONST_DOUBLE_LOW", "(", "x", ")", "&", "~", "(", "unsigned", "HOST_WIDE_INT", ")", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ")", ")", ")", "{", "*", "total", "=", "<NUM_LIT>", ";", "return", "true", ";", "}", "else", "if", "(", "mode", "==", "DImode", "&&", "(", "outer_code", "==", "SET", "||", "outer_code", "==", "IOR", "||", "outer_code", "==", "XOR", ")", "&&", "CONST_DOUBLE_HIGH", "(", "x", ")", "==", "<NUM_LIT>", ")", "{", "*", "total", "=", "COSTS_N_INSNS", "(", "<NUM_LIT>", ")", ";", "return", "true", ";", "}", "case", "CONST", ":", "case", "HIGH", ":", "case", "SYMBOL_REF", ":", "case", "MEM", ":", "*", "total", "=", "optimize_size", "?", "COSTS_N_INSNS", "(", "<NUM_LIT>", ")", "+", "<NUM_LIT>", ":", "COSTS_N_INSNS", "(", "<NUM_LIT>", ")", ";", "return", "true", ";", "case", "LABEL_REF", ":", "*", "total", "=", "<NUM_LIT>", ";", "return", "true", ";", "case", "PLUS", ":", "if", "(", "mode", "==", "DFmode", ")", "{", "if", "(", "GET_CODE", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", "==", "MULT", ")", "{", "if", "(", "outer_code", "==", "NEG", ")", "*", "total", "=", "rs6000_cost", "->", "dmul", "-", "rs6000_cost", "->", "fp", ";", "else", "*", "total", "=", "rs6000_cost", "->", "dmul", ";", "}", "else", "*", "total", "=", "rs6000_cost", "->", "fp", ";", "}", "else", "if", "(", "mode", "==", "SFmode", ")", "{", "if", "(", "outer_code", "==", "NEG", "&&", "GET_CODE", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", "==", "MULT", ")", "*", "total", "=", "<NUM_LIT>", ";", "else", "*", "total", "=", "rs6000_cost", "->", "fp", ";", "}", "else", "*", "total", "=", "COSTS_N_INSNS", "(", "<NUM_LIT>", ")", ";", "return", "false", ";", "case", "MINUS", ":", "if", "(", "mode", "==", "DFmode", ")", "{", "if", "(", "GET_CODE", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", "==", "MULT", ")", "{", "if", "(", "outer_code", "==", "NEG", ")", "*", "total", "=", "<NUM_LIT>", ";", "else", "*", "total", "=", "rs6000_cost", "->", "dmul", ";", "}", "else", "*", "total", "=", "rs6000_cost", "->", "fp", ";", "}", "else", "if", "(", "mode", "==", "SFmode", ")", "{", "if", "(", "outer_code", "==", "NEG", "&&", "GET_CODE", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", "==", "MULT", ")", "*", "total", "=", "<NUM_LIT>", ";", "else", "*", "total", "=", "rs6000_cost", "->", "fp", ";", "}", "else", "*", "total", "=", "COSTS_N_INSNS", "(", "<NUM_LIT>", ")", ";", "return", "false", ";", "case", "MULT", ":", "if", "(", "GET_CODE", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", "==", "CONST_INT", "&&", "CONST_OK_FOR_LETTER_P", "(", "INTVAL", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", ",", "'", "I", "'", ")", ")", "{", "if", "(", "INTVAL", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", ">=", "-", "<NUM_LIT>", "&&", "INTVAL", "(", "XEXP", "(", "x", ",", "<NUM_LIT>", ")", ")", "<=", "<NUM_LIT>", ")", "*", "total", "=", "rs6000_cost", "->", "mulsi_const9", ";", "else", "*", "total", "=", "rs6000_cost", "->", "mulsi_const", ";", "}", "else", "if", "(", "(", "mode", "==", "DFmode", "||", "mode", "==", "SFmode", ")", "&&", "(", "outer_code", "==", "PLUS", "||", "outer_code", "==", "MINUS", ")", ")", "*", "total", "=", "<NUM_LIT>", ";", "else", "if", "(", "mode", "==", "DFmode", ")", "*", "total", "=", "rs6000_cost", "->", "dmul", ";", "else", "if", "(", "mode", "==", "SFmode", ")", "*", "total", "=", "rs6000_cost", "->", "fp", ";", "else", "if", "(", "mode", "==", "DImode", ")", "*", "total", "=", "rs6000_cost", "->", "muldi", ";", "else", "*", "total", "=", "rs6000_cost", "->", "mulsi", ";", "return", "false", ";", "case", "DIV", ":", "case" ]

LLVM

TPC

TD

stmt_completion

Virtual ISA

616,428

[ "income", ",", "Pred", ":", "$", "pred", ")", ";" ]

[ "class", "LoadInst_LD_TNSR_PD", "<", "bits", "<", "<NUM_LIT>", ">", "opc", ",", "RegisterClass", "Rdst", ",", "string", "asmstr", ",", "Operand", "Pred", ",", "bit", "UseHWR", ">", ":", "LoadInst_LD_TNSR_P", "<", "opc", ",", "Rdst", ",", "asmstr", ",", "Pred", ",", "UseHWR", ">", "{", "let", "InOperandList", "=", "(", "ins", "SRF", ":", "$", "coords1", ",", "SRF", ":", "$", "coords2", ",", "OffsSizeRegLd", ":", "$", "offsize", ",", "SwitchSet", ":", "$", "sw", ",", "Rdst", ":", "$" ]

LLVM

M680x0

CPP

stmt_completion

MPU

616,429

[ "MxOpcode", ";" ]

[ "SDValue", "Cond", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "Op1", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "Op2", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDLoc", "DL", "(", "Op", ")", ";", "SDValue", "CC", ";", "if", "(", "Cond", ".", "getOpcode", "(", ")", "==", "ISD", "::", "SETCC", ")", "{", "if", "(", "SDValue", "NewCond", "=", "LowerSETCC", "(", "Cond", ",", "DAG", ")", ")", "Cond", "=", "NewCond", ";", "}", "if", "(", "Cond", ".", "getOpcode", "(", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOpcode", "(", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "isNullConstant", "(", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "{", "SDValue", "Cmp", "=", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "unsigned", "CondCode", "=", "cast", "<", "ConstantSDNode", ">", "(", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", "->", "getZExtValue", "(", ")", ";", "if", "(", "(", "isAllOnesConstant", "(", "Op1", ")", "||", "isAllOnesConstant", "(", "Op2", ")", ")", "&&", "(", "CondCode", "==", "M680x0", "::", "COND_EQ", "||", "CondCode", "==", "M680x0", "::", "COND_NE", ")", ")", "{", "SDValue", "Y", "=", "isAllOnesConstant", "(", "Op2", ")", "?", "Op1", ":", "Op2", ";", "SDValue", "CmpOp0", "=", "Cmp", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "isNullConstant", "(", "Y", ")", "&&", "(", "isAllOnesConstant", "(", "Op1", ")", "==", "(", "CondCode", "==", "M680x0", "::", "COND_NE", ")", ")", ")", "{", "SDVTList", "VTs", "=", "DAG", ".", "getVTList", "(", "CmpOp0", ".", "getValueType", "(", ")", ",", "MVT", "::", "i32", ")", ";", "SDValue", "Neg", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "VTs", ",", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "DL", ",", "CmpOp0", ".", "getValueType", "(", ")", ")", ",", "CmpOp0", ")", ";", "SDValue", "Res", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "Op", ".", "getValueType", "(", ")", ",", "DAG", ".", "getConstant", "(", "M680x0", "::", "COND_CS", ",", "DL", ",", "MVT", "::", "i8", ")", ",", "SDValue", "(", "Neg", ".", "getNode", "(", ")", ",", "<NUM_LIT>", ")", ")", ";", "return", "Res", ";", "}", "Cmp", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "MVT", "::", "i8", ",", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "DL", ",", "CmpOp0", ".", "getValueType", "(", ")", ")", ",", "CmpOp0", ")", ";", "SDValue", "Res", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "Op", ".", "getValueType", "(", ")", ",", "DAG", ".", "getConstant", "(", "M680x0", "::", "COND_CS", ",", "DL", ",", "MVT", "::", "i8", ")", ",", "Cmp", ")", ";", "if", "(", "isAllOnesConstant", "(", "Op1", ")", "!=", "(", "CondCode", "==", "M680x0", "::", "COND_EQ", ")", ")", "Res", "=", "DAG", ".", "getNOT", "(", "DL", ",", "Res", ",", "Res", ".", "getValueType", "(", ")", ")", ";", "if", "(", "!", "isNullConstant", "(", "Op2", ")", ")", "Res", "=", "DAG", ".", "getNode", "(", "ISD", "::", "OR", ",", "DL", ",", "Res", ".", "getValueType", "(", ")", ",", "Res", ",", "Y", ")", ";", "return", "Res", ";", "}", "}", "if", "(", "Cond", ".", "getOpcode", "(", ")", "==", "ISD", "::", "AND", "&&", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOpcode", "(", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", "&&", "isOneConstant", "(", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "Cond", "=", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "unsigned", "CondOpcode", "=", "Cond", ".", "getOpcode", "(", ")", ";", "if", "(", "CondOpcode", "==", "<STR_LIT>", "::", "<STR_LIT>", "||", "CondOpcode", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "{", "CC", "=", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "Cmp", "=", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "unsigned", "Opc", "=", "Cmp", ".", "getOpcode", "(", ")", ";", "bool", "IllegalFPCMov", "=", "false", ";", "if", "(", "(", "isM680x0LogicalCmp", "(", "Cmp", ")", "&&", "!", "IllegalFPCMov", ")", "||", "Opc", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "{", "Cond", "=", "Cmp", ";", "addTest", "=", "false", ";", "}", "}", "else", "if", "(", "CondOpcode", "==", "ISD", "::", "USUBO", "||", "CondOpcode", "==", "ISD", "::", "SSUBO", "||", "CondOpcode", "==", "ISD", "::", "UADDO", "||", "CondOpcode", "==", "ISD", "::", "SADDO", "||", "CondOpcode", "==", "ISD", "::", "UMULO", "||", "CondOpcode", "==", "ISD", "::", "SMULO", ")", "{", "SDValue", "LHS", "=", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "RHS", "=", "Cond", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "unsigned" ]

LLVM

Mips

CPP

stmt_completion

CPU

616,430

[ "OW", "->", "Write32", "(", "<NUM_LIT>", ")", ";" ]

[ "for", "(", "uint64_t", "i", "=", "<NUM_LIT>", ";", "i", "!=", "NumNops", ";", "++", "i", ")" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

616,431

[ "const", "{" ]

[ "bool", "R600InstrInfo", "::", "usesAddressRegister", "(", "MachineInstr", "&", "MI", ")" ]

LLVM

Mips

TD

stmt_completion

CPU

616,432

[ ">", ";" ]

[ "class", "SPLATI_H_ENC", ":", "MSA_ELM_H_FMT", "<", "<NUM_LIT>", ",", "<NUM_LIT>" ]

GCC

mips

CPP

program_repair

CPU

616,433

[ "<FIXS>", "mips_emit_move", "(", "target", ",", "value_if_false", ")", ";", "<FIXE>" ]

[ "done_label", "=", "gen_label_rtx", "(", ")", ";", "<BUGS>", "emit_move_insn", "(", "target", ",", "value_if_false", ")", ";", "<BUGE>", "emit_jump_insn", "(", "gen_condjump", "(", "condition", ",", "true_label", ")", ")", ";" ]

LLVM

Mips

CPP

next_suggestion

CPU

616,434

[ "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "!=", "NumBytes", ";", "++", "i", ")", "{" ]

[ "Value", "=", "adjustFixupValue", "(", "(", "unsigned", ")", "Kind", ",", "Value", ")", ";", "if", "(", "!", "Value", ")", "return", ";", "unsigned", "Offset", "=", "Fixup", ".", "getOffset", "(", ")", ";", "unsigned", "NumBytes", "=", "(", "(", "getFixupKindInfo", "(", "Kind", ")", ".", "TargetSize", "-", "<NUM_LIT>", ")", "/", "<NUM_LIT>", ")", "+", "<NUM_LIT>", ";", "uint64_t", "Mask", "=", "(", "(", "uint64_t", ")", "<NUM_LIT>", "<<", "getFixupKindInfo", "(", "Kind", ")", ".", "TargetSize", ")", "-", "<NUM_LIT>", ";", "uint64_t", "CurVal", "=", "<NUM_LIT>", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "!=", "NumBytes", ";", "++", "i", ")", "CurVal", "|=", "(", "(", "uint8_t", ")", "Data", "[", "Offset", "+", "i", "]", ")", "<<", "(", "i", "*", "<NUM_LIT>", ")", ";", "CurVal", "=", "(", "CurVal", "&", "~", "Mask", ")", "|", "(", "(", "CurVal", "+", "Value", ")", "&", "Mask", ")", ";" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

616,435

[ ")", ")", "{" ]

[ "const", "auto", "&", "Tok", "=", "Parser", ".", "getTok", "(", ")", ";", "SMLoc", "StartLoc", "=", "Tok", ".", "getLoc", "(", ")", ";", "SMLoc", "EndLoc", "=", "Tok", ".", "getEndLoc", "(", ")", ";", "const", "MCRegisterInfo", "*", "TRI", "=", "getContext", "(", ")", ".", "getRegisterInfo", "(", ")", ";", "RegisterKind", "RegKind", ";", "unsigned", "Reg", ",", "RegNum", ",", "RegWidth", ";", "if", "(", "!", "ParseAMDGPURegister", "(", "RegKind", ",", "Reg", ",", "RegNum", ",", "RegWidth" ]

LLVM

R600

CPP

code_generation

GPU

616,436

[ "unsigned", "getNumFixupKinds", "(", ")", "const", "override", "{", "return", "<NUM_LIT>", ";", "}" ]

[ "Get", "the", "number", "of", "target", "specific", "fixup", "kinds", "." ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

616,437

[ "AMDGPU", "::", "OpName", "::", "vaddr", ")", ";" ]

[ "if", "(", "!", "MI", "->", "getOperand", "(", "i", ")", ".", "isReg", "(", ")", "||", "!", "TargetRegisterInfo", "::", "isVirtualRegister", "(", "MI", "->", "getOperand", "(", "i", ")", ".", "getReg", "(", ")", ")", ")", "continue", ";", "const", "TargetRegisterClass", "*", "OpRC", "=", "MRI", ".", "getRegClass", "(", "MI", "->", "getOperand", "(", "i", ")", ".", "getReg", "(", ")", ")", ";", "if", "(", "RI", ".", "hasVGPRs", "(", "OpRC", ")", ")", "{", "VRC", "=", "OpRC", ";", "}", "else", "{", "SRC", "=", "OpRC", ";", "}", "}", "if", "(", "VRC", "||", "!", "RI", ".", "isSGPRClass", "(", "getOpRegClass", "(", "*", "MI", ",", "<NUM_LIT>", ")", ")", ")", "{", "if", "(", "!", "VRC", ")", "{", "assert", "(", "SRC", ")", ";", "VRC", "=", "RI", ".", "getEquivalentVGPRClass", "(", "SRC", ")", ";", "}", "RC", "=", "VRC", ";", "}", "else", "{", "RC", "=", "SRC", ";", "}", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "e", "=", "MI", "->", "getNumOperands", "(", ")", ";", "i", "!=", "e", ";", "i", "+=", "<NUM_LIT>", ")", "{", "if", "(", "!", "MI", "->", "getOperand", "(", "i", ")", ".", "isReg", "(", ")", "||", "!", "TargetRegisterInfo", "::", "isVirtualRegister", "(", "MI", "->", "getOperand", "(", "i", ")", ".", "getReg", "(", ")", ")", ")", "continue", ";", "unsigned", "DstReg", "=", "MRI", ".", "createVirtualRegister", "(", "RC", ")", ";", "MachineBasicBlock", "*", "InsertBB", ";", "MachineBasicBlock", "::", "iterator", "Insert", ";", "if", "(", "MI", "->", "getOpcode", "(", ")", "==", "AMDGPU", "::", "REG_SEQUENCE", ")", "{", "InsertBB", "=", "MI", "->", "getParent", "(", ")", ";", "Insert", "=", "MI", ";", "}", "else", "{", "InsertBB", "=", "MI", "->", "getOperand", "(", "i", "+", "<NUM_LIT>", ")", ".", "getMBB", "(", ")", ";", "Insert", "=", "InsertBB", "->", "getFirstTerminator", "(", ")", ";", "}", "BuildMI", "(", "*", "InsertBB", ",", "Insert", ",", "MI", "->", "getDebugLoc", "(", ")", ",", "get", "(", "AMDGPU", "::", "COPY", ")", ",", "DstReg", ")", ".", "addOperand", "(", "MI", "->", "getOperand", "(", "i", ")", ")", ";", "MI", "->", "getOperand", "(", "i", ")", ".", "setReg", "(", "DstReg", ")", ";", "}", "}", "if", "(", "MI", "->", "getOpcode", "(", ")", "==", "AMDGPU", "::", "INSERT_SUBREG", ")", "{", "unsigned", "Dst", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "unsigned", "Src0", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "const", "TargetRegisterClass", "*", "DstRC", "=", "MRI", ".", "getRegClass", "(", "Dst", ")", ";", "const", "TargetRegisterClass", "*", "Src0RC", "=", "MRI", ".", "getRegClass", "(", "Src0", ")", ";", "if", "(", "DstRC", "!=", "Src0RC", ")", "{", "MachineBasicBlock", "&", "MBB", "=", "*", "MI", "->", "getParent", "(", ")", ";", "unsigned", "NewSrc0", "=", "MRI", ".", "createVirtualRegister", "(", "DstRC", ")", ";", "BuildMI", "(", "MBB", ",", "MI", ",", "MI", "->", "getDebugLoc", "(", ")", ",", "get", "(", "AMDGPU", "::", "COPY", ")", ",", "NewSrc0", ")", ".", "addReg", "(", "Src0", ")", ";", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "setReg", "(", "NewSrc0", ")", ";", "}", "return", ";", "}", "int", "SRsrcIdx", "=", "AMDGPU", "::", "getNamedOperandIdx", "(", "MI", "->", "getOpcode", "(", ")", ",", "AMDGPU", "::", "OpName", "::", "srsrc", ")", ";", "if", "(", "SRsrcIdx", "!=", "-", "<NUM_LIT>", ")", "{", "MachineOperand", "*", "SRsrc", "=", "&", "MI", "->", "getOperand", "(", "SRsrcIdx", ")", ";", "unsigned", "SRsrcRC", "=", "get", "(", "MI", "->", "getOpcode", "(", ")", ")", ".", "OpInfo", "[", "SRsrcIdx", "]", ".", "RegClass", ";", "if", "(", "RI", ".", "getCommonSubClass", "(", "MRI", ".", "getRegClass", "(", "SRsrc", "->", "getReg", "(", ")", ")", ",", "RI", ".", "getRegClass", "(", "SRsrcRC", ")", ")", ")", "{", "return", ";", "}", "MachineBasicBlock", "&", "MBB", "=", "*", "MI", "->", "getParent", "(", ")", ";", "unsigned", "SRsrcPtrLo", "=", "buildExtractSubReg", "(", "MI", ",", "MRI", ",", "*", "SRsrc", ",", "&", "AMDGPU", "::", "VReg_128RegClass", ",", "AMDGPU", "::", "sub0", ",", "&", "AMDGPU", "::", "VGPR_32RegClass", ")", ";", "unsigned", "SRsrcPtrHi", "=", "buildExtractSubReg", "(", "MI", ",", "MRI", ",", "*", "SRsrc", ",", "&", "AMDGPU", "::", "VReg_128RegClass", ",", "AMDGPU", "::", "sub1", ",", "&", "AMDGPU", "::", "VGPR_32RegClass", ")", ";", "unsigned", "Zero64", "=", "MRI", ".", "createVirtualRegister", "(", "&", "AMDGPU", "::", "SReg_64RegClass", ")", ";", "unsigned", "SRsrcFormatLo", "=", "MRI", ".", "createVirtualRegister", "(", "&", "AMDGPU", "::", "SGPR_32RegClass", ")", ";", "unsigned", "SRsrcFormatHi", "=", "MRI", ".", "createVirtualRegister", "(", "&", "AMDGPU", "::", "SGPR_32RegClass", ")", ";", "unsigned", "NewSRsrc", "=", "MRI", ".", "createVirtualRegister", "(", "&", "AMDGPU", "::", "SReg_128RegClass", ")", ";", "uint64_t", "RsrcDataFormat", "=", "getDefaultRsrcDataFormat", "(", ")", ";", "BuildMI", "(", "MBB", ",", "MI", ",", "MI", "->", "getDebugLoc", "(", ")", ",", "get", "(", "AMDGPU", "::", "S_MOV_B64", ")", ",", "Zero64", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "BuildMI", "(", "MBB", ",", "MI", ",", "MI", "->", "getDebugLoc", "(", ")", ",", "get", "(", "AMDGPU", "::", "S_MOV_B32", ")", ",", "SRsrcFormatLo", ")", ".", "addImm", "(", "RsrcDataFormat", "&", "<NUM_LIT>", ")", ";", "BuildMI", "(", "MBB", ",", "MI", ",", "MI", "->", "getDebugLoc", "(", ")", ",", "get", "(", "AMDGPU", "::", "S_MOV_B32", ")", ",", "SRsrcFormatHi", ")", ".", "addImm", "(", "RsrcDataFormat", ">>", "<NUM_LIT>", ")", ";", "BuildMI", "(", "MBB", ",", "MI", ",", "MI", "->", "getDebugLoc", "(", ")", ",", "get", "(", "AMDGPU", "::", "REG_SEQUENCE", ")", ",", "NewSRsrc", ")", ".", "addReg", "(", "Zero64", ")", ".", "addImm", "(", "AMDGPU", "::", "sub0_sub1", ")", ".", "addReg", "(", "SRsrcFormatLo", ")", ".", "addImm", "(", "AMDGPU", "::", "sub2", ")", ".", "addReg", "(", "SRsrcFormatHi", ")", ".", "addImm", "(", "AMDGPU", "::", "sub3", ")", ";", "MachineOperand", "*", "VAddr", "=", "getNamedOperand", "(", "*", "MI", "," ]

LLVM

Z80

CPP

stmt_completion

MPU

616,438

[ "TSInfo", ";" ]

[ "const", "Z80SelectionDAGInfo", "*", "getSelectionDAGInfo", "(", ")", "const", "override", "{", "return", "&" ]

GCC

rs6000

MD

stmt_completion

CPU

616,439

[ "<NUM_LIT>", ")", "-", "<NUM_LIT>" ]

[ "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "plus", ":", "GPR", "(", "match_dup", "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", ")", "]", "{", "HOST_WIDE_INT", "val", "=", "INTVAL", "(", "operands", "[", "<NUM_LIT>", "]", ")", "HOST_WIDE_INT", "low", "=", "(", "(", "val", "&", "<NUM_LIT>", ")", "^" ]

GCC

arm

CPP

stmt_completion

CPU

616,440

[ "_", "b", ",", "_", "_", "p", ")", ";" ]

[ "return", "_", "_", "builtin_mve_vhaddq_m_sv4si", "(", "_", "_", "inactive", ",", "_", "_", "a", ",", "_" ]

LLVM

ARM

CPP

stmt_completion

CPU

616,441

[ ")", ")", ";" ]

[ "Inst", ".", "addOperand", "(", "MCOperand", "::", "createReg", "(", "Memory", ".", "BaseRegNum" ]

LLVM

AArch64

CPP

next_suggestion

CPU

616,442

[ "}" ]

[ "if", "(", "Hash", "||", "Tok", ".", "is", "(", "AsmToken", "::", "Integer", ")", ")", "{", "if", "(", "Hash", ")", "Parser", ".", "Lex", "(", ")", ";", "const", "MCExpr", "*", "ImmVal", ";", "if", "(", "getParser", "(", ")", ".", "parseExpression", "(", "ImmVal", ")", ")", "return", "MatchOperand_ParseFail", ";", "const", "MCConstantExpr", "*", "MCE", "=", "dyn_cast", "<", "MCConstantExpr", ">", "(", "ImmVal", ")", ";", "if", "(", "!", "MCE", ")", "{", "TokError", "(", "<STR_LIT>", "immediate value expected for prefetch operand", "<STR_LIT>", ")", ";", "return", "MatchOperand_ParseFail", ";", "}", "unsigned", "prfop", "=", "MCE", "->", "getValue", "(", ")", ";", "if", "(", "prfop", ">", "MaxID", ")", "{", "TokError", "(", "<STR_LIT>", "prefetch operand out of range, [0,", "<STR_LIT>", "+", "Twine", "(", "MaxID", ")", "+", "<STR_LIT>", "] expected", "<STR_LIT>", ")", ";", "return", "MatchOperand_ParseFail", ";" ]

LLVM

Hexagon

TD

next_suggestion

DSP

616,443

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

[ "def", "C2_xor", ":", "HInst", "<", "(", "outs", "PredRegs", ":", "$", "Pd4", ")", ",", "(", "ins", "PredRegs", ":", "$", "Ps4", ",", "PredRegs", ":", "$", "Pt4", ")", ",", "<STR_LIT>", ",", "tc_640086b5", ",", "TypeCR", ">", ",", "Enc_284ebb", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

GCC

rs6000

MD

program_repair

CPU

616,444

[ "<FIXS>", "[", "(", "set", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "unspec", ":", "DF", "[", "(", "match_operand", ":", "V4SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "<FIXE>", "<FIXS>", "[", "(", "set", "(", "match_operand", ":", "V4SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "unspec", ":", "V4SF", "[", "(", "match_operand", ":", "SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "<FIXE>" ]

[ "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "(", "define_insn", "<STR_LIT>", "<BUGS>", "[", "(", "set", "(", "match_operand", ":", "DF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "unspec", ":", "DF", "[", "(", "match_operand", ":", "V4SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "<BUGE>", "UNSPEC_VSX_CVSPDPN", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "(", "define_insn", "<STR_LIT>", "<BUGS>", "[", "(", "set", "(", "match_operand", ":", "V4SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "unspec", ":", "V4SF", "[", "(", "match_operand", ":", "SF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "<BUGE>", "UNSPEC_VSX_CVDPSPN", ")", ")", "]", "<STR_LIT>", "<STR_LIT>" ]

LLVM

AArch64

TD

stmt_completion

CPU

616,445

[ "SImm4s16Operand", ";" ]

[ "def", "simm4s16", ":", "Operand", "<", "i64", ">", ",", "ImmLeaf", "<", "i64", ",", "[", "{", "return", "Imm", ">", "=", "-", "<NUM_LIT>", "&", "&", "Imm", "<", "=", "<NUM_LIT>", "&", "&", "(", "Imm", "%", "<NUM_LIT>", ")", "=", "=", "<NUM_LIT>", ";", "}", "]", ",", "SImmS16XForm", ">", "{", "let", "PrintMethod", "=", "<STR_LIT>", ";", "let", "ParserMatchClass", "=" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

616,446

[ "(", ")", ">", "<NUM_LIT>", ";" ]

[ "const", "LLT", "EltTy", "=", "Ty", ".", "getScalarType", "(", ")", ";", "return", "EltTy", ".", "getSizeInBits", "(", ")", "==", "<NUM_LIT>", "&&", "Ty", ".", "getNumElements" ]

LLVM

ARM

CPP

stmt_completion

CPU

616,447

[ ")", ")", "||", "isAddReduction", "(", "I", ")", ")", "&&", "!", "Visited", ".", "count", "(", "&", "I", ")", ")", "Changed", "|=", "tryInterleave", "(", "&", "I", ",", "Visited", ")", ";" ]

[ "bool", "Changed", "=", "false", ";", "SmallPtrSet", "<", "Instruction", "*", ",", "<NUM_LIT>", ">", "Visited", ";", "for", "(", "Instruction", "&", "I", ":", "reverse", "(", "instructions", "(", "F", ")", ")", ")", "{", "if", "(", "(", "(", "I", ".", "getType", "(", ")", "->", "isVectorTy", "(", ")", "&&", "(", "isa", "<", "TruncInst", ">", "(", "I", ")", "||", "isa", "<", "FPTruncInst", ">", "(", "I", ")" ]

LLVM

MCS51

CPP

stmt_completion

MPU

616,448

[ ")", "->", "get", "(", ")", ";" ]

[ "SDValue", "RHS", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "TrueV", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "FalseV", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "ISD", "::", "CondCode", "CC", "=", "cast", "<", "CondCodeSDNode", ">", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")" ]

GCC

i386

MD

stmt_completion

CPU

616,449

[ ")" ]

[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")" ]

LLVM

Mips

CPP

next_suggestion

CPU

616,450

[ "Inst", ".", "addOperand", "(", "MCOperand", "::", "createImm", "(", "Offset", ")", ")", ";" ]

[ "unsigned", "Hint", "=", "fieldFromInstruction", "(", "Insn", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "unsigned", "Base", "=", "fieldFromInstruction", "(", "Insn", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "Base", "=", "getReg", "(", "Decoder", ",", "Mips", "::", "GPR32RegClassID", ",", "Base", ")", ";", "Inst", ".", "addOperand", "(", "MCOperand", "::", "createReg", "(", "Base", ")", ")", ";" ]

LLVM

X86

CPP

stmt_completion

CPU

616,451

[ "(", ")", ";" ]

[ "bool", "isTargetWin64", "(", ")", "const", "{", "return", "In64BitMode", "&&", "TargetTriple", ".", "isOSWindows" ]

LLVM

X86

CPP

next_suggestion

CPU

616,452

[ "MBB", ".", "insert", "(", "I", ",", "New", ")", ";" ]

[ "if", "(", "New", ")", "{", "New", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "setIsDead", "(", ")", ";", "MBB", ".", "insert", "(", "I", ",", "New", ")", ";", "}", "}", "}", "else", "if", "(", "I", "->", "getOpcode", "(", ")", "==", "getCallFrameDestroyOpcode", "(", ")", ")", "{", "if", "(", "uint64_t", "CalleeAmt", "=", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getImm", "(", ")", ")", "{", "unsigned", "Opc", "=", "getSUBriOpcode", "(", "Is64Bit", ",", "CalleeAmt", ")", ";", "MachineInstr", "*", "Old", "=", "I", ";", "MachineInstr", "*", "New", "=", "BuildMI", "(", "MF", ",", "Old", "->", "getDebugLoc", "(", ")", ",", "TII", ".", "get", "(", "Opc", ")", ",", "StackPtr", ")", ".", "addReg", "(", "StackPtr", ")", ".", "addImm", "(", "CalleeAmt", ")", ";", "New", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "setIsDead", "(", ")", ";" ]

GCC

i386

CPP

stmt_completion

CPU

616,453

[ ",", "_", "_", "count", ")", ";" ]

[ "extern", "_", "_", "inline", "_", "_", "m64", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "m_psrlw", "(", "_", "_", "m64", "_", "_", "m", ",", "_", "_", "m64", "_", "_", "count", ")", "{", "return", "_", "mm_srl_pi16", "(", "_", "_", "m" ]

GCC

pa

CPP

next_suggestion

CPU

616,454

[ "}" ]

[ "if", "(", "TARGET_64BIT", ")", "return", "size", "<=", "<NUM_LIT>", ";", "else", "return", "size", "<=", "<NUM_LIT>", "||", "size", ">", "<NUM_LIT>", ";" ]

LLVM

X86

CPP

next_suggestion

CPU

616,455

[ "return", "Changed", ";" ]

[ "bool", "X86AsmBackend", "::", "padInstructionEncoding", "(", "MCRelaxableFragment", "&", "RF", ",", "MCCodeEmitter", "&", "Emitter", ",", "unsigned", "&", "RemainingSize", ")", "const", "{", "bool", "Changed", "=", "false", ";", "if", "(", "RemainingSize", "!=", "<NUM_LIT>", ")", "Changed", "|=", "padInstructionViaRelaxation", "(", "RF", ",", "Emitter", ",", "RemainingSize", ")", ";", "if", "(", "RemainingSize", "!=", "<NUM_LIT>", ")", "Changed", "|=", "padInstructionViaPrefix", "(", "RF", ",", "Emitter", ",", "RemainingSize", ")", ";" ]

GCC

sparc

CPP

program_repair

CPU

616,456

[ "<FIXS>", "emit_move_insn", "(", "pic_offset_table_rtx", ",", "got_register_rtx", ")", ";", "<FIXE>" ]

[ "start_sequence", "(", ")", ";", "load_got_register", "(", ")", ";", "if", "(", "!", "TARGET_VXWORKS_RTP", ")", "<BUGS>", "emit_move_insn", "(", "pic_offset_table_rtx", ",", "global_offset_table_rtx", ")", ";", "<BUGE>", "seq", "=", "get_insns", "(", ")", ";", "end_sequence", "(", ")", ";" ]

LLVM

ARM

CPP

next_suggestion

CPU

616,457

[ "MachineInstrBuilder", "(", "*", "MI", ".", "getParent", "(", ")", "->", "getParent", "(", ")", ",", "MI", ")", ".", "addImm", "(", "Pred", "[", "<NUM_LIT>", "]", ".", "getImm", "(", ")", ")", ".", "addReg", "(", "Pred", "[", "<NUM_LIT>", "]", ".", "getReg", "(", ")", ")", ";" ]

[ "bool", "ARMBaseInstrInfo", "::", "PredicateInstruction", "(", "MachineInstr", "&", "MI", ",", "ArrayRef", "<", "MachineOperand", ">", "Pred", ")", "const", "{", "unsigned", "Opc", "=", "MI", ".", "getOpcode", "(", ")", ";", "if", "(", "isUncondBranchOpcode", "(", "Opc", ")", ")", "{", "MI", ".", "setDesc", "(", "get", "(", "getMatchingCondBranchOpcode", "(", "Opc", ")", ")", ")", ";" ]

LLVM

ARM

TD

stmt_completion

CPU

616,458

[ "-", "<NUM_LIT>", "}", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "sat_imm", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rd", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "sh", "{", "<NUM_LIT>" ]

LLVM

Hexagon

TD

next_suggestion

DSP

616,459

[ "let", "Uses", "=", "[", "R29", "]", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isCall", "=", "<NUM_LIT>", ";", "let", "prefersSlot3", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";" ]

LLVM

X86

CPP

program_repair

CPU

616,460

[ "<FIXS>", "if", "(", "Ld", "->", "isSimple", "(", ")", "&&", "!", "VT", ".", "isVector", "(", ")", "&&", "ISD", "::", "isNormalLoad", "(", "Op0", ".", "getNode", "(", ")", ")", "&&", "Op0", ".", "hasOneUse", "(", ")", "&&", "!", "Subtarget", ".", "is64Bit", "(", ")", "&&", "InVT", "==", "MVT", "::", "i64", ")", "{", "<FIXE>", "<FIXS>", "VT", ",", "InVT", ",", "SDLoc", "(", "N", ")", ",", "Ld", "->", "getChain", "(", ")", ",", "Ld", "->", "getBasePtr", "(", ")", ",", "<FIXE>" ]

[ "if", "(", "Subtarget", ".", "hasDQI", "(", ")", "&&", "VT", "!=", "MVT", "::", "f80", ")", "return", "SDValue", "(", ")", ";", "<BUGS>", "if", "(", "Ld", "->", "isSimple", "(", ")", "&&", "!", "VT", ".", "isVector", "(", ")", "&&", "ISD", "::", "isNON_EXTLoad", "(", "Op0", ".", "getNode", "(", ")", ")", "&&", "Op0", ".", "hasOneUse", "(", ")", "&&", "!", "Subtarget", ".", "is64Bit", "(", ")", "&&", "LdVT", "==", "MVT", "::", "i64", ")", "{", "<BUGE>", "std", "::", "pair", "SDValue", ",", "SDValue", ">", "Tmp", "=", "Subtarget", ".", "getTargetLowering", "(", ")", "->", "BuildFILD", "(", "<BUGS>", "SDValue", "(", "N", ",", "<NUM_LIT>", ")", ",", "LdVT", ",", "Ld", "->", "getChain", "(", ")", ",", "Ld", "->", "getBasePtr", "(", ")", ",", "<BUGE>", "Ld", "->", "getPointerInfo", "(", ")", ",", "Ld", "->", "getAlignment", "(", ")", ",", "DAG", ")", ";", "DAG", ".", "ReplaceAllUsesOfValueWith", "(", "Op0", ".", "getValue", "(", "<NUM_LIT>", ")", ",", "Tmp", ".", "second", ")", ";", "return", "Tmp", ".", "first", ";" ]

GCC

rs6000

MD

stmt_completion

CPU

616,461

[ ")", "(", "DD", "<STR_LIT>", ")", "]", ")" ]

[ "(", "define_mode_attr", "f64_vsx", "[", "(", "DF", "<STR_LIT>" ]

LLVM

Hexagon

TD

next_suggestion

DSP

616,462

[ "}" ]

[ "def", "A2_notp", ":", "HInst", "<", "(", "outs", "DoubleRegs", ":", "$", "Rdd32", ")", ",", "(", "ins", "DoubleRegs", ":", "$", "Rss32", ")", ",", "<STR_LIT>", ",", "tc_0ae0825c", ",", "TypeS_2op", ">", ",", "Enc_b9c5fb", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

LLVM

PowerPC

CPP

stmt_completion

CPU

616,463

[ "i64", ")", "{" ]

[ "MachineInstr", "::", "mmo_iterator", "MMOEnd", "=", "MI", "->", "memoperands_end", "(", ")", ";", "MVT", "PVT", "=", "getPointerTy", "(", ")", ";", "assert", "(", "(", "PVT", "==", "MVT", "::", "i64", "||", "PVT", "==", "MVT", "::", "i32", ")", "&&", "<STR_LIT>", "Invalid Pointer Size!", "<STR_LIT>", ")", ";", "const", "TargetRegisterClass", "*", "RC", "=", "(", "PVT", "==", "MVT", "::", "i64", ")", "?", "&", "PPC", "::", "G8RCRegClass", ":", "&", "PPC", "::", "GPRCRegClass", ";", "unsigned", "Tmp", "=", "MRI", ".", "createVirtualRegister", "(", "RC", ")", ";", "unsigned", "FP", "=", "(", "PVT", "==", "MVT", "::", "i64", ")", "?", "PPC", "::", "X31", ":", "PPC", "::", "R31", ";", "unsigned", "SP", "=", "(", "PVT", "==", "MVT", "::", "i64", ")", "?", "PPC", "::", "X1", ":", "PPC", "::", "R1", ";", "unsigned", "BP", "=", "(", "PVT", "==", "MVT", "::", "i64", ")", "?", "PPC", "::", "X30", ":", "(", "Subtarget", ".", "isSVR4ABI", "(", ")", "&&", "MF", "->", "getTarget", "(", ")", ".", "getRelocationModel", "(", ")", "==", "Reloc", "::", "PIC_", "?", "PPC", "::", "R29", ":", "PPC", "::", "R30", ")", ";", "MachineInstrBuilder", "MIB", ";", "const", "int64_t", "LabelOffset", "=", "<NUM_LIT>", "*", "PVT", ".", "getStoreSize", "(", ")", ";", "const", "int64_t", "SPOffset", "=", "<NUM_LIT>", "*", "PVT", ".", "getStoreSize", "(", ")", ";", "const", "int64_t", "TOCOffset", "=", "<NUM_LIT>", "*", "PVT", ".", "getStoreSize", "(", ")", ";", "const", "int64_t", "BPOffset", "=", "<NUM_LIT>", "*", "PVT", ".", "getStoreSize", "(", ")", ";", "unsigned", "BufReg", "=", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "if", "(", "PVT", "==", "MVT", "::", "i64", ")", "{", "MIB", "=", "BuildMI", "(", "*", "MBB", ",", "MI", ",", "DL", ",", "TII", "->", "get", "(", "PPC", "::", "LD", ")", ",", "FP", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addReg", "(", "BufReg", ")", ";", "}", "else", "{", "MIB", "=", "BuildMI", "(", "*", "MBB", ",", "MI", ",", "DL", ",", "TII", "->", "get", "(", "PPC", "::", "LWZ", ")", ",", "FP", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addReg", "(", "BufReg", ")", ";", "}", "MIB", ".", "setMemRefs", "(", "MMOBegin", ",", "MMOEnd", ")", ";", "if", "(", "PVT", "==", "MVT", "::", "i64", ")", "{", "MIB", "=", "BuildMI", "(", "*", "MBB", ",", "MI", ",", "DL", ",", "TII", "->", "get", "(", "PPC", "::", "LD", ")", ",", "Tmp", ")", ".", "addImm", "(", "LabelOffset", ")", ".", "addReg", "(", "BufReg", ")", ";", "}", "else", "{", "MIB", "=", "BuildMI", "(", "*", "MBB", ",", "MI", ",", "DL", ",", "TII", "->", "get", "(", "PPC", "::", "LWZ", ")", ",", "Tmp", ")", ".", "addImm", "(", "LabelOffset", ")", ".", "addReg", "(", "BufReg", ")", ";", "}", "MIB", ".", "setMemRefs", "(", "MMOBegin", ",", "MMOEnd", ")", ";", "if", "(", "PVT", "==", "MVT", "::" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

616,464

[ "}" ]

[ "if", "(", "C", ".", "isDenormal", "(", ")", ")", "{", "EVT", "VT", "=", "N", "->", "getValueType", "(", "<NUM_LIT>", ")", ";", "EVT", "SVT", "=", "VT", ".", "getScalarType", "(", ")", ";", "if", "(", "SVT", "==", "MVT", "::", "f32", "&&", "!", "Subtarget", "->", "hasFP32Denormals", "(", ")", ")", "return", "DAG", ".", "getConstantFP", "(", "<NUM_LIT>", ",", "SDLoc", "(", "N", ")", ",", "VT", ")", ";", "if", "(", "SVT", "==", "MVT", "::", "f64", "&&", "!", "Subtarget", "->", "hasFP64Denormals", "(", ")", ")", "return", "DAG", ".", "getConstantFP", "(", "<NUM_LIT>", ",", "SDLoc", "(", "N", ")", ",", "VT", ")", ";", "if", "(", "SVT", "==", "MVT", "::", "f16", "&&", "!", "Subtarget", "->", "hasFP16Denormals", "(", ")", ")", "return", "DAG", ".", "getConstantFP", "(", "<NUM_LIT>", ",", "SDLoc", "(", "N", ")", ",", "VT", ")", ";", "}", "if", "(", "C", ".", "isNaN", "(", ")", ")", "{", "EVT", "VT", "=", "N", "->", "getValueType", "(", "<NUM_LIT>", ")", ";", "APFloat", "CanonicalQNaN", "=", "APFloat", "::", "getQNaN", "(", "C", ".", "getSemantics", "(", ")", ")", ";", "if", "(", "C", ".", "isSignaling", "(", ")", ")", "{", "return", "DAG", ".", "getConstantFP", "(", "CanonicalQNaN", ",", "SDLoc", "(", "N", ")", ",", "VT", ")", ";" ]

LLVM

PowerPC

TD

stmt_completion

CPU

616,465

[ ")", ";" ]

[ "def", "SHL32", ":", "SDNodeXForm", "<", "imm", ",", "[", "{", "return", "getI32Imm", "(", "<NUM_LIT>", "-", "N", "-", ">", "getZExtValue", "(", ")", ",", "SDLoc", "(", "N", ")", ")", ";", "}", "]", ">", ";", "def", "SRL32", ":", "SDNodeXForm", "<", "imm", ",", "[", "{", "return", "N", "-", ">", "getZExtValue", "(", ")", "?", "getI32Imm", "(", "<NUM_LIT>", "-", "N", "-", ">", "getZExtValue", "(", ")", ",", "SDLoc", "(", "N", ")", ")", ":", "getI32Imm", "(", "<NUM_LIT>", ",", "SDLoc", "(", "N", ")", ")", ";", "}", "]", ">", ";", "def", "LO16", ":", "SDNodeXForm", "<", "imm", ",", "[", "{", "return", "getI32Imm", "(", "(", "unsigned", "short", ")", "N", "-", ">", "getZExtValue", "(", ")", ",", "SDLoc", "(", "N", ")", ")", ";", "}", "]", ">", ";", "def", "HI16", ":", "SDNodeXForm", "<", "imm", ",", "[", "{", "return", "getI32Imm", "(", "(", "unsigned", ")", "N", "-", ">", "getZExtValue", "(", ")", ">", ">", "<NUM_LIT>", ",", "SDLoc", "(", "N", ")", ")", ";", "}", "]", ">", ";", "def", "HA16", ":", "SDNodeXForm", "<", "imm", ",", "[", "{", "long", "Val", "=", "N", "-", ">", "getZExtValue", "(", ")", ";", "return", "getI32Imm", "(", "(", "Val", "-", "(", "signed", "short", ")", "Val", ")", ">", ">", "<NUM_LIT>", ",", "SDLoc", "(", "N", ")", ")", ";", "}", "]", ">", ";", "def", "MB", ":", "SDNodeXForm", "<", "imm", ",", "[", "{", "unsigned", "mb", "=", "<NUM_LIT>", ",", "me", ";", "(", "void", ")", "isRunOfOnes", "(", "(", "unsigned", ")", "N", "-", ">", "getZExtValue", "(", ")", ",", "mb", ",", "me", ")", ";", "return", "getI32Imm", "(", "mb", ",", "SDLoc", "(", "N", ")", ")", ";", "}", "]", ">", ";", "def", "ME", ":", "SDNodeXForm", "<", "imm", ",", "[", "{", "unsigned", "mb", ",", "me", "=", "<NUM_LIT>", ";", "(", "void", ")", "isRunOfOnes", "(", "(", "unsigned", ")", "N", "-", ">", "getZExtValue", "(", ")", ",", "mb", ",", "me", ")", ";", "return", "getI32Imm", "(", "me", ",", "SDLoc", "(", "N", ")" ]

LLVM

AArch64

TD

stmt_completion

CPU

616,466

[ "Rd", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "Q", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "U", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "size", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "opcode", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rn", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=" ]

LLVM

AArch64

TD

stmt_completion

CPU

616,467

[ "=", "Rm", ";" ]

[ "class", "BaseFPCondSelect", "<", "RegisterClass", "regtype", ",", "ValueType", "vt", ",", "string", "asm", ">", ":", "I", "<", "(", "outs", "regtype", ":", "$", "Rd", ")", ",", "(", "ins", "regtype", ":", "$", "Rn", ",", "regtype", ":", "$", "Rm", ",", "ccode", ":", "$", "cond", ")", ",", "asm", ",", "<STR_LIT>", ",", "<STR_LIT>", ",", "[", "(", "set", "regtype", ":", "$", "Rd", ",", "(", "AArch64csel", "(", "vt", "regtype", ":", "$", "Rn", ")", ",", "regtype", ":", "$", "Rm", ",", "(", "i32", "imm", ":", "$", "cond", ")", ",", "NZCV", ")", ")", "]", ">", ",", "Sched", "<", "[", "WriteF", "]", ">", "{", "bits", "<", "<NUM_LIT>", ">", "Rd", ";", "bits", "<", "<NUM_LIT>", ">", "Rn", ";", "bits", "<", "<NUM_LIT>", ">", "Rm", ";", "bits", "<", "<NUM_LIT>", ">", "cond", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}" ]

GCC

c6x

MD

next_suggestion

VLIW

616,468

[ "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")" ]

[ "[", "(", "set", "(", "match_operand", ":", "VEC4M", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "logical", ":", "VEC4M", "(", "match_operand", ":", "VEC4M", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "VEC4M", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")" ]

LLVM

AMDGPU

TD

program_repair

GPU

616,469

[ "<FIXS>", "}", "<FIXE>" ]

[ "def", "SI_INDIRECT_DST_V8", ":", "SI_INDIRECT_DST", "VReg_256", ">", ";", "def", "SI_INDIRECT_DST_V16", ":", "SI_INDIRECT_DST", "VReg_512", ">", ";", "<BUGS>", "}", "<BUGE>", "multiclass", "SI_SPILL_SGPR", "RegisterClass", "sgpr_class", ">", "{", "let", "UseNamedOperandTable", "=", "<NUM_LIT>", ",", "Uses", "=", "[", "EXEC", "]", "in", "{" ]

LLVM

Hexagon

TD

next_suggestion

DSP

616,470

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rx32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Vs32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Rx32", ";" ]

GCC

or1k

CPP

stmt_completion

CPU

616,471

[ ")", "'", ",", "stream", ")", ";" ]

[ "fputs", "(", "reloc", ",", "stream", ")", ";", "fputc", "(", "'", "(", "'", ",", "stream", ")", ";", "}", "output_addr_const", "(", "stream", ",", "x", ")", ";", "if", "(", "add", ")", "{", "if", "(", "add", ">", "<NUM_LIT>", ")", "fputc", "(", "'", "+", "'", ",", "stream", ")", ";", "fprintf", "(", "stream", ",", "HOST_WIDE_INT_PRINT_DEC", ",", "add", ")", ";", "}", "if", "(", "*", "reloc", ")", "fputc", "(", "'" ]

LLVM

VE

TD

next_suggestion

CPU

616,472

[ "}" ]

[ "def", "MEMrri", ":", "Operand", "<", "iPTR", ">", "{", "let", "PrintMethod", "=", "<STR_LIT>", ";", "let", "MIOperandInfo", "=", "(", "ops", "ptr_rc", ",", "ptr_rc", ",", "i32imm", ")", ";", "let", "ParserMatchClass", "=", "VEMEMrriAsmOperand", ";" ]

LLVM

AArch64

CPP

stmt_completion

CPU

616,473

[ ",", "UaddLV", ")", ";" ]

[ "if", "(", "VT", "==", "MVT", "::", "i32", ")", "{", "VecVal", "=", "DAG", ".", "getNode", "(", "ISD", "::", "BITCAST", ",", "DL", ",", "MVT", "::", "f32", ",", "Val", ")", ";", "VecVal", "=", "DAG", ".", "getTargetInsertSubreg", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL", ",", "MVT", "::", "v8i8", ",", "ZeroVec", ",", "VecVal", ")", ";", "}", "else", "{", "VecVal", "=", "DAG", ".", "getNode", "(", "ISD", "::", "BITCAST", ",", "DL", ",", "MVT", "::", "v8i8", ",", "Val", ")", ";", "}", "SDValue", "CtPop", "=", "DAG", ".", "getNode", "(", "ISD", "::", "CTPOP", ",", "DL", ",", "MVT", "::", "v8i8", ",", "VecVal", ")", ";", "SDValue", "UaddLV", "=", "DAG", ".", "getNode", "(", "ISD", "::", "INTRINSIC_WO_CHAIN", ",", "DL", ",", "MVT", "::", "i32", ",", "DAG", ".", "getConstant", "(", "Intrinsic", "::", "aarch64_neon_uaddlv", ",", "MVT", "::", "i32", ")", ",", "CtPop", ")", ";", "if", "(", "VT", "==", "MVT", "::", "i64", ")", "UaddLV", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ZERO_EXTEND", ",", "DL", ",", "MVT", "::", "i64" ]

LLVM

TPC

TD

stmt_completion

Virtual ISA

616,474

[ "optype", ";" ]

[ "let", "Pattern", "=", "pattern", ";", "let", "Itinerary", "=", "IIC_VectorOp", ";", "let", "isNotUsedInDisasm", "=", "<NUM_LIT>", ";", "bits", "<", "<NUM_LIT>", ">", "dest", ";", "bits", "<", "<NUM_LIT>", ">", "src", ";", "bits", "<", "<NUM_LIT>", ">", "shift", ";", "bits", "<", "<NUM_LIT>", ">", "optype", ";", "bits", "<", "<NUM_LIT>", ">", "sw", ";", "bits", "<", "<NUM_LIT>", ">", "pred", ";", "let", "Dest", "=", "dest", ";", "let", "SrcA", "=", "src", ";", "let", "SrcB", "=", "{", "sw", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ",", "shift", "}", ";", "let", "Switches", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "sw", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "OperandType", "=" ]

LLVM

Mips

CPP

stmt_completion

CPU

616,475

[ ",", "DAG", ".", "getVTList", "(", "Ty", ")", ",", "GPRel", ")", ")", ";" ]

[ "return", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "DL", ",", "Ty", ",", "DAG", ".", "getRegister", "(", "Mips", "::", "GP", ",", "Ty", ")", ",", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "DL" ]

GCC

m68k

CPP

next_suggestion

MPU

616,476

[ "for", "(", "i", "=", "<NUM_LIT>", ";", "i", "<", "<NUM_LIT>", ";", "i", "++", ")", "if", "(", "current_frame", ".", "reg_rev_mask", "&", "(", "<NUM_LIT>", "<<", "i", ")", ")", "{" ]

[ "l", "=", "(", "char", "*", ")", "dwarf2out_cfi_label", "(", ")", ";", "cfa_offset", "+=", "<NUM_LIT>", ";", "dwarf2out_reg_save", "(", "l", ",", "FRAME_POINTER_REGNUM", ",", "-", "cfa_offset", ")", ";", "dwarf2out_def_cfa", "(", "l", ",", "FRAME_POINTER_REGNUM", ",", "cfa_offset", ")", ";", "cfa_offset", "+=", "current_frame", ".", "size", ";", "}", "}", "else", "if", "(", "fsize_with_regs", ")", "{", "if", "(", "fsize_with_regs", "<", "<NUM_LIT>", ")", "{", "if", "(", "fsize_with_regs", "<=", "<NUM_LIT>", ")", "{", "if", "(", "!", "TARGET_COLDFIRE", ")", "asm_fprintf", "(", "stream", ",", "<STR_LIT>", "\\tsubq", "<STR_LIT>", "ASM_DOT", "<STR_LIT>", "w %I%wd,%Rsp\\n", "<STR_LIT>", ",", "fsize_with_regs", ")", ";", "else", "asm_fprintf", "(", "stream", ",", "<STR_LIT>", "\\tsubq", "<STR_LIT>", "ASM_DOT", "<STR_LIT>", "l %I%wd,%Rsp\\n", "<STR_LIT>", ",", "fsize_with_regs", ")", ";", "}", "else", "if", "(", "fsize_with_regs", "<=", "<NUM_LIT>", "&&", "TARGET_CPU32", ")", "asm_fprintf", "(", "stream", ",", "<STR_LIT>", "\\tsubq", "<STR_LIT>", "ASM_DOT", "<STR_LIT>", "w %I8,%Rsp\\n", "<STR_LIT>", "<STR_LIT>", "\\tsubq", "<STR_LIT>", "ASM_DOT", "<STR_LIT>", "w %I%wd,%Rsp\\n", "<STR_LIT>", ",", "fsize_with_regs", "-", "<NUM_LIT>", ")", ";", "else", "if", "(", "TARGET_68040", ")", "asm_fprintf", "(", "stream", ",", "<STR_LIT>", "\\tadd", "<STR_LIT>", "ASM_DOT", "<STR_LIT>", "w %I%wd,%Rsp\\n", "<STR_LIT>", ",", "-", "fsize_with_regs", ")", ";", "else", "asm_fprintf", "(", "stream", ",", "MOTOROLA", "?", "<STR_LIT>", "\\tlea (%wd,%Rsp),%Rsp\\n", "<STR_LIT>", ":", "<STR_LIT>", "\\tlea %Rsp@(%wd),%Rsp\\n", "<STR_LIT>", ",", "-", "fsize_with_regs", ")", ";", "}", "else", "asm_fprintf", "(", "stream", ",", "<STR_LIT>", "\\tadd", "<STR_LIT>", "ASM_DOT", "<STR_LIT>", "l %I%wd,%Rsp\\n", "<STR_LIT>", ",", "-", "fsize_with_regs", ")", ";", "if", "(", "dwarf2out_do_frame", "(", ")", ")", "{", "cfa_offset", "+=", "current_frame", ".", "size", "+", "<NUM_LIT>", ";", "dwarf2out_def_cfa", "(", "<STR_LIT>", "<STR_LIT>", ",", "STACK_POINTER_REGNUM", ",", "cfa_offset", ")", ";", "}", "}", "if", "(", "current_frame", ".", "fpu_mask", ")", "{", "asm_fprintf", "(", "stream", ",", "MOTOROLA", "?", "<STR_LIT>", "\\tfmovm %I0x%x,-(%Rsp)\\n", "<STR_LIT>", ":", "<STR_LIT>", "\\tfmovem %I0x%x,%Rsp@-\\n", "<STR_LIT>", ",", "current_frame", ".", "fpu_mask", ")", ";", "if", "(", "dwarf2out_do_frame", "(", ")", ")", "{", "char", "*", "l", "=", "(", "char", "*", ")", "dwarf2out_cfi_label", "(", ")", ";", "int", "n_regs", ",", "regno", ";", "cfa_offset", "+=", "current_frame", ".", "fpu_no", "*", "<NUM_LIT>", ";", "if", "(", "!", "frame_pointer_needed", ")", "dwarf2out_def_cfa", "(", "l", ",", "STACK_POINTER_REGNUM", ",", "cfa_offset", ")", ";", "for", "(", "regno", "=", "<NUM_LIT>", ",", "n_regs", "=", "<NUM_LIT>", ";", "regno", "<", "<NUM_LIT>", ";", "regno", "++", ")", "if", "(", "current_frame", ".", "fpu_mask", "&", "(", "<NUM_LIT>", "<<", "(", "regno", "-", "<NUM_LIT>", ")", ")", ")", "dwarf2out_reg_save", "(", "l", ",", "regno", ",", "-", "cfa_offset", "+", "n_regs", "++", "*", "<NUM_LIT>", ")", ";", "}", "}", "if", "(", "current_function_limit_stack", ")", "{", "if", "(", "REG_P", "(", "stack_limit_rtx", ")", ")", "asm_fprintf", "(", "stream", ",", "<STR_LIT>", "\\tcmp", "<STR_LIT>", "ASM_DOT", "<STR_LIT>", "l %s,%Rsp\\n\\ttrapcs\\n", "<STR_LIT>", ",", "M68K_REGNAME", "(", "REGNO", "(", "stack_limit_rtx", ")", ")", ")", ";", "else", "if", "(", "GET_CODE", "(", "stack_limit_rtx", ")", "!=", "SYMBOL_REF", ")", "warning", "(", "<NUM_LIT>", ",", "<STR_LIT>", "stack limit expression is not supported", "<STR_LIT>", ")", ";", "}", "if", "(", "current_frame", ".", "reg_no", "<=", "<NUM_LIT>", ")", "{", "int", "i", ";" ]

LLVM

X86

CPP

next_suggestion

CPU

616,477

[ "BlockStates", ".", "resize", "(", "MF", ".", "getNumBlockIDs", "(", ")", ")", ";" ]

[ "const", "X86Subtarget", "&", "ST", "=", "MF", ".", "getSubtarget", "<", "X86Subtarget", ">", "(", ")", ";", "if", "(", "!", "ST", ".", "hasAVX", "(", ")", "||", "ST", ".", "hasAVX512", "(", ")", "||", "ST", ".", "hasFastPartialYMMWrite", "(", ")", ")", "return", "false", ";", "TII", "=", "ST", ".", "getInstrInfo", "(", ")", ";", "MachineRegisterInfo", "&", "MRI", "=", "MF", ".", "getRegInfo", "(", ")", ";", "EverMadeChange", "=", "false", ";", "IsX86INTR", "=", "MF", ".", "getFunction", "(", ")", "->", "getCallingConv", "(", ")", "==", "CallingConv", "::", "X86_INTR", ";", "bool", "FnHasLiveInYmm", "=", "checkFnHasLiveInYmm", "(", "MRI", ")", ";", "bool", "YMMUsed", "=", "FnHasLiveInYmm", ";", "if", "(", "!", "YMMUsed", ")", "{", "const", "TargetRegisterClass", "*", "RC", "=", "&", "X86", "::", "VR256RegClass", ";", "for", "(", "TargetRegisterClass", "::", "iterator", "i", "=", "RC", "->", "begin", "(", ")", ",", "e", "=", "RC", "->", "end", "(", ")", ";", "i", "!=", "e", ";", "i", "++", ")", "{", "if", "(", "!", "MRI", ".", "reg_nodbg_empty", "(", "*", "i", ")", ")", "{", "YMMUsed", "=", "true", ";", "break", ";", "}", "}", "}", "if", "(", "!", "YMMUsed", ")", "{", "return", "false", ";", "}", "assert", "(", "BlockStates", ".", "empty", "(", ")", "&&", "DirtySuccessors", ".", "empty", "(", ")", "&&", "<STR_LIT>", "X86VZeroUpper state should be clear", "<STR_LIT>", ")", ";" ]

LLVM

ARM

CPP

next_suggestion

CPU

616,478

[ "}" ]

[ "return", ";", "}", "O", "<<", "<STR_LIT>", "[", "<STR_LIT>", "<<", "getRegisterName", "(", "MO1", ".", "getReg", "(", ")", ")", ";", "if", "(", "MO3", ".", "getReg", "(", ")", ")", "O", "<<", "<STR_LIT>", ", ", "<STR_LIT>", "<<", "getRegisterName", "(", "MO3", ".", "getReg", "(", ")", ")", ";", "else", "if", "(", "unsigned", "ImmOffs", "=", "MO2", ".", "getImm", "(", ")", ")", "O", "<<", "<STR_LIT>", ", #+", "<STR_LIT>", "<<", "ImmOffs", "*", "Scale", ";", "O", "<<", "<STR_LIT>", "]", "<STR_LIT>", ";" ]

LLVM

J2

CPP

stmt_completion

MPU

616,479

[ ")", ";" ]

[ "return", "false", ";", "}", "bool", "ParseInstruction", "(", "ParseInstructionInfo", "&", "Info", ",", "StringRef", "Name", ",", "SMLoc", "NameLoc", ",", "OperandVector", "&", "Operands", ")", "override", "{", "return", "true", ";", "}", "bool", "ParseDirective", "(", "AsmToken", "DirectiveID", ")", "override", "{", "return", "true", ";", "}", "bool", "MatchAndEmitInstruction", "(", "SMLoc", "IDLoc", ",", "unsigned", "&", "Opcode", ",", "OperandVector", "&", "Operands", ",", "MCStreamer", "&", "Out", ",", "uint64_t", "&", "ErrorInfo", ",", "bool", "MatchingInlineAsm", ")", "override", "{", "MCInst", "Inst", ";", "SMLoc", "ErrorLoc", ";", "switch", "(", "MatchInstructionImpl", "(", "Operands", ",", "Inst", ",", "ErrorInfo", ",", "MatchingInlineAsm", ")", ")", "{", "case", "Match_Success", ":", "Inst", ".", "setLoc", "(", "IDLoc" ]

LLVM

X86

CPP

stmt_completion

CPU

616,480

[ ":" ]

[ "case", "ISD", "::", "FSUB", ":", "return", "PerformFSUBCombine", "(", "N", ",", "DAG", ",", "Subtarget", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "PerformFORCombine", "(", "N", ",", "DAG", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "PerformFMinFMaxCombine", "(", "N", ",", "DAG", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "PerformFANDCombine", "(", "N", ",", "DAG", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "PerformFANDNCombine", "(", "N", ",", "DAG", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "PerformBTCombine", "(", "N", ",", "DAG", ",", "DCI", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "PerformVZEXT_MOVLCombine", "(", "N", ",", "DAG", ")", ";", "case", "ISD", "::", "ANY_EXTEND", ":", "case", "ISD", "::", "ZERO_EXTEND", ":", "return", "PerformZExtCombine", "(", "N", ",", "DAG", ",", "DCI", ",", "Subtarget", ")", ";", "case", "ISD", "::", "SIGN_EXTEND", ":", "return", "PerformSExtCombine", "(", "N", ",", "DAG", ",", "DCI", ",", "Subtarget", ")", ";", "case", "ISD", "::", "SIGN_EXTEND_INREG", ":", "return", "PerformSIGN_EXTEND_INREGCombine", "(", "N", ",", "DAG", ",", "Subtarget", ")", ";", "case", "ISD", "::", "TRUNCATE", ":", "return", "PerformTruncateCombine", "(", "N", ",", "DAG", ",", "DCI", ",", "Subtarget", ")", ";", "case", "ISD", "::", "SETCC", ":", "return", "PerformISDSETCCCombine", "(", "N", ",", "DAG", ",", "Subtarget", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "PerformSETCCCombine", "(", "N", ",", "DAG", ",", "DCI", ",", "Subtarget", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "PerformBrCondCombine", "(", "N", ",", "DAG", ",", "DCI", ",", "Subtarget", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "performVZEXTCombine", "(", "N", ",", "DAG", ",", "DCI", ",", "Subtarget", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "ISD", "::", "VECTOR_SHUFFLE", ":", "return", "PerformShuffleCombine", "(", "N", ",", "DAG", ",", "DCI", ",", "Subtarget", ")", ";", "case", "ISD", "::", "FMA", ":", "return", "PerformFMACombine", "(", "N", ",", "DAG", ",", "Subtarget", ")", ";", "case", "ISD", "::", "INTRINSIC_WO_CHAIN" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

616,481

[ "case", "CmpInst", "::", "FCMP_UNO", ":" ]

[ "Info", ".", "False", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "if", "(", "!", "(", "Info", ".", "LHS", "==", "Info", ".", "True", "&&", "Info", ".", "RHS", "==", "Info", ".", "False", ")", "&&", "!", "(", "Info", ".", "LHS", "==", "Info", ".", "False", "&&", "Info", ".", "RHS", "==", "Info", ".", "True", ")", ")", "return", "false", ";", "switch", "(", "Info", ".", "Pred", ")", "{", "case", "CmpInst", "::", "FCMP_FALSE", ":", "case", "CmpInst", "::", "FCMP_OEQ", ":", "case", "CmpInst", "::", "FCMP_ONE", ":", "case", "CmpInst", "::", "FCMP_ORD", ":" ]

GCC

arm

MD

stmt_completion

CPU

616,482

[ "<STR_LIT>", "<STR_LIT>", ")" ]

[ "(", "and", "(", "eq_attr" ]

GCC

ia64

MD

next_suggestion

CPU

616,483

[ "ia64_expand_widen_sum", "(", "operands", ",", "true", ")" ]

[ "(", "define_expand", "<STR_LIT>", "[", "(", "match_operand", ":", "V2SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "V4HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "V2SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "<STR_LIT>", "{" ]

GCC

arm

CPP

next_suggestion

CPU

616,484

[ "if", "(", "flag_stack_usage_info", ")", "current_function_static_stack_size", "=", "offsets", "->", "outgoing_args", "-", "offsets", "->", "saved_args", ";" ]

[ "emit_move_insn", "(", "work_reg", ",", "arm_hfp_rtx", ")", ";", "x", "=", "plus_constant", "(", "Pmode", ",", "stack_pointer_rtx", ",", "offset", ")", ";", "x", "=", "gen_frame_mem", "(", "SImode", ",", "x", ")", ";", "emit_move_insn", "(", "x", ",", "work_reg", ")", ";", "x", "=", "gen_rtx_REG", "(", "SImode", ",", "PC_REGNUM", ")", ";", "emit_move_insn", "(", "work_reg", ",", "x", ")", ";", "x", "=", "plus_constant", "(", "Pmode", ",", "stack_pointer_rtx", ",", "offset", "+", "<NUM_LIT>", ")", ";", "x", "=", "gen_frame_mem", "(", "SImode", ",", "x", ")", ";", "emit_move_insn", "(", "x", ",", "work_reg", ")", ";", "}", "x", "=", "gen_rtx_REG", "(", "SImode", ",", "LR_REGNUM", ")", ";", "emit_move_insn", "(", "work_reg", ",", "x", ")", ";", "x", "=", "plus_constant", "(", "Pmode", ",", "stack_pointer_rtx", ",", "offset", "+", "<NUM_LIT>", ")", ";", "x", "=", "gen_frame_mem", "(", "SImode", ",", "x", ")", ";", "emit_move_insn", "(", "x", ",", "work_reg", ")", ";", "x", "=", "GEN_INT", "(", "offset", "+", "<NUM_LIT>", ")", ";", "emit_insn", "(", "gen_addsi3", "(", "work_reg", ",", "stack_pointer_rtx", ",", "x", ")", ")", ";", "emit_move_insn", "(", "arm_hfp_rtx", ",", "work_reg", ")", ";", "}", "else", "if", "(", "(", "l_mask", "&", "<NUM_LIT>", ")", "!=", "<NUM_LIT>", "||", "(", "high_regs_pushed", "==", "<NUM_LIT>", "&&", "l_mask", ")", ")", "{", "unsigned", "long", "mask", "=", "l_mask", ";", "mask", "|=", "(", "<NUM_LIT>", "<<", "thumb1_extra_regs_pushed", "(", "offsets", ",", "true", ")", ")", "-", "<NUM_LIT>", ";", "insn", "=", "thumb1_emit_multi_reg_push", "(", "mask", ",", "mask", ")", ";", "RTX_FRAME_RELATED_P", "(", "insn", ")", "=", "<NUM_LIT>", ";", "}", "if", "(", "high_regs_pushed", ")", "{", "unsigned", "pushable_regs", ";", "unsigned", "next_hi_reg", ";", "unsigned", "arg_regs_num", "=", "TARGET_AAPCS_BASED", "?", "crtl", "->", "args", ".", "info", ".", "aapcs_ncrn", ":", "crtl", "->", "args", ".", "info", ".", "nregs", ";", "unsigned", "arg_regs_mask", "=", "(", "<NUM_LIT>", "<<", "arg_regs_num", ")", "-", "<NUM_LIT>", ";", "for", "(", "next_hi_reg", "=", "<NUM_LIT>", ";", "next_hi_reg", ">", "LAST_LO_REGNUM", ";", "next_hi_reg", "--", ")", "if", "(", "live_regs_mask", "&", "(", "<NUM_LIT>", "<<", "next_hi_reg", ")", ")", "break", ";", "pushable_regs", "=", "l_mask", "&", "(", "~", "arg_regs_mask", ")", "&", "<NUM_LIT>", ";", "if", "(", "pushable_regs", "==", "<NUM_LIT>", ")", "pushable_regs", "=", "<NUM_LIT>", "<<", "thumb_find_work_register", "(", "live_regs_mask", ")", ";", "while", "(", "high_regs_pushed", ">", "<NUM_LIT>", ")", "{", "unsigned", "long", "real_regs_mask", "=", "<NUM_LIT>", ";", "for", "(", "regno", "=", "LAST_LO_REGNUM", ";", "regno", ">=", "<NUM_LIT>", ";", "regno", "--", ")", "{", "if", "(", "pushable_regs", "&", "(", "<NUM_LIT>", "<<", "regno", ")", ")", "{", "emit_move_insn", "(", "gen_rtx_REG", "(", "SImode", ",", "regno", ")", ",", "gen_rtx_REG", "(", "SImode", ",", "next_hi_reg", ")", ")", ";", "high_regs_pushed", "--", ";", "real_regs_mask", "|=", "(", "<NUM_LIT>", "<<", "next_hi_reg", ")", ";", "if", "(", "high_regs_pushed", ")", "{", "for", "(", "next_hi_reg", "--", ";", "next_hi_reg", ">", "LAST_LO_REGNUM", ";", "next_hi_reg", "--", ")", "if", "(", "live_regs_mask", "&", "(", "<NUM_LIT>", "<<", "next_hi_reg", ")", ")", "break", ";", "}", "else", "{", "pushable_regs", "&=", "~", "(", "(", "<NUM_LIT>", "<<", "regno", ")", "-", "<NUM_LIT>", ")", ";", "break", ";", "}", "}", "}", "if", "(", "l_mask", "==", "(", "<NUM_LIT>", "<<", "LR_REGNUM", ")", ")", "{", "pushable_regs", "|=", "l_mask", ";", "real_regs_mask", "|=", "l_mask", ";", "l_mask", "=", "<NUM_LIT>", ";", "}", "insn", "=", "thumb1_emit_multi_reg_push", "(", "pushable_regs", ",", "real_regs_mask", ")", ";", "RTX_FRAME_RELATED_P", "(", "insn", ")", "=", "<NUM_LIT>", ";", "}", "}", "if", "(", "flag_pic", "&&", "arm_pic_register", "!=", "INVALID_REGNUM", ")", "arm_load_pic_register", "(", "live_regs_mask", ")", ";", "if", "(", "!", "frame_pointer_needed", "&&", "CALLER_INTERWORKING_SLOT_SIZE", ">", "<NUM_LIT>", ")", "emit_move_insn", "(", "gen_rtx_REG", "(", "Pmode", ",", "ARM_HARD_FRAME_POINTER_REGNUM", ")", ",", "stack_pointer_rtx", ")", ";" ]

GCC

arm

CPP

stmt_completion

CPU

616,485

[ "a", ")", "{" ]

[ "vqneg_s32", "(", "int32x2_t", "_", "_" ]

LLVM

SystemZ

CPP

next_suggestion

CPU

616,486

[ "return", "Or", ".", "getNode", "(", ")", ";" ]

[ "Upper", "=", "SDValue", "(", "Select", "(", "Upper", ".", "getNode", "(", ")", ")", ",", "<NUM_LIT>", ")", ";", "SDValue", "Lower", "=", "CurDAG", "->", "getConstant", "(", "LowerVal", ",", "VT", ")", ";", "SDValue", "Or", "=", "CurDAG", "->", "getNode", "(", "Opcode", ",", "DL", ",", "VT", ",", "Upper", ",", "Lower", ")", ";" ]

LLVM

Hexagon

CPP

next_suggestion

DSP

616,487

[ "MO", ".", "setReg", "(", "NewR", ")", ";" ]

[ "MO", ".", "setImm", "(", "Val", ")", ";", "return", ";", "}", "assert", "(", "MO", ".", "isReg", "(", ")", ")", ";", "Register", "R", "=", "MO", ".", "getReg", "(", ")", ";", "MachineInstr", "*", "DI", "=", "MRI", "->", "getVRegDef", "(", "R", ")", ";", "const", "TargetRegisterClass", "*", "RC", "=", "MRI", "->", "getRegClass", "(", "R", ")", ";", "Register", "NewR", "=", "MRI", "->", "createVirtualRegister", "(", "RC", ")", ";", "MachineBasicBlock", "&", "B", "=", "*", "DI", "->", "getParent", "(", ")", ";", "DebugLoc", "DL", "=", "DI", "->", "getDebugLoc", "(", ")", ";", "BuildMI", "(", "B", ",", "DI", ",", "DL", ",", "TII", "->", "get", "(", "DI", "->", "getOpcode", "(", ")", ")", ",", "NewR", ")", ".", "addImm", "(", "Val", ")", ";" ]

LLVM

Mips

TD

stmt_completion

CPU

616,488

[ ">", ";" ]

[ "class", "PICK_PH_MM_ENC", ":", "POOL32A_3RB0_FMT", "<", "<STR_LIT>", ",", "<NUM_LIT>" ]

GCC

i386

CPP

next_suggestion

CPU

616,489

[ "}" ]

[ "REG_POINTER", "(", "reg", ")", "=", "<NUM_LIT>", ";", "return", "reg", ";", "}", "else", "{", "gcc_assert", "(", "GET_MODE", "(", "addr", ")", "==", "DImode", "&&", "Pmode", "==", "SImode", ")", ";", "reg", "=", "copy_to_mode_reg", "(", "DImode", ",", "addr", ")", ";", "REG_POINTER", "(", "reg", ")", "=", "<NUM_LIT>", ";", "return", "gen_rtx_SUBREG", "(", "SImode", ",", "reg", ",", "<NUM_LIT>", ")", ";", "}" ]

GCC

rs6000

CPP

stmt_completion

CPU

616,490

[ "src_exp", ")", ";" ]

[ "df_ref", "use", "=", "DF_INSN_INFO_USES", "(", "insn_info", ")", ";", "struct", "df_link", "*", "def_link", "=", "DF_REF_CHAIN", "(", "use", ")", ";", "gcc_assert", "(", "def_link", "&&", "!", "def_link", "->", "next", ")", ";", "gcc_assert", "(", "def_link", "&&", "def_link", "->", "ref", "&&", "!", "DF_REF_IS_ARTIFICIAL", "(", "def_link", "->", "ref", ")", "&&", "!", "def_link", "->", "next", ")", ";", "rtx_insn", "*", "def_insn", "=", "DF_REF_INSN", "(", "def_link", "->", "ref", ")", ";", "unsigned", "uid2", "=", "INSN_UID", "(", "def_insn", ")", ";", "gcc_assert", "(", "insn_entry", "[", "uid2", "]", ".", "is_load", "&&", "insn_entry", "[", "uid2", "]", ".", "is_swap", ")", ";", "rtx", "body", "=", "PATTERN", "(", "def_insn", ")", ";", "gcc_assert", "(", "(", "GET_CODE", "(", "body", ")", "==", "SET", ")", "&&", "(", "GET_CODE", "(", "SET_SRC", "(", "body", ")", ")", "==", "VEC_SELECT", "||", "pattern_is_rotate64", "(", "body", ")", ")", "&&", "MEM_P", "(", "XEXP", "(", "SET_SRC", "(", "body", ")", ",", "<NUM_LIT>", ")", ")", ")", ";", "rtx", "src_exp", "=", "XEXP", "(", "SET_SRC", "(", "body", ")", ",", "<NUM_LIT>", ")", ";", "enum", "machine_mode", "mode", "=", "GET_MODE", "(", "src_exp", ")", ";", "rtx", "lvx", "=", "rs6000_gen_lvx", "(", "mode", ",", "SET_DEST", "(", "body", ")", "," ]

GCC

s390

MD

stmt_completion

MPU

616,491

[ "<STR_LIT>", "<STR_LIT>", ")", ")" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "reg", "<NUM_LIT>", ")", "(", "compare", "(", "and", ":", "DI", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "DI", "<NUM_LIT>" ]

GCC

aarch64

CPP

code_generation

CPU

616,492

[ "static", "bool", "check_required_extensions", "(", "location_t", "location", ",", "tree", "fndecl", ",", "uint64_t", "required_extensions", ")", "{", "uint64_t", "missing_extensions", "=", "required_extensions", "&", "~", "aarch64_isa_flags", ";", "if", "(", "missing_extensions", "==", "<NUM_LIT>", ")", "return", "check_required_registers", "(", "location", ",", "fndecl", ")", ";", "static", "const", "struct", "{", "uint64_t", "flag", ";", "const", "char", "*", "name", ";", "}", "extensions", "[", "]", "=", "{", "SYNTHETIC", ",", "FEATURE_STRING", ")", "\\", "{", "FLAG_CANONICAL", ",", "EXT_NAME", "}", ",", "}", ";", "for", "(", "unsigned", "int", "i", "=", "<NUM_LIT>", ";", "i", "<", "ARRAY_SIZE", "(", "extensions", ")", ";", "++", "i", ")", "if", "(", "missing_extensions", "&", "extensions", "[", "i", "]", ".", "flag", ")", "{", "report_missing_extension", "(", "location", ",", "fndecl", ",", "extensions", "[", "i", "]", ".", "name", ")", ";", "return", "false", ";", "}", "gcc_unreachable", "(", ")", ";", "}" ]

[ "Check", "whether", "all", "the", "RVV_REQUIRE_", "*", "values", "in", "REQUIRED_EXTENSIONS", "are", "enabled", "." ]

GCC

arm

CPP

stmt_completion

CPU

616,493

[ "b", ")", "{" ]

[ "vaddq_s32", "(", "int32x4_t", "_", "_", "a", ",", "int32x4_t", "_", "_" ]

LLVM

Hexagon

TD

next_suggestion

DSP

616,494

[ "let", "opNewValue", "=", "<NUM_LIT>", ";" ]

[ "def", "A2_pandfnew", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ")", ",", "(", "ins", "PredRegs", ":", "$", "Pu4", ",", "IntRegs", ":", "$", "Rs32", ",", "IntRegs", ":", "$", "Rt32", ")", ",", "<STR_LIT>", ",", "tc_05c070ec", ",", "TypeALU32_3op", ">", ",", "Enc_ea4c54", ",", "PredNewRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";" ]

LLVM

ARM64

CPP

stmt_completion

CPU

616,495

[ ")", "return", "false", ";" ]

[ "const", "MCConstantExpr", "*", "MCE", "=", "dyn_cast", "<", "MCConstantExpr", ">", "(", "getImm", "(", ")", ")", ";", "if", "(", "!", "MCE" ]

LLVM

Hexagon

CPP

next_suggestion

DSP

616,496

[ "while", "(", "Depth", "--", ")", "FrameAddr", "=", "DAG", ".", "getLoad", "(", "VT", ",", "dl", ",", "DAG", ".", "getEntryNode", "(", ")", ",", "FrameAddr", ",", "MachinePointerInfo", "(", ")", ")", ";" ]

[ "SDLoc", "dl", "(", "Op", ")", ";", "unsigned", "Depth", "=", "Op", ".", "getConstantOperandVal", "(", "<NUM_LIT>", ")", ";", "SDValue", "FrameAddr", "=", "DAG", ".", "getCopyFromReg", "(", "DAG", ".", "getEntryNode", "(", ")", ",", "dl", ",", "HRI", ".", "getFrameRegister", "(", ")", ",", "VT", ")", ";" ]

LLVM

Hexagon

TD

next_suggestion

DSP

616,497

[ "let", "opExtentAlign", "=", "<NUM_LIT>", ";" ]

[ "let", "isCommutable", "=", "<NUM_LIT>", ";", "let", "isCompare", "=", "<NUM_LIT>", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";", "let", "opExtentBits", "=", "<NUM_LIT>", ";" ]

LLVM

X86

TD

stmt_completion

CPU

616,498

[ "(", "COPY_TO_REGCLASS", "GR32", ":", "$", "src", ",", "VR128", ")", ")", ")", ">", ";" ]

[ "def", ":", "Pat", "<", "(", "v8i32", "(", "X86VBroadcast", "GR32", ":", "$", "src", ")", ")", ",", "(", "VPBROADCASTDYrr", "(", "v4i32" ]

GCC

alpha

CPP

program_repair

MPU

616,499

[ "<FIXS>", "struct", "GTY", "(", "(", ")", ")", "alpha_funcs", "<FIXE>" ]

[ "enum", "reloc_kind", "rkind", ";", "}", ";", "<BUGS>", "struct", "alpha_funcs", "GTY", "(", "(", ")", ")", "<BUGE>", "{", "int", "num", ";", "splay_tree", "GTY", "(", "(", "param1_is", "(", "char", "*", ")", ",", "param2_is", "(", "struct", "alpha_links", "*", ")", ")", ")" ]