docz1105/ComBack_Plus_Plus · Datasets at Hugging Face

Compiler_Type stringclasses 2 values	Target stringclasses 176 values	Programming Language stringclasses 3 values	Task stringclasses 4 values	Target_Type stringclasses 7 values	Idx int64 0 636k	Ground_Truth sequencelengths 0 2.32k	Input sequencelengths 1 1.02k
LLVM	X86	CPP	next_suggestion	CPU	617,900	[ "if", "(", "std", "::", "optional", "<", "APInt", ">", "Bits", "=", "extractConstantBits", "(", "C", ",", "NumBits", ")", ")", "{" ]	[ "static", "Constant", "", "rebuildExtCst", "(", "const", "Constant", "", "C", ",", "bool", "IsSExt", ",", "unsigned", "NumBits", ",", "unsigned", "NumElts", ",", "unsigned", "SrcEltBitWidth", ")", "{", "unsigned", "DstEltBitWidth", "=", "NumBits", "/", "NumElts", ";", "assert", "(", "(", "NumBits", "%", "NumElts", ")", "==", "<NUM_LIT>", "&&", "(", "NumBits", "%", "SrcEltBitWidth", ")", "==", "<NUM_LIT>", "&&", "(", "DstEltBitWidth", "%", "SrcEltBitWidth", ")", "==", "<NUM_LIT>", "&&", "(", "DstEltBitWidth", ">", "SrcEltBitWidth", ")", "&&", "<STR_LIT>", "Illegal extension width", "<STR_LIT>", ")", ";" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	617,901	[ ")", ")", ";" ]	[ "MBBContainsPHISource", "=", "true", ";", "}", "}", "if", "(", "MBBContainsPHISource", ")", "{", "for", "(", "auto", "SRI", "=", "PHIInfo", ".", "sources_begin", "(", "DestReg", ")", ";", "SRI", "!=", "SE", ";", "++", "SRI", ")", "{", "PHILinearize", "::", "PHISourceT", "Source", "=", "", "SRI", ";", "unsigned", "SourceReg", "=", "Source", ".", "first", ";", "MachineBasicBlock", "", "SourceMBB", "=", "Source", ".", "second", ";", "MachineOperand", "", "Def", "=", "&", "(", "", "(", "MRI", "->", "def_begin", "(", "SourceReg", ")", ")", ")", ";", "if", "(", "Def", "->", "getParent", "(", ")", "->", "getParent", "(", ")", "!=", "MBB", ")", "{", "ElimiatedSources", ".", "push_back", "(", "std", "::", "tuple", "(", "DestReg", ",", "SourceReg", ",", "SourceMBB" ]
LLVM	Mips	TD	next_suggestion	CPU	617,902	[ "let", "OperandType", "=", "<STR_LIT>", ";" ]	[ "let", "PrintMethod", "=", "<STR_LIT>", ";", "let", "MIOperandInfo", "=", "(", "ops", "GPR32", ",", "simm12", ")", ";", "let", "EncoderMethod", "=", "<STR_LIT>", ";", "let", "ParserMatchClass", "=", "MipsMemAsmOperand", ";" ]
GCC	aarch64	MD	stmt_completion	CPU	617,903	[ ")" ]	[ "(", "define_expand", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "VHSDF", "<NUM_LIT>", "<STR_LIT>", ")", "(", "unspec", ":", "VHSDF", "[", "(", "match_operand", ":", "VHSDF", "<NUM_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_FRINTZ", ")", ")", "]", "<STR_LIT>", "{", "}" ]
LLVM	X86	CPP	program_repair	CPU	617,904	[ "<FIXS>", "void", "X86InstPrinterCommon", "::", "printInstFlags", "(", "const", "MCInst", "*", "MI", ",", "raw_ostream", "&", "O", ",", "const", "MCSubtargetInfo", "&", "STI", ")", "{", "<FIXE>" ]	[ "}", "}", "<BUGS>", "void", "X86InstPrinterCommon", "::", "printInstFlags", "(", "const", "MCInst", "*", "MI", ",", "raw_ostream", "&", "O", ")", "{", "<BUGE>", "const", "MCInstrDesc", "&", "Desc", "=", "MII", ".", "get", "(", "MI", "->", "getOpcode", "(", ")", ")", ";", "uint64_t", "TSFlags", "=", "Desc", ".", "TSFlags", ";", "unsigned", "Flags", "=", "MI", "->", "getFlags", "(", ")", ";" ]
LLVM	X86	TD	program_repair	CPU	617,905	[ "<FIXS>", "EVEX", ",", "VVVV", ",", "T8XD", ",", "Sched", "[", "sched", "]", ">", ";", "<FIXE>" ]	[ "<STR_LIT>", ")", ",", "[", "(", "set", "_", ".", "KRPC", ":", "$", "dst", ",", "(", "X86vp2intersect_", ".", "RC", ":", "$", "src1", ",", "(", "_", ".", "VT", "_", ".", "RC", ":", "$", "src2", ")", ")", ")", "]", ">", ",", "<BUGS>", "EVEX_4V", ",", "T8XD", ",", "Sched", "[", "sched", "]", ">", ";", "<BUGE>", "def", "rm", ":", "I", "<NUM_LIT>", ",", "MRMSrcMem", ",", "(", "outs", "_", ".", "KRPC", ":", "$", "dst", ")", "," ]
GCC	loongarch	MD	stmt_completion	CPU	617,906	[ "match_code", "<STR_LIT>", ")" ]	[ "<STR_LIT>", "(", "and", "(" ]
GCC	spu	CPP	next_suggestion	MPU	617,907	[ "}" ]	[ "static", "inline", "vec_pixel8", "vec_packpx", "(", "vec_uint4", "a", ",", "vec_uint4", "b", ")", "{", "vec_uint4", "x03FF", "=", "(", "vec_uint4", ")", "(", "spu_splats", "(", "(", "unsigned", "short", ")", "<NUM_LIT>", ")", ")", ";", "vec_uint4", "x001F", "=", "(", "vec_uint4", ")", "(", "spu_splats", "(", "(", "unsigned", "short", ")", "<NUM_LIT>", ")", ")", ";", "return", "(", "(", "vec_pixel8", ")", "(", "spu_shuffle", "(", "spu_sel", "(", "spu_sel", "(", "spu_sl", "(", "a", ",", "<NUM_LIT>", ")", ",", "spu_sl", "(", "a", ",", "<NUM_LIT>", ")", ",", "x03FF", ")", ",", "spu_sl", "(", "a", ",", "<NUM_LIT>", ")", ",", "x001F", ")", ",", "spu_sel", "(", "spu_sel", "(", "spu_sl", "(", "b", ",", "<NUM_LIT>", ")", ",", "spu_sl", "(", "b", ",", "<NUM_LIT>", ")", ",", "x03FF", ")", ",", "spu_sl", "(", "b", ",", "<NUM_LIT>", ")", ",", "x001F", ")", ",", "(", "(", "vec_uchar16", ")", "{", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ")", ")", ")", ")", ";" ]
LLVM	PIC16	CPP	next_suggestion	MPU	617,908	[ "return", "AsmPrinter", "::", "doFinalization", "(", "M", ")", ";" ]	[ "DbgInfo", ".", "EndModule", "(", "M", ")", ";", "OutStreamer", ".", "EmitRawText", "(", "StringRef", "(", "<STR_LIT>", "\\tEND", "<STR_LIT>", ")", ")", ";" ]
LLVM	X86	CPP	next_suggestion	CPU	617,909	[ "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "!=", "NumOperands", ";", "++", "i", ")", "{" ]	[ "SDValue", "Lo", "=", "DAG", ".", "getNode", "(", "ISD", "::", "CONCAT_VECTORS", ",", "dl", ",", "HalfVT", ",", "Ops", ".", "slice", "(", "<NUM_LIT>", ",", "NumOperands", "/", "<NUM_LIT>", ")", ")", ";", "SDValue", "Hi", "=", "DAG", ".", "getNode", "(", "ISD", "::", "CONCAT_VECTORS", ",", "dl", ",", "HalfVT", ",", "Ops", ".", "slice", "(", "NumOperands", "/", "<NUM_LIT>", ")", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "CONCAT_VECTORS", ",", "dl", ",", "ResVT", ",", "Lo", ",", "Hi", ")", ";", "}", "SDValue", "Vec", "=", "NumZero", "?", "getZeroVector", "(", "ResVT", ",", "Subtarget", ",", "DAG", ",", "dl", ")", ":", "(", "NumFreezeUndef", "?", "DAG", ".", "getFreeze", "(", "DAG", ".", "getUNDEF", "(", "ResVT", ")", ")", ":", "DAG", ".", "getUNDEF", "(", "ResVT", ")", ")", ";", "MVT", "SubVT", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getSimpleValueType", "(", ")", ";", "unsigned", "NumSubElems", "=", "SubVT", ".", "getVectorNumElements", "(", ")", ";" ]
LLVM	PowerPC	CPP	next_suggestion	CPU	617,910	[ "}" ]	[ "int64_t", "NegProbeSize", "=", "-", "(", "int64_t", ")", "ProbeSize", ";", "assert", "(", "isInt", "<", "<NUM_LIT>", ">", "(", "NegProbeSize", ")", "&&", "<STR_LIT>", "Unhandled probe size!", "<STR_LIT>", ")", ";", "Register", "ScratchReg", "=", "MRI", ".", "createVirtualRegister", "(", "isPPC64", "?", "G8RC", ":", "GPRC", ")", ";", "if", "(", "!", "isInt", "<", "<NUM_LIT>", ">", "(", "NegProbeSize", ")", ")", "{", "Register", "TempReg", "=", "MRI", ".", "createVirtualRegister", "(", "isPPC64", "?", "G8RC", ":", "GPRC", ")", ";", "BuildMI", "(", "", "MBB", ",", "{", "MI", "}", ",", "DL", ",", "TII", "->", "get", "(", "isPPC64", "?", "PPC", "::", "LIS8", ":", "PPC", "::", "LIS", ")", ",", "TempReg", ")", ".", "addImm", "(", "NegProbeSize", ">>", "<NUM_LIT>", ")", ";", "BuildMI", "(", "", "MBB", ",", "{", "MI", "}", ",", "DL", ",", "TII", "->", "get", "(", "isPPC64", "?", "PPC", "::", "ORI8", ":", "PPC", "::", "ORI", ")", ",", "ScratchReg", ")", ".", "addReg", "(", "TempReg", ")", ".", "addImm", "(", "NegProbeSize", "&", "<NUM_LIT>", ")", ";", "}", "else", "BuildMI", "(", "", "MBB", ",", "{", "MI", "}", ",", "DL", ",", "TII", "->", "get", "(", "isPPC64", "?", "PPC", "::", "LI8", ":", "PPC", "::", "LI", ")", ",", "ScratchReg", ")", ".", "addImm", "(", "NegProbeSize", ")", ";", "{", "Register", "Div", "=", "MRI", ".", "createVirtualRegister", "(", "isPPC64", "?", "G8RC", ":", "GPRC", ")", ";", "BuildMI", "(", "", "MBB", ",", "{", "MI", "}", ",", "DL", ",", "TII", "->", "get", "(", "isPPC64", "?", "PPC", "::", "DIVD", ":", "PPC", "::", "DIVW", ")", ",", "Div", ")", ".", "addReg", "(", "ActualNegSizeReg", ")", ".", "addReg", "(", "ScratchReg", ")", ";", "Register", "Mul", "=", "MRI", ".", "createVirtualRegister", "(", "isPPC64", "?", "G8RC", ":", "GPRC", ")", ";", "BuildMI", "(", "", "MBB", ",", "{", "MI", "}", ",", "DL", ",", "TII", "->", "get", "(", "isPPC64", "?", "PPC", "::", "MULLD", ":", "PPC", "::", "MULLW", ")", ",", "Mul", ")", ".", "addReg", "(", "Div", ")", ".", "addReg", "(", "ScratchReg", ")", ";", "Register", "NegMod", "=", "MRI", ".", "createVirtualRegister", "(", "isPPC64", "?", "G8RC", ":", "GPRC", ")", ";", "BuildMI", "(", "", "MBB", ",", "{", "MI", "}", ",", "DL", ",", "TII", "->", "get", "(", "isPPC64", "?", "PPC", "::", "SUBF8", ":", "PPC", "::", "SUBF", ")", ",", "NegMod", ")", ".", "addReg", "(", "Mul", ")", ".", "addReg", "(", "ActualNegSizeReg", ")", ";", "BuildMI", "(", "*", "MBB", ",", "{", "MI", "}", ",", "DL", ",", "TII", "->", "get", "(", "isPPC64", "?", "PPC", "::", "STDUX", ":", "PPC", "::", "STWUX", ")", ",", "SPReg", ")", ".", "addReg", "(", "FramePointer", ")", ".", "addReg", "(", "SPReg", ")", ".", "addReg", "(", "NegMod", ")", ";", "}", "{", "Register", "CmpResult", "=", "MRI", ".", "createVirtualRegister", "(", "&", "PPC", "::", "CRRCRegClass", ")", ";", "BuildMI", "(", "TestMBB", ",", "DL", ",", "TII", "->", "get", "(", "isPPC64", "?", "PPC", "::", "CMPD", ":", "PPC", "::", "CMPW", ")", ",", "CmpResult", ")", ".", "addReg", "(", "SPReg", ")", ".", "addReg", "(", "FinalStackPtr", ")", ";", "BuildMI", "(", "TestMBB", ",", "DL", ",", "TII", "->", "get", "(", "PPC", "::", "BCC", ")", ")", ".", "addImm", "(", "PPC", "::", "PRED_EQ", ")", ".", "addReg", "(", "CmpResult", ")", ".", "addMBB", "(", "TailMBB", ")", ";", "TestMBB", "->", "addSuccessor", "(", "BlockMBB", ")", ";", "TestMBB", "->", "addSuccessor", "(", "TailMBB", ")", ";", "}", "{", "BuildMI", "(", "BlockMBB", ",", "DL", ",", "TII", "->", "get", "(", "isPPC64", "?", "PPC", "::", "STDUX", ":", "PPC", "::", "STWUX", ")", ",", "SPReg", ")", ".", "addReg", "(", "FramePointer", ")", ".", "addReg", "(", "SPReg", ")", ".", "addReg", "(", "ScratchReg", ")", ";", "BuildMI", "(", "BlockMBB", ",", "DL", ",", "TII", "->", "get", "(", "PPC", "::", "B", ")", ")", ".", "addMBB", "(", "TestMBB", ")", ";", "BlockMBB", "->", "addSuccessor", "(", "TestMBB", ")", ";", "}", "Register", "MaxCallFrameSizeReg", "=", "MRI", ".", "createVirtualRegister", "(", "isPPC64", "?", "G8RC", ":", "GPRC", ")", ";", "BuildMI", "(", "TailMBB", ",", "DL", ",", "TII", "->", "get", "(", "isPPC64", "?", "PPC", "::", "DYNAREAOFFSET8", ":", "PPC", "::", "DYNAREAOFFSET", ")", ",", "MaxCallFrameSizeReg", ")", ".", "add", "(", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ".", "add", "(", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "BuildMI", "(", "TailMBB", ",", "DL", ",", "TII", "->", "get", "(", "isPPC64", "?", "PPC", "::", "ADD8", ":", "PPC", "::", "ADD4", ")", ",", "DstReg", ")", ".", "addReg", "(", "SPReg", ")", ".", "addReg", "(", "MaxCallFrameSizeReg", ")", ";", "TailMBB", "->", "splice", "(", "TailMBB", "->", "end", "(", ")", ",", "MBB", ",", "std", "::", "next", "(", "MachineBasicBlock", "::", "iterator", "(", "MI", ")", ")", ",", "MBB", "->", "end", "(", ")", ")", ";", "TailMBB", "->", "transferSuccessorsAndUpdatePHIs", "(", "MBB", ")", ";", "MBB", "->", "addSuccessor", "(", "TestMBB", ")", ";", "MI", ".", "eraseFromParent", "(", ")", ";", "++", "NumDynamicAllocaProbed", ";", "return", "TailMBB", ";" ]
GCC	rs6000	MD	stmt_completion	CPU	617,911	[ ")", "]" ]	[ "[", "(", "clobber", "(", "reg", ":", "P", "LR_REGNO", ")", ")", "(", "use", "(", "match_operand", ":", "P", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "clobber", "(", "reg", ":", "P", "<NUM_LIT>", ")", ")", "(", "use", "(", "reg", ":", "P", "<NUM_LIT>", ")", ")", "(", "set", "(", "mem", ":", "V4SI", "(", "plus", ":", "P", "(", "match_operand", ":", "P", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "P", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "(", "match_operand", ":", "V4SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "]" ]
LLVM	AArch64	CPP	stmt_completion	CPU	617,912	[ "!=", "<NUM_LIT>", ";" ]	[ "bool", "AArch64TargetLowering", "::", "shouldExpandAtomicCmpXchgInIR", "(", "AtomicCmpXchgInst", "*", "AI", ")", "const", "{", "return", "getTargetMachine", "(", ")", ".", "getOptLevel", "(", ")" ]
GCC	aarch64	CPP	stmt_completion	CPU	617,913	[ ";" ]	[ "static", "HOST_WIDE_INT", "aarch64_stack_clash_protection_alloca_probe_range", "(", "void", ")", "{", "return", "STACK_CLASH_CALLER_GUARD" ]
GCC	rs6000	CPP	code_generation	CPU	617,914	[ "static", "opt_scalar_float_mode", "rs6000_floatn_mode", "(", "int", "n", ",", "bool", "extended", ")", "{", "if", "(", "extended", ")", "{", "switch", "(", "n", ")", "{", "case", "<NUM_LIT>", ":", "return", "DFmode", ";", "case", "<NUM_LIT>", ":", "if", "(", "TARGET_FLOAT128_TYPE", ")", "return", "(", "FLOAT128_IEEE_P", "(", "TFmode", ")", ")", "?", "TFmode", ":", "KFmode", ";", "else", "return", "opt_scalar_float_mode", "(", ")", ";", "case", "<NUM_LIT>", ":", "return", "opt_scalar_float_mode", "(", ")", ";", "default", ":", "gcc_unreachable", "(", ")", ";", "}", "}", "else", "{", "switch", "(", "n", ")", "{", "case", "<NUM_LIT>", ":", "return", "SFmode", ";", "case", "<NUM_LIT>", ":", "return", "DFmode", ";", "case", "<NUM_LIT>", ":", "if", "(", "TARGET_FLOAT128_TYPE", ")", "return", "(", "FLOAT128_IEEE_P", "(", "TFmode", ")", ")", "?", "TFmode", ":", "KFmode", ";", "else", "return", "opt_scalar_float_mode", "(", ")", ";", "default", ":", "return", "opt_scalar_float_mode", "(", ")", ";", "}", "}", "}" ]	[ "Target", "hook", "for", "floatn_mode", "." ]
LLVM	PowerPC	CPP	stmt_completion	CPU	617,915	[ ")", "override", "{" ]	[ "virtual", "void", "initializePass", "(" ]
LLVM	X86	CPP	stmt_completion	CPU	617,916	[ "NumElems", ";" ]	[ "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "!=", "NumElems", ";", "++", "i", ")", "{", "int", "idx", "=", "Mask", "[", "i", "]", ";", "if", "(", "idx", "<", "<NUM_LIT>", ")", "continue", ";", "else", "if", "(", "idx", "<", "(", "int", ")", "NumElems", ")", "Mask", "[", "i", "]", "=", "idx", "+", "NumElems", ";", "else", "Mask", "[", "i", "]", "=", "idx", "-" ]
GCC	arm	CPP	stmt_completion	CPU	617,917	[ "_", "b", ")", "{" ]	[ "_", "_", "arm_vmladavq_u16", "(", "uint16x8_t", "_", "_", "a", ",", "uint16x8_t", "_" ]
LLVM	X86	CPP	next_suggestion	CPU	617,918	[ "bool", "CondIsKill", "=", "hasTrivialKill", "(", "Cond", ")", ";" ]	[ "if", "(", "NeedSwap", ")", "std", "::", "swap", "(", "CmpLHS", ",", "CmpRHS", ")", ";", "EVT", "CmpVT", "=", "TLI", ".", "getValueType", "(", "DL", ",", "CmpLHS", "->", "getType", "(", ")", ")", ";", "if", "(", "!", "X86FastEmitCompare", "(", "CmpLHS", ",", "CmpRHS", ",", "CmpVT", ",", "CI", "->", "getDebugLoc", "(", ")", ")", ")", "return", "false", ";", "if", "(", "SETFOpc", ")", "{", "unsigned", "FlagReg1", "=", "createResultReg", "(", "&", "X86", "::", "GR8RegClass", ")", ";", "unsigned", "FlagReg2", "=", "createResultReg", "(", "&", "X86", "::", "GR8RegClass", ")", ";", "BuildMI", "(", "", "FuncInfo", ".", "MBB", ",", "FuncInfo", ".", "InsertPt", ",", "DbgLoc", ",", "TII", ".", "get", "(", "SETFOpc", "[", "<NUM_LIT>", "]", ")", ",", "FlagReg1", ")", ";", "BuildMI", "(", "", "FuncInfo", ".", "MBB", ",", "FuncInfo", ".", "InsertPt", ",", "DbgLoc", ",", "TII", ".", "get", "(", "SETFOpc", "[", "<NUM_LIT>", "]", ")", ",", "FlagReg2", ")", ";", "auto", "const", "&", "II", "=", "TII", ".", "get", "(", "SETFOpc", "[", "<NUM_LIT>", "]", ")", ";", "if", "(", "II", ".", "getNumDefs", "(", ")", ")", "{", "unsigned", "TmpReg", "=", "createResultReg", "(", "&", "X86", "::", "GR8RegClass", ")", ";", "BuildMI", "(", "", "FuncInfo", ".", "MBB", ",", "FuncInfo", ".", "InsertPt", ",", "DbgLoc", ",", "II", ",", "TmpReg", ")", ".", "addReg", "(", "FlagReg2", ")", ".", "addReg", "(", "FlagReg1", ")", ";", "}", "else", "{", "BuildMI", "(", "", "FuncInfo", ".", "MBB", ",", "FuncInfo", ".", "InsertPt", ",", "DbgLoc", ",", "II", ")", ".", "addReg", "(", "FlagReg2", ")", ".", "addReg", "(", "FlagReg1", ")", ";", "}", "}", "NeedTest", "=", "false", ";", "}", "else", "if", "(", "foldX86XALUIntrinsic", "(", "CC", ",", "I", ",", "Cond", ")", ")", "{", "unsigned", "TmpReg", "=", "getRegForValue", "(", "Cond", ")", ";", "if", "(", "TmpReg", "==", "<NUM_LIT>", ")", "return", "false", ";", "NeedTest", "=", "false", ";", "}", "if", "(", "NeedTest", ")", "{", "unsigned", "CondReg", "=", "getRegForValue", "(", "Cond", ")", ";", "if", "(", "CondReg", "==", "<NUM_LIT>", ")", "return", "false", ";" ]
LLVM	LoongArch	CPP	next_suggestion	CPU	617,919	[ "}" ]	[ "bool", "isMem", "(", ")", "const", "override", "{", "return", "false", ";" ]
LLVM	ARM	TD	stmt_completion	CPU	617,920	[ "$", "a", ")", ",", "GPR", ")", ">", ";" ]	[ "def", ":", "VFPPat", "<", "(", "i32", "(", "fp_to_sint", "(", "f64", "DPR", ":", "$", "a", ")", ")", ")", ",", "(", "COPY_TO_REGCLASS", "(", "VTOSIZD", "DPR", ":" ]
GCC	arm	MD	stmt_completion	CPU	617,921	[ "V4SI", "<STR_LIT>", ")", "]", ")" ]	[ "(", "define_mode_attr", "MVE_B_ELEM", "[", "(", "V16QI", "<STR_LIT>", ")", "(", "V8HI", "<STR_LIT>", ")", "(", "V4SI", "<STR_LIT>", ")", "]", ")", "(", "define_mode_attr", "MVE_H_ELEM", "[", "(", "V8HI", "<STR_LIT>", ")", "(" ]
LLVM	TVM	TD	stmt_completion	Virtual ISA	617,922	[ ",", "[", "SDNPHasChain", ",", "SDNPOutGlue", "]", ">", ";" ]	[ "def", "TVMcallseq_start", ":", "SDNode", "<", "<STR_LIT>", ",", "SDT_TVMCallSeqStart" ]
GCC	rs6000	CPP	program_repair	CPU	617,923	[ "<FIXS>", "<FIXE>", "<FIXS>", "return", "gen_rtx_MEM", "(", "Pmode", ",", "memory_address", "(", "Pmode", ",", "plus_constant", "(", "copy_to_reg", "(", "gen_rtx_MEM", "(", "Pmode", ",", "memory_address", "(", "Pmode", ",", "frame", ")", ")", ")", ",", "RETURN_ADDRESS_OFFSET", ")", ")", ")", ";", "<FIXE>" ]	[ "int", "count", ";", "rtx", "frame", ";", "{", "<BUGS>", "<BUGE>", "if", "(", "count", "!=", "<NUM_LIT>", "\|\|", "flag_pic", "!=", "<NUM_LIT>", "\|\|", "DEFAULT_ABI", "==", "ABI_AIX", "\|\|", "DEFAULT_ABI", "==", "ABI_AIX_NODESC", ")", "{", "cfun", "->", "machine", "->", "ra_needs_full_frame", "=", "<NUM_LIT>", ";", "<BUGS>", "returngen_rtx_MEM", "(", "Pmode", ",", "memory_address", "(", "Pmode", ",", "plus_constant", "(", "copy_to_reg", "(", "gen_rtx_MEM", "(", "Pmode", ",", "memory_address", "(", "Pmode", ",", "frame", ")", ")", ")", ",", "RETURN_ADDRESS_OFFSET", ")", ")", ")", ";", "<BUGE>", "}", "return", "get_hard_reg_initial_val", "(", "Pmode", ",", "LINK_REGISTER_REGNUM", ")", ";" ]
LLVM	Hexagon	CPP	next_suggestion	DSP	617,924	[ "}" ]	[ "if", "(", "ReportErrors", ")", "{", "auto", "SM", "=", "Context", ".", "getSourceManager", "(", ")", ";", "if", "(", "SM", ")", "SM", "->", "PrintMessage", "(", "MCB", ".", "getLoc", "(", ")", ",", "SourceMgr", "::", "DK_Warning", ",", "Msg", ")", ";" ]
LLVM	X86	CPP	stmt_completion	CPU	617,925	[ ";" ]	[ "DefVisited", ".", "clear", "(", ")", ";", "BBVisitedInfo", ".", "clear", "(", ")" ]
LLVM	PowerPC	CPP	stmt_completion	CPU	617,926	[ "(", "<NUM_LIT>", ")", ")", ";" ]	[ "SelectionDAG", "&", "DAG", "=", "DCI", ".", "DAG", ";", "SDLoc", "dl", "(", "N", ")", ";", "if", "(", "!", "Subtarget", ".", "hasVSX", "(", ")", ")", "return", "SDValue", "(", ")", ";", "SDValue", "FirstInput", "=", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "FirstInput", ".", "getOpcode", "(", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "{", "SDValue", "Reduced", "=", "combineElementTruncationToVectorTruncation", "(", "N", ",", "DCI", ")", ";", "if", "(", "Reduced", ")", "return", "Reduced", ";", "}", "SDValue", "Reduced", "=", "combineBVOfConsecutiveLoads", "(", "N", ",", "DAG", ")", ";", "if", "(", "Reduced", ")", "return", "Reduced", ";", "if", "(", "Subtarget", ".", "hasP9Altivec", "(", ")", "&&", "!", "DCI", ".", "isBeforeLegalize", "(", ")", ")", "{", "Reduced", "=", "combineBVOfVecSExt", "(", "N", ",", "DAG", ")", ";", "if", "(", "Reduced", ")", "return", "Reduced", ";", "}", "if", "(", "Subtarget", ".", "isISA3_1", "(", ")", ")", "{", "SDValue", "BVOfZLoad", "=", "combineBVZEXTLOAD", "(", "N", ",", "DAG", ")", ";", "if", "(", "BVOfZLoad", ")", "return", "BVOfZLoad", ";", "}", "if", "(", "N", "->", "getValueType", "(", "<NUM_LIT>", ")", "!=", "MVT", "::", "v2f64", ")", "return", "SDValue", "(", ")", ";", "if", "(", "FirstInput", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "SINT_TO_FP", "&&", "FirstInput", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "UINT_TO_FP", ")", "return", "SDValue", "(", ")", ";", "if", "(", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "SINT_TO_FP", "&&", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "UINT_TO_FP", ")", "return", "SDValue", "(", ")", ";", "if", "(", "FirstInput", ".", "getOpcode", "(", ")", "!=", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOpcode", "(", ")", ")", "return", "SDValue", "(", ")", ";", "SDValue", "Ext1", "=", "FirstInput", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "Ext2", "=", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "Ext1", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "EXTRACT_VECTOR_ELT", "\|\|", "Ext2", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "EXTRACT_VECTOR_ELT", ")", "return", "SDValue", "(", ")", ";", "ConstantSDNode", "*", "Ext1Op", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "Ext1", ".", "getOperand" ]
GCC	arm	CPP	stmt_completion	CPU	617,927	[ "_", "_", "a", ")", ";" ]	[ "return", "(", "uint16x8_t", ")", "_", "_", "builtin_neon_vcgtuv8hi", "(", "(", "int16x8_t", ")", "_", "_", "b", ",", "(", "int16x8_t", ")" ]
LLVM	AArch64	CPP	next_suggestion	CPU	617,928	[ "if", "(", "Signed", ")", "Opc", "=", "(", "DestVT", "==", "MVT", "::", "f32", ")", "?", "<STR_LIT>", "::", "<STR_LIT>", ":", "<STR_LIT>", "::", "<STR_LIT>", ";" ]	[ "MVT", "DestVT", ";", "if", "(", "!", "isTypeLegal", "(", "I", "->", "getType", "(", ")", ",", "DestVT", ")", "\|\|", "DestVT", ".", "isVector", "(", ")", ")", "return", "false", ";", "if", "(", "DestVT", "==", "MVT", "::", "f16", ")", "return", "false", ";", "assert", "(", "(", "DestVT", "==", "MVT", "::", "f32", "\|\|", "DestVT", "==", "MVT", "::", "f64", ")", "&&", "<STR_LIT>", "Unexpected value type.", "<STR_LIT>", ")", ";", "unsigned", "SrcReg", "=", "getRegForValue", "(", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "if", "(", "!", "SrcReg", ")", "return", "false", ";", "EVT", "SrcVT", "=", "TLI", ".", "getValueType", "(", "DL", ",", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", "->", "getType", "(", ")", ",", "true", ")", ";", "if", "(", "SrcVT", "==", "MVT", "::", "i16", "\|\|", "SrcVT", "==", "MVT", "::", "i8", "\|\|", "SrcVT", "==", "MVT", "::", "i1", ")", "{", "SrcReg", "=", "emitIntExt", "(", "SrcVT", ".", "getSimpleVT", "(", ")", ",", "SrcReg", ",", "MVT", "::", "i32", ",", "!", "Signed", ")", ";", "if", "(", "!", "SrcReg", ")", "return", "false", ";", "}", "unsigned", "Opc", ";", "if", "(", "SrcVT", "==", "MVT", "::", "i64", ")", "{", "if", "(", "Signed", ")", "Opc", "=", "(", "DestVT", "==", "MVT", "::", "f32", ")", "?", "<STR_LIT>", "::", "<STR_LIT>", ":", "<STR_LIT>", "::", "<STR_LIT>", ";", "else", "Opc", "=", "(", "DestVT", "==", "MVT", "::", "f32", ")", "?", "<STR_LIT>", "::", "<STR_LIT>", ":", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "else", "{" ]
LLVM	Hexagon	TD	stmt_completion	DSP	617,929	[ "}", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "Mu2", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Mu2", "{", "<NUM_LIT>", "-", "<NUM_LIT>" ]
LLVM	XCore	CPP	stmt_completion	MPU	617,930	[ "(", ")", "{" ]	[ "std", "::", "vector", "<", "std", "::", "pair", "<", "unsigned", ",", "CalleeSavedInfo", ">", ">", "&", "getSpillLabels" ]
LLVM	Hexagon	TD	next_suggestion	DSP	617,931	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rx32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "II", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Rs32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rs32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Rx32", ";" ]
LLVM	SIC	CPP	stmt_completion	CPU	617,932	[ "(", "OSABI", ")", ";" ]	[ "MCObjectWriter", "", "llvm", "::", "createSICELFObjectWriter", "(", "raw_pwrite_stream", "&", "OS", ",", "uint8_t", "OSABI", ",", "bool", "IsLittleEndian", ")", "{", "MCELFObjectTargetWriter", "", "MOTW", "=", "new", "SICELFObjectWriter" ]
LLVM	AArch64	TD	next_suggestion	CPU	617,933	[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "cond", ";", "bits", "<", "<NUM_LIT>", ">", "target", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "target", ";" ]
GCC	i386	MD	program_repair	CPU	617,934	[ "<FIXS>", "<STR_LIT>", "<FIXE>" ]	[ "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "]", ")", ")", ")", "]", "<STR_LIT>", "<BUGS>", "<STR_LIT>", "<BUGE>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")" ]
GCC	arm	MD	stmt_completion	CPU	617,935	[ "<STR_LIT>", ")" ]	[ "(", "define_reservation", "<STR_LIT>" ]
GCC	alpha	CPP	stmt_completion	MPU	617,936	[ "decl", ";" ]	[ "static", "void", "alpha_builtin_function", "(", "const", "char", "*", "name", ",", "tree", "ftype", ",", "enum", "alpha_builtin", "code", ",", "unsigned", "ecf", ")", "{", "tree", "decl", "=", "add_builtin_function", "(", "name", ",", "ftype", ",", "(", "int", ")", "code", ",", "BUILT_IN_MD", ",", "NULL", ",", "NULL_TREE", ")", ";", "if", "(", "ecf", "&", "ECF_CONST", ")", "TREE_READONLY", "(", "decl", ")", "=", "<NUM_LIT>", ";", "if", "(", "ecf", "&", "ECF_NOTHROW", ")", "TREE_NOTHROW", "(", "decl", ")", "=", "<NUM_LIT>", ";", "alpha_builtins", "[", "(", "int", ")", "code", "]", "=" ]
LLVM	ARM64	TD	next_suggestion	CPU	617,937	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rd", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "size", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rm", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "opcode", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rn", ";" ]
LLVM	Patmos	TD	next_suggestion	VLIW	617,938	[ "let", "DecoderMethod", "=", "<STR_LIT>", ";" ]	[ "def", "predset", ":", "PredicateOperand", "<", "i1", ",", "(", "ops", "PRegs", ":", "$", "preg", ",", "i1imm", ":", "$", "neg", ")", ",", "(", "ops", ")", ">", "{", "let", "PrintMethod", "=", "<STR_LIT>", ";", "let", "EncoderMethod", "=", "<STR_LIT>", ";" ]
GCC	arm	CPP	stmt_completion	CPU	617,939	[ "_", "a", ")", ";" ]	[ "return", "(", "int8x16_t", ")", "_", "_", "builtin_neon_vclzv16qi", "(", "_" ]
LLVM	Hexagon	CPP	next_suggestion	DSP	617,940	[ "if", "(", "SI", ".", "getLatency", "(", ")", ">", "<NUM_LIT>", "&&", "Bot", ".", "ResourceModel", "->", "isInPacket", "(", "SI", ".", "getSUnit", "(", ")", ")", ")", "{" ]	[ "std", "::", "stringstream", "dbgstr", ";", "dbgstr", "<<", "<STR_LIT>", "d", "<STR_LIT>", "<<", "std", "::", "setw", "(", "<NUM_LIT>", ")", "<<", "SU", "->", "getDepth", "(", ")", "<<", "<STR_LIT>", "\|", "<STR_LIT>", ";", "dbgs", "(", ")", "<<", "dbgstr", ".", "str", "(", ")", ";", "}", ")", ";", "if", "(", "Bot", ".", "ResourceModel", "->", "isResourceAvailable", "(", "SU", ")", ")", "{", "ResCount", "<<=", "FactorOne", ";", "ResCount", "+=", "PriorityThree", ";", "DEBUG", "(", "if", "(", "verbose", ")", "dbgs", "(", ")", "<<", "<STR_LIT>", "A\|", "<STR_LIT>", ")", ";", "}", "else", "DEBUG", "(", "if", "(", "verbose", ")", "dbgs", "(", ")", "<<", "<STR_LIT>", " \|", "<STR_LIT>", ")", ";", "}", "unsigned", "NumNodesBlocking", "=", "<NUM_LIT>", ";", "if", "(", "Q", ".", "getID", "(", ")", "==", "TopQID", ")", "{", "for", "(", "const", "SDep", "&", "SI", ":", "SU", "->", "Succs", ")", "if", "(", "getSingleUnscheduledPred", "(", "SI", ".", "getSUnit", "(", ")", ")", "==", "SU", ")", "++", "NumNodesBlocking", ";", "}", "else", "{", "for", "(", "const", "SDep", "&", "PI", ":", "SU", "->", "Preds", ")", "if", "(", "getSingleUnscheduledSucc", "(", "PI", ".", "getSUnit", "(", ")", ")", "==", "SU", ")", "++", "NumNodesBlocking", ";", "}", "ResCount", "+=", "(", "NumNodesBlocking", "", "ScaleTwo", ")", ";", "DEBUG", "(", "if", "(", "verbose", ")", "{", "std", "::", "stringstream", "dbgstr", ";", "dbgstr", "<<", "<STR_LIT>", "blk ", "<STR_LIT>", "<<", "std", "::", "setw", "(", "<NUM_LIT>", ")", "<<", "NumNodesBlocking", "<<", "<STR_LIT>", ")\|", "<STR_LIT>", ";", "dbgs", "(", ")", "<<", "dbgstr", ".", "str", "(", ")", ";", "}", ")", ";", "if", "(", "!", "IgnoreBBRegPressure", ")", "{", "ResCount", "-=", "(", "Delta", ".", "Excess", ".", "getUnitInc", "(", ")", "", "PriorityOne", ")", ";", "ResCount", "-=", "(", "Delta", ".", "CriticalMax", ".", "getUnitInc", "(", ")", "", "PriorityOne", ")", ";", "ResCount", "-=", "(", "Delta", ".", "CurrentMax", ".", "getUnitInc", "(", ")", "", "PriorityTwo", ")", ";", "DEBUG", "(", "if", "(", "verbose", ")", "{", "dbgs", "(", ")", "<<", "<STR_LIT>", "RP ", "<STR_LIT>", "<<", "Delta", ".", "Excess", ".", "getUnitInc", "(", ")", "<<", "<STR_LIT>", "/", "<STR_LIT>", "<<", "Delta", ".", "CriticalMax", ".", "getUnitInc", "(", ")", "<<", "<STR_LIT>", "/", "<STR_LIT>", "<<", "Delta", ".", "CurrentMax", ".", "getUnitInc", "(", ")", "<<", "<STR_LIT>", ")\|", "<STR_LIT>", ";", "}", ")", ";", "}", "auto", "&", "QST", "=", "DAG", "->", "MF", ".", "getSubtarget", "<", "HexagonSubtarget", ">", "(", ")", ";", "auto", "&", "QII", "=", "", "QST", ".", "getInstrInfo", "(", ")", ";", "if", "(", "SU", "->", "isInstr", "(", ")", "&&", "QII", ".", "mayBeCurLoad", "(", "", "SU", "->", "getInstr", "(", ")", ")", ")", "{", "if", "(", "Q", ".", "getID", "(", ")", "==", "TopQID", "&&", "Top", ".", "ResourceModel", "->", "isResourceAvailable", "(", "SU", ")", ")", "{", "ResCount", "+=", "PriorityTwo", ";", "DEBUG", "(", "if", "(", "verbose", ")", "dbgs", "(", ")", "<<", "<STR_LIT>", "C\|", "<STR_LIT>", ")", ";", "}", "else", "if", "(", "Q", ".", "getID", "(", ")", "==", "BotQID", "&&", "Bot", ".", "ResourceModel", "->", "isResourceAvailable", "(", "SU", ")", ")", "{", "ResCount", "+=", "PriorityTwo", ";", "DEBUG", "(", "if", "(", "verbose", ")", "dbgs", "(", ")", "<<", "<STR_LIT>", "C\|", "<STR_LIT>", ")", ";", "}", "}", "if", "(", "Q", ".", "getID", "(", ")", "==", "TopQID", ")", "{", "for", "(", "const", "SDep", "&", "PI", ":", "SU", "->", "Preds", ")", "{", "if", "(", "!", "PI", ".", "getSUnit", "(", ")", "->", "getInstr", "(", ")", "->", "isPseudo", "(", ")", "&&", "PI", ".", "isAssignedRegDep", "(", ")", "&&", "PI", ".", "getLatency", "(", ")", "==", "<NUM_LIT>", "&&", "Top", ".", "ResourceModel", "->", "isInPacket", "(", "PI", ".", "getSUnit", "(", ")", ")", ")", "{", "ResCount", "+=", "PriorityThree", ";", "DEBUG", "(", "if", "(", "verbose", ")", "dbgs", "(", ")", "<<", "<STR_LIT>", "Z\|", "<STR_LIT>", ")", ";", "}", "}", "}", "else", "{", "for", "(", "const", "SDep", "&", "SI", ":", "SU", "->", "Succs", ")", "{", "if", "(", "!", "SI", ".", "getSUnit", "(", ")", "->", "getInstr", "(", ")", "->", "isPseudo", "(", ")", "&&", "SI", ".", "isAssignedRegDep", "(", ")", "&&", "SI", ".", "getLatency", "(", ")", "==", "<NUM_LIT>", "&&", "Bot", ".", "ResourceModel", "->", "isInPacket", "(", "SI", ".", "getSUnit", "(", ")", ")", ")", "{", "ResCount", "+=", "PriorityThree", ";", "DEBUG", "(", "if", "(", "verbose", ")", "dbgs", "(", ")", "<<", "<STR_LIT>", "Z\|", "<STR_LIT>", ")", ";", "}", "}", "}", "if", "(", "QII", ".", "isV60VectorInstruction", "(", "Instr", ")", ")", "{", "if", "(", "Q", ".", "getID", "(", ")", "==", "TopQID", ")", "{", "for", "(", "auto", "J", ":", "Top", ".", "ResourceModel", "->", "OldPacket", ")", "if", "(", "QII", ".", "producesStall", "(", "", "J", "->", "getInstr", "(", ")", ",", "Instr", ")", ")", "ResCount", "-=", "PriorityOne", ";", "}", "else", "{", "for", "(", "auto", "J", ":", "Bot", ".", "ResourceModel", "->", "OldPacket", ")", "if", "(", "QII", ".", "producesStall", "(", "Instr", ",", "", "J", "->", "getInstr", "(", ")", ")", ")", "ResCount", "-=", "PriorityOne", ";", "}", "}", "if", "(", "CheckEarlyAvail", ")", "{", "if", "(", "Q", ".", "getID", "(", ")", "==", "TopQID", ")", "{", "for", "(", "const", "auto", "&", "PI", ":", "SU", "->", "Preds", ")", "{", "if", "(", "PI", ".", "getLatency", "(", ")", ">", "<NUM_LIT>", "&&", "Top", ".", "ResourceModel", "->", "isInPacket", "(", "PI", ".", "getSUnit", "(", ")", ")", ")", "{", "ResCount", "-=", "PriorityOne", ";", "DEBUG", "(", "if", "(", "verbose", ")", "dbgs", "(", ")", "<<", "<STR_LIT>", "D\|", "<STR_LIT>", ")", ";", "}", "}", "}", "else", "{", "for", "(", "const", "auto", "&", "SI", ":", "SU", "->", "Succs", ")", "{" ]
GCC	mips	MD	stmt_completion	CPU	617,941	[ "<STR_LIT>", "<STR_LIT>", ")" ]	[ "(", "vec_select", ":", "<", "UNITMODE", ">", "(", "match_operand", ":", "MSA_W", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "parallel", "[", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	617,942	[ "}" ]	[ "void", "AMDGPUPassConfig", "::", "addCodeGenPrepare", "(", ")", "{", "if", "(", "TM", "->", "getTargetTriple", "(", ")", ".", "getArch", "(", ")", "==", "Triple", "::", "amdgcn", ")", "addPass", "(", "createAMDGPUAnnotateKernelFeaturesPass", "(", ")", ")", ";", "if", "(", "TM", "->", "getTargetTriple", "(", ")", ".", "getArch", "(", ")", "==", "Triple", "::", "amdgcn", "&&", "EnableLowerKernelArguments", ")", "addPass", "(", "createAMDGPULowerKernelArgumentsPass", "(", ")", ")", ";", "addPass", "(", "&", "AMDGPUPerfHintAnalysisID", ")", ";", "TargetPassConfig", "::", "addCodeGenPrepare", "(", ")", ";", "if", "(", "EnableLoadStoreVectorizer", ")", "addPass", "(", "createLoadStoreVectorizerPass", "(", ")", ")", ";", "addPass", "(", "createLowerSwitchPass", "(", ")", ")", ";" ]
GCC	mips	MD	stmt_completion	CPU	617,943	[ ")", ")" ]	[ "(", "and", "(", "match_code", "<STR_LIT>", ")", "(", "match_test", "<STR_LIT>", ")" ]
GCC	i386	MD	program_repair	CPU	617,944	[ "<FIXS>", "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "<FIXE>" ]	[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "<STR_LIT>", ")", "<BUGS>", "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "<BUGE>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")" ]
LLVM	X86	CPP	next_suggestion	CPU	617,945	[ "SDValue", "M0F", "=", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "DL", ",", "VT", ")", ";" ]	[ "static", "SDValue", "LowerVectorCTPOPInRegLUT", "(", "SDValue", "Op", ",", "const", "SDLoc", "&", "DL", ",", "const", "X86Subtarget", "&", "Subtarget", ",", "SelectionDAG", "&", "DAG", ")", "{", "MVT", "VT", "=", "Op", ".", "getSimpleValueType", "(", ")", ";", "MVT", "EltVT", "=", "VT", ".", "getVectorElementType", "(", ")", ";", "int", "NumElts", "=", "VT", ".", "getVectorNumElements", "(", ")", ";", "(", "void", ")", "EltVT", ";", "assert", "(", "EltVT", "==", "MVT", "::", "i8", "&&", "<STR_LIT>", "Only vXi8 vector CTPOP lowering supported.", "<STR_LIT>", ")", ";", "const", "int", "LUT", "[", "<NUM_LIT>", "]", "=", "{", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ";", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "LUTVec", ";", "for", "(", "int", "i", "=", "<NUM_LIT>", ";", "i", "<", "NumElts", ";", "++", "i", ")", "LUTVec", ".", "push_back", "(", "DAG", ".", "getConstant", "(", "LUT", "[", "i", "%", "<NUM_LIT>", "]", ",", "DL", ",", "MVT", "::", "i8", ")", ")", ";", "SDValue", "InRegLUT", "=", "DAG", ".", "getBuildVector", "(", "VT", ",", "DL", ",", "LUTVec", ")", ";" ]
LLVM	X86	CPP	next_suggestion	CPU	617,946	[ "if", "(", "MI", ".", "getOpcode", "(", ")", "==", "X86", "::", "LEA64_32r", ")", "{" ]	[ "const", "MachineOperand", "&", "Base", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", "+", "X86", "::", "AddrBaseReg", ")", ";", "const", "MachineOperand", "&", "Scale", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", "+", "X86", "::", "AddrScaleAmt", ")", ";", "const", "MachineOperand", "&", "Index", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", "+", "X86", "::", "AddrIndexReg", ")", ";", "const", "MachineOperand", "&", "Disp", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", "+", "X86", "::", "AddrDisp", ")", ";", "const", "MachineOperand", "&", "Segment", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", "+", "X86", "::", "AddrSegmentReg", ")", ";", "if", "(", "Segment", ".", "getReg", "(", ")", "!=", "<NUM_LIT>", "\|\|", "!", "Disp", ".", "isImm", "(", ")", "\|\|", "Scale", ".", "getImm", "(", ")", ">", "<NUM_LIT>", "\|\|", "!", "TII", "->", "isSafeToClobberEFLAGS", "(", "MBB", ",", "I", ")", ")", "return", "false", ";", "unsigned", "DestReg", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "unsigned", "BaseReg", "=", "Base", ".", "getReg", "(", ")", ";", "unsigned", "IndexReg", "=", "Index", ".", "getReg", "(", ")", ";", "if", "(", "UseLEAForSP", "&&", "(", "DestReg", "==", "X86", "::", "ESP", "\|\|", "DestReg", "==", "X86", "::", "RSP", ")", ")", "return", "false", ";", "if", "(", "MI", ".", "getOpcode", "(", ")", "==", "X86", "::", "LEA64_32r", ")", "{", "if", "(", "BaseReg", "!=", "<NUM_LIT>", ")", "BaseReg", "=", "TRI", "->", "getSubReg", "(", "BaseReg", ",", "X86", "::", "sub_32bit", ")", ";", "if", "(", "IndexReg", "!=", "<NUM_LIT>", ")", "IndexReg", "=", "TRI", "->", "getSubReg", "(", "IndexReg", ",", "X86", "::", "sub_32bit", ")", ";", "}", "MachineInstr", "*", "NewMI", "=", "nullptr", ";", "if", "(", "BaseReg", "!=", "<NUM_LIT>", "&&", "IndexReg", "!=", "<NUM_LIT>", "&&", "Disp", ".", "getImm", "(", ")", "==", "<NUM_LIT>", "&&", "(", "DestReg", "==", "BaseReg", "\|\|", "DestReg", "==", "IndexReg", ")", ")", "{", "unsigned", "NewOpcode", "=", "getADDrrFromLEA", "(", "MI", ".", "getOpcode", "(", ")", ")", ";", "if", "(", "DestReg", "!=", "BaseReg", ")", "std", "::", "swap", "(", "BaseReg", ",", "IndexReg", ")", ";", "if", "(", "MI", ".", "getOpcode", "(", ")", "==", "X86", "::", "LEA64_32r", ")", "{", "NewMI", "=", "BuildMI", "(", "MBB", ",", "I", ",", "MI", ".", "getDebugLoc", "(", ")", ",", "TII", "->", "get", "(", "NewOpcode", ")", ",", "DestReg", ")", ".", "addReg", "(", "BaseReg", ")", ".", "addReg", "(", "IndexReg", ")", ".", "addReg", "(", "Base", ".", "getReg", "(", ")", ",", "RegState", "::", "Implicit", ")", ".", "addReg", "(", "Index", ".", "getReg", "(", ")", ",", "RegState", "::", "Implicit", ")", ";", "}", "else", "{", "NewMI", "=", "BuildMI", "(", "MBB", ",", "I", ",", "MI", ".", "getDebugLoc", "(", ")", ",", "TII", "->", "get", "(", "NewOpcode", ")", ",", "DestReg", ")", ".", "addReg", "(", "BaseReg", ")", ".", "addReg", "(", "IndexReg", ")", ";", "}", "}", "else", "if", "(", "DestReg", "==", "BaseReg", "&&", "IndexReg", "==", "<NUM_LIT>", ")", "{", "if", "(", "OptIncDec", "&&", "(", "Disp", ".", "getImm", "(", ")", "==", "<NUM_LIT>", "\|\|", "Disp", ".", "getImm", "(", ")", "==", "-", "<NUM_LIT>", ")", ")", "{", "bool", "IsINC", "=", "Disp", ".", "getImm", "(", ")", "==", "<NUM_LIT>", ";", "unsigned", "NewOpcode", "=", "getINCDECFromLEA", "(", "MI", ".", "getOpcode", "(", ")", ",", "IsINC", ")", ";", "if", "(", "MI", ".", "getOpcode", "(", ")", "==", "X86", "::", "LEA64_32r", ")", "{", "NewMI", "=", "BuildMI", "(", "MBB", ",", "I", ",", "MI", ".", "getDebugLoc", "(", ")", ",", "TII", "->", "get", "(", "NewOpcode", ")", ",", "DestReg", ")", ".", "addReg", "(", "BaseReg", ")", ".", "addReg", "(", "Base", ".", "getReg", "(", ")", ",", "RegState", "::", "Implicit", ")", ";", "}", "else", "{", "NewMI", "=", "BuildMI", "(", "MBB", ",", "I", ",", "MI", ".", "getDebugLoc", "(", ")", ",", "TII", "->", "get", "(", "NewOpcode", ")", ",", "DestReg", ")", ".", "addReg", "(", "BaseReg", ")", ";", "}", "}", "else", "{", "unsigned", "NewOpcode", "=", "getADDriFromLEA", "(", "MI", ".", "getOpcode", "(", ")", ",", "Disp", ")", ";" ]
LLVM	Hexagon	TD	next_suggestion	DSP	617,947	[ "let", "opExtendable", "=", "<NUM_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P1", "]", ";", "let", "Defs", "=", "[", "P1", ",", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";" ]
LLVM	X86	CPP	next_suggestion	CPU	617,948	[ "case", "Intrinsic", "::", "x86_sse2_pmovmskb_128", ":" ]	[ "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "if", "(", "Op", ".", "getResNo", "(", ")", "==", "<NUM_LIT>", ")", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "KnownZero", "\|=", "APInt", "::", "getHighBitsSet", "(", "Mask", ".", "getBitWidth", "(", ")", ",", "Mask", ".", "getBitWidth", "(", ")", "-", "<NUM_LIT>", ")", ";", "break", ";", "case", "ISD", "::", "INTRINSIC_WO_CHAIN", ":", "{", "unsigned", "IntId", "=", "cast", "<", "ConstantSDNode", ">", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", "->", "getZExtValue", "(", ")", ";", "unsigned", "NumLoBits", "=", "<NUM_LIT>", ";", "switch", "(", "IntId", ")", "{", "default", ":", "break", ";", "case", "Intrinsic", "::", "x86_sse_movmsk_ps", ":", "case", "Intrinsic", "::", "x86_avx_movmsk_ps_256", ":", "case", "Intrinsic", "::", "x86_sse2_movmsk_pd", ":", "case", "Intrinsic", "::", "x86_avx_movmsk_pd_256", ":", "case", "Intrinsic", "::", "x86_mmx_pmovmskb", ":" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	617,949	[ "case", "AMDGPUASI", ".", "CONSTANT_BUFFER_15", ":" ]	[ "case", "AMDGPUASI", ".", "CONSTANT_BUFFER_8", ":", "return", "<NUM_LIT>", "+", "<NUM_LIT>", "", "<NUM_LIT>", ";", "case", "AMDGPUASI", ".", "CONSTANT_BUFFER_9", ":", "return", "<NUM_LIT>", "+", "<NUM_LIT>", "", "<NUM_LIT>", ";", "case", "AMDGPUASI", ".", "CONSTANT_BUFFER_10", ":", "return", "<NUM_LIT>", "+", "<NUM_LIT>", "", "<NUM_LIT>", ";", "case", "AMDGPUASI", ".", "CONSTANT_BUFFER_11", ":", "return", "<NUM_LIT>", "+", "<NUM_LIT>", "", "<NUM_LIT>", ";", "case", "AMDGPUASI", ".", "CONSTANT_BUFFER_12", ":", "return", "<NUM_LIT>", "+", "<NUM_LIT>", "", "<NUM_LIT>", ";", "case", "AMDGPUASI", ".", "CONSTANT_BUFFER_13", ":", "return", "<NUM_LIT>", "+", "<NUM_LIT>", "", "<NUM_LIT>", ";", "case", "AMDGPUASI", ".", "CONSTANT_BUFFER_14", ":", "return", "<NUM_LIT>", "+", "<NUM_LIT>", "*", "<NUM_LIT>", ";" ]
GCC	rs6000	CPP	program_repair	CPU	617,950	[ "<FIXS>", "arg0", "=", "CALL_EXPR_ARG", "(", "exp", ",", "<NUM_LIT>", ")", ";", "<FIXE>" ]	[ "case", "ALTIVEC_BUILTIN_MTVSCR", ":", "icode", "=", "CODE_FOR_altivec_mtvscr", ";", "<BUGS>", "arg0", "=", "TREE_VALUE", "(", "arglist", ")", ";", "<BUGE>", "op0", "=", "expand_normal", "(", "arg0", ")", ";", "mode0", "=", "insn_data", "[", "icode", "]", ".", "operand", "[", "<NUM_LIT>", "]", ".", "mode", ";" ]
LLVM	X86	CPP	next_suggestion	CPU	617,951	[ "if", "(", "Subtarget", ".", "hasSSE41", "(", ")", ")", "{" ]	[ "if", "(", "NumElems", "==", "<NUM_LIT>", "&&", "Idx", "==", "<NUM_LIT>", "&&", "X86", "::", "isZeroNode", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", "&&", "!", "X86", "::", "isZeroNode", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "{", "unsigned", "NumBits", "=", "VT", ".", "getSizeInBits", "(", ")", ";", "return", "getVShift", "(", "true", ",", "VT", ",", "DAG", ".", "getNode", "(", "ISD", "::", "SCALAR_TO_VECTOR", ",", "dl", ",", "VT", ",", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ",", "NumBits", "/", "<NUM_LIT>", ",", "DAG", ",", "", "this", ",", "dl", ")", ";", "}", "if", "(", "IsAllConstants", ")", "return", "SDValue", "(", ")", ";", "if", "(", "EVTBits", "==", "<NUM_LIT>", ")", "{", "Item", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SCALAR_TO_VECTOR", ",", "dl", ",", "VT", ",", "Item", ")", ";", "return", "getShuffleVectorZeroOrUndef", "(", "Item", ",", "Idx", ",", "NumZero", ">", "<NUM_LIT>", ",", "Subtarget", ",", "DAG", ")", ";", "}", "}", "if", "(", "Values", ".", "size", "(", ")", "==", "<NUM_LIT>", ")", "{", "if", "(", "EVTBits", "==", "<NUM_LIT>", ")", "{", "unsigned", "Idx", "=", "countTrailingZeros", "(", "NonZeros", ")", ";", "SDValue", "Item", "=", "Op", ".", "getOperand", "(", "Idx", ")", ";", "if", "(", "Op", ".", "getNode", "(", ")", "->", "isOnlyUserOf", "(", "Item", ".", "getNode", "(", ")", ")", ")", "return", "LowerAsSplatVectorLoad", "(", "Item", ",", "VT", ",", "dl", ",", "DAG", ")", ";", "}", "return", "SDValue", "(", ")", ";", "}", "if", "(", "IsAllConstants", ")", "return", "SDValue", "(", ")", ";", "if", "(", "VT", ".", "is128BitVector", "(", ")", "\|\|", "VT", ".", "is256BitVector", "(", ")", "\|\|", "VT", ".", "is512BitVector", "(", ")", ")", "{", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Ops", "(", "Op", "->", "op_begin", "(", ")", ",", "Op", "->", "op_begin", "(", ")", "+", "NumElems", ")", ";", "if", "(", "SDValue", "LD", "=", "EltsFromConsecutiveLoads", "(", "VT", ",", "Ops", ",", "dl", ",", "DAG", ",", "false", ")", ")", "return", "LD", ";", "}", "if", "(", "VT", ".", "is256BitVector", "(", ")", "\|\|", "VT", ".", "is512BitVector", "(", ")", ")", "{", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Ops", "(", "Op", "->", "op_begin", "(", ")", ",", "Op", "->", "op_begin", "(", ")", "+", "NumElems", ")", ";", "EVT", "HVT", "=", "EVT", "::", "getVectorVT", "(", "", "DAG", ".", "getContext", "(", ")", ",", "ExtVT", ",", "NumElems", "/", "<NUM_LIT>", ")", ";", "SDValue", "Lower", "=", "DAG", ".", "getBuildVector", "(", "HVT", ",", "dl", ",", "makeArrayRef", "(", "&", "Ops", "[", "<NUM_LIT>", "]", ",", "NumElems", "/", "<NUM_LIT>", ")", ")", ";", "SDValue", "Upper", "=", "DAG", ".", "getBuildVector", "(", "HVT", ",", "dl", ",", "makeArrayRef", "(", "&", "Ops", "[", "NumElems", "/", "<NUM_LIT>", "]", ",", "NumElems", "/", "<NUM_LIT>", ")", ")", ";", "if", "(", "VT", ".", "is256BitVector", "(", ")", ")", "return", "concat128BitVectors", "(", "Lower", ",", "Upper", ",", "VT", ",", "NumElems", ",", "DAG", ",", "dl", ")", ";", "return", "concat256BitVectors", "(", "Lower", ",", "Upper", ",", "VT", ",", "NumElems", ",", "DAG", ",", "dl", ")", ";", "}", "if", "(", "EVTBits", "==", "<NUM_LIT>", ")", "{", "if", "(", "NumNonZero", "==", "<NUM_LIT>", ")", "{", "unsigned", "Idx", "=", "countTrailingZeros", "(", "NonZeros", ")", ";", "SDValue", "V2", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SCALAR_TO_VECTOR", ",", "dl", ",", "VT", ",", "Op", ".", "getOperand", "(", "Idx", ")", ")", ";", "return", "getShuffleVectorZeroOrUndef", "(", "V2", ",", "Idx", ",", "true", ",", "Subtarget", ",", "DAG", ")", ";", "}", "return", "SDValue", "(", ")", ";", "}", "if", "(", "EVTBits", "==", "<NUM_LIT>", "&&", "NumElems", "==", "<NUM_LIT>", ")", "if", "(", "SDValue", "V", "=", "LowerBuildVectorv16i8", "(", "Op", ",", "NonZeros", ",", "NumNonZero", ",", "NumZero", ",", "DAG", ",", "Subtarget", ",", "", "this", ")", ")", "return", "V", ";", "if", "(", "EVTBits", "==", "<NUM_LIT>", "&&", "NumElems", "==", "<NUM_LIT>", ")", "if", "(", "SDValue", "V", "=", "LowerBuildVectorv8i16", "(", "Op", ",", "NonZeros", ",", "NumNonZero", ",", "NumZero", ",", "DAG", ",", "Subtarget", ",", "", "this", ")", ")", "return", "V", ";", "if", "(", "EVTBits", "==", "<NUM_LIT>", "&&", "NumElems", "==", "<NUM_LIT>", ")", "if", "(", "SDValue", "V", "=", "LowerBuildVectorv4x32", "(", "Op", ",", "DAG", ",", "Subtarget", ",", "", "this", ")", ")", "return", "V", ";", "if", "(", "NumElems", "==", "<NUM_LIT>", "&&", "NumZero", ">", "<NUM_LIT>", ")", "{", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Ops", "(", "NumElems", ")", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "<", "<NUM_LIT>", ";", "++", "i", ")", "{", "bool", "isZero", "=", "!", "(", "NonZeros", "&", "(", "<NUM_LIT>", "ULL", "<<", "i", ")", ")", ";", "if", "(", "isZero", ")", "Ops", "[", "i", "]", "=", "getZeroVector", "(", "VT", ",", "Subtarget", ",", "DAG", ",", "dl", ")", ";", "else", "Ops", "[", "i", "]", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SCALAR_TO_VECTOR", ",", "dl", ",", "VT", ",", "Op", ".", "getOperand", "(", "i", ")", ")", ";", "}", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "<", "<NUM_LIT>", ";", "++", "i", ")", "{", "switch", "(", "(", "NonZeros", "&", "(", "<NUM_LIT>", "<<", "i", "", "<NUM_LIT>", ")", ")", ">>", "(", "i", "", "<NUM_LIT>", ")", ")", "{", "default", ":", "break", ";", "case", "<NUM_LIT>", ":", "Ops", "[", "i", "]", "=", "Ops", "[", "i", "", "<NUM_LIT>", "]", ";", "break", ";", "case", "<NUM_LIT>", ":", "Ops", "[", "i", "]", "=", "getMOVL", "(", "DAG", ",", "dl", ",", "VT", ",", "Ops", "[", "i", "", "<NUM_LIT>", "+", "<NUM_LIT>", "]", ",", "Ops", "[", "i", "", "<NUM_LIT>", "]", ")", ";", "break", ";", "case", "<NUM_LIT>", ":", "Ops", "[", "i", "]", "=", "getMOVL", "(", "DAG", ",", "dl", ",", "VT", ",", "Ops", "[", "i", "", "<NUM_LIT>", "]", ",", "Ops", "[", "i", "", "<NUM_LIT>", "+", "<NUM_LIT>", "]", ")", ";", "break", ";", "case", "<NUM_LIT>", ":", "Ops", "[", "i", "]", "=", "getUnpackl", "(", "DAG", ",", "dl", ",", "VT", ",", "Ops", "[", "i", "", "<NUM_LIT>", "]", ",", "Ops", "[", "i", "", "<NUM_LIT>", "+", "<NUM_LIT>", "]", ")", ";", "break", ";", "}", "}", "bool", "Reverse1", "=", "(", "NonZeros", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ";", "bool", "Reverse2", "=", "(", "(", "NonZeros", "&", "(", "<NUM_LIT>", "<<", "<NUM_LIT>", ")", ")", ">>", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ";", "int", "MaskVec", "[", "]", "=", "{", "Reverse1", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ",", "Reverse1", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ",", "static_cast", "<", "int", ">", "(", "Reverse2", "?", "NumElems", "+", "<NUM_LIT>", ":", "NumElems", ")", ",", "static_cast", "<", "int", ">", "(", "Reverse2", "?", "NumElems", ":", "NumElems", "+", "<NUM_LIT>", ")", "}", ";", "return", "DAG", ".", "getVectorShuffle", "(", "VT", ",", "dl", ",", "Ops", "[", "<NUM_LIT>", "]", ",", "Ops", "[", "<NUM_LIT>", "]", ",", "&", "MaskVec", "[", "<NUM_LIT>", "]", ")", ";", "}", "if", "(", "Values", ".", "size", "(", ")", ">", "<NUM_LIT>", "&&", "VT", ".", "is128BitVector", "(", ")", ")", "{", "if", "(", "SDValue", "Sh", "=", "buildFromShuffleMostly", "(", "Op", ",", "DAG", ")", ")", "return", "Sh", ";" ]
LLVM	SystemZ	CPP	next_suggestion	CPU	617,952	[ "}" ]	[ "static", "const", "MCPhysReg", "ScratchRegs", "[", "]", "=", "{", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "<NUM_LIT>", "}", ";", "return", "ScratchRegs", ";" ]
LLVM	AArch64	TD	next_suggestion	CPU	617,953	[ "}" ]	[ "let", "Name", "=", "<STR_LIT>", ";", "let", "PredicateMethod", "=", "<STR_LIT>", ";", "let", "RenderMethod", "=", "<STR_LIT>", ";" ]
LLVM	ARM	TD	next_suggestion	CPU	617,954	[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "Qd", "{", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "imm", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Qd", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "halfword", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "!", "if", "(", "halfword", ",", "<NUM_LIT>", ",", "imm", "{", "<NUM_LIT>", "}", ")", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "imm", "{", "<NUM_LIT>", "}", ";" ]
LLVM	Mips	TD	next_suggestion	CPU	617,955	[ "}" ]	[ "list", "<", "dag", ">", "Pattern", "=", "[", "(", "set", "MSA128BOpnd", ":", "$", "wd", ",", "(", "vselect", "vsplati8_uimm8", ":", "$", "u8", ",", "MSA128BOpnd", ":", "$", "wd_in", ",", "MSA128BOpnd", ":", "$", "ws", ")", ")", "]", ";", "InstrItinClass", "Itinerary", "=", "NoItinerary", ";", "string", "Constraints", "=", "<STR_LIT>", ";" ]
LLVM	X86	CPP	program_repair	CPU	617,956	[ "<FIXS>", "assert", "(", "(", "VT", "==", "MVT", "::", "v16i8", "\|\|", "VT", "==", "MVT", "::", "v8i16", ")", "&&", "<STR_LIT>", "Unexpected VTRUNC type", "<STR_LIT>", ")", ";", "<FIXE>" ]	[ "MVT", "VT", ",", "SDValue", "V1", ",", "SDValue", "V2", ",", "SelectionDAG", "&", "DAG", ",", "const", "X86Subtarget", "&", "Subtarget", ")", "{", "<BUGS>", "if", "(", "VT", "!=", "MVT", "::", "v16i8", "&&", "VT", "!=", "MVT", "::", "v8i16", ")", "return", "SDValue", "(", ")", ";", "<BUGE>", "if", "(", "Mask", ".", "size", "(", ")", "!=", "VT", ".", "getVectorNumElements", "(", ")", ")", "return", "SDValue", "(", ")", ";" ]
GCC	bfin	MD	stmt_completion	DSP	617,957	[ "<STR_LIT>", ")", "]", ")" ]	[ "(", "label_ref", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "pc", ")", ")", ")", "(", "set", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "plus", "(", "match_dup", "<NUM_LIT>", ")", "(", "const_int", "-", "<NUM_LIT>", ")", ")", ")", "(", "unspec", "[", "(", "const_int", "<NUM_LIT>", ")", "]", "UNSPEC_LSETUP_END", ")", "(", "clobber", "(", "match_scratch", ":", "SI", "<NUM_LIT>", "<STR_LIT>", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>" ]
LLVM	CellSPU	TD	stmt_completion	MPU	617,958	[ ")", ",", "(", "add", "(", "v8i16", "VECREG", ":", "$", "rA", ")", ",", "v8i16SExt10Imm", ":", "$", "val", ")", ")", "]", ">", ";" ]	[ "def", "AHIvec", ":", "RI10Form", "<", "<NUM_LIT>", ",", "(", "outs", "VECREG", ":", "$", "rT", ")", ",", "(", "ins", "VECREG", ":", "$", "rA", ",", "s10imm", ":", "$", "val", ")", ",", "<STR_LIT>", ",", "IntegerOp", ",", "[", "(", "set", "(", "v8i16", "VECREG", ":", "$", "rT" ]
LLVM	AMDGPU	TD	next_suggestion	GPU	617,959	[ "int", "NEG_HI", "=", "ABS", ";" ]	[ "int", "NEG", "=", "<NUM_LIT>", ";", "int", "ABS", "=", "<NUM_LIT>", ";", "int", "NEG_ABS", "=", "<NUM_LIT>", ";" ]
LLVM	SPIRV	CPP	stmt_completion	Virtual ISA	617,960	[ ";" ]	[ "TargetPassConfig", "::", "addIRPasses", "(", ")" ]
GCC	rs6000	CPP	stmt_completion	CPU	617,961	[ ",", "offset", ",", "true", ")", ";" ]	[ "return", "gen_frame_set", "(", "reg", ",", "frame_reg" ]
GCC	i370	MD	next_suggestion	CPU	617,962	[ "<STR_LIT>" ]	[ "(", "compare", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]" ]
LLVM	X86	CPP	program_repair	CPU	617,963	[ "<FIXS>", "BuildMI", "(", "MBB", ",", "DL", ",", "TII", ".", "get", "(", "AdjStackDown", ")", ")", ".", "addImm", "(", "NumBytes", ")", ";", "<FIXE>" ]	[ "unsigned", "AdjStackDown", "=", "TM", ".", "getRegisterInfo", "(", ")", "->", "getCallFrameSetupOpcode", "(", ")", ";", "<BUGS>", "BuildMI", "(", "*", "FuncInfo", ".", "MBB", ",", "FuncInfo", ".", "InsertPt", ",", "DL", ",", "TII", ".", "get", "(", "AdjStackDown", ")", ")", ".", "addImm", "(", "NumBytes", ")", ";", "<BUGE>" ]
LLVM	Hexagon	TD	stmt_completion	DSP	617,964	[ ";" ]	[ "def", "F2_dfimm_n", ":", "HInst", "<", "(", "outs", "DoubleRegs", ":", "$", "Rdd32", ")", ",", "(", "ins", "u10_0Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_9e313203", ",", "TypeALU64", ">", ",", "Enc_e6c957", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "prefersSlot3", "=", "<NUM_LIT>" ]
LLVM	AArch64	CPP	next_suggestion	CPU	617,965	[ "}" ]	[ "int", "ISD", "=", "TLI", "->", "InstructionOpcodeToISD", "(", "Opcode", ")", ";", "if", "(", "ValTy", "->", "isVectorTy", "(", ")", "&&", "ISD", "==", "ISD", "::", "SELECT", ")", "{", "const", "int", "AmortizationCost", "=", "<NUM_LIT>", ";", "static", "const", "TypeConversionCostTblEntry", "VectorSelectTbl", "[", "]", "=", "{", "{", "ISD", "::", "SELECT", ",", "MVT", "::", "v16i1", ",", "MVT", "::", "v16i16", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "SELECT", ",", "MVT", "::", "v8i1", ",", "MVT", "::", "v8i32", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "SELECT", ",", "MVT", "::", "v16i1", ",", "MVT", "::", "v16i32", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "SELECT", ",", "MVT", "::", "v4i1", ",", "MVT", "::", "v4i64", ",", "<NUM_LIT>", "", "AmortizationCost", "}", ",", "{", "ISD", "::", "SELECT", ",", "MVT", "::", "v8i1", ",", "MVT", "::", "v8i64", ",", "<NUM_LIT>", "", "AmortizationCost", "}", ",", "{", "ISD", "::", "SELECT", ",", "MVT", "::", "v16i1", ",", "MVT", "::", "v16i64", ",", "<NUM_LIT>", "", "AmortizationCost", "}", "}", ";", "EVT", "SelCondTy", "=", "TLI", "->", "getValueType", "(", "DL", ",", "CondTy", ")", ";", "EVT", "SelValTy", "=", "TLI", "->", "getValueType", "(", "DL", ",", "ValTy", ")", ";", "if", "(", "SelCondTy", ".", "isSimple", "(", ")", "&&", "SelValTy", ".", "isSimple", "(", ")", ")", "{", "if", "(", "const", "auto", "", "Entry", "=", "ConvertCostTableLookup", "(", "VectorSelectTbl", ",", "ISD", ",", "SelCondTy", ".", "getSimpleVT", "(", ")", ",", "SelValTy", ".", "getSimpleVT", "(", ")", ")", ")", "return", "Entry", "->", "Cost", ";", "}", "}", "return", "BaseT", "::", "getCmpSelInstrCost", "(", "Opcode", ",", "ValTy", ",", "CondTy", ",", "I", ")", ";" ]
LLVM	Sparc	CPP	stmt_completion	CPU	617,966	[ "CFIIndex", ")", ";" ]	[ "SAVEri", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "SAVErr", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "if", "(", "MFI", "->", "adjustsStack", "(", ")", "&&", "hasReservedCallFrame", "(", "MF", ")", ")", "NumBytes", "+=", "MFI", "->", "getMaxCallFrameSize", "(", ")", ";", "NumBytes", "=", "MF", ".", "getSubtarget", "<", "SparcSubtarget", ">", "(", ")", ".", "getAdjustedFrameSize", "(", "NumBytes", ")", ";", "if", "(", "MFI", "->", "getMaxAlignment", "(", ")", ">", "<NUM_LIT>", ")", "{", "NumBytes", "=", "RoundUpToAlignment", "(", "NumBytes", ",", "MFI", "->", "getMaxAlignment", "(", ")", ")", ";", "}", "MFI", "->", "setStackSize", "(", "NumBytes", ")", ";", "emitSPAdjustment", "(", "MF", ",", "MBB", ",", "MBBI", ",", "-", "NumBytes", ",", "SAVErr", ",", "SAVEri", ")", ";", "MachineModuleInfo", "&", "MMI", "=", "MF", ".", "getMMI", "(", ")", ";", "unsigned", "regFP", "=", "RegInfo", ".", "getDwarfRegNum", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "true", ")", ";", "unsigned", "CFIIndex", "=", "MMI", ".", "addFrameInst", "(", "MCCFIInstruction", "::", "createDefCfaRegister", "(", "nullptr", ",", "regFP", ")", ")", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "dl", ",", "TII", ".", "get", "(", "TargetOpcode", "::", "CFI_INSTRUCTION", ")", ")", ".", "addCFIIndex", "(" ]
GCC	bfin	CPP	next_suggestion	DSP	617,967	[ "rtx", "target", "=", "JUMP_LABEL", "(", "insn", ")", ";" ]	[ "pat", "=", "PATTERN", "(", "insn", ")", ";", "if", "(", "GET_CODE", "(", "pat", ")", "==", "USE", "\|\|", "GET_CODE", "(", "pat", ")", "==", "CLOBBER", "\|\|", "GET_CODE", "(", "pat", ")", "==", "ASM_INPUT", "\|\|", "asm_noperands", "(", "pat", ")", ">=", "<NUM_LIT>", ")", "continue", ";", "if", "(", "JUMP_P", "(", "insn", ")", ")", "{", "if", "(", "any_condjump_p", "(", "insn", ")", "&&", "!", "cbranch_predicted_taken_p", "(", "insn", ")", ")", "{", "rtx", "n", "=", "next_real_insn", "(", "insn", ")", ";", "emit_insn_before", "(", "gen_stall", "(", "GEN_INT", "(", "<NUM_LIT>", ")", ")", ",", "n", ")", ";", "}", "}", "}", "for", "(", "insn", "=", "get_insns", "(", ")", ";", "insn", ";", "insn", "=", "NEXT_INSN", "(", "insn", ")", ")", "{", "if", "(", "JUMP_P", "(", "insn", ")", "&&", "any_condjump_p", "(", "insn", ")", "&&", "(", "cbranch_predicted_taken_p", "(", "insn", ")", ")", ")", "{" ]
LLVM	PowerPC	CPP	next_suggestion	CPU	617,968	[ "return", "MVT", "::", "i64", ";" ]	[ "}", "if", "(", "Subtarget", ".", "hasAltivec", "(", ")", "&&", "Size", ">=", "<NUM_LIT>", "&&", "(", "(", "(", "!", "SrcAlign", "\|\|", "SrcAlign", ">=", "<NUM_LIT>", ")", "&&", "(", "!", "DstAlign", "\|\|", "DstAlign", ">=", "<NUM_LIT>", ")", ")", "\|\|", "(", "(", "IsMemset", "&&", "Subtarget", ".", "hasVSX", "(", ")", ")", "\|\|", "Subtarget", ".", "hasP8Vector", "(", ")", ")", ")", ")", "return", "MVT", "::", "v4i32", ";", "}", "if", "(", "Subtarget", ".", "isPPC64", "(", ")", ")", "{" ]
LLVM	X86	CPP	stmt_completion	CPU	617,969	[ "(", ")", ")", ";" ]	[ "UsedMask", "[", "I", "]", "=", "true", ";", "EmitAndCountInstruction", "(", "MCInstBuilder", "(", "X86", "::", "PUSH64r", ")", ".", "addReg", "(", "DestRegs", "[", "I", "]", ")", ")", ";", "}", "else", "{", "EmitNops", "(", "", "OutStreamer", ",", "<NUM_LIT>", ",", "Subtarget", "->", "is64Bit", "(", ")", ",", "getSubtargetInfo", "(", ")", ")", ";", "}", "}", "for", "(", "unsigned", "I", "=", "<NUM_LIT>", ";", "I", "<", "MI", ".", "getNumOperands", "(", ")", ";", "++", "I", ")", "if", "(", "UsedMask", "[", "I", "]", ")", "EmitAndCountInstruction", "(", "MCInstBuilder", "(", "X86", "::", "MOV64rr", ")", ".", "addReg", "(", "DestRegs", "[", "I", "]", ")", ".", "addReg", "(", "SrcRegs", "[", "I", "]", ")", ")", ";", "auto", "TSym", "=", "OutContext", ".", "getOrCreateSymbol", "(", "<STR_LIT>", "__xray_TypedEvent", "<STR_LIT>", ")", ";", "MachineOperand", "TOp", "=", "MachineOperand", "::", "CreateMCSymbol", "(", "TSym", ")", ";", "if", "(", "isPositionIndependent", "(", ")", ")", "TOp", ".", "setTargetFlags", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "EmitAndCountInstruction", "(", "MCInstBuilder", "(", "X86", "::", "CALL64pcrel32", ")", ".", "addOperand", "(", "MCIL", ".", "LowerSymbolOperand", "(", "TOp", ",", "TSym", ")", ")", ")", ";", "for", "(", "unsigned", "I", "=", "sizeof", "UsedMask", ";", "I", "--", ">", "<NUM_LIT>", ";", ")", "if", "(", "UsedMask", "[", "I", "]", ")", "EmitAndCountInstruction", "(", "MCInstBuilder", "(", "X86", "::", "POP64r", ")", ".", "addReg", "(", "DestRegs", "[", "I", "]", ")", ")", ";", "else", "EmitNops", "(", "", "OutStreamer", ",", "<NUM_LIT>", ",", "Subtarget", "->", "is64Bit", "(", ")", ",", "getSubtargetInfo" ]
GCC	i386	CPP	stmt_completion	CPU	617,970	[ "(", "_", "_", "mmask16", ")", "_", "_", "U", ")", ";" ]	[ "extern", "_", "_", "inline", "_", "_", "m512i", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm512_maskz_cvtepu8_epi32", "(", "_", "_", "mmask16", "_", "_", "U", ",", "_", "_", "m128i", "_", "_", "A", ")", "{", "return", "(", "_", "_", "m512i", ")", "_", "_", "builtin_ia32_pmovzxbd512_mask", "(", "(", "_", "_", "v16qi", ")", "_", "_", "A", ",", "(", "_", "_", "v16si", ")", "_", "mm512_setzero_si512", "(", ")", "," ]
LLVM	Mips	CPP	next_suggestion	CPU	617,971	[ "case", "Mips", "::", "PseudoSELECTFP_F_S", ":" ]	[ "return", "emitAtomicBinaryPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "true", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_NAND_I32", ":", "return", "emitAtomicBinary", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "true", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_NAND_I64", ":", "return", "emitAtomicBinary", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "true", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_SUB_I8", ":", "return", "emitAtomicBinaryPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "SUBu", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_SUB_I16", ":", "return", "emitAtomicBinaryPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "SUBu", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_SUB_I32", ":", "return", "emitAtomicBinary", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "SUBu", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_SUB_I64", ":", "return", "emitAtomicBinary", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "DSUBu", ")", ";", "case", "Mips", "::", "ATOMIC_SWAP_I8", ":", "return", "emitAtomicBinaryPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "case", "Mips", "::", "ATOMIC_SWAP_I16", ":", "return", "emitAtomicBinaryPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "case", "Mips", "::", "ATOMIC_SWAP_I32", ":", "return", "emitAtomicBinary", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "case", "Mips", "::", "ATOMIC_SWAP_I64", ":", "return", "emitAtomicBinary", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "case", "Mips", "::", "ATOMIC_CMP_SWAP_I8", ":", "return", "emitAtomicCmpSwapPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ")", ";", "case", "Mips", "::", "ATOMIC_CMP_SWAP_I16", ":", "return", "emitAtomicCmpSwapPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ")", ";", "case", "Mips", "::", "ATOMIC_CMP_SWAP_I32", ":", "return", "emitAtomicCmpSwap", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ")", ";", "case", "Mips", "::", "ATOMIC_CMP_SWAP_I64", ":", "return", "emitAtomicCmpSwap", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ")", ";", "case", "Mips", "::", "PseudoSDIV", ":", "case", "Mips", "::", "PseudoUDIV", ":", "case", "Mips", "::", "DIV", ":", "case", "Mips", "::", "DIVU", ":", "case", "Mips", "::", "MOD", ":", "case", "Mips", "::", "MODU", ":", "return", "insertDivByZeroTrap", "(", "MI", ",", "", "BB", ",", "", "Subtarget", ".", "getInstrInfo", "(", ")", ",", "false", ",", "false", ")", ";", "case", "Mips", "::", "SDIV_MM_Pseudo", ":", "case", "Mips", "::", "UDIV_MM_Pseudo", ":", "case", "Mips", "::", "SDIV_MM", ":", "case", "Mips", "::", "UDIV_MM", ":", "case", "Mips", "::", "DIV_MMR6", ":", "case", "Mips", "::", "DIVU_MMR6", ":", "case", "Mips", "::", "MOD_MMR6", ":", "case", "Mips", "::", "MODU_MMR6", ":", "return", "insertDivByZeroTrap", "(", "MI", ",", "", "BB", ",", "", "Subtarget", ".", "getInstrInfo", "(", ")", ",", "false", ",", "true", ")", ";", "case", "Mips", "::", "PseudoDSDIV", ":", "case", "Mips", "::", "PseudoDUDIV", ":", "case", "Mips", "::", "DDIV", ":", "case", "Mips", "::", "DDIVU", ":", "case", "Mips", "::", "DMOD", ":", "case", "Mips", "::", "DMODU", ":", "return", "insertDivByZeroTrap", "(", "MI", ",", "", "BB", ",", "", "Subtarget", ".", "getInstrInfo", "(", ")", ",", "true", ",", "false", ")", ";", "case", "Mips", "::", "DDIV_MM64R6", ":", "case", "Mips", "::", "DDIVU_MM64R6", ":", "case", "Mips", "::", "DMOD_MM64R6", ":", "case", "Mips", "::", "DMODU_MM64R6", ":", "return", "insertDivByZeroTrap", "(", "MI", ",", "", "BB", ",", "", "Subtarget", ".", "getInstrInfo", "(", ")", ",", "true", ",", "true", ")", ";", "case", "Mips", "::", "PseudoSELECT_I", ":", "case", "Mips", "::", "PseudoSELECT_I64", ":", "case", "Mips", "::", "PseudoSELECT_S", ":", "case", "Mips", "::", "PseudoSELECT_D32", ":", "case", "Mips", "::", "PseudoSELECT_D64", ":", "return", "emitPseudoSELECT", "(", "MI", ",", "BB", ",", "false", ",", "Mips", "::", "BNE", ")", ";", "case", "Mips", "::", "PseudoSELECTFP_F_I", ":", "case", "Mips", "::", "PseudoSELECTFP_F_I64", ":" ]
LLVM	AArch64	CPP	program_repair	CPU	617,972	[ "<FIXS>", "<FIXE>", "<FIXS>", ":", "Vec", "(", "Vec", ")", ",", "MinElt", "(", "std", "::", "numeric_limits", "unsigned", ">", "::", "max", "(", ")", ")", ",", "MaxElt", "(", "<NUM_LIT>", ")", ",", "ShuffleVec", "(", "Vec", ")", ",", "WindowBase", "(", "<NUM_LIT>", ")", ",", "WindowScale", "(", "<NUM_LIT>", ")", "{", "}", "bool", "operator", "==", "(", "SDValue", "OtherVec", ")", "{", "return", "Vec", "==", "OtherVec", ";", "}", "<FIXE>" ]	[ "int", "WindowBase", ";", "int", "WindowScale", ";", "<BUGS>", "bool", "operator", "==", "(", "SDValue", "OtherVec", ")", "{", "return", "Vec", "==", "OtherVec", ";", "}", "<BUGE>", "ShuffleSourceInfo", "(", "SDValue", "Vec", ")", "<BUGS>", ":", "Vec", "(", "Vec", ")", ",", "MinElt", "(", "UINT_MAX", ")", ",", "MaxElt", "(", "<NUM_LIT>", ")", ",", "ShuffleVec", "(", "Vec", ")", ",", "WindowBase", "(", "<NUM_LIT>", ")", ",", "WindowScale", "(", "<NUM_LIT>", ")", "{", "}", "<BUGE>", "}", ";" ]
LLVM	AArch64	TD	next_suggestion	CPU	617,973	[ "}" ]	[ "def", "KryoWrite_2cyc_XY_XY_241ln", ":", "SchedWriteRes", "<", "[", "KryoUnitXY", ",", "KryoUnitXY", "]", ">", "{", "let", "Latency", "=", "<NUM_LIT>", ";", "let", "NumMicroOps", "=", "<NUM_LIT>", ";" ]
GCC	gcn	CPP	program_repair	GPU	617,974	[ "<FIXS>", "const", "char", "*", "s", ";", "machine_mode", "mode", "=", "GET_MODE", "(", "x", ")", ";", "if", "(", "VECTOR_MODE_P", "(", "mode", ")", ")", "mode", "=", "GET_MODE_INNER", "(", "mode", ")", ";", "switch", "(", "mode", ")", "<FIXE>", "<FIXS>", "case", "E_QImode", ":", "<FIXE>", "<FIXS>", "case", "E_HImode", ":", "case", "E_HFmode", ":", "<FIXE>", "<FIXS>", "case", "E_SImode", ":", "case", "E_SFmode", ":", "<FIXE>", "<FIXS>", "case", "E_DImode", ":", "case", "E_DFmode", ":", "<FIXE>", "<FIXS>", "case", "E_TImode", ":", "<FIXE>", "<FIXS>", "<FIXE>" ]	[ "}", "case", "'", "s", "'", ":", "{", "<BUGS>", "const", "char", "*", "s", "=", "<STR_LIT>", "<STR_LIT>", ";", "switch", "(", "GET_MODE_SIZE", "(", "GET_MODE", "(", "x", ")", ")", ")", "<BUGE>", "{", "<BUGS>", "case", "<NUM_LIT>", ":", "<BUGE>", "s", "=", "<STR_LIT>", "_byte", "<STR_LIT>", ";", "break", ";", "<BUGS>", "case", "<NUM_LIT>", ":", "<BUGE>", "s", "=", "<STR_LIT>", "_short", "<STR_LIT>", ";", "break", ";", "<BUGS>", "case", "<NUM_LIT>", ":", "<BUGE>", "s", "=", "<STR_LIT>", "_dword", "<STR_LIT>", ";", "break", ";", "<BUGS>", "case", "<NUM_LIT>", ":", "<BUGE>", "s", "=", "<STR_LIT>", "_dwordx2", "<STR_LIT>", ";", "break", ";", "<BUGS>", "case", "<NUM_LIT>", ":", "s", "=", "<STR_LIT>", "_dwordx3", "<STR_LIT>", ";", "break", ";", "case", "<NUM_LIT>", ":", "<BUGE>", "s", "=", "<STR_LIT>", "_dwordx4", "<STR_LIT>", ";", "break", ";", "<BUGS>", "case", "<NUM_LIT>", ":", "s", "=", "<STR_LIT>", "_dwordx8", "<STR_LIT>", ";", "break", ";", "case", "<NUM_LIT>", ":", "s", "=", "VECTOR_MODE_P", "(", "GET_MODE", "(", "x", ")", ")", "?", "<STR_LIT>", "_byte", "<STR_LIT>", ":", "<STR_LIT>", "_dwordx16", "<STR_LIT>", ";", "break", ";", "case", "<NUM_LIT>", ":", "s", "=", "<STR_LIT>", "_short", "<STR_LIT>", ";", "break", ";", "case", "<NUM_LIT>", ":", "s", "=", "<STR_LIT>", "_dword", "<STR_LIT>", ";", "break", ";", "case", "<NUM_LIT>", ":", "s", "=", "<STR_LIT>", "_dwordx2", "<STR_LIT>", ";", "break", ";", "<BUGE>", "default", ":", "output_operand_lossage", "(", "<STR_LIT>", "invalid operand %%xn code", "<STR_LIT>", ")", ";", "return", ";" ]
LLVM	X86	CPP	next_suggestion	CPU	617,975	[ "insn", "->", "eaBase", "=", "(", "EABase", ")", "(", "insn", "->", "eaRegBase", "+", "rm", ")", ";" ]	[ "break", ";", "case", "<NUM_LIT>", ":", "insn", "->", "regBase", "=", "MODRM_REG_EAX", ";", "insn", "->", "eaRegBase", "=", "EA_REG_EAX", ";", "break", ";", "case", "<NUM_LIT>", ":", "insn", "->", "regBase", "=", "MODRM_REG_RAX", ";", "insn", "->", "eaRegBase", "=", "EA_REG_RAX", ";", "break", ";", "}", "reg", "\|=", "rFromREX", "(", "insn", "->", "rexPrefix", ")", "<<", "<NUM_LIT>", ";", "rm", "\|=", "bFromREX", "(", "insn", "->", "rexPrefix", ")", "<<", "<NUM_LIT>", ";", "if", "(", "insn", "->", "vectorExtensionType", "==", "TYPE_EVEX", ")", "{", "reg", "\|=", "r2FromEVEX2of4", "(", "insn", "->", "vectorExtensionPrefix", "[", "<NUM_LIT>", "]", ")", "<<", "<NUM_LIT>", ";", "rm", "\|=", "xFromEVEX2of4", "(", "insn", "->", "vectorExtensionPrefix", "[", "<NUM_LIT>", "]", ")", "<<", "<NUM_LIT>", ";", "}", "insn", "->", "reg", "=", "(", "Reg", ")", "(", "insn", "->", "regBase", "+", "reg", ")", ";", "switch", "(", "insn", "->", "addressSize", ")", "{", "case", "<NUM_LIT>", ":", "insn", "->", "eaBaseBase", "=", "EA_BASE_BX_SI", ";", "switch", "(", "mod", ")", "{", "case", "<NUM_LIT>", ":", "if", "(", "rm", "==", "<NUM_LIT>", ")", "{", "insn", "->", "eaBase", "=", "EA_BASE_NONE", ";", "insn", "->", "eaDisplacement", "=", "EA_DISP_16", ";", "if", "(", "readDisplacement", "(", "insn", ")", ")", "return", "-", "<NUM_LIT>", ";", "}", "else", "{", "insn", "->", "eaBase", "=", "(", "EABase", ")", "(", "insn", "->", "eaBaseBase", "+", "rm", ")", ";", "insn", "->", "eaDisplacement", "=", "EA_DISP_NONE", ";", "}", "break", ";", "case", "<NUM_LIT>", ":", "insn", "->", "eaBase", "=", "(", "EABase", ")", "(", "insn", "->", "eaBaseBase", "+", "rm", ")", ";", "insn", "->", "eaDisplacement", "=", "EA_DISP_8", ";", "insn", "->", "displacementSize", "=", "<NUM_LIT>", ";", "if", "(", "readDisplacement", "(", "insn", ")", ")", "return", "-", "<NUM_LIT>", ";", "break", ";", "case", "<NUM_LIT>", ":", "insn", "->", "eaBase", "=", "(", "EABase", ")", "(", "insn", "->", "eaBaseBase", "+", "rm", ")", ";", "insn", "->", "eaDisplacement", "=", "EA_DISP_16", ";", "if", "(", "readDisplacement", "(", "insn", ")", ")", "return", "-", "<NUM_LIT>", ";", "break", ";", "case", "<NUM_LIT>", ":", "insn", "->", "eaBase", "=", "(", "EABase", ")", "(", "insn", "->", "eaRegBase", "+", "rm", ")", ";", "if", "(", "readDisplacement", "(", "insn", ")", ")", "return", "-", "<NUM_LIT>", ";", "break", ";", "}", "break", ";", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "insn", "->", "eaBaseBase", "=", "(", "insn", "->", "addressSize", "==", "<NUM_LIT>", "?", "EA_BASE_EAX", ":", "EA_BASE_RAX", ")", ";", "switch", "(", "mod", ")", "{", "case", "<NUM_LIT>", ":", "insn", "->", "eaDisplacement", "=", "EA_DISP_NONE", ";", "switch", "(", "rm", ")", "{", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "insn", "->", "eaBase", "=", "(", "insn", "->", "addressSize", "==", "<NUM_LIT>", "?", "EA_BASE_sib", ":", "EA_BASE_sib64", ")", ";", "if", "(", "readSIB", "(", "insn", ")", "\|\|", "readDisplacement", "(", "insn", ")", ")", "return", "-", "<NUM_LIT>", ";", "break", ";", "case", "<NUM_LIT>", ":", "insn", "->", "eaBase", "=", "EA_BASE_NONE", ";", "insn", "->", "eaDisplacement", "=", "EA_DISP_32", ";", "if", "(", "readDisplacement", "(", "insn", ")", ")", "return", "-", "<NUM_LIT>", ";", "break", ";", "default", ":", "insn", "->", "eaBase", "=", "(", "EABase", ")", "(", "insn", "->", "eaBaseBase", "+", "rm", ")", ";", "break", ";", "}", "break", ";", "case", "<NUM_LIT>", ":", "insn", "->", "displacementSize", "=", "<NUM_LIT>", ";", "case", "<NUM_LIT>", ":", "insn", "->", "eaDisplacement", "=", "(", "mod", "==", "<NUM_LIT>", "?", "EA_DISP_8", ":", "EA_DISP_32", ")", ";", "switch", "(", "rm", ")", "{", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "insn", "->", "eaBase", "=", "EA_BASE_sib", ";", "if", "(", "readSIB", "(", "insn", ")", "\|\|", "readDisplacement", "(", "insn", ")", ")", "return", "-", "<NUM_LIT>", ";", "break", ";", "default", ":", "insn", "->", "eaBase", "=", "(", "EABase", ")", "(", "insn", "->", "eaBaseBase", "+", "rm", ")", ";", "if", "(", "readDisplacement", "(", "insn", ")", ")", "return", "-", "<NUM_LIT>", ";", "break", ";", "}", "break", ";", "case", "<NUM_LIT>", ":", "insn", "->", "eaDisplacement", "=", "EA_DISP_NONE", ";" ]
LLVM	ARM	CPP	code_generation	CPU	617,976	[ "void", "assignValueToReg", "(", "unsigned", "ValVReg", ",", "unsigned", "PhysReg", ",", "CCValAssign", "&", "VA", ")", "override", "{", "assert", "(", "VA", ".", "isRegLoc", "(", ")", "&&", "<STR_LIT>", "Value shouldn't be assigned to reg", "<STR_LIT>", ")", ";", "assert", "(", "VA", ".", "getLocReg", "(", ")", "==", "PhysReg", "&&", "<STR_LIT>", "Assigning to the wrong reg?", "<STR_LIT>", ")", ";", "assert", "(", "VA", ".", "getValVT", "(", ")", ".", "getSizeInBits", "(", ")", "<=", "<NUM_LIT>", "&&", "<STR_LIT>", "Unsupported value size", "<STR_LIT>", ")", ";", "assert", "(", "VA", ".", "getLocVT", "(", ")", ".", "getSizeInBits", "(", ")", "==", "<NUM_LIT>", "&&", "<STR_LIT>", "Unsupported location size", "<STR_LIT>", ")", ";", "assert", "(", "VA", ".", "getLocInfo", "(", ")", "!=", "CCValAssign", "::", "SExt", "&&", "VA", ".", "getLocInfo", "(", ")", "!=", "CCValAssign", "::", "ZExt", "&&", "<STR_LIT>", "ABI extensions not supported yet", "<STR_LIT>", ")", ";", "MIRBuilder", ".", "buildCopy", "(", "PhysReg", ",", "ValVReg", ")", ";", "MIB", ".", "addUse", "(", "PhysReg", ",", "RegState", "::", "Implicit", ")", ";", "}" ]	[ "The", "specified", "value", "has", "been", "assigned", "to", "a", "physical", "register", ",", "handle", "the", "appropriate", "COPY", "(", "either", "to", "or", "from", ")", "and", "mark", "any", "relevant", "uses/defines", "as", "needed", "." ]
LLVM	Sparc	CPP	code_generation	CPU	617,977	[ "bool", "SparcAsmPrinter", "::", "PrintAsmMemoryOperand", "(", "const", "MachineInstr", "", "MI", ",", "unsigned", "OpNo", ",", "unsigned", "AsmVariant", ",", "const", "char", "", "ExtraCode", ")", "{", "if", "(", "ExtraCode", "&&", "ExtraCode", "[", "<NUM_LIT>", "]", ")", "return", "true", ";", "O", "<<", "'", "[", "'", ";", "printMemOperand", "(", "MI", ",", "OpNo", ")", ";", "O", "<<", "'", "]", "'", ";", "return", "false", ";", "}" ]	[ "Print", "the", "specified", "operand", "of", "MI", ",", "an", "INLINEASM", "instruction", ",", "using", "the", "specified", "assembler", "variant", "as", "an", "address", "." ]
LLVM	X86	CPP	next_suggestion	CPU	617,978	[ "break", ";" ]	[ "if", "(", "consumeByte", "(", "insn", ",", "&", "insn", "->", "modRM", ")", ")", "return", "-", "<NUM_LIT>", ";", "insn", "->", "consumedModRM", "=", "true", ";", "mod", "=", "modFromModRM", "(", "insn", "->", "modRM", ")", ";", "rm", "=", "rmFromModRM", "(", "insn", "->", "modRM", ")", ";", "reg", "=", "regFromModRM", "(", "insn", "->", "modRM", ")", ";", "switch", "(", "insn", "->", "registerSize", ")", "{", "case", "<NUM_LIT>", ":", "insn", "->", "regBase", "=", "MODRM_REG_AX", ";", "insn", "->", "eaRegBase", "=", "EA_REG_AX", ";", "break", ";", "case", "<NUM_LIT>", ":", "insn", "->", "regBase", "=", "MODRM_REG_EAX", ";", "insn", "->", "eaRegBase", "=", "EA_REG_EAX", ";", "break", ";", "case", "<NUM_LIT>", ":", "insn", "->", "regBase", "=", "MODRM_REG_RAX", ";", "insn", "->", "eaRegBase", "=", "EA_REG_RAX", ";", "break", ";", "}", "reg", "\|=", "rFromREX", "(", "insn", "->", "rexPrefix", ")", "<<", "<NUM_LIT>", ";", "rm", "\|=", "bFromREX", "(", "insn", "->", "rexPrefix", ")", "<<", "<NUM_LIT>", ";", "if", "(", "insn", "->", "vectorExtensionType", "==", "TYPE_EVEX", ")", "{", "reg", "\|=", "r2FromEVEX2of4", "(", "insn", "->", "vectorExtensionPrefix", "[", "<NUM_LIT>", "]", ")", "<<", "<NUM_LIT>", ";", "rm", "\|=", "xFromEVEX2of4", "(", "insn", "->", "vectorExtensionPrefix", "[", "<NUM_LIT>", "]", ")", "<<", "<NUM_LIT>", ";", "}", "insn", "->", "reg", "=", "(", "Reg", ")", "(", "insn", "->", "regBase", "+", "reg", ")", ";", "switch", "(", "insn", "->", "addressSize", ")", "{", "case", "<NUM_LIT>", ":", "insn", "->", "eaBaseBase", "=", "EA_BASE_BX_SI", ";", "switch", "(", "mod", ")", "{", "case", "<NUM_LIT>", ":", "if", "(", "rm", "==", "<NUM_LIT>", ")", "{", "insn", "->", "eaBase", "=", "EA_BASE_NONE", ";", "insn", "->", "eaDisplacement", "=", "EA_DISP_16", ";", "if", "(", "readDisplacement", "(", "insn", ")", ")", "return", "-", "<NUM_LIT>", ";", "}", "else", "{", "insn", "->", "eaBase", "=", "(", "EABase", ")", "(", "insn", "->", "eaBaseBase", "+", "rm", ")", ";", "insn", "->", "eaDisplacement", "=", "EA_DISP_NONE", ";", "}", "break", ";", "case", "<NUM_LIT>", ":", "insn", "->", "eaBase", "=", "(", "EABase", ")", "(", "insn", "->", "eaBaseBase", "+", "rm", ")", ";", "insn", "->", "eaDisplacement", "=", "EA_DISP_8", ";", "insn", "->", "displacementSize", "=", "<NUM_LIT>", ";", "if", "(", "readDisplacement", "(", "insn", ")", ")", "return", "-", "<NUM_LIT>", ";", "break", ";", "case", "<NUM_LIT>", ":", "insn", "->", "eaBase", "=", "(", "EABase", ")", "(", "insn", "->", "eaBaseBase", "+", "rm", ")", ";", "insn", "->", "eaDisplacement", "=", "EA_DISP_16", ";", "if", "(", "readDisplacement", "(", "insn", ")", ")", "return", "-", "<NUM_LIT>", ";", "break", ";", "case", "<NUM_LIT>", ":", "insn", "->", "eaBase", "=", "(", "EABase", ")", "(", "insn", "->", "eaRegBase", "+", "rm", ")", ";", "if", "(", "readDisplacement", "(", "insn", ")", ")", "return", "-", "<NUM_LIT>", ";", "break", ";", "}", "break", ";", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "insn", "->", "eaBaseBase", "=", "(", "insn", "->", "addressSize", "==", "<NUM_LIT>", "?", "EA_BASE_EAX", ":", "EA_BASE_RAX", ")", ";", "switch", "(", "mod", ")", "{", "case", "<NUM_LIT>", ":", "insn", "->", "eaDisplacement", "=", "EA_DISP_NONE", ";", "switch", "(", "rm", "&", "<NUM_LIT>", ")", "{", "case", "<NUM_LIT>", ":", "insn", "->", "eaBase", "=", "(", "insn", "->", "addressSize", "==", "<NUM_LIT>", "?", "EA_BASE_sib", ":", "EA_BASE_sib64", ")", ";", "if", "(", "readSIB", "(", "insn", ")", "\|\|", "readDisplacement", "(", "insn", ")", ")", "return", "-", "<NUM_LIT>", ";", "break", ";", "case", "<NUM_LIT>", ":", "insn", "->", "eaBase", "=", "EA_BASE_NONE", ";", "insn", "->", "eaDisplacement", "=", "EA_DISP_32", ";", "if", "(", "readDisplacement", "(", "insn", ")", ")", "return", "-", "<NUM_LIT>", ";", "break", ";", "default", ":", "insn", "->", "eaBase", "=", "(", "EABase", ")", "(", "insn", "->", "eaBaseBase", "+", "rm", ")", ";", "break", ";", "}", "break", ";", "case", "<NUM_LIT>", ":", "insn", "->", "displacementSize", "=", "<NUM_LIT>", ";", "case", "<NUM_LIT>", ":", "insn", "->", "eaDisplacement", "=", "(", "mod", "==", "<NUM_LIT>", "?", "EA_DISP_8", ":", "EA_DISP_32", ")", ";", "switch", "(", "rm", "&", "<NUM_LIT>", ")", "{", "case", "<NUM_LIT>", ":", "insn", "->", "eaBase", "=", "EA_BASE_sib", ";", "if", "(", "readSIB", "(", "insn", ")", "\|\|", "readDisplacement", "(", "insn", ")", ")", "return", "-", "<NUM_LIT>", ";", "break", ";", "default", ":", "insn", "->", "eaBase", "=", "(", "EABase", ")", "(", "insn", "->", "eaBaseBase", "+", "rm", ")", ";", "if", "(", "readDisplacement", "(", "insn", ")", ")", "return", "-", "<NUM_LIT>", ";", "break", ";", "}", "break", ";", "case", "<NUM_LIT>", ":", "insn", "->", "eaDisplacement", "=", "EA_DISP_NONE", ";", "insn", "->", "eaBase", "=", "(", "EABase", ")", "(", "insn", "->", "eaRegBase", "+", "rm", ")", ";" ]
GCC	i386	MD	next_suggestion	CPU	617,979	[ "(", "symbol_ref", "<STR_LIT>", ")", ")", "]", ")" ]	[ "[", "(", "match_operand", ":", "BLK", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "ANY_XRSTOR", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set", "(", "attr", "<STR_LIT>", ")" ]
LLVM	Mips	CPP	next_suggestion	CPU	617,980	[ "int64_t", "Offset", "=", "MFI", ".", "getObjectOffset", "(", "MipsFI", "->", "getEhDataRegFI", "(", "I", ")", ")", ";" ]	[ "MachineFrameInfo", "&", "MFI", "=", "MF", ".", "getFrameInfo", "(", ")", ";", "MipsFunctionInfo", "", "MipsFI", "=", "MF", ".", "getInfo", "<", "MipsFunctionInfo", ">", "(", ")", ";", "const", "MipsSEInstrInfo", "&", "TII", "=", "", "static_cast", "<", "const", "MipsSEInstrInfo", "", ">", "(", "STI", ".", "getInstrInfo", "(", ")", ")", ";", "const", "MipsRegisterInfo", "&", "RegInfo", "=", "", "static_cast", "<", "const", "MipsRegisterInfo", "", ">", "(", "STI", ".", "getRegisterInfo", "(", ")", ")", ";", "MachineBasicBlock", "::", "iterator", "MBBI", "=", "MBB", ".", "begin", "(", ")", ";", "DebugLoc", "dl", ";", "MipsABIInfo", "ABI", "=", "STI", ".", "getABI", "(", ")", ";", "unsigned", "SP", "=", "ABI", ".", "GetStackPtr", "(", ")", ";", "unsigned", "FP", "=", "ABI", ".", "GetFramePtr", "(", ")", ";", "unsigned", "ZERO", "=", "ABI", ".", "GetNullPtr", "(", ")", ";", "unsigned", "MOVE", "=", "ABI", ".", "GetGPRMoveOp", "(", ")", ";", "unsigned", "ADDiu", "=", "ABI", ".", "GetPtrAddiuOp", "(", ")", ";", "unsigned", "AND", "=", "ABI", ".", "IsN64", "(", ")", "?", "Mips", "::", "AND64", ":", "Mips", "::", "AND", ";", "const", "TargetRegisterClass", "", "RC", "=", "ABI", ".", "ArePtrs64bit", "(", ")", "?", "&", "Mips", "::", "GPR64RegClass", ":", "&", "Mips", "::", "GPR32RegClass", ";", "uint64_t", "StackSize", "=", "MFI", ".", "getStackSize", "(", ")", ";", "if", "(", "StackSize", "==", "<NUM_LIT>", "&&", "!", "MFI", ".", "adjustsStack", "(", ")", ")", "return", ";", "MachineModuleInfo", "&", "MMI", "=", "MF", ".", "getMMI", "(", ")", ";", "const", "MCRegisterInfo", "*", "MRI", "=", "MMI", ".", "getContext", "(", ")", ".", "getRegisterInfo", "(", ")", ";", "TII", ".", "adjustStackPtr", "(", "SP", ",", "-", "StackSize", ",", "MBB", ",", "MBBI", ")", ";", "unsigned", "CFIIndex", "=", "MF", ".", "addFrameInst", "(", "MCCFIInstruction", "::", "createDefCfaOffset", "(", "nullptr", ",", "-", "StackSize", ")", ")", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "dl", ",", "TII", ".", "get", "(", "TargetOpcode", "::", "CFI_INSTRUCTION", ")", ")", ".", "addCFIIndex", "(", "CFIIndex", ")", ";", "if", "(", "MF", ".", "getFunction", "(", ")", ".", "hasFnAttribute", "(", "<STR_LIT>", "interrupt", "<STR_LIT>", ")", ")", "emitInterruptPrologueStub", "(", "MF", ",", "MBB", ")", ";", "const", "std", "::", "vector", "<", "CalleeSavedInfo", ">", "&", "CSI", "=", "MFI", ".", "getCalleeSavedInfo", "(", ")", ";", "if", "(", "!", "CSI", ".", "empty", "(", ")", ")", "{", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "<", "CSI", ".", "size", "(", ")", ";", "++", "i", ")", "++", "MBBI", ";", "for", "(", "std", "::", "vector", "<", "CalleeSavedInfo", ">", "::", "const_iterator", "I", "=", "CSI", ".", "begin", "(", ")", ",", "E", "=", "CSI", ".", "end", "(", ")", ";", "I", "!=", "E", ";", "++", "I", ")", "{", "int64_t", "Offset", "=", "MFI", ".", "getObjectOffset", "(", "I", "->", "getFrameIdx", "(", ")", ")", ";", "unsigned", "Reg", "=", "I", "->", "getReg", "(", ")", ";", "if", "(", "Mips", "::", "AFGR64RegClass", ".", "contains", "(", "Reg", ")", ")", "{", "unsigned", "Reg0", "=", "MRI", "->", "getDwarfRegNum", "(", "RegInfo", ".", "getSubReg", "(", "Reg", ",", "Mips", "::", "sub_lo", ")", ",", "true", ")", ";", "unsigned", "Reg1", "=", "MRI", "->", "getDwarfRegNum", "(", "RegInfo", ".", "getSubReg", "(", "Reg", ",", "Mips", "::", "sub_hi", ")", ",", "true", ")", ";", "if", "(", "!", "STI", ".", "isLittle", "(", ")", ")", "std", "::", "swap", "(", "Reg0", ",", "Reg1", ")", ";", "unsigned", "CFIIndex", "=", "MF", ".", "addFrameInst", "(", "MCCFIInstruction", "::", "createOffset", "(", "nullptr", ",", "Reg0", ",", "Offset", ")", ")", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "dl", ",", "TII", ".", "get", "(", "TargetOpcode", "::", "CFI_INSTRUCTION", ")", ")", ".", "addCFIIndex", "(", "CFIIndex", ")", ";", "CFIIndex", "=", "MF", ".", "addFrameInst", "(", "MCCFIInstruction", "::", "createOffset", "(", "nullptr", ",", "Reg1", ",", "Offset", "+", "<NUM_LIT>", ")", ")", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "dl", ",", "TII", ".", "get", "(", "TargetOpcode", "::", "CFI_INSTRUCTION", ")", ")", ".", "addCFIIndex", "(", "CFIIndex", ")", ";", "}", "else", "if", "(", "Mips", "::", "FGR64RegClass", ".", "contains", "(", "Reg", ")", ")", "{", "unsigned", "Reg0", "=", "MRI", "->", "getDwarfRegNum", "(", "Reg", ",", "true", ")", ";", "unsigned", "Reg1", "=", "MRI", "->", "getDwarfRegNum", "(", "Reg", ",", "true", ")", "+", "<NUM_LIT>", ";", "if", "(", "!", "STI", ".", "isLittle", "(", ")", ")", "std", "::", "swap", "(", "Reg0", ",", "Reg1", ")", ";", "unsigned", "CFIIndex", "=", "MF", ".", "addFrameInst", "(", "MCCFIInstruction", "::", "createOffset", "(", "nullptr", ",", "Reg0", ",", "Offset", ")", ")", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "dl", ",", "TII", ".", "get", "(", "TargetOpcode", "::", "CFI_INSTRUCTION", ")", ")", ".", "addCFIIndex", "(", "CFIIndex", ")", ";", "CFIIndex", "=", "MF", ".", "addFrameInst", "(", "MCCFIInstruction", "::", "createOffset", "(", "nullptr", ",", "Reg1", ",", "Offset", "+", "<NUM_LIT>", ")", ")", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "dl", ",", "TII", ".", "get", "(", "TargetOpcode", "::", "CFI_INSTRUCTION", ")", ")", ".", "addCFIIndex", "(", "CFIIndex", ")", ";", "}", "else", "{", "unsigned", "CFIIndex", "=", "MF", ".", "addFrameInst", "(", "MCCFIInstruction", "::", "createOffset", "(", "nullptr", ",", "MRI", "->", "getDwarfRegNum", "(", "Reg", ",", "true", ")", ",", "Offset", ")", ")", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "dl", ",", "TII", ".", "get", "(", "TargetOpcode", "::", "CFI_INSTRUCTION", ")", ")", ".", "addCFIIndex", "(", "CFIIndex", ")", ";", "}", "}", "}", "if", "(", "MipsFI", "->", "callsEhReturn", "(", ")", ")", "{", "for", "(", "int", "I", "=", "<NUM_LIT>", ";", "I", "<", "<NUM_LIT>", ";", "++", "I", ")", "{", "if", "(", "!", "MBB", ".", "isLiveIn", "(", "ABI", ".", "GetEhDataReg", "(", "I", ")", ")", ")", "MBB", ".", "addLiveIn", "(", "ABI", ".", "GetEhDataReg", "(", "I", ")", ")", ";", "TII", ".", "storeRegToStackSlot", "(", "MBB", ",", "MBBI", ",", "ABI", ".", "GetEhDataReg", "(", "I", ")", ",", "false", ",", "MipsFI", "->", "getEhDataRegFI", "(", "I", ")", ",", "RC", ",", "&", "RegInfo", ")", ";", "}", "for", "(", "int", "I", "=", "<NUM_LIT>", ";", "I", "<", "<NUM_LIT>", ";", "++", "I", ")", "{" ]
LLVM	TPC	CPP	stmt_completion	Virtual ISA	617,981	[ "else", "{" ]	[ "pred", "=", "<NUM_LIT>", ";", "polarity", "=", "<NUM_LIT>", ";", "if", "(", "MCID", ".", "getNumOperands", "(", ")", "<", "<NUM_LIT>", ")", "{", "return", "true", ";", "}", "const", "MachineOperand", "&", "pOp", "=", "MI", ".", "getOperand", "(", "MCID", ".", "getNumOperands", "(", ")", "-", "<NUM_LIT>", ")", ";", "const", "MachineOperand", "&", "ppOp", "=", "MI", ".", "getOperand", "(", "MCID", ".", "getNumOperands", "(", ")", "-", "<NUM_LIT>", ")", ";", "if", "(", "!", "pOp", ".", "isReg", "(", ")", ")", "{", "return", "true", ";", "}", "Register", "pReg", "=", "pOp", ".", "getReg", "(", ")", ";", "const", "TargetRegisterClass", "*", "pRegClass", ";", "if", "(", "pReg", ".", "isPhysical", "(", ")", ")", "{", "pRegClass", "=", "getClassOfPhysicalRegister", "(", "pReg", ",", "RI", ")", ";", "}" ]
LLVM	ARM	CPP	next_suggestion	CPU	617,982	[ "}" ]	[ "}", "else", "if", "(", "MO", ".", "isImm", "(", ")", "&&", "!", "MCID", ".", "OpInfo", "[", "i", "]", ".", "isPredicate", "(", ")", ")", "{", "if", "(", "(", "(", "unsigned", ")", "MO", ".", "getImm", "(", ")", ")", ">", "Limit", ")", "return", "false", ";", "}", "}", "const", "MCInstrDesc", "&", "NewMCID", "=", "TII", "->", "get", "(", "Entry", ".", "NarrowOpc1", ")", ";", "unsigned", "PredReg", "=", "<NUM_LIT>", ";", "<STR_LIT>", "::", "<STR_LIT>", "Pred", "=", "getInstrPredicate", "(", "MI", ",", "PredReg", ")", ";", "bool", "SkipPred", "=", "false", ";", "if", "(", "Pred", "!=", "<STR_LIT>", "::", "<STR_LIT>", ")", "{", "if", "(", "!", "NewMCID", ".", "isPredicable", "(", ")", ")", "return", "false", ";", "}", "else", "{", "SkipPred", "=", "!", "NewMCID", ".", "isPredicable", "(", ")", ";", "}", "bool", "HasCC", "=", "false", ";", "bool", "CCDead", "=", "false", ";", "if", "(", "MCID", ".", "hasOptionalDef", "(", ")", ")", "{", "unsigned", "NumOps", "=", "MCID", ".", "getNumOperands", "(", ")", ";", "HasCC", "=", "(", "MI", "->", "getOperand", "(", "NumOps", "-", "<NUM_LIT>", ")", ".", "getReg", "(", ")", "==", "ARM", "::", "CPSR", ")", ";", "if", "(", "HasCC", "&&", "MI", "->", "getOperand", "(", "NumOps", "-", "<NUM_LIT>", ")", ".", "isDead", "(", ")", ")", "CCDead", "=", "true", ";", "}", "if", "(", "!", "VerifyPredAndCC", "(", "MI", ",", "Entry", ",", "false", ",", "Pred", ",", "LiveCPSR", ",", "HasCC", ",", "CCDead", ")", ")", "return", "false", ";", "if", "(", "Entry", ".", "PartFlag", "&&", "NewMCID", ".", "hasOptionalDef", "(", ")", "&&", "HasCC", "&&", "canAddPseudoFlagDep", "(", "CPSRDef", ",", "MI", ",", "IsSelfLoop", ")", ")", "return", "false", ";", "DebugLoc", "dl", "=", "MI", "->", "getDebugLoc", "(", ")", ";", "MachineInstrBuilder", "MIB", "=", "BuildMI", "(", "MBB", ",", "MI", ",", "dl", ",", "NewMCID", ")", ";", "MIB", ".", "addOperand", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "if", "(", "NewMCID", ".", "hasOptionalDef", "(", ")", ")", "{", "if", "(", "HasCC", ")", "AddDefaultT1CC", "(", "MIB", ",", "CCDead", ")", ";", "else", "AddNoT1CC", "(", "MIB", ")", ";", "}", "unsigned", "NumOps", "=", "MCID", ".", "getNumOperands", "(", ")", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "e", "=", "MI", "->", "getNumOperands", "(", ")", ";", "i", "!=", "e", ";", "++", "i", ")", "{", "if", "(", "i", "<", "NumOps", "&&", "MCID", ".", "OpInfo", "[", "i", "]", ".", "isOptionalDef", "(", ")", ")", "continue", ";", "if", "(", "(", "MCID", ".", "getOpcode", "(", ")", "==", "ARM", "::", "t2RSBSri", "\|\|", "MCID", ".", "getOpcode", "(", ")", "==", "ARM", "::", "t2RSBri", "\|\|", "MCID", ".", "getOpcode", "(", ")", "==", "ARM", "::", "t2SXTB", "\|\|", "MCID", ".", "getOpcode", "(", ")", "==", "ARM", "::", "t2SXTH", "\|\|", "MCID", ".", "getOpcode", "(", ")", "==", "ARM", "::", "t2UXTB", "\|\|", "MCID", ".", "getOpcode", "(", ")", "==", "ARM", "::", "t2UXTH", ")", "&&", "i", "==", "<NUM_LIT>", ")", "continue", ";", "bool", "isPred", "=", "(", "i", "<", "NumOps", "&&", "MCID", ".", "OpInfo", "[", "i", "]", ".", "isPredicate", "(", ")", ")", ";", "if", "(", "SkipPred", "&&", "isPred", ")", "continue", ";", "const", "MachineOperand", "&", "MO", "=", "MI", "->", "getOperand", "(", "i", ")", ";", "if", "(", "MO", ".", "isReg", "(", ")", "&&", "MO", ".", "isImplicit", "(", ")", "&&", "MO", ".", "getReg", "(", ")", "==", "ARM", "::", "CPSR", ")", "continue", ";", "MIB", ".", "addOperand", "(", "MO", ")", ";" ]
LLVM	M680x0	CPP	stmt_completion	MPU	617,983	[ ",", "O", ")", ";" ]	[ "printAbsMem", "(", "MI", ",", "opNum" ]
GCC	i386	CPP	program_repair	CPU	617,984	[ "<FIXS>", "if", "(", "(", "REX_INT_REGNO_P", "(", "regno", ")", "\|\|", "REX2_INT_REGNO_P", "(", "regno", ")", ")", "<FIXE>" ]	[ "{", "if", "(", "thunk_name", "!=", "NULL", ")", "{", "<BUGS>", "if", "(", "REX_INT_REGNO_P", "(", "regno", ")", "<BUGE>", "&&", "ix86_indirect_branch_cs_prefix", ")", "fprintf", "(", "asm_out_file", ",", "<STR_LIT>", "\\tcs\\n", "<STR_LIT>", ")", ";", "fprintf", "(", "asm_out_file", ",", "<STR_LIT>", "\\tjmp\\t", "<STR_LIT>", ")", ";" ]
GCC	visium	CPP	next_suggestion	Virtual ISA	617,985	[ "}" ]	[ "static", "bool", "visium_modes_tieable_p", "(", "machine_mode", "mode1", ",", "machine_mode", "mode2", ")", "{", "return", "(", "GET_MODE_CLASS", "(", "mode1", ")", "==", "MODE_INT", "&&", "GET_MODE_CLASS", "(", "mode2", ")", "==", "MODE_INT", ")", ";" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	617,986	[ "if", "(", "!", "RBI", ".", "constrainGenericRegister", "(", "VSrc", ",", "AMDGPU", "::", "VGPR_32RegClass", ",", "*", "MRI", ")", ")", "return", "false", ";" ]	[ "const", "bool", "HasVSrc", "=", "MI", ".", "getNumOperands", "(", ")", "==", "<NUM_LIT>", ";", "assert", "(", "HasVSrc", "\|\|", "MI", ".", "getNumOperands", "(", ")", "==", "<NUM_LIT>", ")", ";", "Register", "BaseOffset", "=", "MI", ".", "getOperand", "(", "HasVSrc", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "const", "RegisterBank", "", "OffsetRB", "=", "RBI", ".", "getRegBank", "(", "BaseOffset", ",", "", "MRI", ",", "TRI", ")", ";", "if", "(", "OffsetRB", "->", "getID", "(", ")", "!=", "AMDGPU", "::", "SGPRRegBankID", ")", "return", "false", ";", "MachineInstr", "", "OffsetDef", "=", "getDefIgnoringCopies", "(", "BaseOffset", ",", "", "MRI", ")", ";", "unsigned", "ImmOffset", ";", "MachineBasicBlock", "", "MBB", "=", "MI", ".", "getParent", "(", ")", ";", "const", "DebugLoc", "&", "DL", "=", "MI", ".", "getDebugLoc", "(", ")", ";", "MachineInstr", "", "Readfirstlane", "=", "nullptr", ";", "if", "(", "OffsetDef", "->", "getOpcode", "(", ")", "==", "AMDGPU", "::", "V_READFIRSTLANE_B32", ")", "{", "Readfirstlane", "=", "OffsetDef", ";", "BaseOffset", "=", "OffsetDef", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "OffsetDef", "=", "getDefIgnoringCopies", "(", "BaseOffset", ",", "", "MRI", ")", ";", "}", "if", "(", "OffsetDef", "->", "getOpcode", "(", ")", "==", "AMDGPU", "::", "G_CONSTANT", ")", "{", "ImmOffset", "=", "OffsetDef", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getCImm", "(", ")", "->", "getZExtValue", "(", ")", ";", "BuildMI", "(", "", "MBB", ",", "&", "MI", ",", "DL", ",", "TII", ".", "get", "(", "AMDGPU", "::", "S_MOV_B32", ")", ",", "AMDGPU", "::", "M0", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "}", "else", "{", "std", "::", "tie", "(", "BaseOffset", ",", "ImmOffset", ")", "=", "AMDGPU", "::", "getBaseWithConstantOffset", "(", "", "MRI", ",", "BaseOffset", ",", "KB", ")", ";", "if", "(", "Readfirstlane", ")", "{", "if", "(", "!", "RBI", ".", "constrainGenericRegister", "(", "BaseOffset", ",", "AMDGPU", "::", "VGPR_32RegClass", ",", "", "MRI", ")", ")", "return", "false", ";", "Readfirstlane", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "setReg", "(", "BaseOffset", ")", ";", "BaseOffset", "=", "Readfirstlane", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "}", "else", "{", "if", "(", "!", "RBI", ".", "constrainGenericRegister", "(", "BaseOffset", ",", "AMDGPU", "::", "SReg_32RegClass", ",", "", "MRI", ")", ")", "return", "false", ";", "}", "Register", "M0Base", "=", "MRI", "->", "createVirtualRegister", "(", "&", "AMDGPU", "::", "SReg_32RegClass", ")", ";", "BuildMI", "(", "", "MBB", ",", "&", "MI", ",", "DL", ",", "TII", ".", "get", "(", "AMDGPU", "::", "S_LSHL_B32", ")", ",", "M0Base", ")", ".", "addReg", "(", "BaseOffset", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "setOperandDead", "(", "<NUM_LIT>", ")", ";", "BuildMI", "(", "", "MBB", ",", "&", "MI", ",", "DL", ",", "TII", ".", "get", "(", "AMDGPU", "::", "COPY", ")", ",", "AMDGPU", "::", "M0", ")", ".", "addReg", "(", "M0Base", ")", ";", "}", "auto", "MIB", "=", "BuildMI", "(", "", "MBB", ",", "&", "MI", ",", "DL", ",", "TII", ".", "get", "(", "gwsIntrinToOpcode", "(", "IID", ")", ")", ")", ";", "if", "(", "HasVSrc", ")", "{", "Register", "VSrc", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "MIB", ".", "addReg", "(", "VSrc", ")", ";" ]
GCC	frv	MD	next_suggestion	VLIW	617,987	[ "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")" ]	[ "[", "(", "parallel", "[", "(", "set", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "smin", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]
LLVM	AArch64	TD	stmt_completion	CPU	617,988	[ "iop", ";" ]	[ "def", "_D", ":", "sve_intx_dot_by_indexed_elem", "<", "<NUM_LIT>", ",", "opc", ",", "asm", ",", "ZPR64", ",", "ZPR16", ",", "ZPR4b16", ",", "VectorIndexD", ">", "{", "bits", "<", "<NUM_LIT>", ">" ]
LLVM	AMDGPU	TD	program_repair	GPU	617,989	[ "<FIXS>", "SDPatternOperator", "node", "=", "null_frag", ",", "bit", "VOP3Only", "=", "<NUM_LIT>", ">", ":", "VOP3_Helper", "<FIXE>" ]	[ "VOPCClassInst", "op", ",", "opName", ",", "VOPC_I1_F64_I32", ",", "<NUM_LIT>", ",", "[", "WriteDoubleAdd", "]", ">", ";", "multiclass", "VOP3Inst", "vop3", "op", ",", "string", "opName", ",", "VOPProfile", "P", ",", "<BUGS>", "SDPatternOperator", "node", "=", "null_frag", ">", ":", "VOP3_Helper", "<BUGE>", "op", ",", "opName", ",", "(", "outs", "P", ".", "DstRC", ".", "RegClass", ":", "$", "dst", ")", ",", "P", ".", "Ins64", ",", "P", ".", "Asm64", ",", "!", "if", "(", "!", "eq", "(", "P", ".", "NumSrcArgs", ",", "<NUM_LIT>", ")", ",", "!", "if", "(", "P", ".", "HasModifiers", "," ]
LLVM	ARM64	TD	stmt_completion	CPU	617,990	[ ")", ",", "<STR_LIT>", ",", "<STR_LIT>", ">", "{" ]	[ "class", "MRSI", ":", "RtSystemI", "<", "<NUM_LIT>", ",", "(", "outs", "GPR64", ":", "$", "Rt", ")", ",", "(", "ins", "mrs_sysreg_op", ":", "$", "systemreg" ]
LLVM	AArch64	CPP	code_generation	CPU	617,991	[ "unsigned", "AArch64InstrInfo", "::", "getLoadStoreImmIdx", "(", "unsigned", "Opc", ")", "{", "switch", "(", "Opc", ")", "{", "default", ":", "return", "<NUM_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<NUM_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<NUM_LIT>", ";", "}", "}" ]	[ "Returns", "the", "index", "for", "the", "immediate", "for", "a", "given", "instruction", "." ]
LLVM	PowerPC	CPP	program_repair	CPU	617,992	[ "<FIXS>", "void", "PPC64TargetMachine", "::", "anchor", "(", ")", "{", "}", "<FIXE>" ]	[ "CodeGenOpt", "::", "Level", "OL", ")", ":", "PPCTargetMachine", "(", "T", ",", "TT", ",", "CPU", ",", "FS", ",", "Options", ",", "RM", ",", "CM", ",", "OL", ")", "{", "}", "<BUGS>", "void", "PPC64TargetMachine", "::", "anchor", "(", ")", "{", "}", "<BUGE>", "PPC64TargetMachine", "::", "PPC64TargetMachine", "(", "const", "Target", "&", "T", ",", "const", "Triple", "&", "TT", ",", "StringRef", "CPU", ",", "StringRef", "FS", "," ]
LLVM	R600	CPP	stmt_completion	GPU	617,993	[ "R_0286CC_SPI_PS_INPUT_ENA", ",", "<NUM_LIT>", ")", ";" ]	[ "OutStreamer", ".", "EmitIntValue", "(", "R_00B848_COMPUTE_PGM_RSRC1", ",", "<NUM_LIT>", ")", ";", "OutStreamer", ".", "EmitIntValue", "(", "KernelInfo", ".", "ComputePGMRSrc1", ",", "<NUM_LIT>", ")", ";", "OutStreamer", ".", "EmitIntValue", "(", "R_00B84C_COMPUTE_PGM_RSRC2", ",", "<NUM_LIT>", ")", ";", "OutStreamer", ".", "EmitIntValue", "(", "KernelInfo", ".", "ComputePGMRSrc2", ",", "<NUM_LIT>", ")", ";", "OutStreamer", ".", "EmitIntValue", "(", "R_00B860_COMPUTE_TMPRING_SIZE", ",", "<NUM_LIT>", ")", ";", "OutStreamer", ".", "EmitIntValue", "(", "S_00B860_WAVESIZE", "(", "KernelInfo", ".", "ScratchBlocks", ")", ",", "<NUM_LIT>", ")", ";", "}", "else", "{", "OutStreamer", ".", "EmitIntValue", "(", "RsrcReg", ",", "<NUM_LIT>", ")", ";", "OutStreamer", ".", "EmitIntValue", "(", "S_00B028_VGPRS", "(", "KernelInfo", ".", "VGPRBlocks", ")", "\|", "S_00B028_SGPRS", "(", "KernelInfo", ".", "SGPRBlocks", ")", ",", "<NUM_LIT>", ")", ";", "if", "(", "STM", ".", "isVGPRSpillingEnabled", "(", "MFI", ")", ")", "{", "OutStreamer", ".", "EmitIntValue", "(", "R_0286E8_SPI_TMPRING_SIZE", ",", "<NUM_LIT>", ")", ";", "OutStreamer", ".", "EmitIntValue", "(", "S_0286E8_WAVESIZE", "(", "KernelInfo", ".", "ScratchBlocks", ")", ",", "<NUM_LIT>", ")", ";", "}", "}", "if", "(", "MFI", "->", "getShaderType", "(", ")", "==", "ShaderType", "::", "PIXEL", ")", "{", "OutStreamer", ".", "EmitIntValue", "(", "R_00B02C_SPI_SHADER_PGM_RSRC2_PS", ",", "<NUM_LIT>", ")", ";", "OutStreamer", ".", "EmitIntValue", "(", "S_00B02C_EXTRA_LDS_SIZE", "(", "KernelInfo", ".", "LDSBlocks", ")", ",", "<NUM_LIT>", ")", ";", "OutStreamer", ".", "EmitIntValue", "(" ]
LLVM	AArch64	TD	program_repair	CPU	617,994	[ "<FIXS>", "def", ":", "InstRW", "[", "FalkorWr_2VXVY_2cyc", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<FIXE>" ]	[ "def", ":", "InstRW", "[", "FalkorWr_2VXVY_2cyc", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";", "def", ":", "InstRW", "[", "FalkorWr_2VXVY_2cyc", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";", "def", ":", "InstRW", "[", "FalkorWr_2VXVY_2cyc", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "FalkorWr_2VXVY_2cyc", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGE>", "def", ":", "InstRW", "[", "FalkorWr_2VXVY_2cyc", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";", "def", ":", "InstRW", "[", "FalkorWr_2VXVY_2cyc", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";" ]
LLVM	Hexagon	TD	stmt_completion	DSP	617,995	[ "<NUM_LIT>", ";" ]	[ "def", "A4_pasrhtnew", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ")", ",", "(", "ins", "PredRegs", ":", "$", "Pu4", ",", "IntRegs", ":", "$", "Rs32", ")", ",", "<STR_LIT>", ",", "tc_1ae57e39", ",", "TypeALU32_2op", ">", ",", "Enc_fb6577", ",", "PredNewRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=" ]
GCC	i386	MD	stmt_completion	CPU	617,996	[ ")", ")" ]	[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>" ]
GCC	i386	CPP	stmt_completion	CPU	617,997	[ "_", "mm_undefined_si128", "(", ")", ",", "(", "_", "_", "mmask8", ")", "-", "<NUM_LIT>", ")", ";" ]	[ "return", "(", "_", "_", "m128i", ")", "_", "_", "builtin_ia32_pmovqw256_mask", "(", "(", "_", "_", "v4di", ")", "_", "_", "A", ",", "(", "_", "_", "v8hi", ")" ]
LLVM	PowerPC	CPP	stmt_completion	CPU	617,998	[ "(", "AU", ")", ";" ]	[ "AU", ".", "addRequired", "<", "MachineDominatorTree", ">", "(", ")", ";", "AU", ".", "addPreserved", "<", "MachineDominatorTree", ">", "(", ")", ";", "MachineFunctionPass", "::", "getAnalysisUsage" ]
GCC	rs6000	CPP	stmt_completion	CPU	617,999	[ "regno", ")", ";" ]	[ "rtx", "reg", ";", "gcc_checking_assert", "(", "!", "(", "TARGET_ALTIVEC_ABI", "&&", "ALTIVEC_VECTOR_MODE", "(", "mode", ")", ")", "\|\|", "(", "TARGET_VSX", "&&", "ALTIVEC_OR_VSX_VECTOR_MODE", "(", "mode", ")", ")", ")", ";", "reg", "=", "gen_rtx_REG", "(", "mode", "," ]

LLVM

X86

CPP

next_suggestion

CPU

617,900

[ "if", "(", "std", "::", "optional", "<", "APInt", ">", "Bits", "=", "extractConstantBits", "(", "C", ",", "NumBits", ")", ")", "{" ]

[ "static", "Constant", "*", "rebuildExtCst", "(", "const", "Constant", "*", "C", ",", "bool", "IsSExt", ",", "unsigned", "NumBits", ",", "unsigned", "NumElts", ",", "unsigned", "SrcEltBitWidth", ")", "{", "unsigned", "DstEltBitWidth", "=", "NumBits", "/", "NumElts", ";", "assert", "(", "(", "NumBits", "%", "NumElts", ")", "==", "<NUM_LIT>", "&&", "(", "NumBits", "%", "SrcEltBitWidth", ")", "==", "<NUM_LIT>", "&&", "(", "DstEltBitWidth", "%", "SrcEltBitWidth", ")", "==", "<NUM_LIT>", "&&", "(", "DstEltBitWidth", ">", "SrcEltBitWidth", ")", "&&", "<STR_LIT>", "Illegal extension width", "<STR_LIT>", ")", ";" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

617,901

[ ")", ")", ";" ]

[ "MBBContainsPHISource", "=", "true", ";", "}", "}", "if", "(", "MBBContainsPHISource", ")", "{", "for", "(", "auto", "SRI", "=", "PHIInfo", ".", "sources_begin", "(", "DestReg", ")", ";", "SRI", "!=", "SE", ";", "++", "SRI", ")", "{", "PHILinearize", "::", "PHISourceT", "Source", "=", "*", "SRI", ";", "unsigned", "SourceReg", "=", "Source", ".", "first", ";", "MachineBasicBlock", "*", "SourceMBB", "=", "Source", ".", "second", ";", "MachineOperand", "*", "Def", "=", "&", "(", "*", "(", "MRI", "->", "def_begin", "(", "SourceReg", ")", ")", ")", ";", "if", "(", "Def", "->", "getParent", "(", ")", "->", "getParent", "(", ")", "!=", "MBB", ")", "{", "ElimiatedSources", ".", "push_back", "(", "std", "::", "tuple", "(", "DestReg", ",", "SourceReg", ",", "SourceMBB" ]

LLVM

Mips

TD

next_suggestion

CPU

617,902

[ "let", "OperandType", "=", "<STR_LIT>", ";" ]

[ "let", "PrintMethod", "=", "<STR_LIT>", ";", "let", "MIOperandInfo", "=", "(", "ops", "GPR32", ",", "simm12", ")", ";", "let", "EncoderMethod", "=", "<STR_LIT>", ";", "let", "ParserMatchClass", "=", "MipsMemAsmOperand", ";" ]

GCC

aarch64

MD

stmt_completion

CPU

617,903

[ ")" ]

[ "(", "define_expand", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "VHSDF", "<NUM_LIT>", "<STR_LIT>", ")", "(", "unspec", ":", "VHSDF", "[", "(", "match_operand", ":", "VHSDF", "<NUM_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_FRINTZ", ")", ")", "]", "<STR_LIT>", "{", "}" ]

LLVM

X86

CPP

program_repair

CPU

617,904

[ "<FIXS>", "void", "X86InstPrinterCommon", "::", "printInstFlags", "(", "const", "MCInst", "*", "MI", ",", "raw_ostream", "&", "O", ",", "const", "MCSubtargetInfo", "&", "STI", ")", "{", "<FIXE>" ]

[ "}", "}", "<BUGS>", "void", "X86InstPrinterCommon", "::", "printInstFlags", "(", "const", "MCInst", "*", "MI", ",", "raw_ostream", "&", "O", ")", "{", "<BUGE>", "const", "MCInstrDesc", "&", "Desc", "=", "MII", ".", "get", "(", "MI", "->", "getOpcode", "(", ")", ")", ";", "uint64_t", "TSFlags", "=", "Desc", ".", "TSFlags", ";", "unsigned", "Flags", "=", "MI", "->", "getFlags", "(", ")", ";" ]

LLVM

X86

TD

program_repair

CPU

617,905

[ "<FIXS>", "EVEX", ",", "VVVV", ",", "T8XD", ",", "Sched", "[", "sched", "]", ">", ";", "<FIXE>" ]

[ "<STR_LIT>", ")", ",", "[", "(", "set", "_", ".", "KRPC", ":", "$", "dst", ",", "(", "X86vp2intersect_", ".", "RC", ":", "$", "src1", ",", "(", "_", ".", "VT", "_", ".", "RC", ":", "$", "src2", ")", ")", ")", "]", ">", ",", "<BUGS>", "EVEX_4V", ",", "T8XD", ",", "Sched", "[", "sched", "]", ">", ";", "<BUGE>", "def", "rm", ":", "I", "<NUM_LIT>", ",", "MRMSrcMem", ",", "(", "outs", "_", ".", "KRPC", ":", "$", "dst", ")", "," ]

GCC

loongarch

MD

stmt_completion

CPU

617,906

[ "match_code", "<STR_LIT>", ")" ]

[ "<STR_LIT>", "(", "and", "(" ]

GCC

spu

CPP

next_suggestion

MPU

617,907

[ "}" ]

[ "static", "inline", "vec_pixel8", "vec_packpx", "(", "vec_uint4", "a", ",", "vec_uint4", "b", ")", "{", "vec_uint4", "x03FF", "=", "(", "vec_uint4", ")", "(", "spu_splats", "(", "(", "unsigned", "short", ")", "<NUM_LIT>", ")", ")", ";", "vec_uint4", "x001F", "=", "(", "vec_uint4", ")", "(", "spu_splats", "(", "(", "unsigned", "short", ")", "<NUM_LIT>", ")", ")", ";", "return", "(", "(", "vec_pixel8", ")", "(", "spu_shuffle", "(", "spu_sel", "(", "spu_sel", "(", "spu_sl", "(", "a", ",", "<NUM_LIT>", ")", ",", "spu_sl", "(", "a", ",", "<NUM_LIT>", ")", ",", "x03FF", ")", ",", "spu_sl", "(", "a", ",", "<NUM_LIT>", ")", ",", "x001F", ")", ",", "spu_sel", "(", "spu_sel", "(", "spu_sl", "(", "b", ",", "<NUM_LIT>", ")", ",", "spu_sl", "(", "b", ",", "<NUM_LIT>", ")", ",", "x03FF", ")", ",", "spu_sl", "(", "b", ",", "<NUM_LIT>", ")", ",", "x001F", ")", ",", "(", "(", "vec_uchar16", ")", "{", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ")", ")", ")", ")", ";" ]

LLVM

PIC16

CPP

next_suggestion

MPU

617,908

[ "return", "AsmPrinter", "::", "doFinalization", "(", "M", ")", ";" ]

[ "DbgInfo", ".", "EndModule", "(", "M", ")", ";", "OutStreamer", ".", "EmitRawText", "(", "StringRef", "(", "<STR_LIT>", "\\tEND", "<STR_LIT>", ")", ")", ";" ]

LLVM

X86

CPP

next_suggestion

CPU

617,909

[ "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "!=", "NumOperands", ";", "++", "i", ")", "{" ]

[ "SDValue", "Lo", "=", "DAG", ".", "getNode", "(", "ISD", "::", "CONCAT_VECTORS", ",", "dl", ",", "HalfVT", ",", "Ops", ".", "slice", "(", "<NUM_LIT>", ",", "NumOperands", "/", "<NUM_LIT>", ")", ")", ";", "SDValue", "Hi", "=", "DAG", ".", "getNode", "(", "ISD", "::", "CONCAT_VECTORS", ",", "dl", ",", "HalfVT", ",", "Ops", ".", "slice", "(", "NumOperands", "/", "<NUM_LIT>", ")", ")", ";", "return", "DAG", ".", "getNode", "(", "ISD", "::", "CONCAT_VECTORS", ",", "dl", ",", "ResVT", ",", "Lo", ",", "Hi", ")", ";", "}", "SDValue", "Vec", "=", "NumZero", "?", "getZeroVector", "(", "ResVT", ",", "Subtarget", ",", "DAG", ",", "dl", ")", ":", "(", "NumFreezeUndef", "?", "DAG", ".", "getFreeze", "(", "DAG", ".", "getUNDEF", "(", "ResVT", ")", ")", ":", "DAG", ".", "getUNDEF", "(", "ResVT", ")", ")", ";", "MVT", "SubVT", "=", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getSimpleValueType", "(", ")", ";", "unsigned", "NumSubElems", "=", "SubVT", ".", "getVectorNumElements", "(", ")", ";" ]

LLVM

PowerPC

CPP

next_suggestion

CPU

617,910

[ "}" ]

[ "int64_t", "NegProbeSize", "=", "-", "(", "int64_t", ")", "ProbeSize", ";", "assert", "(", "isInt", "<", "<NUM_LIT>", ">", "(", "NegProbeSize", ")", "&&", "<STR_LIT>", "Unhandled probe size!", "<STR_LIT>", ")", ";", "Register", "ScratchReg", "=", "MRI", ".", "createVirtualRegister", "(", "isPPC64", "?", "G8RC", ":", "GPRC", ")", ";", "if", "(", "!", "isInt", "<", "<NUM_LIT>", ">", "(", "NegProbeSize", ")", ")", "{", "Register", "TempReg", "=", "MRI", ".", "createVirtualRegister", "(", "isPPC64", "?", "G8RC", ":", "GPRC", ")", ";", "BuildMI", "(", "*", "MBB", ",", "{", "MI", "}", ",", "DL", ",", "TII", "->", "get", "(", "isPPC64", "?", "PPC", "::", "LIS8", ":", "PPC", "::", "LIS", ")", ",", "TempReg", ")", ".", "addImm", "(", "NegProbeSize", ">>", "<NUM_LIT>", ")", ";", "BuildMI", "(", "*", "MBB", ",", "{", "MI", "}", ",", "DL", ",", "TII", "->", "get", "(", "isPPC64", "?", "PPC", "::", "ORI8", ":", "PPC", "::", "ORI", ")", ",", "ScratchReg", ")", ".", "addReg", "(", "TempReg", ")", ".", "addImm", "(", "NegProbeSize", "&", "<NUM_LIT>", ")", ";", "}", "else", "BuildMI", "(", "*", "MBB", ",", "{", "MI", "}", ",", "DL", ",", "TII", "->", "get", "(", "isPPC64", "?", "PPC", "::", "LI8", ":", "PPC", "::", "LI", ")", ",", "ScratchReg", ")", ".", "addImm", "(", "NegProbeSize", ")", ";", "{", "Register", "Div", "=", "MRI", ".", "createVirtualRegister", "(", "isPPC64", "?", "G8RC", ":", "GPRC", ")", ";", "BuildMI", "(", "*", "MBB", ",", "{", "MI", "}", ",", "DL", ",", "TII", "->", "get", "(", "isPPC64", "?", "PPC", "::", "DIVD", ":", "PPC", "::", "DIVW", ")", ",", "Div", ")", ".", "addReg", "(", "ActualNegSizeReg", ")", ".", "addReg", "(", "ScratchReg", ")", ";", "Register", "Mul", "=", "MRI", ".", "createVirtualRegister", "(", "isPPC64", "?", "G8RC", ":", "GPRC", ")", ";", "BuildMI", "(", "*", "MBB", ",", "{", "MI", "}", ",", "DL", ",", "TII", "->", "get", "(", "isPPC64", "?", "PPC", "::", "MULLD", ":", "PPC", "::", "MULLW", ")", ",", "Mul", ")", ".", "addReg", "(", "Div", ")", ".", "addReg", "(", "ScratchReg", ")", ";", "Register", "NegMod", "=", "MRI", ".", "createVirtualRegister", "(", "isPPC64", "?", "G8RC", ":", "GPRC", ")", ";", "BuildMI", "(", "*", "MBB", ",", "{", "MI", "}", ",", "DL", ",", "TII", "->", "get", "(", "isPPC64", "?", "PPC", "::", "SUBF8", ":", "PPC", "::", "SUBF", ")", ",", "NegMod", ")", ".", "addReg", "(", "Mul", ")", ".", "addReg", "(", "ActualNegSizeReg", ")", ";", "BuildMI", "(", "*", "MBB", ",", "{", "MI", "}", ",", "DL", ",", "TII", "->", "get", "(", "isPPC64", "?", "PPC", "::", "STDUX", ":", "PPC", "::", "STWUX", ")", ",", "SPReg", ")", ".", "addReg", "(", "FramePointer", ")", ".", "addReg", "(", "SPReg", ")", ".", "addReg", "(", "NegMod", ")", ";", "}", "{", "Register", "CmpResult", "=", "MRI", ".", "createVirtualRegister", "(", "&", "PPC", "::", "CRRCRegClass", ")", ";", "BuildMI", "(", "TestMBB", ",", "DL", ",", "TII", "->", "get", "(", "isPPC64", "?", "PPC", "::", "CMPD", ":", "PPC", "::", "CMPW", ")", ",", "CmpResult", ")", ".", "addReg", "(", "SPReg", ")", ".", "addReg", "(", "FinalStackPtr", ")", ";", "BuildMI", "(", "TestMBB", ",", "DL", ",", "TII", "->", "get", "(", "PPC", "::", "BCC", ")", ")", ".", "addImm", "(", "PPC", "::", "PRED_EQ", ")", ".", "addReg", "(", "CmpResult", ")", ".", "addMBB", "(", "TailMBB", ")", ";", "TestMBB", "->", "addSuccessor", "(", "BlockMBB", ")", ";", "TestMBB", "->", "addSuccessor", "(", "TailMBB", ")", ";", "}", "{", "BuildMI", "(", "BlockMBB", ",", "DL", ",", "TII", "->", "get", "(", "isPPC64", "?", "PPC", "::", "STDUX", ":", "PPC", "::", "STWUX", ")", ",", "SPReg", ")", ".", "addReg", "(", "FramePointer", ")", ".", "addReg", "(", "SPReg", ")", ".", "addReg", "(", "ScratchReg", ")", ";", "BuildMI", "(", "BlockMBB", ",", "DL", ",", "TII", "->", "get", "(", "PPC", "::", "B", ")", ")", ".", "addMBB", "(", "TestMBB", ")", ";", "BlockMBB", "->", "addSuccessor", "(", "TestMBB", ")", ";", "}", "Register", "MaxCallFrameSizeReg", "=", "MRI", ".", "createVirtualRegister", "(", "isPPC64", "?", "G8RC", ":", "GPRC", ")", ";", "BuildMI", "(", "TailMBB", ",", "DL", ",", "TII", "->", "get", "(", "isPPC64", "?", "PPC", "::", "DYNAREAOFFSET8", ":", "PPC", "::", "DYNAREAOFFSET", ")", ",", "MaxCallFrameSizeReg", ")", ".", "add", "(", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ".", "add", "(", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "BuildMI", "(", "TailMBB", ",", "DL", ",", "TII", "->", "get", "(", "isPPC64", "?", "PPC", "::", "ADD8", ":", "PPC", "::", "ADD4", ")", ",", "DstReg", ")", ".", "addReg", "(", "SPReg", ")", ".", "addReg", "(", "MaxCallFrameSizeReg", ")", ";", "TailMBB", "->", "splice", "(", "TailMBB", "->", "end", "(", ")", ",", "MBB", ",", "std", "::", "next", "(", "MachineBasicBlock", "::", "iterator", "(", "MI", ")", ")", ",", "MBB", "->", "end", "(", ")", ")", ";", "TailMBB", "->", "transferSuccessorsAndUpdatePHIs", "(", "MBB", ")", ";", "MBB", "->", "addSuccessor", "(", "TestMBB", ")", ";", "MI", ".", "eraseFromParent", "(", ")", ";", "++", "NumDynamicAllocaProbed", ";", "return", "TailMBB", ";" ]

GCC

rs6000

MD

stmt_completion

CPU

617,911

[ ")", "]" ]

[ "[", "(", "clobber", "(", "reg", ":", "P", "LR_REGNO", ")", ")", "(", "use", "(", "match_operand", ":", "P", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "clobber", "(", "reg", ":", "P", "<NUM_LIT>", ")", ")", "(", "use", "(", "reg", ":", "P", "<NUM_LIT>", ")", ")", "(", "set", "(", "mem", ":", "V4SI", "(", "plus", ":", "P", "(", "match_operand", ":", "P", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "P", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "(", "match_operand", ":", "V4SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "]" ]

LLVM

AArch64

CPP

stmt_completion

CPU

617,912

[ "!=", "<NUM_LIT>", ";" ]

[ "bool", "AArch64TargetLowering", "::", "shouldExpandAtomicCmpXchgInIR", "(", "AtomicCmpXchgInst", "*", "AI", ")", "const", "{", "return", "getTargetMachine", "(", ")", ".", "getOptLevel", "(", ")" ]

GCC

aarch64

CPP

stmt_completion

CPU

617,913

[ ";" ]

[ "static", "HOST_WIDE_INT", "aarch64_stack_clash_protection_alloca_probe_range", "(", "void", ")", "{", "return", "STACK_CLASH_CALLER_GUARD" ]

GCC

rs6000

CPP

code_generation

CPU

617,914

[ "static", "opt_scalar_float_mode", "rs6000_floatn_mode", "(", "int", "n", ",", "bool", "extended", ")", "{", "if", "(", "extended", ")", "{", "switch", "(", "n", ")", "{", "case", "<NUM_LIT>", ":", "return", "DFmode", ";", "case", "<NUM_LIT>", ":", "if", "(", "TARGET_FLOAT128_TYPE", ")", "return", "(", "FLOAT128_IEEE_P", "(", "TFmode", ")", ")", "?", "TFmode", ":", "KFmode", ";", "else", "return", "opt_scalar_float_mode", "(", ")", ";", "case", "<NUM_LIT>", ":", "return", "opt_scalar_float_mode", "(", ")", ";", "default", ":", "gcc_unreachable", "(", ")", ";", "}", "}", "else", "{", "switch", "(", "n", ")", "{", "case", "<NUM_LIT>", ":", "return", "SFmode", ";", "case", "<NUM_LIT>", ":", "return", "DFmode", ";", "case", "<NUM_LIT>", ":", "if", "(", "TARGET_FLOAT128_TYPE", ")", "return", "(", "FLOAT128_IEEE_P", "(", "TFmode", ")", ")", "?", "TFmode", ":", "KFmode", ";", "else", "return", "opt_scalar_float_mode", "(", ")", ";", "default", ":", "return", "opt_scalar_float_mode", "(", ")", ";", "}", "}", "}" ]

[ "Target", "hook", "for", "floatn_mode", "." ]

LLVM

PowerPC

CPP

stmt_completion

CPU

617,915

[ ")", "override", "{" ]

[ "virtual", "void", "initializePass", "(" ]

LLVM

X86

CPP

stmt_completion

CPU

617,916

[ "NumElems", ";" ]

[ "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "!=", "NumElems", ";", "++", "i", ")", "{", "int", "idx", "=", "Mask", "[", "i", "]", ";", "if", "(", "idx", "<", "<NUM_LIT>", ")", "continue", ";", "else", "if", "(", "idx", "<", "(", "int", ")", "NumElems", ")", "Mask", "[", "i", "]", "=", "idx", "+", "NumElems", ";", "else", "Mask", "[", "i", "]", "=", "idx", "-" ]

GCC

arm

CPP

stmt_completion

CPU

617,917

[ "_", "b", ")", "{" ]

[ "_", "_", "arm_vmladavq_u16", "(", "uint16x8_t", "_", "_", "a", ",", "uint16x8_t", "_" ]

LLVM

X86

CPP

next_suggestion

CPU

617,918

[ "bool", "CondIsKill", "=", "hasTrivialKill", "(", "Cond", ")", ";" ]

[ "if", "(", "NeedSwap", ")", "std", "::", "swap", "(", "CmpLHS", ",", "CmpRHS", ")", ";", "EVT", "CmpVT", "=", "TLI", ".", "getValueType", "(", "DL", ",", "CmpLHS", "->", "getType", "(", ")", ")", ";", "if", "(", "!", "X86FastEmitCompare", "(", "CmpLHS", ",", "CmpRHS", ",", "CmpVT", ",", "CI", "->", "getDebugLoc", "(", ")", ")", ")", "return", "false", ";", "if", "(", "SETFOpc", ")", "{", "unsigned", "FlagReg1", "=", "createResultReg", "(", "&", "X86", "::", "GR8RegClass", ")", ";", "unsigned", "FlagReg2", "=", "createResultReg", "(", "&", "X86", "::", "GR8RegClass", ")", ";", "BuildMI", "(", "*", "FuncInfo", ".", "MBB", ",", "FuncInfo", ".", "InsertPt", ",", "DbgLoc", ",", "TII", ".", "get", "(", "SETFOpc", "[", "<NUM_LIT>", "]", ")", ",", "FlagReg1", ")", ";", "BuildMI", "(", "*", "FuncInfo", ".", "MBB", ",", "FuncInfo", ".", "InsertPt", ",", "DbgLoc", ",", "TII", ".", "get", "(", "SETFOpc", "[", "<NUM_LIT>", "]", ")", ",", "FlagReg2", ")", ";", "auto", "const", "&", "II", "=", "TII", ".", "get", "(", "SETFOpc", "[", "<NUM_LIT>", "]", ")", ";", "if", "(", "II", ".", "getNumDefs", "(", ")", ")", "{", "unsigned", "TmpReg", "=", "createResultReg", "(", "&", "X86", "::", "GR8RegClass", ")", ";", "BuildMI", "(", "*", "FuncInfo", ".", "MBB", ",", "FuncInfo", ".", "InsertPt", ",", "DbgLoc", ",", "II", ",", "TmpReg", ")", ".", "addReg", "(", "FlagReg2", ")", ".", "addReg", "(", "FlagReg1", ")", ";", "}", "else", "{", "BuildMI", "(", "*", "FuncInfo", ".", "MBB", ",", "FuncInfo", ".", "InsertPt", ",", "DbgLoc", ",", "II", ")", ".", "addReg", "(", "FlagReg2", ")", ".", "addReg", "(", "FlagReg1", ")", ";", "}", "}", "NeedTest", "=", "false", ";", "}", "else", "if", "(", "foldX86XALUIntrinsic", "(", "CC", ",", "I", ",", "Cond", ")", ")", "{", "unsigned", "TmpReg", "=", "getRegForValue", "(", "Cond", ")", ";", "if", "(", "TmpReg", "==", "<NUM_LIT>", ")", "return", "false", ";", "NeedTest", "=", "false", ";", "}", "if", "(", "NeedTest", ")", "{", "unsigned", "CondReg", "=", "getRegForValue", "(", "Cond", ")", ";", "if", "(", "CondReg", "==", "<NUM_LIT>", ")", "return", "false", ";" ]

LLVM

LoongArch

CPP

next_suggestion

CPU

617,919

[ "}" ]

[ "bool", "isMem", "(", ")", "const", "override", "{", "return", "false", ";" ]

LLVM

ARM

TD

stmt_completion

CPU

617,920

[ "$", "a", ")", ",", "GPR", ")", ">", ";" ]

[ "def", ":", "VFPPat", "<", "(", "i32", "(", "fp_to_sint", "(", "f64", "DPR", ":", "$", "a", ")", ")", ")", ",", "(", "COPY_TO_REGCLASS", "(", "VTOSIZD", "DPR", ":" ]

GCC

arm

MD

stmt_completion

CPU

617,921

[ "V4SI", "<STR_LIT>", ")", "]", ")" ]

[ "(", "define_mode_attr", "MVE_B_ELEM", "[", "(", "V16QI", "<STR_LIT>", ")", "(", "V8HI", "<STR_LIT>", ")", "(", "V4SI", "<STR_LIT>", ")", "]", ")", "(", "define_mode_attr", "MVE_H_ELEM", "[", "(", "V8HI", "<STR_LIT>", ")", "(" ]

LLVM

TVM

TD

stmt_completion

Virtual ISA

617,922

[ ",", "[", "SDNPHasChain", ",", "SDNPOutGlue", "]", ">", ";" ]

[ "def", "TVMcallseq_start", ":", "SDNode", "<", "<STR_LIT>", ",", "SDT_TVMCallSeqStart" ]

GCC

rs6000

CPP

program_repair

CPU

617,923

[ "<FIXS>", "<FIXE>", "<FIXS>", "return", "gen_rtx_MEM", "(", "Pmode", ",", "memory_address", "(", "Pmode", ",", "plus_constant", "(", "copy_to_reg", "(", "gen_rtx_MEM", "(", "Pmode", ",", "memory_address", "(", "Pmode", ",", "frame", ")", ")", ")", ",", "RETURN_ADDRESS_OFFSET", ")", ")", ")", ";", "<FIXE>" ]

[ "int", "count", ";", "rtx", "frame", ";", "{", "<BUGS>", "<BUGE>", "if", "(", "count", "!=", "<NUM_LIT>", "||", "flag_pic", "!=", "<NUM_LIT>", "||", "DEFAULT_ABI", "==", "ABI_AIX", "||", "DEFAULT_ABI", "==", "ABI_AIX_NODESC", ")", "{", "cfun", "->", "machine", "->", "ra_needs_full_frame", "=", "<NUM_LIT>", ";", "<BUGS>", "returngen_rtx_MEM", "(", "Pmode", ",", "memory_address", "(", "Pmode", ",", "plus_constant", "(", "copy_to_reg", "(", "gen_rtx_MEM", "(", "Pmode", ",", "memory_address", "(", "Pmode", ",", "frame", ")", ")", ")", ",", "RETURN_ADDRESS_OFFSET", ")", ")", ")", ";", "<BUGE>", "}", "return", "get_hard_reg_initial_val", "(", "Pmode", ",", "LINK_REGISTER_REGNUM", ")", ";" ]

LLVM

Hexagon

CPP

next_suggestion

DSP

617,924

[ "}" ]

[ "if", "(", "ReportErrors", ")", "{", "auto", "SM", "=", "Context", ".", "getSourceManager", "(", ")", ";", "if", "(", "SM", ")", "SM", "->", "PrintMessage", "(", "MCB", ".", "getLoc", "(", ")", ",", "SourceMgr", "::", "DK_Warning", ",", "Msg", ")", ";" ]

LLVM

X86

CPP

stmt_completion

CPU

617,925

[ ";" ]

[ "DefVisited", ".", "clear", "(", ")", ";", "BBVisitedInfo", ".", "clear", "(", ")" ]

LLVM

PowerPC

CPP

stmt_completion

CPU

617,926

[ "(", "<NUM_LIT>", ")", ")", ";" ]

[ "SelectionDAG", "&", "DAG", "=", "DCI", ".", "DAG", ";", "SDLoc", "dl", "(", "N", ")", ";", "if", "(", "!", "Subtarget", ".", "hasVSX", "(", ")", ")", "return", "SDValue", "(", ")", ";", "SDValue", "FirstInput", "=", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "FirstInput", ".", "getOpcode", "(", ")", "==", "<STR_LIT>", "::", "<STR_LIT>", ")", "{", "SDValue", "Reduced", "=", "combineElementTruncationToVectorTruncation", "(", "N", ",", "DCI", ")", ";", "if", "(", "Reduced", ")", "return", "Reduced", ";", "}", "SDValue", "Reduced", "=", "combineBVOfConsecutiveLoads", "(", "N", ",", "DAG", ")", ";", "if", "(", "Reduced", ")", "return", "Reduced", ";", "if", "(", "Subtarget", ".", "hasP9Altivec", "(", ")", "&&", "!", "DCI", ".", "isBeforeLegalize", "(", ")", ")", "{", "Reduced", "=", "combineBVOfVecSExt", "(", "N", ",", "DAG", ")", ";", "if", "(", "Reduced", ")", "return", "Reduced", ";", "}", "if", "(", "Subtarget", ".", "isISA3_1", "(", ")", ")", "{", "SDValue", "BVOfZLoad", "=", "combineBVZEXTLOAD", "(", "N", ",", "DAG", ")", ";", "if", "(", "BVOfZLoad", ")", "return", "BVOfZLoad", ";", "}", "if", "(", "N", "->", "getValueType", "(", "<NUM_LIT>", ")", "!=", "MVT", "::", "v2f64", ")", "return", "SDValue", "(", ")", ";", "if", "(", "FirstInput", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "SINT_TO_FP", "&&", "FirstInput", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "UINT_TO_FP", ")", "return", "SDValue", "(", ")", ";", "if", "(", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "SINT_TO_FP", "&&", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "UINT_TO_FP", ")", "return", "SDValue", "(", ")", ";", "if", "(", "FirstInput", ".", "getOpcode", "(", ")", "!=", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOpcode", "(", ")", ")", "return", "SDValue", "(", ")", ";", "SDValue", "Ext1", "=", "FirstInput", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "SDValue", "Ext2", "=", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "if", "(", "Ext1", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "EXTRACT_VECTOR_ELT", "||", "Ext2", ".", "getOpcode", "(", ")", "!=", "ISD", "::", "EXTRACT_VECTOR_ELT", ")", "return", "SDValue", "(", ")", ";", "ConstantSDNode", "*", "Ext1Op", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "Ext1", ".", "getOperand" ]

GCC

arm

CPP

stmt_completion

CPU

617,927

[ "_", "_", "a", ")", ";" ]

[ "return", "(", "uint16x8_t", ")", "_", "_", "builtin_neon_vcgtuv8hi", "(", "(", "int16x8_t", ")", "_", "_", "b", ",", "(", "int16x8_t", ")" ]

LLVM

AArch64

CPP

next_suggestion

CPU

617,928

[ "if", "(", "Signed", ")", "Opc", "=", "(", "DestVT", "==", "MVT", "::", "f32", ")", "?", "<STR_LIT>", "::", "<STR_LIT>", ":", "<STR_LIT>", "::", "<STR_LIT>", ";" ]

[ "MVT", "DestVT", ";", "if", "(", "!", "isTypeLegal", "(", "I", "->", "getType", "(", ")", ",", "DestVT", ")", "||", "DestVT", ".", "isVector", "(", ")", ")", "return", "false", ";", "if", "(", "DestVT", "==", "MVT", "::", "f16", ")", "return", "false", ";", "assert", "(", "(", "DestVT", "==", "MVT", "::", "f32", "||", "DestVT", "==", "MVT", "::", "f64", ")", "&&", "<STR_LIT>", "Unexpected value type.", "<STR_LIT>", ")", ";", "unsigned", "SrcReg", "=", "getRegForValue", "(", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "if", "(", "!", "SrcReg", ")", "return", "false", ";", "EVT", "SrcVT", "=", "TLI", ".", "getValueType", "(", "DL", ",", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", "->", "getType", "(", ")", ",", "true", ")", ";", "if", "(", "SrcVT", "==", "MVT", "::", "i16", "||", "SrcVT", "==", "MVT", "::", "i8", "||", "SrcVT", "==", "MVT", "::", "i1", ")", "{", "SrcReg", "=", "emitIntExt", "(", "SrcVT", ".", "getSimpleVT", "(", ")", ",", "SrcReg", ",", "MVT", "::", "i32", ",", "!", "Signed", ")", ";", "if", "(", "!", "SrcReg", ")", "return", "false", ";", "}", "unsigned", "Opc", ";", "if", "(", "SrcVT", "==", "MVT", "::", "i64", ")", "{", "if", "(", "Signed", ")", "Opc", "=", "(", "DestVT", "==", "MVT", "::", "f32", ")", "?", "<STR_LIT>", "::", "<STR_LIT>", ":", "<STR_LIT>", "::", "<STR_LIT>", ";", "else", "Opc", "=", "(", "DestVT", "==", "MVT", "::", "f32", ")", "?", "<STR_LIT>", "::", "<STR_LIT>", ":", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "else", "{" ]

LLVM

Hexagon

TD

stmt_completion

DSP

617,929

[ "}", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "Mu2", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Mu2", "{", "<NUM_LIT>", "-", "<NUM_LIT>" ]

LLVM

XCore

CPP

stmt_completion

MPU

617,930

[ "(", ")", "{" ]

[ "std", "::", "vector", "<", "std", "::", "pair", "<", "unsigned", ",", "CalleeSavedInfo", ">", ">", "&", "getSpillLabels" ]

LLVM

Hexagon

TD

next_suggestion

DSP

617,931

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rx32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "II", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Rs32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rs32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Rx32", ";" ]

LLVM

SIC

CPP

stmt_completion

CPU

617,932

[ "(", "OSABI", ")", ";" ]

[ "MCObjectWriter", "*", "llvm", "::", "createSICELFObjectWriter", "(", "raw_pwrite_stream", "&", "OS", ",", "uint8_t", "OSABI", ",", "bool", "IsLittleEndian", ")", "{", "MCELFObjectTargetWriter", "*", "MOTW", "=", "new", "SICELFObjectWriter" ]

LLVM

AArch64

TD

next_suggestion

CPU

617,933

[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "cond", ";", "bits", "<", "<NUM_LIT>", ">", "target", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "target", ";" ]

GCC

i386

MD

program_repair

CPU

617,934

[ "<FIXS>", "<STR_LIT>", "<FIXE>" ]

[ "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", "]", ")", ")", ")", "]", "<STR_LIT>", "<BUGS>", "<STR_LIT>", "<BUGE>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")" ]

GCC

arm

MD

stmt_completion

CPU

617,935

[ "<STR_LIT>", ")" ]

[ "(", "define_reservation", "<STR_LIT>" ]

GCC

alpha

CPP

stmt_completion

MPU

617,936

[ "decl", ";" ]

[ "static", "void", "alpha_builtin_function", "(", "const", "char", "*", "name", ",", "tree", "ftype", ",", "enum", "alpha_builtin", "code", ",", "unsigned", "ecf", ")", "{", "tree", "decl", "=", "add_builtin_function", "(", "name", ",", "ftype", ",", "(", "int", ")", "code", ",", "BUILT_IN_MD", ",", "NULL", ",", "NULL_TREE", ")", ";", "if", "(", "ecf", "&", "ECF_CONST", ")", "TREE_READONLY", "(", "decl", ")", "=", "<NUM_LIT>", ";", "if", "(", "ecf", "&", "ECF_NOTHROW", ")", "TREE_NOTHROW", "(", "decl", ")", "=", "<NUM_LIT>", ";", "alpha_builtins", "[", "(", "int", ")", "code", "]", "=" ]

LLVM

ARM64

TD

next_suggestion

CPU

617,937

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rd", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "size", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rm", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "opcode", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rn", ";" ]

LLVM

Patmos

TD

next_suggestion

VLIW

617,938

[ "let", "DecoderMethod", "=", "<STR_LIT>", ";" ]

[ "def", "predset", ":", "PredicateOperand", "<", "i1", ",", "(", "ops", "PRegs", ":", "$", "preg", ",", "i1imm", ":", "$", "neg", ")", ",", "(", "ops", ")", ">", "{", "let", "PrintMethod", "=", "<STR_LIT>", ";", "let", "EncoderMethod", "=", "<STR_LIT>", ";" ]

GCC

arm

CPP

stmt_completion

CPU

617,939

[ "_", "a", ")", ";" ]

[ "return", "(", "int8x16_t", ")", "_", "_", "builtin_neon_vclzv16qi", "(", "_" ]

LLVM

Hexagon

CPP

next_suggestion

DSP

617,940

[ "if", "(", "SI", ".", "getLatency", "(", ")", ">", "<NUM_LIT>", "&&", "Bot", ".", "ResourceModel", "->", "isInPacket", "(", "SI", ".", "getSUnit", "(", ")", ")", ")", "{" ]

[ "std", "::", "stringstream", "dbgstr", ";", "dbgstr", "<<", "<STR_LIT>", "d", "<STR_LIT>", "<<", "std", "::", "setw", "(", "<NUM_LIT>", ")", "<<", "SU", "->", "getDepth", "(", ")", "<<", "<STR_LIT>", "|", "<STR_LIT>", ";", "dbgs", "(", ")", "<<", "dbgstr", ".", "str", "(", ")", ";", "}", ")", ";", "if", "(", "Bot", ".", "ResourceModel", "->", "isResourceAvailable", "(", "SU", ")", ")", "{", "ResCount", "<<=", "FactorOne", ";", "ResCount", "+=", "PriorityThree", ";", "DEBUG", "(", "if", "(", "verbose", ")", "dbgs", "(", ")", "<<", "<STR_LIT>", "A|", "<STR_LIT>", ")", ";", "}", "else", "DEBUG", "(", "if", "(", "verbose", ")", "dbgs", "(", ")", "<<", "<STR_LIT>", " |", "<STR_LIT>", ")", ";", "}", "unsigned", "NumNodesBlocking", "=", "<NUM_LIT>", ";", "if", "(", "Q", ".", "getID", "(", ")", "==", "TopQID", ")", "{", "for", "(", "const", "SDep", "&", "SI", ":", "SU", "->", "Succs", ")", "if", "(", "getSingleUnscheduledPred", "(", "SI", ".", "getSUnit", "(", ")", ")", "==", "SU", ")", "++", "NumNodesBlocking", ";", "}", "else", "{", "for", "(", "const", "SDep", "&", "PI", ":", "SU", "->", "Preds", ")", "if", "(", "getSingleUnscheduledSucc", "(", "PI", ".", "getSUnit", "(", ")", ")", "==", "SU", ")", "++", "NumNodesBlocking", ";", "}", "ResCount", "+=", "(", "NumNodesBlocking", "*", "ScaleTwo", ")", ";", "DEBUG", "(", "if", "(", "verbose", ")", "{", "std", "::", "stringstream", "dbgstr", ";", "dbgstr", "<<", "<STR_LIT>", "blk ", "<STR_LIT>", "<<", "std", "::", "setw", "(", "<NUM_LIT>", ")", "<<", "NumNodesBlocking", "<<", "<STR_LIT>", ")|", "<STR_LIT>", ";", "dbgs", "(", ")", "<<", "dbgstr", ".", "str", "(", ")", ";", "}", ")", ";", "if", "(", "!", "IgnoreBBRegPressure", ")", "{", "ResCount", "-=", "(", "Delta", ".", "Excess", ".", "getUnitInc", "(", ")", "*", "PriorityOne", ")", ";", "ResCount", "-=", "(", "Delta", ".", "CriticalMax", ".", "getUnitInc", "(", ")", "*", "PriorityOne", ")", ";", "ResCount", "-=", "(", "Delta", ".", "CurrentMax", ".", "getUnitInc", "(", ")", "*", "PriorityTwo", ")", ";", "DEBUG", "(", "if", "(", "verbose", ")", "{", "dbgs", "(", ")", "<<", "<STR_LIT>", "RP ", "<STR_LIT>", "<<", "Delta", ".", "Excess", ".", "getUnitInc", "(", ")", "<<", "<STR_LIT>", "/", "<STR_LIT>", "<<", "Delta", ".", "CriticalMax", ".", "getUnitInc", "(", ")", "<<", "<STR_LIT>", "/", "<STR_LIT>", "<<", "Delta", ".", "CurrentMax", ".", "getUnitInc", "(", ")", "<<", "<STR_LIT>", ")|", "<STR_LIT>", ";", "}", ")", ";", "}", "auto", "&", "QST", "=", "DAG", "->", "MF", ".", "getSubtarget", "<", "HexagonSubtarget", ">", "(", ")", ";", "auto", "&", "QII", "=", "*", "QST", ".", "getInstrInfo", "(", ")", ";", "if", "(", "SU", "->", "isInstr", "(", ")", "&&", "QII", ".", "mayBeCurLoad", "(", "*", "SU", "->", "getInstr", "(", ")", ")", ")", "{", "if", "(", "Q", ".", "getID", "(", ")", "==", "TopQID", "&&", "Top", ".", "ResourceModel", "->", "isResourceAvailable", "(", "SU", ")", ")", "{", "ResCount", "+=", "PriorityTwo", ";", "DEBUG", "(", "if", "(", "verbose", ")", "dbgs", "(", ")", "<<", "<STR_LIT>", "C|", "<STR_LIT>", ")", ";", "}", "else", "if", "(", "Q", ".", "getID", "(", ")", "==", "BotQID", "&&", "Bot", ".", "ResourceModel", "->", "isResourceAvailable", "(", "SU", ")", ")", "{", "ResCount", "+=", "PriorityTwo", ";", "DEBUG", "(", "if", "(", "verbose", ")", "dbgs", "(", ")", "<<", "<STR_LIT>", "C|", "<STR_LIT>", ")", ";", "}", "}", "if", "(", "Q", ".", "getID", "(", ")", "==", "TopQID", ")", "{", "for", "(", "const", "SDep", "&", "PI", ":", "SU", "->", "Preds", ")", "{", "if", "(", "!", "PI", ".", "getSUnit", "(", ")", "->", "getInstr", "(", ")", "->", "isPseudo", "(", ")", "&&", "PI", ".", "isAssignedRegDep", "(", ")", "&&", "PI", ".", "getLatency", "(", ")", "==", "<NUM_LIT>", "&&", "Top", ".", "ResourceModel", "->", "isInPacket", "(", "PI", ".", "getSUnit", "(", ")", ")", ")", "{", "ResCount", "+=", "PriorityThree", ";", "DEBUG", "(", "if", "(", "verbose", ")", "dbgs", "(", ")", "<<", "<STR_LIT>", "Z|", "<STR_LIT>", ")", ";", "}", "}", "}", "else", "{", "for", "(", "const", "SDep", "&", "SI", ":", "SU", "->", "Succs", ")", "{", "if", "(", "!", "SI", ".", "getSUnit", "(", ")", "->", "getInstr", "(", ")", "->", "isPseudo", "(", ")", "&&", "SI", ".", "isAssignedRegDep", "(", ")", "&&", "SI", ".", "getLatency", "(", ")", "==", "<NUM_LIT>", "&&", "Bot", ".", "ResourceModel", "->", "isInPacket", "(", "SI", ".", "getSUnit", "(", ")", ")", ")", "{", "ResCount", "+=", "PriorityThree", ";", "DEBUG", "(", "if", "(", "verbose", ")", "dbgs", "(", ")", "<<", "<STR_LIT>", "Z|", "<STR_LIT>", ")", ";", "}", "}", "}", "if", "(", "QII", ".", "isV60VectorInstruction", "(", "Instr", ")", ")", "{", "if", "(", "Q", ".", "getID", "(", ")", "==", "TopQID", ")", "{", "for", "(", "auto", "J", ":", "Top", ".", "ResourceModel", "->", "OldPacket", ")", "if", "(", "QII", ".", "producesStall", "(", "*", "J", "->", "getInstr", "(", ")", ",", "Instr", ")", ")", "ResCount", "-=", "PriorityOne", ";", "}", "else", "{", "for", "(", "auto", "J", ":", "Bot", ".", "ResourceModel", "->", "OldPacket", ")", "if", "(", "QII", ".", "producesStall", "(", "Instr", ",", "*", "J", "->", "getInstr", "(", ")", ")", ")", "ResCount", "-=", "PriorityOne", ";", "}", "}", "if", "(", "CheckEarlyAvail", ")", "{", "if", "(", "Q", ".", "getID", "(", ")", "==", "TopQID", ")", "{", "for", "(", "const", "auto", "&", "PI", ":", "SU", "->", "Preds", ")", "{", "if", "(", "PI", ".", "getLatency", "(", ")", ">", "<NUM_LIT>", "&&", "Top", ".", "ResourceModel", "->", "isInPacket", "(", "PI", ".", "getSUnit", "(", ")", ")", ")", "{", "ResCount", "-=", "PriorityOne", ";", "DEBUG", "(", "if", "(", "verbose", ")", "dbgs", "(", ")", "<<", "<STR_LIT>", "D|", "<STR_LIT>", ")", ";", "}", "}", "}", "else", "{", "for", "(", "const", "auto", "&", "SI", ":", "SU", "->", "Succs", ")", "{" ]

GCC

mips

MD

stmt_completion

CPU

617,941

[ "<STR_LIT>", "<STR_LIT>", ")" ]

[ "(", "vec_select", ":", "<", "UNITMODE", ">", "(", "match_operand", ":", "MSA_W", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "parallel", "[", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

617,942

[ "}" ]

[ "void", "AMDGPUPassConfig", "::", "addCodeGenPrepare", "(", ")", "{", "if", "(", "TM", "->", "getTargetTriple", "(", ")", ".", "getArch", "(", ")", "==", "Triple", "::", "amdgcn", ")", "addPass", "(", "createAMDGPUAnnotateKernelFeaturesPass", "(", ")", ")", ";", "if", "(", "TM", "->", "getTargetTriple", "(", ")", ".", "getArch", "(", ")", "==", "Triple", "::", "amdgcn", "&&", "EnableLowerKernelArguments", ")", "addPass", "(", "createAMDGPULowerKernelArgumentsPass", "(", ")", ")", ";", "addPass", "(", "&", "AMDGPUPerfHintAnalysisID", ")", ";", "TargetPassConfig", "::", "addCodeGenPrepare", "(", ")", ";", "if", "(", "EnableLoadStoreVectorizer", ")", "addPass", "(", "createLoadStoreVectorizerPass", "(", ")", ")", ";", "addPass", "(", "createLowerSwitchPass", "(", ")", ")", ";" ]

GCC

mips

MD

stmt_completion

CPU

617,943

[ ")", ")" ]

[ "(", "and", "(", "match_code", "<STR_LIT>", ")", "(", "match_test", "<STR_LIT>", ")" ]

GCC

i386

MD

program_repair

CPU

617,944

[ "<FIXS>", "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "<FIXE>" ]

[ "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "<STR_LIT>", ")", "<BUGS>", "(", "define_insn_reservation", "<STR_LIT>", "<NUM_LIT>", "<BUGE>", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")", ")" ]

LLVM

X86

CPP

next_suggestion

CPU

617,945

[ "SDValue", "M0F", "=", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "DL", ",", "VT", ")", ";" ]

[ "static", "SDValue", "LowerVectorCTPOPInRegLUT", "(", "SDValue", "Op", ",", "const", "SDLoc", "&", "DL", ",", "const", "X86Subtarget", "&", "Subtarget", ",", "SelectionDAG", "&", "DAG", ")", "{", "MVT", "VT", "=", "Op", ".", "getSimpleValueType", "(", ")", ";", "MVT", "EltVT", "=", "VT", ".", "getVectorElementType", "(", ")", ";", "int", "NumElts", "=", "VT", ".", "getVectorNumElements", "(", ")", ";", "(", "void", ")", "EltVT", ";", "assert", "(", "EltVT", "==", "MVT", "::", "i8", "&&", "<STR_LIT>", "Only vXi8 vector CTPOP lowering supported.", "<STR_LIT>", ")", ";", "const", "int", "LUT", "[", "<NUM_LIT>", "]", "=", "{", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ";", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "LUTVec", ";", "for", "(", "int", "i", "=", "<NUM_LIT>", ";", "i", "<", "NumElts", ";", "++", "i", ")", "LUTVec", ".", "push_back", "(", "DAG", ".", "getConstant", "(", "LUT", "[", "i", "%", "<NUM_LIT>", "]", ",", "DL", ",", "MVT", "::", "i8", ")", ")", ";", "SDValue", "InRegLUT", "=", "DAG", ".", "getBuildVector", "(", "VT", ",", "DL", ",", "LUTVec", ")", ";" ]

LLVM

X86

CPP

next_suggestion

CPU

617,946

[ "if", "(", "MI", ".", "getOpcode", "(", ")", "==", "X86", "::", "LEA64_32r", ")", "{" ]

[ "const", "MachineOperand", "&", "Base", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", "+", "X86", "::", "AddrBaseReg", ")", ";", "const", "MachineOperand", "&", "Scale", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", "+", "X86", "::", "AddrScaleAmt", ")", ";", "const", "MachineOperand", "&", "Index", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", "+", "X86", "::", "AddrIndexReg", ")", ";", "const", "MachineOperand", "&", "Disp", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", "+", "X86", "::", "AddrDisp", ")", ";", "const", "MachineOperand", "&", "Segment", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", "+", "X86", "::", "AddrSegmentReg", ")", ";", "if", "(", "Segment", ".", "getReg", "(", ")", "!=", "<NUM_LIT>", "||", "!", "Disp", ".", "isImm", "(", ")", "||", "Scale", ".", "getImm", "(", ")", ">", "<NUM_LIT>", "||", "!", "TII", "->", "isSafeToClobberEFLAGS", "(", "MBB", ",", "I", ")", ")", "return", "false", ";", "unsigned", "DestReg", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "unsigned", "BaseReg", "=", "Base", ".", "getReg", "(", ")", ";", "unsigned", "IndexReg", "=", "Index", ".", "getReg", "(", ")", ";", "if", "(", "UseLEAForSP", "&&", "(", "DestReg", "==", "X86", "::", "ESP", "||", "DestReg", "==", "X86", "::", "RSP", ")", ")", "return", "false", ";", "if", "(", "MI", ".", "getOpcode", "(", ")", "==", "X86", "::", "LEA64_32r", ")", "{", "if", "(", "BaseReg", "!=", "<NUM_LIT>", ")", "BaseReg", "=", "TRI", "->", "getSubReg", "(", "BaseReg", ",", "X86", "::", "sub_32bit", ")", ";", "if", "(", "IndexReg", "!=", "<NUM_LIT>", ")", "IndexReg", "=", "TRI", "->", "getSubReg", "(", "IndexReg", ",", "X86", "::", "sub_32bit", ")", ";", "}", "MachineInstr", "*", "NewMI", "=", "nullptr", ";", "if", "(", "BaseReg", "!=", "<NUM_LIT>", "&&", "IndexReg", "!=", "<NUM_LIT>", "&&", "Disp", ".", "getImm", "(", ")", "==", "<NUM_LIT>", "&&", "(", "DestReg", "==", "BaseReg", "||", "DestReg", "==", "IndexReg", ")", ")", "{", "unsigned", "NewOpcode", "=", "getADDrrFromLEA", "(", "MI", ".", "getOpcode", "(", ")", ")", ";", "if", "(", "DestReg", "!=", "BaseReg", ")", "std", "::", "swap", "(", "BaseReg", ",", "IndexReg", ")", ";", "if", "(", "MI", ".", "getOpcode", "(", ")", "==", "X86", "::", "LEA64_32r", ")", "{", "NewMI", "=", "BuildMI", "(", "MBB", ",", "I", ",", "MI", ".", "getDebugLoc", "(", ")", ",", "TII", "->", "get", "(", "NewOpcode", ")", ",", "DestReg", ")", ".", "addReg", "(", "BaseReg", ")", ".", "addReg", "(", "IndexReg", ")", ".", "addReg", "(", "Base", ".", "getReg", "(", ")", ",", "RegState", "::", "Implicit", ")", ".", "addReg", "(", "Index", ".", "getReg", "(", ")", ",", "RegState", "::", "Implicit", ")", ";", "}", "else", "{", "NewMI", "=", "BuildMI", "(", "MBB", ",", "I", ",", "MI", ".", "getDebugLoc", "(", ")", ",", "TII", "->", "get", "(", "NewOpcode", ")", ",", "DestReg", ")", ".", "addReg", "(", "BaseReg", ")", ".", "addReg", "(", "IndexReg", ")", ";", "}", "}", "else", "if", "(", "DestReg", "==", "BaseReg", "&&", "IndexReg", "==", "<NUM_LIT>", ")", "{", "if", "(", "OptIncDec", "&&", "(", "Disp", ".", "getImm", "(", ")", "==", "<NUM_LIT>", "||", "Disp", ".", "getImm", "(", ")", "==", "-", "<NUM_LIT>", ")", ")", "{", "bool", "IsINC", "=", "Disp", ".", "getImm", "(", ")", "==", "<NUM_LIT>", ";", "unsigned", "NewOpcode", "=", "getINCDECFromLEA", "(", "MI", ".", "getOpcode", "(", ")", ",", "IsINC", ")", ";", "if", "(", "MI", ".", "getOpcode", "(", ")", "==", "X86", "::", "LEA64_32r", ")", "{", "NewMI", "=", "BuildMI", "(", "MBB", ",", "I", ",", "MI", ".", "getDebugLoc", "(", ")", ",", "TII", "->", "get", "(", "NewOpcode", ")", ",", "DestReg", ")", ".", "addReg", "(", "BaseReg", ")", ".", "addReg", "(", "Base", ".", "getReg", "(", ")", ",", "RegState", "::", "Implicit", ")", ";", "}", "else", "{", "NewMI", "=", "BuildMI", "(", "MBB", ",", "I", ",", "MI", ".", "getDebugLoc", "(", ")", ",", "TII", "->", "get", "(", "NewOpcode", ")", ",", "DestReg", ")", ".", "addReg", "(", "BaseReg", ")", ";", "}", "}", "else", "{", "unsigned", "NewOpcode", "=", "getADDriFromLEA", "(", "MI", ".", "getOpcode", "(", ")", ",", "Disp", ")", ";" ]

LLVM

Hexagon

TD

next_suggestion

DSP

617,947

[ "let", "opExtendable", "=", "<NUM_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P1", "]", ";", "let", "Defs", "=", "[", "P1", ",", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";" ]

LLVM

X86

CPP

next_suggestion

CPU

617,948

[ "case", "Intrinsic", "::", "x86_sse2_pmovmskb_128", ":" ]

[ "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "if", "(", "Op", ".", "getResNo", "(", ")", "==", "<NUM_LIT>", ")", "break", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "KnownZero", "|=", "APInt", "::", "getHighBitsSet", "(", "Mask", ".", "getBitWidth", "(", ")", ",", "Mask", ".", "getBitWidth", "(", ")", "-", "<NUM_LIT>", ")", ";", "break", ";", "case", "ISD", "::", "INTRINSIC_WO_CHAIN", ":", "{", "unsigned", "IntId", "=", "cast", "<", "ConstantSDNode", ">", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", "->", "getZExtValue", "(", ")", ";", "unsigned", "NumLoBits", "=", "<NUM_LIT>", ";", "switch", "(", "IntId", ")", "{", "default", ":", "break", ";", "case", "Intrinsic", "::", "x86_sse_movmsk_ps", ":", "case", "Intrinsic", "::", "x86_avx_movmsk_ps_256", ":", "case", "Intrinsic", "::", "x86_sse2_movmsk_pd", ":", "case", "Intrinsic", "::", "x86_avx_movmsk_pd_256", ":", "case", "Intrinsic", "::", "x86_mmx_pmovmskb", ":" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

617,949

[ "case", "AMDGPUASI", ".", "CONSTANT_BUFFER_15", ":" ]

[ "case", "AMDGPUASI", ".", "CONSTANT_BUFFER_8", ":", "return", "<NUM_LIT>", "+", "<NUM_LIT>", "*", "<NUM_LIT>", ";", "case", "AMDGPUASI", ".", "CONSTANT_BUFFER_9", ":", "return", "<NUM_LIT>", "+", "<NUM_LIT>", "*", "<NUM_LIT>", ";", "case", "AMDGPUASI", ".", "CONSTANT_BUFFER_10", ":", "return", "<NUM_LIT>", "+", "<NUM_LIT>", "*", "<NUM_LIT>", ";", "case", "AMDGPUASI", ".", "CONSTANT_BUFFER_11", ":", "return", "<NUM_LIT>", "+", "<NUM_LIT>", "*", "<NUM_LIT>", ";", "case", "AMDGPUASI", ".", "CONSTANT_BUFFER_12", ":", "return", "<NUM_LIT>", "+", "<NUM_LIT>", "*", "<NUM_LIT>", ";", "case", "AMDGPUASI", ".", "CONSTANT_BUFFER_13", ":", "return", "<NUM_LIT>", "+", "<NUM_LIT>", "*", "<NUM_LIT>", ";", "case", "AMDGPUASI", ".", "CONSTANT_BUFFER_14", ":", "return", "<NUM_LIT>", "+", "<NUM_LIT>", "*", "<NUM_LIT>", ";" ]

GCC

rs6000

CPP

program_repair

CPU

617,950

[ "<FIXS>", "arg0", "=", "CALL_EXPR_ARG", "(", "exp", ",", "<NUM_LIT>", ")", ";", "<FIXE>" ]

[ "case", "ALTIVEC_BUILTIN_MTVSCR", ":", "icode", "=", "CODE_FOR_altivec_mtvscr", ";", "<BUGS>", "arg0", "=", "TREE_VALUE", "(", "arglist", ")", ";", "<BUGE>", "op0", "=", "expand_normal", "(", "arg0", ")", ";", "mode0", "=", "insn_data", "[", "icode", "]", ".", "operand", "[", "<NUM_LIT>", "]", ".", "mode", ";" ]

LLVM

X86

CPP

next_suggestion

CPU

617,951

[ "if", "(", "Subtarget", ".", "hasSSE41", "(", ")", ")", "{" ]

[ "if", "(", "NumElems", "==", "<NUM_LIT>", "&&", "Idx", "==", "<NUM_LIT>", "&&", "X86", "::", "isZeroNode", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", "&&", "!", "X86", "::", "isZeroNode", "(", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "{", "unsigned", "NumBits", "=", "VT", ".", "getSizeInBits", "(", ")", ";", "return", "getVShift", "(", "true", ",", "VT", ",", "DAG", ".", "getNode", "(", "ISD", "::", "SCALAR_TO_VECTOR", ",", "dl", ",", "VT", ",", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ",", "NumBits", "/", "<NUM_LIT>", ",", "DAG", ",", "*", "this", ",", "dl", ")", ";", "}", "if", "(", "IsAllConstants", ")", "return", "SDValue", "(", ")", ";", "if", "(", "EVTBits", "==", "<NUM_LIT>", ")", "{", "Item", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SCALAR_TO_VECTOR", ",", "dl", ",", "VT", ",", "Item", ")", ";", "return", "getShuffleVectorZeroOrUndef", "(", "Item", ",", "Idx", ",", "NumZero", ">", "<NUM_LIT>", ",", "Subtarget", ",", "DAG", ")", ";", "}", "}", "if", "(", "Values", ".", "size", "(", ")", "==", "<NUM_LIT>", ")", "{", "if", "(", "EVTBits", "==", "<NUM_LIT>", ")", "{", "unsigned", "Idx", "=", "countTrailingZeros", "(", "NonZeros", ")", ";", "SDValue", "Item", "=", "Op", ".", "getOperand", "(", "Idx", ")", ";", "if", "(", "Op", ".", "getNode", "(", ")", "->", "isOnlyUserOf", "(", "Item", ".", "getNode", "(", ")", ")", ")", "return", "LowerAsSplatVectorLoad", "(", "Item", ",", "VT", ",", "dl", ",", "DAG", ")", ";", "}", "return", "SDValue", "(", ")", ";", "}", "if", "(", "IsAllConstants", ")", "return", "SDValue", "(", ")", ";", "if", "(", "VT", ".", "is128BitVector", "(", ")", "||", "VT", ".", "is256BitVector", "(", ")", "||", "VT", ".", "is512BitVector", "(", ")", ")", "{", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Ops", "(", "Op", "->", "op_begin", "(", ")", ",", "Op", "->", "op_begin", "(", ")", "+", "NumElems", ")", ";", "if", "(", "SDValue", "LD", "=", "EltsFromConsecutiveLoads", "(", "VT", ",", "Ops", ",", "dl", ",", "DAG", ",", "false", ")", ")", "return", "LD", ";", "}", "if", "(", "VT", ".", "is256BitVector", "(", ")", "||", "VT", ".", "is512BitVector", "(", ")", ")", "{", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Ops", "(", "Op", "->", "op_begin", "(", ")", ",", "Op", "->", "op_begin", "(", ")", "+", "NumElems", ")", ";", "EVT", "HVT", "=", "EVT", "::", "getVectorVT", "(", "*", "DAG", ".", "getContext", "(", ")", ",", "ExtVT", ",", "NumElems", "/", "<NUM_LIT>", ")", ";", "SDValue", "Lower", "=", "DAG", ".", "getBuildVector", "(", "HVT", ",", "dl", ",", "makeArrayRef", "(", "&", "Ops", "[", "<NUM_LIT>", "]", ",", "NumElems", "/", "<NUM_LIT>", ")", ")", ";", "SDValue", "Upper", "=", "DAG", ".", "getBuildVector", "(", "HVT", ",", "dl", ",", "makeArrayRef", "(", "&", "Ops", "[", "NumElems", "/", "<NUM_LIT>", "]", ",", "NumElems", "/", "<NUM_LIT>", ")", ")", ";", "if", "(", "VT", ".", "is256BitVector", "(", ")", ")", "return", "concat128BitVectors", "(", "Lower", ",", "Upper", ",", "VT", ",", "NumElems", ",", "DAG", ",", "dl", ")", ";", "return", "concat256BitVectors", "(", "Lower", ",", "Upper", ",", "VT", ",", "NumElems", ",", "DAG", ",", "dl", ")", ";", "}", "if", "(", "EVTBits", "==", "<NUM_LIT>", ")", "{", "if", "(", "NumNonZero", "==", "<NUM_LIT>", ")", "{", "unsigned", "Idx", "=", "countTrailingZeros", "(", "NonZeros", ")", ";", "SDValue", "V2", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SCALAR_TO_VECTOR", ",", "dl", ",", "VT", ",", "Op", ".", "getOperand", "(", "Idx", ")", ")", ";", "return", "getShuffleVectorZeroOrUndef", "(", "V2", ",", "Idx", ",", "true", ",", "Subtarget", ",", "DAG", ")", ";", "}", "return", "SDValue", "(", ")", ";", "}", "if", "(", "EVTBits", "==", "<NUM_LIT>", "&&", "NumElems", "==", "<NUM_LIT>", ")", "if", "(", "SDValue", "V", "=", "LowerBuildVectorv16i8", "(", "Op", ",", "NonZeros", ",", "NumNonZero", ",", "NumZero", ",", "DAG", ",", "Subtarget", ",", "*", "this", ")", ")", "return", "V", ";", "if", "(", "EVTBits", "==", "<NUM_LIT>", "&&", "NumElems", "==", "<NUM_LIT>", ")", "if", "(", "SDValue", "V", "=", "LowerBuildVectorv8i16", "(", "Op", ",", "NonZeros", ",", "NumNonZero", ",", "NumZero", ",", "DAG", ",", "Subtarget", ",", "*", "this", ")", ")", "return", "V", ";", "if", "(", "EVTBits", "==", "<NUM_LIT>", "&&", "NumElems", "==", "<NUM_LIT>", ")", "if", "(", "SDValue", "V", "=", "LowerBuildVectorv4x32", "(", "Op", ",", "DAG", ",", "Subtarget", ",", "*", "this", ")", ")", "return", "V", ";", "if", "(", "NumElems", "==", "<NUM_LIT>", "&&", "NumZero", ">", "<NUM_LIT>", ")", "{", "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Ops", "(", "NumElems", ")", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "<", "<NUM_LIT>", ";", "++", "i", ")", "{", "bool", "isZero", "=", "!", "(", "NonZeros", "&", "(", "<NUM_LIT>", "ULL", "<<", "i", ")", ")", ";", "if", "(", "isZero", ")", "Ops", "[", "i", "]", "=", "getZeroVector", "(", "VT", ",", "Subtarget", ",", "DAG", ",", "dl", ")", ";", "else", "Ops", "[", "i", "]", "=", "DAG", ".", "getNode", "(", "ISD", "::", "SCALAR_TO_VECTOR", ",", "dl", ",", "VT", ",", "Op", ".", "getOperand", "(", "i", ")", ")", ";", "}", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "<", "<NUM_LIT>", ";", "++", "i", ")", "{", "switch", "(", "(", "NonZeros", "&", "(", "<NUM_LIT>", "<<", "i", "*", "<NUM_LIT>", ")", ")", ">>", "(", "i", "*", "<NUM_LIT>", ")", ")", "{", "default", ":", "break", ";", "case", "<NUM_LIT>", ":", "Ops", "[", "i", "]", "=", "Ops", "[", "i", "*", "<NUM_LIT>", "]", ";", "break", ";", "case", "<NUM_LIT>", ":", "Ops", "[", "i", "]", "=", "getMOVL", "(", "DAG", ",", "dl", ",", "VT", ",", "Ops", "[", "i", "*", "<NUM_LIT>", "+", "<NUM_LIT>", "]", ",", "Ops", "[", "i", "*", "<NUM_LIT>", "]", ")", ";", "break", ";", "case", "<NUM_LIT>", ":", "Ops", "[", "i", "]", "=", "getMOVL", "(", "DAG", ",", "dl", ",", "VT", ",", "Ops", "[", "i", "*", "<NUM_LIT>", "]", ",", "Ops", "[", "i", "*", "<NUM_LIT>", "+", "<NUM_LIT>", "]", ")", ";", "break", ";", "case", "<NUM_LIT>", ":", "Ops", "[", "i", "]", "=", "getUnpackl", "(", "DAG", ",", "dl", ",", "VT", ",", "Ops", "[", "i", "*", "<NUM_LIT>", "]", ",", "Ops", "[", "i", "*", "<NUM_LIT>", "+", "<NUM_LIT>", "]", ")", ";", "break", ";", "}", "}", "bool", "Reverse1", "=", "(", "NonZeros", "&", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ";", "bool", "Reverse2", "=", "(", "(", "NonZeros", "&", "(", "<NUM_LIT>", "<<", "<NUM_LIT>", ")", ")", ">>", "<NUM_LIT>", ")", "==", "<NUM_LIT>", ";", "int", "MaskVec", "[", "]", "=", "{", "Reverse1", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ",", "Reverse1", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ",", "static_cast", "<", "int", ">", "(", "Reverse2", "?", "NumElems", "+", "<NUM_LIT>", ":", "NumElems", ")", ",", "static_cast", "<", "int", ">", "(", "Reverse2", "?", "NumElems", ":", "NumElems", "+", "<NUM_LIT>", ")", "}", ";", "return", "DAG", ".", "getVectorShuffle", "(", "VT", ",", "dl", ",", "Ops", "[", "<NUM_LIT>", "]", ",", "Ops", "[", "<NUM_LIT>", "]", ",", "&", "MaskVec", "[", "<NUM_LIT>", "]", ")", ";", "}", "if", "(", "Values", ".", "size", "(", ")", ">", "<NUM_LIT>", "&&", "VT", ".", "is128BitVector", "(", ")", ")", "{", "if", "(", "SDValue", "Sh", "=", "buildFromShuffleMostly", "(", "Op", ",", "DAG", ")", ")", "return", "Sh", ";" ]

LLVM

SystemZ

CPP

next_suggestion

CPU

617,952

[ "}" ]

[ "static", "const", "MCPhysReg", "ScratchRegs", "[", "]", "=", "{", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ",", "<NUM_LIT>", "}", ";", "return", "ScratchRegs", ";" ]

LLVM

AArch64

TD

next_suggestion

CPU

617,953

[ "}" ]

[ "let", "Name", "=", "<STR_LIT>", ";", "let", "PredicateMethod", "=", "<STR_LIT>", ";", "let", "RenderMethod", "=", "<STR_LIT>", ";" ]

LLVM

ARM

TD

next_suggestion

CPU

617,954

[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "Qd", "{", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "imm", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Qd", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "halfword", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "!", "if", "(", "halfword", ",", "<NUM_LIT>", ",", "imm", "{", "<NUM_LIT>", "}", ")", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "imm", "{", "<NUM_LIT>", "}", ";" ]

LLVM

Mips

TD

next_suggestion

CPU

617,955

[ "}" ]

[ "list", "<", "dag", ">", "Pattern", "=", "[", "(", "set", "MSA128BOpnd", ":", "$", "wd", ",", "(", "vselect", "vsplati8_uimm8", ":", "$", "u8", ",", "MSA128BOpnd", ":", "$", "wd_in", ",", "MSA128BOpnd", ":", "$", "ws", ")", ")", "]", ";", "InstrItinClass", "Itinerary", "=", "NoItinerary", ";", "string", "Constraints", "=", "<STR_LIT>", ";" ]

LLVM

X86

CPP

program_repair

CPU

617,956

[ "<FIXS>", "assert", "(", "(", "VT", "==", "MVT", "::", "v16i8", "||", "VT", "==", "MVT", "::", "v8i16", ")", "&&", "<STR_LIT>", "Unexpected VTRUNC type", "<STR_LIT>", ")", ";", "<FIXE>" ]

[ "MVT", "VT", ",", "SDValue", "V1", ",", "SDValue", "V2", ",", "SelectionDAG", "&", "DAG", ",", "const", "X86Subtarget", "&", "Subtarget", ")", "{", "<BUGS>", "if", "(", "VT", "!=", "MVT", "::", "v16i8", "&&", "VT", "!=", "MVT", "::", "v8i16", ")", "return", "SDValue", "(", ")", ";", "<BUGE>", "if", "(", "Mask", ".", "size", "(", ")", "!=", "VT", ".", "getVectorNumElements", "(", ")", ")", "return", "SDValue", "(", ")", ";" ]

GCC

bfin

MD

stmt_completion

DSP

617,957

[ "<STR_LIT>", ")", "]", ")" ]

[ "(", "label_ref", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "pc", ")", ")", ")", "(", "set", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "plus", "(", "match_dup", "<NUM_LIT>", ")", "(", "const_int", "-", "<NUM_LIT>", ")", ")", ")", "(", "unspec", "[", "(", "const_int", "<NUM_LIT>", ")", "]", "UNSPEC_LSETUP_END", ")", "(", "clobber", "(", "match_scratch", ":", "SI", "<NUM_LIT>", "<STR_LIT>", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>" ]

LLVM

CellSPU

TD

stmt_completion

MPU

617,958

[ ")", ",", "(", "add", "(", "v8i16", "VECREG", ":", "$", "rA", ")", ",", "v8i16SExt10Imm", ":", "$", "val", ")", ")", "]", ">", ";" ]

[ "def", "AHIvec", ":", "RI10Form", "<", "<NUM_LIT>", ",", "(", "outs", "VECREG", ":", "$", "rT", ")", ",", "(", "ins", "VECREG", ":", "$", "rA", ",", "s10imm", ":", "$", "val", ")", ",", "<STR_LIT>", ",", "IntegerOp", ",", "[", "(", "set", "(", "v8i16", "VECREG", ":", "$", "rT" ]

LLVM

AMDGPU

TD

next_suggestion

GPU

617,959

[ "int", "NEG_HI", "=", "ABS", ";" ]

[ "int", "NEG", "=", "<NUM_LIT>", ";", "int", "ABS", "=", "<NUM_LIT>", ";", "int", "NEG_ABS", "=", "<NUM_LIT>", ";" ]

LLVM

SPIRV

CPP

stmt_completion

Virtual ISA

617,960

[ ";" ]

[ "TargetPassConfig", "::", "addIRPasses", "(", ")" ]

GCC

rs6000

CPP

stmt_completion

CPU

617,961

[ ",", "offset", ",", "true", ")", ";" ]

[ "return", "gen_frame_set", "(", "reg", ",", "frame_reg" ]

GCC

i370

MD

next_suggestion

CPU

617,962

[ "<STR_LIT>" ]

[ "(", "compare", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]" ]

LLVM

X86

CPP

program_repair

CPU

617,963

[ "<FIXS>", "BuildMI", "(", "MBB", ",", "DL", ",", "TII", ".", "get", "(", "AdjStackDown", ")", ")", ".", "addImm", "(", "NumBytes", ")", ";", "<FIXE>" ]

[ "unsigned", "AdjStackDown", "=", "TM", ".", "getRegisterInfo", "(", ")", "->", "getCallFrameSetupOpcode", "(", ")", ";", "<BUGS>", "BuildMI", "(", "*", "FuncInfo", ".", "MBB", ",", "FuncInfo", ".", "InsertPt", ",", "DL", ",", "TII", ".", "get", "(", "AdjStackDown", ")", ")", ".", "addImm", "(", "NumBytes", ")", ";", "<BUGE>" ]

LLVM

Hexagon

TD

stmt_completion

DSP

617,964

[ ";" ]

[ "def", "F2_dfimm_n", ":", "HInst", "<", "(", "outs", "DoubleRegs", ":", "$", "Rdd32", ")", ",", "(", "ins", "u10_0Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_9e313203", ",", "TypeALU64", ">", ",", "Enc_e6c957", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "prefersSlot3", "=", "<NUM_LIT>" ]

LLVM

AArch64

CPP

next_suggestion

CPU

617,965

[ "}" ]

[ "int", "ISD", "=", "TLI", "->", "InstructionOpcodeToISD", "(", "Opcode", ")", ";", "if", "(", "ValTy", "->", "isVectorTy", "(", ")", "&&", "ISD", "==", "ISD", "::", "SELECT", ")", "{", "const", "int", "AmortizationCost", "=", "<NUM_LIT>", ";", "static", "const", "TypeConversionCostTblEntry", "VectorSelectTbl", "[", "]", "=", "{", "{", "ISD", "::", "SELECT", ",", "MVT", "::", "v16i1", ",", "MVT", "::", "v16i16", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "SELECT", ",", "MVT", "::", "v8i1", ",", "MVT", "::", "v8i32", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "SELECT", ",", "MVT", "::", "v16i1", ",", "MVT", "::", "v16i32", ",", "<NUM_LIT>", "}", ",", "{", "ISD", "::", "SELECT", ",", "MVT", "::", "v4i1", ",", "MVT", "::", "v4i64", ",", "<NUM_LIT>", "*", "AmortizationCost", "}", ",", "{", "ISD", "::", "SELECT", ",", "MVT", "::", "v8i1", ",", "MVT", "::", "v8i64", ",", "<NUM_LIT>", "*", "AmortizationCost", "}", ",", "{", "ISD", "::", "SELECT", ",", "MVT", "::", "v16i1", ",", "MVT", "::", "v16i64", ",", "<NUM_LIT>", "*", "AmortizationCost", "}", "}", ";", "EVT", "SelCondTy", "=", "TLI", "->", "getValueType", "(", "DL", ",", "CondTy", ")", ";", "EVT", "SelValTy", "=", "TLI", "->", "getValueType", "(", "DL", ",", "ValTy", ")", ";", "if", "(", "SelCondTy", ".", "isSimple", "(", ")", "&&", "SelValTy", ".", "isSimple", "(", ")", ")", "{", "if", "(", "const", "auto", "*", "Entry", "=", "ConvertCostTableLookup", "(", "VectorSelectTbl", ",", "ISD", ",", "SelCondTy", ".", "getSimpleVT", "(", ")", ",", "SelValTy", ".", "getSimpleVT", "(", ")", ")", ")", "return", "Entry", "->", "Cost", ";", "}", "}", "return", "BaseT", "::", "getCmpSelInstrCost", "(", "Opcode", ",", "ValTy", ",", "CondTy", ",", "I", ")", ";" ]

LLVM

Sparc

CPP

stmt_completion

CPU

617,966

[ "CFIIndex", ")", ";" ]

[ "SAVEri", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "SAVErr", "=", "<STR_LIT>", "::", "<STR_LIT>", ";", "}", "if", "(", "MFI", "->", "adjustsStack", "(", ")", "&&", "hasReservedCallFrame", "(", "MF", ")", ")", "NumBytes", "+=", "MFI", "->", "getMaxCallFrameSize", "(", ")", ";", "NumBytes", "=", "MF", ".", "getSubtarget", "<", "SparcSubtarget", ">", "(", ")", ".", "getAdjustedFrameSize", "(", "NumBytes", ")", ";", "if", "(", "MFI", "->", "getMaxAlignment", "(", ")", ">", "<NUM_LIT>", ")", "{", "NumBytes", "=", "RoundUpToAlignment", "(", "NumBytes", ",", "MFI", "->", "getMaxAlignment", "(", ")", ")", ";", "}", "MFI", "->", "setStackSize", "(", "NumBytes", ")", ";", "emitSPAdjustment", "(", "MF", ",", "MBB", ",", "MBBI", ",", "-", "NumBytes", ",", "SAVErr", ",", "SAVEri", ")", ";", "MachineModuleInfo", "&", "MMI", "=", "MF", ".", "getMMI", "(", ")", ";", "unsigned", "regFP", "=", "RegInfo", ".", "getDwarfRegNum", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "true", ")", ";", "unsigned", "CFIIndex", "=", "MMI", ".", "addFrameInst", "(", "MCCFIInstruction", "::", "createDefCfaRegister", "(", "nullptr", ",", "regFP", ")", ")", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "dl", ",", "TII", ".", "get", "(", "TargetOpcode", "::", "CFI_INSTRUCTION", ")", ")", ".", "addCFIIndex", "(" ]

GCC

bfin

CPP

next_suggestion

DSP

617,967

[ "rtx", "target", "=", "JUMP_LABEL", "(", "insn", ")", ";" ]

[ "pat", "=", "PATTERN", "(", "insn", ")", ";", "if", "(", "GET_CODE", "(", "pat", ")", "==", "USE", "||", "GET_CODE", "(", "pat", ")", "==", "CLOBBER", "||", "GET_CODE", "(", "pat", ")", "==", "ASM_INPUT", "||", "asm_noperands", "(", "pat", ")", ">=", "<NUM_LIT>", ")", "continue", ";", "if", "(", "JUMP_P", "(", "insn", ")", ")", "{", "if", "(", "any_condjump_p", "(", "insn", ")", "&&", "!", "cbranch_predicted_taken_p", "(", "insn", ")", ")", "{", "rtx", "n", "=", "next_real_insn", "(", "insn", ")", ";", "emit_insn_before", "(", "gen_stall", "(", "GEN_INT", "(", "<NUM_LIT>", ")", ")", ",", "n", ")", ";", "}", "}", "}", "for", "(", "insn", "=", "get_insns", "(", ")", ";", "insn", ";", "insn", "=", "NEXT_INSN", "(", "insn", ")", ")", "{", "if", "(", "JUMP_P", "(", "insn", ")", "&&", "any_condjump_p", "(", "insn", ")", "&&", "(", "cbranch_predicted_taken_p", "(", "insn", ")", ")", ")", "{" ]

LLVM

PowerPC

CPP

next_suggestion

CPU

617,968

[ "return", "MVT", "::", "i64", ";" ]

[ "}", "if", "(", "Subtarget", ".", "hasAltivec", "(", ")", "&&", "Size", ">=", "<NUM_LIT>", "&&", "(", "(", "(", "!", "SrcAlign", "||", "SrcAlign", ">=", "<NUM_LIT>", ")", "&&", "(", "!", "DstAlign", "||", "DstAlign", ">=", "<NUM_LIT>", ")", ")", "||", "(", "(", "IsMemset", "&&", "Subtarget", ".", "hasVSX", "(", ")", ")", "||", "Subtarget", ".", "hasP8Vector", "(", ")", ")", ")", ")", "return", "MVT", "::", "v4i32", ";", "}", "if", "(", "Subtarget", ".", "isPPC64", "(", ")", ")", "{" ]

LLVM

X86

CPP

stmt_completion

CPU

617,969

[ "(", ")", ")", ";" ]

[ "UsedMask", "[", "I", "]", "=", "true", ";", "EmitAndCountInstruction", "(", "MCInstBuilder", "(", "X86", "::", "PUSH64r", ")", ".", "addReg", "(", "DestRegs", "[", "I", "]", ")", ")", ";", "}", "else", "{", "EmitNops", "(", "*", "OutStreamer", ",", "<NUM_LIT>", ",", "Subtarget", "->", "is64Bit", "(", ")", ",", "getSubtargetInfo", "(", ")", ")", ";", "}", "}", "for", "(", "unsigned", "I", "=", "<NUM_LIT>", ";", "I", "<", "MI", ".", "getNumOperands", "(", ")", ";", "++", "I", ")", "if", "(", "UsedMask", "[", "I", "]", ")", "EmitAndCountInstruction", "(", "MCInstBuilder", "(", "X86", "::", "MOV64rr", ")", ".", "addReg", "(", "DestRegs", "[", "I", "]", ")", ".", "addReg", "(", "SrcRegs", "[", "I", "]", ")", ")", ";", "auto", "TSym", "=", "OutContext", ".", "getOrCreateSymbol", "(", "<STR_LIT>", "__xray_TypedEvent", "<STR_LIT>", ")", ";", "MachineOperand", "TOp", "=", "MachineOperand", "::", "CreateMCSymbol", "(", "TSym", ")", ";", "if", "(", "isPositionIndependent", "(", ")", ")", "TOp", ".", "setTargetFlags", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "EmitAndCountInstruction", "(", "MCInstBuilder", "(", "X86", "::", "CALL64pcrel32", ")", ".", "addOperand", "(", "MCIL", ".", "LowerSymbolOperand", "(", "TOp", ",", "TSym", ")", ")", ")", ";", "for", "(", "unsigned", "I", "=", "sizeof", "UsedMask", ";", "I", "--", ">", "<NUM_LIT>", ";", ")", "if", "(", "UsedMask", "[", "I", "]", ")", "EmitAndCountInstruction", "(", "MCInstBuilder", "(", "X86", "::", "POP64r", ")", ".", "addReg", "(", "DestRegs", "[", "I", "]", ")", ")", ";", "else", "EmitNops", "(", "*", "OutStreamer", ",", "<NUM_LIT>", ",", "Subtarget", "->", "is64Bit", "(", ")", ",", "getSubtargetInfo" ]

GCC

i386

CPP

stmt_completion

CPU

617,970

[ "(", "_", "_", "mmask16", ")", "_", "_", "U", ")", ";" ]

[ "extern", "_", "_", "inline", "_", "_", "m512i", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm512_maskz_cvtepu8_epi32", "(", "_", "_", "mmask16", "_", "_", "U", ",", "_", "_", "m128i", "_", "_", "A", ")", "{", "return", "(", "_", "_", "m512i", ")", "_", "_", "builtin_ia32_pmovzxbd512_mask", "(", "(", "_", "_", "v16qi", ")", "_", "_", "A", ",", "(", "_", "_", "v16si", ")", "_", "mm512_setzero_si512", "(", ")", "," ]

LLVM

Mips

CPP

next_suggestion

CPU

617,971

[ "case", "Mips", "::", "PseudoSELECTFP_F_S", ":" ]

[ "return", "emitAtomicBinaryPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "true", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_NAND_I32", ":", "return", "emitAtomicBinary", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "true", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_NAND_I64", ":", "return", "emitAtomicBinary", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "true", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_SUB_I8", ":", "return", "emitAtomicBinaryPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "SUBu", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_SUB_I16", ":", "return", "emitAtomicBinaryPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "SUBu", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_SUB_I32", ":", "return", "emitAtomicBinary", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "SUBu", ")", ";", "case", "Mips", "::", "ATOMIC_LOAD_SUB_I64", ":", "return", "emitAtomicBinary", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "Mips", "::", "DSUBu", ")", ";", "case", "Mips", "::", "ATOMIC_SWAP_I8", ":", "return", "emitAtomicBinaryPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "case", "Mips", "::", "ATOMIC_SWAP_I16", ":", "return", "emitAtomicBinaryPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "case", "Mips", "::", "ATOMIC_SWAP_I32", ":", "return", "emitAtomicBinary", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "case", "Mips", "::", "ATOMIC_SWAP_I64", ":", "return", "emitAtomicBinary", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ")", ";", "case", "Mips", "::", "ATOMIC_CMP_SWAP_I8", ":", "return", "emitAtomicCmpSwapPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ")", ";", "case", "Mips", "::", "ATOMIC_CMP_SWAP_I16", ":", "return", "emitAtomicCmpSwapPartword", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ")", ";", "case", "Mips", "::", "ATOMIC_CMP_SWAP_I32", ":", "return", "emitAtomicCmpSwap", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ")", ";", "case", "Mips", "::", "ATOMIC_CMP_SWAP_I64", ":", "return", "emitAtomicCmpSwap", "(", "MI", ",", "BB", ",", "<NUM_LIT>", ")", ";", "case", "Mips", "::", "PseudoSDIV", ":", "case", "Mips", "::", "PseudoUDIV", ":", "case", "Mips", "::", "DIV", ":", "case", "Mips", "::", "DIVU", ":", "case", "Mips", "::", "MOD", ":", "case", "Mips", "::", "MODU", ":", "return", "insertDivByZeroTrap", "(", "MI", ",", "*", "BB", ",", "*", "Subtarget", ".", "getInstrInfo", "(", ")", ",", "false", ",", "false", ")", ";", "case", "Mips", "::", "SDIV_MM_Pseudo", ":", "case", "Mips", "::", "UDIV_MM_Pseudo", ":", "case", "Mips", "::", "SDIV_MM", ":", "case", "Mips", "::", "UDIV_MM", ":", "case", "Mips", "::", "DIV_MMR6", ":", "case", "Mips", "::", "DIVU_MMR6", ":", "case", "Mips", "::", "MOD_MMR6", ":", "case", "Mips", "::", "MODU_MMR6", ":", "return", "insertDivByZeroTrap", "(", "MI", ",", "*", "BB", ",", "*", "Subtarget", ".", "getInstrInfo", "(", ")", ",", "false", ",", "true", ")", ";", "case", "Mips", "::", "PseudoDSDIV", ":", "case", "Mips", "::", "PseudoDUDIV", ":", "case", "Mips", "::", "DDIV", ":", "case", "Mips", "::", "DDIVU", ":", "case", "Mips", "::", "DMOD", ":", "case", "Mips", "::", "DMODU", ":", "return", "insertDivByZeroTrap", "(", "MI", ",", "*", "BB", ",", "*", "Subtarget", ".", "getInstrInfo", "(", ")", ",", "true", ",", "false", ")", ";", "case", "Mips", "::", "DDIV_MM64R6", ":", "case", "Mips", "::", "DDIVU_MM64R6", ":", "case", "Mips", "::", "DMOD_MM64R6", ":", "case", "Mips", "::", "DMODU_MM64R6", ":", "return", "insertDivByZeroTrap", "(", "MI", ",", "*", "BB", ",", "*", "Subtarget", ".", "getInstrInfo", "(", ")", ",", "true", ",", "true", ")", ";", "case", "Mips", "::", "PseudoSELECT_I", ":", "case", "Mips", "::", "PseudoSELECT_I64", ":", "case", "Mips", "::", "PseudoSELECT_S", ":", "case", "Mips", "::", "PseudoSELECT_D32", ":", "case", "Mips", "::", "PseudoSELECT_D64", ":", "return", "emitPseudoSELECT", "(", "MI", ",", "BB", ",", "false", ",", "Mips", "::", "BNE", ")", ";", "case", "Mips", "::", "PseudoSELECTFP_F_I", ":", "case", "Mips", "::", "PseudoSELECTFP_F_I64", ":" ]

LLVM

AArch64

CPP

program_repair

CPU

617,972

[ "<FIXS>", "<FIXE>", "<FIXS>", ":", "Vec", "(", "Vec", ")", ",", "MinElt", "(", "std", "::", "numeric_limits", "unsigned", ">", "::", "max", "(", ")", ")", ",", "MaxElt", "(", "<NUM_LIT>", ")", ",", "ShuffleVec", "(", "Vec", ")", ",", "WindowBase", "(", "<NUM_LIT>", ")", ",", "WindowScale", "(", "<NUM_LIT>", ")", "{", "}", "bool", "operator", "==", "(", "SDValue", "OtherVec", ")", "{", "return", "Vec", "==", "OtherVec", ";", "}", "<FIXE>" ]

[ "int", "WindowBase", ";", "int", "WindowScale", ";", "<BUGS>", "bool", "operator", "==", "(", "SDValue", "OtherVec", ")", "{", "return", "Vec", "==", "OtherVec", ";", "}", "<BUGE>", "ShuffleSourceInfo", "(", "SDValue", "Vec", ")", "<BUGS>", ":", "Vec", "(", "Vec", ")", ",", "MinElt", "(", "UINT_MAX", ")", ",", "MaxElt", "(", "<NUM_LIT>", ")", ",", "ShuffleVec", "(", "Vec", ")", ",", "WindowBase", "(", "<NUM_LIT>", ")", ",", "WindowScale", "(", "<NUM_LIT>", ")", "{", "}", "<BUGE>", "}", ";" ]

LLVM

AArch64

TD

next_suggestion

CPU

617,973

[ "}" ]

[ "def", "KryoWrite_2cyc_XY_XY_241ln", ":", "SchedWriteRes", "<", "[", "KryoUnitXY", ",", "KryoUnitXY", "]", ">", "{", "let", "Latency", "=", "<NUM_LIT>", ";", "let", "NumMicroOps", "=", "<NUM_LIT>", ";" ]

GCC

gcn

CPP

program_repair

GPU

617,974

[ "<FIXS>", "const", "char", "*", "s", ";", "machine_mode", "mode", "=", "GET_MODE", "(", "x", ")", ";", "if", "(", "VECTOR_MODE_P", "(", "mode", ")", ")", "mode", "=", "GET_MODE_INNER", "(", "mode", ")", ";", "switch", "(", "mode", ")", "<FIXE>", "<FIXS>", "case", "E_QImode", ":", "<FIXE>", "<FIXS>", "case", "E_HImode", ":", "case", "E_HFmode", ":", "<FIXE>", "<FIXS>", "case", "E_SImode", ":", "case", "E_SFmode", ":", "<FIXE>", "<FIXS>", "case", "E_DImode", ":", "case", "E_DFmode", ":", "<FIXE>", "<FIXS>", "case", "E_TImode", ":", "<FIXE>", "<FIXS>", "<FIXE>" ]

[ "}", "case", "'", "s", "'", ":", "{", "<BUGS>", "const", "char", "*", "s", "=", "<STR_LIT>", "<STR_LIT>", ";", "switch", "(", "GET_MODE_SIZE", "(", "GET_MODE", "(", "x", ")", ")", ")", "<BUGE>", "{", "<BUGS>", "case", "<NUM_LIT>", ":", "<BUGE>", "s", "=", "<STR_LIT>", "_byte", "<STR_LIT>", ";", "break", ";", "<BUGS>", "case", "<NUM_LIT>", ":", "<BUGE>", "s", "=", "<STR_LIT>", "_short", "<STR_LIT>", ";", "break", ";", "<BUGS>", "case", "<NUM_LIT>", ":", "<BUGE>", "s", "=", "<STR_LIT>", "_dword", "<STR_LIT>", ";", "break", ";", "<BUGS>", "case", "<NUM_LIT>", ":", "<BUGE>", "s", "=", "<STR_LIT>", "_dwordx2", "<STR_LIT>", ";", "break", ";", "<BUGS>", "case", "<NUM_LIT>", ":", "s", "=", "<STR_LIT>", "_dwordx3", "<STR_LIT>", ";", "break", ";", "case", "<NUM_LIT>", ":", "<BUGE>", "s", "=", "<STR_LIT>", "_dwordx4", "<STR_LIT>", ";", "break", ";", "<BUGS>", "case", "<NUM_LIT>", ":", "s", "=", "<STR_LIT>", "_dwordx8", "<STR_LIT>", ";", "break", ";", "case", "<NUM_LIT>", ":", "s", "=", "VECTOR_MODE_P", "(", "GET_MODE", "(", "x", ")", ")", "?", "<STR_LIT>", "_byte", "<STR_LIT>", ":", "<STR_LIT>", "_dwordx16", "<STR_LIT>", ";", "break", ";", "case", "<NUM_LIT>", ":", "s", "=", "<STR_LIT>", "_short", "<STR_LIT>", ";", "break", ";", "case", "<NUM_LIT>", ":", "s", "=", "<STR_LIT>", "_dword", "<STR_LIT>", ";", "break", ";", "case", "<NUM_LIT>", ":", "s", "=", "<STR_LIT>", "_dwordx2", "<STR_LIT>", ";", "break", ";", "<BUGE>", "default", ":", "output_operand_lossage", "(", "<STR_LIT>", "invalid operand %%xn code", "<STR_LIT>", ")", ";", "return", ";" ]

LLVM

X86

CPP

next_suggestion

CPU

617,975

[ "insn", "->", "eaBase", "=", "(", "EABase", ")", "(", "insn", "->", "eaRegBase", "+", "rm", ")", ";" ]

[ "break", ";", "case", "<NUM_LIT>", ":", "insn", "->", "regBase", "=", "MODRM_REG_EAX", ";", "insn", "->", "eaRegBase", "=", "EA_REG_EAX", ";", "break", ";", "case", "<NUM_LIT>", ":", "insn", "->", "regBase", "=", "MODRM_REG_RAX", ";", "insn", "->", "eaRegBase", "=", "EA_REG_RAX", ";", "break", ";", "}", "reg", "|=", "rFromREX", "(", "insn", "->", "rexPrefix", ")", "<<", "<NUM_LIT>", ";", "rm", "|=", "bFromREX", "(", "insn", "->", "rexPrefix", ")", "<<", "<NUM_LIT>", ";", "if", "(", "insn", "->", "vectorExtensionType", "==", "TYPE_EVEX", ")", "{", "reg", "|=", "r2FromEVEX2of4", "(", "insn", "->", "vectorExtensionPrefix", "[", "<NUM_LIT>", "]", ")", "<<", "<NUM_LIT>", ";", "rm", "|=", "xFromEVEX2of4", "(", "insn", "->", "vectorExtensionPrefix", "[", "<NUM_LIT>", "]", ")", "<<", "<NUM_LIT>", ";", "}", "insn", "->", "reg", "=", "(", "Reg", ")", "(", "insn", "->", "regBase", "+", "reg", ")", ";", "switch", "(", "insn", "->", "addressSize", ")", "{", "case", "<NUM_LIT>", ":", "insn", "->", "eaBaseBase", "=", "EA_BASE_BX_SI", ";", "switch", "(", "mod", ")", "{", "case", "<NUM_LIT>", ":", "if", "(", "rm", "==", "<NUM_LIT>", ")", "{", "insn", "->", "eaBase", "=", "EA_BASE_NONE", ";", "insn", "->", "eaDisplacement", "=", "EA_DISP_16", ";", "if", "(", "readDisplacement", "(", "insn", ")", ")", "return", "-", "<NUM_LIT>", ";", "}", "else", "{", "insn", "->", "eaBase", "=", "(", "EABase", ")", "(", "insn", "->", "eaBaseBase", "+", "rm", ")", ";", "insn", "->", "eaDisplacement", "=", "EA_DISP_NONE", ";", "}", "break", ";", "case", "<NUM_LIT>", ":", "insn", "->", "eaBase", "=", "(", "EABase", ")", "(", "insn", "->", "eaBaseBase", "+", "rm", ")", ";", "insn", "->", "eaDisplacement", "=", "EA_DISP_8", ";", "insn", "->", "displacementSize", "=", "<NUM_LIT>", ";", "if", "(", "readDisplacement", "(", "insn", ")", ")", "return", "-", "<NUM_LIT>", ";", "break", ";", "case", "<NUM_LIT>", ":", "insn", "->", "eaBase", "=", "(", "EABase", ")", "(", "insn", "->", "eaBaseBase", "+", "rm", ")", ";", "insn", "->", "eaDisplacement", "=", "EA_DISP_16", ";", "if", "(", "readDisplacement", "(", "insn", ")", ")", "return", "-", "<NUM_LIT>", ";", "break", ";", "case", "<NUM_LIT>", ":", "insn", "->", "eaBase", "=", "(", "EABase", ")", "(", "insn", "->", "eaRegBase", "+", "rm", ")", ";", "if", "(", "readDisplacement", "(", "insn", ")", ")", "return", "-", "<NUM_LIT>", ";", "break", ";", "}", "break", ";", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "insn", "->", "eaBaseBase", "=", "(", "insn", "->", "addressSize", "==", "<NUM_LIT>", "?", "EA_BASE_EAX", ":", "EA_BASE_RAX", ")", ";", "switch", "(", "mod", ")", "{", "case", "<NUM_LIT>", ":", "insn", "->", "eaDisplacement", "=", "EA_DISP_NONE", ";", "switch", "(", "rm", ")", "{", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "insn", "->", "eaBase", "=", "(", "insn", "->", "addressSize", "==", "<NUM_LIT>", "?", "EA_BASE_sib", ":", "EA_BASE_sib64", ")", ";", "if", "(", "readSIB", "(", "insn", ")", "||", "readDisplacement", "(", "insn", ")", ")", "return", "-", "<NUM_LIT>", ";", "break", ";", "case", "<NUM_LIT>", ":", "insn", "->", "eaBase", "=", "EA_BASE_NONE", ";", "insn", "->", "eaDisplacement", "=", "EA_DISP_32", ";", "if", "(", "readDisplacement", "(", "insn", ")", ")", "return", "-", "<NUM_LIT>", ";", "break", ";", "default", ":", "insn", "->", "eaBase", "=", "(", "EABase", ")", "(", "insn", "->", "eaBaseBase", "+", "rm", ")", ";", "break", ";", "}", "break", ";", "case", "<NUM_LIT>", ":", "insn", "->", "displacementSize", "=", "<NUM_LIT>", ";", "case", "<NUM_LIT>", ":", "insn", "->", "eaDisplacement", "=", "(", "mod", "==", "<NUM_LIT>", "?", "EA_DISP_8", ":", "EA_DISP_32", ")", ";", "switch", "(", "rm", ")", "{", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "insn", "->", "eaBase", "=", "EA_BASE_sib", ";", "if", "(", "readSIB", "(", "insn", ")", "||", "readDisplacement", "(", "insn", ")", ")", "return", "-", "<NUM_LIT>", ";", "break", ";", "default", ":", "insn", "->", "eaBase", "=", "(", "EABase", ")", "(", "insn", "->", "eaBaseBase", "+", "rm", ")", ";", "if", "(", "readDisplacement", "(", "insn", ")", ")", "return", "-", "<NUM_LIT>", ";", "break", ";", "}", "break", ";", "case", "<NUM_LIT>", ":", "insn", "->", "eaDisplacement", "=", "EA_DISP_NONE", ";" ]

LLVM

ARM

CPP

code_generation

CPU

617,976

[ "void", "assignValueToReg", "(", "unsigned", "ValVReg", ",", "unsigned", "PhysReg", ",", "CCValAssign", "&", "VA", ")", "override", "{", "assert", "(", "VA", ".", "isRegLoc", "(", ")", "&&", "<STR_LIT>", "Value shouldn't be assigned to reg", "<STR_LIT>", ")", ";", "assert", "(", "VA", ".", "getLocReg", "(", ")", "==", "PhysReg", "&&", "<STR_LIT>", "Assigning to the wrong reg?", "<STR_LIT>", ")", ";", "assert", "(", "VA", ".", "getValVT", "(", ")", ".", "getSizeInBits", "(", ")", "<=", "<NUM_LIT>", "&&", "<STR_LIT>", "Unsupported value size", "<STR_LIT>", ")", ";", "assert", "(", "VA", ".", "getLocVT", "(", ")", ".", "getSizeInBits", "(", ")", "==", "<NUM_LIT>", "&&", "<STR_LIT>", "Unsupported location size", "<STR_LIT>", ")", ";", "assert", "(", "VA", ".", "getLocInfo", "(", ")", "!=", "CCValAssign", "::", "SExt", "&&", "VA", ".", "getLocInfo", "(", ")", "!=", "CCValAssign", "::", "ZExt", "&&", "<STR_LIT>", "ABI extensions not supported yet", "<STR_LIT>", ")", ";", "MIRBuilder", ".", "buildCopy", "(", "PhysReg", ",", "ValVReg", ")", ";", "MIB", ".", "addUse", "(", "PhysReg", ",", "RegState", "::", "Implicit", ")", ";", "}" ]

[ "The", "specified", "value", "has", "been", "assigned", "to", "a", "physical", "register", ",", "handle", "the", "appropriate", "COPY", "(", "either", "to", "or", "from", ")", "and", "mark", "any", "relevant", "uses/defines", "as", "needed", "." ]

LLVM

Sparc

CPP

code_generation

CPU

617,977

[ "bool", "SparcAsmPrinter", "::", "PrintAsmMemoryOperand", "(", "const", "MachineInstr", "*", "MI", ",", "unsigned", "OpNo", ",", "unsigned", "AsmVariant", ",", "const", "char", "*", "ExtraCode", ")", "{", "if", "(", "ExtraCode", "&&", "ExtraCode", "[", "<NUM_LIT>", "]", ")", "return", "true", ";", "O", "<<", "'", "[", "'", ";", "printMemOperand", "(", "MI", ",", "OpNo", ")", ";", "O", "<<", "'", "]", "'", ";", "return", "false", ";", "}" ]

[ "Print", "the", "specified", "operand", "of", "MI", ",", "an", "INLINEASM", "instruction", ",", "using", "the", "specified", "assembler", "variant", "as", "an", "address", "." ]

LLVM

X86

CPP

next_suggestion

CPU

617,978

[ "break", ";" ]

[ "if", "(", "consumeByte", "(", "insn", ",", "&", "insn", "->", "modRM", ")", ")", "return", "-", "<NUM_LIT>", ";", "insn", "->", "consumedModRM", "=", "true", ";", "mod", "=", "modFromModRM", "(", "insn", "->", "modRM", ")", ";", "rm", "=", "rmFromModRM", "(", "insn", "->", "modRM", ")", ";", "reg", "=", "regFromModRM", "(", "insn", "->", "modRM", ")", ";", "switch", "(", "insn", "->", "registerSize", ")", "{", "case", "<NUM_LIT>", ":", "insn", "->", "regBase", "=", "MODRM_REG_AX", ";", "insn", "->", "eaRegBase", "=", "EA_REG_AX", ";", "break", ";", "case", "<NUM_LIT>", ":", "insn", "->", "regBase", "=", "MODRM_REG_EAX", ";", "insn", "->", "eaRegBase", "=", "EA_REG_EAX", ";", "break", ";", "case", "<NUM_LIT>", ":", "insn", "->", "regBase", "=", "MODRM_REG_RAX", ";", "insn", "->", "eaRegBase", "=", "EA_REG_RAX", ";", "break", ";", "}", "reg", "|=", "rFromREX", "(", "insn", "->", "rexPrefix", ")", "<<", "<NUM_LIT>", ";", "rm", "|=", "bFromREX", "(", "insn", "->", "rexPrefix", ")", "<<", "<NUM_LIT>", ";", "if", "(", "insn", "->", "vectorExtensionType", "==", "TYPE_EVEX", ")", "{", "reg", "|=", "r2FromEVEX2of4", "(", "insn", "->", "vectorExtensionPrefix", "[", "<NUM_LIT>", "]", ")", "<<", "<NUM_LIT>", ";", "rm", "|=", "xFromEVEX2of4", "(", "insn", "->", "vectorExtensionPrefix", "[", "<NUM_LIT>", "]", ")", "<<", "<NUM_LIT>", ";", "}", "insn", "->", "reg", "=", "(", "Reg", ")", "(", "insn", "->", "regBase", "+", "reg", ")", ";", "switch", "(", "insn", "->", "addressSize", ")", "{", "case", "<NUM_LIT>", ":", "insn", "->", "eaBaseBase", "=", "EA_BASE_BX_SI", ";", "switch", "(", "mod", ")", "{", "case", "<NUM_LIT>", ":", "if", "(", "rm", "==", "<NUM_LIT>", ")", "{", "insn", "->", "eaBase", "=", "EA_BASE_NONE", ";", "insn", "->", "eaDisplacement", "=", "EA_DISP_16", ";", "if", "(", "readDisplacement", "(", "insn", ")", ")", "return", "-", "<NUM_LIT>", ";", "}", "else", "{", "insn", "->", "eaBase", "=", "(", "EABase", ")", "(", "insn", "->", "eaBaseBase", "+", "rm", ")", ";", "insn", "->", "eaDisplacement", "=", "EA_DISP_NONE", ";", "}", "break", ";", "case", "<NUM_LIT>", ":", "insn", "->", "eaBase", "=", "(", "EABase", ")", "(", "insn", "->", "eaBaseBase", "+", "rm", ")", ";", "insn", "->", "eaDisplacement", "=", "EA_DISP_8", ";", "insn", "->", "displacementSize", "=", "<NUM_LIT>", ";", "if", "(", "readDisplacement", "(", "insn", ")", ")", "return", "-", "<NUM_LIT>", ";", "break", ";", "case", "<NUM_LIT>", ":", "insn", "->", "eaBase", "=", "(", "EABase", ")", "(", "insn", "->", "eaBaseBase", "+", "rm", ")", ";", "insn", "->", "eaDisplacement", "=", "EA_DISP_16", ";", "if", "(", "readDisplacement", "(", "insn", ")", ")", "return", "-", "<NUM_LIT>", ";", "break", ";", "case", "<NUM_LIT>", ":", "insn", "->", "eaBase", "=", "(", "EABase", ")", "(", "insn", "->", "eaRegBase", "+", "rm", ")", ";", "if", "(", "readDisplacement", "(", "insn", ")", ")", "return", "-", "<NUM_LIT>", ";", "break", ";", "}", "break", ";", "case", "<NUM_LIT>", ":", "case", "<NUM_LIT>", ":", "insn", "->", "eaBaseBase", "=", "(", "insn", "->", "addressSize", "==", "<NUM_LIT>", "?", "EA_BASE_EAX", ":", "EA_BASE_RAX", ")", ";", "switch", "(", "mod", ")", "{", "case", "<NUM_LIT>", ":", "insn", "->", "eaDisplacement", "=", "EA_DISP_NONE", ";", "switch", "(", "rm", "&", "<NUM_LIT>", ")", "{", "case", "<NUM_LIT>", ":", "insn", "->", "eaBase", "=", "(", "insn", "->", "addressSize", "==", "<NUM_LIT>", "?", "EA_BASE_sib", ":", "EA_BASE_sib64", ")", ";", "if", "(", "readSIB", "(", "insn", ")", "||", "readDisplacement", "(", "insn", ")", ")", "return", "-", "<NUM_LIT>", ";", "break", ";", "case", "<NUM_LIT>", ":", "insn", "->", "eaBase", "=", "EA_BASE_NONE", ";", "insn", "->", "eaDisplacement", "=", "EA_DISP_32", ";", "if", "(", "readDisplacement", "(", "insn", ")", ")", "return", "-", "<NUM_LIT>", ";", "break", ";", "default", ":", "insn", "->", "eaBase", "=", "(", "EABase", ")", "(", "insn", "->", "eaBaseBase", "+", "rm", ")", ";", "break", ";", "}", "break", ";", "case", "<NUM_LIT>", ":", "insn", "->", "displacementSize", "=", "<NUM_LIT>", ";", "case", "<NUM_LIT>", ":", "insn", "->", "eaDisplacement", "=", "(", "mod", "==", "<NUM_LIT>", "?", "EA_DISP_8", ":", "EA_DISP_32", ")", ";", "switch", "(", "rm", "&", "<NUM_LIT>", ")", "{", "case", "<NUM_LIT>", ":", "insn", "->", "eaBase", "=", "EA_BASE_sib", ";", "if", "(", "readSIB", "(", "insn", ")", "||", "readDisplacement", "(", "insn", ")", ")", "return", "-", "<NUM_LIT>", ";", "break", ";", "default", ":", "insn", "->", "eaBase", "=", "(", "EABase", ")", "(", "insn", "->", "eaBaseBase", "+", "rm", ")", ";", "if", "(", "readDisplacement", "(", "insn", ")", ")", "return", "-", "<NUM_LIT>", ";", "break", ";", "}", "break", ";", "case", "<NUM_LIT>", ":", "insn", "->", "eaDisplacement", "=", "EA_DISP_NONE", ";", "insn", "->", "eaBase", "=", "(", "EABase", ")", "(", "insn", "->", "eaRegBase", "+", "rm", ")", ";" ]

GCC

i386

MD

next_suggestion

CPU

617,979

[ "(", "symbol_ref", "<STR_LIT>", ")", ")", "]", ")" ]

[ "[", "(", "match_operand", ":", "BLK", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "ANY_XRSTOR", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "set", "(", "attr", "<STR_LIT>", ")" ]

LLVM

Mips

CPP

next_suggestion

CPU

617,980

[ "int64_t", "Offset", "=", "MFI", ".", "getObjectOffset", "(", "MipsFI", "->", "getEhDataRegFI", "(", "I", ")", ")", ";" ]

[ "MachineFrameInfo", "&", "MFI", "=", "MF", ".", "getFrameInfo", "(", ")", ";", "MipsFunctionInfo", "*", "MipsFI", "=", "MF", ".", "getInfo", "<", "MipsFunctionInfo", ">", "(", ")", ";", "const", "MipsSEInstrInfo", "&", "TII", "=", "*", "static_cast", "<", "const", "MipsSEInstrInfo", "*", ">", "(", "STI", ".", "getInstrInfo", "(", ")", ")", ";", "const", "MipsRegisterInfo", "&", "RegInfo", "=", "*", "static_cast", "<", "const", "MipsRegisterInfo", "*", ">", "(", "STI", ".", "getRegisterInfo", "(", ")", ")", ";", "MachineBasicBlock", "::", "iterator", "MBBI", "=", "MBB", ".", "begin", "(", ")", ";", "DebugLoc", "dl", ";", "MipsABIInfo", "ABI", "=", "STI", ".", "getABI", "(", ")", ";", "unsigned", "SP", "=", "ABI", ".", "GetStackPtr", "(", ")", ";", "unsigned", "FP", "=", "ABI", ".", "GetFramePtr", "(", ")", ";", "unsigned", "ZERO", "=", "ABI", ".", "GetNullPtr", "(", ")", ";", "unsigned", "MOVE", "=", "ABI", ".", "GetGPRMoveOp", "(", ")", ";", "unsigned", "ADDiu", "=", "ABI", ".", "GetPtrAddiuOp", "(", ")", ";", "unsigned", "AND", "=", "ABI", ".", "IsN64", "(", ")", "?", "Mips", "::", "AND64", ":", "Mips", "::", "AND", ";", "const", "TargetRegisterClass", "*", "RC", "=", "ABI", ".", "ArePtrs64bit", "(", ")", "?", "&", "Mips", "::", "GPR64RegClass", ":", "&", "Mips", "::", "GPR32RegClass", ";", "uint64_t", "StackSize", "=", "MFI", ".", "getStackSize", "(", ")", ";", "if", "(", "StackSize", "==", "<NUM_LIT>", "&&", "!", "MFI", ".", "adjustsStack", "(", ")", ")", "return", ";", "MachineModuleInfo", "&", "MMI", "=", "MF", ".", "getMMI", "(", ")", ";", "const", "MCRegisterInfo", "*", "MRI", "=", "MMI", ".", "getContext", "(", ")", ".", "getRegisterInfo", "(", ")", ";", "TII", ".", "adjustStackPtr", "(", "SP", ",", "-", "StackSize", ",", "MBB", ",", "MBBI", ")", ";", "unsigned", "CFIIndex", "=", "MF", ".", "addFrameInst", "(", "MCCFIInstruction", "::", "createDefCfaOffset", "(", "nullptr", ",", "-", "StackSize", ")", ")", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "dl", ",", "TII", ".", "get", "(", "TargetOpcode", "::", "CFI_INSTRUCTION", ")", ")", ".", "addCFIIndex", "(", "CFIIndex", ")", ";", "if", "(", "MF", ".", "getFunction", "(", ")", ".", "hasFnAttribute", "(", "<STR_LIT>", "interrupt", "<STR_LIT>", ")", ")", "emitInterruptPrologueStub", "(", "MF", ",", "MBB", ")", ";", "const", "std", "::", "vector", "<", "CalleeSavedInfo", ">", "&", "CSI", "=", "MFI", ".", "getCalleeSavedInfo", "(", ")", ";", "if", "(", "!", "CSI", ".", "empty", "(", ")", ")", "{", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "<", "CSI", ".", "size", "(", ")", ";", "++", "i", ")", "++", "MBBI", ";", "for", "(", "std", "::", "vector", "<", "CalleeSavedInfo", ">", "::", "const_iterator", "I", "=", "CSI", ".", "begin", "(", ")", ",", "E", "=", "CSI", ".", "end", "(", ")", ";", "I", "!=", "E", ";", "++", "I", ")", "{", "int64_t", "Offset", "=", "MFI", ".", "getObjectOffset", "(", "I", "->", "getFrameIdx", "(", ")", ")", ";", "unsigned", "Reg", "=", "I", "->", "getReg", "(", ")", ";", "if", "(", "Mips", "::", "AFGR64RegClass", ".", "contains", "(", "Reg", ")", ")", "{", "unsigned", "Reg0", "=", "MRI", "->", "getDwarfRegNum", "(", "RegInfo", ".", "getSubReg", "(", "Reg", ",", "Mips", "::", "sub_lo", ")", ",", "true", ")", ";", "unsigned", "Reg1", "=", "MRI", "->", "getDwarfRegNum", "(", "RegInfo", ".", "getSubReg", "(", "Reg", ",", "Mips", "::", "sub_hi", ")", ",", "true", ")", ";", "if", "(", "!", "STI", ".", "isLittle", "(", ")", ")", "std", "::", "swap", "(", "Reg0", ",", "Reg1", ")", ";", "unsigned", "CFIIndex", "=", "MF", ".", "addFrameInst", "(", "MCCFIInstruction", "::", "createOffset", "(", "nullptr", ",", "Reg0", ",", "Offset", ")", ")", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "dl", ",", "TII", ".", "get", "(", "TargetOpcode", "::", "CFI_INSTRUCTION", ")", ")", ".", "addCFIIndex", "(", "CFIIndex", ")", ";", "CFIIndex", "=", "MF", ".", "addFrameInst", "(", "MCCFIInstruction", "::", "createOffset", "(", "nullptr", ",", "Reg1", ",", "Offset", "+", "<NUM_LIT>", ")", ")", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "dl", ",", "TII", ".", "get", "(", "TargetOpcode", "::", "CFI_INSTRUCTION", ")", ")", ".", "addCFIIndex", "(", "CFIIndex", ")", ";", "}", "else", "if", "(", "Mips", "::", "FGR64RegClass", ".", "contains", "(", "Reg", ")", ")", "{", "unsigned", "Reg0", "=", "MRI", "->", "getDwarfRegNum", "(", "Reg", ",", "true", ")", ";", "unsigned", "Reg1", "=", "MRI", "->", "getDwarfRegNum", "(", "Reg", ",", "true", ")", "+", "<NUM_LIT>", ";", "if", "(", "!", "STI", ".", "isLittle", "(", ")", ")", "std", "::", "swap", "(", "Reg0", ",", "Reg1", ")", ";", "unsigned", "CFIIndex", "=", "MF", ".", "addFrameInst", "(", "MCCFIInstruction", "::", "createOffset", "(", "nullptr", ",", "Reg0", ",", "Offset", ")", ")", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "dl", ",", "TII", ".", "get", "(", "TargetOpcode", "::", "CFI_INSTRUCTION", ")", ")", ".", "addCFIIndex", "(", "CFIIndex", ")", ";", "CFIIndex", "=", "MF", ".", "addFrameInst", "(", "MCCFIInstruction", "::", "createOffset", "(", "nullptr", ",", "Reg1", ",", "Offset", "+", "<NUM_LIT>", ")", ")", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "dl", ",", "TII", ".", "get", "(", "TargetOpcode", "::", "CFI_INSTRUCTION", ")", ")", ".", "addCFIIndex", "(", "CFIIndex", ")", ";", "}", "else", "{", "unsigned", "CFIIndex", "=", "MF", ".", "addFrameInst", "(", "MCCFIInstruction", "::", "createOffset", "(", "nullptr", ",", "MRI", "->", "getDwarfRegNum", "(", "Reg", ",", "true", ")", ",", "Offset", ")", ")", ";", "BuildMI", "(", "MBB", ",", "MBBI", ",", "dl", ",", "TII", ".", "get", "(", "TargetOpcode", "::", "CFI_INSTRUCTION", ")", ")", ".", "addCFIIndex", "(", "CFIIndex", ")", ";", "}", "}", "}", "if", "(", "MipsFI", "->", "callsEhReturn", "(", ")", ")", "{", "for", "(", "int", "I", "=", "<NUM_LIT>", ";", "I", "<", "<NUM_LIT>", ";", "++", "I", ")", "{", "if", "(", "!", "MBB", ".", "isLiveIn", "(", "ABI", ".", "GetEhDataReg", "(", "I", ")", ")", ")", "MBB", ".", "addLiveIn", "(", "ABI", ".", "GetEhDataReg", "(", "I", ")", ")", ";", "TII", ".", "storeRegToStackSlot", "(", "MBB", ",", "MBBI", ",", "ABI", ".", "GetEhDataReg", "(", "I", ")", ",", "false", ",", "MipsFI", "->", "getEhDataRegFI", "(", "I", ")", ",", "RC", ",", "&", "RegInfo", ")", ";", "}", "for", "(", "int", "I", "=", "<NUM_LIT>", ";", "I", "<", "<NUM_LIT>", ";", "++", "I", ")", "{" ]

LLVM

TPC

CPP

stmt_completion

Virtual ISA

617,981

[ "else", "{" ]

[ "pred", "=", "<NUM_LIT>", ";", "polarity", "=", "<NUM_LIT>", ";", "if", "(", "MCID", ".", "getNumOperands", "(", ")", "<", "<NUM_LIT>", ")", "{", "return", "true", ";", "}", "const", "MachineOperand", "&", "pOp", "=", "MI", ".", "getOperand", "(", "MCID", ".", "getNumOperands", "(", ")", "-", "<NUM_LIT>", ")", ";", "const", "MachineOperand", "&", "ppOp", "=", "MI", ".", "getOperand", "(", "MCID", ".", "getNumOperands", "(", ")", "-", "<NUM_LIT>", ")", ";", "if", "(", "!", "pOp", ".", "isReg", "(", ")", ")", "{", "return", "true", ";", "}", "Register", "pReg", "=", "pOp", ".", "getReg", "(", ")", ";", "const", "TargetRegisterClass", "*", "pRegClass", ";", "if", "(", "pReg", ".", "isPhysical", "(", ")", ")", "{", "pRegClass", "=", "getClassOfPhysicalRegister", "(", "pReg", ",", "RI", ")", ";", "}" ]

LLVM

ARM

CPP

next_suggestion

CPU

617,982

[ "}" ]

[ "}", "else", "if", "(", "MO", ".", "isImm", "(", ")", "&&", "!", "MCID", ".", "OpInfo", "[", "i", "]", ".", "isPredicate", "(", ")", ")", "{", "if", "(", "(", "(", "unsigned", ")", "MO", ".", "getImm", "(", ")", ")", ">", "Limit", ")", "return", "false", ";", "}", "}", "const", "MCInstrDesc", "&", "NewMCID", "=", "TII", "->", "get", "(", "Entry", ".", "NarrowOpc1", ")", ";", "unsigned", "PredReg", "=", "<NUM_LIT>", ";", "<STR_LIT>", "::", "<STR_LIT>", "Pred", "=", "getInstrPredicate", "(", "MI", ",", "PredReg", ")", ";", "bool", "SkipPred", "=", "false", ";", "if", "(", "Pred", "!=", "<STR_LIT>", "::", "<STR_LIT>", ")", "{", "if", "(", "!", "NewMCID", ".", "isPredicable", "(", ")", ")", "return", "false", ";", "}", "else", "{", "SkipPred", "=", "!", "NewMCID", ".", "isPredicable", "(", ")", ";", "}", "bool", "HasCC", "=", "false", ";", "bool", "CCDead", "=", "false", ";", "if", "(", "MCID", ".", "hasOptionalDef", "(", ")", ")", "{", "unsigned", "NumOps", "=", "MCID", ".", "getNumOperands", "(", ")", ";", "HasCC", "=", "(", "MI", "->", "getOperand", "(", "NumOps", "-", "<NUM_LIT>", ")", ".", "getReg", "(", ")", "==", "ARM", "::", "CPSR", ")", ";", "if", "(", "HasCC", "&&", "MI", "->", "getOperand", "(", "NumOps", "-", "<NUM_LIT>", ")", ".", "isDead", "(", ")", ")", "CCDead", "=", "true", ";", "}", "if", "(", "!", "VerifyPredAndCC", "(", "MI", ",", "Entry", ",", "false", ",", "Pred", ",", "LiveCPSR", ",", "HasCC", ",", "CCDead", ")", ")", "return", "false", ";", "if", "(", "Entry", ".", "PartFlag", "&&", "NewMCID", ".", "hasOptionalDef", "(", ")", "&&", "HasCC", "&&", "canAddPseudoFlagDep", "(", "CPSRDef", ",", "MI", ",", "IsSelfLoop", ")", ")", "return", "false", ";", "DebugLoc", "dl", "=", "MI", "->", "getDebugLoc", "(", ")", ";", "MachineInstrBuilder", "MIB", "=", "BuildMI", "(", "MBB", ",", "MI", ",", "dl", ",", "NewMCID", ")", ";", "MIB", ".", "addOperand", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "if", "(", "NewMCID", ".", "hasOptionalDef", "(", ")", ")", "{", "if", "(", "HasCC", ")", "AddDefaultT1CC", "(", "MIB", ",", "CCDead", ")", ";", "else", "AddNoT1CC", "(", "MIB", ")", ";", "}", "unsigned", "NumOps", "=", "MCID", ".", "getNumOperands", "(", ")", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "e", "=", "MI", "->", "getNumOperands", "(", ")", ";", "i", "!=", "e", ";", "++", "i", ")", "{", "if", "(", "i", "<", "NumOps", "&&", "MCID", ".", "OpInfo", "[", "i", "]", ".", "isOptionalDef", "(", ")", ")", "continue", ";", "if", "(", "(", "MCID", ".", "getOpcode", "(", ")", "==", "ARM", "::", "t2RSBSri", "||", "MCID", ".", "getOpcode", "(", ")", "==", "ARM", "::", "t2RSBri", "||", "MCID", ".", "getOpcode", "(", ")", "==", "ARM", "::", "t2SXTB", "||", "MCID", ".", "getOpcode", "(", ")", "==", "ARM", "::", "t2SXTH", "||", "MCID", ".", "getOpcode", "(", ")", "==", "ARM", "::", "t2UXTB", "||", "MCID", ".", "getOpcode", "(", ")", "==", "ARM", "::", "t2UXTH", ")", "&&", "i", "==", "<NUM_LIT>", ")", "continue", ";", "bool", "isPred", "=", "(", "i", "<", "NumOps", "&&", "MCID", ".", "OpInfo", "[", "i", "]", ".", "isPredicate", "(", ")", ")", ";", "if", "(", "SkipPred", "&&", "isPred", ")", "continue", ";", "const", "MachineOperand", "&", "MO", "=", "MI", "->", "getOperand", "(", "i", ")", ";", "if", "(", "MO", ".", "isReg", "(", ")", "&&", "MO", ".", "isImplicit", "(", ")", "&&", "MO", ".", "getReg", "(", ")", "==", "ARM", "::", "CPSR", ")", "continue", ";", "MIB", ".", "addOperand", "(", "MO", ")", ";" ]

LLVM

M680x0

CPP

stmt_completion

MPU

617,983

[ ",", "O", ")", ";" ]

[ "printAbsMem", "(", "MI", ",", "opNum" ]

GCC

i386

CPP

program_repair

CPU

617,984

[ "<FIXS>", "if", "(", "(", "REX_INT_REGNO_P", "(", "regno", ")", "||", "REX2_INT_REGNO_P", "(", "regno", ")", ")", "<FIXE>" ]

[ "{", "if", "(", "thunk_name", "!=", "NULL", ")", "{", "<BUGS>", "if", "(", "REX_INT_REGNO_P", "(", "regno", ")", "<BUGE>", "&&", "ix86_indirect_branch_cs_prefix", ")", "fprintf", "(", "asm_out_file", ",", "<STR_LIT>", "\\tcs\\n", "<STR_LIT>", ")", ";", "fprintf", "(", "asm_out_file", ",", "<STR_LIT>", "\\tjmp\\t", "<STR_LIT>", ")", ";" ]

GCC

visium

CPP

next_suggestion

Virtual ISA

617,985

[ "}" ]

[ "static", "bool", "visium_modes_tieable_p", "(", "machine_mode", "mode1", ",", "machine_mode", "mode2", ")", "{", "return", "(", "GET_MODE_CLASS", "(", "mode1", ")", "==", "MODE_INT", "&&", "GET_MODE_CLASS", "(", "mode2", ")", "==", "MODE_INT", ")", ";" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

617,986

[ "if", "(", "!", "RBI", ".", "constrainGenericRegister", "(", "VSrc", ",", "AMDGPU", "::", "VGPR_32RegClass", ",", "*", "MRI", ")", ")", "return", "false", ";" ]

[ "const", "bool", "HasVSrc", "=", "MI", ".", "getNumOperands", "(", ")", "==", "<NUM_LIT>", ";", "assert", "(", "HasVSrc", "||", "MI", ".", "getNumOperands", "(", ")", "==", "<NUM_LIT>", ")", ";", "Register", "BaseOffset", "=", "MI", ".", "getOperand", "(", "HasVSrc", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "const", "RegisterBank", "*", "OffsetRB", "=", "RBI", ".", "getRegBank", "(", "BaseOffset", ",", "*", "MRI", ",", "TRI", ")", ";", "if", "(", "OffsetRB", "->", "getID", "(", ")", "!=", "AMDGPU", "::", "SGPRRegBankID", ")", "return", "false", ";", "MachineInstr", "*", "OffsetDef", "=", "getDefIgnoringCopies", "(", "BaseOffset", ",", "*", "MRI", ")", ";", "unsigned", "ImmOffset", ";", "MachineBasicBlock", "*", "MBB", "=", "MI", ".", "getParent", "(", ")", ";", "const", "DebugLoc", "&", "DL", "=", "MI", ".", "getDebugLoc", "(", ")", ";", "MachineInstr", "*", "Readfirstlane", "=", "nullptr", ";", "if", "(", "OffsetDef", "->", "getOpcode", "(", ")", "==", "AMDGPU", "::", "V_READFIRSTLANE_B32", ")", "{", "Readfirstlane", "=", "OffsetDef", ";", "BaseOffset", "=", "OffsetDef", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "OffsetDef", "=", "getDefIgnoringCopies", "(", "BaseOffset", ",", "*", "MRI", ")", ";", "}", "if", "(", "OffsetDef", "->", "getOpcode", "(", ")", "==", "AMDGPU", "::", "G_CONSTANT", ")", "{", "ImmOffset", "=", "OffsetDef", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getCImm", "(", ")", "->", "getZExtValue", "(", ")", ";", "BuildMI", "(", "*", "MBB", ",", "&", "MI", ",", "DL", ",", "TII", ".", "get", "(", "AMDGPU", "::", "S_MOV_B32", ")", ",", "AMDGPU", "::", "M0", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "}", "else", "{", "std", "::", "tie", "(", "BaseOffset", ",", "ImmOffset", ")", "=", "AMDGPU", "::", "getBaseWithConstantOffset", "(", "*", "MRI", ",", "BaseOffset", ",", "KB", ")", ";", "if", "(", "Readfirstlane", ")", "{", "if", "(", "!", "RBI", ".", "constrainGenericRegister", "(", "BaseOffset", ",", "AMDGPU", "::", "VGPR_32RegClass", ",", "*", "MRI", ")", ")", "return", "false", ";", "Readfirstlane", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "setReg", "(", "BaseOffset", ")", ";", "BaseOffset", "=", "Readfirstlane", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "}", "else", "{", "if", "(", "!", "RBI", ".", "constrainGenericRegister", "(", "BaseOffset", ",", "AMDGPU", "::", "SReg_32RegClass", ",", "*", "MRI", ")", ")", "return", "false", ";", "}", "Register", "M0Base", "=", "MRI", "->", "createVirtualRegister", "(", "&", "AMDGPU", "::", "SReg_32RegClass", ")", ";", "BuildMI", "(", "*", "MBB", ",", "&", "MI", ",", "DL", ",", "TII", ".", "get", "(", "AMDGPU", "::", "S_LSHL_B32", ")", ",", "M0Base", ")", ".", "addReg", "(", "BaseOffset", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "setOperandDead", "(", "<NUM_LIT>", ")", ";", "BuildMI", "(", "*", "MBB", ",", "&", "MI", ",", "DL", ",", "TII", ".", "get", "(", "AMDGPU", "::", "COPY", ")", ",", "AMDGPU", "::", "M0", ")", ".", "addReg", "(", "M0Base", ")", ";", "}", "auto", "MIB", "=", "BuildMI", "(", "*", "MBB", ",", "&", "MI", ",", "DL", ",", "TII", ".", "get", "(", "gwsIntrinToOpcode", "(", "IID", ")", ")", ")", ";", "if", "(", "HasVSrc", ")", "{", "Register", "VSrc", "=", "MI", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "MIB", ".", "addReg", "(", "VSrc", ")", ";" ]

GCC

frv

MD

next_suggestion

VLIW

617,987

[ "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")" ]

[ "[", "(", "parallel", "[", "(", "set", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "smin", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]

LLVM

AArch64

TD

stmt_completion

CPU

617,988

[ "iop", ";" ]

[ "def", "_D", ":", "sve_intx_dot_by_indexed_elem", "<", "<NUM_LIT>", ",", "opc", ",", "asm", ",", "ZPR64", ",", "ZPR16", ",", "ZPR4b16", ",", "VectorIndexD", ">", "{", "bits", "<", "<NUM_LIT>", ">" ]

LLVM

AMDGPU

TD

program_repair

GPU

617,989

[ "<FIXS>", "SDPatternOperator", "node", "=", "null_frag", ",", "bit", "VOP3Only", "=", "<NUM_LIT>", ">", ":", "VOP3_Helper", "<FIXE>" ]

[ "VOPCClassInst", "op", ",", "opName", ",", "VOPC_I1_F64_I32", ",", "<NUM_LIT>", ",", "[", "WriteDoubleAdd", "]", ">", ";", "multiclass", "VOP3Inst", "vop3", "op", ",", "string", "opName", ",", "VOPProfile", "P", ",", "<BUGS>", "SDPatternOperator", "node", "=", "null_frag", ">", ":", "VOP3_Helper", "<BUGE>", "op", ",", "opName", ",", "(", "outs", "P", ".", "DstRC", ".", "RegClass", ":", "$", "dst", ")", ",", "P", ".", "Ins64", ",", "P", ".", "Asm64", ",", "!", "if", "(", "!", "eq", "(", "P", ".", "NumSrcArgs", ",", "<NUM_LIT>", ")", ",", "!", "if", "(", "P", ".", "HasModifiers", "," ]

LLVM

ARM64

TD

stmt_completion

CPU

617,990

[ ")", ",", "<STR_LIT>", ",", "<STR_LIT>", ">", "{" ]

[ "class", "MRSI", ":", "RtSystemI", "<", "<NUM_LIT>", ",", "(", "outs", "GPR64", ":", "$", "Rt", ")", ",", "(", "ins", "mrs_sysreg_op", ":", "$", "systemreg" ]

LLVM

AArch64

CPP

code_generation

CPU

617,991

[ "unsigned", "AArch64InstrInfo", "::", "getLoadStoreImmIdx", "(", "unsigned", "Opc", ")", "{", "switch", "(", "Opc", ")", "{", "default", ":", "return", "<NUM_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<NUM_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<NUM_LIT>", ";", "}", "}" ]

[ "Returns", "the", "index", "for", "the", "immediate", "for", "a", "given", "instruction", "." ]

LLVM

PowerPC

CPP

program_repair

CPU

617,992

[ "<FIXS>", "void", "PPC64TargetMachine", "::", "anchor", "(", ")", "{", "}", "<FIXE>" ]

[ "CodeGenOpt", "::", "Level", "OL", ")", ":", "PPCTargetMachine", "(", "T", ",", "TT", ",", "CPU", ",", "FS", ",", "Options", ",", "RM", ",", "CM", ",", "OL", ")", "{", "}", "<BUGS>", "void", "PPC64TargetMachine", "::", "anchor", "(", ")", "{", "}", "<BUGE>", "PPC64TargetMachine", "::", "PPC64TargetMachine", "(", "const", "Target", "&", "T", ",", "const", "Triple", "&", "TT", ",", "StringRef", "CPU", ",", "StringRef", "FS", "," ]

LLVM

R600

CPP

stmt_completion

GPU

617,993

[ "R_0286CC_SPI_PS_INPUT_ENA", ",", "<NUM_LIT>", ")", ";" ]

[ "OutStreamer", ".", "EmitIntValue", "(", "R_00B848_COMPUTE_PGM_RSRC1", ",", "<NUM_LIT>", ")", ";", "OutStreamer", ".", "EmitIntValue", "(", "KernelInfo", ".", "ComputePGMRSrc1", ",", "<NUM_LIT>", ")", ";", "OutStreamer", ".", "EmitIntValue", "(", "R_00B84C_COMPUTE_PGM_RSRC2", ",", "<NUM_LIT>", ")", ";", "OutStreamer", ".", "EmitIntValue", "(", "KernelInfo", ".", "ComputePGMRSrc2", ",", "<NUM_LIT>", ")", ";", "OutStreamer", ".", "EmitIntValue", "(", "R_00B860_COMPUTE_TMPRING_SIZE", ",", "<NUM_LIT>", ")", ";", "OutStreamer", ".", "EmitIntValue", "(", "S_00B860_WAVESIZE", "(", "KernelInfo", ".", "ScratchBlocks", ")", ",", "<NUM_LIT>", ")", ";", "}", "else", "{", "OutStreamer", ".", "EmitIntValue", "(", "RsrcReg", ",", "<NUM_LIT>", ")", ";", "OutStreamer", ".", "EmitIntValue", "(", "S_00B028_VGPRS", "(", "KernelInfo", ".", "VGPRBlocks", ")", "|", "S_00B028_SGPRS", "(", "KernelInfo", ".", "SGPRBlocks", ")", ",", "<NUM_LIT>", ")", ";", "if", "(", "STM", ".", "isVGPRSpillingEnabled", "(", "MFI", ")", ")", "{", "OutStreamer", ".", "EmitIntValue", "(", "R_0286E8_SPI_TMPRING_SIZE", ",", "<NUM_LIT>", ")", ";", "OutStreamer", ".", "EmitIntValue", "(", "S_0286E8_WAVESIZE", "(", "KernelInfo", ".", "ScratchBlocks", ")", ",", "<NUM_LIT>", ")", ";", "}", "}", "if", "(", "MFI", "->", "getShaderType", "(", ")", "==", "ShaderType", "::", "PIXEL", ")", "{", "OutStreamer", ".", "EmitIntValue", "(", "R_00B02C_SPI_SHADER_PGM_RSRC2_PS", ",", "<NUM_LIT>", ")", ";", "OutStreamer", ".", "EmitIntValue", "(", "S_00B02C_EXTRA_LDS_SIZE", "(", "KernelInfo", ".", "LDSBlocks", ")", ",", "<NUM_LIT>", ")", ";", "OutStreamer", ".", "EmitIntValue", "(" ]

LLVM

AArch64

TD

program_repair

CPU

617,994

[ "<FIXS>", "def", ":", "InstRW", "[", "FalkorWr_2VXVY_2cyc", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<FIXE>" ]

[ "def", ":", "InstRW", "[", "FalkorWr_2VXVY_2cyc", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";", "def", ":", "InstRW", "[", "FalkorWr_2VXVY_2cyc", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";", "def", ":", "InstRW", "[", "FalkorWr_2VXVY_2cyc", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGS>", "def", ":", "InstRW", "[", "FalkorWr_2VXVY_2cyc", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";", "<BUGE>", "def", ":", "InstRW", "[", "FalkorWr_2VXVY_2cyc", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";", "def", ":", "InstRW", "[", "FalkorWr_2VXVY_2cyc", "]", ",", "(", "instregex", "<STR_LIT>", ")", ">", ";" ]

LLVM

Hexagon

TD

stmt_completion

DSP

617,995

[ "<NUM_LIT>", ";" ]

[ "def", "A4_pasrhtnew", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ")", ",", "(", "ins", "PredRegs", ":", "$", "Pu4", ",", "IntRegs", ":", "$", "Rs32", ")", ",", "<STR_LIT>", ",", "tc_1ae57e39", ",", "TypeALU32_2op", ">", ",", "Enc_fb6577", ",", "PredNewRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=" ]

GCC

i386

MD

stmt_completion

CPU

617,996

[ ")", ")" ]

[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>" ]

GCC

i386

CPP

stmt_completion

CPU

617,997

[ "_", "mm_undefined_si128", "(", ")", ",", "(", "_", "_", "mmask8", ")", "-", "<NUM_LIT>", ")", ";" ]

[ "return", "(", "_", "_", "m128i", ")", "_", "_", "builtin_ia32_pmovqw256_mask", "(", "(", "_", "_", "v4di", ")", "_", "_", "A", ",", "(", "_", "_", "v8hi", ")" ]

LLVM

PowerPC

CPP

stmt_completion

CPU

617,998

[ "(", "AU", ")", ";" ]

[ "AU", ".", "addRequired", "<", "MachineDominatorTree", ">", "(", ")", ";", "AU", ".", "addPreserved", "<", "MachineDominatorTree", ">", "(", ")", ";", "MachineFunctionPass", "::", "getAnalysisUsage" ]

GCC

rs6000

CPP

stmt_completion

CPU

617,999

[ "regno", ")", ";" ]

[ "rtx", "reg", ";", "gcc_checking_assert", "(", "!", "(", "TARGET_ALTIVEC_ABI", "&&", "ALTIVEC_VECTOR_MODE", "(", "mode", ")", ")", "||", "(", "TARGET_VSX", "&&", "ALTIVEC_OR_VSX_VECTOR_MODE", "(", "mode", ")", ")", ")", ";", "reg", "=", "gen_rtx_REG", "(", "mode", "," ]