docz1105/ComBack_Plus_Plus · Datasets at Hugging Face

Compiler_Type stringclasses 2 values	Target stringclasses 176 values	Programming Language stringclasses 3 values	Task stringclasses 4 values	Target_Type stringclasses 7 values	Idx int64 0 636k	Ground_Truth sequencelengths 0 2.32k	Input sequencelengths 1 1.02k
LLVM	X86	CPP	stmt_completion	CPU	623,100	[ "Size1", ")", ";" ]	[ "int64_t", "LdStDelta", "=", "StDispImm", "-", "LdDispImm", ";", "for", "(", "auto", "inst", ":", "BlockingStoresDisp", ")", "{", "LdDisp2", "=", "inst", ".", "first", ";", "StDisp2", "=", "inst", ".", "first", "+", "LdStDelta", ";", "Size1", "=", "std", "::", "abs", "(", "std", "::", "abs", "(", "LdDisp2", ")", "-", "std", "::", "abs", "(", "LdDisp1", ")", ")", ";", "Size2", "=", "inst", ".", "second", ";", "buildCopies", "(", "Size1", ",", "LoadInst", ",", "LdDisp1", ",", "StoreInst", ",", "StDisp1", ",", "LMMOffset", ",", "SMMOffset", ")", ";", "buildCopies", "(", "Size2", ",", "LoadInst", ",", "LdDisp2", ",", "StoreInst", ",", "StDisp2", ",", "LMMOffset", "+", "Size1", ",", "SMMOffset", "+" ]
GCC	i386	MD	stmt_completion	CPU	623,101	[ "<NUM_LIT>", ")", "," ]	[ "{", "int", "mask", "=", "INTVAL", "(", "operands", "[", "<NUM_LIT>", "]", ")", "emit_insn", "(", "gen_mmx_pshufw_1", "(", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ",", "GEN_INT", "(", "(", "mask", ">", ">", "<NUM_LIT>", ")", "&", "<NUM_LIT>", ")", ",", "GEN_INT", "(", "(", "mask", ">", ">", "<NUM_LIT>", ")", "&" ]
GCC	i386	CPP	program_repair	CPU	623,102	[ "<FIXS>", "tmp", "=", "emit_jump_insn", "(", "gen_rtx_SET", "(", "pc_rtx", ",", "tmp", ")", ")", ";", "<FIXE>" ]	[ "tmp", "=", "gen_rtx_IF_THEN_ELSE", "(", "VOIDmode", ",", "tmp", ",", "gen_rtx_LABEL_REF", "(", "VOIDmode", ",", "end_2_label", ")", ",", "pc_rtx", ")", ";", "<BUGS>", "tmp", "=", "emit_jump_insn", "(", "gen_rtx_SET", "(", "VOIDmode", ",", "pc_rtx", ",", "tmp", ")", ")", ";", "<BUGE>", "JUMP_LABEL", "(", "tmp", ")", "=", "end_2_label", ";" ]
LLVM	WebAssembly	CPP	stmt_completion	Virtual ISA	623,103	[ ",", "RegScavenger", "*", "RS", ")", "const", "{" ]	[ "void", "WebAssemblyFrameLowering", "::", "processFunctionBeforeCalleeSavedScan", "(", "MachineFunction", "&", "MF" ]
LLVM	X86	CPP	program_repair	CPU	623,104	[ "<FIXS>", "<FIXE>", "<FIXS>", "MO", ".", "getOffset", "(", ")", ",", "<NUM_LIT>", ")", ";", "<FIXE>" ]	[ "}", "if", "(", "MO", ".", "isGlobal", "(", ")", ")", "{", "<BUGS>", "bool", "MayNeedFarStub", "=", "(", "Is64BitMode", "&&", "(", "TM", ".", "getCodeModel", "(", ")", "==", "CodeModel", "::", "Large", "\|\|", "TM", ".", "getSubtarget", "X86Subtarget", ">", "(", ")", ".", "isTargetDarwin", "(", ")", ")", ")", "\|\|", "Opcode", "==", "X86", "::", "TAILJMPd", ";", "<BUGE>", "emitGlobalAddress", "(", "MO", ".", "getGlobal", "(", ")", ",", "X86", "::", "reloc_pcrel_word", ",", "<BUGS>", "MO", ".", "getOffset", "(", ")", ",", "<NUM_LIT>", ",", "MayNeedFarStub", ")", ";", "<BUGE>", "break", ";", "}" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	623,105	[ "}" ]	[ "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Ops", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "<", "Node", "->", "getNumOperands", "(", ")", ";", "++", "i", ")", "{", "if", "(", "!", "isFrameIndexOp", "(", "Node", "->", "getOperand", "(", "i", ")", ")", ")", "{", "Ops", ".", "push_back", "(", "Node", "->", "getOperand", "(", "i", ")", ")", ";", "continue", ";", "}", "SDLoc", "DL", "(", "Node", ")", ";", "Ops", ".", "push_back", "(", "SDValue", "(", "DAG", ".", "getMachineNode", "(", "AMDGPU", "::", "S_MOV_B32", ",", "DL", ",", "Node", "->", "getOperand", "(", "i", ")", ".", "getValueType", "(", ")", ",", "Node", "->", "getOperand", "(", "i", ")", ")", ",", "<NUM_LIT>", ")", ")", ";", "}", "DAG", ".", "UpdateNodeOperands", "(", "Node", ",", "Ops", ")", ";" ]
LLVM	Hexagon	TD	next_suggestion	DSP	623,106	[ "bits", "<", "<NUM_LIT>", ">", "Vx32", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "Rt32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rt32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Vy32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Vy32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]
LLVM	Mips	CPP	code_generation	CPU	623,107	[ "unsigned", "MipsSEInstrInfo", "::", "loadImmediate", "(", "int64_t", "Imm", ",", "MachineBasicBlock", "&", "MBB", ",", "MachineBasicBlock", "::", "iterator", "II", ",", "const", "DebugLoc", "&", "DL", ",", "unsigned", "", "NewImm", ")", "const", "{", "MipsAnalyzeImmediate", "AnalyzeImm", ";", "const", "MipsSubtarget", "&", "STI", "=", "Subtarget", ";", "MachineRegisterInfo", "&", "RegInfo", "=", "MBB", ".", "getParent", "(", ")", "->", "getRegInfo", "(", ")", ";", "unsigned", "Size", "=", "STI", ".", "isABI_N64", "(", ")", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ";", "unsigned", "LUi", "=", "STI", ".", "isABI_N64", "(", ")", "?", "Mips", "::", "LUi64", ":", "Mips", "::", "LUi", ";", "unsigned", "ZEROReg", "=", "STI", ".", "isABI_N64", "(", ")", "?", "Mips", "::", "ZERO_64", ":", "Mips", "::", "ZERO", ";", "const", "TargetRegisterClass", "", "RC", "=", "STI", ".", "isABI_N64", "(", ")", "?", "&", "Mips", "::", "GPR64RegClass", ":", "&", "Mips", "::", "GPR32RegClass", ";", "bool", "LastInstrIsADDiu", "=", "NewImm", ";", "const", "MipsAnalyzeImmediate", "::", "InstSeq", "&", "Seq", "=", "AnalyzeImm", ".", "Analyze", "(", "Imm", ",", "Size", ",", "LastInstrIsADDiu", ")", ";", "MipsAnalyzeImmediate", "::", "InstSeq", "::", "const_iterator", "Inst", "=", "Seq", ".", "begin", "(", ")", ";", "assert", "(", "Seq", ".", "size", "(", ")", "&&", "(", "!", "LastInstrIsADDiu", "\|\|", "(", "Seq", ".", "size", "(", ")", ">", "<NUM_LIT>", ")", ")", ")", ";", "unsigned", "Reg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "if", "(", "Inst", "->", "Opc", "==", "LUi", ")", "BuildMI", "(", "MBB", ",", "II", ",", "DL", ",", "get", "(", "LUi", ")", ",", "Reg", ")", ".", "addImm", "(", "SignExtend64", "<", "<NUM_LIT>", ">", "(", "Inst", "->", "ImmOpnd", ")", ")", ";", "else", "BuildMI", "(", "MBB", ",", "II", ",", "DL", ",", "get", "(", "Inst", "->", "Opc", ")", ",", "Reg", ")", ".", "addReg", "(", "ZEROReg", ")", ".", "addImm", "(", "SignExtend64", "<", "<NUM_LIT>", ">", "(", "Inst", "->", "ImmOpnd", ")", ")", ";", "for", "(", "++", "Inst", ";", "Inst", "!=", "Seq", ".", "end", "(", ")", "-", "LastInstrIsADDiu", ";", "++", "Inst", ")", "BuildMI", "(", "MBB", ",", "II", ",", "DL", ",", "get", "(", "Inst", "->", "Opc", ")", ",", "Reg", ")", ".", "addReg", "(", "Reg", ",", "RegState", "::", "Kill", ")", ".", "addImm", "(", "SignExtend64", "<", "<NUM_LIT>", ">", "(", "Inst", "->", "ImmOpnd", ")", ")", ";", "if", "(", "LastInstrIsADDiu", ")", "*", "NewImm", "=", "Inst", "->", "ImmOpnd", ";", "return", "Reg", ";", "}" ]	[ "Emit", "a", "series", "of", "instructions", "to", "load", "an", "immediate", "." ]
LLVM	R600	TD	stmt_completion	GPU	623,108	[ "Inst", ";" ]	[ "class", "Enc32", "<", "dag", "outs", ",", "dag", "ins", ",", "string", "asm", ",", "list", "<", "dag", ">", "pattern", ">", ":", "InstSI", "<", "outs", ",", "ins", ",", "asm", ",", "pattern", ">", "{", "field", "bits", "<", "<NUM_LIT>", ">" ]
GCC	rs6000	MD	stmt_completion	CPU	623,109	[ "V8HI", "<STR_LIT>", ")", "]", ")" ]	[ "(", "define_mode_attr", "VSX_SPLAT_COUNT", "[", "(", "V16QI", "<STR_LIT>", ")", "(" ]
GCC	i386	CPP	stmt_completion	CPU	623,110	[ "_", "a", ";" ]	[ "extern", "_", "_", "inline", "_", "_", "m512h", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm512_castsi512_ph", "(", "_", "_", "m512i", "_", "_", "a", ")", "{", "return", "(", "_", "_", "m512h", ")", "_" ]
GCC	aarch64	CPP	stmt_completion	CPU	623,111	[ "_", "_", "a", ";" ]	[ "return", "(", "uint8x8_t", ")" ]
GCC	i386	CPP	code_generation	CPU	623,112	[ "void", "x86_output_aligned_bss", "(", "FILE", "", "file", ",", "tree", "decl", ",", "const", "char", "", "name", ",", "unsigned", "HOST_WIDE_INT", "size", ",", "unsigned", "align", ")", "{", "if", "(", "(", "ix86_cmodel", "==", "CM_MEDIUM", "\|\|", "ix86_cmodel", "==", "CM_MEDIUM_PIC", "\|\|", "ix86_cmodel", "==", "CM_LARGE", "\|\|", "ix86_cmodel", "==", "CM_LARGE_PIC", ")", "&&", "size", ">", "(", "unsigned", "int", ")", "ix86_section_threshold", ")", "switch_to_section", "(", "get_named_section", "(", "decl", ",", "<STR_LIT>", ".lbss", "<STR_LIT>", ",", "<NUM_LIT>", ")", ")", ";", "else", "switch_to_section", "(", "bss_section", ")", ";", "ASM_OUTPUT_ALIGN", "(", "file", ",", "floor_log2", "(", "align", "/", "BITS_PER_UNIT", ")", ")", ";", "last_assemble_variable_decl", "=", "decl", ";", "ASM_DECLARE_OBJECT_NAME", "(", "file", ",", "name", ",", "decl", ")", ";", "ASM_OUTPUT_LABEL", "(", "file", ",", "name", ")", ";", "ASM_OUTPUT_SKIP", "(", "file", ",", "size", "?", "size", ":", "<NUM_LIT>", ")", ";", "}" ]	[ "Utility", "function", "for", "targets", "to", "use", "in", "implementing", "ASM_OUTPUT_ALIGNED_BSS", "." ]
GCC	i386	MD	next_suggestion	CPU	623,113	[ "<STR_LIT>" ]	[ "(", "vec_duplicate", ":", "V8HF", "(", "float_truncate", ":", "HF", "(", "match_operand", ":", "MODEF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "(", "match_operand", ":", "V8HF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", ")", ")", "]" ]
GCC	mmix	CPP	program_repair	CPU	623,114	[ "<FIXS>", "static", "const", "char", "*", "const", "op_part", "[", "]", "=", "{", "<STR_LIT>", "L", "<STR_LIT>", ",", "<STR_LIT>", "ML", "<STR_LIT>", ",", "<STR_LIT>", "MH", "<STR_LIT>", ",", "<STR_LIT>", "H", "<STR_LIT>", "}", ";", "<FIXE>" ]	[ "const", "char", "", "mainop", ";", "HOST_WIDEST_INT", "value", ";", "{", "<BUGS>", "const", "char", "", "const", "op_part", "[", "]", "=", "{", "<STR_LIT>", "L", "<STR_LIT>", ",", "<STR_LIT>", "ML", "<STR_LIT>", ",", "<STR_LIT>", "MH", "<STR_LIT>", ",", "<STR_LIT>", "H", "<STR_LIT>", "}", ";", "<BUGE>", "int", "i", ";", "if", "(", "!", "mmix_shiftable_wyde_value", "(", "value", ")", ")" ]
GCC	mips	MD	program_repair	CPU	623,115	[ "<FIXS>", "(", "set_attr", "<STR_LIT>", "\t", "<STR_LIT>", ")", "]", ")", "<FIXE>" ]	[ "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "\t", "<STR_LIT>", ")", "<BUGS>", "(", "set_attr", "<STR_LIT>", "\t", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "\t", "<STR_LIT>", ")", "]", ")", "<BUGE>", "(", "define_expand", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]
LLVM	AMDGPU	TD	stmt_completion	GPU	623,116	[ ">", "(", "NAME", "#", "<STR_LIT>", ")", ">", ";" ]	[ "def", "_BOTHEN_gfx10", ":", "MTBUF_Real_gfx10", "<", "op", ",", "!", "cast", "<", "MTBUF_Pseudo" ]
GCC	i386	MD	program_repair	CPU	623,117	[ "<FIXS>", "(", "fix", ":", "DI", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "(", "clobber", "(", "reg", ":", "CC", "<NUM_LIT>", ")", ")", "]", "<FIXE>" ]	[ "(", "define_insn_and_split", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<BUGS>", "(", "fix", ":", "DI", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<BUGE>", "<STR_LIT>" ]
LLVM	AArch64	CPP	stmt_completion	CPU	623,118	[ "return", "<STR_LIT>", "AArch64ISD::WrapperLarge", "<STR_LIT>", ";" ]	[ "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "AArch64ISD::Call", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "AArch64ISD::FPMOV", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "AArch64ISD::GOTLoad", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "AArch64ISD::BFI", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "AArch64ISD::EXTR", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "AArch64ISD::Ret", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "AArch64ISD::SBFX", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "AArch64ISD::SELECT_CC", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "AArch64ISD::SETCC", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "AArch64ISD::TC_RETURN", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "AArch64ISD::THREAD_POINTER", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "AArch64ISD::TLSDESCCALL", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":" ]
LLVM	Hexagon	CPP	next_suggestion	DSP	623,119	[ "}", ")", ";" ]	[ "HII", "=", "static_cast", "<", "const", "HexagonInstrInfo", "", ">", "(", "MF", ".", "getSubtarget", "(", ")", ".", "getInstrInfo", "(", ")", ")", ";", "TRI", "=", "MF", ".", "getSubtarget", "(", ")", ".", "getRegisterInfo", "(", ")", ";", "MDT", "=", "&", "getAnalysis", "<", "MachineDominatorTree", ">", "(", ")", ";", "LIS", "=", "&", "getAnalysis", "<", "LiveIntervals", ">", "(", ")", ";", "MRI", "=", "&", "MF", ".", "getRegInfo", "(", ")", ";", "DEBUG", "(", "LIS", "->", "print", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Before expand-condsets\\n", "<STR_LIT>", ",", "MF", ".", "getFunction", "(", ")", "->", "getParent", "(", ")", ")", ")", ";", "bool", "Changed", "=", "false", ";", "std", "::", "set", "<", "unsigned", ">", "CoalUpd", ",", "PredUpd", ";", "SmallVector", "<", "MachineInstr", "", ",", "<NUM_LIT>", ">", "Condsets", ";", "for", "(", "auto", "&", "B", ":", "MF", ")", "for", "(", "auto", "&", "I", ":", "B", ")", "if", "(", "isCondset", "(", "I", ")", ")", "Condsets", ".", "push_back", "(", "&", "I", ")", ";", "Changed", "\|=", "coalesceSegments", "(", "Condsets", ",", "CoalUpd", ")", ";", "std", "::", "set", "<", "unsigned", ">", "KillUpd", ";", "for", "(", "MachineInstr", "", "MI", ":", "Condsets", ")", "for", "(", "MachineOperand", "&", "Op", ":", "MI", "->", "operands", "(", ")", ")", "if", "(", "Op", ".", "isReg", "(", ")", "&&", "Op", ".", "isUse", "(", ")", ")", "if", "(", "!", "CoalUpd", ".", "count", "(", "Op", ".", "getReg", "(", ")", ")", ")", "KillUpd", ".", "insert", "(", "Op", ".", "getReg", "(", ")", ")", ";", "updateLiveness", "(", "KillUpd", ",", "false", ",", "true", ",", "false", ")", ";", "DEBUG", "(", "LIS", "->", "print", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "After coalescing\\n", "<STR_LIT>", ",", "MF", ".", "getFunction", "(", ")", "->", "getParent", "(", ")", ")", ")", ";", "for", "(", "MachineInstr", "", "MI", ":", "Condsets", ")", "Changed", "\|=", "split", "(", "*", "MI", ",", "PredUpd", ")", ";", "Condsets", ".", "clear", "(", ")", ";", "DEBUG", "(", "LIS", "->", "print", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "After splitting\\n", "<STR_LIT>", ",", "MF", ".", "getFunction", "(", ")", "->", "getParent", "(", ")", ")", ")", ";", "for", "(", "auto", "&", "B", ":", "MF", ")", "Changed", "\|=", "predicateInBlock", "(", "B", ",", "PredUpd", ")", ";", "DEBUG", "(", "LIS", "->", "print", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "After predicating\\n", "<STR_LIT>", ",", "MF", ".", "getFunction", "(", ")", "->", "getParent", "(", ")", ")", ")", ";", "PredUpd", ".", "insert", "(", "CoalUpd", ".", "begin", "(", ")", ",", "CoalUpd", ".", "end", "(", ")", ")", ";", "updateLiveness", "(", "PredUpd", ",", "true", ",", "true", ",", "true", ")", ";", "DEBUG", "(", "{", "if", "(", "Changed", ")", "LIS", "->", "print", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "After expand-condsets\\n", "<STR_LIT>", ",", "MF", ".", "getFunction", "(", ")", "->", "getParent", "(", ")", ")", ";" ]
LLVM	ARM	TD	stmt_completion	CPU	623,120	[ ",", "Sched", "<", "[", "WriteVLD3", "]", ">", ";" ]	[ "def", "VLD1q8HighTPseudo", ":", "VLDQQQQPseudo", "<", "IIC_VLD1x3", ">" ]
LLVM	Hexagon	CPP	next_suggestion	DSP	623,121	[ "(", "*", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_NONE", ",", "<NUM_LIT>", ")", ";" ]	[ "assert", "(", "!", "TUL", ")", ";", "TUL", "=", "new", "(", "TypeUnitsAndLanes", ")", ";", "(", "", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", "\|", "CVI_SHIFT", "\|", "CVI_MPY0", "\|", "CVI_MPY1", ",", "<NUM_LIT>", ")", ";", "(", "", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", "\|", "CVI_MPY0", ",", "<NUM_LIT>", ")", ";", "(", "", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_MPY0", "\|", "CVI_MPY1", ",", "<NUM_LIT>", ")", ";", "(", "", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_MPY0", ",", "<NUM_LIT>", ")", ";", "(", "", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", ",", "<NUM_LIT>", ")", ";", "(", "", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", ",", "<NUM_LIT>", ")", ";", "(", "", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_SHIFT", ",", "<NUM_LIT>", ")", ";", "(", "", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_SHIFT", ",", "<NUM_LIT>", ")", ";", "(", "", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", "\|", "CVI_SHIFT", "\|", "CVI_MPY0", "\|", "CVI_MPY1", ",", "<NUM_LIT>", ")", ";", "(", "", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_NONE", ",", "<NUM_LIT>", ")", ";", "(", "", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", "\|", "CVI_SHIFT", "\|", "CVI_MPY0", "\|", "CVI_MPY1", ",", "<NUM_LIT>", ")", ";", "(", "", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", ",", "<NUM_LIT>", ")", ";", "(", "*", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", "\|", "CVI_SHIFT", "\|", "CVI_MPY0", "\|", "CVI_MPY1", ",", "<NUM_LIT>", ")", ";" ]
LLVM	Hexagon	TD	program_repair	DSP	623,122	[ "<FIXS>", "let", "mayStore", "=", "<NUM_LIT>", ",", "neverHasSideEffects", "=", "<NUM_LIT>", "in", "<FIXE>" ]	[ "Requires", "[", "HasV4T", "]", ">", ";", "<BUGS>", "let", "mayStore", "=", "<NUM_LIT>", ",", "neverHasSideEffects", "=", "<NUM_LIT>", ",", "isPredicated", "=", "<NUM_LIT>", "in", "<BUGE>", "def", "STriw_indexed_cdnPt_nv_V4", ":", "NVInst_V4", "(", "outs", ")", ",", "(", "ins", "PredRegs", ":", "$", "src1", ",", "IntRegs", ":", "$", "src2", ",", "u6_2Imm", ":", "$", "src3", ",", "IntRegs", ":", "$", "src4", ")", ",", "<STR_LIT>", "," ]
LLVM	PowerPC	CPP	next_suggestion	CPU	623,123	[ "else", "if", "(", "!", "ANDISVal", ")", "TotalVal", "=", "ANDIVal", ";" ]	[ "}", "else", "{", "return", "false", ";", "}", "}", "else", "if", "(", "VRI", ".", "Repl32", "!=", "BG", ".", "Repl32", ")", "{", "return", "false", ";", "}", "return", "VRI", ".", "RLAmt", "==", "EffRLAmt", ";", "}", ";", "for", "(", "auto", "&", "BG", ":", "BitGroups", ")", "{", "if", "(", "!", "MatchingBG", "(", "BG", ")", ")", "continue", ";", "if", "(", "BG", ".", "StartIdx", "<=", "BG", ".", "EndIdx", ")", "{", "for", "(", "unsigned", "i", "=", "BG", ".", "StartIdx", ";", "i", "<=", "BG", ".", "EndIdx", ";", "++", "i", ")", "Mask", "\|=", "(", "UINT64_C", "(", "<NUM_LIT>", ")", "<<", "i", ")", ";", "}", "else", "{", "for", "(", "unsigned", "i", "=", "BG", ".", "StartIdx", ";", "i", "<", "Bits", ".", "size", "(", ")", ";", "++", "i", ")", "Mask", "\|=", "(", "UINT64_C", "(", "<NUM_LIT>", ")", "<<", "i", ")", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "<=", "BG", ".", "EndIdx", ";", "++", "i", ")", "Mask", "\|=", "(", "UINT64_C", "(", "<NUM_LIT>", ")", "<<", "i", ")", ";", "}", "}", "bool", "Use32BitInsts", "=", "isUInt", "<", "<NUM_LIT>", ">", "(", "Mask", ")", ";", "unsigned", "ANDIMask", "=", "(", "Mask", "&", "UINT16_MAX", ")", ",", "ANDISMask", "=", "(", "Mask", ">>", "<NUM_LIT>", ")", "&", "UINT16_MAX", ";", "bool", "NeedsRotate", "=", "VRI", ".", "RLAmt", "\|\|", "(", "VRI", ".", "Repl32", "&&", "!", "isUInt", "<", "<NUM_LIT>", ">", "(", "Mask", ")", ")", ";", "unsigned", "NumAndInsts", "=", "(", "unsigned", ")", "NeedsRotate", "+", "(", "unsigned", ")", "(", "bool", ")", "Res", ";", "if", "(", "Use32BitInsts", ")", "NumAndInsts", "+=", "(", "unsigned", ")", "(", "ANDIMask", "!=", "<NUM_LIT>", ")", "+", "(", "unsigned", ")", "(", "ANDISMask", "!=", "<NUM_LIT>", ")", "+", "(", "unsigned", ")", "(", "ANDIMask", "!=", "<NUM_LIT>", "&&", "ANDISMask", "!=", "<NUM_LIT>", ")", ";", "else", "NumAndInsts", "+=", "selectI64ImmInstrCount", "(", "Mask", ")", "+", "<NUM_LIT>", ";", "unsigned", "NumRLInsts", "=", "<NUM_LIT>", ";", "bool", "FirstBG", "=", "true", ";", "bool", "MoreBG", "=", "false", ";", "for", "(", "auto", "&", "BG", ":", "BitGroups", ")", "{", "if", "(", "!", "MatchingBG", "(", "BG", ")", ")", "{", "MoreBG", "=", "true", ";", "continue", ";", "}", "NumRLInsts", "+=", "SelectRotMask64Count", "(", "BG", ".", "RLAmt", ",", "BG", ".", "Repl32", ",", "BG", ".", "StartIdx", ",", "BG", ".", "EndIdx", ",", "!", "FirstBG", ")", ";", "FirstBG", "=", "false", ";", "}", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "\\t\\trotation groups for ", "<STR_LIT>", "<<", "VRI", ".", "V", ".", "getNode", "(", ")", "<<", "<STR_LIT>", " RL: ", "<STR_LIT>", "<<", "VRI", ".", "RLAmt", "<<", "(", "VRI", ".", "Repl32", "?", "<STR_LIT>", " (32):", "<STR_LIT>", ":", "<STR_LIT>", ":", "<STR_LIT>", ")", "<<", "<STR_LIT>", "\\n\\t\\t\\tisel using masking: ", "<STR_LIT>", "<<", "NumAndInsts", "<<", "<STR_LIT>", " using rotates: ", "<STR_LIT>", "<<", "NumRLInsts", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "if", "(", "NumAndInsts", ">", "NumRLInsts", ")", "continue", ";", "if", "(", "(", "Use32BitInsts", "\|\|", "MoreBG", ")", "&&", "NumAndInsts", "==", "NumRLInsts", ")", "continue", ";", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "\\t\\t\\t\\tusing masking\\n", "<STR_LIT>", ")", ";", "if", "(", "InstCnt", ")", "*", "InstCnt", "+=", "NumAndInsts", ";", "SDValue", "VRot", ";", "if", "(", "VRI", ".", "RLAmt", "\|\|", "(", "VRI", ".", "Repl32", "&&", "!", "isUInt", "<", "<NUM_LIT>", ">", "(", "Mask", ")", ")", ")", "VRot", "=", "SelectRotMask64", "(", "VRI", ".", "V", ",", "dl", ",", "VRI", ".", "RLAmt", ",", "VRI", ".", "Repl32", ",", "VRI", ".", "Repl32", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ",", "VRI", ".", "Repl32", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ";", "else", "VRot", "=", "VRI", ".", "V", ";", "SDValue", "TotalVal", ";", "if", "(", "Use32BitInsts", ")", "{", "assert", "(", "(", "ANDIMask", "!=", "<NUM_LIT>", "\|\|", "ANDISMask", "!=", "<NUM_LIT>", ")", "&&", "<STR_LIT>", "No set bits in mask when using 32-bit ands for 64-bit value", "<STR_LIT>", ")", ";", "SDValue", "ANDIVal", ",", "ANDISVal", ";", "if", "(", "ANDIMask", "!=", "<NUM_LIT>", ")", "ANDIVal", "=", "SDValue", "(", "CurDAG", "->", "getMachineNode", "(", "PPC", "::", "ANDIo8", ",", "dl", ",", "MVT", "::", "i64", ",", "ExtendToInt64", "(", "VRot", ",", "dl", ")", ",", "getI32Imm", "(", "ANDIMask", ",", "dl", ")", ")", ",", "<NUM_LIT>", ")", ";", "if", "(", "ANDISMask", "!=", "<NUM_LIT>", ")", "ANDISVal", "=", "SDValue", "(", "CurDAG", "->", "getMachineNode", "(", "PPC", "::", "ANDISo8", ",", "dl", ",", "MVT", "::", "i64", ",", "ExtendToInt64", "(", "VRot", ",", "dl", ")", ",", "getI32Imm", "(", "ANDISMask", ",", "dl", ")", ")", ",", "<NUM_LIT>", ")", ";", "if", "(", "!", "ANDIVal", ")", "TotalVal", "=", "ANDISVal", ";" ]
LLVM	AArch64	TD	program_repair	CPU	623,124	[ "<FIXS>", "Sched", "[", "!", "if", "(", "Q", ",", "WriteVq", ",", "WriteVd", ")", "]", ">", "{", "<FIXE>" ]	[ "(", "ins", "regtype", ":", "$", "Rd", ",", "regtype", ":", "$", "Rn", ",", "regtype", ":", "$", "Rm", ",", "rottype", ":", "$", "rot", ")", ",", "asm", ",", "<STR_LIT>", "#", "kind", "#", "<STR_LIT>", "#", "kind", "#", "<STR_LIT>", "#", "kind", "#", "<STR_LIT>", "<STR_LIT>", "#", "kind", "#", "<STR_LIT>", ",", "<STR_LIT>", ",", "pattern", ">", ",", "<BUGS>", "Sched", "[", "WriteV", "]", ">", "{", "<BUGE>", "bits", "<NUM_LIT>", ">", "Rd", ";", "bits", "<NUM_LIT>", ">", "Rn", ";", "bits", "<NUM_LIT>", ">", "Rm", ";" ]
LLVM	TPC	TD	stmt_completion	Virtual ISA	623,125	[ ">", "src", ";" ]	[ "let", "InOperandList", "=", "(", "ins", "TPCImm", "<", "Isrc", ">", ":", "$", "src", ",", "DimMask", ":", "$", "mask", ",", "DataType", ":", "$", "optype", ",", "SwitchSet", ":", "$", "sw", ",", "Rdst", ":", "$", "income", ",", "SPred", ":", "$", "pred", ")", ";", "let", "Itinerary", "=", "IIC_ScalarOp", ";", "bits", "<", "<NUM_LIT>", ">", "dest", ";", "bits", "<", "<NUM_LIT>" ]
LLVM	X86	TD	program_repair	CPU	623,126	[ "<FIXS>", "VEX", ",", "VVVV", ",", "Sched", "[", "SchedWriteVarVecShift", ".", "XMM", "]", ">", ";", "<FIXE>", "<FIXS>", "VEX", ",", "VVVV", ",", "Sched", "[", "SchedWriteVarVecShift", ".", "XMM", ".", "Folded", ",", "<FIXE>", "<FIXS>", "VEX", ",", "VVVV", ",", "VEX_L", ",", "Sched", "[", "SchedWriteVarVecShift", ".", "YMM", "]", ">", ";", "<FIXE>", "<FIXS>", "VEX", ",", "VVVV", ",", "VEX_L", ",", "Sched", "[", "SchedWriteVarVecShift", ".", "YMM", ".", "Folded", ",", "<FIXE>" ]	[ "!", "strconcat", "(", "OpcodeStr", ",", "<STR_LIT>", ")", ",", "[", "(", "set", "VR128", ":", "$", "dst", ",", "(", "vt128", "(", "OpNode", "VR128", ":", "$", "src1", ",", "(", "vt128", "VR128", ":", "$", "src2", ")", ")", ")", ")", "]", ">", ",", "<BUGS>", "VEX_4V", ",", "Sched", "[", "SchedWriteVarVecShift", ".", "XMM", "]", ">", ";", "<BUGE>", "def", "rm", ":", "AVX28I", "opc", ",", "MRMSrcMem", ",", "(", "outs", "VR128", ":", "$", "dst", ")", ",", "(", "ins", "VR128", ":", "$", "src1", ",", "i128mem", ":", "$", "src2", ")", ",", "!", "strconcat", "(", "OpcodeStr", ",", "<STR_LIT>", ")", ",", "[", "(", "set", "VR128", ":", "$", "dst", ",", "(", "vt128", "(", "OpNode", "VR128", ":", "$", "src1", ",", "(", "vt128", "(", "load", "addr", ":", "$", "src2", ")", ")", ")", ")", ")", "]", ">", ",", "<BUGS>", "VEX_4V", ",", "Sched", "[", "SchedWriteVarVecShift", ".", "XMM", ".", "Folded", ",", "<BUGE>", "SchedWriteVarVecShift", ".", "XMM", ".", "ReadAfterFold", "]", ">", ";", "def", "Yrr", ":", "AVX28I", "opc", ",", "MRMSrcReg", ",", "(", "outs", "VR256", ":", "$", "dst", ")", ",", "(", "ins", "VR256", ":", "$", "src1", ",", "VR256", ":", "$", "src2", ")", ",", "!", "strconcat", "(", "OpcodeStr", ",", "<STR_LIT>", ")", ",", "[", "(", "set", "VR256", ":", "$", "dst", ",", "(", "vt256", "(", "OpNode", "VR256", ":", "$", "src1", ",", "(", "vt256", "VR256", ":", "$", "src2", ")", ")", ")", ")", "]", ">", ",", "<BUGS>", "VEX_4V", ",", "VEX_L", ",", "Sched", "[", "SchedWriteVarVecShift", ".", "YMM", "]", ">", ";", "<BUGE>", "def", "Yrm", ":", "AVX28I", "opc", ",", "MRMSrcMem", ",", "(", "outs", "VR256", ":", "$", "dst", ")", ",", "(", "ins", "VR256", ":", "$", "src1", ",", "i256mem", ":", "$", "src2", ")", ",", "!", "strconcat", "(", "OpcodeStr", ",", "<STR_LIT>", ")", ",", "[", "(", "set", "VR256", ":", "$", "dst", ",", "(", "vt256", "(", "OpNode", "VR256", ":", "$", "src1", ",", "(", "vt256", "(", "load", "addr", ":", "$", "src2", ")", ")", ")", ")", ")", "]", ">", ",", "<BUGS>", "VEX_4V", ",", "VEX_L", ",", "Sched", "[", "SchedWriteVarVecShift", ".", "YMM", ".", "Folded", ",", "<BUGE>", "SchedWriteVarVecShift", ".", "YMM", ".", "ReadAfterFold", "]", ">", ";", "}" ]
LLVM	Mips	CPP	code_generation	CPU	623,127	[ "bool", "MipsAsmParser", "::", "ParseInstruction", "(", "ParseInstructionInfo", "&", "Info", ",", "StringRef", "Name", ",", "SMLoc", "NameLoc", ",", "OperandVector", "&", "Operands", ")", "{", "MCAsmParser", "&", "Parser", "=", "getParser", "(", ")", ";", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "ParseInstruction\\n", "<STR_LIT>", ")", ";", "getTargetStreamer", "(", ")", ".", "forbidModuleDirective", "(", ")", ";", "if", "(", "!", "mnemonicIsValid", "(", "Name", ",", "<NUM_LIT>", ")", ")", "{", "Parser", ".", "eatToEndOfStatement", "(", ")", ";", "return", "Error", "(", "NameLoc", ",", "<STR_LIT>", "unknown instruction", "<STR_LIT>", ")", ";", "}", "Operands", ".", "push_back", "(", "<STR_LIT>", "::", "<STR_LIT>", "(", "Name", ",", "NameLoc", ",", "*", "this", ")", ")", ";", "if", "(", "getLexer", "(", ")", ".", "isNot", "(", "AsmToken", "::", "EndOfStatement", ")", ")", "{", "if", "(", "parseOperand", "(", "Operands", ",", "Name", ")", ")", "{", "SMLoc", "Loc", "=", "getLexer", "(", ")", ".", "getLoc", "(", ")", ";", "Parser", ".", "eatToEndOfStatement", "(", ")", ";", "return", "Error", "(", "Loc", ",", "<STR_LIT>", "unexpected token in argument list", "<STR_LIT>", ")", ";", "}", "if", "(", "getLexer", "(", ")", ".", "is", "(", "AsmToken", "::", "LBrac", ")", "&&", "parseBracketSuffix", "(", "Name", ",", "Operands", ")", ")", "return", "true", ";", "while", "(", "getLexer", "(", ")", ".", "is", "(", "AsmToken", "::", "Comma", ")", ")", "{", "Parser", ".", "Lex", "(", ")", ";", "if", "(", "parseOperand", "(", "Operands", ",", "Name", ")", ")", "{", "SMLoc", "Loc", "=", "getLexer", "(", ")", ".", "getLoc", "(", ")", ";", "Parser", ".", "eatToEndOfStatement", "(", ")", ";", "return", "Error", "(", "Loc", ",", "<STR_LIT>", "unexpected token in argument list", "<STR_LIT>", ")", ";", "}", "if", "(", "getLexer", "(", ")", ".", "is", "(", "AsmToken", "::", "LBrac", ")", ")", "{", "if", "(", "parseBracketSuffix", "(", "Name", ",", "Operands", ")", ")", "return", "true", ";", "}", "else", "if", "(", "getLexer", "(", ")", ".", "is", "(", "AsmToken", "::", "LParen", ")", "&&", "parseParenSuffix", "(", "Name", ",", "Operands", ")", ")", "return", "true", ";", "}", "}", "if", "(", "getLexer", "(", ")", ".", "isNot", "(", "AsmToken", "::", "EndOfStatement", ")", ")", "{", "SMLoc", "Loc", "=", "getLexer", "(", ")", ".", "getLoc", "(", ")", ";", "Parser", ".", "eatToEndOfStatement", "(", ")", ";", "return", "Error", "(", "Loc", ",", "<STR_LIT>", "unexpected token in argument list", "<STR_LIT>", ")", ";", "}", "Parser", ".", "Lex", "(", ")", ";", "return", "false", ";", "}" ]	[ "ParseInstruction", "-", "Parse", "one", "assembly", "instruction", "." ]
LLVM	Hexagon	TD	program_repair	DSP	623,128	[ "<FIXS>", "[", "(", "set", "IntRegs", ":", "$", "dst", ",", "(", "mulhs", "IntRegs", ":", "$", "src1", ",", "IntRegs", ":", "$", "src2", ")", ")", "]", ">", ";", "<FIXE>", "<FIXS>", "[", "(", "set", "IntRegs", ":", "$", "dst", ",", "(", "mulhu", "IntRegs", ":", "$", "src1", ",", "IntRegs", ":", "$", "src2", ")", ")", "]", ">", ";", "<FIXE>", "<FIXS>", "[", "(", "set", "DoubleRegs", ":", "$", "dst", ",", "(", "mul", "(", "i64", "(", "anyext", "IntRegs", ":", "$", "src1", ")", ")", ",", "(", "i64", "(", "anyext", "IntRegs", ":", "$", "src2", ")", ")", ")", ")", "]", ">", ";", "<FIXE>", "<FIXS>", "[", "(", "set", "DoubleRegs", ":", "$", "dst", ",", "(", "mul", "(", "i64", "(", "sext", "IntRegs", ":", "$", "src1", ")", ")", ",", "(", "i64", "(", "sext", "IntRegs", ":", "$", "src2", ")", ")", ")", ")", "]", ">", ";", "<FIXE>" ]	[ "def", "MPY", ":", "MInst", "(", "outs", "IntRegs", ":", "$", "dst", ")", ",", "(", "ins", "IntRegs", ":", "$", "src1", ",", "IntRegs", ":", "$", "src2", ")", ",", "<STR_LIT>", ",", "<BUGS>", "[", "(", "set", "(", "i32", "IntRegs", ":", "$", "dst", ")", ",", "(", "mulhs", "(", "i32", "IntRegs", ":", "$", "src1", ")", ",", "(", "i32", "IntRegs", ":", "$", "src2", ")", ")", ")", "]", ">", ";", "<BUGE>", "def", "MPYU", ":", "MInst", "(", "outs", "IntRegs", ":", "$", "dst", ")", ",", "(", "ins", "IntRegs", ":", "$", "src1", ",", "IntRegs", ":", "$", "src2", ")", ",", "<STR_LIT>", ",", "<BUGS>", "[", "(", "set", "(", "i32", "IntRegs", ":", "$", "dst", ")", ",", "(", "mulhu", "(", "i32", "IntRegs", ":", "$", "src1", ")", ",", "(", "i32", "IntRegs", ":", "$", "src2", ")", ")", ")", "]", ">", ";", "<BUGE>", "def", "MPYU64", ":", "MInst", "(", "outs", "DoubleRegs", ":", "$", "dst", ")", ",", "(", "ins", "IntRegs", ":", "$", "src1", ",", "IntRegs", ":", "$", "src2", ")", ",", "<STR_LIT>", ",", "<BUGS>", "[", "(", "set", "(", "i64", "DoubleRegs", ":", "$", "dst", ")", ",", "(", "mul", "(", "i64", "(", "anyext", "(", "i32", "IntRegs", ":", "$", "src1", ")", ")", ")", ",", "(", "i64", "(", "anyext", "(", "i32", "IntRegs", ":", "$", "src2", ")", ")", ")", ")", ")", "]", ">", ";", "<BUGE>", "def", "MPY64", ":", "MInst", "(", "outs", "DoubleRegs", ":", "$", "dst", ")", ",", "(", "ins", "IntRegs", ":", "$", "src1", ",", "IntRegs", ":", "$", "src2", ")", ",", "<STR_LIT>", ",", "<BUGS>", "[", "(", "set", "(", "i64", "DoubleRegs", ":", "$", "dst", ")", ",", "(", "mul", "(", "i64", "(", "sext", "(", "i32", "IntRegs", ":", "$", "src1", ")", ")", ")", ",", "(", "i64", "(", "sext", "(", "i32", "IntRegs", ":", "$", "src2", ")", ")", ")", ")", ")", "]", ">", ";", "<BUGE>" ]
GCC	rs6000	MD	program_repair	CPU	623,129	[ "<FIXS>", "(", "define_insn", "<STR_LIT>", "<FIXE>" ]	[ "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "<BUGS>", "(", "define_insn", "<STR_LIT>", "<BUGE>", "[", "(", "set", "(", "match_operand", ":", "CC", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "compare", ":", "CC", "(", "and", ":", "SI", "(", "not", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "not", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")" ]
LLVM	X86	TD	program_repair	CPU	623,130	[ "<FIXS>", "EVEX_4V", ",", "Sched", "[", "sched", ",", "ReadDefault", ",", "ReadInt2Fpu", "]", ">", ";", "<FIXE>" ]	[ "(", "OpNode", "(", "DstVT", ".", "VT", "DstVT", ".", "RC", ":", "$", "src1", ")", ",", "SrcRC", ":", "$", "src2", ",", "(", "i32", "FROUND_CURRENT", ")", ")", ")", "]", ">", ",", "<BUGS>", "EVEX_4V", ",", "Sched", "[", "sched", "]", ">", ";", "<BUGE>", "def", "rm_Int", ":", "SI", "opc", ",", "MRMSrcMem", ",", "(", "outs", "DstVT", ".", "RC", ":", "$", "dst", ")", ",", "(", "ins", "DstVT", ".", "RC", ":", "$", "src1", ",", "x86memop", ":", "$", "src2", ")", "," ]
LLVM	AMDGPU	CPP	code_generation	GPU	623,131	[ "void", "SIScheduleDAGMI", "::", "schedule", "(", ")", "{", "SmallVector", "<", "SUnit", "", ",", "<NUM_LIT>", ">", "TopRoots", ",", "BotRoots", ";", "SIScheduleBlockResult", "Best", ",", "Temp", ";", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Preparing Scheduling\\n", "<STR_LIT>", ")", ";", "buildDAGWithRegPressure", "(", ")", ";", "DEBUG", "(", "for", "(", "SUnit", "&", "SU", ":", "SUnits", ")", "SU", ".", "dumpAll", "(", "this", ")", ")", ";", "topologicalSort", "(", ")", ";", "findRootsAndBiasEdges", "(", "TopRoots", ",", "BotRoots", ")", ";", "SchedImpl", "->", "initialize", "(", "this", ")", ";", "initQueues", "(", "TopRoots", ",", "BotRoots", ")", ";", "SUnitsLinksBackup", "=", "SUnits", ";", "IsLowLatencySU", ".", "clear", "(", ")", ";", "LowLatencyOffset", ".", "clear", "(", ")", ";", "IsHighLatencySU", ".", "clear", "(", ")", ";", "IsLowLatencySU", ".", "resize", "(", "SUnits", ".", "size", "(", ")", ",", "<NUM_LIT>", ")", ";", "LowLatencyOffset", ".", "resize", "(", "SUnits", ".", "size", "(", ")", ",", "<NUM_LIT>", ")", ";", "IsHighLatencySU", ".", "resize", "(", "SUnits", ".", "size", "(", ")", ",", "<NUM_LIT>", ")", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "e", "=", "(", "unsigned", ")", "SUnits", ".", "size", "(", ")", ";", "i", "!=", "e", ";", "++", "i", ")", "{", "SUnit", "", "SU", "=", "&", "SUnits", "[", "i", "]", ";", "unsigned", "BaseLatReg", ";", "int64_t", "OffLatReg", ";", "if", "(", "SITII", "->", "isLowLatencyInstruction", "(", "SU", "->", "getInstr", "(", ")", ")", ")", "{", "IsLowLatencySU", "[", "i", "]", "=", "<NUM_LIT>", ";", "if", "(", "SITII", "->", "getMemOpBaseRegImmOfs", "(", "SU", "->", "getInstr", "(", ")", ",", "BaseLatReg", ",", "OffLatReg", ",", "TRI", ")", ")", "LowLatencyOffset", "[", "i", "]", "=", "OffLatReg", ";", "}", "else", "if", "(", "SITII", "->", "isHighLatencyInstruction", "(", "SU", "->", "getInstr", "(", ")", ")", ")", "IsHighLatencySU", "[", "i", "]", "=", "<NUM_LIT>", ";", "}", "SIScheduler", "Scheduler", "(", "this", ")", ";", "Best", "=", "Scheduler", ".", "scheduleVariant", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "if", "(", "Best", ".", "MaxVGPRUsage", ">", "<NUM_LIT>", ")", "{", "std", "::", "vector", "<", "std", "::", "pair", "<", "SISchedulerBlockCreatorVariant", ",", "SISchedulerBlockSchedulerVariant", ">>", "Variants", "=", "{", "{", "LatenciesAlone", ",", "BlockRegUsageLatency", "}", ",", "{", "LatenciesGrouped", ",", "BlockLatencyRegUsage", "}", ",", "{", "LatenciesAlonePlusConsecutive", ",", "BlockLatencyRegUsage", "}", ",", "}", ";", "for", "(", "std", "::", "pair", "<", "SISchedulerBlockCreatorVariant", ",", "SISchedulerBlockSchedulerVariant", ">", "v", ":", "Variants", ")", "{", "Temp", "=", "Scheduler", ".", "scheduleVariant", "(", "v", ".", "first", ",", "v", ".", "second", ")", ";", "if", "(", "Temp", ".", "MaxVGPRUsage", "<", "Best", ".", "MaxVGPRUsage", ")", "Best", "=", "Temp", ";", "}", "}", "if", "(", "Best", ".", "MaxVGPRUsage", ">", "<NUM_LIT>", ")", "{", "std", "::", "vector", "<", "std", "::", "pair", "<", "SISchedulerBlockCreatorVariant", ",", "SISchedulerBlockSchedulerVariant", ">>", "Variants", "=", "{", "{", "LatenciesAlone", ",", "BlockRegUsage", "}", ",", "{", "LatenciesGrouped", ",", "BlockRegUsageLatency", "}", ",", "{", "LatenciesGrouped", ",", "BlockRegUsage", "}", ",", "{", "LatenciesAlonePlusConsecutive", ",", "BlockRegUsageLatency", "}", ",", "{", "LatenciesAlonePlusConsecutive", ",", "BlockRegUsage", "}", "}", ";", "for", "(", "std", "::", "pair", "<", "SISchedulerBlockCreatorVariant", ",", "SISchedulerBlockSchedulerVariant", ">", "v", ":", "Variants", ")", "{", "Temp", "=", "Scheduler", ".", "scheduleVariant", "(", "v", ".", "first", ",", "v", ".", "second", ")", ";", "if", "(", "Temp", ".", "MaxVGPRUsage", "<", "Best", ".", "MaxVGPRUsage", ")", "Best", "=", "Temp", ";", "}", "}", "ScheduledSUnits", "=", "Best", ".", "SUs", ";", "ScheduledSUnitsInv", ".", "resize", "(", "SUnits", ".", "size", "(", ")", ")", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "e", "=", "(", "unsigned", ")", "SUnits", ".", "size", "(", ")", ";", "i", "!=", "e", ";", "++", "i", ")", "{", "ScheduledSUnitsInv", "[", "ScheduledSUnits", "[", "i", "]", "]", "=", "i", ";", "}", "moveLowLatencies", "(", ")", ";", "assert", "(", "TopRPTracker", ".", "getPos", "(", ")", "==", "RegionBegin", "&&", "<STR_LIT>", "bad initial Top tracker", "<STR_LIT>", ")", ";", "TopRPTracker", ".", "setPos", "(", "CurrentTop", ")", ";", "for", "(", "std", "::", "vector", "<", "unsigned", ">", "::", "iterator", "I", "=", "ScheduledSUnits", ".", "begin", "(", ")", ",", "E", "=", "ScheduledSUnits", ".", "end", "(", ")", ";", "I", "!=", "E", ";", "++", "I", ")", "{", "SUnit", "", "SU", "=", "&", "SUnits", "[", "", "I", "]", ";", "scheduleMI", "(", "SU", ",", "true", ")", ";", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Scheduling SU(", "<STR_LIT>", "<<", "SU", "->", "NodeNum", "<<", "<STR_LIT>", ") ", "<STR_LIT>", "<<", "", "SU", "->", "getInstr", "(", ")", ")", ";", "}", "assert", "(", "CurrentTop", "==", "CurrentBottom", "&&", "<STR_LIT>", "Nonempty unscheduled zone.", "<STR_LIT>", ")", ";", "placeDebugValues", "(", ")", ";", "DEBUG", "(", "{", "unsigned", "BBNum", "=", "begin", "(", ")", "->", "getParent", "(", ")", "->", "getNumber", "(", ")", ";", "dbgs", "(", ")", "<<", "<STR_LIT>", " Final schedule for BB#", "<STR_LIT>", "<<", "BBNum", "<<", "<STR_LIT>", " *\\n", "<STR_LIT>", ";", "dumpSchedule", "(", ")", ";", "dbgs", "(", ")", "<<", "'", "\\n", "'", ";", "}", ")", ";", "}" ]	[ "Schedule", "-", "This", "is", "called", "back", "from", "ScheduleDAGInstrs", ":", ":Run", "(", ")", "when", "it", "'s", "time", "to", "do", "some", "work", "." ]
LLVM	ARM	CPP	stmt_completion	CPU	623,132	[ "arm_neon_vst3lane", ":" ]	[ "case", "ISD", "::", "FP_TO_SINT", ":", "case", "ISD", "::", "FP_TO_UINT", ":", "return", "PerformVCVTCombine", "(", "N", ",", "DCI", ",", "Subtarget", ")", ";", "case", "ISD", "::", "FDIV", ":", "return", "PerformVDIVCombine", "(", "N", ",", "DCI", ",", "Subtarget", ")", ";", "case", "ISD", "::", "INTRINSIC_WO_CHAIN", ":", "return", "PerformIntrinsicCombine", "(", "N", ",", "DCI", ".", "DAG", ")", ";", "case", "ISD", "::", "SHL", ":", "case", "ISD", "::", "SRA", ":", "case", "ISD", "::", "SRL", ":", "return", "PerformShiftCombine", "(", "N", ",", "DCI", ".", "DAG", ",", "Subtarget", ")", ";", "case", "ISD", "::", "SIGN_EXTEND", ":", "case", "ISD", "::", "ZERO_EXTEND", ":", "case", "ISD", "::", "ANY_EXTEND", ":", "return", "PerformExtendCombine", "(", "N", ",", "DCI", ".", "DAG", ",", "Subtarget", ")", ";", "case", "ISD", "::", "SELECT_CC", ":", "return", "PerformSELECT_CCCombine", "(", "N", ",", "DCI", ".", "DAG", ",", "Subtarget", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "PerformCMOVCombine", "(", "N", ",", "DCI", ".", "DAG", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "CombineBaseUpdate", "(", "N", ",", "DCI", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "PerformARMBUILD_VECTORCombine", "(", "N", ",", "DCI", ")", ";", "case", "ISD", "::", "INTRINSIC_VOID", ":", "case", "ISD", "::", "INTRINSIC_W_CHAIN", ":", "switch", "(", "cast", "<", "ConstantSDNode", ">", "(", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", "->", "getZExtValue", "(", ")", ")", "{", "case", "Intrinsic", "::", "arm_neon_vld1", ":", "case", "Intrinsic", "::", "arm_neon_vld2", ":", "case", "Intrinsic", "::", "arm_neon_vld3", ":", "case", "Intrinsic", "::", "arm_neon_vld4", ":", "case", "Intrinsic", "::", "arm_neon_vld2lane", ":", "case", "Intrinsic", "::", "arm_neon_vld3lane", ":", "case", "Intrinsic", "::", "arm_neon_vld4lane", ":", "case", "Intrinsic", "::", "arm_neon_vst1", ":", "case", "Intrinsic", "::", "arm_neon_vst2", ":", "case", "Intrinsic", "::", "arm_neon_vst3", ":", "case", "Intrinsic", "::", "arm_neon_vst4", ":", "case", "Intrinsic", "::", "arm_neon_vst2lane", ":", "case", "Intrinsic", "::" ]
LLVM	X86	CPP	next_suggestion	CPU	623,133	[ "LoadSDNode", "*", "Ld", "=", "cast", "<", "LoadSDNode", ">", "(", "BC", ")", ";" ]	[ "case", "ISD", "::", "BITCAST", ":", "{", "SDValue", "VSrc", "=", "V", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "MVT", "SrcVT", "=", "VSrc", ".", "getSimpleValueType", "(", ")", ";", "if", "(", "VT", ".", "getScalarSizeInBits", "(", ")", "!=", "SrcVT", ".", "getScalarSizeInBits", "(", ")", ")", "break", ";", "V", "=", "VSrc", ";", "continue", ";", "}", "case", "ISD", "::", "CONCAT_VECTORS", ":", "{", "int", "OperandSize", "=", "Mask", ".", "size", "(", ")", "/", "V", ".", "getNumOperands", "(", ")", ";", "V", "=", "V", ".", "getOperand", "(", "BroadcastIdx", "/", "OperandSize", ")", ";", "BroadcastIdx", "%=", "OperandSize", ";", "continue", ";", "}", "case", "ISD", "::", "INSERT_SUBVECTOR", ":", "{", "SDValue", "VOuter", "=", "V", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "VInner", "=", "V", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "auto", "ConstantIdx", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "V", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "if", "(", "!", "ConstantIdx", ")", "break", ";", "int", "BeginIdx", "=", "(", "int", ")", "ConstantIdx", "->", "getZExtValue", "(", ")", ";", "int", "EndIdx", "=", "BeginIdx", "+", "(", "int", ")", "VInner", ".", "getSimpleValueType", "(", ")", ".", "getVectorNumElements", "(", ")", ";", "if", "(", "BroadcastIdx", ">=", "BeginIdx", "&&", "BroadcastIdx", "<", "EndIdx", ")", "{", "BroadcastIdx", "-=", "BeginIdx", ";", "V", "=", "VInner", ";", "}", "else", "{", "V", "=", "VOuter", ";", "}", "continue", ";", "}", "}", "break", ";", "}", "if", "(", "V", ".", "getOpcode", "(", ")", "==", "ISD", "::", "BITCAST", "&&", "VT", ".", "isInteger", "(", ")", ")", "if", "(", "SDValue", "TruncBroadcast", "=", "lowerVectorShuffleAsTruncBroadcast", "(", "DL", ",", "VT", ",", "V", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "BroadcastIdx", ",", "Subtarget", ",", "DAG", ")", ")", "return", "TruncBroadcast", ";", "MVT", "BroadcastVT", "=", "VT", ";", "SDValue", "BC", "=", "peekThroughBitcasts", "(", "V", ")", ";", "if", "(", "V", ".", "getOpcode", "(", ")", "==", "ISD", "::", "BUILD_VECTOR", "\|\|", "(", "V", ".", "getOpcode", "(", ")", "==", "ISD", "::", "SCALAR_TO_VECTOR", "&&", "BroadcastIdx", "==", "<NUM_LIT>", ")", ")", "{", "V", "=", "V", ".", "getOperand", "(", "BroadcastIdx", ")", ";", "if", "(", "!", "BroadcastFromReg", "&&", "!", "isShuffleFoldableLoad", "(", "V", ")", ")", "return", "SDValue", "(", ")", ";", "}", "else", "if", "(", "MayFoldLoad", "(", "BC", ")", "&&", "!", "cast", "<", "LoadSDNode", ">", "(", "BC", ")", "->", "isVolatile", "(", ")", ")", "{", "if", "(", "!", "Subtarget", ".", "is64Bit", "(", ")", "&&", "VT", ".", "getScalarType", "(", ")", "==", "MVT", "::", "i64", ")", "{", "BroadcastVT", "=", "MVT", "::", "getVectorVT", "(", "MVT", "::", "f64", ",", "VT", ".", "getVectorNumElements", "(", ")", ")", ";", "Opcode", "=", "(", "BroadcastVT", ".", "is128BitVector", "(", ")", "?", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", ")", ";", "}" ]
LLVM	Hexagon	CPP	next_suggestion	DSP	623,134	[ "return", "llvm", "::", "join", "(", "Slots", ",", "StringRef", "(", "<STR_LIT>", ", ", "<STR_LIT>", ")", ")", ";" ]	[ "static", "std", "::", "string", "SlotMaskToText", "(", "unsigned", "SlotMask", ")", "{", "SmallVector", "<", "std", "::", "string", ",", "HEXAGON_PRESHUFFLE_PACKET_SIZE", ">", "Slots", ";", "for", "(", "unsigned", "SlotNum", "=", "<NUM_LIT>", ";", "SlotNum", "<", "HEXAGON_PACKET_SIZE", ";", "SlotNum", "++", ")", "if", "(", "(", "SlotMask", "&", "(", "<NUM_LIT>", "<<", "SlotNum", ")", ")", "!=", "<NUM_LIT>", ")", "Slots", ".", "push_back", "(", "utostr", "(", "SlotNum", ")", ")", ";" ]
LLVM	SystemZ	CPP	stmt_completion	CPU	623,135	[ "Imm", ")", ";" ]	[ "return", "decodeUImmOperand", "<", "<NUM_LIT>", ">", "(", "Inst", "," ]
LLVM	ARM	TD	next_suggestion	CPU	623,136	[ "}" ]	[ "def", "v8i8", ":", "N2VDShIns", "<", "op24", ",", "op23", ",", "op11_8", ",", "<NUM_LIT>", ",", "op4", ",", "shr_imm8", ",", "N2RegVShRFrm", ",", "OpcodeStr", ",", "<STR_LIT>", ",", "v8i8", ",", "NEONvsri", ">", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]
LLVM	AArch64	TD	stmt_completion	CPU	623,137	[ ",", "ZPR16", ">", ";" ]	[ "def", "_H", ":", "sve_int_perm_rev", "<", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "asm" ]
LLVM	Patmos	CPP	stmt_completion	VLIW	623,138	[ "const", "{" ]	[ "bool", "bundled", "(", ")" ]
LLVM	X86	CPP	stmt_completion	CPU	623,139	[ ":", "X86", "::", "LEA32r", ";" ]	[ "return", "IsLP64", "?", "X86", "::", "LEA64r" ]
LLVM	MBlaze	CPP	program_repair	MPU	623,140	[ "<FIXS>", "<FIXE>", "<FIXS>", "#", "include", "<STR_LIT>", "MBlaze.h", "<STR_LIT>", "<FIXE>" ]	[ "#", "define", "DEBUG_TYPE", "<STR_LIT>", "asm-printer", "<STR_LIT>", "<BUGS>", "#", "include", "<STR_LIT>", "MBlaze.h", "<STR_LIT>", "<BUGE>", "#", "include", "<STR_LIT>", "MBlazeInstPrinter.h", "<STR_LIT>", "<BUGS>", "#", "include", "<STR_LIT>", "llvm/MC/MCInst.h", "<STR_LIT>", "<BUGE>", "#", "include", "<STR_LIT>", "llvm/MC/MCAsmInfo.h", "<STR_LIT>", "#", "include", "<STR_LIT>", "llvm/MC/MCExpr.h", "<STR_LIT>", "#", "include", "<STR_LIT>", "llvm/Support/ErrorHandling.h", "<STR_LIT>", "#", "include", "<STR_LIT>", "llvm/Support/FormattedStream.h", "<STR_LIT>", "using", "namespace", "llvm", ";" ]
GCC	i386	CPP	next_suggestion	CPU	623,141	[ "}" ]	[ "extern", "_", "_", "inline", "_", "_", "m512i", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm512_mask_sll_epi64", "(", "_", "_", "m512i", "_", "_", "W", ",", "_", "_", "mmask8", "_", "_", "U", ",", "_", "_", "m512i", "_", "_", "A", ",", "_", "_", "m128i", "_", "_", "B", ")", "{", "return", "(", "_", "_", "m512i", ")", "_", "_", "builtin_ia32_psllq512_mask", "(", "(", "_", "_", "v8di", ")", "_", "_", "A", ",", "(", "_", "_", "v2di", ")", "_", "_", "B", ",", "(", "_", "_", "v8di", ")", "_", "_", "W", ",", "(", "_", "_", "mmask8", ")", "_", "_", "U", ")", ";" ]
GCC	microblaze	CPP	next_suggestion	MPU	623,142	[ "}" ]	[ "rtx", "mem_rtx", ";", "if", "(", "microblaze_can_use_return_insn", "(", ")", ")", "{", "emit_jump_insn", "(", "gen_return_internal", "(", "gen_rtx_REG", "(", "Pmode", ",", "GP_REG_FIRST", "+", "MB_ABI_SUB_RETURN_ADDR_REGNUM", ")", ")", ")", ";", "return", ";", "}", "if", "(", "fsiz", ">", "<NUM_LIT>", ")", "{", "if", "(", "!", "crtl", "->", "is_leaf", "\|\|", "interrupt_handler", ")", "{", "mem_rtx", "=", "gen_rtx_MEM", "(", "SImode", ",", "gen_rtx_PLUS", "(", "Pmode", ",", "stack_pointer_rtx", ",", "const0_rtx", ")", ")", ";", "if", "(", "interrupt_handler", ")", "MEM_VOLATILE_P", "(", "mem_rtx", ")", "=", "<NUM_LIT>", ";", "reg_rtx", "=", "gen_rtx_REG", "(", "SImode", ",", "MB_ABI_SUB_RETURN_ADDR_REGNUM", ")", ";", "emit_move_insn", "(", "reg_rtx", ",", "mem_rtx", ")", ";", "}", "if", "(", "frame_pointer_needed", ")", "emit_insn", "(", "gen_movsi", "(", "stack_pointer_rtx", ",", "hard_frame_pointer_rtx", ")", ")", ";", "save_restore_insns", "(", "<NUM_LIT>", ")", ";", "emit_insn", "(", "gen_blockage", "(", ")", ")", ";", "emit_insn", "(", "gen_addsi3", "(", "stack_pointer_rtx", ",", "stack_pointer_rtx", ",", "fsiz_rtx", ")", ")", ";" ]
LLVM	Hexagon	CPP	stmt_completion	DSP	623,143	[ ">>", "<NUM_LIT>", ";" ]	[ "auto", "&", "QII", "=", "static_cast", "<", "const", "HexagonInstrInfo", "&", ">", "(", "*", "getInstrInfo", "(", ")", ")", ";", "if", "(", "QII", ".", "isHVXVec", "(", "SrcInst", ")", "\|\|", "useBSBScheduling", "(", ")", ")", "Latency", "=", "(", "Latency", "+", "<NUM_LIT>", ")" ]
LLVM	ARM	CPP	code_generation	CPU	623,144	[ "bool", "ARMTargetLowering", "::", "SimplifyDemandedBitsForTargetNode", "(", "SDValue", "Op", ",", "const", "APInt", "&", "OriginalDemandedBits", ",", "const", "APInt", "&", "OriginalDemandedElts", ",", "KnownBits", "&", "Known", ",", "TargetLoweringOpt", "&", "TLO", ",", "unsigned", "Depth", ")", "const", "{", "unsigned", "Opc", "=", "Op", ".", "getOpcode", "(", ")", ";", "switch", "(", "Opc", ")", "{", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "{", "if", "(", "Op", ".", "getResNo", "(", ")", "==", "<NUM_LIT>", "&&", "!", "Op", "->", "hasAnyUseOfValue", "(", "<NUM_LIT>", ")", "&&", "isa", "<", "ConstantSDNode", ">", "(", "Op", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "{", "unsigned", "ShAmt", "=", "Op", "->", "getConstantOperandVal", "(", "<NUM_LIT>", ")", ";", "if", "(", "ShAmt", "<", "<NUM_LIT>", "&&", "OriginalDemandedBits", ".", "isSubsetOf", "(", "APInt", "::", "getAllOnesValue", "(", "<NUM_LIT>", ")", "<<", "(", "<NUM_LIT>", "-", "ShAmt", ")", ")", ")", "return", "TLO", ".", "CombineTo", "(", "Op", ",", "TLO", ".", "DAG", ".", "getNode", "(", "ISD", "::", "SHL", ",", "SDLoc", "(", "Op", ")", ",", "MVT", "::", "i32", ",", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "TLO", ".", "DAG", ".", "getConstant", "(", "<NUM_LIT>", "-", "ShAmt", ",", "SDLoc", "(", "Op", ")", ",", "MVT", "::", "i32", ")", ")", ")", ";", "}", "break", ";", "}", "}", "return", "TargetLowering", "::", "SimplifyDemandedBitsForTargetNode", "(", "Op", ",", "OriginalDemandedBits", ",", "OriginalDemandedElts", ",", "Known", ",", "TLO", ",", "Depth", ")", ";", "}" ]	[ "Attempt", "to", "simplify", "any", "target", "nodes", "based", "on", "the", "demanded", "bits/elts", ",", "returning", "true", "on", "success", "." ]
LLVM	X86	CPP	next_suggestion	CPU	623,145	[ "if", "(", "SDValue", "Masked", "=", "lowerVectorShuffleAsBitMask", "(", "DL", ",", "MVT", "::", "v8i16", ",", "V1", ",", "V2", ",", "Mask", ",", "Zeroable", ",", "DAG", ")", ")", "return", "Masked", ";" ]	[ "if", "(", "NumV2Inputs", "==", "<NUM_LIT>", ")", "{", "if", "(", "SDValue", "Broadcast", "=", "lowerVectorShuffleAsBroadcast", "(", "DL", ",", "MVT", "::", "v8i16", ",", "V1", ",", "V2", ",", "Mask", ",", "Subtarget", ",", "DAG", ")", ")", "return", "Broadcast", ";", "if", "(", "SDValue", "Shift", "=", "lowerVectorShuffleAsShift", "(", "DL", ",", "MVT", "::", "v8i16", ",", "V1", ",", "V1", ",", "Mask", ",", "Zeroable", ",", "Subtarget", ",", "DAG", ")", ")", "return", "Shift", ";", "if", "(", "SDValue", "V", "=", "lowerVectorShuffleWithUNPCK", "(", "DL", ",", "MVT", "::", "v8i16", ",", "Mask", ",", "V1", ",", "V2", ",", "DAG", ")", ")", "return", "V", ";", "if", "(", "SDValue", "Rotate", "=", "lowerVectorShuffleAsByteRotate", "(", "DL", ",", "MVT", "::", "v8i16", ",", "V1", ",", "V1", ",", "Mask", ",", "Subtarget", ",", "DAG", ")", ")", "return", "Rotate", ";", "SmallVector", "<", "int", ",", "<NUM_LIT>", ">", "MutableMask", "(", "Mask", ".", "begin", "(", ")", ",", "Mask", ".", "end", "(", ")", ")", ";", "return", "lowerV8I16GeneralSingleInputVectorShuffle", "(", "DL", ",", "MVT", "::", "v8i16", ",", "V1", ",", "MutableMask", ",", "Subtarget", ",", "DAG", ")", ";", "}", "assert", "(", "llvm", "::", "any_of", "(", "Mask", ",", "[", "]", "(", "int", "M", ")", "{", "return", "M", ">=", "<NUM_LIT>", "&&", "M", "<", "<NUM_LIT>", ";", "}", ")", "&&", "<STR_LIT>", "All single-input shuffles should be canonicalized to be V1-input ", "<STR_LIT>", "<STR_LIT>", "shuffles.", "<STR_LIT>", ")", ";", "if", "(", "SDValue", "Shift", "=", "lowerVectorShuffleAsShift", "(", "DL", ",", "MVT", "::", "v8i16", ",", "V1", ",", "V2", ",", "Mask", ",", "Zeroable", ",", "Subtarget", ",", "DAG", ")", ")", "return", "Shift", ";", "if", "(", "Subtarget", ".", "hasSSE4A", "(", ")", ")", "if", "(", "SDValue", "V", "=", "lowerVectorShuffleWithSSE4A", "(", "DL", ",", "MVT", "::", "v8i16", ",", "V1", ",", "V2", ",", "Mask", ",", "Zeroable", ",", "DAG", ")", ")", "return", "V", ";", "if", "(", "NumV2Inputs", "==", "<NUM_LIT>", ")", "if", "(", "SDValue", "V", "=", "lowerVectorShuffleAsElementInsertion", "(", "DL", ",", "MVT", "::", "v8i16", ",", "V1", ",", "V2", ",", "Mask", ",", "Zeroable", ",", "Subtarget", ",", "DAG", ")", ")", "return", "V", ";", "bool", "IsBlendSupported", "=", "Subtarget", ".", "hasSSE41", "(", ")", ";", "if", "(", "IsBlendSupported", ")", "if", "(", "SDValue", "Blend", "=", "lowerVectorShuffleAsBlend", "(", "DL", ",", "MVT", "::", "v8i16", ",", "V1", ",", "V2", ",", "Mask", ",", "Zeroable", ",", "Subtarget", ",", "DAG", ")", ")", "return", "Blend", ";" ]
LLVM	PowerPC	CPP	next_suggestion	CPU	623,146	[ "}" ]	[ "void", "PPCInstPrinter", "::", "printOperand", "(", "const", "MCInst", "*", "MI", ",", "unsigned", "OpNo", ",", "raw_ostream", "&", "O", ")", "{", "const", "MCOperand", "&", "Op", "=", "MI", "->", "getOperand", "(", "OpNo", ")", ";", "if", "(", "Op", ".", "isReg", "(", ")", ")", "{", "unsigned", "Reg", "=", "Op", ".", "getReg", "(", ")", ";", "if", "(", "(", "MII", ".", "get", "(", "MI", "->", "getOpcode", "(", ")", ")", ".", "TSFlags", "&", "<STR_LIT>", "::", "<STR_LIT>", ")", "&&", "!", "ShowVSRNumsAsVR", ")", "{", "if", "(", "PPCInstrInfo", "::", "isVRRegister", "(", "Reg", ")", ")", "Reg", "=", "PPC", "::", "VSX32", "+", "(", "Reg", "-", "PPC", "::", "V0", ")", ";", "else", "if", "(", "PPCInstrInfo", "::", "isVFRegister", "(", "Reg", ")", ")", "Reg", "=", "PPC", "::", "VSX32", "+", "(", "Reg", "-", "PPC", "::", "VF0", ")", ";" ]
LLVM	ARM	TD	next_suggestion	CPU	623,147	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]	[ "bits", "<", "<NUM_LIT>", ">", "imm", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Unpredictable", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "imm", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]
LLVM	ARM	CPP	next_suggestion	CPU	623,148	[ "}" ]	[ "const", "ARMSubtarget", "*", "getSubtarget", "(", ")", "const", "{", "return", "Subtarget", ";" ]
GCC	mips	MD	stmt_completion	CPU	623,149	[ "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", ")", "]" ]	[ "(", "ashiftrt", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "[", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "ashiftrt", ":", "SI", "(", "match_dup", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", ")", ")", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "ashiftrt", ":", "SI", "(", "match_dup" ]
GCC	rs6000	MD	next_suggestion	CPU	623,150	[ "UNSPEC_DSCRI", "]", ")" ]	[ "UNSPEC_DENBCD", "UNSPEC_DXEX", "UNSPEC_DIEX", "UNSPEC_DSCLI" ]
LLVM	Hexagon	TD	stmt_completion	DSP	623,151	[ "<NUM_LIT>", ";" ]	[ "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "CextOpcode", "=", "<STR_LIT>", ";", "let", "InputType", "=", "<STR_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=" ]
LLVM	Hexagon	TD	next_suggestion	DSP	623,152	[ "let", "BaseOpcode", "=", "<STR_LIT>", ";" ]	[ "def", "L4_ploadrhf_rr", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ")", ",", "(", "ins", "PredRegs", ":", "$", "Pv4", ",", "IntRegs", ":", "$", "Rs32", ",", "IntRegs", ":", "$", "Rt32", ",", "u2_0Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_e4b3cb20", ",", "TypeLD", ">", ",", "Enc_2e1979", ",", "AddrModeRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "addrMode", "=", "BaseRegOffset", ";", "let", "accessSize", "=", "HalfWordAccess", ";", "let", "mayLoad", "=", "<NUM_LIT>", ";", "let", "CextOpcode", "=", "<STR_LIT>", ";", "let", "InputType", "=", "<STR_LIT>", ";" ]
GCC	mips	MD	program_repair	CPU	623,153	[ "<FIXS>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "<FIXE>" ]	[ "(", "match_operand", ":", "VH", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_LOONGSON_PMADD", ")", ")", "]", "<STR_LIT>", "<BUGS>", "<STR_LIT>", ")", "<BUGE>", "(", "define_insn", "<STR_LIT>" ]
GCC	pa	MD	stmt_completion	CPU	623,154	[ ")" ]	[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "zero_extend", ":", "SI", "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>" ]
LLVM	PowerPC	CPP	stmt_completion	CPU	623,155	[ "PtrVT", ",", "StackSlot", ",", "Four", ")", ";" ]	[ "EVT", "NodeTys", "[", "]", "=", "{", "MVT", "::", "f64", ",", "MVT", "::", "Glue", "}", ";", "SDValue", "Chain", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "NodeTys", ",", "&", "InFlag", ",", "<NUM_LIT>", ")", ";", "int", "SSFI", "=", "MF", ".", "getFrameInfo", "(", ")", "->", "CreateStackObject", "(", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "false", ")", ";", "SDValue", "StackSlot", "=", "DAG", ".", "getFrameIndex", "(", "SSFI", ",", "PtrVT", ")", ";", "SDValue", "Store", "=", "DAG", ".", "getStore", "(", "DAG", ".", "getEntryNode", "(", ")", ",", "dl", ",", "Chain", ",", "StackSlot", ",", "MachinePointerInfo", "(", ")", ",", "false", ",", "false", ",", "<NUM_LIT>", ")", ";", "SDValue", "Four", "=", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "PtrVT", ")", ";", "SDValue", "Addr", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "dl", "," ]
GCC	m68k	MD	program_repair	MPU	623,156	[ "<FIXS>", "{", "<FIXE>" ]	[ "&", "&", "(", "logval", "=", "exact_log2", "(", "INTVAL", "(", "operands", "[", "<NUM_LIT>", "]", ")", ")", ")", ">", "=", "<NUM_LIT>", "&", "&", "(", "DATA_REG_P", "(", "operands", "[", "<NUM_LIT>", "]", ")", "\|", "\|", "offsettable_memref_p", "(", "operands", "[", "<NUM_LIT>", "]", ")", ")", ")", "<BUGS>", "{", "<BUGE>", "if", "(", "DATA_REG_P", "(", "operands", "[", "<NUM_LIT>", "]", ")", ")", "{", "operands", "[", "<NUM_LIT>", "]", "=", "gen_rtx", "(", "CONST_INT", ",", "VOIDmode", ",", "logval", ")" ]
GCC	i386	CPP	stmt_completion	CPU	623,157	[ "_", "mmask16", "_", "_", "M", ",", "_", "_", "m128i", "_", "_", "A", ")", "{" ]	[ "extern", "_", "_", "inline", "_", "_", "m512i", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm512_mask_broadcast_i32x2", "(", "_", "_", "m512i", "_", "_", "O", ",", "_" ]
LLVM	Hexagon	CPP	stmt_completion	DSP	623,158	[ "&", "MI", ")", "const", "{" ]	[ "bool", "HexagonInstrInfo", "::", "isV60VectorInstruction", "(", "const", "MachineInstr" ]
LLVM	Mips	TD	stmt_completion	CPU	623,159	[ ",", "FCUNE_D_DESC", ";" ]	[ "def", "FCUNE_D", ":", "FCUNE_D_ENC" ]
GCC	c6x	MD	next_suggestion	VLIW	623,160	[ "<STR_LIT>" ]	[ "[", "(", "set", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "mult", ":", "SI", "(", "lshiftrt", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", ")", "(", "sign_extend", ":", "SI", "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")", "]" ]
LLVM	ARM	TD	stmt_completion	CPU	623,161	[ "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "shift", "{", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "read", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "shift", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "shift", "{" ]
LLVM	Mips	CPP	stmt_completion	CPU	623,162	[ "DAG", ",", "Subtarget", ".", "isLittle", "(", ")", ")", ";" ]	[ "StoreSDNode", "*", "SD", "=", "cast", "<", "StoreSDNode", ">", "(", "Op", ")", ";", "EVT", "MemVT", "=", "SD", "->", "getMemoryVT", "(", ")", ";", "if", "(", "!", "Subtarget", ".", "systemSupportsUnalignedAccess", "(", ")", "&&", "(", "SD", "->", "getAlignment", "(", ")", "<", "MemVT", ".", "getSizeInBits", "(", ")", "/", "<NUM_LIT>", ")", "&&", "(", "(", "MemVT", "==", "MVT", "::", "i32", ")", "\|\|", "(", "MemVT", "==", "MVT", "::", "i64", ")", ")", ")", "return", "lowerUnalignedIntStore", "(", "SD", "," ]
GCC	i386	CPP	stmt_completion	CPU	623,163	[ ")", "_", "mm_cvtpd_ps", "(", "_", "_", "m128d", "_", "_", "A", ")", "{" ]	[ "extern", "_", "_", "inline", "_", "_", "m128", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")" ]
LLVM	ARM	TD	stmt_completion	CPU	623,164	[ ",", "imm", ":", "$", "lane", ")", ",", "addrmode6", ":", "$", "addr", ",", "am6offset", ":", "$", "offset", ")", ")", "]", ";" ]	[ "let", "Pattern", "=", "[", "(", "set", "GPR", ":", "$", "wb", ",", "(", "StoreOp", "(", "ExtractOp", "(", "Ty", "QPR", ":", "$", "src", ")" ]
LLVM	AMDGPU	CPP	program_repair	GPU	623,165	[ "<FIXS>", "return", "PARSED_DST_IDX", "[", "Kind", "]", "+", "ParsedOpXSrcNum", ";", "<FIXE>", "<FIXS>", "unsigned", "getParsedSrcIndex", "(", "unsigned", "SrcIdx", ",", "bool", "ComponentHasSrc2Acc", ")", "const", "{", "<FIXE>", "<FIXS>", "if", "(", "ComponentHasSrc2Acc", "&&", "SrcIdx", "==", "(", "MAX_SRC_NUM", "-", "<NUM_LIT>", ")", ")", "return", "getParsedDstIndex", "(", ")", ";", "return", "FIRST_PARSED_SRC_IDX", "[", "Kind", "]", "+", "ParsedOpXSrcNum", "+", "SrcIdx", ";", "<FIXE>" ]	[ "}", "unsigned", "getParsedDstIndex", "(", ")", "const", "{", "<BUGS>", "return", "PARSED_DST_IDX", "[", "Kind", "]", "+", "OpXSrcNum", ";", "<BUGE>", "}", "<BUGS>", "unsigned", "getParsedSrcIndex", "(", "unsigned", "SrcIdx", ")", "const", "{", "<BUGE>", "assert", "(", "SrcIdx", "Component", "::", "MAX_SRC_NUM", ")", ";", "<BUGS>", "return", "FIRST_PARSED_SRC_IDX", "[", "Kind", "]", "+", "OpXSrcNum", "+", "SrcIdx", ";", "<BUGE>", "}", "}", ";" ]
GCC	i386	CPP	stmt_completion	CPU	623,166	[ "_", "_", "A", ",", "_", "_", "m256", "_", "_", "B", ",", "_", "_", "m256", "_", "_", "C", ")", "{" ]	[ "extern", "_", "_", "inline", "_", "_", "m256", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm256_maskz_fmsubadd_ps", "(", "_", "_", "mmask8", "_", "_", "U", ",", "_", "_", "m256" ]
LLVM	AMDGPU	CPP	stmt_completion	GPU	623,167	[ "Name", ";" ]	[ "int", "NumOps", "=", "<NUM_LIT>", ";", "int", "Ops", "[", "<NUM_LIT>", "]", ";", "for", "(", "int", "OpName", ":", "{", "AMDGPU", "::", "OpName", "::", "src0_modifiers", ",", "AMDGPU", "::", "OpName", "::", "src1_modifiers", ",", "AMDGPU", "::", "OpName", "::", "src2_modifiers", "}", ")", "{", "int", "Idx", "=", "AMDGPU", "::", "getNamedOperandIdx", "(", "Opc", ",", "OpName", ")", ";", "if", "(", "Idx", "==", "-", "<NUM_LIT>", ")", "break", ";", "Ops", "[", "NumOps", "++", "]", "=", "MI", "->", "getOperand", "(", "Idx", ")", ".", "getImm", "(", ")", ";", "}", "if", "(", "allOpsDefaultValue", "(", "Ops", ",", "NumOps", ",", "Mod", ")", ")", "return", ";", "O", "<<" ]
LLVM	AArch64	CPP	next_suggestion	CPU	623,168	[ "I", ".", "eraseFromParent", "(", ")", ";" ]	[ "unsigned", "ListReg", "=", "I", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "unsigned", "ArgsAddrReg", "=", "MRI", ".", "createVirtualRegister", "(", "&", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "auto", "MIB", "=", "BuildMI", "(", "", "I", ".", "getParent", "(", ")", ",", "I", ",", "I", ".", "getDebugLoc", "(", ")", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ".", "addDef", "(", "ArgsAddrReg", ")", ".", "addFrameIndex", "(", "FuncInfo", "->", "getVarArgsStackIndex", "(", ")", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "constrainSelectedInstRegOperands", "(", "", "MIB", ",", "TII", ",", "TRI", ",", "RBI", ")", ";", "MIB", "=", "BuildMI", "(", "", "I", ".", "getParent", "(", ")", ",", "I", ",", "I", ".", "getDebugLoc", "(", ")", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ".", "addUse", "(", "ArgsAddrReg", ")", ".", "addUse", "(", "ListReg", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addMemOperand", "(", "", "I", ".", "memoperands_begin", "(", ")", ")", ";", "constrainSelectedInstRegOperands", "(", "*", "MIB", ",", "TII", ",", "TRI", ",", "RBI", ")", ";" ]
LLVM	Mips	CPP	stmt_completion	CPU	623,169	[ "BB", ")", ";" ]	[ "SLTu", "=", "Mips", "::", "SLTu_MM", ";", "OR", "=", "STI", "->", "hasMips32r6", "(", ")", "?", "Mips", "::", "OR_MMR6", ":", "Mips", "::", "OR_MM", ";", "MOVN", "=", "Mips", "::", "MOVN_I_MM", ";", "MOVZ", "=", "Mips", "::", "MOVZ_I_MM", ";", "SELNEZ", "=", "STI", "->", "hasMips32r6", "(", ")", "?", "Mips", "::", "SELNEZ_MMR6", ":", "Mips", "::", "SELNEZ", ";", "SELEQZ", "=", "STI", "->", "hasMips32r6", "(", ")", "?", "Mips", "::", "SELEQZ_MMR6", ":", "Mips", "::", "SELEQZ", ";", "}", "else", "{", "LL", "=", "STI", "->", "hasMips32r6", "(", ")", "?", "(", "ArePtrs64bit", "?", "Mips", "::", "LL64_R6", ":", "Mips", "::", "LL_R6", ")", ":", "(", "ArePtrs64bit", "?", "Mips", "::", "LL64", ":", "Mips", "::", "LL", ")", ";", "SC", "=", "STI", "->", "hasMips32r6", "(", ")", "?", "(", "ArePtrs64bit", "?", "Mips", "::", "SC64_R6", ":", "Mips", "::", "SC_R6", ")", ":", "(", "ArePtrs64bit", "?", "Mips", "::", "SC64", ":", "Mips", "::", "SC", ")", ";", "SLT", "=", "Mips", "::", "SLT", ";", "SLTu", "=", "Mips", "::", "SLTu", ";", "OR", "=", "Mips", "::", "OR", ";", "MOVN", "=", "Mips", "::", "MOVN_I_I", ";", "MOVZ", "=", "Mips", "::", "MOVZ_I_I", ";", "SELNEZ", "=", "Mips", "::", "SELNEZ", ";", "SELEQZ", "=", "Mips", "::", "SELEQZ", ";", "}", "bool", "IsSwap", "=", "false", ";", "bool", "IsNand", "=", "false", ";", "bool", "IsMin", "=", "false", ";", "bool", "IsMax", "=", "false", ";", "bool", "IsUnsigned", "=", "false", ";", "unsigned", "Opcode", "=", "<NUM_LIT>", ";", "switch", "(", "I", "->", "getOpcode", "(", ")", ")", "{", "case", "Mips", "::", "ATOMIC_LOAD_NAND_I8_POSTRA", ":", "SEOp", "=", "Mips", "::", "SEB", ";", "LLVM_FALLTHROUGH", ";", "case", "Mips", "::", "ATOMIC_LOAD_NAND_I16_POSTRA", ":", "IsNand", "=", "true", ";", "break", ";", "case", "Mips", "::", "ATOMIC_SWAP_I8_POSTRA", ":", "SEOp", "=", "Mips", "::", "SEB", ";", "LLVM_FALLTHROUGH", ";", "case", "Mips", "::", "ATOMIC_SWAP_I16_POSTRA", ":", "IsSwap", "=", "true", ";", "break", ";", "case", "Mips", "::", "ATOMIC_LOAD_ADD_I8_POSTRA", ":", "SEOp", "=", "Mips", "::", "SEB", ";", "LLVM_FALLTHROUGH", ";", "case", "Mips", "::", "ATOMIC_LOAD_ADD_I16_POSTRA", ":", "Opcode", "=", "Mips", "::", "ADDu", ";", "break", ";", "case", "Mips", "::", "ATOMIC_LOAD_SUB_I8_POSTRA", ":", "SEOp", "=", "Mips", "::", "SEB", ";", "LLVM_FALLTHROUGH", ";", "case", "Mips", "::", "ATOMIC_LOAD_SUB_I16_POSTRA", ":", "Opcode", "=", "Mips", "::", "SUBu", ";", "break", ";", "case", "Mips", "::", "ATOMIC_LOAD_AND_I8_POSTRA", ":", "SEOp", "=", "Mips", "::", "SEB", ";", "LLVM_FALLTHROUGH", ";", "case", "Mips", "::", "ATOMIC_LOAD_AND_I16_POSTRA", ":", "Opcode", "=", "Mips", "::", "AND", ";", "break", ";", "case", "Mips", "::", "ATOMIC_LOAD_OR_I8_POSTRA", ":", "SEOp", "=", "Mips", "::", "SEB", ";", "LLVM_FALLTHROUGH", ";", "case", "Mips", "::", "ATOMIC_LOAD_OR_I16_POSTRA", ":", "Opcode", "=", "Mips", "::", "OR", ";", "break", ";", "case", "Mips", "::", "ATOMIC_LOAD_XOR_I8_POSTRA", ":", "SEOp", "=", "Mips", "::", "SEB", ";", "LLVM_FALLTHROUGH", ";", "case", "Mips", "::", "ATOMIC_LOAD_XOR_I16_POSTRA", ":", "Opcode", "=", "Mips", "::", "XOR", ";", "break", ";", "case", "Mips", "::", "ATOMIC_LOAD_UMIN_I8_POSTRA", ":", "case", "Mips", "::", "ATOMIC_LOAD_UMIN_I16_POSTRA", ":", "IsUnsigned", "=", "true", ";", "LLVM_FALLTHROUGH", ";", "case", "Mips", "::", "ATOMIC_LOAD_MIN_I8_POSTRA", ":", "case", "Mips", "::", "ATOMIC_LOAD_MIN_I16_POSTRA", ":", "IsMin", "=", "true", ";", "break", ";", "case", "Mips", "::", "ATOMIC_LOAD_UMAX_I8_POSTRA", ":", "case", "Mips", "::", "ATOMIC_LOAD_UMAX_I16_POSTRA", ":", "IsUnsigned", "=", "true", ";", "LLVM_FALLTHROUGH", ";", "case", "Mips", "::", "ATOMIC_LOAD_MAX_I8_POSTRA", ":", "case", "Mips", "::", "ATOMIC_LOAD_MAX_I16_POSTRA", ":", "IsMax", "=", "true", ";", "break", ";", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "Unknown subword atomic pseudo for expansion!", "<STR_LIT>", ")", ";", "}", "Register", "Dest", "=", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "Register", "Ptr", "=", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "Register", "Incr", "=", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "Register", "Mask", "=", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "Register", "Mask2", "=", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "Register", "ShiftAmnt", "=", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "Register", "OldVal", "=", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "Register", "BinOpRes", "=", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "Register", "StoreVal", "=", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "const", "BasicBlock", "", "LLVM_BB", "=", "BB", ".", "getBasicBlock", "(", ")", ";", "MachineBasicBlock", "", "loopMBB", "=", "MF", "->", "CreateMachineBasicBlock", "(", "LLVM_BB", ")", ";", "MachineBasicBlock", "", "sinkMBB", "=", "MF", "->", "CreateMachineBasicBlock", "(", "LLVM_BB", ")", ";", "MachineBasicBlock", "", "exitMBB", "=", "MF", "->", "CreateMachineBasicBlock", "(", "LLVM_BB", ")", ";", "MachineFunction", "::", "iterator", "It", "=", "++", "BB", ".", "getIterator", "(", ")", ";", "MF", "->", "insert", "(", "It", ",", "loopMBB", ")", ";", "MF", "->", "insert", "(", "It", ",", "sinkMBB", ")", ";", "MF", "->", "insert", "(", "It", ",", "exitMBB", ")", ";", "exitMBB", "->", "splice", "(", "exitMBB", "->", "begin", "(", ")", ",", "&", "BB", ",", "std", "::", "next", "(", "I", ")", ",", "BB", ".", "end", "(", ")", ")", ";", "exitMBB", "->", "transferSuccessorsAndUpdatePHIs", "(", "&" ]
GCC	pdp11	CPP	code_generation	MPU	623,170	[ "bool", "pdp11_expand_operands", "(", "rtx", "", "operands", ",", "rtx", "exops", "[", "]", "[", "<NUM_LIT>", "]", ",", "int", "opcount", ",", "pdp11_action", "", "action", ",", "pdp11_partorder", "or", "der", ")", "{", "int", "words", ",", "op", ",", "w", ",", "i", ",", "sh", ";", "pdp11_partorder", "useorder", ";", "bool", "sameoff", "=", "false", ";", "enum", "{", "REGOP", ",", "OFFSOP", ",", "MEMOP", ",", "PUSHOP", ",", "POPOP", ",", "CNSTOP", ",", "RNDOP", "}", "optype", ";", "long", "sval", "[", "<NUM_LIT>", "]", ";", "words", "=", "GET_MODE_BITSIZE", "(", "GET_MODE", "(", "operands", "[", "<NUM_LIT>", "]", ")", ")", "/", "<NUM_LIT>", ";", "useorder", "=", "either", ";", "if", "(", "opcount", "==", "<NUM_LIT>", ")", "{", "if", "(", "!", "REG_P", "(", "operands", "[", "<NUM_LIT>", "]", ")", "&&", "!", "REG_P", "(", "operands", "[", "<NUM_LIT>", "]", ")", "&&", "!", "(", "CONSTANT_P", "(", "operands", "[", "<NUM_LIT>", "]", ")", "\|\|", "GET_CODE", "(", "operands", "[", "<NUM_LIT>", "]", ")", "==", "CONST_DOUBLE", ")", "&&", "(", "(", "GET_CODE", "(", "XEXP", "(", "operands", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ")", ")", "==", "POST_INC", "&&", "GET_CODE", "(", "XEXP", "(", "operands", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ")", ")", "==", "PRE_DEC", ")", "\|\|", "(", "GET_CODE", "(", "XEXP", "(", "operands", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ")", ")", "==", "PRE_DEC", "&&", "GET_CODE", "(", "XEXP", "(", "operands", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ")", ")", "==", "POST_INC", ")", ")", ")", "useorder", "=", "big", ";", "else", "if", "(", "(", "!", "REG_P", "(", "operands", "[", "<NUM_LIT>", "]", ")", "&&", "GET_CODE", "(", "XEXP", "(", "operands", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ")", ")", "==", "PRE_DEC", ")", "\|\|", "(", "!", "REG_P", "(", "operands", "[", "<NUM_LIT>", "]", ")", "&&", "!", "(", "CONSTANT_P", "(", "operands", "[", "<NUM_LIT>", "]", ")", "\|\|", "GET_CODE", "(", "operands", "[", "<NUM_LIT>", "]", ")", "==", "CONST_DOUBLE", ")", "&&", "GET_CODE", "(", "XEXP", "(", "operands", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ")", ")", "==", "PRE_DEC", ")", ")", "useorder", "=", "little", ";", "else", "if", "(", "REG_P", "(", "operands", "[", "<NUM_LIT>", "]", ")", "&&", "REG_P", "(", "operands", "[", "<NUM_LIT>", "]", ")", "&&", "REGNO", "(", "operands", "[", "<NUM_LIT>", "]", ")", ">", "REGNO", "(", "operands", "[", "<NUM_LIT>", "]", ")", "&&", "REGNO", "(", "operands", "[", "<NUM_LIT>", "]", ")", "<", "REGNO", "(", "operands", "[", "<NUM_LIT>", "]", ")", "+", "words", ")", "useorder", "=", "little", ";", "if", "(", "GET_CODE", "(", "operands", "[", "<NUM_LIT>", "]", ")", "==", "MEM", "&&", "GET_CODE", "(", "XEXP", "(", "operands", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ")", ")", "==", "PRE_DEC", "&&", "REGNO", "(", "XEXP", "(", "XEXP", "(", "operands", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ")", ")", "==", "STACK_POINTER_REGNUM", "&&", "reg_overlap_mentioned_p", "(", "stack_pointer_rtx", ",", "operands", "[", "<NUM_LIT>", "]", ")", ")", "sameoff", "=", "true", ";", "}", "if", "(", "or", "der", "==", "either", ")", "or", "der", "=", "(", "useorder", "==", "either", ")", "?", "big", ":", "useorder", ";", "else", "gcc_assert", "(", "useorder", "==", "either", "\|\|", "useorder", "==", "or", "der", ")", ";", "for", "(", "op", "=", "<NUM_LIT>", ";", "op", "<", "opcount", ";", "op", "++", ")", "{", "if", "(", "REG_P", "(", "operands", "[", "op", "]", ")", ")", "optype", "=", "REGOP", ";", "else", "if", "(", "CONSTANT_P", "(", "operands", "[", "op", "]", ")", "\|\|", "GET_CODE", "(", "operands", "[", "op", "]", ")", "==", "CONST_DOUBLE", ")", "optype", "=", "CNSTOP", ";", "else", "if", "(", "GET_CODE", "(", "XEXP", "(", "operands", "[", "op", "]", ",", "<NUM_LIT>", ")", ")", "==", "POST_INC", ")", "optype", "=", "POPOP", ";", "else", "if", "(", "GET_CODE", "(", "XEXP", "(", "operands", "[", "op", "]", ",", "<NUM_LIT>", ")", ")", "==", "PRE_DEC", ")", "optype", "=", "PUSHOP", ";", "else", "if", "(", "!", "reload_in_progress", "\|\|", "offsettable_memref_p", "(", "operands", "[", "op", "]", ")", ")", "optype", "=", "OFFSOP", ";", "else", "if", "(", "GET_CODE", "(", "operands", "[", "op", "]", ")", "==", "MEM", ")", "optype", "=", "MEMOP", ";", "else", "optype", "=", "RNDOP", ";", "if", "(", "optype", "==", "RNDOP", ")", "return", "false", ";", "if", "(", "action", "!=", "NULL", ")", "action", "[", "op", "]", "=", "no_action", ";", "if", "(", "optype", "==", "PUSHOP", "&&", "or", "der", "==", "big", ")", "{", "gcc_assert", "(", "action", "!=", "NULL", ")", ";", "action", "[", "op", "]", "=", "dec_before", ";", "operands", "[", "op", "]", "=", "gen_rtx_MEM", "(", "GET_MODE", "(", "operands", "[", "op", "]", ")", ",", "XEXP", "(", "XEXP", "(", "operands", "[", "op", "]", ",", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ")", ")", ";", "optype", "=", "OFFSOP", ";", "}", "else", "if", "(", "optype", "==", "POPOP", "&&", "or", "der", "==", "little", ")", "{", "gcc_assert", "(", "action", "!=", "NULL", ")", ";", "action", "[", "op", "]", "=", "inc_after", ";", "operands", "[", "op", "]", "=", "gen_rtx_MEM", "(", "GET_MODE", "(", "operands", "[", "op", "]", ")", ",", "XEXP", "(", "XEXP", "(", "operands", "[", "op", "]", ",", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ")", ")", ";", "optype", "=", "OFFSOP", ";", "}", "if", "(", "GET_CODE", "(", "operands", "[", "op", "]", ")", "==", "CONST_DOUBLE", ")", "REAL_VALUE_TO_TARGET_DOUBLE", "(", "", "CONST_DOUBLE_REAL_VALUE", "(", "operands", "[", "op", "]", ")", ",", "sval", ")", ";", "for", "(", "i", "=", "<NUM_LIT>", ";", "i", "<", "words", ";", "i", "++", ")", "{", "if", "(", "or", "der", "==", "big", ")", "w", "=", "i", ";", "else", "if", "(", "sameoff", ")", "w", "=", "words", "-", "<NUM_LIT>", ";", "else", "w", "=", "words", "-", "<NUM_LIT>", "-", "i", ";", "if", "(", "optype", "==", "REGOP", ")", "exops", "[", "i", "]", "[", "op", "]", "=", "gen_rtx_REG", "(", "HImode", ",", "REGNO", "(", "operands", "[", "op", "]", ")", "+", "w", ")", ";", "else", "if", "(", "optype", "==", "OFFSOP", ")", "exops", "[", "i", "]", "[", "op", "]", "=", "adjust_address", "(", "operands", "[", "op", "]", ",", "HImode", ",", "w", "", "<NUM_LIT>", ")", ";", "else", "if", "(", "optype", "==", "CNSTOP", ")", "{", "if", "(", "GET_CODE", "(", "operands", "[", "op", "]", ")", "==", "CONST_DOUBLE", ")", "{", "sh", "=", "<NUM_LIT>", "-", "(", "w", "&", "<NUM_LIT>", ")", "", "<NUM_LIT>", ";", "exops", "[", "i", "]", "[", "op", "]", "=", "gen_rtx_CONST_INT", "(", "HImode", ",", "(", "sval", "[", "w", "/", "<NUM_LIT>", "]", ">>", "sh", ")", "&", "<NUM_LIT>", ")", ";", "}", "else", "{", "sh", "=", "(", "(", "words", "-", "<NUM_LIT>", "-", "w", ")", "", "<NUM_LIT>", ")", ";", "exops", "[", "i", "]", "[", "op", "]", "=", "gen_rtx_CONST_INT", "(", "HImode", ",", "trunc_int_for_mode", "(", "INTVAL", "(", "operands", "[", "op", "]", ")", ">>", "sh", ",", "HImode", ")", ")", ";", "}", "}", "else", "exops", "[", "i", "]", "[", "op", "]", "=", "operands", "[", "op", "]", ";", "}", "}", "return", "true", ";", "}" ]	[ "Expand", "multi-word", "operands", "(", "SImode", "or", "DImode", ")", "into", "the", "2", "or", "4", "corresponding", "HImode", "operands", ".", "The", "number", "of", "operands", "is", "given", "as", "the", "third", "argument", ",", "and", "the", "required", "order", "of", "the", "parts", "as", "the", "fourth", "argument", "." ]
GCC	arm	MD	stmt_completion	CPU	623,171	[ ")" ]	[ "(", "unspec", ":", "VQ2BF", "[", "(", "const_int", "<NUM_LIT>", ")", "]", "UNSPEC_VSTRUCTDUMMY", ")", "]", "UNSPEC_VST4B", ")", ")", "]", "<STR_LIT>", "{", "int", "regno", "=", "REGNO", "(", "operands", "[", "<NUM_LIT>", "]", ")", "rtx", "ops", "[", "<NUM_LIT>", "]", "ops", "[", "<NUM_LIT>", "]", "=", "operands", "[", "<NUM_LIT>", "]", "ops", "[", "<NUM_LIT>", "]", "=", "gen_rtx_REG", "(", "DImode", ",", "regno", "+", "<NUM_LIT>", ")", "ops", "[", "<NUM_LIT>", "]", "=", "gen_rtx_REG", "(", "DImode", ",", "regno", "+", "<NUM_LIT>", ")", "ops", "[", "<NUM_LIT>", "]", "=", "gen_rtx_REG", "(", "DImode", ",", "regno", "+", "<NUM_LIT>", ")", "ops", "[", "<NUM_LIT>", "]", "=", "gen_rtx_REG", "(", "DImode", ",", "regno", "+", "<NUM_LIT>", ")", "output_asm_insn", "(", "<STR_LIT>", ",", "ops" ]
GCC	arm	CPP	stmt_completion	CPU	623,172	[ "_", "_", "a", ")", "{" ]	[ "vld1q_u8", "(", "const", "uint8_t", "*" ]
GCC	aarch64	CPP	stmt_completion	CPU	623,173	[ "_", "o", ")", ";" ]	[ "_", "_", "o", "=", "_", "_", "builtin_aarch64_set_qregoiv8hi", "(", "_", "_", "o", ",", "(", "int16x8_t", ")", "val", ".", "val", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ")", ";", "_", "_", "builtin_aarch64_st2v8hi", "(", "(", "_", "_", "builtin_aarch64_simd_hi", "*", ")", "_", "_", "a", ",", "_" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	623,174	[ "llvm_unreachable", "(", "<STR_LIT>", "unknown register size", "<STR_LIT>", ")", ";" ]	[ "return", "AMDGPU", "::", "SI_SPILL_V96_SAVE", ";", "case", "<NUM_LIT>", ":", "return", "AMDGPU", "::", "SI_SPILL_V128_SAVE", ";", "case", "<NUM_LIT>", ":", "return", "AMDGPU", "::", "SI_SPILL_V160_SAVE", ";", "case", "<NUM_LIT>", ":", "return", "AMDGPU", "::", "SI_SPILL_V192_SAVE", ";", "case", "<NUM_LIT>", ":", "return", "AMDGPU", "::", "SI_SPILL_V224_SAVE", ";", "case", "<NUM_LIT>", ":", "return", "AMDGPU", "::", "SI_SPILL_V256_SAVE", ";", "case", "<NUM_LIT>", ":", "return", "AMDGPU", "::", "SI_SPILL_V512_SAVE", ";", "case", "<NUM_LIT>", ":", "return", "AMDGPU", "::", "SI_SPILL_V1024_SAVE", ";", "default", ":" ]
GCC	h8300	MD	next_suggestion	MPU	623,175	[ "(", "match_dup", "<NUM_LIT>", ")", ")", ")", "]" ]	[ "(", "set", "(", "cc0", ")", "(", "compare", "(", "match_dup", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", ")", ")", "(", "set", "(", "pc", ")", "(", "if_then_else", "(", "match_op_dup", "<NUM_LIT>", "[", "(", "cc0", ")", "(", "const_int", "<NUM_LIT>", ")", "]", ")", "(", "match_dup", "<NUM_LIT>", ")" ]
GCC	rs6000	MD	stmt_completion	CPU	623,176	[ "<STR_LIT>", ")" ]	[ "(", "and", "(", "eq_attr", "<STR_LIT>" ]
LLVM	ARM	CPP	next_suggestion	CPU	623,177	[ "if", "(", "IP", "==", "B", ")", "break", ";" ]	[ "unsigned", "Growth", ";", "if", "(", "isWaterInRange", "(", "UserOffset", ",", "WaterBB", ",", "U", ",", "Growth", ")", "&&", "(", "WaterBB", "->", "getNumber", "(", ")", "<", "U", ".", "HighWaterMark", "->", "getNumber", "(", ")", "\|\|", "NewWaterList", ".", "count", "(", "WaterBB", ")", "\|\|", "WaterBB", "==", "U", ".", "MI", "->", "getParent", "(", ")", ")", "&&", "Growth", "<", "BestGrowth", ")", "{", "BestGrowth", "=", "Growth", ";", "WaterIter", "=", "IP", ";", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Found water after BB#", "<STR_LIT>", "<<", "WaterBB", "->", "getNumber", "(", ")", "<<", "<STR_LIT>", " Growth=", "<STR_LIT>", "<<", "Growth", "<<", "'", "\\n", "'", ")", ";", "if", "(", "CloserWater", "&&", "WaterBB", "==", "U", ".", "MI", "->", "getParent", "(", ")", ")", "return", "true", ";", "if", "(", "!", "CloserWater", "&&", "BestGrowth", "==", "<NUM_LIT>", ")", "return", "true", ";", "}" ]
LLVM	Mips	CPP	next_suggestion	CPU	623,178	[ "}" ]	[ "unsigned", "getACC64DSPReg", "(", ")", "const", "{", "assert", "(", "isRegIdx", "(", ")", "&&", "(", "RegIdx", ".", "Kind", "&", "RegKind_ACC", ")", "&&", "<STR_LIT>", "Invalid access!", "<STR_LIT>", ")", ";", "unsigned", "ClassID", "=", "Mips", "::", "ACC64DSPRegClassID", ";", "return", "RegIdx", ".", "RegInfo", "->", "getRegClass", "(", "ClassID", ")", ".", "getRegister", "(", "RegIdx", ".", "Index", ")", ";" ]
LLVM	Hexagon	TD	next_suggestion	DSP	623,179	[ "let", "BaseOpcode", "=", "<STR_LIT>", ";" ]	[ "def", "L2_loadruh_pi", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ",", "IntRegs", ":", "$", "Rx32", ")", ",", "(", "ins", "IntRegs", ":", "$", "Rx32in", ",", "s4_1Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_44d3da28", ",", "TypeLD", ">", ",", "Enc_152467", ",", "PredNewRel", ",", "PostInc_BaseImm", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "addrMode", "=", "PostInc", ";", "let", "accessSize", "=", "HalfWordAccess", ";", "let", "mayLoad", "=", "<NUM_LIT>", ";", "let", "CextOpcode", "=", "<STR_LIT>", ";" ]
LLVM	Hexagon	TD	next_suggestion	DSP	623,180	[ "}" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rz", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "Mu", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "dst", ";" ]
LLVM	Hexagon	TD	stmt_completion	DSP	623,181	[ "<STR_LIT>", ";" ]	[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P1", "]", ";", "let", "Defs", "=", "[", "P1", ",", "PC", "]", ";", "let", "BaseOpcode", "=" ]
LLVM	AArch64	CPP	next_suggestion	CPU	623,182	[ "}" ]	[ "if", "(", "!", "MI", "\|\|", "MI", "->", "getParent", "(", ")", "!=", "&", "MBB", "\|\|", "(", "unsigned", ")", "MI", "->", "getOpcode", "(", ")", "!=", "CombineOpc", ")", "return", "false", ";", "if", "(", "!", "MRI", ".", "hasOneNonDBGUse", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ")", ")", "return", "false", ";", "if", "(", "CheckZeroReg", ")", "{", "assert", "(", "MI", "->", "getNumOperands", "(", ")", ">=", "<NUM_LIT>", "&&", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "isReg", "(", ")", "&&", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "isReg", "(", ")", "&&", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "isReg", "(", ")", "&&", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "isReg", "(", ")", "&&", "<STR_LIT>", "MAdd/MSub must have a least 4 regs", "<STR_LIT>", ")", ";", "if", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", "!=", "ZeroReg", ")", "return", "false", ";" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	623,183	[ "}" ]	[ "if", "(", "CallConv", "==", "CallingConv", "::", "AMDGPU_PS", "&&", "!", "Arg", "->", "Flags", ".", "isInReg", "(", ")", "&&", "!", "Arg", "->", "Flags", ".", "isByVal", "(", ")", "&&", "PSInputNum", "<=", "<NUM_LIT>", ")", "{", "bool", "SkipArg", "=", "!", "Arg", "->", "Used", "&&", "!", "Info", "->", "isPSInputAllocated", "(", "PSInputNum", ")", ";", "if", "(", "Arg", "->", "Flags", ".", "isSplit", "(", ")", ")", "{", "while", "(", "!", "Arg", "->", "Flags", ".", "isSplitEnd", "(", ")", ")", "{", "assert", "(", "!", "Arg", "->", "VT", ".", "isVector", "(", ")", "&&", "<STR_LIT>", "unexpected vector split in ps argument type", "<STR_LIT>", ")", ";", "if", "(", "!", "SkipArg", ")", "Splits", ".", "push_back", "(", "", "Arg", ")", ";", "Arg", "=", "&", "Ins", "[", "++", "I", "]", ";", "}", "}", "if", "(", "SkipArg", ")", "{", "Skipped", ".", "set", "(", "Arg", "->", "getOrigArgIndex", "(", ")", ")", ";", "++", "PSInputNum", ";", "continue", ";", "}", "Info", "->", "markPSInputAllocated", "(", "PSInputNum", ")", ";", "if", "(", "Arg", "->", "Used", ")", "Info", "->", "markPSInputEnabled", "(", "PSInputNum", ")", ";", "++", "PSInputNum", ";", "}", "Splits", ".", "push_back", "(", "", "Arg", ")", ";" ]
GCC	rs6000	CPP	next_suggestion	CPU	623,184	[ "shmask", "=", "vec_cmplt", "(", "rshift", ",", "shmax", ")", ";" ]	[ "_", "_", "vector", "_", "_", "bool", "int", "shmask", ";", "const", "_", "_", "v4su", "shmax", "=", "{", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ";", "_", "_", "v4su", "result", ";", "rshift", "=", "vec_splat", "(", "(", "_", "_", "v4su", ")", "_", "_", "B", ",", "<NUM_LIT>", ")", ";", "rshift", "=", "vec_splat", "(", "(", "_", "_", "v4su", ")", "_", "_", "B", ",", "<NUM_LIT>", ")", ";" ]
GCC	i386	CPP	stmt_completion	CPU	623,185	[ "A", ",", "(", "_", "_", "v16qi", ")", "_", "_", "B", ")", ";" ]	[ "return", "(", "_", "_", "m128i", ")", "_", "_", "builtin_ia32_vgf2p8mulb_v16qi", "(", "(", "_", "_", "v16qi", ")", "_", "_" ]
LLVM	Mips	CPP	next_suggestion	CPU	623,186	[ "return", "ResNode", ";" ]	[ "switch", "(", "Opcode", ")", "{", "default", ":", "break", ";", "case", "ISD", "::", "GLOBAL_OFFSET_TABLE", ":", "return", "getGlobalBaseReg", "(", ")", ";", "case", "ISD", "::", "LOAD", ":", "case", "ISD", "::", "STORE", ":", "assert", "(", "cast", "<", "MemSDNode", ">", "(", "Node", ")", "->", "getMemoryVT", "(", ")", ".", "getSizeInBits", "(", ")", "/", "<NUM_LIT>", "<=", "cast", "<", "MemSDNode", ">", "(", "Node", ")", "->", "getAlignment", "(", ")", "&&", "<STR_LIT>", "Unexpected unaligned loads/stores.", "<STR_LIT>", ")", ";", "break", ";", "}", "SDNode", "*", "ResNode", "=", "SelectCode", "(", "Node", ")", ";", "DEBUG", "(", "errs", "(", ")", "<<", "<STR_LIT>", "=> ", "<STR_LIT>", ")", ";", "if", "(", "ResNode", "==", "nullptr", "\|\|", "ResNode", "==", "Node", ")", "DEBUG", "(", "Node", "->", "dump", "(", "CurDAG", ")", ")", ";", "else", "DEBUG", "(", "ResNode", "->", "dump", "(", "CurDAG", ")", ")", ";", "DEBUG", "(", "errs", "(", ")", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";" ]
LLVM	X86	TD	stmt_completion	CPU	623,187	[ ">", ",", "OpSize16", ";" ]	[ "def", "XCHG16ar", ":", "I", "<", "<NUM_LIT>", ",", "AddRegFrm", ",", "(", "outs", ")", ",", "(", "ins", "GR16", ":", "$", "src", ")", ",", "<STR_LIT>", ",", "[", "]", ",", "IIC_XCHG_REG" ]
LLVM	Mips	TD	stmt_completion	CPU	623,188	[ ";" ]	[ "dag", "OutOperandList", "=", "(", "outs", ")", ";", "dag", "InOperandList", "=", "(", "ins", "MSA128CROpnd", ":", "$", "cd", ",", "GPR32Opnd", ":", "$", "rs", ")", ";", "string", "AsmString", "=", "<STR_LIT>", ";", "InstrItinClass", "Itinerary", "=", "NoItinerary" ]
GCC	mips	CPP	next_suggestion	CPU	623,189	[ "}" ]	[ "else", "if", "(", "GENERATE_DIVIDE_TRAPS", ")", "{", "output_asm_insn", "(", "s", ",", "operands", ")", ";", "s", "=", "<STR_LIT>", "teq\\t%2,%.,7", "<STR_LIT>", ";", "}", "else", "{", "output_asm_insn", "(", "<STR_LIT>", "%(bne\\t%2,%.,1f", "<STR_LIT>", ",", "operands", ")", ";", "output_asm_insn", "(", "s", ",", "operands", ")", ";", "s", "=", "<STR_LIT>", "break\\t7%)\\n1:", "<STR_LIT>", ";", "}", "}", "return", "s", ";" ]
LLVM	Mips	CPP	next_suggestion	CPU	623,190	[ "if", "(", "MO", ".", "getType", "(", ")", "!=", "MachineOperand", "::", "MO_Immediate", ")", "return", "true", ";" ]	[ "if", "(", "(", "MO", ".", "getType", "(", ")", ")", "!=", "MachineOperand", "::", "MO_Immediate", ")", "return", "true", ";", "O", "<<", "<STR_LIT>", "<NUM_LIT>", "<STR_LIT>", "<<", "StringRef", "(", "utohexstr", "(", "MO", ".", "getImm", "(", ")", ")", ")", ".", "lower", "(", ")", ";", "return", "false", ";", "case", "'", "x", "'", ":", "if", "(", "(", "MO", ".", "getType", "(", ")", ")", "!=", "MachineOperand", "::", "MO_Immediate", ")", "return", "true", ";", "O", "<<", "<STR_LIT>", "<NUM_LIT>", "<STR_LIT>", "<<", "StringRef", "(", "utohexstr", "(", "MO", ".", "getImm", "(", ")", "&", "<NUM_LIT>", ")", ")", ".", "lower", "(", ")", ";", "return", "false", ";", "case", "'", "d", "'", ":", "if", "(", "(", "MO", ".", "getType", "(", ")", ")", "!=", "MachineOperand", "::", "MO_Immediate", ")", "return", "true", ";", "O", "<<", "MO", ".", "getImm", "(", ")", ";", "return", "false", ";", "case", "'", "m", "'", ":", "if", "(", "(", "MO", ".", "getType", "(", ")", ")", "!=", "MachineOperand", "::", "MO_Immediate", ")", "return", "true", ";", "O", "<<", "MO", ".", "getImm", "(", ")", "-", "<NUM_LIT>", ";", "return", "false", ";", "case", "'", "z", "'", ":", "{" ]
LLVM	AMDGPU	CPP	next_suggestion	GPU	623,191	[ "initializeSIPreEmitPeepholePass", "(", "*", "PR", ")", ";" ]	[ "initializeR600ExpandSpecialInstrsPassPass", "(", "", "PR", ")", ";", "initializeR600VectorRegMergerPass", "(", "", "PR", ")", ";", "initializeGlobalISel", "(", "", "PR", ")", ";", "initializeAMDGPUDAGToDAGISelPass", "(", "", "PR", ")", ";", "initializeGCNDPPCombinePass", "(", "", "PR", ")", ";", "initializeSILowerI1CopiesPass", "(", "", "PR", ")", ";", "initializeSILowerSGPRSpillsPass", "(", "", "PR", ")", ";", "initializeSIFixSGPRCopiesPass", "(", "", "PR", ")", ";", "initializeSIFixVGPRCopiesPass", "(", "", "PR", ")", ";", "initializeSIFoldOperandsPass", "(", "", "PR", ")", ";", "initializeSIPeepholeSDWAPass", "(", "", "PR", ")", ";", "initializeSIShrinkInstructionsPass", "(", "", "PR", ")", ";", "initializeSIOptimizeExecMaskingPreRAPass", "(", "", "PR", ")", ";", "initializeSIOptimizeVGPRLiveRangePass", "(", "", "PR", ")", ";", "initializeSILoadStoreOptimizerPass", "(", "", "PR", ")", ";", "initializeAMDGPUFixFunctionBitcastsPass", "(", "", "PR", ")", ";", "initializeAMDGPUCtorDtorLoweringPass", "(", "", "PR", ")", ";", "initializeAMDGPUAlwaysInlinePass", "(", "", "PR", ")", ";", "initializeAMDGPUAttributorPass", "(", "", "PR", ")", ";", "initializeAMDGPUAnnotateKernelFeaturesPass", "(", "", "PR", ")", ";", "initializeAMDGPUAnnotateUniformValuesPass", "(", "", "PR", ")", ";", "initializeAMDGPUArgumentUsageInfoPass", "(", "", "PR", ")", ";", "initializeAMDGPUAtomicOptimizerPass", "(", "", "PR", ")", ";", "initializeAMDGPULowerKernelArgumentsPass", "(", "", "PR", ")", ";", "initializeAMDGPUPromoteKernelArgumentsPass", "(", "", "PR", ")", ";", "initializeAMDGPULowerKernelAttributesPass", "(", "", "PR", ")", ";", "initializeAMDGPULowerIntrinsicsPass", "(", "", "PR", ")", ";", "initializeAMDGPUOpenCLEnqueuedBlockLoweringPass", "(", "", "PR", ")", ";", "initializeAMDGPUPostLegalizerCombinerPass", "(", "", "PR", ")", ";", "initializeAMDGPUPreLegalizerCombinerPass", "(", "", "PR", ")", ";", "initializeAMDGPURegBankCombinerPass", "(", "", "PR", ")", ";", "initializeAMDGPUPromoteAllocaPass", "(", "", "PR", ")", ";", "initializeAMDGPUPromoteAllocaToVectorPass", "(", "", "PR", ")", ";", "initializeAMDGPUCodeGenPreparePass", "(", "", "PR", ")", ";", "initializeAMDGPULateCodeGenPreparePass", "(", "", "PR", ")", ";", "initializeAMDGPUPropagateAttributesEarlyPass", "(", "", "PR", ")", ";", "initializeAMDGPUPropagateAttributesLatePass", "(", "", "PR", ")", ";", "initializeAMDGPUReplaceLDSUseWithPointerPass", "(", "", "PR", ")", ";", "initializeAMDGPULowerModuleLDSPass", "(", "", "PR", ")", ";", "initializeAMDGPURewriteOutArgumentsPass", "(", "", "PR", ")", ";", "initializeAMDGPUUnifyMetadataPass", "(", "", "PR", ")", ";", "initializeSIAnnotateControlFlowPass", "(", "", "PR", ")", ";", "initializeSIInsertHardClausesPass", "(", "", "PR", ")", ";", "initializeSIInsertWaitcntsPass", "(", "", "PR", ")", ";", "initializeSIModeRegisterPass", "(", "", "PR", ")", ";", "initializeSIWholeQuadModePass", "(", "", "PR", ")", ";", "initializeSILowerControlFlowPass", "(", "*", "PR", ")", ";" ]
GCC	i386	MD	next_suggestion	CPU	623,192	[ "<NUM_LIT>", "<NUM_LIT>", ")" ]	[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")" ]
GCC	aarch64	MD	next_suggestion	CPU	623,193	[ "(", "match_operand", ":", "VDQ_BHSI", "<NUM_LIT>", "<STR_LIT>", ")", "]" ]	[ "[", "(", "set", "(", "match_operand", ":", "VDQ_BHSI", "<NUM_LIT>", "<STR_LIT>", ")", "(", "unspec", ":", "VDQ_BHSI", "[", "(", "match_operand", ":", "VDQ_BHSI", "<NUM_LIT>", "<STR_LIT>", ")" ]
GCC	rs6000	CPP	stmt_completion	CPU	623,194	[ ";", "}", ";" ]	[ "unsigned", "int", "i", "[", "<NUM_LIT>", "]", ";", "}", "aa", ";", "aa", ".", "v", "=", "(", "vector", "unsigned", "int", ")", "(", "a", ")", ";", "if", "(", "aa", ".", "i", "[", "<NUM_LIT>", "]", ">", "b", ")", "{", "SPU_HALT_ACTION" ]
LLVM	PowerPC	CPP	next_suggestion	CPU	623,195	[ "case", "ISD", "::", "FLT_ROUNDS_", ":", "return", "LowerFLT_ROUNDS_", "(", "Op", ",", "DAG", ")", ";" ]	[ "return", "LowerVACOPY", "(", "Op", ",", "DAG", ",", "PPCSubTarget", ")", ";", "case", "ISD", "::", "STACKRESTORE", ":", "return", "LowerSTACKRESTORE", "(", "Op", ",", "DAG", ",", "PPCSubTarget", ")", ";", "case", "ISD", "::", "DYNAMIC_STACKALLOC", ":", "return", "LowerDYNAMIC_STACKALLOC", "(", "Op", ",", "DAG", ",", "PPCSubTarget", ")", ";", "case", "ISD", "::", "EH_SJLJ_SETJMP", ":", "return", "lowerEH_SJLJ_SETJMP", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "EH_SJLJ_LONGJMP", ":", "return", "lowerEH_SJLJ_LONGJMP", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "LOAD", ":", "return", "LowerLOAD", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "STORE", ":", "return", "LowerSTORE", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "TRUNCATE", ":", "return", "LowerTRUNCATE", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "SELECT_CC", ":", "return", "LowerSELECT_CC", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "FP_TO_UINT", ":", "case", "ISD", "::", "FP_TO_SINT", ":", "return", "LowerFP_TO_INT", "(", "Op", ",", "DAG", ",", "SDLoc", "(", "Op", ")", ")", ";", "case", "ISD", "::", "UINT_TO_FP", ":", "case", "ISD", "::", "SINT_TO_FP", ":", "return", "LowerINT_TO_FP", "(", "Op", ",", "DAG", ")", ";" ]
LLVM	Tile64	TD	stmt_completion	VLIW	623,196	[ "SrcA", ")", "]", ">", ";" ]	[ "def", "JALR", ":", "InstCtrT64", "<", "(", "outs", ")", ",", "(", "ins", "T64GPRF", ":", "$", "SrcA", ",", "variable_ops", ")", ",", "<STR_LIT>", ",", "[", "(", "T64_jalr", "T64GPRF", ":", "$" ]
GCC	rs6000	CPP	next_suggestion	CPU	623,197	[ "tree", "attr_list", "=", "TYPE_ATTRIBUTES", "(", "fntype", ")", ";" ]	[ "if", "(", "decl", ")", "fntype", "=", "TREE_TYPE", "(", "decl", ")", ";", "else", "fntype", "=", "TREE_TYPE", "(", "TREE_TYPE", "(", "CALL_EXPR_FN", "(", "exp", ")", ")", ")", ";", "if", "(", "TARGET_ALTIVEC_ABI", "&&", "TARGET_ALTIVEC_VRSAVE", "&&", "!", "(", "decl", "&&", "decl", "==", "current_function_decl", ")", ")", "{", "function_args_iterator", "args_iter", ";", "tree", "type", ";", "int", "nvreg", "=", "<NUM_LIT>", ";", "FOREACH_FUNCTION_ARGS", "(", "fntype", ",", "type", ",", "args_iter", ")", "if", "(", "VECTOR_TYPE_P", "(", "type", ")", "&&", "ALTIVEC_OR_VSX_VECTOR_MODE", "(", "TYPE_MODE", "(", "type", ")", ")", ")", "nvreg", "++", ";", "FOREACH_FUNCTION_ARGS", "(", "TREE_TYPE", "(", "current_function_decl", ")", ",", "type", ",", "args_iter", ")", "if", "(", "VECTOR_TYPE_P", "(", "type", ")", "&&", "ALTIVEC_OR_VSX_VECTOR_MODE", "(", "TYPE_MODE", "(", "type", ")", ")", ")", "nvreg", "--", ";", "if", "(", "nvreg", ">", "<NUM_LIT>", ")", "return", "false", ";", "}", "if", "(", "rs6000_decl_ok_for_sibcall", "(", "decl", ")", ")", "{" ]
LLVM	Hexagon	TD	next_suggestion	DSP	623,198	[ "let", "opExtentAlign", "=", "<NUM_LIT>", ";" ]	[ "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P1", "]", ";", "let", "Defs", "=", "[", "P1", ",", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";", "let", "opExtentBits", "=", "<NUM_LIT>", ";" ]
GCC	i386	CPP	next_suggestion	CPU	623,199	[ "emit_insn", "(", "gen_sse2_loadld", "(", "gen_rtx_SUBREG", "(", "V4SImode", ",", "tmp", ",", "<NUM_LIT>", ")", ",", "CONST0_RTX", "(", "V4SImode", ")", ",", "gen_rtx_SUBREG", "(", "SImode", ",", "reg", ",", "<NUM_LIT>", ")", ")", ")", ";" ]	[ "df_ref", "ref", ";", "for", "(", "ref", "=", "DF_REG_DEF_CHAIN", "(", "regno", ")", ";", "ref", ";", "ref", "=", "DF_REF_NEXT_REG", "(", "ref", ")", ")", "if", "(", "!", "bitmap_bit_p", "(", "insns", ",", "DF_REF_INSN_UID", "(", "ref", ")", ")", ")", "{", "rtx_insn", "*", "insn", "=", "DF_REF_INSN", "(", "ref", ")", ";", "start_sequence", "(", ")", ";", "if", "(", "TARGET_SSE4_1", ")", "{", "emit_insn", "(", "gen_sse2_loadld", "(", "gen_rtx_SUBREG", "(", "V4SImode", ",", "vreg", ",", "<NUM_LIT>", ")", ",", "CONST0_RTX", "(", "V4SImode", ")", ",", "gen_rtx_SUBREG", "(", "SImode", ",", "reg", ",", "<NUM_LIT>", ")", ")", ")", ";", "emit_insn", "(", "gen_sse4_1_pinsrd", "(", "gen_rtx_SUBREG", "(", "V4SImode", ",", "vreg", ",", "<NUM_LIT>", ")", ",", "gen_rtx_SUBREG", "(", "V4SImode", ",", "vreg", ",", "<NUM_LIT>", ")", ",", "gen_rtx_SUBREG", "(", "SImode", ",", "reg", ",", "<NUM_LIT>", ")", ",", "GEN_INT", "(", "<NUM_LIT>", ")", ")", ")", ";", "}", "else", "if", "(", "TARGET_INTER_UNIT_MOVES_TO_VEC", ")", "{", "rtx", "tmp", "=", "gen_reg_rtx", "(", "DImode", ")", ";", "emit_insn", "(", "gen_sse2_loadld", "(", "gen_rtx_SUBREG", "(", "V4SImode", ",", "vreg", ",", "<NUM_LIT>", ")", ",", "CONST0_RTX", "(", "V4SImode", ")", ",", "gen_rtx_SUBREG", "(", "SImode", ",", "reg", ",", "<NUM_LIT>", ")", ")", ")", ";" ]

LLVM

X86

CPP

stmt_completion

CPU

623,100

[ "Size1", ")", ";" ]

[ "int64_t", "LdStDelta", "=", "StDispImm", "-", "LdDispImm", ";", "for", "(", "auto", "inst", ":", "BlockingStoresDisp", ")", "{", "LdDisp2", "=", "inst", ".", "first", ";", "StDisp2", "=", "inst", ".", "first", "+", "LdStDelta", ";", "Size1", "=", "std", "::", "abs", "(", "std", "::", "abs", "(", "LdDisp2", ")", "-", "std", "::", "abs", "(", "LdDisp1", ")", ")", ";", "Size2", "=", "inst", ".", "second", ";", "buildCopies", "(", "Size1", ",", "LoadInst", ",", "LdDisp1", ",", "StoreInst", ",", "StDisp1", ",", "LMMOffset", ",", "SMMOffset", ")", ";", "buildCopies", "(", "Size2", ",", "LoadInst", ",", "LdDisp2", ",", "StoreInst", ",", "StDisp2", ",", "LMMOffset", "+", "Size1", ",", "SMMOffset", "+" ]

GCC

i386

MD

stmt_completion

CPU

623,101

[ "<NUM_LIT>", ")", "," ]

[ "{", "int", "mask", "=", "INTVAL", "(", "operands", "[", "<NUM_LIT>", "]", ")", "emit_insn", "(", "gen_mmx_pshufw_1", "(", "operands", "[", "<NUM_LIT>", "]", ",", "operands", "[", "<NUM_LIT>", "]", ",", "GEN_INT", "(", "(", "mask", ">", ">", "<NUM_LIT>", ")", "&", "<NUM_LIT>", ")", ",", "GEN_INT", "(", "(", "mask", ">", ">", "<NUM_LIT>", ")", "&" ]

GCC

i386

CPP

program_repair

CPU

623,102

[ "<FIXS>", "tmp", "=", "emit_jump_insn", "(", "gen_rtx_SET", "(", "pc_rtx", ",", "tmp", ")", ")", ";", "<FIXE>" ]

[ "tmp", "=", "gen_rtx_IF_THEN_ELSE", "(", "VOIDmode", ",", "tmp", ",", "gen_rtx_LABEL_REF", "(", "VOIDmode", ",", "end_2_label", ")", ",", "pc_rtx", ")", ";", "<BUGS>", "tmp", "=", "emit_jump_insn", "(", "gen_rtx_SET", "(", "VOIDmode", ",", "pc_rtx", ",", "tmp", ")", ")", ";", "<BUGE>", "JUMP_LABEL", "(", "tmp", ")", "=", "end_2_label", ";" ]

LLVM

WebAssembly

CPP

stmt_completion

Virtual ISA

623,103

[ ",", "RegScavenger", "*", "RS", ")", "const", "{" ]

[ "void", "WebAssemblyFrameLowering", "::", "processFunctionBeforeCalleeSavedScan", "(", "MachineFunction", "&", "MF" ]

LLVM

X86

CPP

program_repair

CPU

623,104

[ "<FIXS>", "<FIXE>", "<FIXS>", "MO", ".", "getOffset", "(", ")", ",", "<NUM_LIT>", ")", ";", "<FIXE>" ]

[ "}", "if", "(", "MO", ".", "isGlobal", "(", ")", ")", "{", "<BUGS>", "bool", "MayNeedFarStub", "=", "(", "Is64BitMode", "&&", "(", "TM", ".", "getCodeModel", "(", ")", "==", "CodeModel", "::", "Large", "||", "TM", ".", "getSubtarget", "X86Subtarget", ">", "(", ")", ".", "isTargetDarwin", "(", ")", ")", ")", "||", "Opcode", "==", "X86", "::", "TAILJMPd", ";", "<BUGE>", "emitGlobalAddress", "(", "MO", ".", "getGlobal", "(", ")", ",", "X86", "::", "reloc_pcrel_word", ",", "<BUGS>", "MO", ".", "getOffset", "(", ")", ",", "<NUM_LIT>", ",", "MayNeedFarStub", ")", ";", "<BUGE>", "break", ";", "}" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

623,105

[ "}" ]

[ "SmallVector", "<", "SDValue", ",", "<NUM_LIT>", ">", "Ops", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "<", "Node", "->", "getNumOperands", "(", ")", ";", "++", "i", ")", "{", "if", "(", "!", "isFrameIndexOp", "(", "Node", "->", "getOperand", "(", "i", ")", ")", ")", "{", "Ops", ".", "push_back", "(", "Node", "->", "getOperand", "(", "i", ")", ")", ";", "continue", ";", "}", "SDLoc", "DL", "(", "Node", ")", ";", "Ops", ".", "push_back", "(", "SDValue", "(", "DAG", ".", "getMachineNode", "(", "AMDGPU", "::", "S_MOV_B32", ",", "DL", ",", "Node", "->", "getOperand", "(", "i", ")", ".", "getValueType", "(", ")", ",", "Node", "->", "getOperand", "(", "i", ")", ")", ",", "<NUM_LIT>", ")", ")", ";", "}", "DAG", ".", "UpdateNodeOperands", "(", "Node", ",", "Ops", ")", ";" ]

LLVM

Hexagon

TD

next_suggestion

DSP

623,106

[ "bits", "<", "<NUM_LIT>", ">", "Vx32", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "Rt32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rt32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "bits", "<", "<NUM_LIT>", ">", "Vy32", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Vy32", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]

LLVM

Mips

CPP

code_generation

CPU

623,107

[ "unsigned", "MipsSEInstrInfo", "::", "loadImmediate", "(", "int64_t", "Imm", ",", "MachineBasicBlock", "&", "MBB", ",", "MachineBasicBlock", "::", "iterator", "II", ",", "const", "DebugLoc", "&", "DL", ",", "unsigned", "*", "NewImm", ")", "const", "{", "MipsAnalyzeImmediate", "AnalyzeImm", ";", "const", "MipsSubtarget", "&", "STI", "=", "Subtarget", ";", "MachineRegisterInfo", "&", "RegInfo", "=", "MBB", ".", "getParent", "(", ")", "->", "getRegInfo", "(", ")", ";", "unsigned", "Size", "=", "STI", ".", "isABI_N64", "(", ")", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ";", "unsigned", "LUi", "=", "STI", ".", "isABI_N64", "(", ")", "?", "Mips", "::", "LUi64", ":", "Mips", "::", "LUi", ";", "unsigned", "ZEROReg", "=", "STI", ".", "isABI_N64", "(", ")", "?", "Mips", "::", "ZERO_64", ":", "Mips", "::", "ZERO", ";", "const", "TargetRegisterClass", "*", "RC", "=", "STI", ".", "isABI_N64", "(", ")", "?", "&", "Mips", "::", "GPR64RegClass", ":", "&", "Mips", "::", "GPR32RegClass", ";", "bool", "LastInstrIsADDiu", "=", "NewImm", ";", "const", "MipsAnalyzeImmediate", "::", "InstSeq", "&", "Seq", "=", "AnalyzeImm", ".", "Analyze", "(", "Imm", ",", "Size", ",", "LastInstrIsADDiu", ")", ";", "MipsAnalyzeImmediate", "::", "InstSeq", "::", "const_iterator", "Inst", "=", "Seq", ".", "begin", "(", ")", ";", "assert", "(", "Seq", ".", "size", "(", ")", "&&", "(", "!", "LastInstrIsADDiu", "||", "(", "Seq", ".", "size", "(", ")", ">", "<NUM_LIT>", ")", ")", ")", ";", "unsigned", "Reg", "=", "RegInfo", ".", "createVirtualRegister", "(", "RC", ")", ";", "if", "(", "Inst", "->", "Opc", "==", "LUi", ")", "BuildMI", "(", "MBB", ",", "II", ",", "DL", ",", "get", "(", "LUi", ")", ",", "Reg", ")", ".", "addImm", "(", "SignExtend64", "<", "<NUM_LIT>", ">", "(", "Inst", "->", "ImmOpnd", ")", ")", ";", "else", "BuildMI", "(", "MBB", ",", "II", ",", "DL", ",", "get", "(", "Inst", "->", "Opc", ")", ",", "Reg", ")", ".", "addReg", "(", "ZEROReg", ")", ".", "addImm", "(", "SignExtend64", "<", "<NUM_LIT>", ">", "(", "Inst", "->", "ImmOpnd", ")", ")", ";", "for", "(", "++", "Inst", ";", "Inst", "!=", "Seq", ".", "end", "(", ")", "-", "LastInstrIsADDiu", ";", "++", "Inst", ")", "BuildMI", "(", "MBB", ",", "II", ",", "DL", ",", "get", "(", "Inst", "->", "Opc", ")", ",", "Reg", ")", ".", "addReg", "(", "Reg", ",", "RegState", "::", "Kill", ")", ".", "addImm", "(", "SignExtend64", "<", "<NUM_LIT>", ">", "(", "Inst", "->", "ImmOpnd", ")", ")", ";", "if", "(", "LastInstrIsADDiu", ")", "*", "NewImm", "=", "Inst", "->", "ImmOpnd", ";", "return", "Reg", ";", "}" ]

[ "Emit", "a", "series", "of", "instructions", "to", "load", "an", "immediate", "." ]

LLVM

R600

TD

stmt_completion

GPU

623,108

[ "Inst", ";" ]

[ "class", "Enc32", "<", "dag", "outs", ",", "dag", "ins", ",", "string", "asm", ",", "list", "<", "dag", ">", "pattern", ">", ":", "InstSI", "<", "outs", ",", "ins", ",", "asm", ",", "pattern", ">", "{", "field", "bits", "<", "<NUM_LIT>", ">" ]

GCC

rs6000

MD

stmt_completion

CPU

623,109

[ "V8HI", "<STR_LIT>", ")", "]", ")" ]

[ "(", "define_mode_attr", "VSX_SPLAT_COUNT", "[", "(", "V16QI", "<STR_LIT>", ")", "(" ]

GCC

i386

CPP

stmt_completion

CPU

623,110

[ "_", "a", ";" ]

[ "extern", "_", "_", "inline", "_", "_", "m512h", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm512_castsi512_ph", "(", "_", "_", "m512i", "_", "_", "a", ")", "{", "return", "(", "_", "_", "m512h", ")", "_" ]

GCC

aarch64

CPP

stmt_completion

CPU

623,111

[ "_", "_", "a", ";" ]

[ "return", "(", "uint8x8_t", ")" ]

GCC

i386

CPP

code_generation

CPU

623,112

[ "void", "x86_output_aligned_bss", "(", "FILE", "*", "file", ",", "tree", "decl", ",", "const", "char", "*", "name", ",", "unsigned", "HOST_WIDE_INT", "size", ",", "unsigned", "align", ")", "{", "if", "(", "(", "ix86_cmodel", "==", "CM_MEDIUM", "||", "ix86_cmodel", "==", "CM_MEDIUM_PIC", "||", "ix86_cmodel", "==", "CM_LARGE", "||", "ix86_cmodel", "==", "CM_LARGE_PIC", ")", "&&", "size", ">", "(", "unsigned", "int", ")", "ix86_section_threshold", ")", "switch_to_section", "(", "get_named_section", "(", "decl", ",", "<STR_LIT>", ".lbss", "<STR_LIT>", ",", "<NUM_LIT>", ")", ")", ";", "else", "switch_to_section", "(", "bss_section", ")", ";", "ASM_OUTPUT_ALIGN", "(", "file", ",", "floor_log2", "(", "align", "/", "BITS_PER_UNIT", ")", ")", ";", "last_assemble_variable_decl", "=", "decl", ";", "ASM_DECLARE_OBJECT_NAME", "(", "file", ",", "name", ",", "decl", ")", ";", "ASM_OUTPUT_LABEL", "(", "file", ",", "name", ")", ";", "ASM_OUTPUT_SKIP", "(", "file", ",", "size", "?", "size", ":", "<NUM_LIT>", ")", ";", "}" ]

[ "Utility", "function", "for", "targets", "to", "use", "in", "implementing", "ASM_OUTPUT_ALIGNED_BSS", "." ]

GCC

i386

MD

next_suggestion

CPU

623,113

[ "<STR_LIT>" ]

[ "(", "vec_duplicate", ":", "V8HF", "(", "float_truncate", ":", "HF", "(", "match_operand", ":", "MODEF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "(", "match_operand", ":", "V8HF", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", ")", ")", "]" ]

GCC

mmix

CPP

program_repair

CPU

623,114

[ "<FIXS>", "static", "const", "char", "*", "const", "op_part", "[", "]", "=", "{", "<STR_LIT>", "L", "<STR_LIT>", ",", "<STR_LIT>", "ML", "<STR_LIT>", ",", "<STR_LIT>", "MH", "<STR_LIT>", ",", "<STR_LIT>", "H", "<STR_LIT>", "}", ";", "<FIXE>" ]

[ "const", "char", "*", "mainop", ";", "HOST_WIDEST_INT", "value", ";", "{", "<BUGS>", "const", "char", "*", "const", "op_part", "[", "]", "=", "{", "<STR_LIT>", "L", "<STR_LIT>", ",", "<STR_LIT>", "ML", "<STR_LIT>", ",", "<STR_LIT>", "MH", "<STR_LIT>", ",", "<STR_LIT>", "H", "<STR_LIT>", "}", ";", "<BUGE>", "int", "i", ";", "if", "(", "!", "mmix_shiftable_wyde_value", "(", "value", ")", ")" ]

GCC

mips

MD

program_repair

CPU

623,115

[ "<FIXS>", "(", "set_attr", "<STR_LIT>", "\t", "<STR_LIT>", ")", "]", ")", "<FIXE>" ]

[ "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "\t", "<STR_LIT>", ")", "<BUGS>", "(", "set_attr", "<STR_LIT>", "\t", "<STR_LIT>", ")", "(", "set_attr", "<STR_LIT>", "\t", "<STR_LIT>", ")", "]", ")", "<BUGE>", "(", "define_expand", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")" ]

LLVM

AMDGPU

TD

stmt_completion

GPU

623,116

[ ">", "(", "NAME", "#", "<STR_LIT>", ")", ">", ";" ]

[ "def", "_BOTHEN_gfx10", ":", "MTBUF_Real_gfx10", "<", "op", ",", "!", "cast", "<", "MTBUF_Pseudo" ]

GCC

i386

MD

program_repair

CPU

623,117

[ "<FIXS>", "(", "fix", ":", "DI", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "(", "clobber", "(", "reg", ":", "CC", "<NUM_LIT>", ")", ")", "]", "<FIXE>" ]

[ "(", "define_insn_and_split", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "DI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "<BUGS>", "(", "fix", ":", "DI", "(", "match_operand", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<BUGE>", "<STR_LIT>" ]

LLVM

AArch64

CPP

stmt_completion

CPU

623,118

[ "return", "<STR_LIT>", "AArch64ISD::WrapperLarge", "<STR_LIT>", ";" ]

[ "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "AArch64ISD::Call", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "AArch64ISD::FPMOV", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "AArch64ISD::GOTLoad", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "AArch64ISD::BFI", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "AArch64ISD::EXTR", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "AArch64ISD::Ret", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "AArch64ISD::SBFX", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "AArch64ISD::SELECT_CC", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "AArch64ISD::SETCC", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "AArch64ISD::TC_RETURN", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "AArch64ISD::THREAD_POINTER", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "<STR_LIT>", "AArch64ISD::TLSDESCCALL", "<STR_LIT>", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":" ]

LLVM

Hexagon

CPP

next_suggestion

DSP

623,119

[ "}", ")", ";" ]

[ "HII", "=", "static_cast", "<", "const", "HexagonInstrInfo", "*", ">", "(", "MF", ".", "getSubtarget", "(", ")", ".", "getInstrInfo", "(", ")", ")", ";", "TRI", "=", "MF", ".", "getSubtarget", "(", ")", ".", "getRegisterInfo", "(", ")", ";", "MDT", "=", "&", "getAnalysis", "<", "MachineDominatorTree", ">", "(", ")", ";", "LIS", "=", "&", "getAnalysis", "<", "LiveIntervals", ">", "(", ")", ";", "MRI", "=", "&", "MF", ".", "getRegInfo", "(", ")", ";", "DEBUG", "(", "LIS", "->", "print", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Before expand-condsets\\n", "<STR_LIT>", ",", "MF", ".", "getFunction", "(", ")", "->", "getParent", "(", ")", ")", ")", ";", "bool", "Changed", "=", "false", ";", "std", "::", "set", "<", "unsigned", ">", "CoalUpd", ",", "PredUpd", ";", "SmallVector", "<", "MachineInstr", "*", ",", "<NUM_LIT>", ">", "Condsets", ";", "for", "(", "auto", "&", "B", ":", "MF", ")", "for", "(", "auto", "&", "I", ":", "B", ")", "if", "(", "isCondset", "(", "I", ")", ")", "Condsets", ".", "push_back", "(", "&", "I", ")", ";", "Changed", "|=", "coalesceSegments", "(", "Condsets", ",", "CoalUpd", ")", ";", "std", "::", "set", "<", "unsigned", ">", "KillUpd", ";", "for", "(", "MachineInstr", "*", "MI", ":", "Condsets", ")", "for", "(", "MachineOperand", "&", "Op", ":", "MI", "->", "operands", "(", ")", ")", "if", "(", "Op", ".", "isReg", "(", ")", "&&", "Op", ".", "isUse", "(", ")", ")", "if", "(", "!", "CoalUpd", ".", "count", "(", "Op", ".", "getReg", "(", ")", ")", ")", "KillUpd", ".", "insert", "(", "Op", ".", "getReg", "(", ")", ")", ";", "updateLiveness", "(", "KillUpd", ",", "false", ",", "true", ",", "false", ")", ";", "DEBUG", "(", "LIS", "->", "print", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "After coalescing\\n", "<STR_LIT>", ",", "MF", ".", "getFunction", "(", ")", "->", "getParent", "(", ")", ")", ")", ";", "for", "(", "MachineInstr", "*", "MI", ":", "Condsets", ")", "Changed", "|=", "split", "(", "*", "MI", ",", "PredUpd", ")", ";", "Condsets", ".", "clear", "(", ")", ";", "DEBUG", "(", "LIS", "->", "print", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "After splitting\\n", "<STR_LIT>", ",", "MF", ".", "getFunction", "(", ")", "->", "getParent", "(", ")", ")", ")", ";", "for", "(", "auto", "&", "B", ":", "MF", ")", "Changed", "|=", "predicateInBlock", "(", "B", ",", "PredUpd", ")", ";", "DEBUG", "(", "LIS", "->", "print", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "After predicating\\n", "<STR_LIT>", ",", "MF", ".", "getFunction", "(", ")", "->", "getParent", "(", ")", ")", ")", ";", "PredUpd", ".", "insert", "(", "CoalUpd", ".", "begin", "(", ")", ",", "CoalUpd", ".", "end", "(", ")", ")", ";", "updateLiveness", "(", "PredUpd", ",", "true", ",", "true", ",", "true", ")", ";", "DEBUG", "(", "{", "if", "(", "Changed", ")", "LIS", "->", "print", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "After expand-condsets\\n", "<STR_LIT>", ",", "MF", ".", "getFunction", "(", ")", "->", "getParent", "(", ")", ")", ";" ]

LLVM

ARM

TD

stmt_completion

CPU

623,120

[ ",", "Sched", "<", "[", "WriteVLD3", "]", ">", ";" ]

[ "def", "VLD1q8HighTPseudo", ":", "VLDQQQQPseudo", "<", "IIC_VLD1x3", ">" ]

LLVM

Hexagon

CPP

next_suggestion

DSP

623,121

[ "(", "*", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_NONE", ",", "<NUM_LIT>", ")", ";" ]

[ "assert", "(", "!", "TUL", ")", ";", "TUL", "=", "new", "(", "TypeUnitsAndLanes", ")", ";", "(", "*", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", "|", "CVI_SHIFT", "|", "CVI_MPY0", "|", "CVI_MPY1", ",", "<NUM_LIT>", ")", ";", "(", "*", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", "|", "CVI_MPY0", ",", "<NUM_LIT>", ")", ";", "(", "*", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_MPY0", "|", "CVI_MPY1", ",", "<NUM_LIT>", ")", ";", "(", "*", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_MPY0", ",", "<NUM_LIT>", ")", ";", "(", "*", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", ",", "<NUM_LIT>", ")", ";", "(", "*", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", ",", "<NUM_LIT>", ")", ";", "(", "*", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_SHIFT", ",", "<NUM_LIT>", ")", ";", "(", "*", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_SHIFT", ",", "<NUM_LIT>", ")", ";", "(", "*", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", "|", "CVI_SHIFT", "|", "CVI_MPY0", "|", "CVI_MPY1", ",", "<NUM_LIT>", ")", ";", "(", "*", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_NONE", ",", "<NUM_LIT>", ")", ";", "(", "*", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", "|", "CVI_SHIFT", "|", "CVI_MPY0", "|", "CVI_MPY1", ",", "<NUM_LIT>", ")", ";", "(", "*", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", ",", "<NUM_LIT>", ")", ";", "(", "*", "TUL", ")", "[", "<STR_LIT>", "::", "<STR_LIT>", "]", "=", "UnitsAndLanes", "(", "CVI_XLANE", "|", "CVI_SHIFT", "|", "CVI_MPY0", "|", "CVI_MPY1", ",", "<NUM_LIT>", ")", ";" ]

LLVM

Hexagon

TD

program_repair

DSP

623,122

[ "<FIXS>", "let", "mayStore", "=", "<NUM_LIT>", ",", "neverHasSideEffects", "=", "<NUM_LIT>", "in", "<FIXE>" ]

[ "Requires", "[", "HasV4T", "]", ">", ";", "<BUGS>", "let", "mayStore", "=", "<NUM_LIT>", ",", "neverHasSideEffects", "=", "<NUM_LIT>", ",", "isPredicated", "=", "<NUM_LIT>", "in", "<BUGE>", "def", "STriw_indexed_cdnPt_nv_V4", ":", "NVInst_V4", "(", "outs", ")", ",", "(", "ins", "PredRegs", ":", "$", "src1", ",", "IntRegs", ":", "$", "src2", ",", "u6_2Imm", ":", "$", "src3", ",", "IntRegs", ":", "$", "src4", ")", ",", "<STR_LIT>", "," ]

LLVM

PowerPC

CPP

next_suggestion

CPU

623,123

[ "else", "if", "(", "!", "ANDISVal", ")", "TotalVal", "=", "ANDIVal", ";" ]

[ "}", "else", "{", "return", "false", ";", "}", "}", "else", "if", "(", "VRI", ".", "Repl32", "!=", "BG", ".", "Repl32", ")", "{", "return", "false", ";", "}", "return", "VRI", ".", "RLAmt", "==", "EffRLAmt", ";", "}", ";", "for", "(", "auto", "&", "BG", ":", "BitGroups", ")", "{", "if", "(", "!", "MatchingBG", "(", "BG", ")", ")", "continue", ";", "if", "(", "BG", ".", "StartIdx", "<=", "BG", ".", "EndIdx", ")", "{", "for", "(", "unsigned", "i", "=", "BG", ".", "StartIdx", ";", "i", "<=", "BG", ".", "EndIdx", ";", "++", "i", ")", "Mask", "|=", "(", "UINT64_C", "(", "<NUM_LIT>", ")", "<<", "i", ")", ";", "}", "else", "{", "for", "(", "unsigned", "i", "=", "BG", ".", "StartIdx", ";", "i", "<", "Bits", ".", "size", "(", ")", ";", "++", "i", ")", "Mask", "|=", "(", "UINT64_C", "(", "<NUM_LIT>", ")", "<<", "i", ")", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ";", "i", "<=", "BG", ".", "EndIdx", ";", "++", "i", ")", "Mask", "|=", "(", "UINT64_C", "(", "<NUM_LIT>", ")", "<<", "i", ")", ";", "}", "}", "bool", "Use32BitInsts", "=", "isUInt", "<", "<NUM_LIT>", ">", "(", "Mask", ")", ";", "unsigned", "ANDIMask", "=", "(", "Mask", "&", "UINT16_MAX", ")", ",", "ANDISMask", "=", "(", "Mask", ">>", "<NUM_LIT>", ")", "&", "UINT16_MAX", ";", "bool", "NeedsRotate", "=", "VRI", ".", "RLAmt", "||", "(", "VRI", ".", "Repl32", "&&", "!", "isUInt", "<", "<NUM_LIT>", ">", "(", "Mask", ")", ")", ";", "unsigned", "NumAndInsts", "=", "(", "unsigned", ")", "NeedsRotate", "+", "(", "unsigned", ")", "(", "bool", ")", "Res", ";", "if", "(", "Use32BitInsts", ")", "NumAndInsts", "+=", "(", "unsigned", ")", "(", "ANDIMask", "!=", "<NUM_LIT>", ")", "+", "(", "unsigned", ")", "(", "ANDISMask", "!=", "<NUM_LIT>", ")", "+", "(", "unsigned", ")", "(", "ANDIMask", "!=", "<NUM_LIT>", "&&", "ANDISMask", "!=", "<NUM_LIT>", ")", ";", "else", "NumAndInsts", "+=", "selectI64ImmInstrCount", "(", "Mask", ")", "+", "<NUM_LIT>", ";", "unsigned", "NumRLInsts", "=", "<NUM_LIT>", ";", "bool", "FirstBG", "=", "true", ";", "bool", "MoreBG", "=", "false", ";", "for", "(", "auto", "&", "BG", ":", "BitGroups", ")", "{", "if", "(", "!", "MatchingBG", "(", "BG", ")", ")", "{", "MoreBG", "=", "true", ";", "continue", ";", "}", "NumRLInsts", "+=", "SelectRotMask64Count", "(", "BG", ".", "RLAmt", ",", "BG", ".", "Repl32", ",", "BG", ".", "StartIdx", ",", "BG", ".", "EndIdx", ",", "!", "FirstBG", ")", ";", "FirstBG", "=", "false", ";", "}", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "\\t\\trotation groups for ", "<STR_LIT>", "<<", "VRI", ".", "V", ".", "getNode", "(", ")", "<<", "<STR_LIT>", " RL: ", "<STR_LIT>", "<<", "VRI", ".", "RLAmt", "<<", "(", "VRI", ".", "Repl32", "?", "<STR_LIT>", " (32):", "<STR_LIT>", ":", "<STR_LIT>", ":", "<STR_LIT>", ")", "<<", "<STR_LIT>", "\\n\\t\\t\\tisel using masking: ", "<STR_LIT>", "<<", "NumAndInsts", "<<", "<STR_LIT>", " using rotates: ", "<STR_LIT>", "<<", "NumRLInsts", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";", "if", "(", "NumAndInsts", ">", "NumRLInsts", ")", "continue", ";", "if", "(", "(", "Use32BitInsts", "||", "MoreBG", ")", "&&", "NumAndInsts", "==", "NumRLInsts", ")", "continue", ";", "LLVM_DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "\\t\\t\\t\\tusing masking\\n", "<STR_LIT>", ")", ";", "if", "(", "InstCnt", ")", "*", "InstCnt", "+=", "NumAndInsts", ";", "SDValue", "VRot", ";", "if", "(", "VRI", ".", "RLAmt", "||", "(", "VRI", ".", "Repl32", "&&", "!", "isUInt", "<", "<NUM_LIT>", ">", "(", "Mask", ")", ")", ")", "VRot", "=", "SelectRotMask64", "(", "VRI", ".", "V", ",", "dl", ",", "VRI", ".", "RLAmt", ",", "VRI", ".", "Repl32", ",", "VRI", ".", "Repl32", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ",", "VRI", ".", "Repl32", "?", "<NUM_LIT>", ":", "<NUM_LIT>", ")", ";", "else", "VRot", "=", "VRI", ".", "V", ";", "SDValue", "TotalVal", ";", "if", "(", "Use32BitInsts", ")", "{", "assert", "(", "(", "ANDIMask", "!=", "<NUM_LIT>", "||", "ANDISMask", "!=", "<NUM_LIT>", ")", "&&", "<STR_LIT>", "No set bits in mask when using 32-bit ands for 64-bit value", "<STR_LIT>", ")", ";", "SDValue", "ANDIVal", ",", "ANDISVal", ";", "if", "(", "ANDIMask", "!=", "<NUM_LIT>", ")", "ANDIVal", "=", "SDValue", "(", "CurDAG", "->", "getMachineNode", "(", "PPC", "::", "ANDIo8", ",", "dl", ",", "MVT", "::", "i64", ",", "ExtendToInt64", "(", "VRot", ",", "dl", ")", ",", "getI32Imm", "(", "ANDIMask", ",", "dl", ")", ")", ",", "<NUM_LIT>", ")", ";", "if", "(", "ANDISMask", "!=", "<NUM_LIT>", ")", "ANDISVal", "=", "SDValue", "(", "CurDAG", "->", "getMachineNode", "(", "PPC", "::", "ANDISo8", ",", "dl", ",", "MVT", "::", "i64", ",", "ExtendToInt64", "(", "VRot", ",", "dl", ")", ",", "getI32Imm", "(", "ANDISMask", ",", "dl", ")", ")", ",", "<NUM_LIT>", ")", ";", "if", "(", "!", "ANDIVal", ")", "TotalVal", "=", "ANDISVal", ";" ]

LLVM

AArch64

TD

program_repair

CPU

623,124

[ "<FIXS>", "Sched", "[", "!", "if", "(", "Q", ",", "WriteVq", ",", "WriteVd", ")", "]", ">", "{", "<FIXE>" ]

[ "(", "ins", "regtype", ":", "$", "Rd", ",", "regtype", ":", "$", "Rn", ",", "regtype", ":", "$", "Rm", ",", "rottype", ":", "$", "rot", ")", ",", "asm", ",", "<STR_LIT>", "#", "kind", "#", "<STR_LIT>", "#", "kind", "#", "<STR_LIT>", "#", "kind", "#", "<STR_LIT>", "<STR_LIT>", "#", "kind", "#", "<STR_LIT>", ",", "<STR_LIT>", ",", "pattern", ">", ",", "<BUGS>", "Sched", "[", "WriteV", "]", ">", "{", "<BUGE>", "bits", "<NUM_LIT>", ">", "Rd", ";", "bits", "<NUM_LIT>", ">", "Rn", ";", "bits", "<NUM_LIT>", ">", "Rm", ";" ]

LLVM

TPC

TD

stmt_completion

Virtual ISA

623,125

[ ">", "src", ";" ]

[ "let", "InOperandList", "=", "(", "ins", "TPCImm", "<", "Isrc", ">", ":", "$", "src", ",", "DimMask", ":", "$", "mask", ",", "DataType", ":", "$", "optype", ",", "SwitchSet", ":", "$", "sw", ",", "Rdst", ":", "$", "income", ",", "SPred", ":", "$", "pred", ")", ";", "let", "Itinerary", "=", "IIC_ScalarOp", ";", "bits", "<", "<NUM_LIT>", ">", "dest", ";", "bits", "<", "<NUM_LIT>" ]

LLVM

X86

TD

program_repair

CPU

623,126

[ "<FIXS>", "VEX", ",", "VVVV", ",", "Sched", "[", "SchedWriteVarVecShift", ".", "XMM", "]", ">", ";", "<FIXE>", "<FIXS>", "VEX", ",", "VVVV", ",", "Sched", "[", "SchedWriteVarVecShift", ".", "XMM", ".", "Folded", ",", "<FIXE>", "<FIXS>", "VEX", ",", "VVVV", ",", "VEX_L", ",", "Sched", "[", "SchedWriteVarVecShift", ".", "YMM", "]", ">", ";", "<FIXE>", "<FIXS>", "VEX", ",", "VVVV", ",", "VEX_L", ",", "Sched", "[", "SchedWriteVarVecShift", ".", "YMM", ".", "Folded", ",", "<FIXE>" ]

[ "!", "strconcat", "(", "OpcodeStr", ",", "<STR_LIT>", ")", ",", "[", "(", "set", "VR128", ":", "$", "dst", ",", "(", "vt128", "(", "OpNode", "VR128", ":", "$", "src1", ",", "(", "vt128", "VR128", ":", "$", "src2", ")", ")", ")", ")", "]", ">", ",", "<BUGS>", "VEX_4V", ",", "Sched", "[", "SchedWriteVarVecShift", ".", "XMM", "]", ">", ";", "<BUGE>", "def", "rm", ":", "AVX28I", "opc", ",", "MRMSrcMem", ",", "(", "outs", "VR128", ":", "$", "dst", ")", ",", "(", "ins", "VR128", ":", "$", "src1", ",", "i128mem", ":", "$", "src2", ")", ",", "!", "strconcat", "(", "OpcodeStr", ",", "<STR_LIT>", ")", ",", "[", "(", "set", "VR128", ":", "$", "dst", ",", "(", "vt128", "(", "OpNode", "VR128", ":", "$", "src1", ",", "(", "vt128", "(", "load", "addr", ":", "$", "src2", ")", ")", ")", ")", ")", "]", ">", ",", "<BUGS>", "VEX_4V", ",", "Sched", "[", "SchedWriteVarVecShift", ".", "XMM", ".", "Folded", ",", "<BUGE>", "SchedWriteVarVecShift", ".", "XMM", ".", "ReadAfterFold", "]", ">", ";", "def", "Yrr", ":", "AVX28I", "opc", ",", "MRMSrcReg", ",", "(", "outs", "VR256", ":", "$", "dst", ")", ",", "(", "ins", "VR256", ":", "$", "src1", ",", "VR256", ":", "$", "src2", ")", ",", "!", "strconcat", "(", "OpcodeStr", ",", "<STR_LIT>", ")", ",", "[", "(", "set", "VR256", ":", "$", "dst", ",", "(", "vt256", "(", "OpNode", "VR256", ":", "$", "src1", ",", "(", "vt256", "VR256", ":", "$", "src2", ")", ")", ")", ")", "]", ">", ",", "<BUGS>", "VEX_4V", ",", "VEX_L", ",", "Sched", "[", "SchedWriteVarVecShift", ".", "YMM", "]", ">", ";", "<BUGE>", "def", "Yrm", ":", "AVX28I", "opc", ",", "MRMSrcMem", ",", "(", "outs", "VR256", ":", "$", "dst", ")", ",", "(", "ins", "VR256", ":", "$", "src1", ",", "i256mem", ":", "$", "src2", ")", ",", "!", "strconcat", "(", "OpcodeStr", ",", "<STR_LIT>", ")", ",", "[", "(", "set", "VR256", ":", "$", "dst", ",", "(", "vt256", "(", "OpNode", "VR256", ":", "$", "src1", ",", "(", "vt256", "(", "load", "addr", ":", "$", "src2", ")", ")", ")", ")", ")", "]", ">", ",", "<BUGS>", "VEX_4V", ",", "VEX_L", ",", "Sched", "[", "SchedWriteVarVecShift", ".", "YMM", ".", "Folded", ",", "<BUGE>", "SchedWriteVarVecShift", ".", "YMM", ".", "ReadAfterFold", "]", ">", ";", "}" ]

LLVM

Mips

CPP

code_generation

CPU

623,127

[ "bool", "MipsAsmParser", "::", "ParseInstruction", "(", "ParseInstructionInfo", "&", "Info", ",", "StringRef", "Name", ",", "SMLoc", "NameLoc", ",", "OperandVector", "&", "Operands", ")", "{", "MCAsmParser", "&", "Parser", "=", "getParser", "(", ")", ";", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "ParseInstruction\\n", "<STR_LIT>", ")", ";", "getTargetStreamer", "(", ")", ".", "forbidModuleDirective", "(", ")", ";", "if", "(", "!", "mnemonicIsValid", "(", "Name", ",", "<NUM_LIT>", ")", ")", "{", "Parser", ".", "eatToEndOfStatement", "(", ")", ";", "return", "Error", "(", "NameLoc", ",", "<STR_LIT>", "unknown instruction", "<STR_LIT>", ")", ";", "}", "Operands", ".", "push_back", "(", "<STR_LIT>", "::", "<STR_LIT>", "(", "Name", ",", "NameLoc", ",", "*", "this", ")", ")", ";", "if", "(", "getLexer", "(", ")", ".", "isNot", "(", "AsmToken", "::", "EndOfStatement", ")", ")", "{", "if", "(", "parseOperand", "(", "Operands", ",", "Name", ")", ")", "{", "SMLoc", "Loc", "=", "getLexer", "(", ")", ".", "getLoc", "(", ")", ";", "Parser", ".", "eatToEndOfStatement", "(", ")", ";", "return", "Error", "(", "Loc", ",", "<STR_LIT>", "unexpected token in argument list", "<STR_LIT>", ")", ";", "}", "if", "(", "getLexer", "(", ")", ".", "is", "(", "AsmToken", "::", "LBrac", ")", "&&", "parseBracketSuffix", "(", "Name", ",", "Operands", ")", ")", "return", "true", ";", "while", "(", "getLexer", "(", ")", ".", "is", "(", "AsmToken", "::", "Comma", ")", ")", "{", "Parser", ".", "Lex", "(", ")", ";", "if", "(", "parseOperand", "(", "Operands", ",", "Name", ")", ")", "{", "SMLoc", "Loc", "=", "getLexer", "(", ")", ".", "getLoc", "(", ")", ";", "Parser", ".", "eatToEndOfStatement", "(", ")", ";", "return", "Error", "(", "Loc", ",", "<STR_LIT>", "unexpected token in argument list", "<STR_LIT>", ")", ";", "}", "if", "(", "getLexer", "(", ")", ".", "is", "(", "AsmToken", "::", "LBrac", ")", ")", "{", "if", "(", "parseBracketSuffix", "(", "Name", ",", "Operands", ")", ")", "return", "true", ";", "}", "else", "if", "(", "getLexer", "(", ")", ".", "is", "(", "AsmToken", "::", "LParen", ")", "&&", "parseParenSuffix", "(", "Name", ",", "Operands", ")", ")", "return", "true", ";", "}", "}", "if", "(", "getLexer", "(", ")", ".", "isNot", "(", "AsmToken", "::", "EndOfStatement", ")", ")", "{", "SMLoc", "Loc", "=", "getLexer", "(", ")", ".", "getLoc", "(", ")", ";", "Parser", ".", "eatToEndOfStatement", "(", ")", ";", "return", "Error", "(", "Loc", ",", "<STR_LIT>", "unexpected token in argument list", "<STR_LIT>", ")", ";", "}", "Parser", ".", "Lex", "(", ")", ";", "return", "false", ";", "}" ]

[ "ParseInstruction", "-", "Parse", "one", "assembly", "instruction", "." ]

LLVM

Hexagon

TD

program_repair

DSP

623,128

[ "<FIXS>", "[", "(", "set", "IntRegs", ":", "$", "dst", ",", "(", "mulhs", "IntRegs", ":", "$", "src1", ",", "IntRegs", ":", "$", "src2", ")", ")", "]", ">", ";", "<FIXE>", "<FIXS>", "[", "(", "set", "IntRegs", ":", "$", "dst", ",", "(", "mulhu", "IntRegs", ":", "$", "src1", ",", "IntRegs", ":", "$", "src2", ")", ")", "]", ">", ";", "<FIXE>", "<FIXS>", "[", "(", "set", "DoubleRegs", ":", "$", "dst", ",", "(", "mul", "(", "i64", "(", "anyext", "IntRegs", ":", "$", "src1", ")", ")", ",", "(", "i64", "(", "anyext", "IntRegs", ":", "$", "src2", ")", ")", ")", ")", "]", ">", ";", "<FIXE>", "<FIXS>", "[", "(", "set", "DoubleRegs", ":", "$", "dst", ",", "(", "mul", "(", "i64", "(", "sext", "IntRegs", ":", "$", "src1", ")", ")", ",", "(", "i64", "(", "sext", "IntRegs", ":", "$", "src2", ")", ")", ")", ")", "]", ">", ";", "<FIXE>" ]

[ "def", "MPY", ":", "MInst", "(", "outs", "IntRegs", ":", "$", "dst", ")", ",", "(", "ins", "IntRegs", ":", "$", "src1", ",", "IntRegs", ":", "$", "src2", ")", ",", "<STR_LIT>", ",", "<BUGS>", "[", "(", "set", "(", "i32", "IntRegs", ":", "$", "dst", ")", ",", "(", "mulhs", "(", "i32", "IntRegs", ":", "$", "src1", ")", ",", "(", "i32", "IntRegs", ":", "$", "src2", ")", ")", ")", "]", ">", ";", "<BUGE>", "def", "MPYU", ":", "MInst", "(", "outs", "IntRegs", ":", "$", "dst", ")", ",", "(", "ins", "IntRegs", ":", "$", "src1", ",", "IntRegs", ":", "$", "src2", ")", ",", "<STR_LIT>", ",", "<BUGS>", "[", "(", "set", "(", "i32", "IntRegs", ":", "$", "dst", ")", ",", "(", "mulhu", "(", "i32", "IntRegs", ":", "$", "src1", ")", ",", "(", "i32", "IntRegs", ":", "$", "src2", ")", ")", ")", "]", ">", ";", "<BUGE>", "def", "MPYU64", ":", "MInst", "(", "outs", "DoubleRegs", ":", "$", "dst", ")", ",", "(", "ins", "IntRegs", ":", "$", "src1", ",", "IntRegs", ":", "$", "src2", ")", ",", "<STR_LIT>", ",", "<BUGS>", "[", "(", "set", "(", "i64", "DoubleRegs", ":", "$", "dst", ")", ",", "(", "mul", "(", "i64", "(", "anyext", "(", "i32", "IntRegs", ":", "$", "src1", ")", ")", ")", ",", "(", "i64", "(", "anyext", "(", "i32", "IntRegs", ":", "$", "src2", ")", ")", ")", ")", ")", "]", ">", ";", "<BUGE>", "def", "MPY64", ":", "MInst", "(", "outs", "DoubleRegs", ":", "$", "dst", ")", ",", "(", "ins", "IntRegs", ":", "$", "src1", ",", "IntRegs", ":", "$", "src2", ")", ",", "<STR_LIT>", ",", "<BUGS>", "[", "(", "set", "(", "i64", "DoubleRegs", ":", "$", "dst", ")", ",", "(", "mul", "(", "i64", "(", "sext", "(", "i32", "IntRegs", ":", "$", "src1", ")", ")", ")", ",", "(", "i64", "(", "sext", "(", "i32", "IntRegs", ":", "$", "src2", ")", ")", ")", ")", ")", "]", ">", ";", "<BUGE>" ]

GCC

rs6000

MD

program_repair

CPU

623,129

[ "<FIXS>", "(", "define_insn", "<STR_LIT>", "<FIXE>" ]

[ "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "<BUGS>", "(", "define_insn", "<STR_LIT>", "<BUGE>", "[", "(", "set", "(", "match_operand", ":", "CC", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "compare", ":", "CC", "(", "and", ":", "SI", "(", "not", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", "(", "not", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")" ]

LLVM

X86

TD

program_repair

CPU

623,130

[ "<FIXS>", "EVEX_4V", ",", "Sched", "[", "sched", ",", "ReadDefault", ",", "ReadInt2Fpu", "]", ">", ";", "<FIXE>" ]

[ "(", "OpNode", "(", "DstVT", ".", "VT", "DstVT", ".", "RC", ":", "$", "src1", ")", ",", "SrcRC", ":", "$", "src2", ",", "(", "i32", "FROUND_CURRENT", ")", ")", ")", "]", ">", ",", "<BUGS>", "EVEX_4V", ",", "Sched", "[", "sched", "]", ">", ";", "<BUGE>", "def", "rm_Int", ":", "SI", "opc", ",", "MRMSrcMem", ",", "(", "outs", "DstVT", ".", "RC", ":", "$", "dst", ")", ",", "(", "ins", "DstVT", ".", "RC", ":", "$", "src1", ",", "x86memop", ":", "$", "src2", ")", "," ]

LLVM

AMDGPU

CPP

code_generation

GPU

623,131

[ "void", "SIScheduleDAGMI", "::", "schedule", "(", ")", "{", "SmallVector", "<", "SUnit", "*", ",", "<NUM_LIT>", ">", "TopRoots", ",", "BotRoots", ";", "SIScheduleBlockResult", "Best", ",", "Temp", ";", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Preparing Scheduling\\n", "<STR_LIT>", ")", ";", "buildDAGWithRegPressure", "(", ")", ";", "DEBUG", "(", "for", "(", "SUnit", "&", "SU", ":", "SUnits", ")", "SU", ".", "dumpAll", "(", "this", ")", ")", ";", "topologicalSort", "(", ")", ";", "findRootsAndBiasEdges", "(", "TopRoots", ",", "BotRoots", ")", ";", "SchedImpl", "->", "initialize", "(", "this", ")", ";", "initQueues", "(", "TopRoots", ",", "BotRoots", ")", ";", "SUnitsLinksBackup", "=", "SUnits", ";", "IsLowLatencySU", ".", "clear", "(", ")", ";", "LowLatencyOffset", ".", "clear", "(", ")", ";", "IsHighLatencySU", ".", "clear", "(", ")", ";", "IsLowLatencySU", ".", "resize", "(", "SUnits", ".", "size", "(", ")", ",", "<NUM_LIT>", ")", ";", "LowLatencyOffset", ".", "resize", "(", "SUnits", ".", "size", "(", ")", ",", "<NUM_LIT>", ")", ";", "IsHighLatencySU", ".", "resize", "(", "SUnits", ".", "size", "(", ")", ",", "<NUM_LIT>", ")", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "e", "=", "(", "unsigned", ")", "SUnits", ".", "size", "(", ")", ";", "i", "!=", "e", ";", "++", "i", ")", "{", "SUnit", "*", "SU", "=", "&", "SUnits", "[", "i", "]", ";", "unsigned", "BaseLatReg", ";", "int64_t", "OffLatReg", ";", "if", "(", "SITII", "->", "isLowLatencyInstruction", "(", "SU", "->", "getInstr", "(", ")", ")", ")", "{", "IsLowLatencySU", "[", "i", "]", "=", "<NUM_LIT>", ";", "if", "(", "SITII", "->", "getMemOpBaseRegImmOfs", "(", "SU", "->", "getInstr", "(", ")", ",", "BaseLatReg", ",", "OffLatReg", ",", "TRI", ")", ")", "LowLatencyOffset", "[", "i", "]", "=", "OffLatReg", ";", "}", "else", "if", "(", "SITII", "->", "isHighLatencyInstruction", "(", "SU", "->", "getInstr", "(", ")", ")", ")", "IsHighLatencySU", "[", "i", "]", "=", "<NUM_LIT>", ";", "}", "SIScheduler", "Scheduler", "(", "this", ")", ";", "Best", "=", "Scheduler", ".", "scheduleVariant", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "if", "(", "Best", ".", "MaxVGPRUsage", ">", "<NUM_LIT>", ")", "{", "std", "::", "vector", "<", "std", "::", "pair", "<", "SISchedulerBlockCreatorVariant", ",", "SISchedulerBlockSchedulerVariant", ">>", "Variants", "=", "{", "{", "LatenciesAlone", ",", "BlockRegUsageLatency", "}", ",", "{", "LatenciesGrouped", ",", "BlockLatencyRegUsage", "}", ",", "{", "LatenciesAlonePlusConsecutive", ",", "BlockLatencyRegUsage", "}", ",", "}", ";", "for", "(", "std", "::", "pair", "<", "SISchedulerBlockCreatorVariant", ",", "SISchedulerBlockSchedulerVariant", ">", "v", ":", "Variants", ")", "{", "Temp", "=", "Scheduler", ".", "scheduleVariant", "(", "v", ".", "first", ",", "v", ".", "second", ")", ";", "if", "(", "Temp", ".", "MaxVGPRUsage", "<", "Best", ".", "MaxVGPRUsage", ")", "Best", "=", "Temp", ";", "}", "}", "if", "(", "Best", ".", "MaxVGPRUsage", ">", "<NUM_LIT>", ")", "{", "std", "::", "vector", "<", "std", "::", "pair", "<", "SISchedulerBlockCreatorVariant", ",", "SISchedulerBlockSchedulerVariant", ">>", "Variants", "=", "{", "{", "LatenciesAlone", ",", "BlockRegUsage", "}", ",", "{", "LatenciesGrouped", ",", "BlockRegUsageLatency", "}", ",", "{", "LatenciesGrouped", ",", "BlockRegUsage", "}", ",", "{", "LatenciesAlonePlusConsecutive", ",", "BlockRegUsageLatency", "}", ",", "{", "LatenciesAlonePlusConsecutive", ",", "BlockRegUsage", "}", "}", ";", "for", "(", "std", "::", "pair", "<", "SISchedulerBlockCreatorVariant", ",", "SISchedulerBlockSchedulerVariant", ">", "v", ":", "Variants", ")", "{", "Temp", "=", "Scheduler", ".", "scheduleVariant", "(", "v", ".", "first", ",", "v", ".", "second", ")", ";", "if", "(", "Temp", ".", "MaxVGPRUsage", "<", "Best", ".", "MaxVGPRUsage", ")", "Best", "=", "Temp", ";", "}", "}", "ScheduledSUnits", "=", "Best", ".", "SUs", ";", "ScheduledSUnitsInv", ".", "resize", "(", "SUnits", ".", "size", "(", ")", ")", ";", "for", "(", "unsigned", "i", "=", "<NUM_LIT>", ",", "e", "=", "(", "unsigned", ")", "SUnits", ".", "size", "(", ")", ";", "i", "!=", "e", ";", "++", "i", ")", "{", "ScheduledSUnitsInv", "[", "ScheduledSUnits", "[", "i", "]", "]", "=", "i", ";", "}", "moveLowLatencies", "(", ")", ";", "assert", "(", "TopRPTracker", ".", "getPos", "(", ")", "==", "RegionBegin", "&&", "<STR_LIT>", "bad initial Top tracker", "<STR_LIT>", ")", ";", "TopRPTracker", ".", "setPos", "(", "CurrentTop", ")", ";", "for", "(", "std", "::", "vector", "<", "unsigned", ">", "::", "iterator", "I", "=", "ScheduledSUnits", ".", "begin", "(", ")", ",", "E", "=", "ScheduledSUnits", ".", "end", "(", ")", ";", "I", "!=", "E", ";", "++", "I", ")", "{", "SUnit", "*", "SU", "=", "&", "SUnits", "[", "*", "I", "]", ";", "scheduleMI", "(", "SU", ",", "true", ")", ";", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Scheduling SU(", "<STR_LIT>", "<<", "SU", "->", "NodeNum", "<<", "<STR_LIT>", ") ", "<STR_LIT>", "<<", "*", "SU", "->", "getInstr", "(", ")", ")", ";", "}", "assert", "(", "CurrentTop", "==", "CurrentBottom", "&&", "<STR_LIT>", "Nonempty unscheduled zone.", "<STR_LIT>", ")", ";", "placeDebugValues", "(", ")", ";", "DEBUG", "(", "{", "unsigned", "BBNum", "=", "begin", "(", ")", "->", "getParent", "(", ")", "->", "getNumber", "(", ")", ";", "dbgs", "(", ")", "<<", "<STR_LIT>", "*** Final schedule for BB#", "<STR_LIT>", "<<", "BBNum", "<<", "<STR_LIT>", " ***\\n", "<STR_LIT>", ";", "dumpSchedule", "(", ")", ";", "dbgs", "(", ")", "<<", "'", "\\n", "'", ";", "}", ")", ";", "}" ]

[ "Schedule", "-", "This", "is", "called", "back", "from", "ScheduleDAGInstrs", ":", ":Run", "(", ")", "when", "it", "'s", "time", "to", "do", "some", "work", "." ]

LLVM

ARM

CPP

stmt_completion

CPU

623,132

[ "arm_neon_vst3lane", ":" ]

[ "case", "ISD", "::", "FP_TO_SINT", ":", "case", "ISD", "::", "FP_TO_UINT", ":", "return", "PerformVCVTCombine", "(", "N", ",", "DCI", ",", "Subtarget", ")", ";", "case", "ISD", "::", "FDIV", ":", "return", "PerformVDIVCombine", "(", "N", ",", "DCI", ",", "Subtarget", ")", ";", "case", "ISD", "::", "INTRINSIC_WO_CHAIN", ":", "return", "PerformIntrinsicCombine", "(", "N", ",", "DCI", ".", "DAG", ")", ";", "case", "ISD", "::", "SHL", ":", "case", "ISD", "::", "SRA", ":", "case", "ISD", "::", "SRL", ":", "return", "PerformShiftCombine", "(", "N", ",", "DCI", ".", "DAG", ",", "Subtarget", ")", ";", "case", "ISD", "::", "SIGN_EXTEND", ":", "case", "ISD", "::", "ZERO_EXTEND", ":", "case", "ISD", "::", "ANY_EXTEND", ":", "return", "PerformExtendCombine", "(", "N", ",", "DCI", ".", "DAG", ",", "Subtarget", ")", ";", "case", "ISD", "::", "SELECT_CC", ":", "return", "PerformSELECT_CCCombine", "(", "N", ",", "DCI", ".", "DAG", ",", "Subtarget", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "PerformCMOVCombine", "(", "N", ",", "DCI", ".", "DAG", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "CombineBaseUpdate", "(", "N", ",", "DCI", ")", ";", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "return", "PerformARMBUILD_VECTORCombine", "(", "N", ",", "DCI", ")", ";", "case", "ISD", "::", "INTRINSIC_VOID", ":", "case", "ISD", "::", "INTRINSIC_W_CHAIN", ":", "switch", "(", "cast", "<", "ConstantSDNode", ">", "(", "N", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", "->", "getZExtValue", "(", ")", ")", "{", "case", "Intrinsic", "::", "arm_neon_vld1", ":", "case", "Intrinsic", "::", "arm_neon_vld2", ":", "case", "Intrinsic", "::", "arm_neon_vld3", ":", "case", "Intrinsic", "::", "arm_neon_vld4", ":", "case", "Intrinsic", "::", "arm_neon_vld2lane", ":", "case", "Intrinsic", "::", "arm_neon_vld3lane", ":", "case", "Intrinsic", "::", "arm_neon_vld4lane", ":", "case", "Intrinsic", "::", "arm_neon_vst1", ":", "case", "Intrinsic", "::", "arm_neon_vst2", ":", "case", "Intrinsic", "::", "arm_neon_vst3", ":", "case", "Intrinsic", "::", "arm_neon_vst4", ":", "case", "Intrinsic", "::", "arm_neon_vst2lane", ":", "case", "Intrinsic", "::" ]

LLVM

X86

CPP

next_suggestion

CPU

623,133

[ "LoadSDNode", "*", "Ld", "=", "cast", "<", "LoadSDNode", ">", "(", "BC", ")", ";" ]

[ "case", "ISD", "::", "BITCAST", ":", "{", "SDValue", "VSrc", "=", "V", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "MVT", "SrcVT", "=", "VSrc", ".", "getSimpleValueType", "(", ")", ";", "if", "(", "VT", ".", "getScalarSizeInBits", "(", ")", "!=", "SrcVT", ".", "getScalarSizeInBits", "(", ")", ")", "break", ";", "V", "=", "VSrc", ";", "continue", ";", "}", "case", "ISD", "::", "CONCAT_VECTORS", ":", "{", "int", "OperandSize", "=", "Mask", ".", "size", "(", ")", "/", "V", ".", "getNumOperands", "(", ")", ";", "V", "=", "V", ".", "getOperand", "(", "BroadcastIdx", "/", "OperandSize", ")", ";", "BroadcastIdx", "%=", "OperandSize", ";", "continue", ";", "}", "case", "ISD", "::", "INSERT_SUBVECTOR", ":", "{", "SDValue", "VOuter", "=", "V", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "VInner", "=", "V", ".", "getOperand", "(", "<NUM_LIT>", ")", ";", "auto", "ConstantIdx", "=", "dyn_cast", "<", "ConstantSDNode", ">", "(", "V", ".", "getOperand", "(", "<NUM_LIT>", ")", ")", ";", "if", "(", "!", "ConstantIdx", ")", "break", ";", "int", "BeginIdx", "=", "(", "int", ")", "ConstantIdx", "->", "getZExtValue", "(", ")", ";", "int", "EndIdx", "=", "BeginIdx", "+", "(", "int", ")", "VInner", ".", "getSimpleValueType", "(", ")", ".", "getVectorNumElements", "(", ")", ";", "if", "(", "BroadcastIdx", ">=", "BeginIdx", "&&", "BroadcastIdx", "<", "EndIdx", ")", "{", "BroadcastIdx", "-=", "BeginIdx", ";", "V", "=", "VInner", ";", "}", "else", "{", "V", "=", "VOuter", ";", "}", "continue", ";", "}", "}", "break", ";", "}", "if", "(", "V", ".", "getOpcode", "(", ")", "==", "ISD", "::", "BITCAST", "&&", "VT", ".", "isInteger", "(", ")", ")", "if", "(", "SDValue", "TruncBroadcast", "=", "lowerVectorShuffleAsTruncBroadcast", "(", "DL", ",", "VT", ",", "V", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "BroadcastIdx", ",", "Subtarget", ",", "DAG", ")", ")", "return", "TruncBroadcast", ";", "MVT", "BroadcastVT", "=", "VT", ";", "SDValue", "BC", "=", "peekThroughBitcasts", "(", "V", ")", ";", "if", "(", "V", ".", "getOpcode", "(", ")", "==", "ISD", "::", "BUILD_VECTOR", "||", "(", "V", ".", "getOpcode", "(", ")", "==", "ISD", "::", "SCALAR_TO_VECTOR", "&&", "BroadcastIdx", "==", "<NUM_LIT>", ")", ")", "{", "V", "=", "V", ".", "getOperand", "(", "BroadcastIdx", ")", ";", "if", "(", "!", "BroadcastFromReg", "&&", "!", "isShuffleFoldableLoad", "(", "V", ")", ")", "return", "SDValue", "(", ")", ";", "}", "else", "if", "(", "MayFoldLoad", "(", "BC", ")", "&&", "!", "cast", "<", "LoadSDNode", ">", "(", "BC", ")", "->", "isVolatile", "(", ")", ")", "{", "if", "(", "!", "Subtarget", ".", "is64Bit", "(", ")", "&&", "VT", ".", "getScalarType", "(", ")", "==", "MVT", "::", "i64", ")", "{", "BroadcastVT", "=", "MVT", "::", "getVectorVT", "(", "MVT", "::", "f64", ",", "VT", ".", "getVectorNumElements", "(", ")", ")", ";", "Opcode", "=", "(", "BroadcastVT", ".", "is128BitVector", "(", ")", "?", "<STR_LIT>", "::", "<STR_LIT>", ":", "Opcode", ")", ";", "}" ]

LLVM

Hexagon

CPP

next_suggestion

DSP

623,134

[ "return", "llvm", "::", "join", "(", "Slots", ",", "StringRef", "(", "<STR_LIT>", ", ", "<STR_LIT>", ")", ")", ";" ]

[ "static", "std", "::", "string", "SlotMaskToText", "(", "unsigned", "SlotMask", ")", "{", "SmallVector", "<", "std", "::", "string", ",", "HEXAGON_PRESHUFFLE_PACKET_SIZE", ">", "Slots", ";", "for", "(", "unsigned", "SlotNum", "=", "<NUM_LIT>", ";", "SlotNum", "<", "HEXAGON_PACKET_SIZE", ";", "SlotNum", "++", ")", "if", "(", "(", "SlotMask", "&", "(", "<NUM_LIT>", "<<", "SlotNum", ")", ")", "!=", "<NUM_LIT>", ")", "Slots", ".", "push_back", "(", "utostr", "(", "SlotNum", ")", ")", ";" ]

LLVM

SystemZ

CPP

stmt_completion

CPU

623,135

[ "Imm", ")", ";" ]

[ "return", "decodeUImmOperand", "<", "<NUM_LIT>", ">", "(", "Inst", "," ]

LLVM

ARM

TD

next_suggestion

CPU

623,136

[ "}" ]

[ "def", "v8i8", ":", "N2VDShIns", "<", "op24", ",", "op23", ",", "op11_8", ",", "<NUM_LIT>", ",", "op4", ",", "shr_imm8", ",", "N2RegVShRFrm", ",", "OpcodeStr", ",", "<STR_LIT>", ",", "v8i8", ",", "NEONvsri", ">", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

LLVM

AArch64

TD

stmt_completion

CPU

623,137

[ ",", "ZPR16", ">", ";" ]

[ "def", "_H", ":", "sve_int_perm_rev", "<", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "asm" ]

LLVM

Patmos

CPP

stmt_completion

VLIW

623,138

[ "const", "{" ]

[ "bool", "bundled", "(", ")" ]

LLVM

X86

CPP

stmt_completion

CPU

623,139

[ ":", "X86", "::", "LEA32r", ";" ]

[ "return", "IsLP64", "?", "X86", "::", "LEA64r" ]

LLVM

MBlaze

CPP

program_repair

MPU

623,140

[ "<FIXS>", "<FIXE>", "<FIXS>", "#", "include", "<STR_LIT>", "MBlaze.h", "<STR_LIT>", "<FIXE>" ]

[ "#", "define", "DEBUG_TYPE", "<STR_LIT>", "asm-printer", "<STR_LIT>", "<BUGS>", "#", "include", "<STR_LIT>", "MBlaze.h", "<STR_LIT>", "<BUGE>", "#", "include", "<STR_LIT>", "MBlazeInstPrinter.h", "<STR_LIT>", "<BUGS>", "#", "include", "<STR_LIT>", "llvm/MC/MCInst.h", "<STR_LIT>", "<BUGE>", "#", "include", "<STR_LIT>", "llvm/MC/MCAsmInfo.h", "<STR_LIT>", "#", "include", "<STR_LIT>", "llvm/MC/MCExpr.h", "<STR_LIT>", "#", "include", "<STR_LIT>", "llvm/Support/ErrorHandling.h", "<STR_LIT>", "#", "include", "<STR_LIT>", "llvm/Support/FormattedStream.h", "<STR_LIT>", "using", "namespace", "llvm", ";" ]

GCC

i386

CPP

next_suggestion

CPU

623,141

[ "}" ]

[ "extern", "_", "_", "inline", "_", "_", "m512i", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm512_mask_sll_epi64", "(", "_", "_", "m512i", "_", "_", "W", ",", "_", "_", "mmask8", "_", "_", "U", ",", "_", "_", "m512i", "_", "_", "A", ",", "_", "_", "m128i", "_", "_", "B", ")", "{", "return", "(", "_", "_", "m512i", ")", "_", "_", "builtin_ia32_psllq512_mask", "(", "(", "_", "_", "v8di", ")", "_", "_", "A", ",", "(", "_", "_", "v2di", ")", "_", "_", "B", ",", "(", "_", "_", "v8di", ")", "_", "_", "W", ",", "(", "_", "_", "mmask8", ")", "_", "_", "U", ")", ";" ]

GCC

microblaze

CPP

next_suggestion

MPU

623,142

[ "}" ]

[ "rtx", "mem_rtx", ";", "if", "(", "microblaze_can_use_return_insn", "(", ")", ")", "{", "emit_jump_insn", "(", "gen_return_internal", "(", "gen_rtx_REG", "(", "Pmode", ",", "GP_REG_FIRST", "+", "MB_ABI_SUB_RETURN_ADDR_REGNUM", ")", ")", ")", ";", "return", ";", "}", "if", "(", "fsiz", ">", "<NUM_LIT>", ")", "{", "if", "(", "!", "crtl", "->", "is_leaf", "||", "interrupt_handler", ")", "{", "mem_rtx", "=", "gen_rtx_MEM", "(", "SImode", ",", "gen_rtx_PLUS", "(", "Pmode", ",", "stack_pointer_rtx", ",", "const0_rtx", ")", ")", ";", "if", "(", "interrupt_handler", ")", "MEM_VOLATILE_P", "(", "mem_rtx", ")", "=", "<NUM_LIT>", ";", "reg_rtx", "=", "gen_rtx_REG", "(", "SImode", ",", "MB_ABI_SUB_RETURN_ADDR_REGNUM", ")", ";", "emit_move_insn", "(", "reg_rtx", ",", "mem_rtx", ")", ";", "}", "if", "(", "frame_pointer_needed", ")", "emit_insn", "(", "gen_movsi", "(", "stack_pointer_rtx", ",", "hard_frame_pointer_rtx", ")", ")", ";", "save_restore_insns", "(", "<NUM_LIT>", ")", ";", "emit_insn", "(", "gen_blockage", "(", ")", ")", ";", "emit_insn", "(", "gen_addsi3", "(", "stack_pointer_rtx", ",", "stack_pointer_rtx", ",", "fsiz_rtx", ")", ")", ";" ]

LLVM

Hexagon

CPP

stmt_completion

DSP

623,143

[ ">>", "<NUM_LIT>", ";" ]

[ "auto", "&", "QII", "=", "static_cast", "<", "const", "HexagonInstrInfo", "&", ">", "(", "*", "getInstrInfo", "(", ")", ")", ";", "if", "(", "QII", ".", "isHVXVec", "(", "SrcInst", ")", "||", "useBSBScheduling", "(", ")", ")", "Latency", "=", "(", "Latency", "+", "<NUM_LIT>", ")" ]

LLVM

ARM

CPP

code_generation

CPU

623,144

[ "bool", "ARMTargetLowering", "::", "SimplifyDemandedBitsForTargetNode", "(", "SDValue", "Op", ",", "const", "APInt", "&", "OriginalDemandedBits", ",", "const", "APInt", "&", "OriginalDemandedElts", ",", "KnownBits", "&", "Known", ",", "TargetLoweringOpt", "&", "TLO", ",", "unsigned", "Depth", ")", "const", "{", "unsigned", "Opc", "=", "Op", ".", "getOpcode", "(", ")", ";", "switch", "(", "Opc", ")", "{", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "case", "<STR_LIT>", "::", "<STR_LIT>", ":", "{", "if", "(", "Op", ".", "getResNo", "(", ")", "==", "<NUM_LIT>", "&&", "!", "Op", "->", "hasAnyUseOfValue", "(", "<NUM_LIT>", ")", "&&", "isa", "<", "ConstantSDNode", ">", "(", "Op", "->", "getOperand", "(", "<NUM_LIT>", ")", ")", ")", "{", "unsigned", "ShAmt", "=", "Op", "->", "getConstantOperandVal", "(", "<NUM_LIT>", ")", ";", "if", "(", "ShAmt", "<", "<NUM_LIT>", "&&", "OriginalDemandedBits", ".", "isSubsetOf", "(", "APInt", "::", "getAllOnesValue", "(", "<NUM_LIT>", ")", "<<", "(", "<NUM_LIT>", "-", "ShAmt", ")", ")", ")", "return", "TLO", ".", "CombineTo", "(", "Op", ",", "TLO", ".", "DAG", ".", "getNode", "(", "ISD", "::", "SHL", ",", "SDLoc", "(", "Op", ")", ",", "MVT", "::", "i32", ",", "Op", ".", "getOperand", "(", "<NUM_LIT>", ")", ",", "TLO", ".", "DAG", ".", "getConstant", "(", "<NUM_LIT>", "-", "ShAmt", ",", "SDLoc", "(", "Op", ")", ",", "MVT", "::", "i32", ")", ")", ")", ";", "}", "break", ";", "}", "}", "return", "TargetLowering", "::", "SimplifyDemandedBitsForTargetNode", "(", "Op", ",", "OriginalDemandedBits", ",", "OriginalDemandedElts", ",", "Known", ",", "TLO", ",", "Depth", ")", ";", "}" ]

[ "Attempt", "to", "simplify", "any", "target", "nodes", "based", "on", "the", "demanded", "bits/elts", ",", "returning", "true", "on", "success", "." ]

LLVM

X86

CPP

next_suggestion

CPU

623,145

[ "if", "(", "SDValue", "Masked", "=", "lowerVectorShuffleAsBitMask", "(", "DL", ",", "MVT", "::", "v8i16", ",", "V1", ",", "V2", ",", "Mask", ",", "Zeroable", ",", "DAG", ")", ")", "return", "Masked", ";" ]

[ "if", "(", "NumV2Inputs", "==", "<NUM_LIT>", ")", "{", "if", "(", "SDValue", "Broadcast", "=", "lowerVectorShuffleAsBroadcast", "(", "DL", ",", "MVT", "::", "v8i16", ",", "V1", ",", "V2", ",", "Mask", ",", "Subtarget", ",", "DAG", ")", ")", "return", "Broadcast", ";", "if", "(", "SDValue", "Shift", "=", "lowerVectorShuffleAsShift", "(", "DL", ",", "MVT", "::", "v8i16", ",", "V1", ",", "V1", ",", "Mask", ",", "Zeroable", ",", "Subtarget", ",", "DAG", ")", ")", "return", "Shift", ";", "if", "(", "SDValue", "V", "=", "lowerVectorShuffleWithUNPCK", "(", "DL", ",", "MVT", "::", "v8i16", ",", "Mask", ",", "V1", ",", "V2", ",", "DAG", ")", ")", "return", "V", ";", "if", "(", "SDValue", "Rotate", "=", "lowerVectorShuffleAsByteRotate", "(", "DL", ",", "MVT", "::", "v8i16", ",", "V1", ",", "V1", ",", "Mask", ",", "Subtarget", ",", "DAG", ")", ")", "return", "Rotate", ";", "SmallVector", "<", "int", ",", "<NUM_LIT>", ">", "MutableMask", "(", "Mask", ".", "begin", "(", ")", ",", "Mask", ".", "end", "(", ")", ")", ";", "return", "lowerV8I16GeneralSingleInputVectorShuffle", "(", "DL", ",", "MVT", "::", "v8i16", ",", "V1", ",", "MutableMask", ",", "Subtarget", ",", "DAG", ")", ";", "}", "assert", "(", "llvm", "::", "any_of", "(", "Mask", ",", "[", "]", "(", "int", "M", ")", "{", "return", "M", ">=", "<NUM_LIT>", "&&", "M", "<", "<NUM_LIT>", ";", "}", ")", "&&", "<STR_LIT>", "All single-input shuffles should be canonicalized to be V1-input ", "<STR_LIT>", "<STR_LIT>", "shuffles.", "<STR_LIT>", ")", ";", "if", "(", "SDValue", "Shift", "=", "lowerVectorShuffleAsShift", "(", "DL", ",", "MVT", "::", "v8i16", ",", "V1", ",", "V2", ",", "Mask", ",", "Zeroable", ",", "Subtarget", ",", "DAG", ")", ")", "return", "Shift", ";", "if", "(", "Subtarget", ".", "hasSSE4A", "(", ")", ")", "if", "(", "SDValue", "V", "=", "lowerVectorShuffleWithSSE4A", "(", "DL", ",", "MVT", "::", "v8i16", ",", "V1", ",", "V2", ",", "Mask", ",", "Zeroable", ",", "DAG", ")", ")", "return", "V", ";", "if", "(", "NumV2Inputs", "==", "<NUM_LIT>", ")", "if", "(", "SDValue", "V", "=", "lowerVectorShuffleAsElementInsertion", "(", "DL", ",", "MVT", "::", "v8i16", ",", "V1", ",", "V2", ",", "Mask", ",", "Zeroable", ",", "Subtarget", ",", "DAG", ")", ")", "return", "V", ";", "bool", "IsBlendSupported", "=", "Subtarget", ".", "hasSSE41", "(", ")", ";", "if", "(", "IsBlendSupported", ")", "if", "(", "SDValue", "Blend", "=", "lowerVectorShuffleAsBlend", "(", "DL", ",", "MVT", "::", "v8i16", ",", "V1", ",", "V2", ",", "Mask", ",", "Zeroable", ",", "Subtarget", ",", "DAG", ")", ")", "return", "Blend", ";" ]

LLVM

PowerPC

CPP

next_suggestion

CPU

623,146

[ "}" ]

[ "void", "PPCInstPrinter", "::", "printOperand", "(", "const", "MCInst", "*", "MI", ",", "unsigned", "OpNo", ",", "raw_ostream", "&", "O", ")", "{", "const", "MCOperand", "&", "Op", "=", "MI", "->", "getOperand", "(", "OpNo", ")", ";", "if", "(", "Op", ".", "isReg", "(", ")", ")", "{", "unsigned", "Reg", "=", "Op", ".", "getReg", "(", ")", ";", "if", "(", "(", "MII", ".", "get", "(", "MI", "->", "getOpcode", "(", ")", ")", ".", "TSFlags", "&", "<STR_LIT>", "::", "<STR_LIT>", ")", "&&", "!", "ShowVSRNumsAsVR", ")", "{", "if", "(", "PPCInstrInfo", "::", "isVRRegister", "(", "Reg", ")", ")", "Reg", "=", "PPC", "::", "VSX32", "+", "(", "Reg", "-", "PPC", "::", "V0", ")", ";", "else", "if", "(", "PPCInstrInfo", "::", "isVFRegister", "(", "Reg", ")", ")", "Reg", "=", "PPC", "::", "VSX32", "+", "(", "Reg", "-", "PPC", "::", "VF0", ")", ";" ]

LLVM

ARM

TD

next_suggestion

CPU

623,147

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";" ]

[ "bits", "<", "<NUM_LIT>", ">", "imm", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Unpredictable", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "imm", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]

LLVM

ARM

CPP

next_suggestion

CPU

623,148

[ "}" ]

[ "const", "ARMSubtarget", "*", "getSubtarget", "(", ")", "const", "{", "return", "Subtarget", ";" ]

GCC

mips

MD

stmt_completion

CPU

623,149

[ "<NUM_LIT>", ")", "(", "match_dup", "<NUM_LIT>", ")", ")", ")", "]" ]

[ "(", "ashiftrt", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "[", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "ashiftrt", ":", "SI", "(", "match_dup", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", ")", ")", "(", "set", "(", "match_dup", "<NUM_LIT>", ")", "(", "ashiftrt", ":", "SI", "(", "match_dup" ]

GCC

rs6000

MD

next_suggestion

CPU

623,150

[ "UNSPEC_DSCRI", "]", ")" ]

[ "UNSPEC_DENBCD", "UNSPEC_DXEX", "UNSPEC_DIEX", "UNSPEC_DSCLI" ]

LLVM

Hexagon

TD

stmt_completion

DSP

623,151

[ "<NUM_LIT>", ";" ]

[ "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "CextOpcode", "=", "<STR_LIT>", ";", "let", "InputType", "=", "<STR_LIT>", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=" ]

LLVM

Hexagon

TD

next_suggestion

DSP

623,152

[ "let", "BaseOpcode", "=", "<STR_LIT>", ";" ]

[ "def", "L4_ploadrhf_rr", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ")", ",", "(", "ins", "PredRegs", ":", "$", "Pv4", ",", "IntRegs", ":", "$", "Rs32", ",", "IntRegs", ":", "$", "Rt32", ",", "u2_0Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_e4b3cb20", ",", "TypeLD", ">", ",", "Enc_2e1979", ",", "AddrModeRel", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "addrMode", "=", "BaseRegOffset", ";", "let", "accessSize", "=", "HalfWordAccess", ";", "let", "mayLoad", "=", "<NUM_LIT>", ";", "let", "CextOpcode", "=", "<STR_LIT>", ";", "let", "InputType", "=", "<STR_LIT>", ";" ]

GCC

mips

MD

program_repair

CPU

623,153

[ "<FIXS>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>", ")", "]", ")", "<FIXE>" ]

[ "(", "match_operand", ":", "VH", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "]", "UNSPEC_LOONGSON_PMADD", ")", ")", "]", "<STR_LIT>", "<BUGS>", "<STR_LIT>", ")", "<BUGE>", "(", "define_insn", "<STR_LIT>" ]

GCC

pa

MD

stmt_completion

CPU

623,154

[ ")" ]

[ "(", "define_insn", "<STR_LIT>", "[", "(", "set", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "zero_extend", ":", "SI", "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", "]", "<STR_LIT>", "<STR_LIT>", "[", "(", "set_attr", "<STR_LIT>", "<STR_LIT>" ]

LLVM

PowerPC

CPP

stmt_completion

CPU

623,155

[ "PtrVT", ",", "StackSlot", ",", "Four", ")", ";" ]

[ "EVT", "NodeTys", "[", "]", "=", "{", "MVT", "::", "f64", ",", "MVT", "::", "Glue", "}", ";", "SDValue", "Chain", "=", "DAG", ".", "getNode", "(", "<STR_LIT>", "::", "<STR_LIT>", ",", "dl", ",", "NodeTys", ",", "&", "InFlag", ",", "<NUM_LIT>", ")", ";", "int", "SSFI", "=", "MF", ".", "getFrameInfo", "(", ")", "->", "CreateStackObject", "(", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "false", ")", ";", "SDValue", "StackSlot", "=", "DAG", ".", "getFrameIndex", "(", "SSFI", ",", "PtrVT", ")", ";", "SDValue", "Store", "=", "DAG", ".", "getStore", "(", "DAG", ".", "getEntryNode", "(", ")", ",", "dl", ",", "Chain", ",", "StackSlot", ",", "MachinePointerInfo", "(", ")", ",", "false", ",", "false", ",", "<NUM_LIT>", ")", ";", "SDValue", "Four", "=", "DAG", ".", "getConstant", "(", "<NUM_LIT>", ",", "PtrVT", ")", ";", "SDValue", "Addr", "=", "DAG", ".", "getNode", "(", "ISD", "::", "ADD", ",", "dl", "," ]

GCC

m68k

MD

program_repair

MPU

623,156

[ "<FIXS>", "{", "<FIXE>" ]

[ "&", "&", "(", "logval", "=", "exact_log2", "(", "INTVAL", "(", "operands", "[", "<NUM_LIT>", "]", ")", ")", ")", ">", "=", "<NUM_LIT>", "&", "&", "(", "DATA_REG_P", "(", "operands", "[", "<NUM_LIT>", "]", ")", "|", "|", "offsettable_memref_p", "(", "operands", "[", "<NUM_LIT>", "]", ")", ")", ")", "<BUGS>", "{", "<BUGE>", "if", "(", "DATA_REG_P", "(", "operands", "[", "<NUM_LIT>", "]", ")", ")", "{", "operands", "[", "<NUM_LIT>", "]", "=", "gen_rtx", "(", "CONST_INT", ",", "VOIDmode", ",", "logval", ")" ]

GCC

i386

CPP

stmt_completion

CPU

623,157

[ "_", "mmask16", "_", "_", "M", ",", "_", "_", "m128i", "_", "_", "A", ")", "{" ]

[ "extern", "_", "_", "inline", "_", "_", "m512i", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm512_mask_broadcast_i32x2", "(", "_", "_", "m512i", "_", "_", "O", ",", "_" ]

LLVM

Hexagon

CPP

stmt_completion

DSP

623,158

[ "&", "MI", ")", "const", "{" ]

[ "bool", "HexagonInstrInfo", "::", "isV60VectorInstruction", "(", "const", "MachineInstr" ]

LLVM

Mips

TD

stmt_completion

CPU

623,159

[ ",", "FCUNE_D_DESC", ";" ]

[ "def", "FCUNE_D", ":", "FCUNE_D_ENC" ]

GCC

c6x

MD

next_suggestion

VLIW

623,160

[ "<STR_LIT>" ]

[ "[", "(", "set", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "mult", ":", "SI", "(", "lshiftrt", ":", "SI", "(", "match_operand", ":", "SI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", ")", "(", "sign_extend", ":", "SI", "(", "match_operand", ":", "HI", "<NUM_LIT>", "<STR_LIT>", "<STR_LIT>", ")", ")", ")", ")", "]" ]

LLVM

ARM

TD

stmt_completion

CPU

623,161

[ "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "}", "=", "shift", "{", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "read", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "shift", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "shift", "{" ]

LLVM

Mips

CPP

stmt_completion

CPU

623,162

[ "DAG", ",", "Subtarget", ".", "isLittle", "(", ")", ")", ";" ]

[ "StoreSDNode", "*", "SD", "=", "cast", "<", "StoreSDNode", ">", "(", "Op", ")", ";", "EVT", "MemVT", "=", "SD", "->", "getMemoryVT", "(", ")", ";", "if", "(", "!", "Subtarget", ".", "systemSupportsUnalignedAccess", "(", ")", "&&", "(", "SD", "->", "getAlignment", "(", ")", "<", "MemVT", ".", "getSizeInBits", "(", ")", "/", "<NUM_LIT>", ")", "&&", "(", "(", "MemVT", "==", "MVT", "::", "i32", ")", "||", "(", "MemVT", "==", "MVT", "::", "i64", ")", ")", ")", "return", "lowerUnalignedIntStore", "(", "SD", "," ]

GCC

i386

CPP

stmt_completion

CPU

623,163

[ ")", "_", "mm_cvtpd_ps", "(", "_", "_", "m128d", "_", "_", "A", ")", "{" ]

[ "extern", "_", "_", "inline", "_", "_", "m128", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")" ]

LLVM

ARM

TD

stmt_completion

CPU

623,164

[ ",", "imm", ":", "$", "lane", ")", ",", "addrmode6", ":", "$", "addr", ",", "am6offset", ":", "$", "offset", ")", ")", "]", ";" ]

[ "let", "Pattern", "=", "[", "(", "set", "GPR", ":", "$", "wb", ",", "(", "StoreOp", "(", "ExtractOp", "(", "Ty", "QPR", ":", "$", "src", ")" ]

LLVM

AMDGPU

CPP

program_repair

GPU

623,165

[ "<FIXS>", "return", "PARSED_DST_IDX", "[", "Kind", "]", "+", "ParsedOpXSrcNum", ";", "<FIXE>", "<FIXS>", "unsigned", "getParsedSrcIndex", "(", "unsigned", "SrcIdx", ",", "bool", "ComponentHasSrc2Acc", ")", "const", "{", "<FIXE>", "<FIXS>", "if", "(", "ComponentHasSrc2Acc", "&&", "SrcIdx", "==", "(", "MAX_SRC_NUM", "-", "<NUM_LIT>", ")", ")", "return", "getParsedDstIndex", "(", ")", ";", "return", "FIRST_PARSED_SRC_IDX", "[", "Kind", "]", "+", "ParsedOpXSrcNum", "+", "SrcIdx", ";", "<FIXE>" ]

[ "}", "unsigned", "getParsedDstIndex", "(", ")", "const", "{", "<BUGS>", "return", "PARSED_DST_IDX", "[", "Kind", "]", "+", "OpXSrcNum", ";", "<BUGE>", "}", "<BUGS>", "unsigned", "getParsedSrcIndex", "(", "unsigned", "SrcIdx", ")", "const", "{", "<BUGE>", "assert", "(", "SrcIdx", "Component", "::", "MAX_SRC_NUM", ")", ";", "<BUGS>", "return", "FIRST_PARSED_SRC_IDX", "[", "Kind", "]", "+", "OpXSrcNum", "+", "SrcIdx", ";", "<BUGE>", "}", "}", ";" ]

GCC

i386

CPP

stmt_completion

CPU

623,166

[ "_", "_", "A", ",", "_", "_", "m256", "_", "_", "B", ",", "_", "_", "m256", "_", "_", "C", ")", "{" ]

[ "extern", "_", "_", "inline", "_", "_", "m256", "_", "_", "attribute__", "(", "(", "_", "_", "gnu_inline__", ",", "_", "_", "always_inline__", ",", "_", "_", "artificial__", ")", ")", "_", "mm256_maskz_fmsubadd_ps", "(", "_", "_", "mmask8", "_", "_", "U", ",", "_", "_", "m256" ]

LLVM

AMDGPU

CPP

stmt_completion

GPU

623,167

[ "Name", ";" ]

[ "int", "NumOps", "=", "<NUM_LIT>", ";", "int", "Ops", "[", "<NUM_LIT>", "]", ";", "for", "(", "int", "OpName", ":", "{", "AMDGPU", "::", "OpName", "::", "src0_modifiers", ",", "AMDGPU", "::", "OpName", "::", "src1_modifiers", ",", "AMDGPU", "::", "OpName", "::", "src2_modifiers", "}", ")", "{", "int", "Idx", "=", "AMDGPU", "::", "getNamedOperandIdx", "(", "Opc", ",", "OpName", ")", ";", "if", "(", "Idx", "==", "-", "<NUM_LIT>", ")", "break", ";", "Ops", "[", "NumOps", "++", "]", "=", "MI", "->", "getOperand", "(", "Idx", ")", ".", "getImm", "(", ")", ";", "}", "if", "(", "allOpsDefaultValue", "(", "Ops", ",", "NumOps", ",", "Mod", ")", ")", "return", ";", "O", "<<" ]

LLVM

AArch64

CPP

next_suggestion

CPU

623,168

[ "I", ".", "eraseFromParent", "(", ")", ";" ]

[ "unsigned", "ListReg", "=", "I", ".", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "unsigned", "ArgsAddrReg", "=", "MRI", ".", "createVirtualRegister", "(", "&", "<STR_LIT>", "::", "<STR_LIT>", ")", ";", "auto", "MIB", "=", "BuildMI", "(", "*", "I", ".", "getParent", "(", ")", ",", "I", ",", "I", ".", "getDebugLoc", "(", ")", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ".", "addDef", "(", "ArgsAddrReg", ")", ".", "addFrameIndex", "(", "FuncInfo", "->", "getVarArgsStackIndex", "(", ")", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ";", "constrainSelectedInstRegOperands", "(", "*", "MIB", ",", "TII", ",", "TRI", ",", "RBI", ")", ";", "MIB", "=", "BuildMI", "(", "*", "I", ".", "getParent", "(", ")", ",", "I", ",", "I", ".", "getDebugLoc", "(", ")", ",", "TII", ".", "get", "(", "<STR_LIT>", "::", "<STR_LIT>", ")", ")", ".", "addUse", "(", "ArgsAddrReg", ")", ".", "addUse", "(", "ListReg", ")", ".", "addImm", "(", "<NUM_LIT>", ")", ".", "addMemOperand", "(", "*", "I", ".", "memoperands_begin", "(", ")", ")", ";", "constrainSelectedInstRegOperands", "(", "*", "MIB", ",", "TII", ",", "TRI", ",", "RBI", ")", ";" ]

LLVM

Mips

CPP

stmt_completion

CPU

623,169

[ "BB", ")", ";" ]

[ "SLTu", "=", "Mips", "::", "SLTu_MM", ";", "OR", "=", "STI", "->", "hasMips32r6", "(", ")", "?", "Mips", "::", "OR_MMR6", ":", "Mips", "::", "OR_MM", ";", "MOVN", "=", "Mips", "::", "MOVN_I_MM", ";", "MOVZ", "=", "Mips", "::", "MOVZ_I_MM", ";", "SELNEZ", "=", "STI", "->", "hasMips32r6", "(", ")", "?", "Mips", "::", "SELNEZ_MMR6", ":", "Mips", "::", "SELNEZ", ";", "SELEQZ", "=", "STI", "->", "hasMips32r6", "(", ")", "?", "Mips", "::", "SELEQZ_MMR6", ":", "Mips", "::", "SELEQZ", ";", "}", "else", "{", "LL", "=", "STI", "->", "hasMips32r6", "(", ")", "?", "(", "ArePtrs64bit", "?", "Mips", "::", "LL64_R6", ":", "Mips", "::", "LL_R6", ")", ":", "(", "ArePtrs64bit", "?", "Mips", "::", "LL64", ":", "Mips", "::", "LL", ")", ";", "SC", "=", "STI", "->", "hasMips32r6", "(", ")", "?", "(", "ArePtrs64bit", "?", "Mips", "::", "SC64_R6", ":", "Mips", "::", "SC_R6", ")", ":", "(", "ArePtrs64bit", "?", "Mips", "::", "SC64", ":", "Mips", "::", "SC", ")", ";", "SLT", "=", "Mips", "::", "SLT", ";", "SLTu", "=", "Mips", "::", "SLTu", ";", "OR", "=", "Mips", "::", "OR", ";", "MOVN", "=", "Mips", "::", "MOVN_I_I", ";", "MOVZ", "=", "Mips", "::", "MOVZ_I_I", ";", "SELNEZ", "=", "Mips", "::", "SELNEZ", ";", "SELEQZ", "=", "Mips", "::", "SELEQZ", ";", "}", "bool", "IsSwap", "=", "false", ";", "bool", "IsNand", "=", "false", ";", "bool", "IsMin", "=", "false", ";", "bool", "IsMax", "=", "false", ";", "bool", "IsUnsigned", "=", "false", ";", "unsigned", "Opcode", "=", "<NUM_LIT>", ";", "switch", "(", "I", "->", "getOpcode", "(", ")", ")", "{", "case", "Mips", "::", "ATOMIC_LOAD_NAND_I8_POSTRA", ":", "SEOp", "=", "Mips", "::", "SEB", ";", "LLVM_FALLTHROUGH", ";", "case", "Mips", "::", "ATOMIC_LOAD_NAND_I16_POSTRA", ":", "IsNand", "=", "true", ";", "break", ";", "case", "Mips", "::", "ATOMIC_SWAP_I8_POSTRA", ":", "SEOp", "=", "Mips", "::", "SEB", ";", "LLVM_FALLTHROUGH", ";", "case", "Mips", "::", "ATOMIC_SWAP_I16_POSTRA", ":", "IsSwap", "=", "true", ";", "break", ";", "case", "Mips", "::", "ATOMIC_LOAD_ADD_I8_POSTRA", ":", "SEOp", "=", "Mips", "::", "SEB", ";", "LLVM_FALLTHROUGH", ";", "case", "Mips", "::", "ATOMIC_LOAD_ADD_I16_POSTRA", ":", "Opcode", "=", "Mips", "::", "ADDu", ";", "break", ";", "case", "Mips", "::", "ATOMIC_LOAD_SUB_I8_POSTRA", ":", "SEOp", "=", "Mips", "::", "SEB", ";", "LLVM_FALLTHROUGH", ";", "case", "Mips", "::", "ATOMIC_LOAD_SUB_I16_POSTRA", ":", "Opcode", "=", "Mips", "::", "SUBu", ";", "break", ";", "case", "Mips", "::", "ATOMIC_LOAD_AND_I8_POSTRA", ":", "SEOp", "=", "Mips", "::", "SEB", ";", "LLVM_FALLTHROUGH", ";", "case", "Mips", "::", "ATOMIC_LOAD_AND_I16_POSTRA", ":", "Opcode", "=", "Mips", "::", "AND", ";", "break", ";", "case", "Mips", "::", "ATOMIC_LOAD_OR_I8_POSTRA", ":", "SEOp", "=", "Mips", "::", "SEB", ";", "LLVM_FALLTHROUGH", ";", "case", "Mips", "::", "ATOMIC_LOAD_OR_I16_POSTRA", ":", "Opcode", "=", "Mips", "::", "OR", ";", "break", ";", "case", "Mips", "::", "ATOMIC_LOAD_XOR_I8_POSTRA", ":", "SEOp", "=", "Mips", "::", "SEB", ";", "LLVM_FALLTHROUGH", ";", "case", "Mips", "::", "ATOMIC_LOAD_XOR_I16_POSTRA", ":", "Opcode", "=", "Mips", "::", "XOR", ";", "break", ";", "case", "Mips", "::", "ATOMIC_LOAD_UMIN_I8_POSTRA", ":", "case", "Mips", "::", "ATOMIC_LOAD_UMIN_I16_POSTRA", ":", "IsUnsigned", "=", "true", ";", "LLVM_FALLTHROUGH", ";", "case", "Mips", "::", "ATOMIC_LOAD_MIN_I8_POSTRA", ":", "case", "Mips", "::", "ATOMIC_LOAD_MIN_I16_POSTRA", ":", "IsMin", "=", "true", ";", "break", ";", "case", "Mips", "::", "ATOMIC_LOAD_UMAX_I8_POSTRA", ":", "case", "Mips", "::", "ATOMIC_LOAD_UMAX_I16_POSTRA", ":", "IsUnsigned", "=", "true", ";", "LLVM_FALLTHROUGH", ";", "case", "Mips", "::", "ATOMIC_LOAD_MAX_I8_POSTRA", ":", "case", "Mips", "::", "ATOMIC_LOAD_MAX_I16_POSTRA", ":", "IsMax", "=", "true", ";", "break", ";", "default", ":", "llvm_unreachable", "(", "<STR_LIT>", "Unknown subword atomic pseudo for expansion!", "<STR_LIT>", ")", ";", "}", "Register", "Dest", "=", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "Register", "Ptr", "=", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "Register", "Incr", "=", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "Register", "Mask", "=", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "Register", "Mask2", "=", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "Register", "ShiftAmnt", "=", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "Register", "OldVal", "=", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "Register", "BinOpRes", "=", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "Register", "StoreVal", "=", "I", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ";", "const", "BasicBlock", "*", "LLVM_BB", "=", "BB", ".", "getBasicBlock", "(", ")", ";", "MachineBasicBlock", "*", "loopMBB", "=", "MF", "->", "CreateMachineBasicBlock", "(", "LLVM_BB", ")", ";", "MachineBasicBlock", "*", "sinkMBB", "=", "MF", "->", "CreateMachineBasicBlock", "(", "LLVM_BB", ")", ";", "MachineBasicBlock", "*", "exitMBB", "=", "MF", "->", "CreateMachineBasicBlock", "(", "LLVM_BB", ")", ";", "MachineFunction", "::", "iterator", "It", "=", "++", "BB", ".", "getIterator", "(", ")", ";", "MF", "->", "insert", "(", "It", ",", "loopMBB", ")", ";", "MF", "->", "insert", "(", "It", ",", "sinkMBB", ")", ";", "MF", "->", "insert", "(", "It", ",", "exitMBB", ")", ";", "exitMBB", "->", "splice", "(", "exitMBB", "->", "begin", "(", ")", ",", "&", "BB", ",", "std", "::", "next", "(", "I", ")", ",", "BB", ".", "end", "(", ")", ")", ";", "exitMBB", "->", "transferSuccessorsAndUpdatePHIs", "(", "&" ]

GCC

pdp11

CPP

code_generation

MPU

623,170

[ "bool", "pdp11_expand_operands", "(", "rtx", "*", "operands", ",", "rtx", "exops", "[", "]", "[", "<NUM_LIT>", "]", ",", "int", "opcount", ",", "pdp11_action", "*", "action", ",", "pdp11_partorder", "or", "der", ")", "{", "int", "words", ",", "op", ",", "w", ",", "i", ",", "sh", ";", "pdp11_partorder", "useorder", ";", "bool", "sameoff", "=", "false", ";", "enum", "{", "REGOP", ",", "OFFSOP", ",", "MEMOP", ",", "PUSHOP", ",", "POPOP", ",", "CNSTOP", ",", "RNDOP", "}", "optype", ";", "long", "sval", "[", "<NUM_LIT>", "]", ";", "words", "=", "GET_MODE_BITSIZE", "(", "GET_MODE", "(", "operands", "[", "<NUM_LIT>", "]", ")", ")", "/", "<NUM_LIT>", ";", "useorder", "=", "either", ";", "if", "(", "opcount", "==", "<NUM_LIT>", ")", "{", "if", "(", "!", "REG_P", "(", "operands", "[", "<NUM_LIT>", "]", ")", "&&", "!", "REG_P", "(", "operands", "[", "<NUM_LIT>", "]", ")", "&&", "!", "(", "CONSTANT_P", "(", "operands", "[", "<NUM_LIT>", "]", ")", "||", "GET_CODE", "(", "operands", "[", "<NUM_LIT>", "]", ")", "==", "CONST_DOUBLE", ")", "&&", "(", "(", "GET_CODE", "(", "XEXP", "(", "operands", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ")", ")", "==", "POST_INC", "&&", "GET_CODE", "(", "XEXP", "(", "operands", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ")", ")", "==", "PRE_DEC", ")", "||", "(", "GET_CODE", "(", "XEXP", "(", "operands", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ")", ")", "==", "PRE_DEC", "&&", "GET_CODE", "(", "XEXP", "(", "operands", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ")", ")", "==", "POST_INC", ")", ")", ")", "useorder", "=", "big", ";", "else", "if", "(", "(", "!", "REG_P", "(", "operands", "[", "<NUM_LIT>", "]", ")", "&&", "GET_CODE", "(", "XEXP", "(", "operands", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ")", ")", "==", "PRE_DEC", ")", "||", "(", "!", "REG_P", "(", "operands", "[", "<NUM_LIT>", "]", ")", "&&", "!", "(", "CONSTANT_P", "(", "operands", "[", "<NUM_LIT>", "]", ")", "||", "GET_CODE", "(", "operands", "[", "<NUM_LIT>", "]", ")", "==", "CONST_DOUBLE", ")", "&&", "GET_CODE", "(", "XEXP", "(", "operands", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ")", ")", "==", "PRE_DEC", ")", ")", "useorder", "=", "little", ";", "else", "if", "(", "REG_P", "(", "operands", "[", "<NUM_LIT>", "]", ")", "&&", "REG_P", "(", "operands", "[", "<NUM_LIT>", "]", ")", "&&", "REGNO", "(", "operands", "[", "<NUM_LIT>", "]", ")", ">", "REGNO", "(", "operands", "[", "<NUM_LIT>", "]", ")", "&&", "REGNO", "(", "operands", "[", "<NUM_LIT>", "]", ")", "<", "REGNO", "(", "operands", "[", "<NUM_LIT>", "]", ")", "+", "words", ")", "useorder", "=", "little", ";", "if", "(", "GET_CODE", "(", "operands", "[", "<NUM_LIT>", "]", ")", "==", "MEM", "&&", "GET_CODE", "(", "XEXP", "(", "operands", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ")", ")", "==", "PRE_DEC", "&&", "REGNO", "(", "XEXP", "(", "XEXP", "(", "operands", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ")", ")", "==", "STACK_POINTER_REGNUM", "&&", "reg_overlap_mentioned_p", "(", "stack_pointer_rtx", ",", "operands", "[", "<NUM_LIT>", "]", ")", ")", "sameoff", "=", "true", ";", "}", "if", "(", "or", "der", "==", "either", ")", "or", "der", "=", "(", "useorder", "==", "either", ")", "?", "big", ":", "useorder", ";", "else", "gcc_assert", "(", "useorder", "==", "either", "||", "useorder", "==", "or", "der", ")", ";", "for", "(", "op", "=", "<NUM_LIT>", ";", "op", "<", "opcount", ";", "op", "++", ")", "{", "if", "(", "REG_P", "(", "operands", "[", "op", "]", ")", ")", "optype", "=", "REGOP", ";", "else", "if", "(", "CONSTANT_P", "(", "operands", "[", "op", "]", ")", "||", "GET_CODE", "(", "operands", "[", "op", "]", ")", "==", "CONST_DOUBLE", ")", "optype", "=", "CNSTOP", ";", "else", "if", "(", "GET_CODE", "(", "XEXP", "(", "operands", "[", "op", "]", ",", "<NUM_LIT>", ")", ")", "==", "POST_INC", ")", "optype", "=", "POPOP", ";", "else", "if", "(", "GET_CODE", "(", "XEXP", "(", "operands", "[", "op", "]", ",", "<NUM_LIT>", ")", ")", "==", "PRE_DEC", ")", "optype", "=", "PUSHOP", ";", "else", "if", "(", "!", "reload_in_progress", "||", "offsettable_memref_p", "(", "operands", "[", "op", "]", ")", ")", "optype", "=", "OFFSOP", ";", "else", "if", "(", "GET_CODE", "(", "operands", "[", "op", "]", ")", "==", "MEM", ")", "optype", "=", "MEMOP", ";", "else", "optype", "=", "RNDOP", ";", "if", "(", "optype", "==", "RNDOP", ")", "return", "false", ";", "if", "(", "action", "!=", "NULL", ")", "action", "[", "op", "]", "=", "no_action", ";", "if", "(", "optype", "==", "PUSHOP", "&&", "or", "der", "==", "big", ")", "{", "gcc_assert", "(", "action", "!=", "NULL", ")", ";", "action", "[", "op", "]", "=", "dec_before", ";", "operands", "[", "op", "]", "=", "gen_rtx_MEM", "(", "GET_MODE", "(", "operands", "[", "op", "]", ")", ",", "XEXP", "(", "XEXP", "(", "operands", "[", "op", "]", ",", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ")", ")", ";", "optype", "=", "OFFSOP", ";", "}", "else", "if", "(", "optype", "==", "POPOP", "&&", "or", "der", "==", "little", ")", "{", "gcc_assert", "(", "action", "!=", "NULL", ")", ";", "action", "[", "op", "]", "=", "inc_after", ";", "operands", "[", "op", "]", "=", "gen_rtx_MEM", "(", "GET_MODE", "(", "operands", "[", "op", "]", ")", ",", "XEXP", "(", "XEXP", "(", "operands", "[", "op", "]", ",", "<NUM_LIT>", ")", ",", "<NUM_LIT>", ")", ")", ";", "optype", "=", "OFFSOP", ";", "}", "if", "(", "GET_CODE", "(", "operands", "[", "op", "]", ")", "==", "CONST_DOUBLE", ")", "REAL_VALUE_TO_TARGET_DOUBLE", "(", "*", "CONST_DOUBLE_REAL_VALUE", "(", "operands", "[", "op", "]", ")", ",", "sval", ")", ";", "for", "(", "i", "=", "<NUM_LIT>", ";", "i", "<", "words", ";", "i", "++", ")", "{", "if", "(", "or", "der", "==", "big", ")", "w", "=", "i", ";", "else", "if", "(", "sameoff", ")", "w", "=", "words", "-", "<NUM_LIT>", ";", "else", "w", "=", "words", "-", "<NUM_LIT>", "-", "i", ";", "if", "(", "optype", "==", "REGOP", ")", "exops", "[", "i", "]", "[", "op", "]", "=", "gen_rtx_REG", "(", "HImode", ",", "REGNO", "(", "operands", "[", "op", "]", ")", "+", "w", ")", ";", "else", "if", "(", "optype", "==", "OFFSOP", ")", "exops", "[", "i", "]", "[", "op", "]", "=", "adjust_address", "(", "operands", "[", "op", "]", ",", "HImode", ",", "w", "*", "<NUM_LIT>", ")", ";", "else", "if", "(", "optype", "==", "CNSTOP", ")", "{", "if", "(", "GET_CODE", "(", "operands", "[", "op", "]", ")", "==", "CONST_DOUBLE", ")", "{", "sh", "=", "<NUM_LIT>", "-", "(", "w", "&", "<NUM_LIT>", ")", "*", "<NUM_LIT>", ";", "exops", "[", "i", "]", "[", "op", "]", "=", "gen_rtx_CONST_INT", "(", "HImode", ",", "(", "sval", "[", "w", "/", "<NUM_LIT>", "]", ">>", "sh", ")", "&", "<NUM_LIT>", ")", ";", "}", "else", "{", "sh", "=", "(", "(", "words", "-", "<NUM_LIT>", "-", "w", ")", "*", "<NUM_LIT>", ")", ";", "exops", "[", "i", "]", "[", "op", "]", "=", "gen_rtx_CONST_INT", "(", "HImode", ",", "trunc_int_for_mode", "(", "INTVAL", "(", "operands", "[", "op", "]", ")", ">>", "sh", ",", "HImode", ")", ")", ";", "}", "}", "else", "exops", "[", "i", "]", "[", "op", "]", "=", "operands", "[", "op", "]", ";", "}", "}", "return", "true", ";", "}" ]

[ "Expand", "multi-word", "operands", "(", "SImode", "or", "DImode", ")", "into", "the", "2", "or", "4", "corresponding", "HImode", "operands", ".", "The", "number", "of", "operands", "is", "given", "as", "the", "third", "argument", ",", "and", "the", "required", "order", "of", "the", "parts", "as", "the", "fourth", "argument", "." ]

GCC

arm

MD

stmt_completion

CPU

623,171

[ ")" ]

[ "(", "unspec", ":", "VQ2BF", "[", "(", "const_int", "<NUM_LIT>", ")", "]", "UNSPEC_VSTRUCTDUMMY", ")", "]", "UNSPEC_VST4B", ")", ")", "]", "<STR_LIT>", "{", "int", "regno", "=", "REGNO", "(", "operands", "[", "<NUM_LIT>", "]", ")", "rtx", "ops", "[", "<NUM_LIT>", "]", "ops", "[", "<NUM_LIT>", "]", "=", "operands", "[", "<NUM_LIT>", "]", "ops", "[", "<NUM_LIT>", "]", "=", "gen_rtx_REG", "(", "DImode", ",", "regno", "+", "<NUM_LIT>", ")", "ops", "[", "<NUM_LIT>", "]", "=", "gen_rtx_REG", "(", "DImode", ",", "regno", "+", "<NUM_LIT>", ")", "ops", "[", "<NUM_LIT>", "]", "=", "gen_rtx_REG", "(", "DImode", ",", "regno", "+", "<NUM_LIT>", ")", "ops", "[", "<NUM_LIT>", "]", "=", "gen_rtx_REG", "(", "DImode", ",", "regno", "+", "<NUM_LIT>", ")", "output_asm_insn", "(", "<STR_LIT>", ",", "ops" ]

GCC

arm

CPP

stmt_completion

CPU

623,172

[ "_", "_", "a", ")", "{" ]

[ "vld1q_u8", "(", "const", "uint8_t", "*" ]

GCC

aarch64

CPP

stmt_completion

CPU

623,173

[ "_", "o", ")", ";" ]

[ "_", "_", "o", "=", "_", "_", "builtin_aarch64_set_qregoiv8hi", "(", "_", "_", "o", ",", "(", "int16x8_t", ")", "val", ".", "val", "[", "<NUM_LIT>", "]", ",", "<NUM_LIT>", ")", ";", "_", "_", "builtin_aarch64_st2v8hi", "(", "(", "_", "_", "builtin_aarch64_simd_hi", "*", ")", "_", "_", "a", ",", "_" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

623,174

[ "llvm_unreachable", "(", "<STR_LIT>", "unknown register size", "<STR_LIT>", ")", ";" ]

[ "return", "AMDGPU", "::", "SI_SPILL_V96_SAVE", ";", "case", "<NUM_LIT>", ":", "return", "AMDGPU", "::", "SI_SPILL_V128_SAVE", ";", "case", "<NUM_LIT>", ":", "return", "AMDGPU", "::", "SI_SPILL_V160_SAVE", ";", "case", "<NUM_LIT>", ":", "return", "AMDGPU", "::", "SI_SPILL_V192_SAVE", ";", "case", "<NUM_LIT>", ":", "return", "AMDGPU", "::", "SI_SPILL_V224_SAVE", ";", "case", "<NUM_LIT>", ":", "return", "AMDGPU", "::", "SI_SPILL_V256_SAVE", ";", "case", "<NUM_LIT>", ":", "return", "AMDGPU", "::", "SI_SPILL_V512_SAVE", ";", "case", "<NUM_LIT>", ":", "return", "AMDGPU", "::", "SI_SPILL_V1024_SAVE", ";", "default", ":" ]

GCC

h8300

MD

next_suggestion

MPU

623,175

[ "(", "match_dup", "<NUM_LIT>", ")", ")", ")", "]" ]

[ "(", "set", "(", "cc0", ")", "(", "compare", "(", "match_dup", "<NUM_LIT>", ")", "(", "const_int", "<NUM_LIT>", ")", ")", ")", "(", "set", "(", "pc", ")", "(", "if_then_else", "(", "match_op_dup", "<NUM_LIT>", "[", "(", "cc0", ")", "(", "const_int", "<NUM_LIT>", ")", "]", ")", "(", "match_dup", "<NUM_LIT>", ")" ]

GCC

rs6000

MD

stmt_completion

CPU

623,176

[ "<STR_LIT>", ")" ]

[ "(", "and", "(", "eq_attr", "<STR_LIT>" ]

LLVM

ARM

CPP

next_suggestion

CPU

623,177

[ "if", "(", "IP", "==", "B", ")", "break", ";" ]

[ "unsigned", "Growth", ";", "if", "(", "isWaterInRange", "(", "UserOffset", ",", "WaterBB", ",", "U", ",", "Growth", ")", "&&", "(", "WaterBB", "->", "getNumber", "(", ")", "<", "U", ".", "HighWaterMark", "->", "getNumber", "(", ")", "||", "NewWaterList", ".", "count", "(", "WaterBB", ")", "||", "WaterBB", "==", "U", ".", "MI", "->", "getParent", "(", ")", ")", "&&", "Growth", "<", "BestGrowth", ")", "{", "BestGrowth", "=", "Growth", ";", "WaterIter", "=", "IP", ";", "DEBUG", "(", "dbgs", "(", ")", "<<", "<STR_LIT>", "Found water after BB#", "<STR_LIT>", "<<", "WaterBB", "->", "getNumber", "(", ")", "<<", "<STR_LIT>", " Growth=", "<STR_LIT>", "<<", "Growth", "<<", "'", "\\n", "'", ")", ";", "if", "(", "CloserWater", "&&", "WaterBB", "==", "U", ".", "MI", "->", "getParent", "(", ")", ")", "return", "true", ";", "if", "(", "!", "CloserWater", "&&", "BestGrowth", "==", "<NUM_LIT>", ")", "return", "true", ";", "}" ]

LLVM

Mips

CPP

next_suggestion

CPU

623,178

[ "}" ]

[ "unsigned", "getACC64DSPReg", "(", ")", "const", "{", "assert", "(", "isRegIdx", "(", ")", "&&", "(", "RegIdx", ".", "Kind", "&", "RegKind_ACC", ")", "&&", "<STR_LIT>", "Invalid access!", "<STR_LIT>", ")", ";", "unsigned", "ClassID", "=", "Mips", "::", "ACC64DSPRegClassID", ";", "return", "RegIdx", ".", "RegInfo", "->", "getRegClass", "(", "ClassID", ")", ".", "getRegister", "(", "RegIdx", ".", "Index", ")", ";" ]

LLVM

Hexagon

TD

next_suggestion

DSP

623,179

[ "let", "BaseOpcode", "=", "<STR_LIT>", ";" ]

[ "def", "L2_loadruh_pi", ":", "HInst", "<", "(", "outs", "IntRegs", ":", "$", "Rd32", ",", "IntRegs", ":", "$", "Rx32", ")", ",", "(", "ins", "IntRegs", ":", "$", "Rx32in", ",", "s4_1Imm", ":", "$", "Ii", ")", ",", "<STR_LIT>", ",", "tc_44d3da28", ",", "TypeLD", ">", ",", "Enc_152467", ",", "PredNewRel", ",", "PostInc_BaseImm", "{", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "hasNewValue", "=", "<NUM_LIT>", ";", "let", "opNewValue", "=", "<NUM_LIT>", ";", "let", "addrMode", "=", "PostInc", ";", "let", "accessSize", "=", "HalfWordAccess", ";", "let", "mayLoad", "=", "<NUM_LIT>", ";", "let", "CextOpcode", "=", "<STR_LIT>", ";" ]

LLVM

Hexagon

TD

next_suggestion

DSP

623,180

[ "}" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "Rz", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "Mu", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "dst", ";" ]

LLVM

Hexagon

TD

stmt_completion

DSP

623,181

[ "<STR_LIT>", ";" ]

[ "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "Inst", "{", "<NUM_LIT>", "-", "<NUM_LIT>", "}", "=", "<NUM_LIT>", ";", "let", "isPredicated", "=", "<NUM_LIT>", ";", "let", "isPredicatedFalse", "=", "<NUM_LIT>", ";", "let", "isTerminator", "=", "<NUM_LIT>", ";", "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P1", "]", ";", "let", "Defs", "=", "[", "P1", ",", "PC", "]", ";", "let", "BaseOpcode", "=" ]

LLVM

AArch64

CPP

next_suggestion

CPU

623,182

[ "}" ]

[ "if", "(", "!", "MI", "||", "MI", "->", "getParent", "(", ")", "!=", "&", "MBB", "||", "(", "unsigned", ")", "MI", "->", "getOpcode", "(", ")", "!=", "CombineOpc", ")", "return", "false", ";", "if", "(", "!", "MRI", ".", "hasOneNonDBGUse", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", ")", ")", "return", "false", ";", "if", "(", "CheckZeroReg", ")", "{", "assert", "(", "MI", "->", "getNumOperands", "(", ")", ">=", "<NUM_LIT>", "&&", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "isReg", "(", ")", "&&", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "isReg", "(", ")", "&&", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "isReg", "(", ")", "&&", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "isReg", "(", ")", "&&", "<STR_LIT>", "MAdd/MSub must have a least 4 regs", "<STR_LIT>", ")", ";", "if", "(", "MI", "->", "getOperand", "(", "<NUM_LIT>", ")", ".", "getReg", "(", ")", "!=", "ZeroReg", ")", "return", "false", ";" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

623,183

[ "}" ]

[ "if", "(", "CallConv", "==", "CallingConv", "::", "AMDGPU_PS", "&&", "!", "Arg", "->", "Flags", ".", "isInReg", "(", ")", "&&", "!", "Arg", "->", "Flags", ".", "isByVal", "(", ")", "&&", "PSInputNum", "<=", "<NUM_LIT>", ")", "{", "bool", "SkipArg", "=", "!", "Arg", "->", "Used", "&&", "!", "Info", "->", "isPSInputAllocated", "(", "PSInputNum", ")", ";", "if", "(", "Arg", "->", "Flags", ".", "isSplit", "(", ")", ")", "{", "while", "(", "!", "Arg", "->", "Flags", ".", "isSplitEnd", "(", ")", ")", "{", "assert", "(", "!", "Arg", "->", "VT", ".", "isVector", "(", ")", "&&", "<STR_LIT>", "unexpected vector split in ps argument type", "<STR_LIT>", ")", ";", "if", "(", "!", "SkipArg", ")", "Splits", ".", "push_back", "(", "*", "Arg", ")", ";", "Arg", "=", "&", "Ins", "[", "++", "I", "]", ";", "}", "}", "if", "(", "SkipArg", ")", "{", "Skipped", ".", "set", "(", "Arg", "->", "getOrigArgIndex", "(", ")", ")", ";", "++", "PSInputNum", ";", "continue", ";", "}", "Info", "->", "markPSInputAllocated", "(", "PSInputNum", ")", ";", "if", "(", "Arg", "->", "Used", ")", "Info", "->", "markPSInputEnabled", "(", "PSInputNum", ")", ";", "++", "PSInputNum", ";", "}", "Splits", ".", "push_back", "(", "*", "Arg", ")", ";" ]

GCC

rs6000

CPP

next_suggestion

CPU

623,184

[ "shmask", "=", "vec_cmplt", "(", "rshift", ",", "shmax", ")", ";" ]

[ "_", "_", "vector", "_", "_", "bool", "int", "shmask", ";", "const", "_", "_", "v4su", "shmax", "=", "{", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", ",", "<NUM_LIT>", "}", ";", "_", "_", "v4su", "result", ";", "rshift", "=", "vec_splat", "(", "(", "_", "_", "v4su", ")", "_", "_", "B", ",", "<NUM_LIT>", ")", ";", "rshift", "=", "vec_splat", "(", "(", "_", "_", "v4su", ")", "_", "_", "B", ",", "<NUM_LIT>", ")", ";" ]

GCC

i386

CPP

stmt_completion

CPU

623,185

[ "A", ",", "(", "_", "_", "v16qi", ")", "_", "_", "B", ")", ";" ]

[ "return", "(", "_", "_", "m128i", ")", "_", "_", "builtin_ia32_vgf2p8mulb_v16qi", "(", "(", "_", "_", "v16qi", ")", "_", "_" ]

LLVM

Mips

CPP

next_suggestion

CPU

623,186

[ "return", "ResNode", ";" ]

[ "switch", "(", "Opcode", ")", "{", "default", ":", "break", ";", "case", "ISD", "::", "GLOBAL_OFFSET_TABLE", ":", "return", "getGlobalBaseReg", "(", ")", ";", "case", "ISD", "::", "LOAD", ":", "case", "ISD", "::", "STORE", ":", "assert", "(", "cast", "<", "MemSDNode", ">", "(", "Node", ")", "->", "getMemoryVT", "(", ")", ".", "getSizeInBits", "(", ")", "/", "<NUM_LIT>", "<=", "cast", "<", "MemSDNode", ">", "(", "Node", ")", "->", "getAlignment", "(", ")", "&&", "<STR_LIT>", "Unexpected unaligned loads/stores.", "<STR_LIT>", ")", ";", "break", ";", "}", "SDNode", "*", "ResNode", "=", "SelectCode", "(", "Node", ")", ";", "DEBUG", "(", "errs", "(", ")", "<<", "<STR_LIT>", "=> ", "<STR_LIT>", ")", ";", "if", "(", "ResNode", "==", "nullptr", "||", "ResNode", "==", "Node", ")", "DEBUG", "(", "Node", "->", "dump", "(", "CurDAG", ")", ")", ";", "else", "DEBUG", "(", "ResNode", "->", "dump", "(", "CurDAG", ")", ")", ";", "DEBUG", "(", "errs", "(", ")", "<<", "<STR_LIT>", "\\n", "<STR_LIT>", ")", ";" ]

LLVM

X86

TD

stmt_completion

CPU

623,187

[ ">", ",", "OpSize16", ";" ]

[ "def", "XCHG16ar", ":", "I", "<", "<NUM_LIT>", ",", "AddRegFrm", ",", "(", "outs", ")", ",", "(", "ins", "GR16", ":", "$", "src", ")", ",", "<STR_LIT>", ",", "[", "]", ",", "IIC_XCHG_REG" ]

LLVM

Mips

TD

stmt_completion

CPU

623,188

[ ";" ]

[ "dag", "OutOperandList", "=", "(", "outs", ")", ";", "dag", "InOperandList", "=", "(", "ins", "MSA128CROpnd", ":", "$", "cd", ",", "GPR32Opnd", ":", "$", "rs", ")", ";", "string", "AsmString", "=", "<STR_LIT>", ";", "InstrItinClass", "Itinerary", "=", "NoItinerary" ]

GCC

mips

CPP

next_suggestion

CPU

623,189

[ "}" ]

[ "else", "if", "(", "GENERATE_DIVIDE_TRAPS", ")", "{", "output_asm_insn", "(", "s", ",", "operands", ")", ";", "s", "=", "<STR_LIT>", "teq\\t%2,%.,7", "<STR_LIT>", ";", "}", "else", "{", "output_asm_insn", "(", "<STR_LIT>", "%(bne\\t%2,%.,1f", "<STR_LIT>", ",", "operands", ")", ";", "output_asm_insn", "(", "s", ",", "operands", ")", ";", "s", "=", "<STR_LIT>", "break\\t7%)\\n1:", "<STR_LIT>", ";", "}", "}", "return", "s", ";" ]

LLVM

Mips

CPP

next_suggestion

CPU

623,190

[ "if", "(", "MO", ".", "getType", "(", ")", "!=", "MachineOperand", "::", "MO_Immediate", ")", "return", "true", ";" ]

[ "if", "(", "(", "MO", ".", "getType", "(", ")", ")", "!=", "MachineOperand", "::", "MO_Immediate", ")", "return", "true", ";", "O", "<<", "<STR_LIT>", "<NUM_LIT>", "<STR_LIT>", "<<", "StringRef", "(", "utohexstr", "(", "MO", ".", "getImm", "(", ")", ")", ")", ".", "lower", "(", ")", ";", "return", "false", ";", "case", "'", "x", "'", ":", "if", "(", "(", "MO", ".", "getType", "(", ")", ")", "!=", "MachineOperand", "::", "MO_Immediate", ")", "return", "true", ";", "O", "<<", "<STR_LIT>", "<NUM_LIT>", "<STR_LIT>", "<<", "StringRef", "(", "utohexstr", "(", "MO", ".", "getImm", "(", ")", "&", "<NUM_LIT>", ")", ")", ".", "lower", "(", ")", ";", "return", "false", ";", "case", "'", "d", "'", ":", "if", "(", "(", "MO", ".", "getType", "(", ")", ")", "!=", "MachineOperand", "::", "MO_Immediate", ")", "return", "true", ";", "O", "<<", "MO", ".", "getImm", "(", ")", ";", "return", "false", ";", "case", "'", "m", "'", ":", "if", "(", "(", "MO", ".", "getType", "(", ")", ")", "!=", "MachineOperand", "::", "MO_Immediate", ")", "return", "true", ";", "O", "<<", "MO", ".", "getImm", "(", ")", "-", "<NUM_LIT>", ";", "return", "false", ";", "case", "'", "z", "'", ":", "{" ]

LLVM

AMDGPU

CPP

next_suggestion

GPU

623,191

[ "initializeSIPreEmitPeepholePass", "(", "*", "PR", ")", ";" ]

[ "initializeR600ExpandSpecialInstrsPassPass", "(", "*", "PR", ")", ";", "initializeR600VectorRegMergerPass", "(", "*", "PR", ")", ";", "initializeGlobalISel", "(", "*", "PR", ")", ";", "initializeAMDGPUDAGToDAGISelPass", "(", "*", "PR", ")", ";", "initializeGCNDPPCombinePass", "(", "*", "PR", ")", ";", "initializeSILowerI1CopiesPass", "(", "*", "PR", ")", ";", "initializeSILowerSGPRSpillsPass", "(", "*", "PR", ")", ";", "initializeSIFixSGPRCopiesPass", "(", "*", "PR", ")", ";", "initializeSIFixVGPRCopiesPass", "(", "*", "PR", ")", ";", "initializeSIFoldOperandsPass", "(", "*", "PR", ")", ";", "initializeSIPeepholeSDWAPass", "(", "*", "PR", ")", ";", "initializeSIShrinkInstructionsPass", "(", "*", "PR", ")", ";", "initializeSIOptimizeExecMaskingPreRAPass", "(", "*", "PR", ")", ";", "initializeSIOptimizeVGPRLiveRangePass", "(", "*", "PR", ")", ";", "initializeSILoadStoreOptimizerPass", "(", "*", "PR", ")", ";", "initializeAMDGPUFixFunctionBitcastsPass", "(", "*", "PR", ")", ";", "initializeAMDGPUCtorDtorLoweringPass", "(", "*", "PR", ")", ";", "initializeAMDGPUAlwaysInlinePass", "(", "*", "PR", ")", ";", "initializeAMDGPUAttributorPass", "(", "*", "PR", ")", ";", "initializeAMDGPUAnnotateKernelFeaturesPass", "(", "*", "PR", ")", ";", "initializeAMDGPUAnnotateUniformValuesPass", "(", "*", "PR", ")", ";", "initializeAMDGPUArgumentUsageInfoPass", "(", "*", "PR", ")", ";", "initializeAMDGPUAtomicOptimizerPass", "(", "*", "PR", ")", ";", "initializeAMDGPULowerKernelArgumentsPass", "(", "*", "PR", ")", ";", "initializeAMDGPUPromoteKernelArgumentsPass", "(", "*", "PR", ")", ";", "initializeAMDGPULowerKernelAttributesPass", "(", "*", "PR", ")", ";", "initializeAMDGPULowerIntrinsicsPass", "(", "*", "PR", ")", ";", "initializeAMDGPUOpenCLEnqueuedBlockLoweringPass", "(", "*", "PR", ")", ";", "initializeAMDGPUPostLegalizerCombinerPass", "(", "*", "PR", ")", ";", "initializeAMDGPUPreLegalizerCombinerPass", "(", "*", "PR", ")", ";", "initializeAMDGPURegBankCombinerPass", "(", "*", "PR", ")", ";", "initializeAMDGPUPromoteAllocaPass", "(", "*", "PR", ")", ";", "initializeAMDGPUPromoteAllocaToVectorPass", "(", "*", "PR", ")", ";", "initializeAMDGPUCodeGenPreparePass", "(", "*", "PR", ")", ";", "initializeAMDGPULateCodeGenPreparePass", "(", "*", "PR", ")", ";", "initializeAMDGPUPropagateAttributesEarlyPass", "(", "*", "PR", ")", ";", "initializeAMDGPUPropagateAttributesLatePass", "(", "*", "PR", ")", ";", "initializeAMDGPUReplaceLDSUseWithPointerPass", "(", "*", "PR", ")", ";", "initializeAMDGPULowerModuleLDSPass", "(", "*", "PR", ")", ";", "initializeAMDGPURewriteOutArgumentsPass", "(", "*", "PR", ")", ";", "initializeAMDGPUUnifyMetadataPass", "(", "*", "PR", ")", ";", "initializeSIAnnotateControlFlowPass", "(", "*", "PR", ")", ";", "initializeSIInsertHardClausesPass", "(", "*", "PR", ")", ";", "initializeSIInsertWaitcntsPass", "(", "*", "PR", ")", ";", "initializeSIModeRegisterPass", "(", "*", "PR", ")", ";", "initializeSIWholeQuadModePass", "(", "*", "PR", ")", ";", "initializeSILowerControlFlowPass", "(", "*", "PR", ")", ";" ]

GCC

i386

MD

next_suggestion

CPU

623,192

[ "<NUM_LIT>", "<NUM_LIT>", ")" ]

[ "(", "and", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", "(", "eq_attr", "<STR_LIT>", "<STR_LIT>", ")", ")" ]

GCC

aarch64

MD

next_suggestion

CPU

623,193

[ "(", "match_operand", ":", "VDQ_BHSI", "<NUM_LIT>", "<STR_LIT>", ")", "]" ]

[ "[", "(", "set", "(", "match_operand", ":", "VDQ_BHSI", "<NUM_LIT>", "<STR_LIT>", ")", "(", "unspec", ":", "VDQ_BHSI", "[", "(", "match_operand", ":", "VDQ_BHSI", "<NUM_LIT>", "<STR_LIT>", ")" ]

GCC

rs6000

CPP

stmt_completion

CPU

623,194

[ ";", "}", ";" ]

[ "unsigned", "int", "i", "[", "<NUM_LIT>", "]", ";", "}", "aa", ";", "aa", ".", "v", "=", "(", "vector", "unsigned", "int", ")", "(", "a", ")", ";", "if", "(", "aa", ".", "i", "[", "<NUM_LIT>", "]", ">", "b", ")", "{", "SPU_HALT_ACTION" ]

LLVM

PowerPC

CPP

next_suggestion

CPU

623,195

[ "case", "ISD", "::", "FLT_ROUNDS_", ":", "return", "LowerFLT_ROUNDS_", "(", "Op", ",", "DAG", ")", ";" ]

[ "return", "LowerVACOPY", "(", "Op", ",", "DAG", ",", "PPCSubTarget", ")", ";", "case", "ISD", "::", "STACKRESTORE", ":", "return", "LowerSTACKRESTORE", "(", "Op", ",", "DAG", ",", "PPCSubTarget", ")", ";", "case", "ISD", "::", "DYNAMIC_STACKALLOC", ":", "return", "LowerDYNAMIC_STACKALLOC", "(", "Op", ",", "DAG", ",", "PPCSubTarget", ")", ";", "case", "ISD", "::", "EH_SJLJ_SETJMP", ":", "return", "lowerEH_SJLJ_SETJMP", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "EH_SJLJ_LONGJMP", ":", "return", "lowerEH_SJLJ_LONGJMP", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "LOAD", ":", "return", "LowerLOAD", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "STORE", ":", "return", "LowerSTORE", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "TRUNCATE", ":", "return", "LowerTRUNCATE", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "SELECT_CC", ":", "return", "LowerSELECT_CC", "(", "Op", ",", "DAG", ")", ";", "case", "ISD", "::", "FP_TO_UINT", ":", "case", "ISD", "::", "FP_TO_SINT", ":", "return", "LowerFP_TO_INT", "(", "Op", ",", "DAG", ",", "SDLoc", "(", "Op", ")", ")", ";", "case", "ISD", "::", "UINT_TO_FP", ":", "case", "ISD", "::", "SINT_TO_FP", ":", "return", "LowerINT_TO_FP", "(", "Op", ",", "DAG", ")", ";" ]

LLVM

Tile64

TD

stmt_completion

VLIW

623,196

[ "SrcA", ")", "]", ">", ";" ]

[ "def", "JALR", ":", "InstCtrT64", "<", "(", "outs", ")", ",", "(", "ins", "T64GPRF", ":", "$", "SrcA", ",", "variable_ops", ")", ",", "<STR_LIT>", ",", "[", "(", "T64_jalr", "T64GPRF", ":", "$" ]

GCC

rs6000

CPP

next_suggestion

CPU

623,197

[ "tree", "attr_list", "=", "TYPE_ATTRIBUTES", "(", "fntype", ")", ";" ]

[ "if", "(", "decl", ")", "fntype", "=", "TREE_TYPE", "(", "decl", ")", ";", "else", "fntype", "=", "TREE_TYPE", "(", "TREE_TYPE", "(", "CALL_EXPR_FN", "(", "exp", ")", ")", ")", ";", "if", "(", "TARGET_ALTIVEC_ABI", "&&", "TARGET_ALTIVEC_VRSAVE", "&&", "!", "(", "decl", "&&", "decl", "==", "current_function_decl", ")", ")", "{", "function_args_iterator", "args_iter", ";", "tree", "type", ";", "int", "nvreg", "=", "<NUM_LIT>", ";", "FOREACH_FUNCTION_ARGS", "(", "fntype", ",", "type", ",", "args_iter", ")", "if", "(", "VECTOR_TYPE_P", "(", "type", ")", "&&", "ALTIVEC_OR_VSX_VECTOR_MODE", "(", "TYPE_MODE", "(", "type", ")", ")", ")", "nvreg", "++", ";", "FOREACH_FUNCTION_ARGS", "(", "TREE_TYPE", "(", "current_function_decl", ")", ",", "type", ",", "args_iter", ")", "if", "(", "VECTOR_TYPE_P", "(", "type", ")", "&&", "ALTIVEC_OR_VSX_VECTOR_MODE", "(", "TYPE_MODE", "(", "type", ")", ")", ")", "nvreg", "--", ";", "if", "(", "nvreg", ">", "<NUM_LIT>", ")", "return", "false", ";", "}", "if", "(", "rs6000_decl_ok_for_sibcall", "(", "decl", ")", ")", "{" ]

LLVM

Hexagon

TD

next_suggestion

DSP

623,198

[ "let", "opExtentAlign", "=", "<NUM_LIT>", ";" ]

[ "let", "isBranch", "=", "<NUM_LIT>", ";", "let", "isPredicatedNew", "=", "<NUM_LIT>", ";", "let", "cofRelax1", "=", "<NUM_LIT>", ";", "let", "cofRelax2", "=", "<NUM_LIT>", ";", "let", "cofMax1", "=", "<NUM_LIT>", ";", "let", "Uses", "=", "[", "P1", "]", ";", "let", "Defs", "=", "[", "P1", ",", "PC", "]", ";", "let", "BaseOpcode", "=", "<STR_LIT>", ";", "let", "isTaken", "=", "Inst", "{", "<NUM_LIT>", "}", ";", "let", "isExtendable", "=", "<NUM_LIT>", ";", "let", "opExtendable", "=", "<NUM_LIT>", ";", "let", "isExtentSigned", "=", "<NUM_LIT>", ";", "let", "opExtentBits", "=", "<NUM_LIT>", ";" ]

GCC

i386

CPP

next_suggestion

CPU

623,199

[ "emit_insn", "(", "gen_sse2_loadld", "(", "gen_rtx_SUBREG", "(", "V4SImode", ",", "tmp", ",", "<NUM_LIT>", ")", ",", "CONST0_RTX", "(", "V4SImode", ")", ",", "gen_rtx_SUBREG", "(", "SImode", ",", "reg", ",", "<NUM_LIT>", ")", ")", ")", ";" ]

[ "df_ref", "ref", ";", "for", "(", "ref", "=", "DF_REG_DEF_CHAIN", "(", "regno", ")", ";", "ref", ";", "ref", "=", "DF_REF_NEXT_REG", "(", "ref", ")", ")", "if", "(", "!", "bitmap_bit_p", "(", "insns", ",", "DF_REF_INSN_UID", "(", "ref", ")", ")", ")", "{", "rtx_insn", "*", "insn", "=", "DF_REF_INSN", "(", "ref", ")", ";", "start_sequence", "(", ")", ";", "if", "(", "TARGET_SSE4_1", ")", "{", "emit_insn", "(", "gen_sse2_loadld", "(", "gen_rtx_SUBREG", "(", "V4SImode", ",", "vreg", ",", "<NUM_LIT>", ")", ",", "CONST0_RTX", "(", "V4SImode", ")", ",", "gen_rtx_SUBREG", "(", "SImode", ",", "reg", ",", "<NUM_LIT>", ")", ")", ")", ";", "emit_insn", "(", "gen_sse4_1_pinsrd", "(", "gen_rtx_SUBREG", "(", "V4SImode", ",", "vreg", ",", "<NUM_LIT>", ")", ",", "gen_rtx_SUBREG", "(", "V4SImode", ",", "vreg", ",", "<NUM_LIT>", ")", ",", "gen_rtx_SUBREG", "(", "SImode", ",", "reg", ",", "<NUM_LIT>", ")", ",", "GEN_INT", "(", "<NUM_LIT>", ")", ")", ")", ";", "}", "else", "if", "(", "TARGET_INTER_UNIT_MOVES_TO_VEC", ")", "{", "rtx", "tmp", "=", "gen_reg_rtx", "(", "DImode", ")", ";", "emit_insn", "(", "gen_sse2_loadld", "(", "gen_rtx_SUBREG", "(", "V4SImode", ",", "vreg", ",", "<NUM_LIT>", ")", ",", "CONST0_RTX", "(", "V4SImode", ")", ",", "gen_rtx_SUBREG", "(", "SImode", ",", "reg", ",", "<NUM_LIT>", ")", ")", ")", ";" ]