text
stringlengths 938
1.05M
|
|---|
/*******************************************************************************
* This file is owned and controlled by Xilinx and must be used solely *
* for design, simulation, implementation and creation of design files *
* limited to Xilinx devices or technologies. Use with non-Xilinx *
* devices or technologies is expressly prohibited and immediately *
* terminates your license. *
* *
* XILINX IS PROVIDING THIS DESIGN, CODE, OR INFORMATION "AS IS" SOLELY *
* FOR USE IN DEVELOPING PROGRAMS AND SOLUTIONS FOR XILINX DEVICES. BY *
* PROVIDING THIS DESIGN, CODE, OR INFORMATION AS ONE POSSIBLE *
* IMPLEMENTATION OF THIS FEATURE, APPLICATION OR STANDARD, XILINX IS *
* MAKING NO REPRESENTATION THAT THIS IMPLEMENTATION IS FREE FROM ANY *
* CLAIMS OF INFRINGEMENT, AND YOU ARE RESPONSIBLE FOR OBTAINING ANY *
* RIGHTS YOU MAY REQUIRE FOR YOUR IMPLEMENTATION. XILINX EXPRESSLY *
* DISCLAIMS ANY WARRANTY WHATSOEVER WITH RESPECT TO THE ADEQUACY OF THE *
* IMPLEMENTATION, INCLUDING BUT NOT LIMITED TO ANY WARRANTIES OR *
* REPRESENTATIONS THAT THIS IMPLEMENTATION IS FREE FROM CLAIMS OF *
* INFRINGEMENT, IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A *
* PARTICULAR PURPOSE. *
* *
* Xilinx products are not intended for use in life support appliances, *
* devices, or systems. Use in such applications are expressly *
* prohibited. *
* *
* (c) Copyright 1995-2014 Xilinx, Inc. *
* All rights reserved. *
*******************************************************************************/
// You must compile the wrapper file TX_SEND_FIFO.v when simulating
// the core, TX_SEND_FIFO. When compiling the wrapper file, be sure to
// reference the XilinxCoreLib Verilog simulation library. For detailed
// instructions, please refer to the "CORE Generator Help".
// The synthesis directives "translate_off/translate_on" specified below are
// supported by Xilinx, Mentor Graphics and Synplicity synthesis
// tools. Ensure they are correct for your synthesis tool(s).
`timescale 1ns/1ps
module TX_SEND_FIFO(
clk,
srst,
din,
wr_en,
rd_en,
dout,
full,
empty
);
input clk;
input srst;
input [31 : 0] din;
input wr_en;
input rd_en;
output [31 : 0] dout;
output full;
output empty;
// synthesis translate_off
FIFO_GENERATOR_V8_4 #(
.C_ADD_NGC_CONSTRAINT(0),
.C_APPLICATION_TYPE_AXIS(0),
.C_APPLICATION_TYPE_RACH(0),
.C_APPLICATION_TYPE_RDCH(0),
.C_APPLICATION_TYPE_WACH(0),
.C_APPLICATION_TYPE_WDCH(0),
.C_APPLICATION_TYPE_WRCH(0),
.C_AXI_ADDR_WIDTH(32),
.C_AXI_ARUSER_WIDTH(1),
.C_AXI_AWUSER_WIDTH(1),
.C_AXI_BUSER_WIDTH(1),
.C_AXI_DATA_WIDTH(64),
.C_AXI_ID_WIDTH(4),
.C_AXI_RUSER_WIDTH(1),
.C_AXI_TYPE(0),
.C_AXI_WUSER_WIDTH(1),
.C_AXIS_TDATA_WIDTH(64),
.C_AXIS_TDEST_WIDTH(4),
.C_AXIS_TID_WIDTH(8),
.C_AXIS_TKEEP_WIDTH(4),
.C_AXIS_TSTRB_WIDTH(4),
.C_AXIS_TUSER_WIDTH(4),
.C_AXIS_TYPE(0),
.C_COMMON_CLOCK(1),
.C_COUNT_TYPE(0),
.C_DATA_COUNT_WIDTH(5),
.C_DEFAULT_VALUE("BlankString"),
.C_DIN_WIDTH(32),
.C_DIN_WIDTH_AXIS(1),
.C_DIN_WIDTH_RACH(32),
.C_DIN_WIDTH_RDCH(64),
.C_DIN_WIDTH_WACH(32),
.C_DIN_WIDTH_WDCH(64),
.C_DIN_WIDTH_WRCH(2),
.C_DOUT_RST_VAL("0"),
.C_DOUT_WIDTH(32),
.C_ENABLE_RLOCS(0),
.C_ENABLE_RST_SYNC(1),
.C_ERROR_INJECTION_TYPE(0),
.C_ERROR_INJECTION_TYPE_AXIS(0),
.C_ERROR_INJECTION_TYPE_RACH(0),
.C_ERROR_INJECTION_TYPE_RDCH(0),
.C_ERROR_INJECTION_TYPE_WACH(0),
.C_ERROR_INJECTION_TYPE_WDCH(0),
.C_ERROR_INJECTION_TYPE_WRCH(0),
.C_FAMILY("virtex6"),
.C_FULL_FLAGS_RST_VAL(0),
.C_HAS_ALMOST_EMPTY(0),
.C_HAS_ALMOST_FULL(0),
.C_HAS_AXI_ARUSER(0),
.C_HAS_AXI_AWUSER(0),
.C_HAS_AXI_BUSER(0),
.C_HAS_AXI_RD_CHANNEL(0),
.C_HAS_AXI_RUSER(0),
.C_HAS_AXI_WR_CHANNEL(0),
.C_HAS_AXI_WUSER(0),
.C_HAS_AXIS_TDATA(0),
.C_HAS_AXIS_TDEST(0),
.C_HAS_AXIS_TID(0),
.C_HAS_AXIS_TKEEP(0),
.C_HAS_AXIS_TLAST(0),
.C_HAS_AXIS_TREADY(1),
.C_HAS_AXIS_TSTRB(0),
.C_HAS_AXIS_TUSER(0),
.C_HAS_BACKUP(0),
.C_HAS_DATA_COUNT(0),
.C_HAS_DATA_COUNTS_AXIS(0),
.C_HAS_DATA_COUNTS_RACH(0),
.C_HAS_DATA_COUNTS_RDCH(0),
.C_HAS_DATA_COUNTS_WACH(0),
.C_HAS_DATA_COUNTS_WDCH(0),
.C_HAS_DATA_COUNTS_WRCH(0),
.C_HAS_INT_CLK(0),
.C_HAS_MASTER_CE(0),
.C_HAS_MEMINIT_FILE(0),
.C_HAS_OVERFLOW(0),
.C_HAS_PROG_FLAGS_AXIS(0),
.C_HAS_PROG_FLAGS_RACH(0),
.C_HAS_PROG_FLAGS_RDCH(0),
.C_HAS_PROG_FLAGS_WACH(0),
.C_HAS_PROG_FLAGS_WDCH(0),
.C_HAS_PROG_FLAGS_WRCH(0),
.C_HAS_RD_DATA_COUNT(0),
.C_HAS_RD_RST(0),
.C_HAS_RST(0),
.C_HAS_SLAVE_CE(0),
.C_HAS_SRST(1),
.C_HAS_UNDERFLOW(0),
.C_HAS_VALID(0),
.C_HAS_WR_ACK(0),
.C_HAS_WR_DATA_COUNT(0),
.C_HAS_WR_RST(0),
.C_IMPLEMENTATION_TYPE(0),
.C_IMPLEMENTATION_TYPE_AXIS(1),
.C_IMPLEMENTATION_TYPE_RACH(1),
.C_IMPLEMENTATION_TYPE_RDCH(1),
.C_IMPLEMENTATION_TYPE_WACH(1),
.C_IMPLEMENTATION_TYPE_WDCH(1),
.C_IMPLEMENTATION_TYPE_WRCH(1),
.C_INIT_WR_PNTR_VAL(0),
.C_INTERFACE_TYPE(0),
.C_MEMORY_TYPE(2),
.C_MIF_FILE_NAME("BlankString"),
.C_MSGON_VAL(1),
.C_OPTIMIZATION_MODE(0),
.C_OVERFLOW_LOW(0),
.C_PRELOAD_LATENCY(0),
.C_PRELOAD_REGS(1),
.C_PRIM_FIFO_TYPE("512x36"),
.C_PROG_EMPTY_THRESH_ASSERT_VAL(4),
.C_PROG_EMPTY_THRESH_ASSERT_VAL_AXIS(1022),
.C_PROG_EMPTY_THRESH_ASSERT_VAL_RACH(1022),
.C_PROG_EMPTY_THRESH_ASSERT_VAL_RDCH(1022),
.C_PROG_EMPTY_THRESH_ASSERT_VAL_WACH(1022),
.C_PROG_EMPTY_THRESH_ASSERT_VAL_WDCH(1022),
.C_PROG_EMPTY_THRESH_ASSERT_VAL_WRCH(1022),
.C_PROG_EMPTY_THRESH_NEGATE_VAL(5),
.C_PROG_EMPTY_TYPE(0),
.C_PROG_EMPTY_TYPE_AXIS(5),
.C_PROG_EMPTY_TYPE_RACH(5),
.C_PROG_EMPTY_TYPE_RDCH(5),
.C_PROG_EMPTY_TYPE_WACH(5),
.C_PROG_EMPTY_TYPE_WDCH(5),
.C_PROG_EMPTY_TYPE_WRCH(5),
.C_PROG_FULL_THRESH_ASSERT_VAL(15),
.C_PROG_FULL_THRESH_ASSERT_VAL_AXIS(1023),
.C_PROG_FULL_THRESH_ASSERT_VAL_RACH(1023),
.C_PROG_FULL_THRESH_ASSERT_VAL_RDCH(1023),
.C_PROG_FULL_THRESH_ASSERT_VAL_WACH(1023),
.C_PROG_FULL_THRESH_ASSERT_VAL_WDCH(1023),
.C_PROG_FULL_THRESH_ASSERT_VAL_WRCH(1023),
.C_PROG_FULL_THRESH_NEGATE_VAL(14),
.C_PROG_FULL_TYPE(0),
.C_PROG_FULL_TYPE_AXIS(5),
.C_PROG_FULL_TYPE_RACH(5),
.C_PROG_FULL_TYPE_RDCH(5),
.C_PROG_FULL_TYPE_WACH(5),
.C_PROG_FULL_TYPE_WDCH(5),
.C_PROG_FULL_TYPE_WRCH(5),
.C_RACH_TYPE(0),
.C_RD_DATA_COUNT_WIDTH(5),
.C_RD_DEPTH(16),
.C_RD_FREQ(1),
.C_RD_PNTR_WIDTH(4),
.C_RDCH_TYPE(0),
.C_REG_SLICE_MODE_AXIS(0),
.C_REG_SLICE_MODE_RACH(0),
.C_REG_SLICE_MODE_RDCH(0),
.C_REG_SLICE_MODE_WACH(0),
.C_REG_SLICE_MODE_WDCH(0),
.C_REG_SLICE_MODE_WRCH(0),
.C_SYNCHRONIZER_STAGE(2),
.C_UNDERFLOW_LOW(0),
.C_USE_COMMON_OVERFLOW(0),
.C_USE_COMMON_UNDERFLOW(0),
.C_USE_DEFAULT_SETTINGS(0),
.C_USE_DOUT_RST(1),
.C_USE_ECC(0),
.C_USE_ECC_AXIS(0),
.C_USE_ECC_RACH(0),
.C_USE_ECC_RDCH(0),
.C_USE_ECC_WACH(0),
.C_USE_ECC_WDCH(0),
.C_USE_ECC_WRCH(0),
.C_USE_EMBEDDED_REG(0),
.C_USE_FIFO16_FLAGS(0),
.C_USE_FWFT_DATA_COUNT(1),
.C_VALID_LOW(0),
.C_WACH_TYPE(0),
.C_WDCH_TYPE(0),
.C_WR_ACK_LOW(0),
.C_WR_DATA_COUNT_WIDTH(5),
.C_WR_DEPTH(16),
.C_WR_DEPTH_AXIS(1024),
.C_WR_DEPTH_RACH(16),
.C_WR_DEPTH_RDCH(1024),
.C_WR_DEPTH_WACH(16),
.C_WR_DEPTH_WDCH(1024),
.C_WR_DEPTH_WRCH(16),
.C_WR_FREQ(1),
.C_WR_PNTR_WIDTH(4),
.C_WR_PNTR_WIDTH_AXIS(10),
.C_WR_PNTR_WIDTH_RACH(4),
.C_WR_PNTR_WIDTH_RDCH(10),
.C_WR_PNTR_WIDTH_WACH(4),
.C_WR_PNTR_WIDTH_WDCH(10),
.C_WR_PNTR_WIDTH_WRCH(4),
.C_WR_RESPONSE_LATENCY(1),
.C_WRCH_TYPE(0)
)
inst (
.CLK(clk),
.SRST(srst),
.DIN(din),
.WR_EN(wr_en),
.RD_EN(rd_en),
.DOUT(dout),
.FULL(full),
.EMPTY(empty),
.BACKUP(),
.BACKUP_MARKER(),
.RST(),
.WR_CLK(),
.WR_RST(),
.RD_CLK(),
.RD_RST(),
.PROG_EMPTY_THRESH(),
.PROG_EMPTY_THRESH_ASSERT(),
.PROG_EMPTY_THRESH_NEGATE(),
.PROG_FULL_THRESH(),
.PROG_FULL_THRESH_ASSERT(),
.PROG_FULL_THRESH_NEGATE(),
.INT_CLK(),
.INJECTDBITERR(),
.INJECTSBITERR(),
.ALMOST_FULL(),
.WR_ACK(),
.OVERFLOW(),
.ALMOST_EMPTY(),
.VALID(),
.UNDERFLOW(),
.DATA_COUNT(),
.RD_DATA_COUNT(),
.WR_DATA_COUNT(),
.PROG_FULL(),
.PROG_EMPTY(),
.SBITERR(),
.DBITERR(),
.M_ACLK(),
.S_ACLK(),
.S_ARESETN(),
.M_ACLK_EN(),
.S_ACLK_EN(),
.S_AXI_AWID(),
.S_AXI_AWADDR(),
.S_AXI_AWLEN(),
.S_AXI_AWSIZE(),
.S_AXI_AWBURST(),
.S_AXI_AWLOCK(),
.S_AXI_AWCACHE(),
.S_AXI_AWPROT(),
.S_AXI_AWQOS(),
.S_AXI_AWREGION(),
.S_AXI_AWUSER(),
.S_AXI_AWVALID(),
.S_AXI_AWREADY(),
.S_AXI_WID(),
.S_AXI_WDATA(),
.S_AXI_WSTRB(),
.S_AXI_WLAST(),
.S_AXI_WUSER(),
.S_AXI_WVALID(),
.S_AXI_WREADY(),
.S_AXI_BID(),
.S_AXI_BRESP(),
.S_AXI_BUSER(),
.S_AXI_BVALID(),
.S_AXI_BREADY(),
.M_AXI_AWID(),
.M_AXI_AWADDR(),
.M_AXI_AWLEN(),
.M_AXI_AWSIZE(),
.M_AXI_AWBURST(),
.M_AXI_AWLOCK(),
.M_AXI_AWCACHE(),
.M_AXI_AWPROT(),
.M_AXI_AWQOS(),
.M_AXI_AWREGION(),
.M_AXI_AWUSER(),
.M_AXI_AWVALID(),
.M_AXI_AWREADY(),
.M_AXI_WID(),
.M_AXI_WDATA(),
.M_AXI_WSTRB(),
.M_AXI_WLAST(),
.M_AXI_WUSER(),
.M_AXI_WVALID(),
.M_AXI_WREADY(),
.M_AXI_BID(),
.M_AXI_BRESP(),
.M_AXI_BUSER(),
.M_AXI_BVALID(),
.M_AXI_BREADY(),
.S_AXI_ARID(),
.S_AXI_ARADDR(),
.S_AXI_ARLEN(),
.S_AXI_ARSIZE(),
.S_AXI_ARBURST(),
.S_AXI_ARLOCK(),
.S_AXI_ARCACHE(),
.S_AXI_ARPROT(),
.S_AXI_ARQOS(),
.S_AXI_ARREGION(),
.S_AXI_ARUSER(),
.S_AXI_ARVALID(),
.S_AXI_ARREADY(),
.S_AXI_RID(),
.S_AXI_RDATA(),
.S_AXI_RRESP(),
.S_AXI_RLAST(),
.S_AXI_RUSER(),
.S_AXI_RVALID(),
.S_AXI_RREADY(),
.M_AXI_ARID(),
.M_AXI_ARADDR(),
.M_AXI_ARLEN(),
.M_AXI_ARSIZE(),
.M_AXI_ARBURST(),
.M_AXI_ARLOCK(),
.M_AXI_ARCACHE(),
.M_AXI_ARPROT(),
.M_AXI_ARQOS(),
.M_AXI_ARREGION(),
.M_AXI_ARUSER(),
.M_AXI_ARVALID(),
.M_AXI_ARREADY(),
.M_AXI_RID(),
.M_AXI_RDATA(),
.M_AXI_RRESP(),
.M_AXI_RLAST(),
.M_AXI_RUSER(),
.M_AXI_RVALID(),
.M_AXI_RREADY(),
.S_AXIS_TVALID(),
.S_AXIS_TREADY(),
.S_AXIS_TDATA(),
.S_AXIS_TSTRB(),
.S_AXIS_TKEEP(),
.S_AXIS_TLAST(),
.S_AXIS_TID(),
.S_AXIS_TDEST(),
.S_AXIS_TUSER(),
.M_AXIS_TVALID(),
.M_AXIS_TREADY(),
.M_AXIS_TDATA(),
.M_AXIS_TSTRB(),
.M_AXIS_TKEEP(),
.M_AXIS_TLAST(),
.M_AXIS_TID(),
.M_AXIS_TDEST(),
.M_AXIS_TUSER(),
.AXI_AW_INJECTSBITERR(),
.AXI_AW_INJECTDBITERR(),
.AXI_AW_PROG_FULL_THRESH(),
.AXI_AW_PROG_EMPTY_THRESH(),
.AXI_AW_DATA_COUNT(),
.AXI_AW_WR_DATA_COUNT(),
.AXI_AW_RD_DATA_COUNT(),
.AXI_AW_SBITERR(),
.AXI_AW_DBITERR(),
.AXI_AW_OVERFLOW(),
.AXI_AW_UNDERFLOW(),
.AXI_W_INJECTSBITERR(),
.AXI_W_INJECTDBITERR(),
.AXI_W_PROG_FULL_THRESH(),
.AXI_W_PROG_EMPTY_THRESH(),
.AXI_W_DATA_COUNT(),
.AXI_W_WR_DATA_COUNT(),
.AXI_W_RD_DATA_COUNT(),
.AXI_W_SBITERR(),
.AXI_W_DBITERR(),
.AXI_W_OVERFLOW(),
.AXI_W_UNDERFLOW(),
.AXI_B_INJECTSBITERR(),
.AXI_B_INJECTDBITERR(),
.AXI_B_PROG_FULL_THRESH(),
.AXI_B_PROG_EMPTY_THRESH(),
.AXI_B_DATA_COUNT(),
.AXI_B_WR_DATA_COUNT(),
.AXI_B_RD_DATA_COUNT(),
.AXI_B_SBITERR(),
.AXI_B_DBITERR(),
.AXI_B_OVERFLOW(),
.AXI_B_UNDERFLOW(),
.AXI_AR_INJECTSBITERR(),
.AXI_AR_INJECTDBITERR(),
.AXI_AR_PROG_FULL_THRESH(),
.AXI_AR_PROG_EMPTY_THRESH(),
.AXI_AR_DATA_COUNT(),
.AXI_AR_WR_DATA_COUNT(),
.AXI_AR_RD_DATA_COUNT(),
.AXI_AR_SBITERR(),
.AXI_AR_DBITERR(),
.AXI_AR_OVERFLOW(),
.AXI_AR_UNDERFLOW(),
.AXI_R_INJECTSBITERR(),
.AXI_R_INJECTDBITERR(),
.AXI_R_PROG_FULL_THRESH(),
.AXI_R_PROG_EMPTY_THRESH(),
.AXI_R_DATA_COUNT(),
.AXI_R_WR_DATA_COUNT(),
.AXI_R_RD_DATA_COUNT(),
.AXI_R_SBITERR(),
.AXI_R_DBITERR(),
.AXI_R_OVERFLOW(),
.AXI_R_UNDERFLOW(),
.AXIS_INJECTSBITERR(),
.AXIS_INJECTDBITERR(),
.AXIS_PROG_FULL_THRESH(),
.AXIS_PROG_EMPTY_THRESH(),
.AXIS_DATA_COUNT(),
.AXIS_WR_DATA_COUNT(),
.AXIS_RD_DATA_COUNT(),
.AXIS_SBITERR(),
.AXIS_DBITERR(),
.AXIS_OVERFLOW(),
.AXIS_UNDERFLOW()
);
// synthesis translate_on
endmodule
|
From iris.program_logic Require Export weakestpre hoare.
From iris.heap_lang Require Export lang.
From iris.proofmode Require Import tactics.
From iris.heap_lang Require Import proofmode notation.
Section spec.
Context `{!heapG Σ}. (* Set up the heap context *)
(** * Hoare Triples *)
(* Hoare-triple is a classical way of expressing
partial correctness specificatin.
Let's prove a simple triple now.
*)
Example let_assignment:
{{ True%I }} (let: "x" := #1 in "x")%E {{ r, ⌜ r = #1 ⌝ }}.
Proof.
(* Note that the expression (or program, since heap_lang is a functional
language) is a shallow-embedding in Coq with heavy notations involved.
You can just try to read it as a ML-like language. *)
iIntros "!#".
(* This is the weird thing ... In Iris, hoare triple is just
a syntactic sugar of weakest-pre style spec, which we will talk about later.
So we need to use [!#] pattern to eliminate the always modality.
But current context should also look reasonable to you. *)
iIntros "_".
(* Drop the useless True *)
wp_let.
(* evaluate the let expression -- which does the substitution since
[#1] is already in normal form *)
done.
Qed.
(** The above expression is pretty pure, or put it another, _side-effect free_.
Let's check out a different one *)
Example allocation:
{{ True }} (let: "x" := ref #1 in "x")%E {{ r, ∃ l: loc, ⌜ r = #l ⌝∗ l ↦ #1 }}.
Proof.
iIntros "!# _".
wp_bind (ref _)%E. (* Focus on the expression to evaluate *)
wp_alloc l as "Hl". (* allocate [ref #1] as in a cell pointed by [l] *)
(* now [l] has _full_ ownership to a heap cell containing [#1] *)
wp_let. iExists l.
by iSplitR "Hl".
Qed.
(** * Weakest-pre Style *)
(* Why we need WP-style spec?
1. It is more primitive -- Hoare triple can be encoded with WP-style spec,
but not vice versa.
2. Weakest preconditions are better suited for interactive proving.
What you have in the context (including but not limited to "pre-condition")
is displayed in the context, now your target is too prove the after the
expression, the post-condition will hold. It is more natural than letting
a pre-condition hanging around. *)
Example wp_example: ∀ P: iProp Σ,
P ⊢ WP #1 {{ _, P }}.
Proof.
iIntros (P) "HP".
wp_value.
done.
Qed.
(* So, how can we write WP-spec for a library function? *)
Definition add_one : val :=
λ: "x", "x" <- !"x" + #1.
Lemma add_one_spec:
∀ (x: loc) (n: Z) (Φ: val → iProp Σ),
x ↦ #n ∗ (x ↦ #(n + 1) -∗ Φ #())
⊢ WP add_one #x {{ Φ }}.
Proof.
iIntros (x n Φ) "(Hx & HΦ)".
rewrite /add_one.
wp_let. wp_load.
wp_op. wp_store.
by iApply "HΦ".
Qed.
Local Opaque add_one.
(* The [Φ] here means any post-condition: since it is
universally qualified, we can always instantiate it with
current context in the client side, and the productions before the
wand will be introduced to the new context *)
Lemma add_one_client: ∀ (x y: loc),
x ↦ #1 ∗ y ↦ #2
⊢ WP add_one #x;; add_one #y {{ _, x ↦ #2 ∗ y ↦ #3 }}.
Proof.
iIntros (x y) "(Hx & Hy)".
wp_bind (add_one _).
iApply add_one_spec.
iFrame "#". (* Frame out the persistent context. *)
iFrame "Hx".
iIntros "Hx".
wp_seq.
iApply add_one_spec.
iFrame "#".
iFrame "Hy".
iIntros "Hy".
iSplitL "Hx"; done.
Qed.
(** You can observe how the specification _generally_ fit
in any specific client context *)
(* TODO: Add one section about Texan triple *)
End spec.
|
/////////////////////////////////////////////////////////////
// Created by: Synopsys DC Ultra(TM) in wire load mode
// Version : L-2016.03-SP3
// Date : Sun Nov 13 14:28:57 2016
/////////////////////////////////////////////////////////////
module FPU_Multiplication_Function_W64_EW11_SW52 ( clk, rst, beg_FSM, ack_FSM,
Data_MX, Data_MY, round_mode, overflow_flag, underflow_flag, ready,
final_result_ieee );
input [63:0] Data_MX;
input [63:0] Data_MY;
input [1:0] round_mode;
output [63:0] final_result_ieee;
input clk, rst, beg_FSM, ack_FSM;
output overflow_flag, underflow_flag, ready;
wire zero_flag, FSM_add_overflow_flag, FSM_selector_C, n287, n289, n290,
n291, n292, n293, n294, n295, n296, n297, n298, n299, n300, n301,
n302, n303, n304, n305, n306, n307, n308, n309, n310, n311, n312,
n313, n314, n315, n316, n317, n318, n319, n320, n321, n322, n323,
n324, n325, n326, n327, n328, n329, n330, n331, n332, n333, n334,
n335, n336, n337, n338, n339, n340, n341, n342, n343, n344, n345,
n346, n347, n348, n349, n350, n351, n353, n354, n355, n356, n357,
n358, n359, n360, n361, n362, n363, n364, n365, n366, n367, n368,
n369, n370, n371, n372, n373, n374, n375, n376, n377, n378, n379,
n380, n381, n382, n383, n384, n385, n386, n387, n388, n389, n390,
n391, n392, n393, n394, n395, n396, n397, n398, n399, n400, n401,
n402, n403, n404, n405, n406, n407, n408, n409, n410, n411, n412,
n413, n414, n415, n416, n417, n418, n419, n421, n422, n423, n424,
n425, n426, n427, n428, n429, n430, n431, n432, n433, n434, n435,
n436, n437, n438, n439, n440, n441, n442, n443, n444, n445, n446,
n447, n448, n449, n450, n451, n452, n453, n454, n455, n456, n457,
n458, n459, n460, n461, n462, n463, n464, n465, n466, n467, n468,
n469, n470, n471, n472, n473, n474, n475, n476, n484, n485, n486,
n487, n488, n489, n490, n492, n493, n494, n495, n496, n497, n498,
n499, n526, n527, n528, n529, n530, n531, n532, n533, n534, n535,
n536, n537, n538, n539, n540, n541, n542, n543, n544, n545, n546,
n547, n548, n549, n550, n551, n552, n553, n554, n555, n556, n557,
n558, n559, n560, n561, n562, n563, n564, n565, n566, n567, n568,
n569, n570, n571, n572, n573, n574, n575, n576, n577, n578, n579,
n580, n581, n582, n583, n584, n585, n586, n587, n588, n589, n590,
n591, n592, n593, n594, n595, n596, n597, n598, n599, n600, n601,
n602, n603, n604, n605, n606, n607, n608, n609, n610, n611, n612,
n613, n614, n615, n616, n617, n618, n619, n620, n621, n622, n623,
n624, n625, n626, n627, n628, n629, n630, n631, n632, n633, n634,
n635, n636, n637, n638, n639, n640, n641, n642, n643, n644, n645,
n646, n648, n649, n650, n652, n653, n654, n655, n656, n657, n658,
n659, n660, n661, n662, n663, n664, n666, n667, n668, n670, n672,
n673, n675, n677, n679, n680, n684, n685, n687, n688, n689, n691,
n693, n694, n695, n696, n697, n698, n699, n700, n701, n702, n703,
n704, n705, n706, n707, n708, n709, n710, n711, n712, n714, n715,
DP_OP_168J27_122_4811_n8551, DP_OP_168J27_122_4811_n8550,
DP_OP_168J27_122_4811_n8549, DP_OP_168J27_122_4811_n8548,
DP_OP_168J27_122_4811_n8547, DP_OP_168J27_122_4811_n8545,
DP_OP_168J27_122_4811_n8544, DP_OP_168J27_122_4811_n8543,
DP_OP_168J27_122_4811_n8542, DP_OP_168J27_122_4811_n8541,
DP_OP_168J27_122_4811_n8540, DP_OP_168J27_122_4811_n8539,
DP_OP_168J27_122_4811_n8538, DP_OP_168J27_122_4811_n8537,
DP_OP_168J27_122_4811_n8536, DP_OP_168J27_122_4811_n8535,
DP_OP_168J27_122_4811_n8534, DP_OP_168J27_122_4811_n8533,
DP_OP_168J27_122_4811_n8532, DP_OP_168J27_122_4811_n8531,
DP_OP_168J27_122_4811_n8530, DP_OP_168J27_122_4811_n8529,
DP_OP_168J27_122_4811_n8528, DP_OP_168J27_122_4811_n8527,
DP_OP_168J27_122_4811_n8526, DP_OP_168J27_122_4811_n8525,
DP_OP_168J27_122_4811_n8522, DP_OP_168J27_122_4811_n8521,
DP_OP_168J27_122_4811_n8520, DP_OP_168J27_122_4811_n8519,
DP_OP_168J27_122_4811_n8518, DP_OP_168J27_122_4811_n8517,
DP_OP_168J27_122_4811_n8516, DP_OP_168J27_122_4811_n8515,
DP_OP_168J27_122_4811_n8514, DP_OP_168J27_122_4811_n8513,
DP_OP_168J27_122_4811_n8512, DP_OP_168J27_122_4811_n8511,
DP_OP_168J27_122_4811_n8510, DP_OP_168J27_122_4811_n8508,
DP_OP_168J27_122_4811_n8507, DP_OP_168J27_122_4811_n8506,
DP_OP_168J27_122_4811_n8505, DP_OP_168J27_122_4811_n8504,
DP_OP_168J27_122_4811_n8503, DP_OP_168J27_122_4811_n8502,
DP_OP_168J27_122_4811_n8501, DP_OP_168J27_122_4811_n8500,
DP_OP_168J27_122_4811_n8499, DP_OP_168J27_122_4811_n8498,
DP_OP_168J27_122_4811_n8488, DP_OP_168J27_122_4811_n8484,
DP_OP_168J27_122_4811_n8483, DP_OP_168J27_122_4811_n8482,
DP_OP_168J27_122_4811_n8481, DP_OP_168J27_122_4811_n8480,
DP_OP_168J27_122_4811_n8477, DP_OP_168J27_122_4811_n8476,
DP_OP_168J27_122_4811_n8475, DP_OP_168J27_122_4811_n8474,
DP_OP_168J27_122_4811_n8473, DP_OP_168J27_122_4811_n8472,
DP_OP_168J27_122_4811_n8471, DP_OP_168J27_122_4811_n8463,
DP_OP_168J27_122_4811_n8461, DP_OP_168J27_122_4811_n8460,
DP_OP_168J27_122_4811_n8457, DP_OP_168J27_122_4811_n8456,
DP_OP_168J27_122_4811_n8455, DP_OP_168J27_122_4811_n8452,
DP_OP_168J27_122_4811_n8451, DP_OP_168J27_122_4811_n8449,
DP_OP_168J27_122_4811_n8448, DP_OP_168J27_122_4811_n8447,
DP_OP_168J27_122_4811_n8446, DP_OP_168J27_122_4811_n8250,
DP_OP_168J27_122_4811_n8248, DP_OP_168J27_122_4811_n8239,
DP_OP_168J27_122_4811_n8224, DP_OP_168J27_122_4811_n8223,
DP_OP_168J27_122_4811_n8220, DP_OP_168J27_122_4811_n8216,
DP_OP_168J27_122_4811_n8215, DP_OP_168J27_122_4811_n8214,
DP_OP_168J27_122_4811_n8199, DP_OP_168J27_122_4811_n8196,
DP_OP_168J27_122_4811_n8193, DP_OP_168J27_122_4811_n8191,
DP_OP_168J27_122_4811_n8190, DP_OP_168J27_122_4811_n8187,
DP_OP_168J27_122_4811_n8173, DP_OP_168J27_122_4811_n8172,
DP_OP_168J27_122_4811_n8163, DP_OP_168J27_122_4811_n6646,
DP_OP_168J27_122_4811_n6644, DP_OP_168J27_122_4811_n6640,
DP_OP_168J27_122_4811_n6637, DP_OP_168J27_122_4811_n6620,
DP_OP_168J27_122_4811_n6619, DP_OP_168J27_122_4811_n6618,
DP_OP_168J27_122_4811_n6617, DP_OP_168J27_122_4811_n6616,
DP_OP_168J27_122_4811_n6615, DP_OP_168J27_122_4811_n6613,
DP_OP_168J27_122_4811_n6611, DP_OP_168J27_122_4811_n6609,
DP_OP_168J27_122_4811_n6608, DP_OP_168J27_122_4811_n6593,
DP_OP_168J27_122_4811_n6589, DP_OP_168J27_122_4811_n6588,
DP_OP_168J27_122_4811_n6583, DP_OP_168J27_122_4811_n6581,
DP_OP_168J27_122_4811_n6575, DP_OP_168J27_122_4811_n6574,
DP_OP_168J27_122_4811_n6573, DP_OP_168J27_122_4811_n6567,
DP_OP_168J27_122_4811_n6562, DP_OP_168J27_122_4811_n6506,
DP_OP_168J27_122_4811_n6343, DP_OP_168J27_122_4811_n6342,
DP_OP_168J27_122_4811_n5124, DP_OP_168J27_122_4811_n3609,
DP_OP_168J27_122_4811_n3607, DP_OP_168J27_122_4811_n3606,
DP_OP_168J27_122_4811_n3602, DP_OP_168J27_122_4811_n3596,
DP_OP_168J27_122_4811_n3595, DP_OP_168J27_122_4811_n3580,
DP_OP_168J27_122_4811_n3572, DP_OP_168J27_122_4811_n3542,
DP_OP_168J27_122_4811_n3541, DP_OP_168J27_122_4811_n3530,
DP_OP_168J27_122_4811_n3519, DP_OP_168J27_122_4811_n3455,
DP_OP_168J27_122_4811_n3252, DP_OP_168J27_122_4811_n3251,
DP_OP_168J27_122_4811_n3250, DP_OP_168J27_122_4811_n3244,
DP_OP_168J27_122_4811_n3241, DP_OP_168J27_122_4811_n3235,
DP_OP_168J27_122_4811_n3219, add_x_19_n793, add_x_19_n786,
add_x_19_n677, add_x_19_n653, add_x_19_n648, add_x_19_n639,
add_x_19_n632, add_x_19_n625, add_x_19_n619, add_x_19_n618,
add_x_19_n610, add_x_19_n608, add_x_19_n607, add_x_19_n603,
add_x_19_n598, add_x_19_n590, add_x_19_n589, add_x_19_n584,
add_x_19_n573, add_x_19_n572, add_x_19_n570, add_x_19_n564,
add_x_19_n563, add_x_19_n555, add_x_19_n554, add_x_19_n542,
add_x_19_n541, add_x_19_n533, add_x_19_n530, add_x_19_n526,
add_x_19_n525, add_x_19_n523, add_x_19_n518, add_x_19_n517,
add_x_19_n514, add_x_19_n509, add_x_19_n503, add_x_19_n497,
add_x_19_n479, add_x_19_n468, add_x_19_n459, add_x_19_n450,
add_x_19_n446, add_x_19_n429, add_x_19_n373, add_x_19_n362,
add_x_19_n342, add_x_19_n333, add_x_19_n322, add_x_19_n310,
add_x_19_n302, add_x_19_n297, add_x_19_n289, add_x_19_n286,
add_x_19_n278, add_x_19_n273, add_x_19_n263, add_x_19_n260,
add_x_19_n252, add_x_19_n247, add_x_19_n239, add_x_19_n236,
add_x_19_n228, add_x_19_n223, add_x_19_n213, add_x_19_n210,
add_x_19_n202, add_x_19_n197, add_x_19_n189, add_x_19_n186,
add_x_19_n178, add_x_19_n173, add_x_19_n165, add_x_19_n162,
add_x_19_n154, add_x_19_n151, add_x_19_n138, add_x_19_n129,
add_x_19_n116, add_x_19_n108, add_x_19_n105, add_x_19_n97,
add_x_19_n92, add_x_19_n84, add_x_19_n56, add_x_19_n52, add_x_19_n51,
add_x_19_n50, add_x_19_n49, add_x_19_n48, add_x_19_n47, add_x_19_n46,
add_x_19_n45, add_x_19_n44, add_x_19_n43, add_x_19_n42, add_x_19_n41,
add_x_19_n40, add_x_19_n39, add_x_19_n38, add_x_19_n37, add_x_19_n36,
DP_OP_36J27_123_1029_n28, DP_OP_36J27_123_1029_n27,
DP_OP_36J27_123_1029_n26, DP_OP_36J27_123_1029_n25,
DP_OP_36J27_123_1029_n24, DP_OP_36J27_123_1029_n23,
DP_OP_36J27_123_1029_n22, DP_OP_36J27_123_1029_n21,
DP_OP_36J27_123_1029_n20, DP_OP_36J27_123_1029_n19,
DP_OP_36J27_123_1029_n18, DP_OP_36J27_123_1029_n12,
DP_OP_36J27_123_1029_n11, DP_OP_36J27_123_1029_n10,
DP_OP_36J27_123_1029_n9, DP_OP_36J27_123_1029_n8,
DP_OP_36J27_123_1029_n7, DP_OP_36J27_123_1029_n6,
DP_OP_36J27_123_1029_n5, DP_OP_36J27_123_1029_n4,
DP_OP_36J27_123_1029_n3, DP_OP_36J27_123_1029_n2,
DP_OP_36J27_123_1029_n1, n728, n729, n731, n732, n733, n734, n735,
n736, n737, n738, n743, n744, n745, n746, n747, n748, n749, n750,
n751, n752, n753, n754, n755, n756, n757, n758, n759, n760, n761,
n762, n763, n764, n765, n766, n767, n768, n769, n770, n771, n772,
n773, n774, n775, n776, n777, n778, n779, n780, n781, n782, n783,
n784, n785, n786, n787, n788, n789, n790, n791, n792, n793, n794,
n795, n796, n797, n798, n799, n800, n801, n802, n803, n804, n805,
n806, n807, n808, n809, n810, n811, n812, n813, n814, n815, n816,
n817, n818, n819, n820, n821, n822, n823, n824, n825, n826, n827,
n828, n829, n830, n831, n832, n833, n834, n835, n836, n837, n838,
n839, n840, n841, n842, n843, n844, n845, n846, n847, n848, n849,
n850, n851, n852, n853, n854, n855, n856, n857, n858, n859, n860,
n861, n862, n863, n864, n865, n866, n867, n868, n869, n870, n871,
n872, n873, n874, n875, n876, n877, n878, n879, n880, n881, n882,
n883, n884, n885, n886, n887, n888, n889, n890, n891, n892, n893,
n894, n895, n896, n897, n898, n899, n900, n901, n902, n903, n904,
n905, n906, n907, n908, n909, n910, n911, n912, n913, n914, n915,
n916, n917, n918, n919, n920, n921, n922, n923, n924, n925, n926,
n927, n928, n929, n930, n931, n932, n933, n934, n935, n936, n937,
n938, n939, n940, n941, n942, n943, n944, n945, n946, n947, n948,
n949, n950, n951, n952, n953, n954, n955, n956, n957, n958, n959,
n960, n961, n962, n963, n964, n965, n966, n967, n968, n969, n970,
n971, n972, n973, n974, n975, n976, n977, n978, n979, n980, n981,
n982, n983, n984, n985, n986, n987, n988, n989, n990, n991, n992,
n993, n994, n995, n996, n997, n998, n999, n1000, n1001, n1002, n1003,
n1004, n1005, n1006, n1007, n1008, n1009, n1010, n1011, n1012, n1013,
n1014, n1015, n1016, n1017, n1018, n1019, n1020, n1021, n1022, n1023,
n1024, n1025, n1026, n1027, n1028, n1029, n1030, n1031, n1032, n1033,
n1034, n1035, n1036, n1037, n1038, n1039, n1040, n1041, n1042, n1043,
n1044, n1045, n1046, n1047, n1048, n1049, n1050, n1051, n1052, n1053,
n1054, n1055, n1056, n1057, n1058, n1059, n1060, n1061, n1062, n1063,
n1064, n1065, n1066, n1067, n1068, n1069, n1070, n1071, n1072, n1073,
n1074, n1075, n1076, n1077, n1078, n1079, n1080, n1081, n1082, n1083,
n1084, n1085, n1086, n1087, n1088, n1089, n1090, n1091, n1092, n1093,
n1094, n1095, n1096, n1097, n1098, n1099, n1100, n1101, n1102, n1103,
n1104, n1105, n1106, n1107, n1108, n1109, n1110, n1111, n1112, n1113,
n1114, n1115, n1116, n1117, n1118, n1119, n1120, n1121, n1122, n1123,
n1124, n1125, n1126, n1127, n1128, n1129, n1130, n1131, n1132, n1133,
n1134, n1135, n1136, n1137, n1138, n1139, n1140, n1141, n1142, n1143,
n1144, n1145, n1146, n1147, n1148, n1149, n1150, n1151, n1152, n1153,
n1154, n1155, n1156, n1157, n1158, n1159, n1160, n1161, n1162, n1163,
n1164, n1165, n1166, n1167, n1168, n1169, n1170, n1171, n1172, n1173,
n1174, n1175, n1176, n1177, n1178, n1179, n1180, n1181, n1182, n1183,
n1184, n1185, n1186, n1187, n1188, n1189, n1190, n1191, n1192, n1193,
n1194, n1195, n1196, n1197, n1198, n1199, n1200, n1201, n1202, n1203,
n1204, n1205, n1206, n1207, n1208, n1209, n1210, n1211, n1212, n1213,
n1214, n1215, n1216, n1217, n1218, n1219, n1220, n1221, n1222, n1223,
n1224, n1225, n1226, n1227, n1228, n1229, n1230, n1231, n1232, n1233,
n1234, n1235, n1236, n1237, n1238, n1239, n1240, n1241, n1242, n1243,
n1244, n1245, n1246, n1247, n1248, n1249, n1250, n1251, n1252, n1253,
n1254, n1255, n1256, n1257, n1258, n1259, n1260, n1261, n1262, n1263,
n1264, n1265, n1266, n1267, n1268, n1269, n1270, n1271, n1272, n1273,
n1274, n1275, n1276, n1277, n1278, n1279, n1280, n1281, n1282, n1283,
n1284, n1285, n1286, n1287, n1288, n1289, n1290, n1291, n1292, n1293,
n1294, n1295, n1296, n1297, n1298, n1299, n1300, n1301, n1302, n1303,
n1304, n1305, n1306, n1307, n1308, n1309, n1310, n1311, n1312, n1313,
n1314, n1315, n1316, n1317, n1318, n1319, n1320, n1321, n1322, n1323,
n1324, n1325, n1326, n1327, n1328, n1329, n1330, n1331, n1332, n1333,
n1334, n1335, n1336, n1337, n1338, n1339, n1340, n1341, n1342, n1343,
n1344, n1345, n1346, n1347, n1348, n1349, n1350, n1351, n1352, n1353,
n1354, n1355, n1356, n1357, n1358, n1359, n1360, n1361, n1362, n1363,
n1364, n1365, n1366, n1367, n1368, n1369, n1370, n1371, n1372, n1373,
n1374, n1375, n1376, n1377, n1378, n1379, n1380, n1381, n1382, n1383,
n1384, n1385, n1386, n1387, n1388, n1389, n1390, n1391, n1392, n1393,
n1394, n1395, n1396, n1397, n1398, n1399, n1400, n1401, n1402, n1403,
n1404, n1405, n1406, n1407, n1408, n1409, n1410, n1411, n1412, n1413,
n1414, n1415, n1416, n1417, n1418, n1419, n1420, n1421, n1422, n1423,
n1424, n1425, n1426, n1427, n1428, n1429, n1430, n1431, n1432, n1433,
n1434, n1435, n1436, n1437, n1438, n1439, n1440, n1441, n1442, n1443,
n1444, n1445, n1446, n1447, n1448, n1449, n1450, n1451, n1452, n1453,
n1454, n1455, n1456, n1457, n1458, n1459, n1460, n1461, n1462, n1463,
n1464, n1465, n1466, n1467, n1468, n1469, n1470, n1471, n1472, n1473,
n1474, n1475, n1476, n1477, n1478, n1479, n1480, n1481, n1482, n1483,
n1484, n1485, n1486, n1487, n1488, n1489, n1490, n1491, n1492, n1493,
n1494, n1495, n1496, n1497, n1498, n1499, n1500, n1501, n1502, n1503,
n1504, n1505, n1506, n1507, n1508, n1509, n1510, n1511, n1512, n1513,
n1514, n1515, n1516, n1517, n1518, n1519, n1520, n1521, n1522, n1523,
n1524, n1525, n1526, n1527, n1528, n1529, n1530, n1531, n1532, n1533,
n1534, n1535, n1536, n1537, n1538, n1539, n1540, n1541, n1542, n1543,
n1544, n1545, n1546, n1547, n1548, n1549, n1550, n1551, n1552, n1553,
n1554, n1555, n1556, n1557, n1558, n1559, n1560, n1561, n1562, n1563,
n1564, n1565, n1566, n1567, n1568, n1569, n1570, n1571, n1572, n1573,
n1574, n1575, n1576, n1577, n1578, n1579, n1580, n1581, n1582, n1583,
n1584, n1585, n1586, n1587, n1588, n1589, n1590, n1591, n1592, n1593,
n1594, n1595, n1596, n1597, n1598, n1599, n1600, n1601, n1602, n1603,
n1604, n1605, n1606, n1607, n1608, n1609, n1610, n1611, n1612, n1613,
n1614, n1615, n1616, n1617, n1618, n1619, n1620, n1621, n1622, n1623,
n1624, n1625, n1626, n1627, n1628, n1629, n1630, n1631, n1632, n1633,
n1634, n1635, n1636, n1637, n1638, n1639, n1640, n1641, n1642, n1643,
n1644, n1645, n1646, n1647, n1648, n1649, n1650, n1651, n1652, n1653,
n1655, n1656, n1657, n1658, n1659, n1661, n1662, n1663, n1664, n1665,
n1666, n1667, n1668, n1669, n1670, n1671, n1672, n1673, n1674, n1675,
n1676, n1677, n1678, n1679, n1680, n1681, n1682, n1683, n1684, n1685,
n1686, n1687, n1688, n1689, n1690, n1691, n1692, n1693, n1694, n1695,
n1696, n1697, n1698, n1699, n1700, n1701, n1702, n1703, n1704, n1705,
n1706, n1707, n1708, n1709, n1710, n1711, n1712, n1713, n1714, n1715,
n1716, n1717, n1718, n1719, n1720, n1721, n1722, n1723, n1724, n1725,
n1726, n1727, n1728, n1729, n1730, n1731, n1732, n1733, n1734, n1735,
n1736, n1737, n1738, n1739, n1740, n1741, n1742, n1743, n1744, n1745,
n1746, n1747, n1748, n1749, n1750, n1751, n1752, n1753, n1754, n1755,
n1756, n1757, n1758, n1759, n1760, n1761, n1762, n1763, n1764, n1765,
n1766, n1767, n1768, n1769, n1770, n1771, n1772, n1773, n1774, n1775,
n1776, n1777, n1778, n1779, n1780, n1781, n1782, n1783, n1784, n1785,
n1786, n1787, n1788, n1789, n1790, n1791, n1792, n1793, n1794, n1795,
n1796, n1797, n1798, n1799, n1800, n1801, n1802, n1803, n1804, n1805,
n1806, n1807, n1808, n1809, n1810, n1811, n1812, n1813, n1814, n1815,
n1816, n1817, n1818, n1819, n1820, n1821, n1822, n1823, n1824, n1825,
n1826, n1827, n1828, n1829, n1830, n1831, n1832, n1833, n1834, n1835,
n1836, n1837, n1838, n1839, n1840, n1841, n1842, n1843, n1844, n1845,
n1846, n1847, n1848, n1849, n1850, n1851, n1852, n1853, n1854, n1855,
n1856, n1857, n1858, n1859, n1860, n1861, n1862, n1863, n1864, n1865,
n1866, n1867, n1868, n1869, n1870, n1871, n1872, n1873, n1874, n1875,
n1876, n1877, n1878, n1879, n1880, n1881, n1882, n1883, n1884, n1885,
n1886, n1887, n1888, n1889, n1890, n1891, n1892, n1893, n1894, n1895,
n1896, n1897, n1898, n1899, n1900, n1901, n1902, n1903, n1904, n1905,
n1906, n1907, n1908, n1909, n1910, n1911, n1912, n1913, n1914, n1915,
n1916, n1917, n1918, n1919, n1920, n1921, n1922, n1923, n1924, n1925,
n1926, n1927, n1928, n1929, n1930, n1931, n1932, n1933, n1934, n1935,
n1936, n1937, n1938, n1939, n1940, n1941, n1942, n1943, n1944, n1945,
n1946, n1947, n1948, n1949, n1950, n1951, n1952, n1953, n1954, n1955,
n1956, n1957, n1958, n1959, n1960, n1961, n1962, n1963, n1964, n1965,
n1966, n1967, n1968, n1969, n1970, n1971, n1972, n1973, n1974, n1975,
n1976, n1977, n1978, n1979, n1980, n1981, n1982, n1983, n1984, n1985,
n1986, n1987, n1988, n1989, n1990, n1991, n1992, n1993, n1994, n1995,
n1996, n1997, n1998, n1999, n2000, n2001, n2002, n2003, n2004, n2005,
n2006, n2007, n2008, n2009, n2010, n2011, n2012, n2013, n2014, n2015,
n2016, n2017, n2018, n2019, n2020, n2021, n2022, n2023, n2024, n2025,
n2026, n2027, n2028, n2029, n2030, n2031, n2032, n2033, n2034, n2035,
n2036, n2037, n2038, n2039, n2040, n2041, n2042, n2043, n2044, n2045,
n2046, n2047, n2048, n2049, n2050, n2051, n2052, n2053, n2054, n2055,
n2056, n2057, n2058, n2059, n2060, n2061, n2062, n2063, n2064, n2065,
n2066, n2067, n2068, n2069, n2070, n2071, n2072, n2073, n2074, n2075,
n2076, n2077, n2078, n2079, n2080, n2081, n2082, n2083, n2084, n2085,
n2086, n2087, n2088, n2089, n2090, n2091, n2092, n2093, n2094, n2095,
n2096, n2097, n2098, n2099, n2100, n2101, n2102, n2103, n2104, n2105,
n2106, n2107, n2108, n2109, n2110, n2111, n2112, n2113, n2114, n2115,
n2116, n2117, n2118, n2119, n2120, n2121, n2122, n2123, n2124, n2125,
n2126, n2127, n2128, n2129, n2130, n2131, n2132, n2133, n2134, n2135,
n2136, n2137, n2138, n2139, n2140, n2141, n2142, n2143, n2144, n2145,
n2146, n2147, n2148, n2149, n2150, n2151, n2152, n2153, n2154, n2155,
n2156, n2157, n2158, n2159, n2160, n2161, n2162, n2163, n2164, n2165,
n2166, n2167, n2168, n2169, n2170, n2171, n2172, n2173, n2174, n2175,
n2176, n2177, n2178, n2179, n2180, n2181, n2182, n2183, n2184, n2185,
n2186, n2187, n2188, n2189, n2190, n2191, n2192, n2193, n2194, n2195,
n2196, n2197, n2198, n2199, n2200, n2201, n2202, n2203, n2204, n2205,
n2206, n2207, n2208, n2209, n2210, n2211, n2212, n2213, n2214, n2215,
n2216, n2217, n2218, n2219, n2220, n2221, n2222, n2223, n2224, n2225,
n2226, n2227, n2228, n2229, n2230, n2231, n2232, n2233, n2234, n2235,
n2236, n2237, n2238, n2239, n2240, n2241, n2242, n2243, n2244, n2245,
n2246, n2247, n2248, n2249, n2250, n2251, n2252, n2253, n2254, n2255,
n2256, n2257, n2258, n2259, n2260, n2261, n2262, n2263, n2264, n2265,
n2266, n2267, n2268, n2269, n2270, n2271, n2272, n2273, n2274, n2275,
n2276, n2277, n2278, n2279, n2280, n2281, n2282, n2283, n2284, n2285,
n2286, n2287, n2288, n2289, n2290, n2291, n2292, n2293, n2294, n2295,
n2296, n2297, n2298, n2299, n2300, n2301, n2302, n2303, n2304, n2305,
n2306, n2307, n2308, n2309, n2310, n2311, n2312, n2313, n2314, n2315,
n2316, n2317, n2318, n2319, n2320, n2321, n2322, n2323, n2324, n2325,
n2326, n2327, n2328, n2329, n2330, n2331, n2332, n2333, n2334, n2335,
n2336, n2337, n2338, n2339, n2340, n2341, n2342, n2343, n2344, n2345,
n2346, n2347, n2348, n2349, n2350, n2351, n2352, n2353, n2354, n2355,
n2356, n2357, n2358, n2359, n2360, n2361, n2362, n2363, n2364, n2365,
n2366, n2367, n2368, n2369, n2370, n2371, n2372, n2373, n2374, n2375,
n2376, n2377, n2378, n2379, n2380, n2381, n2382, n2383, n2384, n2385,
n2386, n2387, n2388, n2389, n2390, n2391, n2392, n2393, n2394, n2395,
n2396, n2397, n2398, n2399, n2400, n2401, n2402, n2403, n2404, n2405,
n2406, n2407, n2408, n2409, n2410, n2411, n2412, n2413, n2414, n2415,
n2416, n2417, n2418, n2419, n2420, n2421, n2422, n2423, n2424, n2425,
n2426, n2427, n2428, n2429, n2430, n2431, n2432, n2433, n2434, n2435,
n2436, n2437, n2438, n2439, n2440, n2441, n2442, n2443, n2444, n2445,
n2446, n2447, n2448, n2449, n2450, n2451, n2452, n2453, n2454, n2455,
n2456, n2457, n2458, n2459, n2460, n2461, n2462, n2463, n2464, n2465,
n2466, n2467, n2468, n2469, n2470, n2471, n2472, n2473, n2474, n2475,
n2476, n2477, n2478, n2479, n2480, n2481, n2482, n2483, n2484, n2485,
n2486, n2487, n2488, n2489, n2490, n2491, n2492, n2493, n2494, n2495,
n2496, n2497, n2498, n2499, n2500, n2501, n2502, n2503, n2504, n2505,
n2506, n2507, n2508, n2509, n2510, n2511, n2512, n2513, n2514, n2515,
n2516, n2517, n2518, n2519, n2520, n2521, n2522, n2523, n2524, n2525,
n2526, n2527, n2528, n2529, n2530, n2531, n2532, n2533, n2534, n2535,
n2536, n2537, n2538, n2539, n2540, n2541, n2542, n2543, n2544, n2545,
n2546, n2547, n2548, n2549, n2550, n2551, n2552, n2553, n2554, n2555,
n2556, n2557, n2558, n2559, n2560, n2561, n2562, n2563, n2564, n2565,
n2566, n2567, n2568, n2569, n2570, n2571, n2572, n2573, n2574, n2575,
n2576, n2577, n2578, n2579, n2580, n2581, n2582, n2583, n2584, n2585,
n2586, n2587, n2588, n2589, n2590, n2591, n2592, n2593, n2594, n2595,
n2596, n2597, n2598, n2599, n2600, n2601, n2602, n2603, n2604, n2605,
n2606, n2607, n2608, n2609, n2610, n2611, n2612, n2613, n2614, n2615,
n2616, n2617, n2618, n2619, n2620, n2621, n2622, n2623, n2624, n2625,
n2626, n2627, n2628, n2629, n2630, n2631, n2632, n2633, n2634, n2635,
n2636, n2637, n2638, n2639, n2640, n2641, n2642, n2643, n2644, n2645,
n2646, n2647, n2648, n2649, n2650, n2651, n2652, n2653, n2654, n2655,
n2656, n2657, n2658, n2659, n2660, n2661, n2662, n2663, n2664, n2665,
n2666, n2667, n2668, n2669, n2670, n2671, n2672, n2673, n2674, n2675,
n2676, n2677, n2678, n2679, n2680, n2681, n2682, n2683, n2684, n2685,
n2686, n2687, n2688, n2689, n2690, n2691, n2692, n2693, n2694, n2695,
n2696, n2697, n2698, n2699, n2700, n2701, n2702, n2703, n2704, n2705,
n2706, n2707, n2708, n2709, n2710, n2711, n2712, n2713, n2714, n2715,
n2716, n2717, n2718, n2719, n2720, n2721, n2722, n2723, n2724, n2725,
n2726, n2727, n2728, n2729, n2730, n2731, n2732, n2733, n2734, n2735,
n2736, n2737, n2738, n2739, n2740, n2741, n2742, n2743, n2744, n2745,
n2746, n2747, n2748, n2749, n2750, n2751, n2752, n2753, n2754, n2755,
n2756, n2757, n2758, n2759, n2760, n2761, n2762, n2763, n2764, n2765,
n2766, n2767, n2768, n2769, n2770, n2771, n2772, n2773, n2774, n2775,
n2776, n2777, n2778, n2779, n2780, n2781, n2782, n2783, n2784, n2785,
n2786, n2787, n2788, n2789, n2790, n2791, n2792, n2793, n2794, n2795,
n2796, n2797, n2798, n2799, n2800, n2801, n2802, n2803, n2804, n2805,
n2806, n2807, n2808, n2809, n2810, n2811, n2812, n2813, n2814, n2815,
n2816, n2817, n2818, n2819, n2820, n2821, n2822, n2823, n2824, n2825,
n2826, n2827, n2828, n2829, n2830, n2831, n2832, n2833, n2834, n2835,
n2836, n2837, n2838, n2839, n2840, n2841, n2842, n2843, n2844, n2845,
n2846, n2847, n2848, n2849, n2850, n2851, n2852, n2853, n2854, n2855,
n2856, n2857, n2858, n2859, n2860, n2861, n2862, n2863, n2864, n2865,
n2866, n2867, n2868, n2869, n2870, n2871, n2872, n2873, n2874, n2875,
n2876, n2877, n2878, n2879, n2880, n2881, n2882, n2883, n2884, n2885,
n2886, n2887, n2888, n2889, n2890, n2891, n2892, n2893, n2894, n2895,
n2896, n2897, n2898, n2899, n2900, n2901, n2902, n2903, n2904, n2905,
n2906, n2907, n2908, n2909, n2910, n2911, n2912, n2913, n2914, n2915,
n2916, n2917, n2918, n2919, n2920, n2921, n2922, n2923, n2924, n2925,
n2926, n2927, n2928, n2929, n2930, n2931, n2932, n2933, n2934, n2935,
n2936, n2937, n2938, n2939, n2940, n2941, n2942, n2943, n2944, n2945,
n2946, n2947, n2948, n2949, n2950, n2951, n2952, n2953, n2954, n2955,
n2956, n2957, n2958, n2959, n2960, n2961, n2962, n2963, n2964, n2965,
n2966, n2967, n2968, n2969, n2970, n2971, n2972, n2973, n2974, n2975,
n2976, n2977, n2978, n2979, n2980, n2981, n2982, n2983, n2984, n2985,
n2986, n2987, n2988, n2989, n2990, n2991, n2992, n2993, n2994, n2995,
n2996, n2997, n2998, n2999, n3000, n3001, n3002, n3003, n3004, n3005,
n3006, n3007, n3008, n3009, n3010, n3011, n3012, n3013, n3014, n3015,
n3016, n3017, n3018, n3019, n3020, n3021, n3022, n3023, n3024, n3025,
n3026, n3027, n3028, n3029, n3030, n3031, n3032, n3033, n3034, n3035,
n3036, n3037, n3038, n3039, n3040, n3041, n3042, n3043, n3044, n3045,
n3046, n3047, n3048, n3049, n3050, n3051, n3052, n3053, n3054, n3055,
n3056, n3057, n3058, n3059, n3060, n3061, n3062, n3063, n3064, n3065,
n3066, n3067, n3068, n3069, n3070, n3071, n3072, n3073, n3074, n3075,
n3076, n3077, n3078, n3079, n3080, n3081, n3082, n3083, n3084, n3085,
n3086, n3087, n3088, n3089, n3090, n3091, n3092, n3093, n3094, n3095,
n3096, n3097, n3098, n3099, n3100, n3101, n3102, n3103, n3104, n3105,
n3106, n3107, n3108, n3109, n3110, n3111, n3112, n3113, n3114, n3115,
n3116, n3117, n3118, n3119, n3120, n3121, n3122, n3123, n3124, n3125,
n3126, n3127, n3128, n3129, n3130, n3131, n3132, n3133, n3134, n3135,
n3136, n3137, n3138, n3139, n3140, n3141, n3142, n3143, n3144, n3145,
n3146, n3147, n3148, n3149, n3150, n3151, n3152, n3153, n3154, n3155,
n3156, n3157, n3158, n3159, n3160, n3161, n3162, n3163, n3164, n3165,
n3166, n3167, n3168, n3169, n3170, n3171, n3172, n3173, n3174, n3175,
n3176, n3177, n3178, n3179, n3180, n3181, n3182, n3183, n3184, n3185,
n3186, n3187, n3188, n3189, n3190, n3191, n3192, n3193, n3194, n3195,
n3196, n3197, n3198, n3199, n3200, n3201, n3202, n3203, n3204, n3205,
n3206, n3207, n3208, n3209, n3210, n3211, n3212, n3213, n3214, n3215,
n3216, n3217, n3218, n3219, n3220, n3221, n3222, n3223, n3224, n3225,
n3226, n3227, n3228, n3229, n3230, n3231, n3232, n3233, n3234, n3235,
n3236, n3237, n3238, n3239, n3240, n3241, n3242, n3243, n3244, n3245,
n3246, n3247, n3248, n3249, n3250, n3251, n3252, n3253, n3254, n3255,
n3256, n3257, n3258, n3259, n3260, n3261, n3262, n3263, n3264, n3265,
n3266, n3267, n3268, n3269, n3270, n3271, n3272, n3273, n3274, n3275,
n3276, n3277, n3278, n3279, n3280, n3281, n3282, n3283, n3284, n3285,
n3286, n3287, n3288, n3289, n3290, n3291, n3292, n3293, n3294, n3295,
n3296, n3297, n3298, n3299, n3300, n3301, n3302, n3303, n3304, n3305,
n3306, n3307, n3308, n3309, n3310, n3311, n3312, n3313, n3314, n3315,
n3316, n3317, n3318, n3319, n3320, n3321, n3322, n3323, n3324, n3325,
n3326, n3327, n3328, n3329, n3330, n3331, n3332, n3333, n3334, n3335,
n3336, n3337, n3338, n3339, n3340, n3341, n3342, n3343, n3344, n3345,
n3346, n3347, n3348, n3349, n3350, n3351, n3352, n3353, n3354, n3355,
n3356, n3357, n3358, n3359, n3360, n3361, n3362, n3363, n3364, n3365,
n3366, n3367, n3368, n3369, n3370, n3371, n3372, n3373, n3374, n3375,
n3376, n3377, n3378, n3379, n3380, n3381, n3382, n3383, n3384, n3385,
n3386, n3387, n3388, n3389, n3390, n3391, n3392, n3393, n3394, n3395,
n3396, n3397, n3398, n3399, n3400, n3401, n3402, n3403, n3404, n3405,
n3406, n3407, n3408, n3409, n3410, n3411, n3412, n3413, n3414, n3415,
n3416, n3417, n3418, n3419, n3420, n3421, n3422, n3423, n3424, n3425,
n3426, n3427, n3428, n3429, n3430, n3431, n3432, n3433, n3434, n3435,
n3436, n3437, n3438, n3439, n3440, n3441, n3442, n3443, n3444, n3445,
n3446, n3447, n3448, n3449, n3450, n3451, n3452, n3453, n3454, n3455,
n3456, n3457, n3458, n3459, n3460, n3461, n3462, n3463, n3464, n3465,
n3466, n3467, n3468, n3469, n3470, n3471, n3472, n3473, n3474, n3475,
n3476, n3477, n3478, n3479, n3480, n3481, n3482, n3483, n3484, n3485,
n3486, n3487, n3488, n3489, n3490, n3491, n3492, n3493, n3494, n3495,
n3496, n3497, n3498, n3499, n3500, n3501, n3502, n3503, n3504, n3505,
n3506, n3507, n3508, n3509, n3510, n3511, n3512, n3513, n3514, n3515,
n3516, n3517, n3518, n3519, n3520, n3521, n3522, n3523, n3524, n3525,
n3526, n3527, n3528, n3529, n3530, n3531, n3532, n3533, n3534, n3535,
n3536, n3537, n3538, n3539, n3540, n3541, n3542, n3543, n3544, n3545,
n3546, n3547, n3548, n3549, n3550, n3551, n3552, n3553, n3554, n3555,
n3556, n3557, n3558, n3559, n3560, n3561, n3562, n3563, n3564, n3565,
n3566, n3567, n3568, n3569, n3570, n3571, n3572, n3573, n3574, n3575,
n3576, n3577, n3578, n3579, n3580, n3581, n3582, n3583, n3584, n3585,
n3586, n3587, n3588, n3589, n3590, n3591, n3592, n3593, n3594, n3595,
n3596, n3597, n3598, n3599, n3600, n3601, n3602, n3603, n3604, n3605,
n3606, n3607, n3608, n3609, n3610, n3611, n3612, n3613, n3614, n3615,
n3616, n3617, n3618, n3619, n3620, n3621, n3622, n3623, n3624, n3625,
n3626, n3627, n3628, n3629, n3630, n3631, n3632, n3633, n3634, n3635,
n3636, n3637, n3638, n3639, n3640, n3641, n3642, n3643, n3644, n3645,
n3646, n3647, n3648, n3649, n3650, n3651, n3652, n3653, n3654, n3655,
n3656, n3657, n3658, n3659, n3660, n3661, n3662, n3663, n3664, n3665,
n3666, n3667, n3668, n3669, n3670, n3671, n3672, n3673, n3674, n3675,
n3676, n3677, n3678, n3679, n3680, n3681, n3682, n3683, n3684, n3685,
n3686, n3687, n3688, n3689, n3690, n3691, n3692, n3693, n3694, n3695,
n3696, n3697, n3698, n3699, n3700, n3701, n3702, n3703, n3704, n3705,
n3706, n3707, n3708, n3709, n3710, n3711, n3712, n3713, n3714, n3715,
n3716, n3717, n3718, n3719, n3720, n3721, n3722, n3723, n3724, n3725,
n3726, n3727, n3728, n3729, n3730, n3731, n3732, n3733, n3734, n3735,
n3736, n3737, n3738, n3739, n3740, n3741, n3742, n3743, n3744, n3745,
n3746, n3747, n3748, n3749, n3750, n3751, n3752, n3753, n3754, n3755,
n3756, n3757, n3758, n3759, n3760, n3761, n3762, n3763, n3764, n3765,
n3766, n3767, n3768, n3769, n3770, n3771, n3772, n3773, n3774, n3775,
n3776, n3777, n3778, n3779, n3780, n3781, n3782, n3783, n3784, n3785,
n3786, n3787, n3788, n3789, n3790, n3791, n3792, n3793, n3794, n3795,
n3796, n3797, n3798, n3799, n3800, n3801, n3802, n3803, n3804, n3805,
n3806, n3807, n3808, n3809, n3810, n3811, n3812, n3813, n3814, n3815,
n3816, n3817, n3818, n3819, n3820, n3821, n3822, n3823, n3824, n3825,
n3826, n3827, n3828, n3829, n3830, n3831, n3832, n3833, n3834, n3835,
n3836, n3837, n3838, n3839, n3840, n3841, n3842, n3843, n3844, n3845,
n3846, n3847, n3848, n3849, n3850, n3851, n3852, n3853, n3854, n3855,
n3856, n3857, n3858, n3859, n3860, n3861, n3862, n3863, n3864, n3865,
n3866, n3867, n3868, n3869, n3870, n3871, n3872, n3873, n3874, n3875,
n3876, n3877, n3878, n3879, n3880, n3881, n3882, n3883, n3884, n3885,
n3886, n3887, n3888, n3889, n3890, n3891, n3892, n3893, n3894, n3895,
n3896, n3897, n3898, n3899, n3900, n3901, n3902, n3903, n3904, n3905,
n3906, n3907, n3908, n3909, n3910, n3911, n3912, n3913, n3914, n3915,
n3916, n3917, n3918, n3919, n3920, n3921, n3922, n3923, n3924, n3925,
n3926, n3927, n3928, n3929, n3930, n3931, n3932, n3933, n3934, n3935,
n3936, n3937, n3938, n3939, n3940, n3941, n3942, n3943, n3944, n3945,
n3946, n3947, n3948, n3949, n3950, n3951, n3952, n3953, n3954, n3955,
n3956, n3957, n3958, n3959, n3960, n3961, n3962, n3963, n3964, n3965,
n3966, n3967, n3968, n3969, n3970, n3971, n3972, n3973, n3974, n3975,
n3976, n3977, n3978, n3979, n3980, n3981, n3982, n3983, n3984, n3985,
n3986, n3987, n3988, n3989, n3990, n3991, n3992, n3993, n3994, n3995,
n3996, n3997, n3998, n3999, n4000, n4001, n4002, n4003, n4004, n4005,
n4006, n4007, n4008, n4009, n4010, n4011, n4012, n4013, n4014, n4015,
n4016, n4017, n4018, n4019, n4020, n4021, n4022, n4023, n4024, n4025,
n4026, n4027, n4028, n4029, n4030, n4031, n4032, n4033, n4034, n4035,
n4036, n4037, n4038, n4039, n4040, n4041, n4042, n4043, n4044, n4045,
n4046, n4047, n4048, n4049, n4050, n4051, n4052, n4053, n4054, n4055,
n4056, n4057, n4058, n4059, n4060, n4061, n4062, n4063, n4064, n4065,
n4066, n4067, n4068, n4069, n4070, n4071, n4072, n4073, n4074, n4075,
n4076, n4077, n4078, n4079, n4080, n4081, n4082, n4083, n4084, n4085,
n4086, n4087, n4088, n4089, n4090, n4091, n4092, n4093, n4094, n4095,
n4096, n4097, n4098, n4099, n4100, n4101, n4102, n4103, n4104, n4105,
n4106, n4107, n4108, n4109, n4110, n4111, n4112, n4113, n4114, n4115,
n4116, n4117, n4118, n4119, n4120, n4121, n4122, n4123, n4124, n4125,
n4126, n4127, n4128, n4129, n4130, n4131, n4132, n4133, n4134, n4135,
n4136, n4137, n4138, n4139, n4140, n4141, n4142, n4143, n4144, n4145,
n4146, n4147, n4148, n4149, n4150, n4151, n4152, n4153, n4154, n4155,
n4156, n4157, n4158, n4159, n4160, n4161, n4162, n4163, n4164, n4165,
n4166, n4167, n4168, n4169, n4170, n4171, n4172, n4173, n4174, n4175,
n4176, n4177, n4178, n4179, n4180, n4181, n4182, n4183, n4184, n4185,
n4186, n4187, n4188, n4189, n4190, n4191, n4192, n4193, n4194, n4195,
n4196, n4197, n4198, n4199, n4200, n4201, n4202, n4203, n4204, n4205,
n4206, n4207, n4208, n4209, n4210, n4211, n4212, n4213, n4214, n4215,
n4216, n4217, n4218, n4219, n4220, n4221, n4222, n4223, n4224, n4225,
n4226, n4227, n4228, n4229, n4230, n4231, n4232, n4233, n4234, n4235,
n4236, n4237, n4238, n4239, n4240, n4241, n4242, n4243, n4244, n4245,
n4246, n4247, n4248, n4249, n4250, n4251, n4252, n4253, n4254, n4255,
n4256, n4257, n4258, n4259, n4260, n4261, n4262, n4263, n4264, n4265,
n4266, n4267, n4268, n4269, n4270, n4271, n4272, n4273, n4274, n4275,
n4276, n4277, n4278, n4279, n4280, n4281, n4282, n4283, n4284, n4285,
n4286, n4287, n4288, n4289, n4290, n4291, n4292, n4293, n4294, n4295,
n4296, n4297, n4298, n4299, n4300, n4301, n4302, n4303, n4304, n4305,
n4306, n4307, n4308, n4309, n4310, n4311, n4312, n4313, n4314, n4315,
n4316, n4317, n4318, n4319, n4320, n4321, n4322, n4323, n4324, n4325,
n4326, n4327, n4328, n4329, n4330, n4331, n4332, n4333, n4334, n4335,
n4336, n4337, n4338, n4339, n4340, n4341, n4342, n4343, n4344, n4345,
n4346, n4347, n4348, n4349, n4350, n4351, n4352, n4353, n4354, n4355,
n4356, n4357, n4358, n4359, n4360, n4361, n4362, n4363, n4364, n4365,
n4366, n4367, n4368, n4369, n4370, n4371, n4372, n4373, n4374, n4375,
n4376, n4377, n4378, n4379, n4380, n4381, n4382, n4383, n4384, n4385,
n4386, n4387, n4388, n4389, n4390, n4391, n4392, n4393, n4394, n4395,
n4396, n4397, n4398, n4399, n4400, n4401, n4402, n4403, n4404, n4405,
n4406, n4407, n4408, n4409, n4410, n4411, n4412, n4413, n4414, n4415,
n4416, n4417, n4418, n4419, n4420, n4421, n4422, n4423, n4424, n4425,
n4426, n4427, n4428, n4429, n4430, n4431, n4432, n4433, n4434, n4435,
n4436, n4437, n4438, n4439, n4440, n4441, n4442, n4443, n4444, n4445,
n4446, n4447, n4448, n4449, n4450, n4451, n4452, n4453, n4454, n4455,
n4456, n4457, n4458, n4459, n4460, n4461, n4462, n4463, n4464, n4465,
n4466, n4467, n4468, n4469, n4470, n4471, n4472, n4473, n4474, n4475,
n4476, n4477, n4478, n4479, n4480, n4481, n4482, n4483, n4484, n4485,
n4486, n4487, n4488, n4489, n4490, n4491, n4492, n4493, n4494, n4495,
n4496, n4497, n4498, n4499, n4500, n4501, n4502, n4503, n4504, n4505,
n4506, n4507, n4508, n4509, n4510, n4511, n4512, n4513, n4514, n4515,
n4516, n4517, n4518, n4519, n4520, n4521, n4522, n4523, n4524, n4525,
n4526, n4527, n4528, n4529, n4530, n4531, n4532, n4533, n4534, n4535,
n4536, n4537, n4538, n4539, n4540, n4541, n4542, n4543, n4544, n4545,
n4546, n4547, n4548, n4549, n4550, n4551, n4552, n4553, n4554, n4555,
n4556, n4557, n4558, n4559, n4560, n4561, n4562, n4563, n4564, n4565,
n4566, n4567, n4568, n4569, n4570, n4571, n4572, n4573, n4574, n4575,
n4576, n4577, n4578, n4579, n4580, n4581, n4582, n4583, n4584, n4585,
n4586, n4587, n4588, n4589, n4590, n4591, n4592, n4593, n4594, n4595,
n4596, n4597, n4598, n4599, n4600, n4601, n4602, n4603, n4604, n4605,
n4606, n4607, n4608, n4609, n4610, n4611, n4612, n4613, n4614, n4615,
n4616, n4617, n4618, n4619, n4620, n4621, n4622, n4623, n4624, n4625,
n4626, n4627, n4628, n4629, n4630, n4631, n4632, n4633, n4634, n4635,
n4636, n4637, n4638, n4639, n4640, n4641, n4642, n4643, n4644, n4645,
n4646, n4647, n4648, n4649, n4650, n4651, n4652, n4653, n4654, n4655,
n4656, n4657, n4658, n4659, n4660, n4661, n4662, n4663, n4664, n4665,
n4666, n4667, n4668, n4669, n4670, n4671, n4672, n4673, n4674, n4675,
n4676, n4677, n4678, n4679, n4680, n4681, n4682, n4683, n4684, n4685,
n4686, n4687, n4688, n4689, n4690, n4691, n4692, n4693, n4694, n4695,
n4696, n4697, n4698, n4699, n4700, n4701, n4702, n4703, n4704, n4705,
n4706, n4707, n4708, n4709, n4710, n4711, n4712, n4713, n4714, n4715,
n4716, n4717, n4718, n4719, n4720, n4721, n4722, n4723, n4724, n4725,
n4726, n4727, n4728, n4729, n4730, n4731, n4732, n4733, n4734, n4735,
n4736, n4737, n4738, n4739, n4740, n4741, n4742, n4743, n4744, n4745,
n4746, n4747, n4748, n4749, n4750, n4751, n4752, n4753, n4754, n4755,
n4756, n4757, n4758, n4759, n4760, n4761, n4762, n4763, n4764, n4765,
n4766, n4767, n4768, n4769, n4770, n4771, n4772, n4773, n4774, n4775,
n4776, n4777, n4778, n4779, n4780, n4781, n4782, n4783, n4784, n4785,
n4786, n4787, n4788, n4789, n4790, n4791, n4792, n4793, n4794, n4795,
n4796, n4797, n4798, n4799, n4800, n4801, n4802, n4803, n4804, n4805,
n4806, n4807, n4808, n4809, n4810, n4811, n4812, n4813, n4814, n4815,
n4816, n4817, n4818, n4819, n4820, n4821, n4822, n4823, n4824, n4825,
n4826, n4827, n4828, n4829, n4830, n4831, n4832, n4833, n4834, n4835,
n4836, n4837, n4838, n4839, n4840, n4841, n4842, n4843, n4844, n4845,
n4846, n4847, n4848, n4849, n4850, n4851, n4852, n4853, n4854, n4855,
n4856, n4857, n4858, n4859, n4860, n4861, n4862, n4863, n4864, n4865,
n4866, n4867, n4868, n4869, n4870, n4871, n4872, n4873, n4874, n4875,
n4876, n4877, n4878, n4879, n4880, n4881, n4882, n4883, n4884, n4885,
n4886, n4887, n4888, n4889, n4890, n4891, n4892, n4893, n4894, n4895,
n4896, n4897, n4898, n4899, n4900, n4901, n4902, n4903, n4904, n4905,
n4906, n4907, n4908, n4909, n4910, n4911, n4912, n4913, n4914, n4915,
n4916, n4917, n4918, n4919, n4920, n4921, n4922, n4923, n4924, n4925,
n4926, n4927, n4928, n4929, n4930, n4931, n4932, n4933, n4934, n4935,
n4936, n4937, n4938, n4939, n4940, n4941, n4942, n4943, n4944, n4945,
n4946, n4947, n4948, n4949, n4950, n4951, n4952, n4953, n4954, n4955,
n4956, n4957, n4958, n4959, n4960, n4961, n4962, n4963, n4964, n4965,
n4966, n4967, n4968, n4969, n4970, n4971, n4972, n4973, n4974, n4975,
n4976, n4977, n4978, n4979, n4980, n4981, n4982, n4983, n4984, n4985,
n4986, n4987, n4988, n4989, n4990, n4991, n4992, n4993, n4994, n4995,
n4996, n4997, n4998, n4999, n5000, n5001, n5002, n5003, n5004, n5005,
n5006, n5007, n5008, n5009, n5010, n5011, n5012, n5013, n5014, n5015,
n5016, n5017, n5018, n5019, n5020, n5021, n5022, n5023, n5024, n5025,
n5026, n5027, n5028, n5029, n5030, n5031, n5032, n5033, n5034, n5035,
n5036, n5037, n5038, n5039, n5040, n5041, n5042, n5043, n5044, n5045,
n5046, n5047, n5048, n5049, n5050, n5051, n5052, n5053, n5054, n5055,
n5056, n5057, n5058, n5059, n5060, n5061, n5062, n5063, n5064, n5065,
n5066, n5067, n5068, n5069, n5070, n5071, n5072, n5073, n5074, n5075,
n5076, n5077, n5078, n5079, n5080, n5081, n5082, n5083, n5084, n5085,
n5086, n5087, n5088, n5089, n5090, n5091, n5092, n5093, n5094, n5095,
n5096, n5097, n5098, n5099, n5100, n5101, n5102, n5103, n5104, n5105,
n5106, n5107, n5108, n5109, n5110, n5111, n5112, n5113, n5114, n5115,
n5116, n5117, n5118, n5119, n5120, n5121, n5122, n5123, n5124, n5125,
n5126, n5127, n5128, n5129, n5130, n5131, n5132, n5133, n5134, n5135,
n5136, n5137, n5138, n5139, n5140, n5141, n5142, n5143, n5144, n5145,
n5146, n5147, n5148, n5149, n5150, n5151, n5152, n5153, n5154, n5155,
n5156, n5157, n5158, n5159, n5160, n5161, n5162, n5163, n5164, n5165,
n5166, n5167, n5168, n5169, n5170, n5171, n5172, n5173, n5174, n5175,
n5176, n5177, n5178, n5179, n5180, n5181, n5182, n5183, n5184, n5185,
n5186, n5187, n5188, n5189, n5190, n5191, n5192, n5193, n5194, n5195,
n5196, n5197, n5198, n5199, n5200, n5201, n5202, n5203, n5204, n5205,
n5206, n5207, n5208, n5209, n5210, n5211, n5212, n5213, n5214, n5215,
n5216, n5217, n5218, n5219, n5220, n5221, n5222, n5223, n5224, n5225,
n5226, n5227, n5228, n5229, n5230, n5231, n5232, n5233, n5234, n5235,
n5236, n5237, n5238, n5239, n5240, n5241, n5242, n5243, n5244, n5245,
n5246, n5247, n5248, n5249, n5250, n5251, n5252, n5253, n5254, n5255,
n5256, n5257, n5258, n5259, n5260, n5261, n5262, n5263, n5264, n5265,
n5266, n5267, n5268, n5269, n5270, n5271, n5272, n5273, n5274, n5275,
n5276, n5277, n5278, n5279, n5280, n5281, n5282, n5283, n5284, n5285,
n5286, n5287, n5288, n5289, n5290, n5291, n5292, n5293, n5294, n5295,
n5296, n5297, n5298, n5299, n5300, n5301, n5302, n5303, n5304, n5305,
n5306, n5307, n5308, n5309, n5310, n5311, n5312, n5313, n5314, n5315,
n5316, n5317, n5318, n5319, n5320, n5321, n5322, n5323, n5324, n5325,
n5326, n5327, n5328, n5329, n5330, n5331, n5332, n5333, n5334, n5335,
n5336, n5337, n5338, n5339, n5340, n5341, n5342, n5343, n5344, n5345,
n5346, n5347, n5348, n5349, n5350, n5351, n5352, n5353, n5354, n5355,
n5356, n5357, n5358, n5359, n5360, n5361, n5362, n5363, n5364, n5365,
n5366, n5367, n5368, n5369, n5370, n5371, n5372, n5373, n5374, n5375,
n5376, n5377, n5378, n5379, n5380, n5381, n5382, n5383, n5384, n5385,
n5386, n5387, n5388, n5389, n5390, n5391, n5392, n5393, n5394, n5395,
n5396, n5397, n5398, n5399, n5400, n5401, n5402, n5403, n5404, n5405,
n5406, n5407, n5408, n5409, n5410, n5411, n5412, n5413, n5414, n5415,
n5416, n5417, n5418, n5419, n5420, n5421, n5422, n5423, n5424, n5425,
n5426, n5427, n5428, n5429, n5430, n5431, n5432, n5433, n5434, n5435,
n5436, n5437, n5438, n5439, n5440, n5441, n5442, n5443, n5444, n5445,
n5446, n5447, n5448, n5449, n5450, n5451, n5452, n5453, n5454, n5455,
n5456, n5457, n5458, n5459, n5460, n5461, n5462, n5463, n5464, n5465,
n5466, n5467, n5468, n5469, n5470, n5471, n5472, n5473, n5474, n5475,
n5476, n5477, n5478, n5479, n5480, n5481, n5482, n5483, n5484, n5485,
n5486, n5487, n5488, n5489, n5490, n5491, n5492, n5493, n5494, n5495,
n5496, n5497, n5498, n5499, n5500, n5501, n5502, n5503, n5504, n5505,
n5506, n5507, n5508, n5509, n5510, n5511, n5512, n5513, n5514, n5515,
n5516, n5517, n5518, n5519, n5520, n5521, n5522, n5523, n5524, n5525,
n5526, n5527, n5528, n5529, n5530, n5531, n5532, n5533, n5534, n5535,
n5536, n5537, n5538, n5539, n5540, n5541, n5542, n5543, n5544, n5545,
n5546, n5547, n5548, n5549, n5550, n5551, n5552, n5553, n5554, n5555,
n5556, n5557, n5558, n5559, n5560, n5561, n5562, n5563, n5564, n5565,
n5566, n5567, n5568, n5569, n5570, n5571, n5572, n5573, n5574, n5575,
n5576, n5577, n5578, n5579, n5580, n5581, n5582, n5583, n5584, n5585,
n5586, n5587, n5588, n5589, n5590, n5591, n5592, n5593, n5594, n5595,
n5596, n5597, n5598, n5599, n5600, n5601, n5602, n5603, n5604, n5605,
n5606, n5607, n5608, n5609, n5610, n5611, n5612, n5613, n5614, n5615,
n5616, n5617, n5618, n5619, n5620, n5621, n5622, n5623, n5624, n5625,
n5626, n5627, n5628, n5629, n5630, n5631, n5632, n5633, n5634, n5635,
n5636, n5637, n5638, n5639, n5640, n5641, n5642, n5643, n5644, n5645,
n5646, n5647, n5648, n5649, n5650, n5651, n5652, n5653, n5654, n5655,
n5656, n5657, n5658, n5659, n5660, n5661, n5662, n5663, n5664, n5665,
n5666, n5667, n5668, n5669, n5670, n5671, n5672, n5673, n5674, n5675,
n5676, n5677, n5678, n5679, n5680, n5681, n5682, n5683, n5684, n5685,
n5686, n5687, n5688, n5689, n5690, n5691, n5692, n5693, n5694, n5695,
n5696, n5697, n5698, n5699, n5700, n5701, n5702, n5703, n5704, n5705,
n5706, n5707, n5708, n5709, n5710, n5711, n5712, n5713, n5714, n5715,
n5716, n5717, n5718, n5719, n5720, n5721, n5722, n5723, n5724, n5725,
n5726, n5727, n5728, n5729, n5730, n5731, n5732, n5733, n5734, n5735,
n5736, n5737, n5738, n5739, n5740, n5741, n5742, n5743, n5744, n5745,
n5746, n5747, n5748, n5749, n5750, n5751, n5752, n5753, n5754, n5755,
n5756, n5757, n5758, n5759, n5760, n5761, n5762, n5763, n5764, n5765,
n5766, n5767, n5768, n5769, n5770, n5771, n5772, n5773, n5774, n5775,
n5776, n5777, n5778, n5779, n5780, n5781, n5782, n5783, n5784, n5785,
n5786, n5787, n5788, n5789, n5790, n5791, n5792, n5793, n5794, n5795,
n5796, n5797, n5798, n5799, n5800, n5801, n5802, n5803, n5804, n5805,
n5806, n5807, n5808, n5809, n5810, n5811, n5812, n5813, n5814, n5815,
n5816, n5817, n5818, n5819, n5820, n5821, n5822, n5823, n5824, n5825,
n5826, n5827, n5828, n5829, n5830, n5831, n5832, n5833, n5834, n5835,
n5836, n5837, n5838, n5839, n5840, n5841, n5842, n5843, n5844, n5845,
n5846, n5847, n5848, n5849, n5850, n5851, n5852, n5853, n5854, n5855,
n5856, n5857, n5858, n5859, n5860, n5861, n5862, n5863, n5864, n5865,
n5866, n5867, n5868, n5869, n5870, n5871, n5872, n5873, n5874, n5875,
n5876, n5877, n5878, n5879, n5880, n5881, n5882, n5883, n5884, n5885,
n5886, n5887, n5888, n5889, n5890, n5891, n5892, n5893, n5894, n5895,
n5896, n5897, n5898, n5899, n5900, n5901, n5902, n5903, n5904, n5905,
n5906, n5907, n5908, n5909, n5910, n5911, n5912, n5913, n5914, n5915,
n5916, n5917, n5918, n5919, n5920, n5921, n5922, n5923, n5924, n5925,
n5926, n5927, n5928, n5929, n5930, n5931, n5932, n5933, n5934, n5935,
n5936, n5937, n5938, n5939, n5940, n5941, n5942, n5943, n5944, n5945,
n5946, n5947, n5948, n5949, n5950, n5951, n5952, n5953, n5954, n5955,
n5956, n5957, n5958, n5959, n5960, n5961, n5962, n5963, n5964, n5965,
n5966, n5967, n5968, n5969, n5970, n5971, n5972, n5973, n5974, n5975,
n5976, n5977, n5978, n5979, n5980, n5981, n5982, n5983, n5984, n5985,
n5986, n5987, n5988, n5989, n5990, n5991, n5992, n5993, n5994, n5995,
n5996, n5997, n5998, n5999, n6000, n6001, n6002, n6003, n6004, n6005,
n6006, n6007, n6008, n6009, n6010, n6011, n6012, n6013, n6014, n6015,
n6016, n6017, n6018, n6019, n6020, n6021, n6022, n6023, n6024, n6025,
n6026, n6027, n6028, n6029, n6030, n6031, n6032, n6033, n6034, n6035,
n6036, n6037, n6038, n6039, n6040, n6041, n6042, n6043, n6044, n6045,
n6046, n6047, n6048, n6049, n6050, n6051, n6052, n6053, n6054, n6055,
n6056, n6057, n6058, n6059, n6060, n6061, n6062, n6063, n6064, n6065,
n6066, n6067, n6068, n6069, n6070, n6071, n6072, n6073, n6074, n6075,
n6076, n6077, n6078, n6079, n6080, n6081, n6082, n6083, n6084, n6085,
n6086, n6087, n6088, n6089, n6090, n6091, n6092, n6093, n6094, n6095,
n6096, n6097, n6098, n6099, n6100, n6101, n6102, n6103, n6104, n6105,
n6106, n6107, n6108, n6109, n6110, n6111, n6112, n6113, n6114, n6115,
n6116, n6117, n6118, n6119, n6120, n6121, n6122, n6123, n6124, n6125,
n6126, n6127, n6128, n6129, n6130, n6131, n6132, n6133, n6134, n6135,
n6136, n6137, n6138, n6139, n6140, n6141, n6142, n6143, n6144, n6145,
n6146, n6147, n6148, n6149, n6150, n6151, n6152, n6153, n6154, n6155,
n6156, n6157, n6158, n6159, n6160, n6161, n6162, n6163, n6164, n6165,
n6166, n6167, n6168, n6169, n6170, n6171, n6172, n6173, n6174, n6175,
n6176, n6177, n6178, n6179, n6180, n6181, n6182, n6183, n6184, n6185,
n6186, n6187, n6188, n6189, n6190, n6191, n6192, n6193, n6194, n6195,
n6196, n6197, n6198, n6199, n6200, n6201, n6202, n6203, n6204, n6205,
n6206, n6207, n6208, n6209, n6210, n6211, n6212, n6213, n6214, n6215,
n6216, n6217, n6218, n6219, n6220, n6221, n6222, n6223, n6224, n6225,
n6226, n6227, n6228, n6229, n6230, n6231, n6232, n6233, n6234, n6235,
n6236, n6237, n6238, n6239, n6240, n6241, n6242, n6243, n6244, n6245,
n6246, n6247, n6248, n6249, n6250, n6251, n6252, n6253, n6254, n6255,
n6256, n6257, n6258, n6259, n6260, n6261, n6262, n6263, n6264, n6265,
n6266, n6267, n6268, n6269, n6270, n6271, n6272, n6273, n6274, n6275,
n6276, n6277, n6278, n6279, n6280, n6281, n6282, n6283, n6284, n6285,
n6286, n6287, n6288, n6289, n6290, n6291, n6292, n6293, n6294, n6295,
n6296, n6297, n6298, n6299, n6300, n6301, n6302, n6303, n6304, n6305,
n6306, n6307, n6308, n6309, n6310, n6311, n6312, n6313, n6314, n6315,
n6316, n6317, n6318, n6319, n6320, n6321, n6322, n6323, n6324, n6325,
n6326, n6327, n6328, n6329, n6330, n6331, n6332, n6333, n6334, n6335,
n6336, n6337, n6338, n6339, n6340, n6341, n6342, n6343, n6344, n6345,
n6346, n6347, n6348, n6349, n6350, n6351, n6352, n6353, n6354, n6355,
n6356, n6357, n6358, n6359, n6360, n6361, n6362, n6363, n6364, n6365,
n6366, n6367, n6368, n6369, n6370, n6371, n6372, n6373, n6374, n6375,
n6376, n6377, n6378, n6379, n6380, n6381, n6382, n6383, n6384, n6385,
n6386, n6387, n6388, n6389, n6390, n6391, n6392, n6393, n6394, n6395,
n6396, n6397, n6398, n6399, n6400, n6401, n6402, n6403, n6404, n6405,
n6406, n6407, n6408, n6409, n6410, n6411, n6412, n6413, n6414, n6415,
n6416, n6417, n6418, n6419, n6420, n6421, n6422, n6423, n6424, n6425,
n6426, n6427, n6428, n6429, n6430, n6431, n6432, n6433, n6434, n6435,
n6436, n6437, n6438, n6439, n6440, n6441, n6442, n6443, n6444, n6445,
n6446, n6447, n6448, n6449, n6450, n6451, n6452, n6453, n6454, n6455,
n6456, n6457, n6458, n6459, n6460, n6461, n6462, n6463, n6464, n6465,
n6466, n6467, n6468, n6469, n6470, n6471, n6472, n6473, n6474, n6475,
n6476, n6477, n6478, n6479, n6480, n6481, n6482, n6483, n6484, n6485,
n6486, n6487, n6488, n6489, n6490, n6491, n6492, n6493, n6494, n6495,
n6496, n6497, n6498, n6499, n6500, n6501, n6502, n6503, n6504, n6505,
n6506, n6507, n6508, n6509, n6510, n6511, n6512, n6513, n6514, n6515,
n6516, n6517, n6518, n6519, n6520, n6521, n6522, n6523, n6524, n6525,
n6526, n6527, n6528, n6529, n6530, n6531, n6532, n6533, n6534, n6535,
n6536, n6537, n6538, n6539, n6540, n6541, n6542, n6543, n6544, n6545,
n6546, n6547, n6548, n6549, n6550, n6551, n6552, n6553, n6554, n6555,
n6556, n6557, n6558, n6559, n6560, n6561, n6562, n6563, n6564, n6565,
n6566, n6567, n6568, n6569, n6570, n6571, n6572, n6573, n6574, n6575,
n6576, n6577, n6578, n6579, n6580, n6581, n6582, n6583, n6584, n6585,
n6586, n6587, n6588, n6589, n6590, n6591, n6592, n6593, n6594, n6595,
n6596, n6597, n6598, n6599, n6600, n6601, n6602, n6603, n6604, n6605,
n6606, n6607, n6608, n6609, n6610, n6611, n6612, n6613, n6614, n6615,
n6616, n6617, n6618, n6619, n6620, n6621, n6622, n6623, n6624, n6625,
n6626, n6627, n6628, n6629, n6630, n6631, n6632, n6633, n6634, n6635,
n6636, n6637, n6638, n6639, n6640, n6641, n6642, n6643, n6644, n6645,
n6646, n6647, n6648, n6649, n6650, n6651, n6652, n6653, n6654, n6655,
n6656, n6657, n6658, n6659, n6660, n6661, n6662, n6663, n6664, n6665,
n6666, n6667, n6668, n6669, n6670, n6671, n6672, n6673, n6674, n6675,
n6676, n6677, n6678, n6679, n6680, n6681, n6682, n6683, n6684, n6685,
n6686, n6687, n6688, n6689, n6690, n6691, n6692, n6693, n6694, n6695,
n6696, n6697, n6698, n6699, n6700, n6701, n6702, n6703, n6704, n6705,
n6706, n6707, n6708, n6709, n6710, n6711, n6712, n6713, n6714, n6715,
n6716, n6717, n6718, n6719, n6720, n6721, n6722, n6723, n6724, n6725,
n6726, n6727, n6728, n6729, n6730, n6731, n6732, n6733, n6734, n6735,
n6736, n6737, n6738, n6739, n6740, n6741, n6742, n6743, n6744, n6745,
n6746, n6747, n6748, n6749, n6750, n6751, n6752, n6753, n6754, n6755,
n6756, n6757, n6758, n6759, n6760, n6761, n6762, n6763, n6764, n6765,
n6766, n6767, n6768, n6769, n6770, n6771, n6772, n6773, n6774, n6775,
n6776, n6777, n6778, n6779, n6780, n6781, n6782, n6783, n6784, n6785,
n6786, n6787, n6788, n6789, n6790, n6791, n6792, n6793, n6794, n6795,
n6796, n6797, n6798, n6799, n6800, n6801, n6802, n6803, n6804, n6805,
n6806, n6807, n6808, n6809, n6810, n6811, n6812, n6813, n6814, n6815,
n6816, n6817, n6818, n6819, n6820, n6821, n6822, n6823, n6824, n6825,
n6826, n6827, n6828, n6829, n6830, n6831, n6832, n6833, n6834, n6835,
n6836, n6837, n6838, n6839, n6840, n6841, n6842, n6843, n6844, n6845,
n6846, n6847, n6848, n6849, n6850, n6851, n6852, n6853, n6854, n6855,
n6856, n6857, n6858, n6859, n6860, n6861, n6862, n6863, n6864, n6865,
n6866, n6867, n6868, n6869, n6870, n6871, n6872, n6873, n6874, n6875,
n6876, n6877, n6878, n6879, n6880, n6881, n6882, n6883, n6884, n6885,
n6886, n6887, n6888, n6889, n6890, n6891, n6892, n6893, n6894, n6895,
n6896, n6897, n6898, n6899, n6900, n6901, n6902, n6903, n6904, n6905,
n6906, n6907, n6908, n6909, n6910, n6911, n6912, n6913, n6914, n6915,
n6916, n6917, n6918, n6919, n6920, n6921, n6922, n6923, n6924, n6925,
n6926, n6927, n6928, n6929, n6930, n6931, n6932, n6933, n6934, n6935,
n6936, n6937, n6938, n6939, n6940, n6941, n6942, n6943, n6944, n6945,
n6946, n6947, n6948, n6949, n6950, n6951, n6952, n6953, n6954, n6955,
n6956, n6957, n6958, n6959, n6960, n6961, n6962, n6963, n6964, n6965,
n6966, n6967, n6968, n6969, n6970, n6971, n6972, n6973, n6974, n6975,
n6976, n6977, n6978, n6979, n6980, n6981, n6982, n6983, n6984, n6985,
n6986, n6987, n6988, n6989, n6990, n6991, n6992, n6993, n6994, n6995,
n6996, n6997, n6998, n6999, n7000, n7001, n7002, n7003, n7004, n7005,
n7006, n7007, n7008, n7009, n7010, n7011, n7012, n7013, n7014, n7015,
n7016, n7017, n7018, n7019, n7020, n7021, n7022, n7023, n7024, n7025,
n7026, n7027, n7028, n7029, n7030, n7031, n7032, n7033, n7034, n7035,
n7036, n7037, n7038, n7039, n7040, n7041, n7042, n7043, n7044, n7045,
n7046, n7047, n7048, n7049, n7050, n7051, n7052, n7053, n7054, n7055,
n7056, n7057, n7058, n7059, n7060, n7061, n7062, n7063, n7064, n7065,
n7066, n7067, n7068, n7069, n7070, n7071, n7072, n7073, n7074, n7075,
n7076, n7077, n7078, n7079, n7080, n7081, n7082, n7083, n7084, n7085,
n7086, n7087, n7088, n7089, n7090, n7091, n7092, n7093, n7094, n7095,
n7096, n7097, n7098, n7099, n7100, n7101, n7102, n7103, n7104, n7105,
n7106, n7107, n7108, n7109, n7110, n7111, n7112, n7113, n7114, n7115,
n7116, n7117, n7118, n7119, n7120, n7121, n7122, n7123, n7124, n7125,
n7126, n7127, n7128, n7129, n7130, n7131, n7132, n7133, n7134, n7135,
n7136, n7137, n7138, n7139, n7140, n7141, n7142, n7143, n7144, n7145,
n7146, n7147, n7148, n7149, n7150, n7151, n7152, n7153, n7154, n7155,
n7156, n7157, n7158, n7159, n7160, n7161, n7162, n7163, n7164, n7165,
n7166, n7167, n7168, n7169, n7170, n7171, n7172, n7173, n7174, n7175,
n7176, n7177, n7178, n7179, n7180, n7181, n7182, n7183, n7184, n7185,
n7186, n7187, n7188, n7189, n7190, n7191, n7192, n7193, n7194, n7195,
n7196, n7197, n7198, n7199, n7200, n7201, n7202, n7203, n7204, n7205,
n7206, n7207, n7208, n7209, n7210, n7211, n7212, n7213, n7214, n7215,
n7216, n7217, n7218, n7219, n7220, n7221, n7222, n7223, n7224, n7225,
n7226, n7227, n7228, n7229, n7230, n7231, n7232, n7233, n7234, n7235,
n7236, n7237, n7238, n7239, n7240, n7241, n7242, n7243, n7244, n7245,
n7246, n7247, n7248, n7249, n7250, n7251, n7252, n7253, n7254, n7255,
n7256, n7257, n7258, n7259, n7260, n7261, n7262, n7263, n7264, n7265,
n7266, n7267, n7268, n7269, n7270, n7271, n7272, n7273, n7274, n7275,
n7276, n7277, n7278, n7279, n7280, n7281, n7282, n7283, n7284, n7285,
n7286, n7287, n7288, n7289, n7290, n7291, n7292, n7293, n7294, n7295,
n7296, n7297, n7298, n7299, n7300, n7301, n7302, n7303, n7304, n7305,
n7306, n7307, n7308, n7309, n7310, n7311, n7312, n7313, n7314, n7315,
n7316, n7317, n7318, n7319, n7320, n7321, n7322, n7323, n7324, n7325,
n7326, n7327, n7328, n7329, n7330, n7331, n7332, n7333, n7334, n7335,
n7336, n7337, n7338, n7339, n7340, n7341, n7342, n7343, n7344, n7345,
n7346, n7347, n7348, n7349, n7350, n7351, n7352, n7353, n7354, n7355,
n7356, n7357, n7358, n7359, n7360, n7361, n7362, n7363, n7364, n7365,
n7366, n7367, n7368, n7369, n7370, n7371, n7372, n7373, n7374, n7375,
n7376, n7377, n7378, n7379, n7380, n7381, n7382, n7383, n7384, n7385,
n7386, n7387, n7388, n7389, n7390, n7391, n7392, n7393, n7394, n7395,
n7396, n7397, n7398, n7399, n7400, n7401, n7402, n7403, n7404, n7405,
n7406, n7407, n7408, n7409, n7410, n7411, n7412, n7413, n7414, n7415,
n7416, n7417, n7418, n7419, n7420, n7421, n7422, n7423, n7424, n7425,
n7426, n7427, n7428, n7429, n7430, n7431, n7432, n7433, n7434, n7435,
n7436, n7437, n7438, n7439, n7440, n7441, n7442, n7443, n7444, n7445,
n7446, n7447, n7448, n7449, n7450, n7451, n7452, n7453, n7454, n7455,
n7456, n7457, n7458, n7459, n7460, n7461, n7462, n7463, n7464, n7465,
n7466, n7467, n7468, n7469, n7470, n7471, n7472, n7473, n7474, n7475,
n7476, n7477, n7478, n7479, n7480, n7481, n7482, n7483, n7484, n7485,
n7486, n7487, n7488, n7489, n7490, n7491, n7492, n7493, n7494, n7495,
n7496, n7497, n7498, n7499, n7500, n7501, n7502, n7503, n7504, n7505,
n7506, n7507, n7508, n7509, n7510, n7511, n7512, n7513, n7514, n7515,
n7516, n7517, n7518, n7519, n7520, n7521, n7522, n7523, n7524, n7525,
n7526, n7527, n7528, n7529, n7530, n7531, n7532, n7533, n7534, n7535,
n7536, n7537, n7538, n7539, n7540, n7541, n7542, n7543, n7544, n7545,
n7546, n7547, n7548, n7549, n7550, n7551, n7552, n7553, n7554, n7555,
n7556, n7557, n7558, n7559, n7560, n7561, n7562, n7563, n7564, n7565,
n7566, n7567, n7568, n7569, n7570, n7571, n7572, n7573, n7574, n7575,
n7576, n7577, n7578, n7579, n7580, n7581, n7582, n7583, n7584, n7585,
n7586, n7587, n7588, n7589, n7590, n7591, n7592, n7593, n7594, n7595,
n7596, n7597, n7598, n7599, n7600, n7601, n7602, n7603, n7604, n7605,
n7606, n7607, n7608, n7609, n7610, n7611, n7612, n7613, n7614, n7615,
n7616, n7617, n7618, n7619, n7620, n7621, n7622, n7623, n7624, n7625,
n7626, n7627, n7628, n7629, n7630, n7631, n7632, n7633, n7634, n7635,
n7636, n7637, n7638, n7639, n7640, n7641, n7642, n7643, n7644, n7645,
n7646, n7647, n7648, n7649, n7650, n7651, n7652, n7653, n7654, n7655,
n7656, n7657, n7658, n7659, n7660, n7661, n7662, n7663, n7664, n7665,
n7666, n7667, n7668, n7669, n7670, n7671, n7672, n7673, n7674, n7675,
n7676, n7677, n7678, n7679, n7680, n7681, n7682, n7683, n7684, n7685,
n7686, n7687, n7688, n7689, n7690, n7691, n7692, n7693, n7694, n7695,
n7696, n7697, n7698, n7699, n7700, n7701, n7702, n7703, n7704, n7705,
n7706, n7707, n7708, n7709, n7710, n7711, n7712, n7713, n7714, n7715,
n7716, n7717, n7718, n7719, n7720, n7721, n7722, n7723, n7724, n7725,
n7726, n7727, n7728, n7729, n7730, n7731, n7732, n7733, n7734, n7735,
n7736, n7737, n7738, n7739, n7740, n7741, n7742, n7743, n7744, n7745,
n7746, n7747, n7748, n7749, n7750, n7751, n7752, n7753, n7754, n7755,
n7756, n7757, n7758, n7759, n7760, n7761, n7762, n7763, n7764, n7765,
n7766, n7767, n7768, n7769, n7770, n7771, n7772, n7773, n7774, n7775,
n7776, n7777, n7778, n7779, n7780, n7781, n7782, n7783, n7784, n7785,
n7786, n7787, n7788, n7789, n7790, n7791, n7792, n7793, n7794, n7795,
n7796, n7797, n7798, n7799, n7800, n7801, n7802, n7803, n7804, n7805,
n7806, n7807, n7808, n7809, n7810, n7811, n7812, n7813, n7814, n7815,
n7816, n7817, n7818, n7819, n7820, n7821, n7822, n7823, n7824, n7825,
n7826, n7827, n7828, n7829, n7830, n7831, n7832, n7833, n7834, n7835,
n7836, n7837, n7838, n7839, n7840, n7841, n7842, n7843, n7844, n7845,
n7846, n7847, n7848, n7849, n7850, n7851, n7852, n7853, n7854, n7855,
n7856, n7857, n7858, n7859, n7860, n7861, n7862, n7863, n7864, n7865,
n7866, n7867, n7868, n7869, n7870, n7871, n7872, n7873, n7874, n7875,
n7876, n7877, n7878, n7879, n7880, n7881, n7882, n7883, n7884, n7885,
n7886, n7887, n7888, n7889, n7890, n7891, n7892, n7893, n7894, n7895,
n7896, n7897, n7898, n7899, n7900, n7901, n7902, n7903, n7904, n7905,
n7906, n7907, n7908, n7909, n7910, n7911, n7912, n7913, n7914, n7915,
n7916, n7917, n7918, n7919, n7920, n7921, n7922, n7923, n7924, n7925,
n7926, n7927, n7928, n7929, n7930, n7931, n7932, n7933, n7934, n7935,
n7936, n7937, n7938, n7939, n7940, n7941, n7942, n7943, n7944, n7945,
n7946, n7947, n7948, n7949, n7950, n7951, n7952, n7953, n7954, n7955,
n7956, n7957, n7958, n7959, n7960, n7961, n7962, n7963, n7964, n7965,
n7966, n7967, n7968, n7969, n7970, n7971, n7972, n7973, n7974, n7975,
n7976, n7977, n7978, n7979, n7980, n7981, n7982, n7983, n7984, n7985,
n7986, n7987, n7988, n7989, n7990, n7991, n7992, n7993, n7994, n7995,
n7996, n7997, n7998, n7999, n8000, n8001, n8002, n8003, n8004, n8005,
n8006, n8007, n8008, n8009, n8010, n8011, n8012, n8013, n8014, n8015,
n8016, n8017, n8018, n8019, n8020, n8021, n8022, n8023, n8024, n8025,
n8026, n8027, n8028, n8029, n8030, n8031, n8032, n8033, n8034, n8035,
n8036, n8037, n8038, n8039, n8040, n8041, n8042, n8043, n8044, n8045,
n8046, n8047, n8048, n8049, n8050, n8051, n8052, n8053, n8054, n8055,
n8056, n8057, n8058, n8059, n8060, n8061, n8062, n8063, n8064, n8065,
n8066, n8067, n8068, n8069, n8070, n8071, n8072, n8073, n8074, n8075,
n8076, n8077, n8078, n8079, n8080, n8081, n8082, n8083, n8084, n8085,
n8086, n8087, n8088, n8089, n8090, n8091, n8092, n8093, n8094, n8095,
n8096, n8097, n8098, n8099, n8100, n8101, n8102, n8103, n8104, n8105,
n8106, n8107, n8108, n8109, n8110, n8111, n8112, n8113, n8114, n8115,
n8116, n8117, n8118, n8119, n8120, n8121, n8122, n8123, n8124, n8125,
n8126, n8127, n8128, n8129, n8130, n8131, n8132, n8133, n8134, n8135,
n8136, n8137, n8138, n8139, n8140, n8141, n8142, n8143, n8144, n8145,
n8146, n8147, n8148, n8149, n8150, n8151, n8152, n8153, n8154, n8155,
n8156, n8157, n8158, n8159, n8160, n8161, n8162, n8163, n8164, n8165,
n8166, n8167, n8168, n8169, n8170, n8171, n8172, n8173, n8174, n8175,
n8176, n8177, n8178, n8179, n8180, n8181, n8182, n8183, n8184, n8185,
n8186, n8187, n8188, n8189, n8190, n8191, n8192, n8193, n8194, n8195,
n8196, n8197, n8198, n8199, n8200, n8201, n8202, n8203, n8204, n8205,
n8206, n8207, n8208, n8209, n8210, n8211, n8212, n8213, n8214, n8215,
n8216, n8217, n8218, n8219, n8220, n8221, n8222, n8223, n8224, n8225,
n8226, n8227, n8228, n8229, n8230, n8231, n8232, n8233, n8234, n8235,
n8236, n8237, n8238, n8239, n8240, n8241, n8242, n8243, n8244, n8245,
n8246, n8247, n8248, n8249, n8250, n8251, n8252, n8253, n8254, n8255,
n8256, n8257, n8258, n8259, n8260, n8261, n8262, n8263, n8264, n8265,
n8266, n8267, n8268, n8269, n8270, n8271, n8272, n8273, n8274, n8275,
n8276, n8277, n8278, n8279, n8280, n8281, n8282, n8283, n8284, n8285,
n8286, n8287, n8288, n8289, n8290, n8291, n8292, n8293, n8294, n8295,
n8296, n8297, n8298, n8299, n8300, n8301, n8302, n8303, n8304, n8305,
n8306, n8307, n8308, n8309, n8310, n8311, n8312, n8313, n8314, n8315,
n8316, n8317, n8318, n8319, n8320, n8321, n8322, n8323, n8324, n8325,
n8326, n8327, n8328, n8329, n8330, n8331, n8332, n8333, n8334, n8335,
n8336, n8337, n8338, n8339, n8340, n8341, n8342, n8343, n8344, n8345,
n8346, n8347, n8348, n8349, n8350, n8351, n8352, n8353, n8354, n8355,
n8356, n8357, n8358, n8359, n8360, n8361, n8362, n8363, n8364, n8365,
n8366, n8367, n8368, n8369, n8370, n8371, n8372, n8373, n8374, n8375,
n8376, n8377, n8378, n8379, n8380, n8381, n8382, n8383, n8384, n8385,
n8386, n8387, n8388, n8389, n8390, n8391, n8392, n8393, n8394, n8395,
n8396, n8397, n8398, n8399, n8400, n8401, n8402, n8403, n8404, n8405,
n8406, n8407, n8408, n8409, n8410, n8411, n8412, n8413, n8414, n8415,
n8416, n8417, n8418, n8419, n8420, n8421, n8422, n8423, n8424, n8425,
n8426, n8427, n8428, n8429, n8430, n8431, n8432, n8433, n8434, n8435,
n8436, n8437, n8438, n8439, n8440, n8441, n8442, n8443, n8444, n8445,
n8446, n8447, n8448, n8449, n8450, n8451, n8452, n8453, n8454, n8455,
n8456, n8457, n8458, n8459, n8460, n8461, n8462, n8463, n8464, n8465,
n8466, n8467, n8468, n8469, n8470, n8471, n8472, n8473, n8474, n8475,
n8476, n8477, n8478, n8479, n8480, n8481, n8482, n8483, n8484, n8485,
n8486, n8487, n8488, n8489, n8490, n8491, n8492, n8493, n8494, n8495,
n8496, n8497, n8498, n8499, n8500, n8501, n8502, n8503, n8504, n8505,
n8506, n8507, n8508, n8509, n8510, n8511, n8512, n8513, n8514, n8515,
n8516, n8517, n8518, n8519, n8520, n8521, n8522, n8523, n8524, n8525,
n8526, n8527, n8528, n8529, n8530, n8531, n8532, n8533, n8534, n8535,
n8536, n8537, n8538, n8539, n8540, n8541, n8542, n8543, n8544, n8545,
n8546, n8547, n8548, n8549, n8550, n8551, n8552, n8553, n8554, n8555,
n8556, n8557, n8558, n8559, n8560, n8561, n8562, n8563, n8564, n8565,
n8566, n8567, n8568, n8569, n8570, n8571, n8572, n8573, n8574, n8575,
n8576, n8577, n8578, n8579, n8580, n8581, n8582, n8583, n8584, n8585,
n8586, n8587, n8588, n8589, n8590, n8591, n8592, n8593, n8594, n8595,
n8596, n8597, n8598, n8599, n8600, n8601, n8602, n8603, n8604, n8605,
n8606, n8607, n8608, n8609, n8610, n8611, n8612, n8613, n8614, n8615,
n8616, n8617, n8618, n8619, n8620, n8621, n8622, n8623, n8624, n8625,
n8626, n8627, n8628, n8629, n8630, n8631, n8632, n8633, n8634, n8635,
n8636, n8637, n8638, n8639, n8640, n8641, n8642, n8643, n8644, n8645,
n8646, n8647, n8648, n8649, n8650, n8651, n8652, n8653, n8654, n8655,
n8656, n8657, n8658, n8659, n8660, n8661, n8662, n8663, n8664, n8665,
n8666, n8667, n8668, n8669, n8670, n8671, n8672, n8673, n8674, n8675,
n8676, n8677, n8678, n8679, n8680, n8681, n8682, n8683, n8684, n8685,
n8686, n8687, n8688, n8689, n8690, n8691, n8692, n8693, n8694, n8695,
n8696, n8697, n8698, n8699, n8700, n8701, n8702, n8703, n8704, n8705,
n8706, n8707, n8708, n8709, n8710, n8711, n8712, n8713, n8714, n8715,
n8716, n8717, n8718, n8719, n8720, n8721, n8722, n8723, n8724, n8725,
n8726, n8727, n8728, n8729, n8730, n8731, n8732, n8733, n8734, n8735,
n8736, n8737, n8738, n8739, n8740, n8741, n8742, n8743, n8744, n8745,
n8746, n8747, n8748, n8749, n8750, n8751, n8752, n8753, n8754, n8755,
n8756, n8757, n8758, n8759, n8760, n8761, n8762, n8763, n8764, n8765,
n8766, n8767, n8768, n8769, n8770, n8771, n8772, n8773, n8774, n8775,
n8776, n8777, n8778, n8779, n8780, n8781, n8782, n8783, n8784, n8785,
n8786, n8787, n8788, n8789, n8790, n8791, n8792, n8793, n8794, n8795,
n8796, n8797, n8798, n8799, n8800, n8801, n8802, n8803, n8804, n8805,
n8806, n8807, n8808, n8809, n8810, n8811, n8812, n8813, n8814, n8815,
n8816, n8817, n8818, n8819, n8820, n8821, n8822, n8823, n8824, n8825,
n8826, n8827, n8828, n8829, n8830, n8831, n8832, n8833, n8834, n8835,
n8836, n8837, n8838, n8839, n8840, n8841, n8842, n8843, n8844, n8845,
n8846, n8847, n8848, n8849, n8850, n8851, n8852, n8853, n8854, n8855,
n8856, n8857, n8858, n8859, n8860, n8861, n8862, n8863, n8864, n8865,
n8866, n8867, n8868, n8869, n8870, n8871, n8872, n8873, n8874, n8875,
n8876, n8877, n8878, n8879, n8880, n8881, n8882, n8883, n8884, n8885,
n8886, n8887, n8888, n8889, n8890, n8891, n8892, n8893, n8894, n8895,
n8896, n8897, n8898, n8899, n8900, n8901, n8902, n8903, n8904, n8905,
n8906, n8907, n8908, n8909, n8910, n8911, n8912, n8913, n8914, n8915,
n8916, n8917, n8918, n8919, n8920, n8921, n8922, n8923, n8924, n8925,
n8926, n8927, n8928, n8929, n8930, n8931, n8932, n8933, n8934, n8935,
n8936, n8937, n8938, n8939, n8940, n8941, n8942, n8943, n8944, n8945,
n8946, n8947, n8948, n8949, n8950, n8951, n8952, n8953, n8954, n8955,
n8956, n8957, n8958, n8959, n8960, n8961, n8962, n8963, n8964, n8965,
n8966, n8967, n8968, n8969, n8970, n8971, n8972, n8973, n8974, n8975,
n8976, n8977, n8978, n8979, n8980, n8981, n8982, n8983, n8984, n8985,
n8986, n8987, n8988, n8989, n8990, n8991, n8992, n8993, n8994, n8995,
n8996, n8997, n8998, n8999, n9000, n9001, n9002, n9003, n9004, n9005,
n9006, n9007, n9008, n9009, n9010, n9011, n9012, n9013, n9014, n9015,
n9016, n9017, n9018, n9019, n9020, n9021, n9022, n9023, n9024, n9025,
n9026, n9027, n9028, n9029, n9030, n9031, n9032, n9033, n9034, n9035,
n9036, n9037, n9038, n9039, n9040, n9041, n9042, n9043, n9044, n9045,
n9046, n9047, n9048, n9049, n9050, n9051, n9052, n9053, n9054, n9055,
n9056, n9057, n9058, n9059, n9060, n9061, n9062, n9063, n9064, n9065,
n9066, n9067, n9068, n9069, n9070, n9071, n9072, n9073, n9074, n9075,
n9076, n9077, n9078, n9079, n9080, n9081, n9082, n9083, n9084, n9085,
n9086, n9087, n9088, n9089, n9090, n9091, n9092, n9093, n9094, n9095,
n9096, n9097, n9098, n9099, n9100, n9101, n9102, n9103, n9104, n9105,
n9106, n9107, n9108, n9109, n9110, n9111, n9112, n9113, n9114, n9115,
n9116, n9117, n9118, n9119, n9120, n9121, n9122, n9123, n9124, n9125,
n9126, n9127, n9128, n9129, n9130, n9131, n9132, n9133, n9134, n9135,
n9136, n9137, n9138, n9139, n9140, n9141, n9142, n9143, n9144, n9145,
n9146, n9147, n9148, n9149, n9150, n9151, n9152, n9153, n9154, n9155,
n9156, n9157, n9158, n9159, n9160, n9161, n9162, n9163, n9164, n9165,
n9166, n9167, n9168, n9169, n9170, n9171, n9172, n9173, n9174, n9175,
n9176, n9177, n9178, n9179, n9180, n9181, n9182, n9183, n9184, n9185,
n9186, n9187, n9188, n9189, n9190, n9191, n9192, n9193, n9194, n9195,
n9196, n9197, n9198, n9199, n9200, n9201, n9202, n9203, n9204, n9205,
n9206, n9207, n9208, n9209, n9210, n9211, n9212, n9213, n9214, n9215,
n9216, n9217, n9218, n9219, n9220, n9221, n9222, n9223, n9224, n9225,
n9226, n9227, n9228, n9229, n9230, n9231, n9232, n9233, n9234, n9235,
n9236, n9237, n9238, n9239, n9240, n9241, n9242, n9243, n9244, n9245,
n9246, n9247, n9248, n9249, n9250, n9251, n9252, n9253, n9254, n9255,
n9256, n9257, n9258, n9259, n9260, n9261, n9262, n9263, n9264, n9265,
n9266, n9267, n9268, n9269, n9270, n9271, n9272, n9273, n9274, n9275,
n9276, n9277, n9278, n9279, n9280, n9281, n9282, n9283, n9284, n9285,
n9286, n9287, n9288, n9289, n9290, n9291, n9292, n9293, n9294, n9295,
n9296, n9297, n9298, n9299, n9300, n9301, n9302, n9303, n9304, n9305,
n9306, n9307, n9308, n9309, n9310, n9311, n9312, n9313, n9314, n9315,
n9316, n9317, n9318, n9319, n9320, n9321, n9322, n9323, n9324, n9325,
n9326, n9327, n9328, n9329, n9330, n9331, n9332, n9333, n9334, n9335,
n9336, n9337, n9338, n9339, n9340, n9341, n9342, n9343, n9344, n9345,
n9346, n9347, n9348, n9349, n9350, n9351, n9352, n9353, n9354, n9355,
n9356, n9357, n9358, n9359, n9360, n9361, n9362, n9363, n9364, n9365,
n9366, n9367, n9368, n9369, n9370, n9371, n9372, n9373, n9374, n9375,
n9376, n9377, n9378, n9379, n9380, n9381, n9382, n9383, n9384, n9385,
n9386, n9387, n9388, n9389, n9390, n9391, n9392, n9393, n9394, n9395,
n9396, n9397, n9398, n9399, n9400, n9401, n9402, n9403, n9404, n9405,
n9406, n9407, n9408, n9409, n9410, n9411, n9412, n9413, n9414, n9415,
n9416, n9417, n9418, n9419, n9420, n9421, n9422, n9423, n9424, n9425,
n9426, n9427, n9428, n9429, n9430, n9431, n9432, n9433, n9434, n9435,
n9436, n9437, n9438, n9439, n9440, n9441, n9442, n9443, n9444, n9445,
n9446, n9447, n9448, n9449, n9450, n9451, n9452, n9453, n9454, n9455,
n9456, n9457, n9458, n9459, n9460, n9461, n9462, n9463, n9464, n9465,
n9466, n9467, n9468, n9469, n9470, n9471, n9472, n9473, n9474, n9475,
n9476, n9477, n9478, n9479, n9480, n9481, n9482, n9483, n9484, n9485,
n9486, n9487, n9488, n9489, n9490, n9491, n9492, n9493, n9494, n9495,
n9496, n9497, n9498, n9499, n9500, n9501, n9502, n9503, n9504, n9505,
n9506, n9507, n9508, n9509, n9510, n9511, n9512, n9513, n9514, n9515,
n9516, n9517, n9518, n9519, n9520, n9521, n9522, n9523, n9524, n9525,
n9526, n9527, n9528, n9529, n9530, n9531, n9532, n9533, n9534, n9535,
n9536, n9537, n9538, n9539, n9540, n9541, n9542, n9543, n9544, n9545,
n9546, n9547, n9548, n9549, n9550, n9551, n9552, n9553, n9554, n9555,
n9556, n9557, n9558, n9559, n9560, n9561, n9562, n9563, n9564, n9565,
n9566, n9567, n9568, n9569, n9570, n9571, n9572, n9573, n9574, n9575,
n9576, n9577, n9578, n9579, n9580, n9581, n9582, n9583, n9584, n9585,
n9586, n9587, n9588, n9589, n9590, n9591, n9592, n9593, n9594, n9595,
n9596, n9597, n9598, n9599, n9600, n9601, n9602, n9603, n9604, n9605,
n9606, n9607, n9608, n9609, n9610, n9611, n9612, n9613, n9614, n9615,
n9616, n9617, n9618, n9619, n9620, n9621, n9622, n9623, n9624, n9625,
n9626, n9627, n9628, n9629, n9630, n9631, n9632, n9633, n9634, n9635,
n9636, n9637, n9638, n9639, n9640, n9641, n9642, n9643, n9644, n9645,
n9646, n9647, n9648, n9649, n9650, n9651, n9652, n9653, n9654, n9655,
n9656, n9657, n9658, n9659, n9660, n9661, n9662, n9663, n9664, n9665,
n9666, n9667, n9668, n9669, n9670, n9671, n9672, n9673, n9674, n9675,
n9676, n9677, n9678, n9679, n9680, n9681, n9682, n9683, n9684, n9685,
n9686, n9687, n9688, n9689, n9690, n9691, n9692, n9693, n9694, n9695,
n9696, n9697, n9698, n9699, n9700, n9701, n9702, n9703, n9704, n9705,
n9706, n9707, n9708, n9709, n9710, n9711, n9712, n9713, n9714, n9715,
n9716, n9717, n9718, n9719, n9720, n9721, n9722, n9723, n9724, n9725,
n9726, n9727, n9728, n9729, n9730, n9731, n9732, n9733, n9734, n9735,
n9736, n9737, n9738, n9739, n9740, n9741, n9742, n9743, n9744, n9745,
n9746, n9747, n9748, n9749, n9750, n9751, n9752, n9753, n9754, n9755,
n9756, n9757, n9758, n9759, n9760, n9761, n9762, n9763, n9764, n9765,
n9766, n9767, n9768, n9769, n9770, n9771, n9772, n9773, n9774, n9775,
n9776, n9777, n9778, n9779, n9780, n9781, n9782, n9783, n9784, n9785,
n9786, n9787, n9788, n9789, n9790, n9791, n9792, n9793, n9794, n9795,
n9796, n9797, n9798, n9799, n9800, n9801, n9802, n9803, n9804, n9805,
n9806, n9807, n9808, n9809, n9810, n9811, n9812, n9813, n9814, n9815,
n9816, n9817, n9818, n9819, n9820, n9821, n9822, n9823, n9824, n9825,
n9826, n9827, n9828, n9829, n9830, n9831, n9832, n9833, n9834, n9835,
n9836, n9837, n9838, n9839, n9840, n9841, n9842, n9843, n9844, n9845,
n9846, n9847, n9848, n9849, n9850, n9851, n9852, n9853, n9854, n9855,
n9856, n9857, n9858, n9859, n9860, n9861, n9862, n9863, n9864, n9865,
n9866, n9867, n9868, n9869, n9870, n9871, n9872, n9873, n9874, n9875,
n9876, n9877, n9878, n9879, n9880, n9881, n9882, n9883, n9884, n9885,
n9886, n9887, n9888, n9889, n9890, n9891, n9892, n9893, n9894, n9895,
n9896, n9897, n9898, n9899, n9900, n9901, n9902, n9903, n9904, n9905,
n9906, n9907, n9908, n9909, n9910, n9911, n9912, n9913, n9914, n9915,
n9916, n9917, n9918, n9919, n9920, n9921, n9922, n9923, n9924, n9925,
n9926, n9927, n9928, n9929, n9930, n9931, n9932, n9933, n9934, n9935,
n9936, n9937, n9938, n9939, n9940, n9941, n9942, n9943, n9944, n9945,
n9946, n9947, n9948, n9949, n9950, n9951, n9952, n9953, n9954, n9955,
n9956, n9957, n9958, n9959, n9960, n9961, n9962, n9963, n9964, n9965,
n9966, n9967, n9968, n9969, n9970, n9971, n9972, n9973, n9974, n9975,
n9976, n9977, n9978, n9979, n9980, n9981, n9982, n9983, n9984, n9985,
n9986, n9987, n9988, n9989, n9990, n9991, n9992, n9993, n9994, n9995,
n9996, n9997, n9998, n9999, n10000, n10001, n10002, n10003, n10004,
n10005, n10006, n10007, n10008, n10009, n10010, n10011, n10012,
n10013, n10014, n10015, n10016, n10017, n10018, n10019, n10020,
n10021, n10022, n10023, n10024, n10025, n10026, n10027, n10028,
n10029, n10030, n10031, n10032, n10033, n10034, n10035, n10036,
n10037, n10038, n10039, n10040, n10041, n10042, n10043, n10044,
n10045, n10046, n10047, n10048, n10049, n10050, n10051, n10052,
n10053, n10054, n10055, n10056, n10057, n10058, n10059, n10060,
n10061, n10062, n10063, n10064, n10065, n10066, n10067, n10068,
n10069, n10070, n10071, n10072, n10073, n10074, n10075, n10076,
n10077, n10078, n10079, n10080, n10081, n10082, n10083, n10084,
n10085, n10086, n10087, n10088, n10089, n10090, n10091, n10092,
n10093, n10094, n10095, n10096, n10097, n10098, n10099, n10100,
n10101, n10102, n10103, n10104, n10105, n10106, n10107, n10108,
n10109, n10110, n10111, n10112, n10113, n10114, n10115, n10116,
n10117, n10118, n10119, n10120, n10121, n10122, n10123, n10124,
n10125, n10126, n10127, n10128, n10129, n10130, n10131, n10132,
n10133, n10134, n10135, n10136, n10137, n10138, n10139, n10140,
n10141, n10142, n10143, n10144, n10145, n10146, n10147, n10148,
n10149, n10150, n10151, n10152, n10153, n10154, n10155, n10156,
n10157, n10158, n10159, n10160, n10161, n10162, n10163, n10164,
n10165, n10166, n10167, n10168, n10169, n10170, n10171, n10172,
n10173, n10174, n10175, n10176, n10177, n10178, n10179, n10180,
n10181, n10182, n10183, n10184, n10185, n10186, n10187, n10188,
n10189, n10190, n10191, n10192, n10193, n10194, n10195, n10196,
n10197, n10198, n10199, n10200, n10201, n10202, n10203, n10204,
n10205, n10206, n10207, n10208, n10209, n10210, n10211, n10212,
n10213, n10214, n10215, n10216, n10217, n10218, n10219, n10220,
n10221, n10222, n10223, n10224, n10225, n10226, n10227, n10228,
n10229, n10230, n10231, n10232, n10233, n10234, n10235, n10236,
n10237, n10238, n10239, n10240, n10241, n10242, n10243, n10244,
n10245, n10246, n10247, n10248, n10249, n10250, n10251, n10252,
n10253, n10254, n10255, n10256, n10257, n10258, n10259, n10260,
n10261, n10262, n10263, n10264, n10265, n10266, n10267, n10268,
n10269, n10270, n10271, n10272, n10273, n10274, n10275, n10276,
n10277, n10278, n10279, n10280, n10281, n10282, n10283, n10284,
n10285, n10286, n10287, n10288, n10289, n10290, n10291, n10292,
n10293, n10294, n10295, n10296, n10297, n10298, n10299, n10300,
n10301, n10302, n10303, n10304, n10305, n10306, n10307, n10308,
n10309, n10310, n10311, n10312, n10313, n10314, n10315, n10316,
n10317, n10318, n10319, n10320, n10321, n10322, n10323, n10324,
n10325, n10326, n10327, n10328, n10329, n10330, n10331, n10332,
n10333, n10334, n10335, n10336, n10337, n10338, n10339, n10340,
n10341, n10342, n10343, n10344, n10345, n10346, n10347, n10348,
n10349, n10350, n10351, n10352, n10353, n10354, n10355, n10356,
n10357, n10358, n10359, n10360, n10361, n10362, n10363, n10364,
n10365, n10366, n10367, n10368, n10369, n10370, n10371, n10372,
n10373, n10374, n10375, n10376, n10377, n10378, n10379, n10380,
n10381, n10382, n10383, n10384, n10385, n10386, n10387, n10388,
n10389, n10390, n10391, n10392, n10393, n10394, n10395, n10396,
n10397, n10398, n10399, n10400, n10401, n10402, n10403, n10404,
n10405, n10406, n10407, n10408, n10409, n10410, n10411, n10412,
n10413, n10414, n10415, n10416, n10417, n10418, n10419, n10420,
n10421, n10422, n10423, n10424, n10425, n10426, n10427, n10428,
n10429, n10430, n10431, n10432, n10433, n10434, n10435, n10436,
n10437, n10438, n10439, n10440, n10441, n10442, n10443, n10444,
n10445, n10446, n10447, n10448, n10449, n10450, n10451, n10452,
n10453, n10454, n10455, n10456, n10457, n10458, n10459, n10460,
n10461, n10462, n10463, n10464, n10465, n10466, n10467, n10468,
n10469, n10470, n10471, n10472, n10473, n10474, n10475, n10476,
n10477, n10478, n10479, n10480, n10481, n10482, n10483, n10484,
n10485, n10486, n10487, n10488, n10489, n10490, n10491, n10492,
n10493, n10494, n10495, n10496, n10497, n10498, n10499, n10500,
n10501, n10502, n10503, n10504, n10505, n10506, n10507, n10508,
n10509, n10510, n10511, n10512, n10513, n10514, n10515, n10516,
n10517, n10518, n10519, n10520, n10521, n10522, n10523, n10524,
n10525, n10526, n10527, n10528, n10529, n10530, n10531, n10532,
n10533, n10534, n10535, n10536, n10537, n10538, n10539, n10540,
n10541, n10542, n10543, n10544, n10545, n10546, n10547, n10548,
n10549, n10550, n10551, n10552, n10553, n10554, n10555, n10556,
n10557, n10558, n10559, n10560, n10561, n10562, n10563, n10564,
n10565, n10566, n10567, n10568, n10569, n10570, n10571, n10572,
n10573, n10574, n10575, n10576, n10577, n10578, n10579, n10580,
n10581, n10582, n10583, n10584, n10585, n10586, n10587, n10588,
n10589, n10590, n10591, n10592, n10593, n10594, n10595, n10596,
n10597, n10598, n10599, n10600, n10601, n10602, n10603, n10604,
n10605, n10606, n10607, n10608, n10609, n10610, n10611, n10612,
n10613, n10614, n10615, n10616, n10617, n10618, n10619, n10620,
n10621, n10622, n10623, n10624, n10625, n10626, n10627, n10628,
n10629, n10630, n10631, n10632, n10633, n10634, n10635, n10636;
wire [41:0] P_Sgf;
wire [1:0] FSM_selector_B;
wire [63:0] Op_MX;
wire [63:0] Op_MY;
wire [10:0] exp_oper_result;
wire [11:0] S_Oper_A_exp;
wire [52:0] Add_result;
wire [52:2] Sgf_normalized_result;
wire [3:0] FS_Module_state_reg;
wire [11:0] Exp_module_Data_S;
wire [46:42] Sgf_operation_Result;
wire [56:37] Sgf_operation_ODD1_S_B;
wire [30:10] Sgf_operation_ODD1_Q_left;
DFFRXLTS Operands_load_reg_YMRegister_Q_reg_63_ ( .D(n715), .CK(clk), .RN(
n10583), .Q(Op_MY[63]) );
DFFRX4TS FS_Module_state_reg_reg_1_ ( .D(n712), .CK(clk), .RN(n10418), .Q(
FS_Module_state_reg[1]), .QN(n1775) );
DFFRXLTS Zero_Result_Detect_Zero_Info_Mult_Q_reg_0_ ( .D(n581), .CK(clk),
.RN(n10583), .Q(zero_flag) );
DFFRXLTS Operands_load_reg_XMRegister_Q_reg_55_ ( .D(n701), .CK(clk), .RN(
n10594), .QN(n815) );
DFFRXLTS Adder_M_Add_Subt_Result_Q_reg_0_ ( .D(n579), .CK(clk), .RN(n10587),
.Q(Add_result[0]) );
DFFRX4TS Operands_load_reg_YMRegister_Q_reg_50_ ( .D(n632), .CK(clk), .RN(
n10595), .Q(Op_MY[50]), .QN(n10472) );
DFFRX4TS Operands_load_reg_YMRegister_Q_reg_49_ ( .D(n631), .CK(clk), .RN(
n10431), .Q(Op_MY[49]), .QN(n1780) );
DFFRX4TS Operands_load_reg_YMRegister_Q_reg_48_ ( .D(n630), .CK(clk), .RN(
n10591), .Q(Op_MY[48]) );
DFFRX4TS Operands_load_reg_YMRegister_Q_reg_47_ ( .D(n629), .CK(clk), .RN(
n10431), .Q(Op_MY[47]), .QN(n1777) );
DFFRX4TS Operands_load_reg_YMRegister_Q_reg_46_ ( .D(n628), .CK(clk), .RN(
n10591), .Q(Op_MY[46]), .QN(n10447) );
DFFRX4TS Operands_load_reg_YMRegister_Q_reg_45_ ( .D(n627), .CK(clk), .RN(
n10430), .Q(Op_MY[45]), .QN(n1820) );
DFFRX4TS Operands_load_reg_YMRegister_Q_reg_43_ ( .D(n625), .CK(clk), .RN(
n10430), .Q(Op_MY[43]), .QN(n1803) );
DFFRX4TS Operands_load_reg_YMRegister_Q_reg_40_ ( .D(n622), .CK(clk), .RN(
n10431), .Q(Op_MY[40]), .QN(n10470) );
DFFRX4TS Operands_load_reg_YMRegister_Q_reg_39_ ( .D(n621), .CK(clk), .RN(
n10430), .Q(Op_MY[39]), .QN(n10466) );
DFFRX4TS Operands_load_reg_YMRegister_Q_reg_35_ ( .D(n617), .CK(clk), .RN(
n10591), .Q(Op_MY[35]), .QN(n1801) );
DFFRX4TS Operands_load_reg_YMRegister_Q_reg_34_ ( .D(n616), .CK(clk), .RN(
n10432), .Q(Op_MY[34]), .QN(n10473) );
DFFRX4TS Operands_load_reg_YMRegister_Q_reg_31_ ( .D(n613), .CK(clk), .RN(
n10432), .Q(Op_MY[31]), .QN(n1806) );
DFFRX4TS Operands_load_reg_YMRegister_Q_reg_26_ ( .D(n608), .CK(clk), .RN(
n10432), .Q(Op_MY[26]), .QN(n10449) );
DFFRX4TS Operands_load_reg_YMRegister_Q_reg_25_ ( .D(n607), .CK(clk), .RN(
n10432), .Q(Op_MY[25]), .QN(n1813) );
DFFRX4TS Operands_load_reg_YMRegister_Q_reg_24_ ( .D(n606), .CK(clk), .RN(
n10589), .Q(Op_MY[24]), .QN(n1795) );
DFFRX4TS Operands_load_reg_YMRegister_Q_reg_23_ ( .D(n605), .CK(clk), .RN(
n10589), .Q(Op_MY[23]), .QN(n1814) );
DFFRX4TS Operands_load_reg_YMRegister_Q_reg_22_ ( .D(n604), .CK(clk), .RN(
n10589), .Q(Op_MY[22]), .QN(n10450) );
DFFRX4TS Operands_load_reg_YMRegister_Q_reg_21_ ( .D(n603), .CK(clk), .RN(
n10589), .Q(Op_MY[21]), .QN(n1799) );
DFFRX4TS Operands_load_reg_YMRegister_Q_reg_20_ ( .D(n602), .CK(clk), .RN(
n10589), .Q(Op_MY[20]), .QN(n1811) );
DFFRX4TS Operands_load_reg_YMRegister_Q_reg_19_ ( .D(n601), .CK(clk), .RN(
n10589), .Q(Op_MY[19]), .QN(n1796) );
DFFRX4TS Operands_load_reg_YMRegister_Q_reg_18_ ( .D(n600), .CK(clk), .RN(
n10589), .Q(Op_MY[18]), .QN(n1802) );
DFFRX4TS Operands_load_reg_YMRegister_Q_reg_16_ ( .D(n598), .CK(clk), .RN(
n10577), .Q(Op_MY[16]) );
DFFRX4TS Operands_load_reg_YMRegister_Q_reg_15_ ( .D(n597), .CK(clk), .RN(
n10572), .Q(Op_MY[15]), .QN(n917) );
DFFRX4TS Operands_load_reg_YMRegister_Q_reg_14_ ( .D(n596), .CK(clk), .RN(
n10573), .Q(Op_MY[14]), .QN(n1789) );
DFFRX4TS Operands_load_reg_YMRegister_Q_reg_8_ ( .D(n590), .CK(clk), .RN(
n10570), .Q(Op_MY[8]), .QN(n1812) );
DFFRX4TS Operands_load_reg_YMRegister_Q_reg_7_ ( .D(n589), .CK(clk), .RN(
n10571), .Q(Op_MY[7]), .QN(n1804) );
DFFRXLTS Sgf_operation_ODD1_finalreg_Q_reg_40_ ( .D(n461), .CK(clk), .RN(
n10417), .QN(n863) );
DFFRXLTS Sgf_operation_ODD1_finalreg_Q_reg_38_ ( .D(n459), .CK(clk), .RN(
n10563), .QN(n816) );
DFFRXLTS Sgf_operation_ODD1_finalreg_Q_reg_37_ ( .D(n458), .CK(clk), .RN(
n10563), .QN(n860) );
DFFRXLTS Sgf_operation_ODD1_finalreg_Q_reg_21_ ( .D(n442), .CK(clk), .RN(
n10423), .QN(n861) );
DFFRXLTS Barrel_Shifter_module_Output_Reg_Q_reg_1_ ( .D(n354), .CK(clk),
.RN(n1091), .QN(n865) );
DFFRXLTS Barrel_Shifter_module_Output_Reg_Q_reg_0_ ( .D(n353), .CK(clk),
.RN(n1091), .QN(n864) );
DFFSX2TS R_20 ( .D(n10617), .CK(clk), .SN(n10424), .Q(n10532) );
DFFSX2TS R_41 ( .D(n10602), .CK(clk), .SN(n10569), .Q(n10525) );
DFFSX2TS R_44 ( .D(n10604), .CK(clk), .SN(n10424), .Q(n10524) );
DFFSX2TS R_65 ( .D(n10603), .CK(clk), .SN(n10423), .Q(n10517) );
DFFSX2TS R_68 ( .D(n10616), .CK(clk), .SN(n10423), .Q(n10516) );
DFFSX2TS R_71 ( .D(n10618), .CK(clk), .SN(n10569), .Q(n10515) );
DFFSX2TS R_77 ( .D(n10601), .CK(clk), .SN(n10569), .Q(n10513) );
DFFSX2TS R_80 ( .D(n10599), .CK(clk), .SN(n10424), .Q(n10512) );
DFFSX2TS R_83 ( .D(n10598), .CK(clk), .SN(n10423), .Q(n10511) );
DFFSX2TS R_86 ( .D(n10600), .CK(clk), .SN(n10424), .Q(n10510) );
DFFSX2TS R_95 ( .D(n10596), .CK(clk), .SN(n10423), .Q(n10507) );
DFFSX2TS R_98 ( .D(n10597), .CK(clk), .SN(n10569), .Q(n10506) );
DFFRXLTS R_1133 ( .D(n405), .CK(clk), .RN(n1065), .Q(n10459) );
DFFSX2TS R_1134 ( .D(n10562), .CK(clk), .SN(n1064), .Q(n10458) );
DFFSX2TS R_1349 ( .D(n10633), .CK(clk), .SN(n1091), .Q(n10453) );
DFFSX2TS R_1350 ( .D(n10636), .CK(clk), .SN(n1091), .Q(n10452) );
DFFSX2TS R_1351 ( .D(n10632), .CK(clk), .SN(n1091), .Q(n10451) );
DFFSX2TS R_1472 ( .D(Sgf_operation_Result[42]), .CK(clk), .SN(n10423), .Q(
n10443) );
DFFSX2TS R_1541 ( .D(n10560), .CK(clk), .SN(n10566), .Q(n10435) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_63_ ( .D(n287),
.CK(clk), .RN(n10583), .Q(final_result_ieee[63]), .QN(n10416) );
DFFRXLTS R_1536 ( .D(n10436), .CK(clk), .RN(n10426), .QN(n10415) );
DFFRXLTS R_876 ( .D(n623), .CK(clk), .RN(n10431), .Q(Op_MY[41]), .QN(n10414)
);
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_7_ ( .D(n360), .CK(clk),
.RN(n10577), .Q(Sgf_normalized_result[7]), .QN(n10412) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_13_ ( .D(n366), .CK(clk),
.RN(n10577), .Q(Sgf_normalized_result[13]), .QN(n10411) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_15_ ( .D(n368), .CK(clk),
.RN(n10577), .Q(Sgf_normalized_result[15]), .QN(n10410) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_17_ ( .D(n370), .CK(clk),
.RN(n10573), .Q(Sgf_normalized_result[17]), .QN(n10409) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_19_ ( .D(n372), .CK(clk),
.RN(n10576), .Q(Sgf_normalized_result[19]), .QN(n10408) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_9_ ( .D(n362), .CK(clk),
.RN(n10577), .Q(Sgf_normalized_result[9]), .QN(n10407) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_11_ ( .D(n364), .CK(clk),
.RN(n10577), .Q(Sgf_normalized_result[11]), .QN(n10406) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_21_ ( .D(n374), .CK(clk),
.RN(n10575), .Q(Sgf_normalized_result[21]), .QN(n10405) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_23_ ( .D(n376), .CK(clk),
.RN(n10574), .Q(Sgf_normalized_result[23]), .QN(n10404) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_25_ ( .D(n378), .CK(clk),
.RN(n10575), .Q(Sgf_normalized_result[25]), .QN(n10403) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_27_ ( .D(n380), .CK(clk),
.RN(n10574), .Q(Sgf_normalized_result[27]), .QN(n10402) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_29_ ( .D(n382), .CK(clk),
.RN(n10573), .Q(Sgf_normalized_result[29]), .QN(n10401) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_37_ ( .D(n390), .CK(clk),
.RN(n10570), .Q(Sgf_normalized_result[37]), .QN(n10400) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_31_ ( .D(n384), .CK(clk),
.RN(n10592), .Q(Sgf_normalized_result[31]), .QN(n10399) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_33_ ( .D(n386), .CK(clk),
.RN(n10592), .Q(Sgf_normalized_result[33]), .QN(n10398) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_35_ ( .D(n388), .CK(clk),
.RN(n10575), .Q(Sgf_normalized_result[35]), .QN(n10397) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_41_ ( .D(n394), .CK(clk),
.RN(n10576), .Q(Sgf_normalized_result[41]), .QN(n10396) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_14_ ( .D(n367), .CK(clk),
.RN(n10577), .Q(Sgf_normalized_result[14]), .QN(n10394) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_12_ ( .D(n365), .CK(clk),
.RN(n10577), .Q(Sgf_normalized_result[12]), .QN(n10392) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_16_ ( .D(n369), .CK(clk),
.RN(n10570), .Q(Sgf_normalized_result[16]), .QN(n10391) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_18_ ( .D(n371), .CK(clk),
.RN(n10573), .Q(Sgf_normalized_result[18]), .QN(n10390) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_36_ ( .D(n389), .CK(clk),
.RN(n10574), .Q(Sgf_normalized_result[36]), .QN(n10389) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_22_ ( .D(n375), .CK(clk),
.RN(n10570), .Q(Sgf_normalized_result[22]), .QN(n10388) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_26_ ( .D(n379), .CK(clk),
.RN(n10576), .Q(Sgf_normalized_result[26]), .QN(n10387) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_30_ ( .D(n383), .CK(clk),
.RN(n10570), .Q(Sgf_normalized_result[30]), .QN(n10386) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_8_ ( .D(n361), .CK(clk),
.RN(n10577), .Q(Sgf_normalized_result[8]), .QN(n10385) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_10_ ( .D(n363), .CK(clk),
.RN(n10577), .Q(Sgf_normalized_result[10]), .QN(n10384) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_20_ ( .D(n373), .CK(clk),
.RN(n10572), .Q(Sgf_normalized_result[20]), .QN(n10383) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_24_ ( .D(n377), .CK(clk),
.RN(n10592), .Q(Sgf_normalized_result[24]), .QN(n10382) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_28_ ( .D(n381), .CK(clk),
.RN(n10572), .Q(Sgf_normalized_result[28]), .QN(n10381) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_32_ ( .D(n385), .CK(clk),
.RN(n10572), .Q(Sgf_normalized_result[32]), .QN(n10380) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_34_ ( .D(n387), .CK(clk),
.RN(n10576), .Q(Sgf_normalized_result[34]), .QN(n10379) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_40_ ( .D(n393), .CK(clk),
.RN(n10592), .Q(Sgf_normalized_result[40]), .QN(n10372) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_38_ ( .D(n391), .CK(clk),
.RN(n10572), .Q(Sgf_normalized_result[38]), .QN(n10371) );
DFFRXLTS R_1533 ( .D(n10437), .CK(clk), .RN(n10594), .QN(n10368) );
DFFRX1TS Sel_C_Q_reg_0_ ( .D(n709), .CK(clk), .RN(n10571), .Q(FSM_selector_C), .QN(n10363) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_0_ ( .D(n351),
.CK(clk), .RN(n1091), .Q(final_result_ieee[0]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_1_ ( .D(n350),
.CK(clk), .RN(n1090), .Q(final_result_ieee[1]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_2_ ( .D(n349),
.CK(clk), .RN(n10310), .Q(final_result_ieee[2]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_3_ ( .D(n348),
.CK(clk), .RN(n10304), .Q(final_result_ieee[3]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_4_ ( .D(n347),
.CK(clk), .RN(n10314), .Q(final_result_ieee[4]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_5_ ( .D(n346),
.CK(clk), .RN(n10316), .Q(final_result_ieee[5]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_6_ ( .D(n345),
.CK(clk), .RN(n10316), .Q(final_result_ieee[6]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_7_ ( .D(n344),
.CK(clk), .RN(n10425), .Q(final_result_ieee[7]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_8_ ( .D(n343),
.CK(clk), .RN(n10432), .Q(final_result_ieee[8]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_9_ ( .D(n342),
.CK(clk), .RN(n10318), .Q(final_result_ieee[9]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_10_ ( .D(n341),
.CK(clk), .RN(n10318), .Q(final_result_ieee[10]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_11_ ( .D(n340),
.CK(clk), .RN(n1063), .Q(final_result_ieee[11]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_12_ ( .D(n339),
.CK(clk), .RN(n10578), .Q(final_result_ieee[12]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_13_ ( .D(n338),
.CK(clk), .RN(n10578), .Q(final_result_ieee[13]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_14_ ( .D(n337),
.CK(clk), .RN(n10578), .Q(final_result_ieee[14]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_15_ ( .D(n336),
.CK(clk), .RN(n10578), .Q(final_result_ieee[15]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_16_ ( .D(n335),
.CK(clk), .RN(n10578), .Q(final_result_ieee[16]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_17_ ( .D(n334),
.CK(clk), .RN(n10578), .Q(final_result_ieee[17]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_18_ ( .D(n333),
.CK(clk), .RN(n10578), .Q(final_result_ieee[18]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_19_ ( .D(n332),
.CK(clk), .RN(n10578), .Q(final_result_ieee[19]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_20_ ( .D(n331),
.CK(clk), .RN(n10578), .Q(final_result_ieee[20]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_21_ ( .D(n330),
.CK(clk), .RN(n10578), .Q(final_result_ieee[21]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_22_ ( .D(n329),
.CK(clk), .RN(n10579), .Q(final_result_ieee[22]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_23_ ( .D(n328),
.CK(clk), .RN(n10579), .Q(final_result_ieee[23]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_24_ ( .D(n327),
.CK(clk), .RN(n10579), .Q(final_result_ieee[24]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_25_ ( .D(n326),
.CK(clk), .RN(n10579), .Q(final_result_ieee[25]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_26_ ( .D(n325),
.CK(clk), .RN(n10579), .Q(final_result_ieee[26]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_27_ ( .D(n324),
.CK(clk), .RN(n10579), .Q(final_result_ieee[27]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_28_ ( .D(n323),
.CK(clk), .RN(n10579), .Q(final_result_ieee[28]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_29_ ( .D(n322),
.CK(clk), .RN(n10579), .Q(final_result_ieee[29]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_30_ ( .D(n321),
.CK(clk), .RN(n10579), .Q(final_result_ieee[30]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_31_ ( .D(n320),
.CK(clk), .RN(n10579), .Q(final_result_ieee[31]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_32_ ( .D(n319),
.CK(clk), .RN(n10580), .Q(final_result_ieee[32]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_33_ ( .D(n318),
.CK(clk), .RN(n10580), .Q(final_result_ieee[33]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_34_ ( .D(n317),
.CK(clk), .RN(n10580), .Q(final_result_ieee[34]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_35_ ( .D(n316),
.CK(clk), .RN(n10580), .Q(final_result_ieee[35]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_36_ ( .D(n315),
.CK(clk), .RN(n10580), .Q(final_result_ieee[36]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_37_ ( .D(n314),
.CK(clk), .RN(n10580), .Q(final_result_ieee[37]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_38_ ( .D(n313),
.CK(clk), .RN(n10580), .Q(final_result_ieee[38]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_39_ ( .D(n312),
.CK(clk), .RN(n10580), .Q(final_result_ieee[39]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_40_ ( .D(n311),
.CK(clk), .RN(n10580), .Q(final_result_ieee[40]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_41_ ( .D(n310),
.CK(clk), .RN(n10580), .Q(final_result_ieee[41]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_42_ ( .D(n309),
.CK(clk), .RN(n10581), .Q(final_result_ieee[42]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_43_ ( .D(n308),
.CK(clk), .RN(n10581), .Q(final_result_ieee[43]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_44_ ( .D(n307),
.CK(clk), .RN(n10581), .Q(final_result_ieee[44]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_45_ ( .D(n306),
.CK(clk), .RN(n10581), .Q(final_result_ieee[45]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_46_ ( .D(n305),
.CK(clk), .RN(n10581), .Q(final_result_ieee[46]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_47_ ( .D(n304),
.CK(clk), .RN(n10581), .Q(final_result_ieee[47]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_48_ ( .D(n303),
.CK(clk), .RN(n10581), .Q(final_result_ieee[48]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_49_ ( .D(n302),
.CK(clk), .RN(n10581), .Q(final_result_ieee[49]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_50_ ( .D(n301),
.CK(clk), .RN(n10581), .Q(final_result_ieee[50]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_51_ ( .D(n300),
.CK(clk), .RN(n10581), .Q(final_result_ieee[51]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_52_ ( .D(n299),
.CK(clk), .RN(n10582), .Q(final_result_ieee[52]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_53_ ( .D(n298),
.CK(clk), .RN(n10582), .Q(final_result_ieee[53]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_54_ ( .D(n297),
.CK(clk), .RN(n10582), .Q(final_result_ieee[54]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_55_ ( .D(n296),
.CK(clk), .RN(n10582), .Q(final_result_ieee[55]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_56_ ( .D(n295),
.CK(clk), .RN(n10582), .Q(final_result_ieee[56]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_57_ ( .D(n294),
.CK(clk), .RN(n10582), .Q(final_result_ieee[57]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_58_ ( .D(n293),
.CK(clk), .RN(n10582), .Q(final_result_ieee[58]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_59_ ( .D(n292),
.CK(clk), .RN(n10582), .Q(final_result_ieee[59]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_60_ ( .D(n291),
.CK(clk), .RN(n10582), .Q(final_result_ieee[60]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_61_ ( .D(n290),
.CK(clk), .RN(n10582), .Q(final_result_ieee[61]) );
DFFRXLTS final_result_ieee_Module_Final_Result_IEEE_Q_reg_62_ ( .D(n289),
.CK(clk), .RN(n10583), .Q(final_result_ieee[62]) );
DFFSX4TS DP_OP_168J27_122_4811_R_896 ( .D(n10268), .CK(clk), .SN(n10313),
.Q(DP_OP_168J27_122_4811_n8214), .QN(n1798) );
DFFSX4TS DP_OP_168J27_122_4811_R_1281 ( .D(n10275), .CK(clk), .SN(n10313),
.Q(DP_OP_168J27_122_4811_n6609) );
DFFRX4TS DP_OP_168J27_122_4811_R_1621 ( .D(n599), .CK(clk), .RN(n10307), .Q(
DP_OP_168J27_122_4811_n6562), .QN(n10356) );
DFFRX4TS DP_OP_168J27_122_4811_R_1616 ( .D(n594), .CK(clk), .RN(n10311), .Q(
DP_OP_168J27_122_4811_n6567) );
DFFRX4TS DP_OP_168J27_122_4811_R_1604 ( .D(n667), .CK(clk), .RN(n10315), .Q(
DP_OP_168J27_122_4811_n6637), .QN(n10340) );
DFFRX4TS DP_OP_168J27_122_4811_R_1613 ( .D(n661), .CK(clk), .RN(n10311), .Q(
DP_OP_168J27_122_4811_n5124) );
DFFRX4TS DP_OP_168J27_122_4811_R_1608 ( .D(n10475), .CK(clk), .RN(n10317),
.Q(DP_OP_168J27_122_4811_n8250), .QN(n10341) );
DFFRX4TS DP_OP_168J27_122_4811_R_1610 ( .D(n595), .CK(clk), .RN(n10574), .Q(
n10286) );
DFFRX4TS DP_OP_168J27_122_4811_R_1493 ( .D(n615), .CK(clk), .RN(n10305), .Q(
DP_OP_168J27_122_4811_n8452), .QN(n10321) );
DFFRX4TS DP_OP_168J27_122_4811_R_1488 ( .D(n588), .CK(clk), .RN(n1063), .Q(
DP_OP_168J27_122_4811_n6573), .QN(n10354) );
DFFRX4TS DP_OP_168J27_122_4811_R_849 ( .D(n614), .CK(clk), .RN(n10305), .Q(
DP_OP_168J27_122_4811_n8451) );
DFFRX4TS DP_OP_168J27_122_4811_R_1465 ( .D(n587), .CK(clk), .RN(n10305), .Q(
DP_OP_168J27_122_4811_n6574), .QN(n10328) );
DFFRX4TS DP_OP_168J27_122_4811_R_1442 ( .D(n586), .CK(clk), .RN(n1063), .Q(
DP_OP_168J27_122_4811_n6575), .QN(n10349) );
DFFRX4TS DP_OP_168J27_122_4811_R_1318 ( .D(n653), .CK(clk), .RN(n10311), .Q(
DP_OP_168J27_122_4811_n6644), .QN(n10288) );
DFFRX2TS DP_OP_168J27_122_4811_R_1432 ( .D(n10284), .CK(clk), .RN(n10311),
.Q(DP_OP_168J27_122_4811_n6589) );
DFFRX4TS DP_OP_168J27_122_4811_R_1339 ( .D(n646), .CK(clk), .RN(n10309), .Q(
DP_OP_168J27_122_4811_n8525), .QN(n751) );
DFFRX4TS DP_OP_168J27_122_4811_R_1325 ( .D(n626), .CK(clk), .RN(n10307), .Q(
DP_OP_168J27_122_4811_n8463), .QN(n855) );
DFFSX2TS DP_OP_168J27_122_4811_R_1321 ( .D(n10279), .CK(clk), .SN(n10306),
.Q(DP_OP_168J27_122_4811_n3542) );
DFFRX4TS DP_OP_168J27_122_4811_R_1304 ( .D(n620), .CK(clk), .RN(n10307), .Q(
DP_OP_168J27_122_4811_n8457), .QN(n933) );
DFFRX4TS DP_OP_168J27_122_4811_R_1305 ( .D(n593), .CK(clk), .RN(n10307), .Q(
DP_OP_168J27_122_4811_n8482), .QN(n10329) );
DFFRX4TS DP_OP_168J27_122_4811_R_1292 ( .D(n619), .CK(clk), .RN(n10307), .Q(
DP_OP_168J27_122_4811_n8456), .QN(n10325) );
DFFRX4TS DP_OP_168J27_122_4811_R_1293 ( .D(n592), .CK(clk), .RN(n10307), .Q(
DP_OP_168J27_122_4811_n8481), .QN(n10352) );
DFFSX2TS DP_OP_168J27_122_4811_R_1054 ( .D(n10273), .CK(clk), .SN(n10310),
.Q(DP_OP_168J27_122_4811_n3219) );
DFFRX2TS DP_OP_168J27_122_4811_R_1027 ( .D(n10272), .CK(clk), .RN(n10314),
.QN(n10320) );
DFFRX4TS DP_OP_168J27_122_4811_R_906 ( .D(n662), .CK(clk), .RN(n10315), .Q(
DP_OP_168J27_122_4811_n8541) );
DFFRX4TS DP_OP_168J27_122_4811_R_901 ( .D(n10269), .CK(clk), .RN(n10316),
.Q(n10234), .QN(n10337) );
DFFRX4TS DP_OP_168J27_122_4811_R_902 ( .D(n680), .CK(clk), .RN(n10316), .Q(
DP_OP_168J27_122_4811_n8505), .QN(n1797) );
DFFRX4TS DP_OP_168J27_122_4811_R_892 ( .D(n624), .CK(clk), .RN(n10307), .Q(
DP_OP_168J27_122_4811_n8172) );
DFFSX4TS DP_OP_168J27_122_4811_R_889 ( .D(n10267), .CK(clk), .SN(n10304),
.Q(DP_OP_168J27_122_4811_n3609), .QN(n838) );
DFFRX4TS DP_OP_168J27_122_4811_R_890 ( .D(n582), .CK(clk), .RN(n10305), .Q(
DP_OP_168J27_122_4811_n8471), .QN(n1791) );
DFFRX4TS DP_OP_168J27_122_4811_R_886 ( .D(n664), .CK(clk), .RN(n10314), .Q(
DP_OP_168J27_122_4811_n8543) );
DFFRX4TS DP_OP_168J27_122_4811_R_870 ( .D(n10367), .CK(clk), .RN(n10316),
.Q(DP_OP_168J27_122_4811_n8248), .QN(n10263) );
DFFRX4TS DP_OP_168J27_122_4811_R_877 ( .D(n623), .CK(clk), .RN(n10307), .Q(
DP_OP_168J27_122_4811_n8173), .QN(n1792) );
DFFRX4TS DP_OP_168J27_122_4811_R_878 ( .D(n623), .CK(clk), .RN(n10307), .Q(
DP_OP_168J27_122_4811_n8460) );
DFFRX4TS DP_OP_168J27_122_4811_R_874 ( .D(n673), .CK(clk), .RN(n10316), .Q(
DP_OP_168J27_122_4811_n8498), .QN(n10331) );
DFFRX4TS DP_OP_168J27_122_4811_R_1607 ( .D(n10475), .CK(clk), .RN(n10316),
.Q(DP_OP_168J27_122_4811_n8499), .QN(n10264) );
DFFRX4TS DP_OP_168J27_122_4811_R_867 ( .D(n633), .CK(clk), .RN(n10595), .Q(
DP_OP_168J27_122_4811_n8163), .QN(n10350) );
DFFRX2TS DP_OP_168J27_122_4811_R_857 ( .D(n10253), .CK(clk), .RN(n10310),
.QN(n10357) );
DFFSX2TS DP_OP_168J27_122_4811_R_848 ( .D(n10251), .CK(clk), .SN(n10304),
.Q(DP_OP_168J27_122_4811_n3580), .QN(n10345) );
DFFRX4TS DP_OP_168J27_122_4811_R_842 ( .D(n10250), .CK(clk), .RN(n10318),
.Q(n10232), .QN(n10332) );
DFFRX4TS DP_OP_168J27_122_4811_R_843 ( .D(n689), .CK(clk), .RN(n10318), .Q(
DP_OP_168J27_122_4811_n8514) );
DFFRX4TS DP_OP_168J27_122_4811_R_1058 ( .D(n688), .CK(clk), .RN(n10318), .Q(
DP_OP_168J27_122_4811_n8513), .QN(n10258) );
DFFRX4TS DP_OP_168J27_122_4811_R_884 ( .D(n663), .CK(clk), .RN(n10314), .Q(
n10214) );
DFFRX4TS DP_OP_168J27_122_4811_R_837 ( .D(n663), .CK(clk), .RN(n10314), .Q(
DP_OP_168J27_122_4811_n8542), .QN(n10293) );
DFFRX4TS DP_OP_168J27_122_4811_R_833 ( .D(n609), .CK(clk), .RN(n10305), .Q(
DP_OP_168J27_122_4811_n8187), .QN(n840) );
DFFRX4TS DP_OP_168J27_122_4811_R_829 ( .D(n10248), .CK(clk), .RN(n10315),
.Q(n10233), .QN(n10339) );
DFFRX4TS DP_OP_168J27_122_4811_R_851 ( .D(n668), .CK(clk), .RN(n10315), .Q(
DP_OP_168J27_122_4811_n8547) );
DFFRX4TS DP_OP_168J27_122_4811_R_1331 ( .D(n648), .CK(clk), .RN(n10571), .Q(
DP_OP_168J27_122_4811_n8527) );
DFFRX4TS DP_OP_168J27_122_4811_R_1337 ( .D(n10364), .CK(clk), .RN(n10428),
.Q(DP_OP_168J27_122_4811_n8526), .QN(n10290) );
DFFRX4TS DP_OP_168J27_122_4811_R_899 ( .D(n10365), .CK(clk), .RN(n10317),
.Q(DP_OP_168J27_122_4811_n8506) );
DFFRX4TS DP_OP_168J27_122_4811_R_1327 ( .D(n652), .CK(clk), .RN(n10311), .Q(
DP_OP_168J27_122_4811_n8531) );
DFFRX4TS DP_OP_168J27_122_4811_R_1329 ( .D(n10377), .CK(clk), .RN(n10311),
.Q(DP_OP_168J27_122_4811_n8530), .QN(n10295) );
DFFRX4TS DP_OP_168J27_122_4811_R_798 ( .D(n10243), .CK(clk), .RN(n10312),
.Q(n10242), .QN(n10334) );
DFFRX4TS DP_OP_168J27_122_4811_R_799 ( .D(n660), .CK(clk), .RN(n10312), .Q(
DP_OP_168J27_122_4811_n8539), .QN(n828) );
DFFRX4TS DP_OP_168J27_122_4811_R_855 ( .D(n659), .CK(clk), .RN(n10312), .Q(
DP_OP_168J27_122_4811_n8538), .QN(n10296) );
DFFRX4TS DP_OP_168J27_122_4811_R_790 ( .D(n10240), .CK(clk), .RN(n10318),
.Q(n10211), .QN(n10336) );
DFFRX4TS DP_OP_168J27_122_4811_R_791 ( .D(n10373), .CK(clk), .RN(n10318),
.Q(DP_OP_168J27_122_4811_n8515), .QN(n10261) );
DFFRX4TS DP_OP_168J27_122_4811_R_784 ( .D(n611), .CK(clk), .RN(n10305), .Q(
DP_OP_168J27_122_4811_n8448) );
DFFRX4TS DP_OP_168J27_122_4811_R_785 ( .D(n584), .CK(clk), .RN(n10305), .Q(
DP_OP_168J27_122_4811_n8473), .QN(n10355) );
DFFRX4TS DP_OP_168J27_122_4811_R_858 ( .D(n677), .CK(clk), .RN(n10309), .Q(
DP_OP_168J27_122_4811_n8502), .QN(n776) );
DFFRX4TS DP_OP_168J27_122_4811_R_1620 ( .D(n649), .CK(clk), .RN(n10574), .Q(
DP_OP_168J27_122_4811_n8528), .QN(n10289) );
DFFRX4TS DP_OP_168J27_122_4811_R_771 ( .D(n10481), .CK(clk), .RN(n10315),
.Q(DP_OP_168J27_122_4811_n8544), .QN(n1794) );
DFFRX4TS DP_OP_168J27_122_4811_R_1052 ( .D(n661), .CK(clk), .RN(n10312), .Q(
DP_OP_168J27_122_4811_n8540) );
DFFRX4TS DP_OP_168J27_122_4811_R_1064 ( .D(n694), .CK(clk), .RN(n10594), .Q(
DP_OP_168J27_122_4811_n8519), .QN(n1793) );
DFFRX4TS DP_OP_168J27_122_4811_R_1317 ( .D(n653), .CK(clk), .RN(n10312), .Q(
DP_OP_168J27_122_4811_n8532) );
DFFRX4TS DP_OP_168J27_122_4811_R_596 ( .D(n10229), .CK(clk), .RN(n10319),
.Q(n10215), .QN(n10333) );
DFFRX4TS DP_OP_168J27_122_4811_R_1057 ( .D(n687), .CK(clk), .RN(n10319), .Q(
DP_OP_168J27_122_4811_n8512), .QN(n1783) );
DFFRX4TS DP_OP_168J27_122_4811_R_856 ( .D(n10483), .CK(clk), .RN(n10318),
.Q(DP_OP_168J27_122_4811_n8511), .QN(n10262) );
DFFSX4TS DP_OP_168J27_122_4811_R_590 ( .D(n10228), .CK(clk), .SN(n10316),
.Q(DP_OP_168J27_122_4811_n6608) );
DFFRX4TS DP_OP_168J27_122_4811_R_591 ( .D(n672), .CK(clk), .RN(n10317), .Q(
DP_OP_168J27_122_4811_n8551), .QN(n10324) );
DFFRX4TS DP_OP_168J27_122_4811_R_1437 ( .D(n10366), .CK(clk), .RN(n10317),
.Q(DP_OP_168J27_122_4811_n8550), .QN(n10297) );
DFFRX4TS DP_OP_168J27_122_4811_R_1436 ( .D(n670), .CK(clk), .RN(n10315), .Q(
DP_OP_168J27_122_4811_n8549) );
DFFRX4TS DP_OP_168J27_122_4811_R_894 ( .D(n697), .CK(clk), .RN(n10315), .Q(
DP_OP_168J27_122_4811_n8522), .QN(n10342) );
DFFRX4TS DP_OP_168J27_122_4811_R_1328 ( .D(n679), .CK(clk), .RN(n10317), .Q(
DP_OP_168J27_122_4811_n8504) );
DFFRX4TS DP_OP_168J27_122_4811_R_869 ( .D(n10367), .CK(clk), .RN(n10317),
.Q(DP_OP_168J27_122_4811_n8503) );
DFFSX2TS DP_OP_168J27_122_4811_R_573 ( .D(n10225), .CK(clk), .SN(n10306),
.Q(DP_OP_168J27_122_4811_n3541), .QN(n10326) );
DFFSX4TS DP_OP_168J27_122_4811_R_569 ( .D(n10224), .CK(clk), .SN(n10594),
.Q(DP_OP_168J27_122_4811_n8216) );
DFFRX4TS DP_OP_168J27_122_4811_R_746 ( .D(n693), .CK(clk), .RN(n10594), .Q(
DP_OP_168J27_122_4811_n8518) );
DFFRX4TS DP_OP_168J27_122_4811_R_564 ( .D(n696), .CK(clk), .RN(n10594), .Q(
DP_OP_168J27_122_4811_n8239), .QN(n10259) );
DFFRX4TS DP_OP_168J27_122_4811_R_895 ( .D(n696), .CK(clk), .RN(n10594), .Q(
DP_OP_168J27_122_4811_n8521) );
DFFRX4TS DP_OP_168J27_122_4811_R_815 ( .D(n675), .CK(clk), .RN(n10317), .Q(
DP_OP_168J27_122_4811_n8500), .QN(n10255) );
DFFRX4TS DP_OP_168J27_122_4811_R_859 ( .D(n10375), .CK(clk), .RN(n10317),
.Q(DP_OP_168J27_122_4811_n8501), .QN(n10256) );
DFFSX4TS DP_OP_168J27_122_4811_R_550 ( .D(n10221), .CK(clk), .SN(n10310),
.Q(DP_OP_168J27_122_4811_n6615), .QN(n747) );
DFFRX4TS DP_OP_168J27_122_4811_R_551 ( .D(n658), .CK(clk), .RN(n10312), .Q(
DP_OP_168J27_122_4811_n8537) );
DFFRX4TS DP_OP_168J27_122_4811_R_1079 ( .D(n657), .CK(clk), .RN(n10312), .Q(
DP_OP_168J27_122_4811_n8536), .QN(n10285) );
DFFRX4TS DP_OP_168J27_122_4811_R_539 ( .D(n685), .CK(clk), .RN(n10319), .Q(
DP_OP_168J27_122_4811_n8510) );
DFFRX4TS DP_OP_168J27_122_4811_R_761 ( .D(n655), .CK(clk), .RN(n10311), .Q(
DP_OP_168J27_122_4811_n8534), .QN(n10287) );
DFFRX4TS DP_OP_168J27_122_4811_R_530 ( .D(n10218), .CK(clk), .RN(n10319),
.Q(n10217), .QN(n10335) );
DFFRX4TS DP_OP_168J27_122_4811_R_880 ( .D(n10360), .CK(clk), .RN(n10319),
.Q(DP_OP_168J27_122_4811_n8508) );
DFFRX4TS DP_OP_168J27_122_4811_R_810 ( .D(n10374), .CK(clk), .RN(n10319),
.Q(DP_OP_168J27_122_4811_n8507), .QN(n1781) );
DFFRX4TS DP_OP_168J27_122_4811_R_1280 ( .D(n10361), .CK(clk), .RN(n10315),
.Q(DP_OP_168J27_122_4811_n8548) );
DFFRX4TS DP_OP_168J27_122_4811_R_568 ( .D(n10376), .CK(clk), .RN(n10319),
.Q(DP_OP_168J27_122_4811_n8517), .QN(n10260) );
DFFRX1TS add_x_19_R_1512 ( .D(add_x_19_n625), .CK(clk), .RN(n10202), .QN(
n10207) );
DFFSX2TS add_x_19_R_1633 ( .D(Sgf_operation_ODD1_S_B[37]), .CK(clk), .SN(
n10424), .Q(n10185) );
DFFSX2TS add_x_19_R_1591 ( .D(add_x_19_n572), .CK(clk), .SN(n10198), .Q(
n10167) );
DFFSX2TS add_x_19_R_1570 ( .D(add_x_19_n138), .CK(clk), .SN(n10190), .Q(
n10146) );
DFFSX2TS DP_OP_36J27_123_1029_R_1377 ( .D(DP_OP_36J27_123_1029_n1), .CK(clk),
.SN(n1064), .Q(n10028) );
CMPR32X2TS DP_OP_36J27_123_1029_U11 ( .A(DP_OP_36J27_123_1029_n26), .B(
S_Oper_A_exp[2]), .C(DP_OP_36J27_123_1029_n11), .CO(
DP_OP_36J27_123_1029_n10), .S(Exp_module_Data_S[2]) );
CMPR32X2TS DP_OP_36J27_123_1029_U9 ( .A(DP_OP_36J27_123_1029_n24), .B(
S_Oper_A_exp[4]), .C(DP_OP_36J27_123_1029_n9), .CO(
DP_OP_36J27_123_1029_n8), .S(Exp_module_Data_S[4]) );
CMPR32X2TS DP_OP_36J27_123_1029_U7 ( .A(DP_OP_36J27_123_1029_n22), .B(
S_Oper_A_exp[6]), .C(DP_OP_36J27_123_1029_n7), .CO(
DP_OP_36J27_123_1029_n6), .S(Exp_module_Data_S[6]) );
CMPR32X2TS DP_OP_36J27_123_1029_U5 ( .A(DP_OP_36J27_123_1029_n20), .B(
S_Oper_A_exp[8]), .C(DP_OP_36J27_123_1029_n5), .CO(
DP_OP_36J27_123_1029_n4), .S(Exp_module_Data_S[8]) );
CMPR32X2TS DP_OP_36J27_123_1029_U2 ( .A(n1103), .B(S_Oper_A_exp[11]), .C(
DP_OP_36J27_123_1029_n2), .CO(DP_OP_36J27_123_1029_n1), .S(
Exp_module_Data_S[11]) );
DFFRX4TS DP_OP_168J27_122_4811_R_1609 ( .D(n661), .CK(clk), .RN(n10310), .Q(
DP_OP_168J27_122_4811_n6640), .QN(n10294) );
DFFRX4TS DP_OP_168J27_122_4811_R_873 ( .D(n10257), .CK(clk), .RN(n10316),
.QN(n852) );
DFFRX4TS DP_OP_168J27_122_4811_R_1320 ( .D(n591), .CK(clk), .RN(n10306), .Q(
DP_OP_168J27_122_4811_n8480), .QN(n10330) );
DFFRX4TS DP_OP_168J27_122_4811_R_838 ( .D(n610), .CK(clk), .RN(n10304), .Q(
DP_OP_168J27_122_4811_n8447), .QN(n10348) );
DFFRX4TS DP_OP_168J27_122_4811_R_1431 ( .D(n655), .CK(clk), .RN(n10311), .Q(
n10212) );
DFFRX4TS DP_OP_168J27_122_4811_R_1605 ( .D(n595), .CK(clk), .RN(n10573),
.QN(n1786) );
DFFRX4TS DP_OP_168J27_122_4811_R_793 ( .D(n585), .CK(clk), .RN(n10305), .Q(
DP_OP_168J27_122_4811_n8474), .QN(n10322) );
DFFRXLTS R_600 ( .D(n653), .CK(clk), .RN(n10429), .QN(n10486) );
DFFRXLTS R_1473 ( .D(n463), .CK(clk), .RN(n10417), .Q(n10442) );
DFFSX1TS add_x_19_R_1367 ( .D(add_x_19_n514), .CK(clk), .SN(n10194), .Q(
n10087) );
DFFSX1TS add_x_19_R_1592 ( .D(add_x_19_n116), .CK(clk), .SN(n10190), .Q(
n10168) );
DFFSX1TS add_x_19_R_1409 ( .D(add_x_19_n526), .CK(clk), .SN(n10199), .Q(
n10096) );
DFFSX1TS add_x_19_R_1567 ( .D(add_x_19_n92), .CK(clk), .SN(n10190), .Q(
n10143) );
DFFSX1TS add_x_19_R_1600 ( .D(add_x_19_n517), .CK(clk), .SN(n10194), .Q(
n10176) );
DFFSX1TS add_x_19_R_1169 ( .D(add_x_19_n542), .CK(clk), .SN(n10418), .Q(
n10064) );
DFFSX1TS add_x_19_R_1408 ( .D(add_x_19_n525), .CK(clk), .SN(n10198), .Q(
n10095) );
DFFSX1TS add_x_19_R_1506 ( .D(Sgf_operation_ODD1_S_B[38]), .CK(clk), .SN(
n10194), .Q(n10121) );
DFFSX1TS add_x_19_R_1344 ( .D(add_x_19_n564), .CK(clk), .SN(n10203), .Q(
n10081) );
DFFSX1TS add_x_19_R_1387 ( .D(add_x_19_n598), .CK(clk), .SN(n10201), .Q(
n10090) );
DFFSX1TS add_x_19_R_1484 ( .D(Sgf_operation_ODD1_S_B[40]), .CK(clk), .SN(
n10197), .Q(n10113) );
DFFSX1TS add_x_19_R_1456 ( .D(Sgf_operation_ODD1_S_B[46]), .CK(clk), .SN(
n10197), .Q(n10110) );
DFFSX1TS add_x_19_R_1423 ( .D(Sgf_operation_ODD1_S_B[41]), .CK(clk), .SN(
n10634), .Q(n10102) );
DFFSX1TS R_1469 ( .D(Sgf_operation_Result[46]), .CK(clk), .SN(n10568), .Q(
n10445) );
DFFSX1TS add_x_19_R_1500 ( .D(Sgf_operation_ODD1_S_B[44]), .CK(clk), .SN(
n10196), .Q(n10118) );
DFFSX1TS add_x_19_R_1554 ( .D(Sgf_operation_ODD1_S_B[51]), .CK(clk), .SN(
n10194), .Q(n10130) );
DFFSX1TS add_x_19_R_1555 ( .D(Sgf_operation_ODD1_S_B[49]), .CK(clk), .SN(
n10191), .Q(n10131) );
DFFSX1TS add_x_19_R_1629 ( .D(Sgf_operation_ODD1_S_B[50]), .CK(clk), .SN(
n10193), .Q(n10181) );
DFFSX1TS add_x_19_R_482 ( .D(add_x_19_n39), .CK(clk), .SN(n10198), .Q(n10061) );
DFFSX1TS add_x_19_R_1551 ( .D(add_x_19_n793), .CK(clk), .SN(n10199), .Q(
n10128) );
DFFSX1TS add_x_19_R_1259 ( .D(add_x_19_n632), .CK(clk), .SN(n10203), .Q(
n10078) );
DFFSX1TS add_x_19_R_1569 ( .D(add_x_19_n129), .CK(clk), .SN(n10190), .Q(
n10145) );
DFFSX1TS add_x_19_R_476 ( .D(add_x_19_n41), .CK(clk), .SN(n10200), .Q(n10058) );
DFFSX1TS add_x_19_R_1257 ( .D(add_x_19_n648), .CK(clk), .SN(n10203), .Q(
n10076) );
DFFSX1TS add_x_19_R_1346 ( .D(add_x_19_n625), .CK(clk), .SN(n10198), .Q(
n10083) );
DFFSX1TS add_x_19_R_1573 ( .D(add_x_19_n186), .CK(clk), .SN(n10191), .Q(
n10149) );
DFFSX1TS add_x_19_R_1454 ( .D(Sgf_operation_ODD1_S_B[52]), .CK(clk), .SN(
n10194), .Q(n10108) );
DFFSX1TS add_x_19_R_1382 ( .D(Sgf_operation_ODD1_S_B[53]), .CK(clk), .SN(
n10188), .Q(n10088) );
DFFSX1TS add_x_19_R_1255 ( .D(add_x_19_n639), .CK(clk), .SN(n10203), .Q(
n10074) );
DFFSX1TS add_x_19_R_1586 ( .D(add_x_19_n530), .CK(clk), .SN(n10199), .Q(
n10162) );
DFFSX1TS add_x_19_R_204 ( .D(add_x_19_n36), .CK(clk), .SN(n10198), .Q(n10052) );
DFFSX1TS add_x_19_R_1557 ( .D(Sgf_operation_ODD1_S_B[47]), .CK(clk), .SN(
n10196), .Q(n10133) );
DFFSX1TS add_x_19_R_1403 ( .D(add_x_19_n610), .CK(clk), .SN(n10201), .Q(
n10093) );
DFFSX1TS add_x_19_R_1559 ( .D(Sgf_operation_ODD1_S_B[39]), .CK(clk), .SN(
n1085), .Q(n10135) );
DFFSX1TS add_x_19_R_237 ( .D(add_x_19_n40), .CK(clk), .SN(n10200), .Q(n10053) );
DFFSX1TS add_x_19_R_1582 ( .D(add_x_19_n450), .CK(clk), .SN(n10197), .Q(
n10158) );
DFFSX1TS add_x_19_R_1584 ( .D(add_x_19_n468), .CK(clk), .SN(n10194), .Q(
n10160) );
DFFSX1TS add_x_19_R_1245_RW_0 ( .D(add_x_19_n479), .CK(clk), .SN(n10196),
.Q(n10073) );
DFFSX1TS add_x_19_R_1394_RW_0 ( .D(add_x_19_n429), .CK(clk), .SN(n10196),
.Q(n10091) );
DFFSX1TS add_x_19_R_1347 ( .D(add_x_19_n590), .CK(clk), .SN(n10198), .Q(
n10084) );
DFFSX1TS add_x_19_R_1558 ( .D(Sgf_operation_ODD1_S_B[45]), .CK(clk), .SN(
n1085), .Q(n10134) );
DFFSX1TS add_x_19_R_1635 ( .D(Sgf_operation_ODD1_S_B[54]), .CK(clk), .SN(
n10201), .Q(n10187) );
DFFSX1TS add_x_19_R_1598 ( .D(n10208), .CK(clk), .SN(n10191), .Q(n10174) );
DFFSX1TS add_x_19_R_1581 ( .D(add_x_19_n446), .CK(clk), .SN(n1085), .Q(
n10157) );
DFFSX1TS add_x_19_R_1298 ( .D(add_x_19_n555), .CK(clk), .SN(n10419), .Q(
n10080) );
DFFSX1TS add_x_19_R_1572 ( .D(add_x_19_n162), .CK(clk), .SN(n10191), .Q(
n10148) );
DFFSX1TS add_x_19_R_1571 ( .D(add_x_19_n151), .CK(clk), .SN(n10191), .Q(
n10147) );
DFFSX1TS add_x_19_R_1556 ( .D(Sgf_operation_ODD1_S_B[48]), .CK(clk), .SN(
n10196), .Q(n10132) );
DFFSX1TS add_x_19_R_419 ( .D(add_x_19_n37), .CK(clk), .SN(n10200), .Q(n10055) );
DFFSX1TS add_x_19_R_1587 ( .D(add_x_19_n533), .CK(clk), .SN(n10199), .Q(
n10163) );
DFFSX1TS add_x_19_R_1345 ( .D(add_x_19_n589), .CK(clk), .SN(n10566), .Q(
n10082) );
DFFSX1TS add_x_19_R_1589 ( .D(add_x_19_n554), .CK(clk), .SN(n10199), .Q(
n10165) );
DFFSX1TS add_x_19_R_480 ( .D(add_x_19_n42), .CK(clk), .SN(n10422), .Q(n10060) );
DFFSX1TS add_x_19_R_1568 ( .D(add_x_19_n105), .CK(clk), .SN(n10190), .Q(
n10144) );
DFFSX1TS add_x_19_R_241 ( .D(add_x_19_n38), .CK(clk), .SN(n10200), .Q(n10054) );
DFFSX1TS add_x_19_R_1502 ( .D(add_x_19_n786), .CK(clk), .SN(n10196), .Q(
n10120) );
DFFSX1TS add_x_19_R_1585 ( .D(add_x_19_n523), .CK(clk), .SN(n10199), .Q(
n10161) );
DFFSX1TS add_x_19_R_1552 ( .D(add_x_19_n362), .CK(clk), .SN(n10188), .Q(
n10129) );
DFFSX1TS add_x_19_R_1548 ( .D(add_x_19_n342), .CK(clk), .SN(n10188), .Q(
n10125) );
DFFSX1TS add_x_19_R_1601 ( .D(add_x_19_n373), .CK(clk), .SN(n10193), .Q(
n10177) );
DFFSX1TS add_x_19_R_1580 ( .D(add_x_19_n333), .CK(clk), .SN(n10188), .Q(
n10156) );
DFFRXLTS R_7 ( .D(n484), .CK(clk), .RN(n10419), .Q(n10536) );
DFFSX1TS R_53 ( .D(n10613), .CK(clk), .SN(n10422), .Q(n10521) );
DFFRXLTS R_534 ( .D(n655), .CK(clk), .RN(n10429), .Q(Op_MX[9]), .QN(n10485)
);
DFFRX1TS R_576 ( .D(n679), .CK(clk), .RN(n10425), .Q(Op_MX[33]) );
DFFRX1TS R_767 ( .D(n666), .CK(clk), .RN(n10427), .Q(Op_MX[20]) );
DFFRXLTS R_1534 ( .D(n667), .CK(clk), .RN(n10426), .Q(n10477) );
DFFRXLTS Operands_load_reg_YMRegister_Q_reg_62_ ( .D(n644), .CK(clk), .RN(
n10588), .Q(Op_MY[62]), .QN(n10468) );
DFFRXLTS R_1248 ( .D(n468), .CK(clk), .RN(n10563), .Q(n10454) );
DFFRXLTS Barrel_Shifter_module_Output_Reg_Q_reg_39_ ( .D(n392), .CK(clk),
.RN(n10575), .Q(Sgf_normalized_result[39]), .QN(n10362) );
DFFSX1TS add_x_19_R_1634 ( .D(Sgf_operation_ODD1_Q_left[10]), .CK(clk), .SN(
n10200), .Q(n10186) );
DFFSX1TS add_x_19_R_1588 ( .D(add_x_19_n541), .CK(clk), .SN(n10199), .Q(
n10164) );
DFFSX1TS add_x_19_R_1549 ( .D(add_x_19_n509), .CK(clk), .SN(n10199), .Q(
n10126), .QN(n10205) );
DFFRXLTS add_x_19_R_1425 ( .D(add_x_19_n468), .CK(clk), .RN(n10193), .Q(
n10104) );
DFFSX1TS add_x_19_R_1223 ( .D(add_x_19_n607), .CK(clk), .SN(n10202), .Q(
n10070) );
DFFRXLTS add_x_19_R_168 ( .D(n1815), .CK(clk), .RN(n10189), .Q(n10046) );
DFFRXLTS add_x_19_R_132 ( .D(add_x_19_n278), .CK(clk), .RN(n10192), .Q(
n10031) );
DFFSX1TS add_x_19_R_1560 ( .D(Sgf_operation_ODD1_Q_left[30]), .CK(clk), .SN(
n10191), .Q(n10136) );
DFFRHQX1TS DP_OP_168J27_122_4811_R_748 ( .D(n10231), .CK(clk), .RN(n1200),
.Q(DP_OP_168J27_122_4811_n8190) );
DFFRX4TS DP_OP_168J27_122_4811_R_792 ( .D(n612), .CK(clk), .RN(n10305), .Q(
DP_OP_168J27_122_4811_n8449), .QN(n1010) );
DFFSX4TS DP_OP_168J27_122_4811_R_840 ( .D(n10249), .CK(clk), .SN(n10304),
.Q(DP_OP_168J27_122_4811_n3607), .QN(n851) );
DFFRX4TS DP_OP_168J27_122_4811_R_1319 ( .D(n618), .CK(clk), .RN(n10306), .Q(
DP_OP_168J27_122_4811_n8455), .QN(n810) );
DFFSX4TS DP_OP_168J27_122_4811_R_560 ( .D(n10223), .CK(clk), .SN(n10304),
.Q(DP_OP_168J27_122_4811_n3595), .QN(n10347) );
DFFSX4TS DP_OP_168J27_122_4811_R_544 ( .D(n10220), .CK(clk), .SN(n10304),
.Q(DP_OP_168J27_122_4811_n3606), .QN(n10323) );
DFFRX1TS Operands_load_reg_YMRegister_Q_reg_54_ ( .D(n636), .CK(clk), .RN(
n1200), .Q(Op_MY[54]) );
DFFRX1TS Operands_load_reg_YMRegister_Q_reg_53_ ( .D(n635), .CK(clk), .RN(
n1199), .Q(Op_MY[53]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_51_ ( .D(n528), .CK(clk), .RN(n1199),
.Q(Add_result[51]) );
DFFRX1TS R_583 ( .D(n697), .CK(clk), .RN(n1199), .Q(Op_MX[51]) );
DFFRX1TS Operands_load_reg_YMRegister_Q_reg_52_ ( .D(n634), .CK(clk), .RN(
n1199), .Q(Op_MY[52]) );
DFFRX2TS Barrel_Shifter_module_Output_Reg_Q_reg_2_ ( .D(n355), .CK(clk),
.RN(n1090), .Q(Sgf_normalized_result[2]) );
DFFRX2TS Barrel_Shifter_module_Output_Reg_Q_reg_4_ ( .D(n357), .CK(clk),
.RN(n1090), .Q(Sgf_normalized_result[4]) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_5_ ( .D(n358), .CK(clk),
.RN(n1090), .Q(Sgf_normalized_result[5]) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_42_ ( .D(n395), .CK(clk),
.RN(n10575), .Q(Sgf_normalized_result[42]) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_44_ ( .D(n397), .CK(clk),
.RN(n10573), .Q(Sgf_normalized_result[44]) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_46_ ( .D(n399), .CK(clk),
.RN(n10570), .Q(Sgf_normalized_result[46]) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_48_ ( .D(n401), .CK(clk),
.RN(n10571), .Q(Sgf_normalized_result[48]) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_50_ ( .D(n403), .CK(clk),
.RN(n10592), .Q(Sgf_normalized_result[50]) );
DFFSX2TS R_1602 ( .D(Exp_module_Data_S[11]), .CK(clk), .SN(n1091), .Q(n10433) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_43_ ( .D(n396), .CK(clk),
.RN(n10574), .Q(Sgf_normalized_result[43]) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_45_ ( .D(n398), .CK(clk),
.RN(n10572), .Q(Sgf_normalized_result[45]) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_47_ ( .D(n400), .CK(clk),
.RN(n10576), .Q(Sgf_normalized_result[47]) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_49_ ( .D(n402), .CK(clk),
.RN(n10575), .Q(Sgf_normalized_result[49]) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_51_ ( .D(n404), .CK(clk),
.RN(n10573), .Q(Sgf_normalized_result[51]) );
DFFRXLTS add_x_19_R_1498 ( .D(Sgf_operation_ODD1_Q_left[23]), .CK(clk), .RN(
n10201), .Q(n10117) );
DFFRXLTS add_x_19_R_158 ( .D(add_x_19_n322), .CK(clk), .RN(n10201), .Q(
n10044) );
DFFRXLTS add_x_19_R_1460 ( .D(add_x_19_n503), .CK(clk), .RN(n10201), .Q(
n10112) );
DFFRX1TS Sel_B_Q_reg_0_ ( .D(n419), .CK(clk), .RN(n1065), .Q(
FSM_selector_B[0]), .QN(n10369) );
DFFRX1TS Operands_load_reg_XMRegister_Q_reg_57_ ( .D(n703), .CK(clk), .RN(
n10576), .Q(Op_MX[57]) );
DFFRX1TS Operands_load_reg_XMRegister_Q_reg_61_ ( .D(n707), .CK(clk), .RN(
n10583), .Q(Op_MX[61]) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_3_ ( .D(n356), .CK(clk),
.RN(n1090), .Q(Sgf_normalized_result[3]), .QN(n10413) );
DFFRX1TS Operands_load_reg_XMRegister_Q_reg_62_ ( .D(n708), .CK(clk), .RN(
n10583), .Q(Op_MX[62]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_7_ ( .D(n572), .CK(clk), .RN(n10587),
.Q(Add_result[7]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_8_ ( .D(n571), .CK(clk), .RN(n10587),
.Q(Add_result[8]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_9_ ( .D(n570), .CK(clk), .RN(n10587),
.Q(Add_result[9]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_10_ ( .D(n569), .CK(clk), .RN(n10586),
.Q(Add_result[10]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_11_ ( .D(n568), .CK(clk), .RN(n10586),
.Q(Add_result[11]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_12_ ( .D(n567), .CK(clk), .RN(n10586),
.Q(Add_result[12]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_13_ ( .D(n566), .CK(clk), .RN(n10586),
.Q(Add_result[13]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_14_ ( .D(n565), .CK(clk), .RN(n10586),
.Q(Add_result[14]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_15_ ( .D(n564), .CK(clk), .RN(n10586),
.Q(Add_result[15]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_16_ ( .D(n563), .CK(clk), .RN(n10586),
.Q(Add_result[16]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_17_ ( .D(n562), .CK(clk), .RN(n10586),
.Q(Add_result[17]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_18_ ( .D(n561), .CK(clk), .RN(n10586),
.Q(Add_result[18]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_19_ ( .D(n560), .CK(clk), .RN(n10586),
.Q(Add_result[19]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_20_ ( .D(n559), .CK(clk), .RN(n10585),
.Q(Add_result[20]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_21_ ( .D(n558), .CK(clk), .RN(n10585),
.Q(Add_result[21]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_22_ ( .D(n557), .CK(clk), .RN(n10585),
.Q(Add_result[22]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_23_ ( .D(n556), .CK(clk), .RN(n10585),
.Q(Add_result[23]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_24_ ( .D(n555), .CK(clk), .RN(n10585),
.Q(Add_result[24]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_25_ ( .D(n554), .CK(clk), .RN(n10585),
.Q(Add_result[25]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_26_ ( .D(n553), .CK(clk), .RN(n10585),
.Q(Add_result[26]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_27_ ( .D(n552), .CK(clk), .RN(n10585),
.Q(Add_result[27]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_28_ ( .D(n551), .CK(clk), .RN(n10585),
.Q(Add_result[28]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_39_ ( .D(n540), .CK(clk), .RN(n10584),
.Q(Add_result[39]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_40_ ( .D(n539), .CK(clk), .RN(n10584),
.Q(Add_result[40]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_41_ ( .D(n538), .CK(clk), .RN(n10584),
.Q(Add_result[41]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_42_ ( .D(n537), .CK(clk), .RN(n10584),
.Q(Add_result[42]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_2_ ( .D(n577), .CK(clk), .RN(n10587),
.Q(Add_result[2]) );
DFFRX1TS Operands_load_reg_XMRegister_Q_reg_52_ ( .D(n698), .CK(clk), .RN(
n10594), .Q(Op_MX[52]) );
DFFRX1TS Operands_load_reg_YMRegister_Q_reg_57_ ( .D(n639), .CK(clk), .RN(
n10588), .Q(Op_MY[57]) );
DFFRX1TS Operands_load_reg_YMRegister_Q_reg_61_ ( .D(n643), .CK(clk), .RN(
n10588), .Q(Op_MY[61]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_1_ ( .D(n578), .CK(clk), .RN(n10587),
.Q(Add_result[1]) );
DFFRX1TS Adder_M_Add_overflow_Result_Q_reg_0_ ( .D(n526), .CK(clk), .RN(
n10588), .Q(FSM_add_overflow_flag) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_52_ ( .D(n580), .CK(clk),
.RN(n10574), .Q(Sgf_normalized_result[52]) );
DFFRX1TS R_847 ( .D(n587), .CK(clk), .RN(n1064), .Q(Op_MY[5]) );
DFFRX1TS Sgf_operation_ODD1_finalreg_Q_reg_31_ ( .D(n452), .CK(clk), .RN(
n10564), .Q(P_Sgf[31]) );
DFFRX1TS Sgf_operation_ODD1_finalreg_Q_reg_35_ ( .D(n456), .CK(clk), .RN(
n10563), .Q(P_Sgf[35]) );
DFFRX1TS Sgf_operation_ODD1_finalreg_Q_reg_41_ ( .D(n462), .CK(clk), .RN(
n10417), .Q(P_Sgf[41]) );
DFFRX1TS Sgf_operation_ODD1_finalreg_Q_reg_0_ ( .D(n421), .CK(clk), .RN(
n10418), .Q(P_Sgf[0]) );
DFFRX1TS Sgf_operation_ODD1_finalreg_Q_reg_4_ ( .D(n425), .CK(clk), .RN(
n10565), .Q(P_Sgf[4]) );
DFFRX1TS Sgf_operation_ODD1_finalreg_Q_reg_8_ ( .D(n429), .CK(clk), .RN(
n10565), .Q(P_Sgf[8]) );
DFFRX1TS Sgf_operation_ODD1_finalreg_Q_reg_14_ ( .D(n435), .CK(clk), .RN(
n10568), .Q(P_Sgf[14]) );
DFFRX1TS R_572 ( .D(n591), .CK(clk), .RN(n10575), .Q(Op_MY[9]) );
DFFRX1TS R_571 ( .D(n618), .CK(clk), .RN(n10430), .Q(Op_MY[36]) );
DFFRX1TS Sgf_operation_ODD1_finalreg_Q_reg_16_ ( .D(n437), .CK(clk), .RN(
n10634), .Q(P_Sgf[16]) );
DFFRX1TS R_846 ( .D(n614), .CK(clk), .RN(n10432), .Q(Op_MY[32]) );
DFFRX1TS R_559 ( .D(n585), .CK(clk), .RN(n1065), .Q(Op_MY[3]) );
DFFRX1TS R_543 ( .D(n583), .CK(clk), .RN(n1064), .Q(Op_MY[1]) );
DFFRX1TS Operands_load_reg_XMRegister_Q_reg_63_ ( .D(n645), .CK(clk), .RN(
n10429), .Q(Op_MX[63]) );
DFFSX1TS add_x_19_R_1507 ( .D(Sgf_operation_ODD1_Q_left[11]), .CK(clk), .SN(
n10194), .Q(n10122) );
DFFRX1TS Operands_load_reg_XMRegister_Q_reg_59_ ( .D(n705), .CK(clk), .RN(
n10583), .Q(Op_MX[59]) );
DFFRX1TS Operands_load_reg_XMRegister_Q_reg_60_ ( .D(n706), .CK(clk), .RN(
n10583), .Q(Op_MX[60]) );
DFFRX1TS Operands_load_reg_XMRegister_Q_reg_56_ ( .D(n702), .CK(clk), .RN(
n1199), .Q(Op_MX[56]) );
DFFRX1TS Operands_load_reg_XMRegister_Q_reg_58_ ( .D(n704), .CK(clk), .RN(
n10583), .Q(Op_MX[58]) );
DFFRX1TS Operands_load_reg_XMRegister_Q_reg_54_ ( .D(n700), .CK(clk), .RN(
n10308), .Q(Op_MX[54]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_50_ ( .D(n529), .CK(clk), .RN(n10573),
.Q(Add_result[50]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_49_ ( .D(n530), .CK(clk), .RN(n10574),
.Q(Add_result[49]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_48_ ( .D(n531), .CK(clk), .RN(n10584),
.Q(Add_result[48]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_47_ ( .D(n532), .CK(clk), .RN(n10584),
.Q(Add_result[47]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_46_ ( .D(n533), .CK(clk), .RN(n10584),
.Q(Add_result[46]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_45_ ( .D(n534), .CK(clk), .RN(n10584),
.Q(Add_result[45]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_44_ ( .D(n535), .CK(clk), .RN(n10584),
.Q(Add_result[44]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_43_ ( .D(n536), .CK(clk), .RN(n10584),
.Q(Add_result[43]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_38_ ( .D(n541), .CK(clk), .RN(n1199),
.Q(Add_result[38]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_37_ ( .D(n542), .CK(clk), .RN(n1199),
.Q(Add_result[37]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_36_ ( .D(n543), .CK(clk), .RN(n10635),
.Q(Add_result[36]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_35_ ( .D(n544), .CK(clk), .RN(n10635),
.Q(Add_result[35]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_34_ ( .D(n545), .CK(clk), .RN(n10575),
.Q(Add_result[34]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_33_ ( .D(n546), .CK(clk), .RN(n10430),
.Q(Add_result[33]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_32_ ( .D(n547), .CK(clk), .RN(n10573),
.Q(Add_result[32]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_31_ ( .D(n548), .CK(clk), .RN(n1199),
.Q(Add_result[31]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_30_ ( .D(n549), .CK(clk), .RN(n10590),
.Q(Add_result[30]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_29_ ( .D(n550), .CK(clk), .RN(n10585),
.Q(Add_result[29]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_6_ ( .D(n573), .CK(clk), .RN(n10587),
.Q(Add_result[6]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_5_ ( .D(n574), .CK(clk), .RN(n10587),
.Q(Add_result[5]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_4_ ( .D(n575), .CK(clk), .RN(n10587),
.Q(Add_result[4]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_3_ ( .D(n576), .CK(clk), .RN(n10587),
.Q(Add_result[3]) );
DFFRX1TS Adder_M_Add_Subt_Result_Q_reg_52_ ( .D(n527), .CK(clk), .RN(n10588),
.Q(Add_result[52]) );
DFFRX1TS Operands_load_reg_XMRegister_Q_reg_53_ ( .D(n699), .CK(clk), .RN(
n1090), .Q(Op_MX[53]) );
DFFRX1TS Exp_module_exp_result_m_Q_reg_0_ ( .D(n417), .CK(clk), .RN(n10571),
.Q(exp_oper_result[0]) );
DFFRX1TS Exp_module_exp_result_m_Q_reg_1_ ( .D(n416), .CK(clk), .RN(n10570),
.Q(exp_oper_result[1]) );
DFFRX1TS Exp_module_exp_result_m_Q_reg_2_ ( .D(n415), .CK(clk), .RN(n10571),
.Q(exp_oper_result[2]) );
DFFRX1TS Exp_module_exp_result_m_Q_reg_3_ ( .D(n414), .CK(clk), .RN(n10592),
.Q(exp_oper_result[3]) );
DFFRX1TS Exp_module_exp_result_m_Q_reg_4_ ( .D(n413), .CK(clk), .RN(n10570),
.Q(exp_oper_result[4]) );
DFFRX1TS Exp_module_exp_result_m_Q_reg_5_ ( .D(n412), .CK(clk), .RN(n10576),
.Q(exp_oper_result[5]) );
DFFRX1TS Exp_module_exp_result_m_Q_reg_6_ ( .D(n411), .CK(clk), .RN(n10575),
.Q(exp_oper_result[6]) );
DFFRX1TS Exp_module_exp_result_m_Q_reg_7_ ( .D(n410), .CK(clk), .RN(n10571),
.Q(exp_oper_result[7]) );
DFFRX1TS Exp_module_exp_result_m_Q_reg_8_ ( .D(n409), .CK(clk), .RN(n10572),
.Q(exp_oper_result[8]) );
DFFRX1TS Exp_module_exp_result_m_Q_reg_10_ ( .D(n407), .CK(clk), .RN(n10572),
.Q(exp_oper_result[10]) );
DFFRX1TS Operands_load_reg_YMRegister_Q_reg_59_ ( .D(n641), .CK(clk), .RN(
n10588), .Q(Op_MY[59]) );
DFFRX1TS Operands_load_reg_YMRegister_Q_reg_55_ ( .D(n637), .CK(clk), .RN(
n10588), .Q(Op_MY[55]) );
DFFRX1TS Operands_load_reg_YMRegister_Q_reg_60_ ( .D(n642), .CK(clk), .RN(
n10588), .Q(Op_MY[60]) );
DFFRX1TS Operands_load_reg_YMRegister_Q_reg_56_ ( .D(n638), .CK(clk), .RN(
n10588), .Q(Op_MY[56]) );
DFFRX1TS Operands_load_reg_YMRegister_Q_reg_58_ ( .D(n640), .CK(clk), .RN(
n10588), .Q(Op_MY[58]) );
DFFRX1TS Barrel_Shifter_module_Output_Reg_Q_reg_6_ ( .D(n359), .CK(clk),
.RN(n1090), .Q(Sgf_normalized_result[6]), .QN(n10393) );
DFFRX1TS R_487 ( .D(n691), .CK(clk), .RN(n1200), .Q(Op_MX[45]) );
DFFRXLTS R_1531 ( .D(n696), .CK(clk), .RN(n10576), .Q(n10553) );
DFFRX1TS R_491 ( .D(n10376), .CK(clk), .RN(n10594), .Q(n10552) );
DFFRXLTS R_532 ( .D(n10360), .CK(clk), .RN(n10574), .Q(n10545), .QN(n10479)
);
DFFRX1TS DP_OP_168J27_122_4811_R_868 ( .D(n633), .CK(clk), .RN(n10595), .QN(
n10353) );
DFFRXLTS add_x_19_R_1628 ( .D(Sgf_operation_ODD1_Q_left[27]), .CK(clk), .RN(
n10193), .Q(n10180) );
DFFRXLTS add_x_19_R_144 ( .D(n1788), .CK(clk), .RN(n10193), .Q(n10037) );
DFFRX1TS R_1487 ( .D(n588), .CK(clk), .RN(n1065), .Q(Op_MY[6]) );
DFFRX1TS R_782 ( .D(n584), .CK(clk), .RN(n1064), .Q(Op_MY[2]) );
DFFRX1TS R_1441 ( .D(n586), .CK(clk), .RN(n1065), .Q(Op_MY[4]) );
DFFRXLTS R_888 ( .D(n582), .CK(clk), .RN(n1064), .Q(Op_MY[0]), .QN(n10446)
);
DFFSX1TS DP_OP_168J27_122_4811_R_776 ( .D(n10237), .CK(clk), .SN(n10308),
.Q(DP_OP_168J27_122_4811_n3251) );
DFFSX1TS DP_OP_168J27_122_4811_R_1622 ( .D(n10303), .CK(clk), .SN(n10308),
.Q(DP_OP_168J27_122_4811_n6506) );
DFFRX2TS DP_OP_168J27_122_4811_R_1338 ( .D(n10283), .CK(clk), .RN(n10308),
.Q(DP_OP_168J27_122_4811_n6593) );
DFFRX1TS Sgf_operation_ODD1_finalreg_Q_reg_32_ ( .D(n453), .CK(clk), .RN(
n10563), .Q(P_Sgf[32]) );
DFFRX1TS Sgf_operation_ODD1_finalreg_Q_reg_29_ ( .D(n450), .CK(clk), .RN(
n10564), .Q(P_Sgf[29]) );
DFFRX1TS Sgf_operation_ODD1_finalreg_Q_reg_36_ ( .D(n457), .CK(clk), .RN(
n10563), .Q(P_Sgf[36]) );
DFFRX1TS Sgf_operation_ODD1_finalreg_Q_reg_34_ ( .D(n455), .CK(clk), .RN(
n10563), .Q(P_Sgf[34]) );
DFFRX1TS Sgf_operation_ODD1_finalreg_Q_reg_30_ ( .D(n451), .CK(clk), .RN(
n10564), .Q(P_Sgf[30]) );
DFFRX1TS Sgf_operation_ODD1_finalreg_Q_reg_33_ ( .D(n454), .CK(clk), .RN(
n10563), .Q(P_Sgf[33]) );
DFFRX1TS Sgf_operation_ODD1_finalreg_Q_reg_28_ ( .D(n449), .CK(clk), .RN(
n10564), .Q(P_Sgf[28]) );
DFFSX1TS R_1475 ( .D(Sgf_operation_Result[44]), .CK(clk), .SN(n10567), .Q(
n10441) );
DFFRX1TS Sgf_operation_ODD1_finalreg_Q_reg_13_ ( .D(n434), .CK(clk), .RN(
n10567), .Q(P_Sgf[13]) );
DFFRX1TS Sgf_operation_ODD1_finalreg_Q_reg_27_ ( .D(n448), .CK(clk), .RN(
n10564), .Q(P_Sgf[27]) );
DFFRX1TS Sgf_operation_ODD1_finalreg_Q_reg_23_ ( .D(n444), .CK(clk), .RN(
n10564), .Q(P_Sgf[23]) );
DFFRX1TS Sgf_operation_ODD1_finalreg_Q_reg_19_ ( .D(n440), .CK(clk), .RN(
n10634), .Q(P_Sgf[19]) );
DFFRX1TS Sgf_operation_ODD1_finalreg_Q_reg_26_ ( .D(n447), .CK(clk), .RN(
n10564), .Q(P_Sgf[26]) );
DFFRX1TS Sgf_operation_ODD1_finalreg_Q_reg_22_ ( .D(n443), .CK(clk), .RN(
n10564), .Q(P_Sgf[22]) );
DFFRX1TS Sgf_operation_ODD1_finalreg_Q_reg_10_ ( .D(n431), .CK(clk), .RN(
n10565), .Q(P_Sgf[10]) );
DFFRX1TS Sgf_operation_ODD1_finalreg_Q_reg_6_ ( .D(n427), .CK(clk), .RN(
n10565), .Q(P_Sgf[6]) );
DFFRX1TS Sgf_operation_ODD1_finalreg_Q_reg_2_ ( .D(n423), .CK(clk), .RN(
n10565), .Q(P_Sgf[2]) );
DFFRX1TS Sgf_operation_ODD1_finalreg_Q_reg_25_ ( .D(n446), .CK(clk), .RN(
n10564), .Q(P_Sgf[25]) );
DFFRX1TS Sgf_operation_ODD1_finalreg_Q_reg_18_ ( .D(n439), .CK(clk), .RN(
n10634), .Q(P_Sgf[18]) );
DFFRX1TS Sgf_operation_ODD1_finalreg_Q_reg_15_ ( .D(n436), .CK(clk), .RN(
n10634), .Q(P_Sgf[15]) );
DFFRX1TS Sgf_operation_ODD1_finalreg_Q_reg_9_ ( .D(n430), .CK(clk), .RN(
n10565), .Q(P_Sgf[9]) );
DFFRX1TS Sgf_operation_ODD1_finalreg_Q_reg_5_ ( .D(n426), .CK(clk), .RN(
n10565), .Q(P_Sgf[5]) );
DFFRX1TS Sgf_operation_ODD1_finalreg_Q_reg_1_ ( .D(n422), .CK(clk), .RN(
n10418), .Q(P_Sgf[1]) );
DFFRX1TS Sgf_operation_ODD1_finalreg_Q_reg_24_ ( .D(n445), .CK(clk), .RN(
n10564), .Q(P_Sgf[24]) );
DFFRX1TS Sgf_operation_ODD1_finalreg_Q_reg_20_ ( .D(n441), .CK(clk), .RN(
n10634), .Q(P_Sgf[20]) );
DFFRX1TS Sgf_operation_ODD1_finalreg_Q_reg_17_ ( .D(n438), .CK(clk), .RN(
n10634), .Q(P_Sgf[17]) );
DFFRX1TS Sgf_operation_ODD1_finalreg_Q_reg_12_ ( .D(n433), .CK(clk), .RN(
n10566), .Q(P_Sgf[12]) );
DFFRX1TS Sgf_operation_ODD1_finalreg_Q_reg_11_ ( .D(n432), .CK(clk), .RN(
n10565), .Q(P_Sgf[11]) );
DFFRX1TS Sgf_operation_ODD1_finalreg_Q_reg_7_ ( .D(n428), .CK(clk), .RN(
n10565), .Q(P_Sgf[7]) );
DFFRX1TS Sgf_operation_ODD1_finalreg_Q_reg_3_ ( .D(n424), .CK(clk), .RN(
n10565), .Q(P_Sgf[3]) );
DFFRX1TS R_558 ( .D(n612), .CK(clk), .RN(n10432), .Q(Op_MY[30]) );
DFFSX4TS DP_OP_168J27_122_4811_R_1333 ( .D(n10282), .CK(clk), .SN(n10308),
.Q(DP_OP_168J27_122_4811_n6620) );
DFFRHQX4TS DP_OP_168J27_122_4811_R_541 ( .D(n684), .CK(clk), .RN(n10319),
.Q(n872) );
DFFRXLTS add_x_19_R_1446 ( .D(Sgf_operation_ODD1_S_B[43]), .CK(clk), .RN(
n10197), .Q(n10105) );
DFFRXLTS Sgf_operation_ODD1_finalreg_Q_reg_39_ ( .D(n460), .CK(clk), .RN(
n10563), .Q(P_Sgf[39]), .QN(n866) );
DFFRX1TS Sel_A_Q_reg_0_ ( .D(n710), .CK(clk), .RN(n10583), .Q(n809), .QN(
n10395) );
DFFSX2TS DP_OP_168J27_122_4811_R_538 ( .D(n10219), .CK(clk), .SN(n10318),
.Q(DP_OP_168J27_122_4811_n8220), .QN(n836) );
DFFSHQX4TS DP_OP_168J27_122_4811_R_741 ( .D(n10230), .CK(clk), .SN(n1200),
.Q(DP_OP_168J27_122_4811_n6617) );
DFFSX2TS DP_OP_168J27_122_4811_R_783 ( .D(n10238), .CK(clk), .SN(n10304),
.Q(DP_OP_168J27_122_4811_n3602), .QN(n10346) );
DFFSHQX4TS DP_OP_168J27_122_4811_R_808 ( .D(n10245), .CK(clk), .SN(n1201),
.Q(DP_OP_168J27_122_4811_n8215) );
DFFRX2TS FS_Module_state_reg_reg_2_ ( .D(n711), .CK(clk), .RN(n10423), .Q(
FS_Module_state_reg[2]), .QN(n10359) );
DFFRX2TS FS_Module_state_reg_reg_3_ ( .D(n714), .CK(clk), .RN(n10418), .Q(
FS_Module_state_reg[3]), .QN(n10378) );
DFFRXLTS R_1 ( .D(n497), .CK(clk), .RN(n10195), .Q(n10538) );
DFFRXLTS R_4 ( .D(n495), .CK(clk), .RN(n10421), .Q(n10537) );
DFFRXLTS R_10 ( .D(n487), .CK(clk), .RN(n10421), .Q(n10535) );
DFFSX1TS R_14 ( .D(n10614), .CK(clk), .SN(n10193), .Q(n10534) );
DFFSX1TS R_17 ( .D(n10619), .CK(clk), .SN(n10567), .Q(n10533) );
DFFSX1TS R_23 ( .D(n10621), .CK(clk), .SN(n10195), .Q(n10531) );
DFFSX1TS R_26 ( .D(n10620), .CK(clk), .SN(n10198), .Q(n10530) );
DFFSX1TS R_29 ( .D(n10612), .CK(clk), .SN(n1085), .Q(n10529) );
DFFSX1TS R_32 ( .D(n10610), .CK(clk), .SN(n10422), .Q(n10528) );
DFFSX1TS R_35 ( .D(n10608), .CK(clk), .SN(n10422), .Q(n10527) );
DFFSX1TS R_38 ( .D(n10606), .CK(clk), .SN(n10422), .Q(n10526) );
DFFSX1TS R_47 ( .D(n10615), .CK(clk), .SN(n10568), .Q(n10523) );
DFFSX1TS R_50 ( .D(n10605), .CK(clk), .SN(n10422), .Q(n10522) );
DFFSX1TS R_56 ( .D(n10611), .CK(clk), .SN(n10422), .Q(n10520) );
DFFSX1TS R_59 ( .D(n10609), .CK(clk), .SN(n10422), .Q(n10519) );
DFFSX1TS R_62 ( .D(n10607), .CK(clk), .SN(n10422), .Q(n10518) );
DFFRXLTS R_73 ( .D(n494), .CK(clk), .RN(n10421), .Q(n10514) );
DFFRXLTS R_88 ( .D(n492), .CK(clk), .RN(n10421), .Q(n10509) );
DFFSX1TS R_92 ( .D(n10630), .CK(clk), .SN(n10198), .Q(n10508) );
DFFRXLTS R_100 ( .D(n493), .CK(clk), .RN(n10421), .Q(n10505) );
DFFRXLTS R_103 ( .D(n499), .CK(clk), .RN(n10423), .Q(n10504) );
DFFRXLTS R_106 ( .D(n498), .CK(clk), .RN(n10193), .Q(n10503) );
DFFRXLTS R_109 ( .D(n496), .CK(clk), .RN(n10421), .Q(n10502) );
DFFSX1TS R_113 ( .D(n10622), .CK(clk), .SN(n10201), .Q(n10501) );
DFFRXLTS R_115 ( .D(n489), .CK(clk), .RN(n10188), .Q(n10500) );
DFFSX1TS R_193 ( .D(n10626), .CK(clk), .SN(n10420), .Q(n10499) );
DFFSX1TS R_196 ( .D(n10624), .CK(clk), .SN(n10420), .Q(n10498) );
DFFRXLTS R_208 ( .D(n485), .CK(clk), .RN(n10419), .Q(n10497) );
DFFRXLTS R_211 ( .D(n490), .CK(clk), .RN(n10201), .Q(n10496) );
DFFRXLTS R_214 ( .D(n488), .CK(clk), .RN(n1085), .Q(n10495) );
DFFRXLTS R_217 ( .D(n486), .CK(clk), .RN(n10419), .Q(n10494) );
DFFSX1TS R_223 ( .D(n10623), .CK(clk), .SN(n10420), .Q(n10493) );
DFFSX1TS R_405 ( .D(n10627), .CK(clk), .SN(n10420), .Q(n10492) );
DFFSX1TS R_411 ( .D(n10629), .CK(clk), .SN(n10420), .Q(n10491) );
DFFSX1TS R_414 ( .D(n10628), .CK(clk), .SN(n10419), .Q(n10490) );
DFFSX1TS R_417 ( .D(n10625), .CK(clk), .SN(n10420), .Q(n10489) );
DFFRXLTS R_451 ( .D(n474), .CK(clk), .RN(n10418), .Q(n10488) );
DFFRX1TS R_506 ( .D(n10361), .CK(clk), .RN(n10427), .Q(n10544) );
DFFRXLTS R_524 ( .D(n476), .CK(clk), .RN(n10418), .Q(n10487) );
DFFRX1TS R_529 ( .D(n10374), .CK(clk), .RN(n10595), .Q(n10558) );
DFFRX1TS R_540 ( .D(n685), .CK(clk), .RN(n1091), .Q(n10555) );
DFFRXLTS R_1535 ( .D(n684), .CK(clk), .RN(n10308), .Q(Op_MX[38]) );
DFFRX1TS R_549 ( .D(n657), .CK(clk), .RN(n10429), .Q(Op_MX[11]) );
DFFRX1TS R_548 ( .D(n658), .CK(clk), .RN(n10429), .Q(Op_MX[12]) );
DFFRXLTS R_557 ( .D(n10375), .CK(clk), .RN(n10425), .Q(n10546), .QN(n10480)
);
DFFRX1TS R_553 ( .D(n675), .CK(clk), .RN(n10425), .Q(Op_MX[29]) );
DFFRX1TS R_567 ( .D(n693), .CK(clk), .RN(n1065), .Q(Op_MX[47]) );
DFFRX1TS R_580 ( .D(n10367), .CK(clk), .RN(n10425), .Q(n10549) );
DFFRX1TS R_582 ( .D(n670), .CK(clk), .RN(n10427), .Q(Op_MX[24]) );
DFFRX1TS R_592 ( .D(n672), .CK(clk), .RN(n10425), .Q(n10557) );
DFFRX1TS R_589 ( .D(n10366), .CK(clk), .RN(n10426), .Q(n10541) );
DFFRXLTS R_599 ( .D(n10483), .CK(clk), .RN(n1090), .Q(n10547) );
DFFRX1TS R_594 ( .D(n687), .CK(clk), .RN(n1200), .Q(Op_MX[41]) );
DFFRXLTS R_740 ( .D(n653), .CK(clk), .RN(n10428), .Q(n10551) );
DFFRX1TS R_739 ( .D(n654), .CK(clk), .RN(n10428), .Q(Op_MX[8]) );
DFFRX1TS R_747 ( .D(n694), .CK(clk), .RN(n1063), .Q(n10540) );
DFFRX1TS R_750 ( .D(n661), .CK(clk), .RN(n10428), .Q(Op_MX[15]) );
DFFRX1TS R_760 ( .D(n656), .CK(clk), .RN(n10428), .Q(Op_MX[10]) );
DFFRXLTS R_768 ( .D(n10481), .CK(clk), .RN(n10427), .Q(n10556) );
DFFRX1TS R_780 ( .D(n649), .CK(clk), .RN(n10592), .Q(n10539) );
DFFRX1TS R_775 ( .D(n677), .CK(clk), .RN(n10427), .Q(Op_MX[31]) );
DFFRX1TS R_774 ( .D(n650), .CK(clk), .RN(n10574), .Q(Op_MX[4]) );
DFFRX1TS R_781 ( .D(n611), .CK(clk), .RN(n10590), .Q(Op_MY[29]) );
DFFRXLTS R_789 ( .D(n10373), .CK(clk), .RN(n10308), .Q(n10478) );
DFFRXLTS R_797 ( .D(n659), .CK(clk), .RN(n10428), .Q(n10484) );
DFFRX1TS R_796 ( .D(n660), .CK(clk), .RN(n10428), .Q(Op_MX[14]) );
DFFRX1TS R_805 ( .D(n10377), .CK(clk), .RN(n10428), .Q(n10550) );
DFFRX1TS R_801 ( .D(n652), .CK(clk), .RN(n10428), .Q(Op_MX[6]) );
DFFRX1TS R_806 ( .D(n695), .CK(clk), .RN(n1064), .Q(Op_MX[49]) );
DFFRX1TS R_813 ( .D(n10365), .CK(clk), .RN(n10593), .Q(n10542) );
DFFRX1TS R_820 ( .D(n10364), .CK(clk), .RN(n10573), .Q(n10548) );
DFFRX1TS R_814 ( .D(n648), .CK(clk), .RN(n10571), .Q(Op_MX[2]) );
DFFRX1TS R_827 ( .D(n668), .CK(clk), .RN(n10426), .Q(Op_MX[22]) );
DFFRXLTS R_832 ( .D(n609), .CK(clk), .RN(n10589), .Q(Op_MY[27]), .QN(n10467)
);
DFFRX1TS R_835 ( .D(n663), .CK(clk), .RN(n10426), .Q(Op_MX[17]) );
DFFRX1TS R_844 ( .D(n689), .CK(clk), .RN(n1063), .Q(n10543) );
DFFRXLTS R_841 ( .D(n688), .CK(clk), .RN(n1200), .Q(n10554) );
DFFRXLTS R_542 ( .D(n610), .CK(clk), .RN(n10590), .Q(Op_MY[28]), .QN(n10474)
);
DFFRXLTS R_872 ( .D(n10475), .CK(clk), .RN(n10593), .Q(n10476) );
DFFRXLTS R_1532 ( .D(n673), .CK(clk), .RN(n10593), .Q(Op_MX[27]) );
DFFRX1TS R_882 ( .D(n664), .CK(clk), .RN(n10426), .Q(Op_MX[18]) );
DFFRX1TS R_900 ( .D(n680), .CK(clk), .RN(n10593), .Q(n10482) );
DFFRX1TS R_903 ( .D(n662), .CK(clk), .RN(n10426), .Q(Op_MX[16]) );
DFFRXLTS R_950 ( .D(n475), .CK(clk), .RN(n10418), .Q(n10465) );
DFFRXLTS R_953 ( .D(n473), .CK(clk), .RN(n10198), .Q(n10464) );
DFFRXLTS R_959 ( .D(n472), .CK(clk), .RN(n10417), .Q(n10463) );
DFFRXLTS R_973 ( .D(n470), .CK(clk), .RN(n10417), .Q(n10462) );
DFFRXLTS R_976 ( .D(n469), .CK(clk), .RN(n10417), .Q(n10461) );
DFFRXLTS R_979 ( .D(n471), .CK(clk), .RN(n10417), .Q(n10460) );
DFFRXLTS R_1191 ( .D(n406), .CK(clk), .RN(n10576), .Q(n10457) );
DFFRXLTS R_1193 ( .D(n1198), .CK(clk), .RN(n10575), .Q(n10456) );
DFFRXLTS R_1216 ( .D(n464), .CK(clk), .RN(n10417), .Q(n10455) );
DFFRX1TS R_1290 ( .D(n592), .CK(clk), .RN(n10571), .Q(Op_MY[10]) );
DFFRX1TS R_1289 ( .D(n619), .CK(clk), .RN(n10431), .Q(Op_MY[37]) );
DFFRX1TS R_1302 ( .D(n593), .CK(clk), .RN(n10570), .Q(Op_MY[11]) );
DFFRXLTS R_1301 ( .D(n620), .CK(clk), .RN(n10431), .Q(Op_MY[38]), .QN(n10471) );
DFFRX1TS R_1323 ( .D(n599), .CK(clk), .RN(n10589), .Q(Op_MY[17]) );
DFFRXLTS R_1322 ( .D(n626), .CK(clk), .RN(n10430), .Q(Op_MY[44]), .QN(n10469) );
DFFRX1TS R_1336 ( .D(n646), .CK(clk), .RN(n10570), .Q(Op_MX[0]) );
DFFRX1TS R_1433 ( .D(n595), .CK(clk), .RN(n10571), .Q(Op_MY[13]) );
DFFRXLTS R_1470 ( .D(n467), .CK(clk), .RN(n10563), .Q(n10444) );
DFFRXLTS R_1476 ( .D(n465), .CK(clk), .RN(n10417), .Q(n10440) );
DFFSX1TS R_1478 ( .D(Sgf_operation_Result[45]), .CK(clk), .SN(n10566), .Q(
n10439) );
DFFRXLTS R_1479 ( .D(n466), .CK(clk), .RN(n10568), .Q(n10438) );
DFFRXLTS R_1490 ( .D(n615), .CK(clk), .RN(n10432), .Q(Op_MY[33]), .QN(n10448) );
DFFSX1TS R_1547 ( .D(n10559), .CK(clk), .SN(n10566), .Q(n10434) );
DFFRX1TS R_1614 ( .D(n594), .CK(clk), .RN(n10592), .Q(Op_MY[12]) );
DFFRX2TS Sel_B_Q_reg_1_ ( .D(n418), .CK(clk), .RN(n1063), .Q(
FSM_selector_B[1]), .QN(n10370) );
DFFRX1TS DP_OP_168J27_122_4811_R_1618 ( .D(n599), .CK(clk), .RN(n10306), .Q(
DP_OP_168J27_122_4811_n8488), .QN(n10302) );
DFFSX1TS DP_OP_168J27_122_4811_R_1615 ( .D(n10301), .CK(clk), .SN(n10310),
.Q(DP_OP_168J27_122_4811_n6343) );
DFFRX1TS DP_OP_168J27_122_4811_R_1468 ( .D(n10298), .CK(clk), .RN(n10311),
.Q(DP_OP_168J27_122_4811_n6588) );
DFFRX1TS DP_OP_168J27_122_4811_R_1438 ( .D(n10291), .CK(clk), .RN(n10314),
.Q(DP_OP_168J27_122_4811_n6581) );
DFFRX2TS DP_OP_168J27_122_4811_R_1435 ( .D(n595), .CK(clk), .RN(n10572), .Q(
DP_OP_168J27_122_4811_n8484) );
DFFSX1TS DP_OP_168J27_122_4811_R_1330 ( .D(n10281), .CK(clk), .SN(n10310),
.Q(DP_OP_168J27_122_4811_n3250) );
DFFSX1TS DP_OP_168J27_122_4811_R_1324 ( .D(n10280), .CK(clk), .SN(n10306),
.Q(DP_OP_168J27_122_4811_n3455), .QN(n10327) );
DFFRX1TS DP_OP_168J27_122_4811_R_1311 ( .D(n10278), .CK(clk), .RN(n10314),
.Q(DP_OP_168J27_122_4811_n6583) );
DFFRX1TS DP_OP_168J27_122_4811_R_1059 ( .D(n10274), .CK(clk), .RN(n10318),
.Q(DP_OP_168J27_122_4811_n8193) );
DFFRX2TS DP_OP_168J27_122_4811_R_893 ( .D(n624), .CK(clk), .RN(n10307), .Q(
DP_OP_168J27_122_4811_n8461) );
DFFSX1TS DP_OP_168J27_122_4811_R_885 ( .D(n10266), .CK(clk), .SN(n10313),
.Q(DP_OP_168J27_122_4811_n3244) );
DFFRX1TS DP_OP_168J27_122_4811_R_881 ( .D(n10265), .CK(clk), .RN(n10311),
.Q(DP_OP_168J27_122_4811_n3235) );
DFFSX1TS DP_OP_168J27_122_4811_R_816 ( .D(n10247), .CK(clk), .SN(n10308),
.Q(DP_OP_168J27_122_4811_n3252) );
DFFRX2TS DP_OP_168J27_122_4811_R_942 ( .D(n650), .CK(clk), .RN(n10309), .Q(
DP_OP_168J27_122_4811_n8529), .QN(n775) );
DFFRX2TS DP_OP_168J27_122_4811_R_1466 ( .D(n656), .CK(clk), .RN(n10312), .Q(
DP_OP_168J27_122_4811_n8535) );
DFFSX1TS DP_OP_168J27_122_4811_R_585 ( .D(n10227), .CK(clk), .SN(n10313),
.Q(DP_OP_168J27_122_4811_n3241) );
DFFRX2TS DP_OP_168J27_122_4811_R_883 ( .D(n691), .CK(clk), .RN(n10319), .Q(
DP_OP_168J27_122_4811_n8516), .QN(n10239) );
DFFSX1TS add_x_19_R_1632 ( .D(add_x_19_n52), .CK(clk), .SN(n10568), .Q(
n10184) );
DFFSX1TS add_x_19_R_1631 ( .D(add_x_19_n653), .CK(clk), .SN(n10568), .Q(
n10183) );
DFFSX1TS add_x_19_R_1630 ( .D(Sgf_operation_ODD1_Q_left[23]), .CK(clk), .SN(
n10193), .Q(n10182) );
DFFSX1TS add_x_19_R_1625 ( .D(add_x_19_n677), .CK(clk), .SN(n10203), .Q(
n10178) );
DFFRX1TS add_x_19_R_1599 ( .D(add_x_19_n497), .CK(clk), .RN(n10195), .Q(
n10175) );
DFFSX1TS add_x_19_R_1597 ( .D(add_x_19_n297), .CK(clk), .SN(n10191), .Q(
n10173) );
DFFSX1TS add_x_19_R_1596 ( .D(add_x_19_n247), .CK(clk), .SN(n10191), .Q(
n10172) );
DFFSX1TS add_x_19_R_1595 ( .D(add_x_19_n223), .CK(clk), .SN(n10191), .Q(
n10171) );
DFFSX1TS add_x_19_R_1594 ( .D(add_x_19_n197), .CK(clk), .SN(n10419), .Q(
n10170) );
DFFSX1TS add_x_19_R_1593 ( .D(add_x_19_n173), .CK(clk), .SN(n10420), .Q(
n10169) );
DFFSX1TS add_x_19_R_1590 ( .D(add_x_19_n563), .CK(clk), .SN(n10199), .Q(
n10166) );
DFFSX1TS add_x_19_R_1583 ( .D(add_x_19_n459), .CK(clk), .SN(n10196), .Q(
n10159), .QN(n10204) );
DFFSX1TS add_x_19_R_1579 ( .D(add_x_19_n310), .CK(clk), .SN(n10419), .Q(
n10155) );
DFFSX1TS add_x_19_R_1578 ( .D(add_x_19_n286), .CK(clk), .SN(n10420), .Q(
n10154) );
DFFSX1TS add_x_19_R_1576 ( .D(add_x_19_n260), .CK(clk), .SN(n10424), .Q(
n10152) );
DFFSX1TS add_x_19_R_1575 ( .D(add_x_19_n236), .CK(clk), .SN(n10569), .Q(
n10151) );
DFFSX1TS add_x_19_R_1574 ( .D(add_x_19_n210), .CK(clk), .SN(n10419), .Q(
n10150) );
DFFSX1TS add_x_19_R_1566 ( .D(Sgf_operation_ODD1_Q_left[12]), .CK(clk), .SN(
n1085), .Q(n10142) );
DFFSX1TS add_x_19_R_1565 ( .D(Sgf_operation_ODD1_Q_left[18]), .CK(clk), .SN(
n1085), .Q(n10141) );
DFFSX1TS add_x_19_R_1564 ( .D(Sgf_operation_ODD1_Q_left[20]), .CK(clk), .SN(
n1085), .Q(n10140) );
DFFSX1TS add_x_19_R_1563 ( .D(Sgf_operation_ODD1_Q_left[21]), .CK(clk), .SN(
n1085), .Q(n10139) );
DFFSX1TS add_x_19_R_1562 ( .D(Sgf_operation_ODD1_Q_left[22]), .CK(clk), .SN(
n10191), .Q(n10138) );
DFFSX1TS add_x_19_R_1561 ( .D(Sgf_operation_ODD1_Q_left[24]), .CK(clk), .SN(
n10194), .Q(n10137) );
DFFSX1TS add_x_19_R_1550 ( .D(add_x_19_n573), .CK(clk), .SN(n10199), .Q(
n10127), .QN(n10206) );
DFFRXLTS add_x_19_R_1517 ( .D(Sgf_operation_ODD1_Q_left[15]), .CK(clk), .RN(
n10197), .Q(n10124) );
DFFRXLTS add_x_19_R_1516 ( .D(Sgf_operation_ODD1_S_B[42]), .CK(clk), .RN(
n10197), .Q(n10123) );
DFFSX1TS add_x_19_R_1501 ( .D(Sgf_operation_ODD1_Q_left[17]), .CK(clk), .SN(
n10196), .Q(n10119) );
DFFRXLTS add_x_19_R_1486 ( .D(add_x_19_n479), .CK(clk), .RN(n10197), .Q(
n10115) );
DFFSX1TS add_x_19_R_1485 ( .D(Sgf_operation_ODD1_Q_left[13]), .CK(clk), .SN(
n10196), .Q(n10114) );
DFFSX1TS add_x_19_R_1457 ( .D(Sgf_operation_ODD1_Q_left[19]), .CK(clk), .SN(
n10196), .Q(n10111) );
DFFSX1TS add_x_19_R_1455 ( .D(Sgf_operation_ODD1_Q_left[25]), .CK(clk), .SN(
n10194), .Q(n10109) );
DFFRXLTS add_x_19_R_1451 ( .D(add_x_19_n429), .CK(clk), .RN(n10197), .Q(
n10107) );
DFFRXLTS add_x_19_R_1447 ( .D(Sgf_operation_ODD1_Q_left[16]), .CK(clk), .RN(
n10197), .Q(n10106) );
DFFSX1TS add_x_19_R_1424 ( .D(Sgf_operation_ODD1_Q_left[14]), .CK(clk), .SN(
n10194), .Q(n10103) );
DFFSX1TS add_x_19_R_1418 ( .D(Sgf_operation_ODD1_Q_left[27]), .CK(clk), .SN(
n10188), .Q(n10101) );
DFFSX1TS add_x_19_R_1416 ( .D(Sgf_operation_ODD1_Q_left[29]), .CK(clk), .SN(
n10188), .Q(n10100) );
DFFRXLTS add_x_19_R_1412 ( .D(add_x_19_n619), .CK(clk), .RN(n10202), .Q(
n10098) );
DFFSX1TS add_x_19_R_1411 ( .D(add_x_19_n618), .CK(clk), .SN(n10202), .Q(
n10097) );
DFFSX1TS add_x_19_R_1404 ( .D(add_x_19_n603), .CK(clk), .SN(n10201), .Q(
n10094) );
DFFSX1TS add_x_19_R_1402 ( .D(n10210), .CK(clk), .SN(n10201), .Q(n10092) );
DFFSX1TS add_x_19_R_1383 ( .D(Sgf_operation_ODD1_Q_left[26]), .CK(clk), .SN(
n10188), .Q(n10089) );
DFFSX1TS add_x_19_R_1358 ( .D(Sgf_operation_ODD1_Q_left[28]), .CK(clk), .SN(
n10188), .Q(n10086) );
DFFRXLTS add_x_19_R_1260 ( .D(add_x_19_n49), .CK(clk), .RN(n10203), .Q(
n10079) );
DFFRXLTS add_x_19_R_1258 ( .D(add_x_19_n51), .CK(clk), .RN(n10203), .Q(
n10077) );
DFFRXLTS add_x_19_R_1256 ( .D(add_x_19_n50), .CK(clk), .RN(n10203), .Q(
n10075) );
DFFRXLTS add_x_19_R_1236 ( .D(add_x_19_n48), .CK(clk), .RN(n10203), .Q(
n10072) );
DFFRXLTS add_x_19_R_1224 ( .D(add_x_19_n608), .CK(clk), .RN(n10202), .Q(
n10071) );
DFFSX1TS add_x_19_R_1221 ( .D(add_x_19_n45), .CK(clk), .SN(n10202), .Q(
n10069) );
DFFSX1TS add_x_19_R_1219 ( .D(add_x_19_n47), .CK(clk), .SN(n10202), .Q(
n10068) );
DFFRXLTS add_x_19_R_1177 ( .D(add_x_19_n570), .CK(clk), .RN(n10200), .Q(
n10067) );
DFFRXLTS add_x_19_R_1171 ( .D(n10209), .CK(clk), .RN(n10200), .Q(n10065) );
DFFSX1TS add_x_19_R_1078 ( .D(add_x_19_n44), .CK(clk), .SN(n10202), .Q(
n10063) );
DFFSX1TS add_x_19_R_966 ( .D(add_x_19_n46), .CK(clk), .SN(n10202), .Q(n10062) );
DFFSX1TS add_x_19_R_478 ( .D(add_x_19_n43), .CK(clk), .SN(n10200), .Q(n10059) );
DFFRXLTS add_x_19_R_469 ( .D(add_x_19_n518), .CK(clk), .RN(n10200), .Q(
n10057) );
DFFRXLTS add_x_19_R_440 ( .D(add_x_19_n450), .CK(clk), .RN(n10197), .Q(
n10056) );
DFFRXLTS add_x_19_R_178 ( .D(add_x_19_n97), .CK(clk), .RN(n10189), .Q(n10051) );
DFFRXLTS add_x_19_R_176 ( .D(add_x_19_n84), .CK(clk), .RN(n10189), .Q(n10050) );
DFFRXLTS add_x_19_R_174 ( .D(n1817), .CK(clk), .RN(n10202), .Q(n10049) );
DFFRXLTS add_x_19_R_172 ( .D(n1818), .CK(clk), .RN(n10189), .Q(n10048) );
DFFRXLTS add_x_19_R_170 ( .D(add_x_19_n108), .CK(clk), .RN(n10189), .Q(
n10047) );
DFFRXLTS add_x_19_R_166 ( .D(n826), .CK(clk), .RN(n10189), .Q(n10045) );
DFFRXLTS add_x_19_R_156 ( .D(add_x_19_n289), .CK(clk), .RN(n10192), .Q(
n10043) );
DFFRXLTS add_x_19_R_154 ( .D(add_x_19_n165), .CK(clk), .RN(n10189), .Q(
n10042) );
DFFRXLTS add_x_19_R_152 ( .D(add_x_19_n213), .CK(clk), .RN(n10192), .Q(
n10041) );
DFFRXLTS add_x_19_R_150 ( .D(add_x_19_n239), .CK(clk), .RN(n10192), .Q(
n10040) );
DFFRXLTS add_x_19_R_148 ( .D(add_x_19_n263), .CK(clk), .RN(n10192), .Q(
n10039) );
DFFRXLTS add_x_19_R_146 ( .D(add_x_19_n189), .CK(clk), .RN(n10192), .Q(
n10038) );
DFFRXLTS add_x_19_R_142 ( .D(add_x_19_n178), .CK(clk), .RN(n10189), .Q(
n10036) );
DFFRXLTS add_x_19_R_140 ( .D(add_x_19_n154), .CK(clk), .RN(n10189), .Q(
n10035) );
DFFRXLTS add_x_19_R_138 ( .D(add_x_19_n202), .CK(clk), .RN(n10192), .Q(
n10034) );
DFFRXLTS add_x_19_R_136 ( .D(add_x_19_n228), .CK(clk), .RN(n10192), .Q(
n10033) );
DFFRXLTS add_x_19_R_134 ( .D(add_x_19_n252), .CK(clk), .RN(n10192), .Q(
n10032) );
DFFRXLTS add_x_19_R_122 ( .D(add_x_19_n302), .CK(clk), .RN(n10192), .Q(
n10030) );
DFFSX1TS DP_OP_36J27_123_1029_R_1378 ( .D(n9521), .CK(clk), .SN(n1065), .Q(
n10029) );
DFFRX2TS DP_OP_168J27_122_4811_R_1624 ( .D(n649), .CK(clk), .RN(n10594), .Q(
DP_OP_168J27_122_4811_n6646), .QN(n10338) );
DFFSX1TS add_x_19_R_1577 ( .D(add_x_19_n273), .CK(clk), .SN(n10195), .Q(
n10153) );
DFFRHQX1TS Exp_module_exp_result_m_Q_reg_9_ ( .D(n408), .CK(clk), .RN(n1200),
.Q(exp_oper_result[9]) );
DFFRXLTS add_x_19_R_1626 ( .D(add_x_19_n56), .CK(clk), .RN(n10203), .Q(
n10179) );
DFFSX2TS FS_Module_state_reg_reg_0_ ( .D(n1800), .CK(clk), .SN(n10634), .Q(
n10358), .QN(FS_Module_state_reg[0]) );
DFFSHQX1TS DP_OP_168J27_122_4811_R_1065_IP ( .D(n10027), .CK(clk), .SN(n1202), .Q(n10351) );
DFFRXLTS add_x_19_R_1172 ( .D(add_x_19_n584), .CK(clk), .RN(n10200), .Q(
n10066) );
DFFSX1TS DP_OP_168J27_122_4811_R_1603_IP ( .D(n10026), .CK(clk), .SN(n1201),
.Q(n10292) );
DFFRX2TS DP_OP_168J27_122_4811_R_1467 ( .D(n657), .CK(clk), .RN(n10310), .Q(
n10213) );
DFFRX2TS DP_OP_168J27_122_4811_R_1464 ( .D(n587), .CK(clk), .RN(n10304), .Q(
DP_OP_168J27_122_4811_n8476) );
DFFRX2TS DP_OP_168J27_122_4811_R_554 ( .D(n10222), .CK(clk), .RN(n10317),
.Q(DP_OP_168J27_122_4811_n8199) );
DFFRX2TS DP_OP_168J27_122_4811_R_811 ( .D(n10246), .CK(clk), .RN(n10317),
.Q(DP_OP_168J27_122_4811_n8196) );
DFFSX4TS DP_OP_168J27_122_4811_R_905 ( .D(n10270), .CK(clk), .SN(n10314),
.Q(DP_OP_168J27_122_4811_n6613) );
DFFRX4TS DP_OP_168J27_122_4811_R_1309 ( .D(n666), .CK(clk), .RN(n10315), .Q(
DP_OP_168J27_122_4811_n8545) );
DFFSX4TS DP_OP_168J27_122_4811_R_802 ( .D(n10244), .CK(clk), .SN(n10310),
.Q(DP_OP_168J27_122_4811_n6618), .QN(n832) );
DFFRHQX2TS DP_OP_168J27_122_4811_R_818 ( .D(n10364), .CK(clk), .RN(n10309),
.Q(n790) );
DFFSX4TS DP_OP_168J27_122_4811_R_762 ( .D(n10235), .CK(clk), .SN(n10310),
.Q(DP_OP_168J27_122_4811_n6616) );
DFFSX4TS DP_OP_168J27_122_4811_R_577 ( .D(n10226), .CK(clk), .SN(n10316),
.Q(DP_OP_168J27_122_4811_n8223) );
ADDFHX2TS DP_OP_36J27_123_1029_U3 ( .A(DP_OP_36J27_123_1029_n18), .B(
S_Oper_A_exp[10]), .CI(DP_OP_36J27_123_1029_n3), .CO(
DP_OP_36J27_123_1029_n2), .S(Exp_module_Data_S[10]) );
DFFRX2TS DP_OP_168J27_122_4811_R_1491 ( .D(n588), .CK(clk), .RN(n1063), .Q(
DP_OP_168J27_122_4811_n8477) );
DFFRX2TS DP_OP_168J27_122_4811_R_854 ( .D(n10252), .CK(clk), .RN(n10314),
.QN(n10344) );
DFFSHQX2TS DP_OP_168J27_122_4811_R_1303 ( .D(n10277), .CK(clk), .SN(n1200),
.Q(DP_OP_168J27_122_4811_n3519) );
DFFSX4TS DP_OP_168J27_122_4811_R_860 ( .D(n10254), .CK(clk), .SN(n10308),
.Q(DP_OP_168J27_122_4811_n8224) );
DFFSX4TS DP_OP_168J27_122_4811_R_944 ( .D(n10271), .CK(clk), .SN(n10308),
.Q(DP_OP_168J27_122_4811_n6619), .QN(n830) );
DFFRHQX4TS DP_OP_168J27_122_4811_R_507 ( .D(n10361), .CK(clk), .RN(n10315),
.Q(n780) );
DFFSX2TS R_1636 ( .D(n8838), .CK(clk), .SN(n10420), .Q(n773) );
DFFSX2TS R_1638 ( .D(n8864), .CK(clk), .SN(n10419), .Q(n771) );
DFFSX2TS R_1639 ( .D(n10562), .CK(clk), .SN(n10198), .Q(n770) );
DFFRX2TS R_1640 ( .D(n8864), .CK(clk), .RN(n10193), .Q(n769) );
ADDFHX2TS DP_OP_36J27_123_1029_U10 ( .A(DP_OP_36J27_123_1029_n25), .B(
S_Oper_A_exp[3]), .CI(DP_OP_36J27_123_1029_n10), .CO(
DP_OP_36J27_123_1029_n9), .S(Exp_module_Data_S[3]) );
ADDFHX2TS DP_OP_36J27_123_1029_U8 ( .A(DP_OP_36J27_123_1029_n23), .B(
S_Oper_A_exp[5]), .CI(DP_OP_36J27_123_1029_n8), .CO(
DP_OP_36J27_123_1029_n7), .S(Exp_module_Data_S[5]) );
ADDFHX2TS DP_OP_36J27_123_1029_U4 ( .A(DP_OP_36J27_123_1029_n19), .B(
S_Oper_A_exp[9]), .CI(DP_OP_36J27_123_1029_n4), .CO(
DP_OP_36J27_123_1029_n3), .S(Exp_module_Data_S[9]) );
DFFSX2TS DP_OP_168J27_122_4811_R_769 ( .D(n10236), .CK(clk), .SN(n10313),
.Q(DP_OP_168J27_122_4811_n6611), .QN(n750) );
DFFSX1TS DP_OP_168J27_122_4811_R_1611 ( .D(n10300), .CK(clk), .SN(n10309),
.Q(DP_OP_168J27_122_4811_n6342) );
DFFRX2TS DP_OP_168J27_122_4811_R_1430 ( .D(n654), .CK(clk), .RN(n10312), .Q(
DP_OP_168J27_122_4811_n8533) );
DFFSHQX2TS DP_OP_168J27_122_4811_R_1623_IP ( .D(n10024), .CK(clk), .SN(n1201), .Q(n10025) );
DFFRXLTS R_866 ( .D(n633), .CK(clk), .RN(n10595), .Q(Op_MY[51]) );
DFFRXLTS R_891 ( .D(n624), .CK(clk), .RN(n10430), .Q(Op_MY[42]) );
DFFRXLTS R_1637 ( .D(n8838), .CK(clk), .RN(n10423), .Q(n772) );
DFFSX2TS DP_OP_168J27_122_4811_R_794 ( .D(n10241), .CK(clk), .SN(n10304),
.Q(DP_OP_168J27_122_4811_n3596) );
DFFRX2TS DP_OP_168J27_122_4811_R_1443 ( .D(n586), .CK(clk), .RN(n1063), .Q(
DP_OP_168J27_122_4811_n8475), .QN(n10343) );
DFFSHQX2TS DP_OP_168J27_122_4811_R_1291 ( .D(n10276), .CK(clk), .SN(n1202),
.Q(DP_OP_168J27_122_4811_n3530) );
DFFRX2TS DP_OP_168J27_122_4811_R_1617 ( .D(n594), .CK(clk), .RN(n10312), .Q(
DP_OP_168J27_122_4811_n8483) );
DFFRHQX2TS DP_OP_168J27_122_4811_R_839 ( .D(n583), .CK(clk), .RN(n1201), .Q(
DP_OP_168J27_122_4811_n8472) );
DFFRX2TS DP_OP_168J27_122_4811_R_887 ( .D(n609), .CK(clk), .RN(n10305), .Q(
DP_OP_168J27_122_4811_n8446) );
DFFSX2TS DP_OP_168J27_122_4811_R_1492 ( .D(n10299), .CK(clk), .SN(n10314),
.Q(DP_OP_168J27_122_4811_n3572) );
DFFRHQX4TS DP_OP_168J27_122_4811_R_852 ( .D(n695), .CK(clk), .RN(n1202), .Q(
DP_OP_168J27_122_4811_n8520) );
DFFRX1TS DP_OP_168J27_122_4811_R_488 ( .D(n10216), .CK(clk), .RN(n10319),
.Q(DP_OP_168J27_122_4811_n8191) );
DFFRXLTS add_x_19_R_1497 ( .D(Sgf_operation_ODD1_S_B[50]), .CK(clk), .RN(
n10193), .Q(n10116) );
DFFSX1TS add_x_19_R_1415 ( .D(Sgf_operation_ODD1_S_B[56]), .CK(clk), .SN(
n10188), .Q(n10099) );
DFFSX1TS add_x_19_R_1357 ( .D(Sgf_operation_ODD1_S_B[55]), .CK(clk), .SN(
n10189), .Q(n10085) );
CMPR32X2TS DP_OP_36J27_123_1029_U13 ( .A(S_Oper_A_exp[0]), .B(n9953), .C(
DP_OP_36J27_123_1029_n28), .CO(DP_OP_36J27_123_1029_n12), .S(
Exp_module_Data_S[0]) );
CMPR32X2TS DP_OP_36J27_123_1029_U12 ( .A(DP_OP_36J27_123_1029_n27), .B(
S_Oper_A_exp[1]), .C(DP_OP_36J27_123_1029_n12), .CO(
DP_OP_36J27_123_1029_n11), .S(Exp_module_Data_S[1]) );
CMPR32X2TS DP_OP_36J27_123_1029_U6 ( .A(DP_OP_36J27_123_1029_n21), .B(
S_Oper_A_exp[7]), .C(DP_OP_36J27_123_1029_n6), .CO(
DP_OP_36J27_123_1029_n5), .S(Exp_module_Data_S[7]) );
NAND2X1TS U746 ( .A(n8589), .B(n8149), .Y(add_x_19_n47) );
NAND2X1TS U747 ( .A(n10210), .B(n8224), .Y(add_x_19_n46) );
NAND2X1TS U748 ( .A(n8154), .B(n8631), .Y(add_x_19_n56) );
NAND2X1TS U749 ( .A(n8678), .B(n8677), .Y(add_x_19_n50) );
NAND2X1TS U750 ( .A(n8689), .B(n8688), .Y(add_x_19_n43) );
NAND2X1TS U751 ( .A(n8687), .B(n8684), .Y(add_x_19_n41) );
NAND2X1TS U752 ( .A(n8644), .B(n8643), .Y(add_x_19_n45) );
NAND2X1TS U753 ( .A(n1455), .B(n1454), .Y(n10633) );
NAND2X1TS U754 ( .A(n8657), .B(n8656), .Y(add_x_19_n49) );
NAND2X1TS U755 ( .A(n8142), .B(n8141), .Y(add_x_19_n51) );
NAND2X4TS U756 ( .A(Sgf_operation_ODD1_S_B[46]), .B(
Sgf_operation_ODD1_Q_left[19]), .Y(add_x_19_n429) );
NAND2X4TS U757 ( .A(Sgf_operation_ODD1_S_B[43]), .B(
Sgf_operation_ODD1_Q_left[16]), .Y(add_x_19_n450) );
NOR2X1TS U758 ( .A(n8138), .B(add_x_19_n165), .Y(add_x_19_n162) );
NOR2X1TS U759 ( .A(n8148), .B(add_x_19_n239), .Y(add_x_19_n236) );
MX2X2TS U760 ( .A(n7444), .B(n1087), .S0(n10559), .Y(n461) );
MX2X2TS U761 ( .A(n8995), .B(P_Sgf[41]), .S0(n10560), .Y(n462) );
MX2X2TS U762 ( .A(n8947), .B(P_Sgf[33]), .S0(n8983), .Y(n454) );
INVX4TS U763 ( .A(add_x_19_n446), .Y(add_x_19_n786) );
NAND2X2TS U764 ( .A(Sgf_operation_ODD1_S_B[42]), .B(
Sgf_operation_ODD1_Q_left[15]), .Y(add_x_19_n459) );
AOI21X2TS U765 ( .A0(n8687), .A1(n8686), .B0(n8685), .Y(add_x_19_n555) );
AOI21X2TS U766 ( .A0(n8689), .A1(add_x_19_n584), .B0(n8682), .Y(
add_x_19_n573) );
NOR2X2TS U767 ( .A(n8117), .B(add_x_19_n108), .Y(add_x_19_n105) );
XOR2X2TS U768 ( .A(n8598), .B(n8597), .Y(Sgf_operation_Result[42]) );
INVX2TS U769 ( .A(n10023), .Y(n10014) );
INVX2TS U770 ( .A(n10023), .Y(n9951) );
INVX2TS U771 ( .A(n10023), .Y(n9949) );
INVX2TS U772 ( .A(n10023), .Y(n10016) );
INVX2TS U773 ( .A(n10020), .Y(n10015) );
INVX2TS U774 ( .A(n10022), .Y(n10019) );
INVX2TS U775 ( .A(n10022), .Y(n9950) );
INVX2TS U776 ( .A(n10022), .Y(n9948) );
XOR2X1TS U777 ( .A(n8616), .B(n8615), .Y(Sgf_operation_ODD1_Q_left[15]) );
INVX4TS U778 ( .A(n8838), .Y(n8983) );
NAND2X1TS U779 ( .A(n8814), .B(n8813), .Y(n8815) );
CLKMX2X2TS U780 ( .A(Data_MX[10]), .B(Op_MX[10]), .S0(n8724), .Y(n656) );
CLKMX2X2TS U781 ( .A(Data_MX[3]), .B(n10539), .S0(n9958), .Y(n649) );
CLKMX2X2TS U782 ( .A(Data_MX[24]), .B(Op_MX[24]), .S0(n8748), .Y(n670) );
NAND2X1TS U783 ( .A(n821), .B(n8785), .Y(n8786) );
NAND2X1TS U784 ( .A(n8755), .B(n8754), .Y(n8756) );
CLKMX2X2TS U785 ( .A(Data_MX[9]), .B(Op_MX[9]), .S0(n8724), .Y(n655) );
CLKMX2X2TS U786 ( .A(Data_MX[11]), .B(Op_MX[11]), .S0(n8724), .Y(n657) );
CLKMX2X2TS U787 ( .A(Data_MX[50]), .B(n10553), .S0(n9615), .Y(n696) );
INVX2TS U788 ( .A(add_x_19_n563), .Y(n8222) );
CLKMX2X2TS U789 ( .A(Data_MX[23]), .B(n10544), .S0(n8748), .Y(n10361) );
NAND2X4TS U790 ( .A(n8654), .B(n8223), .Y(add_x_19_n530) );
CLKINVX6TS U791 ( .A(add_x_19_n525), .Y(n8202) );
CLKMX2X2TS U792 ( .A(Data_MY[17]), .B(Op_MY[17]), .S0(n889), .Y(n599) );
CLKMX2X2TS U793 ( .A(Op_MY[13]), .B(Data_MY[13]), .S0(n8726), .Y(n595) );
INVX1TS U794 ( .A(n8599), .Y(n8600) );
CLKMX2X2TS U795 ( .A(Data_MX[7]), .B(n10551), .S0(n8724), .Y(n653) );
INVX1TS U796 ( .A(n8632), .Y(n8154) );
INVX2TS U797 ( .A(n8684), .Y(n8685) );
INVX2TS U798 ( .A(add_x_19_n542), .Y(n8653) );
NAND2X6TS U799 ( .A(n8689), .B(n10209), .Y(add_x_19_n572) );
INVX2TS U800 ( .A(n8651), .Y(n8652) );
NAND2X4TS U801 ( .A(add_x_19_n223), .B(n8135), .Y(n8138) );
INVX2TS U802 ( .A(add_x_19_n517), .Y(n8217) );
AOI21X2TS U803 ( .A0(n1342), .A1(n8992), .B0(n8593), .Y(n8598) );
INVX3TS U804 ( .A(add_x_19_n514), .Y(n8627) );
NOR2X2TS U805 ( .A(n8536), .B(n8676), .Y(n8539) );
XNOR2X2TS U806 ( .A(n8946), .B(n8945), .Y(n8947) );
XNOR2X1TS U807 ( .A(n8954), .B(n8953), .Y(n8955) );
OR2X6TS U808 ( .A(n8133), .B(n8132), .Y(n10209) );
OR2X6TS U809 ( .A(n7968), .B(n7967), .Y(n10210) );
INVX2TS U810 ( .A(n8838), .Y(n10560) );
CLKMX2X2TS U811 ( .A(Data_MX[42]), .B(n10554), .S0(n9618), .Y(n688) );
XOR2X1TS U812 ( .A(n8715), .B(n8663), .Y(Sgf_operation_ODD1_Q_left[10]) );
NAND2X1TS U813 ( .A(n8775), .B(n8567), .Y(n8568) );
NAND2X1TS U814 ( .A(n1778), .B(n8580), .Y(n8581) );
CLKMX2X2TS U815 ( .A(Data_MX[45]), .B(Op_MX[45]), .S0(n8725), .Y(n691) );
CLKMX2X4TS U816 ( .A(Data_MX[21]), .B(n10477), .S0(n8748), .Y(n667) );
INVX6TS U817 ( .A(add_x_19_n619), .Y(n7942) );
INVX2TS U818 ( .A(n1236), .Y(n8758) );
BUFX12TS U819 ( .A(n8823), .Y(n8760) );
BUFX3TS U820 ( .A(n10020), .Y(n10022) );
INVX2TS U821 ( .A(n8149), .Y(n7941) );
INVX4TS U822 ( .A(n8224), .Y(add_x_19_n603) );
NOR2X6TS U823 ( .A(n8020), .B(n8019), .Y(add_x_19_n514) );
NAND2X2TS U824 ( .A(n8102), .B(n8103), .Y(n8656) );
INVX2TS U825 ( .A(n8659), .Y(n8536) );
OAI21X2TS U826 ( .A0(n8977), .A1(n8976), .B0(n8975), .Y(n8982) );
NAND2X6TS U827 ( .A(n8590), .B(n8589), .Y(add_x_19_n607) );
OAI21X2TS U828 ( .A0(n8950), .A1(n8949), .B0(n8948), .Y(n8954) );
OR2X4TS U829 ( .A(n8681), .B(n8680), .Y(n8689) );
OR2X4TS U830 ( .A(n7976), .B(n7975), .Y(n8644) );
NAND2X2TS U831 ( .A(n8817), .B(n8819), .Y(n8822) );
NAND2X2TS U832 ( .A(n8681), .B(n8680), .Y(n8688) );
AND2X4TS U833 ( .A(n8659), .B(n1526), .Y(n1525) );
CLKINVX6TS U834 ( .A(n8147), .Y(add_x_19_n223) );
CLKBUFX2TS U835 ( .A(n8838), .Y(n8864) );
CLKAND2X2TS U836 ( .A(n8803), .B(n8801), .Y(n1816) );
NAND2X4TS U837 ( .A(n9610), .B(n10009), .Y(n10631) );
NOR2X1TS U838 ( .A(n8629), .B(n8632), .Y(n8635) );
OR2X6TS U839 ( .A(n7940), .B(n7939), .Y(n8589) );
CLKMX2X2TS U840 ( .A(Data_MX[48]), .B(n10540), .S0(n9618), .Y(n694) );
NAND2X1TS U841 ( .A(n8788), .B(n8789), .Y(n8023) );
INVX2TS U842 ( .A(n8761), .Y(n8819) );
CLKINVX6TS U843 ( .A(add_x_19_n618), .Y(n8590) );
INVX4TS U844 ( .A(n888), .Y(n8724) );
XOR2X1TS U845 ( .A(n7999), .B(n7797), .Y(n8641) );
INVX4TS U846 ( .A(n8956), .Y(n8987) );
NOR2X6TS U847 ( .A(n8655), .B(n8676), .Y(n1526) );
INVX2TS U848 ( .A(n10636), .Y(n10009) );
BUFX8TS U849 ( .A(n8810), .Y(n1204) );
NOR2X1TS U850 ( .A(n9724), .B(n9716), .Y(n9719) );
INVX2TS U851 ( .A(n8592), .Y(n8992) );
NAND2X2TS U852 ( .A(n7976), .B(n7975), .Y(n8643) );
NOR2X2TS U853 ( .A(n8776), .B(n8779), .Y(n8782) );
NAND2X2TS U854 ( .A(n8800), .B(n8604), .Y(n8606) );
NOR2X4TS U855 ( .A(n7788), .B(n7787), .Y(add_x_19_n541) );
INVX4TS U856 ( .A(n888), .Y(n8748) );
OR3X2TS U857 ( .A(n9952), .B(underflow_flag), .C(overflow_flag), .Y(n10020)
);
BUFX3TS U858 ( .A(n9355), .Y(n9589) );
BUFX3TS U859 ( .A(n9355), .Y(n9463) );
BUFX3TS U860 ( .A(n9355), .Y(n9331) );
BUFX3TS U861 ( .A(n9355), .Y(n9457) );
BUFX3TS U862 ( .A(n9512), .Y(n9588) );
BUFX3TS U863 ( .A(n9512), .Y(n9462) );
NAND2X1TS U864 ( .A(n9516), .B(FS_Module_state_reg[3]), .Y(n9522) );
INVX2TS U865 ( .A(n7762), .Y(n8604) );
INVX2TS U866 ( .A(n7979), .Y(n8831) );
NAND2X1TS U867 ( .A(n8126), .B(n8125), .Y(n8127) );
NAND2X1TS U868 ( .A(n7994), .B(n7993), .Y(n7995) );
INVX2TS U869 ( .A(n8776), .Y(n8564) );
NAND2X1TS U870 ( .A(n9025), .B(n9644), .Y(n9024) );
NAND2X1TS U871 ( .A(n7990), .B(n1205), .Y(n7793) );
NAND2X2TS U872 ( .A(n8099), .B(n8098), .Y(n8141) );
CLKINVX2TS U873 ( .A(n8829), .Y(n7982) );
OR2X2TS U874 ( .A(n406), .B(n405), .Y(overflow_flag) );
OAI21X2TS U875 ( .A0(n8620), .A1(n7992), .B0(n7991), .Y(n7996) );
NOR2X4TS U876 ( .A(n8542), .B(n8646), .Y(n1529) );
NOR2X2TS U877 ( .A(n744), .B(n8097), .Y(n8139) );
NAND2X1TS U878 ( .A(n8013), .B(n8012), .Y(n8014) );
NOR2X2TS U879 ( .A(n7762), .B(n7764), .Y(n7766) );
INVX2TS U880 ( .A(n10023), .Y(n9952) );
XOR2X2TS U881 ( .A(n7695), .B(n7694), .Y(n1818) );
CLKMX2X2TS U882 ( .A(n10457), .B(n10433), .S0(n10456), .Y(n406) );
NAND2X1TS U883 ( .A(n8122), .B(n7973), .Y(n7974) );
NAND2X1TS U884 ( .A(n7948), .B(n7947), .Y(n7949) );
NAND2X1TS U885 ( .A(n7779), .B(n7778), .Y(n7780) );
INVX8TS U886 ( .A(n8264), .Y(n8800) );
NOR2X4TS U887 ( .A(n4724), .B(n4723), .Y(n8645) );
NAND2X1TS U888 ( .A(n7945), .B(n7943), .Y(n7917) );
INVX12TS U889 ( .A(n7321), .Y(n8810) );
CLKMX2X2TS U890 ( .A(n8839), .B(n10459), .S0(n10458), .Y(n405) );
NOR2X4TS U891 ( .A(n9644), .B(n10363), .Y(n9355) );
NOR2X6TS U892 ( .A(n4726), .B(n4725), .Y(n8542) );
CLKINVX1TS U893 ( .A(n7806), .Y(n7808) );
CLKINVX2TS U894 ( .A(n1272), .Y(n8204) );
NAND2X1TS U895 ( .A(n8156), .B(n8166), .Y(n8169) );
NOR2X6TS U896 ( .A(n813), .B(n7971), .Y(n8123) );
NOR2XLTS U897 ( .A(n9548), .B(n7431), .Y(n7433) );
NAND2X6TS U898 ( .A(n8994), .B(n1344), .Y(n1224) );
INVX4TS U899 ( .A(n8263), .Y(n8799) );
INVX4TS U900 ( .A(n9025), .Y(n9512) );
NOR2X1TS U901 ( .A(n9712), .B(n9692), .Y(n9698) );
AND2X4TS U902 ( .A(FS_Module_state_reg[3]), .B(n9351), .Y(n10023) );
NAND2X2TS U903 ( .A(n8006), .B(n7990), .Y(n7992) );
INVX3TS U904 ( .A(n8608), .Y(n7764) );
INVX2TS U905 ( .A(n799), .Y(n1432) );
INVX2TS U906 ( .A(n8009), .Y(n7790) );
XOR2X2TS U907 ( .A(n7588), .B(n7587), .Y(n826) );
INVX2TS U908 ( .A(n7791), .Y(n7990) );
CLKBUFX2TS U909 ( .A(n7970), .Y(n7971) );
INVX2TS U910 ( .A(n7916), .Y(n7945) );
INVX1TS U911 ( .A(n7943), .Y(n7944) );
NAND2X6TS U912 ( .A(n8828), .B(n1271), .Y(n8264) );
CLKBUFX3TS U913 ( .A(n8005), .Y(n1258) );
INVX2TS U914 ( .A(n8547), .Y(n8755) );
CLKINVX6TS U915 ( .A(n7789), .Y(n8006) );
INVX12TS U916 ( .A(n1634), .Y(n8009) );
BUFX3TS U917 ( .A(n7763), .Y(n8608) );
BUFX3TS U918 ( .A(n9150), .Y(n9266) );
NAND2X1TS U919 ( .A(n4658), .B(n8049), .Y(n4659) );
OR2X2TS U920 ( .A(n8507), .B(n8506), .Y(n8775) );
NAND2X1TS U921 ( .A(n4709), .B(n4708), .Y(n4710) );
OR2X2TS U922 ( .A(n8509), .B(n8508), .Y(n821) );
AO21XLTS U923 ( .A0(n7957), .A1(n7956), .B0(n7955), .Y(n1776) );
INVX2TS U924 ( .A(n8005), .Y(n7799) );
NAND2X1TS U925 ( .A(n1098), .B(n7903), .Y(n7905) );
NAND2XLTS U926 ( .A(n1098), .B(n8071), .Y(n8073) );
NAND2XLTS U927 ( .A(n9548), .B(n9019), .Y(n9020) );
NOR2X6TS U928 ( .A(n8503), .B(n8547), .Y(n8505) );
INVX3TS U929 ( .A(n8013), .Y(n7801) );
NOR2X1TS U930 ( .A(n9733), .B(n9690), .Y(n9709) );
NAND3X1TS U931 ( .A(FS_Module_state_reg[0]), .B(FS_Module_state_reg[1]), .C(
n10359), .Y(n9956) );
AOI21X2TS U932 ( .A0(n4706), .A1(n4705), .B0(n4704), .Y(n4711) );
NOR2BX1TS U933 ( .AN(FSM_add_overflow_flag), .B(n9548), .Y(n9022) );
OAI21X1TS U934 ( .A0(n1097), .A1(n4682), .B0(n4681), .Y(n4702) );
INVX2TS U935 ( .A(n7774), .Y(n8207) );
AOI21X1TS U936 ( .A0(n8089), .A1(n8071), .B0(n8070), .Y(n8072) );
NOR2X4TS U937 ( .A(n8496), .B(n8495), .Y(n8547) );
NOR2X4TS U938 ( .A(n7323), .B(n7322), .Y(n7762) );
NOR2X4TS U939 ( .A(n8492), .B(n8491), .Y(n8761) );
NAND2X6TS U940 ( .A(n7323), .B(n7322), .Y(n8602) );
NAND2X6TS U941 ( .A(n8491), .B(n8492), .Y(n1377) );
NAND2X1TS U942 ( .A(n7593), .B(n7591), .Y(n7542) );
NAND2X1TS U943 ( .A(n7533), .B(n7537), .Y(n7534) );
NAND2X2TS U944 ( .A(n8506), .B(n8507), .Y(n8567) );
NOR2X6TS U945 ( .A(n7979), .B(n7985), .Y(n1271) );
NAND2X2TS U946 ( .A(n3927), .B(n3926), .Y(n7440) );
NAND2X2TS U947 ( .A(n9550), .B(FS_Module_state_reg[3]), .Y(n9548) );
NOR2X6TS U948 ( .A(n8592), .B(n8594), .Y(n8628) );
INVX4TS U949 ( .A(n7798), .Y(n8013) );
OAI21X1TS U950 ( .A0(n1095), .A1(n7536), .B0(n7538), .Y(n7535) );
BUFX8TS U951 ( .A(n7315), .Y(n8665) );
AOI21X1TS U952 ( .A0(n7729), .A1(n7688), .B0(n7687), .Y(n7698) );
NAND2X6TS U953 ( .A(n6653), .B(n6652), .Y(n8012) );
NAND2X6TS U954 ( .A(n7324), .B(n7325), .Y(n8607) );
AND2X6TS U955 ( .A(n7969), .B(n1708), .Y(n1707) );
INVX2TS U956 ( .A(n9198), .Y(n9493) );
INVX2TS U957 ( .A(n9198), .Y(n9273) );
OR2X4TS U958 ( .A(n8500), .B(n8499), .Y(n8555) );
NOR2X4TS U959 ( .A(n3927), .B(n3926), .Y(n7439) );
NOR2X4TS U960 ( .A(n4448), .B(n4447), .Y(n8592) );
BUFX3TS U961 ( .A(n1631), .Y(n1630) );
NOR2X6TS U962 ( .A(n4453), .B(n1521), .Y(n8636) );
NAND2XLTS U963 ( .A(n8922), .B(n1838), .Y(n1842) );
CLKINVX3TS U964 ( .A(n8985), .Y(n3925) );
NAND2X1TS U965 ( .A(n8904), .B(n1837), .Y(n8897) );
OA21XLTS U966 ( .A0(n8927), .A1(n1840), .B0(n1839), .Y(n1841) );
INVX2TS U967 ( .A(n9505), .Y(n9274) );
NOR2BX2TS U968 ( .AN(n1336), .B(n7655), .Y(n1335) );
NAND2X1TS U969 ( .A(n7924), .B(n8094), .Y(n7951) );
CLKINVX3TS U970 ( .A(n8814), .Y(n8480) );
INVX8TS U971 ( .A(n7769), .Y(n7186) );
AOI21X1TS U972 ( .A0(n7574), .A1(n7624), .B0(n7625), .Y(n7626) );
NAND2X1TS U973 ( .A(n7586), .B(n7585), .Y(n7727) );
NOR2X1TS U974 ( .A(n7585), .B(n7586), .Y(n7719) );
NOR2X6TS U975 ( .A(n6648), .B(n6649), .Y(n7791) );
NAND2X2TS U976 ( .A(n6644), .B(n6645), .Y(n7778) );
NAND2X2TS U977 ( .A(n8499), .B(n8500), .Y(n8554) );
OA21XLTS U978 ( .A0(n8935), .A1(n8925), .B0(n8933), .Y(n1839) );
NOR2X4TS U979 ( .A(n7901), .B(n7872), .Y(n8088) );
OA21X2TS U980 ( .A0(n9297), .A1(n10125), .B0(n10156), .Y(n9198) );
OR2X4TS U981 ( .A(n3923), .B(n3922), .Y(n8988) );
NAND2X2TS U982 ( .A(n3923), .B(n3922), .Y(n1672) );
INVX4TS U983 ( .A(n8617), .Y(n8618) );
AND2X2TS U984 ( .A(n9170), .B(n1844), .Y(n9272) );
NOR2X4TS U985 ( .A(n7601), .B(n7573), .Y(n7547) );
NOR2X4TS U986 ( .A(n8861), .B(n8969), .Y(n8961) );
NOR2X2TS U987 ( .A(n7667), .B(n7645), .Y(n7647) );
NAND2X1TS U988 ( .A(n8241), .B(n8240), .Y(n7722) );
NAND2X1TS U989 ( .A(n8327), .B(n8326), .Y(n8093) );
NOR2X4TS U990 ( .A(n5792), .B(n5791), .Y(n7916) );
NAND2X1TS U991 ( .A(n4416), .B(n4435), .Y(n4417) );
NAND2X1TS U992 ( .A(n3931), .B(n3930), .Y(n3787) );
NAND2X1TS U993 ( .A(n4407), .B(n4406), .Y(n4408) );
INVX2TS U994 ( .A(n1353), .Y(n4436) );
NOR2X4TS U995 ( .A(n3563), .B(n3562), .Y(n8976) );
NOR2X1TS U996 ( .A(n9172), .B(n9178), .Y(n1844) );
NAND2X4TS U997 ( .A(n3563), .B(n3562), .Y(n8975) );
NOR2X4TS U998 ( .A(n3138), .B(n3137), .Y(n8942) );
NAND2X4TS U999 ( .A(n3559), .B(n3558), .Y(n8965) );
NAND2X1TS U1000 ( .A(n7666), .B(n7670), .Y(n7673) );
NOR2X1TS U1001 ( .A(n8926), .B(n8935), .Y(n1838) );
OAI2BB1X2TS U1002 ( .A0N(n1353), .A1N(n1693), .B0(n4403), .Y(n4409) );
NOR2X1TS U1003 ( .A(n7507), .B(n7514), .Y(n7499) );
NAND2X2TS U1004 ( .A(n3565), .B(n3564), .Y(n8979) );
AOI21X2TS U1005 ( .A0(n1239), .A1(n3929), .B0(n3932), .Y(n3788) );
OAI21X2TS U1006 ( .A0(n4442), .A1(n4441), .B0(n4440), .Y(n4446) );
NAND2X6TS U1007 ( .A(n7525), .B(n7526), .Y(n1337) );
NOR2X4TS U1008 ( .A(n3561), .B(n3560), .Y(n8969) );
NAND2X2TS U1009 ( .A(n7871), .B(n7897), .Y(n7901) );
NOR2X2TS U1010 ( .A(n7653), .B(n7667), .Y(n7656) );
NOR2X1TS U1011 ( .A(n7628), .B(n7638), .Y(n7582) );
ADDFHX2TS U1012 ( .A(n8430), .B(n8429), .CI(n8428), .CO(n8507), .S(n8499) );
INVX2TS U1013 ( .A(n9521), .Y(n1103) );
NAND2X1TS U1014 ( .A(n7578), .B(n7577), .Y(n7633) );
CMPR32X2TS U1015 ( .A(n8458), .B(n8457), .C(n8456), .CO(n8470), .S(n8454) );
NAND2X1TS U1016 ( .A(n3929), .B(n3895), .Y(n3896) );
NAND2X1TS U1017 ( .A(n7576), .B(n7575), .Y(n7663) );
INVX2TS U1018 ( .A(n7616), .Y(n7667) );
INVX6TS U1019 ( .A(n8065), .Y(n7837) );
INVX2TS U1020 ( .A(n8082), .Y(n5306) );
INVX4TS U1021 ( .A(n8092), .Y(n1097) );
ADDFHX1TS U1022 ( .A(n8338), .B(n8337), .CI(n8336), .CO(n8427), .S(n8339) );
INVX2TS U1023 ( .A(n9953), .Y(n9521) );
NAND2X4TS U1024 ( .A(n8078), .B(n8083), .Y(n7836) );
INVX4TS U1025 ( .A(n8079), .Y(n5307) );
OR2X4TS U1026 ( .A(n2649), .B(n2648), .Y(n839) );
OAI21X1TS U1027 ( .A0(n7654), .A1(n7569), .B0(n7568), .Y(n7570) );
BUFX4TS U1028 ( .A(n4313), .Y(n8086) );
NAND2X1TS U1029 ( .A(n7556), .B(n7555), .Y(n7612) );
NAND2X1TS U1030 ( .A(n7247), .B(n7248), .Y(n4713) );
OAI21X2TS U1031 ( .A0(n7201), .A1(n7200), .B0(n7199), .Y(n1401) );
NAND2X1TS U1032 ( .A(n3531), .B(n3530), .Y(n3532) );
NAND2X1TS U1033 ( .A(n3555), .B(n1807), .Y(n3556) );
NAND2X1TS U1034 ( .A(n3907), .B(n3906), .Y(n3908) );
NOR2X1TS U1035 ( .A(n9640), .B(n9666), .Y(n9664) );
OAI21X2TS U1036 ( .A0(n4442), .A1(n4312), .B0(n3479), .Y(n3516) );
OAI21X2TS U1037 ( .A0(n3904), .A1(n3903), .B0(n3902), .Y(n3909) );
NAND2X4TS U1038 ( .A(n3132), .B(n3131), .Y(n8948) );
AOI21X2TS U1039 ( .A0(n3557), .A1(n1807), .B0(n3529), .Y(n3533) );
OAI21X2TS U1040 ( .A0(n3543), .A1(n3542), .B0(n3541), .Y(n3548) );
CLKXOR2X2TS U1041 ( .A(n6909), .B(n6908), .Y(n1649) );
INVX3TS U1042 ( .A(n4442), .Y(n8092) );
NAND2X2TS U1043 ( .A(n7515), .B(n7521), .Y(n7524) );
BUFX12TS U1044 ( .A(n4374), .Y(n1099) );
BUFX8TS U1045 ( .A(n4374), .Y(n8089) );
OAI21X1TS U1046 ( .A0(n7519), .A1(n7518), .B0(n7517), .Y(n7520) );
NAND2X1TS U1047 ( .A(n7497), .B(n5929), .Y(n7518) );
NAND2X1TS U1048 ( .A(n7503), .B(n7502), .Y(n7517) );
CMPR32X2TS U1049 ( .A(n6789), .B(n6788), .C(n6787), .CO(n6844), .S(n6781) );
CLKINVX6TS U1050 ( .A(n6030), .Y(n1456) );
OAI21X2TS U1051 ( .A0(n6909), .A1(n6908), .B0(n6907), .Y(n1648) );
NOR2X6TS U1052 ( .A(n4282), .B(n4281), .Y(n4551) );
NAND2X6TS U1053 ( .A(n4657), .B(n4656), .Y(n8049) );
NAND2X2TS U1054 ( .A(n7527), .B(n7528), .Y(n7538) );
INVX2TS U1055 ( .A(n10395), .Y(n896) );
NAND2X2TS U1056 ( .A(n7108), .B(n1542), .Y(n1543) );
NOR2X2TS U1057 ( .A(n1215), .B(n7541), .Y(n7545) );
NAND2X1TS U1058 ( .A(n7496), .B(n1246), .Y(n8532) );
OR2X4TS U1059 ( .A(n807), .B(n7563), .Y(n7670) );
NAND2X1TS U1060 ( .A(n9639), .B(n9689), .Y(n9666) );
NAND2X2TS U1061 ( .A(n1349), .B(n1348), .Y(n8268) );
XOR2X2TS U1062 ( .A(n8269), .B(n8270), .Y(n1385) );
ADDFHX2TS U1063 ( .A(n6565), .B(n6563), .CI(n6564), .CO(n6662), .S(n6486) );
ADDFHX2TS U1064 ( .A(n6382), .B(n6381), .CI(n6380), .CO(n6420), .S(n6365) );
NOR2X2TS U1065 ( .A(n8558), .B(n8690), .Y(n8570) );
ADDFHX2TS U1066 ( .A(n6903), .B(n6902), .CI(n6901), .CO(n6981), .S(n6855) );
NOR2X4TS U1067 ( .A(n8735), .B(n8572), .Y(n7492) );
NOR2X4TS U1068 ( .A(n8531), .B(n8526), .Y(n7515) );
OAI21X1TS U1069 ( .A0(n8701), .A1(n8706), .B0(n8702), .Y(n8695) );
NAND2X1TS U1070 ( .A(n7474), .B(n7473), .Y(n8702) );
NAND2X1TS U1071 ( .A(n7478), .B(n7477), .Y(n8744) );
CLKINVX2TS U1072 ( .A(n7558), .Y(n6903) );
NOR2X4TS U1073 ( .A(n7496), .B(n1246), .Y(n8531) );
OAI2BB1X2TS U1074 ( .A0N(n1352), .A1N(n1350), .B0(n8260), .Y(n1349) );
NOR2X2TS U1075 ( .A(n7502), .B(n7503), .Y(n7519) );
NOR2X2TS U1076 ( .A(n7494), .B(n1248), .Y(n8526) );
INVX4TS U1077 ( .A(n6546), .Y(n6724) );
BUFX3TS U1078 ( .A(n7540), .Y(n1215) );
NAND2X2TS U1079 ( .A(n807), .B(n7563), .Y(n7658) );
NAND2BX2TS U1080 ( .AN(n1352), .B(n8261), .Y(n1348) );
NAND2X1TS U1081 ( .A(n3128), .B(n3127), .Y(n3130) );
OAI22X1TS U1082 ( .A0(n7359), .A1(n1535), .B0(n8289), .B1(n1534), .Y(n8280)
);
CLKBUFX2TS U1083 ( .A(n7531), .Y(n1206) );
NOR2X1TS U1084 ( .A(n9638), .B(n9735), .Y(n9689) );
INVX4TS U1085 ( .A(n4373), .Y(n4429) );
NAND2X2TS U1086 ( .A(n7558), .B(n7557), .Y(n7644) );
NOR2X1TS U1087 ( .A(n8356), .B(n1042), .Y(n8389) );
CLKINVX6TS U1088 ( .A(n4312), .Y(n4420) );
NOR2X1TS U1089 ( .A(n9670), .B(n10372), .Y(n9667) );
INVX3TS U1090 ( .A(n3930), .Y(n1356) );
NOR2X2TS U1091 ( .A(n8743), .B(n8741), .Y(n7480) );
ADDFHX2TS U1092 ( .A(n7014), .B(n7013), .CI(n7012), .CO(n7181), .S(n7103) );
CLKINVX1TS U1093 ( .A(n5836), .Y(n779) );
NAND2X2TS U1094 ( .A(n1697), .B(n2569), .Y(n1696) );
NAND2X2TS U1095 ( .A(n9018), .B(n10358), .Y(n7432) );
NOR2X1TS U1096 ( .A(n8701), .B(n8699), .Y(n8696) );
INVX2TS U1097 ( .A(n7556), .Y(n6761) );
INVX2TS U1098 ( .A(n6768), .Y(n6905) );
CLKINVX2TS U1099 ( .A(n7575), .Y(n7160) );
NOR2X1TS U1100 ( .A(n7472), .B(n802), .Y(n8699) );
INVX3TS U1101 ( .A(n7005), .Y(n7013) );
INVX3TS U1102 ( .A(n6732), .Y(n6760) );
OAI21X2TS U1103 ( .A0(n7385), .A1(n7384), .B0(n7383), .Y(n1650) );
INVX3TS U1104 ( .A(n7548), .Y(n6517) );
NOR2X2TS U1105 ( .A(n7478), .B(n7477), .Y(n8743) );
OAI21X2TS U1106 ( .A0(n6379), .A1(n6378), .B0(n6377), .Y(n1470) );
INVX2TS U1107 ( .A(n7563), .Y(n7082) );
BUFX8TS U1108 ( .A(n7109), .Y(n1542) );
NOR2X2TS U1109 ( .A(n10359), .B(FS_Module_state_reg[3]), .Y(n9018) );
NAND2X1TS U1110 ( .A(n9637), .B(n9758), .Y(n9735) );
NAND2X4TS U1111 ( .A(n3517), .B(n3478), .Y(n4312) );
NAND2X1TS U1112 ( .A(n9714), .B(n9627), .Y(n9690) );
CLKBUFX2TS U1113 ( .A(n7564), .Y(n807) );
NAND2X6TS U1114 ( .A(n3906), .B(n1685), .Y(n1354) );
OAI22X1TS U1115 ( .A0(n7178), .A1(n6967), .B0(n7075), .B1(n8462), .Y(n7161)
);
CMPR32X2TS U1116 ( .A(n6860), .B(n6859), .C(n6858), .CO(n6954), .S(n6857) );
CMPR32X2TS U1117 ( .A(n6767), .B(n6766), .C(n6765), .CO(n6906), .S(n6759) );
ADDFX2TS U1118 ( .A(n6721), .B(n6720), .CI(n6719), .CO(n6820), .S(n6722) );
ADDFX2TS U1119 ( .A(n6437), .B(n6436), .CI(n6435), .CO(n6502), .S(n6447) );
NAND2X2TS U1120 ( .A(n2935), .B(n2652), .Y(n1697) );
NOR2X4TS U1121 ( .A(n3828), .B(n3915), .Y(n4311) );
BUFX4TS U1122 ( .A(n7445), .Y(n7490) );
CLKBUFX2TS U1123 ( .A(n7493), .Y(n1248) );
CMPR32X2TS U1124 ( .A(n6327), .B(n6326), .C(n6325), .CO(n6362), .S(n6086) );
CMPR32X2TS U1125 ( .A(n6149), .B(n6148), .C(n6147), .CO(n6239), .S(n6580) );
CMPR32X2TS U1126 ( .A(n6252), .B(n6251), .C(n6250), .CO(n6334), .S(n6579) );
INVX2TS U1127 ( .A(n7165), .Y(n7242) );
CMPR32X2TS U1128 ( .A(n7009), .B(n7008), .C(n7007), .CO(n7173), .S(n7015) );
OAI2BB1X2TS U1129 ( .A0N(n6692), .A1N(n6691), .B0(n1328), .Y(n6825) );
CLKINVX6TS U1130 ( .A(n3786), .Y(n1366) );
INVX2TS U1131 ( .A(n3785), .Y(n1365) );
CMPR32X2TS U1132 ( .A(n7931), .B(n7930), .C(n7929), .CO(n8403), .S(n8381) );
INVX2TS U1133 ( .A(n3704), .Y(n1363) );
OR2X2TS U1134 ( .A(n7449), .B(n7448), .Y(n1808) );
INVX2TS U1135 ( .A(n6238), .Y(n6278) );
OR2X2TS U1136 ( .A(n7465), .B(n7454), .Y(n7831) );
INVX6TS U1137 ( .A(n2933), .Y(n3118) );
NOR2X2TS U1138 ( .A(n6737), .B(n6732), .Y(n3828) );
NAND2X2TS U1139 ( .A(n6897), .B(n6896), .Y(n1378) );
INVX3TS U1140 ( .A(n6338), .Y(n6350) );
NAND2BX1TS U1141 ( .AN(n7376), .B(n8259), .Y(n1404) );
INVX4TS U1142 ( .A(n3705), .Y(n1364) );
INVX6TS U1143 ( .A(n3905), .Y(n3906) );
INVX4TS U1144 ( .A(n6556), .Y(n6743) );
INVX2TS U1145 ( .A(n2925), .Y(n2733) );
NOR2X4TS U1146 ( .A(n3905), .B(n3903), .Y(n1684) );
INVX2TS U1147 ( .A(n1569), .Y(n7445) );
INVX4TS U1148 ( .A(n2926), .Y(n3111) );
NAND2X4TS U1149 ( .A(n3907), .B(n3902), .Y(n1685) );
NOR2X1TS U1150 ( .A(n9726), .B(n9625), .Y(n9714) );
NAND2X1TS U1151 ( .A(n9636), .B(n9769), .Y(n9758) );
NOR2X4TS U1152 ( .A(n3110), .B(n3114), .Y(n3117) );
OAI22X2TS U1153 ( .A0(n6425), .A1(n1059), .B0(n6353), .B1(n974), .Y(n6404)
);
ADDFHX2TS U1154 ( .A(n6601), .B(n6600), .CI(n6599), .CO(n6631), .S(n6627) );
NOR2X1TS U1155 ( .A(n9748), .B(n9632), .Y(n9736) );
OAI22X1TS U1156 ( .A0(n6497), .A1(n975), .B0(n6675), .B1(n1060), .Y(n6739)
);
ADDFX2TS U1157 ( .A(n7886), .B(n7885), .CI(n7884), .CO(n8360), .S(n8326) );
XNOR2X1TS U1158 ( .A(n1030), .B(n4844), .Y(n7050) );
NAND2X2TS U1159 ( .A(n4423), .B(n824), .Y(n4367) );
XNOR2X1TS U1160 ( .A(n8355), .B(n1139), .Y(n6689) );
XNOR2X1TS U1161 ( .A(n1222), .B(n1134), .Y(n6989) );
XNOR2X1TS U1162 ( .A(n1036), .B(n1073), .Y(n7134) );
INVX4TS U1163 ( .A(n1772), .Y(n803) );
NAND2X1TS U1164 ( .A(n7449), .B(n7448), .Y(n8614) );
NAND2X1TS U1165 ( .A(n7454), .B(n7465), .Y(n7830) );
NAND2X1TS U1166 ( .A(n7424), .B(n7425), .Y(n8717) );
NAND2X1TS U1167 ( .A(n7464), .B(n7463), .Y(n8710) );
CMPR32X2TS U1168 ( .A(n6774), .B(n6773), .C(n6772), .CO(n6898), .S(n6784) );
INVX2TS U1169 ( .A(n5929), .Y(n6577) );
INVX2TS U1170 ( .A(n7247), .Y(n7283) );
NAND2X4TS U1171 ( .A(n3354), .B(n3353), .Y(n3902) );
OR2X2TS U1172 ( .A(n6970), .B(n6978), .Y(n4423) );
CMPR32X2TS U1173 ( .A(n6854), .B(n6853), .C(n6852), .CO(n6958), .S(n6902) );
CMPR32X2TS U1174 ( .A(n5602), .B(n5601), .C(n5600), .CO(n5734), .S(n5738) );
NOR2X6TS U1175 ( .A(n3354), .B(n3353), .Y(n3903) );
NOR2X2TS U1176 ( .A(n6481), .B(n6480), .Y(n3518) );
NOR2X1TS U1177 ( .A(n1016), .B(n1452), .Y(n7008) );
NAND2X2TS U1178 ( .A(n6352), .B(n6323), .Y(n3537) );
NOR2X4TS U1179 ( .A(n6556), .B(n6546), .Y(n3523) );
OAI21X1TS U1180 ( .A0(n6692), .A1(n6691), .B0(n6690), .Y(n1328) );
INVX4TS U1181 ( .A(n6274), .Y(n6575) );
OAI22X2TS U1182 ( .A0(n6322), .A1(n1156), .B0(n6100), .B1(n1143), .Y(n6105)
);
OAI22X1TS U1183 ( .A0(n6099), .A1(n6098), .B0(n6097), .B1(n6096), .Y(n6106)
);
OAI22X2TS U1184 ( .A0(n6405), .A1(n1082), .B0(n6514), .B1(n6676), .Y(n6559)
);
OAI22X1TS U1185 ( .A0(n6225), .A1(n1015), .B0(n6331), .B1(n6999), .Y(n6254)
);
OAI22X1TS U1186 ( .A0(n6224), .A1(n1083), .B0(n6340), .B1(n6676), .Y(n6255)
);
OAI22X1TS U1187 ( .A0(n6043), .A1(n879), .B0(n6226), .B1(n5203), .Y(n6148)
);
INVX3TS U1188 ( .A(n3100), .Y(n3110) );
ADDFHX2TS U1189 ( .A(n6256), .B(n6257), .CI(n6258), .CO(n6387), .S(n6595) );
XNOR2X1TS U1190 ( .A(n8278), .B(n6281), .Y(n7175) );
XNOR2X1TS U1191 ( .A(n1250), .B(n1044), .Y(n7178) );
XNOR2X1TS U1192 ( .A(n7273), .B(n1037), .Y(n7010) );
XNOR2X2TS U1193 ( .A(n8444), .B(n7245), .Y(n7087) );
ADDFHX2TS U1194 ( .A(n7754), .B(n7753), .CI(n7752), .CO(n8314), .S(n8325) );
XNOR2X2TS U1195 ( .A(n7377), .B(n1073), .Y(n6675) );
XNOR2X2TS U1196 ( .A(n958), .B(n7245), .Y(n6685) );
XNOR2X1TS U1197 ( .A(n8317), .B(n1138), .Y(n6500) );
XNOR2X1TS U1198 ( .A(n1212), .B(n8416), .Y(n7237) );
XNOR2X1TS U1199 ( .A(n1212), .B(n1134), .Y(n7011) );
XNOR2X1TS U1200 ( .A(n8369), .B(n1139), .Y(n6817) );
XNOR2X2TS U1201 ( .A(n1030), .B(n1160), .Y(n6819) );
CMPR32X2TS U1202 ( .A(n1780), .B(n7757), .C(n7756), .CO(n8158), .S(n7753) );
INVX6TS U1203 ( .A(n7497), .Y(n6082) );
INVX3TS U1204 ( .A(n7477), .Y(n5199) );
CLKINVX2TS U1205 ( .A(n5224), .Y(n5614) );
AO21X1TS U1206 ( .A0(n1004), .A1(n766), .B0(n10340), .Y(n7882) );
INVX4TS U1207 ( .A(n7560), .Y(n6947) );
INVX4TS U1208 ( .A(n7495), .Y(n6076) );
CLKINVX3TS U1209 ( .A(n7559), .Y(n6948) );
INVX4TS U1210 ( .A(n7496), .Y(n6019) );
CLKBUFX2TS U1211 ( .A(n7456), .Y(n7460) );
NOR2X1TS U1212 ( .A(n6678), .B(n1452), .Y(n6773) );
NOR2X1TS U1213 ( .A(n6041), .B(n1452), .Y(n6102) );
NOR2X1TS U1214 ( .A(n6346), .B(n1452), .Y(n6355) );
CLKBUFX2TS U1215 ( .A(n8459), .Y(n1499) );
INVX2TS U1216 ( .A(n3530), .Y(n1606) );
NAND2X6TS U1217 ( .A(n1428), .B(n1427), .Y(n6323) );
OAI22X2TS U1218 ( .A0(n937), .A1(n1795), .B0(n3811), .B1(n1813), .Y(n7963)
);
NAND2X4TS U1219 ( .A(n1517), .B(n1516), .Y(n1807) );
XOR2X2TS U1220 ( .A(n5930), .B(n5931), .Y(n1388) );
OAI22X2TS U1221 ( .A0(n5189), .A1(n6345), .B0(n5609), .B1(n1049), .Y(n5601)
);
CLKXOR2X2TS U1222 ( .A(n1599), .B(n1598), .Y(n8159) );
OAI22X1TS U1223 ( .A0(n6348), .A1(n1195), .B0(n6347), .B1(n1047), .Y(n6354)
);
OAI22X1TS U1224 ( .A0(n1151), .A1(n6771), .B0(n6680), .B1(n8380), .Y(n6772)
);
INVX4TS U1225 ( .A(n1203), .Y(n1431) );
XNOR2X2TS U1226 ( .A(n8459), .B(n6513), .Y(n6405) );
XNOR2X2TS U1227 ( .A(n8444), .B(n4944), .Y(n6499) );
CLKXOR2X2TS U1228 ( .A(n7051), .B(n1413), .Y(n7003) );
XNOR2X2TS U1229 ( .A(n8444), .B(n6513), .Y(n6339) );
XNOR2X2TS U1230 ( .A(n8369), .B(n4943), .Y(n6224) );
XNOR2X2TS U1231 ( .A(n1222), .B(n1139), .Y(n6329) );
XNOR2X2TS U1232 ( .A(n8473), .B(n987), .Y(n6320) );
XNOR2X1TS U1233 ( .A(n8242), .B(n8283), .Y(n6962) );
XNOR2X1TS U1234 ( .A(n7137), .B(n8283), .Y(n6515) );
XNOR2X2TS U1235 ( .A(n8278), .B(n1039), .Y(n6331) );
XNOR2X2TS U1236 ( .A(n8242), .B(n1039), .Y(n6225) );
XNOR2X1TS U1237 ( .A(n8278), .B(n1073), .Y(n6850) );
NAND2X1TS U1238 ( .A(n7420), .B(n7419), .Y(n8673) );
NOR2X1TS U1239 ( .A(n7418), .B(n7417), .Y(n8671) );
CMPR32X2TS U1240 ( .A(n6069), .B(n6068), .C(n6067), .CO(n6270), .S(n6265) );
CMPR32X2TS U1241 ( .A(n5998), .B(n5997), .C(n5996), .CO(n6267), .S(n5920) );
CMPR32X2TS U1242 ( .A(n7739), .B(n1050), .C(n7737), .CO(n7754), .S(n7740) );
OAI2BB1X2TS U1243 ( .A0N(n3359), .A1N(n3358), .B0(n1453), .Y(n3402) );
CLKINVX6TS U1244 ( .A(n3299), .Y(n1610) );
INVX1TS U1245 ( .A(n3296), .Y(n1516) );
INVX2TS U1246 ( .A(n3297), .Y(n1517) );
INVX4TS U1247 ( .A(n5627), .Y(n5710) );
CMPR32X2TS U1248 ( .A(n6072), .B(n6071), .C(n6070), .CO(n6089), .S(n6269) );
NAND2X2TS U1249 ( .A(n5684), .B(n5663), .Y(n9930) );
NAND2X4TS U1250 ( .A(n1267), .B(n1266), .Y(n3481) );
NAND2X1TS U1251 ( .A(n7418), .B(n7417), .Y(n8670) );
BUFX16TS U1252 ( .A(n8444), .Y(n1227) );
OAI22X1TS U1253 ( .A0(n3838), .A1(n1811), .B0(n3811), .B1(n1799), .Y(n7878)
);
INVX6TS U1254 ( .A(n3109), .Y(n3114) );
OAI22X1TS U1255 ( .A0(n4588), .A1(n910), .B0(n4732), .B1(n827), .Y(n4740) );
BUFX12TS U1256 ( .A(n8355), .Y(n1031) );
NOR2X4TS U1257 ( .A(n6238), .B(n1295), .Y(n3121) );
NAND2X4TS U1258 ( .A(n3398), .B(n1424), .Y(n1428) );
OAI22X2TS U1259 ( .A0(n909), .A1(n5604), .B0(n5625), .B1(n6407), .Y(n5617)
);
OAI22X1TS U1260 ( .A0(n5603), .A1(n941), .B0(n5623), .B1(n3950), .Y(n5618)
);
OAI2BB1X2TS U1261 ( .A0N(n2414), .A1N(n2413), .B0(n9923), .Y(n2415) );
AOI21X2TS U1262 ( .A0(n756), .A1(n7783), .B0(n7401), .Y(n7402) );
NOR2X2TS U1263 ( .A(n6159), .B(n8406), .Y(n1598) );
XOR2X1TS U1264 ( .A(n7137), .B(n5080), .Y(n6771) );
NAND2X2TS U1265 ( .A(n1301), .B(n1299), .Y(n1298) );
XNOR2X2TS U1266 ( .A(n1041), .B(n1039), .Y(n6969) );
OR2X4TS U1267 ( .A(n1429), .B(n1422), .Y(n1427) );
XNOR2X1TS U1268 ( .A(n1144), .B(n947), .Y(n6095) );
XNOR2X2TS U1269 ( .A(n985), .B(n959), .Y(n6319) );
XNOR2X2TS U1270 ( .A(n7227), .B(n1134), .Y(n6847) );
XNOR2X2TS U1271 ( .A(n6677), .B(n8434), .Y(n6508) );
NAND2X1TS U1272 ( .A(n5271), .B(n5224), .Y(n9923) );
NAND2X1TS U1273 ( .A(n4965), .B(n4855), .Y(n9908) );
CMPR32X2TS U1274 ( .A(n7350), .B(n7349), .C(n7348), .CO(n7705), .S(n7357) );
INVX2TS U1275 ( .A(n4652), .Y(n4785) );
INVX2TS U1276 ( .A(n4650), .Y(n4787) );
CLKINVX6TS U1277 ( .A(n7493), .Y(n5821) );
CLKINVX6TS U1278 ( .A(n7471), .Y(n5008) );
CLKINVX6TS U1279 ( .A(n4488), .Y(n4585) );
INVX3TS U1280 ( .A(n7463), .Y(n4586) );
OAI21X2TS U1281 ( .A0(n3358), .A1(n3359), .B0(n3357), .Y(n1453) );
INVX3TS U1282 ( .A(n5684), .Y(n5695) );
INVX3TS U1283 ( .A(n4965), .Y(n4999) );
INVX6TS U1284 ( .A(n7494), .Y(n5836) );
INVX2TS U1285 ( .A(n9922), .Y(n2414) );
OAI22X1TS U1286 ( .A0(n6096), .A1(n6054), .B0(n6017), .B1(n6098), .Y(n6232)
);
OAI22X1TS U1287 ( .A0(n5009), .A1(n941), .B0(n4922), .B1(n3950), .Y(n4931)
);
OAI22X2TS U1288 ( .A0(n6016), .A1(n6679), .B0(n6052), .B1(n1151), .Y(n6233)
);
OAI22X1TS U1289 ( .A0(n5644), .A1(n977), .B0(n5643), .B1(n4127), .Y(n5713)
);
OAI22X1TS U1290 ( .A0(n6064), .A1(n1152), .B0(n6052), .B1(n1141), .Y(n6237)
);
OAI22X1TS U1291 ( .A0(n6062), .A1(n4212), .B0(n6100), .B1(n1156), .Y(n6070)
);
OAI22X1TS U1292 ( .A0(n5207), .A1(n1021), .B0(n5678), .B1(n7135), .Y(n5658)
);
ADDFHX1TS U1293 ( .A(n1777), .B(n7707), .CI(n7706), .CO(n7736), .S(n7712) );
OAI22X1TS U1294 ( .A0(n5808), .A1(n7286), .B0(n6002), .B1(n1156), .Y(n5997)
);
XOR2X2TS U1295 ( .A(n3698), .B(n3699), .Y(n1368) );
NAND2X4TS U1296 ( .A(n1422), .B(n1429), .Y(n1424) );
ADDFHX2TS U1297 ( .A(n3856), .B(n3855), .CI(n3854), .CO(n3864), .S(n3857) );
ADDFHX2TS U1298 ( .A(n3295), .B(n3294), .CI(n3293), .CO(n3298), .S(n3297) );
XNOR2X2TS U1299 ( .A(n8355), .B(n6513), .Y(n6044) );
INVX2TS U1300 ( .A(n3545), .Y(n1604) );
XOR2X1TS U1301 ( .A(n7862), .B(n1508), .Y(n7852) );
XNOR2X2TS U1302 ( .A(n8278), .B(n871), .Y(n6043) );
CMPR32X2TS U1303 ( .A(n5704), .B(n5703), .C(n5702), .CO(n5832), .S(n5583) );
XNOR2X2TS U1304 ( .A(n960), .B(n4467), .Y(n4468) );
XNOR2X2TS U1305 ( .A(n1171), .B(n1245), .Y(n7889) );
XNOR2X2TS U1306 ( .A(n8242), .B(n6769), .Y(n6014) );
CMPR32X2TS U1307 ( .A(n7036), .B(n7035), .C(n7034), .CO(n7059), .S(n7031) );
CMPR32X2TS U1308 ( .A(n1820), .B(n7288), .C(n7287), .CO(n7354), .S(n7299) );
CMPR32X2TS U1309 ( .A(n5636), .B(n5635), .C(n5634), .CO(n5908), .S(n5705) );
CMPR32X2TS U1310 ( .A(n7291), .B(n7290), .C(n7289), .CO(n7353), .S(n7297) );
CMPR32X2TS U1311 ( .A(n4318), .B(n4317), .C(n4316), .CO(n4344), .S(n4334) );
CMPR32X2TS U1312 ( .A(n4398), .B(n4397), .C(n4396), .CO(n4663), .S(n4386) );
NAND2X1TS U1313 ( .A(n7398), .B(n7397), .Y(n8210) );
INVX3TS U1314 ( .A(n3972), .Y(n4121) );
OAI21X2TS U1315 ( .A0(n5966), .A1(n5967), .B0(n5965), .Y(n1213) );
INVX4TS U1316 ( .A(n7447), .Y(n3988) );
INVX2TS U1317 ( .A(n3723), .Y(n3993) );
NAND2X1TS U1318 ( .A(n5653), .B(n5654), .Y(n5327) );
INVX3TS U1319 ( .A(n7489), .Y(n5587) );
INVX6TS U1320 ( .A(n1218), .Y(n6274) );
NOR2X6TS U1321 ( .A(n3078), .B(n3077), .Y(n3542) );
INVX4TS U1322 ( .A(n5326), .Y(n1039) );
CLKINVX2TS U1323 ( .A(n5582), .Y(n5694) );
INVX6TS U1324 ( .A(n792), .Y(n3129) );
NAND2X1TS U1325 ( .A(n9862), .B(n9865), .Y(n2063) );
INVX3TS U1326 ( .A(n4996), .Y(n760) );
OAI22X1TS U1327 ( .A0(n5992), .A1(n1165), .B0(n909), .B1(n5902), .Y(n6009)
);
OAI22X2TS U1328 ( .A0(n5345), .A1(n1020), .B0(n5810), .B1(n5676), .Y(n5887)
);
INVX2TS U1329 ( .A(n9893), .Y(n9896) );
OAI22X1TS U1330 ( .A0(n3942), .A1(n1080), .B0(n4048), .B1(n4731), .Y(n3990)
);
OAI22X1TS U1331 ( .A0(n6541), .A1(n6195), .B0(n1034), .B1(n6296), .Y(n6290)
);
OAI22X1TS U1332 ( .A0(n5513), .A1(n1162), .B0(n5369), .B1(n877), .Y(n5704)
);
OAI22X1TS U1333 ( .A0(n6407), .A1(n5512), .B0(n5624), .B1(n909), .Y(n5702)
);
BUFX8TS U1334 ( .A(n7377), .Y(n1222) );
OAI22X1TS U1335 ( .A0(n5161), .A1(n6372), .B0(n5083), .B1(n1196), .Y(n5201)
);
XOR2X2TS U1336 ( .A(n4950), .B(n1252), .Y(n4983) );
OAI22X2TS U1337 ( .A0(n1108), .A1(n6151), .B0(n1013), .B1(n6191), .Y(n6302)
);
ADDFHX2TS U1338 ( .A(n5111), .B(n5110), .CI(n5109), .CO(n5226), .S(n5068) );
CLKXOR2X2TS U1339 ( .A(n5654), .B(n5653), .Y(n5655) );
OAI22X1TS U1340 ( .A0(n4924), .A1(n6098), .B0(n1740), .B1(n8238), .Y(n5170)
);
OAI22X1TS U1341 ( .A0(n5207), .A1(n1155), .B0(n4958), .B1(n1021), .Y(n5169)
);
AOI21X2TS U1342 ( .A0(n9861), .A1(n9865), .B0(n2061), .Y(n2062) );
OAI22X1TS U1343 ( .A0(n4694), .A1(n4671), .B0(n1421), .B1(n1794), .Y(n4697)
);
CMPR32X2TS U1344 ( .A(n5577), .B(n5576), .C(n5575), .CO(n5905), .S(n5714) );
AOI21X2TS U1345 ( .A0(n9887), .A1(n9885), .B0(n2198), .Y(n2199) );
CMPR32X2TS U1346 ( .A(n7144), .B(n7143), .C(n7142), .CO(n7226), .S(n7153) );
XNOR2X1TS U1347 ( .A(n7377), .B(n991), .Y(n4613) );
XNOR2X2TS U1348 ( .A(n8369), .B(n5898), .Y(n5188) );
OAI22X1TS U1349 ( .A0(n5514), .A1(n1082), .B0(n5839), .B1(n1056), .Y(n5909)
);
XNOR2X2TS U1350 ( .A(n6677), .B(n985), .Y(n5921) );
XNOR2X1TS U1351 ( .A(n953), .B(n6513), .Y(n5208) );
XNOR2X2TS U1352 ( .A(n8355), .B(n1025), .Y(n5633) );
XNOR2X2TS U1353 ( .A(n1030), .B(n1025), .Y(n5626) );
XNOR2X2TS U1354 ( .A(n8278), .B(n990), .Y(n5010) );
XNOR2X1TS U1355 ( .A(n1144), .B(n4467), .Y(n4203) );
XNOR2X2TS U1356 ( .A(n8317), .B(n989), .Y(n5009) );
XOR2X2TS U1357 ( .A(n1180), .B(n8177), .Y(n7709) );
ADDFX2TS U1358 ( .A(n4389), .B(n4387), .CI(n4388), .CO(n4678), .S(n4381) );
XNOR2X1TS U1359 ( .A(n7273), .B(n984), .Y(n5167) );
CMPR32X2TS U1360 ( .A(n1803), .B(n7150), .C(n7149), .CO(n7212), .S(n7140) );
AO21XLTS U1361 ( .A0(n1168), .A1(n10334), .B0(n10294), .Y(n4357) );
CMPR32X2TS U1362 ( .A(n988), .B(n6008), .C(n6007), .CO(n6056), .S(n5924) );
INVX2TS U1363 ( .A(n3697), .Y(n3759) );
CMPR32X2TS U1364 ( .A(n6935), .B(n1211), .C(n6933), .CO(n7035), .S(n6939) );
OR2X2TS U1365 ( .A(n4462), .B(n4488), .Y(n1809) );
ADDFX2TS U1366 ( .A(n5687), .B(n5686), .CI(n5685), .CO(n5715), .S(n5718) );
OAI21X2TS U1367 ( .A0(n2878), .A1(n2879), .B0(n2877), .Y(n1492) );
BUFX8TS U1368 ( .A(n8278), .Y(n958) );
INVX2TS U1369 ( .A(n3676), .Y(n3735) );
OR2X4TS U1370 ( .A(n4650), .B(n4652), .Y(n9887) );
NAND2X2TS U1371 ( .A(n2878), .B(n2879), .Y(n1296) );
BUFX6TS U1372 ( .A(n8317), .Y(n1030) );
OAI22X2TS U1373 ( .A0(n912), .A1(n1802), .B0(n1109), .B1(n1796), .Y(n7846)
);
OAI22X2TS U1374 ( .A0(n7711), .A1(n6177), .B0(n1123), .B1(n6193), .Y(n6189)
);
INVX12TS U1375 ( .A(n805), .Y(n806) );
XNOR2X2TS U1376 ( .A(n3594), .B(n3325), .Y(n1362) );
XOR2X1TS U1377 ( .A(n7222), .B(n1310), .Y(n7213) );
INVX2TS U1378 ( .A(n1070), .Y(n1073) );
BUFX6TS U1379 ( .A(n8242), .Y(n1212) );
OAI21X2TS U1380 ( .A0(n9855), .A1(n9852), .B0(n9856), .Y(n9861) );
XNOR2X1TS U1381 ( .A(n4691), .B(Op_MY[25]), .Y(n4692) );
XNOR2X2TS U1382 ( .A(n7862), .B(Op_MY[23]), .Y(n4690) );
ADDFHX2TS U1383 ( .A(n5344), .B(n5343), .CI(n5342), .CO(n5888), .S(n5575) );
XNOR2X2TS U1384 ( .A(n8444), .B(n762), .Y(n5991) );
XNOR2X1TS U1385 ( .A(n6460), .B(n1052), .Y(n6294) );
XNOR2X1TS U1386 ( .A(n1147), .B(n4467), .Y(n3942) );
XNOR2X2TS U1387 ( .A(n8278), .B(n970), .Y(n5839) );
XNOR2X2TS U1388 ( .A(n1181), .B(n1066), .Y(n6293) );
XNOR2X1TS U1389 ( .A(n7051), .B(n6769), .Y(n5649) );
XNOR2X1TS U1390 ( .A(n1179), .B(n1052), .Y(n7351) );
ADDFHX2TS U1391 ( .A(n5086), .B(n5085), .CI(n5084), .CO(n5200), .S(n5090) );
NAND2X4TS U1392 ( .A(n5066), .B(n4987), .Y(n9899) );
XNOR2X2TS U1393 ( .A(n8278), .B(n987), .Y(n5624) );
XNOR2X2TS U1394 ( .A(n7377), .B(n871), .Y(n5838) );
XNOR2X2TS U1395 ( .A(n8369), .B(n987), .Y(n5992) );
XNOR2X2TS U1396 ( .A(n6965), .B(n7245), .Y(n5808) );
ADDFHX2TS U1397 ( .A(n3093), .B(n3092), .CI(n3091), .CO(n3077), .S(n3098) );
XNOR2X2TS U1398 ( .A(n8242), .B(n6513), .Y(n5514) );
XOR2X1TS U1399 ( .A(n1137), .B(n1508), .Y(n4672) );
ADDFHX2TS U1400 ( .A(n6922), .B(n6921), .CI(n6920), .CO(n7028), .S(n6941) );
NAND2BX1TS U1401 ( .AN(n1450), .B(n3881), .Y(n1447) );
NAND2X2TS U1402 ( .A(n761), .B(n1699), .Y(n9897) );
NAND2X1TS U1403 ( .A(n3697), .B(n3676), .Y(n9843) );
CMPR32X2TS U1404 ( .A(n6115), .B(n6114), .C(n6113), .CO(n6198), .S(n6107) );
CLKINVX6TS U1405 ( .A(n2411), .Y(n4987) );
CMPR32X2TS U1406 ( .A(n3890), .B(n3889), .C(n3888), .CO(n4296), .S(n3868) );
CMPR32X2TS U1407 ( .A(n3508), .B(n3507), .C(n3506), .CO(n3823), .S(n3512) );
NAND2X1TS U1408 ( .A(n3941), .B(n4004), .Y(n9856) );
INVX4TS U1409 ( .A(n4822), .Y(n1699) );
INVX8TS U1410 ( .A(n2235), .Y(n5066) );
NOR2X2TS U1411 ( .A(n3697), .B(n3676), .Y(n9842) );
BUFX16TS U1412 ( .A(n4869), .Y(n8355) );
BUFX16TS U1413 ( .A(n5187), .Y(n8408) );
BUFX12TS U1414 ( .A(n4921), .Y(n8369) );
BUFX12TS U1415 ( .A(n4863), .Y(n8317) );
INVX6TS U1416 ( .A(n7488), .Y(n805) );
OAI22X2TS U1417 ( .A0(n937), .A1(n1789), .B0(n1109), .B1(n4329), .Y(n4354)
);
OAI22X1TS U1418 ( .A0(n6159), .A1(Op_MY[34]), .B0(n6707), .B1(n906), .Y(
n6172) );
INVX4TS U1419 ( .A(n743), .Y(n1084) );
OAI22X1TS U1420 ( .A0(n6159), .A1(n1066), .B0(n8161), .B1(Op_MY[45]), .Y(
n7150) );
OAI22X1TS U1421 ( .A0(n5498), .A1(n6372), .B0(n5497), .B1(n6440), .Y(n5607)
);
OAI22X1TS U1422 ( .A0(n4959), .A1(n1021), .B0(n4958), .B1(n5676), .Y(n4964)
);
XNOR2X2TS U1423 ( .A(n7862), .B(Op_MY[22]), .Y(n4669) );
XNOR2X1TS U1424 ( .A(n837), .B(n6318), .Y(n5520) );
ADDFHX2TS U1425 ( .A(n2949), .B(n2950), .CI(n2951), .CO(n3357), .S(n2978) );
ADDFHX2TS U1426 ( .A(n6140), .B(n6139), .CI(n6138), .CO(n6207), .S(n6134) );
XNOR2X2TS U1427 ( .A(n6869), .B(n9965), .Y(n6169) );
XOR2X1TS U1428 ( .A(n6536), .B(n1759), .Y(n6533) );
XNOR2X2TS U1429 ( .A(n1112), .B(DP_OP_168J27_122_4811_n8163), .Y(n7294) );
XNOR2X2TS U1430 ( .A(n7377), .B(n4943), .Y(n5496) );
XNOR2X2TS U1431 ( .A(n7862), .B(n905), .Y(n4348) );
XNOR2X2TS U1432 ( .A(n7215), .B(n922), .Y(n7033) );
XNOR2X1TS U1433 ( .A(n960), .B(n5898), .Y(n3648) );
INVX2TS U1434 ( .A(n3612), .Y(n879) );
XNOR2X1TS U1435 ( .A(n6677), .B(n4943), .Y(n4473) );
CMPR32X2TS U1436 ( .A(n986), .B(n936), .C(n6166), .CO(n6182), .S(n6155) );
XNOR2X1TS U1437 ( .A(n1186), .B(n1245), .Y(n4326) );
XNOR2X1TS U1438 ( .A(n962), .B(n984), .Y(n3724) );
XNOR2X2TS U1439 ( .A(n1137), .B(n9975), .Y(n4327) );
XNOR2X2TS U1440 ( .A(n1250), .B(n762), .Y(n4971) );
XNOR2X1TS U1441 ( .A(n961), .B(n6281), .Y(n5811) );
XNOR2X1TS U1442 ( .A(n7245), .B(n6891), .Y(n5360) );
OAI22X1TS U1443 ( .A0(n7147), .A1(n7071), .B0(n1026), .B1(n10261), .Y(n7149)
);
XOR2X1TS U1444 ( .A(n9619), .B(n1066), .Y(n1310) );
XOR2X2TS U1445 ( .A(n1137), .B(n1496), .Y(n4390) );
BUFX8TS U1446 ( .A(n8459), .Y(n957) );
XNOR2X1TS U1447 ( .A(n1142), .B(n764), .Y(n4924) );
XNOR2X2TS U1448 ( .A(n1189), .B(n9611), .Y(n4362) );
BUFX3TS U1449 ( .A(n3978), .Y(n1154) );
XNOR2X1TS U1450 ( .A(n1145), .B(n6065), .Y(n4007) );
CMPR32X2TS U1451 ( .A(n3367), .B(n3368), .C(n3366), .CO(n3429), .S(n3360) );
CMPR32X2TS U1452 ( .A(n3850), .B(n3849), .C(n3848), .CO(n3888), .S(n3853) );
AO21XLTS U1453 ( .A0(n1132), .A1(DP_OP_168J27_122_4811_n6617), .B0(n10287),
.Y(n3506) );
AO21X1TS U1454 ( .A0(n5247), .A1(n1124), .B0(n873), .Y(n6795) );
INVX12TS U1455 ( .A(n1764), .Y(n8242) );
INVX12TS U1456 ( .A(n1016), .Y(n1017) );
NAND2X1TS U1457 ( .A(n906), .B(DP_OP_168J27_122_4811_n8455), .Y(n1756) );
INVX3TS U1458 ( .A(n3210), .Y(n3245) );
CMPR32X2TS U1459 ( .A(n3821), .B(n3820), .C(n3819), .CO(n3851), .S(n3796) );
CLKBUFX2TS U1460 ( .A(n5471), .Y(n7071) );
INVX2TS U1461 ( .A(n5326), .Y(n1038) );
NOR2BX1TS U1462 ( .AN(n4575), .B(n6096), .Y(n4580) );
BUFX16TS U1463 ( .A(n7051), .Y(n954) );
INVX6TS U1464 ( .A(n7137), .Y(n7138) );
INVX6TS U1465 ( .A(n1018), .Y(n1021) );
INVX3TS U1466 ( .A(n1283), .Y(n1281) );
NAND2BX1TS U1467 ( .AN(n4575), .B(n5330), .Y(n3977) );
INVX2TS U1468 ( .A(n9819), .Y(n9822) );
OAI22X2TS U1469 ( .A0(n6806), .A1(n10336), .B0(n1114), .B1(n1381), .Y(n6797)
);
CLKINVX2TS U1470 ( .A(n6040), .Y(n976) );
BUFX8TS U1471 ( .A(n7273), .Y(n1028) );
OAI22X1TS U1472 ( .A0(n1136), .A1(n3454), .B0(n4392), .B1(n3491), .Y(n3508)
);
OAI22X1TS U1473 ( .A0(n7045), .A1(n6125), .B0(n7044), .B1(n6165), .Y(n6163)
);
XNOR2X2TS U1474 ( .A(n2715), .B(DP_OP_168J27_122_4811_n8551), .Y(n5899) );
CLKXOR2X2TS U1475 ( .A(n2606), .B(n1496), .Y(n4322) );
XOR2X2TS U1476 ( .A(n1620), .B(n1619), .Y(n5976) );
CLKBUFX2TS U1477 ( .A(n1117), .Y(n6936) );
XNOR2X2TS U1478 ( .A(n1111), .B(Op_MY[47]), .Y(n7042) );
NAND2X2TS U1479 ( .A(n3345), .B(n3322), .Y(n9825) );
BUFX4TS U1480 ( .A(n3978), .Y(n1155) );
XNOR2X2TS U1481 ( .A(n1181), .B(n1052), .Y(n6927) );
XNOR2X2TS U1482 ( .A(n7215), .B(n1050), .Y(n6928) );
XNOR2X2TS U1483 ( .A(n1180), .B(n9965), .Y(n7043) );
BUFX4TS U1484 ( .A(n3978), .Y(n7135) );
ADDFHX1TS U1485 ( .A(n4034), .B(n4033), .CI(n4032), .CO(n4157), .S(n4037) );
XNOR2X1TS U1486 ( .A(n1178), .B(n9617), .Y(n7061) );
XNOR2X1TS U1487 ( .A(n964), .B(n8416), .Y(n5507) );
BUFX3TS U1488 ( .A(n3609), .Y(n1161) );
XNOR2X2TS U1489 ( .A(n1146), .B(n1160), .Y(n5499) );
XNOR2X2TS U1490 ( .A(n1112), .B(n7069), .Y(n6542) );
ADDFHX2TS U1491 ( .A(n5949), .B(n5948), .CI(n5947), .CO(n6143), .S(n5946) );
BUFX4TS U1492 ( .A(n3979), .Y(n7136) );
XNOR2X1TS U1493 ( .A(n6050), .B(n6281), .Y(n5515) );
XOR2X2TS U1494 ( .A(n6677), .B(n1469), .Y(n5500) );
XNOR2X1TS U1495 ( .A(n950), .B(n6065), .Y(n3326) );
XNOR2X1TS U1496 ( .A(n7137), .B(n6769), .Y(n5648) );
NAND2X1TS U1497 ( .A(n3151), .B(n3155), .Y(n9813) );
INVX3TS U1498 ( .A(n3880), .Y(n1450) );
INVX2TS U1499 ( .A(n3250), .Y(n3345) );
BUFX3TS U1500 ( .A(n3609), .Y(n5203) );
OAI21X2TS U1501 ( .A0(n4633), .A1(n4632), .B0(n4631), .Y(n1768) );
NAND2X2TS U1502 ( .A(n3623), .B(n3615), .Y(n9835) );
INVX8TS U1503 ( .A(n1481), .Y(n6826) );
BUFX3TS U1504 ( .A(n764), .Y(n1253) );
INVX6TS U1505 ( .A(n908), .Y(n910) );
NOR2X2TS U1506 ( .A(n3151), .B(n3155), .Y(n9812) );
INVX2TS U1507 ( .A(n3045), .Y(n3166) );
BUFX16TS U1508 ( .A(n7227), .Y(n1250) );
BUFX4TS U1509 ( .A(DP_OP_168J27_122_4811_n8214), .Y(n8178) );
NAND2X1TS U1510 ( .A(n4918), .B(n5174), .Y(n4919) );
NAND2X2TS U1511 ( .A(n3220), .B(n3210), .Y(n9819) );
CLKINVX6TS U1512 ( .A(n988), .Y(n990) );
NAND2X4TS U1513 ( .A(n1327), .B(n1325), .Y(n1324) );
NAND2X2TS U1514 ( .A(n3250), .B(n1522), .Y(n9824) );
NAND2X1TS U1515 ( .A(n3045), .B(n3053), .Y(n9809) );
INVX6TS U1516 ( .A(n6965), .Y(n6966) );
INVX4TS U1517 ( .A(n3612), .Y(n876) );
OAI22X2TS U1518 ( .A0(n4025), .A1(n10337), .B0(n5056), .B1(n1671), .Y(n4017)
);
OAI21X2TS U1519 ( .A0(n5572), .A1(n5173), .B0(n5182), .Y(n4819) );
INVX2TS U1520 ( .A(n750), .Y(n1005) );
OAI21X2TS U1521 ( .A0(n5565), .A1(n5968), .B0(n1620), .Y(n1618) );
OAI22X2TS U1522 ( .A0(n1121), .A1(n3841), .B0(n969), .B1(n3871), .Y(n3883)
);
OAI22X1TS U1523 ( .A0(n907), .A1(n3388), .B0(n3472), .B1(n3434), .Y(n3418)
);
OAI22X2TS U1524 ( .A0(n4694), .A1(n3492), .B0(n1177), .B1(n3801), .Y(n3821)
);
BUFX8TS U1525 ( .A(n4572), .Y(n6096) );
CLKBUFX3TS U1526 ( .A(n7137), .Y(n883) );
BUFX6TS U1527 ( .A(n1511), .Y(n1195) );
XNOR2X1TS U1528 ( .A(n7862), .B(Op_MY[18]), .Y(n4305) );
XOR2X1TS U1529 ( .A(n10449), .B(DP_OP_168J27_122_4811_n5124), .Y(n4304) );
ADDFHX2TS U1530 ( .A(n2744), .B(n2743), .CI(n2742), .CO(n2833), .S(n2781) );
XOR2X1TS U1531 ( .A(n10450), .B(n1102), .Y(n3489) );
BUFX4TS U1532 ( .A(n3609), .Y(n1162) );
ADDFHX2TS U1533 ( .A(n5450), .B(n5449), .CI(n5448), .CO(n5505), .S(n5581) );
BUFX8TS U1534 ( .A(n6677), .Y(n1145) );
XNOR2X2TS U1535 ( .A(n1182), .B(n1050), .Y(n6807) );
XOR2X2TS U1536 ( .A(n10259), .B(n6879), .Y(n6699) );
BUFX4TS U1537 ( .A(n4850), .Y(n8312) );
XNOR2X1TS U1538 ( .A(n1147), .B(n989), .Y(n3200) );
XNOR2X2TS U1539 ( .A(n2852), .B(n3447), .Y(n3490) );
XNOR2X2TS U1540 ( .A(n921), .B(n9965), .Y(n6135) );
XOR2X2TS U1541 ( .A(n10261), .B(n7070), .Y(n6116) );
XNOR2X2TS U1542 ( .A(n1187), .B(n905), .Y(n3491) );
XOR2X1TS U1543 ( .A(n5968), .B(n5565), .Y(n1619) );
CLKXOR2X2TS U1544 ( .A(n2391), .B(n2392), .Y(n1387) );
CLKINVX6TS U1545 ( .A(n1053), .Y(n1055) );
XOR2X1TS U1546 ( .A(n1184), .B(n1496), .Y(n3471) );
ADDFX2TS U1547 ( .A(n4147), .B(n4146), .CI(n4145), .CO(n4258), .S(n4156) );
BUFX4TS U1548 ( .A(n4849), .Y(n1196) );
XNOR2X2TS U1549 ( .A(n1181), .B(n7739), .Y(n6705) );
BUFX4TS U1550 ( .A(n3978), .Y(n5676) );
XNOR2X1TS U1551 ( .A(n1142), .B(n6065), .Y(n3289) );
XOR2X1TS U1552 ( .A(n1187), .B(n1508), .Y(n4306) );
BUFX3TS U1553 ( .A(n2796), .Y(n4127) );
CMPR32X2TS U1554 ( .A(n2578), .B(n2577), .C(n2576), .CO(n2662), .S(n2616) );
CMPR32X2TS U1555 ( .A(n2966), .B(n2965), .C(n2964), .CO(n3365), .S(n2946) );
CMPR32X2TS U1556 ( .A(n5125), .B(n5124), .C(n5123), .CO(n5255), .S(n5107) );
CMPR32X2TS U1557 ( .A(n5052), .B(n5051), .C(n5050), .CO(n5108), .S(n5047) );
INVX6TS U1558 ( .A(n1629), .Y(n6891) );
INVX6TS U1559 ( .A(n7293), .Y(n1110) );
INVX2TS U1560 ( .A(n10466), .Y(n6935) );
OAI21X2TS U1561 ( .A0(n2250), .A1(n2251), .B0(n2249), .Y(n1753) );
CLKINVX2TS U1562 ( .A(n10449), .Y(n1501) );
BUFX8TS U1563 ( .A(n4944), .Y(n6769) );
INVX8TS U1564 ( .A(n1628), .Y(n6965) );
BUFX8TS U1565 ( .A(n4572), .Y(n8238) );
BUFX8TS U1566 ( .A(n4097), .Y(n5330) );
INVX12TS U1567 ( .A(n1468), .Y(n6677) );
BUFX8TS U1568 ( .A(n4574), .Y(n6098) );
NOR2BX1TS U1569 ( .AN(n5508), .B(n4731), .Y(n3179) );
BUFX6TS U1570 ( .A(n6733), .Y(n8416) );
BUFX16TS U1571 ( .A(n4844), .Y(n6318) );
OAI22X1TS U1572 ( .A0(n932), .A1(n5564), .B0(n6700), .B1(n5866), .Y(n5880)
);
INVX3TS U1573 ( .A(n743), .Y(n1081) );
OAI22X1TS U1574 ( .A0(n6196), .A1(n5862), .B0(n5558), .B1(n3174), .Y(n5873)
);
OAI22X1TS U1575 ( .A0(n4163), .A1(n1173), .B0(n4269), .B1(n971), .Y(n4265)
);
AOI21X2TS U1576 ( .A0(n1317), .A1(n4915), .B0(n4914), .Y(n4916) );
NAND2BX2TS U1577 ( .AN(n6540), .B(n1033), .Y(n1327) );
ADDFHX2TS U1578 ( .A(n2183), .B(n2182), .CI(n2181), .CO(n2175), .S(n2192) );
BUFX4TS U1579 ( .A(n3611), .Y(n871) );
CLKXOR2X2TS U1580 ( .A(n3835), .B(n3834), .Y(n1284) );
CLKAND2X2TS U1581 ( .A(n4911), .B(n5172), .Y(n793) );
XOR2X1TS U1582 ( .A(n10286), .B(n781), .Y(n1646) );
BUFX6TS U1583 ( .A(n5081), .Y(n8380) );
INVX2TS U1584 ( .A(n1326), .Y(n1325) );
INVX3TS U1585 ( .A(n1079), .Y(n908) );
BUFX16TS U1586 ( .A(n6846), .Y(n8439) );
XNOR2X2TS U1587 ( .A(n1170), .B(DP_OP_168J27_122_4811_n6567), .Y(n3493) );
AOI21X2TS U1588 ( .A0(n1317), .A1(n4857), .B0(n4856), .Y(n4858) );
XNOR2X2TS U1589 ( .A(n6460), .B(n7738), .Y(n6153) );
XNOR2X1TS U1590 ( .A(n2852), .B(n918), .Y(n3448) );
XNOR2X2TS U1591 ( .A(n921), .B(n7223), .Y(n5953) );
XNOR2X2TS U1592 ( .A(n6191), .B(n7738), .Y(n5952) );
XNOR2X1TS U1593 ( .A(n1051), .B(n903), .Y(n3495) );
XNOR2X2TS U1594 ( .A(n5471), .B(n6934), .Y(n5961) );
XNOR2X2TS U1595 ( .A(n3376), .B(n898), .Y(n3433) );
XNOR2X2TS U1596 ( .A(n1185), .B(n898), .Y(n3839) );
XNOR2X2TS U1597 ( .A(n1184), .B(n1245), .Y(n3798) );
INVX4TS U1598 ( .A(n6372), .Y(n1053) );
XNOR2X2TS U1599 ( .A(n7850), .B(n3599), .Y(n3455) );
CLKXOR2X2TS U1600 ( .A(n880), .B(n810), .Y(n5964) );
BUFX6TS U1601 ( .A(n5081), .Y(n1141) );
XNOR2X1TS U1602 ( .A(n1713), .B(n9611), .Y(n3494) );
XNOR2X1TS U1603 ( .A(n1189), .B(n9975), .Y(n3800) );
CLKXOR2X2TS U1604 ( .A(n1142), .B(n1374), .Y(n3591) );
CMPR32X2TS U1605 ( .A(n5401), .B(n5400), .C(n5399), .CO(n5419), .S(n5396) );
CMPR32X2TS U1606 ( .A(n2758), .B(n2757), .C(n2756), .CO(n2837), .S(n2765) );
CMPR32X2TS U1607 ( .A(n2107), .B(n2106), .C(n2105), .CO(n2147), .S(n2116) );
CMPR32X2TS U1608 ( .A(n2124), .B(n2123), .C(n2122), .CO(n2159), .S(n2164) );
INVX6TS U1609 ( .A(n951), .Y(n952) );
XOR2X1TS U1610 ( .A(n4233), .B(n927), .Y(n3033) );
BUFX8TS U1611 ( .A(n5807), .Y(n5352) );
NOR2BX1TS U1612 ( .AN(n4533), .B(n4474), .Y(n3004) );
OAI2BB1X2TS U1613 ( .A0N(n1400), .A1N(n2745), .B0(n1398), .Y(n2870) );
OAI21X2TS U1614 ( .A0(n2298), .A1(n2299), .B0(n2297), .Y(n1504) );
CLKINVX6TS U1615 ( .A(n833), .Y(n948) );
BUFX16TS U1616 ( .A(Op_MY[50]), .Y(n1052) );
OAI22X1TS U1617 ( .A0(n1132), .A1(n2424), .B0(DP_OP_168J27_122_4811_n6617),
.B1(n2483), .Y(n2480) );
OAI22X2TS U1618 ( .A0(n5545), .A1(n4510), .B0(n10333), .B1(n4636), .Y(n4623)
);
OAI22X1TS U1619 ( .A0(n3876), .A1(n2897), .B0(n3875), .B1(n2955), .Y(n2967)
);
OAI22X1TS U1620 ( .A0(n1174), .A1(n3202), .B0(n3257), .B1(n10331), .Y(n3262)
);
NAND2X1TS U1621 ( .A(n2298), .B(n2299), .Y(n1503) );
BUFX8TS U1622 ( .A(n4736), .Y(n4564) );
XNOR2X2TS U1623 ( .A(n1920), .B(n1921), .Y(n1683) );
OAI22X1TS U1624 ( .A0(n6150), .A1(n10260), .B0(n10336), .B1(n4621), .Y(n4753) );
OAI22X1TS U1625 ( .A0(n1174), .A1(n4511), .B0(n4642), .B1(n971), .Y(n4622)
);
NAND2X6TS U1626 ( .A(n5078), .B(n5076), .Y(n5081) );
BUFX16TS U1627 ( .A(n831), .Y(n1511) );
XNOR2X2TS U1628 ( .A(n10258), .B(n1792), .Y(n5875) );
OAI21X1TS U1629 ( .A0(n2941), .A1(n2942), .B0(n1289), .Y(n1287) );
BUFX6TS U1630 ( .A(n4736), .Y(n6345) );
BUFX6TS U1631 ( .A(n4736), .Y(n979) );
NAND2X2TS U1632 ( .A(n4061), .B(n1476), .Y(n1475) );
XNOR2X2TS U1633 ( .A(n7850), .B(n914), .Y(n2972) );
AOI21X2TS U1634 ( .A0(n820), .A1(n9786), .B0(n1858), .Y(n9792) );
XOR2X2TS U1635 ( .A(n4901), .B(n1758), .Y(n4776) );
XNOR2X2TS U1636 ( .A(n1180), .B(n6308), .Y(n5859) );
XNOR2X1TS U1637 ( .A(n965), .B(n5898), .Y(n3017) );
XNOR2X2TS U1638 ( .A(n1118), .B(n5546), .Y(n4246) );
XOR2X1TS U1639 ( .A(n6065), .B(n1723), .Y(n2999) );
ADDFHX2TS U1640 ( .A(n1891), .B(n1890), .CI(n1889), .CO(n3155), .S(n3045) );
CMPR32X2TS U1641 ( .A(n5409), .B(n5410), .C(n5408), .CO(n5420), .S(n5399) );
CMPR32X2TS U1642 ( .A(n2800), .B(n2799), .C(n2798), .CO(n3007), .S(n2816) );
INVX6TS U1643 ( .A(n1451), .Y(n1142) );
CMPR32X2TS U1644 ( .A(n2713), .B(n2712), .C(n2711), .CO(n2815), .S(n2637) );
XOR2X1TS U1645 ( .A(DP_OP_168J27_122_4811_n8544), .B(n10354), .Y(n2428) );
XOR2X1TS U1646 ( .A(n10292), .B(DP_OP_168J27_122_4811_n6574), .Y(n2484) );
NAND2X1TS U1647 ( .A(n5346), .B(n1813), .Y(n5354) );
NOR2X1TS U1648 ( .A(n4392), .B(n892), .Y(n2087) );
BUFX8TS U1649 ( .A(n4233), .Y(n6065) );
BUFX8TS U1650 ( .A(n6053), .Y(n764) );
OAI21X1TS U1651 ( .A0(n1920), .A1(n1921), .B0(n1919), .Y(n1659) );
NAND2X1TS U1652 ( .A(n3600), .B(n3640), .Y(n3601) );
NOR2BX1TS U1653 ( .AN(n5385), .B(n7710), .Y(n4876) );
INVX2TS U1654 ( .A(n4909), .Y(n4912) );
OR2X2TS U1655 ( .A(n2101), .B(n2100), .Y(n2121) );
OR2X2TS U1656 ( .A(n2790), .B(n2789), .Y(n2983) );
INVX1TS U1657 ( .A(n5172), .Y(n4910) );
OAI22X1TS U1658 ( .A0(n6701), .A1(n3750), .B0(n10335), .B1(n3956), .Y(n3960)
);
OAI22X2TS U1659 ( .A0(n1174), .A1(n4758), .B0(n4900), .B1(n971), .Y(n4875)
);
BUFX6TS U1660 ( .A(n3001), .Y(n4474) );
OAI22X2TS U1661 ( .A0(n2895), .A1(n2259), .B0(n1176), .B1(n1484), .Y(n2304)
);
OAI22X1TS U1662 ( .A0(n2773), .A1(n2081), .B0(n2080), .B1(n2092), .Y(n2097)
);
OAI22X2TS U1663 ( .A0(n2887), .A1(n3813), .B0(n1623), .B1(n7935), .Y(n2908)
);
CLKXOR2X2TS U1664 ( .A(n7063), .B(n810), .Y(n5557) );
OAI22X1TS U1665 ( .A0(n2310), .A1(n2079), .B0(n3456), .B1(n2091), .Y(n2098)
);
OAI22X1TS U1666 ( .A0(n2446), .A1(n2074), .B0(n999), .B1(n2065), .Y(n2124)
);
OAI22X1TS U1667 ( .A0(n2890), .A1(n2287), .B0(n2889), .B1(n2350), .Y(n2363)
);
OAI22X2TS U1668 ( .A0(n4324), .A1(DP_OP_168J27_122_4811_n6342), .B0(n1001),
.B1(n2674), .Y(n2697) );
XOR2X1TS U1669 ( .A(n1577), .B(n1575), .Y(n1971) );
XNOR2X2TS U1670 ( .A(n10285), .B(n1786), .Y(n2346) );
BUFX3TS U1671 ( .A(DP_OP_168J27_122_4811_n6609), .Y(n7934) );
BUFX6TS U1672 ( .A(n2804), .Y(n6040) );
OAI22X1TS U1673 ( .A0(n2890), .A1(n2850), .B0(n2889), .B1(n2888), .Y(n2893)
);
XNOR2X1TS U1674 ( .A(n4026), .B(Op_MY[31]), .Y(n3254) );
XNOR2X2TS U1675 ( .A(n3589), .B(n9965), .Y(n4642) );
NAND2X2TS U1676 ( .A(n1507), .B(n1170), .Y(n5333) );
OAI22X1TS U1677 ( .A0(n1046), .A1(n3747), .B0(n5403), .B1(n3957), .Y(n3968)
);
XNOR2X2TS U1678 ( .A(n4026), .B(DP_OP_168J27_122_4811_n8451), .Y(n3304) );
XOR2X2TS U1679 ( .A(n2852), .B(n10354), .Y(n1436) );
CLKINVX3TS U1680 ( .A(n5571), .Y(n1319) );
XNOR2X1TS U1681 ( .A(n1664), .B(n5459), .Y(n3255) );
XNOR2X2TS U1682 ( .A(n916), .B(n9975), .Y(n2348) );
XOR2X2TS U1683 ( .A(n6160), .B(n1792), .Y(n4891) );
XNOR2X1TS U1684 ( .A(n1664), .B(n5963), .Y(n4250) );
BUFX4TS U1685 ( .A(n827), .Y(n6407) );
ADDFHX2TS U1686 ( .A(n1888), .B(n1887), .CI(n1886), .CO(n1923), .S(n1889) );
XNOR2X1TS U1687 ( .A(n5378), .B(n5546), .Y(n4889) );
XNOR2X2TS U1688 ( .A(n1077), .B(n9973), .Y(n2424) );
XNOR2X2TS U1689 ( .A(n1185), .B(n3599), .Y(n2341) );
XNOR2X2TS U1690 ( .A(n1192), .B(n3645), .Y(n4893) );
XNOR2X2TS U1691 ( .A(n6160), .B(n7069), .Y(n5053) );
OAI22X1TS U1692 ( .A0(n1003), .A1(n10340), .B0(n766), .B1(n2239), .Y(n2291)
);
XNOR2X2TS U1693 ( .A(n1078), .B(n1254), .Y(n2939) );
CLKXOR2X2TS U1694 ( .A(n1075), .B(n10256), .Y(n1774) );
XNOR2X1TS U1695 ( .A(n916), .B(Op_MY[25]), .Y(n2610) );
XOR2X1TS U1696 ( .A(n10263), .B(n6879), .Y(n4615) );
ADDFX2TS U1697 ( .A(n2296), .B(n2295), .CI(n2294), .CO(n2375), .S(n2298) );
XNOR2X1TS U1698 ( .A(n929), .B(n6003), .Y(n2993) );
XOR2X1TS U1699 ( .A(n780), .B(n899), .Y(n2342) );
NAND2XLTS U1700 ( .A(n10345), .B(n3058), .Y(n3056) );
INVX6TS U1701 ( .A(n841), .Y(n963) );
BUFX3TS U1702 ( .A(n2337), .Y(n3473) );
BUFX4TS U1703 ( .A(DP_OP_168J27_122_4811_n8220), .Y(n6865) );
XOR2X1TS U1704 ( .A(n2519), .B(n781), .Y(n2336) );
BUFX8TS U1705 ( .A(n6866), .Y(n1076) );
INVX8TS U1706 ( .A(n1002), .Y(n1003) );
BUFX6TS U1707 ( .A(n2449), .Y(n7935) );
BUFX8TS U1708 ( .A(n1761), .Y(n1311) );
BUFX8TS U1709 ( .A(n4587), .Y(n984) );
INVX2TS U1710 ( .A(n1171), .Y(n7933) );
CLKINVX1TS U1711 ( .A(n3196), .Y(n3142) );
NAND2X4TS U1712 ( .A(n3672), .B(n3671), .Y(n1741) );
INVX4TS U1713 ( .A(n1011), .Y(n1013) );
BUFX12TS U1714 ( .A(n4694), .Y(n981) );
INVX12TS U1715 ( .A(n1555), .Y(n1557) );
BUFX6TS U1716 ( .A(n3875), .Y(n1130) );
CLKXOR2X2TS U1717 ( .A(n10287), .B(n10286), .Y(n2309) );
OAI22X1TS U1718 ( .A0(n1172), .A1(n5028), .B0(n5121), .B1(n758), .Y(n5094)
);
BUFX4TS U1719 ( .A(n3259), .Y(n6456) );
BUFX4TS U1720 ( .A(DP_OP_168J27_122_4811_n6608), .Y(n3811) );
BUFX6TS U1721 ( .A(n4065), .Y(n6003) );
BUFX6TS U1722 ( .A(n2449), .Y(n1122) );
INVX4TS U1723 ( .A(n750), .Y(n766) );
OAI22X2TS U1724 ( .A0(n2749), .A1(n3815), .B0(n1623), .B1(n3813), .Y(n2838)
);
INVX2TS U1725 ( .A(n4522), .Y(n7070) );
NOR2X4TS U1726 ( .A(n10212), .B(n1193), .Y(n3315) );
CLKXOR2X2TS U1727 ( .A(n1188), .B(n10328), .Y(n2290) );
INVX4TS U1728 ( .A(n4524), .Y(n881) );
XNOR2X2TS U1729 ( .A(n8177), .B(n10256), .Y(n1339) );
NAND2X6TS U1730 ( .A(n1317), .B(n1316), .Y(n1315) );
XNOR2X2TS U1731 ( .A(n1192), .B(n936), .Y(n1671) );
XNOR2X2TS U1732 ( .A(n3376), .B(Op_MY[23]), .Y(n2896) );
NAND2X2TS U1733 ( .A(n4057), .B(n4055), .Y(n4060) );
XNOR2X2TS U1734 ( .A(n2898), .B(n1245), .Y(n2899) );
XNOR2X1TS U1735 ( .A(n1187), .B(n10286), .Y(n2764) );
XNOR2X1TS U1736 ( .A(n1187), .B(DP_OP_168J27_122_4811_n6573), .Y(n2354) );
XNOR2X2TS U1737 ( .A(n1105), .B(n5459), .Y(n3168) );
XNOR2X2TS U1738 ( .A(n4775), .B(n5459), .Y(n3750) );
ADDFX2TS U1739 ( .A(n5438), .B(n5437), .CI(n5436), .CO(n5476), .S(n5442) );
XOR2X2TS U1740 ( .A(n2839), .B(n1465), .Y(n1464) );
BUFX4TS U1741 ( .A(n2796), .Y(n6039) );
XNOR2X1TS U1742 ( .A(n1181), .B(n3260), .Y(n4251) );
XNOR2X2TS U1743 ( .A(n757), .B(n6934), .Y(n3955) );
XOR2X2TS U1744 ( .A(n2898), .B(n1508), .Y(n2863) );
XNOR2X2TS U1745 ( .A(n2478), .B(n918), .Y(n2073) );
XNOR2X2TS U1746 ( .A(n1117), .B(n9620), .Y(n5469) );
XNOR2X2TS U1747 ( .A(n2426), .B(n900), .Y(n2084) );
XNOR2X2TS U1748 ( .A(n1185), .B(n902), .Y(n2285) );
XOR2X2TS U1749 ( .A(n938), .B(n1638), .Y(n2047) );
XNOR2X2TS U1750 ( .A(n880), .B(n6308), .Y(n5470) );
XOR2X2TS U1751 ( .A(n781), .B(n2521), .Y(n2477) );
XNOR2X2TS U1752 ( .A(n894), .B(n3599), .Y(n2013) );
XNOR2X2TS U1753 ( .A(n895), .B(n1234), .Y(n2001) );
BUFX4TS U1754 ( .A(n1928), .Y(n1131) );
XOR2X1TS U1755 ( .A(n6191), .B(DP_OP_168J27_122_4811_n8508), .Y(n3604) );
BUFX3TS U1756 ( .A(DP_OP_168J27_122_4811_n6609), .Y(n3813) );
INVX6TS U1757 ( .A(n1801), .Y(n906) );
INVX6TS U1758 ( .A(n1789), .Y(n903) );
INVX6TS U1759 ( .A(n997), .Y(n998) );
BUFX6TS U1760 ( .A(n3259), .Y(n1108) );
BUFX3TS U1761 ( .A(n2068), .Y(n1238) );
BUFX6TS U1762 ( .A(n1908), .Y(n1132) );
BUFX6TS U1763 ( .A(n3259), .Y(n5056) );
INVX4TS U1764 ( .A(n747), .Y(n999) );
BUFX3TS U1765 ( .A(n4533), .Y(n4575) );
INVX12TS U1766 ( .A(n7147), .Y(n1555) );
INVX6TS U1767 ( .A(n1011), .Y(n1012) );
INVX4TS U1768 ( .A(n832), .Y(n996) );
NAND2X1TS U1769 ( .A(n1166), .B(n759), .Y(n1576) );
BUFX4TS U1770 ( .A(DP_OP_168J27_122_4811_n8220), .Y(n1133) );
INVX2TS U1771 ( .A(n3943), .Y(n3726) );
INVX8TS U1772 ( .A(n4325), .Y(n1186) );
INVX6TS U1773 ( .A(n4132), .Y(n4055) );
BUFX3TS U1774 ( .A(DP_OP_168J27_122_4811_n8223), .Y(n1125) );
BUFX4TS U1775 ( .A(DP_OP_168J27_122_4811_n6611), .Y(n7864) );
BUFX8TS U1776 ( .A(n4030), .Y(n5545) );
BUFX4TS U1777 ( .A(Op_MY[19]), .Y(n9967) );
BUFX8TS U1778 ( .A(n2205), .Y(n983) );
BUFX4TS U1779 ( .A(DP_OP_168J27_122_4811_n6608), .Y(n7932) );
BUFX16TS U1780 ( .A(n2344), .Y(n1713) );
BUFX16TS U1781 ( .A(Op_MY[22]), .Y(n9612) );
BUFX16TS U1782 ( .A(Op_MY[21]), .Y(n9975) );
BUFX6TS U1783 ( .A(n1908), .Y(n3457) );
INVX4TS U1784 ( .A(n874), .Y(n3672) );
BUFX6TS U1785 ( .A(DP_OP_168J27_122_4811_n6615), .Y(n3875) );
BUFX8TS U1786 ( .A(n2446), .Y(n1113) );
BUFX3TS U1787 ( .A(DP_OP_168J27_122_4811_n8223), .Y(n4640) );
BUFX4TS U1788 ( .A(n2238), .Y(n7865) );
BUFX3TS U1789 ( .A(DP_OP_168J27_122_4811_n6620), .Y(n2772) );
BUFX16TS U1790 ( .A(n912), .Y(n937) );
INVX6TS U1791 ( .A(n7888), .Y(n1171) );
NAND2X2TS U1792 ( .A(DP_OP_168J27_122_4811_n8549), .B(
DP_OP_168J27_122_4811_n8522), .Y(n5318) );
BUFX3TS U1793 ( .A(n1878), .Y(n3372) );
BUFX16TS U1794 ( .A(n2069), .Y(n3818) );
NOR2X4TS U1795 ( .A(n4054), .B(n4130), .Y(n4057) );
OAI22X2TS U1796 ( .A0(n5877), .A1(n5380), .B0(n1190), .B1(n5384), .Y(n5438)
);
BUFX12TS U1797 ( .A(n1928), .Y(n2347) );
BUFX3TS U1798 ( .A(DP_OP_168J27_122_4811_n8224), .Y(n6127) );
BUFX6TS U1799 ( .A(n2449), .Y(n3815) );
NAND2BX1TS U1800 ( .AN(n2640), .B(n1078), .Y(n1909) );
BUFX3TS U1801 ( .A(DP_OP_168J27_122_4811_n8224), .Y(n1126) );
NAND2X2TS U1802 ( .A(n2987), .B(n2986), .Y(n2988) );
INVX8TS U1803 ( .A(n3375), .Y(n1002) );
NAND2X2TS U1804 ( .A(n5162), .B(n5163), .Y(n1539) );
OAI22X2TS U1805 ( .A0(n2584), .A1(n1859), .B0(n1863), .B1(n2639), .Y(n1866)
);
BUFX12TS U1806 ( .A(n1861), .Y(n2082) );
OAI22X1TS U1807 ( .A0(n4872), .A1(n5382), .B0(n1123), .B1(n5393), .Y(n5436)
);
OAI21X2TS U1808 ( .A0(n4867), .A1(n4866), .B0(n4865), .Y(n5179) );
OAI22X2TS U1809 ( .A0(n2773), .A1(n1860), .B0(n2080), .B1(n1864), .Y(n1865)
);
BUFX3TS U1810 ( .A(DP_OP_168J27_122_4811_n6616), .Y(n3803) );
INVX6TS U1811 ( .A(n7293), .Y(n1112) );
BUFX8TS U1812 ( .A(n1872), .Y(n2536) );
OAI22X1TS U1813 ( .A0(n1883), .A1(n2890), .B0(n993), .B1(n1904), .Y(n1914)
);
BUFX8TS U1814 ( .A(n7147), .Y(n1167) );
NOR2X6TS U1815 ( .A(n5173), .B(n5181), .Y(n5353) );
BUFX12TS U1816 ( .A(DP_OP_168J27_122_4811_n6637), .Y(n1137) );
NAND2X2TS U1817 ( .A(n3055), .B(n3059), .Y(n3016) );
OAI22X2TS U1818 ( .A0(n6541), .A1(n10259), .B0(n1034), .B1(n5131), .Y(n5263)
);
OAI22X2TS U1819 ( .A0(n1873), .A1(DP_OP_168J27_122_4811_n6619), .B0(n1169),
.B1(n2888), .Y(n1616) );
XNOR2X2TS U1820 ( .A(n2898), .B(Op_MY[23]), .Y(n2762) );
BUFX3TS U1821 ( .A(DP_OP_168J27_122_4811_n6613), .Y(n4392) );
XNOR2X1TS U1822 ( .A(n5860), .B(DP_OP_168J27_122_4811_n8447), .Y(n3034) );
OAI22X2TS U1823 ( .A0(n4694), .A1(n1794), .B0(n1176), .B1(n2138), .Y(n2206)
);
BUFX6TS U1824 ( .A(n4872), .Y(n946) );
CLKINVX6TS U1825 ( .A(n6866), .Y(n1045) );
XNOR2X2TS U1826 ( .A(n1116), .B(n5546), .Y(n3167) );
XNOR2X2TS U1827 ( .A(n1078), .B(DP_OP_168J27_122_4811_n6573), .Y(n2046) );
BUFX4TS U1828 ( .A(n6128), .Y(n925) );
BUFX8TS U1829 ( .A(n3174), .Y(n4752) );
BUFX12TS U1830 ( .A(n3579), .Y(n6701) );
CLKXOR2X2TS U1831 ( .A(n938), .B(n1508), .Y(n2694) );
XNOR2X2TS U1832 ( .A(n10293), .B(n2579), .Y(n2260) );
BUFX8TS U1833 ( .A(n5876), .Y(n1191) );
BUFX6TS U1834 ( .A(n3174), .Y(n1661) );
BUFX12TS U1835 ( .A(n1878), .Y(n897) );
XNOR2X2TS U1836 ( .A(n1105), .B(n7738), .Y(n5387) );
XNOR2X2TS U1837 ( .A(n1573), .B(n986), .Y(n3169) );
AND2X4TS U1838 ( .A(n3596), .B(n3641), .Y(n811) );
XNOR2X2TS U1839 ( .A(n5073), .B(n10351), .Y(n4842) );
XOR2X1TS U1840 ( .A(n1106), .B(n1638), .Y(n1946) );
BUFX6TS U1841 ( .A(n4030), .Y(n7045) );
XOR2X1TS U1842 ( .A(n10288), .B(n10286), .Y(n2204) );
CLKXOR2X2TS U1843 ( .A(n810), .B(n1117), .Y(n1286) );
XOR2X1TS U1844 ( .A(n1221), .B(DP_OP_168J27_122_4811_n8512), .Y(n1441) );
BUFX6TS U1845 ( .A(DP_OP_168J27_122_4811_n8482), .Y(n3599) );
BUFX6TS U1846 ( .A(DP_OP_168J27_122_4811_n6608), .Y(n1109) );
BUFX6TS U1847 ( .A(n4620), .Y(n1114) );
XOR2X2TS U1848 ( .A(DP_OP_168J27_122_4811_n8512), .B(
DP_OP_168J27_122_4811_n8539), .Y(n1444) );
BUFX3TS U1849 ( .A(n10297), .Y(n1247) );
NAND2X1TS U1850 ( .A(n10347), .B(DP_OP_168J27_122_4811_n3596), .Y(n2802) );
INVX2TS U1851 ( .A(n10242), .Y(n1001) );
BUFX8TS U1852 ( .A(n5119), .Y(n1221) );
INVX6TS U1853 ( .A(n9973), .Y(n4350) );
INVX8TS U1854 ( .A(Op_MY[24]), .Y(n1508) );
INVX8TS U1855 ( .A(DP_OP_168J27_122_4811_n8455), .Y(n1758) );
INVX6TS U1856 ( .A(n1458), .Y(n1459) );
BUFX4TS U1857 ( .A(n7223), .Y(n1066) );
BUFX6TS U1858 ( .A(n3733), .Y(n5898) );
INVX2TS U1859 ( .A(n938), .Y(n2888) );
BUFX8TS U1860 ( .A(DP_OP_168J27_122_4811_n5124), .Y(n1102) );
INVX8TS U1861 ( .A(n5266), .Y(n1172) );
BUFX8TS U1862 ( .A(n2069), .Y(n4324) );
BUFX12TS U1863 ( .A(DP_OP_168J27_122_4811_n8515), .Y(n5471) );
BUFX12TS U1864 ( .A(Op_MY[25]), .Y(n1245) );
INVX12TS U1865 ( .A(n3026), .Y(n4524) );
BUFX4TS U1866 ( .A(DP_OP_168J27_122_4811_n8220), .Y(n5403) );
BUFX12TS U1867 ( .A(Op_MY[19]), .Y(n919) );
BUFX12TS U1868 ( .A(n3870), .Y(n3838) );
CLKINVX6TS U1869 ( .A(n9614), .Y(n4329) );
BUFX8TS U1870 ( .A(n2238), .Y(n3375) );
BUFX16TS U1871 ( .A(n2895), .Y(n4694) );
BUFX4TS U1872 ( .A(DP_OP_168J27_122_4811_n6616), .Y(n1128) );
BUFX3TS U1873 ( .A(DP_OP_168J27_122_4811_n6613), .Y(n2763) );
INVX2TS U1874 ( .A(n3057), .Y(n3055) );
BUFX12TS U1875 ( .A(n9617), .Y(n767) );
INVX8TS U1876 ( .A(n3974), .Y(n1183) );
BUFX6TS U1877 ( .A(n4775), .Y(n4901) );
NAND2X2TS U1878 ( .A(Op_MY[47]), .B(Op_MY[20]), .Y(n4866) );
BUFX16TS U1879 ( .A(n3026), .Y(n6128) );
BUFX4TS U1880 ( .A(DP_OP_168J27_122_4811_n8224), .Y(n4247) );
BUFX6TS U1881 ( .A(n4030), .Y(n942) );
BUFX16TS U1882 ( .A(n3174), .Y(n1107) );
INVX4TS U1883 ( .A(n943), .Y(n944) );
BUFX4TS U1884 ( .A(DP_OP_168J27_122_4811_n6618), .Y(n3371) );
INVX6TS U1885 ( .A(n1725), .Y(n1150) );
NAND2X2TS U1886 ( .A(DP_OP_168J27_122_4811_n8543), .B(
DP_OP_168J27_122_4811_n8516), .Y(n4571) );
BUFX4TS U1887 ( .A(DP_OP_168J27_122_4811_n6613), .Y(n1129) );
INVX4TS U1888 ( .A(n830), .Y(n994) );
BUFX3TS U1889 ( .A(DP_OP_168J27_122_4811_n6616), .Y(n2345) );
BUFX8TS U1890 ( .A(Op_MY[26]), .Y(n898) );
NAND2X2TS U1891 ( .A(DP_OP_168J27_122_4811_n3250), .B(n3160), .Y(n3224) );
NAND2BX1TS U1892 ( .AN(n5385), .B(n1178), .Y(n5131) );
OR2X2TS U1893 ( .A(n1695), .B(n2519), .Y(n857) );
INVX6TS U1894 ( .A(n893), .Y(n894) );
INVX6TS U1895 ( .A(n5266), .Y(n1174) );
XOR2X2TS U1896 ( .A(DP_OP_168J27_122_4811_n8547), .B(
DP_OP_168J27_122_4811_n8520), .Y(n5073) );
BUFX8TS U1897 ( .A(DP_OP_168J27_122_4811_n8248), .Y(n1105) );
BUFX12TS U1898 ( .A(DP_OP_168J27_122_4811_n6637), .Y(n4691) );
NAND2X1TS U1899 ( .A(Op_MY[48]), .B(n1240), .Y(n4865) );
BUFX12TS U1900 ( .A(n1928), .Y(n3804) );
BUFX16TS U1901 ( .A(n2068), .Y(n4393) );
XNOR2X2TS U1902 ( .A(n3589), .B(DP_OP_168J27_122_4811_n8449), .Y(n3010) );
BUFX8TS U1903 ( .A(DP_OP_168J27_122_4811_n5124), .Y(n1242) );
BUFX6TS U1904 ( .A(n1861), .Y(n967) );
XNOR2X2TS U1905 ( .A(n10294), .B(n2579), .Y(n2153) );
INVX8TS U1906 ( .A(n2337), .Y(n7887) );
BUFX12TS U1907 ( .A(n3579), .Y(n5247) );
XNOR2X2TS U1908 ( .A(n880), .B(DP_OP_168J27_122_4811_n8447), .Y(n5042) );
XNOR2X2TS U1909 ( .A(n4026), .B(Op_MY[47]), .Y(n5373) );
NAND2X2TS U1910 ( .A(n4140), .B(n1376), .Y(n1580) );
BUFX6TS U1911 ( .A(Op_MY[26]), .Y(n9611) );
XNOR2X2TS U1912 ( .A(n757), .B(n5459), .Y(n2808) );
XOR2X2TS U1913 ( .A(n2426), .B(n10354), .Y(n2255) );
XOR2X2TS U1914 ( .A(n922), .B(n1574), .Y(n5380) );
XNOR2X1TS U1915 ( .A(n1106), .B(n9974), .Y(n2155) );
XNOR2X2TS U1916 ( .A(n880), .B(n5459), .Y(n5118) );
XNOR2X2TS U1917 ( .A(n1182), .B(n5546), .Y(n5098) );
XNOR2X2TS U1918 ( .A(n1189), .B(n870), .Y(n2152) );
XNOR2X2TS U1919 ( .A(n6460), .B(n3645), .Y(n5116) );
XNOR2X1TS U1920 ( .A(n895), .B(n2640), .Y(n1860) );
BUFX6TS U1921 ( .A(n5130), .Y(n7755) );
XNOR2X2TS U1922 ( .A(n1101), .B(n2521), .Y(n2070) );
INVX3TS U1923 ( .A(n4892), .Y(n1011) );
XOR2X2TS U1924 ( .A(n1050), .B(n1574), .Y(n5249) );
XNOR2X2TS U1925 ( .A(n1117), .B(n920), .Y(n5041) );
BUFX8TS U1926 ( .A(n7147), .Y(n1556) );
BUFX6TS U1927 ( .A(n2069), .Y(n1168) );
BUFX12TS U1928 ( .A(n1861), .Y(n2773) );
BUFX3TS U1929 ( .A(DP_OP_168J27_122_4811_n8216), .Y(n6192) );
BUFX12TS U1930 ( .A(n2068), .Y(n1136) );
INVX12TS U1931 ( .A(DP_OP_168J27_122_4811_n6575), .Y(n2579) );
INVX12TS U1932 ( .A(DP_OP_168J27_122_4811_n8501), .Y(n1574) );
INVX6TS U1933 ( .A(n7708), .Y(n1180) );
INVX6TS U1934 ( .A(n7708), .Y(n1179) );
BUFX6TS U1935 ( .A(DP_OP_168J27_122_4811_n8501), .Y(n3754) );
INVX6TS U1936 ( .A(n899), .Y(n900) );
XOR2X2TS U1937 ( .A(n10295), .B(DP_OP_168J27_122_4811_n6575), .Y(n1903) );
INVX8TS U1938 ( .A(n1793), .Y(n880) );
BUFX8TS U1939 ( .A(DP_OP_168J27_122_4811_n8515), .Y(n1182) );
BUFX8TS U1940 ( .A(DP_OP_168J27_122_4811_n8526), .Y(n2478) );
INVX8TS U1941 ( .A(n10262), .Y(n921) );
NAND2X1TS U1942 ( .A(DP_OP_168J27_122_4811_n8539), .B(
DP_OP_168J27_122_4811_n8512), .Y(n3975) );
INVX4TS U1943 ( .A(n830), .Y(n993) );
BUFX8TS U1944 ( .A(n872), .Y(n4775) );
INVX12TS U1945 ( .A(DP_OP_168J27_122_4811_n8481), .Y(n1638) );
BUFX8TS U1946 ( .A(DP_OP_168J27_122_4811_n8501), .Y(n1573) );
INVX8TS U1947 ( .A(n4522), .Y(n6879) );
BUFX8TS U1948 ( .A(n1872), .Y(n2890) );
INVX4TS U1949 ( .A(n899), .Y(n901) );
INVX6TS U1950 ( .A(n1804), .Y(n913) );
OAI2BB1X2TS U1951 ( .A0N(n828), .A1N(n1783), .B0(n1185), .Y(n3976) );
BUFX6TS U1952 ( .A(DP_OP_168J27_122_4811_n8172), .Y(n980) );
BUFX16TS U1953 ( .A(Op_MY[18]), .Y(n9974) );
BUFX16TS U1954 ( .A(Op_MY[14]), .Y(n3812) );
BUFX4TS U1955 ( .A(DP_OP_168J27_122_4811_n8532), .Y(n1257) );
NAND2X6TS U1956 ( .A(n1750), .B(DP_OP_168J27_122_4811_n6620), .Y(n1861) );
BUFX16TS U1957 ( .A(DP_OP_168J27_122_4811_n8248), .Y(n5860) );
NOR2X1TS U1958 ( .A(n2792), .B(n2791), .Y(n2793) );
BUFX16TS U1959 ( .A(Op_MY[46]), .Y(n9617) );
INVX6TS U1960 ( .A(n5266), .Y(n1173) );
INVX12TS U1961 ( .A(n1558), .Y(n7147) );
NAND2X6TS U1962 ( .A(n1987), .B(DP_OP_168J27_122_4811_n6615), .Y(n1989) );
NAND2X2TS U1963 ( .A(DP_OP_168J27_122_4811_n6589), .B(
DP_OP_168J27_122_4811_n6617), .Y(n1908) );
NAND2X6TS U1964 ( .A(DP_OP_168J27_122_4811_n8190), .B(
DP_OP_168J27_122_4811_n8216), .Y(n4872) );
INVX4TS U1965 ( .A(n872), .Y(n873) );
NAND2X6TS U1966 ( .A(n1724), .B(n5115), .Y(n3579) );
BUFX16TS U1967 ( .A(DP_OP_168J27_122_4811_n8534), .Y(n1078) );
BUFX16TS U1968 ( .A(n1878), .Y(n2205) );
BUFX4TS U1969 ( .A(DP_OP_168J27_122_4811_n8511), .Y(n6702) );
BUFX16TS U1970 ( .A(n5876), .Y(n1190) );
NAND2X2TS U1971 ( .A(DP_OP_168J27_122_4811_n8547), .B(
DP_OP_168J27_122_4811_n8520), .Y(n5077) );
BUFX6TS U1972 ( .A(Op_MY[39]), .Y(n3645) );
BUFX12TS U1973 ( .A(DP_OP_168J27_122_4811_n8449), .Y(n5565) );
INVX2TS U1974 ( .A(n832), .Y(n995) );
NAND2X2TS U1975 ( .A(DP_OP_168J27_122_4811_n8537), .B(
DP_OP_168J27_122_4811_n8510), .Y(n3712) );
INVX4TS U1976 ( .A(n893), .Y(n895) );
NOR2X4TS U1977 ( .A(n5171), .B(n5176), .Y(n5178) );
BUFX16TS U1978 ( .A(DP_OP_168J27_122_4811_n8544), .Y(n4798) );
BUFX8TS U1979 ( .A(n872), .Y(n6460) );
BUFX12TS U1980 ( .A(DP_OP_168J27_122_4811_n8248), .Y(n4026) );
BUFX6TS U1981 ( .A(n751), .Y(n2583) );
BUFX3TS U1982 ( .A(Op_MY[15]), .Y(n9614) );
CLKINVX6TS U1983 ( .A(n2809), .Y(n1067) );
NOR2X2TS U1984 ( .A(n5425), .B(n812), .Y(n1565) );
NOR2X2TS U1985 ( .A(n2776), .B(n1244), .Y(n3047) );
CLKINVX6TS U1986 ( .A(n2895), .Y(n1458) );
CLKINVX6TS U1987 ( .A(n7295), .Y(n943) );
NOR2X1TS U1988 ( .A(n1116), .B(n971), .Y(n1564) );
XNOR2X2TS U1989 ( .A(n5119), .B(n934), .Y(n5243) );
NOR2X4TS U1990 ( .A(n4132), .B(n4139), .Y(n4140) );
INVX12TS U1991 ( .A(n3974), .Y(n1185) );
INVX8TS U1992 ( .A(n1812), .Y(n914) );
BUFX8TS U1993 ( .A(DP_OP_168J27_122_4811_n8526), .Y(n1945) );
NOR2X4TS U1994 ( .A(Op_MY[46]), .B(Op_MY[19]), .Y(n4815) );
BUFX16TS U1995 ( .A(DP_OP_168J27_122_4811_n8544), .Y(n4838) );
BUFX4TS U1996 ( .A(DP_OP_168J27_122_4811_n8503), .Y(n1244) );
OR2X2TS U1997 ( .A(n775), .B(n776), .Y(n2994) );
BUFX4TS U1998 ( .A(DP_OP_168J27_122_4811_n8214), .Y(n8161) );
BUFX16TS U1999 ( .A(DP_OP_168J27_122_4811_n8473), .Y(n2434) );
NAND2X4TS U2000 ( .A(n9620), .B(DP_OP_168J27_122_4811_n8483), .Y(n3945) );
INVX4TS U2001 ( .A(DP_OP_168J27_122_4811_n8472), .Y(n899) );
BUFX6TS U2002 ( .A(DP_OP_168J27_122_4811_n8471), .Y(n1673) );
BUFX8TS U2003 ( .A(DP_OP_168J27_122_4811_n8530), .Y(n2776) );
CLKINVX6TS U2004 ( .A(DP_OP_168J27_122_4811_n8173), .Y(n4522) );
NAND2X2TS U2005 ( .A(DP_OP_168J27_122_4811_n8460), .B(Op_MY[14]), .Y(n4134)
);
NAND2X2TS U2006 ( .A(DP_OP_168J27_122_4811_n8463), .B(
DP_OP_168J27_122_4811_n8488), .Y(n4490) );
NAND2X2TS U2007 ( .A(Op_MY[45]), .B(Op_MY[18]), .Y(n4814) );
NAND2X2TS U2008 ( .A(n10323), .B(DP_OP_168J27_122_4811_n3607), .Y(n2633) );
NAND2X2TS U2009 ( .A(DP_OP_168J27_122_4811_n8541), .B(
DP_OP_168J27_122_4811_n8514), .Y(n4208) );
INVX4TS U2010 ( .A(n1791), .Y(n891) );
INVX8TS U2011 ( .A(n812), .Y(n5266) );
INVX12TS U2012 ( .A(DP_OP_168J27_122_4811_n8519), .Y(n7293) );
NOR2X4TS U2013 ( .A(n7739), .B(n905), .Y(n4864) );
NAND2X1TS U2014 ( .A(Op_MY[46]), .B(Op_MY[19]), .Y(n4813) );
INVX6TS U2015 ( .A(n768), .Y(n758) );
BUFX12TS U2016 ( .A(n1435), .Y(n4693) );
INVX4TS U2017 ( .A(n768), .Y(n971) );
CLKINVX6TS U2018 ( .A(n10211), .Y(n7295) );
CLKINVX6TS U2019 ( .A(n10242), .Y(n3816) );
CLKINVX6TS U2020 ( .A(DP_OP_168J27_122_4811_n6646), .Y(n893) );
BUFX8TS U2021 ( .A(Op_MY[50]), .Y(n9616) );
INVX6TS U2022 ( .A(n1777), .Y(n7739) );
NAND2X4TS U2023 ( .A(Op_MY[34]), .B(Op_MY[7]), .Y(n3195) );
OR2X4TS U2024 ( .A(DP_OP_168J27_122_4811_n8498), .B(n852), .Y(n812) );
NOR2X6TS U2025 ( .A(n3057), .B(DP_OP_168J27_122_4811_n3580), .Y(n3194) );
BUFX12TS U2026 ( .A(DP_OP_168J27_122_4811_n8482), .Y(n915) );
BUFX6TS U2027 ( .A(Op_MY[21]), .Y(n1240) );
NOR2X6TS U2028 ( .A(n1726), .B(DP_OP_168J27_122_4811_n8525), .Y(n1725) );
NAND2X6TS U2029 ( .A(n5963), .B(n1234), .Y(n3641) );
NOR2X6TS U2030 ( .A(n4130), .B(n4135), .Y(n4137) );
BUFX16TS U2031 ( .A(Op_MY[48]), .Y(n7738) );
BUFX6TS U2032 ( .A(DP_OP_168J27_122_4811_n8250), .Y(n757) );
BUFX8TS U2033 ( .A(Op_MY[49]), .Y(n7220) );
CLKINVX6TS U2034 ( .A(n4129), .Y(n4135) );
BUFX8TS U2035 ( .A(DP_OP_168J27_122_4811_n8456), .Y(n5963) );
INVX6TS U2036 ( .A(n3256), .Y(n768) );
BUFX12TS U2037 ( .A(Op_MY[8]), .Y(n9966) );
BUFX12TS U2038 ( .A(DP_OP_168J27_122_4811_n8452), .Y(n5546) );
OR2X4TS U2039 ( .A(DP_OP_168J27_122_4811_n8461), .B(Op_MY[15]), .Y(n4129) );
BUFX12TS U2040 ( .A(Op_MY[40]), .Y(n6934) );
BUFX8TS U2041 ( .A(Op_MY[39]), .Y(n9620) );
BUFX16TS U2042 ( .A(DP_OP_168J27_122_4811_n8448), .Y(n5868) );
NOR2X6TS U2043 ( .A(DP_OP_168J27_122_4811_n3609), .B(
DP_OP_168J27_122_4811_n3606), .Y(n1433) );
INVX2TS U2044 ( .A(n772), .Y(n728) );
CLKINVX3TS U2045 ( .A(n728), .Y(n729) );
INVX2TS U2046 ( .A(n770), .Y(n731) );
INVX2TS U2047 ( .A(n731), .Y(n732) );
INVX2TS U2048 ( .A(n731), .Y(n733) );
INVX2TS U2049 ( .A(n773), .Y(n734) );
INVX2TS U2050 ( .A(n734), .Y(n735) );
INVX2TS U2051 ( .A(n734), .Y(n736) );
INVX2TS U2052 ( .A(n734), .Y(n737) );
INVX2TS U2053 ( .A(n734), .Y(n738) );
NAND2X2TS U2054 ( .A(n1749), .B(n1760), .Y(n1748) );
BUFX4TS U2055 ( .A(DP_OP_168J27_122_4811_n8528), .Y(n1228) );
NAND2X2TS U2056 ( .A(Op_MY[40]), .B(DP_OP_168J27_122_4811_n8484), .Y(n3944)
);
OAI22X1TS U2057 ( .A0(n897), .A1(n2605), .B0(n995), .B1(n2689), .Y(n2700) );
XNOR2X1TS U2058 ( .A(n1137), .B(Op_MY[7]), .Y(n2611) );
INVX2TS U2059 ( .A(n4811), .Y(n4608) );
CLKXOR2X2TS U2060 ( .A(n4569), .B(n4800), .Y(n4570) );
NAND2X2TS U2061 ( .A(n1480), .B(n1478), .Y(n1477) );
XNOR2X1TS U2062 ( .A(n982), .B(n4587), .Y(n3285) );
BUFX6TS U2063 ( .A(DP_OP_168J27_122_4811_n6562), .Y(n3840) );
INVX2TS U2064 ( .A(n1051), .Y(n1285) );
CLKXOR2X4TS U2065 ( .A(DP_OP_168J27_122_4811_n8545), .B(
DP_OP_168J27_122_4811_n8518), .Y(n4845) );
NAND2X1TS U2066 ( .A(n3973), .B(n10357), .Y(n1446) );
INVX2TS U2067 ( .A(n984), .Y(n1374) );
OAI22X1TS U2068 ( .A0(n907), .A1(n2959), .B0(n10339), .B1(n3388), .Y(n3367)
);
XOR2X1TS U2069 ( .A(n1184), .B(n1508), .Y(n3496) );
OAI22X1TS U2070 ( .A0(n4324), .A1(n3449), .B0(n3816), .B1(n3489), .Y(n3510)
);
XNOR2X2TS U2071 ( .A(n1137), .B(n919), .Y(n3877) );
NAND2X4TS U2072 ( .A(n3001), .B(n2998), .Y(n4736) );
XNOR2X1TS U2073 ( .A(n4496), .B(n1025), .Y(n4923) );
XNOR2X2TS U2074 ( .A(n1250), .B(n6003), .Y(n4651) );
NAND2X4TS U2075 ( .A(n1319), .B(n1311), .Y(n1318) );
INVX2TS U2076 ( .A(n3939), .Y(n763) );
NAND2X1TS U2077 ( .A(n5568), .B(n5346), .Y(n5185) );
BUFX3TS U2078 ( .A(DP_OP_168J27_122_4811_n8551), .Y(n8434) );
XNOR2X1TS U2079 ( .A(n8317), .B(n970), .Y(n6013) );
XNOR2X2TS U2080 ( .A(n7377), .B(n1038), .Y(n6046) );
BUFX6TS U2081 ( .A(n3611), .Y(n4944) );
BUFX12TS U2082 ( .A(n3732), .Y(n7001) );
XNOR2X1TS U2083 ( .A(n1017), .B(n990), .Y(n3951) );
OAI2BB1X2TS U2084 ( .A0N(n1361), .A1N(n3593), .B0(n1360), .Y(n3698) );
XNOR2X2TS U2085 ( .A(n1171), .B(Op_MY[18]), .Y(n4349) );
OAI22X2TS U2086 ( .A0(n3951), .A1(n940), .B0(n4064), .B1(n1008), .Y(n3989)
);
XNOR2X2TS U2087 ( .A(n873), .B(n8177), .Y(n6461) );
OAI22X1TS U2088 ( .A0(n4922), .A1(n941), .B0(n5188), .B1(n3950), .Y(n5274)
);
OAI22X2TS U2089 ( .A0(n1004), .A1(n3799), .B0(n766), .B1(n3836), .Y(n3844)
);
INVX2TS U2090 ( .A(n4237), .Y(n4463) );
OAI22X2TS U2091 ( .A0(n2484), .A1(n7865), .B0(n3373), .B1(n1436), .Y(n2524)
);
XNOR2X1TS U2092 ( .A(n1142), .B(n989), .Y(n3063) );
XNOR2X2TS U2093 ( .A(n1118), .B(n922), .Y(n6167) );
INVX4TS U2094 ( .A(n5330), .Y(n7053) );
OAI22X1TS U2095 ( .A0(n6230), .A1(n1154), .B0(n5922), .B1(n7136), .Y(n6074)
);
OAI22X1TS U2096 ( .A0(n5520), .A1(n1196), .B0(n5806), .B1(n6372), .Y(n5891)
);
NAND2BX2TS U2097 ( .AN(n6279), .B(n7527), .Y(n1732) );
INVX2TS U2098 ( .A(n743), .Y(n1083) );
BUFX3TS U2099 ( .A(n3280), .Y(n6676) );
BUFX3TS U2100 ( .A(n3280), .Y(n1056) );
BUFX4TS U2101 ( .A(n827), .Y(n1165) );
OAI21X2TS U2102 ( .A0(n4297), .A1(n4298), .B0(n4296), .Y(n1644) );
OR2X2TS U2103 ( .A(n4315), .B(n4314), .Y(n1299) );
OAI22X1TS U2104 ( .A0(n1004), .A1(n4327), .B0(n766), .B1(n4360), .Y(n4352)
);
XNOR2X2TS U2105 ( .A(n1180), .B(n1075), .Y(n6867) );
XNOR2X2TS U2106 ( .A(n1181), .B(DP_OP_168J27_122_4811_n8163), .Y(n7032) );
XNOR2X2TS U2107 ( .A(n4775), .B(n6879), .Y(n5424) );
OAI22X1TS U2108 ( .A0(n897), .A1(n2332), .B0(n995), .B1(n2422), .Y(n2420) );
NAND2X1TS U2109 ( .A(n2630), .B(n2635), .Y(n2712) );
OAI22X2TS U2110 ( .A0(n5247), .A1(n5424), .B0(n6700), .B1(n5423), .Y(n5432)
);
XNOR2X2TS U2111 ( .A(n1104), .B(n7739), .Y(n5483) );
BUFX8TS U2112 ( .A(n5130), .Y(n6541) );
INVX4TS U2113 ( .A(n943), .Y(n945) );
XNOR2X2TS U2114 ( .A(n1179), .B(Op_MY[34]), .Y(n5962) );
INVX2TS U2115 ( .A(n8240), .Y(n8276) );
XNOR2X2TS U2116 ( .A(n7273), .B(n1134), .Y(n6977) );
XNOR2X1TS U2117 ( .A(n1227), .B(n1072), .Y(n7235) );
XNOR2X2TS U2118 ( .A(n1032), .B(n1160), .Y(n6964) );
OAI22X1TS U2119 ( .A0(n6507), .A1(n966), .B0(n6734), .B1(n1195), .Y(n6687)
);
INVX4TS U2120 ( .A(n5904), .Y(n5989) );
ADDFX2TS U2121 ( .A(n6255), .B(n6254), .CI(n6253), .CO(n6280), .S(n6332) );
NOR2BX1TS U2122 ( .AN(n1673), .B(n7864), .Y(n2242) );
BUFX6TS U2123 ( .A(DP_OP_168J27_122_4811_n8172), .Y(n7069) );
BUFX3TS U2124 ( .A(DP_OP_168J27_122_4811_n8216), .Y(n7710) );
ADDFHX2TS U2125 ( .A(n5193), .B(n5192), .CI(n5191), .CO(n5737), .S(n5195) );
OAI22X1TS U2126 ( .A0(n1998), .A1(n1132), .B0(n3456), .B1(n2011), .Y(n2008)
);
OAI22X1TS U2127 ( .A0(n4872), .A1(n5042), .B0(n1123), .B1(n5118), .Y(n5113)
);
OAI22X1TS U2128 ( .A0(n942), .A1(n4889), .B0(n5236), .B1(n5041), .Y(n5040)
);
OAI22X1TS U2129 ( .A0(n5877), .A1(n4764), .B0(n1191), .B1(n4899), .Y(n4887)
);
OAI22X1TS U2130 ( .A0(n946), .A1(n5561), .B0(n7710), .B1(n5878), .Y(n5856)
);
INVX2TS U2131 ( .A(n1031), .Y(n8356) );
OAI22X1TS U2132 ( .A0(n7176), .A1(n1197), .B0(n7241), .B1(n1054), .Y(n7205)
);
INVX2TS U2133 ( .A(n6830), .Y(n6901) );
INVX4TS U2134 ( .A(n6737), .Y(n6763) );
BUFX3TS U2135 ( .A(DP_OP_168J27_122_4811_n8223), .Y(n6196) );
ADDFHX2TS U2136 ( .A(n4386), .B(n4385), .CI(n4384), .CO(n4661), .S(n4378) );
AOI21X2TS U2137 ( .A0(n822), .A1(n4410), .B0(n4375), .Y(n7900) );
BUFX8TS U2138 ( .A(n5351), .Y(n8473) );
NAND2X1TS U2139 ( .A(n4420), .B(n4311), .Y(n3899) );
NOR2XLTS U2140 ( .A(n9693), .B(n9629), .Y(n9630) );
NAND2X1TS U2141 ( .A(n7670), .B(n7682), .Y(n7569) );
XNOR2X2TS U2142 ( .A(n4026), .B(DP_OP_168J27_122_4811_n8452), .Y(n3588) );
OAI21X1TS U2143 ( .A0(n8437), .A1(n8438), .B0(n8436), .Y(n1593) );
NOR2XLTS U2144 ( .A(n8370), .B(n1042), .Y(n8412) );
XNOR2X1TS U2145 ( .A(n1573), .B(n5459), .Y(n3023) );
INVX2TS U2146 ( .A(n9274), .Y(n9309) );
CLKINVX3TS U2147 ( .A(n9272), .Y(n9569) );
NAND2X1TS U2148 ( .A(n4420), .B(n3912), .Y(n3914) );
ADDFHX2TS U2149 ( .A(n5784), .B(n5783), .CI(n5782), .CO(n5774), .S(n5785) );
AOI21X2TS U2150 ( .A0(n8778), .A1(n821), .B0(n8510), .Y(n8511) );
NOR2X4TS U2151 ( .A(n9922), .B(n9920), .Y(n2416) );
OAI2BB1X1TS U2152 ( .A0N(n8438), .A1N(n8437), .B0(n1593), .Y(n8465) );
INVX2TS U2153 ( .A(n9138), .Y(n9312) );
OAI21X2TS U2154 ( .A0(n4442), .A1(n3522), .B0(n3521), .Y(n3527) );
NAND2X2TS U2155 ( .A(n8775), .B(n821), .Y(n8512) );
NAND2X2TS U2156 ( .A(n7831), .B(n1805), .Y(n7468) );
CLKINVX6TS U2157 ( .A(n1614), .Y(n1344) );
OA21X2TS U2158 ( .A0(n8896), .A1(n1842), .B0(n1841), .Y(n9138) );
NOR2XLTS U2159 ( .A(n8460), .B(n1042), .Y(n8476) );
OAI21X2TS U2160 ( .A0(n2200), .A1(n9879), .B0(n2199), .Y(n2201) );
NAND2X1TS U2161 ( .A(n7720), .B(n7688), .Y(n7696) );
INVX2TS U2162 ( .A(n9172), .Y(n9166) );
BUFX3TS U2163 ( .A(n9512), .Y(n9330) );
BUFX3TS U2164 ( .A(n9150), .Y(n9427) );
BUFX3TS U2165 ( .A(n8575), .Y(n8576) );
NAND2X1TS U2166 ( .A(n7566), .B(n7565), .Y(n7681) );
OR2X2TS U2167 ( .A(n7559), .B(n7560), .Y(n1819) );
INVX4TS U2168 ( .A(n8092), .Y(n1096) );
OAI21X1TS U2169 ( .A0(n1097), .A1(n8059), .B0(n8058), .Y(n8063) );
OAI21XLTS U2170 ( .A0(n9427), .A1(n8883), .B0(n8882), .Y(n8888) );
OAI21XLTS U2171 ( .A0(n9427), .A1(n8897), .B0(n8896), .Y(n8901) );
OAI21X1TS U2172 ( .A0(n7764), .A1(n8602), .B0(n8607), .Y(n7765) );
NAND2X1TS U2173 ( .A(n3972), .B(n4011), .Y(n9864) );
OR2X4TS U2174 ( .A(n3134), .B(n3133), .Y(n8952) );
OAI21XLTS U2175 ( .A0(FSM_selector_B[0]), .A1(n8114), .B0(n858), .Y(n8115)
);
NOR2X1TS U2176 ( .A(n7420), .B(n7419), .Y(n8672) );
NAND2X2TS U2177 ( .A(n3561), .B(n3560), .Y(n8970) );
NOR2X1TS U2178 ( .A(n9733), .B(n9715), .Y(n9721) );
OAI21XLTS U2179 ( .A0(n9427), .A1(n9223), .B0(n9222), .Y(n9224) );
OAI21XLTS U2180 ( .A0(n9266), .A1(n9134), .B0(n9133), .Y(n9135) );
OR2X1TS U2181 ( .A(n7413), .B(n7412), .Y(n7814) );
NAND2X1TS U2182 ( .A(n8618), .B(n1432), .Y(n8619) );
OAI21XLTS U2183 ( .A0(n9266), .A1(n9144), .B0(n9143), .Y(n9145) );
OAI21XLTS U2184 ( .A0(n9266), .A1(n9265), .B0(n9264), .Y(n9267) );
OAI21XLTS U2185 ( .A0(n9150), .A1(n9286), .B0(n9285), .Y(n9287) );
OAI21XLTS U2186 ( .A0(n9580), .A1(n9474), .B0(n9473), .Y(n9475) );
NAND2X1TS U2187 ( .A(FS_Module_state_reg[1]), .B(FSM_add_overflow_flag), .Y(
n7431) );
OR2X1TS U2188 ( .A(n8375), .B(n8374), .Y(n8181) );
NAND2X1TS U2189 ( .A(n7472), .B(n7471), .Y(n8706) );
OR2X1TS U2190 ( .A(n8522), .B(n10324), .Y(n8523) );
OAI21XLTS U2191 ( .A0(n9811), .A1(n9810), .B0(n9809), .Y(n9816) );
INVX6TS U2192 ( .A(n9941), .Y(n8841) );
NAND2X2TS U2193 ( .A(n7490), .B(n7489), .Y(n8736) );
NOR2X1TS U2194 ( .A(n9701), .B(n9693), .Y(n9696) );
OAI21X2TS U2195 ( .A0(n9792), .A1(n9789), .B0(n9790), .Y(n9796) );
AND2X2TS U2196 ( .A(n9020), .B(FS_Module_state_reg[1]), .Y(n9025) );
INVX2TS U2197 ( .A(n9689), .Y(n9733) );
NAND2X1TS U2198 ( .A(n803), .B(n7475), .Y(n8740) );
INVX8TS U2199 ( .A(n1334), .Y(n7680) );
NAND2X1TS U2200 ( .A(n8509), .B(n8508), .Y(n8785) );
NAND2X1TS U2201 ( .A(n7808), .B(n7807), .Y(n7809) );
NOR3X2TS U2202 ( .A(n10358), .B(FS_Module_state_reg[2]), .C(
FS_Module_state_reg[1]), .Y(n9516) );
INVX2TS U2203 ( .A(n7432), .Y(n9021) );
INVX2TS U2204 ( .A(n8676), .Y(n8678) );
OAI21XLTS U2205 ( .A0(n8734), .A1(n8530), .B0(n8529), .Y(n8535) );
NAND2X1TS U2206 ( .A(add_x_19_n273), .B(n8145), .Y(n8148) );
XOR2X1TS U2207 ( .A(n8977), .B(n8963), .Y(n8964) );
OAI21XLTS U2208 ( .A0(n8715), .A1(n8671), .B0(n8670), .Y(n8675) );
NAND2X1TS U2209 ( .A(n7511), .B(n7518), .Y(n7512) );
CLKINVX3TS U2210 ( .A(n8838), .Y(n9419) );
INVX2TS U2211 ( .A(add_x_19_n564), .Y(n8686) );
INVX2TS U2212 ( .A(n10020), .Y(n10017) );
CLKINVX3TS U2213 ( .A(n8838), .Y(n9604) );
CLKINVX3TS U2214 ( .A(n888), .Y(n9615) );
BUFX4TS U2215 ( .A(Op_MY[24]), .Y(n1254) );
OR2X4TS U2216 ( .A(n7433), .B(n9021), .Y(n8838) );
INVX2TS U2217 ( .A(n8650), .Y(add_x_19_n584) );
NAND2X1TS U2218 ( .A(n10209), .B(n8650), .Y(add_x_19_n44) );
NAND2X6TS U2219 ( .A(n8221), .B(n8220), .Y(add_x_19_n619) );
NOR2XLTS U2220 ( .A(n8147), .B(add_x_19_n213), .Y(add_x_19_n210) );
CLKINVX3TS U2221 ( .A(n8838), .Y(n10559) );
NOR2X4TS U2222 ( .A(Sgf_operation_ODD1_S_B[37]), .B(
Sgf_operation_ODD1_Q_left[10]), .Y(add_x_19_n503) );
NOR2X1TS U2223 ( .A(n8118), .B(n1818), .Y(add_x_19_n129) );
NAND2X6TS U2224 ( .A(n1524), .B(n1208), .Y(add_x_19_n625) );
CLKMX2X2TS U2225 ( .A(Data_MX[1]), .B(n10548), .S0(n9945), .Y(n10364) );
INVX2TS U2226 ( .A(n8864), .Y(n10562) );
AND2X4TS U2227 ( .A(n3280), .B(n3277), .Y(n743) );
XNOR2X4TS U2228 ( .A(n1691), .B(n8053), .Y(n744) );
ADDFHX2TS U2229 ( .A(n6261), .B(n6260), .CI(n6259), .CO(n6594), .S(n6590) );
AO21X4TS U2230 ( .A0(n1311), .A1(n793), .B0(n794), .Y(n745) );
OR2X4TS U2231 ( .A(n1690), .B(n1630), .Y(n746) );
XNOR2X4TS U2232 ( .A(n10212), .B(DP_OP_168J27_122_4811_n8507), .Y(n748) );
AND2X6TS U2233 ( .A(n8618), .B(n1321), .Y(n749) );
INVX4TS U2234 ( .A(n10232), .Y(n1026) );
INVX4TS U2235 ( .A(n1033), .Y(n1035) );
INVX4TS U2236 ( .A(n1633), .Y(n962) );
BUFX3TS U2237 ( .A(DP_OP_168J27_122_4811_n6611), .Y(n3373) );
OR2X2TS U2238 ( .A(n3623), .B(n3615), .Y(n752) );
AOI21X2TS U2239 ( .A0(n4138), .A1(n4137), .B0(n4136), .Y(n753) );
INVX2TS U2240 ( .A(n5173), .Y(n4911) );
OR2X1TS U2241 ( .A(n7455), .B(n7460), .Y(n754) );
OR2X2TS U2242 ( .A(n4199), .B(n4237), .Y(n755) );
OR2X1TS U2243 ( .A(n7400), .B(n7399), .Y(n756) );
BUFX6TS U2244 ( .A(n6438), .Y(n947) );
INVX4TS U2245 ( .A(n5326), .Y(n956) );
INVX6TS U2246 ( .A(n3716), .Y(n5326) );
INVX2TS U2247 ( .A(n4310), .Y(n4418) );
INVX2TS U2248 ( .A(n7406), .Y(n3234) );
INVX4TS U2249 ( .A(n9522), .Y(n765) );
INVX2TS U2250 ( .A(n765), .Y(n886) );
INVX4TS U2251 ( .A(n9958), .Y(n888) );
INVX4TS U2252 ( .A(n8726), .Y(n9958) );
INVX4TS U2253 ( .A(n888), .Y(n889) );
CLKBUFX2TS U2254 ( .A(n9023), .Y(n9596) );
OAI22X2TS U2255 ( .A0(n1136), .A1(n10293), .B0(n2763), .B1(n857), .Y(n2114)
);
XNOR2X2TS U2256 ( .A(n5860), .B(n934), .Y(n4151) );
NAND2X2TS U2257 ( .A(n8627), .B(n8626), .Y(add_x_19_n36) );
INVX2TS U2258 ( .A(n8655), .Y(n8657) );
NOR2X4TS U2259 ( .A(n1529), .B(n1528), .Y(n1527) );
INVX2TS U2260 ( .A(n8628), .Y(n8629) );
CLKMX2X2TS U2261 ( .A(n8859), .B(P_Sgf[31]), .S0(n8983), .Y(n452) );
CLKMX2X2TS U2262 ( .A(n8863), .B(P_Sgf[34]), .S0(n8983), .Y(n455) );
NAND2X4TS U2263 ( .A(add_x_19_n223), .B(n8121), .Y(n8134) );
NAND2X6TS U2264 ( .A(add_x_19_n138), .B(n7717), .Y(n8117) );
NOR2X6TS U2265 ( .A(n8799), .B(n7334), .Y(n7336) );
NOR2X1TS U2266 ( .A(n8153), .B(add_x_19_n289), .Y(add_x_19_n286) );
NAND2X6TS U2267 ( .A(n8199), .B(add_x_19_n310), .Y(n8153) );
NAND2X4TS U2268 ( .A(n8152), .B(n8195), .Y(n7544) );
INVX4TS U2269 ( .A(n7838), .Y(n5312) );
OAI21X1TS U2270 ( .A0(n1095), .A1(n8175), .B0(n8174), .Y(n8183) );
OAI21X1TS U2271 ( .A0(n1095), .A1(n8187), .B0(n8186), .Y(n8191) );
INVX4TS U2272 ( .A(Sgf_operation_ODD1_Q_left[30]), .Y(add_x_19_n322) );
INVX8TS U2273 ( .A(n1334), .Y(n1095) );
XOR2X1TS U2274 ( .A(n8734), .B(n8693), .Y(Sgf_operation_ODD1_Q_left[24]) );
NAND2X4TS U2275 ( .A(n1544), .B(n1543), .Y(n7124) );
INVX4TS U2276 ( .A(n7516), .Y(n8583) );
INVX4TS U2277 ( .A(n8584), .Y(n8528) );
CLKMX2X2TS U2278 ( .A(n9778), .B(FSM_add_overflow_flag), .S0(n886), .Y(n526)
);
NAND2X1TS U2279 ( .A(n7547), .B(n7700), .Y(n7702) );
CLKMX2X2TS U2280 ( .A(n9851), .B(P_Sgf[13]), .S0(n10562), .Y(n434) );
INVX4TS U2281 ( .A(n7602), .Y(n7677) );
NAND2X2TS U2282 ( .A(n8088), .B(n8094), .Y(n8068) );
CLKMX2X2TS U2283 ( .A(n9831), .B(P_Sgf[10]), .S0(n10562), .Y(n431) );
NAND2X4TS U2284 ( .A(n1681), .B(n1680), .Y(n5727) );
NAND2X4TS U2285 ( .A(n5694), .B(n1682), .Y(n1681) );
ADDFHX2TS U2286 ( .A(n4964), .B(n4963), .CI(n4962), .CO(n5191), .S(n4996) );
CLKMX2X2TS U2287 ( .A(n9828), .B(P_Sgf[9]), .S0(n10562), .Y(n430) );
OAI22X2TS U2288 ( .A0(n6790), .A1(n1015), .B0(n6848), .B1(n1158), .Y(n774)
);
NOR2X4TS U2289 ( .A(n6897), .B(n6896), .Y(n4310) );
INVX4TS U2290 ( .A(n7486), .Y(n5736) );
INVX4TS U2291 ( .A(n6352), .Y(n6401) );
INVX6TS U2292 ( .A(n6333), .Y(n1295) );
INVX2TS U2293 ( .A(n6048), .Y(n6578) );
CLKINVX2TS U2294 ( .A(n9855), .Y(n9857) );
NAND2X4TS U2295 ( .A(n1448), .B(n1447), .Y(n4308) );
NAND2X2TS U2296 ( .A(n1298), .B(n1297), .Y(n4341) );
NAND2X4TS U2297 ( .A(n1504), .B(n1503), .Y(n2393) );
INVX4TS U2298 ( .A(n1014), .Y(n1015) );
AND2X4TS U2299 ( .A(n1659), .B(n1657), .Y(n3322) );
ADDFHX2TS U2300 ( .A(n4678), .B(n4677), .CI(n4676), .CO(n4683), .S(n4660) );
NAND3X1TS U2301 ( .A(n9957), .B(n9956), .C(n9955), .Y(n711) );
INVX4TS U2302 ( .A(n7053), .Y(n1139) );
CLKMX2X2TS U2303 ( .A(n9747), .B(Add_result[14]), .S0(n9761), .Y(n565) );
INVX3TS U2304 ( .A(n8326), .Y(n8353) );
INVX2TS U2305 ( .A(n8313), .Y(n8358) );
INVX2TS U2306 ( .A(n8361), .Y(n8377) );
CLKMX2X2TS U2307 ( .A(n9734), .B(Add_result[18]), .S0(n9761), .Y(n561) );
BUFX12TS U2308 ( .A(n3717), .Y(n5646) );
INVX4TS U2309 ( .A(n1053), .Y(n1054) );
CLKMX2X2TS U2310 ( .A(n9762), .B(Add_result[9]), .S0(n887), .Y(n570) );
INVX8TS U2311 ( .A(n988), .Y(n989) );
ADDFHX2TS U2312 ( .A(n2263), .B(n2262), .CI(n2261), .CO(n2299), .S(n2246) );
INVX1TS U2313 ( .A(n673), .Y(n9556) );
CLKMX2X2TS U2314 ( .A(n9764), .B(Add_result[8]), .S0(n886), .Y(n571) );
CLKMX2X2TS U2315 ( .A(n9757), .B(Add_result[10]), .S0(n886), .Y(n569) );
INVX2TS U2316 ( .A(n10020), .Y(n9352) );
INVX2TS U2317 ( .A(n9666), .Y(n9687) );
NAND2X2TS U2318 ( .A(n1474), .B(n3336), .Y(n1473) );
MX2X1TS U2319 ( .A(n9766), .B(Add_result[7]), .S0(n9761), .Y(n572) );
INVX4TS U2320 ( .A(n9138), .Y(n9424) );
INVX4TS U2321 ( .A(n1024), .Y(n1025) );
INVX6TS U2322 ( .A(n763), .Y(n1022) );
INVX4TS U2323 ( .A(n763), .Y(n1023) );
INVX4TS U2324 ( .A(n8864), .Y(n10561) );
CLKMX2X2TS U2325 ( .A(Data_MY[62]), .B(Op_MY[62]), .S0(n9945), .Y(n644) );
NAND2BX2TS U2326 ( .AN(n811), .B(n3337), .Y(n1474) );
CLKMX2X2TS U2327 ( .A(Data_MY[39]), .B(n3645), .S0(n9945), .Y(n621) );
NAND2BX1TS U2328 ( .AN(n4575), .B(n984), .Y(n3161) );
AO22X1TS U2329 ( .A0(n765), .A1(n1092), .B0(n9705), .B1(Add_result[0]), .Y(
n579) );
CLKMX2X2TS U2330 ( .A(Data_MY[49]), .B(Op_MY[49]), .S0(n9618), .Y(n631) );
OAI2BB1X2TS U2331 ( .A0N(n7220), .A1N(n1052), .B0(n1597), .Y(n8176) );
CLKMX2X2TS U2332 ( .A(Data_MY[50]), .B(n1052), .S0(n884), .Y(n632) );
CLKMX2X2TS U2333 ( .A(Data_MX[56]), .B(Op_MX[56]), .S0(n9945), .Y(n702) );
NAND2BX1TS U2334 ( .AN(n4575), .B(n764), .Y(n4573) );
INVX4TS U2335 ( .A(n888), .Y(n9613) );
INVX4TS U2336 ( .A(n8838), .Y(n9610) );
MX2X1TS U2337 ( .A(n9773), .B(Add_result[4]), .S0(n886), .Y(n575) );
AO22X1TS U2338 ( .A0(n765), .A1(n1093), .B0(n10013), .B1(Add_result[1]), .Y(
n578) );
INVX4TS U2339 ( .A(n9274), .Y(n9574) );
BUFX12TS U2340 ( .A(n4233), .Y(n1722) );
OAI22X2TS U2341 ( .A0(n6295), .A1(n7295), .B0(n1588), .B1(n6150), .Y(n6303)
);
INVX4TS U2342 ( .A(n765), .Y(n887) );
INVX4TS U2343 ( .A(n765), .Y(n10013) );
NAND2X4TS U2344 ( .A(n3976), .B(n3975), .Y(n1632) );
INVX4TS U2345 ( .A(n8726), .Y(n9945) );
INVX3TS U2346 ( .A(n765), .Y(n9705) );
NAND2X4TS U2347 ( .A(n748), .B(n3316), .Y(n3317) );
INVX3TS U2348 ( .A(n765), .Y(n9761) );
BUFX12TS U2349 ( .A(n6438), .Y(n6281) );
INVX2TS U2350 ( .A(n9714), .Y(n9715) );
BUFX3TS U2351 ( .A(n10635), .Y(n1199) );
XOR2X2TS U2352 ( .A(n3276), .B(n748), .Y(n3277) );
INVX4TS U2353 ( .A(n8726), .Y(n8725) );
INVX2TS U2354 ( .A(n3191), .Y(n3061) );
AND2X4TS U2355 ( .A(n9516), .B(n10378), .Y(n8726) );
INVX6TS U2356 ( .A(n3015), .Y(n3057) );
INVX1TS U2357 ( .A(underflow_flag), .Y(n10632) );
CLKMX2X2TS U2358 ( .A(Op_MX[54]), .B(exp_oper_result[2]), .S0(n896), .Y(
S_Oper_A_exp[2]) );
BUFX16TS U2359 ( .A(n2609), .Y(n916) );
INVX1TS U2360 ( .A(n9007), .Y(n8999) );
INVX4TS U2361 ( .A(n1033), .Y(n1034) );
INVX1TS U2362 ( .A(n9101), .Y(n9102) );
CLKMX2X2TS U2363 ( .A(Op_MX[56]), .B(exp_oper_result[4]), .S0(n809), .Y(
S_Oper_A_exp[4]) );
INVX4TS U2364 ( .A(DP_OP_168J27_122_4811_n8215), .Y(n1033) );
INVX12TS U2365 ( .A(n891), .Y(n759) );
INVX3TS U2366 ( .A(DP_OP_168J27_122_4811_n3596), .Y(n1737) );
INVX12TS U2367 ( .A(DP_OP_168J27_122_4811_n8498), .Y(n3256) );
INVX4TS U2368 ( .A(n10325), .Y(n6810) );
XOR2X2TS U2369 ( .A(n10296), .B(DP_OP_168J27_122_4811_n6575), .Y(n2074) );
NAND2X4TS U2370 ( .A(Sgf_operation_ODD1_S_B[41]), .B(
Sgf_operation_ODD1_Q_left[14]), .Y(add_x_19_n468) );
INVX8TS U2371 ( .A(n8541), .Y(n8649) );
MX2X2TS U2372 ( .A(n8964), .B(P_Sgf[36]), .S0(n8983), .Y(n457) );
CLKMX2X2TS U2373 ( .A(n8955), .B(P_Sgf[32]), .S0(n8983), .Y(n453) );
CLKMX2X2TS U2374 ( .A(n8974), .B(P_Sgf[35]), .S0(n8983), .Y(n456) );
INVX2TS U2375 ( .A(n8140), .Y(n8142) );
NAND2X4TS U2376 ( .A(n4724), .B(n4723), .Y(n8646) );
CLKMX2X2TS U2377 ( .A(n8855), .B(P_Sgf[30]), .S0(n8983), .Y(n451) );
NAND2X4TS U2378 ( .A(n7434), .B(n3928), .Y(n1343) );
CLKMX2X2TS U2379 ( .A(n8847), .B(P_Sgf[29]), .S0(n8983), .Y(n450) );
NOR2X1TS U2380 ( .A(n8151), .B(add_x_19_n263), .Y(add_x_19_n260) );
NAND3X4TS U2381 ( .A(n1687), .B(n746), .C(n8049), .Y(n1691) );
CLKMX2X2TS U2382 ( .A(n8843), .B(P_Sgf[28]), .S0(n8983), .Y(n449) );
NAND2X1TS U2383 ( .A(n8962), .B(n8975), .Y(n8963) );
AND2X2TS U2384 ( .A(n8832), .B(n8831), .Y(n8833) );
NAND2X4TS U2385 ( .A(n8137), .B(n8192), .Y(n8136) );
NOR2X4TS U2386 ( .A(n8942), .B(n8941), .Y(n3140) );
CLKMX2X2TS U2387 ( .A(n9944), .B(P_Sgf[27]), .S0(n9943), .Y(n448) );
AND2X2TS U2388 ( .A(n8826), .B(n8825), .Y(n8827) );
INVX6TS U2389 ( .A(n4554), .Y(n1690) );
XOR2X2TS U2390 ( .A(n7716), .B(n7715), .Y(n1815) );
INVX2TS U2391 ( .A(n8832), .Y(n7981) );
XOR2X1TS U2392 ( .A(n8183), .B(n8182), .Y(n1817) );
NAND2X6TS U2393 ( .A(n8751), .B(n8505), .Y(n8776) );
NAND2X6TS U2394 ( .A(n9940), .B(n9939), .Y(n9941) );
INVX6TS U2395 ( .A(n6031), .Y(n1457) );
OAI21X2TS U2396 ( .A0(n7680), .A1(n7649), .B0(n7648), .Y(n7652) );
INVX2TS U2397 ( .A(n1630), .Y(n4658) );
OAI21X2TS U2398 ( .A0(n7680), .A1(n7627), .B0(n7626), .Y(n7630) );
NAND2X6TS U2399 ( .A(n7316), .B(n7317), .Y(n8832) );
OAI21X2TS U2400 ( .A0(n7680), .A1(n7662), .B0(n7661), .Y(n7665) );
NAND2X1TS U2401 ( .A(n808), .B(n8052), .Y(n8053) );
CLKMX2X2TS U2402 ( .A(n9938), .B(P_Sgf[26]), .S0(n9943), .Y(n447) );
INVX2TS U2403 ( .A(n8771), .Y(n8549) );
XOR2X2TS U2404 ( .A(n7506), .B(n7505), .Y(n1788) );
CLKMX2X2TS U2405 ( .A(n9926), .B(P_Sgf[24]), .S0(n9943), .Y(n445) );
CLKMX2X2TS U2406 ( .A(n9929), .B(P_Sgf[25]), .S0(n9943), .Y(n446) );
OAI21X1TS U2407 ( .A0(n8734), .A1(n8733), .B0(n8732), .Y(n8739) );
CLKMX2X2TS U2408 ( .A(n9912), .B(P_Sgf[22]), .S0(n9943), .Y(n443) );
CLKMX2X2TS U2409 ( .A(n9891), .B(P_Sgf[19]), .S0(n9943), .Y(n440) );
CLKMX2X2TS U2410 ( .A(n9918), .B(P_Sgf[23]), .S0(n9943), .Y(n444) );
OAI21X1TS U2411 ( .A0(n8742), .A1(n8741), .B0(n8740), .Y(n8747) );
CLKMX2X2TS U2412 ( .A(n9902), .B(n1086), .S0(n9943), .Y(n442) );
XOR2X1TS U2413 ( .A(n8705), .B(n8704), .Y(Sgf_operation_ODD1_Q_left[21]) );
XOR2X1TS U2414 ( .A(n8742), .B(n8698), .Y(Sgf_operation_ODD1_Q_left[22]) );
NAND2X6TS U2415 ( .A(n1656), .B(n1655), .Y(n1652) );
NAND2X6TS U2416 ( .A(n1715), .B(n4435), .Y(n4404) );
INVX6TS U2417 ( .A(n3895), .Y(n3932) );
CLKMX2X2TS U2418 ( .A(n9878), .B(P_Sgf[17]), .S0(n10560), .Y(n438) );
CLKMX2X2TS U2419 ( .A(n9895), .B(P_Sgf[20]), .S0(n9943), .Y(n441) );
CLKMX2X2TS U2420 ( .A(n9884), .B(P_Sgf[18]), .S0(n9943), .Y(n439) );
OAI21X1TS U2421 ( .A0(n9921), .A1(n9920), .B0(n9919), .Y(n9925) );
NAND2X6TS U2422 ( .A(n1364), .B(n1363), .Y(n3929) );
OR2X2TS U2423 ( .A(n8514), .B(n8513), .Y(n1778) );
CLKMX2X2TS U2424 ( .A(n9860), .B(P_Sgf[14]), .S0(n10562), .Y(n435) );
CLKMX2X2TS U2425 ( .A(n9868), .B(P_Sgf[15]), .S0(n10559), .Y(n436) );
CLKMX2X2TS U2426 ( .A(n9871), .B(P_Sgf[16]), .S0(n10559), .Y(n437) );
ADDFHX2TS U2427 ( .A(n7263), .B(n7262), .CI(n7261), .CO(n7388), .S(n7259) );
NAND2X4TS U2428 ( .A(n1431), .B(n1430), .Y(n6581) );
NAND2X6TS U2429 ( .A(n1731), .B(n1729), .Y(n6383) );
ADDFHX2TS U2430 ( .A(n6845), .B(n6844), .CI(n6843), .CO(n6957), .S(n6841) );
AND2X2TS U2431 ( .A(n8524), .B(n8523), .Y(n1779) );
NAND2X4TS U2432 ( .A(n4370), .B(n4311), .Y(n4372) );
NAND2X4TS U2433 ( .A(n1771), .B(n1770), .Y(n5220) );
ADDFHX2TS U2434 ( .A(n6857), .B(n6856), .CI(n6855), .CO(n6955), .S(n6840) );
ADDFHX2TS U2435 ( .A(n5666), .B(n5665), .CI(n5664), .CO(n5698), .S(n5760) );
CLKMX2X2TS U2436 ( .A(n9847), .B(P_Sgf[12]), .S0(n10562), .Y(n433) );
CLKMX2X2TS U2437 ( .A(n9838), .B(P_Sgf[11]), .S0(n10562), .Y(n432) );
ADDFHX2TS U2438 ( .A(n6493), .B(n6492), .CI(n6491), .CO(n6670), .S(n6489) );
NAND2X1TS U2439 ( .A(n3538), .B(n3537), .Y(n3539) );
CLKMX2X2TS U2440 ( .A(n9641), .B(Add_result[52]), .S0(n9777), .Y(n527) );
OAI21X1TS U2441 ( .A0(n9881), .A1(n9874), .B0(n9873), .Y(n9877) );
OAI2BB1X2TS U2442 ( .A0N(n6378), .A1N(n6379), .B0(n1470), .Y(n6422) );
CLKMX2X2TS U2443 ( .A(n9647), .B(Add_result[51]), .S0(n10013), .Y(n528) );
OAI21X1TS U2444 ( .A0(n7900), .A1(n8033), .B0(n8036), .Y(n4679) );
AND2X2TS U2445 ( .A(n8088), .B(n7956), .Y(n7958) );
ADDFHX2TS U2446 ( .A(n5669), .B(n5668), .CI(n5667), .CO(n5751), .S(n5747) );
OAI21X1TS U2447 ( .A0(n7900), .A1(n4712), .B0(n4713), .Y(n4714) );
ADDFHX2TS U2448 ( .A(n8390), .B(n8389), .CI(n8388), .CO(n8397), .S(n8367) );
CLKAND2X2TS U2449 ( .A(n2652), .B(n2643), .Y(n2572) );
ADDFHX2TS U2450 ( .A(n7278), .B(n7277), .CI(n7276), .CO(n7344), .S(n7261) );
ADDFHX2TS U2451 ( .A(n7091), .B(n7090), .CI(n7089), .CO(n7185), .S(n7112) );
NAND2X4TS U2452 ( .A(n1378), .B(n6979), .Y(n1379) );
INVX2TS U2453 ( .A(n8729), .Y(n8730) );
OAI21X1TS U2454 ( .A0(n8715), .A1(n8714), .B0(n8713), .Y(n8720) );
INVX4TS U2455 ( .A(n3298), .Y(n1609) );
NOR2X1TS U2456 ( .A(n8279), .B(n1042), .Y(n8309) );
CLKMX2X2TS U2457 ( .A(exp_oper_result[10]), .B(Exp_module_Data_S[10]), .S0(
n10631), .Y(n407) );
CLKMX2X2TS U2458 ( .A(n9649), .B(Add_result[50]), .S0(n9705), .Y(n529) );
NAND2X1TS U2459 ( .A(n7608), .B(n7606), .Y(n7604) );
NAND2X1TS U2460 ( .A(n2643), .B(n2654), .Y(n2644) );
OAI21X1TS U2461 ( .A0(n9841), .A1(n9840), .B0(n9839), .Y(n9846) );
NAND2X4TS U2462 ( .A(n1265), .B(n1264), .Y(n1263) );
OAI21X1TS U2463 ( .A0(n7698), .A1(n7697), .B0(n7721), .Y(n7699) );
NOR2X1TS U2464 ( .A(n8445), .B(n1042), .Y(n8452) );
OAI21X1TS U2465 ( .A0(n9841), .A1(n9834), .B0(n9833), .Y(n9837) );
AO21X1TS U2466 ( .A0(n8184), .A1(n8189), .B0(n8171), .Y(n8172) );
INVX4TS U2467 ( .A(n5663), .Y(n5670) );
NAND2X4TS U2468 ( .A(n9899), .B(n9897), .Y(n9903) );
INVX2TS U2469 ( .A(n1032), .Y(n8370) );
CLKMX2X2TS U2470 ( .A(n9817), .B(P_Sgf[7]), .S0(n10561), .Y(n428) );
NAND2X1TS U2471 ( .A(n2625), .B(n2653), .Y(n2626) );
ADDFHX2TS U2472 ( .A(n6106), .B(n6105), .CI(n6104), .CO(n6377), .S(n6240) );
OAI22X2TS U2473 ( .A0(n5188), .A1(n941), .B0(n5603), .B1(n3950), .Y(n5602)
);
CLKMX2X2TS U2474 ( .A(n9651), .B(Add_result[49]), .S0(n887), .Y(n530) );
CLKMX2X2TS U2475 ( .A(n9821), .B(P_Sgf[8]), .S0(n10561), .Y(n429) );
ADDFHX2TS U2476 ( .A(n5659), .B(n5658), .CI(n5657), .CO(n5672), .S(n5668) );
NOR2X1TS U2477 ( .A(n8318), .B(n1042), .Y(n8349) );
ADDFHX2TS U2478 ( .A(n6376), .B(n6375), .CI(n6374), .CO(n6428), .S(n6378) );
INVX2TS U2479 ( .A(n957), .Y(n8460) );
CLKMX2X2TS U2480 ( .A(exp_oper_result[9]), .B(Exp_module_Data_S[9]), .S0(
n1198), .Y(n408) );
NAND2X1TS U2481 ( .A(n3552), .B(n3551), .Y(n3553) );
INVX4TS U2482 ( .A(n5087), .Y(n5197) );
INVX2TS U2483 ( .A(n3523), .Y(n3525) );
CLKMX2X2TS U2484 ( .A(n9808), .B(P_Sgf[6]), .S0(n10561), .Y(n427) );
CLKMX2X2TS U2485 ( .A(n9653), .B(Add_result[48]), .S0(n9705), .Y(n531) );
CLKMX2X2TS U2486 ( .A(exp_oper_result[8]), .B(Exp_module_Data_S[8]), .S0(
n10631), .Y(n409) );
BUFX16TS U2487 ( .A(n8369), .Y(n1032) );
INVX2TS U2488 ( .A(n1028), .Y(n7274) );
ADDFHX1TS U2489 ( .A(n3333), .B(n3332), .CI(n3331), .CO(n3632), .S(n3328) );
INVX3TS U2490 ( .A(n5368), .Y(n5584) );
NOR2X1TS U2491 ( .A(n6827), .B(n1452), .Y(n6854) );
CLKMX2X2TS U2492 ( .A(n9695), .B(Add_result[33]), .S0(n9705), .Y(n546) );
BUFX16TS U2493 ( .A(n5574), .Y(n8444) );
ADDFHX2TS U2494 ( .A(n3267), .B(n3266), .CI(n3265), .CO(n3347), .S(n3242) );
INVX12TS U2495 ( .A(n1582), .Y(n8278) );
CLKMX2X2TS U2496 ( .A(exp_oper_result[7]), .B(Exp_module_Data_S[7]), .S0(
n10631), .Y(n410) );
INVX8TS U2497 ( .A(n4855), .Y(n4926) );
INVX4TS U2498 ( .A(n7474), .Y(n5002) );
NAND2X2TS U2499 ( .A(n7165), .B(n7177), .Y(n4413) );
AO21X1TS U2500 ( .A0(Sgf_normalized_result[52]), .A1(n9512), .B0(n9645), .Y(
n580) );
INVX6TS U2501 ( .A(n5701), .Y(n5833) );
OR2X2TS U2502 ( .A(n1854), .B(n9954), .Y(n1800) );
NOR2X1TS U2503 ( .A(n7052), .B(n1413), .Y(n7155) );
INVX6TS U2504 ( .A(n7483), .Y(n5733) );
CLKMX2X2TS U2505 ( .A(n9655), .B(Add_result[47]), .S0(n887), .Y(n532) );
CLKMX2X2TS U2506 ( .A(n9804), .B(P_Sgf[5]), .S0(n10561), .Y(n426) );
OAI21X1TS U2507 ( .A0(n7628), .A1(n7663), .B0(n7633), .Y(n7634) );
BUFX16TS U2508 ( .A(n4496), .Y(n7377) );
CLKMX2X2TS U2509 ( .A(exp_oper_result[6]), .B(Exp_module_Data_S[6]), .S0(
n10631), .Y(n411) );
AO21X1TS U2510 ( .A0(n9947), .A1(FSM_selector_B[0]), .B0(n9946), .Y(n419) );
NAND4BX1TS U2511 ( .AN(n8835), .B(Exp_module_Data_S[6]), .C(
Exp_module_Data_S[5]), .D(Exp_module_Data_S[4]), .Y(n8836) );
CLKMX2X2TS U2512 ( .A(n9697), .B(Add_result[32]), .S0(n9705), .Y(n547) );
CLKMX2X2TS U2513 ( .A(n9657), .B(Add_result[46]), .S0(n887), .Y(n533) );
XOR2X2TS U2514 ( .A(n3593), .B(n1362), .Y(n3627) );
OAI21X1TS U2515 ( .A0(n7954), .A1(n7953), .B0(n7952), .Y(n7955) );
ADDFHX2TS U2516 ( .A(n3737), .B(n3735), .CI(n3736), .CO(n3996), .S(n3777) );
NAND2BX1TS U2517 ( .AN(n9955), .B(n9567), .Y(n9947) );
NAND3X6TS U2518 ( .A(n1318), .B(n1314), .C(n1313), .Y(n1312) );
CLKMX2X2TS U2519 ( .A(n9794), .B(P_Sgf[3]), .S0(n10561), .Y(n424) );
INVX2TS U2520 ( .A(n9842), .Y(n9844) );
CLKMX2X2TS U2521 ( .A(n9659), .B(Add_result[45]), .S0(n10013), .Y(n534) );
INVX8TS U2522 ( .A(n6891), .Y(n6892) );
NAND2BX1TS U2523 ( .AN(n3594), .B(n3325), .Y(n1361) );
CLKMX2X2TS U2524 ( .A(n9798), .B(P_Sgf[4]), .S0(n10561), .Y(n425) );
INVX12TS U2525 ( .A(n1481), .Y(n1144) );
NOR2X1TS U2526 ( .A(n6505), .B(n1413), .Y(n6688) );
CLKMX2X2TS U2527 ( .A(exp_oper_result[5]), .B(Exp_module_Data_S[5]), .S0(
n10631), .Y(n412) );
CLKMX2X2TS U2528 ( .A(n9702), .B(Add_result[30]), .S0(n9705), .Y(n549) );
CLKMX2X2TS U2529 ( .A(n9706), .B(Add_result[29]), .S0(n9705), .Y(n550) );
NOR2X1TS U2530 ( .A(n9955), .B(n9567), .Y(n1853) );
CLKMX2X2TS U2531 ( .A(n9700), .B(Add_result[31]), .S0(n10013), .Y(n548) );
ADDFHX2TS U2532 ( .A(n5202), .B(n5201), .CI(n5200), .CO(n5612), .S(n5221) );
CLKMX2X2TS U2533 ( .A(n9720), .B(Add_result[24]), .S0(n887), .Y(n555) );
NAND2X6TS U2534 ( .A(n1765), .B(n1755), .Y(n1592) );
ADDFHX2TS U2535 ( .A(n8277), .B(n8276), .CI(n8275), .CO(n8310), .S(n8282) );
CLKMX2X2TS U2536 ( .A(n9740), .B(Add_result[17]), .S0(n9761), .Y(n562) );
CLKMX2X2TS U2537 ( .A(exp_oper_result[4]), .B(Exp_module_Data_S[4]), .S0(
n10631), .Y(n413) );
CLKMX2X2TS U2538 ( .A(n9682), .B(Add_result[37]), .S0(n10013), .Y(n542) );
CLKMX2X2TS U2539 ( .A(n9661), .B(Add_result[44]), .S0(n10013), .Y(n535) );
ADDFHX2TS U2540 ( .A(n6794), .B(n6793), .CI(n6792), .CO(n6890), .S(n6814) );
CLKMX2X2TS U2541 ( .A(n9676), .B(Add_result[39]), .S0(n10013), .Y(n540) );
CLKMX2X2TS U2542 ( .A(n9708), .B(Add_result[28]), .S0(n887), .Y(n551) );
INVX12TS U2543 ( .A(n1411), .Y(n7137) );
INVX6TS U2544 ( .A(n4821), .Y(n761) );
AO22X1TS U2545 ( .A0(n9948), .A1(Sgf_normalized_result[3]), .B0(
final_result_ieee[3]), .B1(n9949), .Y(n348) );
AO22X1TS U2546 ( .A0(n9948), .A1(Sgf_normalized_result[5]), .B0(
final_result_ieee[5]), .B1(n9949), .Y(n346) );
AO21X1TS U2547 ( .A0(n7136), .A1(n5676), .B0(n7053), .Y(n7211) );
AO22X1TS U2548 ( .A0(n9948), .A1(Sgf_normalized_result[4]), .B0(
final_result_ieee[4]), .B1(n9949), .Y(n347) );
AO22X1TS U2549 ( .A0(n10019), .A1(Sgf_normalized_result[22]), .B0(
final_result_ieee[22]), .B1(n9951), .Y(n329) );
AO22X1TS U2550 ( .A0(n9950), .A1(Sgf_normalized_result[21]), .B0(
final_result_ieee[21]), .B1(n9951), .Y(n330) );
AO22X1TS U2551 ( .A0(n9950), .A1(Sgf_normalized_result[20]), .B0(
final_result_ieee[20]), .B1(n9951), .Y(n331) );
AO22X1TS U2552 ( .A0(n9950), .A1(Sgf_normalized_result[19]), .B0(
final_result_ieee[19]), .B1(n9951), .Y(n332) );
AO22X1TS U2553 ( .A0(n9950), .A1(Sgf_normalized_result[18]), .B0(
final_result_ieee[18]), .B1(n9951), .Y(n333) );
AO22X1TS U2554 ( .A0(n9948), .A1(Sgf_normalized_result[6]), .B0(
final_result_ieee[6]), .B1(n9949), .Y(n345) );
AO22X1TS U2555 ( .A0(n9948), .A1(Sgf_normalized_result[7]), .B0(
final_result_ieee[7]), .B1(n9949), .Y(n344) );
AO22X1TS U2556 ( .A0(n9950), .A1(Sgf_normalized_result[17]), .B0(
final_result_ieee[17]), .B1(n9951), .Y(n334) );
AO22X1TS U2557 ( .A0(n9950), .A1(Sgf_normalized_result[16]), .B0(
final_result_ieee[16]), .B1(n9951), .Y(n335) );
AO22X1TS U2558 ( .A0(n9950), .A1(Sgf_normalized_result[15]), .B0(
final_result_ieee[15]), .B1(n9951), .Y(n336) );
AO22X1TS U2559 ( .A0(n9950), .A1(Sgf_normalized_result[14]), .B0(
final_result_ieee[14]), .B1(n9951), .Y(n337) );
AO22X1TS U2560 ( .A0(n9948), .A1(Sgf_normalized_result[8]), .B0(
final_result_ieee[8]), .B1(n9949), .Y(n343) );
AO22X1TS U2561 ( .A0(n9948), .A1(Sgf_normalized_result[9]), .B0(
final_result_ieee[9]), .B1(n9949), .Y(n342) );
AO22X1TS U2562 ( .A0(n9950), .A1(Sgf_normalized_result[13]), .B0(
final_result_ieee[13]), .B1(n9951), .Y(n338) );
AO22X1TS U2563 ( .A0(n9948), .A1(Sgf_normalized_result[10]), .B0(
final_result_ieee[10]), .B1(n9949), .Y(n341) );
AO22X1TS U2564 ( .A0(n9948), .A1(Sgf_normalized_result[11]), .B0(
final_result_ieee[11]), .B1(n9949), .Y(n340) );
AO22X1TS U2565 ( .A0(n9950), .A1(Sgf_normalized_result[12]), .B0(
final_result_ieee[12]), .B1(n9949), .Y(n339) );
CLKMX2X2TS U2566 ( .A(exp_oper_result[0]), .B(Exp_module_Data_S[0]), .S0(
n1198), .Y(n417) );
CLKMX2X2TS U2567 ( .A(exp_oper_result[3]), .B(Exp_module_Data_S[3]), .S0(
n10631), .Y(n414) );
OAI21X1TS U2568 ( .A0(n8164), .A1(n8163), .B0(n8162), .Y(n8165) );
ADDFHX2TS U2569 ( .A(n2506), .B(n2505), .CI(n2504), .CO(n2543), .S(n2515) );
CLKMX2X2TS U2570 ( .A(n9742), .B(Add_result[16]), .S0(n9761), .Y(n563) );
ADDFHX2TS U2571 ( .A(n2467), .B(n2466), .CI(n2465), .CO(n2471), .S(n2469) );
ADDFHX2TS U2572 ( .A(n3150), .B(n3149), .CI(n3148), .CO(n3219), .S(n3145) );
CLKMX2X2TS U2573 ( .A(n9663), .B(Add_result[43]), .S0(n10013), .Y(n536) );
AO22X1TS U2574 ( .A0(Sgf_normalized_result[51]), .A1(n10019), .B0(
final_result_ieee[51]), .B1(n10018), .Y(n300) );
CLKMX2X2TS U2575 ( .A(n9678), .B(Add_result[38]), .S0(n9705), .Y(n541) );
CLKMX2X2TS U2576 ( .A(n9684), .B(Add_result[36]), .S0(n9705), .Y(n543) );
OAI211X1TS U2577 ( .A0(n9521), .A1(n10010), .B0(n9520), .C0(n9512), .Y(n714)
);
CLKMX2X2TS U2578 ( .A(n9686), .B(Add_result[35]), .S0(n9705), .Y(n544) );
CLKMX2X2TS U2579 ( .A(n9788), .B(P_Sgf[2]), .S0(n10561), .Y(n423) );
INVX12TS U2580 ( .A(n1761), .Y(n5572) );
OAI21X2TS U2581 ( .A0(n9812), .A1(n9809), .B0(n9813), .Y(n1895) );
CLKMX2X2TS U2582 ( .A(n9711), .B(Add_result[27]), .S0(n9761), .Y(n552) );
OR2X2TS U2583 ( .A(n8241), .B(n8240), .Y(n7724) );
CLKMX2X2TS U2584 ( .A(n9723), .B(Add_result[23]), .S0(n9777), .Y(n556) );
CLKMX2X2TS U2585 ( .A(n9728), .B(Add_result[21]), .S0(n886), .Y(n558) );
XOR2X1TS U2586 ( .A(n9247), .B(n9246), .Y(n9248) );
CLKMX2X2TS U2587 ( .A(n9669), .B(Add_result[41]), .S0(n10013), .Y(n538) );
CLKMX2X2TS U2588 ( .A(n9725), .B(Add_result[22]), .S0(n887), .Y(n557) );
CLKMX2X2TS U2589 ( .A(n9673), .B(Add_result[40]), .S0(n9777), .Y(n539) );
CLKMX2X2TS U2590 ( .A(n9713), .B(Add_result[26]), .S0(n887), .Y(n553) );
OAI21X1TS U2591 ( .A0(n8074), .A1(n7921), .B0(n7920), .Y(n7922) );
CLKMX2X2TS U2592 ( .A(exp_oper_result[2]), .B(Exp_module_Data_S[2]), .S0(
n10631), .Y(n415) );
CLKMX2X2TS U2593 ( .A(n9730), .B(Add_result[20]), .S0(n887), .Y(n559) );
OAI21X1TS U2594 ( .A0(n9150), .A1(n9278), .B0(n9277), .Y(n9279) );
OAI21X1TS U2595 ( .A0(n9266), .A1(n9296), .B0(n9295), .Y(n9300) );
OAI21X1TS U2596 ( .A0(n9580), .A1(n9212), .B0(n9211), .Y(n9213) );
CLKMX2X2TS U2597 ( .A(n9745), .B(Add_result[15]), .S0(n9777), .Y(n564) );
ADDFHX2TS U2598 ( .A(n5049), .B(n5048), .CI(n5047), .CO(n5111), .S(n5046) );
CLKMX2X2TS U2599 ( .A(n9732), .B(Add_result[19]), .S0(n9761), .Y(n560) );
OAI21X1TS U2600 ( .A0(n9580), .A1(n9509), .B0(n9508), .Y(n9510) );
OAI21X1TS U2601 ( .A0(n9580), .A1(n9499), .B0(n9498), .Y(n9500) );
OAI21X1TS U2602 ( .A0(n9580), .A1(n9204), .B0(n9203), .Y(n9205) );
OAI21X1TS U2603 ( .A0(n9580), .A1(n9485), .B0(n9484), .Y(n9486) );
CLKMX2X2TS U2604 ( .A(n9779), .B(P_Sgf[0]), .S0(n10561), .Y(n421) );
INVX12TS U2605 ( .A(n972), .Y(n973) );
CLKMX2X2TS U2606 ( .A(n9688), .B(Add_result[34]), .S0(n10013), .Y(n545) );
OAI21X1TS U2607 ( .A0(n9580), .A1(n9234), .B0(n9233), .Y(n9235) );
OAI21X1TS U2608 ( .A0(n9580), .A1(n9345), .B0(n9344), .Y(n9346) );
ADDFHX2TS U2609 ( .A(n7153), .B(n7152), .CI(n7151), .CO(n7229), .S(n7162) );
CLKMX2X2TS U2610 ( .A(n9665), .B(Add_result[42]), .S0(n9777), .Y(n537) );
OAI21X1TS U2611 ( .A0(n9580), .A1(n9579), .B0(n9578), .Y(n9581) );
XOR2X1TS U2612 ( .A(n673), .B(n10475), .Y(n10257) );
CLKMX2X2TS U2613 ( .A(n9751), .B(Add_result[13]), .S0(n886), .Y(n566) );
ADDFHX2TS U2614 ( .A(n2209), .B(n2208), .CI(n2207), .CO(n2271), .S(n2232) );
OAI21X1TS U2615 ( .A0(n9266), .A1(n9244), .B0(n9243), .Y(n9247) );
CLKMX2X2TS U2616 ( .A(exp_oper_result[1]), .B(Exp_module_Data_S[1]), .S0(
n10631), .Y(n416) );
AO22X1TS U2617 ( .A0(Sgf_normalized_result[33]), .A1(n10015), .B0(
final_result_ieee[33]), .B1(n10014), .Y(n318) );
OAI31XLTS U2618 ( .A0(FS_Module_state_reg[1]), .A1(n9552), .A2(n10358), .B0(
n9551), .Y(n712) );
NOR2X1TS U2619 ( .A(n9683), .B(n10389), .Y(n9681) );
NOR2X1TS U2620 ( .A(n9677), .B(n10371), .Y(n9675) );
ADDHX2TS U2621 ( .A(n3032), .B(n3031), .CO(n3150), .S(n3029) );
OAI21X1TS U2622 ( .A0(n9580), .A1(n9156), .B0(n9155), .Y(n9157) );
OAI21X1TS U2623 ( .A0(n9427), .A1(n9192), .B0(n9191), .Y(n9193) );
OAI21X1TS U2624 ( .A0(n9150), .A1(n9257), .B0(n9256), .Y(n9258) );
INVX12TS U2625 ( .A(n948), .Y(n950) );
OAI21X1TS U2626 ( .A0(n9150), .A1(n9314), .B0(n9313), .Y(n9315) );
AO22X1TS U2627 ( .A0(Sgf_normalized_result[31]), .A1(n10015), .B0(
final_result_ieee[31]), .B1(n10014), .Y(n320) );
AO22X1TS U2628 ( .A0(Sgf_normalized_result[34]), .A1(n10015), .B0(
final_result_ieee[34]), .B1(n10014), .Y(n317) );
AO22X1TS U2629 ( .A0(Sgf_normalized_result[35]), .A1(n10015), .B0(
final_result_ieee[35]), .B1(n10014), .Y(n316) );
AO22X1TS U2630 ( .A0(Sgf_normalized_result[36]), .A1(n10015), .B0(
final_result_ieee[36]), .B1(n10018), .Y(n315) );
AO22X1TS U2631 ( .A0(Sgf_normalized_result[37]), .A1(n10015), .B0(
final_result_ieee[37]), .B1(n10014), .Y(n314) );
AO22X1TS U2632 ( .A0(Sgf_normalized_result[38]), .A1(n10015), .B0(
final_result_ieee[38]), .B1(n10014), .Y(n313) );
AO22X1TS U2633 ( .A0(Sgf_normalized_result[39]), .A1(n10015), .B0(
final_result_ieee[39]), .B1(n10016), .Y(n312) );
AO22X1TS U2634 ( .A0(Sgf_normalized_result[40]), .A1(n10015), .B0(
final_result_ieee[40]), .B1(n10016), .Y(n311) );
AO22X1TS U2635 ( .A0(Sgf_normalized_result[41]), .A1(n10017), .B0(
final_result_ieee[41]), .B1(n10016), .Y(n310) );
AO22X1TS U2636 ( .A0(Sgf_normalized_result[42]), .A1(n10017), .B0(
final_result_ieee[42]), .B1(n10016), .Y(n309) );
AO22X1TS U2637 ( .A0(Sgf_normalized_result[43]), .A1(n10017), .B0(
final_result_ieee[43]), .B1(n10016), .Y(n308) );
AO22X1TS U2638 ( .A0(Sgf_normalized_result[44]), .A1(n10017), .B0(
final_result_ieee[44]), .B1(n10016), .Y(n307) );
AO22X1TS U2639 ( .A0(Sgf_normalized_result[45]), .A1(n10017), .B0(
final_result_ieee[45]), .B1(n10016), .Y(n306) );
AO22X1TS U2640 ( .A0(Sgf_normalized_result[46]), .A1(n10017), .B0(
final_result_ieee[46]), .B1(n10016), .Y(n305) );
AO22X1TS U2641 ( .A0(Sgf_normalized_result[47]), .A1(n10017), .B0(
final_result_ieee[47]), .B1(n10016), .Y(n304) );
AO22X1TS U2642 ( .A0(Sgf_normalized_result[48]), .A1(n10017), .B0(
final_result_ieee[48]), .B1(n10016), .Y(n303) );
AO22X1TS U2643 ( .A0(Sgf_normalized_result[49]), .A1(n10017), .B0(
final_result_ieee[49]), .B1(n10018), .Y(n302) );
AO22X1TS U2644 ( .A0(Sgf_normalized_result[50]), .A1(n10017), .B0(
final_result_ieee[50]), .B1(n10018), .Y(n301) );
AO22X1TS U2645 ( .A0(Sgf_normalized_result[32]), .A1(n10015), .B0(
final_result_ieee[32]), .B1(n10014), .Y(n319) );
AO22X1TS U2646 ( .A0(n1093), .A1(n9352), .B0(final_result_ieee[1]), .B1(
n10014), .Y(n350) );
AO22X1TS U2647 ( .A0(n1092), .A1(n9352), .B0(final_result_ieee[0]), .B1(
n10014), .Y(n351) );
INVX4TS U2648 ( .A(n7404), .Y(n3178) );
NAND4BX1TS U2649 ( .AN(n696), .B(n9558), .C(n9557), .D(n9556), .Y(n10437) );
NOR2X1TS U2650 ( .A(n9741), .B(n10391), .Y(n9739) );
CLKMX2X2TS U2651 ( .A(n9784), .B(P_Sgf[1]), .S0(n10561), .Y(n422) );
OAI21X1TS U2652 ( .A0(n9427), .A1(n1850), .B0(n1849), .Y(n1851) );
BUFX3TS U2653 ( .A(n9023), .Y(n9320) );
OAI21X1TS U2654 ( .A0(n9266), .A1(n9123), .B0(n9122), .Y(n9124) );
OAI21X1TS U2655 ( .A0(n9427), .A1(n9426), .B0(n9425), .Y(n9431) );
OAI21X1TS U2656 ( .A0(n9266), .A1(n9114), .B0(n9113), .Y(n9115) );
OAI21X1TS U2657 ( .A0(n9150), .A1(n9177), .B0(n9176), .Y(n9182) );
OAI21X1TS U2658 ( .A0(n9427), .A1(n9165), .B0(n9164), .Y(n9168) );
AOI2BB1X1TS U2659 ( .A0N(n9138), .A1N(n9121), .B0(n9120), .Y(n9122) );
XOR2X1TS U2660 ( .A(n693), .B(n694), .Y(n10231) );
OAI21X1TS U2661 ( .A0(n9427), .A1(n9137), .B0(n9138), .Y(n8919) );
OR2X2TS U2662 ( .A(n8361), .B(n8378), .Y(n8189) );
OAI21X1TS U2663 ( .A0(n9427), .A1(n8932), .B0(n8931), .Y(n8937) );
NAND2X4TS U2664 ( .A(n1397), .B(n1395), .Y(n1394) );
NAND2BX1TS U2665 ( .AN(n667), .B(n1821), .Y(n1822) );
OAI21X1TS U2666 ( .A0(n9427), .A1(n8874), .B0(n8873), .Y(n8877) );
OR2X2TS U2667 ( .A(n3013), .B(n3012), .Y(n1790) );
OAI21X1TS U2668 ( .A0(n9266), .A1(n8910), .B0(n8909), .Y(n8914) );
XOR2X1TS U2669 ( .A(n668), .B(n667), .Y(n10248) );
NOR2X1TS U2670 ( .A(n614), .B(n587), .Y(n10251) );
XOR2X1TS U2671 ( .A(n659), .B(n10483), .Y(n10253) );
XOR2X1TS U2672 ( .A(n10365), .B(n680), .Y(n10269) );
XOR2X1TS U2673 ( .A(n667), .B(n694), .Y(n10272) );
OAI21X1TS U2674 ( .A0(n9266), .A1(n8866), .B0(n8865), .Y(n8869) );
ADDFHX2TS U2675 ( .A(n4876), .B(n4875), .CI(n4874), .CO(n5057), .S(n4879) );
CLKMX2X2TS U2676 ( .A(n9753), .B(Add_result[12]), .S0(n9777), .Y(n567) );
ADDFHX2TS U2677 ( .A(n1952), .B(n1951), .CI(n1950), .CO(n1957), .S(n1959) );
XOR2X1TS U2678 ( .A(n654), .B(n655), .Y(n10284) );
ADDFHX2TS U2679 ( .A(n4037), .B(n4036), .CI(n4035), .CO(n4154), .S(n4051) );
INVX1TS U2680 ( .A(n9553), .Y(n10481) );
INVX2TS U2681 ( .A(n1921), .Y(n1658) );
XOR2X1TS U2682 ( .A(n9266), .B(n9103), .Y(n9104) );
NOR2X1TS U2683 ( .A(n619), .B(n592), .Y(n10276) );
XOR2X1TS U2684 ( .A(n10365), .B(n10374), .Y(n10246) );
OAI21X1TS U2685 ( .A0(n650), .A1(n677), .B0(n649), .Y(n10237) );
XOR2X1TS U2686 ( .A(n656), .B(n657), .Y(n10298) );
XOR2X1TS U2687 ( .A(n670), .B(n10366), .Y(n10291) );
OAI21X1TS U2688 ( .A0(n9613), .A1(n1497), .B0(n1495), .Y(n605) );
OAI21X1TS U2689 ( .A0(n652), .A1(n679), .B0(n10377), .Y(n10281) );
NOR2X1TS U2690 ( .A(n626), .B(n599), .Y(n10280) );
XOR2X1TS U2691 ( .A(n666), .B(n667), .Y(n10278) );
OAI21X1TS U2692 ( .A0(n664), .A1(n691), .B0(n663), .Y(n10266) );
XOR2X1TS U2693 ( .A(n656), .B(n10360), .Y(n10265) );
OAI21X1TS U2694 ( .A0(n648), .A1(n675), .B0(n10364), .Y(n10247) );
OAI21X1TS U2695 ( .A0(n670), .A1(n697), .B0(n10361), .Y(n10227) );
OAI21X1TS U2696 ( .A0(n9380), .A1(n9054), .B0(n9053), .Y(n9058) );
OAI21X1TS U2697 ( .A0(n9309), .A1(n9130), .B0(n9129), .Y(n9131) );
CLKMX2X4TS U2698 ( .A(Data_MX[15]), .B(Op_MX[15]), .S0(n8724), .Y(n661) );
INVX2TS U2699 ( .A(n1563), .Y(n1561) );
OAI21X1TS U2700 ( .A0(n9309), .A1(n9152), .B0(n9151), .Y(n9153) );
NOR2X1TS U2701 ( .A(n9743), .B(n10394), .Y(n9744) );
CLKMX2X2TS U2702 ( .A(Data_MX[8]), .B(Op_MX[8]), .S0(n8724), .Y(n654) );
NOR2X1TS U2703 ( .A(n9752), .B(n10392), .Y(n9750) );
CLKMX2X2TS U2704 ( .A(Data_MX[27]), .B(Op_MX[27]), .S0(n9613), .Y(n673) );
CLKMX2X2TS U2705 ( .A(Data_MY[32]), .B(Op_MY[32]), .S0(n884), .Y(n614) );
OAI21X1TS U2706 ( .A0(n9150), .A1(n9101), .B0(n10056), .Y(n8893) );
OAI21X1TS U2707 ( .A0(n9380), .A1(n8998), .B0(n8997), .Y(n9001) );
CLKMX2X2TS U2708 ( .A(Data_MX[4]), .B(Op_MX[4]), .S0(n890), .Y(n650) );
CLKMX2X2TS U2709 ( .A(Data_MY[12]), .B(Op_MY[12]), .S0(n889), .Y(n594) );
CLKMX2X2TS U2710 ( .A(Data_MX[32]), .B(n10549), .S0(n889), .Y(n10367) );
NOR2X1TS U2711 ( .A(n611), .B(n584), .Y(n10238) );
NOR2X1TS U2712 ( .A(n9733), .B(n10390), .Y(n9731) );
CLKMX2X2TS U2713 ( .A(Data_MX[25]), .B(n10541), .S0(n8748), .Y(n10366) );
CLKMX2X2TS U2714 ( .A(Data_MX[26]), .B(n10557), .S0(n8748), .Y(n672) );
ADDFHX2TS U2715 ( .A(n3511), .B(n3510), .CI(n3509), .CO(n3822), .S(n3514) );
OAI21X1TS U2716 ( .A0(n9309), .A1(n9308), .B0(n9307), .Y(n9310) );
XOR2X1TS U2717 ( .A(n687), .B(n10483), .Y(n10229) );
OAI21X1TS U2718 ( .A0(n9309), .A1(n9253), .B0(n9252), .Y(n9254) );
CLKMX2X2TS U2719 ( .A(Data_MY[26]), .B(n898), .S0(n9613), .Y(n608) );
CLKMX2X2TS U2720 ( .A(Data_MX[13]), .B(n10484), .S0(n8724), .Y(n659) );
OAI21X1TS U2721 ( .A0(n9380), .A1(n9012), .B0(n9011), .Y(n9015) );
CLKMX2X2TS U2722 ( .A(Data_MX[31]), .B(Op_MX[31]), .S0(n889), .Y(n677) );
INVX12TS U2723 ( .A(n1510), .Y(n6846) );
OAI21X1TS U2724 ( .A0(n9309), .A1(n9282), .B0(n9281), .Y(n9283) );
CLKMX2X2TS U2725 ( .A(Data_MY[25]), .B(n1245), .S0(n9613), .Y(n607) );
CLKMX2X2TS U2726 ( .A(Data_MY[24]), .B(n1254), .S0(n9613), .Y(n606) );
CLKMX2X2TS U2727 ( .A(Data_MX[14]), .B(Op_MX[14]), .S0(n8724), .Y(n660) );
CLKMX2X2TS U2728 ( .A(Data_MX[5]), .B(n10550), .S0(n889), .Y(n10377) );
OAI21X1TS U2729 ( .A0(n9574), .A1(n9219), .B0(n9218), .Y(n9220) );
CLKMX2X2TS U2730 ( .A(Data_MX[6]), .B(Op_MX[6]), .S0(n884), .Y(n652) );
CLKMX2X2TS U2731 ( .A(Data_MX[17]), .B(Op_MX[17]), .S0(n8748), .Y(n663) );
CLKMX2X2TS U2732 ( .A(Data_MY[21]), .B(n1240), .S0(n9613), .Y(n603) );
OAI21X1TS U2733 ( .A0(n9309), .A1(n9261), .B0(n9260), .Y(n9262) );
CLKMX2X2TS U2734 ( .A(Data_MX[22]), .B(Op_MX[22]), .S0(n8748), .Y(n668) );
CLKMX2X2TS U2735 ( .A(Data_MX[2]), .B(Op_MX[2]), .S0(n889), .Y(n648) );
NOR2X1TS U2736 ( .A(n620), .B(n593), .Y(n10277) );
CLKMX2X2TS U2737 ( .A(Data_MX[51]), .B(Op_MX[51]), .S0(n890), .Y(n697) );
OAI21X1TS U2738 ( .A0(n9309), .A1(n9119), .B0(n9118), .Y(n9120) );
CLKMX2X2TS U2739 ( .A(Data_MY[10]), .B(Op_MY[10]), .S0(n884), .Y(n592) );
NAND2BX1TS U2740 ( .AN(n1148), .B(n955), .Y(n3715) );
OAI21X1TS U2741 ( .A0(n9574), .A1(n9188), .B0(n9187), .Y(n9189) );
OAI21X1TS U2742 ( .A0(n9309), .A1(n9140), .B0(n9139), .Y(n9141) );
XOR2X1TS U2743 ( .A(n691), .B(n10376), .Y(n10216) );
OAI21X1TS U2744 ( .A0(n9309), .A1(n9110), .B0(n9109), .Y(n9111) );
XOR2X1TS U2745 ( .A(n10360), .B(n10374), .Y(n10218) );
CLKMX2X2TS U2746 ( .A(Data_MX[39]), .B(n10555), .S0(n890), .Y(n685) );
ADDFHX1TS U2747 ( .A(n2041), .B(n2039), .CI(n2040), .CO(n2172), .S(n2055) );
CLKMX2X2TS U2748 ( .A(Data_MX[16]), .B(Op_MX[16]), .S0(n8724), .Y(n662) );
CLKMX2X2TS U2749 ( .A(Data_MX[12]), .B(Op_MX[12]), .S0(n8724), .Y(n658) );
CLKMX2X2TS U2750 ( .A(Data_MX[35]), .B(n10542), .S0(n890), .Y(n10365) );
CLKMX2X2TS U2751 ( .A(Data_MX[34]), .B(n10482), .S0(n884), .Y(n680) );
CLKMX2X2TS U2752 ( .A(Data_MY[42]), .B(Op_MY[42]), .S0(n884), .Y(n624) );
CLKMX2X2TS U2753 ( .A(Data_MX[47]), .B(Op_MX[47]), .S0(n890), .Y(n693) );
ADDFHX2TS U2754 ( .A(n6285), .B(n6284), .CI(n6283), .CO(n6450), .S(n6309) );
CLKMX2X2TS U2755 ( .A(Data_MX[18]), .B(Op_MX[18]), .S0(n8748), .Y(n664) );
NOR2X1TS U2756 ( .A(n618), .B(n591), .Y(n10225) );
CLKMX2X2TS U2757 ( .A(Data_MX[33]), .B(Op_MX[33]), .S0(n890), .Y(n679) );
OAI21X1TS U2758 ( .A0(n9574), .A1(n9481), .B0(n9480), .Y(n9482) );
OAI21X1TS U2759 ( .A0(n9574), .A1(n9230), .B0(n9229), .Y(n9231) );
OAI21X1TS U2760 ( .A0(n9574), .A1(n9573), .B0(n9572), .Y(n9575) );
OAI21X1TS U2761 ( .A0(n9574), .A1(n9292), .B0(n10125), .Y(n9293) );
AND2X2TS U2762 ( .A(n8131), .B(n8624), .Y(n8132) );
OAI21X1TS U2763 ( .A0(n9574), .A1(n9470), .B0(n9469), .Y(n9471) );
NOR2X1TS U2764 ( .A(n612), .B(n585), .Y(n10223) );
NOR2X1TS U2765 ( .A(n610), .B(n583), .Y(n10220) );
AND2X8TS U2766 ( .A(n3609), .B(n3606), .Y(n3612) );
OAI21X1TS U2767 ( .A0(n9777), .A1(Sgf_normalized_result[2]), .B0(n9517), .Y(
n577) );
OAI21X1TS U2768 ( .A0(n9574), .A1(n9341), .B0(n9340), .Y(n9342) );
NOR2X4TS U2769 ( .A(n10363), .B(n9024), .Y(n9358) );
NOR2X4TS U2770 ( .A(FSM_selector_C), .B(n9024), .Y(n9023) );
ADDFHX2TS U2771 ( .A(n8160), .B(n8159), .CI(n8158), .CO(n8361), .S(n8313) );
NAND2BX1TS U2772 ( .AN(n1148), .B(n4943), .Y(n3281) );
OAI21X1TS U2773 ( .A0(n9574), .A1(n9200), .B0(n9199), .Y(n9201) );
OAI21X1TS U2774 ( .A0(n9574), .A1(n9208), .B0(n9207), .Y(n9209) );
CLKMX2X2TS U2775 ( .A(Data_MY[59]), .B(Op_MY[59]), .S0(n884), .Y(n641) );
CLKMX2X2TS U2776 ( .A(Data_MX[20]), .B(Op_MX[20]), .S0(n8748), .Y(n666) );
INVX1TS U2777 ( .A(n684), .Y(n9555) );
CLKMX2X2TS U2778 ( .A(n9768), .B(Add_result[6]), .S0(n886), .Y(n573) );
NAND4X1TS U2779 ( .A(n9544), .B(n9543), .C(n9542), .D(n9541), .Y(n9546) );
CLKMX2X2TS U2780 ( .A(Data_MY[6]), .B(Op_MY[6]), .S0(n9945), .Y(n588) );
CLKMX2X2TS U2781 ( .A(Data_MY[33]), .B(Op_MY[33]), .S0(n9618), .Y(n615) );
CLKMX2X2TS U2782 ( .A(n9771), .B(Add_result[5]), .S0(n887), .Y(n574) );
BUFX12TS U2783 ( .A(n2715), .Y(n982) );
CLKMX2X2TS U2784 ( .A(Data_MX[37]), .B(n10545), .S0(n9615), .Y(n10360) );
NAND2X2TS U2785 ( .A(n1309), .B(n1308), .Y(n7289) );
CLKMX2X2TS U2786 ( .A(Data_MX[36]), .B(n10558), .S0(n9615), .Y(n10374) );
XOR2X1TS U2787 ( .A(n675), .B(n10375), .Y(n10222) );
XOR2X2TS U2788 ( .A(n1885), .B(n1616), .Y(n1892) );
CLKMX2X2TS U2789 ( .A(Data_MY[3]), .B(Op_MY[3]), .S0(n9958), .Y(n585) );
CLKMX2X2TS U2790 ( .A(Data_MY[54]), .B(Op_MY[54]), .S0(n889), .Y(n636) );
CLKMX2X2TS U2791 ( .A(Data_MY[53]), .B(Op_MY[53]), .S0(n889), .Y(n635) );
CLKMX2X2TS U2792 ( .A(Data_MY[5]), .B(Op_MY[5]), .S0(n9958), .Y(n587) );
CLKMX2X2TS U2793 ( .A(Data_MX[46]), .B(n10552), .S0(n9615), .Y(n10376) );
CLKMX2X2TS U2794 ( .A(Data_MY[28]), .B(Op_MY[28]), .S0(n9958), .Y(n610) );
CLKINVX6TS U2795 ( .A(n1024), .Y(n762) );
AO22X1TS U2796 ( .A0(n8726), .A1(Data_MX[63]), .B0(n9618), .B1(Op_MX[63]),
.Y(n645) );
XOR2X1TS U2797 ( .A(n646), .B(n10364), .Y(n10283) );
CLKMX2X2TS U2798 ( .A(Data_MY[57]), .B(Op_MY[57]), .S0(n890), .Y(n639) );
OAI21X1TS U2799 ( .A0(n9380), .A1(n9065), .B0(n10205), .Y(n9068) );
CLKMX2X2TS U2800 ( .A(Data_MY[61]), .B(Op_MY[61]), .S0(n9622), .Y(n643) );
CLKMX2X2TS U2801 ( .A(Data_MX[53]), .B(Op_MX[53]), .S0(n9622), .Y(n699) );
XOR2X1TS U2802 ( .A(n9368), .B(n10054), .Y(n9369) );
XOR2X1TS U2803 ( .A(n9362), .B(n10061), .Y(n9363) );
OAI21X1TS U2804 ( .A0(n9380), .A1(n10176), .B0(n10057), .Y(n9077) );
XOR2X1TS U2805 ( .A(n9380), .B(n10055), .Y(n9381) );
CLKMX2X2TS U2806 ( .A(n9774), .B(Add_result[3]), .S0(n9777), .Y(n576) );
CLKMX2X2TS U2807 ( .A(Data_MX[52]), .B(Op_MX[52]), .S0(n9622), .Y(n698) );
CLKMX2X2TS U2808 ( .A(Data_MX[58]), .B(Op_MX[58]), .S0(n9618), .Y(n704) );
AO21X1TS U2809 ( .A0(n1121), .A1(n969), .B0(n1647), .Y(n7908) );
CLKMX2X2TS U2810 ( .A(Data_MY[36]), .B(Op_MY[36]), .S0(n9958), .Y(n618) );
CLKMX2X2TS U2811 ( .A(Data_MX[60]), .B(Op_MX[60]), .S0(n889), .Y(n706) );
OAI21X1TS U2812 ( .A0(n9505), .A1(n1846), .B0(n1845), .Y(n1847) );
CLKMX2X2TS U2813 ( .A(Data_MX[43]), .B(n10543), .S0(n9615), .Y(n689) );
CLKMX2X2TS U2814 ( .A(Data_MY[9]), .B(Op_MY[9]), .S0(n9615), .Y(n591) );
CLKMX2X2TS U2815 ( .A(Data_MY[56]), .B(Op_MY[56]), .S0(n9622), .Y(n638) );
OR2X2TS U2816 ( .A(n2710), .B(n2717), .Y(n820) );
OAI21X1TS U2817 ( .A0(n9380), .A1(n9039), .B0(n9038), .Y(n9042) );
NAND2X2TS U2818 ( .A(n1757), .B(n1756), .Y(n6715) );
AO21X1TS U2819 ( .A0(n9274), .A1(n1100), .B0(n9273), .Y(n9275) );
CLKMX2X2TS U2820 ( .A(Data_MY[44]), .B(Op_MY[44]), .S0(n9945), .Y(n626) );
CLKMX2X2TS U2821 ( .A(Data_MX[61]), .B(Op_MX[61]), .S0(n9622), .Y(n707) );
NOR2X6TS U2822 ( .A(n1565), .B(n1564), .Y(n1563) );
INVX4TS U2823 ( .A(n888), .Y(n890) );
CLKMX2X2TS U2824 ( .A(Data_MY[47]), .B(n7739), .S0(n9622), .Y(n629) );
CLKMX2X2TS U2825 ( .A(Data_MY[0]), .B(Op_MY[0]), .S0(n9945), .Y(n582) );
CLKMX2X2TS U2826 ( .A(Data_MY[27]), .B(Op_MY[27]), .S0(n9945), .Y(n609) );
OAI21X1TS U2827 ( .A0(n9380), .A1(n9031), .B0(n9030), .Y(n9035) );
CLKMX2X2TS U2828 ( .A(Data_MY[37]), .B(Op_MY[37]), .S0(n9958), .Y(n619) );
NAND2BX1TS U2829 ( .AN(n1148), .B(n5352), .Y(n4211) );
CLKMX2X2TS U2830 ( .A(Data_MY[38]), .B(Op_MY[38]), .S0(n9958), .Y(n620) );
CLKMX2X2TS U2831 ( .A(Data_MX[54]), .B(Op_MX[54]), .S0(n890), .Y(n700) );
INVX4TS U2832 ( .A(n888), .Y(n884) );
CLKMX2X2TS U2833 ( .A(Data_MY[4]), .B(Op_MY[4]), .S0(n9618), .Y(n586) );
CLKMX2X2TS U2834 ( .A(Data_MY[30]), .B(Op_MY[30]), .S0(n9958), .Y(n612) );
XOR2X1TS U2835 ( .A(n687), .B(n688), .Y(n10274) );
OAI21X1TS U2836 ( .A0(n9505), .A1(n9504), .B0(n9503), .Y(n9506) );
ADDHX1TS U2837 ( .A(n1930), .B(n1929), .CO(n1955), .S(n1950) );
CLKMX2X2TS U2838 ( .A(Data_MX[55]), .B(n1094), .S0(n9622), .Y(n701) );
CLKMX2X2TS U2839 ( .A(Data_MY[1]), .B(Op_MY[1]), .S0(n9958), .Y(n583) );
CLKMX2X2TS U2840 ( .A(Data_MY[55]), .B(Op_MY[55]), .S0(n9622), .Y(n637) );
CLKMX2X2TS U2841 ( .A(Data_MX[62]), .B(Op_MX[62]), .S0(n9615), .Y(n708) );
OAI21X1TS U2842 ( .A0(n9505), .A1(n9495), .B0(n9494), .Y(n9496) );
CLKMX2X2TS U2843 ( .A(Data_MY[2]), .B(Op_MY[2]), .S0(n9618), .Y(n584) );
CLKMX2X2TS U2844 ( .A(Data_MY[29]), .B(Op_MY[29]), .S0(n9945), .Y(n611) );
ADDFHX2TS U2845 ( .A(n2461), .B(n2460), .CI(n2459), .CO(n2475), .S(n2454) );
CLKMX2X2TS U2846 ( .A(Data_MX[59]), .B(Op_MX[59]), .S0(n9622), .Y(n705) );
CLKMX2X2TS U2847 ( .A(Data_MY[60]), .B(Op_MY[60]), .S0(n9615), .Y(n642) );
NAND2X4TS U2848 ( .A(n1694), .B(n4134), .Y(n4056) );
AO21X1TS U2849 ( .A0(n1122), .A1(n3813), .B0(n7933), .Y(n7961) );
INVX4TS U2850 ( .A(n8726), .Y(n9618) );
INVX12TS U2851 ( .A(n1002), .Y(n1004) );
INVX12TS U2852 ( .A(n7887), .Y(n1120) );
AO21X1TS U2853 ( .A0(n1136), .A1(n1129), .B0(n10293), .Y(n4666) );
CLKMX2X2TS U2854 ( .A(Data_MX[49]), .B(Op_MX[49]), .S0(n8725), .Y(n695) );
AO21X1TS U2855 ( .A0(n3876), .A1(n1130), .B0(n10296), .Y(n4292) );
CLKMX2X2TS U2856 ( .A(Data_MX[57]), .B(Op_MX[57]), .S0(n885), .Y(n703) );
CLKMX2X2TS U2857 ( .A(Data_MY[35]), .B(n906), .S0(n885), .Y(n617) );
CLKMX2X2TS U2858 ( .A(Data_MY[7]), .B(n913), .S0(n885), .Y(n589) );
CLKMX2X2TS U2859 ( .A(Data_MY[52]), .B(Op_MY[52]), .S0(n885), .Y(n634) );
NOR2X1TS U2860 ( .A(n9690), .B(n9631), .Y(n9639) );
CLKMX2X2TS U2861 ( .A(Op_MY[41]), .B(Data_MY[41]), .S0(n888), .Y(n623) );
CLKMX2X2TS U2862 ( .A(Data_MX[38]), .B(Op_MX[38]), .S0(n8725), .Y(n684) );
AO21X1TS U2863 ( .A0(n812), .A1(n758), .B0(n10341), .Y(n5536) );
OAI21X4TS U2864 ( .A0(n9022), .A1(n9021), .B0(FS_Module_state_reg[1]), .Y(
n9644) );
CLKMX2X2TS U2865 ( .A(Data_MX[0]), .B(Op_MX[0]), .S0(n8725), .Y(n646) );
CLKMX2X2TS U2866 ( .A(Data_MY[11]), .B(Op_MY[11]), .S0(n8725), .Y(n593) );
CLKMX2X2TS U2867 ( .A(Data_MY[58]), .B(Op_MY[58]), .S0(n885), .Y(n640) );
OAI21X1TS U2868 ( .A0(n9008), .A1(n9007), .B0(n10160), .Y(n9009) );
NOR2X1TS U2869 ( .A(n9767), .B(n10393), .Y(n9765) );
OAI22X2TS U2870 ( .A0(n946), .A1(n6457), .B0(n7710), .B1(n6542), .Y(n6530)
);
INVX1TS U2871 ( .A(n9670), .Y(n9671) );
XOR2X1TS U2872 ( .A(n9375), .B(n10053), .Y(n9376) );
INVX2TS U2873 ( .A(n3505), .Y(n3451) );
CLKMX2X2TS U2874 ( .A(Data_MX[41]), .B(Op_MX[41]), .S0(n8725), .Y(n687) );
CLKMX2X2TS U2875 ( .A(Data_MX[29]), .B(Op_MX[29]), .S0(n8725), .Y(n675) );
CLKMX2X2TS U2876 ( .A(Data_MX[30]), .B(n10546), .S0(n8725), .Y(n10375) );
OAI21X1TS U2877 ( .A0(n9173), .A1(n9172), .B0(n10129), .Y(n9174) );
XOR2X1TS U2878 ( .A(n9096), .B(n10059), .Y(n9097) );
CLKMX2X2TS U2879 ( .A(Op_MY[51]), .B(Data_MY[51]), .S0(n888), .Y(n633) );
XOR2X1TS U2880 ( .A(n9396), .B(n10058), .Y(n9397) );
OAI21X1TS U2881 ( .A0(n8927), .A1(n8926), .B0(n8925), .Y(n8928) );
CLKMX2X2TS U2882 ( .A(Data_MX[44]), .B(n10478), .S0(n8725), .Y(n10373) );
XOR2X1TS U2883 ( .A(n9388), .B(n10060), .Y(n9389) );
INVX2TS U2884 ( .A(n3945), .Y(n3725) );
XOR2X2TS U2885 ( .A(n2793), .B(n2987), .Y(n2794) );
OAI21X1TS U2886 ( .A0(n9365), .A1(n10164), .B0(n10064), .Y(n9360) );
NOR2X1TS U2887 ( .A(n9364), .B(n10164), .Y(n9361) );
NOR2X1TS U2888 ( .A(n9772), .B(Sgf_normalized_result[4]), .Y(n9770) );
NAND2X4TS U2889 ( .A(n4840), .B(n4839), .Y(n4843) );
NAND2X1TS U2890 ( .A(n4053), .B(n4134), .Y(n844) );
BUFX8TS U2891 ( .A(n4620), .Y(n6150) );
XOR2X2TS U2892 ( .A(n7070), .B(n1574), .Y(n4270) );
INVX12TS U2893 ( .A(n1647), .Y(n1051) );
OAI21X1TS U2894 ( .A0(n9365), .A1(n10162), .B0(n10163), .Y(n9366) );
INVX1TS U2895 ( .A(n9170), .Y(n9171) );
NOR2X1TS U2896 ( .A(n9364), .B(n10162), .Y(n9367) );
INVX1TS U2897 ( .A(n9006), .Y(n9008) );
INVX1TS U2898 ( .A(n8922), .Y(n8923) );
INVX1TS U2899 ( .A(n9004), .Y(n9005) );
OR2X2TS U2900 ( .A(n8935), .B(n8934), .Y(n8936) );
CLKMX2X2TS U2901 ( .A(Op_MX[53]), .B(exp_oper_result[1]), .S0(n896), .Y(
S_Oper_A_exp[1]) );
INVX1TS U2902 ( .A(n9737), .Y(n9738) );
INVX1TS U2903 ( .A(n9748), .Y(n9749) );
INVX1TS U2904 ( .A(n9769), .Y(n9772) );
NOR2X1TS U2905 ( .A(n9716), .B(n9626), .Y(n9627) );
NAND2X6TS U2906 ( .A(n1870), .B(DP_OP_168J27_122_4811_n6619), .Y(n1872) );
NOR2X1TS U2907 ( .A(n9737), .B(n9633), .Y(n9634) );
NOR2X1TS U2908 ( .A(n9759), .B(n9635), .Y(n9637) );
INVX1TS U2909 ( .A(n8933), .Y(n8934) );
INVX1TS U2910 ( .A(n9428), .Y(n9429) );
INVX1TS U2911 ( .A(n9178), .Y(n9180) );
OR2X2TS U2912 ( .A(n9013), .B(n10204), .Y(n9014) );
INVX1TS U2913 ( .A(n9292), .Y(n9245) );
CLKMX2X2TS U2914 ( .A(n9527), .B(n10454), .S0(n10435), .Y(n468) );
CLKMX2X2TS U2915 ( .A(n9526), .B(n10460), .S0(n10435), .Y(n471) );
CLKMX2X2TS U2916 ( .A(n9525), .B(n10462), .S0(n10434), .Y(n470) );
INVX12TS U2917 ( .A(n8406), .Y(n8177) );
NAND2X6TS U2918 ( .A(n2335), .B(n3472), .Y(n2337) );
CLKMX2X2TS U2919 ( .A(n9524), .B(n10461), .S0(n10435), .Y(n469) );
NAND2X4TS U2920 ( .A(n5318), .B(DP_OP_168J27_122_4811_n3241), .Y(n1507) );
INVX1TS U2921 ( .A(n9297), .Y(n9298) );
CLKMX2X2TS U2922 ( .A(n9528), .B(n10455), .S0(n10435), .Y(n464) );
OAI21X1TS U2923 ( .A0(n10207), .A1(n10090), .B0(n9083), .Y(n9084) );
CLKMX2X2TS U2924 ( .A(Op_MX[58]), .B(exp_oper_result[6]), .S0(n896), .Y(
S_Oper_A_exp[6]) );
CLKMX2X2TS U2925 ( .A(Op_MX[59]), .B(exp_oper_result[7]), .S0(n896), .Y(
S_Oper_A_exp[7]) );
CLKMX2X2TS U2926 ( .A(Op_MX[60]), .B(exp_oper_result[8]), .S0(n896), .Y(
S_Oper_A_exp[8]) );
CLKMX2X2TS U2927 ( .A(Op_MX[61]), .B(exp_oper_result[9]), .S0(n896), .Y(
S_Oper_A_exp[9]) );
CLKMX2X2TS U2928 ( .A(Op_MX[62]), .B(exp_oper_result[10]), .S0(n896), .Y(
S_Oper_A_exp[10]) );
CLKMX2X2TS U2929 ( .A(n9523), .B(n10463), .S0(n10434), .Y(n472) );
OAI21X1TS U2930 ( .A0(n9013), .A1(n10160), .B0(n10159), .Y(n1830) );
CLKMX2X2TS U2931 ( .A(n1094), .B(exp_oper_result[3]), .S0(n809), .Y(
S_Oper_A_exp[3]) );
CLKBUFX3TS U2932 ( .A(n10568), .Y(n10198) );
CLKMX2X2TS U2933 ( .A(Op_MX[57]), .B(exp_oper_result[5]), .S0(n809), .Y(
S_Oper_A_exp[5]) );
CLKMX2X2TS U2934 ( .A(n10439), .B(n10438), .S0(n10435), .Y(n466) );
CLKMX2X2TS U2935 ( .A(n10445), .B(n10444), .S0(n10435), .Y(n467) );
CLKMX2X2TS U2936 ( .A(n10441), .B(n10440), .S0(n10435), .Y(n465) );
CLKMX2X2TS U2937 ( .A(n10443), .B(n10442), .S0(n10434), .Y(n463) );
OAI21X1TS U2938 ( .A0(n10207), .A1(n10097), .B0(n10098), .Y(n9353) );
NOR2X4TS U2939 ( .A(FS_Module_state_reg[0]), .B(FS_Module_state_reg[2]), .Y(
n9550) );
OAI21X1TS U2940 ( .A0(n10207), .A1(n10070), .B0(n10071), .Y(n9091) );
BUFX16TS U2941 ( .A(n780), .Y(n7862) );
INVX8TS U2942 ( .A(n10350), .Y(n8406) );
INVX12TS U2943 ( .A(n917), .Y(n918) );
INVX2TS U2944 ( .A(DP_OP_168J27_122_4811_n3530), .Y(n3596) );
OAI21X1TS U2945 ( .A0(n10163), .A1(n10095), .B0(n10096), .Y(n1825) );
INVX12TS U2946 ( .A(n10025), .Y(n2609) );
OAI21X1TS U2947 ( .A0(n10127), .A1(n10166), .B0(n10081), .Y(n9393) );
NOR2X1TS U2948 ( .A(n10167), .B(n10166), .Y(n9394) );
NOR2X1TS U2949 ( .A(Sgf_normalized_result[4]), .B(Sgf_normalized_result[5]),
.Y(n9636) );
NOR2X1TS U2950 ( .A(n10371), .B(n10362), .Y(n9624) );
XNOR2X2TS U2951 ( .A(n1147), .B(n4943), .Y(n4122) );
BUFX12TS U2952 ( .A(n837), .Y(n1147) );
ADDFX2TS U2953 ( .A(n2010), .B(n2009), .CI(n2008), .CO(n2056), .S(n2016) );
ADDFHX2TS U2954 ( .A(n2057), .B(n2056), .CI(n2055), .CO(n2184), .S(n2060) );
NAND2X6TS U2955 ( .A(DP_OP_168J27_122_4811_n8193), .B(n5236), .Y(n4030) );
XNOR2X4TS U2956 ( .A(n1182), .B(n9621), .Y(n5377) );
BUFX16TS U2957 ( .A(Op_MY[35]), .Y(n9621) );
ADDFHX2TS U2958 ( .A(n3179), .B(n3178), .CI(n3177), .CO(n3232), .S(n3164) );
BUFX4TS U2959 ( .A(n827), .Y(n4731) );
OAI22X2TS U2960 ( .A0(n869), .A1(n5120), .B0(n5403), .B1(n5243), .Y(n5242)
);
BUFX12TS U2961 ( .A(n6866), .Y(n869) );
NAND2X4TS U2962 ( .A(n5796), .B(n5795), .Y(n8122) );
OAI22X2TS U2963 ( .A0(n932), .A1(n4614), .B0(n5115), .B1(n4776), .Y(n4761)
);
OAI22X4TS U2964 ( .A0(n1167), .A1(n4251), .B0(n10332), .B1(n4505), .Y(n4508)
);
NAND2X4TS U2965 ( .A(n3189), .B(n1608), .Y(n1520) );
OR2X2TS U2966 ( .A(n3656), .B(n6345), .Y(n777) );
OR2X2TS U2967 ( .A(n3706), .B(n6344), .Y(n778) );
NAND2X2TS U2968 ( .A(n777), .B(n778), .Y(n3767) );
BUFX16TS U2969 ( .A(n3199), .Y(n1146) );
OAI21X1TS U2970 ( .A0(n7596), .A1(n7591), .B0(n7597), .Y(n7550) );
XNOR2X4TS U2971 ( .A(n7615), .B(n7614), .Y(n8143) );
OAI22X2TS U2972 ( .A0(n1557), .A1(n6293), .B0(n1027), .B1(n6454), .Y(n6475)
);
INVX2TS U2973 ( .A(n6691), .Y(n782) );
NOR2X4TS U2974 ( .A(n1075), .B(Op_MY[16]), .Y(n4489) );
XNOR2X1TS U2975 ( .A(DP_OP_168J27_122_4811_n8550), .B(Op_MY[16]), .Y(n4303)
);
NAND2X4TS U2976 ( .A(n9619), .B(Op_MY[16]), .Y(n4491) );
BUFX12TS U2977 ( .A(Op_MY[16]), .Y(n3447) );
BUFX12TS U2978 ( .A(n1190), .Y(n924) );
XNOR2X2TS U2979 ( .A(n1573), .B(n5963), .Y(n3755) );
OR2X4TS U2980 ( .A(n5303), .B(n5302), .Y(n8078) );
INVX6TS U2981 ( .A(n7455), .Y(n4477) );
ADDFHX2TS U2982 ( .A(n5815), .B(n5814), .CI(n5813), .CO(n5999), .S(n5893) );
CLKXOR2X4TS U2983 ( .A(n5333), .B(n10324), .Y(n5335) );
NAND2X6TS U2984 ( .A(DP_OP_168J27_122_4811_n3251), .B(n2994), .Y(n3048) );
OAI22X2TS U2985 ( .A0(n6541), .A1(n5484), .B0(DP_OP_168J27_122_4811_n8215),
.B1(n5547), .Y(n5542) );
ADDFX2TS U2986 ( .A(n6308), .B(n920), .CI(n6307), .CO(n6467), .S(n6285) );
ADDFHX2TS U2987 ( .A(n6168), .B(n6305), .CI(n6304), .CO(n6464), .S(n6310) );
BUFX4TS U2988 ( .A(DP_OP_168J27_122_4811_n6617), .Y(n2308) );
BUFX16TS U2989 ( .A(n4838), .Y(n2606) );
XNOR2X2TS U2990 ( .A(n1147), .B(n4944), .Y(n4466) );
ADDFX2TS U2991 ( .A(n8130), .B(n2724), .CI(n2723), .CO(n2811), .S(n2711) );
OR2X6TS U2992 ( .A(n8642), .B(n8641), .Y(n8654) );
XNOR2X2TS U2993 ( .A(n6050), .B(n1037), .Y(n5900) );
INVX6TS U2994 ( .A(n5311), .Y(n1751) );
NAND2X6TS U2995 ( .A(n5309), .B(n5308), .Y(n8065) );
AOI21X2TS U2996 ( .A0(n8067), .A1(n8064), .B0(n7837), .Y(n1485) );
NAND2X4TS U2997 ( .A(n8494), .B(n8493), .Y(n8825) );
XNOR2X2TS U2998 ( .A(n1180), .B(n1050), .Y(n7221) );
NOR2X2TS U2999 ( .A(n7474), .B(n7473), .Y(n8701) );
NAND2X8TS U3000 ( .A(n8263), .B(n8485), .Y(n8489) );
NAND2X6TS U3001 ( .A(n5315), .B(n7834), .Y(n1703) );
ADDFHX2TS U3002 ( .A(n3797), .B(n3796), .CI(n3795), .CO(n3856), .S(n3794) );
BUFX4TS U3003 ( .A(n3714), .Y(n1158) );
BUFX8TS U3004 ( .A(DP_OP_168J27_122_4811_n8534), .Y(n1077) );
BUFX8TS U3005 ( .A(DP_OP_168J27_122_4811_n8534), .Y(n3376) );
ADDFHX2TS U3006 ( .A(n2186), .B(n2185), .CI(n2184), .CO(n2191), .S(n2193) );
ADDFX2TS U3007 ( .A(n2168), .B(n2167), .CI(n2166), .CO(n2189), .S(n2185) );
NAND2X4TS U3008 ( .A(n4187), .B(n4186), .Y(n4406) );
XNOR2X2TS U3009 ( .A(n7377), .B(n8416), .Y(n7179) );
BUFX16TS U3010 ( .A(n4273), .Y(n7273) );
OR2X1TS U3011 ( .A(n7463), .B(n7464), .Y(n1805) );
XNOR2X4TS U3012 ( .A(n8473), .B(n1022), .Y(n6004) );
AOI21X2TS U3013 ( .A0(n9825), .A1(n9822), .B0(n1925), .Y(n1926) );
NAND2X8TS U3014 ( .A(n4848), .B(n4850), .Y(n4849) );
XNOR2X4TS U3015 ( .A(n949), .B(n985), .Y(n5498) );
OAI22X2TS U3016 ( .A0(n3804), .A1(n2108), .B0(n2345), .B1(n2132), .Y(n2144)
);
XNOR2X2TS U3017 ( .A(n1145), .B(n6769), .Y(n4733) );
BUFX8TS U3018 ( .A(n6934), .Y(n1211) );
XOR2X2TS U3019 ( .A(n1211), .B(n1574), .Y(n4148) );
OAI22X2TS U3020 ( .A0(n6159), .A1(n6935), .B0(n1211), .B1(n6707), .Y(n6809)
);
ADDFHX2TS U3021 ( .A(n6217), .B(n6216), .CI(n6215), .CO(n6316), .S(n6229) );
OAI2BB1X4TS U3022 ( .A0N(n7487), .A1N(n1276), .B0(n5717), .Y(n1275) );
BUFX20TS U3023 ( .A(n757), .Y(n3589) );
XNOR2X2TS U3024 ( .A(n1028), .B(n989), .Y(n4497) );
NAND2X8TS U3025 ( .A(n1357), .B(n1355), .Y(n1692) );
NAND2X4TS U3026 ( .A(n3090), .B(n3089), .Y(n3106) );
ADDFX2TS U3027 ( .A(n6973), .B(n6972), .CI(n6971), .CO(n7106), .S(n6952) );
XNOR2X2TS U3028 ( .A(n1031), .B(n7245), .Y(n6895) );
OAI22X2TS U3029 ( .A0(n2082), .A1(n2693), .B0(n2772), .B1(n10338), .Y(n2769)
);
XNOR2X2TS U3030 ( .A(n2609), .B(n9611), .Y(n2693) );
OAI22X2TS U3031 ( .A0(n2890), .A1(n2256), .B0(n994), .B1(n2287), .Y(n2283)
);
XNOR2X1TS U3032 ( .A(n2776), .B(n3447), .Y(n2256) );
XNOR2X4TS U3033 ( .A(n6460), .B(n9965), .Y(n5866) );
ADDFX2TS U3034 ( .A(n6535), .B(n6534), .CI(n6533), .CO(n6693), .S(n6525) );
XOR2X2TS U3035 ( .A(n5656), .B(n5655), .Y(n5711) );
XNOR2X2TS U3036 ( .A(n7051), .B(n5352), .Y(n6062) );
XNOR2X4TS U3037 ( .A(n1183), .B(n3840), .Y(n2774) );
OAI22X2TS U3038 ( .A0(n5545), .A1(n4149), .B0(n10333), .B1(n4245), .Y(n4263)
);
NOR2X6TS U3039 ( .A(n4656), .B(n4657), .Y(n1631) );
ADDHX4TS U3040 ( .A(n4100), .B(n4099), .CO(n4215), .S(n4116) );
INVX12TS U3041 ( .A(n1626), .Y(n6866) );
CMPR32X4TS U3042 ( .A(n5242), .B(n5241), .C(n5240), .CO(n5441), .S(n5228) );
XNOR2X2TS U3043 ( .A(n2898), .B(n2434), .Y(n1899) );
XNOR2X2TS U3044 ( .A(n982), .B(n5352), .Y(n4577) );
NAND2X2TS U3045 ( .A(n1532), .B(n1531), .Y(n3265) );
NAND2X8TS U3046 ( .A(n1607), .B(n1605), .Y(n3638) );
XNOR2X2TS U3047 ( .A(n1185), .B(n913), .Y(n2216) );
NAND2X6TS U3048 ( .A(n6657), .B(n8005), .Y(n6659) );
INVX6TS U3049 ( .A(n6012), .Y(n6079) );
OAI22X2TS U3050 ( .A0(n5423), .A1(n6701), .B0(n6700), .B1(n5457), .Y(n5462)
);
OAI22X4TS U3051 ( .A0(n5646), .A1(n5326), .B0(n6999), .B1(n3715), .Y(n3984)
);
NAND2X6TS U3052 ( .A(n3608), .B(n3607), .Y(n3671) );
NOR2X8TS U3053 ( .A(n7972), .B(n8124), .Y(n1708) );
BUFX4TS U3054 ( .A(n1359), .Y(n1358) );
ADDFHX2TS U3055 ( .A(n8289), .B(n8288), .CI(n8287), .CO(n8322), .S(n8295) );
BUFX16TS U3056 ( .A(n8225), .Y(n8823) );
NOR2X6TS U3057 ( .A(n7799), .B(n7801), .Y(n7803) );
XOR2X2TS U3058 ( .A(n1193), .B(n810), .Y(n4509) );
ADDFHX4TS U3059 ( .A(n774), .B(n6849), .CI(n7557), .CO(n6950), .S(n6843) );
INVX4TS U3060 ( .A(n8486), .Y(n8807) );
ADDFHX2TS U3061 ( .A(n4502), .B(n4503), .CI(n4501), .CO(n4646), .S(n4519) );
NAND2X6TS U3062 ( .A(n3639), .B(n3642), .Y(n4132) );
NOR2BX4TS U3063 ( .AN(n3642), .B(DP_OP_168J27_122_4811_n3541), .Y(n1553) );
BUFX16TS U3064 ( .A(n4143), .Y(n7227) );
XNOR2X2TS U3065 ( .A(n1250), .B(n8283), .Y(n6674) );
OAI22X2TS U3066 ( .A0(n6791), .A1(n1196), .B0(n6851), .B1(n1054), .Y(n6849)
);
ADDFX2TS U3067 ( .A(n7023), .B(n7022), .CI(n7021), .CO(n7091), .S(n6995) );
OAI22X4TS U3068 ( .A0(n2864), .A1(n10334), .B0(n1341), .B1(n3818), .Y(n2842)
);
INVX6TS U3069 ( .A(n780), .Y(n781) );
INVX8TS U3070 ( .A(n7862), .Y(n1647) );
ADDFHX2TS U3071 ( .A(n6816), .B(n6815), .CI(n6814), .CO(n6888), .S(n6824) );
ADDFHX2TS U3072 ( .A(n6695), .B(n6694), .CI(n6693), .CO(n6816), .S(n6717) );
ADDFHX2TS U3073 ( .A(n6471), .B(n6470), .CI(n6469), .CO(n6545), .S(n6477) );
ADDFX2TS U3074 ( .A(n6960), .B(n6959), .CI(n6958), .CO(n7097), .S(n6949) );
ADDFHX4TS U3075 ( .A(n2686), .B(n2685), .CI(n2684), .CO(n2780), .S(n2680) );
ADDFHX4TS U3076 ( .A(n3469), .B(n3468), .CI(n3467), .CO(n3498), .S(n3462) );
OAI21X2TS U3077 ( .A0(n4741), .A1(n4742), .B0(n1263), .Y(n1261) );
XNOR2X1TS U3078 ( .A(DP_OP_168J27_122_4811_n8456), .B(
DP_OP_168J27_122_4811_n8519), .Y(n6112) );
XOR2X2TS U3079 ( .A(DP_OP_168J27_122_4811_n8519), .B(
DP_OP_168J27_122_4811_n8520), .Y(n5074) );
INVX8TS U3080 ( .A(n7428), .Y(n4009) );
OAI22X4TS U3081 ( .A0(n4752), .A1(n3310), .B0(n1125), .B1(n3577), .Y(n3582)
);
NAND2X4TS U3082 ( .A(n4002), .B(n4003), .Y(n1755) );
NOR2X6TS U3083 ( .A(n1050), .B(n1240), .Y(n4867) );
XNOR2X2TS U3084 ( .A(n7862), .B(n1240), .Y(n4395) );
NAND2X4TS U3085 ( .A(n5172), .B(n5178), .Y(n5181) );
NAND2BX1TS U3086 ( .AN(n7406), .B(n3233), .Y(n1531) );
ADDFHX2TS U3087 ( .A(n3499), .B(n3498), .CI(n3497), .CO(n3793), .S(n3484) );
OAI21X2TS U3088 ( .A0(n3485), .A1(n3483), .B0(n3484), .Y(n1642) );
NOR2X4TS U3089 ( .A(n2818), .B(n2817), .Y(n3082) );
NAND2BX2TS U3090 ( .AN(n1149), .B(n5898), .Y(n2630) );
OAI22X2TS U3091 ( .A0(n5332), .A1(n7000), .B0(n5506), .B1(n6999), .Y(n5576)
);
OAI22X2TS U3092 ( .A0(n5331), .A1(n1020), .B0(n5345), .B1(n1155), .Y(n5577)
);
ADDFHX4TS U3093 ( .A(n4784), .B(n4783), .CI(n4782), .CO(n4883), .S(n4748) );
ADDFHX2TS U3094 ( .A(n4757), .B(n4756), .CI(n4755), .CO(n4907), .S(n4782) );
ADDFHX2TS U3095 ( .A(n2752), .B(n2751), .CI(n2750), .CO(n2868), .S(n2742) );
XNOR2X1TS U3096 ( .A(n2344), .B(Op_MY[20]), .Y(n2862) );
XNOR2X1TS U3097 ( .A(n4691), .B(Op_MY[20]), .Y(n4302) );
BUFX16TS U3098 ( .A(Op_MY[20]), .Y(n905) );
OAI22X2TS U3099 ( .A0(n5545), .A1(n5469), .B0(n10333), .B1(n5544), .Y(n5537)
);
NAND3X4TS U3100 ( .A(n5329), .B(n5328), .C(n5327), .Y(n5716) );
OAI22X4TS U3101 ( .A0(n1141), .A1(n5080), .B0(n8379), .B1(n5079), .Y(n5166)
);
ADDFHX2TS U3102 ( .A(n7141), .B(n7140), .CI(n7139), .CO(n7231), .S(n7151) );
ADDFHX4TS U3103 ( .A(n8273), .B(n8272), .CI(n8271), .CO(n8303), .S(n8265) );
OAI22X2TS U3104 ( .A0(n7935), .A1(n4670), .B0(n7934), .B1(n4689), .Y(n4687)
);
ADDFHX4TS U3105 ( .A(n7118), .B(n7117), .CI(n7116), .CO(n7192), .S(n7119) );
OAI22X2TS U3106 ( .A0(n8179), .A1(n6879), .B0(n8161), .B1(n7069), .Y(n6933)
);
XNOR2X2TS U3107 ( .A(n2609), .B(n9974), .Y(n2266) );
ADDFHX4TS U3108 ( .A(n3302), .B(n3301), .CI(n3300), .CO(n3629), .S(n3330) );
BUFX12TS U3109 ( .A(n4212), .Y(n7286) );
ADDFX2TS U3110 ( .A(n2885), .B(n2884), .CI(n2883), .CO(n2962), .S(n2904) );
OAI22X2TS U3111 ( .A0(n1150), .A1(n2073), .B0(n2089), .B1(n1119), .Y(n2086)
);
XOR2X2TS U3112 ( .A(n927), .B(n4844), .Y(n4854) );
INVX16TS U3113 ( .A(n6892), .Y(n960) );
ADDFHX2TS U3114 ( .A(n2374), .B(n2373), .CI(n2372), .CO(n2465), .S(n2391) );
NAND2X6TS U3115 ( .A(n4437), .B(n4416), .Y(n1403) );
BUFX8TS U3116 ( .A(n2434), .Y(n870) );
OAI22X1TS U3117 ( .A0(n6150), .A1(n4777), .B0(n944), .B1(n4894), .Y(n4897)
);
INVX6TS U3118 ( .A(n7472), .Y(n5006) );
ADDFHX2TS U3119 ( .A(n3466), .B(n3465), .CI(n3464), .CO(n3499), .S(n3445) );
OAI21X2TS U3120 ( .A0(n2859), .A1(n2858), .B0(n2857), .Y(n1293) );
XNOR2X2TS U3121 ( .A(n959), .B(n6065), .Y(n4234) );
OAI22X2TS U3122 ( .A0(n6456), .A1(n4025), .B0(n10337), .B1(n4150), .Y(n4146)
);
OAI22X1TS U3123 ( .A0(n1115), .A1(n6178), .B0(n1034), .B1(n6195), .Y(n6188)
);
ADDFHX2TS U3124 ( .A(n6884), .B(n6883), .CI(n6882), .CO(n6937), .S(n6887) );
NAND2X4TS U3125 ( .A(n5128), .B(DP_OP_168J27_122_4811_n8215), .Y(n5130) );
BUFX16TS U3126 ( .A(DP_OP_168J27_122_4811_n8507), .Y(n1193) );
NOR2X2TS U3127 ( .A(n4205), .B(n4204), .Y(n4206) );
INVX4TS U3128 ( .A(n7475), .Y(n4929) );
ADDFHX2TS U3129 ( .A(n4905), .B(n4904), .CI(n4903), .CO(n5032), .S(n4908) );
OAI21X1TS U3130 ( .A0(n8807), .A1(n8790), .B0(n8789), .Y(n8791) );
AND2X4TS U3131 ( .A(n5354), .B(Op_MY[26]), .Y(n5347) );
NOR2X2TS U3132 ( .A(n10353), .B(n1795), .Y(n5567) );
NAND2X4TS U3133 ( .A(n4799), .B(n4800), .Y(n1489) );
XNOR2X4TS U3134 ( .A(n982), .B(n1071), .Y(n4939) );
XNOR2X2TS U3135 ( .A(n5378), .B(n6810), .Y(n5379) );
XNOR2X2TS U3136 ( .A(n4838), .B(DP_OP_168J27_122_4811_n6575), .Y(n2325) );
ADDFHX4TS U3137 ( .A(n5261), .B(n5260), .CI(n5259), .CO(n5397), .S(n5270) );
ADDFHX4TS U3138 ( .A(n5416), .B(n5415), .CI(n5414), .CO(n5594), .S(n5675) );
ADDFHX2TS U3139 ( .A(n2867), .B(n2866), .CI(n2865), .CO(n2902), .S(n2869) );
OAI22X2TS U3140 ( .A0(n7935), .A1(n3837), .B0(n3813), .B1(n3886), .Y(n3873)
);
XNOR2X2TS U3141 ( .A(n1170), .B(n9614), .Y(n3886) );
OAI22X2TS U3142 ( .A0(n1661), .A1(n4250), .B0(n1125), .B1(n4504), .Y(n4530)
);
OAI22X2TS U3143 ( .A0(n6541), .A1(n5381), .B0(n1034), .B1(n5394), .Y(n5437)
);
CLKXOR2X4TS U3144 ( .A(n1407), .B(n8258), .Y(n1352) );
ADDFHX4TS U3145 ( .A(n3330), .B(n3329), .CI(n3328), .CO(n3634), .S(n3350) );
ADDFHX4TS U3146 ( .A(n3246), .B(n3245), .CI(n3244), .CO(n3349), .S(n3286) );
OR2X6TS U3147 ( .A(n3641), .B(DP_OP_168J27_122_4811_n3519), .Y(n1554) );
NOR2BX2TS U3148 ( .AN(n3642), .B(DP_OP_168J27_122_4811_n3542), .Y(n1551) );
XNOR2X2TS U3149 ( .A(n2852), .B(n10286), .Y(n3374) );
ADDFHX4TS U3150 ( .A(n3626), .B(n3625), .CI(n3624), .CO(n3664), .S(n3628) );
OAI22X1TS U3151 ( .A0(n5643), .A1(n6040), .B0(n5631), .B1(n1163), .Y(n5707)
);
OAI22X2TS U3152 ( .A0(n5631), .A1(n977), .B0(n5837), .B1(n4127), .Y(n5907)
);
XNOR2X2TS U3153 ( .A(n958), .B(n1023), .Y(n4954) );
XNOR2X2TS U3154 ( .A(n957), .B(n1023), .Y(n5837) );
NAND2X4TS U3155 ( .A(DP_OP_168J27_122_4811_n3252), .B(n2795), .Y(n2986) );
ADDFHX2TS U3156 ( .A(n2525), .B(n2524), .CI(n2523), .CO(n2614), .S(n2549) );
XOR2X2TS U3157 ( .A(n4329), .B(n1242), .Y(n1341) );
XOR2X4TS U3158 ( .A(n1242), .B(n4350), .Y(n2864) );
ADDFHX4TS U3159 ( .A(n6211), .B(n6210), .CI(n6209), .CO(n6300), .S(n6222) );
NOR2X4TS U3160 ( .A(n7490), .B(n7489), .Y(n8735) );
ADDFHX4TS U3161 ( .A(n6109), .B(n6108), .CI(n6107), .CO(n6214), .S(n6144) );
ADDFHX4TS U3162 ( .A(n6314), .B(n6313), .CI(n6312), .CO(n6451), .S(n6298) );
ADDFHX4TS U3163 ( .A(n6205), .B(n6204), .CI(n6203), .CO(n6314), .S(n6215) );
OAI2BB1X2TS U3164 ( .A0N(n6538), .A1N(n1324), .B0(n1322), .Y(n6713) );
OAI21X2TS U3165 ( .A0(n6538), .A1(n1324), .B0(n6537), .Y(n1322) );
OAI22X2TS U3166 ( .A0(n3876), .A1(n2955), .B0(n3875), .B1(n3394), .Y(n3384)
);
ADDFHX2TS U3167 ( .A(n2464), .B(n2463), .CI(n2462), .CO(n2474), .S(n2496) );
OAI22X2TS U3168 ( .A0(n7296), .A1(n5374), .B0(n944), .B1(n5395), .Y(n5390)
);
INVX8TS U3169 ( .A(n7464), .Y(n4597) );
XNOR2X2TS U3170 ( .A(n1117), .B(n7220), .Y(n6706) );
ADDFHX2TS U3171 ( .A(n2488), .B(n2487), .CI(n2486), .CO(n2500), .S(n2495) );
XNOR2X4TS U3172 ( .A(n6692), .B(n782), .Y(n1329) );
XOR2X2TS U3173 ( .A(n2606), .B(n1640), .Y(n1639) );
CMPR22X2TS U3174 ( .A(n5341), .B(n5340), .CO(n5357), .S(n5652) );
ADDFHX2TS U3175 ( .A(n5642), .B(n5641), .CI(n5640), .CO(n5666), .S(n5744) );
OAI22X4TS U3176 ( .A0(n5645), .A1(n7000), .B0(n5332), .B1(n1159), .Y(n5654)
);
XNOR2X2TS U3177 ( .A(n954), .B(n1038), .Y(n5332) );
OAI22X2TS U3178 ( .A0(n2895), .A1(n2556), .B0(n2607), .B1(n1175), .Y(n2589)
);
XNOR2X2TS U3179 ( .A(n4691), .B(Op_MY[8]), .Y(n2690) );
NAND2X6TS U3180 ( .A(Op_MY[8]), .B(Op_MY[35]), .Y(n3335) );
XNOR2X2TS U3181 ( .A(n1017), .B(n762), .Y(n4475) );
ACHCINX2TS U3182 ( .CIN(n6323), .A(n6398), .B(n6397), .CO(n6565) );
ADDFX2TS U3183 ( .A(n6555), .B(n6554), .CI(n6553), .CO(n6745), .S(n6563) );
ADDFHX2TS U3184 ( .A(n2954), .B(n2953), .CI(n2952), .CO(n3362), .S(n2961) );
OAI22X2TS U3185 ( .A0(n3815), .A1(n2887), .B0(n7934), .B1(n2972), .Y(n2953)
);
BUFX16TS U3186 ( .A(Op_MY[43]), .Y(n1075) );
XNOR2X2TS U3187 ( .A(n6702), .B(n980), .Y(n5560) );
XOR2X2TS U3188 ( .A(DP_OP_168J27_122_4811_n8529), .B(
DP_OP_168J27_122_4811_n8502), .Y(n2995) );
XNOR2X2TS U3189 ( .A(n4691), .B(DP_OP_168J27_122_4811_n8474), .Y(n2358) );
OAI2BB1X2TS U3190 ( .A0N(n2942), .A1N(n2941), .B0(n1287), .Y(n3385) );
NAND2BX1TS U3191 ( .AN(n7167), .B(n7086), .Y(n1303) );
NAND2BX1TS U3192 ( .AN(n7086), .B(n7167), .Y(n1302) );
ADDFHX2TS U3193 ( .A(n4289), .B(n4288), .CI(n4287), .CO(n4331), .S(n4295) );
ADDFHX4TS U3194 ( .A(n2741), .B(n2740), .CI(n2739), .CO(n2834), .S(n2779) );
ADDFHX4TS U3195 ( .A(n4090), .B(n4089), .CI(n4088), .CO(n4182), .S(n3786) );
ADDFHX4TS U3196 ( .A(n3216), .B(n3215), .CI(n3214), .CO(n3294), .S(n3240) );
INVX12TS U3197 ( .A(n1806), .Y(n986) );
INVX4TS U3198 ( .A(n7177), .Y(n7204) );
XOR2X2TS U3199 ( .A(n2606), .B(n1508), .Y(n4361) );
OAI22X2TS U3200 ( .A0(n6371), .A1(n1140), .B0(n6094), .B1(n1040), .Y(n6376)
);
ADDFHX2TS U3201 ( .A(n2770), .B(n2769), .CI(n2768), .CO(n2859), .S(n2739) );
NOR2X6TS U3202 ( .A(n4404), .B(n4405), .Y(n4189) );
INVX12TS U3203 ( .A(n1067), .Y(n1069) );
XOR2X2TS U3204 ( .A(n1573), .B(n1758), .Y(n3695) );
XOR2X4TS U3205 ( .A(n3949), .B(n844), .Y(n1412) );
AND2X6TS U3206 ( .A(n1514), .B(n831), .Y(n1510) );
XNOR2X2TS U3207 ( .A(n6869), .B(Op_MY[31]), .Y(n4636) );
NOR2X2TS U3208 ( .A(n6408), .B(n10324), .Y(n6495) );
ADDFHX2TS U3209 ( .A(n6058), .B(n6057), .CI(n6056), .CO(n6072), .S(n6067) );
ADDFHX4TS U3210 ( .A(n2316), .B(n2315), .CI(n2314), .CO(n2399), .S(n2319) );
ADDFHX4TS U3211 ( .A(n2245), .B(n2244), .CI(n2243), .CO(n2315), .S(n2270) );
OAI2BB1X4TS U3212 ( .A0N(n2248), .A1N(n2246), .B0(n1676), .Y(n2314) );
INVX12TS U3213 ( .A(n1725), .Y(n2584) );
ADDFHX2TS U3214 ( .A(n2668), .B(n2667), .CI(n2666), .CO(n2744), .S(n2663) );
ADDFHX4TS U3215 ( .A(n5736), .B(n5735), .CI(n5734), .CO(n5742), .S(n5765) );
XNOR2X2TS U3216 ( .A(n1127), .B(n5868), .Y(n4894) );
ADDFHX4TS U3217 ( .A(n6388), .B(n6387), .CI(n6386), .CO(n6574), .S(n6610) );
ADDFHX4TS U3218 ( .A(n5979), .B(n5978), .CI(n5977), .CO(n6132), .S(n5984) );
OAI2BB1X4TS U3219 ( .A0N(n4081), .A1N(n4080), .B0(n1540), .Y(n4086) );
OAI22X2TS U3220 ( .A0(n2536), .A1(n2020), .B0(n993), .B1(n2047), .Y(n2038)
);
OAI22X2TS U3221 ( .A0(n983), .A1(n2021), .B0(n3371), .B1(n2033), .Y(n2037)
);
OAI21X4TS U3222 ( .A0(n8978), .A1(n8975), .B0(n8979), .Y(n3566) );
XNOR2X2TS U3223 ( .A(n1137), .B(n3812), .Y(n3435) );
XNOR2X4TS U3224 ( .A(n1171), .B(n3812), .Y(n3837) );
NAND2X4TS U3225 ( .A(n4812), .B(n4817), .Y(n5173) );
NOR2X4TS U3226 ( .A(n4489), .B(DP_OP_168J27_122_4811_n3455), .Y(n4812) );
NOR2X6TS U3227 ( .A(n4811), .B(n4815), .Y(n4817) );
INVX16TS U3228 ( .A(n1500), .Y(n8459) );
ADDFHX4TS U3229 ( .A(n6011), .B(n6010), .CI(n6009), .CO(n6080), .S(n5930) );
XNOR2X4TS U3230 ( .A(n8408), .B(n762), .Y(n5901) );
XNOR2X2TS U3231 ( .A(n2852), .B(DP_OP_168J27_122_4811_n6567), .Y(n2960) );
CLKXOR2X4TS U3232 ( .A(DP_OP_168J27_122_4811_n8531), .B(
DP_OP_168J27_122_4811_n8504), .Y(n3156) );
OAI22X2TS U3233 ( .A0(n7147), .A1(n6927), .B0(n1026), .B1(n7032), .Y(n7040)
);
ADDFHX4TS U3234 ( .A(n7307), .B(n7306), .CI(n7305), .CO(n7383), .S(n7279) );
ADDFHX2TS U3235 ( .A(n7579), .B(n7270), .CI(n7269), .CO(n7370), .S(n7305) );
XNOR2X2TS U3236 ( .A(n1031), .B(n947), .Y(n7271) );
OAI2BB1X4TS U3237 ( .A0N(n4965), .A1N(n760), .B0(n4997), .Y(n4973) );
NAND2BX2TS U3238 ( .AN(n4130), .B(n4138), .Y(n1694) );
ADDFHX2TS U3239 ( .A(n4121), .B(n4120), .CI(n4119), .CO(n783) );
OAI22X2TS U3240 ( .A0(n4006), .A1(n4564), .B0(n4123), .B1(n6344), .Y(n4120)
);
XNOR2X4TS U3241 ( .A(n1220), .B(n4076), .Y(n4087) );
BUFX16TS U3242 ( .A(n2776), .Y(n935) );
OAI22X2TS U3243 ( .A0(n2536), .A1(n1943), .B0(n994), .B1(n1962), .Y(n1976)
);
ADDFHX2TS U3244 ( .A(n5585), .B(n5583), .CI(n5584), .CO(n5911), .S(n5726) );
XOR2X2TS U3245 ( .A(n5365), .B(n1320), .Y(n5366) );
ADDFHX4TS U3246 ( .A(n4885), .B(n4884), .CI(n4883), .CO(n4990), .S(n5016) );
ADDFHX2TS U3247 ( .A(n4781), .B(n4780), .CI(n4779), .CO(n4880), .S(n4769) );
XNOR2X4TS U3248 ( .A(n1289), .B(n2942), .Y(n1288) );
OAI22X2TS U3249 ( .A0(n1661), .A1(n3577), .B0(n1125), .B1(n3694), .Y(n3689)
);
XNOR2X2TS U3250 ( .A(n7273), .B(n762), .Y(n4972) );
XNOR2X2TS U3251 ( .A(n6323), .B(n1249), .Y(n6394) );
OAI22X4TS U3252 ( .A0(n1196), .A1(n4852), .B0(n1055), .B1(n4851), .Y(n4942)
);
XNOR2X4TS U3253 ( .A(n784), .B(n6741), .Y(n6744) );
XNOR2X4TS U3254 ( .A(n6743), .B(n6742), .Y(n784) );
OAI22X2TS U3255 ( .A0(n3392), .A1(n1131), .B0(n1128), .B1(n3415), .Y(n3414)
);
ADDFHX4TS U3256 ( .A(n4988), .B(n4987), .CI(n4986), .CO(n5024), .S(n5152) );
ADDFHX2TS U3257 ( .A(n4982), .B(n4981), .CI(n4980), .CO(n4988), .S(n4978) );
ADDFHX4TS U3258 ( .A(n7198), .B(n7197), .CI(n7196), .CO(n7257), .S(n7232) );
ADDFHX4TS U3259 ( .A(n4332), .B(n4331), .CI(n4330), .CO(n4346), .S(n4315) );
BUFX12TS U3260 ( .A(DP_OP_168J27_122_4811_n8507), .Y(n6191) );
BUFX12TS U3261 ( .A(DP_OP_168J27_122_4811_n8507), .Y(n1192) );
ADDFHX2TS U3262 ( .A(n4335), .B(n4334), .CI(n4333), .CO(n4345), .S(n4337) );
ADDFX2TS U3263 ( .A(n4301), .B(n4300), .CI(n4299), .CO(n4335), .S(n4297) );
XNOR2X2TS U3264 ( .A(n961), .B(n8434), .Y(n6094) );
ADDFHX2TS U3265 ( .A(n7017), .B(n7016), .CI(n7015), .CO(n7182), .S(n7102) );
NAND3X8TS U3266 ( .A(n1611), .B(n3531), .C(n1807), .Y(n1607) );
XNOR2X2TS U3267 ( .A(n894), .B(n2434), .Y(n1869) );
ADDFHX2TS U3268 ( .A(n3314), .B(n3313), .CI(n3312), .CO(n3573), .S(n3342) );
OAI22X1TS U3269 ( .A0(n882), .A1(n3201), .B0(n1126), .B1(n3254), .Y(n3263)
);
AND2X4TS U3270 ( .A(n6480), .B(n7549), .Y(n1701) );
XNOR2X2TS U3271 ( .A(n1137), .B(DP_OP_168J27_122_4811_n6562), .Y(n3799) );
OAI21X2TS U3272 ( .A0(n7680), .A1(n7637), .B0(n7636), .Y(n7642) );
NOR2X4TS U3273 ( .A(n7554), .B(n7553), .Y(n7603) );
NAND2X4TS U3274 ( .A(DP_OP_168J27_122_4811_n8199), .B(n2787), .Y(n2809) );
ADDFHX2TS U3275 ( .A(n4762), .B(n4761), .CI(n4760), .CO(n4878), .S(n4784) );
OAI22X2TS U3276 ( .A0(n1068), .A1(n1774), .B0(n1191), .B1(n4764), .Y(n4762)
);
XOR2X2TS U3277 ( .A(n5444), .B(n5442), .Y(n1567) );
XNOR2X4TS U3278 ( .A(n1562), .B(n5432), .Y(n5444) );
ADDFHX4TS U3279 ( .A(n6240), .B(n7528), .CI(n6239), .CO(n6385), .S(n6388) );
XNOR2X2TS U3280 ( .A(n7001), .B(n8283), .Y(n6373) );
ADDFHX2TS U3281 ( .A(n4810), .B(n4809), .CI(n4808), .CO(n4974), .S(n4794) );
ADDFHX2TS U3282 ( .A(n2165), .B(n2164), .CI(n2163), .CO(n2128), .S(n2180) );
XNOR2X2TS U3283 ( .A(n1499), .B(n4944), .Y(n6736) );
ADDFHX2TS U3284 ( .A(n2503), .B(n2502), .CI(n2501), .CO(n2565), .S(n2504) );
OAI22X2TS U3285 ( .A0(n2205), .A1(n2422), .B0(n996), .B1(n2436), .Y(n2482)
);
ADDFHX2TS U3286 ( .A(n6156), .B(n6155), .CI(n6154), .CO(n6210), .S(n6208) );
BUFX16TS U3287 ( .A(n5458), .Y(n8179) );
OAI22X2TS U3288 ( .A0(n6159), .A1(DP_OP_168J27_122_4811_n8455), .B0(n8161),
.B1(n6810), .Y(n6473) );
INVX4TS U3289 ( .A(n7540), .Y(n6516) );
OAI22X2TS U3290 ( .A0(n6111), .A1(n945), .B0(n1114), .B1(n1306), .Y(n6121)
);
ADDFHX4TS U3291 ( .A(n7207), .B(n7206), .CI(n7205), .CO(n7280), .S(n7200) );
ADDFHX2TS U3292 ( .A(n4261), .B(n4260), .CI(n4259), .CO(n4513), .S(n4254) );
OAI22X2TS U3293 ( .A0(n1076), .A1(n4019), .B0(n6865), .B1(n4162), .Y(n4165)
);
NAND4BX1TS U3294 ( .AN(n8836), .B(Exp_module_Data_S[9]), .C(
Exp_module_Data_S[8]), .D(Exp_module_Data_S[7]), .Y(n8837) );
OAI22X2TS U3295 ( .A0(n1069), .A1(n2810), .B0(n5876), .B1(n3011), .Y(n2981)
);
ADDFHX2TS U3296 ( .A(n5223), .B(n5222), .CI(n5221), .CO(n5615), .S(n5198) );
INVX4TS U3297 ( .A(n2731), .Y(n8849) );
ADDFHX4TS U3298 ( .A(n6756), .B(n6757), .CI(n6758), .CO(n6835), .S(n6832) );
OAI22X2TS U3299 ( .A0(n1108), .A1(n4634), .B0(n4892), .B1(n4763), .Y(n4774)
);
NOR2X2TS U3300 ( .A(n5903), .B(n5904), .Y(n2925) );
ADDFHX4TS U3301 ( .A(n4745), .B(n4744), .CI(n4743), .CO(n5005), .S(n4792) );
XNOR2X2TS U3302 ( .A(n1192), .B(n9621), .Y(n4268) );
ADDFHX4TS U3303 ( .A(n5763), .B(n5762), .CI(n5761), .CO(n5784), .S(n5780) );
ADDFHX4TS U3304 ( .A(n5615), .B(n5613), .CI(n5614), .CO(n5743), .S(n5763) );
INVX12TS U3305 ( .A(DP_OP_168J27_122_4811_n6567), .Y(n1640) );
XOR2X2TS U3306 ( .A(n10290), .B(DP_OP_168J27_122_4811_n6567), .Y(n2000) );
XNOR2X1TS U3307 ( .A(n2609), .B(DP_OP_168J27_122_4811_n6567), .Y(n2048) );
XNOR2X2TS U3308 ( .A(n10295), .B(n1640), .Y(n2111) );
OAI22X2TS U3309 ( .A0(n4954), .A1(n977), .B0(n5190), .B1(n4127), .Y(n5193)
);
XNOR2X2TS U3310 ( .A(n8317), .B(n1023), .Y(n5190) );
ADDFHX2TS U3311 ( .A(n2604), .B(n2603), .CI(n2602), .CO(n2686), .S(n2586) );
XNOR2X2TS U3312 ( .A(n1186), .B(n3599), .Y(n2608) );
NAND2X4TS U3313 ( .A(n3299), .B(n3298), .Y(n3530) );
ADDFHX2TS U3314 ( .A(n3205), .B(n3204), .CI(n3203), .CO(n3248), .S(n3231) );
XNOR2X2TS U3315 ( .A(n4775), .B(DP_OP_168J27_122_4811_n8449), .Y(n3956) );
XNOR2X2TS U3316 ( .A(n1664), .B(Op_MY[34]), .Y(n3966) );
OAI22X2TS U3317 ( .A0(n7296), .A1(n5395), .B0(n945), .B1(n5485), .Y(n5461)
);
ADDFHX4TS U3318 ( .A(n2476), .B(n2475), .CI(n2474), .CO(n2548), .S(n2472) );
XNOR2X2TS U3319 ( .A(n10287), .B(n1640), .Y(n2258) );
OAI22X2TS U3320 ( .A0(n2205), .A1(n2113), .B0(n3371), .B1(n2112), .Y(n2126)
);
ADDFHX2TS U3321 ( .A(n2150), .B(n2149), .CI(n2148), .CO(n2222), .S(n2158) );
XNOR2X2TS U3322 ( .A(n2898), .B(n3599), .Y(n2112) );
ADDFHX4TS U3323 ( .A(n5672), .B(n5671), .CI(n5670), .CO(n5664), .S(n5750) );
XNOR2X2TS U3324 ( .A(n2776), .B(DP_OP_168J27_122_4811_n6562), .Y(n2287) );
NAND2X8TS U3325 ( .A(n1752), .B(n1751), .Y(n785) );
XOR2X4TS U3326 ( .A(n4927), .B(n4928), .Y(n786) );
XOR2X4TS U3327 ( .A(n4926), .B(n786), .Y(n5145) );
NAND2X4TS U3328 ( .A(n4927), .B(n4926), .Y(n787) );
NAND2X4TS U3329 ( .A(n4928), .B(n4926), .Y(n788) );
NAND2X2TS U3330 ( .A(n4928), .B(n4927), .Y(n789) );
NAND3X6TS U3331 ( .A(n788), .B(n787), .C(n789), .Y(n5277) );
NAND2X6TS U3332 ( .A(n1752), .B(n1751), .Y(n1415) );
ADDFHX4TS U3333 ( .A(n5092), .B(n5091), .CI(n5090), .CO(n5210), .S(n4928) );
OAI22X2TS U3334 ( .A0(n4972), .A1(n4564), .B0(n4923), .B1(n1049), .Y(n4927)
);
XNOR2X2TS U3335 ( .A(n2344), .B(n2971), .Y(n2229) );
NOR2X4TS U3336 ( .A(n7485), .B(n7486), .Y(n8558) );
ADDHX1TS U3337 ( .A(n3209), .B(n3208), .CO(n3251), .S(n3229) );
NAND2X4TS U3338 ( .A(n1730), .B(n6279), .Y(n1729) );
ADDFHX2TS U3339 ( .A(n6549), .B(n6548), .CI(n6547), .CO(n6725), .S(n6518) );
XNOR2X2TS U3340 ( .A(n7051), .B(n8283), .Y(n6441) );
XNOR2X2TS U3341 ( .A(n1116), .B(n930), .Y(n2632) );
OAI22X4TS U3342 ( .A0(n1173), .A1(n2632), .B0(n2709), .B1(n3256), .Y(n8129)
);
XNOR2X2TS U3343 ( .A(n757), .B(n5968), .Y(n2709) );
ADDFHX4TS U3344 ( .A(n6568), .B(n6567), .CI(n6566), .CO(n6747), .S(n6569) );
ADDFHX4TS U3345 ( .A(n6484), .B(n6483), .CI(n6482), .CO(n6566), .S(n6615) );
ADDFHX2TS U3346 ( .A(n3365), .B(n3364), .CI(n3363), .CO(n3404), .S(n3395) );
ADDFHX2TS U3347 ( .A(n2967), .B(n2968), .CI(n2969), .CO(n3364), .S(n2947) );
ADDFHX2TS U3348 ( .A(n6337), .B(n6336), .CI(n6335), .CO(n6398), .S(n6351) );
NOR2X4TS U3349 ( .A(n922), .B(Op_MY[22]), .Y(n5171) );
BUFX20TS U3350 ( .A(n7220), .Y(n922) );
XNOR2X2TS U3351 ( .A(n1036), .B(n1039), .Y(n6684) );
INVX12TS U3352 ( .A(n8409), .Y(n1036) );
OAI2BB1X4TS U3353 ( .A0N(n8228), .A1N(n8227), .B0(n1346), .Y(n8479) );
CLKINVX3TS U3354 ( .A(n7579), .Y(n7375) );
XNOR2X2TS U3355 ( .A(n1112), .B(Op_MY[50]), .Y(n7219) );
NAND2X6TS U3356 ( .A(n4184), .B(n4185), .Y(n4437) );
OAI21X4TS U3357 ( .A0(n5440), .A1(n5441), .B0(n5439), .Y(n1621) );
ADDFHX4TS U3358 ( .A(n4787), .B(n4786), .CI(n4785), .CO(n5003), .S(n4791) );
XOR2X2TS U3359 ( .A(n1105), .B(n1758), .Y(n3965) );
ADDFHX4TS U3360 ( .A(n4472), .B(n4471), .CI(n4470), .CO(n4560), .S(n4460) );
OAI22X2TS U3361 ( .A0(n4532), .A1(n1154), .B0(n4214), .B1(n1019), .Y(n4471)
);
NAND2X4TS U3362 ( .A(DP_OP_168J27_122_4811_n6588), .B(
DP_OP_168J27_122_4811_n6616), .Y(n1928) );
NAND2X4TS U3363 ( .A(DP_OP_168J27_122_4811_n8461), .B(Op_MY[15]), .Y(n4133)
);
OAI22X2TS U3364 ( .A0(n5683), .A1(n1082), .B0(n5496), .B1(n1057), .Y(n5620)
);
OAI22X2TS U3365 ( .A0(n3457), .A1(n2091), .B0(n2308), .B1(n2090), .Y(n2106)
);
XNOR2X2TS U3366 ( .A(n1077), .B(n902), .Y(n2090) );
ADDFHX4TS U3367 ( .A(n6931), .B(n6930), .CI(n6929), .CO(n7047), .S(n6917) );
ADDFHX2TS U3368 ( .A(n6878), .B(n6877), .CI(n6876), .CO(n6931), .S(n6875) );
ADDFHX2TS U3369 ( .A(n4267), .B(n4266), .CI(n4265), .CO(n4516), .S(n4260) );
XOR2X2TS U3370 ( .A(n7051), .B(n5320), .Y(n1548) );
ADDFHX4TS U3371 ( .A(n5766), .B(n5765), .CI(n5764), .CO(n5772), .S(n5783) );
XOR2X2TS U3372 ( .A(n9965), .B(n1574), .Y(n4899) );
XNOR2X2TS U3373 ( .A(n960), .B(n1722), .Y(n4123) );
AOI21X2TS U3374 ( .A0(n8654), .A1(n8653), .B0(n8652), .Y(add_x_19_n533) );
ADDFHX2TS U3375 ( .A(n2671), .B(n2670), .CI(n2669), .CO(n2743), .S(n2684) );
OAI22X2TS U3376 ( .A0(n4523), .A1(n881), .B0(n1126), .B1(n4615), .Y(n4626)
);
XNOR2X2TS U3377 ( .A(n1105), .B(n6934), .Y(n4523) );
ADDFHX4TS U3378 ( .A(n8424), .B(n8423), .CI(n8422), .CO(n8496), .S(n8493) );
ADDFHX4TS U3379 ( .A(n8341), .B(n8340), .CI(n8339), .CO(n8426), .S(n8423) );
NOR2X8TS U3380 ( .A(n8494), .B(n8493), .Y(n8824) );
ADDFHX4TS U3381 ( .A(n7883), .B(n7882), .CI(n7881), .CO(n7884), .S(n7874) );
XNOR2X2TS U3382 ( .A(n1171), .B(DP_OP_168J27_122_4811_n6562), .Y(n4328) );
ADDFHX2TS U3383 ( .A(n4292), .B(n4291), .CI(n4290), .CO(n4330), .S(n4293) );
XNOR2X2TS U3384 ( .A(n921), .B(n1211), .Y(n5402) );
XNOR2X4TS U3385 ( .A(n1180), .B(n1211), .Y(n6540) );
XNOR2X2TS U3386 ( .A(n921), .B(n7220), .Y(n6462) );
OAI2BB1X1TS U3387 ( .A0N(n1406), .A1N(n7376), .B0(n8258), .Y(n1405) );
XOR2X2TS U3388 ( .A(n1713), .B(n1799), .Y(n2905) );
ADDFHX4TS U3389 ( .A(n5781), .B(n5779), .CI(n5780), .CO(n5786), .S(n5788) );
NAND2X4TS U3390 ( .A(n5792), .B(n5791), .Y(n7943) );
ADDFHX2TS U3391 ( .A(n7284), .B(n7283), .CI(n7282), .CO(n7385), .S(n7276) );
ADDFHX2TS U3392 ( .A(n5943), .B(n5942), .CI(n5941), .CO(n6083), .S(n6020) );
OAI22X2TS U3393 ( .A0(n5837), .A1(n6040), .B0(n6004), .B1(n1164), .Y(n5943)
);
NAND2X8TS U3394 ( .A(n1290), .B(n3058), .Y(n3192) );
XNOR2X2TS U3395 ( .A(n837), .B(n6506), .Y(n6060) );
ADDFHX4TS U3396 ( .A(n5842), .B(n5841), .CI(n5840), .CO(n5928), .S(n5843) );
ADDFHX2TS U3397 ( .A(n5556), .B(n5555), .CI(n5554), .CO(n5841), .S(n5521) );
XOR2X1TS U3398 ( .A(n1118), .B(DP_OP_168J27_122_4811_n8510), .Y(n3709) );
OAI22X2TS U3399 ( .A0(n1076), .A1(n5487), .B0(n5403), .B1(n5560), .Y(n5549)
);
ADDFHX4TS U3400 ( .A(n4156), .B(n4155), .CI(n4154), .CO(n4219), .S(n4124) );
OAI21X4TS U3401 ( .A0(n4913), .A1(n4912), .B0(n5175), .Y(n4914) );
NAND2X1TS U3402 ( .A(n3123), .B(n3122), .Y(n3124) );
NOR2X6TS U3403 ( .A(n829), .B(n1653), .Y(n1655) );
AO21X4TS U3404 ( .A0(n3112), .A1(n2931), .B0(n2930), .Y(n829) );
OAI21X4TS U3405 ( .A0(n1232), .A1(n10560), .B0(n1231), .Y(n460) );
ADDFHX4TS U3406 ( .A(n4347), .B(n4346), .CI(n4345), .CO(n4379), .S(n4339) );
XNOR2X2TS U3407 ( .A(n2478), .B(DP_OP_168J27_122_4811_n6562), .Y(n2088) );
ADDFHX4TS U3408 ( .A(n2918), .B(n2917), .CI(n2916), .CO(n2974), .S(n2924) );
ADDFHX4TS U3409 ( .A(n2837), .B(n2836), .CI(n2835), .CO(n2918), .S(n2856) );
XNOR2X4TS U3410 ( .A(n7527), .B(n6279), .Y(n875) );
OAI21X4TS U3411 ( .A0(n3946), .A1(n3945), .B0(n3944), .Y(n4138) );
NOR2X8TS U3412 ( .A(n3943), .B(n3946), .Y(n4131) );
OAI22X2TS U3413 ( .A0(n6770), .A1(n877), .B0(n1162), .B1(n1061), .Y(n6900)
);
ADDFHX4TS U3414 ( .A(n6900), .B(n6899), .CI(n6898), .CO(n6979), .S(n6904) );
OAI21X4TS U3415 ( .A0(n7985), .A1(n8832), .B0(n7986), .Y(n7320) );
BUFX20TS U3416 ( .A(n5868), .Y(n5459) );
NOR2X8TS U3417 ( .A(n4187), .B(n4186), .Y(n4405) );
INVX2TS U3418 ( .A(n790), .Y(n791) );
OAI21X1TS U3419 ( .A0(n8950), .A1(n8941), .B0(n8940), .Y(n8946) );
NOR2X8TS U3420 ( .A(n9620), .B(DP_OP_168J27_122_4811_n8483), .Y(n3943) );
OAI21X4TS U3421 ( .A0(n5572), .A1(n4493), .B0(n4492), .Y(n4495) );
XNOR2X2TS U3422 ( .A(n1137), .B(n915), .Y(n2900) );
BUFX16TS U3423 ( .A(DP_OP_168J27_122_4811_n6637), .Y(n2852) );
ADDFHX4TS U3424 ( .A(n6552), .B(n6551), .CI(n6550), .CO(n6664), .S(n6488) );
XNOR2X2TS U3425 ( .A(n1192), .B(n1052), .Y(n6152) );
ADDFHX2TS U3426 ( .A(n4166), .B(n4165), .CI(n4164), .CO(n4259), .S(n4168) );
NOR2X6TS U3427 ( .A(n3191), .B(n3196), .Y(n3193) );
NOR2X8TS U3428 ( .A(n5546), .B(DP_OP_168J27_122_4811_n8477), .Y(n3191) );
XNOR2X2TS U3429 ( .A(n960), .B(n4944), .Y(n4945) );
ADDFHX2TS U3430 ( .A(n2590), .B(n2589), .CI(n2588), .CO(n2665), .S(n2618) );
ADDFHX4TS U3431 ( .A(n1986), .B(n1984), .CI(n1985), .CO(n2029), .S(n2030) );
OAI22X2TS U3432 ( .A0(n983), .A1(n1968), .B0(DP_OP_168J27_122_4811_n6618),
.B1(n1999), .Y(n1996) );
INVX12TS U3433 ( .A(n10297), .Y(n7850) );
XOR2X4TS U3434 ( .A(n7850), .B(n1638), .Y(n3437) );
XNOR2X2TS U3435 ( .A(n1127), .B(n9621), .Y(n5485) );
XNOR2X2TS U3436 ( .A(n1781), .B(n1820), .Y(n5486) );
ADDFHX2TS U3437 ( .A(n5618), .B(n5617), .CI(n5616), .CO(n5639), .S(n5745) );
XNOR2X2TS U3438 ( .A(n1212), .B(n987), .Y(n5625) );
XNOR2X2TS U3439 ( .A(n1222), .B(n987), .Y(n5604) );
ADDFHX2TS U3440 ( .A(n7372), .B(n7371), .CI(n7370), .CO(n8231), .S(n7368) );
INVX4TS U3441 ( .A(n7541), .Y(n6446) );
ADDFHX4TS U3442 ( .A(n6396), .B(n6395), .CI(n6394), .CO(n6487), .S(n6484) );
OAI22X2TS U3443 ( .A0(n7045), .A1(n6165), .B0(n1153), .B1(n6169), .Y(n6183)
);
ADDFX2TS U3444 ( .A(n6184), .B(n6183), .CI(n6182), .CO(n6311), .S(n6203) );
ADDFHX2TS U3445 ( .A(n7173), .B(n7172), .CI(n7171), .CO(n7201), .S(n7180) );
ADDFHX4TS U3446 ( .A(n3781), .B(n3780), .CI(n3779), .CO(n4079), .S(n3784) );
XNOR2X4TS U3447 ( .A(n895), .B(DP_OP_168J27_122_4811_n6573), .Y(n1897) );
OAI22X2TS U3448 ( .A0(n5093), .A1(n1165), .B0(n909), .B1(n4961), .Y(n4962)
);
OAI2BB1X4TS U3449 ( .A0N(n3107), .A1N(n825), .B0(n3106), .Y(n792) );
ADDFHX2TS U3450 ( .A(n6249), .B(n6248), .CI(n6247), .CO(n6279), .S(n6256) );
OAI21X4TS U3451 ( .A0(n2395), .A1(n2394), .B0(n2393), .Y(n1704) );
INVX6TS U3452 ( .A(n5271), .Y(n5732) );
XNOR2X4TS U3453 ( .A(n2426), .B(n913), .Y(n2288) );
ADDFHX4TS U3454 ( .A(n6020), .B(n6019), .CI(n6018), .CO(n6600), .S(n5932) );
OAI22X2TS U3455 ( .A0(n926), .A1(n2561), .B0(n3875), .B1(n2582), .Y(n2578)
);
BUFX16TS U3456 ( .A(n3876), .Y(n926) );
XNOR2X2TS U3457 ( .A(n1185), .B(n3812), .Y(n2561) );
ADDFHX2TS U3458 ( .A(n5832), .B(n5833), .CI(n5831), .CO(n5934), .S(n5827) );
ADDFHX2TS U3459 ( .A(n6813), .B(n6812), .CI(n6811), .CO(n6885), .S(n6794) );
BUFX20TS U3460 ( .A(n5458), .Y(n6159) );
ADDFHX4TS U3461 ( .A(n7112), .B(n7111), .CI(n7110), .CO(n7132), .S(n7123) );
ADDFHX4TS U3462 ( .A(n2618), .B(n2617), .CI(n2616), .CO(n2678), .S(n2599) );
ADDFHX2TS U3463 ( .A(n7240), .B(n7239), .CI(n7238), .CO(n7262), .S(n7234) );
OAI22X2TS U3464 ( .A0(n4613), .A1(n941), .B0(n4820), .B1(n3950), .Y(n4745)
);
ADDFHX4TS U3465 ( .A(n4994), .B(n4993), .CI(n4992), .CO(n4997), .S(n5001) );
OAI21X2TS U3466 ( .A0(DP_OP_168J27_122_4811_n8541), .A1(
DP_OP_168J27_122_4811_n8514), .B0(DP_OP_168J27_122_4811_n8540), .Y(
n4209) );
ADDFHX4TS U3467 ( .A(n6664), .B(n6663), .CI(n6662), .CO(n6752), .S(n6665) );
OAI22X2TS U3468 ( .A0(n1046), .A1(n4162), .B0(n1133), .B1(n4244), .Y(n4267)
);
ADDFHX2TS U3469 ( .A(n7204), .B(n7203), .CI(n7202), .CO(n7281), .S(n7199) );
AO21X2TS U3470 ( .A0(n1317), .A1(n5172), .B0(n5179), .Y(n794) );
ADDFHX4TS U3471 ( .A(n6277), .B(n6276), .CI(n6275), .CO(n6389), .S(n6593) );
NAND2X4TS U3472 ( .A(n1760), .B(n10346), .Y(n2714) );
NAND2X4TS U3473 ( .A(DP_OP_168J27_122_4811_n8473), .B(n5868), .Y(n1760) );
OR2X4TS U3474 ( .A(n981), .B(n3801), .Y(n1397) );
XNOR2X4TS U3475 ( .A(n7227), .B(n1038), .Y(n5885) );
ADDFHX4TS U3476 ( .A(n5805), .B(n5804), .CI(n5803), .CO(n6023), .S(n5912) );
NAND2X4TS U3477 ( .A(n781), .B(n10259), .Y(n1538) );
NAND2X4TS U3478 ( .A(n3705), .B(n3704), .Y(n3895) );
OAI22X2TS U3479 ( .A0(n6426), .A1(n7286), .B0(n6498), .B1(n7285), .Y(n6561)
);
ADDFHX4TS U3480 ( .A(n6982), .B(n6981), .CI(n6980), .CO(n7116), .S(n6914) );
ADDFHX4TS U3481 ( .A(n5553), .B(n5552), .CI(n5551), .CO(n5842), .S(n5527) );
ADDFHX2TS U3482 ( .A(n5537), .B(n5536), .CI(n5535), .CO(n5850), .S(n5552) );
OAI22X2TS U3483 ( .A0(n1107), .A1(n5386), .B0(n5483), .B1(n4640), .Y(n5468)
);
OAI21X4TS U3484 ( .A0(n7806), .A1(n8012), .B0(n7807), .Y(n6656) );
ADDFHX2TS U3485 ( .A(n6360), .B(n6359), .CI(n6358), .CO(n6399), .S(n6361) );
OAI22X2TS U3486 ( .A0(n6231), .A1(n5809), .B0(n6329), .B1(n1155), .Y(n6327)
);
OAI21X1TS U3487 ( .A0(n7674), .A1(n7653), .B0(n7654), .Y(n7655) );
NAND2X4TS U3488 ( .A(n6654), .B(n6655), .Y(n7807) );
XNOR2X2TS U3489 ( .A(n911), .B(DP_OP_168J27_122_4811_n6562), .Y(n2332) );
BUFX20TS U3490 ( .A(DP_OP_168J27_122_4811_n6644), .Y(n911) );
ADDFHX4TS U3491 ( .A(n4072), .B(n4070), .CI(n4071), .CO(n4113), .S(n4083) );
XNOR2X2TS U3492 ( .A(DP_OP_168J27_122_4811_n8505), .B(
DP_OP_168J27_122_4811_n8451), .Y(n3694) );
XNOR2X2TS U3493 ( .A(n1664), .B(n5546), .Y(n3752) );
INVX12TS U3494 ( .A(n1797), .Y(n1664) );
ADDFHX2TS U3495 ( .A(n1996), .B(n1995), .CI(n1994), .CO(n2024), .S(n1986) );
ADDFHX4TS U3496 ( .A(n4045), .B(n4046), .CI(n4044), .CO(n4110), .S(n4042) );
XNOR2X4TS U3497 ( .A(n1247), .B(n2579), .Y(n2702) );
XOR2X2TS U3498 ( .A(n1106), .B(n2579), .Y(n1868) );
ADDFHX2TS U3499 ( .A(n5359), .B(n5358), .CI(n5357), .CO(n5342), .S(n5494) );
XNOR2X4TS U3500 ( .A(n10357), .B(n3973), .Y(n3716) );
XNOR2X2TS U3501 ( .A(n928), .B(n3716), .Y(n3981) );
ADDFHX2TS U3502 ( .A(n6291), .B(n6290), .CI(n6289), .CO(n6479), .S(n6286) );
XNOR2X2TS U3503 ( .A(n1179), .B(DP_OP_168J27_122_4811_n8456), .Y(n6195) );
XNOR2X4TS U3504 ( .A(n883), .B(n4467), .Y(n4961) );
NAND2X6TS U3505 ( .A(n3188), .B(n3187), .Y(n3545) );
NOR2X8TS U3506 ( .A(n4452), .B(n4451), .Y(n8632) );
XOR2X4TS U3507 ( .A(n2989), .B(n2988), .Y(n3001) );
ADDFHX4TS U3508 ( .A(n6351), .B(n6350), .CI(n6349), .CO(n6415), .S(n6391) );
INVX8TS U3509 ( .A(n1423), .Y(n1429) );
XNOR2X2TS U3510 ( .A(n1183), .B(Op_MY[20]), .Y(n2955) );
OAI2BB1X2TS U3511 ( .A0N(n7166), .A1N(n1303), .B0(n1302), .Y(n7196) );
ADDFHX4TS U3512 ( .A(n4295), .B(n4294), .CI(n4293), .CO(n4314), .S(n4309) );
ADDFHX2TS U3513 ( .A(n3874), .B(n3873), .CI(n3872), .CO(n4294), .S(n3880) );
OAI22X2TS U3514 ( .A0(n1004), .A1(n3836), .B0(n766), .B1(n3877), .Y(n3874)
);
OAI2BB2X2TS U3515 ( .B0(n5403), .B1(n5404), .A0N(n1625), .A1N(n1626), .Y(
n5407) );
XNOR2X2TS U3516 ( .A(n921), .B(n3645), .Y(n5404) );
ADDFHX4TS U3517 ( .A(n5255), .B(n5254), .CI(n5253), .CO(n5593), .S(n5251) );
OAI22X2TS U3518 ( .A0(n1556), .A1(n5098), .B0(n10332), .B1(n5235), .Y(n5257)
);
ADDFHX4TS U3519 ( .A(n2189), .B(n2188), .CI(n2187), .CO(n2179), .S(n2190) );
ADDFHX4TS U3520 ( .A(n2171), .B(n2170), .CI(n2169), .CO(n2177), .S(n2188) );
ADDFHX4TS U3521 ( .A(n2174), .B(n2173), .CI(n2172), .CO(n2187), .S(n2195) );
ADDFHX2TS U3522 ( .A(n2482), .B(n2481), .CI(n2480), .CO(n2550), .S(n2502) );
OAI22X2TS U3523 ( .A0(n2446), .A1(n2423), .B0(n1130), .B1(n2445), .Y(n2481)
);
AOI21X2TS U3524 ( .A0(n2642), .A1(n2643), .B0(n2570), .Y(n2571) );
NOR2X4TS U3525 ( .A(n2655), .B(n2651), .Y(n2658) );
OAI22X2TS U3526 ( .A0(n3041), .A1(n1163), .B0(n2993), .B1(n952), .Y(n3071)
);
OAI21X2TS U3527 ( .A0(n4950), .A1(n4949), .B0(n4948), .Y(n1251) );
ADDFHX2TS U3528 ( .A(n5465), .B(n5464), .CI(n5463), .CO(n5530), .S(n5475) );
OAI22X2TS U3529 ( .A0(n5384), .A1(n5877), .B0(n924), .B1(n1339), .Y(n5464)
);
ADDFHX4TS U3530 ( .A(n5476), .B(n5475), .CI(n5474), .CO(n5523), .S(n5449) );
ADDFHX2TS U3531 ( .A(n5468), .B(n5467), .CI(n5466), .CO(n5553), .S(n5474) );
OAI21X1TS U3532 ( .A0(n1052), .A1(n922), .B0(n1598), .Y(n1597) );
ADDFHX2TS U3533 ( .A(n8443), .B(n8442), .CI(n8441), .CO(n8453), .S(n8437) );
OAI22X2TS U3534 ( .A0(n1595), .A1(n8378), .B0(n8375), .B1(n8374), .Y(n8442)
);
ADDFHX4TS U3535 ( .A(n4084), .B(n4083), .CI(n4082), .CO(n4179), .S(n4085) );
ADDFHX4TS U3536 ( .A(n4075), .B(n4074), .CI(n4073), .CO(n4082), .S(n4090) );
ADDFHX4TS U3537 ( .A(n1967), .B(n1966), .CI(n1965), .CO(n2031), .S(n1977) );
ADDFHX2TS U3538 ( .A(n1949), .B(n1948), .CI(n1947), .CO(n1967), .S(n1958) );
OAI22X2TS U3539 ( .A0(n2536), .A1(n1937), .B0(n994), .B1(n1943), .Y(n1948)
);
OAI22X2TS U3540 ( .A0(n946), .A1(n6926), .B0(n6192), .B1(n7042), .Y(n7041)
);
ADDFHX2TS U3541 ( .A(n7041), .B(n7040), .CI(n7039), .CO(n7056), .S(n7026) );
XNOR2X2TS U3542 ( .A(n1137), .B(n9612), .Y(n4360) );
XOR2X4TS U3543 ( .A(n8987), .B(n8958), .Y(n8959) );
OAI21X2TS U3544 ( .A0(n3115), .A1(n3114), .B0(n3113), .Y(n3116) );
XNOR2X4TS U3545 ( .A(n3447), .B(n1166), .Y(n2555) );
ADDFHX4TS U3546 ( .A(n5154), .B(n5153), .CI(n5152), .CO(n5160), .S(n5291) );
ADDFHX4TS U3547 ( .A(n4979), .B(n4978), .CI(n4977), .CO(n5153), .S(n5157) );
INVX8TS U3548 ( .A(n5182), .Y(n1317) );
AOI21X4TS U3549 ( .A0(n4818), .A1(n4817), .B0(n4816), .Y(n5182) );
AOI21X4TS U3550 ( .A0(n5569), .A1(n5568), .B0(n5567), .Y(n5570) );
OAI22X2TS U3551 ( .A0(n6049), .A1(n910), .B0(n6407), .B1(n6321), .Y(n6326)
);
ADDFHX4TS U3552 ( .A(n5492), .B(n5491), .CI(n5490), .CO(n5503), .S(n5579) );
ADDFHX2TS U3553 ( .A(n4888), .B(n4887), .CI(n4886), .CO(n5049), .S(n4877) );
ADDFHX4TS U3554 ( .A(n2116), .B(n2117), .CI(n2118), .CO(n2129), .S(n2176) );
OAI21X2TS U3555 ( .A0(n4135), .A1(n4134), .B0(n4133), .Y(n4136) );
OAI22X2TS U3556 ( .A0(n4749), .A1(n1163), .B0(n4651), .B1(n977), .Y(n4786)
);
NAND2X8TS U3557 ( .A(n785), .B(n8064), .Y(n5314) );
NAND2X4TS U3558 ( .A(n7327), .B(n7326), .Y(n7770) );
OAI22X2TS U3559 ( .A0(n937), .A1(n1786), .B0(n1109), .B1(n1789), .Y(n4288)
);
ADDFHX4TS U3560 ( .A(n6764), .B(n6763), .CI(n6762), .CO(n6908), .S(n6757) );
NOR2X2TS U3561 ( .A(n3337), .B(n1479), .Y(n1478) );
ADDFHX4TS U3562 ( .A(n7185), .B(n7184), .CI(n7183), .CO(n7252), .S(n7133) );
ADDFHX4TS U3563 ( .A(n7158), .B(n7157), .CI(n7156), .CO(n7233), .S(n7184) );
OAI22X2TS U3564 ( .A0(n7004), .A1(n1194), .B0(n6916), .B1(n1047), .Y(n7025)
);
ADDFHX4TS U3565 ( .A(n5479), .B(n5478), .CI(n5477), .CO(n5522), .S(n5448) );
ADDFHX2TS U3566 ( .A(n5482), .B(n5481), .CI(n5480), .CO(n5556), .S(n5478) );
NAND2X6TS U3567 ( .A(DP_OP_168J27_122_4811_n8196), .B(n4892), .Y(n3259) );
CMPR22X2TS U3568 ( .A(n2023), .B(n2022), .CO(n2036), .S(n2026) );
ADDFHX4TS U3569 ( .A(n4600), .B(n4599), .CI(n4598), .CO(n4827), .S(n4555) );
NAND3X2TS U3570 ( .A(n5364), .B(n5363), .C(n5362), .Y(n5803) );
ADDFHX2TS U3571 ( .A(n5891), .B(n5890), .CI(n5889), .CO(n5993), .S(n5804) );
OAI21X4TS U3572 ( .A0(n8735), .A1(n8729), .B0(n8736), .Y(n7491) );
NAND2X4TS U3573 ( .A(n806), .B(n7487), .Y(n8729) );
ADDFHX4TS U3574 ( .A(n6334), .B(n6333), .CI(n6332), .CO(n6392), .S(n6386) );
OAI22X2TS U3575 ( .A0(n897), .A1(n2863), .B0(n996), .B1(n2899), .Y(n2881) );
XOR2X4TS U3576 ( .A(n1651), .B(n7385), .Y(n7342) );
OAI22X2TS U3577 ( .A0(n6330), .A1(n5646), .B0(n6431), .B1(n1159), .Y(n6410)
);
OAI22X2TS U3578 ( .A0(n6339), .A1(n1084), .B0(n6405), .B1(n1056), .Y(n6412)
);
OAI2BB1X4TS U3579 ( .A0N(n4297), .A1N(n4298), .B0(n1644), .Y(n1301) );
XNOR2X2TS U3580 ( .A(n1170), .B(n10286), .Y(n3814) );
OAI21X2TS U3581 ( .A0(n1095), .A1(n7584), .B0(n7583), .Y(n7588) );
ADDFHX2TS U3582 ( .A(n5707), .B(n5706), .CI(n5705), .CO(n5831), .S(n5708) );
ADDFHX4TS U3583 ( .A(n5721), .B(n5720), .CI(n5719), .CO(n5825), .S(n5730) );
ADDFHX4TS U3584 ( .A(n5716), .B(n5715), .CI(n5714), .CO(n5913), .S(n5720) );
NAND2X4TS U3585 ( .A(n1275), .B(n1274), .Y(n5719) );
ADDFHX2TS U3586 ( .A(n5713), .B(n5712), .CI(n5711), .CO(n5721), .S(n5665) );
ADDFHX2TS U3587 ( .A(n6412), .B(n6411), .CI(n6410), .CO(n6553), .S(n6397) );
OAI22X2TS U3588 ( .A0(n6320), .A1(n4731), .B0(n6321), .B1(n910), .Y(n6336)
);
XNOR2X2TS U3589 ( .A(n8459), .B(n984), .Y(n6321) );
OAI21X2TS U3590 ( .A0(n1096), .A1(n8073), .B0(n8072), .Y(n8077) );
XNOR2X4TS U3591 ( .A(n8077), .B(n8076), .Y(n8103) );
OAI21X4TS U3592 ( .A0(n7901), .A1(n7900), .B0(n7899), .Y(n7957) );
AOI21X2TS U3593 ( .A0(n7898), .A1(n7897), .B0(n7896), .Y(n7899) );
ADDFHX2TS U3594 ( .A(n8354), .B(n8353), .CI(n8352), .CO(n8390), .S(n8365) );
ADDFHX2TS U3595 ( .A(n6269), .B(n6270), .CI(n6268), .CO(n6084), .S(n6275) );
ADDFHX4TS U3596 ( .A(n5046), .B(n5045), .CI(n5044), .CO(n5069), .S(n4989) );
ADDFHX2TS U3597 ( .A(n6683), .B(n6682), .CI(n6681), .CO(n6782), .S(n6672) );
OAI21X4TS U3598 ( .A0(n5572), .A1(n4859), .B0(n4858), .Y(n4862) );
NAND2X2TS U3599 ( .A(n4911), .B(n4857), .Y(n4859) );
OAI22X2TS U3600 ( .A0(n6013), .A1(n1083), .B0(n6044), .B1(n6676), .Y(n6246)
);
INVX16TS U3601 ( .A(n1376), .Y(n4061) );
OAI21X2TS U3602 ( .A0(n4061), .A1(n3948), .B0(n3947), .Y(n3949) );
XNOR2X2TS U3603 ( .A(n960), .B(n947), .Y(n6282) );
ADDFHX2TS U3604 ( .A(n6273), .B(n6272), .CI(n6271), .CO(n6576), .S(n6261) );
ADDFHX4TS U3605 ( .A(n5937), .B(n5936), .CI(n5935), .CO(n6605), .S(n5939) );
OAI22X1TS U3606 ( .A0(n5515), .A1(n1151), .B0(n5356), .B1(n1141), .Y(n5495)
);
XNOR2X2TS U3607 ( .A(n8355), .B(n989), .Y(n4922) );
NOR2X8TS U3608 ( .A(n4830), .B(n4831), .Y(n8051) );
ADDFHX2TS U3609 ( .A(n3405), .B(n3404), .CI(n3403), .CO(n3440), .S(n3401) );
XNOR2X2TS U3610 ( .A(n8355), .B(n1038), .Y(n6431) );
XNOR2X2TS U3611 ( .A(n8408), .B(n1023), .Y(n5643) );
ADDFHX4TS U3612 ( .A(n5532), .B(n5531), .CI(n5530), .CO(n5848), .S(n5528) );
ADDFHX2TS U3613 ( .A(n5462), .B(n5461), .CI(n5460), .CO(n5531), .S(n5477) );
ADDFHX4TS U3614 ( .A(n5529), .B(n5528), .CI(n5527), .CO(n5845), .S(n5525) );
XNOR2X4TS U3615 ( .A(n1118), .B(n1075), .Y(n5457) );
OAI22X4TS U3616 ( .A0(n6701), .A1(n5457), .B0(n6700), .B1(n5564), .Y(n5534)
);
ADDFX2TS U3617 ( .A(n7130), .B(n7129), .CI(n7128), .CO(n7195), .S(n7127) );
ADDFHX4TS U3618 ( .A(n7103), .B(n7102), .CI(n7101), .CO(n7128), .S(n7114) );
NOR2X4TS U3619 ( .A(n1115), .B(n6455), .Y(n1326) );
XNOR2X4TS U3620 ( .A(n7665), .B(n7664), .Y(n8194) );
NAND2X8TS U3621 ( .A(n1520), .B(n1518), .Y(n1611) );
NOR2X8TS U3622 ( .A(n1604), .B(n1519), .Y(n1518) );
OAI22X2TS U3623 ( .A0(n1173), .A1(n3167), .B0(n3202), .B1(n10331), .Y(n3205)
);
INVX12TS U3624 ( .A(n10473), .Y(n920) );
ADDFHX4TS U3625 ( .A(n6586), .B(n6585), .CI(n6584), .CO(n6598), .S(n6612) );
ADDFHX4TS U3626 ( .A(n4461), .B(n4460), .CI(n4459), .CO(n4606), .S(n4480) );
NAND2X4TS U3627 ( .A(n4831), .B(n4830), .Y(n8052) );
NOR2X6TS U3628 ( .A(n803), .B(n7475), .Y(n8741) );
OAI21X2TS U3629 ( .A0(n7501), .A1(n8734), .B0(n7500), .Y(n7506) );
AND2X8TS U3630 ( .A(n5918), .B(n5917), .Y(n799) );
XNOR2X4TS U3631 ( .A(n1017), .B(n1038), .Y(n5645) );
ADDFHX4TS U3632 ( .A(n6613), .B(n6612), .CI(n6611), .CO(n6618), .S(n6620) );
ADDFHX4TS U3633 ( .A(n6083), .B(n6082), .CI(n6081), .CO(n6587), .S(n6592) );
ADDFHX2TS U3634 ( .A(n3632), .B(n3631), .CI(n3630), .CO(n3701), .S(n3633) );
ADDFHX2TS U3635 ( .A(n3349), .B(n3348), .CI(n3347), .CO(n3630), .S(n3351) );
XOR2X4TS U3636 ( .A(n795), .B(n6129), .Y(n6241) );
XOR2X4TS U3637 ( .A(n6131), .B(n6130), .Y(n795) );
OAI22X2TS U3638 ( .A0(n6231), .A1(n1154), .B0(n6230), .B1(n5809), .Y(n6249)
);
ADDFHX2TS U3639 ( .A(n6075), .B(n6074), .CI(n6073), .CO(n6268), .S(n6077) );
XNOR2X2TS U3640 ( .A(n8355), .B(n871), .Y(n6328) );
INVX12TS U3641 ( .A(n6639), .Y(n8620) );
ADDFHX2TS U3642 ( .A(n5540), .B(n5539), .CI(n5538), .CO(n5849), .S(n5551) );
OAI22X2TS U3643 ( .A0(n1068), .A1(n1339), .B0(n1191), .B1(n3754), .Y(n5539)
);
NOR2X8TS U3644 ( .A(n6643), .B(n6642), .Y(n7774) );
ADDFHX4TS U3645 ( .A(n7310), .B(n7309), .CI(n7308), .CO(n7333), .S(n7330) );
ADDFHX4TS U3646 ( .A(n7260), .B(n7258), .CI(n7259), .CO(n7340), .S(n7309) );
ADDFHX4TS U3647 ( .A(n4380), .B(n4378), .CI(n4379), .CO(n7248), .S(n7177) );
NAND2BX2TS U3648 ( .AN(n3260), .B(n880), .Y(n4873) );
OAI22X2TS U3649 ( .A0(n946), .A1(n5393), .B0(n1123), .B1(n5470), .Y(n5481)
);
ADDFHX2TS U3650 ( .A(n3009), .B(n3008), .CI(n3007), .CO(n3076), .S(n3088) );
OAI22X2TS U3651 ( .A0(n6040), .A1(n763), .B0(n6039), .B1(n2797), .Y(n3008)
);
BUFX3TS U3652 ( .A(n3897), .Y(n1239) );
NOR2BX4TS U3653 ( .AN(n1612), .B(n3098), .Y(n3126) );
ADDFHX4TS U3654 ( .A(n5733), .B(n5732), .CI(n5731), .CO(n5766), .S(n5762) );
BUFX12TS U3655 ( .A(DP_OP_168J27_122_4811_n8471), .Y(n2640) );
NOR2X6TS U3656 ( .A(n3114), .B(n3121), .Y(n2931) );
ADDFHX2TS U3657 ( .A(n5258), .B(n5257), .CI(n5256), .CO(n5398), .S(n5260) );
XNOR2X1TS U3658 ( .A(n10258), .B(DP_OP_168J27_122_4811_n8514), .Y(n4205) );
XOR2X2TS U3659 ( .A(n9616), .B(n1574), .Y(n5384) );
ADDFHX4TS U3660 ( .A(n6842), .B(n6841), .CI(n6840), .CO(n6985), .S(n6838) );
XNOR2X4TS U3661 ( .A(n7652), .B(n7651), .Y(n8146) );
XNOR2X4TS U3662 ( .A(n7684), .B(n7683), .Y(n8119) );
NAND2X4TS U3663 ( .A(n8194), .B(n8119), .Y(n7685) );
NOR2X2TS U3664 ( .A(n7514), .B(n7519), .Y(n7521) );
OAI22X2TS U3665 ( .A0(n7755), .A1(n7043), .B0(n1034), .B1(n7061), .Y(n7073)
);
ADDFHX2TS U3666 ( .A(n7074), .B(n7073), .CI(n7072), .CO(n7139), .S(n7055) );
AOI21X2TS U3667 ( .A0(n8804), .A1(n8803), .B0(n8802), .Y(n8805) );
XNOR2X4TS U3668 ( .A(n5163), .B(n5162), .Y(n6438) );
NAND2X4TS U3669 ( .A(n10344), .B(n5077), .Y(n5162) );
INVX16TS U3670 ( .A(n1652), .Y(n4442) );
NOR2X4TS U3671 ( .A(n6338), .B(n6087), .Y(n3535) );
NOR2X8TS U3672 ( .A(n5917), .B(n5918), .Y(n8617) );
ADDFHX4TS U3673 ( .A(n5769), .B(n5768), .CI(n5767), .CO(n5782), .S(n5790) );
ADDFHX2TS U3674 ( .A(n5739), .B(n5738), .CI(n5737), .CO(n5764), .S(n5769) );
OAI21X2TS U3675 ( .A0(n4815), .A1(n4814), .B0(n4813), .Y(n4816) );
OAI22X2TS U3676 ( .A0(n6847), .A1(n1152), .B0(n6771), .B1(n8380), .Y(n6899)
);
NAND2X6TS U3677 ( .A(DP_OP_168J27_122_4811_n8451), .B(
DP_OP_168J27_122_4811_n8476), .Y(n3058) );
NAND2X8TS U3678 ( .A(add_x_19_n273), .B(n7623), .Y(n8147) );
AND2X4TS U3679 ( .A(n7969), .B(n1359), .Y(n813) );
OR2X2TS U3680 ( .A(n6158), .B(n1305), .Y(n835) );
OAI22X4TS U3681 ( .A0(n6111), .A1(n6150), .B0(n945), .B1(n1589), .Y(n6158)
);
ADDFHX4TS U3682 ( .A(n6187), .B(n6186), .CI(n6185), .CO(n6313), .S(n6209) );
OAI2BB1X4TS U3683 ( .A0N(n835), .A1N(n6157), .B0(n1571), .Y(n6187) );
XNOR2X4TS U3684 ( .A(n7630), .B(n7629), .Y(n8137) );
OAI21X4TS U3685 ( .A0(n8636), .A1(n8631), .B0(n8637), .Y(n4454) );
NAND2X4TS U3686 ( .A(n4452), .B(n4451), .Y(n8631) );
NAND2X4TS U3687 ( .A(n2931), .B(n3100), .Y(n2932) );
OAI22X1TS U3688 ( .A0(n3876), .A1(n2774), .B0(n3875), .B1(n2861), .Y(n2848)
);
XNOR2X2TS U3689 ( .A(n1077), .B(DP_OP_168J27_122_4811_n6562), .Y(n2483) );
OAI22X2TS U3690 ( .A0(n3876), .A1(n2701), .B0(n1130), .B1(n2774), .Y(n2758)
);
ADDFHX2TS U3691 ( .A(n5630), .B(n5629), .CI(n5628), .CO(n5709), .S(n5637) );
OAI22X2TS U3692 ( .A0(n6407), .A1(n5624), .B0(n5625), .B1(n909), .Y(n5629)
);
ADDFHX2TS U3693 ( .A(n6562), .B(n6561), .CI(n6560), .CO(n6741), .S(n6493) );
ADDFHX4TS U3694 ( .A(n6839), .B(n6838), .CI(n6837), .CO(n6987), .S(n6910) );
XNOR2X2TS U3695 ( .A(n7273), .B(n1074), .Y(n6497) );
NAND2X6TS U3696 ( .A(n5311), .B(n5310), .Y(n7838) );
OAI22X2TS U3697 ( .A0(n6969), .A1(n5646), .B0(n1158), .B1(n5326), .Y(n7021)
);
BUFX20TS U3698 ( .A(n8473), .Y(n1041) );
XNOR2X4TS U3699 ( .A(n1032), .B(n1022), .Y(n5644) );
XOR2X2TS U3700 ( .A(n8649), .B(n8648), .Y(Sgf_operation_Result[45]) );
ADDFHX4TS U3701 ( .A(n3784), .B(n3783), .CI(n3782), .CO(n3785), .S(n3705) );
XNOR2X4TS U3702 ( .A(n8048), .B(n8047), .Y(n8098) );
OAI21X2TS U3703 ( .A0(n1096), .A1(n8045), .B0(n8044), .Y(n8048) );
OAI21X1TS U3704 ( .A0(n8055), .A1(n8041), .B0(n8060), .Y(n8042) );
AOI21X2TS U3705 ( .A0(n8039), .A1(n8038), .B0(n8037), .Y(n8055) );
XNOR2X2TS U3706 ( .A(n1051), .B(n3840), .Y(n3871) );
NAND2X4TS U3707 ( .A(n8135), .B(n7686), .Y(n1340) );
ADDFHX2TS U3708 ( .A(n5274), .B(n5273), .CI(n5272), .CO(n5731), .S(n5275) );
NAND2X4TS U3709 ( .A(n6643), .B(n6642), .Y(n8206) );
XNOR2X4TS U3710 ( .A(n8355), .B(n987), .Y(n5902) );
NOR2X8TS U3711 ( .A(n6659), .B(n7789), .Y(n6638) );
ADDFHX2TS U3712 ( .A(n6993), .B(n6992), .CI(n6991), .CO(n7099), .S(n7096) );
AOI21X2TS U3713 ( .A0(n1204), .A1(n8809), .B0(n8808), .Y(n8811) );
AOI21X2TS U3714 ( .A0(n7522), .A1(n7521), .B0(n7520), .Y(n7523) );
OAI21X4TS U3715 ( .A0(n8531), .A1(n8585), .B0(n8532), .Y(n7522) );
XNOR2X4TS U3716 ( .A(n7605), .B(n7604), .Y(n8198) );
XNOR2X4TS U3717 ( .A(n7642), .B(n7641), .Y(n8192) );
XNOR2X4TS U3718 ( .A(n8546), .B(n8545), .Y(Sgf_operation_Result[46]) );
ADDFHX2TS U3719 ( .A(n6246), .B(n6245), .CI(n6244), .CO(n6257), .S(n6078) );
OAI22X2TS U3720 ( .A0(n6014), .A1(n877), .B0(n1162), .B1(n6043), .Y(n6245)
);
INVX6TS U3721 ( .A(add_x_19_n541), .Y(n8223) );
OAI22X2TS U3722 ( .A0(n1172), .A1(n3955), .B0(n4024), .B1(n758), .Y(n4033)
);
ADDFHX2TS U3723 ( .A(n6504), .B(n6503), .CI(n6502), .CO(n6671), .S(n6491) );
ADDFHX4TS U3724 ( .A(n6490), .B(n6489), .CI(n6488), .CO(n6667), .S(n6567) );
ADDFHX2TS U3725 ( .A(n8298), .B(n8297), .CI(n8296), .CO(n8306), .S(n8269) );
NAND2X8TS U3726 ( .A(n749), .B(n6641), .Y(n7789) );
OAI22X2TS U3727 ( .A0(n5496), .A1(n1084), .B0(n5514), .B1(n1057), .Y(n5703)
);
NOR2X8TS U3728 ( .A(n6653), .B(n6652), .Y(n7798) );
OAI22X2TS U3729 ( .A0(n6324), .A1(n4212), .B0(n6426), .B1(n7285), .Y(n6411)
);
NAND2X2TS U3730 ( .A(Sgf_operation_ODD1_S_B[38]), .B(
Sgf_operation_ODD1_Q_left[11]), .Y(add_x_19_n497) );
NOR2X4TS U3731 ( .A(n2925), .B(n2929), .Y(n3100) );
NOR2X8TS U3732 ( .A(n7317), .B(n7316), .Y(n7979) );
OAI21X4TS U3733 ( .A0(n8774), .A1(n7984), .B0(n7983), .Y(n7988) );
XNOR2X4TS U3734 ( .A(n1284), .B(n1394), .Y(n1283) );
NOR2X2TS U3735 ( .A(n4419), .B(n4425), .Y(n4428) );
OAI22X4TS U3736 ( .A0(n3802), .A1(n1121), .B0(n969), .B1(n3841), .Y(n3835)
);
XNOR2X2TS U3737 ( .A(n1032), .B(n1072), .Y(n7088) );
AOI21X2TS U3738 ( .A0(n8659), .A1(add_x_19_n653), .B0(n8658), .Y(
add_x_19_n639) );
ADDFHX4TS U3739 ( .A(n2383), .B(n2382), .CI(n2381), .CO(n2397), .S(n2395) );
XNOR2X4TS U3740 ( .A(n8369), .B(n1025), .Y(n5632) );
NAND2X4TS U3741 ( .A(n8202), .B(add_x_19_n526), .Y(add_x_19_n38) );
NAND2X4TS U3742 ( .A(n8201), .B(n8200), .Y(add_x_19_n526) );
OAI22X2TS U3743 ( .A0(n5609), .A1(n4564), .B0(n5626), .B1(n1049), .Y(n5641)
);
XNOR2X4TS U3744 ( .A(n958), .B(n1025), .Y(n5609) );
OR2X8TS U3745 ( .A(n7325), .B(n7324), .Y(n7763) );
INVX2TS U3746 ( .A(n4131), .Y(n4054) );
XOR2X4TS U3747 ( .A(n8081), .B(n8031), .Y(n8099) );
OAI22X2TS U3748 ( .A0(n881), .A1(n3168), .B0(n6127), .B1(n3201), .Y(n3204)
);
NAND2X4TS U3749 ( .A(n3297), .B(n3296), .Y(n3555) );
XNOR2X4TS U3750 ( .A(n7535), .B(n7534), .Y(n8152) );
OAI21X4TS U3751 ( .A0(n8599), .A1(n8140), .B0(n8141), .Y(n8658) );
XNOR2X4TS U3752 ( .A(n8063), .B(n8062), .Y(n8097) );
OAI21X4TS U3753 ( .A0(n8774), .A1(n8664), .B0(n1700), .Y(n8669) );
ADDFHX4TS U3754 ( .A(n5913), .B(n5912), .CI(n5911), .CO(n5935), .S(n5916) );
XNOR2X4TS U3755 ( .A(n8669), .B(n8668), .Y(Sgf_operation_ODD1_S_B[38]) );
OAI22X4TS U3756 ( .A0(n5622), .A1(n941), .B0(n5355), .B1(n4063), .Y(n1320)
);
XNOR2X4TS U3757 ( .A(n8459), .B(n989), .Y(n5622) );
ADDFHX4TS U3758 ( .A(n6628), .B(n6627), .CI(n6626), .CO(n6636), .S(n6632) );
AOI21X2TS U3759 ( .A0(n8009), .A1(n7990), .B0(n7989), .Y(n7991) );
XOR2X4TS U3760 ( .A(n8640), .B(n8639), .Y(Sgf_operation_Result[44]) );
NAND2BX1TS U3761 ( .AN(n3325), .B(n3594), .Y(n1360) );
XOR2X4TS U3762 ( .A(n7988), .B(n1782), .Y(Sgf_operation_ODD1_S_B[40]) );
ADDFHX4TS U3763 ( .A(n6571), .B(n6570), .CI(n6569), .CO(n6654), .S(n6652) );
ADDFHX4TS U3764 ( .A(n6418), .B(n6417), .CI(n6416), .CO(n6570), .S(n6614) );
NOR2X6TS U3765 ( .A(n9965), .B(Op_MY[18]), .Y(n4811) );
XNOR2X2TS U3766 ( .A(n8317), .B(n6769), .Y(n6226) );
NAND3X8TS U3767 ( .A(n1466), .B(n1467), .C(n1624), .Y(n1376) );
NOR2X8TS U3768 ( .A(n3334), .B(DP_OP_168J27_122_4811_n3541), .Y(n3639) );
NOR2X8TS U3769 ( .A(Op_MY[35]), .B(n9966), .Y(n3334) );
XNOR2X4TS U3770 ( .A(n8128), .B(n8127), .Y(n8133) );
ADDFHX4TS U3771 ( .A(n3635), .B(n3634), .CI(n3633), .CO(n3636), .S(n3354) );
OAI22X2TS U3772 ( .A0(n1069), .A1(n3169), .B0(n1191), .B1(n3206), .Y(n3203)
);
BUFX12TS U3773 ( .A(n2787), .Y(n5876) );
NAND2X4TS U3774 ( .A(n8800), .B(n7766), .Y(n7768) );
OAI22X2TS U3775 ( .A0(n6685), .A1(n4212), .B0(n6819), .B1(n7285), .Y(n6788)
);
OAI22X2TS U3776 ( .A0(n1122), .A1(n2702), .B0(n1135), .B1(n2749), .Y(n2757)
);
AND2X8TS U3777 ( .A(n1492), .B(n1296), .Y(n6333) );
OAI21X2TS U3778 ( .A0(add_x_19_n514), .A1(add_x_19_n518), .B0(n8626), .Y(
add_x_19_n509) );
NAND2X4TS U3779 ( .A(n8020), .B(n8019), .Y(n8626) );
XOR2X2TS U3780 ( .A(n10297), .B(DP_OP_168J27_122_4811_n6574), .Y(n2749) );
NOR2X8TS U3781 ( .A(n8201), .B(n8200), .Y(add_x_19_n525) );
XNOR2X4TS U3782 ( .A(n7996), .B(n7995), .Y(n8201) );
XNOR2X4TS U3783 ( .A(n4495), .B(n4494), .Y(n4496) );
NOR2X6TS U3784 ( .A(Op_MY[14]), .B(DP_OP_168J27_122_4811_n8460), .Y(n4130)
);
XNOR2X4TS U3785 ( .A(n7543), .B(n7542), .Y(n8195) );
ADDFHX4TS U3786 ( .A(n6023), .B(n6022), .CI(n6021), .CO(n6599), .S(n6026) );
ADDFHX4TS U3787 ( .A(n5523), .B(n5522), .CI(n5521), .CO(n5818), .S(n5524) );
NOR2X4TS U3788 ( .A(add_x_19_n530), .B(add_x_19_n525), .Y(add_x_19_n523) );
OAI22X2TS U3789 ( .A0(n6407), .A1(n5604), .B0(n5167), .B1(n910), .Y(n5598)
);
NAND2X4TS U3790 ( .A(n4131), .B(n4137), .Y(n4139) );
NAND3X6TS U3791 ( .A(n1580), .B(n1579), .C(n753), .Y(n1761) );
NAND2X2TS U3792 ( .A(n4058), .B(n1581), .Y(n1579) );
OAI21X4TS U3793 ( .A0(n8620), .A1(n7789), .B0(n7790), .Y(n7794) );
XNOR2X4TS U3794 ( .A(n7794), .B(n7793), .Y(n8642) );
NAND3X6TS U3795 ( .A(n3060), .B(n3193), .C(n3194), .Y(n1466) );
INVX6TS U3796 ( .A(n1438), .Y(n3978) );
INVX6TS U3797 ( .A(n1633), .Y(n961) );
INVX4TS U3798 ( .A(n1551), .Y(n1550) );
NAND2X4TS U3799 ( .A(n1549), .B(n1553), .Y(n1552) );
NOR2X4TS U3800 ( .A(n3754), .B(n1228), .Y(n2985) );
INVX2TS U3801 ( .A(n1444), .Y(n1442) );
CLKINVX6TS U3802 ( .A(n963), .Y(n965) );
NOR2X2TS U3803 ( .A(n4846), .B(n4845), .Y(n4847) );
OAI22X1TS U3804 ( .A0(n5647), .A1(n7000), .B0(n5645), .B1(n6999), .Y(n5662)
);
NAND2X2TS U3805 ( .A(n1632), .B(DP_OP_168J27_122_4811_n3219), .Y(n4095) );
OAI22X2TS U3806 ( .A0(n7418), .A1(n1369), .B0(n3340), .B1(n1371), .Y(n3655)
);
AND2X4TS U3807 ( .A(n3340), .B(n1371), .Y(n1369) );
INVX6TS U3808 ( .A(n8408), .Y(n8409) );
AO21X1TS U3809 ( .A0(n1115), .A1(n1035), .B0(n10259), .Y(n8160) );
XOR2X1TS U3810 ( .A(n1052), .B(n922), .Y(n1599) );
NAND2X1TS U3811 ( .A(n3917), .B(n3916), .Y(n3918) );
INVX2TS U3812 ( .A(n2344), .Y(n1714) );
INVX2TS U3813 ( .A(n915), .Y(n1637) );
CMPR22X2TS U3814 ( .A(n4803), .B(n4802), .CO(n4936), .S(n4730) );
INVX2TS U3815 ( .A(n3946), .Y(n3729) );
ADDFHX2TS U3816 ( .A(n4580), .B(n4579), .CI(n4578), .CO(n4728), .S(n4590) );
XNOR2X1TS U3817 ( .A(n1170), .B(n1673), .Y(n2448) );
XOR2X1TS U3818 ( .A(n3225), .B(n3158), .Y(n3159) );
NOR2BX2TS U3819 ( .AN(n1149), .B(n1156), .Y(n4217) );
NAND2X4TS U3820 ( .A(n3711), .B(n3714), .Y(n3717) );
INVX12TS U3821 ( .A(n1412), .Y(n7051) );
OAI22X1TS U3822 ( .A0(n6055), .A1(n1197), .B0(n6063), .B1(n8312), .Y(n6235)
);
XOR2X1TS U3823 ( .A(n1813), .B(n1102), .Y(n3885) );
XOR2X1TS U3824 ( .A(Op_MY[23]), .B(n1494), .Y(n2433) );
NAND2X4TS U3825 ( .A(DP_OP_168J27_122_4811_n6583), .B(
DP_OP_168J27_122_4811_n6611), .Y(n2238) );
INVX2TS U3826 ( .A(n4575), .Y(n1723) );
INVX4TS U3827 ( .A(n3021), .Y(n3043) );
NAND2X2TS U3828 ( .A(n1462), .B(n1461), .Y(n2912) );
INVX4TS U3829 ( .A(n7398), .Y(n3040) );
ADDFHX2TS U3830 ( .A(n5995), .B(n5994), .CI(n5993), .CO(n6260), .S(n6018) );
OAI22X2TS U3831 ( .A0(n6458), .A1(n6150), .B0(n10336), .B1(n1712), .Y(n6529)
);
OAI22X1TS U3832 ( .A0(n5501), .A1(n8238), .B0(n8239), .B1(n1740), .Y(n5679)
);
INVX12TS U3833 ( .A(n933), .Y(n934) );
INVX2TS U3834 ( .A(n1187), .Y(n1695) );
BUFX6TS U3835 ( .A(DP_OP_168J27_122_4811_n8480), .Y(n2971) );
OAI22X1TS U3836 ( .A0(n4324), .A1(n3393), .B0(n10334), .B1(n3416), .Y(n3413)
);
NAND2X6TS U3837 ( .A(n1292), .B(DP_OP_168J27_122_4811_n6618), .Y(n1878) );
CLKINVX6TS U3838 ( .A(n1291), .Y(n1292) );
AO21XLTS U3839 ( .A0(n7286), .A1(n1157), .B0(n1469), .Y(n7347) );
ADDFHX2TS U3840 ( .A(n7161), .B(n7160), .CI(n7159), .CO(n7198), .S(n7156) );
INVX2TS U3841 ( .A(n7079), .Y(n7159) );
NAND2X2TS U3842 ( .A(n5653), .B(n5656), .Y(n5329) );
NAND2BX2TS U3843 ( .AN(n1635), .B(n5930), .Y(n1430) );
INVX12TS U3844 ( .A(n10295), .Y(n938) );
ADDFHX2TS U3845 ( .A(n2380), .B(n2379), .CI(n2378), .CO(n2451), .S(n2398) );
XOR2X1TS U3846 ( .A(n1166), .B(n759), .Y(n1578) );
NOR2X1TS U3847 ( .A(DP_OP_168J27_122_4811_n6615), .B(n759), .Y(n1993) );
OAI22X1TS U3848 ( .A0(n2007), .A1(n1964), .B0(n2000), .B1(n2583), .Y(n1991)
);
INVX4TS U3849 ( .A(n891), .Y(n892) );
XOR2X1TS U3850 ( .A(n3754), .B(n10321), .Y(n1375) );
XOR2X1TS U3851 ( .A(n1596), .B(n8378), .Y(n8415) );
XOR2X1TS U3852 ( .A(n8375), .B(n8404), .Y(n1596) );
XNOR2X2TS U3853 ( .A(n1179), .B(n922), .Y(n7292) );
NAND2X2TS U3854 ( .A(n1665), .B(n1664), .Y(n1663) );
NOR2X1TS U3855 ( .A(n7872), .B(n8033), .Y(n4680) );
NOR2X4TS U3856 ( .A(n3544), .B(n3542), .Y(n1608) );
NAND2X2TS U3857 ( .A(n1405), .B(n1404), .Y(n8296) );
INVX2TS U3858 ( .A(n8261), .Y(n1350) );
OR2X2TS U3859 ( .A(n8327), .B(n8326), .Y(n8094) );
NAND2X1TS U3860 ( .A(n8360), .B(n8362), .Y(n8074) );
NAND2BX1TS U3861 ( .AN(n2640), .B(n895), .Y(n1862) );
NAND2X1TS U3862 ( .A(n2979), .B(n3534), .Y(n2980) );
NOR2XLTS U3863 ( .A(FSM_selector_B[1]), .B(Op_MY[52]), .Y(n8114) );
NAND2X1TS U3864 ( .A(n4420), .B(n4428), .Y(n4431) );
NAND2X1TS U3865 ( .A(n3109), .B(n3113), .Y(n3104) );
NAND2X4TS U3866 ( .A(n8849), .B(n8852), .Y(n2831) );
AOI21X1TS U3867 ( .A0(n7574), .A1(n7635), .B0(n7634), .Y(n7636) );
NAND2X1TS U3868 ( .A(n7580), .B(n7579), .Y(n7639) );
NAND2X1TS U3869 ( .A(n7547), .B(n7624), .Y(n7627) );
NAND2X1TS U3870 ( .A(n8285), .B(n8325), .Y(n8164) );
NAND2X1TS U3871 ( .A(n8382), .B(n8381), .Y(n7920) );
OR2X4TS U3872 ( .A(n8694), .B(n7482), .Y(n1338) );
INVX2TS U3873 ( .A(n5008), .Y(n802) );
CLKAND2X2TS U3874 ( .A(n9272), .B(n9492), .Y(n9276) );
INVX2TS U3875 ( .A(n9137), .Y(n9306) );
INVX2TS U3876 ( .A(n1672), .Y(n3924) );
NAND2X1TS U3877 ( .A(n4420), .B(n3861), .Y(n3863) );
INVX2TS U3878 ( .A(n3322), .Y(n1522) );
INVX12TS U3879 ( .A(n2935), .Y(n9932) );
OAI21X1TS U3880 ( .A0(n9881), .A1(n9880), .B0(n9879), .Y(n9886) );
INVX2TS U3881 ( .A(n9869), .Y(n9881) );
INVX2TS U3882 ( .A(n9758), .Y(n9767) );
OAI21X2TS U3883 ( .A0(n8765), .A1(n8549), .B0(n8770), .Y(n8550) );
OR2X1TS U3884 ( .A(n7693), .B(n8245), .Y(n7718) );
NAND2X1TS U3885 ( .A(n7693), .B(n8245), .Y(n7721) );
INVX2TS U3886 ( .A(n7825), .Y(n8027) );
INVX2TS U3887 ( .A(n7453), .Y(n8613) );
INVX2TS U3888 ( .A(n8694), .Y(n8709) );
OAI21X1TS U3889 ( .A0(n8027), .A1(n7828), .B0(n7827), .Y(n8712) );
INVX2TS U3890 ( .A(n8662), .Y(n8715) );
AOI21X1TS U3891 ( .A0(n8709), .A1(n8696), .B0(n8695), .Y(n8742) );
INVX2TS U3892 ( .A(n9892), .Y(n9915) );
AOI21X2TS U3893 ( .A0(add_x_19_n653), .A1(n8539), .B0(n8538), .Y(
add_x_19_n632) );
NOR2X4TS U3894 ( .A(DP_OP_168J27_122_4811_n3530), .B(
DP_OP_168J27_122_4811_n3519), .Y(n3642) );
NAND2BXLTS U3895 ( .AN(n5508), .B(n6318), .Y(n4851) );
XNOR2X2TS U3896 ( .A(n964), .B(n8434), .Y(n6006) );
INVX2TS U3897 ( .A(n4061), .Y(n1480) );
INVX2TS U3898 ( .A(n811), .Y(n1479) );
NOR2X1TS U3899 ( .A(n3643), .B(n811), .Y(n1476) );
INVX2TS U3900 ( .A(n3335), .Y(n1549) );
XNOR2X1TS U3901 ( .A(n4575), .B(n5330), .Y(n3980) );
XNOR2X2TS U3902 ( .A(n911), .B(n9975), .Y(n2605) );
INVX2TS U3903 ( .A(n3059), .Y(n3054) );
XOR2X1TS U3904 ( .A(n2852), .B(n1638), .Y(n2853) );
XNOR2X2TS U3905 ( .A(n938), .B(n898), .Y(n2850) );
XNOR2X2TS U3906 ( .A(n1185), .B(n9974), .Y(n2861) );
XNOR2X1TS U3907 ( .A(n1077), .B(n919), .Y(n2594) );
XNOR2X2TS U3908 ( .A(n1185), .B(n3447), .Y(n2701) );
XOR2X2TS U3909 ( .A(n2606), .B(n1638), .Y(n2691) );
XNOR2X1TS U3910 ( .A(n1077), .B(n905), .Y(n2672) );
XNOR2X1TS U3911 ( .A(n1186), .B(DP_OP_168J27_122_4811_n6567), .Y(n2673) );
XNOR2X2TS U3912 ( .A(n3376), .B(n9612), .Y(n2860) );
XNOR2X1TS U3913 ( .A(n1078), .B(n9975), .Y(n2747) );
AOI21X1TS U3914 ( .A0(n3643), .A1(n3596), .B0(n3595), .Y(n3597) );
NAND2X1TS U3915 ( .A(n3639), .B(n3596), .Y(n3598) );
NAND2X2TS U3916 ( .A(DP_OP_168J27_122_4811_n8457), .B(n915), .Y(n3640) );
INVX2TS U3917 ( .A(DP_OP_168J27_122_4811_n3519), .Y(n3600) );
NAND2X1TS U3918 ( .A(DP_OP_168J27_122_4811_n8527), .B(
DP_OP_168J27_122_4811_n8500), .Y(n2795) );
INVX2TS U3919 ( .A(n1722), .Y(n1024) );
AOI21X2TS U3920 ( .A0(n4058), .A1(n4131), .B0(n4138), .Y(n3947) );
XNOR2X1TS U3921 ( .A(n5508), .B(DP_OP_168J27_122_4811_n8551), .Y(n5337) );
NOR2X2TS U3922 ( .A(n1184), .B(n6702), .Y(n1445) );
XNOR2X2TS U3923 ( .A(n961), .B(n8416), .Y(n6059) );
NOR2X1TS U3924 ( .A(n3275), .B(n3274), .Y(n3276) );
XNOR2X1TS U3925 ( .A(n1797), .B(DP_OP_168J27_122_4811_n8506), .Y(n3275) );
XNOR2X1TS U3926 ( .A(n965), .B(n5330), .Y(n4532) );
NAND2X1TS U3927 ( .A(n3061), .B(DP_OP_168J27_122_4811_n3572), .Y(n3062) );
XNOR2X2TS U3928 ( .A(n2898), .B(n898), .Y(n2958) );
XOR2X2TS U3929 ( .A(n3599), .B(n781), .Y(n3388) );
XNOR2X2TS U3930 ( .A(n929), .B(n3283), .Y(n3319) );
OAI22X2TS U3931 ( .A0(n3838), .A1(n1812), .B0(n1109), .B1(n10330), .Y(n3505)
);
INVX2TS U3932 ( .A(n4139), .Y(n1581) );
OAI22X1TS U3933 ( .A0(n1131), .A1(n2555), .B0(n3803), .B1(n2595), .Y(n2590)
);
AND2X2TS U3934 ( .A(n791), .B(n10341), .Y(n2718) );
CLKXOR2X2TS U3935 ( .A(DP_OP_168J27_122_4811_n8527), .B(
DP_OP_168J27_122_4811_n8500), .Y(n2791) );
INVX2TS U3936 ( .A(n1465), .Y(n1463) );
OAI22X2TS U3937 ( .A0(n868), .A1(n1636), .B0(n1177), .B1(n1639), .Y(n2844)
);
ADDFX2TS U3938 ( .A(n2909), .B(n2908), .CI(n2907), .CO(n2943), .S(n2914) );
NAND2X1TS U3939 ( .A(n4915), .B(n4911), .Y(n4917) );
INVX2TS U3940 ( .A(n5171), .Y(n4909) );
BUFX3TS U3941 ( .A(n10214), .Y(n1237) );
INVX2TS U3942 ( .A(n4864), .Y(n4857) );
INVX2TS U3943 ( .A(n6281), .Y(n8342) );
XOR2X1TS U3944 ( .A(n906), .B(DP_OP_168J27_122_4811_n8455), .Y(n1759) );
XOR2X2TS U3945 ( .A(n6879), .B(n10260), .Y(n1588) );
INVX2TS U3946 ( .A(n6176), .Y(n1207) );
XNOR2X2TS U3947 ( .A(n5471), .B(n9619), .Y(n6194) );
XNOR2X2TS U3948 ( .A(n1111), .B(n3645), .Y(n6193) );
XNOR2X1TS U3949 ( .A(n965), .B(n6318), .Y(n5161) );
XOR2X2TS U3950 ( .A(n4948), .B(n4949), .Y(n1252) );
OAI22X2TS U3951 ( .A0(n4940), .A1(n6096), .B0(n4939), .B1(n6098), .Y(n4949)
);
NOR2BX1TS U3952 ( .AN(n5508), .B(n6372), .Y(n4938) );
XNOR2X2TS U3953 ( .A(n950), .B(n1253), .Y(n1740) );
XNOR2X2TS U3954 ( .A(n6677), .B(n978), .Y(n5207) );
XNOR2X2TS U3955 ( .A(n7377), .B(n3939), .Y(n5015) );
XNOR2X1TS U3956 ( .A(n8242), .B(n991), .Y(n4820) );
OAI22X1TS U3957 ( .A0(n4733), .A1(n1161), .B0(n4648), .B1(n879), .Y(n4806)
);
XOR2X1TS U3958 ( .A(n7051), .B(n5080), .Y(n6680) );
XNOR2X1TS U3959 ( .A(n1142), .B(n6318), .Y(n5497) );
XNOR2X2TS U3960 ( .A(n8444), .B(n1023), .Y(n5631) );
OAI22X1TS U3961 ( .A0(n5812), .A1(n8239), .B0(n6017), .B1(n8238), .Y(n6000)
);
XNOR2X2TS U3962 ( .A(n6891), .B(n985), .Y(n6063) );
XNOR2X2TS U3963 ( .A(n1147), .B(n8434), .Y(n6371) );
XNOR2X1TS U3964 ( .A(n8369), .B(n1039), .Y(n6501) );
NAND2X1TS U3965 ( .A(n3729), .B(n3944), .Y(n3730) );
XNOR2X1TS U3966 ( .A(DP_OP_168J27_122_4811_n8550), .B(n9975), .Y(n4689) );
XNOR2X1TS U3967 ( .A(n965), .B(n6065), .Y(n3223) );
XNOR2X1TS U3968 ( .A(n1183), .B(n9975), .Y(n3394) );
XNOR2X2TS U3969 ( .A(n1245), .B(n1713), .Y(n3470) );
XOR2X1TS U3970 ( .A(n1713), .B(n1508), .Y(n3415) );
OAI22X1TS U3971 ( .A0(n3719), .A1(n1161), .B0(n3673), .B1(n877), .Y(n3721)
);
INVX2TS U3972 ( .A(n3615), .Y(n3650) );
XOR2X2TS U3973 ( .A(n1285), .B(n9973), .Y(n3841) );
INVX2TS U3974 ( .A(n5567), .Y(n5346) );
NOR2X4TS U3975 ( .A(n4864), .B(n4867), .Y(n5172) );
XNOR2X2TS U3976 ( .A(n10292), .B(n2579), .Y(n2440) );
XOR2X1TS U3977 ( .A(n1254), .B(n1494), .Y(n2557) );
XNOR2X1TS U3978 ( .A(n2426), .B(DP_OP_168J27_122_4811_n8482), .Y(n2432) );
XNOR2X2TS U3979 ( .A(n1170), .B(n870), .Y(n2522) );
XOR2X2TS U3980 ( .A(n1189), .B(n1638), .Y(n2537) );
XNOR2X1TS U3981 ( .A(n2898), .B(n905), .Y(n2538) );
NAND2BX1TS U3982 ( .AN(n2640), .B(n1170), .Y(n2450) );
OAI22X1TS U3983 ( .A0(n4203), .A1(n1080), .B0(n4468), .B1(n4731), .Y(n4461)
);
INVX2TS U3984 ( .A(n7456), .Y(n4459) );
INVX2TS U3985 ( .A(n3000), .Y(n3032) );
NAND2X1TS U3986 ( .A(n1722), .B(n1723), .Y(n3002) );
XNOR2X1TS U3987 ( .A(n2426), .B(n2519), .Y(n2050) );
ADDFHX2TS U3988 ( .A(n2963), .B(n2962), .CI(n2961), .CO(n3396), .S(n2951) );
NAND2X1TS U3989 ( .A(n4812), .B(n4608), .Y(n4610) );
INVX2TS U3990 ( .A(n1513), .Y(n5316) );
NOR2BX2TS U3991 ( .AN(n8289), .B(n8244), .Y(n1535) );
INVX2TS U3992 ( .A(n8244), .Y(n1534) );
CLKXOR2X2TS U3993 ( .A(DP_OP_168J27_122_4811_n8541), .B(
DP_OP_168J27_122_4811_n8514), .Y(n4204) );
INVX4TS U3994 ( .A(n7001), .Y(n1016) );
XNOR2X1TS U3995 ( .A(n6826), .B(n6506), .Y(n6442) );
ADDFX2TS U3996 ( .A(n6688), .B(n6687), .CI(n6686), .CO(n6787), .S(n6723) );
OAI22X1TS U3997 ( .A0(n5990), .A1(n1015), .B0(n6046), .B1(n1158), .Y(n6273)
);
ADDFX2TS U3998 ( .A(n4104), .B(n4103), .CI(n4102), .CO(n4230), .S(n4109) );
OAI22X1TS U3999 ( .A0(n4117), .A1(n4731), .B0(n4048), .B1(n910), .Y(n4103)
);
ADDFHX2TS U4000 ( .A(n4240), .B(n4239), .CI(n4238), .CO(n4478), .S(n4231) );
OAI22X1TS U4001 ( .A0(n7045), .A1(n6169), .B0(n1153), .B1(n6292), .Y(n6305)
);
XNOR2X2TS U4002 ( .A(n921), .B(n9616), .Y(n6531) );
CLKXOR2X2TS U4003 ( .A(n7215), .B(n855), .Y(n1712) );
ADDFX2TS U4004 ( .A(n6810), .B(n934), .CI(n6809), .CO(n6861), .S(n6812) );
NAND2X1TS U4005 ( .A(n6158), .B(n1305), .Y(n1571) );
XNOR2X2TS U4006 ( .A(n1182), .B(n922), .Y(n6872) );
XNOR2X2TS U4007 ( .A(n6869), .B(DP_OP_168J27_122_4811_n8163), .Y(n6870) );
XNOR2X2TS U4008 ( .A(n1179), .B(n1066), .Y(n6932) );
OAI22X1TS U4009 ( .A0(n5072), .A1(n1083), .B0(n5208), .B1(n6676), .Y(n5222)
);
XNOR2X2TS U4010 ( .A(n1250), .B(n987), .Y(n5093) );
XNOR2X2TS U4011 ( .A(n8242), .B(n3939), .Y(n5014) );
XNOR2X2TS U4012 ( .A(n8242), .B(n1025), .Y(n5189) );
XNOR2X2TS U4013 ( .A(n1664), .B(n7738), .Y(n5558) );
XNOR2X2TS U4014 ( .A(n921), .B(n1075), .Y(n5858) );
XOR2X1TS U4015 ( .A(n10262), .B(n6879), .Y(n5487) );
XNOR2X2TS U4016 ( .A(Op_MY[34]), .B(n7063), .Y(n5395) );
XNOR2X1TS U4017 ( .A(n8473), .B(n6769), .Y(n6770) );
XNOR2X1TS U4018 ( .A(n7215), .B(n5385), .Y(n4619) );
OAI22X1TS U4019 ( .A0(n5360), .A1(n1143), .B0(n5808), .B1(n1157), .Y(n5890)
);
ADDFHX2TS U4020 ( .A(n5652), .B(n5651), .CI(n5650), .CO(n5656), .S(n5660) );
OAI22X1TS U4021 ( .A0(n5356), .A1(n1152), .B0(n5322), .B1(n8380), .Y(n5651)
);
NAND2X2TS U4022 ( .A(n5654), .B(n5656), .Y(n5328) );
INVX2TS U4023 ( .A(n5931), .Y(n1635) );
XNOR2X2TS U4024 ( .A(n1116), .B(Op_MY[47]), .Y(n4900) );
AO21X1TS U4025 ( .A0(n4694), .A1(n1176), .B0(n1794), .Y(n7847) );
NAND2X1TS U4026 ( .A(n1721), .B(n987), .Y(n6496) );
XNOR2X1TS U4027 ( .A(n8242), .B(n7245), .Y(n6498) );
ADDFX2TS U4028 ( .A(n6786), .B(n6785), .CI(n6784), .CO(n6845), .S(n6783) );
INVX2TS U4029 ( .A(n7527), .Y(n1730) );
ADDFX2TS U4030 ( .A(n6430), .B(n6429), .CI(n6428), .CO(n6492), .S(n6423) );
OAI22X1TS U4031 ( .A0(n6066), .A1(n1049), .B0(n6345), .B1(n6045), .Y(n6252)
);
BUFX6TS U4032 ( .A(n4850), .Y(n6372) );
XOR2X1TS U4033 ( .A(n7850), .B(n1496), .Y(n7866) );
INVX2TS U4034 ( .A(n7459), .Y(n4221) );
ADDFHX2TS U4035 ( .A(n4606), .B(n4605), .CI(n4604), .CO(n4793), .S(n4655) );
INVX2TS U4036 ( .A(n4462), .Y(n4605) );
XNOR2X1TS U4037 ( .A(n4798), .B(n9611), .Y(n4671) );
OAI22X1TS U4038 ( .A0(n3815), .A1(n4349), .B0(n7934), .B1(n4391), .Y(n4397)
);
ADDFHX2TS U4039 ( .A(n4175), .B(n4174), .CI(n4173), .CO(n4227), .S(n4178) );
INVX2TS U4040 ( .A(n7449), .Y(n4174) );
INVX2TS U4041 ( .A(n4004), .Y(n4046) );
OAI22X1TS U4042 ( .A0(n1121), .A1(n3871), .B0(n969), .B1(n4305), .Y(n4287)
);
OAI22X1TS U4043 ( .A0(n1004), .A1(n4302), .B0(n766), .B1(n4327), .Y(n4318)
);
INVX2TS U4044 ( .A(n4354), .Y(n4316) );
OAI22X1TS U4045 ( .A0(n4324), .A1(n4304), .B0(n10334), .B1(n10294), .Y(n4321) );
ADDFHX2TS U4046 ( .A(n3443), .B(n3442), .CI(n3441), .CO(n3488), .S(n3461) );
ADDFHX2TS U4047 ( .A(n3514), .B(n3513), .CI(n3512), .CO(n3789), .S(n3486) );
INVX2TS U4048 ( .A(n7417), .Y(n3626) );
XNOR2X1TS U4049 ( .A(n1145), .B(n990), .Y(n3338) );
INVX2TS U4050 ( .A(n1165), .Y(n1372) );
INVX2TS U4051 ( .A(n3591), .Y(n1373) );
ADDFHX2TS U4052 ( .A(n3346), .B(n3345), .CI(n3344), .CO(n3570), .S(n3348) );
ADDFHX2TS U4053 ( .A(n3993), .B(n3992), .CI(n3991), .CO(n4078), .S(n4074) );
OAI22X1TS U4054 ( .A0(n3942), .A1(n4731), .B0(n3724), .B1(n910), .Y(n3992)
);
ADDFX2TS U4055 ( .A(n3810), .B(n3809), .CI(n3808), .CO(n3831), .S(n3797) );
OAI22X1TS U4056 ( .A0(n3818), .A1(n3489), .B0(n3816), .B1(n3817), .Y(n3810)
);
OAI22X1TS U4057 ( .A0(n926), .A1(n3496), .B0(n1130), .B1(n3798), .Y(n3805)
);
INVX2TS U4058 ( .A(n5181), .Y(n1316) );
NAND2X1TS U4059 ( .A(Op_MY[23]), .B(Op_MY[50]), .Y(n5174) );
NAND2X4TS U4060 ( .A(n5569), .B(n5568), .Y(n1314) );
INVX2TS U4061 ( .A(n5354), .Y(n1313) );
OAI22X1TS U4062 ( .A0(n2584), .A1(n2430), .B0(n2479), .B1(n2639), .Y(n2490)
);
ADDFHX2TS U4063 ( .A(n2551), .B(n2550), .CI(n2549), .CO(n2601), .S(n2547) );
OAI22X1TS U4064 ( .A0(n3818), .A1(n2352), .B0(n1000), .B1(n2351), .Y(n2367)
);
XNOR2X2TS U4065 ( .A(n10285), .B(n1640), .Y(n2323) );
INVX2TS U4066 ( .A(n4118), .Y(n4193) );
XNOR2X1TS U4067 ( .A(n1181), .B(n3645), .Y(n5864) );
XNOR2X2TS U4068 ( .A(DP_OP_168J27_122_4811_n8519), .B(n934), .Y(n6177) );
OAI22X1TS U4069 ( .A0(n6164), .A1(n1133), .B0(n869), .B1(n6135), .Y(n6156)
);
XOR2X2TS U4070 ( .A(n7215), .B(n1307), .Y(n1306) );
INVX2TS U4071 ( .A(DP_OP_168J27_122_4811_n8457), .Y(n1307) );
XNOR2X2TS U4072 ( .A(n7063), .B(n3645), .Y(n6111) );
XNOR2X2TS U4073 ( .A(n1104), .B(n1052), .Y(n5950) );
CLKXOR2X2TS U4074 ( .A(n1664), .B(n10350), .Y(n6117) );
XNOR2X2TS U4075 ( .A(n1179), .B(DP_OP_168J27_122_4811_n8455), .Y(n6178) );
INVX2TS U4076 ( .A(n2310), .Y(n800) );
INVX2TS U4077 ( .A(n2046), .Y(n801) );
XNOR2X2TS U4078 ( .A(n935), .B(n915), .Y(n2099) );
XNOR2X2TS U4079 ( .A(n10285), .B(n10354), .Y(n2102) );
XOR2X1TS U4080 ( .A(n911), .B(n1638), .Y(n2113) );
XOR2X1TS U4081 ( .A(n10289), .B(n10286), .Y(n2081) );
NAND2X1TS U4082 ( .A(n1183), .B(n759), .Y(n1990) );
XNOR2X2TS U4083 ( .A(n10287), .B(n2579), .Y(n1998) );
ADDFHX2TS U4084 ( .A(n3076), .B(n3075), .CI(n3074), .CO(n3094), .S(n3083) );
ADDFHX2TS U4085 ( .A(n3073), .B(n3072), .CI(n3071), .CO(n3096), .S(n3084) );
XNOR2X1TS U4086 ( .A(n8444), .B(n985), .Y(n7360) );
XNOR2X1TS U4087 ( .A(n1222), .B(n1043), .Y(n7268) );
NOR2BX1TS U4088 ( .AN(n8375), .B(n8404), .Y(n1595) );
NAND2X1TS U4089 ( .A(DP_OP_168J27_122_4811_n8545), .B(
DP_OP_168J27_122_4811_n8518), .Y(n4839) );
INVX2TS U4090 ( .A(n6318), .Y(n4852) );
XNOR2X1TS U4091 ( .A(n1041), .B(n985), .Y(n8284) );
XNOR2X1TS U4092 ( .A(n1030), .B(n1044), .Y(n8300) );
INVX2TS U4093 ( .A(n958), .Y(n8279) );
XNOR2X1TS U4094 ( .A(n1227), .B(n6506), .Y(n8344) );
NOR2X1TS U4095 ( .A(n7228), .B(n1413), .Y(n7270) );
INVX2TS U4096 ( .A(n1250), .Y(n7228) );
BUFX3TS U4097 ( .A(n4849), .Y(n1197) );
ADDFHX2TS U4098 ( .A(n6822), .B(n6821), .CI(n6820), .CO(n6856), .S(n6755) );
INVX2TS U4099 ( .A(n7555), .Y(n6821) );
INVX2TS U4100 ( .A(n7502), .Y(n6258) );
INVX2TS U4101 ( .A(n7503), .Y(n6277) );
ADDFHX2TS U4102 ( .A(n6465), .B(n6464), .CI(n6463), .CO(n6520), .S(n6453) );
XOR2X2TS U4103 ( .A(n6538), .B(n1323), .Y(n6527) );
OAI22X1TS U4104 ( .A0(n6701), .A1(n6460), .B0(n6700), .B1(n873), .Y(n6708)
);
OAI2BB1X1TS U4105 ( .A0N(n810), .A1N(n1801), .B0(n6536), .Y(n1757) );
ADDFX2TS U4106 ( .A(n6800), .B(n6799), .CI(n6798), .CO(n6876), .S(n6801) );
OAI22X1TS U4107 ( .A0(n6866), .A1(n6703), .B0(n6865), .B1(n921), .Y(n6800)
);
OAI22X2TS U4108 ( .A0(n1115), .A1(n6805), .B0(n1035), .B1(n6867), .Y(n6883)
);
OAI22X1TS U4109 ( .A0(n7045), .A1(n6936), .B0(n1153), .B1(n10258), .Y(n7037)
);
AO21X1TS U4110 ( .A0(n7045), .A1(n1153), .B0(n10258), .Y(n7072) );
ADDFX2TS U4111 ( .A(n7070), .B(n7069), .CI(n7068), .CO(n7141), .S(n7065) );
INVX4TS U4112 ( .A(n7708), .Y(n1178) );
XNOR2X1TS U4113 ( .A(n7063), .B(n1052), .Y(n7064) );
XOR2X2TS U4114 ( .A(n1127), .B(n8177), .Y(n7146) );
OAI2BB1X1TS U4115 ( .A0N(n1803), .A1N(n855), .B0(n7222), .Y(n1309) );
NAND2X1TS U4116 ( .A(n9619), .B(n1066), .Y(n1308) );
INVX2TS U4117 ( .A(n1107), .Y(n1665) );
NAND2BXLTS U4118 ( .AN(n930), .B(n6160), .Y(n3175) );
INVX2TS U4119 ( .A(n7478), .Y(n5212) );
INVX2TS U4120 ( .A(n10233), .Y(n968) );
XNOR2X1TS U4121 ( .A(n1170), .B(n1254), .Y(n7880) );
OAI22X1TS U4122 ( .A0(n7711), .A1(n5878), .B0(n6192), .B1(n5964), .Y(n5971)
);
OAI22X1TS U4123 ( .A0(n7045), .A1(n5875), .B0(n1153), .B1(n5951), .Y(n5973)
);
AO21X2TS U4124 ( .A0(n5877), .A1(n1191), .B0(n10256), .Y(n5972) );
OAI22X1TS U4125 ( .A0(n946), .A1(n5470), .B0(n1123), .B1(n5561), .Y(n5535)
);
ADDFX2TS U4126 ( .A(n10348), .B(n5534), .CI(n5533), .CO(n5851), .S(n5532) );
OAI22X2TS U4127 ( .A0(n5877), .A1(n3754), .B0(n1190), .B1(n10256), .Y(n5853)
);
OAI22X1TS U4128 ( .A0(n5056), .A1(n5392), .B0(n1012), .B1(n5486), .Y(n5482)
);
OAI22X1TS U4129 ( .A0(n5487), .A1(n1133), .B0(n869), .B1(n5402), .Y(n5460)
);
XNOR2X2TS U4130 ( .A(n1180), .B(DP_OP_168J27_122_4811_n8449), .Y(n5394) );
INVX2TS U4131 ( .A(n5243), .Y(n1625) );
XNOR2X2TS U4132 ( .A(n7063), .B(n5546), .Y(n5374) );
XNOR2X2TS U4133 ( .A(n1179), .B(n5868), .Y(n5381) );
INVX2TS U4134 ( .A(n1221), .Y(n6864) );
XNOR2X2TS U4135 ( .A(n1117), .B(DP_OP_168J27_122_4811_n8447), .Y(n4149) );
INVX2TS U4136 ( .A(n6970), .Y(n6994) );
INVX2TS U4137 ( .A(n6978), .Y(n7018) );
XNOR2X2TS U4138 ( .A(n1193), .B(n920), .Y(n4150) );
XNOR2X1TS U4139 ( .A(n1192), .B(n1075), .Y(n5376) );
XNOR2X1TS U4140 ( .A(n1104), .B(n6934), .Y(n4751) );
XOR2X1TS U4141 ( .A(n3645), .B(n1574), .Y(n4028) );
XNOR2X1TS U4142 ( .A(n1104), .B(DP_OP_168J27_122_4811_n8457), .Y(n4504) );
NAND2BX1TS U4143 ( .AN(n5385), .B(n1182), .Y(n4252) );
XNOR2X1TS U4144 ( .A(n3260), .B(n4901), .Y(n3580) );
XNOR2X1TS U4145 ( .A(n4775), .B(DP_OP_168J27_122_4811_n8447), .Y(n3696) );
NAND2X1TS U4146 ( .A(n1320), .B(n5365), .Y(n5362) );
NAND2X1TS U4147 ( .A(n5365), .B(n5367), .Y(n5363) );
OAI22X1TS U4148 ( .A0(n6866), .A1(n5035), .B0(n1133), .B1(n5120), .Y(n5102)
);
NOR2BX1TS U4149 ( .AN(n3260), .B(DP_OP_168J27_122_4811_n8215), .Y(n5096) );
NOR2X1TS U4150 ( .A(n8033), .B(n7870), .Y(n8039) );
ADDFHX2TS U4151 ( .A(n6518), .B(n6517), .CI(n6516), .CO(n6727), .S(n6552) );
ADDFHX2TS U4152 ( .A(n6783), .B(n6782), .CI(n6781), .CO(n6842), .S(n6779) );
ADDFHX2TS U4153 ( .A(n6673), .B(n6672), .CI(n6671), .CO(n6780), .S(n6669) );
XOR2X2TS U4154 ( .A(n1471), .B(n6379), .Y(n6380) );
INVX2TS U4155 ( .A(n6087), .Y(n6382) );
INVX2TS U4156 ( .A(n7532), .Y(n1585) );
OAI2BB1X2TS U4157 ( .A0N(n7532), .A1N(n7531), .B0(n6280), .Y(n1586) );
OAI22X1TS U4158 ( .A0(n981), .A1(n4286), .B0(n1421), .B1(n4322), .Y(n4332)
);
ADDFX2TS U4159 ( .A(n2087), .B(n2086), .CI(n2085), .CO(n2117), .S(n2170) );
XNOR2X1TS U4160 ( .A(n1184), .B(n914), .Y(n2236) );
XNOR2X2TS U4161 ( .A(n1945), .B(Op_MY[19]), .Y(n2213) );
XNOR2X1TS U4162 ( .A(n1185), .B(DP_OP_168J27_122_4811_n6573), .Y(n2154) );
XNOR2X2TS U4163 ( .A(n10288), .B(n1640), .Y(n2156) );
XNOR2X2TS U4164 ( .A(n1187), .B(n2521), .Y(n2214) );
XNOR2X1TS U4165 ( .A(n1078), .B(n915), .Y(n2215) );
XNOR2X1TS U4166 ( .A(n1077), .B(n1234), .Y(n2151) );
XOR2X1TS U4167 ( .A(n1188), .B(n759), .Y(n2067) );
NOR2BX2TS U4168 ( .AN(n1673), .B(n1176), .Y(n2141) );
XNOR2X2TS U4169 ( .A(n2606), .B(n870), .Y(n2259) );
XNOR2X1TS U4170 ( .A(n10294), .B(n10328), .Y(n2231) );
INVX2TS U4171 ( .A(n10242), .Y(n1000) );
XNOR2X2TS U4172 ( .A(n1945), .B(Op_MY[20]), .Y(n2264) );
XNOR2X2TS U4173 ( .A(n916), .B(n919), .Y(n2286) );
ADDFHX2TS U4174 ( .A(n3183), .B(n3182), .CI(n3181), .CO(n3238), .S(n3184) );
NOR2X4TS U4175 ( .A(n3544), .B(n3541), .Y(n1519) );
INVX2TS U4176 ( .A(n3485), .Y(n796) );
INVX2TS U4177 ( .A(n3484), .Y(n797) );
INVX2TS U4178 ( .A(n3460), .Y(n1268) );
ADDFX2TS U4179 ( .A(n3488), .B(n3487), .CI(n3486), .CO(n3826), .S(n3482) );
ADDFHX2TS U4180 ( .A(n3869), .B(n3868), .CI(n3867), .CO(n4285), .S(n3891) );
CLKXOR2X2TS U4181 ( .A(n2898), .B(n10322), .Y(n1559) );
OAI22X1TS U4182 ( .A0(n2310), .A1(n1907), .B0(n3456), .B1(n1936), .Y(n1930)
);
XNOR2X1TS U4183 ( .A(n1078), .B(n2640), .Y(n1907) );
ADDFHX2TS U4184 ( .A(n2500), .B(n2499), .CI(n2498), .CO(n2546), .S(n2505) );
ADDFHX2TS U4185 ( .A(n2453), .B(n2452), .CI(n2451), .CO(n2512), .S(n2509) );
ADDFX2TS U4186 ( .A(n2328), .B(n2327), .CI(n2326), .CO(n2387), .S(n2381) );
OAI22X1TS U4187 ( .A0(n1168), .A1(n2255), .B0(n1001), .B1(n2288), .Y(n2284)
);
OAI22X1TS U4188 ( .A0(n3375), .A1(n2237), .B0(n7864), .B1(n2289), .Y(n2292)
);
NAND2BX1TS U4189 ( .AN(n2640), .B(n2852), .Y(n2239) );
ADDFHX2TS U4190 ( .A(n2362), .B(n2361), .CI(n2360), .CO(n2380), .S(n2376) );
NOR2BX1TS U4191 ( .AN(n5508), .B(n6039), .Y(n2812) );
ADDFX2TS U4192 ( .A(n5960), .B(n5959), .CI(n5958), .CO(n6108), .S(n5944) );
OAI22X2TS U4193 ( .A0(n5247), .A1(n6110), .B0(n6700), .B1(n6153), .Y(n1305)
);
OAI22X1TS U4194 ( .A0(n1557), .A1(n5961), .B0(n1027), .B1(n6116), .Y(n6115)
);
ADDFHX2TS U4195 ( .A(n6208), .B(n6207), .CI(n6206), .CO(n6223), .S(n6219) );
OAI22X1TS U4196 ( .A0(n1108), .A1(n5952), .B0(n1013), .B1(n6118), .Y(n6124)
);
ADDFX2TS U4197 ( .A(n2078), .B(n2077), .CI(n2076), .CO(n2169), .S(n2174) );
ADDFX2TS U4198 ( .A(n1976), .B(n1975), .CI(n1974), .CO(n1984), .S(n1965) );
NOR2X1TS U4199 ( .A(n1001), .B(n759), .Y(n2054) );
ADDFX2TS U4200 ( .A(n2038), .B(n2037), .CI(n2036), .CO(n2173), .S(n2043) );
XOR2X2TS U4201 ( .A(n1106), .B(n10354), .Y(n1720) );
NAND2X1TS U4202 ( .A(n4418), .B(n4423), .Y(n4425) );
ADDFHX2TS U4203 ( .A(n3085), .B(n3084), .CI(n3083), .CO(n3091), .S(n3090) );
ADDFHX2TS U4204 ( .A(n6143), .B(n6142), .CI(n6141), .CO(n6206), .S(n6145) );
BUFX3TS U4205 ( .A(DP_OP_168J27_122_4811_n8216), .Y(n1123) );
XOR2X1TS U4206 ( .A(n3589), .B(n1758), .Y(n3311) );
XNOR2X1TS U4207 ( .A(n1227), .B(n1044), .Y(n8418) );
XNOR2X1TS U4208 ( .A(n1041), .B(n8416), .Y(n8417) );
BUFX4TS U4209 ( .A(n5081), .Y(n6679) );
XNOR2X1TS U4210 ( .A(n8242), .B(n1043), .Y(n7365) );
BUFX8TS U4211 ( .A(n1511), .Y(n1194) );
XNOR2X1TS U4212 ( .A(n1030), .B(n8416), .Y(n7366) );
BUFX3TS U4213 ( .A(n6846), .Y(n966) );
ADDFHX2TS U4214 ( .A(n7375), .B(n7374), .CI(n7373), .CO(n8261), .S(n7361) );
NOR2X1TS U4215 ( .A(n7274), .B(n1042), .Y(n7374) );
INVX2TS U4216 ( .A(n7275), .Y(n7373) );
INVX2TS U4217 ( .A(n7303), .Y(n7381) );
OAI22X1TS U4218 ( .A0(n7236), .A1(n6967), .B0(n7178), .B1(n8462), .Y(n7203)
);
INVX2TS U4219 ( .A(n7553), .Y(n6764) );
OAI2BB1X2TS U4220 ( .A0N(n6742), .A1N(n6741), .B0(n1210), .Y(n6756) );
OAI21X2TS U4221 ( .A0(n6741), .A1(n6742), .B0(n6743), .Y(n1210) );
NAND2X4TS U4222 ( .A(n6649), .B(n6648), .Y(n7792) );
XOR2X1TS U4223 ( .A(n1573), .B(n1010), .Y(n1537) );
ADDFHX2TS U4224 ( .A(n6450), .B(n6449), .CI(n6448), .CO(n6511), .S(n6445) );
ADDFHX2TS U4225 ( .A(n6524), .B(n6523), .CI(n6522), .CO(n6730), .S(n6519) );
ADDFX2TS U4226 ( .A(n7057), .B(n7056), .CI(n7055), .CO(n7164), .S(n7058) );
XNOR2X1TS U4227 ( .A(n1178), .B(Op_MY[47]), .Y(n7148) );
ADDFHX2TS U4228 ( .A(n7060), .B(n7059), .CI(n7058), .CO(n7163), .S(n7076) );
OAI22X1TS U4229 ( .A0(n6159), .A1(n767), .B0(n8178), .B1(n7739), .Y(n7288)
);
NAND2X1TS U4230 ( .A(n7718), .B(n7724), .Y(n7728) );
NAND2X1TS U4231 ( .A(n7720), .B(n8156), .Y(n7746) );
BUFX6TS U4232 ( .A(n5130), .Y(n1115) );
OAI22X1TS U4233 ( .A0(n7755), .A1(n1179), .B0(n1035), .B1(n10259), .Y(n7756)
);
OAI21X2TS U4234 ( .A0(n3915), .A1(n3910), .B0(n3916), .Y(n4369) );
INVX2TS U4235 ( .A(n10233), .Y(n969) );
OAI22X2TS U4236 ( .A0(n937), .A1(n1814), .B0(n7932), .B1(n1795), .Y(n7911)
);
ADDFHX2TS U4237 ( .A(n5851), .B(n5850), .CI(n5849), .CO(n5982), .S(n5847) );
INVX2TS U4238 ( .A(n5505), .Y(n1333) );
ADDFHX2TS U4239 ( .A(n7182), .B(n7181), .CI(n7180), .CO(n7249), .S(n7129) );
INVX2TS U4240 ( .A(n1542), .Y(n1545) );
INVX2TS U4241 ( .A(n7108), .Y(n1546) );
OAI22X1TS U4242 ( .A0(n5247), .A1(n4018), .B0(n10335), .B1(n4152), .Y(n4166)
);
ADDFX2TS U4243 ( .A(n5435), .B(n5434), .CI(n5433), .CO(n5443), .S(n5439) );
OAI22X1TS U4244 ( .A0(n932), .A1(n5246), .B0(n5424), .B1(n1124), .Y(n5435)
);
OAI22X1TS U4245 ( .A0(n6128), .A1(n5097), .B0(n4247), .B1(n5248), .Y(n5258)
);
OAI22X1TS U4246 ( .A0(n6701), .A1(n5054), .B0(n5115), .B1(n5116), .Y(n5124)
);
ADDFX2TS U4247 ( .A(n5239), .B(n5238), .CI(n5237), .CO(n5411), .S(n5254) );
ADDFHX2TS U4248 ( .A(n4517), .B(n4516), .CI(n4515), .CO(n4630), .S(n4512) );
XNOR2X2TS U4249 ( .A(n5860), .B(n906), .Y(n3749) );
OAI22X1TS U4250 ( .A0(n1172), .A1(n3683), .B0(n3753), .B1(n10331), .Y(n3745)
);
XNOR2X2TS U4251 ( .A(n6160), .B(n9959), .Y(n3577) );
OAI22X1TS U4252 ( .A0(n5056), .A1(n3258), .B0(n10337), .B1(n3303), .Y(n3309)
);
OAI22X2TS U4253 ( .A0(n1173), .A1(n2709), .B0(n2808), .B1(n3256), .Y(n6037)
);
ADDFHX2TS U4254 ( .A(n4879), .B(n4878), .CI(n4877), .CO(n5061), .S(n4906) );
ADDFHX2TS U4255 ( .A(n5034), .B(n5033), .CI(n5032), .CO(n5136), .S(n5045) );
ADDFHX2TS U4256 ( .A(n5108), .B(n5107), .CI(n5106), .CO(n5268), .S(n5110) );
ADDFX2TS U4257 ( .A(n5233), .B(n5232), .CI(n5231), .CO(n5413), .S(n5229) );
OAI22X1TS U4258 ( .A0(n5877), .A1(n5122), .B0(n924), .B1(n5249), .Y(n5240)
);
ADDFHX2TS U4259 ( .A(n6421), .B(n6420), .CI(n6419), .CO(n6568), .S(n6417) );
NOR2X1TS U4260 ( .A(n7872), .B(n4712), .Y(n4715) );
ADDFHX2TS U4261 ( .A(n4662), .B(n4661), .CI(n4660), .CO(n7303), .S(n7247) );
ADDFHX2TS U4262 ( .A(n2147), .B(n2146), .CI(n2145), .CO(n2219), .S(n2130) );
AND2X2TS U4263 ( .A(n2206), .B(n1502), .Y(n2267) );
OAI22X1TS U4264 ( .A0(n983), .A1(n2204), .B0(n3371), .B1(n2257), .Y(n2268)
);
NOR2X2TS U4265 ( .A(n3518), .B(n3523), .Y(n3478) );
NOR2X2TS U4266 ( .A(n3535), .B(n3536), .Y(n3517) );
INVX2TS U4267 ( .A(n4311), .Y(n4419) );
BUFX3TS U4268 ( .A(n5336), .Y(n8462) );
XNOR2X1TS U4269 ( .A(n1041), .B(n1044), .Y(n8463) );
INVX2TS U4270 ( .A(DP_OP_168J27_122_4811_n6593), .Y(n1726) );
XOR2X1TS U4271 ( .A(n10290), .B(DP_OP_168J27_122_4811_n6574), .Y(n1880) );
XNOR2X2TS U4272 ( .A(n938), .B(n901), .Y(n1884) );
NAND2BX1TS U4273 ( .AN(n2519), .B(n935), .Y(n1873) );
NAND2X2TS U4274 ( .A(n9914), .B(n2416), .Y(n2418) );
ADDFHX2TS U4275 ( .A(n2565), .B(n2564), .CI(n2563), .CO(n2573), .S(n2568) );
ADDFHX2TS U4276 ( .A(n2159), .B(n2158), .CI(n2157), .CO(n2217), .S(n2162) );
ADDFHX2TS U4277 ( .A(n2377), .B(n2376), .CI(n2375), .CO(n2390), .S(n2394) );
INVX2TS U4278 ( .A(n4063), .Y(n1006) );
ADDFHX2TS U4279 ( .A(n2004), .B(n2003), .CI(n2002), .CO(n2014), .S(n2032) );
AND2X2TS U4280 ( .A(n1577), .B(n1575), .Y(n2003) );
AOI21X1TS U4281 ( .A0(n8089), .A1(n8034), .B0(n8038), .Y(n4376) );
INVX2TS U4282 ( .A(n5835), .Y(n867) );
NOR2X1TS U4283 ( .A(n2637), .B(n2636), .Y(n2729) );
NAND2X2TS U4284 ( .A(n2818), .B(n2817), .Y(n3080) );
OR2X2TS U4285 ( .A(n2726), .B(n2725), .Y(n2823) );
NAND2X1TS U4286 ( .A(n6238), .B(n1295), .Y(n3122) );
INVX2TS U4287 ( .A(n3097), .Y(n1612) );
NAND2X2TS U4288 ( .A(n3098), .B(n3097), .Y(n3127) );
ADDFHX2TS U4289 ( .A(n2026), .B(n2025), .CI(n2024), .CO(n2042), .S(n2028) );
ADDFHX2TS U4290 ( .A(n2044), .B(n2043), .CI(n2042), .CO(n2194), .S(n2058) );
NOR2X1TS U4291 ( .A(n892), .B(n3456), .Y(n1912) );
NAND2BX1TS U4292 ( .AN(n2640), .B(n911), .Y(n1879) );
BUFX4TS U4293 ( .A(n751), .Y(n2639) );
XNOR2X2TS U4294 ( .A(n2478), .B(n870), .Y(n1859) );
XNOR2X2TS U4295 ( .A(n2478), .B(DP_OP_168J27_122_4811_n8474), .Y(n1863) );
XNOR2X2TS U4296 ( .A(n895), .B(n901), .Y(n1864) );
BUFX3TS U4297 ( .A(DP_OP_168J27_122_4811_n6620), .Y(n2080) );
NAND2X1TS U4298 ( .A(n6990), .B(n7005), .Y(n4432) );
OR2X4TS U4299 ( .A(n6274), .B(n6048), .Y(n3109) );
NAND2X2TS U4300 ( .A(n6274), .B(n6048), .Y(n3113) );
ADDFHX2TS U4301 ( .A(n6146), .B(n6145), .CI(n6144), .CO(n6218), .S(n6243) );
OAI22X1TS U4302 ( .A0(n7755), .A1(n7709), .B0(n1035), .B1(n1180), .Y(n7742)
);
OAI22X1TS U4303 ( .A0(n882), .A1(n3304), .B0(n4247), .B1(n3588), .Y(n3585)
);
OAI22X1TS U4304 ( .A0(n1068), .A1(n1408), .B0(n1191), .B1(n3576), .Y(n3584)
);
OAI22X1TS U4305 ( .A0(n5056), .A1(n3303), .B0(n10337), .B1(n3587), .Y(n3586)
);
OAI22X1TS U4306 ( .A0(n1068), .A1(n3206), .B0(n1191), .B1(n1375), .Y(n3253)
);
XOR2X1TS U4307 ( .A(n8437), .B(n1594), .Y(n8448) );
ADDFHX2TS U4308 ( .A(n8335), .B(n8334), .CI(n8333), .CO(n8422), .S(n8302) );
NOR2BX1TS U4309 ( .AN(n931), .B(n4247), .Y(n3019) );
CLKBUFX2TS U4310 ( .A(n7792), .Y(n1205) );
CLKBUFX2TS U4311 ( .A(n4402), .Y(n4403) );
ADDFHX2TS U4312 ( .A(n7299), .B(n7298), .CI(n7297), .CO(n7356), .S(n7301) );
AO21X1TS U4313 ( .A0(n7296), .A1(n7295), .B0(n10260), .Y(n7348) );
NOR2X2TS U4314 ( .A(n7545), .B(n7596), .Y(n7551) );
ADDFHX2TS U4315 ( .A(n3249), .B(n3248), .CI(n3247), .CO(n7412), .S(n7411) );
ADDFHX2TS U4316 ( .A(n3231), .B(n3230), .CI(n3229), .CO(n7410), .S(n7406) );
OR2X1TS U4317 ( .A(n937), .B(n10449), .Y(n8472) );
ADDFHX2TS U4318 ( .A(n3971), .B(n3970), .CI(n3969), .CO(n4012), .S(n4002) );
ADDFHX2TS U4319 ( .A(n4169), .B(n4168), .CI(n4167), .CO(n4253), .S(n4125) );
NAND2X1TS U4320 ( .A(n7480), .B(n8696), .Y(n7482) );
ADDFHX2TS U4321 ( .A(n4908), .B(n4907), .CI(n4906), .CO(n5044), .S(n5018) );
ADDFHX2TS U4322 ( .A(n3687), .B(n3686), .CI(n3685), .CO(n3773), .S(n3677) );
NAND2BXLTS U4323 ( .AN(n931), .B(n1573), .Y(n2788) );
CMPR22X2TS U4324 ( .A(n2982), .B(n2981), .CO(n7397), .S(n6035) );
OAI22X1TS U4325 ( .A0(n1174), .A1(n2808), .B0(n3010), .B1(n10331), .Y(n2982)
);
INVX4TS U4326 ( .A(n7476), .Y(n1772) );
INVX2TS U4327 ( .A(n1690), .Y(n1686) );
NAND2X1TS U4328 ( .A(n8086), .B(n4680), .Y(n4682) );
NAND2X1TS U4329 ( .A(n7376), .B(n7359), .Y(n8035) );
NAND2X2TS U4330 ( .A(n4706), .B(n1688), .Y(n1687) );
OR2X2TS U4331 ( .A(n4830), .B(n4831), .Y(n808) );
INVX2TS U4332 ( .A(n4703), .Y(n4704) );
NOR2X2TS U4333 ( .A(n7303), .B(n7275), .Y(n4718) );
AOI21X1TS U4334 ( .A0(n8089), .A1(n4715), .B0(n4714), .Y(n4716) );
NAND2X1TS U4335 ( .A(n7303), .B(n7275), .Y(n4719) );
BUFX6TS U4336 ( .A(n1692), .Y(n1353) );
OR2X2TS U4337 ( .A(n7079), .B(n7086), .Y(n4444) );
ADDFHX2TS U4338 ( .A(n2272), .B(n2271), .CI(n2270), .CO(n2279), .S(n2275) );
NAND2X1TS U4339 ( .A(n6556), .B(n6546), .Y(n3524) );
INVX4TS U4340 ( .A(n3555), .Y(n3529) );
INVX2TS U4341 ( .A(n3528), .Y(n3557) );
AOI21X1TS U4342 ( .A0(n4429), .A1(n3912), .B0(n3911), .Y(n3913) );
NAND2X1TS U4343 ( .A(n6768), .B(n6830), .Y(n3916) );
NOR2X2TS U4344 ( .A(n6768), .B(n6830), .Y(n3915) );
NAND2X4TS U4345 ( .A(n3637), .B(n3636), .Y(n3907) );
INVX2TS U4346 ( .A(n3638), .Y(n3904) );
NAND2X4TS U4347 ( .A(n3786), .B(n3785), .Y(n3930) );
NAND2X2TS U4348 ( .A(n6970), .B(n6978), .Y(n4363) );
NOR2X1TS U4349 ( .A(n4419), .B(n4310), .Y(n3861) );
INVX2TS U4350 ( .A(n9018), .Y(n9019) );
BUFX6TS U4351 ( .A(DP_OP_168J27_122_4811_n8526), .Y(n1106) );
INVX2TS U4352 ( .A(n2651), .Y(n2643) );
INVX2TS U4353 ( .A(n2657), .Y(n2569) );
NAND2X2TS U4354 ( .A(n1256), .B(n5368), .Y(n2654) );
CLKAND2X2TS U4355 ( .A(n4703), .B(n4705), .Y(n834) );
NAND2X1TS U4356 ( .A(n2784), .B(n2927), .Y(n2785) );
INVX2TS U4357 ( .A(n8840), .Y(n2650) );
INVX2TS U4358 ( .A(n8788), .Y(n8790) );
NAND2X1TS U4359 ( .A(n8207), .B(n8206), .Y(n8208) );
OAI2BB1X1TS U4360 ( .A0N(n8270), .A1N(n8269), .B0(n1384), .Y(n8304) );
OAI21X1TS U4361 ( .A0(n8269), .A1(n8270), .B0(n8268), .Y(n1384) );
INVX2TS U4362 ( .A(n8798), .Y(n7334) );
INVX2TS U4363 ( .A(n8206), .Y(n7775) );
NAND2X1TS U4364 ( .A(n749), .B(n8207), .Y(n7777) );
OR2X1TS U4365 ( .A(n7398), .B(n7397), .Y(n1810) );
INVX2TS U4366 ( .A(n1205), .Y(n7989) );
NAND2X1TS U4367 ( .A(n7405), .B(n7404), .Y(n7997) );
NAND2X1TS U4368 ( .A(n7407), .B(n7406), .Y(n8001) );
NAND2X2TS U4369 ( .A(n7803), .B(n8006), .Y(n7805) );
NAND2X1TS U4370 ( .A(n7413), .B(n7412), .Y(n7813) );
NAND2X2TS U4371 ( .A(n7554), .B(n7553), .Y(n7606) );
NOR2X2TS U4372 ( .A(n7603), .B(n7611), .Y(n7616) );
NAND2X1TS U4373 ( .A(n7656), .B(n7677), .Y(n1336) );
NOR2X2TS U4374 ( .A(n7549), .B(n7548), .Y(n7596) );
NAND2X1TS U4375 ( .A(n7549), .B(n7548), .Y(n7597) );
NAND2X1TS U4376 ( .A(n7560), .B(n7559), .Y(n7650) );
INVX2TS U4377 ( .A(n8007), .Y(n8008) );
NAND2X1TS U4378 ( .A(n7411), .B(n7410), .Y(n8016) );
NAND2X1TS U4379 ( .A(n8130), .B(n8129), .Y(n8624) );
XNOR2X2TS U4380 ( .A(n7938), .B(n7937), .Y(n7939) );
NAND2X1TS U4381 ( .A(n8083), .B(n8082), .Y(n8084) );
INVX2TS U4382 ( .A(n8078), .Y(n8080) );
XNOR2X2TS U4383 ( .A(n8096), .B(n8095), .Y(n8100) );
OAI21X1TS U4384 ( .A0(n1096), .A1(n8091), .B0(n8090), .Y(n8096) );
NAND2X1TS U4385 ( .A(n1098), .B(n8088), .Y(n8091) );
NAND2X1TS U4386 ( .A(n8079), .B(n8078), .Y(n8031) );
CLKBUFX2TS U4387 ( .A(n7495), .Y(n1246) );
NAND2X1TS U4388 ( .A(n8612), .B(n1808), .Y(n7452) );
NAND2X1TS U4389 ( .A(n6035), .B(n6034), .Y(n7393) );
OR2X1TS U4390 ( .A(n6035), .B(n6034), .Y(n7395) );
NAND2X4TS U4391 ( .A(n4455), .B(n8628), .Y(n1614) );
NAND2X1TS U4392 ( .A(n8061), .B(n8060), .Y(n8062) );
NAND2X1TS U4393 ( .A(n8064), .B(n8065), .Y(n8066) );
OAI21X1TS U4394 ( .A0(n8633), .A1(n8632), .B0(n8631), .Y(n8634) );
INVX2TS U4395 ( .A(n8844), .Y(n8850) );
MX2X1TS U4396 ( .A(Op_MX[52]), .B(exp_oper_result[0]), .S0(n896), .Y(
S_Oper_A_exp[0]) );
NAND2X1TS U4397 ( .A(n8583), .B(n7515), .Y(n7510) );
NOR2X1TS U4398 ( .A(n7696), .B(n7697), .Y(n7700) );
OAI21X2TS U4399 ( .A0(n8780), .A1(n8779), .B0(n8567), .Y(n8781) );
NOR2X2TS U4400 ( .A(n8799), .B(n8790), .Y(n8792) );
INVX2TS U4401 ( .A(n7980), .Y(n8829) );
OAI21X1TS U4402 ( .A0(n8807), .A1(n8806), .B0(n8805), .Y(n8808) );
INVX2TS U4403 ( .A(n8801), .Y(n8802) );
NAND2X1TS U4404 ( .A(n8800), .B(n8809), .Y(n8812) );
INVX2TS U4405 ( .A(n8658), .Y(n8537) );
NAND2X2TS U4406 ( .A(n8642), .B(n8641), .Y(n8651) );
NAND2X2TS U4407 ( .A(n8496), .B(n8495), .Y(n8754) );
INVX2TS U4408 ( .A(n1377), .Y(n8818) );
INVX2TS U4409 ( .A(n823), .Y(n8770) );
INVX2TS U4410 ( .A(n8764), .Y(n8767) );
OR2X4TS U4411 ( .A(n7331), .B(n7330), .Y(n8788) );
NAND2X4TS U4412 ( .A(n7331), .B(n7330), .Y(n8789) );
INVX2TS U4413 ( .A(n1716), .Y(n7994) );
NAND2X1TS U4414 ( .A(n7529), .B(n7538), .Y(n7530) );
INVX2TS U4415 ( .A(n7638), .Y(n7640) );
INVX2TS U4416 ( .A(n7611), .Y(n7613) );
XNOR2X2TS U4417 ( .A(n7744), .B(n7743), .Y(n8116) );
OAI21X1TS U4418 ( .A0(n1095), .A1(n7733), .B0(n7732), .Y(n7744) );
XNOR2X1TS U4419 ( .A(n8191), .B(n8190), .Y(n8683) );
OAI21X1TS U4420 ( .A0(n1095), .A1(n7751), .B0(n7750), .Y(n7760) );
INVX2TS U4421 ( .A(n8124), .Y(n8126) );
OR2X1TS U4422 ( .A(n8130), .B(n8129), .Y(n8131) );
NOR2X6TS U4423 ( .A(n8101), .B(n8100), .Y(n8676) );
NOR2X4TS U4424 ( .A(n8099), .B(n8098), .Y(n8140) );
NOR2X6TS U4425 ( .A(n8102), .B(n8103), .Y(n8655) );
NAND2X2TS U4426 ( .A(n779), .B(n1248), .Y(n8585) );
NAND2X2TS U4427 ( .A(n7492), .B(n8570), .Y(n7516) );
INVX2TS U4428 ( .A(n7946), .Y(n7948) );
NAND2X1TS U4429 ( .A(n8086), .B(n7958), .Y(n7960) );
XNOR2X2TS U4430 ( .A(n7915), .B(n7914), .Y(n8220) );
NAND2X1TS U4431 ( .A(n7486), .B(n7485), .Y(n8559) );
NAND2X1TS U4432 ( .A(n7459), .B(n7458), .Y(n8025) );
NAND2X1TS U4433 ( .A(n7455), .B(n7460), .Y(n8028) );
NOR2X1TS U4434 ( .A(n7459), .B(n7458), .Y(n8026) );
INVX2TS U4435 ( .A(n8602), .Y(n8603) );
NAND2X1TS U4436 ( .A(n1321), .B(n6640), .Y(n6032) );
INVX2TS U4437 ( .A(n8543), .Y(n1528) );
NAND2X6TS U4438 ( .A(n744), .B(n8097), .Y(n8599) );
INVX2TS U4439 ( .A(n8139), .Y(n8601) );
NOR2X4TS U4440 ( .A(n8139), .B(n8140), .Y(n8659) );
NAND4XLTS U4441 ( .A(Exp_module_Data_S[3]), .B(Exp_module_Data_S[2]), .C(
Exp_module_Data_S[1]), .D(Exp_module_Data_S[0]), .Y(n8835) );
NAND2X1TS U4442 ( .A(n10130), .B(n10137), .Y(n9421) );
CLKAND2X2TS U4443 ( .A(n9245), .B(n10125), .Y(n9246) );
BUFX8TS U4444 ( .A(n3447), .Y(n9973) );
BUFX4TS U4445 ( .A(n9974), .Y(n904) );
NAND2BX1TS U4446 ( .AN(n866), .B(n10560), .Y(n1231) );
NAND2X1TS U4447 ( .A(n8988), .B(n1672), .Y(n8989) );
OR2X1TS U4448 ( .A(n9781), .B(n9780), .Y(n9782) );
INVX2TS U4449 ( .A(n9799), .Y(n9801) );
INVX2TS U4450 ( .A(n9931), .Y(n9927) );
OAI21XLTS U4451 ( .A0(n9932), .A1(n9931), .B0(n9930), .Y(n9937) );
CLKAND2X2TS U4452 ( .A(n9942), .B(n9941), .Y(n9944) );
OR2X1TS U4453 ( .A(n9940), .B(n9939), .Y(n9942) );
NAND2X1TS U4454 ( .A(n8638), .B(n8637), .Y(n8639) );
AOI21X2TS U4455 ( .A0(n1342), .A1(n8635), .B0(n8634), .Y(n8640) );
INVX2TS U4456 ( .A(n8636), .Y(n8638) );
NAND2X1TS U4457 ( .A(n839), .B(n8840), .Y(n8842) );
NAND2X1TS U4458 ( .A(n8944), .B(n8943), .Y(n8945) );
XOR2X1TS U4459 ( .A(n8854), .B(n8853), .Y(n8855) );
NAND2X1TS U4460 ( .A(n8852), .B(n8851), .Y(n8853) );
AOI21X1TS U4461 ( .A0(n8850), .A1(n8849), .B0(n8848), .Y(n8854) );
XNOR2X1TS U4462 ( .A(n8968), .B(n8862), .Y(n8863) );
NAND2X1TS U4463 ( .A(n8967), .B(n8965), .Y(n8862) );
XNOR2X1TS U4464 ( .A(n8850), .B(n8846), .Y(n8847) );
NAND2X1TS U4465 ( .A(n8849), .B(n8845), .Y(n8846) );
NAND2X1TS U4466 ( .A(n8952), .B(n8951), .Y(n8953) );
XNOR2X1TS U4467 ( .A(n8675), .B(n8674), .Y(Sgf_operation_ODD1_Q_left[11]) );
NAND2X1TS U4468 ( .A(n8992), .B(n8991), .Y(n8993) );
NAND2X1TS U4469 ( .A(n8971), .B(n8970), .Y(n8972) );
XOR2X1TS U4470 ( .A(n8950), .B(n8858), .Y(n8859) );
NAND2X1TS U4471 ( .A(n8948), .B(n8857), .Y(n8858) );
MX2X1TS U4472 ( .A(n9718), .B(Add_result[25]), .S0(n9522), .Y(n554) );
MX2X1TS U4473 ( .A(n9755), .B(Add_result[11]), .S0(n9761), .Y(n568) );
NAND2X1TS U4474 ( .A(n8819), .B(n1377), .Y(n8762) );
INVX2TS U4475 ( .A(n8817), .Y(n8759) );
INVX2TS U4476 ( .A(n8643), .Y(n7977) );
NAND2X1TS U4477 ( .A(n8223), .B(add_x_19_n542), .Y(add_x_19_n40) );
NAND2X1TS U4478 ( .A(n8555), .B(n8554), .Y(n8556) );
NAND2X4TS U4479 ( .A(n8817), .B(n8551), .Y(n8553) );
NOR2X1TS U4480 ( .A(n8134), .B(add_x_19_n189), .Y(add_x_19_n186) );
INVX2TS U4481 ( .A(add_x_19_n503), .Y(add_x_19_n793) );
NAND2X1TS U4482 ( .A(n8654), .B(n8651), .Y(add_x_19_n39) );
NAND2X1TS U4483 ( .A(n8544), .B(n8543), .Y(n8545) );
INVX2TS U4484 ( .A(n8542), .Y(n8544) );
AND2X2TS U4485 ( .A(n8604), .B(n8602), .Y(n1784) );
INVX2TS U4486 ( .A(n8800), .Y(n7772) );
AND2X2TS U4487 ( .A(n7987), .B(n7986), .Y(n1782) );
INVX2TS U4488 ( .A(n7985), .Y(n7987) );
NAND2X1TS U4489 ( .A(n8667), .B(n8666), .Y(n8668) );
INVX2TS U4490 ( .A(n8665), .Y(n8667) );
CLKINVX3TS U4491 ( .A(rst), .Y(n10634) );
INVX2TS U4492 ( .A(n8137), .Y(add_x_19_n165) );
INVX2TS U4493 ( .A(n8116), .Y(add_x_19_n108) );
OAI21X1TS U4494 ( .A0(n7680), .A1(n7692), .B0(n7691), .Y(n7695) );
NAND2X1TS U4495 ( .A(n7547), .B(n7690), .Y(n7692) );
NAND2X4TS U4496 ( .A(n8216), .B(n8215), .Y(add_x_19_n518) );
INVX2TS U4497 ( .A(add_x_19_n572), .Y(add_x_19_n570) );
NAND2X1TS U4498 ( .A(n8737), .B(n8736), .Y(n8738) );
NAND2X1TS U4499 ( .A(n7822), .B(n7821), .Y(n7823) );
CLKXOR2X2TS U4500 ( .A(n7833), .B(n7832), .Y(Sgf_operation_ODD1_Q_left[19])
);
AOI21X1TS U4501 ( .A0(n8712), .A1(n1805), .B0(n7829), .Y(n7833) );
XNOR2X1TS U4502 ( .A(n8613), .B(n7430), .Y(Sgf_operation_ODD1_Q_left[13]) );
NAND2X2TS U4503 ( .A(Sgf_operation_ODD1_S_B[40]), .B(
Sgf_operation_ODD1_Q_left[13]), .Y(add_x_19_n479) );
INVX2TS U4504 ( .A(n8690), .Y(n8692) );
INVX2TS U4505 ( .A(n8741), .Y(n8697) );
INVX2TS U4506 ( .A(n8716), .Y(n8718) );
INVX2TS U4507 ( .A(add_x_19_n273), .Y(n8151) );
INVX2TS U4508 ( .A(n8743), .Y(n8745) );
NAND2X1TS U4509 ( .A(n8601), .B(n8599), .Y(add_x_19_n52) );
NAND2X1TS U4510 ( .A(n8660), .B(n1700), .Y(n8661) );
INVX2TS U4511 ( .A(n8664), .Y(n8660) );
NAND4BXLTS U4512 ( .AN(n667), .B(n9555), .C(n9554), .D(n9553), .Y(n10436) );
NOR2XLTS U4513 ( .A(n9547), .B(underflow_flag), .Y(n9519) );
NAND2X1TS U4514 ( .A(n8596), .B(n8595), .Y(n8597) );
AND2X2TS U4515 ( .A(n8837), .B(n10636), .Y(n1455) );
INVX2TS U4516 ( .A(Exp_module_Data_S[10]), .Y(n1454) );
MX2X1TS U4517 ( .A(n9354), .B(n10464), .S0(n733), .Y(n473) );
MX2X1TS U4518 ( .A(n9085), .B(n10465), .S0(n733), .Y(n475) );
MX2X1TS U4519 ( .A(n9087), .B(n10487), .S0(n733), .Y(n476) );
MX2X1TS U4520 ( .A(n9092), .B(n10488), .S0(n733), .Y(n474) );
CLKMX2X2TS U4521 ( .A(n8984), .B(n1088), .S0(n8983), .Y(n458) );
NAND2X1TS U4522 ( .A(n8980), .B(n8979), .Y(n8981) );
CLKMX2X2TS U4523 ( .A(n8959), .B(n1089), .S0(n10560), .Y(n459) );
NAND2X1TS U4524 ( .A(n8957), .B(n8985), .Y(n8958) );
NAND2X1TS U4525 ( .A(n7441), .B(n7440), .Y(n7442) );
BUFX3TS U4526 ( .A(n10591), .Y(n10571) );
BUFX3TS U4527 ( .A(n10591), .Y(n10570) );
MX2X1TS U4528 ( .A(Data_MY[8]), .B(n914), .S0(n9622), .Y(n590) );
MX2X1TS U4529 ( .A(Data_MY[14]), .B(Op_MY[14]), .S0(n885), .Y(n596) );
MX2X1TS U4530 ( .A(Data_MY[15]), .B(n918), .S0(n890), .Y(n597) );
MX2X1TS U4531 ( .A(Data_MY[16]), .B(n9973), .S0(n9615), .Y(n598) );
MX2X1TS U4532 ( .A(Data_MY[18]), .B(n904), .S0(n890), .Y(n600) );
MX2X1TS U4533 ( .A(Data_MY[19]), .B(n919), .S0(n9613), .Y(n601) );
MX2X1TS U4534 ( .A(Data_MY[20]), .B(n905), .S0(n9613), .Y(n602) );
MX2X1TS U4535 ( .A(Data_MY[22]), .B(n9612), .S0(n9613), .Y(n604) );
INVX2TS U4536 ( .A(Data_MY[23]), .Y(n1497) );
NAND2BX1TS U4537 ( .AN(n1496), .B(n9613), .Y(n1495) );
MX2X1TS U4538 ( .A(Data_MY[31]), .B(n986), .S0(n885), .Y(n613) );
MX2X1TS U4539 ( .A(Data_MY[34]), .B(n920), .S0(n9945), .Y(n616) );
MX2X1TS U4540 ( .A(Data_MY[40]), .B(Op_MY[40]), .S0(n9618), .Y(n622) );
MX2X1TS U4541 ( .A(Data_MY[43]), .B(Op_MY[43]), .S0(n884), .Y(n625) );
MX2X1TS U4542 ( .A(Data_MY[45]), .B(Op_MY[45]), .S0(n885), .Y(n627) );
MX2X1TS U4543 ( .A(Data_MY[46]), .B(n767), .S0(n884), .Y(n628) );
MX2X1TS U4544 ( .A(Data_MY[48]), .B(Op_MY[48]), .S0(n9618), .Y(n630) );
ADDFX2TS U4545 ( .A(n2242), .B(n2241), .CI(n2240), .CO(n2311), .S(n2244) );
BUFX12TS U4546 ( .A(DP_OP_168J27_122_4811_n8517), .Y(n7215) );
XOR2X4TS U4547 ( .A(n3483), .B(n796), .Y(n1643) );
OAI22X2TS U4548 ( .A0(n7175), .A1(n6679), .B0(n7208), .B1(n1151), .Y(n7206)
);
NAND2XLTS U4549 ( .A(n8608), .B(n8607), .Y(n8609) );
OAI22X1TS U4550 ( .A0(n1069), .A1(n1375), .B0(n5876), .B1(n1408), .Y(n3312)
);
OAI22X2TS U4551 ( .A0(n1069), .A1(n10256), .B0(n5876), .B1(n2788), .Y(n6034)
);
OAI22X1TS U4552 ( .A0(n3023), .A1(n1069), .B0(n5876), .B1(n1537), .Y(n3051)
);
OAI22X1TS U4553 ( .A0(n1069), .A1(n1537), .B0(n1191), .B1(n3169), .Y(n3170)
);
BUFX12TS U4554 ( .A(n2809), .Y(n5877) );
ADDFX2TS U4555 ( .A(n7858), .B(n7857), .CI(n7856), .CO(n8274), .S(n8246) );
ADDFHX2TS U4556 ( .A(n7869), .B(n7868), .CI(n7867), .CO(n7873), .S(n7858) );
OAI22X2TS U4557 ( .A0(n3228), .A1(n1165), .B0(n1079), .B1(n3163), .Y(n3221)
);
CLKXOR2X2TS U4558 ( .A(n2997), .B(n3049), .Y(n2998) );
NAND2X4TS U4559 ( .A(n3049), .B(n3048), .Y(n1734) );
XOR2X4TS U4560 ( .A(n1643), .B(n797), .Y(n3480) );
BUFX8TS U4561 ( .A(DP_OP_168J27_122_4811_n8513), .Y(n1117) );
BUFX8TS U4562 ( .A(DP_OP_168J27_122_4811_n8513), .Y(n5378) );
ADDFX2TS U4563 ( .A(n2816), .B(n2815), .CI(n2814), .CO(n2817), .S(n2726) );
AOI21X2TS U4564 ( .A0(n3060), .A1(n3055), .B0(n3054), .Y(n1414) );
ADDFHX2TS U4565 ( .A(n2098), .B(n2097), .CI(n2096), .CO(n2118), .S(n2182) );
OAI22X4TS U4566 ( .A0(n6406), .A1(n876), .B0(n6499), .B1(n5203), .Y(n6558)
);
AOI21X4TS U4567 ( .A0(n4370), .A1(n4369), .B0(n4368), .Y(n4371) );
INVX2TS U4568 ( .A(n3988), .Y(n798) );
ADDFHX2TS U4569 ( .A(n4014), .B(n4013), .CI(n4012), .CO(n4126), .S(n4050) );
INVX4TS U4570 ( .A(n7458), .Y(n4200) );
ADDFHX2TS U4571 ( .A(n3264), .B(n3263), .CI(n3262), .CO(n3305), .S(n3249) );
AO21X2TS U4572 ( .A0(n1150), .A1(n1119), .B0(n10290), .Y(n2687) );
OAI22X2TS U4573 ( .A0(n6701), .A1(n873), .B0(n6700), .B1(n3578), .Y(n3682)
);
NOR2X2TS U4574 ( .A(n4855), .B(n4965), .Y(n9907) );
ADDFX2TS U4575 ( .A(n7155), .B(n7154), .CI(n7576), .CO(n7238), .S(n7157) );
XNOR2X4TS U4576 ( .A(n1146), .B(n956), .Y(n4934) );
OAI2BB2X1TS U4577 ( .B0(n3456), .B1(n2079), .A0N(n800), .A1N(n801), .Y(n2094) );
XNOR2X2TS U4578 ( .A(n8459), .B(n1039), .Y(n6848) );
XOR2X2TS U4579 ( .A(n5075), .B(n5163), .Y(n5076) );
NAND2BX2TS U4580 ( .AN(n7487), .B(n5718), .Y(n1274) );
ADDFX2TS U4581 ( .A(n5040), .B(n5039), .CI(n5038), .CO(n5104), .S(n5048) );
XNOR2X2TS U4582 ( .A(n10294), .B(n10355), .Y(n2083) );
INVX12TS U4583 ( .A(DP_OP_168J27_122_4811_n8538), .Y(n3974) );
ADDFHX2TS U4584 ( .A(n3831), .B(n3830), .CI(n3829), .CO(n3866), .S(n3854) );
ADDFHX4TS U4585 ( .A(n6610), .B(n6609), .CI(n6608), .CO(n6596), .S(n6621) );
ADDFX2TS U4586 ( .A(n2365), .B(n2364), .CI(n2363), .CO(n2379), .S(n2382) );
OAI21X2TS U4587 ( .A0(n3880), .A1(n3881), .B0(n3879), .Y(n1448) );
XNOR2X4TS U4588 ( .A(n911), .B(n9974), .Y(n2422) );
OAI22X2TS U4589 ( .A0(n7088), .A1(n975), .B0(n7134), .B1(n1060), .Y(n7166)
);
OAI22X2TS U4590 ( .A0(n869), .A1(n4244), .B0(n4506), .B1(n5403), .Y(n4503)
);
NAND2X2TS U4591 ( .A(n1101), .B(n892), .Y(n2051) );
XNOR2X2TS U4592 ( .A(n1101), .B(n1234), .Y(n2427) );
OAI22X2TS U4593 ( .A0(n869), .A1(n3957), .B0(n1133), .B1(n4019), .Y(n4016)
);
XOR2X2TS U4594 ( .A(n10287), .B(DP_OP_168J27_122_4811_n6574), .Y(n2011) );
ADDFHX4TS U4595 ( .A(n7281), .B(n7280), .CI(n7279), .CO(n7343), .S(n7255) );
OAI22X2TS U4596 ( .A0(n4473), .A1(n1057), .B0(n4197), .B1(n1084), .Y(n4543)
);
BUFX16TS U4597 ( .A(DP_OP_168J27_122_4811_n8463), .Y(n7223) );
NOR2X2TS U4598 ( .A(n5317), .B(n5316), .Y(n1515) );
OAI22X4TS U4599 ( .A0(n8439), .A1(n5320), .B0(n1194), .B1(n5319), .Y(n5341)
);
OAI22X2TS U4600 ( .A0(n1172), .A1(n4269), .B0(n4511), .B1(n758), .Y(n4527)
);
OAI21X2TS U4601 ( .A0(n4081), .A1(n4080), .B0(n4079), .Y(n1540) );
XNOR2X4TS U4602 ( .A(n958), .B(n1139), .Y(n6427) );
OAI22X1TS U4603 ( .A0(n5458), .A1(Op_MY[50]), .B0(n8178), .B1(n8406), .Y(
n7757) );
NOR2X4TS U4604 ( .A(n9616), .B(Op_MY[23]), .Y(n5176) );
NAND2X4TS U4605 ( .A(n5139), .B(n1772), .Y(n1770) );
INVX4TS U4606 ( .A(n976), .Y(n977) );
OAI22X2TS U4607 ( .A0(n7087), .A1(n7286), .B0(n7174), .B1(n1156), .Y(n7167)
);
ADDFHX2TS U4608 ( .A(n3420), .B(n3419), .CI(n3418), .CO(n3442), .S(n3426) );
NAND2X6TS U4609 ( .A(DP_OP_168J27_122_4811_n6608), .B(
DP_OP_168J27_122_4811_n8551), .Y(n3870) );
CMPR22X2TS U4610 ( .A(n3682), .B(n3681), .CO(n3757), .S(n3688) );
OA21X4TS U4611 ( .A0(n1655), .A1(n3550), .B0(n3549), .Y(n848) );
ADDFHX4TS U4612 ( .A(n5590), .B(n5588), .CI(n5589), .CO(n5490), .S(n5690) );
XNOR2X2TS U4613 ( .A(n837), .B(n1253), .Y(n5502) );
OAI22X2TS U4614 ( .A0(n5502), .A1(n8239), .B0(n5517), .B1(n8238), .Y(n5687)
);
OAI22X2TS U4615 ( .A0(n6159), .A1(n5565), .B0(n6707), .B1(n986), .Y(n5867)
);
INVX4TS U4616 ( .A(n4199), .Y(n4498) );
ADDFHX2TS U4617 ( .A(n2095), .B(n2094), .CI(n2093), .CO(n2183), .S(n2186) );
INVX8TS U4618 ( .A(n1330), .Y(n1569) );
NAND2X2TS U4619 ( .A(n4650), .B(n4652), .Y(n9888) );
NAND2X2TS U4620 ( .A(n4462), .B(n4488), .Y(n9882) );
XOR2X1TS U4621 ( .A(n10259), .B(n10342), .Y(n5317) );
BUFX16TS U4622 ( .A(Op_MY[43]), .Y(n9619) );
BUFX12TS U4623 ( .A(DP_OP_168J27_122_4811_n8511), .Y(n5119) );
XNOR2X2TS U4624 ( .A(DP_OP_168J27_122_4811_n8511), .B(
DP_OP_168J27_122_4811_n8447), .Y(n3957) );
INVX4TS U4625 ( .A(n4091), .Y(n4232) );
XOR2X2TS U4626 ( .A(n10290), .B(n10286), .Y(n2006) );
XNOR2X2TS U4627 ( .A(n1181), .B(Op_MY[45]), .Y(n6454) );
XNOR2X2TS U4628 ( .A(n6160), .B(Op_MY[45]), .Y(n5375) );
XNOR2X2TS U4629 ( .A(Op_MY[45]), .B(n7063), .Y(n1381) );
XOR2X4TS U4630 ( .A(n3233), .B(n7406), .Y(n1533) );
BUFX12TS U4631 ( .A(n3579), .Y(n932) );
XNOR2X2TS U4632 ( .A(n872), .B(DP_OP_168J27_122_4811_n8451), .Y(n4152) );
BUFX12TS U4633 ( .A(DP_OP_168J27_122_4811_n8474), .Y(n2521) );
ADDFHX4TS U4634 ( .A(n4550), .B(n4549), .CI(n4548), .S(n804) );
ADDFHX2TS U4635 ( .A(n5894), .B(n5893), .CI(n5892), .CO(n5931), .S(n5820) );
OAI22X2TS U4636 ( .A0(n1934), .A1(n3371), .B0(n3372), .B1(n1559), .Y(n1941)
);
ADDFHX2TS U4637 ( .A(n5910), .B(n5909), .CI(n5908), .CO(n5987), .S(n5819) );
ADDFHX2TS U4638 ( .A(n4528), .B(n4527), .CI(n4526), .CO(n4632), .S(n4515) );
OAI22X2TS U4639 ( .A0(n1069), .A1(n4521), .B0(n1191), .B1(n1774), .Y(n4627)
);
ADDFHX2TS U4640 ( .A(n3324), .B(n3323), .CI(n3322), .CO(n3624), .S(n3300) );
XNOR2X4TS U4641 ( .A(n1116), .B(n7069), .Y(n4163) );
AND2X8TS U4642 ( .A(n3931), .B(n3929), .Y(n853) );
ADDFHX2TS U4643 ( .A(n5662), .B(n5661), .CI(n5660), .CO(n5712), .S(n5671) );
ADDFX2TS U4644 ( .A(n6939), .B(n6938), .CI(n6937), .CO(n7030), .S(n6930) );
XNOR2X2TS U4645 ( .A(n953), .B(n991), .Y(n4144) );
XNOR2X2TS U4646 ( .A(n1146), .B(n4944), .Y(n4648) );
XNOR2X4TS U4647 ( .A(n1146), .B(n8434), .Y(n6409) );
INVX8TS U4648 ( .A(n1273), .Y(n6647) );
OAI21X2TS U4649 ( .A0(n1656), .A1(n3550), .B0(n848), .Y(n3554) );
ADDFX2TS U4650 ( .A(n2893), .B(n2892), .CI(n2891), .CO(n2948), .S(n2913) );
NAND2X6TS U4651 ( .A(n3192), .B(n3193), .Y(n1467) );
ADDFHX4TS U4652 ( .A(n7382), .B(n7381), .CI(n7380), .CO(n8260), .S(n7384) );
ADDFHX2TS U4653 ( .A(n3884), .B(n3883), .CI(n3882), .CO(n4298), .S(n3879) );
NAND2BX2TS U4654 ( .AN(n3842), .B(n1396), .Y(n1395) );
ADDFHX2TS U4655 ( .A(n5693), .B(n5692), .CI(n5691), .CO(n5717), .S(n5696) );
XNOR2X4TS U4656 ( .A(n1116), .B(n7220), .Y(n5121) );
INVX4TS U4657 ( .A(n6990), .Y(n7080) );
CLKINVX12TS U4658 ( .A(DP_OP_168J27_122_4811_n8551), .Y(n1042) );
ADDFHX2TS U4659 ( .A(n3504), .B(n3505), .CI(n3503), .CO(n3824), .S(n3500) );
INVX4TS U4660 ( .A(n2628), .Y(n4063) );
XNOR2X2TS U4661 ( .A(n1146), .B(n3733), .Y(n3291) );
ADDFHX4TS U4662 ( .A(n7211), .B(n7210), .CI(n7209), .CO(n7306), .S(n7239) );
ADDFX2TS U4663 ( .A(n7067), .B(n7066), .CI(n7065), .CO(n7152), .S(n7060) );
OAI22X2TS U4664 ( .A0(n3319), .A1(n3280), .B0(n1081), .B1(n3284), .Y(n3320)
);
XNOR2X2TS U4665 ( .A(n1149), .B(n4943), .Y(n3284) );
OAI22X1TS U4666 ( .A0(n1120), .A1(n1647), .B0(n968), .B1(n856), .Y(n2356) );
XNOR2X2TS U4667 ( .A(n781), .B(n2579), .Y(n2520) );
XNOR2X2TS U4668 ( .A(n1638), .B(n781), .Y(n2959) );
XOR2X2TS U4669 ( .A(n902), .B(n781), .Y(n2906) );
OAI22X2TS U4670 ( .A0(n869), .A1(n6531), .B0(n5403), .B1(n6703), .Y(n6697)
);
OAI22X2TS U4671 ( .A0(n1120), .A1(n2775), .B0(n3472), .B1(n2851), .Y(n2847)
);
INVX12TS U4672 ( .A(n10348), .Y(n5968) );
ADDFHX4TS U4673 ( .A(n3622), .B(n3621), .CI(n3620), .CO(n3659), .S(n3625) );
OAI21X2TS U4674 ( .A0(n1095), .A1(n7619), .B0(n7618), .Y(n7621) );
XNOR2X2TS U4675 ( .A(n1192), .B(n5459), .Y(n3587) );
ADDFX2TS U4676 ( .A(n3586), .B(n3585), .CI(n3584), .CO(n3686), .S(n3619) );
ADDFHX4TS U4677 ( .A(n6595), .B(n6594), .CI(n6593), .CO(n6609), .S(n6623) );
XNOR2X2TS U4678 ( .A(n1171), .B(n9611), .Y(n7909) );
INVX4TS U4679 ( .A(n7528), .Y(n6363) );
ADDFHX4TS U4680 ( .A(n6954), .B(n6953), .CI(n6952), .CO(n7107), .S(n6915) );
NAND2X6TS U4681 ( .A(n3978), .B(n1439), .Y(n3979) );
CMPR22X2TS U4682 ( .A(n3222), .B(n3221), .CO(n3269), .S(n3211) );
NAND2X8TS U4683 ( .A(n7312), .B(n7311), .Y(n1700) );
CMPR22X2TS U4684 ( .A(n2357), .B(n2356), .CO(n2455), .S(n2372) );
AOI21X2TS U4685 ( .A0(n8750), .A1(n8755), .B0(n8548), .Y(n8765) );
OAI22X1TS U4686 ( .A0(n5458), .A1(n6308), .B0(DP_OP_168J27_122_4811_n8214),
.B1(Op_MY[34]), .Y(n6166) );
ADDFHX2TS U4687 ( .A(n3582), .B(n3583), .CI(n3581), .CO(n3687), .S(n3574) );
OAI21X2TS U4688 ( .A0(n7680), .A1(n7595), .B0(n7594), .Y(n7600) );
OAI21X2TS U4689 ( .A0(n7657), .A1(n1095), .B0(n1335), .Y(n7660) );
XNOR2X4TS U4690 ( .A(n7660), .B(n7659), .Y(n8196) );
OAI22X4TS U4691 ( .A0(n876), .A1(n1061), .B0(n5203), .B1(n3610), .Y(n3675)
);
OAI2BB1X4TS U4692 ( .A0N(n3476), .A1N(n3475), .B0(n1600), .Y(n3483) );
XNOR2X4TS U4693 ( .A(n4722), .B(n4721), .Y(n4723) );
ADDFHX2TS U4694 ( .A(n1894), .B(n1893), .CI(n1892), .CO(n3053), .S(n3021) );
AOI21X4TS U4695 ( .A0(n8083), .A1(n5307), .B0(n5306), .Y(n7835) );
BUFX3TS U4696 ( .A(n3714), .Y(n1159) );
BUFX3TS U4697 ( .A(n3714), .Y(n6999) );
INVX4TS U4698 ( .A(n2635), .Y(n939) );
INVX4TS U4699 ( .A(n939), .Y(n1009) );
INVX4TS U4700 ( .A(n10321), .Y(n6308) );
BUFX6TS U4701 ( .A(n4587), .Y(n4467) );
INVX4TS U4702 ( .A(n10232), .Y(n1027) );
INVX2TS U4703 ( .A(n4130), .Y(n4053) );
INVX8TS U4704 ( .A(n3974), .Y(n1184) );
INVX2TS U4705 ( .A(n7601), .Y(n7668) );
INVX4TS U4706 ( .A(n5326), .Y(n955) );
INVX8TS U4707 ( .A(DP_OP_168J27_122_4811_n8505), .Y(n4249) );
BUFX12TS U4708 ( .A(n1104), .Y(n6160) );
INVX4TS U4709 ( .A(n927), .Y(n929) );
BUFX8TS U4710 ( .A(DP_OP_168J27_122_4811_n8187), .Y(n5385) );
INVX8TS U4711 ( .A(n840), .Y(n930) );
OR2X8TS U4712 ( .A(n1433), .B(n851), .Y(n814) );
BUFX4TS U4713 ( .A(n4210), .Y(n1156) );
BUFX6TS U4714 ( .A(n4210), .Y(n7285) );
INVX4TS U4715 ( .A(n927), .Y(n928) );
INVX4TS U4716 ( .A(n2634), .Y(n927) );
INVX2TS U4717 ( .A(n4943), .Y(n3282) );
BUFX6TS U4718 ( .A(n3283), .Y(n970) );
BUFX4TS U4719 ( .A(n3283), .Y(n4943) );
BUFX8TS U4720 ( .A(n4065), .Y(n3939) );
BUFX4TS U4721 ( .A(n6318), .Y(n8283) );
BUFX4TS U4722 ( .A(n6318), .Y(n985) );
OR2X2TS U4723 ( .A(n3210), .B(n3220), .Y(n817) );
OR2X1TS U4724 ( .A(n8274), .B(n8286), .Y(n818) );
INVX2TS U4725 ( .A(n947), .Y(n5080) );
OR2X1TS U4726 ( .A(n7411), .B(n7410), .Y(n819) );
OAI22X2TS U4727 ( .A0(n10339), .A1(n2959), .B0(n2906), .B1(n3473), .Y(n1289)
);
NOR2X2TS U4728 ( .A(n7497), .B(n5929), .Y(n7514) );
OR2X2TS U4729 ( .A(n7165), .B(n7177), .Y(n822) );
INVX4TS U4730 ( .A(n1070), .Y(n1071) );
INVX8TS U4731 ( .A(n764), .Y(n1070) );
AND2X2TS U4732 ( .A(n8498), .B(n8497), .Y(n823) );
NAND2X2TS U4733 ( .A(n10353), .B(n1795), .Y(n5568) );
OR2X2TS U4734 ( .A(n6990), .B(n7005), .Y(n824) );
BUFX3TS U4735 ( .A(DP_OP_168J27_122_4811_n6640), .Y(n1101) );
INVX2TS U4736 ( .A(n1611), .Y(n3528) );
INVX2TS U4737 ( .A(n6096), .Y(n1058) );
INVX2TS U4738 ( .A(n5179), .Y(n4913) );
INVX2TS U4739 ( .A(n8483), .Y(n8804) );
OR2X2TS U4740 ( .A(n3090), .B(n3089), .Y(n825) );
XNOR2X4TS U4741 ( .A(n1735), .B(n1734), .Y(n827) );
INVX2TS U4742 ( .A(n7617), .Y(n7674) );
INVX2TS U4743 ( .A(n6769), .Y(n1061) );
BUFX16TS U4744 ( .A(n3870), .Y(n912) );
BUFX3TS U4745 ( .A(DP_OP_168J27_122_4811_n6619), .Y(n2889) );
INVX2TS U4746 ( .A(n2308), .Y(n997) );
BUFX3TS U4747 ( .A(n3280), .Y(n1057) );
XNOR2X4TS U4748 ( .A(n1512), .B(n1539), .Y(n831) );
INVX2TS U4749 ( .A(n4474), .Y(n1048) );
INVX4TS U4750 ( .A(n1374), .Y(n987) );
BUFX4TS U4751 ( .A(DP_OP_168J27_122_4811_n8187), .Y(n3260) );
INVX4TS U4752 ( .A(n840), .Y(n931) );
INVX4TS U4753 ( .A(n8245), .Y(n8289) );
CLKXOR2X2TS U4754 ( .A(n1414), .B(n3056), .Y(n833) );
INVX2TS U4755 ( .A(n4235), .Y(n951) );
BUFX3TS U4756 ( .A(n2804), .Y(n4235) );
INVX4TS U4757 ( .A(n5898), .Y(n988) );
XNOR2X4TS U4758 ( .A(n1487), .B(n3143), .Y(n837) );
AND2X4TS U4759 ( .A(n3159), .B(n827), .Y(n1733) );
INVX2TS U4760 ( .A(n1722), .Y(n3003) );
INVX2TS U4761 ( .A(n3643), .Y(n3336) );
INVX2TS U4762 ( .A(n3399), .Y(n1422) );
CLKINVX6TS U4763 ( .A(n10234), .Y(n4892) );
INVX4TS U4764 ( .A(n5646), .Y(n1014) );
XNOR2X4TS U4765 ( .A(n1748), .B(n2802), .Y(n841) );
CLKINVX6TS U4766 ( .A(n10233), .Y(n3472) );
AND2X2TS U4767 ( .A(n10326), .B(DP_OP_168J27_122_4811_n3542), .Y(n842) );
AND2X2TS U4768 ( .A(n4611), .B(n4813), .Y(n843) );
AND2X2TS U4769 ( .A(n4129), .B(n4133), .Y(n845) );
AND2X2TS U4770 ( .A(n4857), .B(n4866), .Y(n846) );
INVX2TS U4771 ( .A(n939), .Y(n940) );
OA21X4TS U4772 ( .A0(n7835), .A1(n5314), .B0(n5313), .Y(n847) );
OA21X4TS U4773 ( .A0(n8584), .A1(n7524), .B0(n7523), .Y(n849) );
INVX2TS U4774 ( .A(n916), .Y(n1494) );
OA21X4TS U4775 ( .A0(n7436), .A1(n7439), .B0(n7440), .Y(n850) );
BUFX6TS U4776 ( .A(n6733), .Y(n1037) );
AND2X2TS U4777 ( .A(n7186), .B(n7770), .Y(n854) );
INVX4TS U4778 ( .A(n1733), .Y(n1079) );
INVX2TS U4779 ( .A(n1733), .Y(n1080) );
INVX2TS U4780 ( .A(n5352), .Y(n1469) );
OR2X4TS U4781 ( .A(n2519), .B(n1285), .Y(n856) );
INVX4TS U4782 ( .A(n8434), .Y(n1452) );
INVX2TS U4783 ( .A(n1044), .Y(n1413) );
OR2X4TS U4784 ( .A(FSM_selector_B[1]), .B(n10369), .Y(n858) );
NOR2X1TS U4785 ( .A(n8407), .B(n8406), .Y(n859) );
OR3X1TS U4786 ( .A(Op_MY[23]), .B(n1254), .C(Op_MY[14]), .Y(n862) );
INVX2TS U4787 ( .A(n1458), .Y(n868) );
INVX12TS U4788 ( .A(n1460), .Y(n2895) );
OAI21X2TS U4789 ( .A0(n1095), .A1(n7601), .B0(n7602), .Y(n7605) );
XNOR2X2TS U4790 ( .A(n6191), .B(n7069), .Y(n5262) );
ADDFHX2TS U4791 ( .A(n4882), .B(n4881), .CI(n4880), .CO(n5060), .S(n4884) );
XNOR2X2TS U4792 ( .A(n1032), .B(n8283), .Y(n7241) );
ADDFX2TS U4793 ( .A(n8348), .B(n8347), .CI(n8346), .CO(n8392), .S(n8341) );
ADDFX2TS U4794 ( .A(n8351), .B(n8350), .CI(n8349), .CO(n8368), .S(n8346) );
BUFX12TS U4795 ( .A(DP_OP_168J27_122_4811_n8517), .Y(n1127) );
XNOR2X2TS U4796 ( .A(n7377), .B(n1160), .Y(n6426) );
XNOR2X2TS U4797 ( .A(n7273), .B(n1160), .Y(n6324) );
XNOR2X4TS U4798 ( .A(n2852), .B(n904), .Y(n3836) );
OAI22X2TS U4799 ( .A0(n4752), .A1(n3694), .B0(n4640), .B1(n3752), .Y(n3743)
);
INVX12TS U4800 ( .A(n6966), .Y(n959) );
NAND2X1TS U4801 ( .A(n1662), .B(n1664), .Y(n6289) );
OAI22X2TS U4802 ( .A0(n3457), .A1(n2483), .B0(n998), .B1(n2539), .Y(n2525)
);
OAI22X2TS U4803 ( .A0(n1136), .A1(n1602), .B0(n3454), .B1(n4392), .Y(n3468)
);
OAI22X2TS U4804 ( .A0(n3370), .A1(n4393), .B0(n1129), .B1(n1602), .Y(n3422)
);
XOR2X2TS U4805 ( .A(n1189), .B(n1802), .Y(n1602) );
XNOR2X4TS U4806 ( .A(DP_OP_168J27_122_4811_n8515), .B(
DP_OP_168J27_122_4811_n8514), .Y(n1493) );
XNOR2X2TS U4807 ( .A(n5471), .B(n5963), .Y(n5472) );
ADDFX2TS U4808 ( .A(n8321), .B(n8320), .CI(n8319), .CO(n8340), .S(n8335) );
ADDFX2TS U4809 ( .A(n8324), .B(n8323), .CI(n8322), .CO(n8338), .S(n8319) );
XNOR2X2TS U4810 ( .A(n1945), .B(Op_MY[7]), .Y(n1906) );
XNOR2X2TS U4811 ( .A(n935), .B(Op_MY[7]), .Y(n1962) );
XNOR2X2TS U4812 ( .A(n2898), .B(Op_MY[7]), .Y(n2021) );
XNOR2X1TS U4813 ( .A(Op_MY[7]), .B(n1077), .Y(n2079) );
XNOR2X4TS U4814 ( .A(n894), .B(n913), .Y(n1939) );
ADDFHX2TS U4815 ( .A(n8373), .B(n8372), .CI(n8371), .CO(n8411), .S(n8388) );
XNOR2X4TS U4816 ( .A(n873), .B(DP_OP_168J27_122_4811_n8536), .Y(n874) );
ADDFHX2TS U4817 ( .A(n2398), .B(n2397), .CI(n2396), .CO(n2507), .S(n2410) );
XNOR2X2TS U4818 ( .A(n2426), .B(n914), .Y(n2352) );
ADDFHX4TS U4819 ( .A(n6385), .B(n6383), .CI(n6384), .CO(n6419), .S(n6364) );
XNOR2X4TS U4820 ( .A(n1188), .B(n9614), .Y(n2901) );
ADDFHX4TS U4821 ( .A(n6583), .B(n6582), .CI(n6581), .CO(n6602), .S(n6607) );
ADDFX2TS U4822 ( .A(n7369), .B(n7368), .CI(n7367), .CO(n8233), .S(n7387) );
OAI22X2TS U4823 ( .A0(n2446), .A1(n1988), .B0(n999), .B1(n2012), .Y(n2023)
);
BUFX12TS U4824 ( .A(n1989), .Y(n2446) );
BUFX12TS U4825 ( .A(DP_OP_168J27_122_4811_n8513), .Y(n6869) );
XNOR2X2TS U4826 ( .A(n5378), .B(n980), .Y(n5951) );
OAI22X2TS U4827 ( .A0(n3815), .A1(n2580), .B0(n1135), .B1(n2702), .Y(n2696)
);
ADDFHX4TS U4828 ( .A(n7170), .B(n7169), .CI(n7168), .CO(n7251), .S(n7183) );
OAI22X2TS U4829 ( .A0(n2446), .A1(n2320), .B0(n999), .B1(n2341), .Y(n2340)
);
OAI21X4TS U4830 ( .A0(n5280), .A1(n5279), .B0(n5278), .Y(n1674) );
XNOR2X2TS U4831 ( .A(n1182), .B(n9959), .Y(n4895) );
INVX12TS U4832 ( .A(n3612), .Y(n877) );
XOR2X2TS U4833 ( .A(n1945), .B(n1508), .Y(n2430) );
ADDFHX2TS U4834 ( .A(n6942), .B(n6941), .CI(n6940), .CO(n7029), .S(n6919) );
ADDFHX2TS U4835 ( .A(n4544), .B(n4543), .CI(n4542), .CO(n4595), .S(n4499) );
ADDFHX2TS U4836 ( .A(n6199), .B(n6198), .CI(n6197), .CO(n6217), .S(n6213) );
XNOR2X4TS U4837 ( .A(n875), .B(n6238), .Y(n1719) );
XNOR2X2TS U4838 ( .A(n916), .B(n903), .Y(n2092) );
ADDFHX2TS U4839 ( .A(n5639), .B(n5638), .CI(n5637), .CO(n5699), .S(n5740) );
OAI2BB1X2TS U4840 ( .A0N(n2859), .A1N(n2858), .B0(n1293), .Y(n2921) );
ADDFHX4TS U4841 ( .A(n5196), .B(n5195), .CI(n5194), .CO(n5768), .S(n5278) );
ADDFX2TS U4842 ( .A(n3088), .B(n3087), .CI(n3086), .CO(n3089), .S(n2818) );
ADDFHX2TS U4843 ( .A(n3387), .B(n3386), .CI(n3385), .CO(n3410), .S(n3381) );
ADDFHX4TS U4844 ( .A(n4116), .B(n4115), .CI(n4114), .CO(n4195), .S(n4119) );
OAI22X2TS U4845 ( .A0(n1557), .A1(n6116), .B0(n1027), .B1(n6176), .Y(n6181)
);
BUFX12TS U4846 ( .A(DP_OP_168J27_122_4811_n8515), .Y(n1181) );
ADDFHX4TS U4847 ( .A(n2945), .B(n2944), .CI(n2943), .CO(n3380), .S(n2938) );
ADDFHX2TS U4848 ( .A(n2212), .B(n2211), .CI(n2210), .CO(n2245), .S(n2234) );
ADDFX2TS U4849 ( .A(n6945), .B(n6944), .CI(n6943), .CO(n7093), .S(n6951) );
XNOR2X2TS U4850 ( .A(n959), .B(n8434), .Y(n6893) );
OAI22X2TS U4851 ( .A0(n3457), .A1(n2860), .B0(n998), .B1(n2896), .Y(n2885)
);
ADDFHX2TS U4852 ( .A(n2268), .B(n2269), .CI(n2267), .CO(n2297), .S(n2272) );
NOR2X4TS U4853 ( .A(n7916), .B(n7946), .Y(n7969) );
OAI21X2TS U4854 ( .A0(n4718), .A1(n4713), .B0(n4719), .Y(n7898) );
NOR2X4TS U4855 ( .A(n1257), .B(n1104), .Y(n1785) );
XNOR2X2TS U4856 ( .A(n1117), .B(Op_MY[47]), .Y(n6459) );
ADDFHX4TS U4857 ( .A(n4583), .B(n4582), .CI(n4581), .CO(n4824), .S(n4654) );
CMPR32X4TS U4858 ( .A(n8177), .B(n1798), .C(n8176), .CO(n8375), .S(n8378) );
BUFX12TS U4859 ( .A(DP_OP_168J27_122_4811_n8517), .Y(n7063) );
ADDFHX4TS U4860 ( .A(n5745), .B(n5744), .CI(n5743), .CO(n5741), .S(n5778) );
ADDFHX4TS U4861 ( .A(n6607), .B(n6606), .CI(n6605), .CO(n6629), .S(n6634) );
OAI22X2TS U4862 ( .A0(n3033), .A1(n4474), .B0(n4564), .B1(n2999), .Y(n3030)
);
ADDFHX2TS U4863 ( .A(n3270), .B(n3269), .CI(n3268), .CO(n3302), .S(n3267) );
NOR2X4TS U4864 ( .A(n7311), .B(n7312), .Y(n8664) );
ADDFHX2TS U4865 ( .A(n6496), .B(n6495), .CI(n6494), .CO(n6740), .S(n6557) );
INVX6TS U4866 ( .A(n3612), .Y(n878) );
NOR2X4TS U4867 ( .A(n5582), .B(n5578), .Y(n9933) );
OAI22X2TS U4868 ( .A0(n1150), .A1(n2321), .B0(n2359), .B1(n2639), .Y(n2339)
);
ADDFX2TS U4869 ( .A(n3845), .B(n3844), .CI(n3843), .CO(n3869), .S(n3833) );
ADDFHX4TS U4870 ( .A(n7106), .B(n7105), .CI(n7104), .CO(n7113), .S(n7117) );
XNOR2X2TS U4871 ( .A(n1189), .B(n9612), .Y(n3847) );
ADDFHX4TS U4872 ( .A(n5021), .B(n5020), .CI(n5019), .CO(n5063), .S(n4979) );
XOR2X2TS U4873 ( .A(n1188), .B(n1496), .Y(n3887) );
XNOR2X2TS U4874 ( .A(n1188), .B(n901), .Y(n2066) );
XNOR2X2TS U4875 ( .A(n1188), .B(n919), .Y(n3454) );
XNOR2X2TS U4876 ( .A(n1192), .B(Op_MY[47]), .Y(n5865) );
ADDFHX4TS U4877 ( .A(n5727), .B(n5726), .CI(n5725), .CO(n5914), .S(n5728) );
XNOR2X2TS U4878 ( .A(n911), .B(n902), .Y(n2104) );
BUFX12TS U4879 ( .A(DP_OP_168J27_122_4811_n8480), .Y(n902) );
OAI22X2TS U4880 ( .A0(n4393), .A1(n2537), .B0(n2763), .B1(n2608), .Y(n2603)
);
XOR2X2TS U4881 ( .A(n2633), .B(DP_OP_168J27_122_4811_n3609), .Y(n2634) );
ADDFHX4TS U4882 ( .A(n5827), .B(n5826), .CI(n5825), .CO(n6024), .S(n5829) );
ADDFHX2TS U4883 ( .A(n2254), .B(n2253), .CI(n2252), .CO(n2302), .S(n2243) );
BUFX8TS U4884 ( .A(n872), .Y(n1118) );
XNOR2X2TS U4885 ( .A(n4775), .B(n7223), .Y(n5564) );
ADDFHX2TS U4886 ( .A(n4531), .B(n4530), .CI(n4529), .CO(n4631), .S(n4518) );
ADDFHX2TS U4887 ( .A(n8231), .B(n8230), .CI(n8229), .CO(n8267), .S(n8232) );
OAI22X4TS U4888 ( .A0(n3838), .A1(n4350), .B0(n3811), .B1(n10356), .Y(n4675)
);
AOI21X2TS U4889 ( .A0(n4706), .A1(n4829), .B0(n1686), .Y(n8050) );
OAI22X2TS U4890 ( .A0(n1238), .A1(n2066), .B0(n2763), .B1(n2152), .Y(n2149)
);
OAI22X2TS U4891 ( .A0(n4393), .A1(n2152), .B0(n1129), .B1(n2214), .Y(n2224)
);
XNOR2X2TS U4892 ( .A(n949), .B(n947), .Y(n5516) );
INVX12TS U4893 ( .A(n948), .Y(n949) );
ADDFHX2TS U4894 ( .A(n2127), .B(n2126), .CI(n2125), .CO(n2145), .S(n2163) );
XNOR2X2TS U4895 ( .A(n2776), .B(n10286), .Y(n2110) );
ADDFHX4TS U4896 ( .A(n2842), .B(n2841), .CI(n2840), .CO(n2911), .S(n2858) );
OAI22X2TS U4897 ( .A0(n4324), .A1(n2886), .B0(n10334), .B1(n2957), .Y(n2954)
);
INVX6TS U4898 ( .A(n5986), .Y(n6081) );
ADDFHX2TS U4899 ( .A(n2421), .B(n2420), .CI(n2419), .CO(n2503), .S(n2467) );
XNOR2X2TS U4900 ( .A(n1101), .B(n2971), .Y(n2351) );
OAI22X1TS U4901 ( .A0(n7045), .A1(n6532), .B0(n1153), .B1(n6706), .Y(n6696)
);
OAI22X1TS U4902 ( .A0(n2007), .A1(n2006), .B0(n2045), .B1(n2583), .Y(n2052)
);
ADDFHX2TS U4903 ( .A(n4465), .B(n4464), .CI(n4463), .CO(n4604), .S(n4483) );
XNOR2X2TS U4904 ( .A(n1106), .B(n3812), .Y(n2045) );
ADDFHX4TS U4905 ( .A(n4226), .B(n4225), .CI(n4224), .CO(n4549), .S(n4278) );
XNOR2X2TS U4906 ( .A(n1105), .B(Op_MY[45]), .Y(n5097) );
ADDFHX2TS U4907 ( .A(n6712), .B(n6711), .CI(n6710), .CO(n6793), .S(n6691) );
XNOR2X2TS U4908 ( .A(n5471), .B(n767), .Y(n6539) );
ADDFHX2TS U4909 ( .A(n5428), .B(n5429), .CI(n5430), .CO(n5454), .S(n5445) );
ADDFHX4TS U4910 ( .A(n5277), .B(n5276), .CI(n5275), .CO(n5761), .S(n5280) );
OAI22X1TS U4911 ( .A0(n2310), .A1(n2355), .B0(DP_OP_168J27_122_4811_n6617),
.B1(n2424), .Y(n2456) );
ADDFHX2TS U4912 ( .A(n6267), .B(n6266), .CI(n6265), .CO(n6276), .S(n6259) );
XNOR2X2TS U4913 ( .A(n7001), .B(n5352), .Y(n6002) );
ADDFHX4TS U4914 ( .A(n6026), .B(n6025), .CI(n6024), .CO(n6626), .S(n6029) );
XNOR2X2TS U4915 ( .A(n1193), .B(n7223), .Y(n5392) );
ADDFHX2TS U4916 ( .A(n3414), .B(n3413), .CI(n3412), .CO(n3463), .S(n3424) );
ADDFHX4TS U4917 ( .A(n6746), .B(n6744), .CI(n6745), .CO(n6831), .S(n6663) );
NAND2X8TS U4918 ( .A(n804), .B(n4282), .Y(n4703) );
XNOR2X2TS U4919 ( .A(n935), .B(n9966), .Y(n1997) );
ADDFHX2TS U4920 ( .A(n6530), .B(n6529), .CI(n6528), .CO(n6695), .S(n6526) );
XOR2X2TS U4921 ( .A(n1184), .B(n1638), .Y(n2320) );
XNOR2X1TS U4922 ( .A(n1184), .B(Op_MY[22]), .Y(n3417) );
OAI22X4TS U4923 ( .A0(n7136), .A1(n7053), .B0(n7135), .B1(n3977), .Y(n4100)
);
ADDFX2TS U4924 ( .A(n6163), .B(n6162), .CI(n6161), .CO(n6185), .S(n6200) );
INVX2TS U4925 ( .A(n1616), .Y(n1615) );
XNOR2X2TS U4926 ( .A(n1170), .B(Op_MY[20]), .Y(n4670) );
INVX8TS U4927 ( .A(n7888), .Y(n1170) );
ADDFHX2TS U4928 ( .A(n7855), .B(n7854), .CI(n7853), .CO(n7856), .S(n7842) );
ADDFHX2TS U4929 ( .A(n8292), .B(n8291), .CI(n8290), .CO(n8334), .S(n8273) );
XOR2X4TS U4930 ( .A(n3318), .B(n3317), .Y(n3609) );
OAI21X2TS U4931 ( .A0(n1096), .A1(n4377), .B0(n4376), .Y(n4401) );
OAI22X2TS U4932 ( .A0(n5863), .A1(n6150), .B0(n944), .B1(n1306), .Y(n5956)
);
NAND2X8TS U4933 ( .A(n4210), .B(n4207), .Y(n4212) );
OAI21X2TS U4934 ( .A0(n1097), .A1(n4412), .B0(n4411), .Y(n4415) );
BUFX6TS U4935 ( .A(n4212), .Y(n6061) );
ADDHX4TS U4936 ( .A(n4540), .B(n4539), .CO(n4578), .S(n4472) );
ADDFHX2TS U4937 ( .A(n4976), .B(n4975), .CI(n4974), .CO(n5154), .S(n5150) );
OAI22X4TS U4938 ( .A0(n4538), .A1(n1157), .B0(n6061), .B1(n4213), .Y(n4539)
);
INVX16TS U4939 ( .A(n4249), .Y(n1104) );
XNOR2X2TS U4940 ( .A(n1104), .B(DP_OP_168J27_122_4811_n8449), .Y(n3310) );
AOI21X4TS U4941 ( .A0(n7423), .A1(n7422), .B0(n7421), .Y(n8713) );
OAI22X4TS U4942 ( .A0(n1143), .A1(n1469), .B0(n7285), .B1(n4211), .Y(n4540)
);
BUFX12TS U4943 ( .A(n4212), .Y(n1143) );
INVX12TS U4944 ( .A(n4524), .Y(n882) );
XNOR2X2TS U4945 ( .A(n883), .B(n762), .Y(n4737) );
INVX2TS U4946 ( .A(n8726), .Y(n885) );
INVX2TS U4947 ( .A(n765), .Y(n9777) );
BUFX3TS U4948 ( .A(n897), .Y(n923) );
XNOR2X1TS U4949 ( .A(n6460), .B(DP_OP_168J27_122_4811_n8456), .Y(n4902) );
XNOR2X1TS U4950 ( .A(n1193), .B(DP_OP_168J27_122_4811_n8456), .Y(n4634) );
XOR2X2TS U4951 ( .A(n7739), .B(n1574), .Y(n5122) );
XNOR2X2TS U4952 ( .A(n7215), .B(n7739), .Y(n6868) );
XNOR2X2TS U4953 ( .A(n1193), .B(n5546), .Y(n4025) );
XNOR2X2TS U4954 ( .A(n935), .B(n902), .Y(n2020) );
XNOR2X2TS U4955 ( .A(n4691), .B(n2971), .Y(n2771) );
XNOR2X1TS U4956 ( .A(n911), .B(n3812), .Y(n2257) );
XNOR2X1TS U4957 ( .A(n1078), .B(n3812), .Y(n2334) );
XNOR2X4TS U4958 ( .A(n1189), .B(n3812), .Y(n2849) );
NOR2XLTS U4959 ( .A(n904), .B(n862), .Y(n9977) );
XNOR2X2TS U4960 ( .A(n9974), .B(n2344), .Y(n2692) );
XNOR2X2TS U4961 ( .A(n1078), .B(n9974), .Y(n2539) );
BUFX6TS U4962 ( .A(n2337), .Y(n907) );
OAI22X2TS U4963 ( .A0(n907), .A1(n2477), .B0(n10339), .B1(n2520), .Y(n2541)
);
OAI22X2TS U4964 ( .A0(n907), .A1(n2336), .B0(n10339), .B1(n2342), .Y(n2357)
);
INVX6TS U4965 ( .A(n908), .Y(n909) );
BUFX3TS U4966 ( .A(n10634), .Y(n10563) );
XOR2X2TS U4967 ( .A(n913), .B(n781), .Y(n2775) );
XNOR2X2TS U4968 ( .A(n7850), .B(Op_MY[7]), .Y(n2887) );
XNOR2X1TS U4969 ( .A(n1106), .B(n914), .Y(n1905) );
XNOR2X2TS U4970 ( .A(DP_OP_168J27_122_4811_n6644), .B(n9966), .Y(n2033) );
XNOR2X2TS U4971 ( .A(n1077), .B(n9966), .Y(n2091) );
XNOR2X2TS U4972 ( .A(n4838), .B(n9966), .Y(n2556) );
XNOR2X1TS U4973 ( .A(n918), .B(DP_OP_168J27_122_4811_n6644), .Y(n2306) );
XNOR2X2TS U4974 ( .A(n1184), .B(n918), .Y(n2582) );
XNOR2X1TS U4975 ( .A(n1078), .B(n918), .Y(n2355) );
XNOR2X2TS U4976 ( .A(n2609), .B(n918), .Y(n2109) );
XNOR2X4TS U4977 ( .A(n1183), .B(n9967), .Y(n2897) );
XNOR2X2TS U4978 ( .A(n2776), .B(n919), .Y(n2349) );
XNOR2X2TS U4979 ( .A(DP_OP_168J27_122_4811_n6644), .B(n9967), .Y(n2436) );
XNOR2X2TS U4980 ( .A(n1171), .B(n9967), .Y(n4391) );
XNOR2X2TS U4981 ( .A(n919), .B(n2344), .Y(n2748) );
XNOR2X1TS U4982 ( .A(n9612), .B(n1713), .Y(n2940) );
NAND2X2TS U4983 ( .A(n922), .B(Op_MY[22]), .Y(n5175) );
XNOR2X1TS U4984 ( .A(n1171), .B(Op_MY[22]), .Y(n7851) );
XNOR2X2TS U4985 ( .A(n2609), .B(Op_MY[22]), .Y(n2431) );
XNOR2X2TS U4986 ( .A(n2478), .B(n9612), .Y(n2321) );
XNOR2X1TS U4987 ( .A(n1118), .B(n920), .Y(n4525) );
XNOR2X1TS U4988 ( .A(n4026), .B(n920), .Y(n3680) );
XNOR2X2TS U4989 ( .A(n1181), .B(n920), .Y(n5235) );
XNOR2X2TS U4990 ( .A(DP_OP_168J27_122_4811_n8519), .B(n920), .Y(n5561) );
XNOR2X4TS U4991 ( .A(n1105), .B(n7220), .Y(n5473) );
XNOR2X2TS U4992 ( .A(n1104), .B(n7220), .Y(n5862) );
OAI22X1TS U4993 ( .A0(n897), .A1(n2333), .B0(n996), .B1(n2332), .Y(n2374) );
AO21X1TS U4994 ( .A0(n897), .A1(n996), .B0(n10288), .Y(n3421) );
OAI22X2TS U4995 ( .A0(n3876), .A1(n2582), .B0(n3875), .B1(n2701), .Y(n2688)
);
OAI22X2TS U4996 ( .A0(n926), .A1(n10296), .B0(n3875), .B1(n1990), .Y(n2022)
);
OAI22X1TS U4997 ( .A0(n907), .A1(n2581), .B0(n3472), .B1(n2703), .Y(n2695)
);
OAI22X2TS U4998 ( .A0(n3434), .A1(n907), .B0(n10339), .B1(n1646), .Y(n3465)
);
OAI22X2TS U4999 ( .A0(n3495), .A1(n3472), .B0(n907), .B1(n1646), .Y(n3503)
);
OAI22X2TS U5000 ( .A0(n907), .A1(n2851), .B0(n10339), .B1(n2906), .Y(n2892)
);
OAI22X2TS U5001 ( .A0(n932), .A1(n5866), .B0(n6700), .B1(n5954), .Y(n5959)
);
OAI22X1TS U5002 ( .A0(n6701), .A1(n3580), .B0(n10335), .B1(n3696), .Y(n3681)
);
BUFX20TS U5003 ( .A(DP_OP_168J27_122_4811_n8451), .Y(n936) );
XNOR2X1TS U5004 ( .A(n1182), .B(n936), .Y(n5043) );
XNOR2X1TS U5005 ( .A(n6869), .B(n936), .Y(n4778) );
XNOR2X2TS U5006 ( .A(n880), .B(n936), .Y(n5393) );
CLKBUFX2TS U5007 ( .A(n936), .Y(n5969) );
XNOR2X2TS U5008 ( .A(n1116), .B(n936), .Y(n3037) );
XNOR2X2TS U5009 ( .A(n1179), .B(DP_OP_168J27_122_4811_n8451), .Y(n5547) );
OAI22X2TS U5010 ( .A0(n2007), .A1(n1906), .B0(n1905), .B1(n2583), .Y(n1910)
);
BUFX12TS U5011 ( .A(n2584), .Y(n2007) );
XNOR2X2TS U5012 ( .A(n935), .B(n918), .Y(n2203) );
XNOR2X2TS U5013 ( .A(n938), .B(n905), .Y(n2425) );
XOR2X2TS U5014 ( .A(n938), .B(n1496), .Y(n2612) );
INVX4TS U5015 ( .A(n939), .Y(n941) );
OAI22X1TS U5016 ( .A0(n1286), .A1(n7045), .B0(n5236), .B1(n5379), .Y(n5370)
);
OAI22X1TS U5017 ( .A0(n1286), .A1(n1153), .B0(n942), .B1(n5099), .Y(n5256)
);
OAI22X1TS U5018 ( .A0(n5545), .A1(n5544), .B0(n1153), .B1(n5875), .Y(n5854)
);
BUFX3TS U5019 ( .A(n4063), .Y(n3950) );
BUFX6TS U5020 ( .A(n4872), .Y(n7711) );
XNOR2X2TS U5021 ( .A(n1664), .B(n767), .Y(n5386) );
XOR2X2TS U5022 ( .A(n767), .B(n1574), .Y(n5036) );
XNOR2X2TS U5023 ( .A(n5378), .B(n767), .Y(n6292) );
XNOR2X1TS U5024 ( .A(n1193), .B(n9617), .Y(n5563) );
XNOR2X2TS U5025 ( .A(n7215), .B(n9617), .Y(n6806) );
XNOR2X2TS U5026 ( .A(n1118), .B(n9617), .Y(n5954) );
XNOR2X4TS U5027 ( .A(n5860), .B(n9617), .Y(n5248) );
XNOR2X2TS U5028 ( .A(n6677), .B(n6281), .Y(n6064) );
XNOR2X1TS U5029 ( .A(n965), .B(n947), .Y(n5356) );
INVX12TS U5030 ( .A(n7138), .Y(n953) );
XNOR2X1TS U5031 ( .A(n953), .B(n1037), .Y(n6916) );
CLKXOR2X2TS U5032 ( .A(n7137), .B(n1413), .Y(n7075) );
XNOR2X1TS U5033 ( .A(n7137), .B(n1022), .Y(n4469) );
XNOR2X1TS U5034 ( .A(n954), .B(n762), .Y(n4565) );
XNOR2X2TS U5035 ( .A(n954), .B(n1074), .Y(n6097) );
INVX2TS U5036 ( .A(n954), .Y(n7052) );
XNOR2X1TS U5037 ( .A(n954), .B(n1022), .Y(n4236) );
XNOR2X1TS U5038 ( .A(n960), .B(n956), .Y(n5205) );
XNOR2X1TS U5039 ( .A(n6677), .B(n956), .Y(n4960) );
XNOR2X2TS U5040 ( .A(n2715), .B(n955), .Y(n3982) );
XNOR2X1TS U5041 ( .A(n957), .B(n1044), .Y(n8435) );
XNOR2X1TS U5042 ( .A(n957), .B(n1037), .Y(n8386) );
XNOR2X1TS U5043 ( .A(n957), .B(n985), .Y(n8248) );
XNOR2X1TS U5044 ( .A(n957), .B(n1074), .Y(n7304) );
XOR2X2TS U5045 ( .A(n8459), .B(n3003), .Y(n6045) );
XNOR2X2TS U5046 ( .A(n8459), .B(n1160), .Y(n7174) );
XNOR2X1TS U5047 ( .A(n958), .B(n6506), .Y(n7272) );
XNOR2X1TS U5048 ( .A(n958), .B(n1044), .Y(n8249) );
XNOR2X1TS U5049 ( .A(n962), .B(n978), .Y(n4935) );
XNOR2X1TS U5050 ( .A(n962), .B(n871), .Y(n4198) );
XNOR2X1TS U5051 ( .A(n961), .B(n1722), .Y(n3616) );
XNOR2X2TS U5052 ( .A(n962), .B(n7245), .Y(n4925) );
XNOR2X2TS U5053 ( .A(n962), .B(n1253), .Y(n5501) );
INVX12TS U5054 ( .A(n963), .Y(n964) );
AO21X1TS U5055 ( .A0(n967), .A1(n2080), .B0(n10338), .Y(n2840) );
OAI22X1TS U5056 ( .A0(n2773), .A1(n2109), .B0(n992), .B1(n2131), .Y(n2143)
);
OAI22X1TS U5057 ( .A0(n2082), .A1(n2131), .B0(n2772), .B1(
DP_OP_168J27_122_4811_n6506), .Y(n2212) );
OAI22X1TS U5058 ( .A0(n2082), .A1(DP_OP_168J27_122_4811_n6506), .B0(n2772),
.B1(n2266), .Y(n2253) );
BUFX6TS U5059 ( .A(n970), .Y(n6513) );
XNOR2X2TS U5060 ( .A(n982), .B(n970), .Y(n3614) );
INVX16TS U5061 ( .A(n8239), .Y(n972) );
INVX2TS U5062 ( .A(n972), .Y(n974) );
INVX2TS U5063 ( .A(n972), .Y(n975) );
BUFX4TS U5064 ( .A(n5330), .Y(n978) );
XNOR2X2TS U5065 ( .A(n3199), .B(n5330), .Y(n4958) );
XNOR2X2TS U5066 ( .A(n929), .B(n5330), .Y(n4098) );
OAI22X2TS U5067 ( .A0(n3223), .A1(n4474), .B0(n3176), .B1(n6345), .Y(n3233)
);
XNOR2X2TS U5068 ( .A(n980), .B(n3754), .Y(n4521) );
XNOR2X2TS U5069 ( .A(n1182), .B(n7069), .Y(n6176) );
OAI22X2TS U5070 ( .A0(n8179), .A1(n980), .B0(Op_MY[43]), .B1(n8178), .Y(
n7038) );
XNOR2X2TS U5071 ( .A(n1118), .B(n980), .Y(n5423) );
XNOR2X2TS U5072 ( .A(n1180), .B(n980), .Y(n6805) );
XNOR2X2TS U5073 ( .A(n982), .B(n6318), .Y(n5083) );
XNOR2X2TS U5074 ( .A(n982), .B(n4097), .Y(n4214) );
XNOR2X2TS U5075 ( .A(n982), .B(n4944), .Y(n3719) );
XNOR2X2TS U5076 ( .A(n6065), .B(n982), .Y(n3176) );
XNOR2X2TS U5077 ( .A(n929), .B(n984), .Y(n3228) );
INVX2TS U5078 ( .A(n4467), .Y(n3162) );
XNOR2X2TS U5079 ( .A(n6460), .B(n9959), .Y(n4018) );
BUFX3TS U5080 ( .A(n3717), .Y(n7000) );
INVX2TS U5081 ( .A(n988), .Y(n991) );
BUFX3TS U5082 ( .A(DP_OP_168J27_122_4811_n6620), .Y(n992) );
BUFX3TS U5083 ( .A(DP_OP_168J27_122_4811_n6617), .Y(n3456) );
INVX2TS U5084 ( .A(n1006), .Y(n1007) );
INVX2TS U5085 ( .A(n1006), .Y(n1008) );
BUFX3TS U5086 ( .A(n3001), .Y(n6344) );
XNOR2X2TS U5087 ( .A(n7001), .B(n1073), .Y(n6099) );
INVX16TS U5088 ( .A(n5809), .Y(n1018) );
INVX8TS U5089 ( .A(n1018), .Y(n1019) );
INVX2TS U5090 ( .A(n1018), .Y(n1020) );
XNOR2X2TS U5091 ( .A(n1028), .B(n985), .Y(n6791) );
XNOR2X2TS U5092 ( .A(n1028), .B(n6513), .Y(n5683) );
XNOR2X2TS U5093 ( .A(n7273), .B(n1039), .Y(n5990) );
XNOR2X2TS U5094 ( .A(n7273), .B(n1138), .Y(n6231) );
CLKBUFX2TS U5095 ( .A(n9965), .Y(n1029) );
XNOR2X2TS U5096 ( .A(n8317), .B(n984), .Y(n5512) );
XNOR2X1TS U5097 ( .A(n1031), .B(n1044), .Y(n8329) );
XNOR2X1TS U5098 ( .A(n1031), .B(n1037), .Y(n8257) );
XNOR2X1TS U5099 ( .A(n1031), .B(n1072), .Y(n7006) );
XNOR2X1TS U5100 ( .A(n8355), .B(n8283), .Y(n7176) );
XNOR2X2TS U5101 ( .A(n8355), .B(n1023), .Y(n5608) );
XNOR2X1TS U5102 ( .A(n1032), .B(n1044), .Y(n8345) );
XNOR2X1TS U5103 ( .A(n1032), .B(n6506), .Y(n8301) );
XNOR2X1TS U5104 ( .A(n1036), .B(n1037), .Y(n8308) );
XNOR2X1TS U5105 ( .A(n1036), .B(n1044), .Y(n8387) );
XNOR2X1TS U5106 ( .A(n8408), .B(n8283), .Y(n7267) );
XNOR2X1TS U5107 ( .A(n8408), .B(n7245), .Y(n6998) );
XNOR2X2TS U5108 ( .A(n8408), .B(n970), .Y(n6340) );
XNOR2X2TS U5109 ( .A(n8408), .B(n989), .Y(n5603) );
XNOR2X2TS U5110 ( .A(n8408), .B(n987), .Y(n6047) );
XNOR2X1TS U5111 ( .A(n6891), .B(n6506), .Y(n6507) );
XNOR2X2TS U5112 ( .A(n6677), .B(n8416), .Y(n6348) );
INVX2TS U5113 ( .A(n6506), .Y(n5320) );
XNOR2X2TS U5114 ( .A(n2715), .B(n8416), .Y(n5339) );
XNOR2X2TS U5115 ( .A(n928), .B(n6506), .Y(n5338) );
BUFX3TS U5116 ( .A(n5336), .Y(n1040) );
OAI22X2TS U5117 ( .A0(n6006), .A1(n8461), .B0(n5899), .B1(n7002), .Y(n6007)
);
OAI22X2TS U5118 ( .A0(n6371), .A1(n7002), .B0(n6409), .B1(n8461), .Y(n6433)
);
INVX6TS U5119 ( .A(n5335), .Y(n5336) );
XNOR2X2TS U5120 ( .A(n1041), .B(n1138), .Y(n7054) );
INVX2TS U5121 ( .A(n1042), .Y(n1043) );
INVX4TS U5122 ( .A(n1042), .Y(n1044) );
INVX12TS U5123 ( .A(n1045), .Y(n1046) );
BUFX3TS U5124 ( .A(n6846), .Y(n1047) );
INVX4TS U5125 ( .A(n1048), .Y(n1049) );
BUFX20TS U5126 ( .A(n7738), .Y(n1050) );
XNOR2X1TS U5127 ( .A(n6869), .B(n7738), .Y(n6532) );
XNOR2X2TS U5128 ( .A(n757), .B(n7738), .Y(n5028) );
XNOR2X2TS U5129 ( .A(n7862), .B(n898), .Y(n7879) );
XNOR2X2TS U5130 ( .A(n1051), .B(n1245), .Y(n7863) );
XNOR2X1TS U5131 ( .A(n757), .B(n986), .Y(n3022) );
XNOR2X1TS U5132 ( .A(n6191), .B(n986), .Y(n3751) );
XNOR2X2TS U5133 ( .A(n1111), .B(n9959), .Y(n5382) );
XNOR2X2TS U5134 ( .A(n1180), .B(n9959), .Y(n5484) );
OAI22X4TS U5135 ( .A0(n1081), .A1(n3282), .B0(n1057), .B1(n3281), .Y(n3321)
);
AO21X1TS U5136 ( .A0(n1056), .A1(n1081), .B0(n3282), .Y(n6774) );
INVX2TS U5137 ( .A(n1058), .Y(n1059) );
INVX2TS U5138 ( .A(n1058), .Y(n1060) );
XNOR2X2TS U5139 ( .A(n8369), .B(n4944), .Y(n6370) );
XNOR2X2TS U5140 ( .A(n8408), .B(n871), .Y(n6406) );
XNOR2X2TS U5141 ( .A(n7273), .B(n6769), .Y(n5513) );
XNOR2X1TS U5142 ( .A(n7001), .B(n6769), .Y(n5204) );
XNOR2X2TS U5143 ( .A(n7227), .B(n6769), .Y(n5369) );
INVX2TS U5144 ( .A(n10576), .Y(n1062) );
INVX2TS U5145 ( .A(n1062), .Y(n1063) );
INVX2TS U5146 ( .A(n1062), .Y(n1064) );
INVX2TS U5147 ( .A(n1062), .Y(n1065) );
XNOR2X2TS U5148 ( .A(n5860), .B(n7223), .Y(n5037) );
XNOR2X2TS U5149 ( .A(n1116), .B(n7223), .Y(n4511) );
INVX6TS U5150 ( .A(n1067), .Y(n1068) );
INVX2TS U5151 ( .A(n1070), .Y(n1072) );
INVX2TS U5152 ( .A(n1070), .Y(n1074) );
XNOR2X2TS U5153 ( .A(n1105), .B(n9619), .Y(n4890) );
OAI22X1TS U5154 ( .A0(n1076), .A1(n5404), .B0(n6865), .B1(n5402), .Y(n5422)
);
OAI22X1TS U5155 ( .A0(n1076), .A1(n6864), .B0(n1133), .B1(n3748), .Y(n3967)
);
OAI22X1TS U5156 ( .A0(n6135), .A1(n6865), .B0(n5953), .B1(n6866), .Y(n6123)
);
OAI22X1TS U5157 ( .A0(n5560), .A1(n6866), .B0(n6865), .B1(n5858), .Y(n5857)
);
AO21X1TS U5158 ( .A0(n869), .A1(n1133), .B0(n6864), .Y(n6922) );
OAI22X1TS U5159 ( .A0(n1046), .A1(n4506), .B0(n6865), .B1(n4643), .Y(n4637)
);
OAI22X1TS U5160 ( .A0(n6866), .A1(n6462), .B0(n6865), .B1(n6531), .Y(n6534)
);
OAI22X1TS U5161 ( .A0(n6164), .A1(n6866), .B0(DP_OP_168J27_122_4811_n8220),
.B1(n6170), .Y(n6184) );
OAI22X2TS U5162 ( .A0(n1046), .A1(n5858), .B0(n5953), .B1(n5403), .Y(n5949)
);
OAI22X1TS U5163 ( .A0(n6866), .A1(n921), .B0(n6865), .B1(n6864), .Y(n6880)
);
INVX4TS U5164 ( .A(n743), .Y(n1082) );
OAI21X2TS U5165 ( .A0(n9086), .A1(n1827), .B0(n1826), .Y(n8996) );
INVX2TS U5166 ( .A(rst), .Y(n1085) );
INVX2TS U5167 ( .A(n861), .Y(n1086) );
INVX2TS U5168 ( .A(n863), .Y(n1087) );
CLKBUFX3TS U5169 ( .A(n10634), .Y(n10568) );
CLKBUFX3TS U5170 ( .A(n10568), .Y(n10567) );
INVX2TS U5171 ( .A(n860), .Y(n1088) );
MXI2X2TS U5172 ( .A(Data_MX[40]), .B(n10547), .S0(n8725), .Y(n9557) );
INVX2TS U5173 ( .A(n816), .Y(n1089) );
OAI22X2TS U5174 ( .A0(n3200), .A1(n1009), .B0(n3291), .B1(n1008), .Y(n3287)
);
OAI22X2TS U5175 ( .A0(n4123), .A1(n979), .B0(n4234), .B1(n6344), .Y(n4201)
);
CLKBUFX3TS U5176 ( .A(n10592), .Y(n10308) );
OAI22X2TS U5177 ( .A0(beg_FSM), .A1(n10589), .B0(ack_FSM), .B1(n9518), .Y(
n9954) );
NOR2X2TS U5178 ( .A(n9101), .B(n10157), .Y(n8904) );
BUFX3TS U5179 ( .A(n10195), .Y(n10193) );
BUFX3TS U5180 ( .A(n10595), .Y(n10431) );
BUFX3TS U5181 ( .A(n1202), .Y(n10595) );
INVX2TS U5182 ( .A(n1062), .Y(n1090) );
INVX2TS U5183 ( .A(n1062), .Y(n1091) );
CLKBUFX3TS U5184 ( .A(n10424), .Y(n10188) );
INVX2TS U5185 ( .A(n864), .Y(n1092) );
INVX2TS U5186 ( .A(n865), .Y(n1093) );
NOR3XLTS U5187 ( .A(n10541), .B(Op_MX[53]), .C(Op_MX[52]), .Y(n10001) );
INVX2TS U5188 ( .A(n815), .Y(n1094) );
INVX4TS U5189 ( .A(n8726), .Y(n9622) );
CLKXOR2X2TS U5190 ( .A(n7680), .B(n7530), .Y(n8199) );
OAI21X1TS U5191 ( .A0(n7680), .A1(n7679), .B0(n7678), .Y(n7684) );
OAI21X1TS U5192 ( .A0(n1095), .A1(n7589), .B0(n7590), .Y(n7543) );
OAI21X1TS U5193 ( .A0(n7680), .A1(n7610), .B0(n7609), .Y(n7615) );
OAI21X1TS U5194 ( .A0(n1096), .A1(n4717), .B0(n4716), .Y(n4722) );
BUFX6TS U5195 ( .A(n4313), .Y(n1098) );
NAND2X1TS U5196 ( .A(n1098), .B(n4444), .Y(n4412) );
NAND2X1TS U5197 ( .A(n8086), .B(n4715), .Y(n4717) );
NAND2X1TS U5198 ( .A(n8086), .B(n8057), .Y(n8059) );
NAND2X1TS U5199 ( .A(n1098), .B(n8043), .Y(n8045) );
AOI21X1TS U5200 ( .A0(n1099), .A1(n7903), .B0(n7902), .Y(n7904) );
AOI21X1TS U5201 ( .A0(n8089), .A1(n7958), .B0(n1776), .Y(n7959) );
AOI21X1TS U5202 ( .A0(n1099), .A1(n7926), .B0(n7925), .Y(n7927) );
AOI21X1TS U5203 ( .A0(n8089), .A1(n4680), .B0(n4679), .Y(n4681) );
INVX2TS U5204 ( .A(n1099), .Y(n4440) );
AOI21X1TS U5205 ( .A0(n1099), .A1(n4444), .B0(n4410), .Y(n4411) );
BUFX3TS U5206 ( .A(n9108), .Y(n1100) );
NOR2X2TS U5207 ( .A(n9292), .B(n9297), .Y(n9108) );
XOR2X1TS U5208 ( .A(n1814), .B(n1102), .Y(n3817) );
XNOR2X1TS U5209 ( .A(n1254), .B(n1242), .Y(n3846) );
CLKXOR2X2TS U5210 ( .A(n1102), .B(n1789), .Y(n2674) );
XOR2X1TS U5211 ( .A(n1802), .B(n1242), .Y(n2957) );
XOR2X1TS U5212 ( .A(n10302), .B(n1102), .Y(n2886) );
XOR2X1TS U5213 ( .A(n1811), .B(n1242), .Y(n3416) );
XOR2X1TS U5214 ( .A(n1796), .B(n1102), .Y(n3393) );
XOR2X1TS U5215 ( .A(n1799), .B(n1242), .Y(n3449) );
XOR2X1TS U5216 ( .A(n9953), .B(n8115), .Y(DP_OP_36J27_123_1029_n28) );
XNOR2X1TS U5217 ( .A(n6160), .B(n930), .Y(n3173) );
XNOR2X1TS U5218 ( .A(n1104), .B(DP_OP_168J27_122_4811_n8447), .Y(n3207) );
XNOR2X1TS U5219 ( .A(n5860), .B(n9616), .Y(n5562) );
CLKBUFX2TS U5220 ( .A(n4026), .Y(n5970) );
XNOR2X1TS U5221 ( .A(n4026), .B(DP_OP_168J27_122_4811_n8163), .Y(n5861) );
XNOR2X2TS U5222 ( .A(n1945), .B(Op_MY[21]), .Y(n2293) );
XNOR2X2TS U5223 ( .A(n1106), .B(Op_MY[23]), .Y(n2359) );
XNOR2X2TS U5224 ( .A(n3754), .B(n920), .Y(n1408) );
XNOR2X2TS U5225 ( .A(n3754), .B(n936), .Y(n3206) );
XNOR2X2TS U5226 ( .A(n3754), .B(n9621), .Y(n3576) );
XOR2X1TS U5227 ( .A(n1573), .B(DP_OP_168J27_122_4811_n8502), .Y(n2996) );
OAI22X1TS U5228 ( .A0(n1107), .A1(n3255), .B0(n1125), .B1(n3310), .Y(n3313)
);
OAI22X1TS U5229 ( .A0(n3751), .A1(n6456), .B0(n10337), .B1(n1671), .Y(n3959)
);
OAI22X1TS U5230 ( .A0(n5056), .A1(n3587), .B0(n10337), .B1(n3684), .Y(n3693)
);
OAI22X2TS U5231 ( .A0(n3838), .A1(n10356), .B0(n3811), .B1(n1802), .Y(n4674)
);
OAI22X2TS U5232 ( .A0(n10450), .A1(n912), .B0(n1109), .B1(n1814), .Y(n7912)
);
INVX6TS U5233 ( .A(n7293), .Y(n1111) );
OAI22X1TS U5234 ( .A0(n1113), .A1(n2154), .B0(n999), .B1(n2216), .Y(n2228)
);
OAI22X1TS U5235 ( .A0(n2446), .A1(n2341), .B0(n999), .B1(n2423), .Y(n2464)
);
OAI22X1TS U5236 ( .A0(n1589), .A1(n7296), .B0(n7295), .B1(n1588), .Y(n6175)
);
OAI22X1TS U5237 ( .A0(n7755), .A1(n6540), .B0(n1034), .B1(n6699), .Y(n6711)
);
OAI22X1TS U5238 ( .A0(n6541), .A1(n5962), .B0(n1035), .B1(n6126), .Y(n6114)
);
OAI22X2TS U5239 ( .A0(n1115), .A1(n5859), .B0(DP_OP_168J27_122_4811_n8215),
.B1(n5962), .Y(n5948) );
BUFX20TS U5240 ( .A(n757), .Y(n1116) );
XNOR2X2TS U5241 ( .A(n9621), .B(n1117), .Y(n5099) );
XNOR2X2TS U5242 ( .A(n5378), .B(DP_OP_168J27_122_4811_n8457), .Y(n5383) );
XNOR2X2TS U5243 ( .A(n1118), .B(Op_MY[47]), .Y(n6110) );
BUFX6TS U5244 ( .A(n751), .Y(n1119) );
INVX6TS U5245 ( .A(n7887), .Y(n1121) );
OAI22X1TS U5246 ( .A0(n1120), .A1(n7879), .B0(n968), .B1(n1647), .Y(n7892)
);
OAI22X1TS U5247 ( .A0(n1120), .A1(n4395), .B0(n968), .B1(n4669), .Y(n4673)
);
OAI22X1TS U5248 ( .A0(n1120), .A1(n4669), .B0(n968), .B1(n4690), .Y(n4688)
);
OAI22X1TS U5249 ( .A0(n7935), .A1(n7866), .B0(n3813), .B1(n7880), .Y(n7876)
);
OAI22X1TS U5250 ( .A0(n3815), .A1(n4328), .B0(n1135), .B1(n4349), .Y(n4356)
);
OAI22X1TS U5251 ( .A0(n7935), .A1(n7933), .B0(n1135), .B1(n2450), .Y(n2457)
);
OAI22X1TS U5252 ( .A0(n7935), .A1(n3886), .B0(n1135), .B1(n4303), .Y(n4300)
);
AO21X1TS U5253 ( .A0(n7711), .A1(n6192), .B0(n1793), .Y(n7741) );
OAI22X1TS U5254 ( .A0(n946), .A1(n6704), .B0(n6192), .B1(n6804), .Y(n6799)
);
OAI22X1TS U5255 ( .A0(n7711), .A1(n7145), .B0(n7710), .B1(n7219), .Y(n7218)
);
BUFX3TS U5256 ( .A(n6700), .Y(n1124) );
OAI22X1TS U5257 ( .A0(n5247), .A1(n6167), .B0(n1124), .B1(n6294), .Y(n6168)
);
BUFX20TS U5258 ( .A(n5115), .Y(n6700) );
OAI21X1TS U5259 ( .A0(n3175), .A1(n6196), .B0(n1663), .Y(n3208) );
OAI22X1TS U5260 ( .A0(n1125), .A1(n5234), .B0(n5126), .B1(n1661), .Y(n5239)
);
OAI22X1TS U5261 ( .A0(n4640), .A1(n5386), .B0(n5375), .B1(n4752), .Y(n5389)
);
OAI22X1TS U5262 ( .A0(n5053), .A1(n6196), .B0(n4891), .B1(n1107), .Y(n5038)
);
OAI22X1TS U5263 ( .A0(n1661), .A1(n6160), .B0(n1125), .B1(n1797), .Y(n6171)
);
NAND2X1TS U5264 ( .A(n1107), .B(n6196), .Y(n1662) );
OAI22X2TS U5265 ( .A0(n6117), .A1(n4640), .B0(n1107), .B1(n5950), .Y(n6120)
);
OAI22X1TS U5266 ( .A0(n1661), .A1(n4751), .B0(n4640), .B1(n4891), .Y(n4904)
);
OAI22X1TS U5267 ( .A0(n5053), .A1(n4752), .B0(n4640), .B1(n5126), .Y(n5125)
);
OAI22X2TS U5268 ( .A0(n6117), .A1(n4752), .B0(n6196), .B1(n6160), .Y(n6180)
);
OAI22X2TS U5269 ( .A0(n1661), .A1(n5483), .B0(n5558), .B1(n4640), .Y(n5543)
);
OAI22X2TS U5270 ( .A0(n4752), .A1(n5862), .B0(n1125), .B1(n5950), .Y(n5957)
);
OAI22X2TS U5271 ( .A0(n1661), .A1(n5234), .B0(n5375), .B1(n6196), .Y(n5372)
);
OAI22X1TS U5272 ( .A0(n6128), .A1(n5970), .B0(n6127), .B1(n10263), .Y(n6136)
);
AO21X1TS U5273 ( .A0(n6128), .A1(n1126), .B0(n10263), .Y(n6161) );
OAI22X1TS U5274 ( .A0(n6128), .A1(n5248), .B0(n4247), .B1(n5373), .Y(n5434)
);
OAI22X1TS U5275 ( .A0(n6128), .A1(n5387), .B0(n6127), .B1(n5473), .Y(n5467)
);
OAI22X1TS U5276 ( .A0(n6128), .A1(n5373), .B0(n1126), .B1(n5387), .Y(n5391)
);
OAI22X1TS U5277 ( .A0(n6128), .A1(n10263), .B0(n6127), .B1(n3027), .Y(n3035)
);
OAI22X1TS U5278 ( .A0(n6128), .A1(n4890), .B0(n6127), .B1(n5037), .Y(n5039)
);
NAND2BX1TS U5279 ( .AN(n5385), .B(n1127), .Y(n4621) );
XNOR2X2TS U5280 ( .A(n7063), .B(n5963), .Y(n5863) );
XNOR2X2TS U5281 ( .A(n7063), .B(n936), .Y(n5244) );
XNOR2X2TS U5282 ( .A(n7063), .B(DP_OP_168J27_122_4811_n8447), .Y(n4777) );
XNOR2X2TS U5283 ( .A(n7215), .B(n980), .Y(n6295) );
XNOR2X2TS U5284 ( .A(n7215), .B(DP_OP_168J27_122_4811_n8449), .Y(n5027) );
OAI22X2TS U5285 ( .A0(n1969), .A1(n1128), .B0(n2347), .B1(n1578), .Y(n1577)
);
NOR2X1TS U5286 ( .A(n3803), .B(n759), .Y(n1942) );
OAI22X1TS U5287 ( .A0(n1969), .A1(n3804), .B0(n2345), .B1(n1709), .Y(n1995)
);
OAI22X1TS U5288 ( .A0(n1131), .A1(n2323), .B0(n1128), .B1(n2346), .Y(n2331)
);
OAI22X1TS U5289 ( .A0(n2347), .A1(n2346), .B0(n3803), .B1(n2429), .Y(n2488)
);
OAI22X1TS U5290 ( .A0(n2005), .A1(n2345), .B0(n2347), .B1(n1709), .Y(n2009)
);
OAI22X1TS U5291 ( .A0(n3804), .A1(n2229), .B0(n1128), .B1(n2265), .Y(n2263)
);
OAI22X1TS U5292 ( .A0(n3804), .A1(n2132), .B0(n1128), .B1(n2229), .Y(n2211)
);
OAI22X1TS U5293 ( .A0(n1238), .A1(n2608), .B0(n1129), .B1(n2673), .Y(n2698)
);
OAI22X1TS U5294 ( .A0(n1238), .A1(n2438), .B0(n4392), .B1(n2537), .Y(n2534)
);
OAI22X1TS U5295 ( .A0(n3876), .A1(n3798), .B0(n1130), .B1(n3839), .Y(n3845)
);
OAI22X1TS U5296 ( .A0(n3876), .A1(n3839), .B0(n3875), .B1(n10296), .Y(n3884)
);
OAI22X2TS U5297 ( .A0(n3804), .A1(n10285), .B0(n2345), .B1(n1576), .Y(n1575)
);
OAI22X1TS U5298 ( .A0(n3804), .A1(n2444), .B0(n3803), .B1(n2555), .Y(n2528)
);
AO21X1TS U5299 ( .A0(n2347), .A1(n1128), .B0(n10285), .Y(n3834) );
OAI22X1TS U5300 ( .A0(n1131), .A1(n2595), .B0(n2345), .B1(n2692), .Y(n2667)
);
OAI22X1TS U5301 ( .A0(n1131), .A1(n2940), .B0(n1128), .B1(n3392), .Y(n3386)
);
OAI22X1TS U5302 ( .A0(n1131), .A1(n3415), .B0(n3803), .B1(n3470), .Y(n3469)
);
OAI22X1TS U5303 ( .A0(n1131), .A1(n2429), .B0(n2345), .B1(n2444), .Y(n2491)
);
XNOR2X2TS U5304 ( .A(n938), .B(DP_OP_168J27_122_4811_n6573), .Y(n1943) );
XNOR2X1TS U5305 ( .A(n2776), .B(n9975), .Y(n2435) );
XNOR2X1TS U5306 ( .A(n2776), .B(n3812), .Y(n2133) );
XNOR2X2TS U5307 ( .A(n938), .B(n1245), .Y(n2777) );
XNOR2X2TS U5308 ( .A(n938), .B(n9974), .Y(n2350) );
INVX2TS U5309 ( .A(n8342), .Y(n1134) );
XNOR2X1TS U5310 ( .A(n1036), .B(n6281), .Y(n8256) );
XNOR2X1TS U5311 ( .A(n1032), .B(n947), .Y(n7364) );
XNOR2X1TS U5312 ( .A(n1227), .B(n6281), .Y(n8299) );
XNOR2X1TS U5313 ( .A(n957), .B(n1134), .Y(n8328) );
XNOR2X1TS U5314 ( .A(n1041), .B(n1134), .Y(n8343) );
XNOR2X1TS U5315 ( .A(n8317), .B(n1134), .Y(n7208) );
XNOR2X1TS U5316 ( .A(n7001), .B(n947), .Y(n6512) );
XNOR2X1TS U5317 ( .A(n8278), .B(n8283), .Y(n7049) );
BUFX3TS U5318 ( .A(DP_OP_168J27_122_4811_n6609), .Y(n1135) );
OAI22X1TS U5319 ( .A0(n7935), .A1(n2448), .B0(n3813), .B1(n2447), .Y(n2458)
);
OAI22X1TS U5320 ( .A0(n1122), .A1(n3814), .B0(n1135), .B1(n3837), .Y(n3848)
);
OAI22X1TS U5321 ( .A0(n3815), .A1(n3369), .B0(n7934), .B1(n3437), .Y(n3423)
);
OAI22X1TS U5322 ( .A0(n4393), .A1(n3800), .B0(n2763), .B1(n3847), .Y(n3843)
);
OAI22X1TS U5323 ( .A0(n1136), .A1(n2849), .B0(n4392), .B1(n2901), .Y(n2909)
);
OAI22X1TS U5324 ( .A0(n4393), .A1(n2970), .B0(n1129), .B1(n3370), .Y(n3391)
);
XNOR2X1TS U5325 ( .A(n4691), .B(Op_MY[26]), .Y(n7843) );
CLKINVX6TS U5326 ( .A(n7053), .Y(n1138) );
XNOR2X2TS U5327 ( .A(n1227), .B(n1139), .Y(n6961) );
XNOR2X1TS U5328 ( .A(n8459), .B(n1139), .Y(n6997) );
XNOR2X1TS U5329 ( .A(n8408), .B(n1139), .Y(n6894) );
XNOR2X2TS U5330 ( .A(n7227), .B(n1138), .Y(n6230) );
XNOR2X2TS U5331 ( .A(n7051), .B(n1138), .Y(n5810) );
XNOR2X2TS U5332 ( .A(n7137), .B(n1138), .Y(n5922) );
BUFX3TS U5333 ( .A(n5335), .Y(n1140) );
OAI22X1TS U5334 ( .A0(n6968), .A1(n1040), .B0(n7003), .B1(n1140), .Y(n7022)
);
OAI22X1TS U5335 ( .A0(n6508), .A1(n8461), .B0(n6409), .B1(n7002), .Y(n6494)
);
NOR2BX1TS U5336 ( .AN(n1149), .B(n8461), .Y(n5359) );
OAI22X2TS U5337 ( .A0(n5509), .A1(n8461), .B0(n5337), .B1(n7002), .Y(n5510)
);
BUFX3TS U5338 ( .A(n5335), .Y(n6967) );
OAI22X2TS U5339 ( .A0(n5164), .A1(n1151), .B0(n8380), .B1(n5082), .Y(n5165)
);
INVX4TS U5340 ( .A(n1451), .Y(n6050) );
OAI22X1TS U5341 ( .A0(n5499), .A1(n1143), .B0(n1156), .B1(n5500), .Y(n5606)
);
OAI22X1TS U5342 ( .A0(n6002), .A1(n1143), .B0(n6062), .B1(n1157), .Y(n6069)
);
XNOR2X1TS U5343 ( .A(n959), .B(n990), .Y(n3734) );
XNOR2X1TS U5344 ( .A(n6965), .B(n956), .Y(n5647) );
XNOR2X1TS U5345 ( .A(n959), .B(n871), .Y(n5089) );
XNOR2X2TS U5346 ( .A(n959), .B(n978), .Y(n5331) );
XNOR2X1TS U5347 ( .A(n6965), .B(n6281), .Y(n6439) );
XNOR2X1TS U5348 ( .A(n6965), .B(n8416), .Y(n6734) );
XNOR2X1TS U5349 ( .A(n6965), .B(n970), .Y(n4967) );
XNOR2X1TS U5350 ( .A(n6965), .B(n4467), .Y(n4588) );
XNOR2X2TS U5351 ( .A(n6965), .B(n1253), .Y(n6054) );
XNOR2X1TS U5352 ( .A(n1144), .B(n5898), .Y(n3603) );
XNOR2X1TS U5353 ( .A(n1144), .B(n978), .Y(n5678) );
XNOR2X1TS U5354 ( .A(n1144), .B(n8434), .Y(n6735) );
XNOR2X1TS U5355 ( .A(n1144), .B(n871), .Y(n4946) );
XOR2X1TS U5356 ( .A(n1144), .B(n3003), .Y(n4006) );
XNOR2X1TS U5357 ( .A(n1144), .B(n956), .Y(n5071) );
XNOR2X1TS U5358 ( .A(n6826), .B(n4943), .Y(n4566) );
XNOR2X2TS U5359 ( .A(n6826), .B(n1253), .Y(n5812) );
XNOR2X2TS U5360 ( .A(n6826), .B(n985), .Y(n6055) );
XNOR2X2TS U5361 ( .A(n6826), .B(n1160), .Y(n5361) );
XNOR2X2TS U5362 ( .A(n954), .B(n6513), .Y(n5072) );
XNOR2X1TS U5363 ( .A(n7227), .B(n6513), .Y(n5682) );
XNOR2X2TS U5364 ( .A(n6677), .B(n1253), .Y(n5518) );
XNOR2X2TS U5365 ( .A(n1145), .B(n4467), .Y(n4117) );
XNOR2X1TS U5366 ( .A(n1146), .B(n1722), .Y(n3706) );
XNOR2X1TS U5367 ( .A(n3199), .B(n4943), .Y(n4197) );
XNOR2X2TS U5368 ( .A(n1146), .B(n1253), .Y(n5517) );
XNOR2X2TS U5369 ( .A(n3199), .B(n985), .Y(n5806) );
XNOR2X2TS U5370 ( .A(n3199), .B(n6438), .Y(n6052) );
XNOR2X2TS U5371 ( .A(n3199), .B(n1037), .Y(n6347) );
XNOR2X1TS U5372 ( .A(n1147), .B(n1722), .Y(n3656) );
XNOR2X1TS U5373 ( .A(n1147), .B(n956), .Y(n4734) );
XNOR2X1TS U5374 ( .A(n837), .B(n1160), .Y(n5206) );
XNOR2X1TS U5375 ( .A(n837), .B(n978), .Y(n4959) );
XNOR2X2TS U5376 ( .A(n837), .B(n947), .Y(n6016) );
BUFX3TS U5377 ( .A(n4533), .Y(n1148) );
BUFX3TS U5378 ( .A(n4533), .Y(n1149) );
XNOR2X1TS U5379 ( .A(n1149), .B(n5352), .Y(n4213) );
BUFX4TS U5380 ( .A(n4533), .Y(n5508) );
OAI22X1TS U5381 ( .A0(n1150), .A1(n2562), .B0(n10290), .B1(n2583), .Y(n2577)
);
OAI22X1TS U5382 ( .A0(n1150), .A1(n2089), .B0(n2088), .B1(n1119), .Y(n2107)
);
BUFX4TS U5383 ( .A(n5078), .Y(n1151) );
BUFX3TS U5384 ( .A(n5078), .Y(n1152) );
AO21X1TS U5385 ( .A0(n1141), .A1(n8379), .B0(n5080), .Y(n8402) );
BUFX3TS U5386 ( .A(n5078), .Y(n8379) );
INVX8TS U5387 ( .A(n1233), .Y(n5078) );
BUFX4TS U5388 ( .A(n5236), .Y(n1153) );
BUFX3TS U5389 ( .A(n5236), .Y(n7044) );
CLKINVX6TS U5390 ( .A(n10215), .Y(n5236) );
OAI22X1TS U5391 ( .A0(n6329), .A1(n7136), .B0(n5676), .B1(n6357), .Y(n6359)
);
BUFX4TS U5392 ( .A(n4210), .Y(n1157) );
INVX8TS U5393 ( .A(n1241), .Y(n4210) );
XNOR2X2TS U5394 ( .A(n7862), .B(DP_OP_168J27_122_4811_n6567), .Y(n3434) );
XNOR2X2TS U5395 ( .A(n7862), .B(n9967), .Y(n4323) );
OAI22X1TS U5396 ( .A0(n6046), .A1(n1015), .B0(n6225), .B1(n1158), .Y(n6251)
);
OAI22X1TS U5397 ( .A0(n5885), .A1(n6999), .B0(n5506), .B1(n5646), .Y(n5894)
);
AO21X1TS U5398 ( .A0(n1015), .A1(n1159), .B0(n5326), .Y(n7009) );
BUFX4TS U5399 ( .A(n5807), .Y(n1160) );
XNOR2X2TS U5400 ( .A(n7137), .B(n7245), .Y(n6100) );
XNOR2X2TS U5401 ( .A(n7227), .B(n1160), .Y(n6322) );
XNOR2X1TS U5402 ( .A(n8473), .B(n7245), .Y(n7246) );
BUFX4TS U5403 ( .A(n5807), .Y(n7245) );
OAI22X1TS U5404 ( .A0(n6499), .A1(n879), .B0(n6736), .B1(n5203), .Y(n6683)
);
OAI22X1TS U5405 ( .A0(n5838), .A1(n876), .B0(n6014), .B1(n5203), .Y(n5942)
);
OAI22X1TS U5406 ( .A0(n5649), .A1(n876), .B0(n5648), .B1(n1161), .Y(n5661)
);
AO21X1TS U5407 ( .A0(n876), .A1(n1162), .B0(n1061), .Y(n6976) );
BUFX3TS U5408 ( .A(n2796), .Y(n1163) );
BUFX4TS U5409 ( .A(n2796), .Y(n1164) );
AO21X1TS U5410 ( .A0(n6040), .A1(n1164), .B0(n763), .Y(n6103) );
INVX6TS U5411 ( .A(n1226), .Y(n2796) );
OAI22X1TS U5412 ( .A0(n1080), .A1(n5093), .B0(n5167), .B1(n1165), .Y(n5209)
);
OAI22X1TS U5413 ( .A0(n6049), .A1(n1165), .B0(n1080), .B1(n6047), .Y(n6250)
);
OAI22X1TS U5414 ( .A0(n909), .A1(n5992), .B0(n6047), .B1(n4731), .Y(n6271)
);
OAI22X1TS U5415 ( .A0(n909), .A1(n5512), .B0(n5902), .B1(n4731), .Y(n5892)
);
OAI22X1TS U5416 ( .A0(n6320), .A1(n909), .B0(n1165), .B1(n3162), .Y(n6435)
);
OAI22X1TS U5417 ( .A0(n4947), .A1(n910), .B0(n4961), .B1(n6407), .Y(n4984)
);
NAND2X1TS U5418 ( .A(n1079), .B(n1165), .Y(n1721) );
OAI22X2TS U5419 ( .A0(n1079), .A1(n3162), .B0(n3161), .B1(n6407), .Y(n3222)
);
XNOR2X1TS U5420 ( .A(n4798), .B(Op_MY[25]), .Y(n4394) );
XNOR2X2TS U5421 ( .A(n4798), .B(n903), .Y(n2956) );
XNOR2X1TS U5422 ( .A(n4838), .B(n905), .Y(n3842) );
XNOR2X1TS U5423 ( .A(n4838), .B(n9975), .Y(n3878) );
XNOR2X2TS U5424 ( .A(n2606), .B(DP_OP_168J27_122_4811_n6562), .Y(n3450) );
BUFX20TS U5425 ( .A(n2344), .Y(n1166) );
OAI22X1TS U5426 ( .A0(n7147), .A1(n4635), .B0(n10332), .B1(n4759), .Y(n4773)
);
AO21X1TS U5427 ( .A0(n7147), .A1(n1026), .B0(n10261), .Y(n7216) );
OAI22X1TS U5428 ( .A0(n7147), .A1(n5377), .B0(n10332), .B1(n5388), .Y(n5429)
);
OAI22X1TS U5429 ( .A0(n1168), .A1(n2231), .B0(n1000), .B1(n2255), .Y(n2261)
);
OAI22X1TS U5430 ( .A0(n4324), .A1(n3885), .B0(n10334), .B1(n4304), .Y(n4301)
);
OAI22X1TS U5431 ( .A0(n3818), .A1(n2427), .B0(n1000), .B1(n2432), .Y(n2442)
);
OAI22X1TS U5432 ( .A0(n3818), .A1(n2351), .B0(n1000), .B1(n2427), .Y(n2421)
);
AND2X2TS U5433 ( .A(n5458), .B(n8178), .Y(n8407) );
OAI22X1TS U5434 ( .A0(n5458), .A1(n5459), .B0(n8161), .B1(n5565), .Y(n5533)
);
OAI22X2TS U5435 ( .A0(n6159), .A1(Op_MY[45]), .B0(n8178), .B1(n767), .Y(
n7222) );
OAI22X2TS U5436 ( .A0(n8179), .A1(n1211), .B0(n8178), .B1(n6879), .Y(n6881)
);
OAI22X1TS U5437 ( .A0(n8179), .A1(n922), .B0(n8161), .B1(n9616), .Y(n7737)
);
OAI22X1TS U5438 ( .A0(n6159), .A1(n1075), .B0(n7223), .B1(n8161), .Y(n7068)
);
OAI22X1TS U5439 ( .A0(n8179), .A1(n7739), .B0(n1050), .B1(n8161), .Y(n7352)
);
OAI22X1TS U5440 ( .A0(n8179), .A1(n1050), .B0(n8178), .B1(n7220), .Y(n7707)
);
OAI22X2TS U5441 ( .A0(n8179), .A1(n906), .B0(n8178), .B1(
DP_OP_168J27_122_4811_n8455), .Y(n6307) );
BUFX6TS U5442 ( .A(n1872), .Y(n1169) );
OAI22X1TS U5443 ( .A0(n2536), .A1(n2435), .B0(DP_OP_168J27_122_4811_n6619),
.B1(n2535), .Y(n2533) );
AO21X1TS U5444 ( .A0(n2890), .A1(n2889), .B0(n2888), .Y(n2952) );
INVX8TS U5445 ( .A(DP_OP_168J27_122_4811_n8550), .Y(n7888) );
INVX12TS U5446 ( .A(n4693), .Y(n1175) );
INVX6TS U5447 ( .A(n4693), .Y(n1176) );
INVX4TS U5448 ( .A(n4693), .Y(n1177) );
BUFX6TS U5449 ( .A(n1175), .Y(n1421) );
INVX12TS U5450 ( .A(DP_OP_168J27_122_4811_n8239), .Y(n7708) );
INVX12TS U5451 ( .A(DP_OP_168J27_122_4811_n8542), .Y(n4325) );
INVX4TS U5452 ( .A(n4325), .Y(n1187) );
INVX4TS U5453 ( .A(n4325), .Y(n1188) );
INVX4TS U5454 ( .A(n4325), .Y(n1189) );
XNOR2X2TS U5455 ( .A(n1186), .B(n902), .Y(n2438) );
XNOR2X2TS U5456 ( .A(n9966), .B(n1186), .Y(n2439) );
XNOR2X1TS U5457 ( .A(Op_MY[7]), .B(n1186), .Y(n2353) );
XNOR2X2TS U5458 ( .A(n1192), .B(DP_OP_168J27_122_4811_n8163), .Y(n6151) );
AO21X1TS U5459 ( .A0(n8439), .A1(n1195), .B0(n5320), .Y(n8458) );
OAI22X1TS U5460 ( .A0(n6828), .A1(n1047), .B0(n1511), .B1(n1548), .Y(n6853)
);
OAI22X1TS U5461 ( .A0(n6015), .A1(n6846), .B0(n6059), .B1(n1195), .Y(n6234)
);
OAI22X2TS U5462 ( .A0(n5339), .A1(n1195), .B0(n5338), .B1(n6846), .Y(n5358)
);
NOR2BX1TS U5463 ( .AN(n1149), .B(n1511), .Y(n5325) );
OAI22X1TS U5464 ( .A0(n4854), .A1(n8312), .B0(n6440), .B1(n4853), .Y(n4941)
);
AO21X1TS U5465 ( .A0(n1197), .A1(n1055), .B0(n4852), .Y(n8359) );
BUFX12TS U5466 ( .A(n4849), .Y(n6440) );
OAI22X1TS U5467 ( .A0(n3982), .A1(n1158), .B0(n3981), .B1(n5646), .Y(n3999)
);
OAI22X1TS U5468 ( .A0(n3707), .A1(n977), .B0(n3940), .B1(n4127), .Y(n3934)
);
OAI22X1TS U5469 ( .A0(n3673), .A1(n1162), .B0(n878), .B1(n3613), .Y(n3674)
);
XNOR2X2TS U5470 ( .A(n950), .B(n984), .Y(n3649) );
OAI22X1TS U5471 ( .A0(n1132), .A1(n3377), .B0(n998), .B1(n3433), .Y(n3431)
);
OAI22X1TS U5472 ( .A0(n2310), .A1(n2939), .B0(DP_OP_168J27_122_4811_n6617),
.B1(n3377), .Y(n3387) );
XOR2X1TS U5473 ( .A(n8436), .B(n8438), .Y(n1594) );
ADDFHX2TS U5474 ( .A(n1918), .B(n1917), .CI(n1916), .CO(n1960), .S(n1919) );
ADDFHX2TS U5475 ( .A(n4172), .B(n4171), .CI(n4170), .CO(n4228), .S(n4108) );
ADDFHX2TS U5476 ( .A(n3652), .B(n3651), .CI(n3650), .CO(n3768), .S(n3653) );
NOR4X1TS U5477 ( .A(n9973), .B(Op_MY[15]), .C(Op_MY[10]), .D(Op_MY[5]), .Y(
n9979) );
XNOR2X2TS U5478 ( .A(n7966), .B(n8456), .Y(n7967) );
XNOR2X2TS U5479 ( .A(n7965), .B(n7964), .Y(n8456) );
OAI21X1TS U5480 ( .A0(n2745), .A1(n1400), .B0(n2746), .Y(n1398) );
CLKXOR2X4TS U5481 ( .A(n2746), .B(n1399), .Y(n2740) );
OAI22X1TS U5482 ( .A0(n983), .A1(n1934), .B0(n996), .B1(n1968), .Y(n1972) );
OR2X4TS U5483 ( .A(n8214), .B(n8213), .Y(n8687) );
NAND2X2TS U5484 ( .A(n8214), .B(n8213), .Y(n8684) );
NOR2X2TS U5485 ( .A(n10087), .B(n10176), .Y(n9064) );
NAND2X2TS U5486 ( .A(n2826), .B(n2825), .Y(n8845) );
NOR2X2TS U5487 ( .A(n2826), .B(n2825), .Y(n2731) );
OAI21X2TS U5488 ( .A0(n9055), .A1(n9049), .B0(n10073), .Y(n9006) );
OAI21X2TS U5489 ( .A0(n10127), .A1(n10165), .B0(n10080), .Y(n9373) );
OAI21X2TS U5490 ( .A0(n10157), .A1(n10158), .B0(n8891), .Y(n8908) );
NAND2X4TS U5491 ( .A(n8219), .B(n8218), .Y(add_x_19_n564) );
NOR2X4TS U5492 ( .A(n8219), .B(n8218), .Y(add_x_19_n563) );
XNOR2X2TS U5493 ( .A(n6038), .B(n7396), .Y(n8218) );
OAI22X2TS U5494 ( .A0(n3326), .A1(n979), .B0(n3616), .B1(n6344), .Y(n3594)
);
NOR2X4TS U5495 ( .A(n9644), .B(FSM_selector_C), .Y(n9584) );
CLKBUFX3TS U5496 ( .A(n10418), .Y(n10201) );
OAI22X2TS U5497 ( .A0(n10433), .A1(n10453), .B0(n10452), .B1(n10451), .Y(
underflow_flag) );
INVX4TS U5498 ( .A(n8838), .Y(n9943) );
MXI2X2TS U5499 ( .A(Data_MX[28]), .B(n10476), .S0(n889), .Y(n9554) );
CLKBUFX2TS U5500 ( .A(n10631), .Y(n1198) );
NAND2X1TS U5501 ( .A(Sgf_normalized_result[3]), .B(Sgf_normalized_result[2]),
.Y(n9769) );
BUFX3TS U5502 ( .A(n10635), .Y(n1200) );
CLKBUFX2TS U5503 ( .A(n10635), .Y(n1201) );
CLKBUFX2TS U5504 ( .A(n10635), .Y(n1202) );
AOI2BB1X4TS U5505 ( .A0N(n5930), .A1N(n5931), .B0(n5903), .Y(n1203) );
NAND2X8TS U5506 ( .A(n847), .B(n1703), .Y(n1359) );
XNOR2X4TS U5507 ( .A(DP_OP_168J27_122_4811_n8549), .B(
DP_OP_168J27_122_4811_n8522), .Y(n1513) );
ACHCINX2TS U5508 ( .CIN(n7554), .A(n6725), .B(n6724), .CO(n6753) );
BUFX6TS U5509 ( .A(DP_OP_168J27_122_4811_n8214), .Y(n6707) );
ADDFX2TS U5510 ( .A(n8421), .B(n8420), .CI(n8419), .CO(n8428), .S(n8395) );
ADDFHX4TS U5511 ( .A(n6190), .B(n6189), .CI(n6188), .CO(n6288), .S(n6205) );
ADDFHX4TS U5512 ( .A(n5456), .B(n5455), .CI(n5454), .CO(n5529), .S(n5452) );
OAI2BB2X4TS U5513 ( .B0(n1027), .B1(n6194), .A0N(n1207), .A1N(n1555), .Y(
n6190) );
AND2X8TS U5514 ( .A(n1523), .B(n8656), .Y(n1208) );
NAND2X8TS U5515 ( .A(n1224), .B(n1613), .Y(n8540) );
CLKBUFX2TS U5516 ( .A(n8856), .Y(n1209) );
NOR2X8TS U5517 ( .A(n1493), .B(n10232), .Y(n1558) );
NOR2X2TS U5518 ( .A(n3723), .B(n3771), .Y(n9849) );
ADDFX2TS U5519 ( .A(n3964), .B(n3963), .CI(n3962), .CO(n4014), .S(n3953) );
INVX4TS U5520 ( .A(n7448), .Y(n4172) );
OAI2BB1X4TS U5521 ( .A0N(n7489), .A1N(n1330), .B0(n5586), .Y(n1331) );
OAI2BB1X4TS U5522 ( .A0N(n5967), .A1N(n5966), .B0(n1213), .Y(n6242) );
XOR2X4TS U5523 ( .A(n1214), .B(n5965), .Y(n5926) );
XOR2X4TS U5524 ( .A(n5967), .B(n5966), .Y(n1214) );
ADDFX2TS U5525 ( .A(n6468), .B(n6467), .CI(n6466), .CO(n6524), .S(n6463) );
OAI2BB1X4TS U5526 ( .A0N(n5230), .A1N(n5229), .B0(n1216), .Y(n5416) );
OAI21X4TS U5527 ( .A0(n5230), .A1(n5229), .B0(n5228), .Y(n1216) );
XNOR2X4TS U5528 ( .A(n1217), .B(n5228), .Y(n5252) );
XNOR2X4TS U5529 ( .A(n5230), .B(n5229), .Y(n1217) );
ADDFHX2TS U5530 ( .A(n4383), .B(n4382), .CI(n4381), .CO(n4662), .S(n4384) );
OAI22X2TS U5531 ( .A0(n4694), .A1(n4322), .B0(n1177), .B1(n4361), .Y(n4359)
);
NAND2X4TS U5532 ( .A(n7333), .B(n7332), .Y(n8795) );
XNOR2X4TS U5533 ( .A(n1345), .B(n2877), .Y(n1218) );
NAND2X8TS U5534 ( .A(n1259), .B(n1706), .Y(n6639) );
OAI2BB1X4TS U5535 ( .A0N(n4078), .A1N(n4077), .B0(n1219), .Y(n4111) );
OAI21X4TS U5536 ( .A0(n4077), .A1(n4078), .B0(n4076), .Y(n1219) );
XNOR2X4TS U5537 ( .A(n4077), .B(n4078), .Y(n1220) );
INVX8TS U5538 ( .A(n5566), .Y(n5835) );
ADDFX2TS U5539 ( .A(n4159), .B(n4158), .CI(n4157), .CO(n4255), .S(n4155) );
CMPR22X2TS U5540 ( .A(n3675), .B(n3674), .CO(n3720), .S(n3652) );
NAND2X8TS U5541 ( .A(n8203), .B(n6641), .Y(n1273) );
NOR2X8TS U5542 ( .A(n7774), .B(n1506), .Y(n6641) );
OAI2BB1X4TS U5543 ( .A0N(n2935), .A1N(n2572), .B0(n2571), .Y(n2627) );
NAND2X8TS U5544 ( .A(n1223), .B(n1354), .Y(n3897) );
NAND2X8TS U5545 ( .A(n3638), .B(n1684), .Y(n1223) );
XOR2X4TS U5546 ( .A(n8834), .B(n8833), .Y(Sgf_operation_ODD1_S_B[39]) );
XOR2X4TS U5547 ( .A(n1225), .B(n8827), .Y(Sgf_operation_ODD1_S_B[49]) );
OAI21X4TS U5548 ( .A0(n8760), .A1(n8822), .B0(n8821), .Y(n1225) );
XNOR2X4TS U5549 ( .A(n2722), .B(n2721), .Y(n1226) );
NAND2X2TS U5550 ( .A(n9825), .B(n817), .Y(n1927) );
CMPR22X2TS U5551 ( .A(n5511), .B(n5510), .CO(n5895), .S(n5344) );
ADDFHX2TS U5552 ( .A(n5897), .B(n5896), .CI(n5895), .CO(n5925), .S(n5814) );
ADDFHX2TS U5553 ( .A(n3070), .B(n3069), .CI(n3068), .CO(n3085), .S(n3086) );
OR2X4TS U5554 ( .A(n5578), .B(n806), .Y(n1680) );
INVX6TS U5555 ( .A(n8860), .Y(n8968) );
XNOR2X4TS U5556 ( .A(n8982), .B(n8981), .Y(n8984) );
AOI21X4TS U5557 ( .A0(n3118), .A1(n3101), .B0(n3112), .Y(n3102) );
OR2X6TS U5558 ( .A(n4183), .B(n4182), .Y(n4435) );
OAI2BB1X4TS U5559 ( .A0N(n4277), .A1N(n4276), .B0(n1229), .Y(n4456) );
OAI21X4TS U5560 ( .A0(n4276), .A1(n4277), .B0(n4275), .Y(n1229) );
XNOR2X4TS U5561 ( .A(n1230), .B(n4275), .Y(n4280) );
XNOR2X4TS U5562 ( .A(n4276), .B(n4277), .Y(n1230) );
XOR2X4TS U5563 ( .A(n8990), .B(n8989), .Y(n1232) );
XNOR2X4TS U5564 ( .A(n4842), .B(n4841), .Y(n1233) );
BUFX6TS U5565 ( .A(DP_OP_168J27_122_4811_n8481), .Y(n1234) );
OAI22X2TS U5566 ( .A0(n4092), .A1(n6999), .B0(n3982), .B1(n5646), .Y(n4115)
);
NOR2X2TS U5567 ( .A(n1689), .B(n1630), .Y(n1688) );
XOR2X4TS U5568 ( .A(n1679), .B(n2247), .Y(n2250) );
XOR2X4TS U5569 ( .A(n5278), .B(n1675), .Y(n5283) );
XNOR2X4TS U5570 ( .A(n1235), .B(n3891), .Y(n3865) );
XNOR2X4TS U5571 ( .A(n3892), .B(n1392), .Y(n1235) );
BUFX12TS U5572 ( .A(n8820), .Y(n1236) );
ADDFHX2TS U5573 ( .A(n6755), .B(n6754), .CI(n6753), .CO(n6836), .S(n6778) );
XOR2X4TS U5574 ( .A(n2249), .B(n2251), .Y(n1754) );
XOR2X4TS U5575 ( .A(n1305), .B(n6158), .Y(n1572) );
XOR2X4TS U5576 ( .A(n1283), .B(n3833), .Y(n1282) );
NOR2X8TS U5577 ( .A(n8482), .B(n8262), .Y(n8485) );
XNOR2X4TS U5578 ( .A(n4096), .B(n4095), .Y(n1241) );
XNOR2X4TS U5579 ( .A(n1243), .B(n1569), .Y(n5725) );
XNOR2X4TS U5580 ( .A(n5587), .B(n5586), .Y(n1243) );
ADDFHX2TS U5581 ( .A(n2386), .B(n2385), .CI(n2384), .CO(n2396), .S(n2400) );
XNOR2X4TS U5582 ( .A(n3358), .B(n3359), .Y(n1425) );
XOR2X4TS U5583 ( .A(n6397), .B(n6398), .Y(n1249) );
NOR2X6TS U5584 ( .A(n4450), .B(n4449), .Y(n8594) );
NAND2X8TS U5585 ( .A(n8540), .B(n4727), .Y(n1530) );
OAI2BB1X4TS U5586 ( .A0N(n1353), .A1N(n4435), .B0(n4416), .Y(n4439) );
OAI2BB1X4TS U5587 ( .A0N(n4949), .A1N(n4950), .B0(n1251), .Y(n4957) );
XNOR2X2TS U5588 ( .A(n5378), .B(Op_MY[43]), .Y(n6125) );
XNOR2X4TS U5589 ( .A(n1255), .B(n5728), .Y(n5757) );
XNOR2X4TS U5590 ( .A(n5729), .B(n5730), .Y(n1255) );
ADDFHX2TS U5591 ( .A(n5884), .B(n5883), .CI(n5882), .CO(n5983), .S(n5840) );
BUFX6TS U5592 ( .A(n5627), .Y(n1256) );
NAND2X8TS U5593 ( .A(n1359), .B(n1707), .Y(n1259) );
NAND2X6TS U5594 ( .A(n4833), .B(n4829), .Y(n4836) );
XOR2X4TS U5595 ( .A(n4597), .B(n1260), .Y(n4601) );
XOR2X4TS U5596 ( .A(n4595), .B(n4596), .Y(n1260) );
OAI2BB1X4TS U5597 ( .A0N(n4742), .A1N(n4741), .B0(n1261), .Y(n5156) );
XOR2X4TS U5598 ( .A(n1262), .B(n4741), .Y(n4823) );
XOR2X4TS U5599 ( .A(n4742), .B(n1263), .Y(n1262) );
NAND2X2TS U5600 ( .A(n4597), .B(n4596), .Y(n1264) );
OAI21X4TS U5601 ( .A0(n4597), .A1(n4596), .B0(n4595), .Y(n1265) );
NAND2X1TS U5602 ( .A(n3460), .B(n3459), .Y(n1266) );
OAI2BB1X4TS U5603 ( .A0N(n1269), .A1N(n1268), .B0(n3458), .Y(n1267) );
INVX2TS U5604 ( .A(n3459), .Y(n1269) );
XOR2X4TS U5605 ( .A(n3458), .B(n1270), .Y(n3438) );
XOR2X4TS U5606 ( .A(n3460), .B(n3459), .Y(n1270) );
ADDFHX2TS U5607 ( .A(n8252), .B(n8251), .CI(n8250), .CO(n8272), .S(n8234) );
OAI22X2TS U5608 ( .A0(n981), .A1(n3436), .B0(n1176), .B1(n3450), .Y(n3453)
);
AOI21X4TS U5609 ( .A0(n1271), .A1(n7980), .B0(n7320), .Y(n8488) );
CLKBUFX3TS U5610 ( .A(n8203), .Y(n1272) );
NAND2X8TS U5611 ( .A(n1568), .B(n6640), .Y(n8203) );
INVX2TS U5612 ( .A(n5718), .Y(n1276) );
XNOR2X4TS U5613 ( .A(n1277), .B(n5717), .Y(n5724) );
XOR2X4TS U5614 ( .A(n7487), .B(n5718), .Y(n1277) );
OAI2BB1X4TS U5615 ( .A0N(n5593), .A1N(n5592), .B0(n1278), .Y(n5689) );
OAI21X4TS U5616 ( .A0(n5592), .A1(n5593), .B0(n5591), .Y(n1278) );
XOR2X4TS U5617 ( .A(n1279), .B(n5591), .Y(n5673) );
XOR2X4TS U5618 ( .A(n5592), .B(n5593), .Y(n1279) );
OAI2BB1X4TS U5619 ( .A0N(n3833), .A1N(n1281), .B0(n1280), .Y(n3892) );
OAI21X4TS U5620 ( .A0(n1281), .A1(n3833), .B0(n3832), .Y(n1280) );
XNOR2X4TS U5621 ( .A(n3832), .B(n1282), .Y(n3855) );
XNOR2X4TS U5622 ( .A(n1288), .B(n2941), .Y(n2944) );
OAI21X4TS U5623 ( .A0(n3141), .A1(n3191), .B0(DP_OP_168J27_122_4811_n3572),
.Y(n1487) );
AOI21X4TS U5624 ( .A0(n3060), .A1(n3194), .B0(n3192), .Y(n3141) );
OR2X8TS U5625 ( .A(n3059), .B(DP_OP_168J27_122_4811_n3580), .Y(n1290) );
XNOR2X4TS U5626 ( .A(DP_OP_168J27_122_4811_n8531), .B(
DP_OP_168J27_122_4811_n8532), .Y(n1291) );
XNOR2X4TS U5627 ( .A(n1294), .B(n2857), .Y(n2854) );
XNOR2X4TS U5628 ( .A(n2859), .B(n2858), .Y(n1294) );
NAND2X1TS U5629 ( .A(n4315), .B(n4314), .Y(n1297) );
XOR2X4TS U5630 ( .A(n1301), .B(n1300), .Y(n4338) );
XOR2X4TS U5631 ( .A(n4315), .B(n4314), .Y(n1300) );
XNOR2X4TS U5632 ( .A(n1304), .B(n7166), .Y(n7168) );
XOR2X4TS U5633 ( .A(n7167), .B(n7086), .Y(n1304) );
XNOR2X4TS U5634 ( .A(n1312), .B(n1501), .Y(n1500) );
NAND2X8TS U5635 ( .A(n5180), .B(n1315), .Y(n5569) );
NAND2X1TS U5636 ( .A(n5367), .B(n1320), .Y(n5364) );
NAND2X8TS U5637 ( .A(n799), .B(n1321), .Y(n1568) );
NAND2X8TS U5638 ( .A(n1457), .B(n1456), .Y(n1321) );
XOR2X4TS U5639 ( .A(n6537), .B(n1324), .Y(n1323) );
XOR2X4TS U5640 ( .A(n1329), .B(n6690), .Y(n6716) );
OAI2BB1X4TS U5641 ( .A0N(n5587), .A1N(n1569), .B0(n1331), .Y(n5824) );
XNOR2X4TS U5642 ( .A(n1332), .B(n5503), .Y(n1330) );
XOR2X4TS U5643 ( .A(n5504), .B(n1333), .Y(n1332) );
XOR2X4TS U5644 ( .A(n5471), .B(n1758), .Y(n5388) );
NAND2X8TS U5645 ( .A(n1337), .B(n849), .Y(n1334) );
NAND2X8TS U5646 ( .A(n1338), .B(n7481), .Y(n7525) );
NOR2X8TS U5647 ( .A(n8117), .B(n7761), .Y(add_x_19_n92) );
NOR2X8TS U5648 ( .A(n1340), .B(n8147), .Y(add_x_19_n138) );
XOR2X4TS U5649 ( .A(DP_OP_168J27_122_4811_n8521), .B(
DP_OP_168J27_122_4811_n8520), .Y(n5128) );
OAI22X4TS U5650 ( .A0(n2674), .A1(n1168), .B0(n10334), .B1(n1341), .Y(n2760)
);
BUFX6TS U5651 ( .A(n8994), .Y(n1342) );
NAND2X8TS U5652 ( .A(n1343), .B(n850), .Y(n8994) );
XOR2X4TS U5653 ( .A(n2878), .B(n2879), .Y(n1345) );
OAI21X4TS U5654 ( .A0(n8227), .A1(n8228), .B0(n8226), .Y(n1346) );
XOR2X4TS U5655 ( .A(n1347), .B(n8227), .Y(n7389) );
XOR2X4TS U5656 ( .A(n8226), .B(n8228), .Y(n1347) );
XOR2X4TS U5657 ( .A(n8260), .B(n1351), .Y(n8230) );
XNOR2X4TS U5658 ( .A(n1352), .B(n8261), .Y(n1351) );
NAND2X8TS U5659 ( .A(n3897), .B(n853), .Y(n1357) );
AOI21X4TS U5660 ( .A0(n3931), .A1(n3932), .B0(n1356), .Y(n1355) );
AOI21X2TS U5661 ( .A0(n1358), .A1(n7945), .B0(n7944), .Y(n7950) );
XNOR2X2TS U5662 ( .A(n1358), .B(n7917), .Y(n7940) );
NAND2X8TS U5663 ( .A(n1366), .B(n1365), .Y(n3931) );
OAI2BB1X4TS U5664 ( .A0N(n3699), .A1N(n3700), .B0(n1367), .Y(n3762) );
OAI21X4TS U5665 ( .A0(n3700), .A1(n3699), .B0(n3698), .Y(n1367) );
XOR2X4TS U5666 ( .A(n1368), .B(n3700), .Y(n3703) );
XOR2X4TS U5667 ( .A(n7418), .B(n1370), .Y(n3571) );
XNOR2X4TS U5668 ( .A(n3340), .B(n1371), .Y(n1370) );
AOI2BB2X4TS U5669 ( .B0(n1373), .B1(n1372), .A0N(n3339), .A1N(n910), .Y(
n1371) );
NOR2X8TS U5670 ( .A(n6645), .B(n6644), .Y(n1506) );
OAI21X4TS U5671 ( .A0(n8824), .A1(n1377), .B0(n8825), .Y(n8750) );
NOR2X8TS U5672 ( .A(n7326), .B(n7327), .Y(n7769) );
OAI21X4TS U5673 ( .A0(n6897), .A1(n6896), .B0(n1379), .Y(n7104) );
XNOR2X4TS U5674 ( .A(n1380), .B(n6897), .Y(n6982) );
XNOR2X4TS U5675 ( .A(n6896), .B(n6979), .Y(n1380) );
OAI22X4TS U5676 ( .A0(n1712), .A1(n1114), .B0(n10336), .B1(n1381), .Y(n6698)
);
OAI2BB1X4TS U5677 ( .A0N(n5760), .A1N(n5759), .B0(n1382), .Y(n5752) );
OAI21X4TS U5678 ( .A0(n5759), .A1(n5760), .B0(n5758), .Y(n1382) );
XNOR2X4TS U5679 ( .A(n1383), .B(n5758), .Y(n5775) );
XNOR2X4TS U5680 ( .A(n5760), .B(n5759), .Y(n1383) );
NAND2BX1TS U5681 ( .AN(n1641), .B(n8795), .Y(n8796) );
NAND2BX4TS U5682 ( .AN(n1641), .B(n8788), .Y(n8262) );
XOR2X4TS U5683 ( .A(n1385), .B(n8268), .Y(n8271) );
OAI2BB1X4TS U5684 ( .A0N(n2392), .A1N(n2391), .B0(n1386), .Y(n2508) );
OAI21X2TS U5685 ( .A0(n2391), .A1(n2392), .B0(n2390), .Y(n1386) );
XOR2X4TS U5686 ( .A(n1387), .B(n2390), .Y(n2403) );
XNOR2X4TS U5687 ( .A(n1388), .B(n5903), .Y(n5937) );
OAI2BB2X4TS U5688 ( .B0(n1390), .B1(n1389), .A0N(n3892), .A1N(n1392), .Y(
n4283) );
INVX2TS U5689 ( .A(n3891), .Y(n1389) );
NOR2BX4TS U5690 ( .AN(n1391), .B(n3892), .Y(n1390) );
INVX2TS U5691 ( .A(n1392), .Y(n1391) );
XNOR2X4TS U5692 ( .A(n1449), .B(n3879), .Y(n1392) );
OAI2BB1X4TS U5693 ( .A0N(n3835), .A1N(n1394), .B0(n1393), .Y(n3881) );
OAI21X4TS U5694 ( .A0(n3835), .A1(n1394), .B0(n3834), .Y(n1393) );
INVX2TS U5695 ( .A(n1177), .Y(n1396) );
XOR2X4TS U5696 ( .A(n2745), .B(n1400), .Y(n1399) );
OAI22X4TS U5697 ( .A0(n2689), .A1(n2205), .B0(n2762), .B1(n996), .Y(n1400)
);
OAI2BB1X4TS U5698 ( .A0N(n7201), .A1N(n7200), .B0(n1401), .Y(n7256) );
XOR2X4TS U5699 ( .A(n1402), .B(n7199), .Y(n7250) );
XOR2X4TS U5700 ( .A(n7201), .B(n7200), .Y(n1402) );
NAND2X8TS U5701 ( .A(n1715), .B(n1403), .Y(n4402) );
NAND2X8TS U5702 ( .A(n4183), .B(n4182), .Y(n4416) );
OR2X8TS U5703 ( .A(n4184), .B(n4185), .Y(n1715) );
INVX2TS U5704 ( .A(n8259), .Y(n1406) );
XOR2X4TS U5705 ( .A(n7376), .B(n8259), .Y(n1407) );
OAI2BB1X4TS U5706 ( .A0N(n6874), .A1N(n6873), .B0(n1409), .Y(n6918) );
OAI21X4TS U5707 ( .A0(n6873), .A1(n6874), .B0(n6875), .Y(n1409) );
XNOR2X4TS U5708 ( .A(n1410), .B(n6875), .Y(n6889) );
XNOR2X4TS U5709 ( .A(n6873), .B(n6874), .Y(n1410) );
NAND2X8TS U5710 ( .A(n9959), .B(DP_OP_168J27_122_4811_n8475), .Y(n3059) );
OAI22X2TS U5711 ( .A0(n1140), .A1(n7075), .B0(n7003), .B1(n8462), .Y(n7007)
);
XNOR2X4TS U5712 ( .A(n4062), .B(n845), .Y(n1411) );
XNOR2X4TS U5713 ( .A(n950), .B(n8434), .Y(n6051) );
AOI21X4TS U5714 ( .A0(n1415), .A1(n7837), .B0(n5312), .Y(n5313) );
NAND2XLTS U5715 ( .A(n785), .B(n7838), .Y(n7839) );
NAND2X8TS U5716 ( .A(n1418), .B(n1416), .Y(n5139) );
NAND2X4TS U5717 ( .A(n1417), .B(n5064), .Y(n1416) );
INVX3TS U5718 ( .A(n7473), .Y(n1417) );
OAI2BB1X4TS U5719 ( .A0N(n1419), .A1N(n7473), .B0(n5063), .Y(n1418) );
INVX2TS U5720 ( .A(n5064), .Y(n1419) );
XNOR2X4TS U5721 ( .A(n1420), .B(n5063), .Y(n5140) );
XOR2X4TS U5722 ( .A(n7473), .B(n5064), .Y(n1420) );
ADDFHX4TS U5723 ( .A(n2130), .B(n2129), .CI(n2128), .CO(n2278), .S(n2160) );
NAND2X8TS U5724 ( .A(n5303), .B(n5302), .Y(n8079) );
ADDFX2TS U5725 ( .A(n2305), .B(n2304), .CI(n2303), .CO(n2386), .S(n2300) );
ADDFHX4TS U5726 ( .A(n5888), .B(n5887), .CI(n5886), .CO(n5994), .S(n5805) );
INVX2TS U5727 ( .A(n7424), .Y(n3761) );
XOR2X4TS U5728 ( .A(n870), .B(n781), .Y(n2437) );
OAI22X2TS U5729 ( .A0(n868), .A1(n2325), .B0(n1421), .B1(n2343), .Y(n2329)
);
INVX6TS U5730 ( .A(n8246), .Y(n8288) );
XNOR2X2TS U5731 ( .A(n3376), .B(n2434), .Y(n1944) );
ADDFHX2TS U5732 ( .A(n2313), .B(n2312), .CI(n2311), .CO(n2384), .S(n2316) );
XNOR2X2TS U5733 ( .A(n1137), .B(n900), .Y(n2289) );
OAI22X4TS U5734 ( .A0(n4214), .A1(n7135), .B0(n4098), .B1(n1019), .Y(n4216)
);
OAI22X4TS U5735 ( .A0(n4098), .A1(n1155), .B0(n1019), .B1(n3980), .Y(n4099)
);
ADDFHX4TS U5736 ( .A(n5453), .B(n5452), .CI(n5451), .CO(n5526), .S(n5491) );
INVX4TS U5737 ( .A(n7564), .Y(n7024) );
ADDFHX4TS U5738 ( .A(n7025), .B(n7563), .CI(n7024), .CO(n7090), .S(n7094) );
ADDFHX4TS U5739 ( .A(n4202), .B(n4201), .CI(n4200), .CO(n4481), .S(n4190) );
ADDFHX2TS U5740 ( .A(n2054), .B(n2053), .CI(n2052), .CO(n2166), .S(n2057) );
ADDFHX4TS U5741 ( .A(n5985), .B(n5984), .CI(n5983), .CO(n6129), .S(n5965) );
OAI22X2TS U5742 ( .A0(n3285), .A1(n4731), .B0(n3228), .B1(n1080), .Y(n3272)
);
ADDFHX4TS U5743 ( .A(n5148), .B(n5147), .CI(n5146), .CO(n5215), .S(n5298) );
OAI22X2TS U5744 ( .A0(n5557), .A1(n7296), .B0(n945), .B1(n5863), .Y(n5874)
);
OAI22X4TS U5745 ( .A0(n1172), .A1(n5265), .B0(n5425), .B1(n971), .Y(n5409)
);
OAI22X2TS U5746 ( .A0(n1880), .A1(n2007), .B0(n1119), .B1(n1720), .Y(n1887)
);
ADDFHX4TS U5747 ( .A(n6574), .B(n6573), .CI(n6572), .CO(n6416), .S(n6619) );
INVX4TS U5748 ( .A(n7693), .Y(n8244) );
ADDFHX4TS U5749 ( .A(n5748), .B(n5747), .CI(n5746), .CO(n5777), .S(n5767) );
OAI22X2TS U5750 ( .A0(n1169), .A1(n2535), .B0(n2889), .B1(n2612), .Y(n2604)
);
OAI22X4TS U5751 ( .A0(n937), .A1(n10349), .B0(n7932), .B1(n10328), .Y(n2942)
);
ADDFHX4TS U5752 ( .A(n6415), .B(n6414), .CI(n6413), .CO(n6485), .S(n6482) );
ADDFHX4TS U5753 ( .A(n6577), .B(n6576), .CI(n6575), .CO(n6390), .S(n6604) );
ADDFHX4TS U5754 ( .A(n6077), .B(n6076), .CI(n5929), .CO(n6589), .S(n6582) );
INVX2TS U5755 ( .A(n2806), .Y(n2992) );
NOR2X8TS U5756 ( .A(n8978), .B(n8976), .Y(n3567) );
ADDFHX4TS U5757 ( .A(n4953), .B(n4952), .CI(n4951), .CO(n5196), .S(n5143) );
AOI21X4TS U5758 ( .A0(n3118), .A1(n3117), .B0(n3116), .Y(n3119) );
OAI21X4TS U5759 ( .A0(n4442), .A1(n3535), .B0(n3534), .Y(n3540) );
NOR2X2TS U5760 ( .A(n3021), .B(n3000), .Y(n9799) );
OAI22X2TS U5761 ( .A0(n1167), .A1(n4505), .B0(n10332), .B1(n4635), .Y(n4638)
);
OAI22X4TS U5762 ( .A0(n937), .A1(n1640), .B0(n3811), .B1(n1786), .Y(n4289)
);
ADDFHX4TS U5763 ( .A(n3384), .B(n3383), .CI(n3382), .CO(n3411), .S(n3361) );
OAI22X2TS U5764 ( .A0(n1167), .A1(n6194), .B0(n1027), .B1(n6293), .Y(n6291)
);
XNOR2X4TS U5765 ( .A(n1425), .B(n3357), .Y(n1423) );
XNOR2X4TS U5766 ( .A(n1426), .B(n1429), .Y(n6338) );
XOR2X4TS U5767 ( .A(n3398), .B(n3399), .Y(n1426) );
NOR2X8TS U5768 ( .A(n7318), .B(n7319), .Y(n7985) );
OAI21X4TS U5769 ( .A0(n6389), .A1(n6390), .B0(n1719), .Y(n1718) );
OAI21X4TS U5770 ( .A0(n8620), .A1(n8617), .B0(n1432), .Y(n6033) );
NOR2X8TS U5771 ( .A(n1434), .B(n1435), .Y(n1460) );
XNOR2X4TS U5772 ( .A(DP_OP_168J27_122_4811_n8543), .B(
DP_OP_168J27_122_4811_n8544), .Y(n1434) );
XOR2X4TS U5773 ( .A(DP_OP_168J27_122_4811_n8543), .B(
DP_OP_168J27_122_4811_n8542), .Y(n1435) );
OAI22X1TS U5774 ( .A0(n2611), .A1(n7864), .B0(n7865), .B1(n1436), .Y(n2576)
);
XOR2X4TS U5775 ( .A(n1437), .B(n5578), .Y(n5723) );
XNOR2X4TS U5776 ( .A(n806), .B(n5582), .Y(n1437) );
XOR2X4TS U5777 ( .A(n1440), .B(DP_OP_168J27_122_4811_n3219), .Y(n1439) );
NOR2BX4TS U5778 ( .AN(n1442), .B(n1441), .Y(n1440) );
XOR2X4TS U5779 ( .A(n1446), .B(n1443), .Y(n1438) );
XOR2X4TS U5780 ( .A(n1445), .B(n1444), .Y(n1443) );
NAND2X6TS U5781 ( .A(n3712), .B(n3713), .Y(n3973) );
XOR2X4TS U5782 ( .A(n3881), .B(n1450), .Y(n1449) );
XOR2X4TS U5783 ( .A(n6050), .B(n1452), .Y(n6042) );
XOR2X4TS U5784 ( .A(n3016), .B(n3060), .Y(n1451) );
NAND2X8TS U5785 ( .A(n1736), .B(n1739), .Y(n3060) );
NAND2X1TS U5786 ( .A(n2839), .B(n1465), .Y(n1461) );
OAI2BB1X1TS U5787 ( .A0N(n1463), .A1N(n2759), .B0(n2838), .Y(n1462) );
XOR2X4TS U5788 ( .A(n2838), .B(n1464), .Y(n2865) );
OAI22X4TS U5789 ( .A0(n912), .A1(n10322), .B0(n1109), .B1(n10349), .Y(n1465)
);
XNOR2X4TS U5790 ( .A(n3290), .B(n842), .Y(n1468) );
XOR2X4TS U5791 ( .A(n6377), .B(n6378), .Y(n1471) );
NAND3X8TS U5792 ( .A(n1477), .B(n1475), .C(n1472), .Y(n1481) );
OAI21X4TS U5793 ( .A0(n811), .A1(n3336), .B0(n1473), .Y(n1472) );
OAI2BB1X4TS U5794 ( .A0N(n2029), .A1N(n2028), .B0(n1482), .Y(n4004) );
OAI21X4TS U5795 ( .A0(n2028), .A1(n2029), .B0(n2027), .Y(n1482) );
XOR2X4TS U5796 ( .A(n1483), .B(n2027), .Y(n3723) );
XOR2X4TS U5797 ( .A(n2029), .B(n2028), .Y(n1483) );
OAI22X1TS U5798 ( .A0(n2325), .A1(n1175), .B0(n2895), .B1(n1484), .Y(n2360)
);
XNOR2X4TS U5799 ( .A(n2606), .B(n2521), .Y(n1484) );
XOR2X4TS U5800 ( .A(n1485), .B(n7839), .Y(n8221) );
OAI21X4TS U5801 ( .A0(n8081), .A1(n7836), .B0(n7835), .Y(n8067) );
XOR2X4TS U5802 ( .A(n1486), .B(n5777), .Y(n5787) );
XOR2X4TS U5803 ( .A(n5776), .B(n5778), .Y(n1486) );
OAI2BB1X4TS U5804 ( .A0N(n5778), .A1N(n5777), .B0(n1488), .Y(n5770) );
OAI21X4TS U5805 ( .A0(n5777), .A1(n5778), .B0(n5776), .Y(n1488) );
XOR2X4TS U5806 ( .A(n1490), .B(n1489), .Y(n4850) );
XNOR2X4TS U5807 ( .A(DP_OP_168J27_122_4811_n8544), .B(
DP_OP_168J27_122_4811_n8517), .Y(n4800) );
XNOR2X4TS U5808 ( .A(n4845), .B(n1491), .Y(n1490) );
NOR2X8TS U5809 ( .A(n1127), .B(n4798), .Y(n1491) );
XOR2X2TS U5810 ( .A(n1166), .B(n1496), .Y(n3392) );
INVX16TS U5811 ( .A(Op_MY[23]), .Y(n1496) );
NOR2X8TS U5812 ( .A(n836), .B(n1498), .Y(n1626) );
XNOR2X4TS U5813 ( .A(DP_OP_168J27_122_4811_n8510), .B(
DP_OP_168J27_122_4811_n8511), .Y(n1498) );
INVX8TS U5814 ( .A(n5310), .Y(n1752) );
XOR2X4TS U5815 ( .A(n2206), .B(n1502), .Y(n2209) );
OAI22X4TS U5816 ( .A0(n2137), .A1(n1459), .B0(n1421), .B1(n2230), .Y(n1502)
);
XNOR2X4TS U5817 ( .A(n1505), .B(n2297), .Y(n2280) );
XNOR2X4TS U5818 ( .A(n2299), .B(n2298), .Y(n1505) );
CLKINVX1TS U5819 ( .A(n1506), .Y(n7779) );
OAI21X4TS U5820 ( .A0(n1506), .A1(n8206), .B0(n7778), .Y(n6646) );
XNOR2X4TS U5821 ( .A(n1507), .B(n1170), .Y(n6733) );
NOR2X8TS U5822 ( .A(n838), .B(n1509), .Y(n4533) );
NOR2X4TS U5823 ( .A(DP_OP_168J27_122_4811_n8471), .B(
DP_OP_168J27_122_4811_n8446), .Y(n1509) );
XOR2X4TS U5824 ( .A(n1538), .B(n1513), .Y(n1512) );
XOR2X4TS U5825 ( .A(n1515), .B(n1171), .Y(n1514) );
OAI21X4TS U5826 ( .A0(n3129), .A1(n3126), .B0(n3127), .Y(n3189) );
NAND2X8TS U5827 ( .A(n1610), .B(n1609), .Y(n3531) );
NAND2X2TS U5828 ( .A(n1521), .B(n4453), .Y(n8637) );
XOR2X4TS U5829 ( .A(n4706), .B(n834), .Y(n1521) );
AOI2BB2X4TS U5830 ( .B0(n1526), .B1(n8658), .A0N(n8655), .A1N(n8677), .Y(
n1523) );
NAND2X8TS U5831 ( .A(add_x_19_n653), .B(n1525), .Y(n1524) );
NAND2X8TS U5832 ( .A(n1530), .B(n1527), .Y(add_x_19_n653) );
OAI21X2TS U5833 ( .A0(n3233), .A1(n3234), .B0(n3232), .Y(n1532) );
XNOR2X4TS U5834 ( .A(n1533), .B(n3232), .Y(n3236) );
XOR2X4TS U5835 ( .A(n1536), .B(n7359), .Y(n8236) );
XOR2X4TS U5836 ( .A(n8244), .B(n8289), .Y(n1536) );
XNOR2X4TS U5837 ( .A(DP_OP_168J27_122_4811_n8548), .B(
DP_OP_168J27_122_4811_n8521), .Y(n5163) );
XOR2X4TS U5838 ( .A(n1541), .B(n4079), .Y(n4088) );
XOR2X4TS U5839 ( .A(n4081), .B(n4080), .Y(n1541) );
OAI2BB1X4TS U5840 ( .A0N(n1546), .A1N(n1545), .B0(n7107), .Y(n1544) );
XOR2X4TS U5841 ( .A(n7107), .B(n1547), .Y(n7121) );
XOR2X4TS U5842 ( .A(n7108), .B(n7109), .Y(n1547) );
OAI22X1TS U5843 ( .A0(n6916), .A1(n1511), .B0(n8439), .B1(n1548), .Y(n6945)
);
OAI21X4TS U5844 ( .A0(n3335), .A1(DP_OP_168J27_122_4811_n3541), .B0(
DP_OP_168J27_122_4811_n3542), .Y(n3643) );
NAND4X8TS U5845 ( .A(n3640), .B(n1552), .C(n1554), .D(n1550), .Y(n4058) );
OAI22X2TS U5846 ( .A0(n1899), .A1(n2205), .B0(n3371), .B1(n1559), .Y(n1931)
);
OAI2BB1X4TS U5847 ( .A0N(n5432), .A1N(n1561), .B0(n1560), .Y(n5455) );
OAI21X4TS U5848 ( .A0(n5432), .A1(n1561), .B0(n5431), .Y(n1560) );
XOR2X4TS U5849 ( .A(n5431), .B(n1563), .Y(n1562) );
OAI2BB1X4TS U5850 ( .A0N(n5444), .A1N(n5443), .B0(n1566), .Y(n5451) );
OAI21X4TS U5851 ( .A0(n5443), .A1(n5444), .B0(n5442), .Y(n1566) );
XOR2X4TS U5852 ( .A(n1567), .B(n5443), .Y(n5589) );
OAI2BB1X4TS U5853 ( .A0N(n5505), .A1N(n5504), .B0(n1570), .Y(n7493) );
OAI21X4TS U5854 ( .A0(n5504), .A1(n5505), .B0(n5503), .Y(n1570) );
XOR2X4TS U5855 ( .A(n6157), .B(n1572), .Y(n6199) );
XNOR2X4TS U5856 ( .A(DP_OP_168J27_122_4811_n8501), .B(n1228), .Y(n2987) );
XOR2X4TS U5857 ( .A(n1066), .B(n1574), .Y(n4764) );
XNOR2X4TS U5858 ( .A(n4819), .B(n846), .Y(n1582) );
XOR2X4TS U5859 ( .A(n1583), .B(n6391), .Y(n6572) );
XOR2X4TS U5860 ( .A(n6393), .B(n6392), .Y(n1583) );
XNOR2X2TS U5861 ( .A(n780), .B(Op_MY[8]), .Y(n2851) );
XNOR2X2TS U5862 ( .A(n780), .B(DP_OP_168J27_122_4811_n6574), .Y(n2581) );
XNOR2X2TS U5863 ( .A(n1051), .B(DP_OP_168J27_122_4811_n6573), .Y(n2703) );
NAND2X4TS U5864 ( .A(n1586), .B(n1584), .Y(n6396) );
NAND2BX2TS U5865 ( .AN(n7531), .B(n1585), .Y(n1584) );
XNOR2X4TS U5866 ( .A(n1587), .B(n6280), .Y(n6384) );
XNOR2X4TS U5867 ( .A(n7531), .B(n7532), .Y(n1587) );
XOR2X4TS U5868 ( .A(n1127), .B(n1590), .Y(n1589) );
INVX2TS U5869 ( .A(n6934), .Y(n1590) );
XNOR2X4TS U5870 ( .A(n1591), .B(n4042), .Y(n4076) );
XNOR2X4TS U5871 ( .A(n4043), .B(n4041), .Y(n1591) );
INVX6TS U5872 ( .A(n1592), .Y(n4038) );
NAND2X1TS U5873 ( .A(n7447), .B(n1592), .Y(n7821) );
NOR2X4TS U5874 ( .A(n798), .B(n1592), .Y(n7820) );
OAI21X4TS U5875 ( .A0(n3475), .A1(n3476), .B0(n3474), .Y(n1600) );
XNOR2X4TS U5876 ( .A(n1601), .B(n3475), .Y(n3458) );
XNOR2X4TS U5877 ( .A(n3474), .B(n3476), .Y(n1601) );
XOR2X4TS U5878 ( .A(n1603), .B(n6546), .Y(n6726) );
XOR2X4TS U5879 ( .A(n7554), .B(n6725), .Y(n1603) );
NOR2X8TS U5880 ( .A(n3188), .B(n3187), .Y(n3544) );
AOI21X4TS U5881 ( .A0(n3529), .A1(n3531), .B0(n1606), .Y(n1605) );
AOI21X4TS U5882 ( .A0(n8630), .A1(n4455), .B0(n4454), .Y(n1613) );
NOR2BX4TS U5883 ( .AN(n1885), .B(n1615), .Y(n1890) );
NAND2X8TS U5884 ( .A(n10342), .B(DP_OP_168J27_122_4811_n8214), .Y(n5458) );
OAI2BB1X4TS U5885 ( .A0N(n6131), .A1N(n6130), .B0(n1617), .Y(n6263) );
OAI21X4TS U5886 ( .A0(n6131), .A1(n6130), .B0(n6129), .Y(n1617) );
OAI2BB1X4TS U5887 ( .A0N(n5968), .A1N(n5565), .B0(n1618), .Y(n6140) );
OAI22X2TS U5888 ( .A0(n8179), .A1(n986), .B0(n6707), .B1(n5969), .Y(n1620)
);
OAI2BB1X4TS U5889 ( .A0N(n5441), .A1N(n5440), .B0(n1621), .Y(n5590) );
XNOR2X4TS U5890 ( .A(n1622), .B(n5439), .Y(n5414) );
XNOR2X4TS U5891 ( .A(n5441), .B(n5440), .Y(n1622) );
XOR2X4TS U5892 ( .A(n1247), .B(DP_OP_168J27_122_4811_n6573), .Y(n1623) );
OA21X4TS U5893 ( .A0(n3196), .A1(DP_OP_168J27_122_4811_n3572), .B0(n3195),
.Y(n1624) );
OAI2BB1X4TS U5894 ( .A0N(n5730), .A1N(n5729), .B0(n1627), .Y(n5828) );
OAI21X4TS U5895 ( .A0(n5729), .A1(n5730), .B0(n5728), .Y(n1627) );
OAI21X4TS U5896 ( .A0(n8124), .A1(n8122), .B0(n8125), .Y(n5799) );
NAND2X4TS U5897 ( .A(n5798), .B(n5797), .Y(n8125) );
NOR2X8TS U5898 ( .A(n5797), .B(n5798), .Y(n8124) );
XNOR2X4TS U5899 ( .A(n960), .B(n1253), .Y(n6017) );
XOR2X4TS U5900 ( .A(n3602), .B(n3601), .Y(n1629) );
XOR2X4TS U5901 ( .A(n3647), .B(n3646), .Y(n1628) );
OAI22X2TS U5902 ( .A0(n5321), .A1(n6846), .B0(n5338), .B1(n1511), .Y(n5340)
);
XOR2X4TS U5903 ( .A(n6390), .B(n1719), .Y(n1717) );
NOR2X8TS U5904 ( .A(n8051), .B(n1631), .Y(n4833) );
XNOR2X4TS U5905 ( .A(n1632), .B(DP_OP_168J27_122_4811_n3219), .Y(n4097) );
XNOR2X4TS U5906 ( .A(n3141), .B(n3062), .Y(n1633) );
OAI21X4TS U5907 ( .A0(n1634), .A1(n6659), .B0(n6658), .Y(n6660) );
NOR2X8TS U5908 ( .A(n6647), .B(n6646), .Y(n1634) );
OAI22X4TS U5909 ( .A0(n2895), .A1(n2691), .B0(n1175), .B1(n1636), .Y(n2745)
);
XOR2X4TS U5910 ( .A(n2606), .B(n1637), .Y(n1636) );
XOR2X4TS U5911 ( .A(n1166), .B(n1638), .Y(n2265) );
OAI22X4TS U5912 ( .A0(n2895), .A1(n1639), .B0(n1177), .B1(n2894), .Y(n2882)
);
NOR2X8TS U5913 ( .A(n7332), .B(n7333), .Y(n1641) );
OAI2BB1X4TS U5914 ( .A0N(n3485), .A1N(n3483), .B0(n1642), .Y(n3827) );
XOR2X4TS U5915 ( .A(n1645), .B(n4296), .Y(n4307) );
XOR2X4TS U5916 ( .A(n4297), .B(n4298), .Y(n1645) );
OAI2BB1X4TS U5917 ( .A0N(n6909), .A1N(n6908), .B0(n1648), .Y(n6913) );
XOR2X4TS U5918 ( .A(n1649), .B(n6907), .Y(n6834) );
OAI2BB1X4TS U5919 ( .A0N(n7384), .A1N(n7385), .B0(n1650), .Y(n8229) );
XOR2X4TS U5920 ( .A(n7384), .B(n7383), .Y(n1651) );
NOR2X4TS U5921 ( .A(n2932), .B(n2933), .Y(n1653) );
NAND2X8TS U5922 ( .A(n2934), .B(n2935), .Y(n1656) );
NAND2X8TS U5923 ( .A(n1698), .B(n2417), .Y(n2935) );
NAND2BX2TS U5924 ( .AN(n1658), .B(n1920), .Y(n1657) );
OAI2BB1X4TS U5925 ( .A0N(n6625), .A1N(n6624), .B0(n1666), .Y(n6611) );
OAI21X4TS U5926 ( .A0(n6624), .A1(n6625), .B0(n6623), .Y(n1666) );
XNOR2X4TS U5927 ( .A(n1667), .B(n6623), .Y(n6637) );
XNOR2X4TS U5928 ( .A(n6624), .B(n6625), .Y(n1667) );
NOR2X8TS U5929 ( .A(n4707), .B(n4551), .Y(n4829) );
NOR2X8TS U5930 ( .A(n4553), .B(n4552), .Y(n4707) );
OAI2BB1X4TS U5931 ( .A0N(n4043), .A1N(n4042), .B0(n1668), .Y(n4177) );
OAI21X4TS U5932 ( .A0(n4042), .A1(n4043), .B0(n4041), .Y(n1668) );
OAI2BB1X4TS U5933 ( .A0N(n4457), .A1N(n4458), .B0(n1669), .Y(n4557) );
OAI21X4TS U5934 ( .A0(n4457), .A1(n4458), .B0(n4456), .Y(n1669) );
XOR2X4TS U5935 ( .A(n1670), .B(n4456), .Y(n4548) );
XOR2X4TS U5936 ( .A(n4457), .B(n4458), .Y(n1670) );
XNOR2X2TS U5937 ( .A(n2898), .B(DP_OP_168J27_122_4811_n6573), .Y(n1999) );
INVX2TS U5938 ( .A(n3053), .Y(n3177) );
XOR2X2TS U5939 ( .A(n1185), .B(n759), .Y(n1988) );
OAI2BB1X4TS U5940 ( .A0N(n5280), .A1N(n5279), .B0(n1674), .Y(n5779) );
XOR2X4TS U5941 ( .A(n5279), .B(n5280), .Y(n1675) );
OAI2BB1X4TS U5942 ( .A0N(n1678), .A1N(n1677), .B0(n2247), .Y(n1676) );
INVX2TS U5943 ( .A(n2246), .Y(n1677) );
INVX2TS U5944 ( .A(n2248), .Y(n1678) );
XOR2X4TS U5945 ( .A(n2246), .B(n2248), .Y(n1679) );
NAND2X4TS U5946 ( .A(n5578), .B(n806), .Y(n1682) );
XNOR2X4TS U5947 ( .A(n1683), .B(n1919), .Y(n3210) );
NOR2X8TS U5948 ( .A(n3637), .B(n3636), .Y(n3905) );
INVX2TS U5949 ( .A(n4829), .Y(n1689) );
INVX2TS U5950 ( .A(n4404), .Y(n1693) );
AOI21X4TS U5951 ( .A0(n8841), .A1(n839), .B0(n2650), .Y(n8844) );
XNOR2X4TS U5952 ( .A(n1696), .B(n2644), .Y(n9940) );
OR2X8TS U5953 ( .A(n2418), .B(n9892), .Y(n1698) );
NOR2X8TS U5954 ( .A(n6934), .B(DP_OP_168J27_122_4811_n8484), .Y(n3946) );
OAI21X4TS U5955 ( .A0(n1700), .A1(n7315), .B0(n8666), .Y(n7980) );
OAI22X4TS U5956 ( .A0(n1701), .A1(n6481), .B0(n6480), .B1(n7549), .Y(n6746)
);
XNOR2X4TS U5957 ( .A(n1702), .B(n6481), .Y(n6550) );
XOR2X4TS U5958 ( .A(n6480), .B(n7549), .Y(n1702) );
OAI2BB1X4TS U5959 ( .A0N(n2394), .A1N(n2395), .B0(n1704), .Y(n2402) );
XOR2X4TS U5960 ( .A(n1705), .B(n2395), .Y(n2406) );
XOR2X4TS U5961 ( .A(n2393), .B(n2394), .Y(n1705) );
OAI21X4TS U5962 ( .A0(n7946), .A1(n7943), .B0(n7947), .Y(n7970) );
NOR2X8TS U5963 ( .A(n5794), .B(n5793), .Y(n7946) );
AOI21X4TS U5964 ( .A0(n7970), .A1(n1708), .B0(n5799), .Y(n1706) );
XNOR2X4TS U5965 ( .A(n1166), .B(n2434), .Y(n1709) );
OAI2BB1X4TS U5966 ( .A0N(n5916), .A1N(n5915), .B0(n1710), .Y(n5938) );
OAI21X4TS U5967 ( .A0(n5915), .A1(n5916), .B0(n5914), .Y(n1710) );
XOR2X4TS U5968 ( .A(n1711), .B(n5914), .Y(n5802) );
XOR2X4TS U5969 ( .A(n5915), .B(n5916), .Y(n1711) );
XNOR2X4TS U5970 ( .A(n918), .B(n1713), .Y(n2444) );
XNOR2X4TS U5971 ( .A(n903), .B(n1713), .Y(n2429) );
XOR2X4TS U5972 ( .A(n3840), .B(n1714), .Y(n2595) );
OAI21X4TS U5973 ( .A0(n4402), .A1(n4405), .B0(n4406), .Y(n4188) );
NOR2X8TS U5974 ( .A(n7791), .B(n1716), .Y(n8005) );
OAI21X4TS U5975 ( .A0(n1716), .A1(n7792), .B0(n7993), .Y(n7800) );
NOR2X8TS U5976 ( .A(n6651), .B(n6650), .Y(n1716) );
XOR2X4TS U5977 ( .A(n1717), .B(n6389), .Y(n6608) );
OAI2BB1X4TS U5978 ( .A0N(n6390), .A1N(n6389), .B0(n1718), .Y(n6573) );
OAI22X1TS U5979 ( .A0(n1906), .A1(n1119), .B0(n2007), .B1(n1720), .Y(n1915)
);
XOR2X4TS U5980 ( .A(DP_OP_168J27_122_4811_n8508), .B(n872), .Y(n1724) );
XOR2X4TS U5981 ( .A(n1727), .B(n6212), .Y(n6264) );
XOR2X4TS U5982 ( .A(n6213), .B(n6214), .Y(n1727) );
OAI2BB1X4TS U5983 ( .A0N(n6214), .A1N(n6212), .B0(n1728), .Y(n6221) );
OAI21X4TS U5984 ( .A0(n6212), .A1(n6214), .B0(n6213), .Y(n1728) );
NAND2X4TS U5985 ( .A(n6278), .B(n1732), .Y(n1731) );
XOR2X4TS U5986 ( .A(n3047), .B(n3156), .Y(n1735) );
AND3X8TS U5987 ( .A(n5868), .B(n10347), .C(DP_OP_168J27_122_4811_n8473), .Y(
n1738) );
NOR2X8TS U5988 ( .A(n1738), .B(n1737), .Y(n1736) );
NAND2X6TS U5989 ( .A(n3014), .B(n814), .Y(n1739) );
XNOR2X4TS U5990 ( .A(n1742), .B(n1741), .Y(n3714) );
XOR2X4TS U5991 ( .A(n3708), .B(n1743), .Y(n1742) );
NOR2X4TS U5992 ( .A(n6460), .B(n10213), .Y(n1743) );
OAI2BB1X4TS U5993 ( .A0N(n4192), .A1N(n783), .B0(n1744), .Y(n4547) );
OAI21X4TS U5994 ( .A0(n4191), .A1(n4192), .B0(n4190), .Y(n1744) );
XOR2X4TS U5995 ( .A(n1745), .B(n4190), .Y(n4226) );
XOR2X4TS U5996 ( .A(n783), .B(n4192), .Y(n1745) );
OAI2BB1X4TS U5997 ( .A0N(n5286), .A1N(n5285), .B0(n1746), .Y(n5158) );
OAI21X4TS U5998 ( .A0(n5285), .A1(n5286), .B0(n5284), .Y(n1746) );
XOR2X4TS U5999 ( .A(n5284), .B(n1747), .Y(n5301) );
XOR2X4TS U6000 ( .A(n5285), .B(n5286), .Y(n1747) );
INVX2TS U6001 ( .A(n814), .Y(n2801) );
NAND2X4TS U6002 ( .A(n814), .B(n10346), .Y(n1749) );
XOR2X4TS U6003 ( .A(DP_OP_168J27_122_4811_n8527), .B(
DP_OP_168J27_122_4811_n8528), .Y(n1750) );
OAI2BB1X4TS U6004 ( .A0N(n2251), .A1N(n2250), .B0(n1753), .Y(n2318) );
XOR2X4TS U6005 ( .A(n1754), .B(n2250), .Y(n2273) );
XOR2X4TS U6006 ( .A(n1221), .B(n1758), .Y(n5035) );
INVX16TS U6007 ( .A(n1311), .Y(n1762) );
OAI2BB1X4TS U6008 ( .A0N(n6392), .A1N(n6393), .B0(n1763), .Y(n6483) );
OAI21X4TS U6009 ( .A0(n6393), .A1(n6392), .B0(n6391), .Y(n1763) );
XOR2X4TS U6010 ( .A(n1212), .B(n7053), .Y(n6357) );
XNOR2X4TS U6011 ( .A(n4612), .B(n843), .Y(n1764) );
OAI21X4TS U6012 ( .A0(n4002), .A1(n4003), .B0(n4001), .Y(n1765) );
XOR2X4TS U6013 ( .A(n1766), .B(n4001), .Y(n7429) );
XOR2X4TS U6014 ( .A(n4003), .B(n4002), .Y(n1766) );
NAND2XLTS U6015 ( .A(n1715), .B(n4437), .Y(n4438) );
NAND2X8TS U6016 ( .A(n1767), .B(DP_OP_168J27_122_4811_n8223), .Y(n3174) );
XOR2X4TS U6017 ( .A(DP_OP_168J27_122_4811_n8504), .B(
DP_OP_168J27_122_4811_n8505), .Y(n1767) );
OAI2BB1X4TS U6018 ( .A0N(n4632), .A1N(n4633), .B0(n1768), .Y(n4768) );
XNOR2X4TS U6019 ( .A(n1769), .B(n4633), .Y(n4628) );
XNOR2X4TS U6020 ( .A(n4631), .B(n4632), .Y(n1769) );
OAI21X4TS U6021 ( .A0(n5139), .A1(n1772), .B0(n5138), .Y(n1771) );
XNOR2X4TS U6022 ( .A(n1773), .B(n5139), .Y(n5148) );
XOR2X4TS U6023 ( .A(n5138), .B(n7476), .Y(n1773) );
ADDFHX2TS U6024 ( .A(n2531), .B(n2530), .CI(n2529), .CO(n2620), .S(n2564) );
ADDFHX2TS U6025 ( .A(n2534), .B(n2533), .CI(n2532), .CO(n2587), .S(n2529) );
XNOR2X1TS U6026 ( .A(n1105), .B(n7069), .Y(n4750) );
NAND2X4TS U6027 ( .A(n8222), .B(n8687), .Y(add_x_19_n554) );
NAND2X4TS U6028 ( .A(n8222), .B(add_x_19_n564), .Y(add_x_19_n42) );
ADDFHX4TS U6029 ( .A(n6604), .B(n6603), .CI(n6602), .CO(n6613), .S(n6630) );
ADDFHX2TS U6030 ( .A(n6580), .B(n6579), .CI(n6578), .CO(n6586), .S(n6603) );
BUFX20TS U6031 ( .A(DP_OP_168J27_122_4811_n6644), .Y(n2898) );
ADDFHX4TS U6032 ( .A(n5724), .B(n5723), .CI(n5722), .CO(n5729), .S(n5758) );
ADDFHX2TS U6033 ( .A(n2389), .B(n2388), .CI(n2387), .CO(n2470), .S(n2404) );
ADDFHX2TS U6034 ( .A(n2497), .B(n2495), .CI(n2496), .CO(n2506), .S(n2468) );
BUFX8TS U6035 ( .A(n8540), .Y(n8541) );
ADDFHX4TS U6036 ( .A(n5824), .B(n5823), .CI(n5822), .CO(n6025), .S(n5915) );
ADDFHX2TS U6037 ( .A(n5697), .B(n5695), .CI(n5696), .CO(n5722), .S(n5749) );
XNOR2X4TS U6038 ( .A(n1250), .B(n991), .Y(n4274) );
ADDFHX2TS U6039 ( .A(n4898), .B(n4897), .CI(n4896), .CO(n5034), .S(n4881) );
ADDFHX2TS U6040 ( .A(n8396), .B(n8395), .CI(n8394), .CO(n8500), .S(n8497) );
ADDFHX2TS U6041 ( .A(n8393), .B(n8392), .CI(n8391), .CO(n8394), .S(n8425) );
ADDFHX2TS U6042 ( .A(n6723), .B(n7553), .CI(n6722), .CO(n6754), .S(n6728) );
OAI22X2TS U6043 ( .A0(n1174), .A1(n4900), .B0(n5028), .B1(n971), .Y(n5030)
);
NAND2X6TS U6044 ( .A(n8644), .B(n10210), .Y(n8591) );
ADDFHX4TS U6045 ( .A(n7085), .B(n7084), .CI(n7083), .CO(n7169), .S(n7089) );
ADDFHX4TS U6046 ( .A(n7358), .B(n7357), .CI(n7356), .CO(n7693), .S(n7585) );
ADDFHX2TS U6047 ( .A(n6424), .B(n6423), .CI(n6422), .CO(n6490), .S(n6421) );
ADDFHX2TS U6048 ( .A(n2340), .B(n2339), .CI(n2338), .CO(n2497), .S(n2389) );
OAI22X2TS U6049 ( .A0(n4960), .A1(n7000), .B0(n5071), .B1(n1159), .Y(n4963)
);
OAI22X2TS U6050 ( .A0(n5518), .A1(n6096), .B0(n5517), .B1(n8239), .Y(n5635)
);
ADDFHX4TS U6051 ( .A(n4591), .B(n4590), .CI(n4589), .CO(n4739), .S(n4596) );
AOI21X1TS U6052 ( .A0(n4818), .A1(n4608), .B0(n4607), .Y(n4609) );
ADDFHX4TS U6053 ( .A(n3985), .B(n3986), .CI(n3987), .CO(n4106), .S(n4071) );
ADDFHX2TS U6054 ( .A(n6863), .B(n6862), .CI(n6861), .CO(n6942), .S(n6886) );
OAI22X2TS U6055 ( .A0(n1556), .A1(n6807), .B0(n1027), .B1(n6872), .Y(n6863)
);
ADDFHX4TS U6056 ( .A(n5821), .B(n5820), .CI(n5819), .CO(n6021), .S(n5823) );
XNOR2X2TS U6057 ( .A(n2478), .B(Op_MY[16]), .Y(n2089) );
ADDFHX4TS U6058 ( .A(n3186), .B(n3185), .CI(n3184), .CO(n3187), .S(n3078) );
ADDFHX2TS U6059 ( .A(n3096), .B(n3095), .CI(n3094), .CO(n3186), .S(n3097) );
OAI22X2TS U6060 ( .A0(n912), .A1(n10328), .B0(n3811), .B1(n10354), .Y(n2941)
);
INVX4TS U6061 ( .A(n3220), .Y(n3270) );
ADDFHX2TS U6062 ( .A(n5854), .B(n5853), .CI(n5852), .CO(n5975), .S(n5870) );
OAI22X2TS U6063 ( .A0(n2446), .A1(n2285), .B0(n999), .B1(n2320), .Y(n2365)
);
ADDFHX4TS U6064 ( .A(n5836), .B(n5835), .CI(n5834), .CO(n5933), .S(n5822) );
XNOR2X4TS U6065 ( .A(n1111), .B(n9619), .Y(n6704) );
ADDFHX2TS U6066 ( .A(n5096), .B(n5095), .CI(n5094), .CO(n5261), .S(n5133) );
OAI22X2TS U6067 ( .A0(n5015), .A1(n977), .B0(n5014), .B1(n1163), .Y(n5064)
);
AOI21X4TS U6068 ( .A0(n752), .A1(n1981), .B0(n1980), .Y(n9839) );
ADDFHX2TS U6069 ( .A(n4646), .B(n4645), .CI(n4644), .CO(n4766), .S(n4594) );
ADDFHX2TS U6070 ( .A(n7020), .B(n7019), .CI(n7018), .CO(n7101), .S(n7105) );
XNOR2X4TS U6071 ( .A(n2478), .B(n1245), .Y(n2479) );
ADDFHX2TS U6072 ( .A(n5881), .B(n5880), .CI(n5879), .CO(n5977), .S(n5882) );
OAI22X2TS U6073 ( .A0(n6541), .A1(n6126), .B0(DP_OP_168J27_122_4811_n8215),
.B1(n6178), .Y(n6162) );
ADDFHX2TS U6074 ( .A(n6447), .B(n7540), .CI(n6446), .CO(n6551), .S(n6395) );
ADDFHX2TS U6075 ( .A(n3219), .B(n3218), .CI(n3217), .CO(n3243), .S(n3214) );
ADDFHX4TS U6076 ( .A(n2679), .B(n2680), .CI(n2678), .CO(n2755), .S(n2676) );
ADDFHX4TS U6077 ( .A(n7234), .B(n7233), .CI(n7232), .CO(n7260), .S(n7254) );
ADDFHX2TS U6078 ( .A(n5857), .B(n5856), .CI(n5855), .CO(n5974), .S(n5883) );
ADDFHX2TS U6079 ( .A(n3758), .B(n3757), .CI(n3756), .CO(n3952), .S(n3774) );
ADDFHX4TS U6080 ( .A(n2545), .B(n2544), .CI(n2543), .CO(n2623), .S(n2566) );
ADDFHX4TS U6081 ( .A(n2548), .B(n2547), .CI(n2546), .CO(n2575), .S(n2544) );
ADDFHX4TS U6082 ( .A(n3463), .B(n3462), .CI(n3461), .CO(n3485), .S(n3459) );
ADDFHX2TS U6083 ( .A(n2456), .B(n2455), .CI(n2454), .CO(n2473), .S(n2452) );
OAI22X2TS U6084 ( .A0(n3940), .A1(n952), .B0(n4066), .B1(n4127), .Y(n3986)
);
XNOR2X4TS U6085 ( .A(n949), .B(n1037), .Y(n6015) );
OAI22X2TS U6086 ( .A0(n5014), .A1(n977), .B0(n4954), .B1(n4127), .Y(n4930)
);
ADDFHX4TS U6087 ( .A(n4067), .B(n4068), .CI(n4069), .CO(n4084), .S(n4081) );
ADDFHX4TS U6088 ( .A(n3767), .B(n3766), .CI(n3765), .CO(n4069), .S(n3779) );
ADDFHX2TS U6089 ( .A(n4807), .B(n4806), .CI(n4805), .CO(n4975), .S(n4743) );
ADDFHX2TS U6090 ( .A(n4560), .B(n4559), .CI(n4558), .CO(n4796), .S(n4582) );
ADDFHX4TS U6091 ( .A(n2783), .B(n2782), .CI(n2781), .CO(n2871), .S(n2738) );
ADDFHX2TS U6092 ( .A(n5957), .B(n5956), .CI(n5955), .CO(n6109), .S(n5945) );
ADDFHX4TS U6093 ( .A(n3411), .B(n3410), .CI(n3409), .CO(n3460), .S(n3407) );
ADDFHX4TS U6094 ( .A(n5413), .B(n5412), .CI(n5411), .CO(n5417), .S(n5415) );
ADDFHX4TS U6095 ( .A(n2912), .B(n2911), .CI(n2910), .CO(n2937), .S(n2917) );
ADDFHX4TS U6096 ( .A(n4957), .B(n4956), .CI(n4955), .CO(n5192), .S(n4952) );
XNOR2X4TS U6097 ( .A(n2791), .B(n2718), .Y(n2722) );
ADDFHX2TS U6098 ( .A(n1806), .B(n6137), .CI(n6136), .CO(n6154), .S(n6139) );
ADDFHX4TS U6099 ( .A(n8427), .B(n8426), .CI(n8425), .CO(n8498), .S(n8495) );
ADDFHX2TS U6100 ( .A(n5371), .B(n5372), .CI(n5370), .CO(n5447), .S(n5412) );
OAI22X2TS U6101 ( .A0(n6097), .A1(n8239), .B0(n6353), .B1(n1060), .Y(n6375)
);
ADDFHX2TS U6102 ( .A(n10325), .B(n6709), .CI(n6708), .CO(n6811), .S(n6714)
);
ADDFHX2TS U6103 ( .A(n6404), .B(n6403), .CI(n6402), .CO(n6555), .S(n6400) );
OAI22X4TS U6104 ( .A0(n6159), .A1(n931), .B0(n6707), .B1(n5968), .Y(n5426)
);
ADDFHX2TS U6105 ( .A(n3690), .B(n3689), .CI(n3688), .CO(n3740), .S(n3678) );
ADDFHX2TS U6106 ( .A(n3693), .B(n3692), .CI(n3691), .CO(n3739), .S(n3685) );
ADDFHX4TS U6107 ( .A(n3572), .B(n3571), .CI(n3570), .CO(n3700), .S(n3631) );
ADDFHX4TS U6108 ( .A(n5024), .B(n5023), .CI(n5022), .CO(n5217), .S(n5159) );
ADDFHX2TS U6109 ( .A(n5114), .B(n5113), .CI(n5112), .CO(n5230), .S(n5103) );
ADDFHX4TS U6110 ( .A(n5142), .B(n5141), .CI(n5140), .CO(n5147), .S(n5284) );
XNOR2X2TS U6111 ( .A(n1106), .B(n3599), .Y(n1964) );
ADDFHX4TS U6112 ( .A(n7254), .B(n7252), .CI(n7253), .CO(n7308), .S(n7193) );
OAI22X2TS U6113 ( .A0(n5921), .A1(n6372), .B0(n5806), .B1(n1196), .Y(n5998)
);
ADDFHX2TS U6114 ( .A(n3166), .B(n3165), .CI(n3164), .CO(n3237), .S(n3182) );
OAI22X2TS U6115 ( .A0(n3838), .A1(n10329), .B0(n1109), .B1(n1640), .Y(n3849)
);
ADDFHX2TS U6116 ( .A(n5599), .B(n5598), .CI(n5597), .CO(n5735), .S(n5739) );
ADDFHX2TS U6117 ( .A(n5681), .B(n5680), .CI(n5679), .CO(n5692), .S(n5599) );
ADDFHX4TS U6118 ( .A(n3446), .B(n3445), .CI(n3444), .CO(n3487), .S(n3474) );
ADDFHX2TS U6119 ( .A(n3453), .B(n3452), .CI(n3451), .CO(n3513), .S(n3444) );
ADDFHX2TS U6120 ( .A(n3432), .B(n3431), .CI(n3430), .CO(n3446), .S(n3427) );
AOI21X4TS U6121 ( .A0(n2823), .A1(n2822), .B0(n2821), .Y(n3081) );
OAI21X2TS U6122 ( .A0(n2729), .A1(n2728), .B0(n2727), .Y(n2822) );
ADDFHX4TS U6123 ( .A(n3777), .B(n3778), .CI(n3776), .CO(n4080), .S(n3763) );
ADDFHX4TS U6124 ( .A(n3669), .B(n3668), .CI(n3667), .CO(n3778), .S(n3699) );
ADDFHX4TS U6125 ( .A(n5830), .B(n5829), .CI(n5828), .CO(n6028), .S(n5800) );
ADDFHX4TS U6126 ( .A(n5700), .B(n5699), .CI(n5698), .CO(n5830), .S(n5753) );
ADDFHX2TS U6127 ( .A(n3052), .B(n3051), .CI(n3050), .CO(n7404), .S(n7400) );
XNOR2X4TS U6128 ( .A(n1250), .B(n1072), .Y(n6425) );
ADDFHX4TS U6129 ( .A(n2554), .B(n2553), .CI(n2552), .CO(n2600), .S(n2563) );
ADDFHX2TS U6130 ( .A(n2528), .B(n2527), .CI(n2526), .CO(n2613), .S(n2552) );
ADDFHX4TS U6131 ( .A(n6453), .B(n6452), .CI(n6451), .CO(n6510), .S(n6443) );
ADDFHX4TS U6132 ( .A(n4040), .B(n4039), .CI(n4038), .CO(n4173), .S(n4043) );
ADDFHX2TS U6133 ( .A(n5013), .B(n5012), .CI(n5011), .CO(n4953), .S(n5065) );
OAI22X2TS U6134 ( .A0(n5877), .A1(n4148), .B0(n1190), .B1(n4270), .Y(n4264)
);
ADDFHX2TS U6135 ( .A(n3743), .B(n3742), .CI(n3741), .CO(n3971), .S(n3738) );
ADDFHX4TS U6136 ( .A(n7908), .B(n7907), .CI(n7906), .CO(n8382), .S(n8362) );
OAI22X2TS U6137 ( .A0(n5877), .A1(n4899), .B0(n1190), .B1(n5036), .Y(n5031)
);
ADDFHX2TS U6138 ( .A(n6121), .B(n6120), .CI(n6119), .CO(n6202), .S(n6142) );
OAI22X2TS U6139 ( .A0(n2082), .A1(n2286), .B0(n2772), .B1(n2322), .Y(n2364)
);
ADDFHX2TS U6140 ( .A(n6234), .B(n6233), .CI(n6232), .CO(n6248), .S(n6244) );
ADDFHX4TS U6141 ( .A(n4603), .B(n4602), .CI(n4601), .CO(n4790), .S(n4599) );
ADDFHX4TS U6142 ( .A(n4498), .B(n4499), .CI(n4500), .CO(n4602), .S(n4546) );
ADDFHX4TS U6143 ( .A(n5754), .B(n5753), .CI(n5752), .CO(n5801), .S(n5755) );
ADDFHX4TS U6144 ( .A(n5742), .B(n5741), .CI(n5740), .CO(n5754), .S(n5771) );
ADDFHX2TS U6145 ( .A(n6434), .B(n6433), .CI(n6432), .CO(n6503), .S(n6429) );
ADDFHX2TS U6146 ( .A(n2621), .B(n2620), .CI(n2619), .CO(n2675), .S(n2624) );
ADDFHX2TS U6147 ( .A(n2615), .B(n2614), .CI(n2613), .CO(n2679), .S(n2621) );
ADDFHX4TS U6148 ( .A(n2587), .B(n2586), .CI(n2585), .CO(n2682), .S(n2619) );
ADDFHX4TS U6149 ( .A(n3764), .B(n3763), .CI(n3762), .CO(n4089), .S(n3782) );
ADDFHX2TS U6150 ( .A(n2915), .B(n2914), .CI(n2913), .CO(n2936), .S(n2916) );
ADDFHX2TS U6151 ( .A(n2848), .B(n2847), .CI(n2846), .CO(n2915), .S(n2857) );
OAI22X2TS U6152 ( .A0(n3614), .A1(n6676), .B0(n3319), .B1(n1081), .Y(n3621)
);
ADDFHX2TS U6153 ( .A(n4243), .B(n4242), .CI(n4241), .CO(n4520), .S(n4256) );
ADDFHX4TS U6154 ( .A(n6545), .B(n6544), .CI(n6543), .CO(n6690), .S(n6523) );
ADDFHX2TS U6155 ( .A(n5447), .B(n5446), .CI(n5445), .CO(n5450), .S(n5588) );
OAI22X2TS U6156 ( .A0(n3648), .A1(n1009), .B0(n3734), .B1(n1008), .Y(n3770)
);
ADDFHX2TS U6157 ( .A(n6479), .B(n6478), .CI(n6477), .CO(n6522), .S(n6448) );
XNOR2X2TS U6158 ( .A(n1186), .B(DP_OP_168J27_122_4811_n6562), .Y(n3370) );
ADDFHX2TS U6159 ( .A(n1801), .B(n6473), .CI(n6472), .CO(n6544), .S(n6466) );
ADDFHX2TS U6160 ( .A(n6086), .B(n6085), .CI(n6084), .CO(n6366), .S(n6585) );
ADDFHX2TS U6161 ( .A(n6090), .B(n6089), .CI(n6088), .CO(n6381), .S(n6085) );
ADDFHX4TS U6162 ( .A(n3146), .B(n3147), .CI(n3145), .CO(n3215), .S(n3185) );
XNOR2X4TS U6163 ( .A(n1221), .B(DP_OP_168J27_122_4811_n8163), .Y(n6703) );
ADDFHX4TS U6164 ( .A(n6592), .B(n6591), .CI(n6590), .CO(n6624), .S(n6628) );
ADDFHX4TS U6165 ( .A(n3352), .B(n3351), .CI(n3350), .CO(n3353), .S(n3299) );
ADDFHX2TS U6166 ( .A(n2368), .B(n2367), .CI(n2366), .CO(n2453), .S(n2378) );
ADDFHX4TS U6167 ( .A(n2755), .B(n2753), .CI(n2754), .CO(n2875), .S(n2736) );
INVX2TS U6168 ( .A(n3623), .Y(n3658) );
ADDFHX4TS U6169 ( .A(n4655), .B(n4654), .CI(n4653), .CO(n4788), .S(n4556) );
ADDFHX4TS U6170 ( .A(n2601), .B(n2600), .CI(n2599), .CO(n2677), .S(n2574) );
ADDFHX2TS U6171 ( .A(n3067), .B(n3066), .CI(n3065), .CO(n3183), .S(n3092) );
ADDFHX2TS U6172 ( .A(n4730), .B(n4729), .CI(n4728), .CO(n5021), .S(n4808) );
XNOR2X4TS U6173 ( .A(n2995), .B(n2985), .Y(n2989) );
ADDFHX4TS U6174 ( .A(n5419), .B(n5418), .CI(n5417), .CO(n5492), .S(n5595) );
ADDFHX2TS U6175 ( .A(n5422), .B(n5420), .CI(n5421), .CO(n5453), .S(n5418) );
OAI22X2TS U6176 ( .A0(n1897), .A1(n2082), .B0(n2772), .B1(n1939), .Y(n1932)
);
OAI22X2TS U6177 ( .A0(n3657), .A1(n952), .B0(n3707), .B1(n1163), .Y(n3766)
);
ADDFHX2TS U6178 ( .A(n2904), .B(n2903), .CI(n2902), .CO(n2949), .S(n2920) );
OAI22X2TS U6179 ( .A0(n882), .A1(n3025), .B0(n1126), .B1(n3034), .Y(n3036)
);
ADDFHX2TS U6180 ( .A(n4563), .B(n4562), .CI(n4561), .CO(n4795), .S(n4583) );
ADDFHX4TS U6181 ( .A(n3859), .B(n3858), .CI(n3857), .CO(n6896), .S(n6768) );
ADDFHX4TS U6182 ( .A(n3794), .B(n3793), .CI(n3792), .CO(n3858), .S(n3825) );
ADDFHX2TS U6183 ( .A(n2491), .B(n2490), .CI(n2489), .CO(n2531), .S(n2499) );
ADDFHX4TS U6184 ( .A(n6803), .B(n6802), .CI(n6801), .CO(n6874), .S(n6815) );
ADDFHX2TS U6185 ( .A(n6202), .B(n6200), .CI(n6201), .CO(n6216), .S(n6212) );
ADDFHX4TS U6186 ( .A(n6957), .B(n6956), .CI(n6955), .CO(n7120), .S(n6984) );
ADDFHX4TS U6187 ( .A(n6951), .B(n6950), .CI(n6949), .CO(n7108), .S(n6956) );
ADDFHX4TS U6188 ( .A(n4010), .B(n4009), .CI(n4008), .CO(n4041), .S(n4067) );
ADDFHX2TS U6189 ( .A(n5550), .B(n5549), .CI(n5548), .CO(n5869), .S(n5554) );
ADDFHX4TS U6190 ( .A(n2767), .B(n2766), .CI(n2765), .CO(n2855), .S(n2778) );
ADDFHX2TS U6191 ( .A(n2700), .B(n2699), .CI(n2698), .CO(n2766), .S(n2685) );
CMPR22X2TS U6192 ( .A(n5166), .B(n5165), .CO(n5323), .S(n5202) );
OAI22X2TS U6193 ( .A0(n6989), .A1(n1141), .B0(n7011), .B1(n1152), .Y(n7081)
);
ADDFHX2TS U6194 ( .A(n10466), .B(n6881), .CI(n6880), .CO(n6938), .S(n6878)
);
ADDFHX4TS U6195 ( .A(n2473), .B(n2472), .CI(n2471), .CO(n2545), .S(n2511) );
OAI22X2TS U6196 ( .A0(n4872), .A1(n4871), .B0(n7710), .B1(n5042), .Y(n5026)
);
OAI22X2TS U6197 ( .A0(n946), .A1(n5267), .B0(n7710), .B1(n5382), .Y(n5408)
);
ADDFHX4TS U6198 ( .A(n3429), .B(n3428), .CI(n3427), .CO(n3475), .S(n3403) );
ADDFHX2TS U6199 ( .A(n3423), .B(n3422), .CI(n3421), .CO(n3441), .S(n3428) );
ADDFHX2TS U6200 ( .A(n2302), .B(n2301), .CI(n2300), .CO(n2401), .S(n2281) );
NAND2BX2TS U6201 ( .AN(n930), .B(n5860), .Y(n3027) );
ADDFHX2TS U6202 ( .A(n5907), .B(n5906), .CI(n5905), .CO(n5988), .S(n5834) );
ADDFHX4TS U6203 ( .A(n8267), .B(n8266), .CI(n8265), .CO(n8492), .S(n8478) );
XNOR2X4TS U6204 ( .A(n1188), .B(n3447), .Y(n2970) );
ADDFHX4TS U6205 ( .A(n3381), .B(n3380), .CI(n3379), .CO(n3408), .S(n3358) );
ADDFHX4TS U6206 ( .A(n2948), .B(n2947), .CI(n2946), .CO(n3379), .S(n2950) );
ADDFHX4TS U6207 ( .A(n3866), .B(n3865), .CI(n3864), .CO(n6970), .S(n6897) );
ADDFHX4TS U6208 ( .A(n5920), .B(n5919), .CI(n7495), .CO(n6583), .S(n6022) );
XNOR2X4TS U6209 ( .A(n3589), .B(n3645), .Y(n3753) );
ADDFHX4TS U6210 ( .A(n2975), .B(n2974), .CI(n2973), .CO(n3398), .S(n2977) );
ADDFHX4TS U6211 ( .A(n2938), .B(n2937), .CI(n2936), .CO(n3359), .S(n2975) );
ADDFHX4TS U6212 ( .A(n7875), .B(n7874), .CI(n7873), .CO(n8327), .S(n8286) );
ADDFHX4TS U6213 ( .A(n3397), .B(n3396), .CI(n3395), .CO(n3406), .S(n3399) );
XNOR2X4TS U6214 ( .A(n1182), .B(n934), .Y(n5559) );
ADDFHX4TS U6215 ( .A(n2222), .B(n2221), .CI(n2220), .CO(n2251), .S(n2218) );
ADDFHX2TS U6216 ( .A(n2225), .B(n2224), .CI(n2223), .CO(n2248), .S(n2221) );
ADDFHX4TS U6217 ( .A(n6311), .B(n6310), .CI(n6309), .CO(n6452), .S(n6299) );
ADDFHX4TS U6218 ( .A(n4484), .B(n4483), .CI(n4482), .CO(n4600), .S(n4457) );
ADDFHX4TS U6219 ( .A(n5227), .B(n5226), .CI(n5225), .CO(n7484), .S(n7478) );
ADDFHX4TS U6220 ( .A(n5252), .B(n5251), .CI(n5250), .CO(n5674), .S(n5225) );
OAI22X2TS U6221 ( .A0(n1115), .A1(n6867), .B0(n1034), .B1(n6932), .Y(n6921)
);
ADDFHX2TS U6222 ( .A(n4017), .B(n4016), .CI(n4015), .CO(n4169), .S(n4036) );
ADDFHX4TS U6223 ( .A(n4514), .B(n4513), .CI(n4512), .CO(n4593), .S(n4485) );
ADDFHX2TS U6224 ( .A(n3273), .B(n3272), .CI(n3271), .CO(n3301), .S(n3266) );
OAI22X2TS U6225 ( .A0(n2890), .A1(n1903), .B0(n993), .B1(n1937), .Y(n1933)
);
ADDFHX4TS U6226 ( .A(n7100), .B(n7099), .CI(n7098), .CO(n7130), .S(n7115) );
ADDFHX2TS U6227 ( .A(n6996), .B(n6995), .CI(n6994), .CO(n7098), .S(n7095) );
OAI22X2TS U6228 ( .A0(n6054), .A1(n6098), .B0(n6099), .B1(n8238), .Y(n6236)
);
OAI22X4TS U6229 ( .A0(n1173), .A1(n10341), .B0(n2631), .B1(n971), .Y(n8130)
);
NAND2BX4TS U6230 ( .AN(n931), .B(n3589), .Y(n2631) );
ADDFHX2TS U6231 ( .A(n4970), .B(n4969), .CI(n4968), .CO(n4993), .S(n4976) );
ADDFHX2TS U6232 ( .A(n7846), .B(n7845), .CI(n7844), .CO(n7868), .S(n7854) );
XNOR2X4TS U6233 ( .A(n1017), .B(n8416), .Y(n6828) );
ADDFHX2TS U6234 ( .A(n5211), .B(n5210), .CI(n5209), .CO(n5667), .S(n5213) );
ADDFHX2TS U6235 ( .A(n6906), .B(n6905), .CI(n6904), .CO(n6980), .S(n6907) );
XNOR2X4TS U6236 ( .A(n1171), .B(n901), .Y(n2447) );
ADDFHX4TS U6237 ( .A(n4547), .B(n4546), .CI(n4545), .CO(n4598), .S(n4550) );
ADDFHX4TS U6238 ( .A(n5596), .B(n5595), .CI(n5594), .CO(n5580), .S(n5688) );
ADDFHX4TS U6239 ( .A(n5398), .B(n5397), .CI(n5396), .CO(n5596), .S(n5592) );
ADDFHX4TS U6240 ( .A(n4740), .B(n4739), .CI(n4738), .CO(n4977), .S(n4741) );
OAI22X2TS U6241 ( .A0(n4736), .A1(n3003), .B0(n4474), .B1(n3002), .Y(n3031)
);
ADDFHX4TS U6242 ( .A(n5612), .B(n5611), .CI(n5610), .CO(n5640), .S(n5669) );
OAI22X2TS U6243 ( .A0(n4872), .A1(n6804), .B0(n1123), .B1(n6871), .Y(n6884)
);
XNOR2X4TS U6244 ( .A(n9965), .B(n1112), .Y(n6871) );
ADDFHX4TS U6245 ( .A(n2738), .B(n2737), .CI(n2736), .CO(n6012), .S(n5903) );
ADDFHX4TS U6246 ( .A(n2677), .B(n2676), .CI(n2675), .CO(n2737), .S(n2704) );
ADDFHX4TS U6247 ( .A(n3482), .B(n3481), .CI(n3480), .CO(n6737), .S(n6546) );
OAI22X4TS U6248 ( .A0(n973), .A1(n1070), .B0(n8238), .B1(n4573), .Y(n4803)
);
BUFX12TS U6249 ( .A(n4574), .Y(n8239) );
OAI22X2TS U6250 ( .A0(n8179), .A1(n6810), .B0(n6707), .B1(
DP_OP_168J27_122_4811_n8457), .Y(n6536) );
ADDFHX4TS U6251 ( .A(n2518), .B(n2516), .CI(n2517), .CO(n5663), .S(n5271) );
OAI22X2TS U6252 ( .A0(n1167), .A1(n5235), .B0(n1026), .B1(n5377), .Y(n5371)
);
ADDFHX2TS U6253 ( .A(n2662), .B(n2661), .CI(n2660), .CO(n2783), .S(n2683) );
ADDFHX4TS U6254 ( .A(n5270), .B(n5269), .CI(n5268), .CO(n5591), .S(n5227) );
ADDFHX4TS U6255 ( .A(n5105), .B(n5104), .CI(n5103), .CO(n5269), .S(n5135) );
ADDFHX2TS U6256 ( .A(n5973), .B(n5972), .CI(n5971), .CO(n6138), .S(n5978) );
ADDFHX4TS U6257 ( .A(n2136), .B(n2135), .CI(n2134), .CO(n2233), .S(n2157) );
CMPR22X2TS U6258 ( .A(n2115), .B(n2114), .CO(n2135), .S(n2125) );
ADDFHX4TS U6259 ( .A(n5787), .B(n5786), .CI(n5785), .CO(n5793), .S(n5792) );
ADDFHX2TS U6260 ( .A(n5391), .B(n5390), .CI(n5389), .CO(n5479), .S(n5446) );
ADDFHX2TS U6261 ( .A(n2120), .B(n2121), .CI(n2119), .CO(n2165), .S(n2181) );
ADDFHX4TS U6262 ( .A(n7736), .B(n7735), .CI(n7734), .CO(n8285), .S(n8240) );
ADDFHX4TS U6263 ( .A(n5772), .B(n5771), .CI(n5770), .CO(n5756), .S(n5773) );
NOR2X8TS U6264 ( .A(n5796), .B(n5795), .Y(n7972) );
XNOR2X2TS U6265 ( .A(n1183), .B(DP_OP_168J27_122_4811_n6574), .Y(n2065) );
ADDFHX4TS U6266 ( .A(n2624), .B(n2623), .CI(n2622), .CO(n5701), .S(n5627) );
ADDFHX2TS U6267 ( .A(n4023), .B(n4022), .CI(n4021), .CO(n4167), .S(n4013) );
ADDFHX2TS U6268 ( .A(n6237), .B(n6236), .CI(n6235), .CO(n6090), .S(n6247) );
ADDFHX4TS U6269 ( .A(n6780), .B(n6779), .CI(n6778), .CO(n6839), .S(n6776) );
OAI22X2TS U6270 ( .A0(n2584), .A1(n1863), .B0(n1868), .B1(n1119), .Y(n1875)
);
ADDFHX4TS U6271 ( .A(n5145), .B(n5144), .CI(n5143), .CO(n5279), .S(n5146) );
ADDFHX4TS U6272 ( .A(n4255), .B(n4254), .CI(n4253), .CO(n4486), .S(n4218) );
ADDFHX4TS U6273 ( .A(n6731), .B(n6730), .CI(n6729), .CO(n7556), .S(n7554) );
ADDFHX4TS U6274 ( .A(n6521), .B(n6520), .CI(n6519), .CO(n6731), .S(n6509) );
ADDFHX4TS U6275 ( .A(n6718), .B(n6717), .CI(n6716), .CO(n6823), .S(n6729) );
ADDFHX4TS U6276 ( .A(n5982), .B(n5981), .CI(n5980), .CO(n6130), .S(n5966) );
ADDFHX4TS U6277 ( .A(n5976), .B(n5975), .CI(n5974), .CO(n6133), .S(n5981) );
OAI22X2TS U6278 ( .A0(n4749), .A1(n977), .B0(n5015), .B1(n4127), .Y(n5007)
);
ADDFHX4TS U6279 ( .A(n8304), .B(n8303), .CI(n8302), .CO(n8494), .S(n8491) );
ADDFHX2TS U6280 ( .A(n3020), .B(n3019), .CI(n3018), .CO(n7399), .S(n7398) );
OAI22X2TS U6281 ( .A0(n5458), .A1(DP_OP_168J27_122_4811_n8457), .B0(n6707),
.B1(n6935), .Y(n6709) );
ADDFHX4TS U6282 ( .A(n2706), .B(n2705), .CI(n2704), .CO(n5904), .S(n5566) );
ADDFHX4TS U6283 ( .A(n2575), .B(n2574), .CI(n2573), .CO(n2706), .S(n2622) );
ADDFHX2TS U6284 ( .A(n2697), .B(n2696), .CI(n2695), .CO(n2767), .S(n2661) );
ADDFHX2TS U6285 ( .A(n4618), .B(n4617), .CI(n4616), .CO(n4783), .S(n4644) );
XNOR2X2TS U6286 ( .A(n757), .B(Op_MY[46]), .Y(n4758) );
ADDFHX4TS U6287 ( .A(n5848), .B(n5847), .CI(n5846), .CO(n5967), .S(n5844) );
ADDFHX4TS U6288 ( .A(n5871), .B(n5870), .CI(n5869), .CO(n5985), .S(n5846) );
ADDFHX4TS U6289 ( .A(n7094), .B(n7093), .CI(n7092), .CO(n7111), .S(n7109) );
ADDFHX2TS U6290 ( .A(n7097), .B(n7096), .CI(n7095), .CO(n7110), .S(n7118) );
ADDFHX4TS U6291 ( .A(n5062), .B(n5061), .CI(n5060), .CO(n5109), .S(n4991) );
ADDFHX4TS U6292 ( .A(n2515), .B(n2514), .CI(n2513), .CO(n5582), .S(n5684) );
OAI22X2TS U6293 ( .A0(n4732), .A1(n1080), .B0(n4947), .B1(n6407), .Y(n5020)
);
OAI22X2TS U6294 ( .A0(n3649), .A1(n1165), .B0(n3591), .B1(n910), .Y(n3668)
);
OAI22X2TS U6295 ( .A0(n3649), .A1(n910), .B0(n3724), .B1(n4731), .Y(n3769)
);
ADDFHX2TS U6296 ( .A(n2560), .B(n2559), .CI(n2558), .CO(n2617), .S(n2530) );
XNOR2X2TS U6297 ( .A(n1051), .B(Op_MY[15]), .Y(n3802) );
ADDHX4TS U6298 ( .A(n1866), .B(n1865), .CO(n3012), .S(n2807) );
BUFX20TS U6299 ( .A(n1989), .Y(n3876) );
ADDFHX2TS U6300 ( .A(n1912), .B(n1911), .CI(n1910), .CO(n1951), .S(n1921) );
OAI22X2TS U6301 ( .A0(n1169), .A1(n2425), .B0(n993), .B1(n2435), .Y(n2443)
);
ADDFHX2TS U6302 ( .A(n6001), .B(n6000), .CI(n5999), .CO(n6266), .S(n5919) );
OAI22X2TS U6303 ( .A0(n5116), .A1(n5247), .B0(n5115), .B1(n5246), .Y(n5233)
);
OAI22X4TS U6304 ( .A0(n2584), .A1(n10290), .B0(n1855), .B1(n1119), .Y(n9781)
);
NAND2BX2TS U6305 ( .AN(n1673), .B(n1106), .Y(n1855) );
OAI21X4TS U6306 ( .A0(n7403), .A1(n7782), .B0(n7402), .Y(n7795) );
AOI21X2TS U6307 ( .A0(n7396), .A1(n7395), .B0(n7394), .Y(n7782) );
ADDFHX4TS U6308 ( .A(n2407), .B(n2406), .CI(n2405), .CO(n5088), .S(n4965) );
ADDFHX4TS U6309 ( .A(n2401), .B(n2400), .CI(n2399), .CO(n2409), .S(n2405) );
ADDFHX4TS U6310 ( .A(n5292), .B(n5291), .CI(n5290), .CO(n5297), .S(n5299) );
ADDFHX4TS U6311 ( .A(n5157), .B(n5156), .CI(n5155), .CO(n5290), .S(n5295) );
ADDFHX4TS U6312 ( .A(n2568), .B(n2567), .CI(n2566), .CO(n5368), .S(n5578) );
ADDFHX4TS U6313 ( .A(n2512), .B(n2511), .CI(n2510), .CO(n2567), .S(n2513) );
ADDFHX4TS U6314 ( .A(n2978), .B(n2976), .CI(n2977), .CO(n6087), .S(n6238) );
ADDFHX4TS U6315 ( .A(n5675), .B(n5674), .CI(n5673), .CO(n7485), .S(n7483) );
XNOR2X4TS U6316 ( .A(n928), .B(DP_OP_168J27_122_4811_n8551), .Y(n5509) );
XNOR2X4TS U6317 ( .A(n6869), .B(n9616), .Y(n6808) );
ADDFHX4TS U6318 ( .A(n3619), .B(n3618), .CI(n3617), .CO(n7419), .S(n7417) );
ADDFHX2TS U6319 ( .A(n6559), .B(n6558), .CI(n6557), .CO(n6742), .S(n6554) );
NAND2X4TS U6320 ( .A(n10320), .B(n4843), .Y(n4841) );
ADDFHX2TS U6321 ( .A(n4774), .B(n4773), .CI(n4772), .CO(n4882), .S(n4771) );
ADDFHX2TS U6322 ( .A(n2331), .B(n2330), .CI(n2329), .CO(n2466), .S(n2388) );
ADDFHX2TS U6323 ( .A(n5031), .B(n5030), .CI(n5029), .CO(n5132), .S(n5033) );
ADDFHX4TS U6324 ( .A(n6637), .B(n6636), .CI(n6635), .CO(n6644), .S(n6643) );
ADDFHX4TS U6325 ( .A(n6631), .B(n6630), .CI(n6629), .CO(n6622), .S(n6635) );
ADDFHX2TS U6326 ( .A(n7912), .B(n7911), .CI(n7910), .CO(n7929), .S(n7907) );
OAI22X2TS U6327 ( .A0(n4966), .A1(n1082), .B0(n5072), .B1(n1056), .Y(n4956)
);
XNOR2X4TS U6328 ( .A(n880), .B(Op_MY[35]), .Y(n5878) );
ADDFHX2TS U6329 ( .A(n4264), .B(n4263), .CI(n4262), .CO(n4517), .S(n4257) );
OAI22X4TS U6330 ( .A0(n4939), .A1(n8238), .B0(n4801), .B1(n6098), .Y(n4937)
);
ADDFHX4TS U6331 ( .A(n5940), .B(n5939), .CI(n5938), .CO(n6633), .S(n6027) );
XNOR2X2TS U6332 ( .A(n10295), .B(n10328), .Y(n1937) );
ADDFHX4TS U6333 ( .A(n5690), .B(n5689), .CI(n5688), .CO(n7487), .S(n7486) );
OAI22X2TS U6334 ( .A0(n3176), .A1(n4474), .B0(n3033), .B1(n979), .Y(n3149)
);
ADDFHX2TS U6335 ( .A(n7849), .B(n7848), .CI(n7847), .CO(n7867), .S(n7853) );
ADDFHX2TS U6336 ( .A(n3935), .B(n3934), .CI(n3933), .CO(n4072), .S(n4075) );
ADDFHX2TS U6337 ( .A(n3938), .B(n3937), .CI(n3936), .CO(n3987), .S(n3933) );
ADDFHX2TS U6338 ( .A(n2683), .B(n2682), .CI(n2681), .CO(n2754), .S(n2705) );
OAI22X2TS U6339 ( .A0(n5083), .A1(n8312), .B0(n4854), .B1(n6440), .Y(n5085)
);
ADDFHX4TS U6340 ( .A(n4105), .B(n4106), .CI(n4107), .CO(n4276), .S(n4112) );
ADDFHX2TS U6341 ( .A(n4121), .B(n4120), .CI(n4119), .CO(n4191), .S(n4107) );
ADDFHX2TS U6342 ( .A(n2761), .B(n2760), .CI(n2759), .CO(n2836), .S(n2750) );
ADDFHX2TS U6343 ( .A(n2443), .B(n2442), .CI(n2441), .CO(n2553), .S(n2501) );
OAI22X2TS U6344 ( .A0(n1167), .A1(n6454), .B0(n1027), .B1(n6539), .Y(n6538)
);
ADDFHX4TS U6345 ( .A(n2319), .B(n2318), .CI(n2317), .CO(n4855), .S(n2411) );
ADDFHX4TS U6346 ( .A(n2281), .B(n2280), .CI(n2279), .CO(n2407), .S(n2317) );
OAI22X2TS U6347 ( .A0(n7296), .A1(n5244), .B0(n944), .B1(n5374), .Y(n5406)
);
ADDFHX4TS U6348 ( .A(n3703), .B(n3702), .CI(n3701), .CO(n3704), .S(n3637) );
ADDFHX2TS U6349 ( .A(n3853), .B(n3852), .CI(n3851), .CO(n3867), .S(n3830) );
OAI22X2TS U6350 ( .A0(n907), .A1(n2520), .B0(n10339), .B1(n2581), .Y(n2597)
);
ADDFHX2TS U6351 ( .A(n1942), .B(n1941), .CI(n1940), .CO(n1966), .S(n1953) );
ADDFHX4TS U6352 ( .A(n4229), .B(n4228), .CI(n4227), .CO(n4458), .S(n4225) );
ADDFHX2TS U6353 ( .A(n4223), .B(n4222), .CI(n4221), .CO(n4479), .S(n4229) );
ADDFHX4TS U6354 ( .A(n6229), .B(n6228), .CI(n6227), .CO(n7532), .S(n7527) );
ADDFHX4TS U6355 ( .A(n6220), .B(n6219), .CI(n6218), .CO(n6228), .S(n6262) );
ADDFHX2TS U6356 ( .A(n4353), .B(n4352), .CI(n4351), .CO(n4385), .S(n4347) );
ADDFHX2TS U6357 ( .A(n4000), .B(n3999), .CI(n3998), .CO(n4114), .S(n4039) );
ADDFHX4TS U6358 ( .A(n4792), .B(n4791), .CI(n4793), .CO(n5289), .S(n4789) );
ADDHX4TS U6359 ( .A(n2984), .B(n2983), .CO(n3005), .S(n3009) );
ADDFHX4TS U6360 ( .A(n4178), .B(n4177), .CI(n4176), .CO(n4224), .S(n4180) );
ADDFHX2TS U6361 ( .A(n4110), .B(n4109), .CI(n4108), .CO(n4275), .S(n4176) );
XNOR2X4TS U6362 ( .A(n4204), .B(n4094), .Y(n4096) );
ADDFHX2TS U6363 ( .A(n6093), .B(n6092), .CI(n6091), .CO(n6379), .S(n6088) );
ADDFHX2TS U6364 ( .A(n7878), .B(n7877), .CI(n7876), .CO(n7886), .S(n7881) );
ADDFHX4TS U6365 ( .A(n5495), .B(n5494), .CI(n5493), .CO(n5367), .S(n5621) );
ADDFHX4TS U6366 ( .A(n2410), .B(n2409), .CI(n2408), .CO(n5224), .S(n5087) );
ADDFHX4TS U6367 ( .A(n2404), .B(n2402), .CI(n2403), .CO(n2516), .S(n2408) );
BUFX16TS U6368 ( .A(DP_OP_168J27_122_4811_n6640), .Y(n2426) );
ADDFHX4TS U6369 ( .A(n3343), .B(n3342), .CI(n3341), .CO(n7418), .S(n7413) );
ADDFHX2TS U6370 ( .A(n3253), .B(n3252), .CI(n3251), .CO(n3343), .S(n3247) );
ADDFHX4TS U6371 ( .A(n2162), .B(n2161), .CI(n2160), .CO(n4650), .S(n4462) );
ADDFHX4TS U6372 ( .A(n6670), .B(n6669), .CI(n6668), .CO(n6777), .S(n6666) );
OAI22X2TS U6373 ( .A0(n6456), .A1(n6152), .B0(n1013), .B1(n6151), .Y(n6174)
);
ADDFHX4TS U6374 ( .A(n4630), .B(n4629), .CI(n4628), .CO(n4747), .S(n4592) );
CMPR22X2TS U6375 ( .A(n4942), .B(n4941), .CO(n5084), .S(n4948) );
XOR2X4TS U6376 ( .A(n4206), .B(n4535), .Y(n4207) );
ADDFHX4TS U6377 ( .A(n6264), .B(n6263), .CI(n6262), .CO(n7528), .S(n7503) );
OAI22X2TS U6378 ( .A0(n4117), .A1(n1080), .B0(n4203), .B1(n6407), .Y(n4194)
);
ADDFHX4TS U6379 ( .A(n6401), .B(n6400), .CI(n6399), .CO(n6564), .S(n6414) );
ADDFHX4TS U6380 ( .A(n4771), .B(n4770), .CI(n4769), .CO(n4885), .S(n4767) );
ADDFHX2TS U6381 ( .A(n4637), .B(n4638), .CI(n4639), .CO(n4770), .S(n4645) );
OAI22X2TS U6382 ( .A0(n5991), .A1(n979), .B0(n6045), .B1(n3001), .Y(n6272)
);
ADDFHX4TS U6383 ( .A(n6912), .B(n6911), .CI(n6910), .CO(n7316), .S(n7313) );
ADDFHX4TS U6384 ( .A(n6777), .B(n6776), .CI(n6775), .CO(n6911), .S(n6750) );
ADDFHX4TS U6385 ( .A(n3440), .B(n3439), .CI(n3438), .CO(n6556), .S(n6480) );
ADDFHX4TS U6386 ( .A(n3408), .B(n3407), .CI(n3406), .CO(n3439), .S(n3400) );
OAI22X2TS U6387 ( .A0(n6004), .A1(n6040), .B0(n1163), .B1(n763), .Y(n6068)
);
XOR2X4TS U6388 ( .A(n3672), .B(n3605), .Y(n3606) );
ADDFHX2TS U6389 ( .A(n2845), .B(n2844), .CI(n2843), .CO(n2910), .S(n2835) );
XNOR2X4TS U6390 ( .A(n1116), .B(n934), .Y(n3683) );
OAI22X2TS U6391 ( .A0(n5334), .A1(n8461), .B0(n7002), .B1(n10324), .Y(n5511)
);
ADDFHX4TS U6392 ( .A(n7302), .B(n7301), .CI(n7300), .CO(n7586), .S(n7579) );
ADDFHX4TS U6393 ( .A(n7226), .B(n7225), .CI(n7224), .CO(n7300), .S(n7230) );
OAI22X2TS U6394 ( .A0(n5247), .A1(n4776), .B0(n10335), .B1(n4902), .Y(n4898)
);
ADDFHX4TS U6395 ( .A(n6243), .B(n6242), .CI(n6241), .CO(n7502), .S(n7497) );
XNOR2X2TS U6396 ( .A(n5508), .B(n6318), .Y(n4853) );
OAI22X2TS U6397 ( .A0(n1557), .A1(n10261), .B0(n1026), .B1(n4252), .Y(n4507)
);
ADDFHX4TS U6398 ( .A(n2275), .B(n2274), .CI(n2273), .CO(n2235), .S(n4822) );
ADDFHX4TS U6399 ( .A(n2219), .B(n2218), .CI(n2217), .CO(n2274), .S(n2276) );
XNOR2X4TS U6400 ( .A(n880), .B(n5565), .Y(n5267) );
ADDFHX2TS U6401 ( .A(n4627), .B(n4626), .CI(n4625), .CO(n4755), .S(n4633) );
ADDFHX2TS U6402 ( .A(n2834), .B(n2833), .CI(n2832), .CO(n2879), .S(n2876) );
ADDFHX2TS U6403 ( .A(n2870), .B(n2869), .CI(n2868), .CO(n2919), .S(n2832) );
ADDFHX4TS U6404 ( .A(n3679), .B(n3678), .CI(n3677), .CO(n7424), .S(n7420) );
ADDFHX4TS U6405 ( .A(n5283), .B(n5282), .CI(n5281), .CO(n5311), .S(n5309) );
ADDFHX2TS U6406 ( .A(n6288), .B(n6287), .CI(n6286), .CO(n6449), .S(n6312) );
ADDFHX4TS U6407 ( .A(n5151), .B(n5149), .CI(n5150), .CO(n5292), .S(n5288) );
ADDFHX4TS U6408 ( .A(n4796), .B(n4795), .CI(n4794), .CO(n5151), .S(n4825) );
XOR2X4TS U6409 ( .A(n4847), .B(n10320), .Y(n4848) );
ADDFHX2TS U6410 ( .A(n3030), .B(n3029), .CI(n3028), .CO(n3146), .S(n3095) );
OAI22X1TS U6411 ( .A0(n4752), .A1(n3173), .B0(n6196), .B1(n3207), .Y(n3209)
);
XNOR2X4TS U6412 ( .A(n2478), .B(n9611), .Y(n2562) );
ADDFHX4TS U6413 ( .A(n2278), .B(n2277), .CI(n2276), .CO(n4821), .S(n4652) );
XNOR2X4TS U6414 ( .A(n3589), .B(Op_MY[34]), .Y(n3202) );
ADDFHX2TS U6415 ( .A(n5407), .B(n5406), .CI(n5405), .CO(n5421), .S(n5440) );
ADDFHX2TS U6416 ( .A(n2228), .B(n2227), .CI(n2226), .CO(n2247), .S(n2220) );
ADDFHX4TS U6417 ( .A(n2856), .B(n2855), .CI(n2854), .CO(n2923), .S(n2873) );
ADDFHX4TS U6418 ( .A(n4052), .B(n4051), .CI(n4050), .CO(n7448), .S(n7447) );
XNOR2X4TS U6419 ( .A(n1178), .B(n934), .Y(n6296) );
ADDFHX4TS U6420 ( .A(n1924), .B(n1923), .CI(n1922), .CO(n3220), .S(n3151) );
ADDFHX4TS U6421 ( .A(n3827), .B(n3826), .CI(n3825), .CO(n6830), .S(n6732) );
XNOR2X4TS U6422 ( .A(n6160), .B(n1066), .Y(n5234) );
ADDFHX4TS U6423 ( .A(n4685), .B(n4684), .CI(n4683), .CO(n7376), .S(n7275) );
XNOR2X4TS U6424 ( .A(n6160), .B(n9619), .Y(n5126) );
ADDFHX2TS U6425 ( .A(n4356), .B(n4355), .CI(n4354), .CO(n4383), .S(n4351) );
ADDFHX2TS U6426 ( .A(n5543), .B(n5542), .CI(n5541), .CO(n5871), .S(n5555) );
XNOR2X4TS U6427 ( .A(n1178), .B(n3645), .Y(n6455) );
XNOR2X4TS U6428 ( .A(n4775), .B(n1211), .Y(n5246) );
ADDFHX4TS U6429 ( .A(n6300), .B(n6299), .CI(n6298), .CO(n6444), .S(n6317) );
ADDFHX2TS U6430 ( .A(n2284), .B(n2283), .CI(n2282), .CO(n2383), .S(n2301) );
ADDFHX4TS U6431 ( .A(n1958), .B(n1957), .CI(n1956), .CO(n3615), .S(n3325) );
ADDFHX4TS U6432 ( .A(n4339), .B(n4340), .CI(n4341), .CO(n7165), .S(n7079) );
ADDFHX4TS U6433 ( .A(n5298), .B(n5297), .CI(n5296), .CO(n5308), .S(n5305) );
ADDFHX4TS U6434 ( .A(n5160), .B(n5159), .CI(n5158), .CO(n5282), .S(n5296) );
XNOR2X4TS U6435 ( .A(n1041), .B(n762), .Y(n6066) );
ADDFHX2TS U6436 ( .A(n6476), .B(n6475), .CI(n6474), .CO(n6543), .S(n6478) );
ADDFHX4TS U6437 ( .A(n3774), .B(n3773), .CI(n3772), .CO(n7428), .S(n7425) );
ADDFHX2TS U6438 ( .A(n2882), .B(n2881), .CI(n2880), .CO(n2963), .S(n2903) );
ADDFHX4TS U6439 ( .A(n5301), .B(n5300), .CI(n5299), .CO(n5304), .S(n5303) );
ADDFHX4TS U6440 ( .A(n5289), .B(n5288), .CI(n5287), .CO(n5300), .S(n5293) );
BUFX20TS U6441 ( .A(DP_OP_168J27_122_4811_n8536), .Y(n2344) );
XNOR2X4TS U6442 ( .A(n2609), .B(n3447), .Y(n2131) );
ADDFHX2TS U6443 ( .A(n4359), .B(n4358), .CI(n4357), .CO(n4382), .S(n4342) );
ADDFHX2TS U6444 ( .A(n4481), .B(n4480), .CI(n4479), .CO(n4653), .S(n4545) );
ADDFHX2TS U6445 ( .A(n931), .B(n5489), .CI(n5488), .CO(n5548), .S(n5456) );
ADDFHX4TS U6446 ( .A(n5295), .B(n5294), .CI(n5293), .CO(n5302), .S(n4830) );
ADDFHX4TS U6447 ( .A(n4790), .B(n4789), .CI(n4788), .CO(n5294), .S(n4826) );
XOR2X4TS U6448 ( .A(n1116), .B(n10350), .Y(n5425) );
ADDFHX4TS U6449 ( .A(n4126), .B(n4125), .CI(n4124), .CO(n7458), .S(n7449) );
ADDFHX4TS U6450 ( .A(n2016), .B(n2015), .CI(n2014), .CO(n2059), .S(n2027) );
ADDFHX2TS U6451 ( .A(n2019), .B(n2018), .CI(n2017), .CO(n2044), .S(n2015) );
ADDFHX4TS U6452 ( .A(n7195), .B(n7193), .CI(n7194), .CO(n7331), .S(n7326) );
XNOR2X2TS U6453 ( .A(n911), .B(DP_OP_168J27_122_4811_n6574), .Y(n1968) );
ADDFHX2TS U6454 ( .A(n6181), .B(n6180), .CI(n6179), .CO(n6204), .S(n6197) );
OAI21X4TS U6455 ( .A0(n8161), .A1(n931), .B0(n5458), .Y(n5427) );
XNOR2X4TS U6456 ( .A(n1127), .B(n9619), .Y(n6458) );
ADDFHX2TS U6457 ( .A(n3154), .B(n3153), .CI(n3152), .CO(n7407), .S(n7405) );
ADDFHX2TS U6458 ( .A(n3172), .B(n3171), .CI(n3170), .CO(n3230), .S(n3152) );
ADDFHX2TS U6459 ( .A(n3655), .B(n3654), .CI(n3653), .CO(n3780), .S(n3663) );
ADDFHX4TS U6460 ( .A(n4828), .B(n4827), .CI(n4826), .CO(n4831), .S(n4656) );
XNOR2X4TS U6461 ( .A(n1221), .B(n5565), .Y(n4162) );
BUFX20TS U6462 ( .A(Op_MY[31]), .Y(n9959) );
OAI22X2TS U6463 ( .A0(n1150), .A1(n2293), .B0(n2321), .B1(n2583), .Y(n2361)
);
ADDFHX2TS U6464 ( .A(n10321), .B(n6172), .CI(n6171), .CO(n6284), .S(n6186)
);
ADDFHX2TS U6465 ( .A(n1973), .B(n1972), .CI(n1971), .CO(n1985), .S(n1979) );
OAI22X2TS U6466 ( .A0(n3981), .A1(n1158), .B0(n5646), .B1(n3718), .Y(n3983)
);
XNOR2X4TS U6467 ( .A(n3589), .B(n9616), .Y(n5265) );
ADDFHX4TS U6468 ( .A(n6317), .B(n6316), .CI(n6315), .CO(n7541), .S(n7531) );
ADDFHX4TS U6469 ( .A(n6223), .B(n6222), .CI(n6221), .CO(n6315), .S(n6227) );
ADDFHX4TS U6470 ( .A(n7705), .B(n7704), .CI(n7703), .CO(n8241), .S(n8245) );
ADDFHX4TS U6471 ( .A(n7714), .B(n7713), .CI(n7712), .CO(n7734), .S(n7704) );
ADDFHX4TS U6472 ( .A(n2780), .B(n2779), .CI(n2778), .CO(n2872), .S(n2753) );
OAI22X2TS U6473 ( .A0(n8179), .A1(n5969), .B0(n6707), .B1(n6308), .Y(n6137)
);
INVX6TS U6474 ( .A(n7834), .Y(n8081) );
OAI22X2TS U6475 ( .A0(n3695), .A1(n1068), .B0(n924), .B1(n3755), .Y(n3742)
);
XNOR2X4TS U6476 ( .A(n916), .B(n905), .Y(n2322) );
ADDFHX4TS U6477 ( .A(n3666), .B(n3665), .CI(n3664), .CO(n3764), .S(n3662) );
INVX2TS U6478 ( .A(n7872), .Y(n8034) );
NAND2X2TS U6479 ( .A(n4444), .B(n822), .Y(n7872) );
NOR2X4TS U6480 ( .A(n1237), .B(n1181), .Y(n1787) );
BUFX12TS U6481 ( .A(n8488), .Y(n7321) );
XNOR2X2TS U6482 ( .A(n7850), .B(n902), .Y(n3369) );
NOR2X1TS U6483 ( .A(n927), .B(n10324), .Y(n6008) );
OAI22X1TS U6484 ( .A0(n4324), .A1(n2957), .B0(n10334), .B1(n3393), .Y(n3382)
);
NAND2X1TS U6485 ( .A(n4608), .B(n4814), .Y(n4494) );
ADDFHX2TS U6486 ( .A(n3213), .B(n3212), .CI(n3211), .CO(n3244), .S(n3217) );
ADDFX2TS U6487 ( .A(n6103), .B(n6102), .CI(n6101), .CO(n6104), .S(n6149) );
OAI22X1TS U6488 ( .A0(n5632), .A1(n4564), .B0(n5901), .B1(n1049), .Y(n5906)
);
NAND2X2TS U6489 ( .A(n5353), .B(n5348), .Y(n5350) );
OAI22X1TS U6490 ( .A0(n1136), .A1(n4326), .B0(n4392), .B1(n4362), .Y(n4353)
);
INVX2TS U6491 ( .A(n7585), .Y(n7346) );
NOR2X1TS U6492 ( .A(n6892), .B(n1452), .Y(n6975) );
NOR2X1TS U6493 ( .A(n6966), .B(n1452), .Y(n7023) );
OAI22X1TS U6494 ( .A0(n7865), .A1(n2324), .B0(n7864), .B1(n2358), .Y(n2330)
);
OAI22X1TS U6495 ( .A0(n2895), .A1(n2428), .B0(n1176), .B1(n2485), .Y(n2441)
);
OAI22X1TS U6496 ( .A0(n2895), .A1(n2343), .B0(n1421), .B1(n2428), .Y(n2462)
);
INVX2TS U6497 ( .A(n7248), .Y(n7282) );
BUFX8TS U6498 ( .A(n1908), .Y(n2310) );
OAI22X2TS U6499 ( .A0(n2347), .A1(n2005), .B0(n2345), .B1(n2034), .Y(n2053)
);
NAND2X1TS U6500 ( .A(n9004), .B(n1831), .Y(n1833) );
ADDFHX2TS U6501 ( .A(n1993), .B(n1992), .CI(n1991), .CO(n2025), .S(n2002) );
NAND2X1TS U6502 ( .A(n3517), .B(n3552), .Y(n3522) );
NAND2X1TS U6503 ( .A(n8086), .B(n8034), .Y(n4377) );
NAND2X1TS U6504 ( .A(n2733), .B(n2928), .Y(n2707) );
INVX2TS U6505 ( .A(n8951), .Y(n3135) );
NOR2X2TS U6506 ( .A(n8764), .B(n8549), .Y(n8551) );
NAND2X1TS U6507 ( .A(n7499), .B(n8583), .Y(n7501) );
OAI21X2TS U6508 ( .A0(n8558), .A1(n8691), .B0(n8559), .Y(n8571) );
OAI21X2TS U6509 ( .A0(n1097), .A1(n7905), .B0(n7904), .Y(n7915) );
NAND2X1TS U6510 ( .A(n8647), .B(n8646), .Y(n8648) );
INVX2TS U6511 ( .A(zero_flag), .Y(n10010) );
INVX2TS U6512 ( .A(n8119), .Y(add_x_19_n189) );
INVX2TS U6513 ( .A(n649), .Y(n10024) );
INVX2TS U6514 ( .A(n667), .Y(n10026) );
INVX2TS U6515 ( .A(n694), .Y(n1821) );
INVX2TS U6516 ( .A(n1822), .Y(n10027) );
NAND3X2TS U6517 ( .A(n9550), .B(n10378), .C(n1775), .Y(n10635) );
CLKBUFX2TS U6518 ( .A(n1199), .Y(n10590) );
BUFX3TS U6519 ( .A(n10590), .Y(n10589) );
NOR2X4TS U6520 ( .A(n7432), .B(FS_Module_state_reg[1]), .Y(n9953) );
NOR2XLTS U6521 ( .A(n10358), .B(FS_Module_state_reg[3]), .Y(n1824) );
NOR2XLTS U6522 ( .A(n10359), .B(FS_Module_state_reg[1]), .Y(n1823) );
NAND2X1TS U6523 ( .A(n1824), .B(n1823), .Y(n9955) );
AOI21X1TS U6524 ( .A0(n10082), .A1(n10083), .B0(n10084), .Y(n9086) );
NOR2X2TS U6525 ( .A(n10167), .B(n10165), .Y(n9374) );
NAND2X1TS U6526 ( .A(n9374), .B(n10161), .Y(n1827) );
AOI21X1TS U6527 ( .A0(n9373), .A1(n10161), .B0(n1825), .Y(n1826) );
NOR2X2TS U6528 ( .A(n10121), .B(n10122), .Y(n9032) );
NOR2X1TS U6529 ( .A(n10112), .B(n9032), .Y(n1829) );
NAND2X1TS U6530 ( .A(n1829), .B(n9064), .Y(n9039) );
NOR2X1TS U6531 ( .A(n10135), .B(n10142), .Y(n9040) );
NOR2X2TS U6532 ( .A(n10113), .B(n10114), .Y(n9055) );
NOR2X2TS U6533 ( .A(n9040), .B(n9055), .Y(n9004) );
NOR2X2TS U6534 ( .A(n10102), .B(n10103), .Y(n9007) );
NOR2X2TS U6535 ( .A(n10123), .B(n10124), .Y(n9013) );
NOR2X1TS U6536 ( .A(n9007), .B(n9013), .Y(n1831) );
NOR2X1TS U6537 ( .A(n9039), .B(n1833), .Y(n1835) );
NAND2X1TS U6538 ( .A(n10185), .B(n10186), .Y(n9066) );
OAI21X1TS U6539 ( .A0(n9032), .A1(n9066), .B0(n10175), .Y(n1828) );
AOI21X2TS U6540 ( .A0(n1829), .A1(n10126), .B0(n1828), .Y(n9038) );
NAND2X1TS U6541 ( .A(n10135), .B(n10142), .Y(n9049) );
AOI21X1TS U6542 ( .A0(n9006), .A1(n1831), .B0(n1830), .Y(n1832) );
OAI21X1TS U6543 ( .A0(n9038), .A1(n1833), .B0(n1832), .Y(n1834) );
AOI21X4TS U6544 ( .A0(n8996), .A1(n1835), .B0(n1834), .Y(n9150) );
NOR2X1TS U6545 ( .A(n10133), .B(n10140), .Y(n8880) );
NOR2X2TS U6546 ( .A(n10132), .B(n10139), .Y(n8884) );
NOR2X2TS U6547 ( .A(n8880), .B(n8884), .Y(n8922) );
NOR2X2TS U6548 ( .A(n10131), .B(n10138), .Y(n8926) );
NOR2X2TS U6549 ( .A(n10116), .B(n10117), .Y(n8935) );
NOR2X2TS U6550 ( .A(n10105), .B(n10106), .Y(n9101) );
NOR2X1TS U6551 ( .A(n10134), .B(n10141), .Y(n8867) );
NOR2X2TS U6552 ( .A(n10110), .B(n10111), .Y(n8911) );
NOR2X1TS U6553 ( .A(n8867), .B(n8911), .Y(n1837) );
OR2X2TS U6554 ( .A(n1842), .B(n8897), .Y(n9137) );
INVX2TS U6555 ( .A(n9137), .Y(n9570) );
NOR2X1TS U6556 ( .A(n10130), .B(n10137), .Y(n8917) );
NOR2X2TS U6557 ( .A(n10108), .B(n10109), .Y(n9428) );
NOR2X2TS U6558 ( .A(n8917), .B(n9428), .Y(n9170) );
NOR2X2TS U6559 ( .A(n10088), .B(n10089), .Y(n9172) );
NOR2X2TS U6560 ( .A(n10187), .B(n10101), .Y(n9178) );
INVX2TS U6561 ( .A(n9272), .Y(n9502) );
NOR2X2TS U6562 ( .A(n10085), .B(n10086), .Y(n9292) );
NOR2X2TS U6563 ( .A(n10099), .B(n10100), .Y(n9297) );
BUFX3TS U6564 ( .A(n9108), .Y(n9492) );
NAND2X1TS U6565 ( .A(n1100), .B(n10174), .Y(n1846) );
NOR2X1TS U6566 ( .A(n9502), .B(n1846), .Y(n1848) );
NAND2X1TS U6567 ( .A(n9306), .B(n1848), .Y(n1850) );
NAND2X1TS U6568 ( .A(n10118), .B(n10119), .Y(n8891) );
NAND2X1TS U6569 ( .A(n10134), .B(n10141), .Y(n8905) );
OAI21X1TS U6570 ( .A0(n8911), .A1(n8905), .B0(n10091), .Y(n1836) );
AOI21X2TS U6571 ( .A0(n8908), .A1(n1837), .B0(n1836), .Y(n8896) );
NAND2X1TS U6572 ( .A(n10133), .B(n10140), .Y(n8898) );
NAND2X1TS U6573 ( .A(n10132), .B(n10139), .Y(n8885) );
OAI21X1TS U6574 ( .A0(n8884), .A1(n8898), .B0(n8885), .Y(n8872) );
INVX2TS U6575 ( .A(n8872), .Y(n8927) );
INVX2TS U6576 ( .A(n1838), .Y(n1840) );
NAND2X1TS U6577 ( .A(n10131), .B(n10138), .Y(n8925) );
NAND2X1TS U6578 ( .A(n10181), .B(n10182), .Y(n8933) );
INVX2TS U6579 ( .A(n9138), .Y(n9577) );
OAI21X1TS U6580 ( .A0(n9428), .A1(n9421), .B0(n10177), .Y(n9162) );
NAND2X1TS U6581 ( .A(n10187), .B(n10180), .Y(n9179) );
OAI21X1TS U6582 ( .A0(n9178), .A1(n10129), .B0(n9179), .Y(n1843) );
AOI21X2TS U6583 ( .A0(n9162), .A1(n1844), .B0(n1843), .Y(n9505) );
NAND2X1TS U6584 ( .A(n9493), .B(n10174), .Y(n1845) );
AOI21X1TS U6585 ( .A0(n9577), .A1(n1848), .B0(n1847), .Y(n1849) );
XNOR2X1TS U6586 ( .A(n1851), .B(n10049), .Y(n1852) );
OAI2BB1X1TS U6587 ( .A0N(n735), .A1N(n1852), .B0(n10508), .Y(n9567) );
AOI211X1TS U6588 ( .A0(n9953), .A1(n10010), .B0(n9550), .C0(n1853), .Y(n1854) );
NOR2X1TS U6589 ( .A(n10378), .B(n10359), .Y(n9552) );
NAND3X1TS U6590 ( .A(n9552), .B(n10358), .C(n1775), .Y(n9518) );
XNOR2X2TS U6591 ( .A(n1106), .B(n900), .Y(n1856) );
OAI22X2TS U6592 ( .A0(n1150), .A1(n1856), .B0(n1859), .B1(n2639), .Y(n2710)
);
NOR2BX2TS U6593 ( .AN(n1673), .B(n992), .Y(n2717) );
XNOR2X1TS U6594 ( .A(n2478), .B(n1673), .Y(n1857) );
OAI22X2TS U6595 ( .A0(n2007), .A1(n1857), .B0(n1856), .B1(n1119), .Y(n9780)
);
NAND2X1TS U6596 ( .A(n9781), .B(n9780), .Y(n9783) );
INVX2TS U6597 ( .A(n9783), .Y(n9786) );
NAND2X1TS U6598 ( .A(n2710), .B(n2717), .Y(n9785) );
INVX2TS U6599 ( .A(n9785), .Y(n1858) );
OAI22X2TS U6600 ( .A0(n967), .A1(n10338), .B0(n2080), .B1(n1862), .Y(n2806)
);
NOR2X1TS U6601 ( .A(n2807), .B(n2806), .Y(n9789) );
NAND2X1TS U6602 ( .A(n2807), .B(n2806), .Y(n9790) );
NOR2BX1TS U6603 ( .AN(n2640), .B(n994), .Y(n1876) );
OAI22X1TS U6604 ( .A0(n2773), .A1(n1864), .B0(n992), .B1(n1869), .Y(n1874)
);
NAND2X1TS U6605 ( .A(n3013), .B(n3012), .Y(n9795) );
INVX2TS U6606 ( .A(n9795), .Y(n1867) );
AOI21X4TS U6607 ( .A0(n9796), .A1(n1790), .B0(n1867), .Y(n9803) );
OAI22X1TS U6608 ( .A0(n1150), .A1(n1868), .B0(n1880), .B1(n2583), .Y(n1894)
);
XNOR2X1TS U6609 ( .A(n894), .B(n2521), .Y(n1881) );
OAI22X1TS U6610 ( .A0(n967), .A1(n1869), .B0(n992), .B1(n1881), .Y(n1893) );
XOR2X4TS U6611 ( .A(DP_OP_168J27_122_4811_n8529), .B(
DP_OP_168J27_122_4811_n8530), .Y(n1870) );
XNOR2X1TS U6612 ( .A(n935), .B(n2519), .Y(n1871) );
OAI22X2TS U6613 ( .A0(n1169), .A1(n1871), .B0(n994), .B1(n1884), .Y(n1885)
);
ADDFHX2TS U6614 ( .A(n1876), .B(n1875), .CI(n1874), .CO(n3000), .S(n3013) );
NAND2X1TS U6615 ( .A(n3021), .B(n3000), .Y(n9800) );
OAI21X4TS U6616 ( .A0(n9803), .A1(n9799), .B0(n9800), .Y(n9805) );
XNOR2X1TS U6617 ( .A(n911), .B(n2519), .Y(n1877) );
XNOR2X1TS U6618 ( .A(DP_OP_168J27_122_4811_n6644), .B(
DP_OP_168J27_122_4811_n8472), .Y(n1900) );
OAI22X1TS U6619 ( .A0(n1877), .A1(n2205), .B0(DP_OP_168J27_122_4811_n6618),
.B1(n1900), .Y(n1902) );
OAI22X1TS U6620 ( .A0(n2205), .A1(n10288), .B0(n995), .B1(n1879), .Y(n1901)
);
NOR2BX1TS U6621 ( .AN(n1673), .B(n3371), .Y(n1888) );
XNOR2X1TS U6622 ( .A(n10289), .B(n10349), .Y(n1882) );
OAI22X1TS U6623 ( .A0(n967), .A1(n1881), .B0(n2080), .B1(n1882), .Y(n1886)
);
XNOR2X1TS U6624 ( .A(n2776), .B(n2434), .Y(n1883) );
XNOR2X2TS U6625 ( .A(n2776), .B(n2521), .Y(n1904) );
XOR2X1TS U6626 ( .A(n10289), .B(DP_OP_168J27_122_4811_n6574), .Y(n1898) );
OAI22X1TS U6627 ( .A0(n967), .A1(n1882), .B0(n992), .B1(n1898), .Y(n1913) );
OAI22X1TS U6628 ( .A0(n1169), .A1(n1884), .B0(n994), .B1(n1883), .Y(n1891)
);
NOR2X2TS U6629 ( .A(n3045), .B(n3053), .Y(n9810) );
NOR2X1TS U6630 ( .A(n9812), .B(n9810), .Y(n1896) );
AOI21X4TS U6631 ( .A0(n9805), .A1(n1896), .B0(n1895), .Y(n9818) );
OAI22X1TS U6632 ( .A0(n967), .A1(n1898), .B0(n992), .B1(n1897), .Y(n1918) );
OAI22X1TS U6633 ( .A0(n2205), .A1(n1900), .B0(n3371), .B1(n1899), .Y(n1917)
);
ADDHX1TS U6634 ( .A(n1902), .B(n1901), .CO(n1916), .S(n1924) );
XNOR2X1TS U6635 ( .A(n2478), .B(n902), .Y(n1935) );
OAI22X1TS U6636 ( .A0(n2007), .A1(n1905), .B0(n1935), .B1(n2583), .Y(n1952)
);
OAI22X2TS U6637 ( .A0(n2890), .A1(n1904), .B0(n993), .B1(n1903), .Y(n1911)
);
XNOR2X2TS U6638 ( .A(n1078), .B(n900), .Y(n1936) );
OAI22X1TS U6639 ( .A0(n1132), .A1(n10287), .B0(n998), .B1(n1909), .Y(n1929)
);
ADDFHX2TS U6640 ( .A(n1915), .B(n1914), .CI(n1913), .CO(n1920), .S(n1922) );
INVX2TS U6641 ( .A(n9824), .Y(n1925) );
OAI21X4TS U6642 ( .A0(n9818), .A1(n1927), .B0(n1926), .Y(n9829) );
XNOR2X1TS U6643 ( .A(n894), .B(Op_MY[8]), .Y(n1938) );
XNOR2X1TS U6644 ( .A(n894), .B(DP_OP_168J27_122_4811_n8480), .Y(n1970) );
OAI22X1TS U6645 ( .A0(n967), .A1(n1938), .B0(n2080), .B1(n1970), .Y(n1973)
);
XOR2X1TS U6646 ( .A(n10288), .B(DP_OP_168J27_122_4811_n6575), .Y(n1934) );
XNOR2X4TS U6647 ( .A(n1166), .B(n901), .Y(n1969) );
CMPR32X2TS U6648 ( .A(n1933), .B(n1932), .C(n1931), .CO(n1954), .S(n1961) );
OAI22X1TS U6649 ( .A0(n2007), .A1(n1935), .B0(n1946), .B1(n2639), .Y(n1940)
);
OAI22X1TS U6650 ( .A0(n3457), .A1(n1936), .B0(n2308), .B1(n1944), .Y(n1949)
);
OAI22X1TS U6651 ( .A0(n967), .A1(n1939), .B0(n2080), .B1(n1938), .Y(n1947)
);
XNOR2X2TS U6652 ( .A(n1077), .B(n2521), .Y(n1963) );
OAI22X1TS U6653 ( .A0(n3457), .A1(n1944), .B0(n2308), .B1(n1963), .Y(n1975)
);
OAI22X1TS U6654 ( .A0(n2007), .A1(n1946), .B0(n1964), .B1(n2583), .Y(n1974)
);
ADDFHX2TS U6655 ( .A(n1955), .B(n1954), .CI(n1953), .CO(n1978), .S(n1956) );
ADDFHX4TS U6656 ( .A(n1961), .B(n1960), .CI(n1959), .CO(n3340), .S(n3250) );
OR2X2TS U6657 ( .A(n3325), .B(n3340), .Y(n9832) );
NAND2X2TS U6658 ( .A(n752), .B(n9832), .Y(n9840) );
OAI22X1TS U6659 ( .A0(n1169), .A1(n1962), .B0(n994), .B1(n1997), .Y(n2004)
);
OAI22X2TS U6660 ( .A0(n1132), .A1(n1963), .B0(n2308), .B1(n1998), .Y(n1992)
);
OAI22X1TS U6661 ( .A0(n967), .A1(n1970), .B0(n992), .B1(n2001), .Y(n1994) );
ADDFHX4TS U6662 ( .A(n1979), .B(n1978), .CI(n1977), .CO(n3676), .S(n3623) );
NOR2X2TS U6663 ( .A(n9840), .B(n9842), .Y(n1983) );
NAND2X2TS U6664 ( .A(n3325), .B(n3340), .Y(n9833) );
INVX2TS U6665 ( .A(n9833), .Y(n1981) );
INVX2TS U6666 ( .A(n9835), .Y(n1980) );
OAI21X2TS U6667 ( .A0(n9839), .A1(n9842), .B0(n9843), .Y(n1982) );
AOI21X4TS U6668 ( .A0(n9829), .A1(n1983), .B0(n1982), .Y(n9848) );
XOR2X4TS U6669 ( .A(DP_OP_168J27_122_4811_n8537), .B(
DP_OP_168J27_122_4811_n8538), .Y(n1987) );
XNOR2X2TS U6670 ( .A(n1183), .B(n900), .Y(n2012) );
OAI22X2TS U6671 ( .A0(n2536), .A1(n1997), .B0(n993), .B1(n2020), .Y(n2010)
);
XNOR2X2TS U6672 ( .A(n2344), .B(n2521), .Y(n2005) );
OAI22X1TS U6673 ( .A0(n897), .A1(n1999), .B0(DP_OP_168J27_122_4811_n6618),
.B1(n2021), .Y(n2019) );
OAI22X1TS U6674 ( .A0(n2007), .A1(n2000), .B0(n2006), .B1(n2639), .Y(n2018)
);
OAI22X1TS U6675 ( .A0(n967), .A1(n2001), .B0(n2080), .B1(n2013), .Y(n2017)
);
XNOR2X4TS U6676 ( .A(n10285), .B(n2579), .Y(n2034) );
OAI22X1TS U6677 ( .A0(n2310), .A1(n2011), .B0(n3456), .B1(n2046), .Y(n2041)
);
XNOR2X1TS U6678 ( .A(DP_OP_168J27_122_4811_n8538), .B(n2434), .Y(n2035) );
OAI22X1TS U6679 ( .A0(n1113), .A1(n2012), .B0(DP_OP_168J27_122_4811_n6615),
.B1(n2035), .Y(n2040) );
OAI22X1TS U6680 ( .A0(n2773), .A1(n2013), .B0(n2772), .B1(n2048), .Y(n2039)
);
NOR2X2TS U6681 ( .A(n4004), .B(n3941), .Y(n9855) );
ADDFHX4TS U6682 ( .A(n2032), .B(n2031), .CI(n2030), .CO(n3771), .S(n3697) );
NOR2X2TS U6683 ( .A(n9855), .B(n9849), .Y(n9862) );
OAI22X1TS U6684 ( .A0(n897), .A1(n2033), .B0(n3371), .B1(n2104), .Y(n2078)
);
XNOR2X4TS U6685 ( .A(n2344), .B(DP_OP_168J27_122_4811_n6574), .Y(n2103) );
OAI22X1TS U6686 ( .A0(n2034), .A1(n3804), .B0(n3803), .B1(n2103), .Y(n2077)
);
XNOR2X2TS U6687 ( .A(n1183), .B(n2521), .Y(n2075) );
OAI22X1TS U6688 ( .A0(n2446), .A1(n2035), .B0(n999), .B1(n2075), .Y(n2076)
);
OAI22X1TS U6689 ( .A0(n2584), .A1(n2045), .B0(n2073), .B1(n2639), .Y(n2095)
);
OAI22X1TS U6690 ( .A0(n1169), .A1(n2047), .B0(n994), .B1(n2099), .Y(n2093)
);
OAI22X1TS U6691 ( .A0(n2773), .A1(n2048), .B0(n992), .B1(n2081), .Y(n2168)
);
XOR2X4TS U6692 ( .A(DP_OP_168J27_122_4811_n8539), .B(
DP_OP_168J27_122_4811_n8540), .Y(n2049) );
NAND2X6TS U6693 ( .A(n2049), .B(n3816), .Y(n2069) );
OAI22X2TS U6694 ( .A0(n3818), .A1(n2050), .B0(n1000), .B1(n2084), .Y(n2072)
);
OAI22X2TS U6695 ( .A0(n3818), .A1(n10294), .B0(n10334), .B1(n2051), .Y(n2071) );
ADDFHX4TS U6696 ( .A(n2060), .B(n2059), .CI(n2058), .CO(n3972), .S(n3941) );
OR2X2TS U6697 ( .A(n4011), .B(n3972), .Y(n9865) );
NAND2X2TS U6698 ( .A(n3723), .B(n3771), .Y(n9852) );
INVX2TS U6699 ( .A(n9864), .Y(n2061) );
OAI21X4TS U6700 ( .A0(n9848), .A1(n2063), .B0(n2062), .Y(n9869) );
OAI22X1TS U6701 ( .A0(n3818), .A1(n2083), .B0(n1000), .B1(n2070), .Y(n2123)
);
XNOR2X2TS U6702 ( .A(n1166), .B(n913), .Y(n2108) );
OAI22X1TS U6703 ( .A0(n2347), .A1(n2102), .B0(n1128), .B1(n2108), .Y(n2122)
);
OAI22X1TS U6704 ( .A0(n2205), .A1(n2112), .B0(n3371), .B1(n2156), .Y(n2150)
);
XOR2X4TS U6705 ( .A(DP_OP_168J27_122_4811_n8541), .B(n10214), .Y(n2064) );
NAND2X6TS U6706 ( .A(n2064), .B(DP_OP_168J27_122_4811_n6613), .Y(n2068) );
OAI22X1TS U6707 ( .A0(n1113), .A1(n2065), .B0(n999), .B1(n2154), .Y(n2148)
);
OAI22X1TS U6708 ( .A0(n1132), .A1(n2090), .B0(n3456), .B1(n2151), .Y(n2136)
);
OAI22X2TS U6709 ( .A0(n4393), .A1(n2067), .B0(n1129), .B1(n2066), .Y(n2115)
);
BUFX12TS U6710 ( .A(DP_OP_168J27_122_4811_n8471), .Y(n2519) );
OAI22X2TS U6711 ( .A0(n4324), .A1(n2070), .B0(n1001), .B1(n2153), .Y(n2140)
);
OAI22X1TS U6712 ( .A0(n1150), .A1(n2088), .B0(n2155), .B1(n2639), .Y(n2139)
);
ADDHX1TS U6713 ( .A(n2072), .B(n2071), .CO(n2171), .S(n2167) );
OAI22X1TS U6714 ( .A0(n2446), .A1(n2075), .B0(n999), .B1(n2074), .Y(n2085)
);
OAI22X1TS U6715 ( .A0(n1168), .A1(n2084), .B0(n1001), .B1(n2083), .Y(n2096)
);
OAI22X1TS U6716 ( .A0(n2773), .A1(n2092), .B0(n2080), .B1(n2109), .Y(n2105)
);
NOR2X1TS U6717 ( .A(n2890), .B(n2099), .Y(n2101) );
NOR2X1TS U6718 ( .A(n993), .B(n2111), .Y(n2100) );
OAI22X1TS U6719 ( .A0(n1131), .A1(n2103), .B0(n3803), .B1(n2102), .Y(n2120)
);
OAI22X1TS U6720 ( .A0(n983), .A1(n2104), .B0(n996), .B1(n2113), .Y(n2119) );
XNOR2X4TS U6721 ( .A(n914), .B(n1166), .Y(n2132) );
OAI22X1TS U6722 ( .A0(n1169), .A1(n2110), .B0(n994), .B1(n2133), .Y(n2142)
);
OAI22X1TS U6723 ( .A0(n2536), .A1(n2111), .B0(n993), .B1(n2110), .Y(n2127)
);
OAI22X1TS U6724 ( .A0(n2536), .A1(n2133), .B0(n2889), .B1(n2203), .Y(n2210)
);
XNOR2X1TS U6725 ( .A(n4798), .B(n2519), .Y(n2137) );
XNOR2X2TS U6726 ( .A(n4798), .B(n900), .Y(n2230) );
NAND2BX1TS U6727 ( .AN(n2640), .B(n4798), .Y(n2138) );
ADDFHX2TS U6728 ( .A(n2141), .B(n2140), .CI(n2139), .CO(n2208), .S(n2134) );
ADDFHX2TS U6729 ( .A(n2144), .B(n2143), .CI(n2142), .CO(n2207), .S(n2146) );
OAI22X2TS U6730 ( .A0(n2310), .A1(n2151), .B0(n3456), .B1(n2215), .Y(n2225)
);
OAI22X1TS U6731 ( .A0(n1168), .A1(n2153), .B0(n1001), .B1(n2231), .Y(n2223)
);
OAI22X1TS U6732 ( .A0(n2584), .A1(n2155), .B0(n2213), .B1(n2583), .Y(n2227)
);
OAI22X1TS U6733 ( .A0(n983), .A1(n2156), .B0(n3371), .B1(n2204), .Y(n2226)
);
ADDFHX4TS U6734 ( .A(n2177), .B(n2176), .CI(n2175), .CO(n2161), .S(n2178) );
NAND2X4TS U6735 ( .A(n9887), .B(n1809), .Y(n2200) );
ADDFHX4TS U6736 ( .A(n2180), .B(n2179), .CI(n2178), .CO(n4488), .S(n4199) );
ADDFHX4TS U6737 ( .A(n2192), .B(n2191), .CI(n2190), .CO(n4237), .S(n4091) );
ADDFHX4TS U6738 ( .A(n2195), .B(n2194), .CI(n2193), .CO(n4118), .S(n4011) );
OR2X2TS U6739 ( .A(n4091), .B(n4118), .Y(n9872) );
NAND2X2TS U6740 ( .A(n755), .B(n9872), .Y(n9880) );
NOR2X4TS U6741 ( .A(n2200), .B(n9880), .Y(n2202) );
NAND2X2TS U6742 ( .A(n4091), .B(n4118), .Y(n9873) );
INVX2TS U6743 ( .A(n9873), .Y(n2197) );
NAND2X2TS U6744 ( .A(n4199), .B(n4237), .Y(n9875) );
INVX2TS U6745 ( .A(n9875), .Y(n2196) );
AOI21X4TS U6746 ( .A0(n755), .A1(n2197), .B0(n2196), .Y(n9879) );
INVX2TS U6747 ( .A(n9882), .Y(n9885) );
INVX2TS U6748 ( .A(n9888), .Y(n2198) );
AOI21X4TS U6749 ( .A0(n9869), .A1(n2202), .B0(n2201), .Y(n9892) );
OAI22X1TS U6750 ( .A0(n2536), .A1(n2203), .B0(n993), .B1(n2256), .Y(n2269)
);
OAI22X1TS U6751 ( .A0(n2584), .A1(n2213), .B0(n2264), .B1(n2583), .Y(n2241)
);
OAI22X1TS U6752 ( .A0(n4393), .A1(n2214), .B0(n4392), .B1(n2260), .Y(n2240)
);
OAI22X1TS U6753 ( .A0(n1132), .A1(n2215), .B0(n2308), .B1(n2258), .Y(n2254)
);
OAI22X1TS U6754 ( .A0(n1113), .A1(n2216), .B0(DP_OP_168J27_122_4811_n6615),
.B1(n2236), .Y(n2252) );
OAI22X2TS U6755 ( .A0(n1459), .A1(n2230), .B0(n1175), .B1(n2259), .Y(n2262)
);
ADDFHX4TS U6756 ( .A(n2234), .B(n2233), .CI(n2232), .CO(n2249), .S(n2277) );
OAI22X1TS U6757 ( .A0(n1113), .A1(n2236), .B0(DP_OP_168J27_122_4811_n6615),
.B1(n2285), .Y(n2313) );
XNOR2X1TS U6758 ( .A(n2852), .B(n1673), .Y(n2237) );
OAI22X1TS U6759 ( .A0(n923), .A1(n2257), .B0(n996), .B1(n2306), .Y(n2282) );
OAI22X1TS U6760 ( .A0(n1132), .A1(n2258), .B0(n3456), .B1(n2309), .Y(n2305)
);
OAI22X1TS U6761 ( .A0(n1238), .A1(n2260), .B0(n2763), .B1(n2290), .Y(n2303)
);
OAI22X1TS U6762 ( .A0(n1150), .A1(n2264), .B0(n2293), .B1(n2639), .Y(n2296)
);
XNOR2X2TS U6763 ( .A(n2344), .B(n915), .Y(n2307) );
OAI22X2TS U6764 ( .A0(n3804), .A1(n2265), .B0(n2307), .B1(n3803), .Y(n2295)
);
OAI22X1TS U6765 ( .A0(n2082), .A1(n2266), .B0(n2772), .B1(n2286), .Y(n2294)
);
OAI22X1TS U6766 ( .A0(n1168), .A1(n2288), .B0(n1001), .B1(n2352), .Y(n2328)
);
XNOR2X2TS U6767 ( .A(n2852), .B(n2434), .Y(n2324) );
OAI22X1TS U6768 ( .A0(n7865), .A1(n2289), .B0(n3373), .B1(n2324), .Y(n2327)
);
OAI22X1TS U6769 ( .A0(n1238), .A1(n2290), .B0(n2763), .B1(n2354), .Y(n2326)
);
ADDHX1TS U6770 ( .A(n2292), .B(n2291), .CO(n2377), .S(n2312) );
NOR2BX1TS U6771 ( .AN(n1673), .B(n10339), .Y(n2362) );
XNOR2X4TS U6772 ( .A(n911), .B(n9973), .Y(n2333) );
OAI22X1TS U6773 ( .A0(n897), .A1(n2306), .B0(n995), .B1(n2333), .Y(n2371) );
OAI22X1TS U6774 ( .A0(n2347), .A1(n2307), .B0(n1128), .B1(n2323), .Y(n2370)
);
OAI22X1TS U6775 ( .A0(n1132), .A1(n2309), .B0(n3456), .B1(n2334), .Y(n2369)
);
NOR2X4TS U6776 ( .A(n9903), .B(n9907), .Y(n9914) );
OAI22X1TS U6777 ( .A0(n2773), .A1(n2322), .B0(n992), .B1(n2348), .Y(n2338)
);
XNOR2X1TS U6778 ( .A(n4838), .B(DP_OP_168J27_122_4811_n6574), .Y(n2343) );
OAI22X1TS U6779 ( .A0(n1136), .A1(n2353), .B0(n2763), .B1(n2439), .Y(n2419)
);
OAI22X1TS U6780 ( .A0(n3457), .A1(n2334), .B0(n998), .B1(n2355), .Y(n2373)
);
XOR2X4TS U6781 ( .A(DP_OP_168J27_122_4811_n8547), .B(
DP_OP_168J27_122_4811_n8548), .Y(n2335) );
XNOR2X2TS U6782 ( .A(n10296), .B(n1640), .Y(n2423) );
OAI22X1TS U6783 ( .A0(n3473), .A1(n2342), .B0(n10339), .B1(n2437), .Y(n2463)
);
OAI22X1TS U6784 ( .A0(n2348), .A1(n2082), .B0(n2772), .B1(n2431), .Y(n2487)
);
OAI22X1TS U6785 ( .A0(n1169), .A1(n2349), .B0(n2889), .B1(n2425), .Y(n2486)
);
OAI22X1TS U6786 ( .A0(n2536), .A1(n2350), .B0(n2889), .B1(n2349), .Y(n2368)
);
OAI22X1TS U6787 ( .A0(n1238), .A1(n2354), .B0(n1129), .B1(n2353), .Y(n2366)
);
NOR2BX1TS U6788 ( .AN(n2519), .B(n7934), .Y(n2461) );
OAI22X2TS U6789 ( .A0(n7865), .A1(n2358), .B0(n7864), .B1(n2440), .Y(n2460)
);
OAI22X1TS U6790 ( .A0(n2584), .A1(n2359), .B0(n2430), .B1(n1119), .Y(n2459)
);
CMPR32X2TS U6791 ( .A(n2371), .B(n2370), .C(n2369), .CO(n2392), .S(n2385) );
NOR2X4TS U6792 ( .A(n5271), .B(n5224), .Y(n9922) );
NOR2X4TS U6793 ( .A(n5088), .B(n5087), .Y(n9920) );
NAND2X2TS U6794 ( .A(n4822), .B(n4821), .Y(n9893) );
NAND2X2TS U6795 ( .A(n2411), .B(n2235), .Y(n9898) );
INVX2TS U6796 ( .A(n9898), .Y(n2412) );
AOI21X4TS U6797 ( .A0(n9899), .A1(n9896), .B0(n2412), .Y(n9904) );
OAI21X4TS U6798 ( .A0(n9904), .A1(n9907), .B0(n9908), .Y(n9913) );
NAND2X2TS U6799 ( .A(n5087), .B(n5088), .Y(n9919) );
INVX2TS U6800 ( .A(n9919), .Y(n2413) );
AOI21X4TS U6801 ( .A0(n9913), .A1(n2416), .B0(n2415), .Y(n2417) );
XOR2X2TS U6802 ( .A(n1183), .B(n1786), .Y(n2445) );
XNOR2X2TS U6803 ( .A(n2606), .B(n913), .Y(n2485) );
OAI22X1TS U6804 ( .A0(n2773), .A1(n2431), .B0(n2080), .B1(n2433), .Y(n2489)
);
OAI22X1TS U6805 ( .A0(n3818), .A1(n2432), .B0(n1000), .B1(
DP_OP_168J27_122_4811_n6343), .Y(n2560) );
OAI22X2TS U6806 ( .A0(n2773), .A1(n2433), .B0(n992), .B1(n2557), .Y(n2559)
);
NAND2X4TS U6807 ( .A(DP_OP_168J27_122_4811_n6581), .B(
DP_OP_168J27_122_4811_n6609), .Y(n2449) );
OAI22X1TS U6808 ( .A0(n1122), .A1(n2447), .B0(n3813), .B1(n2522), .Y(n2558)
);
XNOR2X2TS U6809 ( .A(n935), .B(n9612), .Y(n2535) );
OAI22X1TS U6810 ( .A0(n923), .A1(n2436), .B0(n996), .B1(n2538), .Y(n2532) );
OAI22X1TS U6811 ( .A0(n3473), .A1(n2437), .B0(n10339), .B1(n2477), .Y(n2494)
);
OAI22X1TS U6812 ( .A0(n2068), .A1(n2439), .B0(n4392), .B1(n2438), .Y(n2493)
);
OAI22X1TS U6813 ( .A0(n3375), .A1(n2440), .B0(n3373), .B1(n2484), .Y(n2492)
);
OAI22X1TS U6814 ( .A0(n2446), .A1(n2445), .B0(n999), .B1(n2561), .Y(n2527)
);
ADDHX1TS U6815 ( .A(n2458), .B(n2457), .CO(n2526), .S(n2476) );
ADDFHX2TS U6816 ( .A(n2470), .B(n2469), .CI(n2468), .CO(n2510), .S(n2518) );
NOR2BX1TS U6817 ( .AN(n1673), .B(n7932), .Y(n2542) );
OAI22X1TS U6818 ( .A0(n2584), .A1(n2479), .B0(n2562), .B1(n2639), .Y(n2540)
);
OAI22X1TS U6819 ( .A0(n1459), .A1(n2485), .B0(n1175), .B1(n2556), .Y(n2523)
);
ADDFHX2TS U6820 ( .A(n2494), .B(n2493), .CI(n2492), .CO(n2554), .S(n2498) );
ADDFHX4TS U6821 ( .A(n2509), .B(n2508), .CI(n2507), .CO(n2514), .S(n2517) );
NOR2X2TS U6822 ( .A(n5684), .B(n5663), .Y(n9931) );
NOR2X4TS U6823 ( .A(n9933), .B(n9931), .Y(n2652) );
OAI22X1TS U6824 ( .A0(n912), .A1(n1791), .B0(n3811), .B1(n899), .Y(n2598) );
XNOR2X2TS U6825 ( .A(n7850), .B(n2521), .Y(n2580) );
OAI22X1TS U6826 ( .A0(n1122), .A1(n2522), .B0(n1135), .B1(n2580), .Y(n2596)
);
OAI22X1TS U6827 ( .A0(n4324), .A1(DP_OP_168J27_122_4811_n6343), .B0(n1000),
.B1(DP_OP_168J27_122_4811_n6342), .Y(n2602) );
OAI22X1TS U6828 ( .A0(n923), .A1(n2538), .B0(n996), .B1(n2605), .Y(n2593) );
OAI22X1TS U6829 ( .A0(n2310), .A1(n2539), .B0(n998), .B1(n2594), .Y(n2592)
);
ADDFHX2TS U6830 ( .A(n2542), .B(n2541), .CI(n2540), .CO(n2591), .S(n2551) );
XNOR2X2TS U6831 ( .A(n4838), .B(n902), .Y(n2607) );
OAI22X1TS U6832 ( .A0(n2082), .A1(n2557), .B0(n2772), .B1(n2610), .Y(n2588)
);
NOR2X4TS U6833 ( .A(n1256), .B(n5368), .Y(n2651) );
NAND2X2TS U6834 ( .A(n5582), .B(n5578), .Y(n9934) );
OAI21X4TS U6835 ( .A0(n9933), .A1(n9930), .B0(n9934), .Y(n2657) );
INVX2TS U6836 ( .A(n2569), .Y(n2642) );
INVX2TS U6837 ( .A(n2654), .Y(n2570) );
OAI22X4TS U6838 ( .A0(n3838), .A1(n899), .B0(n1109), .B1(n10355), .Y(n2839)
);
INVX2TS U6839 ( .A(n2839), .Y(n2759) );
ADDFHX2TS U6840 ( .A(n2593), .B(n2592), .CI(n2591), .CO(n2664), .S(n2585) );
OAI22X1TS U6841 ( .A0(n2310), .A1(n2594), .B0(DP_OP_168J27_122_4811_n6617),
.B1(n2672), .Y(n2668) );
ADDFHX2TS U6842 ( .A(n2598), .B(n2597), .CI(n2596), .CO(n2666), .S(n2615) );
XNOR2X2TS U6843 ( .A(DP_OP_168J27_122_4811_n6644), .B(Op_MY[22]), .Y(n2689)
);
OAI22X2TS U6844 ( .A0(n2895), .A1(n2607), .B0(n1175), .B1(n2691), .Y(n2699)
);
OAI22X1TS U6845 ( .A0(n2082), .A1(n2610), .B0(n2772), .B1(n2693), .Y(n2671)
);
OAI22X1TS U6846 ( .A0(n3375), .A1(n2611), .B0(n3373), .B1(n2690), .Y(n2670)
);
OAI22X1TS U6847 ( .A0(n2536), .A1(n2612), .B0(n2889), .B1(n2694), .Y(n2669)
);
NOR2X4TS U6848 ( .A(n5566), .B(n5701), .Y(n2655) );
INVX2TS U6849 ( .A(n2655), .Y(n2625) );
NAND2X2TS U6850 ( .A(n5701), .B(n867), .Y(n2653) );
XNOR2X4TS U6851 ( .A(n2627), .B(n2626), .Y(n2649) );
INVX2TS U6852 ( .A(n9780), .Y(n2713) );
XNOR2X4TS U6853 ( .A(n790), .B(DP_OP_168J27_122_4811_n8499), .Y(n2720) );
AND2X4TS U6854 ( .A(DP_OP_168J27_122_4811_n8525), .B(n768), .Y(n2719) );
XNOR2X4TS U6855 ( .A(n2720), .B(n2719), .Y(n3733) );
XOR2X1TS U6856 ( .A(n758), .B(n2720), .Y(n2629) );
XOR2X2TS U6857 ( .A(DP_OP_168J27_122_4811_n8525), .B(n768), .Y(n2628) );
NAND2X2TS U6858 ( .A(n2629), .B(n4063), .Y(n2635) );
INVX2TS U6859 ( .A(n9781), .Y(n2724) );
INVX2TS U6860 ( .A(n8129), .Y(n2723) );
XNOR2X1TS U6861 ( .A(n929), .B(n5898), .Y(n2716) );
OAI22X1TS U6862 ( .A0(n2716), .A1(n1007), .B0(n4533), .B1(n1009), .Y(n2636)
);
INVX2TS U6863 ( .A(n2729), .Y(n2638) );
NAND2X1TS U6864 ( .A(n2637), .B(n2636), .Y(n2727) );
NAND2X1TS U6865 ( .A(n2638), .B(n2727), .Y(n2641) );
NOR2BX1TS U6866 ( .AN(n2640), .B(n1119), .Y(n9779) );
INVX2TS U6867 ( .A(n9779), .Y(n2647) );
NOR2BX2TS U6868 ( .AN(n931), .B(n3256), .Y(n7975) );
INVX2TS U6869 ( .A(n7975), .Y(n2646) );
NOR2BX1TS U6870 ( .AN(n4533), .B(n1007), .Y(n2645) );
CLKXOR2X2TS U6871 ( .A(n2641), .B(n2728), .Y(n2648) );
AFHCONX2TS U6872 ( .A(n2647), .B(n2646), .CI(n2645), .CON(n2728), .S(n9939)
);
NAND2X4TS U6873 ( .A(n2649), .B(n2648), .Y(n8840) );
NAND2X4TS U6874 ( .A(n2658), .B(n2652), .Y(n2926) );
OAI21X4TS U6875 ( .A0(n2655), .A1(n2654), .B0(n2653), .Y(n2656) );
AOI21X4TS U6876 ( .A0(n2658), .A1(n2657), .B0(n2656), .Y(n2933) );
INVX2TS U6877 ( .A(n3118), .Y(n2659) );
OAI2BB1X4TS U6878 ( .A0N(n2935), .A1N(n3111), .B0(n2659), .Y(n2708) );
ADDFHX4TS U6879 ( .A(n2665), .B(n2664), .CI(n2663), .CO(n2782), .S(n2681) );
OAI22X1TS U6880 ( .A0(n2310), .A1(n2672), .B0(DP_OP_168J27_122_4811_n6617),
.B1(n2747), .Y(n2752) );
OAI22X1TS U6881 ( .A0(n1238), .A1(n2673), .B0(n2763), .B1(n2764), .Y(n2751)
);
OAI22X1TS U6882 ( .A0(n3838), .A1(n10355), .B0(n7932), .B1(n10322), .Y(n2761) );
CMPR32X2TS U6883 ( .A(n2688), .B(n2687), .C(n2759), .CO(n2741), .S(n2660) );
OAI22X1TS U6884 ( .A0(n7865), .A1(n2690), .B0(n7864), .B1(n2771), .Y(n2746)
);
OAI22X1TS U6885 ( .A0(n2347), .A1(n2692), .B0(n2345), .B1(n2748), .Y(n2770)
);
OAI22X1TS U6886 ( .A0(n2890), .A1(n2694), .B0(n993), .B1(n2777), .Y(n2768)
);
OAI22X1TS U6887 ( .A0(n907), .A1(n2703), .B0(n3472), .B1(n2775), .Y(n2756)
);
NAND2X4TS U6888 ( .A(n5903), .B(n5904), .Y(n2928) );
XNOR2X4TS U6889 ( .A(n2708), .B(n2707), .Y(n2826) );
INVX2TS U6890 ( .A(n8130), .Y(n2800) );
INVX2TS U6891 ( .A(n6037), .Y(n2799) );
INVX2TS U6892 ( .A(n2710), .Y(n2798) );
XOR2X4TS U6893 ( .A(n2801), .B(n2714), .Y(n2715) );
XNOR2X1TS U6894 ( .A(n982), .B(n5898), .Y(n2803) );
OAI22X1TS U6895 ( .A0(n2803), .A1(n1007), .B0(n2716), .B1(n1009), .Y(n2814)
);
XNOR2X4TS U6896 ( .A(DP_OP_168J27_122_4811_n8499), .B(
DP_OP_168J27_122_4811_n8500), .Y(n2787) );
NOR2BX2TS U6897 ( .AN(n931), .B(n1190), .Y(n6036) );
INVX2TS U6898 ( .A(n6036), .Y(n2790) );
INVX2TS U6899 ( .A(n2717), .Y(n2789) );
XNOR2X1TS U6900 ( .A(n2790), .B(n2789), .Y(n2813) );
NAND2X2TS U6901 ( .A(n2720), .B(n2719), .Y(n2721) );
NAND2X2TS U6902 ( .A(n2726), .B(n2725), .Y(n2820) );
NAND2X1TS U6903 ( .A(n2823), .B(n2820), .Y(n2730) );
XNOR2X1TS U6904 ( .A(n2730), .B(n2822), .Y(n2825) );
NAND2X2TS U6905 ( .A(n3111), .B(n2733), .Y(n2735) );
INVX2TS U6906 ( .A(n2928), .Y(n2732) );
AOI21X4TS U6907 ( .A0(n3118), .A1(n2733), .B0(n2732), .Y(n2734) );
OAI21X4TS U6908 ( .A0(n9932), .A1(n2735), .B0(n2734), .Y(n2786) );
OAI22X1TS U6909 ( .A0(n3457), .A1(n2747), .B0(n998), .B1(n2860), .Y(n2867)
);
OAI22X1TS U6910 ( .A0(n3804), .A1(n2748), .B0(n1128), .B1(n2862), .Y(n2866)
);
OAI22X1TS U6911 ( .A0(n897), .A1(n2762), .B0(n995), .B1(n2863), .Y(n2845) );
OAI22X1TS U6912 ( .A0(n1238), .A1(n2764), .B0(n4392), .B1(n2849), .Y(n2843)
);
OAI22X2TS U6913 ( .A0(n7865), .A1(n2771), .B0(n3373), .B1(n2853), .Y(n2841)
);
OAI22X1TS U6914 ( .A0(n1169), .A1(n2777), .B0(n994), .B1(n2850), .Y(n2846)
);
NOR2X4TS U6915 ( .A(n6012), .B(n5986), .Y(n2929) );
INVX2TS U6916 ( .A(n2929), .Y(n2784) );
NAND2X2TS U6917 ( .A(n6012), .B(n5986), .Y(n2927) );
XNOR2X4TS U6918 ( .A(n2786), .B(n2785), .Y(n2828) );
INVX2TS U6919 ( .A(n6034), .Y(n2984) );
XOR2X1TS U6920 ( .A(n10341), .B(n10255), .Y(n2792) );
NAND2X4TS U6921 ( .A(n2796), .B(n2794), .Y(n2804) );
XNOR2X4TS U6922 ( .A(n2987), .B(n2986), .Y(n4065) );
NAND2BX1TS U6923 ( .AN(n1148), .B(n3939), .Y(n2797) );
OAI22X1TS U6924 ( .A0(n3017), .A1(n1007), .B0(n2803), .B1(n1009), .Y(n3087)
);
XNOR2X1TS U6925 ( .A(n1148), .B(n3939), .Y(n2805) );
OAI22X1TS U6926 ( .A0(n2993), .A1(n1164), .B0(n4235), .B1(n2805), .Y(n3070)
);
INVX2TS U6927 ( .A(n2807), .Y(n2991) );
XNOR2X1TS U6928 ( .A(n1573), .B(n931), .Y(n2810) );
XNOR2X1TS U6929 ( .A(n1573), .B(n5968), .Y(n3011) );
INVX2TS U6930 ( .A(n6035), .Y(n2990) );
CMPR32X2TS U6931 ( .A(n2813), .B(n2812), .C(n2811), .CO(n3068), .S(n2725) );
INVX2TS U6932 ( .A(n3082), .Y(n2819) );
NAND2X1TS U6933 ( .A(n2819), .B(n3080), .Y(n2824) );
INVX2TS U6934 ( .A(n2820), .Y(n2821) );
XOR2X1TS U6935 ( .A(n2824), .B(n3081), .Y(n2827) );
OR2X4TS U6936 ( .A(n2828), .B(n2827), .Y(n8852) );
INVX4TS U6937 ( .A(n8845), .Y(n8848) );
NAND2X2TS U6938 ( .A(n2828), .B(n2827), .Y(n8851) );
INVX2TS U6939 ( .A(n8851), .Y(n2829) );
AOI21X4TS U6940 ( .A0(n8852), .A1(n8848), .B0(n2829), .Y(n2830) );
OAI21X4TS U6941 ( .A0(n8844), .A1(n2831), .B0(n2830), .Y(n8856) );
INVX2TS U6942 ( .A(n2942), .Y(n2907) );
OAI22X1TS U6943 ( .A0(n3375), .A1(n2853), .B0(n7864), .B1(n2900), .Y(n2891)
);
OAI22X2TS U6944 ( .A0(n1989), .A1(n2861), .B0(n3875), .B1(n2897), .Y(n2884)
);
OAI22X1TS U6945 ( .A0(n2347), .A1(n2862), .B0(n3803), .B1(n2905), .Y(n2883)
);
XNOR2X2TS U6946 ( .A(n2606), .B(n10286), .Y(n2894) );
OAI22X1TS U6947 ( .A0(n1168), .A1(n2864), .B0(n3816), .B1(n2886), .Y(n2880)
);
ADDFHX4TS U6948 ( .A(n2873), .B(n2872), .CI(n2871), .CO(n2877), .S(n2874) );
ADDFHX4TS U6949 ( .A(n2876), .B(n2875), .CI(n2874), .CO(n6048), .S(n5986) );
OAI22X1TS U6950 ( .A0(n1459), .A1(n2894), .B0(n1177), .B1(n2956), .Y(n2969)
);
OAI22X1TS U6951 ( .A0(n3457), .A1(n2896), .B0(n998), .B1(n2939), .Y(n2968)
);
OAI22X1TS U6952 ( .A0(n2205), .A1(n2899), .B0(n995), .B1(n2958), .Y(n2966)
);
OAI22X1TS U6953 ( .A0(n3375), .A1(n2900), .B0(n3373), .B1(n2960), .Y(n2965)
);
OAI22X1TS U6954 ( .A0(n1136), .A1(n2901), .B0(n4392), .B1(n2970), .Y(n2964)
);
OAI22X1TS U6955 ( .A0(n2347), .A1(n2905), .B0(n2345), .B1(n2940), .Y(n2945)
);
ADDFHX2TS U6956 ( .A(n2921), .B(n2920), .CI(n2919), .CO(n2973), .S(n2922) );
ADDFHX4TS U6957 ( .A(n2924), .B(n2923), .CI(n2922), .CO(n2976), .S(n2878) );
NOR2X4TS U6958 ( .A(n2932), .B(n2926), .Y(n2934) );
OAI21X4TS U6959 ( .A0(n2929), .A1(n2928), .B0(n2927), .Y(n3112) );
OAI21X2TS U6960 ( .A0(n3121), .A1(n3113), .B0(n3122), .Y(n2930) );
XNOR2X1TS U6961 ( .A(n3376), .B(Op_MY[25]), .Y(n3377) );
XNOR2X2TS U6962 ( .A(n4798), .B(n918), .Y(n3378) );
OAI22X4TS U6963 ( .A0(n981), .A1(n2956), .B0(n1421), .B1(n3378), .Y(n3383)
);
OAI22X1TS U6964 ( .A0(n3372), .A1(n2958), .B0(n995), .B1(n10288), .Y(n3368)
);
OAI22X1TS U6965 ( .A0(n3375), .A1(n2960), .B0(n7864), .B1(n3374), .Y(n3366)
);
OAI22X2TS U6966 ( .A0(n3815), .A1(n2972), .B0(n7934), .B1(n3369), .Y(n3390)
);
OAI22X2TS U6967 ( .A0(n3838), .A1(n10354), .B0(n7932), .B1(n1804), .Y(n3420)
);
INVX2TS U6968 ( .A(n3420), .Y(n3389) );
INVX2TS U6969 ( .A(n3535), .Y(n2979) );
NAND2X2TS U6970 ( .A(n6338), .B(n6087), .Y(n3534) );
XOR2X4TS U6971 ( .A(n4442), .B(n2980), .Y(n3138) );
INVX2TS U6972 ( .A(n7397), .Y(n3006) );
CMPR32X2TS U6973 ( .A(n2992), .B(n2991), .C(n2990), .CO(n3072), .S(n3069) );
XNOR2X1TS U6974 ( .A(n982), .B(n6003), .Y(n3041) );
XNOR2X4TS U6975 ( .A(DP_OP_168J27_122_4811_n8530), .B(n1244), .Y(n3049) );
XNOR2X4TS U6976 ( .A(n3049), .B(n3048), .Y(n4233) );
NOR2X2TS U6977 ( .A(n2996), .B(n2995), .Y(n2997) );
ADDFHX4TS U6978 ( .A(n3006), .B(n3005), .CI(n3004), .CO(n3028), .S(n3073) );
OAI22X1TS U6979 ( .A0(n1173), .A1(n3010), .B0(n3022), .B1(n10331), .Y(n3020)
);
OAI22X1TS U6980 ( .A0(n1069), .A1(n3011), .B0(n1191), .B1(n3023), .Y(n3018)
);
INVX2TS U6981 ( .A(n3012), .Y(n3039) );
INVX2TS U6982 ( .A(n3013), .Y(n3038) );
NOR2X4TS U6983 ( .A(DP_OP_168J27_122_4811_n3602), .B(
DP_OP_168J27_122_4811_n3595), .Y(n3014) );
NAND2BX4TS U6984 ( .AN(Op_MY[31]), .B(n10343), .Y(n3015) );
OAI22X1TS U6985 ( .A0(n3063), .A1(n1007), .B0(n3017), .B1(n1009), .Y(n3074)
);
INVX2TS U6986 ( .A(n7399), .Y(n3044) );
OAI22X1TS U6987 ( .A0(n1174), .A1(n3022), .B0(n3037), .B1(n10331), .Y(n3052)
);
XOR2X4TS U6988 ( .A(DP_OP_168J27_122_4811_n8502), .B(
DP_OP_168J27_122_4811_n8503), .Y(n3024) );
NAND2X6TS U6989 ( .A(n3024), .B(DP_OP_168J27_122_4811_n8224), .Y(n3026) );
XNOR2X1TS U6990 ( .A(n4026), .B(n930), .Y(n3025) );
INVX2TS U6991 ( .A(n7400), .Y(n3042) );
OAI22X1TS U6992 ( .A0(n882), .A1(n3034), .B0(n4247), .B1(n3168), .Y(n3154)
);
ADDHX1TS U6993 ( .A(n3036), .B(n3035), .CO(n3153), .S(n3050) );
NOR2BX1TS U6994 ( .AN(n930), .B(n4640), .Y(n3172) );
OAI22X2TS U6995 ( .A0(n1173), .A1(n3037), .B0(n3167), .B1(n10331), .Y(n3171)
);
INVX2TS U6996 ( .A(n7405), .Y(n3148) );
ADDFHX4TS U6997 ( .A(n3040), .B(n3039), .CI(n3038), .CO(n3067), .S(n3075) );
XNOR2X1TS U6998 ( .A(n964), .B(n6003), .Y(n3046) );
OAI22X1TS U6999 ( .A0(n3046), .A1(n1164), .B0(n3041), .B1(n4235), .Y(n3066)
);
ADDFHX2TS U7000 ( .A(n3044), .B(n3043), .CI(n3042), .CO(n3147), .S(n3065) );
XNOR2X1TS U7001 ( .A(n6050), .B(n6003), .Y(n3180) );
OAI22X1TS U7002 ( .A0(n3180), .A1(n1163), .B0(n3046), .B1(n4235), .Y(n3165)
);
XNOR2X1TS U7003 ( .A(n950), .B(n5898), .Y(n3064) );
XNOR2X1TS U7004 ( .A(n962), .B(n5898), .Y(n3144) );
OAI22X1TS U7005 ( .A0(n3064), .A1(n940), .B0(n3144), .B1(n1008), .Y(n3181)
);
OAI22X1TS U7006 ( .A0(n3064), .A1(n1008), .B0(n3063), .B1(n940), .Y(n3093)
);
INVX2TS U7007 ( .A(n3542), .Y(n3079) );
NAND2X4TS U7008 ( .A(n3078), .B(n3077), .Y(n3541) );
NAND2X1TS U7009 ( .A(n3079), .B(n3541), .Y(n3099) );
OAI21X4TS U7010 ( .A0(n3082), .A1(n3081), .B0(n3080), .Y(n3107) );
INVX2TS U7011 ( .A(n3189), .Y(n3543) );
CLKXOR2X2TS U7012 ( .A(n3099), .B(n3543), .Y(n3137) );
INVX2TS U7013 ( .A(n3110), .Y(n3101) );
NAND2X2TS U7014 ( .A(n3111), .B(n3101), .Y(n3103) );
OAI21X4TS U7015 ( .A0(n9932), .A1(n3103), .B0(n3102), .Y(n3105) );
XNOR2X4TS U7016 ( .A(n3105), .B(n3104), .Y(n3132) );
NAND2X1TS U7017 ( .A(n825), .B(n3106), .Y(n3108) );
XNOR2X2TS U7018 ( .A(n3108), .B(n3107), .Y(n3131) );
NOR2X4TS U7019 ( .A(n3132), .B(n3131), .Y(n8949) );
INVX4TS U7020 ( .A(n8949), .Y(n8857) );
NAND2X2TS U7021 ( .A(n3117), .B(n3111), .Y(n3120) );
INVX2TS U7022 ( .A(n3112), .Y(n3115) );
OAI21X4TS U7023 ( .A0(n9932), .A1(n3120), .B0(n3119), .Y(n3125) );
INVX2TS U7024 ( .A(n3121), .Y(n3123) );
XNOR2X4TS U7025 ( .A(n3125), .B(n3124), .Y(n3134) );
INVX2TS U7026 ( .A(n3126), .Y(n3128) );
CLKXOR2X2TS U7027 ( .A(n3130), .B(n3129), .Y(n3133) );
NAND2X4TS U7028 ( .A(n8857), .B(n8952), .Y(n8941) );
INVX4TS U7029 ( .A(n8948), .Y(n3136) );
NAND2X4TS U7030 ( .A(n3134), .B(n3133), .Y(n8951) );
AOI21X4TS U7031 ( .A0(n3136), .A1(n8952), .B0(n3135), .Y(n8940) );
NAND2X2TS U7032 ( .A(n3138), .B(n3137), .Y(n8943) );
OAI21X4TS U7033 ( .A0(n8940), .A1(n8942), .B0(n8943), .Y(n3139) );
AOI21X4TS U7034 ( .A0(n8856), .A1(n3140), .B0(n3139), .Y(n8860) );
NOR2X8TS U7035 ( .A(Op_MY[34]), .B(Op_MY[7]), .Y(n3196) );
NAND2X2TS U7036 ( .A(n3142), .B(n3195), .Y(n3143) );
OAI22X1TS U7037 ( .A0(n3200), .A1(n1008), .B0(n3144), .B1(n1009), .Y(n3216)
);
INVX2TS U7038 ( .A(n3151), .Y(n3218) );
INVX2TS U7039 ( .A(n7407), .Y(n3213) );
INVX2TS U7040 ( .A(n3155), .Y(n3212) );
XOR2X1TS U7041 ( .A(n1244), .B(DP_OP_168J27_122_4811_n8504), .Y(n3157) );
NOR2X2TS U7042 ( .A(n3157), .B(n3156), .Y(n3158) );
XNOR2X4TS U7043 ( .A(n1257), .B(DP_OP_168J27_122_4811_n8505), .Y(n3225) );
NAND2X2TS U7044 ( .A(DP_OP_168J27_122_4811_n8531), .B(
DP_OP_168J27_122_4811_n8504), .Y(n3160) );
XNOR2X4TS U7045 ( .A(n3225), .B(n3224), .Y(n4587) );
XNOR2X1TS U7046 ( .A(n1149), .B(n4467), .Y(n3163) );
XNOR2X2TS U7047 ( .A(n4026), .B(DP_OP_168J27_122_4811_n8449), .Y(n3201) );
XNOR2X1TS U7048 ( .A(n950), .B(n6003), .Y(n3190) );
OAI22X1TS U7049 ( .A0(n3190), .A1(n4127), .B0(n3180), .B1(n952), .Y(n3235)
);
XNOR2X1TS U7050 ( .A(n962), .B(n3939), .Y(n3292) );
OAI22X1TS U7051 ( .A0(n3190), .A1(n952), .B0(n3292), .B1(n1164), .Y(n3288)
);
INVX2TS U7052 ( .A(n3334), .Y(n3197) );
NAND2X1TS U7053 ( .A(n3197), .B(n3335), .Y(n3198) );
XOR2X4TS U7054 ( .A(n4061), .B(n3198), .Y(n3199) );
NOR2BX1TS U7055 ( .AN(n3260), .B(n10337), .Y(n3264) );
XNOR2X1TS U7056 ( .A(n757), .B(n906), .Y(n3257) );
OAI22X1TS U7057 ( .A0(n1107), .A1(n3207), .B0(n1125), .B1(n3255), .Y(n3252)
);
INVX2TS U7058 ( .A(n7411), .Y(n3246) );
OAI22X1TS U7059 ( .A0(n3289), .A1(n4474), .B0(n3223), .B1(n6345), .Y(n3268)
);
XOR2X4TS U7060 ( .A(DP_OP_168J27_122_4811_n8533), .B(
DP_OP_168J27_122_4811_n8506), .Y(n3274) );
XNOR2X4TS U7061 ( .A(n3274), .B(n1785), .Y(n3227) );
NAND2X2TS U7062 ( .A(n3225), .B(n3224), .Y(n3226) );
XOR2X4TS U7063 ( .A(n3227), .B(n3226), .Y(n3280) );
NOR2BX1TS U7064 ( .AN(n5508), .B(n1057), .Y(n3273) );
INVX2TS U7065 ( .A(n7410), .Y(n3271) );
ADDFHX4TS U7066 ( .A(n3237), .B(n3236), .CI(n3235), .CO(n3241), .S(n3239) );
ADDFHX4TS U7067 ( .A(n3240), .B(n3239), .CI(n3238), .CO(n3296), .S(n3188) );
ADDFHX4TS U7068 ( .A(n3243), .B(n3241), .CI(n3242), .CO(n3352), .S(n3293) );
INVX2TS U7069 ( .A(n7412), .Y(n3346) );
OAI22X1TS U7070 ( .A0(n882), .A1(n3254), .B0(n1126), .B1(n3304), .Y(n3314)
);
OAI22X1TS U7071 ( .A0(n1174), .A1(n3257), .B0(n3311), .B1(n3256), .Y(n3307)
);
XNOR2X1TS U7072 ( .A(n6191), .B(n5385), .Y(n3258) );
XNOR2X2TS U7073 ( .A(n6191), .B(n5968), .Y(n3303) );
NAND2BX2TS U7074 ( .AN(n931), .B(n6191), .Y(n3261) );
OAI22X1TS U7075 ( .A0(n1108), .A1(n1781), .B0(n1012), .B1(n3261), .Y(n3308)
);
INVX2TS U7076 ( .A(n7413), .Y(n3344) );
OAI21X4TS U7077 ( .A0(DP_OP_168J27_122_4811_n8533), .A1(
DP_OP_168J27_122_4811_n8506), .B0(n1257), .Y(n3279) );
NAND2X2TS U7078 ( .A(DP_OP_168J27_122_4811_n8533), .B(
DP_OP_168J27_122_4811_n8506), .Y(n3278) );
NAND2X4TS U7079 ( .A(n3279), .B(n3278), .Y(n3316) );
XNOR2X4TS U7080 ( .A(n748), .B(n3316), .Y(n3283) );
XNOR2X1TS U7081 ( .A(n964), .B(n4467), .Y(n3339) );
OAI22X1TS U7082 ( .A0(n3339), .A1(n6407), .B0(n3285), .B1(n1079), .Y(n3323)
);
ADDFHX4TS U7083 ( .A(n3288), .B(n3287), .CI(n3286), .CO(n3329), .S(n3295) );
OAI22X1TS U7084 ( .A0(n3326), .A1(n6344), .B0(n3289), .B1(n6345), .Y(n3333)
);
OAI21X4TS U7085 ( .A0(n4061), .A1(n3334), .B0(n3335), .Y(n3290) );
OAI22X1TS U7086 ( .A0(n3338), .A1(n1007), .B0(n3291), .B1(n1009), .Y(n3332)
);
XNOR2X1TS U7087 ( .A(n1147), .B(n3939), .Y(n3327) );
OAI22X1TS U7088 ( .A0(n3327), .A1(n1164), .B0(n3292), .B1(n952), .Y(n3331)
);
ADDFHX2TS U7089 ( .A(n3307), .B(n3306), .CI(n3305), .CO(n3618), .S(n3341) );
ADDHX1TS U7090 ( .A(n3309), .B(n3308), .CO(n3575), .S(n3306) );
NOR2BX1TS U7091 ( .AN(DP_OP_168J27_122_4811_n8187), .B(n10335), .Y(n3583) );
XNOR2X1TS U7092 ( .A(n3589), .B(n6810), .Y(n3590) );
OAI22X2TS U7093 ( .A0(n1174), .A1(n3311), .B0(n3590), .B1(n10331), .Y(n3581)
);
XNOR2X4TS U7094 ( .A(DP_OP_168J27_122_4811_n3235), .B(n3315), .Y(n3318) );
NOR2BX1TS U7095 ( .AN(n4575), .B(n3609), .Y(n3622) );
CMPR22X2TS U7096 ( .A(n3321), .B(n3320), .CO(n3620), .S(n3324) );
XNOR2X1TS U7097 ( .A(n1146), .B(n6003), .Y(n3592) );
OAI22X1TS U7098 ( .A0(n3327), .A1(n952), .B0(n3592), .B1(n1164), .Y(n3593)
);
INVX2TS U7099 ( .A(n3639), .Y(n3337) );
OAI22X1TS U7100 ( .A0(n3338), .A1(n940), .B0(n3603), .B1(n1008), .Y(n3572)
);
INVX2TS U7101 ( .A(n3903), .Y(n3355) );
NAND2X1TS U7102 ( .A(n3355), .B(n3902), .Y(n3356) );
XOR2X4TS U7103 ( .A(n3904), .B(n3356), .Y(n3565) );
ADDFHX4TS U7104 ( .A(n3362), .B(n3361), .CI(n3360), .CO(n3405), .S(n3397) );
OAI22X1TS U7105 ( .A0(n3375), .A1(n3374), .B0(n3373), .B1(n3435), .Y(n3432)
);
XNOR2X1TS U7106 ( .A(n4838), .B(n3447), .Y(n3436) );
OAI22X1TS U7107 ( .A0(n981), .A1(n3378), .B0(n1176), .B1(n3436), .Y(n3430)
);
OAI22X1TS U7108 ( .A0(n912), .A1(n1804), .B0(n7932), .B1(n1812), .Y(n3419)
);
CMPR32X2TS U7109 ( .A(n3391), .B(n3390), .C(n3389), .CO(n3425), .S(n3363) );
OAI22X1TS U7110 ( .A0(n3876), .A1(n3394), .B0(n3875), .B1(n3417), .Y(n3412)
);
NOR2X4TS U7111 ( .A(n6352), .B(n6323), .Y(n3536) );
ADDFHX4TS U7112 ( .A(n3400), .B(n3401), .CI(n3402), .CO(n6481), .S(n6352) );
OAI22X1TS U7113 ( .A0(n4324), .A1(n3416), .B0(n3816), .B1(n3449), .Y(n3467)
);
OAI22X1TS U7114 ( .A0(n926), .A1(n3417), .B0(n1130), .B1(n3471), .Y(n3443)
);
ADDFHX4TS U7115 ( .A(n3426), .B(n3425), .CI(n3424), .CO(n3476), .S(n3409) );
OAI22X1TS U7116 ( .A0(n3457), .A1(n3433), .B0(n998), .B1(n10287), .Y(n3466)
);
OAI22X1TS U7117 ( .A0(n1004), .A1(n3435), .B0(n766), .B1(n3448), .Y(n3464)
);
OAI22X1TS U7118 ( .A0(n3815), .A1(n3437), .B0(n3813), .B1(n3455), .Y(n3452)
);
OAI22X1TS U7119 ( .A0(n1003), .A1(n3448), .B0(n766), .B1(n3490), .Y(n3511)
);
XNOR2X2TS U7120 ( .A(n4798), .B(n904), .Y(n3492) );
OAI22X1TS U7121 ( .A0(n4694), .A1(n3450), .B0(n1176), .B1(n3492), .Y(n3509)
);
OAI22X1TS U7122 ( .A0(n1122), .A1(n3455), .B0(n1135), .B1(n3493), .Y(n3507)
);
OAI22X1TS U7123 ( .A0(n1131), .A1(n3470), .B0(n3803), .B1(n3494), .Y(n3502)
);
OAI22X1TS U7124 ( .A0(n926), .A1(n3471), .B0(n1130), .B1(n3496), .Y(n3501)
);
OAI22X1TS U7125 ( .A0(n912), .A1(n10330), .B0(n7932), .B1(n10352), .Y(n3504)
);
OAI21X4TS U7126 ( .A0(n3536), .A1(n3534), .B0(n3537), .Y(n3519) );
NAND2X2TS U7127 ( .A(n6481), .B(n6480), .Y(n3551) );
OAI21X2TS U7128 ( .A0(n3523), .A1(n3551), .B0(n3524), .Y(n3477) );
AOI21X4TS U7129 ( .A0(n3519), .A1(n3478), .B0(n3477), .Y(n4373) );
INVX2TS U7130 ( .A(n4429), .Y(n3479) );
OAI22X1TS U7131 ( .A0(n1003), .A1(n3490), .B0(n1005), .B1(n3799), .Y(n3809)
);
OAI22X1TS U7132 ( .A0(n4393), .A1(n3491), .B0(n1129), .B1(n3800), .Y(n3808)
);
XNOR2X2TS U7133 ( .A(n4798), .B(n919), .Y(n3801) );
OAI22X1TS U7134 ( .A0(n7935), .A1(n3493), .B0(n1135), .B1(n3814), .Y(n3820)
);
OAI22X2TS U7135 ( .A0(n3838), .A1(n10352), .B0(n1109), .B1(n10329), .Y(n3850) );
CLKINVX2TS U7136 ( .A(n3850), .Y(n3819) );
OAI22X1TS U7137 ( .A0(n3804), .A1(n3494), .B0(n2345), .B1(n10285), .Y(n3807)
);
OAI22X1TS U7138 ( .A0(n1121), .A1(n3495), .B0(n969), .B1(n3802), .Y(n3806)
);
CMPR32X2TS U7139 ( .A(n3502), .B(n3501), .C(n3500), .CO(n3791), .S(n3497) );
INVX2TS U7140 ( .A(n3828), .Y(n3912) );
NAND2X2TS U7141 ( .A(n6732), .B(n6737), .Y(n3910) );
NAND2X1TS U7142 ( .A(n3912), .B(n3910), .Y(n3515) );
XNOR2X4TS U7143 ( .A(n3516), .B(n3515), .Y(n3564) );
NOR2X6TS U7144 ( .A(n3565), .B(n3564), .Y(n8978) );
INVX2TS U7145 ( .A(n3517), .Y(n3550) );
INVX2TS U7146 ( .A(n3518), .Y(n3552) );
INVX2TS U7147 ( .A(n3519), .Y(n3549) );
INVX2TS U7148 ( .A(n3551), .Y(n3520) );
AOI21X1TS U7149 ( .A0(n3519), .A1(n3552), .B0(n3520), .Y(n3521) );
NAND2X1TS U7150 ( .A(n3525), .B(n3524), .Y(n3526) );
XNOR2X4TS U7151 ( .A(n3527), .B(n3526), .Y(n3563) );
XOR2X4TS U7152 ( .A(n3533), .B(n3532), .Y(n3562) );
INVX2TS U7153 ( .A(n3536), .Y(n3538) );
XNOR2X4TS U7154 ( .A(n3540), .B(n3539), .Y(n3559) );
INVX2TS U7155 ( .A(n3544), .Y(n3546) );
NAND2X1TS U7156 ( .A(n3546), .B(n3545), .Y(n3547) );
XNOR2X2TS U7157 ( .A(n3548), .B(n3547), .Y(n3558) );
NOR2X4TS U7158 ( .A(n3559), .B(n3558), .Y(n8861) );
XNOR2X4TS U7159 ( .A(n3554), .B(n3553), .Y(n3561) );
XNOR2X4TS U7160 ( .A(n3557), .B(n3556), .Y(n3560) );
NAND2X4TS U7161 ( .A(n3567), .B(n8961), .Y(n3569) );
OAI21X4TS U7162 ( .A0(n8965), .A1(n8969), .B0(n8970), .Y(n8960) );
AOI21X4TS U7163 ( .A0(n3567), .A1(n8960), .B0(n3566), .Y(n3568) );
OAI21X4TS U7164 ( .A0(n8860), .A1(n3569), .B0(n3568), .Y(n7434) );
ADDFHX2TS U7165 ( .A(n3575), .B(n3574), .CI(n3573), .CO(n3679), .S(n3617) );
OAI22X1TS U7166 ( .A0(n1069), .A1(n3576), .B0(n3695), .B1(n1190), .Y(n3690)
);
INVX8TS U7167 ( .A(n10217), .Y(n5115) );
NAND2BX1TS U7168 ( .AN(n3260), .B(n4775), .Y(n3578) );
XNOR2X1TS U7169 ( .A(n1193), .B(DP_OP_168J27_122_4811_n8449), .Y(n3684) );
OAI22X1TS U7170 ( .A0(n881), .A1(n3588), .B0(n4247), .B1(n3680), .Y(n3692)
);
OAI22X1TS U7171 ( .A0(n1173), .A1(n3590), .B0(n3683), .B1(n10331), .Y(n3691)
);
INVX4TS U7172 ( .A(n7420), .Y(n3669) );
XNOR2X1TS U7173 ( .A(n1145), .B(n3939), .Y(n3657) );
OAI22X1TS U7174 ( .A0(n3657), .A1(n4127), .B0(n3592), .B1(n952), .Y(n3667)
);
INVX2TS U7175 ( .A(n3641), .Y(n3595) );
OAI21X4TS U7176 ( .A0(n4061), .A1(n3598), .B0(n3597), .Y(n3602) );
OAI22X1TS U7177 ( .A0(n3603), .A1(n1009), .B0(n3648), .B1(n1007), .Y(n3654)
);
NOR2X2TS U7178 ( .A(n3604), .B(DP_OP_168J27_122_4811_n3235), .Y(n3605) );
OAI21X4TS U7179 ( .A0(DP_OP_168J27_122_4811_n8535), .A1(
DP_OP_168J27_122_4811_n8508), .B0(n10212), .Y(n3608) );
NAND2X2TS U7180 ( .A(DP_OP_168J27_122_4811_n8535), .B(
DP_OP_168J27_122_4811_n8508), .Y(n3607) );
XNOR2X4TS U7181 ( .A(n3672), .B(n3671), .Y(n3611) );
NAND2BX1TS U7182 ( .AN(n5508), .B(n871), .Y(n3610) );
XNOR2X1TS U7183 ( .A(n928), .B(n3611), .Y(n3673) );
XNOR2X1TS U7184 ( .A(n4944), .B(n1148), .Y(n3613) );
XNOR2X1TS U7185 ( .A(n965), .B(n970), .Y(n3670) );
OAI22X1TS U7186 ( .A0(n3670), .A1(n6676), .B0(n3614), .B1(n1081), .Y(n3651)
);
OAI22X1TS U7187 ( .A0(n3656), .A1(n6344), .B0(n3616), .B1(n979), .Y(n3666)
);
INVX4TS U7188 ( .A(n7419), .Y(n3660) );
ADDFHX4TS U7189 ( .A(n3629), .B(n3628), .CI(n3627), .CO(n3661), .S(n3635) );
INVX2TS U7190 ( .A(n4058), .Y(n3644) );
OAI21X4TS U7191 ( .A0(n4061), .A1(n4132), .B0(n3644), .Y(n3647) );
NAND2X1TS U7192 ( .A(n3726), .B(n3945), .Y(n3646) );
XNOR2X1TS U7193 ( .A(n1144), .B(n6003), .Y(n3707) );
ADDFHX4TS U7194 ( .A(n3660), .B(n3659), .CI(n3658), .CO(n3765), .S(n3665) );
ADDFHX4TS U7195 ( .A(n3663), .B(n3662), .CI(n3661), .CO(n3783), .S(n3702) );
XNOR2X1TS U7196 ( .A(n1142), .B(n970), .Y(n3775) );
OAI22X1TS U7197 ( .A0(n3775), .A1(n1056), .B0(n3670), .B1(n1082), .Y(n3737)
);
XOR2X4TS U7198 ( .A(DP_OP_168J27_122_4811_n8537), .B(
DP_OP_168J27_122_4811_n8510), .Y(n3708) );
NOR2BX1TS U7199 ( .AN(n4575), .B(n1159), .Y(n3722) );
OAI22X1TS U7200 ( .A0(n882), .A1(n3680), .B0(n1126), .B1(n3749), .Y(n3758)
);
NOR2BX1TS U7201 ( .AN(DP_OP_168J27_122_4811_n8187), .B(n5403), .Y(n3746) );
OAI22X1TS U7202 ( .A0(n1108), .A1(n3684), .B0(n10337), .B1(n3751), .Y(n3744)
);
OAI22X1TS U7203 ( .A0(n6701), .A1(n3696), .B0(n10335), .B1(n3750), .Y(n3741)
);
INVX4TS U7204 ( .A(n7425), .Y(n3760) );
OAI22X1TS U7205 ( .A0(n4007), .A1(n6344), .B0(n3706), .B1(n4564), .Y(n3935)
);
XNOR2X1TS U7206 ( .A(n6891), .B(n3939), .Y(n3940) );
NOR2X2TS U7207 ( .A(n3709), .B(n3708), .Y(n3710) );
XOR2X4TS U7208 ( .A(n3710), .B(n10357), .Y(n3711) );
OAI21X4TS U7209 ( .A0(DP_OP_168J27_122_4811_n8537), .A1(
DP_OP_168J27_122_4811_n8510), .B0(n10213), .Y(n3713) );
XNOR2X1TS U7210 ( .A(n1148), .B(n955), .Y(n3718) );
XNOR2X1TS U7211 ( .A(n964), .B(n871), .Y(n3997) );
OAI22X1TS U7212 ( .A0(n3997), .A1(n1161), .B0(n3719), .B1(n879), .Y(n3937)
);
ADDFHX2TS U7213 ( .A(n3722), .B(n3721), .CI(n3720), .CO(n3936), .S(n3736) );
NAND2X2TS U7214 ( .A(n4055), .B(n3726), .Y(n3728) );
AOI21X4TS U7215 ( .A0(n4058), .A1(n3726), .B0(n3725), .Y(n3727) );
OAI21X4TS U7216 ( .A0(n4061), .A1(n3728), .B0(n3727), .Y(n3731) );
XNOR2X4TS U7217 ( .A(n3731), .B(n3730), .Y(n3732) );
OAI22X1TS U7218 ( .A0(n3734), .A1(n940), .B0(n3951), .B1(n1008), .Y(n3991)
);
ADDFHX4TS U7219 ( .A(n3740), .B(n3739), .CI(n3738), .CO(n4003), .S(n3772) );
ADDFHX2TS U7220 ( .A(n3746), .B(n3745), .CI(n3744), .CO(n3970), .S(n3756) );
XNOR2X1TS U7221 ( .A(n1221), .B(n5385), .Y(n3747) );
NAND2BX1TS U7222 ( .AN(n5385), .B(n1221), .Y(n3748) );
OAI22X1TS U7223 ( .A0(n881), .A1(n3749), .B0(n4247), .B1(n3965), .Y(n3961)
);
OAI22X1TS U7224 ( .A0(n1107), .A1(n3752), .B0(n6196), .B1(n3966), .Y(n3964)
);
OAI22X1TS U7225 ( .A0(n1174), .A1(n3753), .B0(n3955), .B1(n10331), .Y(n3963)
);
XNOR2X1TS U7226 ( .A(n3754), .B(n934), .Y(n3958) );
OAI22X1TS U7227 ( .A0(n1068), .A1(n3755), .B0(n924), .B1(n3958), .Y(n3962)
);
INVX2TS U7228 ( .A(n7429), .Y(n3995) );
ADDFHX2TS U7229 ( .A(n3759), .B(n3760), .CI(n3761), .CO(n3994), .S(n3776) );
ADDFHX4TS U7230 ( .A(n3770), .B(n3769), .CI(n3768), .CO(n4068), .S(n3781) );
CLKINVX6TS U7231 ( .A(n3771), .Y(n4010) );
XNOR2X1TS U7232 ( .A(n949), .B(n970), .Y(n4005) );
OAI22X1TS U7233 ( .A0(n4005), .A1(n1056), .B0(n3775), .B1(n1082), .Y(n4008)
);
XOR2X4TS U7234 ( .A(n3788), .B(n3787), .Y(n3927) );
ADDFHX2TS U7235 ( .A(n3791), .B(n3790), .CI(n3789), .CO(n3859), .S(n3792) );
CMPR32X2TS U7236 ( .A(n3805), .B(n3807), .C(n3806), .CO(n3832), .S(n3795) );
OAI22X1TS U7237 ( .A0(n1168), .A1(n3817), .B0(n3816), .B1(n3846), .Y(n3852)
);
ADDFHX2TS U7238 ( .A(n3824), .B(n3823), .CI(n3822), .CO(n3829), .S(n3790) );
INVX2TS U7239 ( .A(n4289), .Y(n3872) );
OAI22X1TS U7240 ( .A0(n3842), .A1(n4694), .B0(n1175), .B1(n3878), .Y(n3882)
);
OAI22X1TS U7241 ( .A0(n1168), .A1(n3846), .B0(n10334), .B1(n3885), .Y(n3890)
);
OAI22X1TS U7242 ( .A0(n4393), .A1(n3847), .B0(n1129), .B1(n3887), .Y(n3889)
);
INVX2TS U7243 ( .A(n4369), .Y(n4426) );
NAND2X2TS U7244 ( .A(n6896), .B(n6897), .Y(n4366) );
INVX2TS U7245 ( .A(n4366), .Y(n4422) );
OAI21X1TS U7246 ( .A0(n4426), .A1(n4310), .B0(n4366), .Y(n3860) );
AOI21X1TS U7247 ( .A0(n4429), .A1(n3861), .B0(n3860), .Y(n3862) );
OAI21X2TS U7248 ( .A0(n4442), .A1(n3863), .B0(n3862), .Y(n3894) );
OAI22X1TS U7249 ( .A0(n1003), .A1(n3877), .B0(n1005), .B1(n4302), .Y(n4291)
);
XNOR2X1TS U7250 ( .A(n4838), .B(Op_MY[22]), .Y(n4286) );
OAI22X1TS U7251 ( .A0(n4694), .A1(n3878), .B0(n1177), .B1(n4286), .Y(n4290)
);
OAI22X1TS U7252 ( .A0(n1136), .A1(n3887), .B0(n2763), .B1(n4306), .Y(n4299)
);
NAND2X1TS U7253 ( .A(n4423), .B(n4363), .Y(n3893) );
XNOR2X4TS U7254 ( .A(n3894), .B(n3893), .Y(n3926) );
XNOR2X4TS U7255 ( .A(n1239), .B(n3896), .Y(n3923) );
AOI21X1TS U7256 ( .A0(n4429), .A1(n4311), .B0(n4369), .Y(n3898) );
OAI21X2TS U7257 ( .A0(n4442), .A1(n3899), .B0(n3898), .Y(n3901) );
NAND2X1TS U7258 ( .A(n4418), .B(n4366), .Y(n3900) );
XNOR2X4TS U7259 ( .A(n3901), .B(n3900), .Y(n3922) );
XNOR2X4TS U7260 ( .A(n3909), .B(n3908), .Y(n3921) );
INVX2TS U7261 ( .A(n3910), .Y(n3911) );
OAI21X2TS U7262 ( .A0(n4442), .A1(n3914), .B0(n3913), .Y(n3919) );
INVX2TS U7263 ( .A(n3915), .Y(n3917) );
XNOR2X4TS U7264 ( .A(n3919), .B(n3918), .Y(n3920) );
NOR2X4TS U7265 ( .A(n3921), .B(n3920), .Y(n8986) );
INVX4TS U7266 ( .A(n8986), .Y(n8957) );
NAND2X4TS U7267 ( .A(n8988), .B(n8957), .Y(n7435) );
NOR2X4TS U7268 ( .A(n7439), .B(n7435), .Y(n3928) );
NAND2X4TS U7269 ( .A(n3921), .B(n3920), .Y(n8985) );
AOI21X4TS U7270 ( .A0(n8988), .A1(n3925), .B0(n3924), .Y(n7436) );
XNOR2X1TS U7271 ( .A(n959), .B(n6003), .Y(n4066) );
INVX2TS U7272 ( .A(n3941), .Y(n3985) );
XNOR2X2TS U7273 ( .A(n1146), .B(n984), .Y(n4048) );
NAND2X2TS U7274 ( .A(n4055), .B(n4131), .Y(n3948) );
XNOR2X2TS U7275 ( .A(n954), .B(n991), .Y(n4064) );
ADDFHX4TS U7276 ( .A(n3954), .B(n3953), .CI(n3952), .CO(n4052), .S(n4001) );
NOR2BX1TS U7277 ( .AN(n3260), .B(n10333), .Y(n4034) );
XOR2X1TS U7278 ( .A(n10264), .B(DP_OP_168J27_122_4811_n8173), .Y(n4024) );
OAI22X1TS U7279 ( .A0(n932), .A1(n3956), .B0(n10335), .B1(n4018), .Y(n4032)
);
XNOR2X2TS U7280 ( .A(n5119), .B(n5459), .Y(n4019) );
OAI22X1TS U7281 ( .A0(n1068), .A1(n3958), .B0(n1190), .B1(n4028), .Y(n4015)
);
CMPR32X2TS U7282 ( .A(n3961), .B(n3960), .C(n3959), .CO(n4035), .S(n3954) );
XNOR2X1TS U7283 ( .A(n5860), .B(DP_OP_168J27_122_4811_n8456), .Y(n4027) );
OAI22X1TS U7284 ( .A0(n882), .A1(n3965), .B0(n6127), .B1(n4027), .Y(n4023)
);
XNOR2X1TS U7285 ( .A(n1104), .B(n9621), .Y(n4020) );
OAI22X1TS U7286 ( .A0(n4752), .A1(n3966), .B0(n1125), .B1(n4020), .Y(n4022)
);
ADDHX1TS U7287 ( .A(n3968), .B(n3967), .CO(n4021), .S(n3969) );
BUFX12TS U7288 ( .A(n3979), .Y(n5809) );
XNOR2X1TS U7289 ( .A(n964), .B(n955), .Y(n4092) );
NOR2BX1TS U7290 ( .AN(n1148), .B(n5676), .Y(n4000) );
CMPR22X2TS U7291 ( .A(n3984), .B(n3983), .CO(n3998), .S(n3938) );
ADDFHX4TS U7292 ( .A(n3990), .B(n3989), .CI(n3988), .CO(n4105), .S(n4070) );
ADDFHX4TS U7293 ( .A(n3996), .B(n3995), .CI(n3994), .CO(n4077), .S(n4073) );
XNOR2X1TS U7294 ( .A(n1142), .B(n871), .Y(n4047) );
OAI22X1TS U7295 ( .A0(n4047), .A1(n5203), .B0(n3997), .B1(n877), .Y(n4040)
);
XNOR2X1TS U7296 ( .A(n961), .B(n4943), .Y(n4049) );
OAI22X1TS U7297 ( .A0(n4005), .A1(n1084), .B0(n4049), .B1(n6676), .Y(n4045)
);
OAI22X1TS U7298 ( .A0(n4007), .A1(n6345), .B0(n4006), .B1(n6344), .Y(n4044)
);
INVX2TS U7299 ( .A(n4011), .Y(n4175) );
XNOR2X1TS U7300 ( .A(n1664), .B(DP_OP_168J27_122_4811_n8455), .Y(n4153) );
OAI22X1TS U7301 ( .A0(n1661), .A1(n4020), .B0(n6196), .B1(n4153), .Y(n4164)
);
OAI22X1TS U7302 ( .A0(n1172), .A1(n4024), .B0(n4163), .B1(n758), .Y(n4147)
);
OAI22X1TS U7303 ( .A0(n882), .A1(n4027), .B0(n4247), .B1(n4151), .Y(n4145)
);
OAI22X1TS U7304 ( .A0(n1069), .A1(n4028), .B0(n924), .B1(n4148), .Y(n4159)
);
XNOR2X1TS U7305 ( .A(n1117), .B(n5385), .Y(n4029) );
OAI22X2TS U7306 ( .A0(n4029), .A1(n942), .B0(n10333), .B1(n4149), .Y(n4161)
);
NAND2BX4TS U7307 ( .AN(n930), .B(n6869), .Y(n4031) );
OAI22X1TS U7308 ( .A0(n5545), .A1(n10258), .B0(n7044), .B1(n4031), .Y(n4160)
);
XNOR2X1TS U7309 ( .A(n949), .B(n4944), .Y(n4101) );
OAI22X1TS U7310 ( .A0(n4101), .A1(n1162), .B0(n4047), .B1(n879), .Y(n4104)
);
OAI22X1TS U7311 ( .A0(n4122), .A1(n1056), .B0(n4049), .B1(n1084), .Y(n4102)
);
AOI21X4TS U7312 ( .A0(n4058), .A1(n4057), .B0(n4056), .Y(n4059) );
OAI21X4TS U7313 ( .A0(n4061), .A1(n4060), .B0(n4059), .Y(n4062) );
OAI22X1TS U7314 ( .A0(n4064), .A1(n1009), .B0(n4144), .B1(n4063), .Y(n4171)
);
XNOR2X1TS U7315 ( .A(n1017), .B(n1022), .Y(n4128) );
OAI22X1TS U7316 ( .A0(n4066), .A1(n952), .B0(n4128), .B1(n1164), .Y(n4170)
);
ADDFHX4TS U7317 ( .A(n4087), .B(n4086), .CI(n4085), .CO(n4185), .S(n4183) );
XNOR2X1TS U7318 ( .A(n6050), .B(n956), .Y(n4196) );
OAI22X1TS U7319 ( .A0(n4196), .A1(n6999), .B0(n4092), .B1(n5646), .Y(n4240)
);
OR2X4TS U7320 ( .A(DP_OP_168J27_122_4811_n8540), .B(n6869), .Y(n4093) );
INVX2TS U7321 ( .A(n4093), .Y(n4094) );
OAI22X1TS U7322 ( .A0(n4101), .A1(n878), .B0(n4198), .B1(n1161), .Y(n4238)
);
ADDFHX4TS U7323 ( .A(n4113), .B(n4112), .CI(n4111), .CO(n4279), .S(n4181) );
OAI22X1TS U7324 ( .A0(n4122), .A1(n1084), .B0(n4197), .B1(n1056), .Y(n4202)
);
OAI22X1TS U7325 ( .A0(n4128), .A1(n952), .B0(n4236), .B1(n1164), .Y(n4223)
);
INVX2TS U7326 ( .A(n4489), .Y(n4141) );
NAND2X1TS U7327 ( .A(n4141), .B(n4491), .Y(n4142) );
XOR2X4TS U7328 ( .A(n1762), .B(n4142), .Y(n4143) );
OAI22X1TS U7329 ( .A0(n4274), .A1(n3950), .B0(n4144), .B1(n940), .Y(n4222)
);
XNOR2X2TS U7330 ( .A(n5378), .B(n5868), .Y(n4245) );
OAI22X1TS U7331 ( .A0(n5056), .A1(n4150), .B0(n10337), .B1(n4268), .Y(n4262)
);
XNOR2X1TS U7332 ( .A(n5860), .B(n9620), .Y(n4248) );
OAI22X1TS U7333 ( .A0(n881), .A1(n4151), .B0(n6127), .B1(n4248), .Y(n4243)
);
OAI22X1TS U7334 ( .A0(n932), .A1(n4152), .B0(n10335), .B1(n4246), .Y(n4242)
);
OAI22X1TS U7335 ( .A0(n1661), .A1(n4153), .B0(n4640), .B1(n4250), .Y(n4241)
);
ADDHX1TS U7336 ( .A(n4161), .B(n4160), .CO(n4261), .S(n4158) );
XNOR2X2TS U7337 ( .A(n5119), .B(n9959), .Y(n4244) );
NOR2BX1TS U7338 ( .AN(n3260), .B(n10332), .Y(n4266) );
XNOR2X2TS U7339 ( .A(n3589), .B(Op_MY[43]), .Y(n4269) );
ADDFHX4TS U7340 ( .A(n4179), .B(n4180), .CI(n4181), .CO(n4186), .S(n4184) );
AOI21X4TS U7341 ( .A0(n4189), .A1(n1692), .B0(n4188), .Y(n4837) );
INVX6TS U7342 ( .A(n4837), .Y(n4706) );
ADDFHX4TS U7343 ( .A(n4195), .B(n4194), .CI(n4193), .CO(n4500), .S(n4192) );
XNOR2X1TS U7344 ( .A(n949), .B(n956), .Y(n4541) );
OAI22X1TS U7345 ( .A0(n4541), .A1(n1159), .B0(n4196), .B1(n7000), .Y(n4544)
);
OAI22X1TS U7346 ( .A0(n4466), .A1(n1161), .B0(n4198), .B1(n879), .Y(n4542)
);
XNOR2X4TS U7347 ( .A(n1237), .B(DP_OP_168J27_122_4811_n8515), .Y(n4535) );
NAND2X4TS U7348 ( .A(n4209), .B(n4208), .Y(n4534) );
XNOR2X4TS U7349 ( .A(n4535), .B(n4534), .Y(n5807) );
XNOR2X2TS U7350 ( .A(n928), .B(n5352), .Y(n4538) );
ADDFHX4TS U7351 ( .A(n4217), .B(n4216), .CI(n4215), .CO(n4470), .S(n4239) );
ADDFHX4TS U7352 ( .A(n4220), .B(n4219), .CI(n4218), .CO(n7456), .S(n7459) );
ADDFHX4TS U7353 ( .A(n4232), .B(n4231), .CI(n4230), .CO(n4484), .S(n4277) );
OAI22X1TS U7354 ( .A0(n4234), .A1(n6345), .B0(n4475), .B1(n6344), .Y(n4465)
);
OAI22X1TS U7355 ( .A0(n4236), .A1(n977), .B0(n4469), .B1(n1164), .Y(n4464)
);
XNOR2X2TS U7356 ( .A(n5119), .B(n936), .Y(n4506) );
XNOR2X2TS U7357 ( .A(n5378), .B(DP_OP_168J27_122_4811_n8449), .Y(n4510) );
OAI22X1TS U7358 ( .A0(n942), .A1(n4245), .B0(n10333), .B1(n4510), .Y(n4502)
);
OAI22X1TS U7359 ( .A0(n932), .A1(n4246), .B0(n10335), .B1(n4525), .Y(n4501)
);
OAI22X1TS U7360 ( .A0(n881), .A1(n4248), .B0(n1126), .B1(n4523), .Y(n4531)
);
XNOR2X2TS U7361 ( .A(n5471), .B(DP_OP_168J27_122_4811_n8447), .Y(n4505) );
ADDFHX4TS U7362 ( .A(n4257), .B(n4258), .CI(n4256), .CO(n4514), .S(n4220) );
OAI22X2TS U7363 ( .A0(n5056), .A1(n4268), .B0(n10337), .B1(n4509), .Y(n4528)
);
OAI22X1TS U7364 ( .A0(n5877), .A1(n4270), .B0(n1190), .B1(n4521), .Y(n4526)
);
OAI21X4TS U7365 ( .A0(n5572), .A1(n4489), .B0(n4491), .Y(n4272) );
NAND2X1TS U7366 ( .A(n10327), .B(n4490), .Y(n4271) );
XNOR2X4TS U7367 ( .A(n4272), .B(n4271), .Y(n4273) );
OAI22X1TS U7368 ( .A0(n4497), .A1(n3950), .B0(n4274), .B1(n941), .Y(n4476)
);
ADDFHX4TS U7369 ( .A(n4280), .B(n4279), .CI(n4278), .CO(n4282), .S(n4187) );
INVX4TS U7370 ( .A(n4551), .Y(n4705) );
ADDFHX4TS U7371 ( .A(n4285), .B(n4284), .CI(n4283), .CO(n6990), .S(n6978) );
OAI22X1TS U7372 ( .A0(n1122), .A1(n4303), .B0(n7934), .B1(n4328), .Y(n4317)
);
OAI22X1TS U7373 ( .A0(n1120), .A1(n4305), .B0(n968), .B1(n4323), .Y(n4320)
);
OAI22X1TS U7374 ( .A0(n4393), .A1(n4306), .B0(n2763), .B1(n4326), .Y(n4319)
);
ADDFHX4TS U7375 ( .A(n4309), .B(n4308), .CI(n4307), .CO(n4336), .S(n4284) );
NOR2X4TS U7376 ( .A(n4367), .B(n4310), .Y(n4370) );
NOR2X4TS U7377 ( .A(n4312), .B(n4372), .Y(n4313) );
CMPR32X2TS U7378 ( .A(n4321), .B(n4320), .C(n4319), .CO(n4343), .S(n4333) );
OAI22X1TS U7379 ( .A0(n1121), .A1(n4323), .B0(n969), .B1(n4348), .Y(n4358)
);
OAI22X1TS U7380 ( .A0(n937), .A1(n4329), .B0(n7932), .B1(n4350), .Y(n4355)
);
ADDFHX4TS U7381 ( .A(n4338), .B(n4337), .CI(n4336), .CO(n7086), .S(n7005) );
CMPR32X2TS U7382 ( .A(n4344), .B(n4343), .C(n4342), .CO(n4380), .S(n4340) );
OAI22X1TS U7383 ( .A0(n1121), .A1(n4348), .B0(n968), .B1(n4395), .Y(n4398)
);
INVX2TS U7384 ( .A(n4675), .Y(n4396) );
OAI22X1TS U7385 ( .A0(n1004), .A1(n4360), .B0(n766), .B1(n4390), .Y(n4389)
);
OAI22X1TS U7386 ( .A0(n4694), .A1(n4361), .B0(n1177), .B1(n4394), .Y(n4388)
);
OAI22X1TS U7387 ( .A0(n1136), .A1(n4362), .B0(n1129), .B1(n10293), .Y(n4387)
);
INVX2TS U7388 ( .A(n4363), .Y(n4421) );
INVX2TS U7389 ( .A(n4432), .Y(n4364) );
AOI21X1TS U7390 ( .A0(n4421), .A1(n824), .B0(n4364), .Y(n4365) );
OAI21X1TS U7391 ( .A0(n4367), .A1(n4366), .B0(n4365), .Y(n4368) );
OAI21X4TS U7392 ( .A0(n4373), .A1(n4372), .B0(n4371), .Y(n4374) );
NAND2X2TS U7393 ( .A(n7079), .B(n7086), .Y(n4443) );
INVX2TS U7394 ( .A(n4443), .Y(n4410) );
INVX2TS U7395 ( .A(n4413), .Y(n4375) );
INVX2TS U7396 ( .A(n7900), .Y(n8038) );
OAI22X1TS U7397 ( .A0(n1003), .A1(n4390), .B0(n1005), .B1(n4672), .Y(n4668)
);
OAI22X1TS U7398 ( .A0(n7935), .A1(n4391), .B0(n7934), .B1(n4670), .Y(n4667)
);
OAI22X1TS U7399 ( .A0(n981), .A1(n4394), .B0(n1176), .B1(n4671), .Y(n4665)
);
NOR2X4TS U7400 ( .A(n7248), .B(n7247), .Y(n4712) );
INVX2TS U7401 ( .A(n4712), .Y(n4399) );
NAND2X1TS U7402 ( .A(n4399), .B(n4713), .Y(n4400) );
XNOR2X4TS U7403 ( .A(n4401), .B(n4400), .Y(n4453) );
INVX2TS U7404 ( .A(n4405), .Y(n4407) );
XNOR2X4TS U7405 ( .A(n4409), .B(n4408), .Y(n4452) );
NAND2X1TS U7406 ( .A(n822), .B(n4413), .Y(n4414) );
XNOR2X4TS U7407 ( .A(n4415), .B(n4414), .Y(n4451) );
NOR2X8TS U7408 ( .A(n8636), .B(n8632), .Y(n4455) );
XOR2X4TS U7409 ( .A(n4436), .B(n4417), .Y(n4448) );
AOI21X1TS U7410 ( .A0(n4423), .A1(n4422), .B0(n4421), .Y(n4424) );
OAI21X1TS U7411 ( .A0(n4426), .A1(n4425), .B0(n4424), .Y(n4427) );
AOI21X1TS U7412 ( .A0(n4429), .A1(n4428), .B0(n4427), .Y(n4430) );
OAI21X2TS U7413 ( .A0(n4442), .A1(n4431), .B0(n4430), .Y(n4434) );
NAND2X1TS U7414 ( .A(n824), .B(n4432), .Y(n4433) );
XNOR2X4TS U7415 ( .A(n4434), .B(n4433), .Y(n4447) );
XNOR2X4TS U7416 ( .A(n4439), .B(n4438), .Y(n4450) );
INVX2TS U7417 ( .A(n1098), .Y(n4441) );
NAND2X1TS U7418 ( .A(n4444), .B(n4443), .Y(n4445) );
XNOR2X4TS U7419 ( .A(n4446), .B(n4445), .Y(n4449) );
NAND2X4TS U7420 ( .A(n4448), .B(n4447), .Y(n8991) );
NAND2X4TS U7421 ( .A(n4450), .B(n4449), .Y(n8595) );
OAI21X4TS U7422 ( .A0(n8594), .A1(n8991), .B0(n8595), .Y(n8630) );
OAI22X1TS U7423 ( .A0(n4466), .A1(n878), .B0(n4648), .B1(n1161), .Y(n4563)
);
OAI22X1TS U7424 ( .A0(n4468), .A1(n909), .B0(n4588), .B1(n1165), .Y(n4562)
);
OAI22X1TS U7425 ( .A0(n4651), .A1(n1163), .B0(n4469), .B1(n6040), .Y(n4561)
);
OAI22X1TS U7426 ( .A0(n4473), .A1(n1083), .B0(n4566), .B1(n6676), .Y(n4559)
);
OAI22X1TS U7427 ( .A0(n4475), .A1(n6345), .B0(n4565), .B1(n6344), .Y(n4558)
);
ADDFHX4TS U7428 ( .A(n4478), .B(n4477), .CI(n4476), .CO(n4581), .S(n4482) );
ADDFHX4TS U7429 ( .A(n4487), .B(n4486), .CI(n4485), .CO(n7463), .S(n7455) );
INVX2TS U7430 ( .A(n4812), .Y(n4493) );
OAI21X4TS U7431 ( .A0(DP_OP_168J27_122_4811_n3455), .A1(n4491), .B0(n4490),
.Y(n4818) );
INVX2TS U7432 ( .A(n4818), .Y(n4492) );
BUFX20TS U7433 ( .A(Op_MY[45]), .Y(n9965) );
OAI22X1TS U7434 ( .A0(n4497), .A1(n941), .B0(n4613), .B1(n3950), .Y(n4584)
);
XNOR2X1TS U7435 ( .A(DP_OP_168J27_122_4811_n8505), .B(n9620), .Y(n4641) );
OAI22X1TS U7436 ( .A0(n4504), .A1(n4752), .B0(n6196), .B1(n4641), .Y(n4639)
);
XNOR2X2TS U7437 ( .A(n5471), .B(n5868), .Y(n4635) );
XNOR2X1TS U7438 ( .A(n5119), .B(n5546), .Y(n4643) );
ADDHX1TS U7439 ( .A(n4508), .B(n4507), .CO(n4618), .S(n4529) );
OAI22X1TS U7440 ( .A0(n6456), .A1(n4509), .B0(n4892), .B1(n4634), .Y(n4617)
);
NOR2BX1TS U7441 ( .AN(n930), .B(n945), .Y(n4624) );
ADDFHX4TS U7442 ( .A(n4520), .B(n4519), .CI(n4518), .CO(n4629), .S(n4487) );
XNOR2X2TS U7443 ( .A(n4901), .B(n906), .Y(n4614) );
OAI22X1TS U7444 ( .A0(n5247), .A1(n4525), .B0(n10335), .B1(n4614), .Y(n4625)
);
XNOR2X1TS U7445 ( .A(n1142), .B(n5330), .Y(n4647) );
OAI22X1TS U7446 ( .A0(n4647), .A1(n1154), .B0(n4532), .B1(n1021), .Y(n4591)
);
XOR2X4TS U7447 ( .A(DP_OP_168J27_122_4811_n8543), .B(
DP_OP_168J27_122_4811_n8516), .Y(n4567) );
XOR2X4TS U7448 ( .A(n1787), .B(n4567), .Y(n4537) );
NAND2X2TS U7449 ( .A(n4535), .B(n4534), .Y(n4536) );
XNOR2X4TS U7450 ( .A(n4537), .B(n4536), .Y(n4572) );
OAI22X2TS U7451 ( .A0(n4577), .A1(n7285), .B0(n4538), .B1(n6061), .Y(n4579)
);
XNOR2X1TS U7452 ( .A(n962), .B(n956), .Y(n4649) );
OAI22X1TS U7453 ( .A0(n4541), .A1(n7000), .B0(n4649), .B1(n1159), .Y(n4589)
);
ADDFHX4TS U7454 ( .A(n4550), .B(n4549), .CI(n4548), .CO(n4552), .S(n4281) );
NAND2X4TS U7455 ( .A(n4553), .B(n4552), .Y(n4708) );
OAI21X4TS U7456 ( .A0(n4707), .A1(n4703), .B0(n4708), .Y(n4834) );
BUFX4TS U7457 ( .A(n4834), .Y(n4554) );
ADDFHX4TS U7458 ( .A(n4557), .B(n4556), .CI(n4555), .CO(n4657), .S(n4553) );
OAI22X1TS U7459 ( .A0(n4565), .A1(n979), .B0(n4737), .B1(n4474), .Y(n4810)
);
XNOR2X2TS U7460 ( .A(n960), .B(n970), .Y(n4735) );
OAI22X1TS U7461 ( .A0(n4566), .A1(n1082), .B0(n4735), .B1(n1057), .Y(n4809)
);
XOR2X2TS U7462 ( .A(n10261), .B(n10239), .Y(n4568) );
NOR2X4TS U7463 ( .A(n4568), .B(n4567), .Y(n4569) );
NAND2X6TS U7464 ( .A(n4572), .B(n4570), .Y(n4574) );
NAND2X4TS U7465 ( .A(DP_OP_168J27_122_4811_n3244), .B(n4571), .Y(n4799) );
XNOR2X4TS U7466 ( .A(n4800), .B(n4799), .Y(n6053) );
XNOR2X2TS U7467 ( .A(n929), .B(n764), .Y(n4801) );
XNOR2X1TS U7468 ( .A(n1149), .B(n764), .Y(n4576) );
OAI22X2TS U7469 ( .A0(n4801), .A1(n8238), .B0(n6098), .B1(n4576), .Y(n4802)
);
XNOR2X1TS U7470 ( .A(n964), .B(n5352), .Y(n4797) );
OAI22X1TS U7471 ( .A0(n4797), .A1(n1157), .B0(n4577), .B1(n7286), .Y(n4729)
);
ADDFHX4TS U7472 ( .A(n4586), .B(n4585), .CI(n4584), .CO(n4742), .S(n4603) );
XNOR2X2TS U7473 ( .A(n1017), .B(n984), .Y(n4732) );
ADDFHX4TS U7474 ( .A(n4594), .B(n4593), .CI(n4592), .CO(n7465), .S(n7464) );
INVX4TS U7475 ( .A(n7465), .Y(n4738) );
INVX2TS U7476 ( .A(n4814), .Y(n4607) );
OAI21X4TS U7477 ( .A0(n5572), .A1(n4610), .B0(n4609), .Y(n4612) );
INVX2TS U7478 ( .A(n4815), .Y(n4611) );
OAI22X1TS U7479 ( .A0(n925), .A1(n4615), .B0(n6127), .B1(n4750), .Y(n4760)
);
NAND2X4TS U7480 ( .A(DP_OP_168J27_122_4811_n8191), .B(n7295), .Y(n4620) );
OAI22X1TS U7481 ( .A0(n7296), .A1(n4619), .B0(n944), .B1(n4777), .Y(n4754)
);
BUFX8TS U7482 ( .A(n4620), .Y(n7296) );
ADDFHX2TS U7483 ( .A(n4624), .B(n4623), .CI(n4622), .CO(n4756), .S(n4616) );
XNOR2X1TS U7484 ( .A(DP_OP_168J27_122_4811_n8457), .B(
DP_OP_168J27_122_4811_n8507), .Y(n4763) );
XNOR2X2TS U7485 ( .A(n5471), .B(DP_OP_168J27_122_4811_n8449), .Y(n4759) );
OAI22X1TS U7486 ( .A0(n942), .A1(n4636), .B0(n10333), .B1(n4778), .Y(n4772)
);
OAI22X1TS U7487 ( .A0(n1107), .A1(n4641), .B0(n4640), .B1(n4751), .Y(n4781)
);
OAI22X1TS U7488 ( .A0(n1172), .A1(n4642), .B0(n4758), .B1(n758), .Y(n4780)
);
XNOR2X1TS U7489 ( .A(n5119), .B(n920), .Y(n4765) );
OAI22X1TS U7490 ( .A0(n1076), .A1(n4643), .B0(n5403), .B1(n4765), .Y(n4779)
);
INVX6TS U7491 ( .A(n7454), .Y(n4744) );
XNOR2X1TS U7492 ( .A(n949), .B(n5330), .Y(n4804) );
OAI22X1TS U7493 ( .A0(n4804), .A1(n7135), .B0(n4647), .B1(n1020), .Y(n4807)
);
OAI22X1TS U7494 ( .A0(n4734), .A1(n6999), .B0(n4649), .B1(n7000), .Y(n4805)
);
XNOR2X2TS U7495 ( .A(n1028), .B(n1023), .Y(n4749) );
XOR2X4TS U7496 ( .A(n8050), .B(n4659), .Y(n4726) );
CMPR32X2TS U7497 ( .A(n4665), .B(n4664), .C(n4663), .CO(n4685), .S(n4676) );
CMPR32X2TS U7498 ( .A(n4668), .B(n4667), .C(n4666), .CO(n4700), .S(n4677) );
INVX2TS U7499 ( .A(n7846), .Y(n4686) );
OAI22X1TS U7500 ( .A0(n1003), .A1(n4672), .B0(n1005), .B1(n4692), .Y(n4696)
);
CMPR32X2TS U7501 ( .A(n4675), .B(n4674), .C(n4673), .CO(n4695), .S(n4664) );
NOR2X4TS U7502 ( .A(n4712), .B(n4718), .Y(n7871) );
INVX2TS U7503 ( .A(n7871), .Y(n8033) );
INVX2TS U7504 ( .A(n7898), .Y(n8036) );
CMPR32X2TS U7505 ( .A(n4688), .B(n4687), .C(n4686), .CO(n7855), .S(n4699) );
OAI22X1TS U7506 ( .A0(n912), .A1(n1796), .B0(n3811), .B1(n1811), .Y(n7845)
);
OAI22X1TS U7507 ( .A0(n1122), .A1(n4689), .B0(n7934), .B1(n7851), .Y(n7844)
);
OAI22X1TS U7508 ( .A0(n1120), .A1(n4690), .B0(n968), .B1(n7852), .Y(n7849)
);
OAI22X1TS U7509 ( .A0(n1003), .A1(n4692), .B0(n1005), .B1(n7843), .Y(n7848)
);
CMPR32X2TS U7510 ( .A(n4697), .B(n4696), .C(n4695), .CO(n7841), .S(n4698) );
ADDFHX2TS U7511 ( .A(n4700), .B(n4699), .CI(n4698), .CO(n7840), .S(n4684) );
NOR2X2TS U7512 ( .A(n7376), .B(n7359), .Y(n7870) );
INVX2TS U7513 ( .A(n7870), .Y(n8032) );
NAND2X1TS U7514 ( .A(n8032), .B(n8035), .Y(n4701) );
XNOR2X4TS U7515 ( .A(n4702), .B(n4701), .Y(n4725) );
INVX2TS U7516 ( .A(n4707), .Y(n4709) );
XOR2X4TS U7517 ( .A(n4711), .B(n4710), .Y(n4724) );
INVX2TS U7518 ( .A(n4718), .Y(n4720) );
NAND2X1TS U7519 ( .A(n4720), .B(n4719), .Y(n4721) );
NOR2X4TS U7520 ( .A(n8542), .B(n8645), .Y(n4727) );
NAND2X4TS U7521 ( .A(n4726), .B(n4725), .Y(n8543) );
XNOR2X2TS U7522 ( .A(n954), .B(n4467), .Y(n4947) );
OAI22X1TS U7523 ( .A0(n4733), .A1(n878), .B0(n4946), .B1(n1162), .Y(n5019)
);
OAI22X1TS U7524 ( .A0(n4734), .A1(n7000), .B0(n4934), .B1(n1158), .Y(n4982)
);
OAI22X1TS U7525 ( .A0(n4735), .A1(n1083), .B0(n4967), .B1(n1057), .Y(n4981)
);
OAI22X1TS U7526 ( .A0(n4971), .A1(n1049), .B0(n4737), .B1(n4564), .Y(n4980)
);
ADDFHX4TS U7527 ( .A(n4748), .B(n4747), .CI(n4746), .CO(n7471), .S(n7454) );
OAI22X1TS U7528 ( .A0(n925), .A1(n4750), .B0(n6127), .B1(n4890), .Y(n4905)
);
ADDHX1TS U7529 ( .A(n4754), .B(n4753), .CO(n4903), .S(n4757) );
OAI22X1TS U7530 ( .A0(n1167), .A1(n4759), .B0(n10332), .B1(n4895), .Y(n4874)
);
OAI22X1TS U7531 ( .A0(n6456), .A1(n4763), .B0(n4892), .B1(n4893), .Y(n4888)
);
XNOR2X1TS U7532 ( .A(n5119), .B(n9621), .Y(n4870) );
OAI22X1TS U7533 ( .A0(n1076), .A1(n4765), .B0(n5403), .B1(n4870), .Y(n4886)
);
ADDFHX4TS U7534 ( .A(n4768), .B(n4767), .CI(n4766), .CO(n5017), .S(n4746) );
OAI22X1TS U7535 ( .A0(n942), .A1(n4778), .B0(n10333), .B1(n4889), .Y(n4896)
);
XNOR2X1TS U7536 ( .A(n1142), .B(n5352), .Y(n4932) );
OAI22X1TS U7537 ( .A0(n4932), .A1(n1156), .B0(n4797), .B1(n7286), .Y(n4970)
);
OAI22X1TS U7538 ( .A0(n4804), .A1(n1020), .B0(n4935), .B1(n7135), .Y(n4968)
);
OAI22X1TS U7539 ( .A0(n4820), .A1(n941), .B0(n5010), .B1(n3950), .Y(n4995)
);
ADDFHX4TS U7540 ( .A(n4825), .B(n4824), .CI(n4823), .CO(n5287), .S(n4828) );
OAI21X4TS U7541 ( .A0(n8051), .A1(n8049), .B0(n8052), .Y(n4832) );
AOI21X4TS U7542 ( .A0(n4834), .A1(n4833), .B0(n4832), .Y(n4835) );
OAI21X4TS U7543 ( .A0(n4837), .A1(n4836), .B0(n4835), .Y(n7834) );
XNOR2X2TS U7544 ( .A(n965), .B(n764), .Y(n4940) );
OAI22X1TS U7545 ( .A0(n4924), .A1(n6096), .B0(n4940), .B1(n8239), .Y(n5092)
);
XNOR2X2TS U7546 ( .A(n950), .B(n1160), .Y(n4933) );
OAI22X2TS U7547 ( .A0(n4933), .A1(n1143), .B0(n4925), .B1(n1157), .Y(n5091)
);
OAI21X4TS U7548 ( .A0(DP_OP_168J27_122_4811_n8545), .A1(
DP_OP_168J27_122_4811_n8518), .B0(n4838), .Y(n4840) );
NOR2BX2TS U7549 ( .AN(n1149), .B(n1152), .Y(n5086) );
XNOR2X4TS U7550 ( .A(n4843), .B(n10320), .Y(n4844) );
XOR2X1TS U7551 ( .A(DP_OP_168J27_122_4811_n8517), .B(
DP_OP_168J27_122_4811_n8518), .Y(n4846) );
INVX2TS U7552 ( .A(n4866), .Y(n4856) );
INVX2TS U7553 ( .A(n4867), .Y(n4860) );
NAND2X1TS U7554 ( .A(n4860), .B(n4865), .Y(n4861) );
XNOR2X4TS U7555 ( .A(n4862), .B(n4861), .Y(n4863) );
NAND2X1TS U7556 ( .A(n4909), .B(n5175), .Y(n4868) );
XNOR2X4TS U7557 ( .A(n745), .B(n4868), .Y(n4869) );
OAI22X1TS U7558 ( .A0(n1076), .A1(n4870), .B0(n1133), .B1(n5035), .Y(n5059)
);
XNOR2X1TS U7559 ( .A(n1112), .B(n930), .Y(n4871) );
OAI22X1TS U7560 ( .A0(n946), .A1(n1793), .B0(n1123), .B1(n4873), .Y(n5025)
);
XNOR2X2TS U7561 ( .A(n1192), .B(n6934), .Y(n5055) );
OAI22X1TS U7562 ( .A0(n1108), .A1(n4893), .B0(n4892), .B1(n5055), .Y(n5052)
);
OAI22X1TS U7563 ( .A0(n6150), .A1(n4894), .B0(n945), .B1(n5027), .Y(n5051)
);
OAI22X1TS U7564 ( .A0(n1556), .A1(n4895), .B0(n10332), .B1(n5043), .Y(n5050)
);
XNOR2X2TS U7565 ( .A(n4901), .B(n934), .Y(n5054) );
OAI22X1TS U7566 ( .A0(n932), .A1(n4902), .B0(n5115), .B1(n5054), .Y(n5029)
);
NOR2X4TS U7567 ( .A(n4910), .B(n4912), .Y(n4915) );
OAI21X4TS U7568 ( .A0(n5572), .A1(n4917), .B0(n4916), .Y(n4920) );
INVX2TS U7569 ( .A(n5176), .Y(n4918) );
XNOR2X4TS U7570 ( .A(n4920), .B(n4919), .Y(n4921) );
OAI22X1TS U7571 ( .A0(n4923), .A1(n979), .B0(n5189), .B1(n1049), .Y(n5273)
);
OAI22X1TS U7572 ( .A0(n5206), .A1(n7285), .B0(n4925), .B1(n7286), .Y(n5168)
);
ADDFHX4TS U7573 ( .A(n4931), .B(n4930), .CI(n4929), .CO(n5276), .S(n5144) );
OAI22X1TS U7574 ( .A0(n4933), .A1(n7285), .B0(n4932), .B1(n7286), .Y(n5013)
);
OAI22X1TS U7575 ( .A0(n4960), .A1(n1158), .B0(n4934), .B1(n5646), .Y(n5012)
);
OAI22X1TS U7576 ( .A0(n4959), .A1(n1155), .B0(n4935), .B1(n1020), .Y(n5011)
);
ADDFHX4TS U7577 ( .A(n4938), .B(n4937), .CI(n4936), .CO(n4950), .S(n4969) );
XNOR2X2TS U7578 ( .A(n1017), .B(n6513), .Y(n4966) );
OAI22X1TS U7579 ( .A0(n4945), .A1(n877), .B0(n5089), .B1(n5203), .Y(n4955)
);
OAI22X1TS U7580 ( .A0(n4946), .A1(n876), .B0(n4945), .B1(n1161), .Y(n4985)
);
OAI22X1TS U7581 ( .A0(n4967), .A1(n1082), .B0(n4966), .B1(n1056), .Y(n4994)
);
OAI22X1TS U7582 ( .A0(n4972), .A1(n1049), .B0(n4971), .B1(n4564), .Y(n4992)
);
OAI2BB1X4TS U7583 ( .A0N(n4996), .A1N(n4999), .B0(n4973), .Y(n5194) );
CMPR32X2TS U7584 ( .A(n4985), .B(n4984), .C(n4983), .CO(n4951), .S(n4986) );
ADDFHX4TS U7585 ( .A(n4991), .B(n4990), .CI(n4989), .CO(n7475), .S(n7474) );
ADDFHX4TS U7586 ( .A(n4995), .B(n761), .CI(n1699), .CO(n5000), .S(n5149) );
XOR2X4TS U7587 ( .A(n4997), .B(n760), .Y(n4998) );
XNOR2X4TS U7588 ( .A(n4999), .B(n4998), .Y(n5022) );
ADDFHX4TS U7589 ( .A(n5002), .B(n5001), .CI(n5000), .CO(n5023), .S(n5286) );
ADDFHX4TS U7590 ( .A(n5005), .B(n5004), .CI(n5003), .CO(n5285), .S(n5155) );
ADDFHX4TS U7591 ( .A(n5008), .B(n5007), .CI(n5006), .CO(n5142), .S(n5004) );
OAI22X1TS U7592 ( .A0(n5010), .A1(n941), .B0(n5009), .B1(n3950), .Y(n5067)
);
ADDFHX4TS U7593 ( .A(n5018), .B(n5017), .CI(n5016), .CO(n7473), .S(n7472) );
ADDHX1TS U7594 ( .A(n5026), .B(n5025), .CO(n5134), .S(n5058) );
XNOR2X4TS U7595 ( .A(n1127), .B(n986), .Y(n5117) );
OAI22X2TS U7596 ( .A0(n7296), .A1(n5027), .B0(n944), .B1(n5117), .Y(n5095)
);
XNOR2X2TS U7597 ( .A(n5119), .B(n5963), .Y(n5120) );
OAI22X2TS U7598 ( .A0(n5877), .A1(n5036), .B0(n1190), .B1(n5122), .Y(n5101)
);
OAI22X1TS U7599 ( .A0(n925), .A1(n5037), .B0(n6127), .B1(n5097), .Y(n5100)
);
OAI22X1TS U7600 ( .A0(n942), .A1(n5041), .B0(n5236), .B1(n5099), .Y(n5114)
);
OAI22X1TS U7601 ( .A0(n1556), .A1(n5043), .B0(n1026), .B1(n5098), .Y(n5112)
);
XNOR2X2TS U7602 ( .A(n6191), .B(n6879), .Y(n5127) );
OAI22X1TS U7603 ( .A0(n1108), .A1(n5055), .B0(n1013), .B1(n5127), .Y(n5123)
);
CMPR32X2TS U7604 ( .A(n5059), .B(n5058), .C(n5057), .CO(n5106), .S(n5062) );
ADDFHX4TS U7605 ( .A(n5067), .B(n5066), .CI(n5065), .CO(n5138), .S(n5141) );
ADDFHX4TS U7606 ( .A(n5070), .B(n5069), .CI(n5068), .CO(n7477), .S(n7476) );
OAI22X1TS U7607 ( .A0(n5071), .A1(n7000), .B0(n5205), .B1(n1158), .Y(n5223)
);
NOR2X1TS U7608 ( .A(n5074), .B(n5073), .Y(n5075) );
NAND2BX1TS U7609 ( .AN(n4575), .B(n6281), .Y(n5079) );
XNOR2X2TS U7610 ( .A(n928), .B(n6281), .Y(n5164) );
XNOR2X1TS U7611 ( .A(n1148), .B(n6438), .Y(n5082) );
INVX2TS U7612 ( .A(n5088), .Y(n5214) );
OAI22X1TS U7613 ( .A0(n5089), .A1(n878), .B0(n5204), .B1(n5203), .Y(n5211)
);
CMPR32X2TS U7614 ( .A(n5102), .B(n5101), .C(n5100), .CO(n5259), .S(n5105) );
OAI22X2TS U7615 ( .A0(n1114), .A1(n5117), .B0(n945), .B1(n5244), .Y(n5232)
);
OAI22X1TS U7616 ( .A0(n7711), .A1(n5118), .B0(n6192), .B1(n5267), .Y(n5231)
);
OAI22X1TS U7617 ( .A0(n1172), .A1(n5121), .B0(n5265), .B1(n758), .Y(n5241)
);
OAI22X1TS U7618 ( .A0(n5056), .A1(n5127), .B0(n1012), .B1(n5262), .Y(n5238)
);
XNOR2X1TS U7619 ( .A(n1178), .B(n5385), .Y(n5129) );
XNOR2X2TS U7620 ( .A(n1178), .B(DP_OP_168J27_122_4811_n8447), .Y(n5245) );
OAI22X2TS U7621 ( .A0(n6541), .A1(n5129), .B0(DP_OP_168J27_122_4811_n8215),
.B1(n5245), .Y(n5264) );
CMPR32X2TS U7622 ( .A(n5134), .B(n5133), .C(n5132), .CO(n5253), .S(n5137) );
ADDFHX4TS U7623 ( .A(n5137), .B(n5136), .CI(n5135), .CO(n5250), .S(n5070) );
OR2X8TS U7624 ( .A(n5309), .B(n5308), .Y(n8064) );
OAI22X1TS U7625 ( .A0(n5497), .A1(n8312), .B0(n5161), .B1(n1197), .Y(n5681)
);
XNOR2X2TS U7626 ( .A(n2715), .B(n947), .Y(n5322) );
OAI22X2TS U7627 ( .A0(n5322), .A1(n8379), .B0(n5164), .B1(n6679), .Y(n5324)
);
CMPR32X2TS U7628 ( .A(n5170), .B(n5169), .C(n5168), .CO(n5597), .S(n5272) );
INVX2TS U7629 ( .A(n5353), .Y(n5184) );
OAI21X2TS U7630 ( .A0(n5176), .A1(n5175), .B0(n5174), .Y(n5177) );
AOI21X4TS U7631 ( .A0(n5179), .A1(n5178), .B0(n5177), .Y(n5180) );
INVX2TS U7632 ( .A(n5569), .Y(n5183) );
OAI21X4TS U7633 ( .A0(n1762), .A1(n5184), .B0(n5183), .Y(n5186) );
XNOR2X4TS U7634 ( .A(n5186), .B(n5185), .Y(n5187) );
OAI22X1TS U7635 ( .A0(n5190), .A1(n6040), .B0(n5608), .B1(n1163), .Y(n5600)
);
ADDFHX4TS U7636 ( .A(n5199), .B(n5198), .CI(n5197), .CO(n5748), .S(n5219) );
OAI22X2TS U7637 ( .A0(n5204), .A1(n879), .B0(n5649), .B1(n5203), .Y(n5611)
);
OAI22X1TS U7638 ( .A0(n5205), .A1(n7000), .B0(n5647), .B1(n1159), .Y(n5610)
);
OAI22X1TS U7639 ( .A0(n5206), .A1(n7286), .B0(n5499), .B1(n1156), .Y(n5659)
);
OAI22X1TS U7640 ( .A0(n5682), .A1(n1057), .B0(n5208), .B1(n1084), .Y(n5657)
);
ADDFHX2TS U7641 ( .A(n5214), .B(n5213), .CI(n5212), .CO(n5746), .S(n5218) );
ADDFHX4TS U7642 ( .A(n5217), .B(n5216), .CI(n5215), .CO(n5789), .S(n5281) );
ADDFHX4TS U7643 ( .A(n5220), .B(n5219), .CI(n5218), .CO(n5781), .S(n5216) );
INVX4TS U7644 ( .A(n7484), .Y(n5613) );
OAI22X1TS U7645 ( .A0(n7755), .A1(n5245), .B0(DP_OP_168J27_122_4811_n8215),
.B1(n5381), .Y(n5405) );
OAI22X1TS U7646 ( .A0(n1068), .A1(n5249), .B0(n924), .B1(n5380), .Y(n5433)
);
OAI22X1TS U7647 ( .A0(n5056), .A1(n5262), .B0(n1013), .B1(n5376), .Y(n5401)
);
ADDHX1TS U7648 ( .A(n5264), .B(n5263), .CO(n5400), .S(n5237) );
NOR2BX1TS U7649 ( .AN(n930), .B(DP_OP_168J27_122_4811_n8214), .Y(n5410) );
OR2X8TS U7650 ( .A(n5305), .B(n5304), .Y(n8083) );
NOR2X4TS U7651 ( .A(n7836), .B(n5314), .Y(n5315) );
NAND2X4TS U7652 ( .A(n5305), .B(n5304), .Y(n8082) );
XNOR2X2TS U7653 ( .A(n960), .B(n978), .Y(n5677) );
OAI22X4TS U7654 ( .A0(n5677), .A1(n1021), .B0(n5331), .B1(n1155), .Y(n5653)
);
BUFX12TS U7655 ( .A(n6733), .Y(n6506) );
NAND2BX1TS U7656 ( .AN(n4575), .B(n1037), .Y(n5319) );
XNOR2X1TS U7657 ( .A(n1148), .B(n6506), .Y(n5321) );
ADDFHX2TS U7658 ( .A(n5325), .B(n5324), .CI(n5323), .CO(n5650), .S(n5680) );
OAI22X1TS U7659 ( .A0(n5500), .A1(n7286), .B0(n5361), .B1(n1157), .Y(n5686)
);
OAI22X1TS U7660 ( .A0(n5369), .A1(n1162), .B0(n5648), .B1(n878), .Y(n5685)
);
XNOR2X2TS U7661 ( .A(n1017), .B(n1138), .Y(n5345) );
XNOR2X2TS U7662 ( .A(n7137), .B(n1038), .Y(n5506) );
NAND2BX1TS U7663 ( .AN(n5508), .B(DP_OP_168J27_122_4811_n8551), .Y(n5334) );
BUFX8TS U7664 ( .A(n5335), .Y(n8461) );
BUFX12TS U7665 ( .A(n5336), .Y(n7002) );
OAI22X2TS U7666 ( .A0(n5507), .A1(n1194), .B0(n5339), .B1(n6846), .Y(n5343)
);
AND2X4TS U7667 ( .A(n5568), .B(Op_MY[26]), .Y(n5348) );
AOI21X4TS U7668 ( .A0(n5569), .A1(n5348), .B0(n5347), .Y(n5349) );
OAI21X4TS U7669 ( .A0(n1762), .A1(n5350), .B0(n5349), .Y(n5351) );
XNOR2X4TS U7670 ( .A(n8473), .B(n990), .Y(n5355) );
OAI22X1TS U7671 ( .A0(n5355), .A1(n940), .B0(n988), .B1(n4063), .Y(n5886) );
OAI22X1TS U7672 ( .A0(n5518), .A1(n8239), .B0(n5812), .B1(n8238), .Y(n5889)
);
NAND2X4TS U7673 ( .A(n5353), .B(n5568), .Y(n5571) );
XNOR2X1TS U7674 ( .A(n961), .B(n6318), .Y(n5519) );
OAI22X1TS U7675 ( .A0(n5498), .A1(n6440), .B0(n5519), .B1(n8312), .Y(n5493)
);
OAI22X2TS U7676 ( .A0(n5361), .A1(n6061), .B0(n5360), .B1(n1157), .Y(n5365)
);
XOR2X2TS U7677 ( .A(n5367), .B(n5366), .Y(n5585) );
OAI22X1TS U7678 ( .A0(n1108), .A1(n5376), .B0(n1012), .B1(n5392), .Y(n5430)
);
OAI22X1TS U7679 ( .A0(n5545), .A1(n5379), .B0(n10333), .B1(n5383), .Y(n5428)
);
OAI22X1TS U7680 ( .A0(n5545), .A1(n5383), .B0(n10333), .B1(n5469), .Y(n5465)
);
OAI22X1TS U7681 ( .A0(n1556), .A1(n5388), .B0(n1026), .B1(n5472), .Y(n5466)
);
OAI22X1TS U7682 ( .A0(n1115), .A1(n5394), .B0(DP_OP_168J27_122_4811_n8215),
.B1(n5484), .Y(n5480) );
OAI22X1TS U7683 ( .A0(n812), .A1(n3589), .B0(n10341), .B1(n758), .Y(n5489)
);
OAI22X1TS U7684 ( .A0(n5458), .A1(n5968), .B0(n6707), .B1(n5459), .Y(n5488)
);
ADDHX1TS U7685 ( .A(n5427), .B(n5426), .CO(n5463), .S(n5431) );
XNOR2X4TS U7686 ( .A(n6869), .B(n6934), .Y(n5544) );
OAI22X1TS U7687 ( .A0(n7147), .A1(n5472), .B0(n10332), .B1(n5559), .Y(n5540)
);
OAI22X1TS U7688 ( .A0(n5473), .A1(n925), .B0(n4247), .B1(n5562), .Y(n5538)
);
OAI22X1TS U7689 ( .A0(n7296), .A1(n5485), .B0(n945), .B1(n5557), .Y(n5541)
);
OAI22X1TS U7690 ( .A0(n6456), .A1(n5486), .B0(n1012), .B1(n5563), .Y(n5550)
);
OAI22X1TS U7691 ( .A0(n5502), .A1(n6096), .B0(n5501), .B1(n6098), .Y(n5605)
);
OAI22X1TS U7692 ( .A0(n5900), .A1(n1511), .B0(n5507), .B1(n6846), .Y(n5815)
);
NOR2BX1TS U7693 ( .AN(n5508), .B(n10324), .Y(n5897) );
OAI22X2TS U7694 ( .A0(n5899), .A1(n8461), .B0(n5509), .B1(n7002), .Y(n5896)
);
OAI22X1TS U7695 ( .A0(n5516), .A1(n6679), .B0(n5811), .B1(n1151), .Y(n5813)
);
OAI22X1TS U7696 ( .A0(n5513), .A1(n876), .B0(n5838), .B1(n1162), .Y(n5910)
);
OAI22X1TS U7697 ( .A0(n5516), .A1(n1152), .B0(n5515), .B1(n8380), .Y(n5636)
);
OAI22X1TS U7698 ( .A0(n5520), .A1(n8312), .B0(n5519), .B1(n6440), .Y(n5634)
);
ADDFHX4TS U7699 ( .A(n5526), .B(n5525), .CI(n5524), .CO(n5817), .S(n5504) );
OAI22X1TS U7700 ( .A0(n7755), .A1(n5547), .B0(DP_OP_168J27_122_4811_n8215),
.B1(n5859), .Y(n5852) );
OAI22X1TS U7701 ( .A0(n1557), .A1(n5559), .B0(n10332), .B1(n5864), .Y(n5872)
);
OAI22X1TS U7702 ( .A0(n925), .A1(n5562), .B0(n1126), .B1(n5861), .Y(n5855)
);
OAI22X1TS U7703 ( .A0(n6456), .A1(n5563), .B0(n1013), .B1(n5865), .Y(n5881)
);
OAI21X4TS U7704 ( .A0(n1762), .A1(n5571), .B0(n5570), .Y(n5573) );
XNOR2X4TS U7705 ( .A(n5573), .B(Op_MY[25]), .Y(n5574) );
ADDFHX4TS U7706 ( .A(n5581), .B(n5580), .CI(n5579), .CO(n7489), .S(n7488) );
XNOR2X4TS U7707 ( .A(n8444), .B(n990), .Y(n5623) );
ADDFHX1TS U7708 ( .A(n5607), .B(n5606), .CI(n5605), .CO(n5619), .S(n5616) );
OAI22X1TS U7709 ( .A0(n5608), .A1(n977), .B0(n5644), .B1(n4127), .Y(n5642)
);
ADDFHX2TS U7710 ( .A(n5621), .B(n5620), .CI(n5619), .CO(n5586), .S(n5638) );
OAI22X1TS U7711 ( .A0(n5623), .A1(n940), .B0(n5622), .B1(n4063), .Y(n5630)
);
OAI22X1TS U7712 ( .A0(n5626), .A1(n6345), .B0(n5633), .B1(n1049), .Y(n5628)
);
OAI22X1TS U7713 ( .A0(n5633), .A1(n4564), .B0(n5632), .B1(n3001), .Y(n5706)
);
INVX4TS U7714 ( .A(n7485), .Y(n5697) );
OAI22X1TS U7715 ( .A0(n5678), .A1(n1021), .B0(n5677), .B1(n7135), .Y(n5693)
);
OAI22X1TS U7716 ( .A0(n5683), .A1(n6676), .B0(n5682), .B1(n1083), .Y(n5691)
);
ADDFHX2TS U7717 ( .A(n5709), .B(n5710), .CI(n5708), .CO(n5826), .S(n5700) );
ADDFHX4TS U7718 ( .A(n5751), .B(n5750), .CI(n5749), .CO(n5759), .S(n5776) );
ADDFHX4TS U7719 ( .A(n5757), .B(n5756), .CI(n5755), .CO(n5798), .S(n5796) );
ADDFHX4TS U7720 ( .A(n5775), .B(n5774), .CI(n5773), .CO(n5795), .S(n5794) );
ADDFHX4TS U7721 ( .A(n5790), .B(n5789), .CI(n5788), .CO(n5791), .S(n5310) );
NAND2X4TS U7722 ( .A(n5793), .B(n5794), .Y(n7947) );
ADDFHX4TS U7723 ( .A(n5802), .B(n5801), .CI(n5800), .CO(n5917), .S(n5797) );
OAI22X1TS U7724 ( .A0(n5810), .A1(n1020), .B0(n5922), .B1(n5676), .Y(n5996)
);
OAI22X1TS U7725 ( .A0(n6016), .A1(n8379), .B0(n5811), .B1(n6679), .Y(n6001)
);
ADDFHX4TS U7726 ( .A(n5818), .B(n5817), .CI(n5816), .CO(n7495), .S(n7494) );
OAI22X1TS U7727 ( .A0(n5839), .A1(n1084), .B0(n6013), .B1(n1057), .Y(n5941)
);
ADDFHX4TS U7728 ( .A(n5845), .B(n5844), .CI(n5843), .CO(n5927), .S(n5816) );
OAI22X1TS U7729 ( .A0(n6128), .A1(n5861), .B0(n4247), .B1(n5970), .Y(n5947)
);
OAI22X1TS U7730 ( .A0(n7147), .A1(n5864), .B0(n1026), .B1(n5961), .Y(n5955)
);
OAI22X1TS U7731 ( .A0(n1108), .A1(n5865), .B0(n1012), .B1(n5952), .Y(n5960)
);
CMPR32X2TS U7732 ( .A(n5868), .B(n10348), .C(n5867), .CO(n5958), .S(n5879)
);
ADDFHX2TS U7733 ( .A(n5873), .B(n5874), .CI(n5872), .CO(n5979), .S(n5884) );
OAI22X1TS U7734 ( .A0(n5990), .A1(n1159), .B0(n5885), .B1(n1015), .Y(n5995)
);
OAI22X1TS U7735 ( .A0(n6015), .A1(n1511), .B0(n6846), .B1(n5900), .Y(n5923)
);
OAI22X2TS U7736 ( .A0(n5901), .A1(n979), .B0(n5991), .B1(n4474), .Y(n6010)
);
OAI22X1TS U7737 ( .A0(n5921), .A1(n1196), .B0(n6055), .B1(n6372), .Y(n6075)
);
ADDFHX1TS U7738 ( .A(n5925), .B(n5924), .CI(n5923), .CO(n6073), .S(n6011) );
ADDFHX4TS U7739 ( .A(n5928), .B(n5927), .CI(n5926), .CO(n5929), .S(n7496) );
ADDFHX4TS U7740 ( .A(n5933), .B(n5934), .CI(n5932), .CO(n6606), .S(n5940) );
ADDFHX2TS U7741 ( .A(n5946), .B(n5945), .CI(n5944), .CO(n6146), .S(n5980) );
OAI22X1TS U7742 ( .A0(n7045), .A1(n5951), .B0(n1153), .B1(n6125), .Y(n6119)
);
XNOR2X2TS U7743 ( .A(n6191), .B(n7220), .Y(n6118) );
OAI22X1TS U7744 ( .A0(n932), .A1(n5954), .B0(n1124), .B1(n6110), .Y(n6122)
);
XNOR2X4TS U7745 ( .A(n9621), .B(n1179), .Y(n6126) );
OAI22X1TS U7746 ( .A0(n5964), .A1(n7711), .B0(n7710), .B1(n6112), .Y(n6113)
);
ADDFHX4TS U7747 ( .A(n5989), .B(n5988), .CI(n5987), .CO(n6591), .S(n5936) );
INVX2TS U7748 ( .A(n2715), .Y(n6005) );
NOR2X1TS U7749 ( .A(n6005), .B(n10324), .Y(n6058) );
OAI22X2TS U7750 ( .A0(n6042), .A1(n8461), .B0(n6006), .B1(n7002), .Y(n6057)
);
ADDFHX4TS U7751 ( .A(n6029), .B(n6028), .CI(n6027), .CO(n6030), .S(n5918) );
NAND2X4TS U7752 ( .A(n6030), .B(n6031), .Y(n6640) );
XNOR2X4TS U7753 ( .A(n6033), .B(n6032), .Y(n8219) );
NAND2X1TS U7754 ( .A(n7395), .B(n7393), .Y(n6038) );
NOR2X1TS U7755 ( .A(n6037), .B(n6036), .Y(n8621) );
NAND2X1TS U7756 ( .A(n6037), .B(n6036), .Y(n8622) );
OAI21X1TS U7757 ( .A0(n8621), .A1(n8624), .B0(n8622), .Y(n7396) );
INVX2TS U7758 ( .A(n965), .Y(n6041) );
OAI22X1TS U7759 ( .A0(n6051), .A1(n8461), .B0(n6042), .B1(n7002), .Y(n6101)
);
OAI22X1TS U7760 ( .A0(n6044), .A1(n1084), .B0(n6224), .B1(n1056), .Y(n6147)
);
XNOR2X2TS U7761 ( .A(n8444), .B(n987), .Y(n6049) );
NOR2X1TS U7762 ( .A(n1451), .B(n1452), .Y(n6343) );
OAI22X1TS U7763 ( .A0(n6051), .A1(n7002), .B0(n6094), .B1(n8461), .Y(n6342)
);
OAI22X1TS U7764 ( .A0(n6060), .A1(n8439), .B0(n1194), .B1(n6347), .Y(n6341)
);
OAI22X1TS U7765 ( .A0(n6060), .A1(n1194), .B0(n6059), .B1(n6846), .Y(n6071)
);
OAI22X1TS U7766 ( .A0(n6063), .A1(n1196), .B0(n6319), .B1(n8312), .Y(n6093)
);
OAI22X1TS U7767 ( .A0(n6064), .A1(n1141), .B0(n6095), .B1(n1151), .Y(n6092)
);
OAI22X1TS U7768 ( .A0(n6066), .A1(n979), .B0(n1049), .B1(n3003), .Y(n6091)
);
ADDFHX4TS U7769 ( .A(n6080), .B(n6079), .CI(n6078), .CO(n6588), .S(n6601) );
XNOR2X2TS U7770 ( .A(n953), .B(n1071), .Y(n6353) );
OAI22X1TS U7771 ( .A0(n6095), .A1(n8380), .B0(n6282), .B1(n8379), .Y(n6374)
);
OAI22X1TS U7772 ( .A0(n4872), .A1(n6112), .B0(n7710), .B1(n6177), .Y(n6157)
);
OAI22X1TS U7773 ( .A0(n6456), .A1(n6118), .B0(n1013), .B1(n6152), .Y(n6179)
);
ADDFHX1TS U7774 ( .A(n6124), .B(n6123), .CI(n6122), .CO(n6201), .S(n6141) );
XNOR2X2TS U7775 ( .A(n5378), .B(n7223), .Y(n6165) );
ADDFHX4TS U7776 ( .A(n6134), .B(n6133), .CI(n6132), .CO(n6220), .S(n6131) );
XNOR2X2TS U7777 ( .A(n6702), .B(n9617), .Y(n6164) );
OAI22X1TS U7778 ( .A0(n5247), .A1(n6153), .B0(n1124), .B1(n6167), .Y(n6173)
);
XNOR2X2TS U7779 ( .A(n6702), .B(Op_MY[47]), .Y(n6170) );
XNOR2X2TS U7780 ( .A(n921), .B(n1050), .Y(n6306) );
OAI22X1TS U7781 ( .A0(n1076), .A1(n6170), .B0(n6865), .B1(n6306), .Y(n6304)
);
CMPR32X2TS U7782 ( .A(n6175), .B(n6174), .C(n6173), .CO(n6283), .S(n6211) );
XNOR2X2TS U7783 ( .A(n1111), .B(n6934), .Y(n6297) );
OAI22X1TS U7784 ( .A0(n7711), .A1(n6193), .B0(n1123), .B1(n6297), .Y(n6301)
);
OAI22X1TS U7785 ( .A0(n6226), .A1(n878), .B0(n6328), .B1(n1162), .Y(n6253)
);
OAI22X1TS U7786 ( .A0(n6282), .A1(n1141), .B0(n6439), .B1(n1152), .Y(n6437)
);
OAI22X1TS U7787 ( .A0(n6348), .A1(n966), .B0(n6442), .B1(n1511), .Y(n6436)
);
OAI22X1TS U7788 ( .A0(n942), .A1(n6292), .B0(n1153), .B1(n6459), .Y(n6476)
);
OAI22X1TS U7789 ( .A0(n932), .A1(n6294), .B0(n1124), .B1(n6461), .Y(n6474)
);
OAI22X1TS U7790 ( .A0(n6150), .A1(n6295), .B0(n7295), .B1(n6458), .Y(n6471)
);
OAI22X1TS U7791 ( .A0(n6541), .A1(n6296), .B0(n1035), .B1(n6455), .Y(n6470)
);
XNOR2X2TS U7792 ( .A(n1110), .B(n6879), .Y(n6457) );
OAI22X1TS U7793 ( .A0(n7711), .A1(n6297), .B0(n7710), .B1(n6457), .Y(n6469)
);
CMPR32X2TS U7794 ( .A(n6303), .B(n6302), .C(n6301), .CO(n6465), .S(n6287) );
OAI22X1TS U7795 ( .A0(n1076), .A1(n6306), .B0(n1133), .B1(n6462), .Y(n6468)
);
OAI22X1TS U7796 ( .A0(n6456), .A1(n1192), .B0(n1012), .B1(n1781), .Y(n6472)
);
OAI22X1TS U7797 ( .A0(n6319), .A1(n6440), .B0(n6373), .B1(n6372), .Y(n6337)
);
OAI22X1TS U7798 ( .A0(n6324), .A1(n1157), .B0(n6322), .B1(n1143), .Y(n6335)
);
XNOR2X2TS U7799 ( .A(n8317), .B(n1038), .Y(n6330) );
OAI22X1TS U7800 ( .A0(n6328), .A1(n876), .B0(n6370), .B1(n1161), .Y(n6360)
);
OAI22X1TS U7801 ( .A0(n6331), .A1(n1015), .B0(n6330), .B1(n1159), .Y(n6358)
);
OAI22X1TS U7802 ( .A0(n6340), .A1(n1083), .B0(n6339), .B1(n1057), .Y(n6369)
);
CMPR32X2TS U7803 ( .A(n6343), .B(n6342), .C(n6341), .CO(n6368), .S(n6325) );
AO21X2TS U7804 ( .A0(n4564), .A1(n4474), .B0(n3003), .Y(n6356) );
INVX2TS U7805 ( .A(n950), .Y(n6346) );
CMPR32X2TS U7806 ( .A(n6356), .B(n6355), .C(n6354), .CO(n6403), .S(n6367) );
OAI22X1TS U7807 ( .A0(n6357), .A1(n7136), .B0(n6427), .B1(n1154), .Y(n6402)
);
ADDFHX4TS U7808 ( .A(n6363), .B(n6362), .CI(n6361), .CO(n6413), .S(n6393) );
ADDFHX4TS U7809 ( .A(n6366), .B(n6365), .CI(n6364), .CO(n6418), .S(n6597) );
CMPR32X2TS U7810 ( .A(n6369), .B(n6368), .C(n6367), .CO(n6424), .S(n6349) );
OAI22X1TS U7811 ( .A0(n6370), .A1(n877), .B0(n6406), .B1(n1161), .Y(n6430)
);
NOR2X1TS U7812 ( .A(n1633), .B(n1452), .Y(n6434) );
OAI22X1TS U7813 ( .A0(n6373), .A1(n1197), .B0(n6441), .B1(n8312), .Y(n6432)
);
XNOR2X2TS U7814 ( .A(n8473), .B(n6513), .Y(n6514) );
INVX2TS U7815 ( .A(n1147), .Y(n6408) );
OAI22X1TS U7816 ( .A0(n6497), .A1(n1059), .B0(n6425), .B1(n973), .Y(n6562)
);
OAI22X1TS U7817 ( .A0(n6427), .A1(n5809), .B0(n6500), .B1(n5676), .Y(n6560)
);
OAI22X1TS U7818 ( .A0(n6431), .A1(n1015), .B0(n6501), .B1(n6999), .Y(n6504)
);
OAI22X1TS U7819 ( .A0(n6439), .A1(n6679), .B0(n6512), .B1(n8379), .Y(n6549)
);
OAI22X1TS U7820 ( .A0(n6441), .A1(n1197), .B0(n6515), .B1(n1055), .Y(n6548)
);
OAI22X1TS U7821 ( .A0(n6442), .A1(n1047), .B0(n6507), .B1(n1194), .Y(n6547)
);
ADDFHX4TS U7822 ( .A(n6445), .B(n6444), .CI(n6443), .CO(n7548), .S(n7540) );
AO21X2TS U7823 ( .A0(n6456), .A1(n1013), .B0(n1781), .Y(n6537) );
OAI22X1TS U7824 ( .A0(n942), .A1(n6459), .B0(n7044), .B1(n6532), .Y(n6528)
);
OAI22X1TS U7825 ( .A0(n5247), .A1(n6461), .B0(n6700), .B1(n6460), .Y(n6535)
);
ADDFHX2TS U7826 ( .A(n6487), .B(n6486), .CI(n6485), .CO(n6749), .S(n6571) );
OAI22X1TS U7827 ( .A0(n6498), .A1(n1143), .B0(n6685), .B1(n7285), .Y(n6738)
);
OAI22X1TS U7828 ( .A0(n6500), .A1(n7136), .B0(n6689), .B1(n7135), .Y(n6682)
);
OAI22X1TS U7829 ( .A0(n6501), .A1(n1015), .B0(n6684), .B1(n3714), .Y(n6681)
);
INVX2TS U7830 ( .A(n1146), .Y(n6505) );
OAI22X1TS U7831 ( .A0(n6508), .A1(n1040), .B0(n6735), .B1(n6967), .Y(n6686)
);
ADDFHX4TS U7832 ( .A(n6511), .B(n6510), .CI(n6509), .CO(n7553), .S(n7549) );
OAI22X1TS U7833 ( .A0(n6512), .A1(n1141), .B0(n6680), .B1(n1152), .Y(n6721)
);
OAI22X1TS U7834 ( .A0(n6514), .A1(n1083), .B0(n6676), .B1(n3282), .Y(n6720)
);
OAI22X1TS U7835 ( .A0(n6674), .A1(n1055), .B0(n6515), .B1(n1197), .Y(n6719)
);
CMPR32X2TS U7836 ( .A(n6527), .B(n6526), .C(n6525), .CO(n6718), .S(n6521) );
OAI22X1TS U7837 ( .A0(n1556), .A1(n6539), .B0(n1026), .B1(n6705), .Y(n6712)
);
OAI22X1TS U7838 ( .A0(n946), .A1(n6542), .B0(n6192), .B1(n6704), .Y(n6710)
);
NOR2X8TS U7839 ( .A(n6655), .B(n6654), .Y(n7806) );
NOR2X8TS U7840 ( .A(n7798), .B(n7806), .Y(n6657) );
ADDFHX4TS U7841 ( .A(n6589), .B(n6588), .CI(n6587), .CO(n6584), .S(n6625) );
ADDFHX4TS U7842 ( .A(n6598), .B(n6597), .CI(n6596), .CO(n6616), .S(n6617) );
ADDFHX4TS U7843 ( .A(n6615), .B(n6616), .CI(n6614), .CO(n6653), .S(n6651) );
ADDFHX4TS U7844 ( .A(n6619), .B(n6618), .CI(n6617), .CO(n6650), .S(n6649) );
ADDFHX4TS U7845 ( .A(n6622), .B(n6621), .CI(n6620), .CO(n6648), .S(n6645) );
ADDFHX4TS U7846 ( .A(n6634), .B(n6633), .CI(n6632), .CO(n6642), .S(n6031) );
AND2X8TS U7847 ( .A(n6639), .B(n6638), .Y(n6661) );
NAND2X4TS U7848 ( .A(n6650), .B(n6651), .Y(n7993) );
AOI21X4TS U7849 ( .A0(n7800), .A1(n6657), .B0(n6656), .Y(n6658) );
NOR2X8TS U7850 ( .A(n6661), .B(n6660), .Y(n8225) );
BUFX20TS U7851 ( .A(n8225), .Y(n8774) );
ADDFHX4TS U7852 ( .A(n6667), .B(n6666), .CI(n6665), .CO(n6751), .S(n6748) );
OAI22X1TS U7853 ( .A0(n6791), .A1(n1054), .B0(n6674), .B1(n1197), .Y(n6786)
);
XNOR2X4TS U7854 ( .A(n1212), .B(n1074), .Y(n6818) );
OAI22X1TS U7855 ( .A0(n6675), .A1(n974), .B0(n6818), .B1(n1059), .Y(n6785)
);
INVX2TS U7856 ( .A(n1145), .Y(n6678) );
XNOR2X4TS U7857 ( .A(n1227), .B(n1039), .Y(n6790) );
OAI22X1TS U7858 ( .A0(n6684), .A1(n3717), .B0(n6790), .B1(n6999), .Y(n6789)
);
OAI22X1TS U7859 ( .A0(n6689), .A1(n7136), .B0(n6817), .B1(n5676), .Y(n6822)
);
ADDFHX2TS U7860 ( .A(n6698), .B(n6697), .CI(n6696), .CO(n6803), .S(n6694) );
OAI22X2TS U7861 ( .A0(n7755), .A1(n6699), .B0(n1034), .B1(n6805), .Y(n6796)
);
XNOR2X2TS U7862 ( .A(n1110), .B(n7223), .Y(n6804) );
OAI22X1TS U7863 ( .A0(n1557), .A1(n6705), .B0(n1026), .B1(n6807), .Y(n6798)
);
OAI22X1TS U7864 ( .A0(n7045), .A1(n6706), .B0(n7044), .B1(n6808), .Y(n6813)
);
ADDFHX4TS U7865 ( .A(n6715), .B(n6714), .CI(n6713), .CO(n6792), .S(n6692) );
ADDFHX4TS U7866 ( .A(n6728), .B(n6727), .CI(n6726), .CO(n6833), .S(n6668) );
OAI22X1TS U7867 ( .A0(n6734), .A1(n966), .B0(n6828), .B1(n1195), .Y(n6767)
);
XNOR2X1TS U7868 ( .A(n6891), .B(n8434), .Y(n6829) );
OAI22X1TS U7869 ( .A0(n6735), .A1(n1040), .B0(n6829), .B1(n6967), .Y(n6766)
);
OAI22X1TS U7870 ( .A0(n6736), .A1(n877), .B0(n6770), .B1(n5203), .Y(n6765)
);
CMPR32X2TS U7871 ( .A(n6740), .B(n6739), .C(n6738), .CO(n6762), .S(n6673) );
ADDFHX4TS U7872 ( .A(n6749), .B(n6748), .CI(n6747), .CO(n7312), .S(n6655) );
ADDFHX4TS U7873 ( .A(n6752), .B(n6751), .CI(n6750), .CO(n7314), .S(n7311) );
ADDFHX4TS U7874 ( .A(n6761), .B(n6760), .CI(n6759), .CO(n6909), .S(n6758) );
XNOR2X4TS U7875 ( .A(n1222), .B(n8283), .Y(n6851) );
ADDFHX2TS U7876 ( .A(n6797), .B(n6796), .CI(n6795), .CO(n6877), .S(n6802) );
OAI22X1TS U7877 ( .A0(n1114), .A1(n6806), .B0(n10336), .B1(n6868), .Y(n6882)
);
OAI22X1TS U7878 ( .A0(n5545), .A1(n6808), .B0(n7044), .B1(n6870), .Y(n6862)
);
OAI22X1TS U7879 ( .A0(n6817), .A1(n5809), .B0(n6894), .B1(n1154), .Y(n6860)
);
OAI22X1TS U7880 ( .A0(n6818), .A1(n974), .B0(n6850), .B1(n1060), .Y(n6859)
);
OAI22X1TS U7881 ( .A0(n6819), .A1(n1143), .B0(n6895), .B1(n1157), .Y(n6858)
);
ADDFHX4TS U7882 ( .A(n6825), .B(n6824), .CI(n6823), .CO(n7558), .S(n7555) );
INVX2TS U7883 ( .A(n1144), .Y(n6827) );
OAI22X1TS U7884 ( .A0(n6829), .A1(n8462), .B0(n6893), .B1(n6967), .Y(n6852)
);
ADDFHX2TS U7885 ( .A(n6833), .B(n6832), .CI(n6831), .CO(n6837), .S(n6775) );
NOR2X8TS U7886 ( .A(n7313), .B(n7314), .Y(n7315) );
NOR2X8TS U7887 ( .A(n8664), .B(n8665), .Y(n8828) );
ADDFHX2TS U7888 ( .A(n6836), .B(n6835), .CI(n6834), .CO(n6988), .S(n6912) );
OAI22X1TS U7889 ( .A0(n6977), .A1(n8379), .B0(n6847), .B1(n6679), .Y(n6944)
);
OAI22X1TS U7890 ( .A0(n6848), .A1(n1015), .B0(n6969), .B1(n1158), .Y(n6943)
);
XNOR2X1TS U7891 ( .A(n8317), .B(n1072), .Y(n6963) );
OAI22X1TS U7892 ( .A0(n6850), .A1(n975), .B0(n6963), .B1(n1060), .Y(n6960)
);
OAI22X1TS U7893 ( .A0(n6851), .A1(n6440), .B0(n6962), .B1(n1055), .Y(n6959)
);
OAI22X1TS U7894 ( .A0(n1114), .A1(n6868), .B0(n10336), .B1(n6928), .Y(n6920)
);
OAI22X1TS U7895 ( .A0(n942), .A1(n6870), .B0(n7044), .B1(n6936), .Y(n6925)
);
XNOR2X2TS U7896 ( .A(n1110), .B(n9617), .Y(n6926) );
OAI22X1TS U7897 ( .A0(n4872), .A1(n6871), .B0(n6192), .B1(n6926), .Y(n6924)
);
OAI22X1TS U7898 ( .A0(n1556), .A1(n6872), .B0(n1027), .B1(n6927), .Y(n6923)
);
ADDFHX4TS U7899 ( .A(n6887), .B(n6886), .CI(n6885), .CO(n6929), .S(n6873) );
ADDFHX4TS U7900 ( .A(n6890), .B(n6889), .CI(n6888), .CO(n7560), .S(n7557) );
XNOR2X2TS U7901 ( .A(n1017), .B(n1043), .Y(n6968) );
OAI22X1TS U7902 ( .A0(n6893), .A1(n1040), .B0(n6968), .B1(n6967), .Y(n6974)
);
OAI22X1TS U7903 ( .A0(n6894), .A1(n5809), .B0(n6961), .B1(n1154), .Y(n6973)
);
OAI22X1TS U7904 ( .A0(n6895), .A1(n4212), .B0(n6964), .B1(n1156), .Y(n6972)
);
INVX2TS U7905 ( .A(n7557), .Y(n6971) );
ADDFHX2TS U7906 ( .A(n6915), .B(n6913), .CI(n6914), .CO(n7189), .S(n6983) );
XNOR2X2TS U7907 ( .A(n1250), .B(n6506), .Y(n7004) );
ADDFHX4TS U7908 ( .A(n6919), .B(n6918), .CI(n6917), .CO(n7563), .S(n7559) );
CMPR32X2TS U7909 ( .A(n6925), .B(n6924), .C(n6923), .CO(n7027), .S(n6940) );
OAI22X1TS U7910 ( .A0(n1114), .A1(n6928), .B0(n10336), .B1(n7033), .Y(n7039)
);
OAI22X1TS U7911 ( .A0(n1115), .A1(n6932), .B0(n1035), .B1(n7043), .Y(n7036)
);
ADDFHX4TS U7912 ( .A(n6948), .B(n6947), .CI(n6946), .CO(n7092), .S(n6953) );
OAI22X1TS U7913 ( .A0(n6961), .A1(n7136), .B0(n6997), .B1(n1155), .Y(n6993)
);
OAI22X1TS U7914 ( .A0(n6962), .A1(n1196), .B0(n7049), .B1(n1055), .Y(n6992)
);
OAI22X1TS U7915 ( .A0(n6963), .A1(n974), .B0(n7006), .B1(n1059), .Y(n6991)
);
OAI22X1TS U7916 ( .A0(n6964), .A1(n4212), .B0(n6998), .B1(n4210), .Y(n6996)
);
CMPR32X2TS U7917 ( .A(n6976), .B(n6975), .C(n6974), .CO(n7020), .S(n6946) );
OAI22X1TS U7918 ( .A0(n6977), .A1(n8380), .B0(n6989), .B1(n5078), .Y(n7019)
);
ADDFHX2TS U7919 ( .A(n6985), .B(n6984), .CI(n6983), .CO(n7187), .S(n6986) );
ADDFHX4TS U7920 ( .A(n6988), .B(n6987), .CI(n6986), .CO(n7319), .S(n7317) );
OAI22X1TS U7921 ( .A0(n6997), .A1(n5809), .B0(n7054), .B1(n7135), .Y(n7017)
);
OAI22X1TS U7922 ( .A0(n6998), .A1(n1143), .B0(n7087), .B1(n7285), .Y(n7016)
);
OAI22X1TS U7923 ( .A0(n7010), .A1(n1511), .B0(n7004), .B1(n8439), .Y(n7014)
);
OAI22X1TS U7924 ( .A0(n7006), .A1(n974), .B0(n7088), .B1(n1059), .Y(n7012)
);
OAI22X1TS U7925 ( .A0(n7010), .A1(n966), .B0(n7179), .B1(n1195), .Y(n7172)
);
OAI22X1TS U7926 ( .A0(n7011), .A1(n8380), .B0(n7175), .B1(n8379), .Y(n7171)
);
CMPR32X2TS U7927 ( .A(n7028), .B(n7027), .C(n7026), .CO(n7078), .S(n7048) );
ADDFHX4TS U7928 ( .A(n7031), .B(n7030), .CI(n7029), .CO(n7077), .S(n7046) );
OAI22X1TS U7929 ( .A0(n1167), .A1(n7032), .B0(n1027), .B1(n7071), .Y(n7067)
);
OAI22X1TS U7930 ( .A0(n7296), .A1(n7033), .B0(n10336), .B1(n7064), .Y(n7066)
);
CMPR32X2TS U7931 ( .A(n1792), .B(n7038), .C(n7037), .CO(n7057), .S(n7034) );
XNOR2X2TS U7932 ( .A(n1111), .B(n7738), .Y(n7062) );
OAI22X1TS U7933 ( .A0(n4872), .A1(n7042), .B0(n7710), .B1(n7062), .Y(n7074)
);
INVX2TS U7934 ( .A(n7565), .Y(n7085) );
ADDFHX4TS U7935 ( .A(n7048), .B(n7047), .CI(n7046), .CO(n7566), .S(n7564) );
INVX2TS U7936 ( .A(n7566), .Y(n7084) );
OAI22X1TS U7937 ( .A0(n7049), .A1(n1197), .B0(n7050), .B1(n1054), .Y(n7083)
);
OAI22X1TS U7938 ( .A0(n7050), .A1(n1196), .B0(n7176), .B1(n1054), .Y(n7158)
);
OAI22X1TS U7939 ( .A0(n7054), .A1(n5809), .B0(n1154), .B1(n7053), .Y(n7154)
);
OAI22X1TS U7940 ( .A0(n7755), .A1(n7061), .B0(n1034), .B1(n7148), .Y(n7144)
);
XNOR2X2TS U7941 ( .A(n1110), .B(n7220), .Y(n7145) );
OAI22X1TS U7942 ( .A0(n946), .A1(n7062), .B0(n6192), .B1(n7145), .Y(n7143)
);
OAI22X1TS U7943 ( .A0(n6150), .A1(n7064), .B0(n10336), .B1(n7146), .Y(n7142)
);
ADDFHX4TS U7944 ( .A(n7078), .B(n7077), .CI(n7076), .CO(n7575), .S(n7565) );
ADDFHX4TS U7945 ( .A(n7082), .B(n7081), .CI(n7080), .CO(n7170), .S(n7100) );
ADDFHX4TS U7946 ( .A(n7115), .B(n7114), .CI(n7113), .CO(n7131), .S(n7122) );
ADDFHX4TS U7947 ( .A(n7121), .B(n7120), .CI(n7119), .CO(n7191), .S(n7188) );
ADDFHX2TS U7948 ( .A(n7124), .B(n7123), .CI(n7122), .CO(n7125), .S(n7190) );
ADDFHX4TS U7949 ( .A(n7127), .B(n7126), .CI(n7125), .CO(n7327), .S(n7325) );
ADDFHX4TS U7950 ( .A(n7133), .B(n7132), .CI(n7131), .CO(n7194), .S(n7126) );
OAI22X1TS U7951 ( .A0(n7134), .A1(n974), .B0(n7235), .B1(n1059), .Y(n7240)
);
NOR2X2TS U7952 ( .A(n7138), .B(n1413), .Y(n7210) );
OAI22X2TS U7953 ( .A0(n1114), .A1(n7146), .B0(n7295), .B1(n1127), .Y(n7217)
);
OAI22X1TS U7954 ( .A0(n1115), .A1(n7148), .B0(n1035), .B1(n7221), .Y(n7214)
);
INVX2TS U7955 ( .A(n7578), .Y(n7209) );
INVX2TS U7956 ( .A(n7576), .Y(n7244) );
ADDFHX4TS U7957 ( .A(n7164), .B(n7163), .CI(n7162), .CO(n7577), .S(n7576) );
INVX2TS U7958 ( .A(n7577), .Y(n7243) );
OAI22X1TS U7959 ( .A0(n7174), .A1(n4212), .B0(n7246), .B1(n1156), .Y(n7207)
);
XNOR2X1TS U7960 ( .A(n1028), .B(n1043), .Y(n7236) );
OAI22X1TS U7961 ( .A0(n7179), .A1(n8439), .B0(n7237), .B1(n831), .Y(n7202)
);
NAND2X8TS U7962 ( .A(n7763), .B(n7186), .Y(n7329) );
ADDFHX4TS U7963 ( .A(n7189), .B(n7188), .CI(n7187), .CO(n7323), .S(n7318) );
ADDFHX4TS U7964 ( .A(n7192), .B(n7191), .CI(n7190), .CO(n7324), .S(n7322) );
NOR2X8TS U7965 ( .A(n7329), .B(n7762), .Y(n8263) );
OAI22X1TS U7966 ( .A0(n7208), .A1(n6679), .B0(n7271), .B1(n1151), .Y(n7307)
);
ADDFHX2TS U7967 ( .A(n7214), .B(n7213), .CI(n7212), .CO(n7302), .S(n7224) );
OAI22X1TS U7968 ( .A0(n1114), .A1(n7215), .B0(n10336), .B1(n10260), .Y(n7287) );
CMPR32X2TS U7969 ( .A(n7218), .B(n7217), .C(n7216), .CO(n7298), .S(n7225) );
OAI22X1TS U7970 ( .A0(n7711), .A1(n7219), .B0(n6192), .B1(n7294), .Y(n7291)
);
OAI22X2TS U7971 ( .A0(n7755), .A1(n7221), .B0(n1034), .B1(n7292), .Y(n7290)
);
ADDFHX4TS U7972 ( .A(n7231), .B(n7230), .CI(n7229), .CO(n7580), .S(n7578) );
INVX2TS U7973 ( .A(n7580), .Y(n7269) );
OAI22X1TS U7974 ( .A0(n7235), .A1(n975), .B0(n7304), .B1(n1060), .Y(n7266)
);
OAI22X1TS U7975 ( .A0(n7236), .A1(n1040), .B0(n7268), .B1(n6967), .Y(n7265)
);
OAI22X1TS U7976 ( .A0(n7237), .A1(n1047), .B0(n7272), .B1(n1195), .Y(n7264)
);
OAI22X1TS U7977 ( .A0(n7241), .A1(n1197), .B0(n7267), .B1(n1054), .Y(n7278)
);
ADDFHX4TS U7978 ( .A(n7244), .B(n7243), .CI(n7242), .CO(n7277), .S(n7197) );
OAI22X1TS U7979 ( .A0(n7246), .A1(n4212), .B0(n7285), .B1(n1469), .Y(n7284)
);
ADDFHX4TS U7980 ( .A(n7251), .B(n7250), .CI(n7249), .CO(n7258), .S(n7253) );
CMPR32X2TS U7981 ( .A(n7257), .B(n7256), .C(n7255), .CO(n7341), .S(n7310) );
CMPR32X2TS U7982 ( .A(n7266), .B(n7265), .C(n7264), .CO(n7369), .S(n7263) );
OAI22X1TS U7983 ( .A0(n7267), .A1(n6440), .B0(n7360), .B1(n1054), .Y(n7372)
);
OAI22X1TS U7984 ( .A0(n7268), .A1(n8462), .B0(n7365), .B1(n1140), .Y(n7371)
);
OAI22X1TS U7985 ( .A0(n7271), .A1(n8380), .B0(n7364), .B1(n5078), .Y(n7363)
);
OAI22X1TS U7986 ( .A0(n7272), .A1(n966), .B0(n7366), .B1(n1195), .Y(n7362)
);
OAI22X1TS U7987 ( .A0(n7755), .A1(n7292), .B0(n1035), .B1(n7351), .Y(n7350)
);
OAI22X1TS U7988 ( .A0(n4872), .A1(n7294), .B0(n6192), .B1(n1112), .Y(n7349)
);
INVX2TS U7989 ( .A(n7586), .Y(n7345) );
XNOR2X2TS U7990 ( .A(n1041), .B(n1073), .Y(n7379) );
OAI22X1TS U7991 ( .A0(n7304), .A1(n975), .B0(n7379), .B1(n1060), .Y(n7380)
);
INVX4TS U7992 ( .A(n8262), .Y(n8798) );
NAND2X4TS U7993 ( .A(n8800), .B(n7336), .Y(n7338) );
NAND2X4TS U7994 ( .A(n7314), .B(n7313), .Y(n8666) );
NAND2X4TS U7995 ( .A(n7319), .B(n7318), .Y(n7986) );
OA21X4TS U7996 ( .A0(n7769), .A1(n8607), .B0(n7770), .Y(n7328) );
OAI21X4TS U7997 ( .A0(n7329), .A1(n8602), .B0(n7328), .Y(n8486) );
OA21X4TS U7998 ( .A0(n1641), .A1(n8789), .B0(n8795), .Y(n8483) );
OAI21X4TS U7999 ( .A0(n8807), .A1(n7334), .B0(n8483), .Y(n7335) );
AOI21X4TS U8000 ( .A0(n8810), .A1(n7336), .B0(n7335), .Y(n7337) );
OAI21X4TS U8001 ( .A0(n8774), .A1(n7338), .B0(n7337), .Y(n7391) );
ADDFHX4TS U8002 ( .A(n7341), .B(n7340), .CI(n7339), .CO(n7390), .S(n7332) );
ADDFHX2TS U8003 ( .A(n7344), .B(n7343), .CI(n7342), .CO(n8228), .S(n7386) );
ADDFHX2TS U8004 ( .A(n7347), .B(n7346), .CI(n7345), .CO(n8237), .S(n7382) );
OAI22X1TS U8005 ( .A0(n1115), .A1(n7351), .B0(n1035), .B1(n7709), .Y(n7714)
);
CMPR32X2TS U8006 ( .A(n1029), .B(n767), .C(n7352), .CO(n7713), .S(n7355) );
OAI22X1TS U8007 ( .A0(n7711), .A1(n1112), .B0(n1123), .B1(n1793), .Y(n7706)
);
ADDFHX2TS U8008 ( .A(n7355), .B(n7354), .CI(n7353), .CO(n7703), .S(n7358) );
OAI22X1TS U8009 ( .A0(n7360), .A1(n6440), .B0(n8248), .B1(n1054), .Y(n8235)
);
CMPR32X2TS U8010 ( .A(n7363), .B(n7362), .C(n7361), .CO(n8251), .S(n7367) );
OAI22X1TS U8011 ( .A0(n7364), .A1(n1141), .B0(n8256), .B1(n5078), .Y(n8255)
);
OAI22X1TS U8012 ( .A0(n7365), .A1(n1040), .B0(n8249), .B1(n1140), .Y(n8254)
);
OAI22X1TS U8013 ( .A0(n7366), .A1(n966), .B0(n8257), .B1(n1194), .Y(n8253)
);
INVX2TS U8014 ( .A(n7377), .Y(n7378) );
NOR2X2TS U8015 ( .A(n7378), .B(n1413), .Y(n8259) );
OAI22X1TS U8016 ( .A0(n7379), .A1(n975), .B0(n8238), .B1(n1070), .Y(n8258)
);
ADDFHX4TS U8017 ( .A(n7388), .B(n7387), .CI(n7386), .CO(n8226), .S(n7339) );
OR2X8TS U8018 ( .A(n7390), .B(n7389), .Y(n8803) );
NAND2X4TS U8019 ( .A(n7390), .B(n7389), .Y(n8801) );
XOR2X4TS U8020 ( .A(n7391), .B(n1816), .Y(Sgf_operation_ODD1_S_B[46]) );
INVX2TS U8021 ( .A(n8672), .Y(n7423) );
INVX2TS U8022 ( .A(n8671), .Y(n7392) );
NAND2X2TS U8023 ( .A(n7423), .B(n7392), .Y(n8714) );
NOR2X2TS U8024 ( .A(n7425), .B(n7424), .Y(n8716) );
NOR2X2TS U8025 ( .A(n8714), .B(n8716), .Y(n7427) );
NAND2X1TS U8026 ( .A(n756), .B(n1810), .Y(n7403) );
INVX2TS U8027 ( .A(n7393), .Y(n7394) );
INVX2TS U8028 ( .A(n8210), .Y(n7783) );
NAND2X1TS U8029 ( .A(n7400), .B(n7399), .Y(n7784) );
INVX2TS U8030 ( .A(n7784), .Y(n7401) );
NOR2X2TS U8031 ( .A(n7406), .B(n7407), .Y(n8000) );
NOR2X2TS U8032 ( .A(n7405), .B(n7404), .Y(n7998) );
NOR2X1TS U8033 ( .A(n8000), .B(n7998), .Y(n7409) );
OAI21X1TS U8034 ( .A0(n8000), .A1(n7997), .B0(n8001), .Y(n7408) );
AOI21X2TS U8035 ( .A0(n7795), .A1(n7409), .B0(n7408), .Y(n7811) );
NAND2X1TS U8036 ( .A(n7814), .B(n819), .Y(n7416) );
INVX2TS U8037 ( .A(n8016), .Y(n7812) );
INVX2TS U8038 ( .A(n7813), .Y(n7414) );
AOI21X1TS U8039 ( .A0(n7814), .A1(n7812), .B0(n7414), .Y(n7415) );
OAI21X4TS U8040 ( .A0(n7811), .A1(n7416), .B0(n7415), .Y(n8662) );
INVX2TS U8041 ( .A(n8670), .Y(n7422) );
INVX2TS U8042 ( .A(n8673), .Y(n7421) );
OAI21X2TS U8043 ( .A0(n8713), .A1(n8716), .B0(n8717), .Y(n7426) );
AOI21X4TS U8044 ( .A0(n7427), .A1(n8662), .B0(n7426), .Y(n7453) );
NOR2X2TS U8045 ( .A(n7428), .B(n7429), .Y(n7446) );
INVX2TS U8046 ( .A(n7446), .Y(n7819) );
NAND2X2TS U8047 ( .A(n7429), .B(n7428), .Y(n7817) );
NAND2X1TS U8048 ( .A(n7819), .B(n7817), .Y(n7430) );
BUFX4TS U8049 ( .A(n7434), .Y(n8956) );
INVX2TS U8050 ( .A(n7435), .Y(n7438) );
INVX2TS U8051 ( .A(n7436), .Y(n7437) );
AO21X4TS U8052 ( .A0(n8956), .A1(n7438), .B0(n7437), .Y(n7443) );
INVX2TS U8053 ( .A(n7439), .Y(n7441) );
XNOR2X4TS U8054 ( .A(n7443), .B(n7442), .Y(n7444) );
INVX2TS U8055 ( .A(n7515), .Y(n7507) );
INVX2TS U8056 ( .A(n7514), .Y(n7511) );
NOR2X2TS U8057 ( .A(n7487), .B(n806), .Y(n8572) );
NOR2X2TS U8058 ( .A(n7483), .B(n7484), .Y(n8690) );
NOR2X2TS U8059 ( .A(n7820), .B(n7446), .Y(n8612) );
OAI21X2TS U8060 ( .A0(n7820), .A1(n7817), .B0(n7821), .Y(n8611) );
INVX2TS U8061 ( .A(n8614), .Y(n7450) );
AOI21X2TS U8062 ( .A0(n8611), .A1(n1808), .B0(n7450), .Y(n7451) );
OAI21X4TS U8063 ( .A0(n7453), .A1(n7452), .B0(n7451), .Y(n7825) );
INVX2TS U8064 ( .A(n8026), .Y(n7457) );
NAND2X2TS U8065 ( .A(n754), .B(n7457), .Y(n7828) );
NOR2X4TS U8066 ( .A(n7468), .B(n7828), .Y(n7470) );
INVX2TS U8067 ( .A(n8025), .Y(n7462) );
INVX2TS U8068 ( .A(n8028), .Y(n7461) );
AOI21X4TS U8069 ( .A0(n754), .A1(n7462), .B0(n7461), .Y(n7827) );
INVX2TS U8070 ( .A(n8710), .Y(n7829) );
INVX2TS U8071 ( .A(n7830), .Y(n7466) );
AOI21X1TS U8072 ( .A0(n7831), .A1(n7829), .B0(n7466), .Y(n7467) );
OAI21X2TS U8073 ( .A0(n7468), .A1(n7827), .B0(n7467), .Y(n7469) );
AOI21X4TS U8074 ( .A0(n7825), .A1(n7470), .B0(n7469), .Y(n8694) );
OAI21X2TS U8075 ( .A0(n8743), .A1(n8740), .B0(n8744), .Y(n7479) );
AOI21X4TS U8076 ( .A0(n7480), .A1(n8695), .B0(n7479), .Y(n7481) );
INVX6TS U8077 ( .A(n7525), .Y(n8734) );
NAND2X2TS U8078 ( .A(n7484), .B(n7483), .Y(n8691) );
AOI21X4TS U8079 ( .A0(n7492), .A1(n8571), .B0(n7491), .Y(n8584) );
INVX2TS U8080 ( .A(n7522), .Y(n7508) );
OAI21X1TS U8081 ( .A0(n7508), .A1(n7514), .B0(n7518), .Y(n7498) );
AOI21X1TS U8082 ( .A0(n7499), .A1(n8528), .B0(n7498), .Y(n7500) );
INVX2TS U8083 ( .A(n7519), .Y(n7504) );
NAND2X1TS U8084 ( .A(n7504), .B(n7517), .Y(n7505) );
AOI21X1TS U8085 ( .A0(n8528), .A1(n7515), .B0(n7522), .Y(n7509) );
OAI21X2TS U8086 ( .A0(n8734), .A1(n7510), .B0(n7509), .Y(n7513) );
XNOR2X4TS U8087 ( .A(n7513), .B(n7512), .Y(Sgf_operation_ODD1_Q_left[30]) );
NOR2X4TS U8088 ( .A(n1788), .B(add_x_19_n322), .Y(add_x_19_n310) );
NOR2X4TS U8089 ( .A(n7524), .B(n7516), .Y(n7526) );
NOR2X2TS U8090 ( .A(n7527), .B(n7528), .Y(n7536) );
INVX2TS U8091 ( .A(n7536), .Y(n7529) );
NOR2X4TS U8092 ( .A(n1206), .B(n7532), .Y(n7539) );
INVX2TS U8093 ( .A(n7539), .Y(n7533) );
NAND2X2TS U8094 ( .A(n1206), .B(n7532), .Y(n7537) );
NOR2X4TS U8095 ( .A(n7536), .B(n7539), .Y(n7546) );
INVX2TS U8096 ( .A(n7546), .Y(n7589) );
OAI21X4TS U8097 ( .A0(n7539), .A1(n7538), .B0(n7537), .Y(n7552) );
INVX2TS U8098 ( .A(n7552), .Y(n7590) );
INVX2TS U8099 ( .A(n7545), .Y(n7593) );
NAND2X4TS U8100 ( .A(n7541), .B(n1215), .Y(n7591) );
NOR2X8TS U8101 ( .A(n8153), .B(n7544), .Y(add_x_19_n273) );
NAND2X4TS U8102 ( .A(n7546), .B(n7551), .Y(n7601) );
OR2X2TS U8103 ( .A(n7558), .B(n7557), .Y(n7643) );
NAND2X2TS U8104 ( .A(n7643), .B(n1819), .Y(n7653) );
OR2X2TS U8105 ( .A(n7566), .B(n7565), .Y(n7682) );
NOR2X4TS U8106 ( .A(n7653), .B(n7569), .Y(n7571) );
NOR2X2TS U8107 ( .A(n7556), .B(n7555), .Y(n7611) );
NAND2X4TS U8108 ( .A(n7571), .B(n7616), .Y(n7573) );
NOR2X2TS U8109 ( .A(n7577), .B(n7578), .Y(n7628) );
NOR2X2TS U8110 ( .A(n7580), .B(n7579), .Y(n7638) );
OR2X2TS U8111 ( .A(n7575), .B(n7576), .Y(n7624) );
NAND2X2TS U8112 ( .A(n7582), .B(n7624), .Y(n8157) );
INVX4TS U8113 ( .A(n8157), .Y(n7720) );
NAND2X1TS U8114 ( .A(n7547), .B(n7720), .Y(n7584) );
AOI21X4TS U8115 ( .A0(n7552), .A1(n7551), .B0(n7550), .Y(n7602) );
OAI21X2TS U8116 ( .A0(n7611), .A1(n7606), .B0(n7612), .Y(n7617) );
INVX2TS U8117 ( .A(n7644), .Y(n7562) );
INVX2TS U8118 ( .A(n7650), .Y(n7561) );
AOI21X2TS U8119 ( .A0(n7562), .A1(n1819), .B0(n7561), .Y(n7654) );
INVX2TS U8120 ( .A(n7658), .Y(n7669) );
INVX2TS U8121 ( .A(n7681), .Y(n7567) );
AOI21X1TS U8122 ( .A0(n7682), .A1(n7669), .B0(n7567), .Y(n7568) );
AOI21X2TS U8123 ( .A0(n7571), .A1(n7617), .B0(n7570), .Y(n7572) );
OAI21X4TS U8124 ( .A0(n7602), .A1(n7573), .B0(n7572), .Y(n7574) );
INVX2TS U8125 ( .A(n7663), .Y(n7625) );
OAI21X1TS U8126 ( .A0(n7633), .A1(n7638), .B0(n7639), .Y(n7581) );
AOI21X2TS U8127 ( .A0(n7582), .A1(n7625), .B0(n7581), .Y(n8170) );
INVX4TS U8128 ( .A(n8170), .Y(n7729) );
AOI21X1TS U8129 ( .A0(n7574), .A1(n7720), .B0(n7729), .Y(n7583) );
INVX2TS U8130 ( .A(n7719), .Y(n7688) );
NAND2X1TS U8131 ( .A(n7688), .B(n7727), .Y(n7587) );
NAND2X1TS U8132 ( .A(n7546), .B(n7593), .Y(n7595) );
INVX2TS U8133 ( .A(n7591), .Y(n7592) );
AOI21X1TS U8134 ( .A0(n7552), .A1(n7593), .B0(n7592), .Y(n7594) );
INVX2TS U8135 ( .A(n7596), .Y(n7598) );
NAND2X1TS U8136 ( .A(n7598), .B(n7597), .Y(n7599) );
XNOR2X2TS U8137 ( .A(n7600), .B(n7599), .Y(n8150) );
INVX2TS U8138 ( .A(n7603), .Y(n7608) );
NAND2X2TS U8139 ( .A(n8150), .B(n8198), .Y(n8144) );
NAND2X1TS U8140 ( .A(n7668), .B(n7608), .Y(n7610) );
INVX2TS U8141 ( .A(n7606), .Y(n7607) );
AOI21X1TS U8142 ( .A0(n7677), .A1(n7608), .B0(n7607), .Y(n7609) );
NAND2X1TS U8143 ( .A(n7613), .B(n7612), .Y(n7614) );
NAND2X1TS U8144 ( .A(n7668), .B(n7616), .Y(n7619) );
AOI21X1TS U8145 ( .A0(n7677), .A1(n7616), .B0(n7617), .Y(n7618) );
NAND2X1TS U8146 ( .A(n7643), .B(n7644), .Y(n7620) );
XNOR2X2TS U8147 ( .A(n7621), .B(n7620), .Y(n8197) );
NAND2X2TS U8148 ( .A(n8143), .B(n8197), .Y(n7622) );
NOR2X4TS U8149 ( .A(n8144), .B(n7622), .Y(n7623) );
INVX2TS U8150 ( .A(n7624), .Y(n7632) );
INVX2TS U8151 ( .A(n7628), .Y(n7631) );
NAND2X1TS U8152 ( .A(n7631), .B(n7633), .Y(n7629) );
NOR2X1TS U8153 ( .A(n7632), .B(n7628), .Y(n7635) );
NAND2X1TS U8154 ( .A(n7547), .B(n7635), .Y(n7637) );
NAND2X1TS U8155 ( .A(n7640), .B(n7639), .Y(n7641) );
NOR2X4TS U8156 ( .A(n8136), .B(n826), .Y(n7686) );
INVX2TS U8157 ( .A(n7643), .Y(n7645) );
NAND2X1TS U8158 ( .A(n7668), .B(n7647), .Y(n7649) );
OAI21X1TS U8159 ( .A0(n7674), .A1(n7645), .B0(n7644), .Y(n7646) );
AOI21X1TS U8160 ( .A0(n7677), .A1(n7647), .B0(n7646), .Y(n7648) );
NAND2X1TS U8161 ( .A(n1819), .B(n7650), .Y(n7651) );
INVX2TS U8162 ( .A(n7653), .Y(n7666) );
NAND2X1TS U8163 ( .A(n7668), .B(n7656), .Y(n7657) );
INVX2TS U8164 ( .A(n7654), .Y(n7671) );
NAND2X1TS U8165 ( .A(n7670), .B(n7658), .Y(n7659) );
NAND2X2TS U8166 ( .A(n8146), .B(n8196), .Y(n8120) );
INVX2TS U8167 ( .A(n7547), .Y(n7662) );
INVX2TS U8168 ( .A(n7574), .Y(n7661) );
NAND2X1TS U8169 ( .A(n7624), .B(n7663), .Y(n7664) );
NOR2X2TS U8170 ( .A(n7667), .B(n7673), .Y(n7676) );
NAND2X1TS U8171 ( .A(n7668), .B(n7676), .Y(n7679) );
AOI21X1TS U8172 ( .A0(n7671), .A1(n7670), .B0(n7669), .Y(n7672) );
OAI21X1TS U8173 ( .A0(n7674), .A1(n7673), .B0(n7672), .Y(n7675) );
AOI21X1TS U8174 ( .A0(n7677), .A1(n7676), .B0(n7675), .Y(n7678) );
NAND2X1TS U8175 ( .A(n7682), .B(n7681), .Y(n7683) );
NOR2X4TS U8176 ( .A(n8120), .B(n7685), .Y(n8135) );
INVX2TS U8177 ( .A(n7696), .Y(n7690) );
INVX2TS U8178 ( .A(n7727), .Y(n7687) );
INVX2TS U8179 ( .A(n7698), .Y(n7689) );
AOI21X1TS U8180 ( .A0(n7574), .A1(n7690), .B0(n7689), .Y(n7691) );
NAND2X1TS U8181 ( .A(n7718), .B(n7721), .Y(n7694) );
INVX2TS U8182 ( .A(n7718), .Y(n7697) );
AOI21X1TS U8183 ( .A0(n7574), .A1(n7700), .B0(n7699), .Y(n7701) );
OAI21X2TS U8184 ( .A0(n7680), .A1(n7702), .B0(n7701), .Y(n7716) );
NAND2X1TS U8185 ( .A(n7724), .B(n7722), .Y(n7715) );
NOR2X2TS U8186 ( .A(n1818), .B(n1815), .Y(n7717) );
NOR2X2TS U8187 ( .A(n7728), .B(n7719), .Y(n8156) );
INVX2TS U8188 ( .A(n7746), .Y(n7731) );
NAND2X1TS U8189 ( .A(n7547), .B(n7731), .Y(n7733) );
INVX2TS U8190 ( .A(n7721), .Y(n7725) );
INVX2TS U8191 ( .A(n7722), .Y(n7723) );
AOI21X1TS U8192 ( .A0(n7725), .A1(n7724), .B0(n7723), .Y(n7726) );
OAI21X1TS U8193 ( .A0(n7728), .A1(n7727), .B0(n7726), .Y(n8167) );
AOI21X1TS U8194 ( .A0(n7729), .A1(n8156), .B0(n8167), .Y(n7747) );
INVX2TS U8195 ( .A(n7747), .Y(n7730) );
AOI21X1TS U8196 ( .A0(n7574), .A1(n7731), .B0(n7730), .Y(n7732) );
ADDFHX4TS U8197 ( .A(n7742), .B(n7741), .CI(n7740), .CO(n7752), .S(n7735) );
NOR2X2TS U8198 ( .A(n8285), .B(n8325), .Y(n8155) );
INVX2TS U8199 ( .A(n8155), .Y(n7745) );
NAND2X1TS U8200 ( .A(n7745), .B(n8164), .Y(n7743) );
NOR2X2TS U8201 ( .A(n7746), .B(n8155), .Y(n7749) );
NAND2X1TS U8202 ( .A(n7547), .B(n7749), .Y(n7751) );
OAI21X1TS U8203 ( .A0(n7747), .A1(n8155), .B0(n8164), .Y(n7748) );
AOI21X1TS U8204 ( .A0(n7574), .A1(n7749), .B0(n7748), .Y(n7750) );
NOR2X2TS U8205 ( .A(n8314), .B(n8313), .Y(n8163) );
INVX2TS U8206 ( .A(n8163), .Y(n7758) );
NAND2X1TS U8207 ( .A(n8313), .B(n8314), .Y(n8162) );
NAND2X1TS U8208 ( .A(n7758), .B(n8162), .Y(n7759) );
XNOR2X2TS U8209 ( .A(n7760), .B(n7759), .Y(n8193) );
NAND2X2TS U8210 ( .A(n8116), .B(n8193), .Y(n7761) );
AOI21X4TS U8211 ( .A0(n8810), .A1(n7766), .B0(n7765), .Y(n7767) );
OAI21X4TS U8212 ( .A0(n8774), .A1(n7768), .B0(n7767), .Y(n7771) );
XOR2X4TS U8213 ( .A(n7771), .B(n854), .Y(Sgf_operation_ODD1_S_B[43]) );
OAI21X4TS U8214 ( .A0(n8774), .A1(n7772), .B0(n7321), .Y(n7773) );
XOR2X4TS U8215 ( .A(n7773), .B(n1784), .Y(Sgf_operation_ODD1_S_B[41]) );
AOI21X4TS U8216 ( .A0(n1272), .A1(n8207), .B0(n7775), .Y(n7776) );
OAI21X4TS U8217 ( .A0(n8620), .A1(n7777), .B0(n7776), .Y(n7781) );
XNOR2X4TS U8218 ( .A(n7781), .B(n7780), .Y(n7788) );
INVX2TS U8219 ( .A(n7782), .Y(n8211) );
AOI21X1TS U8220 ( .A0(n8211), .A1(n1810), .B0(n7783), .Y(n7786) );
NAND2X1TS U8221 ( .A(n756), .B(n7784), .Y(n7785) );
CLKXOR2X2TS U8222 ( .A(n7786), .B(n7785), .Y(n7787) );
NAND2X4TS U8223 ( .A(n7788), .B(n7787), .Y(add_x_19_n542) );
INVX2TS U8224 ( .A(n7795), .Y(n7999) );
INVX2TS U8225 ( .A(n7998), .Y(n7796) );
NAND2X1TS U8226 ( .A(n7796), .B(n7997), .Y(n7797) );
INVX4TS U8227 ( .A(n7800), .Y(n8007) );
OAI21X4TS U8228 ( .A0(n8007), .A1(n7801), .B0(n8012), .Y(n7802) );
AOI21X4TS U8229 ( .A0(n8009), .A1(n7803), .B0(n7802), .Y(n7804) );
OAI21X4TS U8230 ( .A0(n7805), .A1(n8620), .B0(n7804), .Y(n7810) );
XNOR2X4TS U8231 ( .A(n7810), .B(n7809), .Y(n8020) );
INVX2TS U8232 ( .A(n7811), .Y(n8018) );
AOI21X1TS U8233 ( .A0(n8018), .A1(n819), .B0(n7812), .Y(n7816) );
NAND2X1TS U8234 ( .A(n7814), .B(n7813), .Y(n7815) );
CLKXOR2X2TS U8235 ( .A(n7816), .B(n7815), .Y(n8019) );
INVX2TS U8236 ( .A(n7817), .Y(n7818) );
AOI21X1TS U8237 ( .A0(n8613), .A1(n7819), .B0(n7818), .Y(n7824) );
INVX2TS U8238 ( .A(n7820), .Y(n7822) );
CLKXOR2X2TS U8239 ( .A(n7824), .B(n7823), .Y(Sgf_operation_ODD1_Q_left[14])
);
NAND2X1TS U8240 ( .A(n7457), .B(n8025), .Y(n7826) );
CLKXOR2X2TS U8241 ( .A(n8027), .B(n7826), .Y(Sgf_operation_ODD1_Q_left[16])
);
NAND2X1TS U8242 ( .A(n7831), .B(n7830), .Y(n7832) );
ADDFHX4TS U8243 ( .A(n7842), .B(n7841), .CI(n7840), .CO(n8247), .S(n7359) );
OAI22X1TS U8244 ( .A0(n1004), .A1(n7843), .B0(n766), .B1(n10340), .Y(n7869)
);
OAI22X1TS U8245 ( .A0(n1122), .A1(n7851), .B0(n3813), .B1(n7866), .Y(n7861)
);
OAI22X1TS U8246 ( .A0(n1121), .A1(n7852), .B0(n969), .B1(n7863), .Y(n7860)
);
INVX2TS U8247 ( .A(n7878), .Y(n7859) );
NOR2X2TS U8248 ( .A(n8247), .B(n8246), .Y(n8041) );
INVX2TS U8249 ( .A(n8041), .Y(n8061) );
CMPR32X2TS U8250 ( .A(n7861), .B(n7860), .C(n7859), .CO(n7875), .S(n7857) );
OAI22X1TS U8251 ( .A0(n1121), .A1(n7863), .B0(n969), .B1(n7879), .Y(n7883)
);
OAI22X1TS U8252 ( .A0(n3838), .A1(n1799), .B0(n7932), .B1(n10450), .Y(n7877)
);
NAND2X2TS U8253 ( .A(n8061), .B(n818), .Y(n7895) );
NOR2X2TS U8254 ( .A(n7870), .B(n7895), .Y(n7897) );
INVX2TS U8255 ( .A(n7912), .Y(n7891) );
OAI22X1TS U8256 ( .A0(n7935), .A1(n7880), .B0(n1135), .B1(n7889), .Y(n7890)
);
OAI22X1TS U8257 ( .A0(n3815), .A1(n7889), .B0(n7934), .B1(n7909), .Y(n7910)
);
CMPR32X2TS U8258 ( .A(n7892), .B(n7891), .C(n7890), .CO(n7906), .S(n7885) );
NOR2X2TS U8259 ( .A(n8360), .B(n8362), .Y(n7918) );
INVX2TS U8260 ( .A(n7918), .Y(n8075) );
NOR2X2TS U8261 ( .A(n8068), .B(n7918), .Y(n7903) );
NAND2X2TS U8262 ( .A(n8247), .B(n8246), .Y(n8060) );
INVX2TS U8263 ( .A(n8060), .Y(n8040) );
NAND2X1TS U8264 ( .A(n8274), .B(n8286), .Y(n8046) );
INVX2TS U8265 ( .A(n8046), .Y(n7893) );
AOI21X1TS U8266 ( .A0(n818), .A1(n8040), .B0(n7893), .Y(n7894) );
OAI21X1TS U8267 ( .A0(n7895), .A1(n8035), .B0(n7894), .Y(n7896) );
INVX2TS U8268 ( .A(n8093), .Y(n7923) );
AOI21X2TS U8269 ( .A0(n7957), .A1(n8094), .B0(n7923), .Y(n8069) );
OAI21X1TS U8270 ( .A0(n8069), .A1(n7918), .B0(n8074), .Y(n7902) );
OAI22X1TS U8271 ( .A0(n3815), .A1(n7909), .B0(n3813), .B1(n7933), .Y(n7931)
);
INVX2TS U8272 ( .A(n7963), .Y(n7930) );
NOR2X2TS U8273 ( .A(n8382), .B(n8381), .Y(n7921) );
INVX2TS U8274 ( .A(n7921), .Y(n7913) );
NAND2X1TS U8275 ( .A(n7913), .B(n7920), .Y(n7914) );
INVX2TS U8276 ( .A(n8088), .Y(n7919) );
NOR2X1TS U8277 ( .A(n7918), .B(n7921), .Y(n7924) );
NOR2X2TS U8278 ( .A(n7919), .B(n7951), .Y(n7926) );
NAND2X2TS U8279 ( .A(n8086), .B(n7926), .Y(n7928) );
INVX2TS U8280 ( .A(n7957), .Y(n8087) );
AOI21X1TS U8281 ( .A0(n7924), .A1(n7923), .B0(n7922), .Y(n7954) );
OAI21X1TS U8282 ( .A0(n8087), .A1(n7951), .B0(n7954), .Y(n7925) );
OAI21X1TS U8283 ( .A0(n1097), .A1(n7928), .B0(n7927), .Y(n7938) );
OAI22X1TS U8284 ( .A0(n912), .A1(n1813), .B0(n3811), .B1(n10449), .Y(n7962)
);
NOR2X2TS U8285 ( .A(n8403), .B(n8405), .Y(n7953) );
INVX2TS U8286 ( .A(n7953), .Y(n7936) );
NAND2X1TS U8287 ( .A(n8403), .B(n8405), .Y(n7952) );
NAND2X1TS U8288 ( .A(n7936), .B(n7952), .Y(n7937) );
NAND2X4TS U8289 ( .A(n7940), .B(n7939), .Y(n8149) );
AOI21X4TS U8290 ( .A0(n7942), .A1(n8589), .B0(n7941), .Y(add_x_19_n608) );
XOR2X4TS U8291 ( .A(n7950), .B(n7949), .Y(n7968) );
NOR2X1TS U8292 ( .A(n7951), .B(n7953), .Y(n7956) );
OAI21X1TS U8293 ( .A0(n1096), .A1(n7960), .B0(n7959), .Y(n7966) );
CMPR32X2TS U8294 ( .A(n7963), .B(n7962), .C(n7961), .CO(n8455), .S(n8405) );
INVX2TS U8295 ( .A(n8455), .Y(n7965) );
INVX2TS U8296 ( .A(n8472), .Y(n7964) );
NAND2X4TS U8297 ( .A(n7968), .B(n7967), .Y(n8224) );
INVX2TS U8298 ( .A(n7972), .Y(n7973) );
XOR2X4TS U8299 ( .A(n8123), .B(n7974), .Y(n7976) );
AOI21X4TS U8300 ( .A0(n8644), .A1(add_x_19_n603), .B0(n7977), .Y(n7978) );
OAI21X4TS U8301 ( .A0(n8591), .A1(add_x_19_n608), .B0(n7978), .Y(
add_x_19_n590) );
NAND2X2TS U8302 ( .A(n8828), .B(n8831), .Y(n7984) );
AOI21X4TS U8303 ( .A0(n7982), .A1(n8831), .B0(n7981), .Y(n7983) );
OAI21X1TS U8304 ( .A0(n7999), .A1(n7998), .B0(n7997), .Y(n8004) );
INVX2TS U8305 ( .A(n8000), .Y(n8002) );
NAND2X1TS U8306 ( .A(n8002), .B(n8001), .Y(n8003) );
XNOR2X2TS U8307 ( .A(n8004), .B(n8003), .Y(n8200) );
NAND2X2TS U8308 ( .A(n1258), .B(n8006), .Y(n8011) );
AOI21X4TS U8309 ( .A0(n1258), .A1(n8009), .B0(n8008), .Y(n8010) );
OAI21X4TS U8310 ( .A0(n8620), .A1(n8011), .B0(n8010), .Y(n8015) );
XNOR2X4TS U8311 ( .A(n8015), .B(n8014), .Y(n8216) );
NAND2X1TS U8312 ( .A(n819), .B(n8016), .Y(n8017) );
XNOR2X2TS U8313 ( .A(n8018), .B(n8017), .Y(n8215) );
NAND2X4TS U8314 ( .A(n8800), .B(n8263), .Y(n8022) );
AOI21X4TS U8315 ( .A0(n8810), .A1(n8263), .B0(n8486), .Y(n8021) );
OAI21X4TS U8316 ( .A0(n8774), .A1(n8022), .B0(n8021), .Y(n8024) );
XNOR2X4TS U8317 ( .A(n8024), .B(n8023), .Y(Sgf_operation_ODD1_S_B[44]) );
OAI21X1TS U8318 ( .A0(n8027), .A1(n8026), .B0(n8025), .Y(n8030) );
NAND2X1TS U8319 ( .A(n754), .B(n8028), .Y(n8029) );
XNOR2X2TS U8320 ( .A(n8030), .B(n8029), .Y(Sgf_operation_ODD1_Q_left[17]) );
NOR2X8TS U8321 ( .A(Sgf_operation_ODD1_S_B[44]), .B(
Sgf_operation_ODD1_Q_left[17]), .Y(add_x_19_n446) );
NAND2X2TS U8322 ( .A(n8039), .B(n8034), .Y(n8054) );
NOR2X2TS U8323 ( .A(n8054), .B(n8041), .Y(n8043) );
OAI21X1TS U8324 ( .A0(n8036), .A1(n7870), .B0(n8035), .Y(n8037) );
AOI21X1TS U8325 ( .A0(n8089), .A1(n8043), .B0(n8042), .Y(n8044) );
NAND2X1TS U8326 ( .A(n818), .B(n8046), .Y(n8047) );
INVX2TS U8327 ( .A(n8054), .Y(n8057) );
INVX2TS U8328 ( .A(n8055), .Y(n8056) );
AOI21X1TS U8329 ( .A0(n1099), .A1(n8057), .B0(n8056), .Y(n8058) );
XNOR2X4TS U8330 ( .A(n8067), .B(n8066), .Y(n8102) );
INVX2TS U8331 ( .A(n8068), .Y(n8071) );
INVX2TS U8332 ( .A(n8069), .Y(n8070) );
NAND2X1TS U8333 ( .A(n8075), .B(n8074), .Y(n8076) );
OAI21X4TS U8334 ( .A0(n8081), .A1(n8080), .B0(n8079), .Y(n8085) );
XNOR2X4TS U8335 ( .A(n8085), .B(n8084), .Y(n8101) );
AOI21X1TS U8336 ( .A0(n1099), .A1(n8088), .B0(n7957), .Y(n8090) );
NAND2X1TS U8337 ( .A(n8094), .B(n8093), .Y(n8095) );
NAND2X4TS U8338 ( .A(n8101), .B(n8100), .Y(n8677) );
NOR3BX1TS U8339 ( .AN(Op_MY[62]), .B(FSM_selector_B[1]), .C(
FSM_selector_B[0]), .Y(n8104) );
XOR2X1TS U8340 ( .A(n1103), .B(n8104), .Y(DP_OP_36J27_123_1029_n18) );
OAI2BB1X1TS U8341 ( .A0N(Op_MY[61]), .A1N(n10370), .B0(n858), .Y(n8105) );
XOR2X1TS U8342 ( .A(n1103), .B(n8105), .Y(DP_OP_36J27_123_1029_n19) );
OAI2BB1X1TS U8343 ( .A0N(Op_MY[60]), .A1N(n10370), .B0(n858), .Y(n8106) );
XOR2X1TS U8344 ( .A(n1103), .B(n8106), .Y(DP_OP_36J27_123_1029_n20) );
OAI2BB1X1TS U8345 ( .A0N(Op_MY[59]), .A1N(n10370), .B0(n858), .Y(n8107) );
XOR2X1TS U8346 ( .A(n1103), .B(n8107), .Y(DP_OP_36J27_123_1029_n21) );
OAI2BB1X1TS U8347 ( .A0N(Op_MY[58]), .A1N(n10370), .B0(n858), .Y(n8108) );
XOR2X1TS U8348 ( .A(n1103), .B(n8108), .Y(DP_OP_36J27_123_1029_n22) );
OAI2BB1X1TS U8349 ( .A0N(Op_MY[57]), .A1N(n10370), .B0(n858), .Y(n8109) );
XOR2X1TS U8350 ( .A(n1103), .B(n8109), .Y(DP_OP_36J27_123_1029_n23) );
OAI2BB1X1TS U8351 ( .A0N(Op_MY[56]), .A1N(n10370), .B0(n858), .Y(n8110) );
XOR2X1TS U8352 ( .A(n1103), .B(n8110), .Y(DP_OP_36J27_123_1029_n24) );
OAI2BB1X1TS U8353 ( .A0N(Op_MY[55]), .A1N(n10370), .B0(n858), .Y(n8111) );
XOR2X1TS U8354 ( .A(n1103), .B(n8111), .Y(DP_OP_36J27_123_1029_n25) );
OAI2BB1X1TS U8355 ( .A0N(Op_MY[54]), .A1N(n10370), .B0(n858), .Y(n8112) );
XOR2X1TS U8356 ( .A(n9953), .B(n8112), .Y(DP_OP_36J27_123_1029_n26) );
OAI2BB1X1TS U8357 ( .A0N(Op_MY[53]), .A1N(n10370), .B0(n858), .Y(n8113) );
XOR2X1TS U8358 ( .A(n9953), .B(n8113), .Y(DP_OP_36J27_123_1029_n27) );
AOI21X1TS U8359 ( .A0(n1342), .A1(n8628), .B0(n8630), .Y(add_x_19_n677) );
INVX2TS U8360 ( .A(add_x_19_n608), .Y(add_x_19_n610) );
INVX2TS U8361 ( .A(n8117), .Y(add_x_19_n116) );
INVX2TS U8362 ( .A(add_x_19_n138), .Y(n8118) );
INVX2TS U8363 ( .A(n8120), .Y(n8121) );
OAI21X4TS U8364 ( .A0(n8123), .A1(n7972), .B0(n8122), .Y(n8128) );
NAND2X4TS U8365 ( .A(n8133), .B(n8132), .Y(n8650) );
INVX2TS U8366 ( .A(n8134), .Y(add_x_19_n197) );
NOR2X1TS U8367 ( .A(n8138), .B(n8136), .Y(add_x_19_n151) );
INVX2TS U8368 ( .A(n8138), .Y(add_x_19_n173) );
INVX2TS U8369 ( .A(n8143), .Y(add_x_19_n239) );
INVX2TS U8370 ( .A(n8144), .Y(n8145) );
INVX2TS U8371 ( .A(n8146), .Y(add_x_19_n213) );
INVX2TS U8372 ( .A(n8148), .Y(add_x_19_n247) );
INVX2TS U8373 ( .A(n8150), .Y(add_x_19_n263) );
INVX2TS U8374 ( .A(n8152), .Y(add_x_19_n289) );
INVX2TS U8375 ( .A(n8153), .Y(add_x_19_n297) );
NOR2X1TS U8376 ( .A(n8155), .B(n8163), .Y(n8166) );
NOR2X2TS U8377 ( .A(n8157), .B(n8169), .Y(n8185) );
AND2X2TS U8378 ( .A(n8185), .B(n8189), .Y(n8173) );
NAND2X1TS U8379 ( .A(n7547), .B(n8173), .Y(n8175) );
AOI21X1TS U8380 ( .A0(n8167), .A1(n8166), .B0(n8165), .Y(n8168) );
OAI21X1TS U8381 ( .A0(n8170), .A1(n8169), .B0(n8168), .Y(n8184) );
NAND2X1TS U8382 ( .A(n8361), .B(n8378), .Y(n8188) );
INVX2TS U8383 ( .A(n8188), .Y(n8171) );
AOI21X1TS U8384 ( .A0(n7574), .A1(n8173), .B0(n8172), .Y(n8174) );
XNOR2X2TS U8385 ( .A(n8407), .B(n8406), .Y(n8374) );
NAND2X1TS U8386 ( .A(n8375), .B(n8374), .Y(n8180) );
NAND2X1TS U8387 ( .A(n8181), .B(n8180), .Y(n8182) );
NAND2X1TS U8388 ( .A(n7547), .B(n8185), .Y(n8187) );
AOI21X1TS U8389 ( .A0(n7574), .A1(n8185), .B0(n8184), .Y(n8186) );
NAND2X1TS U8390 ( .A(n8189), .B(n8188), .Y(n8190) );
INVX2TS U8391 ( .A(n8683), .Y(add_x_19_n84) );
INVX2TS U8392 ( .A(n8192), .Y(add_x_19_n154) );
INVX2TS U8393 ( .A(n8193), .Y(add_x_19_n97) );
INVX2TS U8394 ( .A(n8194), .Y(add_x_19_n178) );
INVX2TS U8395 ( .A(n8195), .Y(add_x_19_n278) );
INVX2TS U8396 ( .A(n8196), .Y(add_x_19_n202) );
INVX2TS U8397 ( .A(n8197), .Y(add_x_19_n228) );
INVX2TS U8398 ( .A(n8198), .Y(add_x_19_n252) );
INVX2TS U8399 ( .A(n8199), .Y(add_x_19_n302) );
BUFX3TS U8400 ( .A(n10567), .Y(n10417) );
BUFX3TS U8401 ( .A(n10417), .Y(n10203) );
CLKBUFX3TS U8402 ( .A(n10568), .Y(n10423) );
BUFX3TS U8403 ( .A(n10569), .Y(n10189) );
INVX2TS U8404 ( .A(n749), .Y(n8205) );
OAI21X4TS U8405 ( .A0(n8620), .A1(n8205), .B0(n8204), .Y(n8209) );
XNOR2X4TS U8406 ( .A(n8209), .B(n8208), .Y(n8214) );
NAND2X1TS U8407 ( .A(n1810), .B(n8210), .Y(n8212) );
XNOR2X1TS U8408 ( .A(n8212), .B(n8211), .Y(n8213) );
NOR2X4TS U8409 ( .A(n8216), .B(n8215), .Y(add_x_19_n517) );
NAND2X2TS U8410 ( .A(n8217), .B(add_x_19_n518), .Y(add_x_19_n37) );
NOR2X4TS U8411 ( .A(n8221), .B(n8220), .Y(add_x_19_n618) );
NAND2X2TS U8412 ( .A(n8590), .B(add_x_19_n619), .Y(add_x_19_n48) );
CLKBUFX2TS U8413 ( .A(n10567), .Y(n10569) );
CLKBUFX2TS U8414 ( .A(n10569), .Y(n10566) );
CLKBUFX3TS U8415 ( .A(n10568), .Y(n10421) );
BUFX3TS U8416 ( .A(n10421), .Y(n10197) );
BUFX3TS U8417 ( .A(n10195), .Y(n10418) );
CLKBUFX3TS U8418 ( .A(n10418), .Y(n10202) );
CLKBUFX2TS U8419 ( .A(n10567), .Y(n10424) );
CLKBUFX3TS U8420 ( .A(n10423), .Y(n10422) );
CLKBUFX2TS U8421 ( .A(n10422), .Y(n10190) );
BUFX3TS U8422 ( .A(n10190), .Y(n10192) );
CLKBUFX3TS U8423 ( .A(n10567), .Y(n10419) );
CLKBUFX3TS U8424 ( .A(n10419), .Y(n10200) );
CLKBUFX2TS U8425 ( .A(n10421), .Y(n10195) );
CLKBUFX3TS U8426 ( .A(n10566), .Y(n10194) );
CLKBUFX3TS U8427 ( .A(n10421), .Y(n10196) );
CLKBUFX3TS U8428 ( .A(n10190), .Y(n10191) );
CLKBUFX3TS U8429 ( .A(n10420), .Y(n10199) );
ADDFHX4TS U8430 ( .A(n8234), .B(n8233), .CI(n8232), .CO(n8266), .S(n8227) );
CMPR32X2TS U8431 ( .A(n8237), .B(n8236), .C(n8235), .CO(n8292), .S(n8252) );
AO21X2TS U8432 ( .A0(n973), .A1(n1059), .B0(n1070), .Y(n8277) );
INVX2TS U8433 ( .A(n8241), .Y(n8275) );
INVX2TS U8434 ( .A(n1212), .Y(n8243) );
NOR2X1TS U8435 ( .A(n8243), .B(n10324), .Y(n8281) );
INVX2TS U8436 ( .A(n8247), .Y(n8287) );
OAI22X1TS U8437 ( .A0(n8248), .A1(n1196), .B0(n8284), .B1(n1054), .Y(n8294)
);
OAI22X1TS U8438 ( .A0(n8249), .A1(n1040), .B0(n8300), .B1(n1140), .Y(n8293)
);
CMPR32X2TS U8439 ( .A(n8255), .B(n8254), .C(n8253), .CO(n8270), .S(n8250) );
OAI22X1TS U8440 ( .A0(n8256), .A1(n6679), .B0(n8299), .B1(n1151), .Y(n8298)
);
OAI22X1TS U8441 ( .A0(n8257), .A1(n1047), .B0(n8301), .B1(n1194), .Y(n8297)
);
OR2X8TS U8442 ( .A(n8478), .B(n8479), .Y(n8814) );
NAND2X8TS U8443 ( .A(n8803), .B(n8814), .Y(n8482) );
NOR2X8TS U8444 ( .A(n8264), .B(n8489), .Y(n8749) );
BUFX20TS U8445 ( .A(n8749), .Y(n8817) );
INVX2TS U8446 ( .A(n8274), .Y(n8311) );
ADDFHX1TS U8447 ( .A(n8282), .B(n8281), .CI(n8280), .CO(n8320), .S(n8291) );
OAI22X1TS U8448 ( .A0(n8284), .A1(n6440), .B0(n1054), .B1(n4852), .Y(n8324)
);
INVX2TS U8449 ( .A(n8285), .Y(n8316) );
INVX4TS U8450 ( .A(n8286), .Y(n8315) );
ADDFHX2TS U8451 ( .A(n8295), .B(n8294), .CI(n8293), .CO(n8307), .S(n8290) );
OAI22X1TS U8452 ( .A0(n8299), .A1(n6679), .B0(n8328), .B1(n1151), .Y(n8332)
);
OAI22X1TS U8453 ( .A0(n8300), .A1(n8462), .B0(n8329), .B1(n1140), .Y(n8331)
);
OAI22X1TS U8454 ( .A0(n8301), .A1(n8439), .B0(n8308), .B1(n1195), .Y(n8330)
);
CMPR32X2TS U8455 ( .A(n8307), .B(n8306), .C(n8305), .CO(n8424), .S(n8333) );
OAI22X1TS U8456 ( .A0(n8308), .A1(n1047), .B0(n8344), .B1(n1194), .Y(n8348)
);
CMPR32X2TS U8457 ( .A(n8311), .B(n8310), .C(n8309), .CO(n8347), .S(n8321) );
INVX2TS U8458 ( .A(n8314), .Y(n8357) );
CMPR32X2TS U8459 ( .A(n8325), .B(n8316), .C(n8315), .CO(n8350), .S(n8323) );
INVX2TS U8460 ( .A(n1030), .Y(n8318) );
INVX2TS U8461 ( .A(n8325), .Y(n8354) );
INVX2TS U8462 ( .A(n8327), .Y(n8352) );
OAI22X1TS U8463 ( .A0(n8328), .A1(n1141), .B0(n8343), .B1(n1152), .Y(n8364)
);
OAI22X1TS U8464 ( .A0(n8329), .A1(n1040), .B0(n8345), .B1(n1140), .Y(n8363)
);
CMPR32X2TS U8465 ( .A(n8332), .B(n8331), .C(n8330), .CO(n8336), .S(n8305) );
NOR2X8TS U8466 ( .A(n8761), .B(n8824), .Y(n8751) );
OAI22X1TS U8467 ( .A0(n8343), .A1(n8380), .B0(n1152), .B1(n5080), .Y(n8385)
);
OAI22X1TS U8468 ( .A0(n8344), .A1(n8439), .B0(n8386), .B1(n1194), .Y(n8384)
);
OAI22X1TS U8469 ( .A0(n8345), .A1(n8462), .B0(n8387), .B1(n6967), .Y(n8383)
);
CMPR32X2TS U8470 ( .A(n8359), .B(n8358), .C(n8357), .CO(n8373), .S(n8351) );
INVX2TS U8471 ( .A(n8360), .Y(n8372) );
INVX2TS U8472 ( .A(n8362), .Y(n8376) );
CMPR32X2TS U8473 ( .A(n8365), .B(n8364), .C(n8363), .CO(n8366), .S(n8337) );
CMPR32X2TS U8474 ( .A(n8368), .B(n8367), .C(n8366), .CO(n8396), .S(n8391) );
INVX2TS U8475 ( .A(n8374), .Y(n8404) );
CMPR32X2TS U8476 ( .A(n8378), .B(n8377), .C(n8376), .CO(n8414), .S(n8371) );
INVX2TS U8477 ( .A(n8381), .Y(n8401) );
INVX2TS U8478 ( .A(n8382), .Y(n8400) );
CMPR32X2TS U8479 ( .A(n8385), .B(n8384), .C(n8383), .CO(n8420), .S(n8393) );
OAI22X1TS U8480 ( .A0(n8386), .A1(n966), .B0(n8417), .B1(n831), .Y(n8399) );
OAI22X1TS U8481 ( .A0(n8387), .A1(n8462), .B0(n8418), .B1(n6967), .Y(n8398)
);
OR2X4TS U8482 ( .A(n8498), .B(n8497), .Y(n8771) );
CMPR32X2TS U8483 ( .A(n8399), .B(n8398), .C(n8397), .CO(n8430), .S(n8419) );
CMPR32X2TS U8484 ( .A(n8402), .B(n8401), .C(n8400), .CO(n8438), .S(n8413) );
INVX2TS U8485 ( .A(n8403), .Y(n8443) );
INVX2TS U8486 ( .A(n8405), .Y(n8440) );
XNOR2X1TS U8487 ( .A(n8440), .B(n859), .Y(n8441) );
NOR2X1TS U8488 ( .A(n8409), .B(n1413), .Y(n8436) );
CMPR32X2TS U8489 ( .A(n8412), .B(n8411), .C(n8410), .CO(n8447), .S(n8421) );
CMPR32X2TS U8490 ( .A(n8415), .B(n8414), .C(n8413), .CO(n8433), .S(n8410) );
OAI22X1TS U8491 ( .A0(n8417), .A1(n1047), .B0(n831), .B1(n5320), .Y(n8432)
);
OAI22X1TS U8492 ( .A0(n8418), .A1(n8462), .B0(n8435), .B1(n1140), .Y(n8431)
);
NAND2X4TS U8493 ( .A(n8771), .B(n8555), .Y(n8503) );
CMPR32X2TS U8494 ( .A(n8433), .B(n8432), .C(n8431), .CO(n8451), .S(n8446) );
OAI22X1TS U8495 ( .A0(n8435), .A1(n1040), .B0(n8463), .B1(n1140), .Y(n8466)
);
OR2X2TS U8496 ( .A(n8440), .B(n859), .Y(n8457) );
INVX2TS U8497 ( .A(n1227), .Y(n8445) );
CMPR32X2TS U8498 ( .A(n8448), .B(n8447), .C(n8446), .CO(n8449), .S(n8429) );
CMPR32X2TS U8499 ( .A(n8451), .B(n8450), .C(n8449), .CO(n8509), .S(n8506) );
CMPR32X2TS U8500 ( .A(n8454), .B(n8453), .C(n8452), .CO(n8469), .S(n8464) );
NAND2X1TS U8501 ( .A(n8455), .B(n8472), .Y(n8471) );
OAI22X1TS U8502 ( .A0(n8463), .A1(n8462), .B0(n6967), .B1(n10324), .Y(n8475)
);
CMPR32X2TS U8503 ( .A(n8466), .B(n8465), .C(n8464), .CO(n8467), .S(n8450) );
NOR2X8TS U8504 ( .A(n8776), .B(n8512), .Y(n8577) );
CMPR32X2TS U8505 ( .A(n8469), .B(n8468), .C(n8467), .CO(n8514), .S(n8508) );
CMPR32X2TS U8506 ( .A(n8472), .B(n8471), .C(n8470), .CO(n8521), .S(n8477) );
INVX2TS U8507 ( .A(n1041), .Y(n8474) );
NOR2X1TS U8508 ( .A(n8474), .B(n1042), .Y(n8522) );
XNOR2X1TS U8509 ( .A(n8522), .B(n10324), .Y(n8520) );
CMPR32X2TS U8510 ( .A(n8477), .B(n8476), .C(n8475), .CO(n8519), .S(n8468) );
AND2X8TS U8511 ( .A(n8577), .B(n1778), .Y(n8516) );
NAND2X4TS U8512 ( .A(n8817), .B(n8516), .Y(n8518) );
NAND2X2TS U8513 ( .A(n8479), .B(n8478), .Y(n8813) );
OA21X4TS U8514 ( .A0(n8480), .A1(n8801), .B0(n8813), .Y(n8481) );
OAI21X4TS U8515 ( .A0(n8483), .A1(n8482), .B0(n8481), .Y(n8484) );
AOI21X4TS U8516 ( .A0(n8486), .A1(n8485), .B0(n8484), .Y(n8487) );
OAI21X4TS U8517 ( .A0(n8489), .A1(n8488), .B0(n8487), .Y(n8490) );
BUFX20TS U8518 ( .A(n8490), .Y(n8820) );
INVX2TS U8519 ( .A(n8554), .Y(n8501) );
AOI21X4TS U8520 ( .A0(n823), .A1(n8555), .B0(n8501), .Y(n8502) );
OAI21X4TS U8521 ( .A0(n8503), .A1(n8754), .B0(n8502), .Y(n8504) );
AOI21X4TS U8522 ( .A0(n8750), .A1(n8505), .B0(n8504), .Y(n8563) );
INVX2TS U8523 ( .A(n8567), .Y(n8778) );
INVX2TS U8524 ( .A(n8785), .Y(n8510) );
OAI21X4TS U8525 ( .A0(n8563), .A1(n8512), .B0(n8511), .Y(n8575) );
NAND2X2TS U8526 ( .A(n8514), .B(n8513), .Y(n8580) );
OAI2BB1X4TS U8527 ( .A0N(n8575), .A1N(n1778), .B0(n8580), .Y(n8515) );
AOI21X4TS U8528 ( .A0(n8820), .A1(n8516), .B0(n8515), .Y(n8517) );
OAI21X4TS U8529 ( .A0(n8823), .A1(n8518), .B0(n8517), .Y(n8525) );
CMPR32X2TS U8530 ( .A(n8521), .B(n8520), .C(n8519), .CO(n8524), .S(n8513) );
XNOR2X4TS U8531 ( .A(n8525), .B(n1779), .Y(Sgf_operation_ODD1_S_B[56]) );
INVX2TS U8532 ( .A(n8526), .Y(n8586) );
NAND2X1TS U8533 ( .A(n8583), .B(n8586), .Y(n8530) );
INVX2TS U8534 ( .A(n8585), .Y(n8527) );
AOI21X1TS U8535 ( .A0(n8528), .A1(n8586), .B0(n8527), .Y(n8529) );
INVX2TS U8536 ( .A(n8531), .Y(n8533) );
NAND2X1TS U8537 ( .A(n8533), .B(n8532), .Y(n8534) );
XNOR2X2TS U8538 ( .A(n8535), .B(n8534), .Y(Sgf_operation_ODD1_Q_left[29]) );
NAND2X4TS U8539 ( .A(Sgf_operation_ODD1_S_B[56]), .B(
Sgf_operation_ODD1_Q_left[29]), .Y(add_x_19_n333) );
OAI21X4TS U8540 ( .A0(n8537), .A1(n8676), .B0(n8677), .Y(n8538) );
OAI21X4TS U8541 ( .A0(n8649), .A1(n8645), .B0(n8646), .Y(n8546) );
NAND2X4TS U8542 ( .A(n8751), .B(n8755), .Y(n8764) );
INVX2TS U8543 ( .A(n8754), .Y(n8548) );
AOI21X4TS U8544 ( .A0(n8820), .A1(n8551), .B0(n8550), .Y(n8552) );
OAI21X4TS U8545 ( .A0(n8823), .A1(n8553), .B0(n8552), .Y(n8557) );
XNOR2X4TS U8546 ( .A(n8557), .B(n8556), .Y(Sgf_operation_ODD1_S_B[52]) );
OAI21X1TS U8547 ( .A0(n8734), .A1(n8690), .B0(n8691), .Y(n8562) );
INVX2TS U8548 ( .A(n8558), .Y(n8560) );
NAND2X1TS U8549 ( .A(n8560), .B(n8559), .Y(n8561) );
XNOR2X2TS U8550 ( .A(n8562), .B(n8561), .Y(Sgf_operation_ODD1_Q_left[25]) );
NAND2X4TS U8551 ( .A(Sgf_operation_ODD1_S_B[52]), .B(
Sgf_operation_ODD1_Q_left[25]), .Y(add_x_19_n373) );
NAND2X4TS U8552 ( .A(n8817), .B(n8564), .Y(n8566) );
INVX4TS U8553 ( .A(n8563), .Y(n8777) );
AOI21X4TS U8554 ( .A0(n8820), .A1(n8564), .B0(n8777), .Y(n8565) );
OAI21X4TS U8555 ( .A0(n8823), .A1(n8566), .B0(n8565), .Y(n8569) );
XNOR2X4TS U8556 ( .A(n8569), .B(n8568), .Y(Sgf_operation_ODD1_S_B[53]) );
INVX2TS U8557 ( .A(n8570), .Y(n8727) );
INVX2TS U8558 ( .A(n8571), .Y(n8728) );
OAI21X1TS U8559 ( .A0(n8734), .A1(n8727), .B0(n8728), .Y(n8574) );
INVX2TS U8560 ( .A(n8572), .Y(n8731) );
NAND2X1TS U8561 ( .A(n8731), .B(n8729), .Y(n8573) );
XNOR2X2TS U8562 ( .A(n8574), .B(n8573), .Y(Sgf_operation_ODD1_Q_left[26]) );
NAND2X4TS U8563 ( .A(Sgf_operation_ODD1_S_B[53]), .B(
Sgf_operation_ODD1_Q_left[26]), .Y(add_x_19_n362) );
NAND2X4TS U8564 ( .A(n8817), .B(n8577), .Y(n8579) );
AOI21X4TS U8565 ( .A0(n8820), .A1(n8577), .B0(n8576), .Y(n8578) );
OAI21X4TS U8566 ( .A0(n8823), .A1(n8579), .B0(n8578), .Y(n8582) );
XNOR2X4TS U8567 ( .A(n8582), .B(n8581), .Y(Sgf_operation_ODD1_S_B[55]) );
OAI21X1TS U8568 ( .A0(n8734), .A1(n7516), .B0(n8584), .Y(n8588) );
NAND2X1TS U8569 ( .A(n8586), .B(n8585), .Y(n8587) );
XNOR2X2TS U8570 ( .A(n8588), .B(n8587), .Y(Sgf_operation_ODD1_Q_left[28]) );
NAND2X4TS U8571 ( .A(Sgf_operation_ODD1_S_B[55]), .B(
Sgf_operation_ODD1_Q_left[28]), .Y(add_x_19_n342) );
NOR2X2TS U8572 ( .A(n8591), .B(add_x_19_n607), .Y(add_x_19_n589) );
INVX2TS U8573 ( .A(n8991), .Y(n8593) );
INVX2TS U8574 ( .A(n8594), .Y(n8596) );
AOI21X2TS U8575 ( .A0(add_x_19_n653), .A1(n8601), .B0(n8600), .Y(
add_x_19_n648) );
AOI21X4TS U8576 ( .A0(n8810), .A1(n8604), .B0(n8603), .Y(n8605) );
OAI21X4TS U8577 ( .A0(n8823), .A1(n8606), .B0(n8605), .Y(n8610) );
XNOR2X4TS U8578 ( .A(n8610), .B(n8609), .Y(Sgf_operation_ODD1_S_B[42]) );
AOI21X1TS U8579 ( .A0(n8613), .A1(n8612), .B0(n8611), .Y(n8616) );
NAND2X1TS U8580 ( .A(n1808), .B(n8614), .Y(n8615) );
XOR2X4TS U8581 ( .A(n8620), .B(n8619), .Y(n8681) );
INVX2TS U8582 ( .A(n8621), .Y(n8623) );
NAND2X1TS U8583 ( .A(n8623), .B(n8622), .Y(n8625) );
CLKXOR2X2TS U8584 ( .A(n8625), .B(n8624), .Y(n8680) );
INVX2TS U8585 ( .A(n8630), .Y(n8633) );
INVX2TS U8586 ( .A(n8645), .Y(n8647) );
XOR2X4TS U8587 ( .A(n8823), .B(n8661), .Y(Sgf_operation_ODD1_S_B[37]) );
NAND2X1TS U8588 ( .A(n7392), .B(n8670), .Y(n8663) );
NAND2X1TS U8589 ( .A(n7423), .B(n8673), .Y(n8674) );
INVX4TS U8590 ( .A(add_x_19_n607), .Y(n8679) );
NAND2X4TS U8591 ( .A(n10210), .B(n8679), .Y(add_x_19_n598) );
INVX2TS U8592 ( .A(n8688), .Y(n8682) );
AND2X4TS U8593 ( .A(add_x_19_n92), .B(n8683), .Y(n10208) );
NAND2X1TS U8594 ( .A(n8692), .B(n8691), .Y(n8693) );
NAND2X1TS U8595 ( .A(n8697), .B(n8740), .Y(n8698) );
INVX2TS U8596 ( .A(n8699), .Y(n8707) );
INVX2TS U8597 ( .A(n8706), .Y(n8700) );
AOI21X1TS U8598 ( .A0(n8709), .A1(n8707), .B0(n8700), .Y(n8705) );
INVX2TS U8599 ( .A(n8701), .Y(n8703) );
NAND2X1TS U8600 ( .A(n8703), .B(n8702), .Y(n8704) );
NAND2X1TS U8601 ( .A(n8707), .B(n8706), .Y(n8708) );
XNOR2X1TS U8602 ( .A(n8709), .B(n8708), .Y(Sgf_operation_ODD1_Q_left[20]) );
NAND2X1TS U8603 ( .A(n1805), .B(n8710), .Y(n8711) );
XNOR2X1TS U8604 ( .A(n8712), .B(n8711), .Y(Sgf_operation_ODD1_Q_left[18]) );
NAND2X1TS U8605 ( .A(n8718), .B(n8717), .Y(n8719) );
XNOR2X1TS U8606 ( .A(n8720), .B(n8719), .Y(Sgf_operation_ODD1_Q_left[12]) );
XNOR2X1TS U8607 ( .A(n685), .B(n684), .Y(n10219) );
XNOR2X1TS U8608 ( .A(n658), .B(n657), .Y(n10221) );
XNOR2X1TS U8609 ( .A(n693), .B(n10376), .Y(n10224) );
XNOR2X1TS U8610 ( .A(n679), .B(n10367), .Y(n10226) );
XNOR2X1TS U8611 ( .A(n672), .B(n10366), .Y(n10228) );
INVX2TS U8612 ( .A(n9557), .Y(n10483) );
XNOR2X1TS U8613 ( .A(n654), .B(n653), .Y(n10230) );
XNOR2X1TS U8614 ( .A(n656), .B(n655), .Y(n10235) );
MXI2X1TS U8615 ( .A(Data_MX[19]), .B(n10556), .S0(n8748), .Y(n9553) );
XNOR2X1TS U8616 ( .A(n666), .B(n10481), .Y(n10236) );
INVX2TS U8617 ( .A(n691), .Y(n8721) );
XNOR2X1TS U8618 ( .A(n8721), .B(n10373), .Y(n10240) );
INVX2TS U8619 ( .A(n660), .Y(n8722) );
XNOR2X1TS U8620 ( .A(n8722), .B(n659), .Y(n10243) );
XNOR2X1TS U8621 ( .A(n652), .B(n10377), .Y(n10244) );
XNOR2X1TS U8622 ( .A(n695), .B(n694), .Y(n10245) );
INVX2TS U8623 ( .A(n689), .Y(n8723) );
XNOR2X1TS U8624 ( .A(n8723), .B(n688), .Y(n10250) );
XNOR2X1TS U8625 ( .A(n677), .B(n10375), .Y(n10254) );
INVX2TS U8626 ( .A(n9554), .Y(n10475) );
XNOR2X1TS U8627 ( .A(n697), .B(n696), .Y(n10268) );
XNOR2X1TS U8628 ( .A(n662), .B(n661), .Y(n10270) );
XNOR2X1TS U8629 ( .A(n650), .B(n649), .Y(n10271) );
XNOR2X1TS U8630 ( .A(n661), .B(n688), .Y(n10273) );
XNOR2X1TS U8631 ( .A(n670), .B(n10361), .Y(n10275) );
XNOR2X1TS U8632 ( .A(n648), .B(n10364), .Y(n10282) );
XNOR2X1TS U8633 ( .A(n661), .B(n595), .Y(n10300) );
XNOR2X1TS U8634 ( .A(n661), .B(n594), .Y(n10301) );
XNOR2X1TS U8635 ( .A(n649), .B(n599), .Y(n10303) );
BUFX3TS U8636 ( .A(n10590), .Y(n10432) );
NAND2X1TS U8637 ( .A(n8570), .B(n8731), .Y(n8733) );
AOI21X1TS U8638 ( .A0(n8571), .A1(n8731), .B0(n8730), .Y(n8732) );
INVX2TS U8639 ( .A(n8735), .Y(n8737) );
XNOR2X1TS U8640 ( .A(n8739), .B(n8738), .Y(Sgf_operation_ODD1_Q_left[27]) );
NAND2X1TS U8641 ( .A(n8745), .B(n8744), .Y(n8746) );
XNOR2X1TS U8642 ( .A(n8747), .B(n8746), .Y(Sgf_operation_ODD1_Q_left[23]) );
BUFX3TS U8643 ( .A(n10432), .Y(n10305) );
CLKBUFX3TS U8644 ( .A(n10432), .Y(n10304) );
NAND2X1TS U8645 ( .A(n615), .B(n588), .Y(n10299) );
NAND2X1TS U8646 ( .A(n610), .B(n583), .Y(n10249) );
NAND2X1TS U8647 ( .A(n618), .B(n591), .Y(n10279) );
NAND2X1TS U8648 ( .A(n612), .B(n585), .Y(n10241) );
NAND2X1TS U8649 ( .A(n609), .B(n582), .Y(n10267) );
BUFX3TS U8650 ( .A(n1199), .Y(n10428) );
BUFX3TS U8651 ( .A(n10313), .Y(n10311) );
CLKBUFX2TS U8652 ( .A(n10428), .Y(n10309) );
BUFX3TS U8653 ( .A(n10309), .Y(n10310) );
BUFX3TS U8654 ( .A(n1202), .Y(n10594) );
BUFX3TS U8655 ( .A(n10595), .Y(n10319) );
BUFX3TS U8656 ( .A(n10592), .Y(n10318) );
CLKBUFX2TS U8657 ( .A(n1064), .Y(n10593) );
BUFX3TS U8658 ( .A(n10593), .Y(n10425) );
BUFX3TS U8659 ( .A(n10425), .Y(n10317) );
BUFX3TS U8660 ( .A(n10425), .Y(n10426) );
BUFX3TS U8661 ( .A(n10426), .Y(n10315) );
BUFX3TS U8662 ( .A(n10425), .Y(n10312) );
BUFX3TS U8663 ( .A(n10426), .Y(n10314) );
BUFX3TS U8664 ( .A(n1201), .Y(n10592) );
BUFX3TS U8665 ( .A(n10595), .Y(n10430) );
BUFX3TS U8666 ( .A(n10431), .Y(n10307) );
CLKBUFX2TS U8667 ( .A(n10431), .Y(n10306) );
BUFX3TS U8668 ( .A(n10425), .Y(n10316) );
CLKBUFX2TS U8669 ( .A(n10426), .Y(n10313) );
OA21XLTS U8670 ( .A0(n668), .A1(n695), .B0(n667), .Y(n10252) );
NAND2X2TS U8671 ( .A(n8749), .B(n8751), .Y(n8753) );
AOI21X4TS U8672 ( .A0(n8820), .A1(n8751), .B0(n8750), .Y(n8752) );
OAI21X4TS U8673 ( .A0(n8823), .A1(n8753), .B0(n8752), .Y(n8757) );
XNOR2X4TS U8674 ( .A(n8757), .B(n8756), .Y(Sgf_operation_ODD1_S_B[50]) );
OAI21X4TS U8675 ( .A0(n8760), .A1(n8759), .B0(n8758), .Y(n8763) );
XNOR2X4TS U8676 ( .A(n8763), .B(n8762), .Y(Sgf_operation_ODD1_S_B[48]) );
NAND2X2TS U8677 ( .A(n8817), .B(n8767), .Y(n8769) );
INVX2TS U8678 ( .A(n8765), .Y(n8766) );
AOI21X4TS U8679 ( .A0(n1236), .A1(n8767), .B0(n8766), .Y(n8768) );
OAI21X4TS U8680 ( .A0(n8823), .A1(n8769), .B0(n8768), .Y(n8773) );
NAND2X1TS U8681 ( .A(n8771), .B(n8770), .Y(n8772) );
XNOR2X4TS U8682 ( .A(n8773), .B(n8772), .Y(Sgf_operation_ODD1_S_B[51]) );
INVX2TS U8683 ( .A(n8775), .Y(n8779) );
NAND2X2TS U8684 ( .A(n8817), .B(n8782), .Y(n8784) );
INVX2TS U8685 ( .A(n8777), .Y(n8780) );
AOI21X2TS U8686 ( .A0(n8820), .A1(n8782), .B0(n8781), .Y(n8783) );
OAI21X4TS U8687 ( .A0(n8760), .A1(n8784), .B0(n8783), .Y(n8787) );
XNOR2X4TS U8688 ( .A(n8787), .B(n8786), .Y(Sgf_operation_ODD1_S_B[54]) );
NAND2X2TS U8689 ( .A(n8800), .B(n8792), .Y(n8794) );
AOI21X2TS U8690 ( .A0(n1204), .A1(n8792), .B0(n8791), .Y(n8793) );
OAI21X4TS U8691 ( .A0(n8760), .A1(n8794), .B0(n8793), .Y(n8797) );
XNOR2X4TS U8692 ( .A(n8797), .B(n8796), .Y(Sgf_operation_ODD1_S_B[45]) );
NAND2X2TS U8693 ( .A(n8798), .B(n8803), .Y(n8806) );
NOR2X4TS U8694 ( .A(n8799), .B(n8806), .Y(n8809) );
OAI21X4TS U8695 ( .A0(n8760), .A1(n8812), .B0(n8811), .Y(n8816) );
XNOR2X4TS U8696 ( .A(n8816), .B(n8815), .Y(Sgf_operation_ODD1_S_B[47]) );
AOI21X4TS U8697 ( .A0(n1236), .A1(n8819), .B0(n8818), .Y(n8821) );
INVX2TS U8698 ( .A(n8824), .Y(n8826) );
INVX2TS U8699 ( .A(n8828), .Y(n8830) );
OAI21X4TS U8700 ( .A0(n8760), .A1(n8830), .B0(n8829), .Y(n8834) );
NOR2X2TS U8701 ( .A(FS_Module_state_reg[3]), .B(n9956), .Y(n10636) );
XNOR2X1TS U8702 ( .A(n10028), .B(n10029), .Y(n8839) );
XNOR2X1TS U8703 ( .A(n8842), .B(n8841), .Y(n8843) );
INVX4TS U8704 ( .A(n1209), .Y(n8950) );
INVX2TS U8705 ( .A(n8861), .Y(n8967) );
INVX2TS U8706 ( .A(n8904), .Y(n8866) );
INVX2TS U8707 ( .A(n8908), .Y(n8865) );
INVX2TS U8708 ( .A(n8867), .Y(n8907) );
NAND2X1TS U8709 ( .A(n8907), .B(n8905), .Y(n8868) );
XNOR2X1TS U8710 ( .A(n8869), .B(n8868), .Y(n8870) );
NAND2X1TS U8711 ( .A(n8870), .B(n729), .Y(n8871) );
OAI2BB1X1TS U8712 ( .A0N(n732), .A1N(n10505), .B0(n8871), .Y(n493) );
INVX2TS U8713 ( .A(n8897), .Y(n8924) );
NAND2X1TS U8714 ( .A(n8924), .B(n8922), .Y(n8874) );
INVX2TS U8715 ( .A(n8896), .Y(n8930) );
AOI21X1TS U8716 ( .A0(n8930), .A1(n8922), .B0(n8872), .Y(n8873) );
INVX2TS U8717 ( .A(n8926), .Y(n8875) );
NAND2X1TS U8718 ( .A(n8875), .B(n8925), .Y(n8876) );
XNOR2X1TS U8719 ( .A(n8877), .B(n8876), .Y(n8878) );
NAND2X1TS U8720 ( .A(n8878), .B(n729), .Y(n8879) );
OAI2BB1X1TS U8721 ( .A0N(n732), .A1N(n10538), .B0(n8879), .Y(n497) );
INVX2TS U8722 ( .A(n8880), .Y(n8899) );
NAND2X1TS U8723 ( .A(n8924), .B(n8899), .Y(n8883) );
INVX2TS U8724 ( .A(n8898), .Y(n8881) );
AOI21X1TS U8725 ( .A0(n8930), .A1(n8899), .B0(n8881), .Y(n8882) );
INVX2TS U8726 ( .A(n8884), .Y(n8886) );
NAND2X1TS U8727 ( .A(n8886), .B(n8885), .Y(n8887) );
XNOR2X1TS U8728 ( .A(n8888), .B(n8887), .Y(n8889) );
NAND2X1TS U8729 ( .A(n8889), .B(n729), .Y(n8890) );
OAI2BB1X1TS U8730 ( .A0N(n732), .A1N(n10502), .B0(n8890), .Y(n496) );
NAND2X1TS U8731 ( .A(n10120), .B(n8891), .Y(n8892) );
XNOR2X1TS U8732 ( .A(n8893), .B(n8892), .Y(n8894) );
NAND2X1TS U8733 ( .A(n8894), .B(n729), .Y(n8895) );
OAI2BB1X1TS U8734 ( .A0N(n732), .A1N(n10509), .B0(n8895), .Y(n492) );
NAND2X1TS U8735 ( .A(n8899), .B(n8898), .Y(n8900) );
XNOR2X1TS U8736 ( .A(n8901), .B(n8900), .Y(n8902) );
NAND2X1TS U8737 ( .A(n8902), .B(n729), .Y(n8903) );
OAI2BB1X1TS U8738 ( .A0N(n732), .A1N(n10537), .B0(n8903), .Y(n495) );
NAND2X1TS U8739 ( .A(n8904), .B(n8907), .Y(n8910) );
INVX2TS U8740 ( .A(n8905), .Y(n8906) );
AOI21X1TS U8741 ( .A0(n8908), .A1(n8907), .B0(n8906), .Y(n8909) );
INVX2TS U8742 ( .A(n8911), .Y(n8912) );
NAND2X1TS U8743 ( .A(n8912), .B(n10107), .Y(n8913) );
XNOR2X1TS U8744 ( .A(n8914), .B(n8913), .Y(n8915) );
NAND2X1TS U8745 ( .A(n8915), .B(n769), .Y(n8916) );
OAI2BB1X1TS U8746 ( .A0N(n732), .A1N(n10514), .B0(n8916), .Y(n494) );
INVX2TS U8747 ( .A(n8917), .Y(n9423) );
NAND2X1TS U8748 ( .A(n9423), .B(n9421), .Y(n8918) );
XNOR2X1TS U8749 ( .A(n8919), .B(n8918), .Y(n8920) );
NAND2X1TS U8750 ( .A(n8920), .B(n729), .Y(n8921) );
OAI2BB1X1TS U8751 ( .A0N(n732), .A1N(n10504), .B0(n8921), .Y(n499) );
NOR2X1TS U8752 ( .A(n8923), .B(n8926), .Y(n8929) );
NAND2X1TS U8753 ( .A(n8929), .B(n8924), .Y(n8932) );
AOI21X1TS U8754 ( .A0(n8930), .A1(n8929), .B0(n8928), .Y(n8931) );
XNOR2X1TS U8755 ( .A(n8937), .B(n8936), .Y(n8938) );
NAND2X1TS U8756 ( .A(n8938), .B(n729), .Y(n8939) );
OAI2BB1X1TS U8757 ( .A0N(n732), .A1N(n10503), .B0(n8939), .Y(n498) );
INVX2TS U8758 ( .A(n8942), .Y(n8944) );
AOI21X4TS U8759 ( .A0(n8968), .A1(n8961), .B0(n8960), .Y(n8977) );
INVX2TS U8760 ( .A(n8976), .Y(n8962) );
INVX2TS U8761 ( .A(n8965), .Y(n8966) );
AOI21X2TS U8762 ( .A0(n8968), .A1(n8967), .B0(n8966), .Y(n8973) );
INVX2TS U8763 ( .A(n8969), .Y(n8971) );
XOR2X2TS U8764 ( .A(n8973), .B(n8972), .Y(n8974) );
INVX2TS U8765 ( .A(n8978), .Y(n8980) );
OAI21X4TS U8766 ( .A0(n8987), .A1(n8986), .B0(n8985), .Y(n8990) );
XNOR2X4TS U8767 ( .A(n1342), .B(n8993), .Y(n8995) );
INVX2TS U8768 ( .A(n8996), .Y(n9380) );
INVX2TS U8769 ( .A(n9039), .Y(n9048) );
NAND2X1TS U8770 ( .A(n9048), .B(n9004), .Y(n8998) );
INVX2TS U8771 ( .A(n9038), .Y(n9052) );
AOI21X1TS U8772 ( .A0(n9052), .A1(n9004), .B0(n9006), .Y(n8997) );
NAND2X1TS U8773 ( .A(n8999), .B(n10104), .Y(n9000) );
XNOR2X1TS U8774 ( .A(n9001), .B(n9000), .Y(n9002) );
NAND2X1TS U8775 ( .A(n9002), .B(n729), .Y(n9003) );
OAI2BB1X1TS U8776 ( .A0N(n733), .A1N(n10500), .B0(n9003), .Y(n489) );
NOR2X1TS U8777 ( .A(n9005), .B(n9007), .Y(n9010) );
NAND2X1TS U8778 ( .A(n9010), .B(n9048), .Y(n9012) );
AOI21X1TS U8779 ( .A0(n9052), .A1(n9010), .B0(n9009), .Y(n9011) );
XNOR2X1TS U8780 ( .A(n9015), .B(n9014), .Y(n9016) );
NAND2X1TS U8781 ( .A(n9016), .B(n769), .Y(n9017) );
OAI2BB1X1TS U8782 ( .A0N(n733), .A1N(n10496), .B0(n9017), .Y(n490) );
BUFX3TS U8783 ( .A(n9596), .Y(n9456) );
BUFX3TS U8784 ( .A(n9358), .Y(n9460) );
BUFX3TS U8785 ( .A(n9584), .Y(n9453) );
BUFX3TS U8786 ( .A(n9512), .Y(n9451) );
AOI22X1TS U8787 ( .A0(n9457), .A1(Add_result[17]), .B0(
Sgf_normalized_result[16]), .B1(n9451), .Y(n9026) );
OAI2BB1X1TS U8788 ( .A0N(n9453), .A1N(n490), .B0(n9026), .Y(n9027) );
AOI21X1TS U8789 ( .A0(n9460), .A1(Add_result[16]), .B0(n9027), .Y(n9028) );
OAI2BB1X1TS U8790 ( .A0N(n9456), .A1N(n489), .B0(n9028), .Y(n369) );
NAND2X1TS U8791 ( .A(n10128), .B(n9064), .Y(n9031) );
INVX2TS U8792 ( .A(n9066), .Y(n9029) );
AOI21X1TS U8793 ( .A0(n10128), .A1(n10126), .B0(n9029), .Y(n9030) );
INVX2TS U8794 ( .A(n9032), .Y(n9033) );
NAND2X1TS U8795 ( .A(n9033), .B(n10175), .Y(n9034) );
XNOR2X1TS U8796 ( .A(n9035), .B(n9034), .Y(n9036) );
NAND2X1TS U8797 ( .A(n9036), .B(n769), .Y(n9037) );
OAI2BB1X1TS U8798 ( .A0N(n733), .A1N(n10494), .B0(n9037), .Y(n486) );
INVX2TS U8799 ( .A(n9040), .Y(n9051) );
NAND2X1TS U8800 ( .A(n9051), .B(n9049), .Y(n9041) );
XNOR2X1TS U8801 ( .A(n9042), .B(n9041), .Y(n9043) );
NAND2X1TS U8802 ( .A(n9043), .B(n729), .Y(n9044) );
OAI2BB1X1TS U8803 ( .A0N(n733), .A1N(n10535), .B0(n9044), .Y(n487) );
AOI22X1TS U8804 ( .A0(n9457), .A1(Add_result[14]), .B0(
Sgf_normalized_result[13]), .B1(n9451), .Y(n9045) );
OAI2BB1X1TS U8805 ( .A0N(n9453), .A1N(n487), .B0(n9045), .Y(n9046) );
AOI21X1TS U8806 ( .A0(n9460), .A1(Add_result[13]), .B0(n9046), .Y(n9047) );
OAI2BB1X1TS U8807 ( .A0N(n9456), .A1N(n486), .B0(n9047), .Y(n366) );
NAND2X1TS U8808 ( .A(n9048), .B(n9051), .Y(n9054) );
INVX2TS U8809 ( .A(n9049), .Y(n9050) );
AOI21X1TS U8810 ( .A0(n9052), .A1(n9051), .B0(n9050), .Y(n9053) );
INVX2TS U8811 ( .A(n9055), .Y(n9056) );
NAND2X1TS U8812 ( .A(n9056), .B(n10115), .Y(n9057) );
XNOR2X1TS U8813 ( .A(n9058), .B(n9057), .Y(n9059) );
NAND2X1TS U8814 ( .A(n9059), .B(n769), .Y(n9060) );
OAI2BB1X1TS U8815 ( .A0N(n733), .A1N(n10495), .B0(n9060), .Y(n488) );
AOI22X1TS U8816 ( .A0(n9457), .A1(Add_result[16]), .B0(
Sgf_normalized_result[15]), .B1(n9451), .Y(n9061) );
OAI2BB1X1TS U8817 ( .A0N(n9453), .A1N(n489), .B0(n9061), .Y(n9062) );
AOI21X1TS U8818 ( .A0(n9460), .A1(Add_result[15]), .B0(n9062), .Y(n9063) );
OAI2BB1X1TS U8819 ( .A0N(n9456), .A1N(n488), .B0(n9063), .Y(n368) );
INVX2TS U8820 ( .A(n9064), .Y(n9065) );
NAND2X1TS U8821 ( .A(n10128), .B(n9066), .Y(n9067) );
XNOR2X1TS U8822 ( .A(n9068), .B(n9067), .Y(n9069) );
NAND2X1TS U8823 ( .A(n9069), .B(n729), .Y(n9070) );
OAI2BB1X1TS U8824 ( .A0N(n732), .A1N(n10497), .B0(n9070), .Y(n485) );
AOI22X1TS U8825 ( .A0(n9457), .A1(Add_result[13]), .B0(
Sgf_normalized_result[12]), .B1(n9451), .Y(n9071) );
OAI2BB1X1TS U8826 ( .A0N(n9453), .A1N(n486), .B0(n9071), .Y(n9072) );
AOI21X1TS U8827 ( .A0(n9460), .A1(Add_result[12]), .B0(n9072), .Y(n9073) );
OAI2BB1X1TS U8828 ( .A0N(n9456), .A1N(n485), .B0(n9073), .Y(n365) );
AOI22X1TS U8829 ( .A0(n9457), .A1(Add_result[15]), .B0(
Sgf_normalized_result[14]), .B1(n9451), .Y(n9074) );
OAI2BB1X1TS U8830 ( .A0N(n9453), .A1N(n488), .B0(n9074), .Y(n9075) );
AOI21X1TS U8831 ( .A0(n9460), .A1(Add_result[14]), .B0(n9075), .Y(n9076) );
OAI2BB1X1TS U8832 ( .A0N(n9456), .A1N(n487), .B0(n9076), .Y(n367) );
XNOR2X1TS U8833 ( .A(n9077), .B(n10052), .Y(n9078) );
NAND2X1TS U8834 ( .A(n9078), .B(n769), .Y(n9079) );
OAI2BB1X1TS U8835 ( .A0N(n732), .A1N(n10536), .B0(n9079), .Y(n484) );
BUFX3TS U8836 ( .A(n9358), .Y(n9406) );
BUFX3TS U8837 ( .A(n9355), .Y(n9402) );
AOI22X1TS U8838 ( .A0(n9402), .A1(Add_result[12]), .B0(
Sgf_normalized_result[11]), .B1(n9462), .Y(n9080) );
OAI2BB1X1TS U8839 ( .A0N(n9453), .A1N(n485), .B0(n9080), .Y(n9081) );
AOI21X1TS U8840 ( .A0(n9406), .A1(Add_result[11]), .B0(n9081), .Y(n9082) );
OAI2BB1X1TS U8841 ( .A0N(n9456), .A1N(n484), .B0(n9082), .Y(n364) );
AOI21X1TS U8842 ( .A0(n10092), .A1(n10093), .B0(n10094), .Y(n9083) );
XNOR2X1TS U8843 ( .A(n9084), .B(n10069), .Y(n9085) );
INVX2TS U8844 ( .A(n9086), .Y(n9395) );
XNOR2X1TS U8845 ( .A(n9395), .B(n10063), .Y(n9087) );
BUFX3TS U8846 ( .A(n9596), .Y(n9408) );
BUFX3TS U8847 ( .A(n9584), .Y(n9404) );
BUFX3TS U8848 ( .A(n9512), .Y(n9401) );
AOI22X1TS U8849 ( .A0(n9402), .A1(Add_result[3]), .B0(
Sgf_normalized_result[2]), .B1(n9401), .Y(n9088) );
OAI2BB1X1TS U8850 ( .A0N(n9404), .A1N(n476), .B0(n9088), .Y(n9089) );
AOI21X1TS U8851 ( .A0(n9406), .A1(Add_result[2]), .B0(n9089), .Y(n9090) );
OAI2BB1X1TS U8852 ( .A0N(n9408), .A1N(n475), .B0(n9090), .Y(n355) );
XNOR2X1TS U8853 ( .A(n9091), .B(n10062), .Y(n9092) );
AOI22X1TS U8854 ( .A0(n9355), .A1(Add_result[2]), .B0(n1093), .B1(n9401),
.Y(n9093) );
OAI2BB1X1TS U8855 ( .A0N(n9404), .A1N(n475), .B0(n9093), .Y(n9094) );
AOI21X1TS U8856 ( .A0(n9358), .A1(Add_result[1]), .B0(n9094), .Y(n9095) );
OAI2BB1X1TS U8857 ( .A0N(n9408), .A1N(n474), .B0(n9095), .Y(n354) );
AOI21X1TS U8858 ( .A0(n9395), .A1(n10065), .B0(n10066), .Y(n9096) );
OAI2BB1X1TS U8859 ( .A0N(n771), .A1N(n9097), .B0(n10491), .Y(n9561) );
AOI22X1TS U8860 ( .A0(n9402), .A1(Add_result[4]), .B0(
Sgf_normalized_result[3]), .B1(n9401), .Y(n9098) );
OAI2BB1X1TS U8861 ( .A0N(n9404), .A1N(n9561), .B0(n9098), .Y(n9099) );
AOI21X1TS U8862 ( .A0(n9406), .A1(Add_result[3]), .B0(n9099), .Y(n9100) );
OAI2BB1X1TS U8863 ( .A0N(n9408), .A1N(n476), .B0(n9100), .Y(n356) );
NAND2X1TS U8864 ( .A(n9102), .B(n10158), .Y(n9103) );
OAI2BB1X1TS U8865 ( .A0N(n738), .A1N(n9104), .B0(n10501), .Y(n9566) );
AOI22X1TS U8866 ( .A0(n9457), .A1(Add_result[18]), .B0(
Sgf_normalized_result[17]), .B1(n9451), .Y(n9105) );
OAI2BB1X1TS U8867 ( .A0N(n9566), .A1N(n9453), .B0(n9105), .Y(n9106) );
AOI21X1TS U8868 ( .A0(n9460), .A1(Add_result[17]), .B0(n9106), .Y(n9107) );
OAI2BB1X1TS U8869 ( .A0N(n9456), .A1N(n490), .B0(n9107), .Y(n370) );
INVX2TS U8870 ( .A(n9272), .Y(n9305) );
NAND2X1TS U8871 ( .A(n9492), .B(n10153), .Y(n9110) );
NOR2X1TS U8872 ( .A(n9305), .B(n9110), .Y(n9112) );
NAND2X1TS U8873 ( .A(n9570), .B(n9112), .Y(n9114) );
NAND2X1TS U8874 ( .A(n9273), .B(n10153), .Y(n9109) );
AOI21X1TS U8875 ( .A0(n9312), .A1(n9112), .B0(n9111), .Y(n9113) );
XNOR2X1TS U8876 ( .A(n9115), .B(n10039), .Y(n9116) );
OAI2BB1X1TS U8877 ( .A0N(n736), .A1N(n9116), .B0(n10520), .Y(n9413) );
BUFX3TS U8878 ( .A(n9358), .Y(n9335) );
NAND2X1TS U8879 ( .A(n9108), .B(n10152), .Y(n9119) );
NOR2X1TS U8880 ( .A(n9305), .B(n9119), .Y(n9117) );
NAND2X1TS U8881 ( .A(n9306), .B(n9117), .Y(n9123) );
INVX2TS U8882 ( .A(n9117), .Y(n9121) );
NAND2X1TS U8883 ( .A(n9273), .B(n10152), .Y(n9118) );
XNOR2X1TS U8884 ( .A(n9124), .B(n10032), .Y(n9125) );
OAI2BB1X1TS U8885 ( .A0N(n737), .A1N(n9125), .B0(n10528), .Y(n9409) );
BUFX3TS U8886 ( .A(n9584), .Y(n9333) );
AOI22X1TS U8887 ( .A0(n9331), .A1(Add_result[38]), .B0(
Sgf_normalized_result[37]), .B1(n9330), .Y(n9126) );
OAI2BB1X1TS U8888 ( .A0N(n9409), .A1N(n9333), .B0(n9126), .Y(n9127) );
AOI21X1TS U8889 ( .A0(n9335), .A1(Add_result[37]), .B0(n9127), .Y(n9128) );
OAI2BB1X1TS U8890 ( .A0N(n9413), .A1N(n9320), .B0(n9128), .Y(n390) );
NAND2X1TS U8891 ( .A(n1100), .B(n10172), .Y(n9130) );
NOR2X1TS U8892 ( .A(n9305), .B(n9130), .Y(n9132) );
NAND2X1TS U8893 ( .A(n9420), .B(n9132), .Y(n9134) );
NAND2X1TS U8894 ( .A(n9273), .B(n10172), .Y(n9129) );
AOI21X1TS U8895 ( .A0(n9312), .A1(n9132), .B0(n9131), .Y(n9133) );
XNOR2X1TS U8896 ( .A(n9135), .B(n10040), .Y(n9136) );
OAI2BB1X1TS U8897 ( .A0N(n737), .A1N(n9136), .B0(n10519), .Y(n9418) );
BUFX3TS U8898 ( .A(n9596), .Y(n9491) );
INVX2TS U8899 ( .A(n9137), .Y(n9420) );
NAND2X1TS U8900 ( .A(n1100), .B(n10151), .Y(n9140) );
NOR2X1TS U8901 ( .A(n9305), .B(n9140), .Y(n9142) );
NAND2X1TS U8902 ( .A(n9306), .B(n9142), .Y(n9144) );
NAND2X1TS U8903 ( .A(n9273), .B(n10151), .Y(n9139) );
AOI21X1TS U8904 ( .A0(n9424), .A1(n9142), .B0(n9141), .Y(n9143) );
XNOR2X1TS U8905 ( .A(n9145), .B(n10033), .Y(n9146) );
OAI2BB1X1TS U8906 ( .A0N(n736), .A1N(n9146), .B0(n10527), .Y(n9411) );
AOI22X1TS U8907 ( .A0(n9331), .A1(Add_result[40]), .B0(
Sgf_normalized_result[39]), .B1(n9330), .Y(n9147) );
OAI2BB1X1TS U8908 ( .A0N(n9411), .A1N(n9333), .B0(n9147), .Y(n9148) );
AOI21X1TS U8909 ( .A0(n9335), .A1(Add_result[39]), .B0(n9148), .Y(n9149) );
OAI2BB1X1TS U8910 ( .A0N(n9418), .A1N(n9491), .B0(n9149), .Y(n392) );
BUFX3TS U8911 ( .A(n9150), .Y(n9580) );
NAND2X1TS U8912 ( .A(n9492), .B(n10171), .Y(n9152) );
NOR2X1TS U8913 ( .A(n9305), .B(n9152), .Y(n9154) );
NAND2X1TS U8914 ( .A(n9570), .B(n9154), .Y(n9156) );
NAND2X1TS U8915 ( .A(n9273), .B(n10171), .Y(n9151) );
AOI21X1TS U8916 ( .A0(n9424), .A1(n9154), .B0(n9153), .Y(n9155) );
XNOR2X1TS U8917 ( .A(n9157), .B(n10041), .Y(n9158) );
OAI2BB1X1TS U8918 ( .A0N(n738), .A1N(n9158), .B0(n10518), .Y(n9412) );
BUFX3TS U8919 ( .A(n9584), .Y(n9591) );
AOI22X1TS U8920 ( .A0(n9331), .A1(Add_result[41]), .B0(
Sgf_normalized_result[40]), .B1(n9588), .Y(n9159) );
OAI2BB1X1TS U8921 ( .A0N(n9412), .A1N(n9591), .B0(n9159), .Y(n9160) );
AOI21X1TS U8922 ( .A0(n9335), .A1(Add_result[40]), .B0(n9160), .Y(n9161) );
OAI2BB1X1TS U8923 ( .A0N(n9411), .A1N(n9491), .B0(n9161), .Y(n393) );
NAND2X1TS U8924 ( .A(n9420), .B(n9170), .Y(n9165) );
INVX2TS U8925 ( .A(n9162), .Y(n9173) );
INVX2TS U8926 ( .A(n9173), .Y(n9163) );
AOI21X1TS U8927 ( .A0(n9424), .A1(n9170), .B0(n9163), .Y(n9164) );
NAND2X1TS U8928 ( .A(n9166), .B(n10129), .Y(n9167) );
XNOR2X1TS U8929 ( .A(n9168), .B(n9167), .Y(n9169) );
OAI2BB1X1TS U8930 ( .A0N(n736), .A1N(n9169), .B0(n10530), .Y(n9605) );
BUFX3TS U8931 ( .A(n9358), .Y(n9467) );
NOR2X1TS U8932 ( .A(n9171), .B(n9172), .Y(n9175) );
NAND2X1TS U8933 ( .A(n9570), .B(n9175), .Y(n9177) );
AOI21X1TS U8934 ( .A0(n9424), .A1(n9175), .B0(n9174), .Y(n9176) );
NAND2X1TS U8935 ( .A(n9180), .B(n9179), .Y(n9181) );
XNOR2X1TS U8936 ( .A(n9182), .B(n9181), .Y(n9183) );
OAI2BB1X1TS U8937 ( .A0N(n735), .A1N(n9183), .B0(n10533), .Y(n9608) );
BUFX3TS U8938 ( .A(n9584), .Y(n9465) );
AOI22X1TS U8939 ( .A0(n9463), .A1(Add_result[29]), .B0(
Sgf_normalized_result[28]), .B1(n9462), .Y(n9184) );
OAI2BB1X1TS U8940 ( .A0N(n9608), .A1N(n9465), .B0(n9184), .Y(n9185) );
AOI21X1TS U8941 ( .A0(n9467), .A1(Add_result[28]), .B0(n9185), .Y(n9186) );
OAI2BB1X1TS U8942 ( .A0N(n9605), .A1N(n9320), .B0(n9186), .Y(n381) );
NAND2X1TS U8943 ( .A(n9492), .B(n10150), .Y(n9188) );
NOR2X1TS U8944 ( .A(n9569), .B(n9188), .Y(n9190) );
NAND2X1TS U8945 ( .A(n9306), .B(n9190), .Y(n9192) );
NAND2X1TS U8946 ( .A(n9273), .B(n10150), .Y(n9187) );
AOI21X1TS U8947 ( .A0(n9424), .A1(n9190), .B0(n9189), .Y(n9191) );
XNOR2X1TS U8948 ( .A(n9193), .B(n10034), .Y(n9194) );
OAI2BB1X1TS U8949 ( .A0N(n738), .A1N(n9194), .B0(n10526), .Y(n9410) );
AOI22X1TS U8950 ( .A0(n9331), .A1(Add_result[42]), .B0(
Sgf_normalized_result[41]), .B1(n9588), .Y(n9195) );
OAI2BB1X1TS U8951 ( .A0N(n9410), .A1N(n9591), .B0(n9195), .Y(n9196) );
AOI21X1TS U8952 ( .A0(n9335), .A1(Add_result[41]), .B0(n9196), .Y(n9197) );
OAI2BB1X1TS U8953 ( .A0N(n9412), .A1N(n9491), .B0(n9197), .Y(n394) );
NAND2X1TS U8954 ( .A(n9492), .B(n10149), .Y(n9200) );
NOR2X1TS U8955 ( .A(n9569), .B(n9200), .Y(n9202) );
NAND2X1TS U8956 ( .A(n9570), .B(n9202), .Y(n9204) );
INVX2TS U8957 ( .A(n9198), .Y(n9571) );
NAND2X1TS U8958 ( .A(n9571), .B(n10149), .Y(n9199) );
AOI21X1TS U8959 ( .A0(n9424), .A1(n9202), .B0(n9201), .Y(n9203) );
XNOR2X1TS U8960 ( .A(n9205), .B(n10036), .Y(n9206) );
OAI2BB1X1TS U8961 ( .A0N(n738), .A1N(n9206), .B0(n10524), .Y(n9602) );
BUFX3TS U8962 ( .A(n9358), .Y(n9594) );
NAND2X1TS U8963 ( .A(n9108), .B(n10169), .Y(n9208) );
NOR2X1TS U8964 ( .A(n9569), .B(n9208), .Y(n9210) );
NAND2X1TS U8965 ( .A(n9420), .B(n9210), .Y(n9212) );
NAND2X1TS U8966 ( .A(n9493), .B(n10169), .Y(n9207) );
AOI21X1TS U8967 ( .A0(n9424), .A1(n9210), .B0(n9209), .Y(n9211) );
XNOR2X1TS U8968 ( .A(n9213), .B(n10042), .Y(n9214) );
OAI2BB1X1TS U8969 ( .A0N(n737), .A1N(n9214), .B0(n10517), .Y(n9600) );
AOI22X1TS U8970 ( .A0(n9589), .A1(Add_result[45]), .B0(
Sgf_normalized_result[44]), .B1(n9588), .Y(n9215) );
OAI2BB1X1TS U8971 ( .A0N(n9600), .A1N(n9591), .B0(n9215), .Y(n9216) );
AOI21X1TS U8972 ( .A0(n9594), .A1(Add_result[44]), .B0(n9216), .Y(n9217) );
OAI2BB1X1TS U8973 ( .A0N(n9602), .A1N(n9491), .B0(n9217), .Y(n397) );
NAND2X1TS U8974 ( .A(n9492), .B(n10170), .Y(n9219) );
NOR2X1TS U8975 ( .A(n9569), .B(n9219), .Y(n9221) );
NAND2X1TS U8976 ( .A(n9420), .B(n9221), .Y(n9223) );
NAND2X1TS U8977 ( .A(n9493), .B(n10170), .Y(n9218) );
AOI21X1TS U8978 ( .A0(n9424), .A1(n9221), .B0(n9220), .Y(n9222) );
XNOR2X1TS U8979 ( .A(n9224), .B(n10038), .Y(n9225) );
OAI2BB1X1TS U8980 ( .A0N(n737), .A1N(n9225), .B0(n10522), .Y(n9601) );
AOI22X1TS U8981 ( .A0(n9589), .A1(Add_result[44]), .B0(
Sgf_normalized_result[43]), .B1(n9588), .Y(n9226) );
OAI2BB1X1TS U8982 ( .A0N(n9602), .A1N(n9591), .B0(n9226), .Y(n9227) );
AOI21X1TS U8983 ( .A0(n9594), .A1(Add_result[43]), .B0(n9227), .Y(n9228) );
OAI2BB1X1TS U8984 ( .A0N(n9601), .A1N(n9491), .B0(n9228), .Y(n396) );
NAND2X1TS U8985 ( .A(n1100), .B(n10148), .Y(n9230) );
NOR2X1TS U8986 ( .A(n9569), .B(n9230), .Y(n9232) );
NAND2X1TS U8987 ( .A(n9306), .B(n9232), .Y(n9234) );
NAND2X1TS U8988 ( .A(n9571), .B(n10148), .Y(n9229) );
AOI21X1TS U8989 ( .A0(n9424), .A1(n9232), .B0(n9231), .Y(n9233) );
XNOR2X1TS U8990 ( .A(n9235), .B(n10035), .Y(n9236) );
OAI2BB1X1TS U8991 ( .A0N(n736), .A1N(n9236), .B0(n10525), .Y(n9603) );
AOI22X1TS U8992 ( .A0(n9589), .A1(Add_result[46]), .B0(
Sgf_normalized_result[45]), .B1(n9588), .Y(n9237) );
OAI2BB1X1TS U8993 ( .A0N(n9603), .A1N(n9591), .B0(n9237), .Y(n9238) );
AOI21X1TS U8994 ( .A0(n9594), .A1(Add_result[45]), .B0(n9238), .Y(n9239) );
OAI2BB1X1TS U8995 ( .A0N(n9600), .A1N(n9491), .B0(n9239), .Y(n398) );
AOI22X1TS U8996 ( .A0(n9589), .A1(Add_result[43]), .B0(
Sgf_normalized_result[42]), .B1(n9588), .Y(n9240) );
OAI2BB1X1TS U8997 ( .A0N(n9601), .A1N(n9591), .B0(n9240), .Y(n9241) );
AOI21X1TS U8998 ( .A0(n9594), .A1(Add_result[42]), .B0(n9241), .Y(n9242) );
OAI2BB1X1TS U8999 ( .A0N(n9410), .A1N(n9491), .B0(n9242), .Y(n395) );
NAND2X1TS U9000 ( .A(n9306), .B(n9272), .Y(n9244) );
AOI21X1TS U9001 ( .A0(n9312), .A1(n9272), .B0(n9274), .Y(n9243) );
OAI2BB1X1TS U9002 ( .A0N(n737), .A1N(n9248), .B0(n10515), .Y(n9609) );
AOI22X1TS U9003 ( .A0(n9463), .A1(Add_result[30]), .B0(
Sgf_normalized_result[29]), .B1(n9462), .Y(n9249) );
OAI2BB1X1TS U9004 ( .A0N(n9609), .A1N(n9465), .B0(n9249), .Y(n9250) );
AOI21X1TS U9005 ( .A0(n9467), .A1(Add_result[29]), .B0(n9250), .Y(n9251) );
OAI2BB1X1TS U9006 ( .A0N(n9608), .A1N(n9320), .B0(n9251), .Y(n382) );
NAND2X1TS U9007 ( .A(n1100), .B(n10173), .Y(n9253) );
NOR2X1TS U9008 ( .A(n9305), .B(n9253), .Y(n9255) );
NAND2X1TS U9009 ( .A(n9570), .B(n9255), .Y(n9257) );
NAND2X1TS U9010 ( .A(n9571), .B(n10173), .Y(n9252) );
AOI21X1TS U9011 ( .A0(n9312), .A1(n9255), .B0(n9254), .Y(n9256) );
XNOR2X1TS U9012 ( .A(n9258), .B(n10043), .Y(n9259) );
OAI2BB1X1TS U9013 ( .A0N(n735), .A1N(n9259), .B0(n10521), .Y(n9417) );
NAND2X1TS U9014 ( .A(n1100), .B(n10154), .Y(n9261) );
NOR2X1TS U9015 ( .A(n9305), .B(n9261), .Y(n9263) );
NAND2X1TS U9016 ( .A(n9306), .B(n9263), .Y(n9265) );
NAND2X1TS U9017 ( .A(n9493), .B(n10154), .Y(n9260) );
AOI21X1TS U9018 ( .A0(n9312), .A1(n9263), .B0(n9262), .Y(n9264) );
XNOR2X1TS U9019 ( .A(n9267), .B(n10031), .Y(n9268) );
OAI2BB1X1TS U9020 ( .A0N(n737), .A1N(n9268), .B0(n10529), .Y(n9414) );
AOI22X1TS U9021 ( .A0(n9331), .A1(Add_result[36]), .B0(
Sgf_normalized_result[35]), .B1(n9330), .Y(n9269) );
OAI2BB1X1TS U9022 ( .A0N(n9414), .A1N(n9333), .B0(n9269), .Y(n9270) );
AOI21X1TS U9023 ( .A0(n9335), .A1(Add_result[35]), .B0(n9270), .Y(n9271) );
OAI2BB1X1TS U9024 ( .A0N(n9417), .A1N(n9320), .B0(n9271), .Y(n388) );
NAND2X1TS U9025 ( .A(n9420), .B(n9276), .Y(n9278) );
AOI21X1TS U9026 ( .A0(n9312), .A1(n9276), .B0(n9275), .Y(n9277) );
XNOR2X1TS U9027 ( .A(n9279), .B(n10044), .Y(n9280) );
OAI2BB1X1TS U9028 ( .A0N(n738), .A1N(n9280), .B0(n10516), .Y(n9599) );
NAND2X1TS U9029 ( .A(n9492), .B(n10136), .Y(n9282) );
NOR2X1TS U9030 ( .A(n9305), .B(n9282), .Y(n9284) );
NAND2X1TS U9031 ( .A(n9306), .B(n9284), .Y(n9286) );
NAND2X1TS U9032 ( .A(n9571), .B(n10136), .Y(n9281) );
AOI21X1TS U9033 ( .A0(n9312), .A1(n9284), .B0(n9283), .Y(n9285) );
XNOR2X1TS U9034 ( .A(n9287), .B(n10037), .Y(n9288) );
OAI2BB1X1TS U9035 ( .A0N(n735), .A1N(n9288), .B0(n10523), .Y(n9415) );
AOI22X1TS U9036 ( .A0(n9331), .A1(Add_result[33]), .B0(
Sgf_normalized_result[32]), .B1(n9330), .Y(n9289) );
OAI2BB1X1TS U9037 ( .A0N(n9415), .A1N(n9333), .B0(n9289), .Y(n9290) );
AOI21X1TS U9038 ( .A0(n9335), .A1(Add_result[32]), .B0(n9290), .Y(n9291) );
OAI2BB1X1TS U9039 ( .A0N(n9599), .A1N(n9320), .B0(n9291), .Y(n385) );
NOR2X1TS U9040 ( .A(n9569), .B(n9292), .Y(n9294) );
NAND2X1TS U9041 ( .A(n9570), .B(n9294), .Y(n9296) );
AOI21X1TS U9042 ( .A0(n9312), .A1(n9294), .B0(n9293), .Y(n9295) );
NAND2X1TS U9043 ( .A(n9298), .B(n10156), .Y(n9299) );
XNOR2X1TS U9044 ( .A(n9300), .B(n9299), .Y(n9301) );
OAI2BB1X1TS U9045 ( .A0N(n736), .A1N(n9301), .B0(n10532), .Y(n9607) );
AOI22X1TS U9046 ( .A0(n9463), .A1(Add_result[31]), .B0(
Sgf_normalized_result[30]), .B1(n9330), .Y(n9302) );
OAI2BB1X1TS U9047 ( .A0N(n9607), .A1N(n9333), .B0(n9302), .Y(n9303) );
AOI21X1TS U9048 ( .A0(n9467), .A1(Add_result[30]), .B0(n9303), .Y(n9304) );
OAI2BB1X1TS U9049 ( .A0N(n9609), .A1N(n9320), .B0(n9304), .Y(n383) );
NAND2X1TS U9050 ( .A(n9492), .B(n10155), .Y(n9308) );
NOR2X1TS U9051 ( .A(n9305), .B(n9308), .Y(n9311) );
NAND2X1TS U9052 ( .A(n9570), .B(n9311), .Y(n9314) );
NAND2X1TS U9053 ( .A(n9493), .B(n10155), .Y(n9307) );
AOI21X1TS U9054 ( .A0(n9312), .A1(n9311), .B0(n9310), .Y(n9313) );
XNOR2X1TS U9055 ( .A(n9315), .B(n10030), .Y(n9316) );
OAI2BB1X1TS U9056 ( .A0N(n738), .A1N(n9316), .B0(n10534), .Y(n9416) );
AOI22X1TS U9057 ( .A0(n9331), .A1(Add_result[35]), .B0(
Sgf_normalized_result[34]), .B1(n9330), .Y(n9317) );
OAI2BB1X1TS U9058 ( .A0N(n9417), .A1N(n9333), .B0(n9317), .Y(n9318) );
AOI21X1TS U9059 ( .A0(n9335), .A1(Add_result[34]), .B0(n9318), .Y(n9319) );
OAI2BB1X1TS U9060 ( .A0N(n9416), .A1N(n9320), .B0(n9319), .Y(n387) );
AOI22X1TS U9061 ( .A0(n9331), .A1(Add_result[39]), .B0(
Sgf_normalized_result[38]), .B1(n9330), .Y(n9321) );
OAI2BB1X1TS U9062 ( .A0N(n9418), .A1N(n9333), .B0(n9321), .Y(n9322) );
AOI21X1TS U9063 ( .A0(n9335), .A1(Add_result[38]), .B0(n9322), .Y(n9323) );
OAI2BB1X1TS U9064 ( .A0N(n9409), .A1N(n9023), .B0(n9323), .Y(n391) );
AOI22X1TS U9065 ( .A0(n9331), .A1(Add_result[37]), .B0(
Sgf_normalized_result[36]), .B1(n9330), .Y(n9324) );
OAI2BB1X1TS U9066 ( .A0N(n9413), .A1N(n9333), .B0(n9324), .Y(n9325) );
AOI21X1TS U9067 ( .A0(n9335), .A1(Add_result[36]), .B0(n9325), .Y(n9326) );
OAI2BB1X1TS U9068 ( .A0N(n9414), .A1N(n9023), .B0(n9326), .Y(n389) );
AOI22X1TS U9069 ( .A0(n9463), .A1(Add_result[32]), .B0(
Sgf_normalized_result[31]), .B1(n9330), .Y(n9327) );
OAI2BB1X1TS U9070 ( .A0N(n9599), .A1N(n9333), .B0(n9327), .Y(n9328) );
AOI21X1TS U9071 ( .A0(n9467), .A1(Add_result[31]), .B0(n9328), .Y(n9329) );
OAI2BB1X1TS U9072 ( .A0N(n9607), .A1N(n9023), .B0(n9329), .Y(n384) );
AOI22X1TS U9073 ( .A0(n9331), .A1(Add_result[34]), .B0(
Sgf_normalized_result[33]), .B1(n9330), .Y(n9332) );
OAI2BB1X1TS U9074 ( .A0N(n9416), .A1N(n9333), .B0(n9332), .Y(n9334) );
AOI21X1TS U9075 ( .A0(n9335), .A1(Add_result[33]), .B0(n9334), .Y(n9336) );
OAI2BB1X1TS U9076 ( .A0N(n9415), .A1N(n9023), .B0(n9336), .Y(n386) );
AOI22X1TS U9077 ( .A0(n9457), .A1(Add_result[20]), .B0(
Sgf_normalized_result[19]), .B1(n9451), .Y(n9337) );
OAI2BB1X1TS U9078 ( .A0N(n493), .A1N(n9453), .B0(n9337), .Y(n9338) );
AOI21X1TS U9079 ( .A0(n9460), .A1(Add_result[19]), .B0(n9338), .Y(n9339) );
OAI2BB1X1TS U9080 ( .A0N(n492), .A1N(n9456), .B0(n9339), .Y(n372) );
NAND2X1TS U9081 ( .A(n1100), .B(n10147), .Y(n9341) );
NOR2X1TS U9082 ( .A(n9569), .B(n9341), .Y(n9343) );
NAND2X1TS U9083 ( .A(n9570), .B(n9343), .Y(n9345) );
NAND2X1TS U9084 ( .A(n9493), .B(n10147), .Y(n9340) );
AOI21X1TS U9085 ( .A0(n9577), .A1(n9343), .B0(n9342), .Y(n9344) );
XNOR2X1TS U9086 ( .A(n9346), .B(n10045), .Y(n9347) );
OAI2BB1X1TS U9087 ( .A0N(n737), .A1N(n9347), .B0(n10513), .Y(n9598) );
AOI22X1TS U9088 ( .A0(n9589), .A1(Add_result[47]), .B0(
Sgf_normalized_result[46]), .B1(n9588), .Y(n9348) );
OAI2BB1X1TS U9089 ( .A0N(n9598), .A1N(n9591), .B0(n9348), .Y(n9349) );
AOI21X1TS U9090 ( .A0(n9594), .A1(Add_result[46]), .B0(n9349), .Y(n9350) );
OAI2BB1X1TS U9091 ( .A0N(n9603), .A1N(n9491), .B0(n9350), .Y(n399) );
CLKBUFX3TS U9092 ( .A(n10567), .Y(n10420) );
BUFX3TS U9093 ( .A(n1091), .Y(n10582) );
BUFX3TS U9094 ( .A(n10595), .Y(n10581) );
BUFX3TS U9095 ( .A(n1064), .Y(n10580) );
BUFX3TS U9096 ( .A(n10430), .Y(n10579) );
CLKBUFX2TS U9097 ( .A(n10593), .Y(n10427) );
BUFX3TS U9098 ( .A(n10427), .Y(n10578) );
BUFX3TS U9099 ( .A(n10591), .Y(n10575) );
BUFX3TS U9100 ( .A(n1202), .Y(n10576) );
CLKBUFX2TS U9101 ( .A(n10572), .Y(n10429) );
BUFX3TS U9102 ( .A(n10429), .Y(n10577) );
CLKBUFX2TS U9103 ( .A(n10595), .Y(n10591) );
BUFX3TS U9104 ( .A(n10430), .Y(n10588) );
BUFX3TS U9105 ( .A(n10431), .Y(n10587) );
BUFX3TS U9106 ( .A(n10430), .Y(n10586) );
BUFX3TS U9107 ( .A(n10431), .Y(n10585) );
BUFX3TS U9108 ( .A(n10635), .Y(n10584) );
BUFX3TS U9109 ( .A(n1065), .Y(n10583) );
BUFX3TS U9110 ( .A(n1201), .Y(n10574) );
BUFX3TS U9111 ( .A(n1200), .Y(n10573) );
BUFX3TS U9112 ( .A(n1200), .Y(n10572) );
BUFX3TS U9113 ( .A(n10567), .Y(n10565) );
BUFX3TS U9114 ( .A(n10567), .Y(n10564) );
INVX2TS U9115 ( .A(n9956), .Y(n9351) );
XNOR2X1TS U9116 ( .A(n9353), .B(n10068), .Y(n9354) );
AOI22X1TS U9117 ( .A0(n9355), .A1(Add_result[1]), .B0(n1092), .B1(n9401),
.Y(n9356) );
OAI2BB1X1TS U9118 ( .A0N(n9404), .A1N(n474), .B0(n9356), .Y(n9357) );
AOI21X1TS U9119 ( .A0(n9358), .A1(Add_result[0]), .B0(n9357), .Y(n9359) );
OAI2BB1X1TS U9120 ( .A0N(n473), .A1N(n9456), .B0(n9359), .Y(n353) );
INVX2TS U9121 ( .A(n9374), .Y(n9364) );
INVX2TS U9122 ( .A(n9373), .Y(n9365) );
AOI21X1TS U9123 ( .A0(n9395), .A1(n9361), .B0(n9360), .Y(n9362) );
OAI2BB1X1TS U9124 ( .A0N(n771), .A1N(n9363), .B0(n10489), .Y(n9559) );
AOI21X1TS U9125 ( .A0(n9395), .A1(n9367), .B0(n9366), .Y(n9368) );
OAI2BB1X1TS U9126 ( .A0N(n738), .A1N(n9369), .B0(n10498), .Y(n9564) );
AOI22X1TS U9127 ( .A0(n9402), .A1(Add_result[9]), .B0(
Sgf_normalized_result[8]), .B1(n9401), .Y(n9370) );
OAI2BB1X1TS U9128 ( .A0N(n9404), .A1N(n9564), .B0(n9370), .Y(n9371) );
AOI21X1TS U9129 ( .A0(n9406), .A1(Add_result[8]), .B0(n9371), .Y(n9372) );
OAI2BB1X1TS U9130 ( .A0N(n9408), .A1N(n9559), .B0(n9372), .Y(n361) );
AOI21X1TS U9131 ( .A0(n9395), .A1(n9374), .B0(n9373), .Y(n9375) );
OAI2BB1X1TS U9132 ( .A0N(n737), .A1N(n9376), .B0(n10499), .Y(n9565) );
AOI22X1TS U9133 ( .A0(n9402), .A1(Add_result[8]), .B0(
Sgf_normalized_result[7]), .B1(n9401), .Y(n9377) );
OAI2BB1X1TS U9134 ( .A0N(n9404), .A1N(n9559), .B0(n9377), .Y(n9378) );
AOI21X1TS U9135 ( .A0(n9406), .A1(Add_result[7]), .B0(n9378), .Y(n9379) );
OAI2BB1X1TS U9136 ( .A0N(n9408), .A1N(n9565), .B0(n9379), .Y(n360) );
OAI2BB1X1TS U9137 ( .A0N(n736), .A1N(n9381), .B0(n10493), .Y(n9563) );
AOI22X1TS U9138 ( .A0(n9402), .A1(Add_result[10]), .B0(
Sgf_normalized_result[9]), .B1(n9401), .Y(n9382) );
OAI2BB1X1TS U9139 ( .A0N(n9404), .A1N(n9563), .B0(n9382), .Y(n9383) );
AOI21X1TS U9140 ( .A0(n9406), .A1(Add_result[9]), .B0(n9383), .Y(n9384) );
OAI2BB1X1TS U9141 ( .A0N(n9408), .A1N(n9564), .B0(n9384), .Y(n362) );
AOI22X1TS U9142 ( .A0(n9402), .A1(Add_result[11]), .B0(
Sgf_normalized_result[10]), .B1(n9451), .Y(n9385) );
OAI2BB1X1TS U9143 ( .A0N(n9453), .A1N(n484), .B0(n9385), .Y(n9386) );
AOI21X1TS U9144 ( .A0(n9406), .A1(Add_result[10]), .B0(n9386), .Y(n9387) );
OAI2BB1X1TS U9145 ( .A0N(n9408), .A1N(n9563), .B0(n9387), .Y(n363) );
AOI21X1TS U9146 ( .A0(n9395), .A1(n10067), .B0(n10206), .Y(n9388) );
OAI2BB1X1TS U9147 ( .A0N(n735), .A1N(n9389), .B0(n10490), .Y(n9560) );
AOI22X1TS U9148 ( .A0(n9402), .A1(Add_result[5]), .B0(
Sgf_normalized_result[4]), .B1(n9401), .Y(n9390) );
OAI2BB1X1TS U9149 ( .A0N(n9404), .A1N(n9560), .B0(n9390), .Y(n9391) );
AOI21X1TS U9150 ( .A0(n9406), .A1(Add_result[4]), .B0(n9391), .Y(n9392) );
OAI2BB1X1TS U9151 ( .A0N(n9408), .A1N(n9561), .B0(n9392), .Y(n357) );
AOI21X1TS U9152 ( .A0(n9395), .A1(n9394), .B0(n9393), .Y(n9396) );
OAI2BB1X1TS U9153 ( .A0N(n771), .A1N(n9397), .B0(n10492), .Y(n9562) );
AOI22X1TS U9154 ( .A0(n9402), .A1(Add_result[7]), .B0(
Sgf_normalized_result[6]), .B1(n9401), .Y(n9398) );
OAI2BB1X1TS U9155 ( .A0N(n9404), .A1N(n9565), .B0(n9398), .Y(n9399) );
AOI21X1TS U9156 ( .A0(n9406), .A1(Add_result[6]), .B0(n9399), .Y(n9400) );
OAI2BB1X1TS U9157 ( .A0N(n9408), .A1N(n9562), .B0(n9400), .Y(n359) );
AOI22X1TS U9158 ( .A0(n9402), .A1(Add_result[6]), .B0(
Sgf_normalized_result[5]), .B1(n9401), .Y(n9403) );
OAI2BB1X1TS U9159 ( .A0N(n9404), .A1N(n9562), .B0(n9403), .Y(n9405) );
AOI21X1TS U9160 ( .A0(n9406), .A1(Add_result[5]), .B0(n9405), .Y(n9407) );
OAI2BB1X1TS U9161 ( .A0N(n9408), .A1N(n9560), .B0(n9407), .Y(n358) );
NAND2X1TS U9162 ( .A(n9419), .B(n9409), .Y(n10610) );
NAND2X1TS U9163 ( .A(n9419), .B(n9410), .Y(n10606) );
NAND2X1TS U9164 ( .A(n9419), .B(n9411), .Y(n10608) );
NAND2X1TS U9165 ( .A(n9419), .B(n9412), .Y(n10607) );
BUFX3TS U9166 ( .A(n10023), .Y(n10021) );
OA22X1TS U9167 ( .A0(n10021), .A1(final_result_ieee[57]), .B0(
exp_oper_result[5]), .B1(n10022), .Y(n294) );
OA22X1TS U9168 ( .A0(n10021), .A1(final_result_ieee[59]), .B0(
exp_oper_result[7]), .B1(n10022), .Y(n292) );
OA22X1TS U9169 ( .A0(n10021), .A1(final_result_ieee[58]), .B0(
exp_oper_result[6]), .B1(n10022), .Y(n293) );
OA22X1TS U9170 ( .A0(n10021), .A1(final_result_ieee[60]), .B0(
exp_oper_result[8]), .B1(n10022), .Y(n291) );
OA22X1TS U9171 ( .A0(n10021), .A1(final_result_ieee[53]), .B0(
exp_oper_result[1]), .B1(n10022), .Y(n298) );
NAND2X1TS U9172 ( .A(n9419), .B(n9413), .Y(n10611) );
NAND2X1TS U9173 ( .A(n9419), .B(n9414), .Y(n10612) );
NAND2X1TS U9174 ( .A(n9419), .B(n9415), .Y(n10615) );
NAND2X1TS U9175 ( .A(n9419), .B(n9416), .Y(n10614) );
NAND2X1TS U9176 ( .A(n9419), .B(n9417), .Y(n10613) );
NAND2X1TS U9177 ( .A(n9419), .B(n9418), .Y(n10609) );
NAND2X1TS U9178 ( .A(n9420), .B(n9423), .Y(n9426) );
INVX2TS U9179 ( .A(n9421), .Y(n9422) );
AOI21X1TS U9180 ( .A0(n9424), .A1(n9423), .B0(n9422), .Y(n9425) );
NAND2X1TS U9181 ( .A(n9429), .B(n10177), .Y(n9430) );
XNOR2X1TS U9182 ( .A(n9431), .B(n9430), .Y(n9432) );
OAI2BB1X1TS U9183 ( .A0N(n735), .A1N(n9432), .B0(n10531), .Y(n9606) );
AOI22X1TS U9184 ( .A0(n9463), .A1(Add_result[27]), .B0(
Sgf_normalized_result[26]), .B1(n9462), .Y(n9433) );
OAI2BB1X1TS U9185 ( .A0N(n9606), .A1N(n9465), .B0(n9433), .Y(n9434) );
AOI21X1TS U9186 ( .A0(n9467), .A1(Add_result[26]), .B0(n9434), .Y(n9435) );
OAI2BB1X1TS U9187 ( .A0N(n499), .A1N(n9320), .B0(n9435), .Y(n379) );
AOI22X1TS U9188 ( .A0(n9463), .A1(Add_result[28]), .B0(
Sgf_normalized_result[27]), .B1(n9462), .Y(n9436) );
OAI2BB1X1TS U9189 ( .A0N(n9605), .A1N(n9465), .B0(n9436), .Y(n9437) );
AOI21X1TS U9190 ( .A0(n9467), .A1(Add_result[27]), .B0(n9437), .Y(n9438) );
OAI2BB1X1TS U9191 ( .A0N(n9606), .A1N(n9320), .B0(n9438), .Y(n380) );
AOI22X1TS U9192 ( .A0(n9463), .A1(Add_result[25]), .B0(
Sgf_normalized_result[24]), .B1(n9462), .Y(n9439) );
OAI2BB1X1TS U9193 ( .A0N(n498), .A1N(n9465), .B0(n9439), .Y(n9440) );
AOI21X1TS U9194 ( .A0(n9467), .A1(Add_result[24]), .B0(n9440), .Y(n9441) );
OAI2BB1X1TS U9195 ( .A0N(n497), .A1N(n9320), .B0(n9441), .Y(n377) );
AOI22X1TS U9196 ( .A0(n9457), .A1(Add_result[21]), .B0(
Sgf_normalized_result[20]), .B1(n9451), .Y(n9442) );
OAI2BB1X1TS U9197 ( .A0N(n494), .A1N(n9465), .B0(n9442), .Y(n9443) );
AOI21X1TS U9198 ( .A0(n9460), .A1(Add_result[20]), .B0(n9443), .Y(n9444) );
OAI2BB1X1TS U9199 ( .A0N(n493), .A1N(n9596), .B0(n9444), .Y(n373) );
AOI22X1TS U9200 ( .A0(n9463), .A1(Add_result[24]), .B0(
Sgf_normalized_result[23]), .B1(n9462), .Y(n9445) );
OAI2BB1X1TS U9201 ( .A0N(n497), .A1N(n9465), .B0(n9445), .Y(n9446) );
AOI21X1TS U9202 ( .A0(n9467), .A1(Add_result[23]), .B0(n9446), .Y(n9447) );
OAI2BB1X1TS U9203 ( .A0N(n496), .A1N(n9023), .B0(n9447), .Y(n376) );
AOI22X1TS U9204 ( .A0(n9463), .A1(Add_result[23]), .B0(
Sgf_normalized_result[22]), .B1(n9462), .Y(n9448) );
OAI2BB1X1TS U9205 ( .A0N(n496), .A1N(n9465), .B0(n9448), .Y(n9449) );
AOI21X1TS U9206 ( .A0(n9467), .A1(Add_result[22]), .B0(n9449), .Y(n9450) );
OAI2BB1X1TS U9207 ( .A0N(n495), .A1N(n9023), .B0(n9450), .Y(n375) );
AOI22X1TS U9208 ( .A0(n9457), .A1(Add_result[19]), .B0(
Sgf_normalized_result[18]), .B1(n9451), .Y(n9452) );
OAI2BB1X1TS U9209 ( .A0N(n492), .A1N(n9453), .B0(n9452), .Y(n9454) );
AOI21X1TS U9210 ( .A0(n9460), .A1(Add_result[18]), .B0(n9454), .Y(n9455) );
OAI2BB1X1TS U9211 ( .A0N(n9566), .A1N(n9456), .B0(n9455), .Y(n371) );
AOI22X1TS U9212 ( .A0(n9457), .A1(Add_result[22]), .B0(
Sgf_normalized_result[21]), .B1(n9462), .Y(n9458) );
OAI2BB1X1TS U9213 ( .A0N(n495), .A1N(n9465), .B0(n9458), .Y(n9459) );
AOI21X1TS U9214 ( .A0(n9460), .A1(Add_result[21]), .B0(n9459), .Y(n9461) );
OAI2BB1X1TS U9215 ( .A0N(n494), .A1N(n9023), .B0(n9461), .Y(n374) );
AOI22X1TS U9216 ( .A0(n9463), .A1(Add_result[26]), .B0(
Sgf_normalized_result[25]), .B1(n9462), .Y(n9464) );
OAI2BB1X1TS U9217 ( .A0N(n499), .A1N(n9465), .B0(n9464), .Y(n9466) );
AOI21X1TS U9218 ( .A0(n9467), .A1(Add_result[25]), .B0(n9466), .Y(n9468) );
OAI2BB1X1TS U9219 ( .A0N(n498), .A1N(n9023), .B0(n9468), .Y(n378) );
NAND2X1TS U9220 ( .A(n9492), .B(n10146), .Y(n9470) );
NOR2X1TS U9221 ( .A(n9569), .B(n9470), .Y(n9472) );
NAND2X1TS U9222 ( .A(n9420), .B(n9472), .Y(n9474) );
NAND2X1TS U9223 ( .A(n9571), .B(n10146), .Y(n9469) );
AOI21X1TS U9224 ( .A0(n9577), .A1(n9472), .B0(n9471), .Y(n9473) );
XNOR2X1TS U9225 ( .A(n9475), .B(n10048), .Y(n9476) );
OAI2BB1X1TS U9226 ( .A0N(n736), .A1N(n9476), .B0(n10510), .Y(n9568) );
AOI22X1TS U9227 ( .A0(n9589), .A1(Add_result[48]), .B0(
Sgf_normalized_result[47]), .B1(n9588), .Y(n9477) );
OAI2BB1X1TS U9228 ( .A0N(n9568), .A1N(n9591), .B0(n9477), .Y(n9478) );
AOI21X1TS U9229 ( .A0(n9594), .A1(Add_result[47]), .B0(n9478), .Y(n9479) );
OAI2BB1X1TS U9230 ( .A0N(n9598), .A1N(n9491), .B0(n9479), .Y(n400) );
NAND2X1TS U9231 ( .A(n9492), .B(n10145), .Y(n9481) );
NOR2X1TS U9232 ( .A(n9569), .B(n9481), .Y(n9483) );
NAND2X1TS U9233 ( .A(n9306), .B(n9483), .Y(n9485) );
NAND2X1TS U9234 ( .A(n9493), .B(n10145), .Y(n9480) );
AOI21X1TS U9235 ( .A0(n9577), .A1(n9483), .B0(n9482), .Y(n9484) );
XNOR2X1TS U9236 ( .A(n9486), .B(n10046), .Y(n9487) );
OAI2BB1X1TS U9237 ( .A0N(n738), .A1N(n9487), .B0(n10512), .Y(n9597) );
AOI22X1TS U9238 ( .A0(n9589), .A1(Add_result[49]), .B0(
Sgf_normalized_result[48]), .B1(n9588), .Y(n9488) );
OAI2BB1X1TS U9239 ( .A0N(n9597), .A1N(n9591), .B0(n9488), .Y(n9489) );
AOI21X1TS U9240 ( .A0(n9594), .A1(Add_result[48]), .B0(n9489), .Y(n9490) );
OAI2BB1X1TS U9241 ( .A0N(n9568), .A1N(n9491), .B0(n9490), .Y(n401) );
NAND2X1TS U9242 ( .A(n1100), .B(n10144), .Y(n9495) );
NOR2X1TS U9243 ( .A(n9502), .B(n9495), .Y(n9497) );
NAND2X1TS U9244 ( .A(n9570), .B(n9497), .Y(n9499) );
NAND2X1TS U9245 ( .A(n9493), .B(n10144), .Y(n9494) );
AOI21X1TS U9246 ( .A0(n9577), .A1(n9497), .B0(n9496), .Y(n9498) );
XNOR2X1TS U9247 ( .A(n9500), .B(n10051), .Y(n9501) );
OAI2BB1X1TS U9248 ( .A0N(n736), .A1N(n9501), .B0(n10506), .Y(n9585) );
NAND2X1TS U9249 ( .A(n9108), .B(n10143), .Y(n9504) );
NOR2X1TS U9250 ( .A(n9502), .B(n9504), .Y(n9507) );
NAND2X1TS U9251 ( .A(n9420), .B(n9507), .Y(n9509) );
NAND2X1TS U9252 ( .A(n9571), .B(n10143), .Y(n9503) );
AOI21X1TS U9253 ( .A0(n9577), .A1(n9507), .B0(n9506), .Y(n9508) );
XNOR2X1TS U9254 ( .A(n9510), .B(n10050), .Y(n9511) );
OAI2BB1X1TS U9255 ( .A0N(n735), .A1N(n9511), .B0(n10507), .Y(n9642) );
AOI22X1TS U9256 ( .A0(n9589), .A1(Add_result[52]), .B0(
Sgf_normalized_result[51]), .B1(n9512), .Y(n9513) );
OAI2BB1X1TS U9257 ( .A0N(n9642), .A1N(n9584), .B0(n9513), .Y(n9514) );
AOI21X1TS U9258 ( .A0(n9594), .A1(Add_result[51]), .B0(n9514), .Y(n9515) );
OAI2BB1X1TS U9259 ( .A0N(n9585), .A1N(n9596), .B0(n9515), .Y(n404) );
NAND2X1TS U9260 ( .A(n9761), .B(Add_result[2]), .Y(n9517) );
INVX2TS U9261 ( .A(n9518), .Y(ready) );
CLKXOR2X2TS U9262 ( .A(Op_MX[63]), .B(Op_MY[63]), .Y(n9547) );
OAI32X1TS U9263 ( .A0(n10014), .A1(n9519), .A2(overflow_flag), .B0(n10021),
.B1(n10416), .Y(n287) );
OAI21XLTS U9264 ( .A0(n10359), .A1(n9954), .B0(FS_Module_state_reg[3]), .Y(
n9520) );
OAI31X1TS U9265 ( .A0(n765), .A1(n10636), .A2(n10370), .B0(n9947), .Y(n418)
);
XOR2X1TS U9266 ( .A(n10207), .B(n10072), .Y(n9523) );
XOR2X1TS U9267 ( .A(n10076), .B(n10077), .Y(n9524) );
XOR2X1TS U9268 ( .A(n10074), .B(n10075), .Y(n9525) );
XOR2X1TS U9269 ( .A(n10078), .B(n10079), .Y(n9526) );
XNOR2X1TS U9270 ( .A(n10183), .B(n10184), .Y(n9527) );
XOR2X1TS U9271 ( .A(n10178), .B(n10179), .Y(n9528) );
NOR4X1TS U9272 ( .A(P_Sgf[0]), .B(P_Sgf[1]), .C(P_Sgf[2]), .D(P_Sgf[3]), .Y(
n9544) );
NOR4X1TS U9273 ( .A(P_Sgf[4]), .B(P_Sgf[5]), .C(P_Sgf[6]), .D(P_Sgf[7]), .Y(
n9543) );
NOR4X1TS U9274 ( .A(n472), .B(n469), .C(n470), .D(n471), .Y(n9542) );
OR4X2TS U9275 ( .A(n468), .B(n466), .C(n467), .D(n465), .Y(n9540) );
OR4X2TS U9276 ( .A(n464), .B(n463), .C(P_Sgf[41]), .D(n1087), .Y(n9539) );
NOR4X1TS U9277 ( .A(P_Sgf[8]), .B(P_Sgf[9]), .C(P_Sgf[10]), .D(P_Sgf[11]),
.Y(n9532) );
NOR4X1TS U9278 ( .A(P_Sgf[14]), .B(P_Sgf[15]), .C(P_Sgf[13]), .D(P_Sgf[12]),
.Y(n9531) );
NOR4X1TS U9279 ( .A(P_Sgf[19]), .B(P_Sgf[18]), .C(P_Sgf[16]), .D(P_Sgf[17]),
.Y(n9530) );
NOR4X1TS U9280 ( .A(P_Sgf[23]), .B(n1086), .C(P_Sgf[22]), .D(P_Sgf[20]), .Y(
n9529) );
NAND4XLTS U9281 ( .A(n9532), .B(n9531), .C(n9530), .D(n9529), .Y(n9538) );
NOR4X1TS U9282 ( .A(P_Sgf[27]), .B(P_Sgf[25]), .C(P_Sgf[26]), .D(P_Sgf[24]),
.Y(n9536) );
NOR4X1TS U9283 ( .A(P_Sgf[31]), .B(P_Sgf[30]), .C(P_Sgf[29]), .D(P_Sgf[28]),
.Y(n9535) );
NOR4X1TS U9284 ( .A(P_Sgf[35]), .B(P_Sgf[34]), .C(P_Sgf[32]), .D(P_Sgf[33]),
.Y(n9534) );
NOR4X1TS U9285 ( .A(n1089), .B(P_Sgf[36]), .C(P_Sgf[39]), .D(n1088), .Y(
n9533) );
NAND4XLTS U9286 ( .A(n9536), .B(n9535), .C(n9534), .D(n9533), .Y(n9537) );
NOR4X1TS U9287 ( .A(n9540), .B(n9539), .C(n9538), .D(n9537), .Y(n9541) );
MXI2X1TS U9288 ( .A(n9547), .B(round_mode[1]), .S0(round_mode[0]), .Y(n9545)
);
OAI211X1TS U9289 ( .A0(n9547), .A1(round_mode[1]), .B0(n9546), .C0(n9545),
.Y(n9549) );
OAI31XLTS U9290 ( .A0(FS_Module_state_reg[1]), .A1(n9549), .A2(n9548), .B0(
n10363), .Y(n709) );
AOI32X1TS U9291 ( .A0(FS_Module_state_reg[3]), .A1(n9550), .A2(n9549), .B0(
FS_Module_state_reg[1]), .B1(n9550), .Y(n9551) );
NOR2BX1TS U9292 ( .AN(n406), .B(n10395), .Y(S_Oper_A_exp[11]) );
INVX2TS U9293 ( .A(n688), .Y(n9558) );
NAND2X1TS U9294 ( .A(n10559), .B(n9559), .Y(n10625) );
NAND2X1TS U9295 ( .A(n10559), .B(n9560), .Y(n10628) );
NAND2X1TS U9296 ( .A(n10559), .B(n9561), .Y(n10629) );
NAND2X1TS U9297 ( .A(n9610), .B(n9562), .Y(n10627) );
NAND2X1TS U9298 ( .A(n9610), .B(n9563), .Y(n10623) );
NAND2X1TS U9299 ( .A(n10559), .B(n9564), .Y(n10624) );
NAND2X1TS U9300 ( .A(n10559), .B(n9565), .Y(n10626) );
NAND2X1TS U9301 ( .A(n9610), .B(n9566), .Y(n10622) );
NAND2X1TS U9302 ( .A(n9604), .B(n9585), .Y(n10597) );
NAND2X1TS U9303 ( .A(n9604), .B(n9642), .Y(n10596) );
NAND2X1TS U9304 ( .A(n10559), .B(n9567), .Y(n10630) );
NAND2X1TS U9305 ( .A(n9604), .B(n9568), .Y(n10600) );
NAND2X1TS U9306 ( .A(n1100), .B(n10168), .Y(n9573) );
NOR2X1TS U9307 ( .A(n9569), .B(n9573), .Y(n9576) );
NAND2X1TS U9308 ( .A(n9420), .B(n9576), .Y(n9579) );
NAND2X1TS U9309 ( .A(n9571), .B(n10168), .Y(n9572) );
AOI21X1TS U9310 ( .A0(n9577), .A1(n9576), .B0(n9575), .Y(n9578) );
XNOR2X1TS U9311 ( .A(n9581), .B(n10047), .Y(n9582) );
OAI2BB1X1TS U9312 ( .A0N(n737), .A1N(n9582), .B0(n10511), .Y(n9592) );
NAND2X1TS U9313 ( .A(n9604), .B(n9592), .Y(n10598) );
AOI22X1TS U9314 ( .A0(n9589), .A1(Add_result[51]), .B0(
Sgf_normalized_result[50]), .B1(n9512), .Y(n9583) );
OAI2BB1X1TS U9315 ( .A0N(n9585), .A1N(n9584), .B0(n9583), .Y(n9586) );
AOI21X1TS U9316 ( .A0(n9594), .A1(Add_result[50]), .B0(n9586), .Y(n9587) );
OAI2BB1X1TS U9317 ( .A0N(n9592), .A1N(n9596), .B0(n9587), .Y(n403) );
NAND2X1TS U9318 ( .A(n9604), .B(n9597), .Y(n10599) );
AOI22X1TS U9319 ( .A0(n9589), .A1(Add_result[50]), .B0(
Sgf_normalized_result[49]), .B1(n9588), .Y(n9590) );
OAI2BB1X1TS U9320 ( .A0N(n9592), .A1N(n9591), .B0(n9590), .Y(n9593) );
AOI21X1TS U9321 ( .A0(n9594), .A1(Add_result[49]), .B0(n9593), .Y(n9595) );
OAI2BB1X1TS U9322 ( .A0N(n9597), .A1N(n9596), .B0(n9595), .Y(n402) );
NAND2X1TS U9323 ( .A(n9604), .B(n9598), .Y(n10601) );
NAND2X1TS U9324 ( .A(n9610), .B(n9599), .Y(n10616) );
NAND2X1TS U9325 ( .A(n9604), .B(n9600), .Y(n10603) );
NAND2X1TS U9326 ( .A(n9604), .B(n9601), .Y(n10605) );
NAND2X1TS U9327 ( .A(n9604), .B(n9602), .Y(n10604) );
NAND2X1TS U9328 ( .A(n9604), .B(n9603), .Y(n10602) );
NAND2X1TS U9329 ( .A(n9610), .B(n9605), .Y(n10620) );
NAND2X1TS U9330 ( .A(n9610), .B(n9606), .Y(n10621) );
NAND2X1TS U9331 ( .A(n9610), .B(n9607), .Y(n10617) );
NAND2X1TS U9332 ( .A(n9610), .B(n9608), .Y(n10619) );
NAND2X1TS U9333 ( .A(n9610), .B(n9609), .Y(n10618) );
NAND2X1TS U9334 ( .A(Sgf_normalized_result[34]), .B(
Sgf_normalized_result[35]), .Y(n9679) );
NAND2X1TS U9335 ( .A(Sgf_normalized_result[36]), .B(
Sgf_normalized_result[37]), .Y(n9623) );
NOR2X1TS U9336 ( .A(n9679), .B(n9623), .Y(n9674) );
NAND2X1TS U9337 ( .A(n9674), .B(n9624), .Y(n9670) );
NAND2X1TS U9338 ( .A(n9667), .B(Sgf_normalized_result[41]), .Y(n9640) );
NAND2X1TS U9339 ( .A(Sgf_normalized_result[18]), .B(
Sgf_normalized_result[19]), .Y(n9726) );
NAND2X1TS U9340 ( .A(Sgf_normalized_result[20]), .B(
Sgf_normalized_result[21]), .Y(n9625) );
NAND2X1TS U9341 ( .A(Sgf_normalized_result[22]), .B(
Sgf_normalized_result[23]), .Y(n9716) );
NAND2X1TS U9342 ( .A(Sgf_normalized_result[24]), .B(
Sgf_normalized_result[25]), .Y(n9626) );
NAND2X1TS U9343 ( .A(Sgf_normalized_result[26]), .B(
Sgf_normalized_result[27]), .Y(n9703) );
NAND2X1TS U9344 ( .A(Sgf_normalized_result[28]), .B(
Sgf_normalized_result[29]), .Y(n9628) );
NOR2X1TS U9345 ( .A(n9703), .B(n9628), .Y(n9691) );
NAND2X1TS U9346 ( .A(Sgf_normalized_result[30]), .B(
Sgf_normalized_result[31]), .Y(n9693) );
NAND2X1TS U9347 ( .A(Sgf_normalized_result[32]), .B(
Sgf_normalized_result[33]), .Y(n9629) );
NAND2X1TS U9348 ( .A(n9691), .B(n9630), .Y(n9631) );
NAND2X1TS U9349 ( .A(Sgf_normalized_result[10]), .B(
Sgf_normalized_result[11]), .Y(n9748) );
NAND2X1TS U9350 ( .A(Sgf_normalized_result[12]), .B(
Sgf_normalized_result[13]), .Y(n9632) );
NAND2X1TS U9351 ( .A(Sgf_normalized_result[14]), .B(
Sgf_normalized_result[15]), .Y(n9737) );
NAND2X1TS U9352 ( .A(Sgf_normalized_result[16]), .B(
Sgf_normalized_result[17]), .Y(n9633) );
NAND2X1TS U9353 ( .A(n9736), .B(n9634), .Y(n9638) );
NAND2X1TS U9354 ( .A(Sgf_normalized_result[6]), .B(Sgf_normalized_result[7]),
.Y(n9759) );
NAND2X1TS U9355 ( .A(Sgf_normalized_result[8]), .B(Sgf_normalized_result[9]),
.Y(n9635) );
MXI2X1TS U9356 ( .A(n9642), .B(Add_result[52]), .S0(FSM_selector_C), .Y(
n9643) );
AOI21X1TS U9357 ( .A0(n9644), .A1(n9643), .B0(n9512), .Y(n9645) );
AHHCINX2TS U9358 ( .A(Sgf_normalized_result[51]), .CIN(n9646), .S(n9647),
.CO(n9775) );
AHHCONX2TS U9359 ( .A(Sgf_normalized_result[50]), .CI(n9648), .CON(n9646),
.S(n9649) );
AHHCINX2TS U9360 ( .A(Sgf_normalized_result[49]), .CIN(n9650), .S(n9651),
.CO(n9648) );
AHHCONX2TS U9361 ( .A(Sgf_normalized_result[48]), .CI(n9652), .CON(n9650),
.S(n9653) );
AHHCINX2TS U9362 ( .A(Sgf_normalized_result[47]), .CIN(n9654), .S(n9655),
.CO(n9652) );
AHHCONX2TS U9363 ( .A(Sgf_normalized_result[46]), .CI(n9656), .CON(n9654),
.S(n9657) );
AHHCINX2TS U9364 ( .A(Sgf_normalized_result[45]), .CIN(n9658), .S(n9659),
.CO(n9656) );
AHHCONX2TS U9365 ( .A(Sgf_normalized_result[44]), .CI(n9660), .CON(n9658),
.S(n9661) );
AHHCINX2TS U9366 ( .A(Sgf_normalized_result[43]), .CIN(n9662), .S(n9663),
.CO(n9660) );
AHHCONX2TS U9367 ( .A(Sgf_normalized_result[42]), .CI(n9664), .CON(n9662),
.S(n9665) );
NAND2X1TS U9368 ( .A(n9687), .B(n9667), .Y(n9668) );
XOR2X1TS U9369 ( .A(n9668), .B(n10396), .Y(n9669) );
NAND2X1TS U9370 ( .A(n9687), .B(n9671), .Y(n9672) );
XOR2X1TS U9371 ( .A(n9672), .B(n10372), .Y(n9673) );
NAND2X1TS U9372 ( .A(n9687), .B(n9674), .Y(n9677) );
XNOR2X1TS U9373 ( .A(n9675), .B(n10362), .Y(n9676) );
XOR2X1TS U9374 ( .A(n9677), .B(n10371), .Y(n9678) );
INVX2TS U9375 ( .A(n9679), .Y(n9680) );
NAND2X1TS U9376 ( .A(n9687), .B(n9680), .Y(n9683) );
XNOR2X1TS U9377 ( .A(n9681), .B(n10400), .Y(n9682) );
XOR2X1TS U9378 ( .A(n9683), .B(n10389), .Y(n9684) );
NAND2X1TS U9379 ( .A(n9687), .B(Sgf_normalized_result[34]), .Y(n9685) );
XOR2X1TS U9380 ( .A(n9685), .B(n10397), .Y(n9686) );
XNOR2X1TS U9381 ( .A(n9687), .B(n10379), .Y(n9688) );
INVX2TS U9382 ( .A(n9709), .Y(n9712) );
INVX2TS U9383 ( .A(n9691), .Y(n9692) );
INVX2TS U9384 ( .A(n9698), .Y(n9701) );
NAND2X1TS U9385 ( .A(n9696), .B(Sgf_normalized_result[32]), .Y(n9694) );
XOR2X1TS U9386 ( .A(n9694), .B(n10398), .Y(n9695) );
XNOR2X1TS U9387 ( .A(n9696), .B(n10380), .Y(n9697) );
NAND2X1TS U9388 ( .A(n9698), .B(Sgf_normalized_result[30]), .Y(n9699) );
XOR2X1TS U9389 ( .A(n9699), .B(n10399), .Y(n9700) );
XOR2X1TS U9390 ( .A(n9701), .B(n10386), .Y(n9702) );
NOR2X1TS U9391 ( .A(n9712), .B(n9703), .Y(n9707) );
NAND2X1TS U9392 ( .A(n9707), .B(Sgf_normalized_result[28]), .Y(n9704) );
XOR2X1TS U9393 ( .A(n9704), .B(n10401), .Y(n9706) );
XNOR2X1TS U9394 ( .A(n9707), .B(n10381), .Y(n9708) );
NAND2X1TS U9395 ( .A(n9709), .B(Sgf_normalized_result[26]), .Y(n9710) );
XOR2X1TS U9396 ( .A(n9710), .B(n10402), .Y(n9711) );
XOR2X1TS U9397 ( .A(n9712), .B(n10387), .Y(n9713) );
INVX2TS U9398 ( .A(n9721), .Y(n9724) );
NAND2X1TS U9399 ( .A(n9719), .B(Sgf_normalized_result[24]), .Y(n9717) );
XOR2X1TS U9400 ( .A(n9717), .B(n10403), .Y(n9718) );
XNOR2X1TS U9401 ( .A(n9719), .B(n10382), .Y(n9720) );
NAND2X1TS U9402 ( .A(n9721), .B(Sgf_normalized_result[22]), .Y(n9722) );
XOR2X1TS U9403 ( .A(n9722), .B(n10404), .Y(n9723) );
XOR2X1TS U9404 ( .A(n9724), .B(n10388), .Y(n9725) );
NOR2X1TS U9405 ( .A(n9733), .B(n9726), .Y(n9729) );
NAND2X1TS U9406 ( .A(n9729), .B(Sgf_normalized_result[20]), .Y(n9727) );
XOR2X1TS U9407 ( .A(n9727), .B(n10405), .Y(n9728) );
XNOR2X1TS U9408 ( .A(n9729), .B(n10383), .Y(n9730) );
XNOR2X1TS U9409 ( .A(n9731), .B(n10408), .Y(n9732) );
XOR2X1TS U9410 ( .A(n9733), .B(n10390), .Y(n9734) );
INVX2TS U9411 ( .A(n9735), .Y(n9756) );
NAND2X1TS U9412 ( .A(n9756), .B(n9736), .Y(n9743) );
INVX2TS U9413 ( .A(n9743), .Y(n9746) );
NAND2X1TS U9414 ( .A(n9746), .B(n9738), .Y(n9741) );
XNOR2X1TS U9415 ( .A(n9739), .B(n10409), .Y(n9740) );
XOR2X1TS U9416 ( .A(n9741), .B(n10391), .Y(n9742) );
XNOR2X1TS U9417 ( .A(n9744), .B(n10410), .Y(n9745) );
XNOR2X1TS U9418 ( .A(n9746), .B(n10394), .Y(n9747) );
NAND2X1TS U9419 ( .A(n9756), .B(n9749), .Y(n9752) );
XNOR2X1TS U9420 ( .A(n9750), .B(n10411), .Y(n9751) );
XOR2X1TS U9421 ( .A(n9752), .B(n10392), .Y(n9753) );
NAND2X1TS U9422 ( .A(n9756), .B(Sgf_normalized_result[10]), .Y(n9754) );
XOR2X1TS U9423 ( .A(n9754), .B(n10406), .Y(n9755) );
XNOR2X1TS U9424 ( .A(n9756), .B(n10384), .Y(n9757) );
NOR2X1TS U9425 ( .A(n9767), .B(n9759), .Y(n9763) );
NAND2X1TS U9426 ( .A(n9763), .B(Sgf_normalized_result[8]), .Y(n9760) );
XOR2X1TS U9427 ( .A(n9760), .B(n10407), .Y(n9762) );
XNOR2X1TS U9428 ( .A(n9763), .B(n10385), .Y(n9764) );
XNOR2X1TS U9429 ( .A(n9765), .B(n10412), .Y(n9766) );
XOR2X1TS U9430 ( .A(n9767), .B(n10393), .Y(n9768) );
XOR2X1TS U9431 ( .A(n9770), .B(Sgf_normalized_result[5]), .Y(n9771) );
XNOR2X1TS U9432 ( .A(n9772), .B(Sgf_normalized_result[4]), .Y(n9773) );
XNOR2X1TS U9433 ( .A(n10413), .B(Sgf_normalized_result[2]), .Y(n9774) );
AHHCONX2TS U9434 ( .A(Sgf_normalized_result[52]), .CI(n9775), .CON(n9776),
.S(n9641) );
INVX2TS U9435 ( .A(n9776), .Y(n9778) );
CLKAND2X2TS U9436 ( .A(n9783), .B(n9782), .Y(n9784) );
NAND2X1TS U9437 ( .A(n820), .B(n9785), .Y(n9787) );
XNOR2X1TS U9438 ( .A(n9787), .B(n9786), .Y(n9788) );
INVX2TS U9439 ( .A(n9789), .Y(n9791) );
NAND2X1TS U9440 ( .A(n9791), .B(n9790), .Y(n9793) );
XOR2X1TS U9441 ( .A(n9793), .B(n9792), .Y(n9794) );
NAND2X1TS U9442 ( .A(n1790), .B(n9795), .Y(n9797) );
XNOR2X1TS U9443 ( .A(n9797), .B(n9796), .Y(n9798) );
NAND2X1TS U9444 ( .A(n9801), .B(n9800), .Y(n9802) );
XOR2X1TS U9445 ( .A(n9803), .B(n9802), .Y(n9804) );
INVX2TS U9446 ( .A(n9805), .Y(n9811) );
INVX2TS U9447 ( .A(n9810), .Y(n9806) );
NAND2X1TS U9448 ( .A(n9806), .B(n9809), .Y(n9807) );
XOR2X1TS U9449 ( .A(n9811), .B(n9807), .Y(n9808) );
INVX2TS U9450 ( .A(n9812), .Y(n9814) );
NAND2X1TS U9451 ( .A(n9814), .B(n9813), .Y(n9815) );
XNOR2X1TS U9452 ( .A(n9816), .B(n9815), .Y(n9817) );
INVX2TS U9453 ( .A(n9818), .Y(n9823) );
NAND2X1TS U9454 ( .A(n817), .B(n9819), .Y(n9820) );
XNOR2X1TS U9455 ( .A(n9823), .B(n9820), .Y(n9821) );
AOI21X1TS U9456 ( .A0(n9823), .A1(n817), .B0(n9822), .Y(n9827) );
NAND2X1TS U9457 ( .A(n9825), .B(n9824), .Y(n9826) );
XOR2X1TS U9458 ( .A(n9827), .B(n9826), .Y(n9828) );
INVX2TS U9459 ( .A(n9829), .Y(n9841) );
NAND2X1TS U9460 ( .A(n9832), .B(n9833), .Y(n9830) );
XOR2X1TS U9461 ( .A(n9841), .B(n9830), .Y(n9831) );
INVX2TS U9462 ( .A(n9832), .Y(n9834) );
NAND2X1TS U9463 ( .A(n752), .B(n9835), .Y(n9836) );
XNOR2X1TS U9464 ( .A(n9837), .B(n9836), .Y(n9838) );
NAND2X1TS U9465 ( .A(n9844), .B(n9843), .Y(n9845) );
XNOR2X1TS U9466 ( .A(n9846), .B(n9845), .Y(n9847) );
INVX2TS U9467 ( .A(n9848), .Y(n9863) );
INVX2TS U9468 ( .A(n9849), .Y(n9854) );
NAND2X1TS U9469 ( .A(n9854), .B(n9852), .Y(n9850) );
XNOR2X1TS U9470 ( .A(n9863), .B(n9850), .Y(n9851) );
INVX2TS U9471 ( .A(n9852), .Y(n9853) );
AOI21X1TS U9472 ( .A0(n9863), .A1(n9854), .B0(n9853), .Y(n9859) );
NAND2X1TS U9473 ( .A(n9857), .B(n9856), .Y(n9858) );
XOR2X1TS U9474 ( .A(n9859), .B(n9858), .Y(n9860) );
AOI21X1TS U9475 ( .A0(n9863), .A1(n9862), .B0(n9861), .Y(n9867) );
NAND2X1TS U9476 ( .A(n9865), .B(n9864), .Y(n9866) );
XOR2X1TS U9477 ( .A(n9867), .B(n9866), .Y(n9868) );
NAND2X1TS U9478 ( .A(n9872), .B(n9873), .Y(n9870) );
XOR2X1TS U9479 ( .A(n9881), .B(n9870), .Y(n9871) );
INVX2TS U9480 ( .A(n9872), .Y(n9874) );
NAND2X1TS U9481 ( .A(n755), .B(n9875), .Y(n9876) );
XNOR2X1TS U9482 ( .A(n9877), .B(n9876), .Y(n9878) );
NAND2X1TS U9483 ( .A(n1809), .B(n9882), .Y(n9883) );
XNOR2X1TS U9484 ( .A(n9886), .B(n9883), .Y(n9884) );
AOI21X1TS U9485 ( .A0(n9886), .A1(n1809), .B0(n9885), .Y(n9890) );
NAND2X1TS U9486 ( .A(n9888), .B(n9887), .Y(n9889) );
XOR2X1TS U9487 ( .A(n9890), .B(n9889), .Y(n9891) );
NAND2X1TS U9488 ( .A(n9897), .B(n9893), .Y(n9894) );
XNOR2X1TS U9489 ( .A(n9915), .B(n9894), .Y(n9895) );
AOI21X1TS U9490 ( .A0(n9915), .A1(n9897), .B0(n9896), .Y(n9901) );
NAND2X1TS U9491 ( .A(n9899), .B(n9898), .Y(n9900) );
XOR2X1TS U9492 ( .A(n9901), .B(n9900), .Y(n9902) );
INVX2TS U9493 ( .A(n9903), .Y(n9906) );
INVX2TS U9494 ( .A(n9904), .Y(n9905) );
AOI21X1TS U9495 ( .A0(n9915), .A1(n9906), .B0(n9905), .Y(n9911) );
CLKINVX1TS U9496 ( .A(n9907), .Y(n9909) );
NAND2X1TS U9497 ( .A(n9909), .B(n9908), .Y(n9910) );
XOR2X1TS U9498 ( .A(n9911), .B(n9910), .Y(n9912) );
AOI21X1TS U9499 ( .A0(n9915), .A1(n9914), .B0(n9913), .Y(n9921) );
INVX2TS U9500 ( .A(n9920), .Y(n9916) );
NAND2X1TS U9501 ( .A(n9916), .B(n9919), .Y(n9917) );
XOR2X1TS U9502 ( .A(n9921), .B(n9917), .Y(n9918) );
NAND2X1TS U9503 ( .A(n2414), .B(n9923), .Y(n9924) );
XNOR2X1TS U9504 ( .A(n9925), .B(n9924), .Y(n9926) );
NAND2X1TS U9505 ( .A(n9927), .B(n9930), .Y(n9928) );
XOR2X1TS U9506 ( .A(n9932), .B(n9928), .Y(n9929) );
INVX2TS U9507 ( .A(n9933), .Y(n9935) );
NAND2X1TS U9508 ( .A(n9935), .B(n9934), .Y(n9936) );
XNOR2X1TS U9509 ( .A(n9937), .B(n9936), .Y(n9938) );
NAND2X1TS U9510 ( .A(n10009), .B(n10395), .Y(n710) );
NAND2X1TS U9511 ( .A(n10009), .B(n886), .Y(n9946) );
AO22X1TS U9512 ( .A0(n9948), .A1(Sgf_normalized_result[2]), .B0(
final_result_ieee[2]), .B1(n9952), .Y(n349) );
AO22X1TS U9513 ( .A0(n10019), .A1(Sgf_normalized_result[23]), .B0(
final_result_ieee[23]), .B1(n9952), .Y(n328) );
AO22X1TS U9514 ( .A0(n10019), .A1(Sgf_normalized_result[24]), .B0(
final_result_ieee[24]), .B1(n9952), .Y(n327) );
AO22X1TS U9515 ( .A0(n10019), .A1(Sgf_normalized_result[25]), .B0(
final_result_ieee[25]), .B1(n9952), .Y(n326) );
AO22X1TS U9516 ( .A0(n10019), .A1(Sgf_normalized_result[26]), .B0(
final_result_ieee[26]), .B1(n9952), .Y(n325) );
AO22X1TS U9517 ( .A0(n10019), .A1(Sgf_normalized_result[27]), .B0(
final_result_ieee[27]), .B1(n9952), .Y(n324) );
AO22X1TS U9518 ( .A0(n10019), .A1(Sgf_normalized_result[28]), .B0(
final_result_ieee[28]), .B1(n9952), .Y(n323) );
AO22X1TS U9519 ( .A0(n10019), .A1(Sgf_normalized_result[29]), .B0(
final_result_ieee[29]), .B1(n9952), .Y(n322) );
AO22X1TS U9520 ( .A0(n10019), .A1(Sgf_normalized_result[30]), .B0(
final_result_ieee[30]), .B1(n9952), .Y(n321) );
AO22X1TS U9521 ( .A0(n888), .A1(Data_MY[63]), .B0(n884), .B1(Op_MY[63]), .Y(
n715) );
AOI21X1TS U9522 ( .A0(FS_Module_state_reg[2]), .A1(n9954), .B0(n9953), .Y(
n9957) );
AND4X1TS U9523 ( .A(n10469), .B(n10414), .C(n10470), .D(n10471), .Y(n9964)
);
NOR4X1TS U9524 ( .A(n1075), .B(Op_MY[35]), .C(n986), .D(Op_MY[29]), .Y(n9963) );
NOR4X1TS U9525 ( .A(Op_MY[49]), .B(Op_MY[48]), .C(Op_MY[36]), .D(Op_MY[30]),
.Y(n9962) );
NAND4BXLTS U9526 ( .AN(Op_MY[51]), .B(n10472), .C(n10473), .D(n10474), .Y(
n9960) );
INVX2TS U9527 ( .A(n9960), .Y(n9961) );
NAND4XLTS U9528 ( .A(n9964), .B(n9963), .C(n9962), .D(n9961), .Y(n9988) );
NOR4X1TS U9529 ( .A(Op_MY[47]), .B(n1029), .C(Op_MY[37]), .D(Op_MY[32]), .Y(
n9972) );
NOR4X1TS U9530 ( .A(Op_MY[12]), .B(Op_MY[11]), .C(n914), .D(Op_MY[3]), .Y(
n9971) );
NOR4X1TS U9531 ( .A(n919), .B(Op_MY[17]), .C(Op_MY[9]), .D(n913), .Y(n9970)
);
NAND4BXLTS U9532 ( .AN(Op_MY[4]), .B(n10446), .C(n10447), .D(n10448), .Y(
n9968) );
INVX2TS U9533 ( .A(n9968), .Y(n9969) );
NAND4XLTS U9534 ( .A(n9972), .B(n9971), .C(n9970), .D(n9969), .Y(n9987) );
NOR4X1TS U9535 ( .A(n905), .B(Op_MY[6]), .C(Op_MY[2]), .D(Op_MY[1]), .Y(
n9978) );
NOR4BBX1TS U9536 ( .AN(n10449), .BN(n10450), .C(n9975), .D(Op_MY[13]), .Y(
n9976) );
NAND4XLTS U9537 ( .A(n9979), .B(n9978), .C(n9977), .D(n9976), .Y(n9986) );
NOR4X1TS U9538 ( .A(Op_MY[57]), .B(Op_MY[56]), .C(Op_MY[55]), .D(Op_MY[54]),
.Y(n9984) );
NOR4X1TS U9539 ( .A(Op_MY[61]), .B(Op_MY[60]), .C(Op_MY[59]), .D(Op_MY[58]),
.Y(n9983) );
NAND4BXLTS U9540 ( .AN(Op_MY[42]), .B(n10466), .C(n10467), .D(n10468), .Y(
n9980) );
INVX2TS U9541 ( .A(n9980), .Y(n9982) );
NOR3XLTS U9542 ( .A(n1245), .B(Op_MY[52]), .C(Op_MY[53]), .Y(n9981) );
NAND4XLTS U9543 ( .A(n9984), .B(n9983), .C(n9982), .D(n9981), .Y(n9985) );
OR4X2TS U9544 ( .A(n9988), .B(n9987), .C(n9986), .D(n9985), .Y(n10012) );
NAND4BBX1TS U9545 ( .AN(Op_MX[17]), .BN(n10484), .C(n10485), .D(n10486), .Y(
n9989) );
INVX2TS U9546 ( .A(n9989), .Y(n9991) );
NOR4X1TS U9547 ( .A(n10544), .B(Op_MX[11]), .C(n10539), .D(n10548), .Y(n9990) );
NAND4XLTS U9548 ( .A(n9991), .B(n9990), .C(n10368), .D(n10415), .Y(n10008)
);
NOR4X1TS U9549 ( .A(n10540), .B(n10558), .C(n10482), .D(n10549), .Y(n9996)
);
NAND4BBX1TS U9550 ( .AN(n10552), .BN(n10478), .C(n10479), .D(n10480), .Y(
n9992) );
INVX2TS U9551 ( .A(n9992), .Y(n9995) );
NOR4X1TS U9552 ( .A(Op_MX[41]), .B(n10555), .C(Op_MX[33]), .D(Op_MX[31]),
.Y(n9994) );
NOR4X1TS U9553 ( .A(Op_MX[47]), .B(n10543), .C(n10542), .D(Op_MX[29]), .Y(
n9993) );
NAND4XLTS U9554 ( .A(n9996), .B(n9995), .C(n9994), .D(n9993), .Y(n10007) );
NOR4X1TS U9555 ( .A(Op_MX[12]), .B(Op_MX[8]), .C(Op_MX[6]), .D(Op_MX[4]),
.Y(n10000) );
NOR4X1TS U9556 ( .A(Op_MX[22]), .B(Op_MX[16]), .C(Op_MX[10]), .D(Op_MX[2]),
.Y(n9999) );
NOR4X1TS U9557 ( .A(n10557), .B(Op_MX[24]), .C(Op_MX[20]), .D(Op_MX[18]),
.Y(n9998) );
NOR4X1TS U9558 ( .A(Op_MX[14]), .B(Op_MX[0]), .C(Op_MX[49]), .D(Op_MX[45]),
.Y(n9997) );
NAND4XLTS U9559 ( .A(n10000), .B(n9999), .C(n9998), .D(n9997), .Y(n10006) );
NOR4X1TS U9560 ( .A(Op_MX[57]), .B(Op_MX[56]), .C(n1094), .D(Op_MX[54]), .Y(
n10004) );
NOR4X1TS U9561 ( .A(Op_MX[61]), .B(Op_MX[60]), .C(Op_MX[59]), .D(Op_MX[58]),
.Y(n10003) );
NOR4X1TS U9562 ( .A(Op_MX[15]), .B(n10550), .C(Op_MX[51]), .D(Op_MX[62]),
.Y(n10002) );
NAND4XLTS U9563 ( .A(n10004), .B(n10003), .C(n10002), .D(n10001), .Y(n10005)
);
OR4X2TS U9564 ( .A(n10008), .B(n10007), .C(n10006), .D(n10005), .Y(n10011)
);
AOI32X1TS U9565 ( .A0(n10012), .A1(n10636), .A2(n10011), .B0(n10010), .B1(
n10009), .Y(n581) );
INVX2TS U9566 ( .A(n10023), .Y(n10018) );
OA22X1TS U9567 ( .A0(n10021), .A1(final_result_ieee[52]), .B0(
exp_oper_result[0]), .B1(n10020), .Y(n299) );
OA22X1TS U9568 ( .A0(n10021), .A1(final_result_ieee[54]), .B0(
exp_oper_result[2]), .B1(n10020), .Y(n297) );
OA22X1TS U9569 ( .A0(n10021), .A1(final_result_ieee[55]), .B0(
exp_oper_result[3]), .B1(n10020), .Y(n296) );
OA22X1TS U9570 ( .A0(n10021), .A1(final_result_ieee[56]), .B0(
exp_oper_result[4]), .B1(n10020), .Y(n295) );
OA22X1TS U9571 ( .A0(n10023), .A1(final_result_ieee[61]), .B0(
exp_oper_result[9]), .B1(n10022), .Y(n290) );
OA22X1TS U9572 ( .A0(n10023), .A1(final_result_ieee[62]), .B0(
exp_oper_result[10]), .B1(n10022), .Y(n289) );
initial $sdf_annotate("FPU_Multiplication_Function_ASIC_fpu_syn_constraints_clk10.tcl_KOA_1STAGE_syn.sdf");
endmodule
|
/*
* TOP2049 Open Source programming suite
*
* Simple frequency counter
* FPGA bottomhalf implementation
*
* Copyright (c) 2012 Michael Buesch <[email protected]>
*
* This program is free software; you can redistribute it and/or modify
* it under the terms of the GNU General Public License as published by
* the Free Software Foundation; either version 2 of the License, or
* (at your option) any later version.
*
* This program is distributed in the hope that it will be useful,
* but WITHOUT ANY WARRANTY; without even the implied warranty of
* MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
* GNU General Public License for more details.
*
* You should have received a copy of the GNU General Public License along
* with this program; if not, write to the Free Software Foundation, Inc.,
* 51 Franklin Street, Fifth Floor, Boston, MA 02110-1301 USA.
*/
`include "common.vh"
`BOTTOMHALF_BEGIN(unitest_fcnt, 8, 2)
reg [35:12] zif_output_en;
reg [35:12] zif_output;
reg [35:12] zif_osc_en;
reg zif_osc;
reg [23:0] osc_divider;
reg [23:0] osc_div_cnt;
reg [5:0] fcnt_sel;
reg fcnt_invert;
wire fcnt_state;
reg fcnt_last_state;
reg [27:0] fcnt_count;
reg [27:0] fcnt_saved_count;
`INITIAL_NONE
always @(posedge osc_signal) begin
if (osc_div_cnt + 1 >= osc_divider) begin
osc_div_cnt <= 0;
zif_osc <= ~zif_osc;
end else begin
osc_div_cnt <= osc_div_cnt + 1;
end
end
assign fcnt_state = (fcnt_sel <= 47) ? (zif[fcnt_sel + 1] ^ fcnt_invert) : 0;
always @(negedge osc_signal) begin
if (fcnt_state & ~fcnt_last_state) begin
fcnt_saved_count <= fcnt_count + 1;
fcnt_count <= 0;
end else begin
fcnt_count <= fcnt_count + 1;
end
fcnt_last_state <= fcnt_state;
end
`DATAWRITE_BEGIN
/* osc_divider is rightshifted by one and thus divided by two,
* because the oscillator always additionally divides by two. */
`ADDR(8'h00): osc_divider[6:0] <= in_data >> 1;
`ADDR(8'h01): osc_divider[14:7] <= in_data;
`ADDR(8'h02): osc_divider[22:15] <= in_data;
`ADDR(8'h03): osc_divider[23] <= in_data[0];
`ADDR(8'h20): ;
`ADDR(8'h21): zif_osc_en[15:12] <= in_data[7:4];
`ADDR(8'h22): zif_osc_en[23:16] <= in_data;
`ADDR(8'h23): zif_osc_en[31:24] <= in_data;
`ADDR(8'h24): zif_osc_en[35:32] <= in_data[3:0];
`ADDR(8'h25): ;
`ADDR(8'h40): ;
`ADDR(8'h41): zif_output_en[15:12] <= in_data[7:4];
`ADDR(8'h42): zif_output_en[23:16] <= in_data;
`ADDR(8'h43): zif_output_en[31:24] <= in_data;
`ADDR(8'h44): zif_output_en[35:32] <= in_data[3:0];
`ADDR(8'h45): ;
`ADDR(8'h60): ;
`ADDR(8'h61): zif_output[15:12] <= in_data[7:4];
`ADDR(8'h62): zif_output[23:16] <= in_data;
`ADDR(8'h63): zif_output[31:24] <= in_data;
`ADDR(8'h64): zif_output[35:32] <= in_data[3:0];
`ADDR(8'h65): ;
`ADDR(8'h80): begin
fcnt_sel[5:0] <= in_data[5:0];
fcnt_invert <= in_data[7];
end
`DATAWRITE_END
`DATAREAD_BEGIN
`ADDR(8'h00): out_data <= fcnt_saved_count[7:0];
`ADDR(8'h01): out_data <= fcnt_saved_count[15:8];
`ADDR(8'h02): out_data <= fcnt_saved_count[23:16];
`ADDR(8'h03): out_data <= fcnt_saved_count[27:24];
// `ADDR(8'h60): out_data <= 0;
`ADDR(8'h61): out_data <= zif[16:13] << 4;
`ADDR(8'h62): out_data <= zif[24:17];
`ADDR(8'h63): out_data <= zif[32:25];
`ADDR(8'h64): out_data <= zif[36:33];
// `ADDR(8'h65): out_data <= 0;
`DATAREAD_END
`ZIF_UNUSED(1) `ZIF_UNUSED(2) `ZIF_UNUSED(3)
`ZIF_UNUSED(4) `ZIF_UNUSED(5) `ZIF_UNUSED(6)
`ZIF_UNUSED(7) `ZIF_UNUSED(8) `ZIF_UNUSED(9)
`ZIF_UNUSED(10) `ZIF_UNUSED(11) `ZIF_UNUSED(12)
bufif1(zif[13], zif_output[12] | (zif_osc & zif_osc_en[12]), zif_output_en[12]);
bufif1(zif[14], zif_output[13] | (zif_osc & zif_osc_en[13]), zif_output_en[13]);
bufif1(zif[15], zif_output[14] | (zif_osc & zif_osc_en[14]), zif_output_en[14]);
bufif1(zif[16], zif_output[15] | (zif_osc & zif_osc_en[15]), zif_output_en[15]);
bufif1(zif[17], zif_output[16] | (zif_osc & zif_osc_en[16]), zif_output_en[16]);
bufif1(zif[18], zif_output[17] | (zif_osc & zif_osc_en[17]), zif_output_en[17]);
bufif1(zif[19], zif_output[18] | (zif_osc & zif_osc_en[18]), zif_output_en[18]);
bufif1(zif[20], zif_output[19] | (zif_osc & zif_osc_en[19]), zif_output_en[19]);
bufif1(zif[21], zif_output[20] | (zif_osc & zif_osc_en[20]), zif_output_en[20]);
bufif1(zif[22], zif_output[21] | (zif_osc & zif_osc_en[21]), zif_output_en[21]);
bufif1(zif[23], zif_output[22] | (zif_osc & zif_osc_en[22]), zif_output_en[22]);
bufif1(zif[24], zif_output[23] | (zif_osc & zif_osc_en[23]), zif_output_en[23]);
bufif1(zif[25], zif_output[24] | (zif_osc & zif_osc_en[24]), zif_output_en[24]);
bufif1(zif[26], zif_output[25] | (zif_osc & zif_osc_en[25]), zif_output_en[25]);
bufif1(zif[27], zif_output[26] | (zif_osc & zif_osc_en[26]), zif_output_en[26]);
bufif1(zif[28], zif_output[27] | (zif_osc & zif_osc_en[27]), zif_output_en[27]);
bufif1(zif[29], zif_output[28] | (zif_osc & zif_osc_en[28]), zif_output_en[28]);
bufif1(zif[30], zif_output[29] | (zif_osc & zif_osc_en[29]), zif_output_en[29]);
bufif1(zif[31], zif_output[30] | (zif_osc & zif_osc_en[30]), zif_output_en[30]);
bufif1(zif[32], zif_output[31] | (zif_osc & zif_osc_en[31]), zif_output_en[31]);
bufif1(zif[33], zif_output[32] | (zif_osc & zif_osc_en[32]), zif_output_en[32]);
bufif1(zif[34], zif_output[33] | (zif_osc & zif_osc_en[33]), zif_output_en[33]);
bufif1(zif[35], zif_output[34] | (zif_osc & zif_osc_en[34]), zif_output_en[34]);
bufif1(zif[36], zif_output[35] | (zif_osc & zif_osc_en[35]), zif_output_en[35]);
`ZIF_UNUSED(37) `ZIF_UNUSED(38) `ZIF_UNUSED(39)
`ZIF_UNUSED(40) `ZIF_UNUSED(41) `ZIF_UNUSED(42)
`ZIF_UNUSED(43) `ZIF_UNUSED(44) `ZIF_UNUSED(45)
`ZIF_UNUSED(46) `ZIF_UNUSED(47) `ZIF_UNUSED(48)
`BOTTOMHALF_END
|
/*
* Copyright 2020 The SkyWater PDK Authors
*
* Licensed under the Apache License, Version 2.0 (the "License");
* you may not use this file except in compliance with the License.
* You may obtain a copy of the License at
*
* https://www.apache.org/licenses/LICENSE-2.0
*
* Unless required by applicable law or agreed to in writing, software
* distributed under the License is distributed on an "AS IS" BASIS,
* WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
* See the License for the specific language governing permissions and
* limitations under the License.
*
* SPDX-License-Identifier: Apache-2.0
*/
`ifndef SKY130_FD_SC_HDLL__SDFSTP_BEHAVIORAL_V
`define SKY130_FD_SC_HDLL__SDFSTP_BEHAVIORAL_V
/**
* sdfstp: Scan delay flop, inverted set, non-inverted clock,
* single output.
*
* Verilog simulation functional model.
*/
`timescale 1ns / 1ps
`default_nettype none
// Import user defined primitives.
`include "../../models/udp_mux_2to1/sky130_fd_sc_hdll__udp_mux_2to1.v"
`include "../../models/udp_dff_ps_pp_pg_n/sky130_fd_sc_hdll__udp_dff_ps_pp_pg_n.v"
`celldefine
module sky130_fd_sc_hdll__sdfstp (
Q ,
CLK ,
D ,
SCD ,
SCE ,
SET_B
);
// Module ports
output Q ;
input CLK ;
input D ;
input SCD ;
input SCE ;
input SET_B;
// Module supplies
supply1 VPWR;
supply0 VGND;
supply1 VPB ;
supply0 VNB ;
// Local signals
wire buf_Q ;
wire SET ;
wire mux_out ;
reg notifier ;
wire D_delayed ;
wire SCD_delayed ;
wire SCE_delayed ;
wire SET_B_delayed;
wire CLK_delayed ;
wire awake ;
wire cond0 ;
wire cond1 ;
wire cond2 ;
wire cond3 ;
wire cond4 ;
// Name Output Other arguments
not not0 (SET , SET_B_delayed );
sky130_fd_sc_hdll__udp_mux_2to1 mux_2to10 (mux_out, D_delayed, SCD_delayed, SCE_delayed );
sky130_fd_sc_hdll__udp_dff$PS_pp$PG$N dff0 (buf_Q , mux_out, CLK_delayed, SET, notifier, VPWR, VGND);
assign awake = ( VPWR === 1'b1 );
assign cond0 = ( ( SET_B_delayed === 1'b1 ) && awake );
assign cond1 = ( ( SCE_delayed === 1'b0 ) && cond0 );
assign cond2 = ( ( SCE_delayed === 1'b1 ) && cond0 );
assign cond3 = ( ( D_delayed !== SCD_delayed ) && cond0 );
assign cond4 = ( ( SET_B === 1'b1 ) && awake );
buf buf0 (Q , buf_Q );
endmodule
`endcelldefine
`default_nettype wire
`endif // SKY130_FD_SC_HDLL__SDFSTP_BEHAVIORAL_V |
/**
* Copyright 2020 The SkyWater PDK Authors
*
* Licensed under the Apache License, Version 2.0 (the "License");
* you may not use this file except in compliance with the License.
* You may obtain a copy of the License at
*
* https://www.apache.org/licenses/LICENSE-2.0
*
* Unless required by applicable law or agreed to in writing, software
* distributed under the License is distributed on an "AS IS" BASIS,
* WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
* See the License for the specific language governing permissions and
* limitations under the License.
*
* SPDX-License-Identifier: Apache-2.0
*/
`ifndef SKY130_FD_SC_HDLL__A2BB2O_2_V
`define SKY130_FD_SC_HDLL__A2BB2O_2_V
/**
* a2bb2o: 2-input AND, both inputs inverted, into first input, and
* 2-input AND into 2nd input of 2-input OR.
*
* X = ((!A1 & !A2) | (B1 & B2))
*
* Verilog wrapper for a2bb2o with size of 2 units.
*
* WARNING: This file is autogenerated, do not modify directly!
*/
`timescale 1ns / 1ps
`default_nettype none
`include "sky130_fd_sc_hdll__a2bb2o.v"
`ifdef USE_POWER_PINS
/*********************************************************/
`celldefine
module sky130_fd_sc_hdll__a2bb2o_2 (
X ,
A1_N,
A2_N,
B1 ,
B2 ,
VPWR,
VGND,
VPB ,
VNB
);
output X ;
input A1_N;
input A2_N;
input B1 ;
input B2 ;
input VPWR;
input VGND;
input VPB ;
input VNB ;
sky130_fd_sc_hdll__a2bb2o base (
.X(X),
.A1_N(A1_N),
.A2_N(A2_N),
.B1(B1),
.B2(B2),
.VPWR(VPWR),
.VGND(VGND),
.VPB(VPB),
.VNB(VNB)
);
endmodule
`endcelldefine
/*********************************************************/
`else // If not USE_POWER_PINS
/*********************************************************/
`celldefine
module sky130_fd_sc_hdll__a2bb2o_2 (
X ,
A1_N,
A2_N,
B1 ,
B2
);
output X ;
input A1_N;
input A2_N;
input B1 ;
input B2 ;
// Voltage supply signals
supply1 VPWR;
supply0 VGND;
supply1 VPB ;
supply0 VNB ;
sky130_fd_sc_hdll__a2bb2o base (
.X(X),
.A1_N(A1_N),
.A2_N(A2_N),
.B1(B1),
.B2(B2)
);
endmodule
`endcelldefine
/*********************************************************/
`endif // USE_POWER_PINS
`default_nettype wire
`endif // SKY130_FD_SC_HDLL__A2BB2O_2_V
|
module c5315 (
n562,
n123,
n315,
n293,
n34,
n351,
n94,
n556,
n4,
n61,
n188,
n53,
n3552,
n120,
n46,
n1690,
n136,
n272,
n27,
n149,
n113,
n422,
n254,
n323,
n146,
n1,
n14,
n3546,
n128,
n80,
n4092,
n245,
n411,
n226,
n116,
n503,
n43,
n341,
n210,
n49,
n264,
n119,
n109,
n3548,
n114,
n374,
n176,
n11,
n400,
n3550,
n141,
n83,
n3173,
n545,
n361,
n103,
n4090,
n155,
n197,
n81,
n40,
n372,
n251,
n25,
n366,
n76,
n131,
n4089,
n446,
n288,
n308,
n67,
n191,
n20,
n234,
n206,
n97,
n145,
n126,
n534,
n4115,
n122,
n1497,
n2174,
n490,
n73,
n173,
n52,
n91,
n87,
n129,
n23,
n1694,
n130,
n3724,
n479,
n127,
n137,
n299,
n273,
n179,
n2358,
n118,
n457,
n161,
n307,
n88,
n54,
n4087,
n1691,
n64,
n82,
n1689,
n242,
n292,
n4091,
n140,
n112,
n167,
n435,
n302,
n514,
n369,
n17,
n135,
n332,
n164,
n281,
n132,
n117,
n289,
n324,
n549,
n265,
n37,
n185,
n203,
n152,
n331,
n170,
n348,
n523,
n100,
n552,
n115,
n217,
n4088,
n209,
n26,
n218,
n182,
n257,
n86,
n468,
n373,
n158,
n31,
n121,
n386,
n79,
n194,
n335,
n2824,
n248,
n106,
n24,
n3717,
n338,
n559,
n280,
n70,
n233,
n358,
n225,
n241,
n200,
n316,
n389,
n651,
n826,
n688,
n602,
n593,
n693,
n611,
n797,
n658,
n699,
n676,
n656,
n1002,
n615,
n594,
n863,
n632,
n591,
n599,
n939,
n802,
n673,
n889,
n871,
n712,
n690,
n849,
n732,
n865,
n722,
n685,
n737,
n815,
n824,
n604,
n854,
n834,
n807,
n923,
n877,
n813,
n601,
n702,
n873,
n667,
n828,
n850,
n777,
n704,
n600,
n1004,
n838,
n882,
n598,
n818,
n629,
n993,
n727,
n747,
n626,
n978,
n845,
n820,
n634,
n636,
n682,
n623,
n887,
n861,
n847,
n867,
n998,
n822,
n782,
n772,
n606,
n949,
n851,
n298,
n612,
n717,
n859,
n707,
n921,
n588,
n645,
n654,
n661,
n926,
n830,
n575,
n642,
n670,
n144,
n648,
n875,
n836,
n843,
n603,
n639,
n973,
n767,
n679,
n809,
n810,
n715,
n621,
n762,
n585,
n1000,
n832,
n696,
n664,
n787,
n869,
n848,
n792,
n752,
n610,
n892,
n618,
n757,
n742);
// Start PIs
input n562;
input n123;
input n315;
input n293;
input n34;
input n351;
input n94;
input n556;
input n4;
input n61;
input n188;
input n53;
input n3552;
input n120;
input n46;
input n1690;
input n136;
input n272;
input n27;
input n149;
input n113;
input n422;
input n254;
input n323;
input n146;
input n1;
input n14;
input n3546;
input n128;
input n80;
input n4092;
input n245;
input n411;
input n226;
input n116;
input n503;
input n43;
input n341;
input n210;
input n49;
input n264;
input n119;
input n109;
input n3548;
input n114;
input n374;
input n176;
input n11;
input n400;
input n3550;
input n141;
input n83;
input n3173;
input n545;
input n361;
input n103;
input n4090;
input n155;
input n197;
input n81;
input n40;
input n372;
input n251;
input n25;
input n366;
input n76;
input n131;
input n4089;
input n446;
input n288;
input n308;
input n67;
input n191;
input n20;
input n234;
input n206;
input n97;
input n145;
input n126;
input n534;
input n4115;
input n122;
input n1497;
input n2174;
input n490;
input n73;
input n173;
input n52;
input n91;
input n87;
input n129;
input n23;
input n1694;
input n130;
input n3724;
input n479;
input n127;
input n137;
input n299;
input n273;
input n179;
input n2358;
input n118;
input n457;
input n161;
input n307;
input n88;
input n54;
input n4087;
input n1691;
input n64;
input n82;
input n1689;
input n242;
input n292;
input n4091;
input n140;
input n112;
input n167;
input n435;
input n302;
input n514;
input n369;
input n17;
input n135;
input n332;
input n164;
input n281;
input n132;
input n117;
input n289;
input n324;
input n549;
input n265;
input n37;
input n185;
input n203;
input n152;
input n331;
input n170;
input n348;
input n523;
input n100;
input n552;
input n115;
input n217;
input n4088;
input n209;
input n26;
input n218;
input n182;
input n257;
input n86;
input n468;
input n373;
input n158;
input n31;
input n121;
input n386;
input n79;
input n194;
input n335;
input n2824;
input n248;
input n106;
input n24;
input n3717;
input n338;
input n559;
input n280;
input n70;
input n233;
input n358;
input n225;
input n241;
input n200;
input n316;
input n389;
// Start POs
output n651;
output n826;
output n688;
output n602;
output n593;
output n693;
output n611;
output n797;
output n658;
output n699;
output n676;
output n656;
output n1002;
output n615;
output n594;
output n863;
output n632;
output n591;
output n599;
output n939;
output n802;
output n673;
output n889;
output n871;
output n712;
output n690;
output n849;
output n732;
output n865;
output n722;
output n685;
output n737;
output n815;
output n824;
output n604;
output n854;
output n834;
output n807;
output n923;
output n877;
output n813;
output n601;
output n702;
output n873;
output n667;
output n828;
output n850;
output n777;
output n704;
output n600;
output n1004;
output n838;
output n882;
output n598;
output n818;
output n629;
output n993;
output n727;
output n747;
output n626;
output n978;
output n845;
output n820;
output n634;
output n636;
output n682;
output n623;
output n887;
output n861;
output n847;
output n867;
output n998;
output n822;
output n782;
output n772;
output n606;
output n949;
output n851;
output n298;
output n612;
output n717;
output n859;
output n707;
output n921;
output n588;
output n645;
output n654;
output n661;
output n926;
output n830;
output n575;
output n642;
output n670;
output n144;
output n648;
output n875;
output n836;
output n843;
output n603;
output n639;
output n973;
output n767;
output n679;
output n809;
output n810;
output n715;
output n621;
output n762;
output n585;
output n1000;
output n832;
output n696;
output n664;
output n787;
output n869;
output n848;
output n792;
output n752;
output n610;
output n892;
output n618;
output n757;
output n742;
// Start wires
wire net_416;
wire net_215;
wire net_54;
wire net_526;
wire net_429;
wire net_694;
wire net_129;
wire net_648;
wire net_373;
wire net_98;
wire net_739;
wire net_151;
wire net_356;
wire net_53;
wire net_452;
wire net_545;
wire net_284;
wire net_560;
wire net_774;
wire net_439;
wire net_259;
wire net_548;
wire n146;
wire net_501;
wire net_187;
wire net_111;
wire net_264;
wire net_225;
wire n116;
wire net_636;
wire net_263;
wire net_252;
wire net_124;
wire net_343;
wire n119;
wire net_160;
wire n141;
wire net_322;
wire net_511;
wire net_420;
wire net_665;
wire net_447;
wire n4090;
wire net_410;
wire net_508;
wire net_390;
wire net_35;
wire net_586;
wire net_703;
wire net_239;
wire net_193;
wire net_310;
wire net_120;
wire n308;
wire net_292;
wire net_201;
wire net_109;
wire net_80;
wire n234;
wire n206;
wire net_96;
wire net_167;
wire net_651;
wire net_682;
wire net_280;
wire net_744;
wire net_495;
wire net_34;
wire net_458;
wire net_108;
wire net_598;
wire net_685;
wire n87;
wire n129;
wire n130;
wire net_789;
wire n618;
wire net_593;
wire net_617;
wire net_672;
wire net_777;
wire net_554;
wire n658;
wire net_490;
wire net_742;
wire net_46;
wire net_584;
wire n939;
wire net_632;
wire net_538;
wire net_165;
wire net_464;
wire n604;
wire net_366;
wire net_13;
wire net_747;
wire net_446;
wire n549;
wire n850;
wire n170;
wire net_248;
wire net_384;
wire net_198;
wire n26;
wire n845;
wire net_209;
wire net_3;
wire net_634;
wire net_294;
wire net_371;
wire n859;
wire n31;
wire n588;
wire n575;
wire net_485;
wire n194;
wire n335;
wire net_503;
wire net_256;
wire n3717;
wire net_82;
wire n621;
wire n280;
wire net_64;
wire net_726;
wire net_679;
wire n241;
wire n664;
wire net_308;
wire net_75;
wire net_515;
wire net_600;
wire net_757;
wire net_701;
wire net_206;
wire net_125;
wire net_397;
wire n757;
wire n562;
wire net_223;
wire net_715;
wire net_235;
wire n123;
wire n293;
wire n315;
wire net_606;
wire net_623;
wire n188;
wire net_663;
wire net_320;
wire net_579;
wire n863;
wire net_250;
wire net_769;
wire net_312;
wire net_130;
wire net_572;
wire net_286;
wire net_147;
wire net_787;
wire net_481;
wire net_369;
wire net_403;
wire net_32;
wire n80;
wire net_282;
wire net_645;
wire net_426;
wire n3548;
wire net_780;
wire net_609;
wire net_541;
wire net_414;
wire n83;
wire net_794;
wire net_528;
wire n197;
wire net_456;
wire net_155;
wire net_705;
wire net_335;
wire net_506;
wire net_181;
wire n76;
wire n4089;
wire n782;
wire net_349;
wire net_39;
wire net_245;
wire n446;
wire net_395;
wire net_331;
wire net_493;
wire net_386;
wire net_641;
wire net_277;
wire net_89;
wire net_290;
wire n832;
wire n52;
wire net_680;
wire n23;
wire net_338;
wire n137;
wire net_721;
wire net_243;
wire net_400;
wire n179;
wire n2358;
wire net_759;
wire n602;
wire net_602;
wire n693;
wire net_175;
wire net_657;
wire net_106;
wire net_140;
wire net_740;
wire net_247;
wire net_329;
wire net_279;
wire net_698;
wire net_25;
wire net_70;
wire net_691;
wire n112;
wire net_194;
wire net_730;
wire net_615;
wire n369;
wire net_478;
wire n685;
wire net_441;
wire n815;
wire net_596;
wire net_138;
wire net_749;
wire net_333;
wire net_639;
wire net_728;
wire n289;
wire n324;
wire net_719;
wire n667;
wire net_170;
wire net_531;
wire net_471;
wire net_565;
wire net_499;
wire net_77;
wire net_20;
wire net_49;
wire net_518;
wire net_15;
wire net_57;
wire net_71;
wire net_771;
wire net_1;
wire net_708;
wire net_696;
wire n707;
wire net_537;
wire net_180;
wire net_367;
wire net_169;
wire net_51;
wire net_171;
wire n648;
wire net_432;
wire n875;
wire net_513;
wire net_204;
wire n248;
wire net_232;
wire n338;
wire net_604;
wire net_163;
wire net_67;
wire net_268;
wire net_459;
wire net_483;
wire net_48;
wire net_8;
wire net_737;
wire net_203;
wire net_505;
wire net_176;
wire net_296;
wire net_137;
wire net_613;
wire net_237;
wire n94;
wire net_782;
wire n53;
wire n656;
wire n3552;
wire net_614;
wire net_532;
wire net_93;
wire net_578;
wire n673;
wire n272;
wire net_786;
wire net_302;
wire n871;
wire n254;
wire net_127;
wire net_348;
wire net_753;
wire n1;
wire n3546;
wire net_626;
wire net_101;
wire net_388;
wire net_326;
wire net_707;
wire net_589;
wire net_100;
wire net_655;
wire net_686;
wire net_652;
wire net_536;
wire net_455;
wire n374;
wire net_221;
wire net_115;
wire net_689;
wire net_751;
wire net_393;
wire n3173;
wire net_442;
wire net_542;
wire net_575;
wire net_595;
wire net_378;
wire net_408;
wire net_724;
wire net_423;
wire net_328;
wire n131;
wire n717;
wire net_157;
wire net_42;
wire n926;
wire n67;
wire n191;
wire net_66;
wire net_466;
wire net_765;
wire net_675;
wire n122;
wire n973;
wire net_443;
wire n1000;
wire net_522;
wire net_270;
wire net_183;
wire net_668;
wire n479;
wire net_150;
wire net_304;
wire net_352;
wire net_644;
wire n307;
wire net_30;
wire net_643;
wire net_436;
wire net_24;
wire net_622;
wire net_186;
wire n167;
wire n690;
wire net_792;
wire n732;
wire net_767;
wire net_219;
wire net_18;
wire net_309;
wire net_659;
wire net_131;
wire net_196;
wire net_29;
wire net_358;
wire n203;
wire n152;
wire n600;
wire net_516;
wire net_31;
wire n115;
wire n4088;
wire net_713;
wire n623;
wire net_693;
wire net_360;
wire n887;
wire net_213;
wire net_729;
wire n921;
wire net_260;
wire net_438;
wire net_732;
wire net_580;
wire net_314;
wire n2824;
wire net_341;
wire n679;
wire net_468;
wire net_58;
wire net_488;
wire net_73;
wire net_86;
wire n869;
wire n651;
wire net_179;
wire net_159;
wire net_61;
wire n34;
wire net_449;
wire net_383;
wire net_62;
wire net_6;
wire n120;
wire net_553;
wire net_534;
wire net_217;
wire net_733;
wire n46;
wire net_763;
wire net_427;
wire net_486;
wire net_135;
wire net_473;
wire net_406;
wire n422;
wire n737;
wire net_633;
wire net_324;
wire net_113;
wire net_710;
wire net_497;
wire n4092;
wire net_454;
wire net_462;
wire net_418;
wire net_40;
wire n411;
wire n264;
wire net_709;
wire n109;
wire n873;
wire net_161;
wire net_300;
wire net_748;
wire net_677;
wire net_95;
wire n103;
wire net_173;
wire net_78;
wire n372;
wire net_514;
wire n636;
wire net_376;
wire net_22;
wire net_354;
wire net_524;
wire n661;
wire n654;
wire net_646;
wire net_363;
wire n830;
wire net_445;
wire net_573;
wire net_776;
wire n126;
wire net_44;
wire net_784;
wire net_520;
wire net_422;
wire net_561;
wire n810;
wire n715;
wire net_567;
wire net_45;
wire net_381;
wire net_591;
wire net_746;
wire net_272;
wire n848;
wire net_178;
wire n127;
wire net_762;
wire net_695;
wire n611;
wire n797;
wire n88;
wire net_556;
wire n699;
wire net_629;
wire n1691;
wire net_55;
wire net_559;
wire net_635;
wire net_255;
wire net_266;
wire n594;
wire net_345;
wire n1689;
wire net_620;
wire net_619;
wire net_350;
wire net_398;
wire net_306;
wire n435;
wire net_500;
wire n17;
wire n164;
wire n117;
wire net_631;
wire net_11;
wire net_123;
wire n828;
wire net_527;
wire net_362;
wire net_262;
wire net_318;
wire net_68;
wire n682;
wire net_316;
wire net_84;
wire net_670;
wire net_611;
wire net_231;
wire net_103;
wire net_226;
wire net_228;
wire n670;
wire net_143;
wire net_190;
wire net_391;
wire net_533;
wire net_145;
wire net_37;
wire n233;
wire net_582;
wire net_188;
wire net_755;
wire net_509;
wire net_661;
wire net_211;
wire net_133;
wire net_568;
wire net_47;
wire n556;
wire n61;
wire n676;
wire net_557;
wire net_119;
wire net_210;
wire net_168;
wire n136;
wire n27;
wire net_741;
wire net_477;
wire n849;
wire net_385;
wire n865;
wire net_269;
wire net_469;
wire n14;
wire net_727;
wire net_90;
wire net_671;
wire n43;
wire n503;
wire net_283;
wire n702;
wire net_85;
wire net_778;
wire net_770;
wire n176;
wire net_404;
wire net_240;
wire n838;
wire net_4;
wire n882;
wire net_295;
wire n81;
wire n626;
wire net_307;
wire n251;
wire net_344;
wire n366;
wire net_16;
wire net_712;
wire n612;
wire net_257;
wire net_233;
wire net_474;
wire net_472;
wire net_65;
wire net_484;
wire net_136;
wire net_207;
wire net_700;
wire net_126;
wire n173;
wire n73;
wire n585;
wire net_278;
wire n1694;
wire n752;
wire net_571;
wire net_63;
wire net_274;
wire net_601;
wire n118;
wire n826;
wire net_321;
wire net_425;
wire n457;
wire net_287;
wire net_189;
wire net_720;
wire net_99;
wire n64;
wire net_480;
wire net_216;
wire net_433;
wire n632;
wire net_544;
wire net_717;
wire net_368;
wire net_224;
wire net_684;
wire net_52;
wire net_608;
wire n332;
wire net_370;
wire net_510;
wire n807;
wire net_413;
wire net_716;
wire net_114;
wire n777;
wire n331;
wire net_36;
wire n727;
wire net_253;
wire net_637;
wire net_276;
wire net_311;
wire net_760;
wire n978;
wire net_494;
wire n634;
wire net_547;
wire net_154;
wire n257;
wire net_666;
wire n86;
wire net_507;
wire net_616;
wire n158;
wire n645;
wire net_238;
wire net_28;
wire net_529;
wire net_704;
wire n79;
wire net_587;
wire net_97;
wire net_192;
wire net_793;
wire n843;
wire net_649;
wire n767;
wire net_460;
wire net_650;
wire net_291;
wire net_457;
wire net_735;
wire net_772;
wire net_121;
wire net_200;
wire net_597;
wire n787;
wire net_743;
wire n200;
wire net_396;
wire n316;
wire net_195;
wire net_107;
wire net_166;
wire net_530;
wire n351;
wire n4;
wire n1002;
wire net_594;
wire net_603;
wire net_23;
wire net_271;
wire net_117;
wire net_74;
wire net_673;
wire net_401;
wire net_642;
wire net_205;
wire net_699;
wire net_242;
wire net_359;
wire net_440;
wire n722;
wire n323;
wire net_758;
wire net_26;
wire net_470;
wire net_334;
wire n923;
wire net_430;
wire n813;
wire net_365;
wire net_718;
wire net_380;
wire n11;
wire net_141;
wire n3550;
wire net_467;
wire net_83;
wire net_372;
wire n993;
wire net_437;
wire net_56;
wire net_566;
wire net_336;
wire net_624;
wire net_555;
wire net_2;
wire net_9;
wire n642;
wire net_298;
wire net_790;
wire net_688;
wire net_697;
wire net_475;
wire n145;
wire net_563;
wire n603;
wire net_605;
wire net_199;
wire net_502;
wire net_431;
wire n91;
wire n3724;
wire net_638;
wire net_222;
wire net_152;
wire net_313;
wire net_489;
wire net_714;
wire net_683;
wire net_258;
wire net_607;
wire net_148;
wire n242;
wire net_419;
wire n802;
wire n140;
wire net_251;
wire n302;
wire n514;
wire net_244;
wire net_664;
wire net_128;
wire net_585;
wire n824;
wire net_549;
wire net_785;
wire net_374;
wire n265;
wire n37;
wire net_411;
wire net_788;
wire net_214;
wire n1004;
wire net_249;
wire n100;
wire n552;
wire net_706;
wire n209;
wire net_156;
wire net_92;
wire net_112;
wire net_394;
wire net_139;
wire n851;
wire net_551;
wire net_332;
wire net_409;
wire net_463;
wire net_492;
wire net_656;
wire net_88;
wire net_197;
wire n639;
wire net_766;
wire n106;
wire n24;
wire net_81;
wire n809;
wire net_402;
wire net_202;
wire n225;
wire net_110;
wire net_379;
wire net_722;
wire net_33;
wire n892;
wire n389;
wire net_289;
wire net_450;
wire net_621;
wire net_435;
wire net_132;
wire net_105;
wire n615;
wire net_12;
wire n591;
wire n113;
wire net_569;
wire net_768;
wire net_327;
wire net_357;
wire net_630;
wire net_76;
wire n128;
wire net_353;
wire n601;
wire net_519;
wire net_412;
wire n400;
wire net_17;
wire n598;
wire n545;
wire net_319;
wire n361;
wire net_453;
wire net_581;
wire net_164;
wire n155;
wire net_731;
wire net_377;
wire net_87;
wire net_0;
wire net_288;
wire n820;
wire n25;
wire net_658;
wire net_734;
wire net_540;
wire net_512;
wire net_779;
wire net_662;
wire net_50;
wire n97;
wire net_234;
wire net_38;
wire net_342;
wire net_612;
wire net_19;
wire n490;
wire net_738;
wire net_504;
wire n696;
wire net_674;
wire net_618;
wire net_303;
wire n742;
wire n273;
wire n161;
wire net_491;
wire net_681;
wire net_783;
wire n4087;
wire net_392;
wire net_118;
wire n82;
wire net_754;
wire net_421;
wire net_146;
wire net_764;
wire net_550;
wire net_122;
wire net_417;
wire net_7;
wire net_172;
wire n834;
wire n281;
wire net_428;
wire net_94;
wire net_246;
wire net_461;
wire n877;
wire n132;
wire net_640;
wire net_482;
wire net_775;
wire net_149;
wire net_142;
wire net_752;
wire n348;
wire n523;
wire net_387;
wire net_654;
wire net_330;
wire net_498;
wire net_535;
wire net_158;
wire n818;
wire n629;
wire net_676;
wire net_41;
wire n747;
wire net_577;
wire n861;
wire net_570;
wire n182;
wire net_444;
wire net_525;
wire n822;
wire n772;
wire n468;
wire net_325;
wire net_301;
wire n121;
wire net_299;
wire n144;
wire net_182;
wire net_60;
wire net_521;
wire net_337;
wire net_590;
wire net_267;
wire net_273;
wire net_424;
wire net_576;
wire net_690;
wire net_465;
wire net_177;
wire n792;
wire net_523;
wire net_407;
wire net_476;
wire net_564;
wire net_382;
wire n593;
wire n688;
wire net_725;
wire net_583;
wire net_351;
wire n1690;
wire n599;
wire net_340;
wire net_265;
wire net_517;
wire n149;
wire net_434;
wire net_628;
wire net_791;
wire n889;
wire n712;
wire net_14;
wire net_220;
wire net_293;
wire n854;
wire n245;
wire n226;
wire n210;
wire n341;
wire n49;
wire net_69;
wire net_543;
wire n114;
wire net_625;
wire n704;
wire net_339;
wire net_361;
wire net_27;
wire net_317;
wire net_305;
wire n40;
wire net_191;
wire net_261;
wire net_558;
wire n867;
wire n606;
wire net_660;
wire net_144;
wire net_102;
wire net_227;
wire net_59;
wire n288;
wire net_162;
wire n20;
wire net_781;
wire net_230;
wire net_653;
wire n4115;
wire n534;
wire net_134;
wire n1497;
wire net_678;
wire net_546;
wire n2174;
wire n762;
wire net_185;
wire net_702;
wire net_588;
wire n610;
wire net_667;
wire net_208;
wire net_236;
wire net_212;
wire net_315;
wire net_487;
wire n299;
wire net_552;
wire net_415;
wire net_116;
wire n54;
wire net_347;
wire net_756;
wire net_91;
wire net_297;
wire net_346;
wire net_104;
wire net_448;
wire net_72;
wire n292;
wire net_229;
wire n4091;
wire net_627;
wire net_241;
wire net_687;
wire net_5;
wire net_405;
wire n135;
wire net_355;
wire net_184;
wire net_599;
wire net_711;
wire net_610;
wire net_723;
wire n185;
wire net_389;
wire net_451;
wire net_323;
wire net_750;
wire net_736;
wire net_275;
wire net_399;
wire net_539;
wire n217;
wire net_692;
wire net_153;
wire n847;
wire net_218;
wire net_174;
wire n218;
wire n998;
wire net_375;
wire net_562;
wire n949;
wire n298;
wire net_364;
wire net_43;
wire n373;
wire net_10;
wire n386;
wire net_592;
wire net_21;
wire net_79;
wire net_647;
wire n836;
wire net_773;
wire net_285;
wire net_281;
wire net_669;
wire n559;
wire net_254;
wire n70;
wire n358;
wire net_761;
wire net_496;
wire net_479;
wire net_574;
wire net_745;
// Start cells
NAND2_X1 inst_537 ( .ZN(net_455), .A2(net_441), .A1(net_392) );
MUX2_X2 inst_696 ( .A(net_634), .B(net_41), .Z(n863), .S(n4092) );
INV_X1 inst_826 ( .ZN(net_405), .A(net_404) );
NAND2_X1 inst_481 ( .ZN(net_195), .A2(net_194), .A1(n91) );
NAND2_X1 inst_551 ( .A2(net_460), .ZN(net_442), .A1(net_441) );
NOR2_X1 inst_228 ( .ZN(net_31), .A2(n3548), .A1(n218) );
XNOR2_X1 inst_125 ( .ZN(net_711), .B(net_645), .A(net_551) );
NAND2_X1 inst_486 ( .A2(net_203), .ZN(net_201), .A1(n64) );
NAND2_X1 inst_506 ( .ZN(net_421), .A2(net_286), .A1(n534) );
NAND2_X1 inst_495 ( .A2(net_217), .ZN(net_212), .A1(n185) );
NAND3_X1 inst_353 ( .ZN(net_92), .A1(n1694), .A3(n1691), .A2(n161) );
NOR3_X1 inst_207 ( .A2(net_482), .A1(net_437), .A3(net_418), .ZN(n598) );
AND3_X4 inst_872 ( .ZN(net_666), .A2(net_665), .A3(net_661), .A1(n2174) );
OR2_X2 inst_159 ( .A1(net_519), .ZN(net_429), .A2(net_428) );
MUX2_X2 inst_707 ( .A(net_644), .B(net_67), .Z(n826), .S(n4092) );
INV_X1 inst_779 ( .ZN(n604), .A(n545) );
NAND3_X1 inst_395 ( .A3(net_677), .A2(net_200), .A1(net_120), .ZN(n797) );
INV_X1 inst_841 ( .A(net_716), .ZN(n867) );
XNOR2_X1 inst_134 ( .ZN(net_762), .B(net_744), .A(net_656) );
NOR2_X1 inst_244 ( .ZN(net_54), .A1(net_53), .A2(n3546) );
NOR2_X1 inst_333 ( .ZN(net_520), .A1(net_519), .A2(net_473) );
MUX2_X2 inst_712 ( .Z(net_696), .B(net_694), .A(net_693), .S(net_541) );
NAND2_X1 inst_452 ( .ZN(net_398), .A1(net_164), .A2(n809) );
MUX2_X2 inst_689 ( .A(net_649), .B(net_648), .Z(net_646), .S(n4089) );
NAND2_X1 inst_430 ( .ZN(net_32), .A2(n257), .A1(n242) );
XNOR2_X1 inst_131 ( .ZN(net_744), .A(net_688), .B(net_536) );
NAND3_X1 inst_406 ( .A3(net_724), .A2(net_195), .A1(net_123), .ZN(n742) );
NOR2_X1 inst_214 ( .ZN(net_9), .A2(n251), .A1(n218) );
NAND2_X1 inst_462 ( .A2(net_178), .ZN(net_172), .A1(n182) );
OR2_X2 inst_160 ( .A1(net_756), .ZN(net_496), .A2(net_495) );
AND4_X1 inst_869 ( .A4(net_601), .ZN(n854), .A3(n562), .A2(n556), .A1(n552) );
NOR2_X1 inst_328 ( .A1(net_526), .A2(net_501), .ZN(n626) );
XNOR2_X1 inst_47 ( .ZN(net_296), .A(net_295), .B(net_290) );
XOR2_X1 inst_19 ( .Z(net_656), .B(net_295), .A(n514) );
NAND2_X1 inst_548 ( .ZN(net_490), .A1(net_421), .A2(net_362) );
NAND2_X1 inst_515 ( .ZN(net_269), .A1(net_225), .A2(net_103) );
XOR2_X1 inst_8 ( .Z(net_284), .A(net_283), .B(net_282) );
INV_X1 inst_772 ( .ZN(n848), .A(n245) );
INV_X1 inst_818 ( .A(net_630), .ZN(net_331) );
MUX2_X2 inst_728 ( .Z(net_719), .A(net_717), .B(net_716), .S(n1691) );
INV_X1 inst_762 ( .ZN(net_2), .A(n446) );
NAND3_X1 inst_370 ( .ZN(net_161), .A3(net_160), .A1(n4092), .A2(n120) );
NAND2_X1 inst_573 ( .A1(net_738), .ZN(net_685), .A2(net_669) );
XNOR2_X1 inst_100 ( .ZN(net_770), .B(net_538), .A(net_499) );
MUX2_X2 inst_642 ( .Z(net_152), .B(n3552), .A(n3550), .S(n257) );
NAND2_X1 inst_459 ( .A2(net_181), .ZN(net_169), .A1(n197) );
NOR2_X1 inst_279 ( .ZN(net_268), .A1(net_227), .A2(net_111) );
NAND2_X1 inst_445 ( .ZN(net_86), .A2(net_38), .A1(n254) );
CLKBUF_X1 inst_850 ( .Z(n978), .A(n1) );
MUX2_X2 inst_709 ( .Z(net_689), .A(net_673), .B(net_132), .S(n1694) );
XNOR2_X1 inst_93 ( .A(net_602), .ZN(net_552), .B(net_551) );
MUX2_X2 inst_700 ( .Z(net_674), .A(net_672), .B(net_671), .S(n1689) );
XNOR2_X1 inst_81 ( .ZN(net_529), .B(net_524), .A(net_454) );
MUX2_X2 inst_612 ( .Z(net_107), .B(n3552), .A(n3550), .S(n218) );
MUX2_X2 inst_606 ( .Z(net_97), .A(n254), .B(n242), .S(n234) );
NAND3_X1 inst_367 ( .ZN(net_153), .A1(n1694), .A3(n1691), .A2(n164) );
NAND2_X1 inst_525 ( .ZN(net_319), .A2(net_318), .A1(n25) );
CLKBUF_X1 inst_853 ( .Z(n939), .A(n1) );
AND2_X2 inst_901 ( .A2(net_676), .ZN(n664), .A1(n137) );
OR3_X4 inst_139 ( .A1(net_729), .A2(net_630), .ZN(net_453), .A3(net_452) );
MUX2_X2 inst_657 ( .Z(net_559), .B(n861), .A(n822), .S(n1691) );
NAND2_X1 inst_559 ( .A2(net_524), .ZN(net_515), .A1(net_442) );
NAND2_X1 inst_584 ( .ZN(net_781), .A2(net_779), .A1(net_774) );
NAND2_X1 inst_521 ( .ZN(net_313), .A2(net_312), .A1(n24) );
INV_X1 inst_790 ( .ZN(net_136), .A(n4088) );
NAND2_X1 inst_434 ( .ZN(net_58), .A2(net_57), .A1(n3550) );
NAND2_X1 inst_470 ( .ZN(net_182), .A2(net_181), .A1(n203) );
AND2_X2 inst_906 ( .A2(net_689), .ZN(n702), .A1(n137) );
INV_X1 inst_751 ( .ZN(n849), .A(n552) );
INV_X1 inst_845 ( .A(net_700), .ZN(n832) );
NAND2_X1 inst_535 ( .ZN(net_372), .A2(net_363), .A1(net_359) );
NAND2_X1 inst_450 ( .A2(net_160), .ZN(net_150), .A1(n129) );
MUX2_X2 inst_745 ( .Z(net_785), .A(net_780), .B(n97), .S(n4092) );
NAND2_X1 inst_520 ( .A2(net_312), .ZN(net_311), .A1(n79) );
NOR2_X1 inst_237 ( .A1(net_774), .ZN(net_184), .A2(n4091) );
OR2_X4 inst_148 ( .A2(net_519), .ZN(net_378), .A1(net_377) );
NAND2_X1 inst_554 ( .A1(net_454), .ZN(net_448), .A2(net_447) );
MUX2_X2 inst_733 ( .Z(net_737), .A(net_735), .B(net_734), .S(n4089) );
NAND3_X1 inst_377 ( .ZN(net_303), .A3(net_58), .A1(net_12), .A2(n422) );
NOR3_X1 inst_191 ( .ZN(net_236), .A2(net_235), .A1(net_145), .A3(net_33) );
INV_X1 inst_813 ( .ZN(net_729), .A(net_441) );
XNOR2_X1 inst_51 ( .ZN(net_322), .A(net_321), .B(net_128) );
OR3_X2 inst_142 ( .A1(net_76), .A3(net_14), .A2(n809), .ZN(n636) );
NOR2_X1 inst_315 ( .A2(net_679), .A1(net_630), .ZN(net_460) );
XNOR2_X1 inst_80 ( .ZN(net_569), .A(net_519), .B(net_471) );
INV_X1 inst_836 ( .A(net_649), .ZN(n836) );
NOR2_X1 inst_216 ( .ZN(net_14), .A2(n86), .A1(n2358) );
XNOR2_X1 inst_78 ( .ZN(net_507), .A(net_433), .B(net_347) );
NOR2_X1 inst_241 ( .ZN(net_49), .A1(net_48), .A2(n3546) );
OR2_X2 inst_177 ( .ZN(net_728), .A2(net_704), .A1(n1694) );
AND2_X4 inst_885 ( .A1(net_364), .ZN(net_350), .A2(net_349) );
INV_X1 inst_783 ( .ZN(net_6), .A(n242) );
CLKBUF_X1 inst_862 ( .A(n604), .Z(n603) );
NOR4_X1 inst_183 ( .ZN(net_747), .A2(net_713), .A4(net_712), .A1(net_666), .A3(net_664) );
CLKBUF_X1 inst_852 ( .Z(n949), .A(n1) );
OR2_X4 inst_151 ( .ZN(net_495), .A1(net_447), .A2(net_426) );
XNOR2_X1 inst_64 ( .ZN(net_531), .B(net_412), .A(net_253) );
MUX2_X2 inst_743 ( .Z(net_779), .A(net_777), .B(net_776), .S(n4091) );
NAND3_X1 inst_415 ( .A2(net_782), .A3(net_775), .A1(net_161), .ZN(n843) );
MUX2_X2 inst_615 ( .Z(net_110), .B(n3552), .A(n3550), .S(n234) );
NAND3_X1 inst_393 ( .A3(net_653), .A2(net_210), .A1(net_191), .ZN(n762) );
XNOR2_X1 inst_107 ( .ZN(net_600), .B(net_573), .A(net_572) );
INV_X1 inst_828 ( .ZN(net_462), .A(net_461) );
AND2_X4 inst_892 ( .ZN(net_665), .A2(net_662), .A1(net_501) );
XNOR2_X1 inst_92 ( .A(net_656), .ZN(net_586), .B(net_518) );
NAND4_X1 inst_345 ( .ZN(net_437), .A1(net_436), .A2(net_435), .A3(net_434), .A4(net_352) );
NOR2_X1 inst_223 ( .ZN(net_25), .A2(n351), .A1(n251) );
NAND3_X1 inst_402 ( .A3(net_721), .A2(net_198), .A1(net_112), .ZN(n782) );
INV_X1 inst_819 ( .A(net_575), .ZN(net_332) );
NAND4_X1 inst_340 ( .A2(net_399), .A3(net_398), .ZN(net_396), .A4(net_317), .A1(net_314) );
MUX2_X2 inst_643 ( .Z(net_417), .S(n302), .A(n251), .B(n248) );
MUX2_X2 inst_697 ( .A(net_672), .B(net_671), .Z(net_669), .S(n4089) );
NAND2_X1 inst_494 ( .A2(net_217), .ZN(net_211), .A1(n170) );
NAND2_X1 inst_487 ( .A2(net_203), .ZN(net_202), .A1(n61) );
NOR2_X1 inst_329 ( .A1(net_503), .A2(net_502), .ZN(n588) );
NAND2_X1 inst_574 ( .A1(net_740), .ZN(net_686), .A2(net_670) );
NAND3_X1 inst_386 ( .A3(net_592), .A2(net_202), .A1(net_156), .ZN(n859) );
OR2_X2 inst_158 ( .ZN(net_263), .A2(net_90), .A1(n479) );
OR3_X4 inst_141 ( .ZN(net_517), .A1(net_466), .A3(net_465), .A2(net_310) );
NOR3_X1 inst_200 ( .ZN(net_247), .A1(net_54), .A3(net_27), .A2(n435) );
NAND2_X1 inst_507 ( .A2(net_289), .ZN(net_257), .A1(n435) );
NAND2_X1 inst_571 ( .A1(net_740), .ZN(net_678), .A2(net_647) );
XNOR2_X1 inst_57 ( .ZN(net_384), .B(net_299), .A(net_83) );
NOR2_X1 inst_338 ( .ZN(net_662), .A2(net_528), .A1(net_422) );
AND2_X4 inst_884 ( .ZN(net_379), .A1(net_343), .A2(net_342) );
MUX2_X2 inst_711 ( .Z(net_695), .A(net_694), .B(net_693), .S(net_540) );
INV_X1 inst_827 ( .ZN(net_419), .A(net_391) );
NAND2_X1 inst_552 ( .ZN(net_444), .A2(net_443), .A1(net_376) );
MUX2_X2 inst_599 ( .Z(net_89), .S(n351), .A(n254), .B(n242) );
NAND3_X1 inst_417 ( .A3(net_790), .A2(net_201), .A1(net_157), .ZN(n807) );
MUX2_X2 inst_671 ( .Z(net_648), .A(net_580), .B(net_140), .S(n4092) );
NAND2_X1 inst_579 ( .A1(net_748), .ZN(net_745), .A2(net_715) );
XOR2_X1 inst_21 ( .Z(net_324), .B(net_287), .A(net_285) );
NAND2_X1 inst_469 ( .ZN(net_180), .A2(net_178), .A1(n200) );
NOR2_X1 inst_281 ( .ZN(net_272), .A1(net_271), .A2(net_152) );
NAND2_X1 inst_585 ( .ZN(net_789), .A2(net_787), .A1(net_750) );
MUX2_X2 inst_698 ( .A(net_672), .B(net_671), .Z(net_670), .S(n4088) );
XOR2_X1 inst_18 ( .A(net_602), .Z(net_390), .B(n132) );
AND2_X2 inst_915 ( .A2(net_758), .ZN(n642), .A1(n137) );
AND2_X2 inst_893 ( .ZN(n634), .A1(n373), .A2(n1) );
INV_X1 inst_811 ( .ZN(net_756), .A(net_394) );
NAND2_X1 inst_541 ( .ZN(net_375), .A1(net_364), .A2(net_363) );
NAND3_X1 inst_410 ( .ZN(net_760), .A1(net_745), .A3(net_169), .A2(net_121) );
NOR3_X1 inst_208 ( .ZN(net_562), .A1(net_514), .A3(net_406), .A2(net_360) );
XNOR2_X1 inst_88 ( .ZN(net_537), .B(net_536), .A(net_497) );
NOR2_X1 inst_316 ( .ZN(net_424), .A2(net_423), .A1(net_402) );
NOR2_X1 inst_220 ( .ZN(net_20), .A2(n3548), .A1(n351) );
CLKBUF_X1 inst_851 ( .Z(n973), .A(n3173) );
XOR2_X1 inst_9 ( .Z(net_358), .B(net_283), .A(n411) );
XNOR2_X1 inst_113 ( .ZN(net_614), .A(net_585), .B(net_564) );
INV_X1 inst_831 ( .ZN(net_527), .A(net_513) );
NAND2_X1 inst_505 ( .ZN(net_454), .A2(net_282), .A1(n374) );
NAND3_X1 inst_356 ( .ZN(net_114), .A1(n1694), .A3(n1691), .A2(n167) );
NAND3_X1 inst_383 ( .ZN(net_501), .A3(net_468), .A1(net_404), .A2(net_363) );
NAND3_X1 inst_360 ( .ZN(net_119), .A1(n1690), .A3(n1689), .A2(n161) );
INV_X1 inst_773 ( .ZN(net_280), .A(n523) );
NOR3_X1 inst_198 ( .ZN(net_245), .A1(net_146), .A3(net_26), .A2(n457) );
XNOR2_X1 inst_50 ( .ZN(net_299), .A(net_147), .B(net_85) );
NOR2_X1 inst_245 ( .ZN(net_56), .A1(net_55), .A2(n3546) );
AND2_X2 inst_897 ( .A2(net_400), .ZN(n639), .A1(n141) );
NAND2_X1 inst_569 ( .ZN(net_716), .A2(net_635), .A1(net_186) );
MUX2_X2 inst_678 ( .Z(net_618), .B(n877), .A(n838), .S(n4088) );
MUX2_X2 inst_624 ( .Z(net_321), .S(n335), .B(n209), .A(n206) );
NOR2_X1 inst_260 ( .ZN(net_141), .A1(net_50), .A2(n3546) );
CLKBUF_X1 inst_854 ( .Z(n926), .A(n137) );
INV_X1 inst_784 ( .ZN(net_7), .A(n3552) );
MUX2_X2 inst_721 ( .Z(net_707), .B(n865), .A(n826), .S(n4088) );
AND2_X2 inst_902 ( .A2(net_675), .ZN(n696), .A1(n137) );
INV_X1 inst_837 ( .ZN(net_621), .A(net_611) );
OR2_X4 inst_147 ( .A2(net_679), .A1(net_454), .ZN(net_374) );
MUX2_X2 inst_744 ( .Z(net_786), .A(net_773), .B(n94), .S(n4092) );
NOR2_X1 inst_313 ( .A2(net_729), .ZN(net_463), .A1(net_446) );
NOR2_X1 inst_293 ( .ZN(net_380), .A1(net_272), .A2(net_242) );
INV_X1 inst_778 ( .ZN(net_278), .A(n422) );
MUX2_X2 inst_636 ( .Z(net_293), .S(n335), .B(n233), .A(n226) );
MUX2_X2 inst_632 ( .Z(net_130), .S(n1689), .A(n149), .B(n146) );
NAND2_X1 inst_549 ( .ZN(net_430), .A2(net_369), .A1(net_257) );
NOR2_X1 inst_234 ( .A1(net_740), .ZN(net_194), .A2(n4088) );
XOR2_X1 inst_0 ( .Z(net_79), .A(n302), .B(n293) );
NAND2_X1 inst_522 ( .ZN(net_314), .A2(net_312), .A1(n82) );
NOR3_X1 inst_184 ( .ZN(net_222), .A2(net_221), .A1(net_51), .A3(net_19) );
MUX2_X2 inst_690 ( .A(net_649), .B(net_648), .Z(net_647), .S(n4088) );
NOR2_X1 inst_236 ( .A2(net_748), .ZN(net_215), .A1(net_4) );
NAND2_X1 inst_433 ( .A2(net_160), .ZN(net_44), .A1(n131) );
NAND2_X1 inst_553 ( .ZN(net_488), .A1(net_446), .A2(net_374) );
NAND2_X1 inst_478 ( .A2(net_194), .ZN(net_191), .A1(n67) );
XNOR2_X1 inst_65 ( .ZN(net_596), .B(net_412), .A(net_383) );
NAND2_X1 inst_536 ( .A2(net_578), .ZN(net_485), .A1(net_348) );
NOR2_X1 inst_242 ( .ZN(net_51), .A1(net_50), .A2(n248) );
MUX2_X2 inst_688 ( .Z(net_644), .B(net_643), .A(net_417), .S(n4091) );
INV_X1 inst_781 ( .ZN(net_271), .A(n389) );
MUX2_X2 inst_732 ( .Z(net_736), .A(net_735), .B(net_734), .S(n4088) );
NAND2_X1 inst_516 ( .ZN(net_274), .A1(net_229), .A2(net_95) );
XNOR2_X1 inst_98 ( .ZN(net_579), .A(net_578), .B(net_533) );
INV_X1 inst_804 ( .ZN(net_165), .A(n809) );
NOR2_X1 inst_263 ( .ZN(net_318), .A1(net_164), .A2(n809) );
NOR3_X1 inst_190 ( .ZN(net_234), .A2(net_233), .A1(net_115), .A3(net_35) );
NOR3_X1 inst_185 ( .ZN(net_224), .A2(net_223), .A1(net_127), .A3(net_34) );
XOR2_X1 inst_13 ( .Z(net_363), .B(net_288), .A(n523) );
XNOR2_X1 inst_75 ( .B(net_519), .ZN(net_505), .A(net_470) );
NOR2_X1 inst_332 ( .ZN(net_518), .A2(net_517), .A1(net_477) );
OR2_X2 inst_166 ( .ZN(net_653), .A2(net_618), .A1(n4087) );
XNOR2_X1 inst_116 ( .ZN(net_632), .B(net_599), .A(net_575) );
MUX2_X2 inst_598 ( .Z(net_436), .S(n361), .A(n251), .B(n248) );
NAND3_X1 inst_416 ( .A2(net_782), .A3(net_781), .A1(net_162), .ZN(n882) );
AND4_X1 inst_868 ( .ZN(net_601), .A2(net_556), .A4(n559), .A3(n386), .A1(n245) );
OR2_X2 inst_163 ( .ZN(net_594), .A2(net_559), .A1(n1694) );
NAND2_X1 inst_471 ( .ZN(net_183), .A2(net_181), .A1(n188) );
NAND3_X1 inst_394 ( .A3(net_652), .A2(net_206), .A1(net_188), .ZN(n802) );
XNOR2_X1 inst_79 ( .ZN(net_571), .A(net_547), .B(net_521) );
INV_X1 inst_799 ( .ZN(net_158), .A(n514) );
XNOR2_X1 inst_106 ( .ZN(net_599), .B(net_570), .A(net_547) );
MUX2_X2 inst_738 ( .Z(net_767), .B(net_762), .A(net_657), .S(n2174) );
NAND2_X1 inst_422 ( .ZN(net_782), .A2(n4092), .A1(n4091) );
NOR2_X1 inst_219 ( .ZN(net_19), .A2(n281), .A1(n251) );
INV_X1 inst_840 ( .ZN(net_634), .A(net_620) );
MUX2_X2 inst_719 ( .Z(net_705), .B(n865), .A(n826), .S(n1689) );
NOR3_X1 inst_201 ( .A3(net_656), .ZN(net_422), .A2(net_421), .A1(net_372) );
MUX2_X2 inst_605 ( .Z(net_96), .S(n316), .A(n254), .B(n242) );
NOR2_X1 inst_304 ( .A2(net_547), .A1(net_377), .ZN(net_365) );
INV_X1 inst_752 ( .ZN(n593), .A(n299) );
NAND2_X1 inst_542 ( .A2(net_392), .ZN(net_369), .A1(net_368) );
NOR2_X1 inst_255 ( .ZN(net_102), .A1(net_101), .A2(n3546) );
NAND2_X1 inst_453 ( .ZN(net_399), .A2(n809), .A1(n2358) );
XNOR2_X1 inst_128 ( .ZN(net_692), .B(net_691), .A(net_680) );
XNOR2_X1 inst_73 ( .ZN(net_498), .B(net_436), .A(net_411) );
NAND2_X1 inst_493 ( .ZN(net_210), .A2(net_208), .A1(n70) );
AND2_X2 inst_896 ( .A2(net_401), .ZN(n673), .A1(n141) );
NAND3_X1 inst_378 ( .ZN(net_304), .A2(net_278), .A3(net_135), .A1(net_23) );
XOR2_X1 inst_23 ( .Z(net_578), .B(net_327), .A(n490) );
NOR2_X1 inst_339 ( .A2(net_662), .ZN(net_576), .A1(net_526) );
NAND3_X1 inst_351 ( .ZN(net_40), .A1(n1690), .A3(n1689), .A2(n158) );
AND2_X4 inst_890 ( .ZN(net_532), .A1(net_486), .A2(net_485) );
NAND3_X1 inst_361 ( .ZN(net_120), .A1(n4090), .A3(n4089), .A2(n17) );
NAND3_X1 inst_408 ( .ZN(net_758), .A3(net_743), .A1(net_214), .A2(net_170) );
NOR2_X1 inst_325 ( .ZN(net_475), .A2(net_464), .A1(net_463) );
NAND2_X1 inst_461 ( .A2(net_178), .ZN(net_171), .A1(n188) );
INV_X1 inst_829 ( .ZN(net_484), .A(net_483) );
NAND3_X1 inst_385 ( .ZN(net_551), .A1(net_493), .A2(net_492), .A3(net_485) );
INV_X1 inst_812 ( .ZN(net_583), .A(net_357) );
NOR3_X1 inst_197 ( .ZN(net_244), .A1(net_141), .A3(net_15), .A2(n374) );
MUX2_X2 inst_659 ( .A(net_527), .B(net_150), .Z(n838), .S(n4092) );
NOR2_X1 inst_250 ( .A1(net_750), .ZN(net_178), .A2(n1691) );
INV_X1 inst_848 ( .ZN(net_780), .A(net_778) );
NOR4_X1 inst_179 ( .ZN(net_541), .A3(net_459), .A4(net_456), .A2(net_430), .A1(net_395) );
XOR2_X1 inst_24 ( .Z(net_328), .A(net_327), .B(net_325) );
XNOR2_X1 inst_114 ( .ZN(net_625), .B(net_604), .A(net_469) );
INV_X1 inst_786 ( .ZN(n851), .A(n559) );
MUX2_X2 inst_617 ( .Z(net_113), .S(n4088), .A(n109), .B(n106) );
XNOR2_X1 inst_76 ( .ZN(net_504), .A(net_431), .B(net_409) );
NAND3_X1 inst_397 ( .A3(net_685), .A2(net_196), .A1(net_116), .ZN(n792) );
NAND2_X1 inst_504 ( .ZN(net_256), .A2(net_88), .A1(n523) );
OR2_X4 inst_150 ( .ZN(net_526), .A2(net_485), .A1(net_316) );
OR2_X2 inst_172 ( .ZN(net_723), .A2(net_706), .A1(n4090) );
NAND3_X1 inst_362 ( .ZN(net_121), .A1(n1690), .A3(n1689), .A2(n167) );
NOR2_X1 inst_277 ( .ZN(net_266), .A2(net_100), .A1(n411) );
XNOR2_X1 inst_83 ( .B(net_479), .A(net_388), .ZN(n1000) );
AND2_X4 inst_887 ( .A2(net_460), .ZN(net_445), .A1(n4) );
XNOR2_X1 inst_121 ( .ZN(net_660), .A(net_630), .B(net_614) );
NAND2_X1 inst_534 ( .ZN(net_457), .A1(net_363), .A2(net_357) );
NAND2_X1 inst_440 ( .A2(net_160), .ZN(net_70), .A1(n123) );
NOR2_X1 inst_306 ( .A1(net_656), .A2(net_583), .ZN(net_443) );
XOR2_X1 inst_2 ( .Z(net_81), .A(n210), .B(n206) );
MUX2_X2 inst_644 ( .Z(net_154), .S(n4089), .B(n103), .A(n100) );
MUX2_X2 inst_596 ( .Z(net_87), .S(n257), .A(n251), .B(n248) );
NAND2_X1 inst_578 ( .A1(net_748), .ZN(net_743), .A2(net_701) );
AND2_X4 inst_888 ( .A2(net_468), .ZN(net_449), .A1(n54) );
XNOR2_X1 inst_52 ( .ZN(net_547), .B(net_321), .A(n446) );
XNOR2_X1 inst_90 ( .ZN(net_544), .B(net_515), .A(net_249) );
INV_X1 inst_847 ( .ZN(net_773), .A(net_771) );
NOR2_X1 inst_267 ( .A2(net_282), .ZN(net_249), .A1(n374) );
OR3_X4 inst_140 ( .A1(net_656), .ZN(net_458), .A3(net_457), .A2(net_349) );
MUX2_X2 inst_668 ( .Z(net_637), .S(net_607), .A(net_596), .B(net_531) );
NOR2_X1 inst_221 ( .ZN(net_22), .A2(n251), .A1(n206) );
MUX2_X2 inst_748 ( .Z(net_787), .A(net_786), .B(net_785), .S(n1691) );
MUX2_X2 inst_716 ( .Z(net_702), .A(net_700), .B(net_699), .S(n1691) );
NAND2_X1 inst_556 ( .ZN(net_451), .A2(net_450), .A1(net_315) );
MUX2_X2 inst_650 ( .Z(net_481), .B(net_480), .A(net_438), .S(n4091) );
MUX2_X2 inst_637 ( .Z(net_134), .S(n4089), .A(n109), .B(n106) );
NOR2_X1 inst_289 ( .ZN(net_339), .A2(net_250), .A1(net_232) );
INV_X1 inst_792 ( .ZN(net_231), .A(n468) );
NAND2_X1 inst_547 ( .ZN(net_407), .A2(net_406), .A1(net_359) );
NAND2_X1 inst_530 ( .ZN(net_434), .A1(net_300), .A2(net_269) );
MUX2_X2 inst_720 ( .Z(net_706), .B(n865), .A(n826), .S(n4089) );
NAND2_X1 inst_432 ( .A2(net_160), .ZN(net_41), .A1(n115) );
MUX2_X2 inst_679 ( .Z(net_671), .A(net_589), .B(net_149), .S(n4092) );
NAND3_X1 inst_420 ( .ZN(net_794), .A3(net_789), .A2(net_219), .A1(net_173) );
NOR2_X1 inst_282 ( .ZN(net_273), .A1(net_221), .A2(net_108) );
NAND3_X1 inst_368 ( .ZN(net_156), .A3(net_155), .A1(n4090), .A2(n11) );
NAND2_X1 inst_513 ( .ZN(net_446), .A2(net_283), .A1(n411) );
INV_X1 inst_803 ( .ZN(net_229), .A(n411) );
INV_X1 inst_754 ( .ZN(net_59), .A(n324) );
INV_X1 inst_769 ( .ZN(net_124), .A(n248) );
XNOR2_X1 inst_44 ( .ZN(net_630), .B(net_282), .A(n374) );
NOR2_X1 inst_274 ( .A2(net_602), .A1(net_534), .ZN(net_315) );
OR2_X2 inst_174 ( .ZN(net_725), .A2(net_707), .A1(n4087) );
NAND3_X1 inst_371 ( .ZN(net_162), .A3(net_160), .A1(n4092), .A2(n118) );
MUX2_X2 inst_701 ( .Z(net_699), .A(net_627), .B(net_71), .S(n4092) );
MUX2_X2 inst_662 ( .Z(net_580), .B(net_542), .A(net_381), .S(n4091) );
NOR2_X1 inst_314 ( .ZN(net_403), .A1(net_402), .A2(net_332) );
CLKBUF_X1 inst_867 ( .Z(n144), .A(n141) );
NAND2_X1 inst_435 ( .ZN(net_60), .A2(net_59), .A1(n3550) );
OR2_X2 inst_164 ( .ZN(net_595), .A2(net_560), .A1(n1690) );
INV_X1 inst_820 ( .ZN(net_335), .A(net_334) );
XOR2_X1 inst_5 ( .Z(net_84), .A(n351), .B(n341) );
MUX2_X2 inst_597 ( .Z(net_88), .S(n341), .A(n251), .B(n248) );
MUX2_X2 inst_729 ( .Z(net_731), .A(net_696), .B(net_695), .S(n1497) );
OR2_X2 inst_157 ( .ZN(net_261), .A2(net_96), .A1(n490) );
MUX2_X2 inst_687 ( .Z(net_642), .B(net_638), .A(net_414), .S(n4091) );
INV_X1 inst_774 ( .ZN(net_227), .A(n534) );
MUX2_X2 inst_621 ( .Z(net_286), .B(n358), .A(n351), .S(n332) );
XNOR2_X1 inst_68 ( .ZN(net_478), .B(net_386), .A(net_333) );
NOR3_X1 inst_213 ( .ZN(net_713), .A3(net_711), .A2(net_662), .A1(n2174) );
MUX2_X2 inst_604 ( .Z(net_95), .A(n3548), .B(n3546), .S(n273) );
INV_X1 inst_838 ( .A(net_671), .ZN(n873) );
XNOR2_X1 inst_53 ( .ZN(net_326), .B(net_292), .A(net_291) );
MUX2_X2 inst_628 ( .Z(net_283), .S(n335), .B(n280), .A(n273) );
INV_X1 inst_753 ( .ZN(net_663), .A(n2174) );
NOR3_X1 inst_205 ( .ZN(net_524), .A1(net_464), .A3(net_463), .A2(net_393) );
INV_X1 inst_815 ( .ZN(net_691), .A(net_392) );
NAND2_X1 inst_472 ( .ZN(net_185), .A2(net_184), .A1(n52) );
NAND2_X1 inst_447 ( .ZN(net_125), .A2(net_124), .A1(n316) );
NAND3_X1 inst_380 ( .ZN(net_306), .A2(net_271), .A3(net_86), .A1(net_32) );
NAND2_X1 inst_457 ( .A2(net_181), .ZN(net_167), .A1(n176) );
AND2_X4 inst_875 ( .A2(net_124), .ZN(net_66), .A1(n206) );
MUX2_X2 inst_651 ( .A(net_420), .B(net_44), .Z(n822), .S(n4092) );
MUX2_X2 inst_665 ( .Z(net_589), .B(net_588), .A(net_380), .S(n4091) );
NOR2_X1 inst_292 ( .ZN(net_341), .A2(net_255), .A1(net_228) );
NAND3_X1 inst_379 ( .ZN(net_305), .A2(net_280), .A3(net_151), .A1(net_30) );
XNOR2_X1 inst_127 ( .ZN(net_688), .A(net_668), .B(net_605) );
CLKBUF_X1 inst_855 ( .Z(n923), .A(n141) );
NOR3_X1 inst_186 ( .ZN(net_226), .A2(net_225), .A1(net_122), .A3(net_13) );
XOR2_X1 inst_17 ( .Z(net_575), .B(net_293), .A(n422) );
MUX2_X2 inst_706 ( .A(net_642), .B(net_75), .Z(n830), .S(n4092) );
INV_X1 inst_759 ( .ZN(net_50), .A(n281) );
NAND3_X1 inst_413 ( .ZN(net_764), .A1(net_749), .A3(net_174), .A2(net_119) );
OR2_X4 inst_146 ( .A2(net_547), .ZN(net_425), .A1(net_402) );
NOR2_X1 inst_249 ( .A1(net_0), .ZN(n815), .A2(n3173) );
NOR2_X1 inst_334 ( .ZN(net_546), .A2(net_521), .A1(net_424) );
CLKBUF_X1 inst_859 ( .Z(n887), .A(n299) );
NOR3_X1 inst_187 ( .ZN(net_228), .A2(net_227), .A1(net_52), .A3(net_25) );
NOR3_X1 inst_206 ( .ZN(net_483), .A2(net_469), .A3(net_457), .A1(net_405) );
INV_X1 inst_805 ( .A(net_469), .ZN(net_364) );
XNOR2_X1 inst_122 ( .ZN(net_693), .B(net_632), .A(net_546) );
CLKBUF_X1 inst_863 ( .A(n606), .Z(n602) );
XOR2_X1 inst_25 ( .Z(net_329), .B(net_293), .A(net_289) );
INV_X1 inst_839 ( .ZN(net_672), .A(n834) );
NAND3_X1 inst_354 ( .ZN(net_98), .A1(n4088), .A3(n4087), .A2(n17) );
NAND3_X1 inst_405 ( .A3(net_741), .A2(net_193), .A1(net_37), .ZN(n747) );
NAND2_X1 inst_492 ( .ZN(net_209), .A2(net_208), .A1(n61) );
NOR2_X1 inst_240 ( .A1(net_748), .ZN(net_181), .A2(n1689) );
INV_X1 inst_817 ( .ZN(net_519), .A(net_330) );
NOR2_X1 inst_326 ( .A1(net_488), .ZN(net_487), .A2(net_460) );
XNOR2_X1 inst_110 ( .ZN(net_609), .B(net_584), .A(net_577) );
AND2_X4 inst_891 ( .ZN(net_525), .A2(net_524), .A1(net_495) );
NAND2_X1 inst_518 ( .A1(net_534), .ZN(net_307), .A2(net_163) );
XNOR2_X1 inst_74 ( .ZN(net_499), .A(net_410), .B(net_336) );
NOR2_X1 inst_288 ( .ZN(net_338), .A2(net_248), .A1(net_224) );
NAND3_X1 inst_396 ( .A3(net_678), .A2(net_199), .A1(net_98), .ZN(n757) );
NOR2_X1 inst_229 ( .ZN(net_33), .A2(n265), .A1(n251) );
XNOR2_X1 inst_99 ( .ZN(net_584), .B(net_583), .A(net_537) );
XNOR2_X1 inst_69 ( .B(net_384), .A(net_294), .ZN(n1004) );
NAND3_X1 inst_373 ( .ZN(net_239), .A1(net_65), .A3(net_21), .A2(n479) );
XNOR2_X1 inst_82 ( .B(net_478), .A(net_413), .ZN(n998) );
MUX2_X2 inst_669 ( .Z(net_636), .S(net_607), .A(net_606), .B(net_552) );
XNOR2_X1 inst_108 ( .ZN(net_604), .B(net_563), .A(net_545) );
INV_X1 inst_844 ( .ZN(net_717), .A(n828) );
MUX2_X2 inst_664 ( .Z(net_587), .B(net_586), .A(net_435), .S(n4091) );
MUX2_X2 inst_595 ( .Z(net_64), .A(n251), .B(n248), .S(n226) );
NOR2_X1 inst_283 ( .ZN(net_275), .A1(net_233), .A2(net_110) );
XOR2_X1 inst_22 ( .Z(net_348), .B(net_325), .A(n479) );
NOR2_X1 inst_311 ( .ZN(net_382), .A1(net_381), .A2(net_380) );
AND2_X2 inst_917 ( .A2(net_764), .ZN(n654), .A1(n137) );
NAND2_X1 inst_460 ( .A2(net_181), .ZN(net_170), .A1(n200) );
NAND3_X1 inst_372 ( .ZN(net_237), .A1(net_125), .A3(net_10), .A2(n490) );
OR2_X2 inst_169 ( .ZN(net_659), .A2(net_629), .A1(n4092) );
NOR2_X1 inst_215 ( .ZN(net_13), .A2(n324), .A1(n251) );
NOR2_X1 inst_307 ( .A1(net_656), .A2(net_605), .ZN(net_404) );
INV_X1 inst_767 ( .ZN(net_57), .A(n226) );
MUX2_X2 inst_638 ( .Z(net_602), .S(n332), .B(n299), .A(n293) );
NAND2_X1 inst_421 ( .ZN(n847), .A2(n556), .A1(n386) );
OR2_X2 inst_161 ( .ZN(net_592), .A2(net_557), .A1(n4090) );
NAND2_X1 inst_560 ( .ZN(net_522), .A2(net_483), .A1(n54) );
MUX2_X2 inst_749 ( .Z(net_788), .A(net_786), .B(net_785), .S(n4089) );
NAND2_X1 inst_586 ( .ZN(net_790), .A2(net_788), .A1(net_738) );
CLKBUF_X1 inst_849 ( .Z(n993), .A(n1) );
MUX2_X2 inst_702 ( .Z(net_681), .A(net_650), .B(net_131), .S(n1694) );
NAND2_X1 inst_555 ( .ZN(net_492), .A2(net_450), .A1(net_343) );
XOR2_X1 inst_16 ( .Z(net_330), .B(net_292), .A(n457) );
INV_X1 inst_816 ( .ZN(net_605), .A(net_359) );
MUX2_X2 inst_717 ( .Z(net_703), .B(n869), .A(n830), .S(n1689) );
NOR2_X1 inst_276 ( .ZN(net_265), .A2(net_99), .A1(n374) );
MUX2_X2 inst_718 ( .Z(net_704), .B(n869), .A(n830), .S(n1691) );
NAND2_X1 inst_431 ( .A2(net_8), .ZN(n845), .A1(n27) );
NAND4_X1 inst_348 ( .ZN(net_639), .A3(net_638), .A4(net_637), .A2(net_628), .A1(net_586) );
XOR2_X1 inst_3 ( .Z(net_82), .A(n226), .B(n218) );
OR2_X2 inst_156 ( .ZN(net_21), .A2(n308), .A1(n251) );
AND2_X4 inst_889 ( .ZN(net_477), .A2(net_476), .A1(n54) );
NAND2_X1 inst_577 ( .A1(net_750), .ZN(net_742), .A2(net_702) );
AND2_X4 inst_886 ( .A2(net_394), .A1(net_393), .ZN(net_370) );
INV_X1 inst_802 ( .ZN(net_8), .A(n2824) );
NAND2_X1 inst_566 ( .ZN(net_566), .A2(net_565), .A1(net_496) );
NOR2_X1 inst_296 ( .ZN(net_509), .A1(net_276), .A2(net_245) );
XNOR2_X1 inst_91 ( .ZN(net_545), .A(net_516), .B(net_472) );
AND2_X2 inst_905 ( .A2(net_682), .ZN(n667), .A1(n137) );
XNOR2_X1 inst_132 ( .ZN(net_755), .A(net_729), .B(net_720) );
NAND4_X1 inst_342 ( .ZN(net_400), .A2(net_399), .A3(net_398), .A4(net_319), .A1(net_313) );
NAND2_X1 inst_526 ( .ZN(net_320), .A2(net_318), .A1(n81) );
XOR2_X1 inst_36 ( .B(net_756), .Z(net_588), .A(net_525) );
MUX2_X2 inst_656 ( .Z(net_558), .B(n861), .A(n822), .S(n4088) );
MUX2_X2 inst_645 ( .Z(net_159), .S(net_158), .A(net_124), .B(n242) );
NAND2_X1 inst_463 ( .A2(net_178), .ZN(net_173), .A1(n176) );
NAND2_X1 inst_503 ( .ZN(net_366), .A2(net_292), .A1(n457) );
XNOR2_X1 inst_96 ( .ZN(net_570), .A(net_569), .B(net_568) );
XNOR2_X1 inst_45 ( .B(net_469), .ZN(net_334), .A(n54) );
NAND2_X1 inst_451 ( .ZN(net_151), .A2(net_55), .A1(n254) );
XNOR2_X1 inst_101 ( .ZN(net_585), .A(net_544), .B(net_487) );
NOR2_X1 inst_319 ( .A1(net_583), .ZN(net_476), .A2(net_375) );
NOR2_X1 inst_269 ( .A2(net_327), .ZN(net_253), .A1(n490) );
NAND2_X1 inst_458 ( .A2(net_181), .ZN(net_168), .A1(n194) );
NAND2_X1 inst_444 ( .A2(net_160), .ZN(net_75), .A1(n112) );
NAND3_X1 inst_400 ( .ZN(net_753), .A1(net_726), .A2(net_216), .A3(net_182) );
INV_X1 inst_797 ( .ZN(n611), .A(n338) );
MUX2_X2 inst_614 ( .Z(net_109), .B(n3552), .A(n3550), .S(n341) );
MUX2_X2 inst_686 ( .Z(net_641), .B(net_637), .A(net_415), .S(n4091) );
MUX2_X2 inst_649 ( .A(net_436), .Z(net_420), .B(net_335), .S(n4091) );
INV_X1 inst_821 ( .ZN(net_412), .A(net_348) );
MUX2_X2 inst_741 ( .Z(net_772), .A(net_770), .B(net_769), .S(n4091) );
NOR2_X1 inst_261 ( .ZN(net_145), .A1(net_101), .A2(n248) );
NAND2_X1 inst_514 ( .ZN(net_264), .A2(net_87), .A1(n389) );
NAND2_X1 inst_500 ( .ZN(net_219), .A2(net_217), .A1(n179) );
NAND2_X1 inst_510 ( .ZN(net_389), .A2(net_293), .A1(n422) );
NOR2_X1 inst_268 ( .ZN(net_250), .A2(net_91), .A1(n468) );
MUX2_X2 inst_685 ( .Z(net_640), .B(net_636), .S(n3724), .A(n123) );
NAND3_X1 inst_369 ( .ZN(net_157), .A3(net_155), .A1(n4090), .A2(n14) );
NAND2_X1 inst_550 ( .ZN(net_470), .A2(net_428), .A1(net_377) );
XNOR2_X1 inst_63 ( .ZN(net_411), .A(net_340), .B(net_159) );
XNOR2_X1 inst_119 ( .ZN(net_645), .B(net_608), .A(net_602) );
INV_X1 inst_830 ( .ZN(net_506), .A(net_505) );
MUX2_X2 inst_603 ( .Z(net_94), .A(n254), .B(n242), .S(n206) );
NOR2_X1 inst_327 ( .A1(net_503), .A2(net_462), .ZN(n632) );
MUX2_X2 inst_676 ( .Z(net_616), .B(n877), .A(n838), .S(n1689) );
XNOR2_X1 inst_85 ( .ZN(net_581), .A(net_536), .B(net_491) );
NOR2_X1 inst_291 ( .ZN(net_340), .A2(net_254), .A1(net_226) );
NOR2_X1 inst_266 ( .ZN(net_248), .A2(net_45), .A1(n457) );
INV_X1 inst_776 ( .ZN(net_5), .A(n1691) );
AND2_X2 inst_900 ( .A2(net_624), .ZN(n661), .A1(n137) );
AND3_X2 inst_874 ( .A1(net_683), .A2(net_643), .A3(n623), .ZN(n585) );
NAND2_X1 inst_473 ( .ZN(net_186), .A2(net_184), .A1(n53) );
CLKBUF_X1 inst_866 ( .Z(n298), .A(n293) );
NOR2_X1 inst_217 ( .ZN(net_15), .A2(n3548), .A1(n281) );
NAND2_X1 inst_572 ( .ZN(net_700), .A2(net_659), .A1(net_185) );
MUX2_X2 inst_742 ( .Z(net_778), .A(net_777), .B(net_776), .S(n4091) );
XNOR2_X1 inst_77 ( .ZN(net_549), .B(net_534), .A(net_486) );
OR2_X2 inst_171 ( .ZN(net_722), .A2(net_705), .A1(n1690) );
MUX2_X2 inst_691 ( .Z(net_650), .A(net_649), .B(net_648), .S(n1691) );
NAND2_X1 inst_558 ( .ZN(net_500), .A2(net_461), .A1(n4) );
NAND2_X1 inst_427 ( .ZN(n809), .A2(n31), .A1(n27) );
NOR2_X1 inst_257 ( .ZN(net_122), .A1(net_59), .A2(n248) );
MUX2_X2 inst_594 ( .Z(net_45), .A(n254), .B(n242), .S(n210) );
OR2_X4 inst_145 ( .ZN(net_428), .A2(net_402), .A1(net_389) );
NOR2_X1 inst_290 ( .ZN(net_351), .A1(net_268), .A2(net_240) );
NAND3_X1 inst_374 ( .ZN(net_300), .A3(net_60), .A1(net_16), .A2(n503) );
NOR2_X1 inst_272 ( .ZN(net_259), .A2(net_94), .A1(n446) );
NAND2_X1 inst_502 ( .ZN(net_251), .A2(net_64), .A1(n422) );
XNOR2_X1 inst_103 ( .ZN(net_597), .A(net_596), .B(net_550) );
NAND2_X1 inst_485 ( .ZN(net_200), .A2(net_197), .A1(n73) );
INV_X1 inst_814 ( .ZN(net_536), .A(net_363) );
INV_X1 inst_770 ( .ZN(net_48), .A(n351) );
NAND2_X1 inst_565 ( .A2(net_565), .ZN(net_564), .A1(net_453) );
NOR2_X1 inst_248 ( .A2(net_750), .ZN(net_217), .A1(net_5) );
CLKBUF_X1 inst_861 ( .A(n629), .Z(n618) );
MUX2_X2 inst_672 ( .Z(net_649), .A(net_582), .B(net_69), .S(n4092) );
MUX2_X2 inst_622 ( .Z(net_288), .B(n348), .A(n341), .S(n332) );
OR4_X1 inst_138 ( .A1(net_539), .A2(net_520), .A4(net_367), .A3(net_252), .ZN(n621) );
NAND3_X1 inst_389 ( .ZN(net_624), .A3(net_595), .A2(net_220), .A1(net_166) );
INV_X1 inst_789 ( .ZN(net_225), .A(n503) );
NAND3_X1 inst_357 ( .ZN(net_116), .A1(n4090), .A3(n4089), .A2(n20) );
NAND3_X1 inst_409 ( .ZN(net_759), .A3(net_742), .A1(net_211), .A2(net_180) );
AND2_X2 inst_899 ( .A2(net_623), .ZN(n693), .A1(n137) );
INV_X1 inst_809 ( .ZN(net_316), .A(net_315) );
AND2_X4 inst_881 ( .ZN(net_368), .A2(net_285), .A1(n389) );
INV_X1 inst_822 ( .ZN(net_352), .A(net_351) );
AND2_X2 inst_913 ( .A2(net_759), .ZN(n676), .A1(n137) );
NOR4_X1 inst_180 ( .ZN(net_556), .A3(n998), .A2(n1004), .A1(n1002), .A4(n1000) );
MUX2_X2 inst_703 ( .Z(net_682), .A(net_651), .B(net_129), .S(n1690) );
XOR2_X1 inst_33 ( .Z(net_432), .A(net_354), .B(net_341) );
NOR2_X1 inst_312 ( .ZN(net_450), .A2(net_412), .A1(net_383) );
MUX2_X2 inst_660 ( .Z(net_612), .S(net_574), .A(net_573), .B(net_568) );
AND2_X2 inst_912 ( .A2(net_763), .ZN(n679), .A1(n137) );
MUX2_X2 inst_731 ( .A(net_735), .B(net_734), .Z(net_733), .S(n1691) );
MUX2_X2 inst_609 ( .Z(net_103), .A(n3548), .B(n3546), .S(n324) );
NAND2_X1 inst_517 ( .ZN(net_279), .A1(net_278), .A2(net_105) );
NOR2_X1 inst_309 ( .A2(net_536), .ZN(net_465), .A1(net_421) );
NOR2_X1 inst_232 ( .ZN(net_36), .A2(n3548), .A1(n341) );
NAND4_X1 inst_347 ( .ZN(net_528), .A1(net_467), .A2(net_407), .A4(net_361), .A3(net_258) );
INV_X1 inst_768 ( .ZN(net_3), .A(n332) );
INV_X1 inst_795 ( .ZN(n599), .A(n348) );
MUX2_X2 inst_663 ( .Z(net_582), .B(net_581), .A(net_482), .S(n4091) );
NOR2_X1 inst_301 ( .ZN(net_346), .A2(net_266), .A1(net_230) );
NAND3_X1 inst_363 ( .ZN(net_123), .A1(n4088), .A3(n4087), .A2(n40) );
INV_X1 inst_755 ( .ZN(net_155), .A(n4089) );
XOR2_X1 inst_27 ( .Z(net_568), .A(net_402), .B(net_260) );
NOR2_X1 inst_247 ( .A1(net_740), .ZN(net_208), .A2(net_136) );
NOR2_X1 inst_297 ( .ZN(net_510), .A2(net_259), .A1(net_238) );
NAND3_X1 inst_403 ( .A3(net_739), .A2(net_187), .A1(net_117), .ZN(n787) );
NOR2_X1 inst_302 ( .ZN(net_347), .A2(net_265), .A1(net_222) );
NOR2_X1 inst_310 ( .A1(net_534), .ZN(net_493), .A2(net_379) );
NOR2_X1 inst_322 ( .A2(net_490), .ZN(net_472), .A1(net_468) );
MUX2_X2 inst_673 ( .Z(net_611), .B(net_610), .A(net_509), .S(n4091) );
NOR2_X1 inst_253 ( .ZN(net_295), .A1(net_3), .A2(n338) );
NOR3_X1 inst_211 ( .A1(net_667), .A3(net_619), .A2(net_610), .ZN(n575) );
MUX2_X2 inst_619 ( .Z(net_325), .S(n332), .B(n315), .A(n308) );
MUX2_X2 inst_681 ( .Z(net_620), .B(net_619), .A(net_510), .S(n4091) );
OR2_X2 inst_162 ( .ZN(net_593), .A2(net_558), .A1(n4087) );
NAND2_X1 inst_589 ( .A2(net_794), .ZN(n690), .A1(n137) );
NAND2_X1 inst_561 ( .A2(net_541), .ZN(net_540), .A1(net_502) );
INV_X1 inst_794 ( .ZN(net_738), .A(n4090) );
NAND3_X1 inst_412 ( .ZN(net_763), .A3(net_728), .A2(net_218), .A1(net_179) );
NAND2_X1 inst_449 ( .ZN(net_142), .A2(net_77), .A1(n3550) );
MUX2_X2 inst_639 ( .Z(net_469), .B(n366), .A(n361), .S(n332) );
AND2_X4 inst_877 ( .A2(net_160), .ZN(net_71), .A1(n122) );
OR2_X2 inst_155 ( .ZN(net_10), .A2(n316), .A1(n251) );
NAND2_X1 inst_464 ( .A2(net_181), .ZN(net_174), .A1(n191) );
AND3_X4 inst_871 ( .ZN(net_664), .A1(net_663), .A2(net_662), .A3(net_661) );
MUX2_X2 inst_602 ( .Z(net_93), .S(n265), .A(n254), .B(n242) );
XNOR2_X1 inst_59 ( .ZN(net_386), .A(net_323), .B(net_296) );
XNOR2_X1 inst_135 ( .ZN(net_766), .B(net_756), .A(net_755) );
NAND4_X1 inst_341 ( .A2(net_399), .A3(net_398), .ZN(net_397), .A1(net_311), .A4(net_301) );
NOR3_X1 inst_196 ( .ZN(net_243), .A1(net_102), .A3(net_17), .A2(n400) );
NAND2_X1 inst_532 ( .ZN(net_439), .A1(net_302), .A2(net_274) );
XNOR2_X1 inst_55 ( .B(net_417), .A(net_416), .ZN(net_336) );
XOR2_X1 inst_37 ( .Z(net_548), .A(net_547), .B(net_546) );
MUX2_X2 inst_641 ( .Z(net_148), .B(n3552), .A(n3550), .S(n210) );
NAND2_X1 inst_498 ( .ZN(net_216), .A2(net_215), .A1(n173) );
MUX2_X2 inst_740 ( .Z(net_771), .A(net_770), .B(net_769), .S(n4091) );
MUX2_X2 inst_684 ( .Z(net_629), .B(net_628), .A(net_434), .S(n4091) );
NOR2_X1 inst_264 ( .ZN(net_312), .A2(n809), .A1(n2358) );
XNOR2_X1 inst_84 ( .A(net_729), .ZN(net_542), .B(net_489) );
MUX2_X2 inst_723 ( .Z(net_709), .B(n869), .A(n830), .S(n4089) );
OR2_X2 inst_173 ( .ZN(net_724), .A2(net_710), .A1(n4087) );
NOR2_X1 inst_298 ( .ZN(net_355), .A1(net_277), .A2(net_246) );
NOR2_X1 inst_303 ( .A2(net_656), .ZN(net_406), .A1(net_309) );
MUX2_X2 inst_611 ( .Z(net_106), .B(n3552), .A(n3550), .S(n265) );
NOR2_X1 inst_224 ( .ZN(net_26), .A2(n3548), .A1(n210) );
XNOR2_X1 inst_42 ( .ZN(net_43), .A(n369), .B(n361) );
NOR2_X1 inst_287 ( .ZN(net_482), .A1(net_281), .A2(net_241) );
NOR2_X1 inst_323 ( .ZN(net_473), .A2(net_427), .A1(net_365) );
MUX2_X2 inst_618 ( .Z(net_290), .S(n332), .B(n331), .A(n324) );
NAND2_X1 inst_426 ( .ZN(net_18), .A2(n3552), .A1(n273) );
NAND2_X1 inst_588 ( .ZN(net_792), .A2(net_784), .A1(net_748) );
MUX2_X2 inst_648 ( .A(net_416), .Z(net_391), .B(net_390), .S(n3724) );
NAND3_X1 inst_350 ( .ZN(net_37), .A1(n4088), .A3(n4087), .A2(n37) );
NOR2_X1 inst_231 ( .ZN(net_35), .A2(n251), .A1(n234) );
NOR2_X1 inst_270 ( .ZN(net_254), .A2(net_42), .A1(n503) );
NAND2_X1 inst_474 ( .A2(net_197), .ZN(net_187), .A1(n43) );
INV_X1 inst_793 ( .ZN(n606), .A(n549) );
INV_X1 inst_766 ( .ZN(net_46), .A(n218) );
MUX2_X2 inst_715 ( .Z(net_701), .A(net_700), .B(net_699), .S(n1689) );
XOR2_X1 inst_26 ( .A(net_630), .Z(net_480), .B(n4) );
NAND2_X1 inst_437 ( .A2(net_124), .ZN(net_65), .A1(n308) );
NAND2_X1 inst_490 ( .ZN(net_206), .A2(net_203), .A1(n70) );
INV_X1 inst_801 ( .ZN(net_221), .A(n374) );
MUX2_X2 inst_626 ( .Z(net_291), .S(n335), .B(n225), .A(n218) );
MUX2_X2 inst_692 ( .Z(net_651), .A(net_649), .B(net_648), .S(n1689) );
XNOR2_X1 inst_70 ( .B(net_387), .A(net_298), .ZN(n1002) );
AND3_X4 inst_870 ( .ZN(net_395), .A1(net_394), .A2(net_393), .A3(net_392) );
XNOR2_X1 inst_129 ( .ZN(net_720), .B(net_691), .A(net_687) );
NOR3_X1 inst_189 ( .ZN(net_232), .A2(net_231), .A1(net_61), .A3(net_9) );
XOR2_X1 inst_11 ( .Z(net_357), .B(net_286), .A(n534) );
MUX2_X2 inst_631 ( .Z(net_129), .S(n1689), .A(n155), .B(n152) );
NOR3_X1 inst_188 ( .ZN(net_230), .A2(net_229), .A1(net_78), .A3(net_29) );
XOR2_X1 inst_14 ( .Z(net_392), .B(net_289), .A(n435) );
NAND2_X1 inst_475 ( .A2(net_197), .ZN(net_188), .A1(n67) );
NAND2_X1 inst_441 ( .A2(net_160), .ZN(net_72), .A1(n126) );
XOR2_X1 inst_31 ( .Z(net_431), .A(net_353), .B(net_339) );
NAND2_X1 inst_528 ( .ZN(net_414), .A2(net_261), .A1(net_237) );
CLKBUF_X1 inst_865 ( .A(n621), .Z(n591) );
NOR2_X1 inst_252 ( .ZN(net_78), .A1(net_77), .A2(n248) );
AND2_X2 inst_903 ( .A2(net_684), .A1(net_11), .ZN(n818) );
INV_X1 inst_798 ( .ZN(n850), .A(n562) );
XNOR2_X1 inst_62 ( .ZN(net_408), .B(net_346), .A(net_345) );
INV_X1 inst_808 ( .ZN(net_310), .A(net_309) );
INV_X1 inst_777 ( .ZN(net_235), .A(n400) );
NAND2_X1 inst_557 ( .ZN(net_494), .A1(net_493), .A2(net_492) );
NOR2_X1 inst_251 ( .A1(net_164), .ZN(net_76), .A2(n87) );
NAND3_X1 inst_352 ( .ZN(net_62), .A1(n1690), .A3(n1689), .A2(n164) );
NAND2_X1 inst_575 ( .ZN(net_739), .A1(net_738), .A2(net_697) );
NAND3_X1 inst_398 ( .A3(net_686), .A2(net_192), .A1(net_143), .ZN(n752) );
INV_X1 inst_846 ( .ZN(net_735), .A(n824) );
NOR2_X1 inst_286 ( .ZN(net_281), .A1(net_280), .A2(net_109) );
NAND2_X1 inst_436 ( .A2(net_160), .ZN(net_63), .A1(n113) );
AND2_X4 inst_879 ( .A2(net_160), .ZN(net_149), .A1(n128) );
INV_X1 inst_823 ( .ZN(net_356), .A(net_355) );
NAND2_X1 inst_484 ( .ZN(net_199), .A2(net_194), .A1(n73) );
MUX2_X2 inst_627 ( .Z(net_282), .S(n335), .B(n288), .A(n281) );
NOR2_X1 inst_300 ( .ZN(net_345), .A2(net_267), .A1(net_236) );
XNOR2_X1 inst_102 ( .ZN(net_777), .B(net_553), .A(net_504) );
XOR2_X1 inst_32 ( .B(net_583), .Z(net_512), .A(net_350) );
NAND4_X1 inst_344 ( .ZN(net_418), .A1(net_417), .A2(net_416), .A3(net_415), .A4(net_414) );
NAND2_X1 inst_428 ( .ZN(net_23), .A2(n242), .A1(n226) );
NAND2_X1 inst_446 ( .A2(net_160), .ZN(net_104), .A1(n117) );
NAND3_X1 inst_364 ( .ZN(net_137), .A1(net_136), .A3(n4087), .A2(n11) );
OR2_X4 inst_144 ( .ZN(net_438), .A1(net_273), .A2(net_244) );
MUX2_X2 inst_629 ( .Z(net_292), .S(n335), .B(n217), .A(n210) );
NOR3_X1 inst_195 ( .ZN(net_242), .A1(net_39), .A3(net_28), .A2(n389) );
NAND3_X1 inst_407 ( .A3(net_725), .A2(net_205), .A1(net_189), .ZN(n732) );
INV_X1 inst_824 ( .ZN(net_373), .A(net_372) );
INV_X1 inst_791 ( .ZN(net_750), .A(n1694) );
MUX2_X2 inst_623 ( .Z(net_287), .S(n335), .B(n272), .A(n265) );
NAND3_X1 inst_411 ( .ZN(net_761), .A1(net_746), .A3(net_177), .A2(net_114) );
XNOR2_X1 inst_97 ( .ZN(net_577), .A(net_562), .B(net_517) );
MUX2_X2 inst_616 ( .Z(net_111), .B(n3552), .A(n3550), .S(n351) );
AND2_X2 inst_898 ( .A2(net_396), .ZN(n715), .A1(n141) );
AND2_X4 inst_880 ( .A2(net_321), .ZN(net_252), .A1(n446) );
INV_X1 inst_775 ( .ZN(net_4), .A(n1689) );
XNOR2_X1 inst_124 ( .ZN(net_680), .A(net_679), .B(net_631) );
NAND2_X1 inst_533 ( .ZN(net_530), .A1(net_303), .A2(net_279) );
MUX2_X2 inst_620 ( .Z(net_289), .S(n335), .B(n241), .A(n234) );
MUX2_X2 inst_652 ( .Z(net_513), .B(net_512), .A(net_351), .S(n4091) );
MUX2_X2 inst_680 ( .A(net_587), .B(net_74), .Z(n834), .S(n4092) );
INV_X1 inst_785 ( .ZN(net_233), .A(n435) );
MUX2_X2 inst_737 ( .A(net_737), .B(net_134), .Z(n712), .S(n4090) );
AND2_X4 inst_876 ( .A2(net_160), .ZN(net_69), .A1(n119) );
XNOR2_X1 inst_137 ( .ZN(net_776), .B(net_768), .A(net_731) );
MUX2_X2 inst_677 ( .Z(net_617), .B(n877), .A(n838), .S(n4089) );
NAND2_X1 inst_425 ( .ZN(net_16), .A2(n3552), .A1(n324) );
NAND2_X1 inst_545 ( .A1(net_575), .ZN(net_423), .A2(net_330) );
XNOR2_X1 inst_130 ( .ZN(net_730), .B(net_729), .A(net_692) );
MUX2_X2 inst_722 ( .Z(net_708), .B(n865), .A(n826), .S(n1691) );
NOR2_X1 inst_227 ( .ZN(net_29), .A2(n273), .A1(n251) );
NAND3_X1 inst_399 ( .ZN(net_752), .A1(net_722), .A3(net_168), .A2(net_62) );
INV_X1 inst_760 ( .ZN(net_1), .A(n254) );
MUX2_X2 inst_746 ( .A(net_786), .B(net_785), .Z(net_783), .S(n4088) );
NAND2_X1 inst_527 ( .ZN(net_415), .A2(net_263), .A1(net_239) );
NOR2_X1 inst_226 ( .ZN(net_28), .A2(n3548), .A1(n257) );
OR2_X2 inst_176 ( .ZN(net_727), .A2(net_708), .A1(n1694) );
XNOR2_X1 inst_58 ( .ZN(net_385), .A(net_329), .B(net_322) );
NAND3_X1 inst_414 ( .ZN(net_765), .A1(net_751), .A3(net_175), .A2(net_92) );
XNOR2_X1 inst_87 ( .ZN(net_535), .B(net_534), .A(net_532) );
XNOR2_X1 inst_61 ( .ZN(net_388), .B(net_324), .A(net_284) );
NAND2_X1 inst_562 ( .ZN(net_574), .A2(net_541), .A1(net_500) );
NAND2_X1 inst_531 ( .ZN(net_354), .A2(net_305), .A1(net_256) );
NOR3_X1 inst_203 ( .ZN(net_456), .A1(net_455), .A2(net_454), .A3(net_452) );
NOR3_X1 inst_212 ( .ZN(net_712), .A3(net_711), .A2(net_665), .A1(net_663) );
NAND2_X1 inst_499 ( .ZN(net_218), .A2(net_217), .A1(n173) );
NOR2_X1 inst_335 ( .A1(net_756), .ZN(net_523), .A2(net_475) );
MUX2_X2 inst_674 ( .Z(net_613), .B(net_612), .A(net_355), .S(n4091) );
INV_X1 inst_800 ( .ZN(net_748), .A(n1690) );
NAND2_X1 inst_466 ( .A2(net_178), .ZN(net_176), .A1(n194) );
INV_X1 inst_780 ( .ZN(net_160), .A(n4091) );
MUX2_X2 inst_658 ( .Z(net_560), .B(n861), .A(n822), .S(n1689) );
XOR2_X1 inst_10 ( .Z(net_394), .B(net_285), .A(n389) );
XOR2_X1 inst_4 ( .Z(net_83), .A(n273), .B(n265) );
INV_X1 inst_832 ( .ZN(net_543), .A(net_542) );
NAND2_X1 inst_456 ( .A2(net_181), .ZN(net_166), .A1(n182) );
NAND2_X1 inst_581 ( .ZN(net_749), .A1(net_748), .A2(net_732) );
MUX2_X2 inst_600 ( .Z(net_90), .S(n308), .A(n254), .B(n242) );
XOR2_X1 inst_28 ( .Z(net_573), .A(net_402), .B(net_389) );
NOR2_X1 inst_275 ( .ZN(net_262), .A2(net_97), .A1(n435) );
CLKBUF_X1 inst_858 ( .Z(n889), .A(n299) );
XNOR2_X1 inst_117 ( .ZN(net_694), .A(net_600), .B(net_506) );
NAND2_X1 inst_438 ( .A2(net_160), .ZN(net_67), .A1(n121) );
NAND2_X1 inst_501 ( .ZN(net_220), .A2(net_215), .A1(n185) );
XNOR2_X1 inst_49 ( .ZN(net_298), .A(net_80), .B(net_79) );
NOR3_X1 inst_204 ( .A1(net_756), .ZN(net_459), .A3(net_455), .A2(net_446) );
NAND2_X1 inst_587 ( .ZN(net_791), .A2(net_783), .A1(net_740) );
MUX2_X2 inst_666 ( .A(net_555), .B(net_72), .Z(n877), .S(n4092) );
OR2_X4 inst_154 ( .ZN(net_491), .A2(net_490), .A1(net_449) );
MUX2_X2 inst_592 ( .Z(net_534), .S(n332), .B(n307), .A(n302) );
NAND2_X1 inst_546 ( .ZN(net_447), .A2(net_331), .A1(n4) );
NOR2_X1 inst_324 ( .ZN(net_474), .A2(net_466), .A1(net_465) );
AND2_X2 inst_910 ( .A2(net_753), .ZN(n645), .A1(n137) );
NAND2_X1 inst_465 ( .A2(net_178), .ZN(net_175), .A1(n191) );
MUX2_X2 inst_704 ( .Z(net_684), .B(net_640), .A(net_419), .S(n3717) );
XNOR2_X1 inst_109 ( .ZN(net_608), .B(net_579), .A(net_534) );
XNOR2_X1 inst_54 ( .A(net_364), .ZN(net_333), .B(net_144) );
MUX2_X2 inst_693 ( .S(net_774), .B(net_621), .A(net_68), .Z(n865) );
NAND2_X1 inst_570 ( .A1(net_738), .ZN(net_677), .A2(net_646) );
NAND3_X1 inst_390 ( .A3(net_603), .A1(net_451), .A2(net_307), .ZN(n629) );
MUX2_X2 inst_640 ( .Z(net_144), .B(n372), .A(n369), .S(n332) );
XNOR2_X1 inst_43 ( .ZN(net_402), .B(net_291), .A(n468) );
NAND3_X1 inst_359 ( .ZN(net_118), .A1(n1694), .A3(n1691), .A2(n158) );
INV_X1 inst_765 ( .ZN(net_38), .A(n257) );
NOR2_X1 inst_256 ( .ZN(net_115), .A1(net_53), .A2(n248) );
MUX2_X2 inst_694 ( .S(net_774), .B(net_622), .A(net_63), .Z(n869) );
XNOR2_X1 inst_94 ( .ZN(net_553), .B(net_507), .A(net_408) );
NAND2_X1 inst_454 ( .A2(net_165), .ZN(n656), .A1(n140) );
MUX2_X2 inst_630 ( .Z(net_128), .S(n335), .B(n292), .A(n289) );
NAND3_X1 inst_375 ( .ZN(net_301), .A3(net_165), .A1(n2358), .A2(n23) );
AND2_X2 inst_904 ( .A2(net_681), .ZN(n699), .A1(n137) );
NAND3_X1 inst_401 ( .ZN(net_754), .A1(net_727), .A3(net_176), .A2(net_153) );
NOR2_X1 inst_262 ( .ZN(net_146), .A1(net_126), .A2(n3546) );
NAND2_X1 inst_512 ( .ZN(net_377), .A2(net_291), .A1(n468) );
AND2_X2 inst_908 ( .A2(net_754), .ZN(n685), .A1(n137) );
NAND3_X1 inst_355 ( .ZN(net_112), .A1(n4090), .A3(n4089), .A2(n40) );
NOR2_X1 inst_243 ( .ZN(net_52), .A1(net_48), .A2(n248) );
NOR2_X1 inst_285 ( .ZN(net_277), .A1(net_231), .A2(net_107) );
MUX2_X2 inst_591 ( .Z(net_327), .S(n332), .B(n323), .A(n316) );
NAND2_X1 inst_424 ( .ZN(net_12), .A2(n3552), .A1(n226) );
INV_X1 inst_782 ( .ZN(net_164), .A(n2358) );
NAND2_X1 inst_497 ( .A2(net_215), .ZN(net_214), .A1(n170) );
NOR2_X1 inst_218 ( .ZN(net_17), .A2(n3548), .A1(n265) );
XOR2_X1 inst_15 ( .Z(net_359), .B(net_290), .A(n503) );
INV_X1 inst_757 ( .ZN(net_740), .A(n4087) );
MUX2_X2 inst_647 ( .Z(net_435), .B(net_7), .S(n514), .A(n3546) );
NAND4_X1 inst_343 ( .ZN(net_401), .A2(net_399), .A3(net_398), .A4(net_320), .A1(net_308) );
XOR2_X1 inst_6 ( .Z(net_85), .A(n289), .B(n281) );
NOR3_X1 inst_194 ( .ZN(net_241), .A1(net_56), .A3(net_36), .A2(n523) );
NAND2_X1 inst_543 ( .ZN(net_452), .A1(net_394), .A2(net_358) );
NOR2_X1 inst_337 ( .A2(net_541), .ZN(net_539), .A1(net_503) );
INV_X1 inst_787 ( .ZN(net_53), .A(n234) );
INV_X1 inst_825 ( .ZN(net_376), .A(net_375) );
INV_X1 inst_833 ( .ZN(net_591), .A(net_590) );
MUX2_X2 inst_670 ( .Z(net_643), .S(net_607), .A(net_549), .B(net_535) );
XNOR2_X1 inst_123 ( .ZN(net_668), .A(net_625), .B(net_583) );
NAND2_X1 inst_509 ( .A2(net_290), .ZN(net_258), .A1(n503) );
NOR2_X1 inst_299 ( .ZN(net_344), .A2(net_262), .A1(net_234) );
MUX2_X2 inst_699 ( .Z(net_673), .A(net_672), .B(net_671), .S(n1691) );
CLKBUF_X1 inst_864 ( .A(n604), .Z(n594) );
NAND3_X1 inst_418 ( .A3(net_791), .A2(net_207), .A1(net_138), .ZN(n767) );
NAND2_X1 inst_476 ( .A2(net_194), .ZN(net_189), .A1(n46) );
XNOR2_X1 inst_118 ( .A(net_636), .B(net_390), .ZN(n813) );
XNOR2_X1 inst_86 ( .ZN(net_606), .A(net_602), .B(net_494) );
OR2_X4 inst_153 ( .ZN(net_489), .A1(net_488), .A2(net_445) );
XOR2_X1 inst_20 ( .Z(net_323), .A(net_288), .B(net_286) );
NAND2_X1 inst_442 ( .A2(net_160), .ZN(net_73), .A1(n116) );
MUX2_X2 inst_613 ( .Z(net_108), .B(n3552), .A(n3550), .S(n281) );
XOR2_X1 inst_38 ( .A(net_578), .Z(net_550), .B(net_549) );
MUX2_X2 inst_714 ( .A(net_700), .B(net_699), .Z(net_698), .S(n4088) );
NAND3_X1 inst_381 ( .ZN(net_440), .A2(net_439), .A3(net_438), .A1(net_382) );
MUX2_X2 inst_726 ( .A(net_717), .B(net_716), .Z(net_715), .S(n1689) );
NOR2_X1 inst_295 ( .ZN(net_508), .A1(net_275), .A2(net_247) );
NAND4_X1 inst_349 ( .ZN(net_667), .A4(net_633), .A1(net_554), .A2(net_543), .A3(net_480) );
NAND2_X1 inst_483 ( .ZN(net_198), .A2(net_197), .A1(n91) );
NAND2_X1 inst_576 ( .ZN(net_741), .A1(net_740), .A2(net_698) );
AND2_X4 inst_883 ( .ZN(net_342), .A2(net_325), .A1(n479) );
NOR3_X1 inst_209 ( .ZN(net_565), .A1(net_523), .A3(net_370), .A2(net_368) );
NOR2_X1 inst_259 ( .A1(net_164), .ZN(net_139), .A2(n34) );
XOR2_X1 inst_40 ( .Z(net_590), .A(net_575), .B(net_574) );
NOR2_X1 inst_320 ( .ZN(net_427), .A2(net_425), .A1(net_389) );
OR2_X2 inst_167 ( .ZN(net_654), .A2(net_615), .A1(n1694) );
MUX2_X2 inst_607 ( .Z(net_99), .S(n281), .A(n254), .B(n242) );
NOR2_X1 inst_246 ( .ZN(net_61), .A1(net_46), .A2(n248) );
INV_X1 inst_756 ( .ZN(net_223), .A(n457) );
MUX2_X2 inst_635 ( .Z(net_133), .S(n4088), .B(n103), .A(n100) );
INV_X1 inst_807 ( .A(net_534), .ZN(net_343) );
XNOR2_X1 inst_95 ( .ZN(net_567), .B(net_529), .A(net_488) );
MUX2_X2 inst_705 ( .A(net_641), .B(net_73), .Z(n828), .S(n4092) );
XOR2_X1 inst_1 ( .Z(net_80), .A(n316), .B(n308) );
AND2_X2 inst_911 ( .A2(net_761), .ZN(n682), .A1(n137) );
XNOR2_X1 inst_72 ( .B(net_605), .ZN(net_497), .A(net_490) );
NAND2_X1 inst_519 ( .A2(net_312), .ZN(net_308), .A1(n26) );
NAND2_X1 inst_439 ( .A2(net_160), .ZN(net_68), .A1(n114) );
AND2_X2 inst_909 ( .A2(net_752), .ZN(n651), .A1(n137) );
NOR2_X1 inst_331 ( .A2(net_517), .ZN(net_516), .A1(net_476) );
NAND2_X1 inst_582 ( .ZN(net_751), .A1(net_750), .A2(net_733) );
MUX2_X2 inst_735 ( .A(net_714), .B(net_154), .Z(n777), .S(n4090) );
MUX2_X2 inst_683 ( .Z(net_627), .B(net_626), .A(net_508), .S(n4091) );
XNOR2_X1 inst_115 ( .ZN(net_631), .A(net_630), .B(net_598) );
NOR2_X1 inst_235 ( .ZN(net_39), .A1(net_38), .A2(n3546) );
INV_X1 inst_750 ( .ZN(net_55), .A(n341) );
NOR3_X1 inst_210 ( .ZN(net_603), .A2(net_602), .A1(net_576), .A3(net_379) );
NOR2_X1 inst_317 ( .ZN(net_464), .A1(net_454), .A2(net_426) );
AND2_X2 inst_894 ( .ZN(n810), .A2(n145), .A1(n141) );
MUX2_X2 inst_667 ( .Z(net_619), .S(net_574), .A(net_571), .B(net_548) );
NOR2_X1 inst_278 ( .ZN(net_267), .A2(net_93), .A1(n400) );
NAND2_X1 inst_467 ( .A2(net_178), .ZN(net_177), .A1(n197) );
INV_X1 inst_761 ( .ZN(net_774), .A(n4092) );
NOR2_X1 inst_239 ( .A1(net_738), .ZN(net_197), .A2(n4089) );
XNOR2_X1 inst_105 ( .ZN(net_598), .B(net_567), .A(net_565) );
NAND2_X1 inst_488 ( .ZN(net_204), .A2(net_203), .A1(n49) );
NAND3_X1 inst_387 ( .A3(net_593), .A2(net_209), .A1(net_137), .ZN(n722) );
MUX2_X2 inst_725 ( .A(net_717), .B(net_716), .Z(net_714), .S(n4089) );
MUX2_X2 inst_593 ( .Z(net_42), .S(n324), .A(n254), .B(n242) );
OR2_X2 inst_175 ( .ZN(net_726), .A2(net_703), .A1(n1690) );
CLKBUF_X1 inst_857 ( .Z(n892), .A(n549) );
MUX2_X2 inst_747 ( .A(net_786), .B(net_785), .Z(net_784), .S(n1689) );
NOR2_X1 inst_254 ( .A2(n850), .A1(n849), .ZN(n601) );
INV_X1 inst_843 ( .A(net_699), .ZN(n871) );
MUX2_X2 inst_654 ( .Z(net_555), .B(net_554), .A(net_439), .S(n4091) );
MUX2_X2 inst_625 ( .Z(net_285), .S(n335), .B(n264), .A(n257) );
NOR2_X1 inst_225 ( .ZN(net_27), .A2(n3548), .A1(n234) );
MUX2_X2 inst_601 ( .Z(net_91), .A(n254), .B(n242), .S(n218) );
XNOR2_X1 inst_133 ( .ZN(net_757), .B(net_756), .A(net_730) );
NAND2_X1 inst_508 ( .ZN(net_309), .A2(net_288), .A1(n523) );
NAND2_X1 inst_568 ( .A1(net_774), .ZN(net_635), .A2(net_613) );
XNOR2_X1 inst_112 ( .ZN(net_661), .A(net_606), .B(net_597) );
NAND2_X1 inst_523 ( .A2(net_364), .ZN(net_349), .A1(n54) );
AND2_X2 inst_916 ( .A2(net_765), .ZN(n688), .A1(n137) );
NAND3_X1 inst_365 ( .ZN(net_138), .A1(net_136), .A3(n4087), .A2(n14) );
INV_X1 inst_764 ( .ZN(net_126), .A(n210) );
XNOR2_X1 inst_67 ( .ZN(net_433), .B(net_371), .A(net_344) );
NOR4_X1 inst_181 ( .ZN(net_633), .A2(net_626), .A4(net_612), .A3(net_590), .A1(net_588) );
NOR2_X1 inst_305 ( .A2(net_547), .ZN(net_367), .A1(net_366) );
NAND2_X1 inst_479 ( .A2(net_194), .ZN(net_192), .A1(n76) );
XOR2_X1 inst_29 ( .B(net_510), .Z(net_409), .A(net_338) );
INV_X1 inst_771 ( .ZN(n612), .A(n358) );
NAND3_X1 inst_391 ( .ZN(net_675), .A1(net_654), .A3(net_171), .A2(net_118) );
MUX2_X2 inst_661 ( .Z(net_610), .S(net_574), .B(net_569), .A(net_505) );
NAND2_X1 inst_590 ( .A2(net_793), .ZN(n658), .A1(n137) );
AND2_X4 inst_878 ( .A2(net_160), .ZN(net_140), .A1(n127) );
MUX2_X2 inst_713 ( .A(net_700), .B(net_699), .Z(net_697), .S(n4089) );
NOR3_X1 inst_202 ( .A1(net_630), .ZN(net_461), .A2(net_455), .A3(net_452) );
XNOR2_X1 inst_126 ( .ZN(net_687), .A(net_679), .B(net_660) );
NAND2_X1 inst_480 ( .A2(net_194), .ZN(net_193), .A1(n43) );
MUX2_X2 inst_634 ( .Z(net_132), .S(n1691), .A(n149), .B(n146) );
NAND3_X1 inst_419 ( .ZN(net_793), .A3(net_792), .A2(net_213), .A1(net_167) );
NAND2_X1 inst_477 ( .A2(net_197), .ZN(net_190), .A1(n46) );
MUX2_X2 inst_646 ( .Z(net_416), .B(net_6), .A(net_1), .S(n293) );
NAND2_X1 inst_564 ( .ZN(net_563), .A2(net_562), .A1(net_444) );
NAND2_X1 inst_538 ( .A2(net_441), .ZN(net_426), .A1(net_358) );
NAND2_X1 inst_423 ( .ZN(net_11), .A2(n4115), .A1(n135) );
MUX2_X2 inst_739 ( .Z(net_768), .B(net_766), .A(net_757), .S(n1497) );
XOR2_X1 inst_35 ( .Z(net_533), .A(net_532), .B(net_531) );
NAND3_X1 inst_382 ( .A2(net_469), .ZN(net_467), .A3(net_443), .A1(net_373) );
AND2_X2 inst_907 ( .A2(net_690), .ZN(n670), .A1(n137) );
INV_X1 inst_835 ( .A(net_648), .ZN(n875) );
XNOR2_X1 inst_48 ( .ZN(net_297), .A(net_43), .B(n324) );
NAND3_X1 inst_358 ( .ZN(net_117), .A1(n4090), .A3(n4089), .A2(n37) );
XNOR2_X1 inst_46 ( .ZN(net_294), .B(net_82), .A(net_81) );
XNOR2_X1 inst_136 ( .ZN(net_769), .B(net_767), .A(net_747) );
XOR2_X1 inst_30 ( .A(net_415), .B(net_414), .Z(net_410) );
NOR2_X1 inst_330 ( .A1(net_656), .ZN(net_514), .A2(net_474) );
MUX2_X2 inst_610 ( .Z(net_105), .A(n3548), .B(n3546), .S(n226) );
NOR2_X1 inst_233 ( .A2(net_738), .ZN(net_203), .A1(net_155) );
MUX2_X2 inst_710 ( .Z(net_690), .A(net_674), .B(net_130), .S(n1690) );
OR2_X2 inst_165 ( .ZN(net_652), .A2(net_617), .A1(n4090) );
INV_X1 inst_796 ( .ZN(net_77), .A(n273) );
NOR2_X1 inst_271 ( .ZN(net_255), .A2(net_89), .A1(n534) );
NAND2_X1 inst_443 ( .A2(net_160), .ZN(net_74), .A1(n130) );
MUX2_X2 inst_633 ( .Z(net_131), .S(n1691), .A(n155), .B(n152) );
XOR2_X1 inst_34 ( .A(net_679), .Z(net_554), .B(net_448) );
XOR2_X1 inst_12 ( .Z(net_441), .B(net_287), .A(n400) );
NAND2_X1 inst_529 ( .ZN(net_353), .A2(net_304), .A1(net_251) );
NAND2_X1 inst_524 ( .A2(net_318), .ZN(net_317), .A1(n80) );
XNOR2_X1 inst_56 ( .B(net_602), .A(net_343), .ZN(net_337) );
XNOR2_X1 inst_71 ( .ZN(net_479), .B(net_385), .A(net_326) );
MUX2_X2 inst_655 ( .Z(net_557), .B(n861), .A(n822), .S(n4089) );
NOR2_X1 inst_308 ( .A2(net_583), .A1(net_469), .ZN(net_468) );
XNOR2_X1 inst_104 ( .B(net_691), .ZN(net_626), .A(net_566) );
NAND2_X1 inst_448 ( .ZN(net_135), .A2(net_57), .A1(n254) );
XNOR2_X1 inst_60 ( .ZN(net_387), .B(net_297), .A(net_84) );
NAND2_X1 inst_455 ( .A2(net_165), .ZN(n820), .A1(n83) );
OR2_X2 inst_168 ( .ZN(net_655), .A2(net_616), .A1(n1690) );
AND2_X2 inst_914 ( .A2(net_760), .ZN(n648), .A1(n137) );
MUX2_X2 inst_695 ( .Z(net_658), .A(net_416), .B(n623), .S(n4091) );
MUX2_X2 inst_730 ( .A(net_735), .B(net_734), .Z(net_732), .S(n1689) );
AND3_X2 inst_873 ( .A2(net_530), .A1(net_511), .A3(net_356), .ZN(n610) );
MUX2_X2 inst_727 ( .Z(net_718), .A(net_717), .B(net_716), .S(n4088) );
MUX2_X2 inst_675 ( .Z(net_615), .B(n877), .A(n838), .S(n1691) );
NAND3_X1 inst_384 ( .ZN(net_521), .A1(net_429), .A3(net_378), .A2(net_366) );
INV_X1 inst_758 ( .ZN(net_0), .A(n136) );
NOR2_X1 inst_321 ( .ZN(net_486), .A2(net_450), .A1(net_342) );
NAND2_X1 inst_496 ( .A2(net_215), .ZN(net_213), .A1(n179) );
MUX2_X2 inst_653 ( .S(net_774), .B(net_481), .A(net_104), .Z(n861) );
CLKBUF_X1 inst_860 ( .A(n717), .Z(n704) );
MUX2_X2 inst_608 ( .Z(net_100), .S(n273), .A(n254), .B(n242) );
NOR2_X1 inst_336 ( .A1(net_526), .A2(net_484), .ZN(n615) );
AND2_X4 inst_882 ( .ZN(net_393), .A2(net_287), .A1(n400) );
INV_X1 inst_834 ( .A(net_636), .ZN(n623) );
NAND2_X1 inst_563 ( .A2(net_562), .ZN(net_561), .A1(net_458) );
NAND2_X1 inst_583 ( .ZN(net_775), .A1(net_774), .A2(net_772) );
NAND2_X1 inst_580 ( .A1(net_750), .ZN(net_746), .A2(net_719) );
OR2_X2 inst_170 ( .ZN(net_721), .A2(net_709), .A1(n4090) );
NOR2_X1 inst_258 ( .ZN(net_127), .A1(net_126), .A2(n248) );
NAND3_X1 inst_376 ( .ZN(net_302), .A3(net_142), .A1(net_18), .A2(n411) );
NOR3_X1 inst_199 ( .ZN(net_246), .A1(net_47), .A3(net_31), .A2(n468) );
XOR2_X1 inst_41 ( .Z(net_628), .A(net_605), .B(net_561) );
NAND2_X1 inst_511 ( .ZN(net_383), .A2(net_327), .A1(n490) );
OR3_X2 inst_143 ( .A1(net_139), .A3(net_24), .A2(n809), .ZN(n717) );
MUX2_X2 inst_708 ( .A(net_658), .B(net_70), .Z(n824), .S(n4092) );
OR2_X4 inst_152 ( .ZN(net_471), .A1(net_470), .A2(net_403) );
NOR2_X1 inst_265 ( .ZN(net_360), .A2(net_295), .A1(net_158) );
NAND2_X1 inst_482 ( .A2(net_197), .ZN(net_196), .A1(n76) );
NAND2_X1 inst_468 ( .ZN(net_179), .A2(net_178), .A1(n203) );
MUX2_X2 inst_682 ( .Z(net_622), .B(net_591), .A(net_530), .S(n4091) );
MUX2_X2 inst_736 ( .A(net_736), .B(net_113), .Z(n727), .S(n4087) );
NAND2_X1 inst_544 ( .ZN(net_371), .A2(net_306), .A1(net_264) );
NOR2_X1 inst_238 ( .ZN(net_47), .A1(net_46), .A2(n3546) );
NAND2_X1 inst_540 ( .A1(net_469), .ZN(net_362), .A2(net_357) );
NAND2_X1 inst_539 ( .ZN(net_361), .A1(net_360), .A2(net_359) );
NAND2_X1 inst_429 ( .ZN(net_30), .A2(n341), .A1(n242) );
MUX2_X2 inst_724 ( .Z(net_710), .B(n869), .A(n830), .S(n4088) );
NAND3_X1 inst_404 ( .A3(net_723), .A2(net_204), .A1(net_190), .ZN(n772) );
AND2_X2 inst_895 ( .A2(net_397), .ZN(n707), .A1(n141) );
NOR4_X1 inst_178 ( .ZN(net_511), .A1(net_510), .A2(net_509), .A3(net_508), .A4(net_440) );
XNOR2_X1 inst_89 ( .ZN(net_538), .B(net_498), .A(net_432) );
XNOR2_X1 inst_111 ( .ZN(net_638), .B(net_607), .A(net_578) );
XNOR2_X1 inst_66 ( .ZN(net_413), .B(net_337), .A(net_328) );
NAND3_X1 inst_388 ( .ZN(net_623), .A3(net_594), .A2(net_212), .A1(net_172) );
MUX2_X2 inst_734 ( .A(net_718), .B(net_133), .Z(n737), .S(n4087) );
XOR2_X1 inst_7 ( .Z(net_147), .A(n257), .B(n234) );
NOR4_X1 inst_182 ( .ZN(net_683), .A4(net_639), .A2(net_581), .A1(net_512), .A3(net_334) );
NAND3_X1 inst_392 ( .ZN(net_676), .A1(net_655), .A3(net_183), .A2(net_40) );
XNOR2_X1 inst_120 ( .ZN(net_657), .A(net_656), .B(net_609) );
NOR2_X1 inst_273 ( .A2(net_293), .ZN(net_260), .A1(n422) );
INV_X1 inst_788 ( .ZN(net_101), .A(n265) );
NOR2_X1 inst_294 ( .ZN(net_381), .A1(net_270), .A2(net_243) );
NOR2_X1 inst_222 ( .ZN(net_24), .A2(n88), .A1(n2358) );
NOR2_X1 inst_284 ( .ZN(net_276), .A1(net_223), .A2(net_148) );
NAND2_X1 inst_489 ( .A2(net_208), .ZN(net_205), .A1(n49) );
INV_X1 inst_806 ( .A(net_602), .ZN(net_163) );
NOR3_X1 inst_192 ( .ZN(net_238), .A1(net_66), .A3(net_22), .A2(net_2) );
NOR2_X1 inst_280 ( .ZN(net_270), .A1(net_235), .A2(net_106) );
INV_X1 inst_763 ( .ZN(n600), .A(n366) );
NAND3_X1 inst_366 ( .ZN(net_143), .A1(n4088), .A3(n4087), .A2(n20) );
NAND4_X1 inst_346 ( .ZN(net_502), .A4(net_460), .A2(net_441), .A1(net_394), .A3(net_392) );
NAND2_X1 inst_491 ( .A2(net_208), .ZN(net_207), .A1(n64) );
NAND2_X1 inst_567 ( .A2(net_662), .ZN(net_607), .A1(net_522) );
NOR3_X1 inst_193 ( .ZN(net_240), .A1(net_49), .A3(net_20), .A2(n534) );
OR2_X4 inst_149 ( .ZN(net_503), .A2(net_425), .A1(net_423) );
INV_X1 inst_810 ( .ZN(net_679), .A(net_358) );
NOR2_X1 inst_318 ( .ZN(net_466), .A2(net_457), .A1(net_364) );
XOR2_X1 inst_39 ( .A(net_575), .Z(net_572), .B(net_571) );
NOR2_X1 inst_230 ( .ZN(net_34), .A2(n251), .A1(n210) );
CLKBUF_X1 inst_856 ( .Z(n921), .A(n1) );
INV_X1 inst_842 ( .ZN(net_734), .A(n863) );
endmodule
|
/*
Copyright (c) 2014-2018 Alex Forencich
Permission is hereby granted, free of charge, to any person obtaining a copy
of this software and associated documentation files (the "Software"), to deal
in the Software without restriction, including without limitation the rights
to use, copy, modify, merge, publish, distribute, sublicense, and/or sell
copies of the Software, and to permit persons to whom the Software is
furnished to do so, subject to the following conditions:
The above copyright notice and this permission notice shall be included in
all copies or substantial portions of the Software.
THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY
FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL THE
AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM,
OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN
THE SOFTWARE.
*/
// Language: Verilog 2001
`resetall
`timescale 1ns / 1ps
`default_nettype none
/*
* FPGA top-level module
*/
module fpga (
/*
* Clock: 125MHz LVDS
* Reset: Push button, active low
*/
input wire clk_125mhz_p,
input wire clk_125mhz_n,
input wire reset,
/*
* GPIO
*/
input wire btnu,
input wire btnl,
input wire btnd,
input wire btnr,
input wire btnc,
input wire [3:0] sw,
output wire [7:0] led,
/*
* Ethernet: 1000BASE-T SGMII
*/
input wire phy_sgmii_rx_p,
input wire phy_sgmii_rx_n,
output wire phy_sgmii_tx_p,
output wire phy_sgmii_tx_n,
input wire phy_sgmii_clk_p,
input wire phy_sgmii_clk_n,
output wire phy_reset_n,
input wire phy_int_n,
inout wire phy_mdio,
output wire phy_mdc,
/*
* UART: 500000 bps, 8N1
*/
input wire uart_rxd,
output wire uart_txd,
output wire uart_rts,
input wire uart_cts
);
// Clock and reset
wire clk_125mhz_ibufg;
// Internal 125 MHz clock
wire clk_125mhz_mmcm_out;
wire clk_125mhz_int;
wire rst_125mhz_int;
wire mmcm_rst = reset;
wire mmcm_locked;
wire mmcm_clkfb;
IBUFGDS #(
.DIFF_TERM("FALSE"),
.IBUF_LOW_PWR("FALSE")
)
clk_125mhz_ibufg_inst (
.O (clk_125mhz_ibufg),
.I (clk_125mhz_p),
.IB (clk_125mhz_n)
);
// MMCM instance
// 125 MHz in, 125 MHz out
// PFD range: 10 MHz to 500 MHz
// VCO range: 800 MHz to 1600 MHz
// M = 8, D = 1 sets Fvco = 1000 MHz (in range)
// Divide by 8 to get output frequency of 125 MHz
MMCME3_BASE #(
.BANDWIDTH("OPTIMIZED"),
.CLKOUT0_DIVIDE_F(8),
.CLKOUT0_DUTY_CYCLE(0.5),
.CLKOUT0_PHASE(0),
.CLKOUT1_DIVIDE(1),
.CLKOUT1_DUTY_CYCLE(0.5),
.CLKOUT1_PHASE(0),
.CLKOUT2_DIVIDE(1),
.CLKOUT2_DUTY_CYCLE(0.5),
.CLKOUT2_PHASE(0),
.CLKOUT3_DIVIDE(1),
.CLKOUT3_DUTY_CYCLE(0.5),
.CLKOUT3_PHASE(0),
.CLKOUT4_DIVIDE(1),
.CLKOUT4_DUTY_CYCLE(0.5),
.CLKOUT4_PHASE(0),
.CLKOUT5_DIVIDE(1),
.CLKOUT5_DUTY_CYCLE(0.5),
.CLKOUT5_PHASE(0),
.CLKOUT6_DIVIDE(1),
.CLKOUT6_DUTY_CYCLE(0.5),
.CLKOUT6_PHASE(0),
.CLKFBOUT_MULT_F(8),
.CLKFBOUT_PHASE(0),
.DIVCLK_DIVIDE(1),
.REF_JITTER1(0.010),
.CLKIN1_PERIOD(8.0),
.STARTUP_WAIT("FALSE"),
.CLKOUT4_CASCADE("FALSE")
)
clk_mmcm_inst (
.CLKIN1(clk_125mhz_ibufg),
.CLKFBIN(mmcm_clkfb),
.RST(mmcm_rst),
.PWRDWN(1'b0),
.CLKOUT0(clk_125mhz_mmcm_out),
.CLKOUT0B(),
.CLKOUT1(),
.CLKOUT1B(),
.CLKOUT2(),
.CLKOUT2B(),
.CLKOUT3(),
.CLKOUT3B(),
.CLKOUT4(),
.CLKOUT5(),
.CLKOUT6(),
.CLKFBOUT(mmcm_clkfb),
.CLKFBOUTB(),
.LOCKED(mmcm_locked)
);
BUFG
clk_125mhz_bufg_inst (
.I(clk_125mhz_mmcm_out),
.O(clk_125mhz_int)
);
sync_reset #(
.N(4)
)
sync_reset_125mhz_inst (
.clk(clk_125mhz_int),
.rst(~mmcm_locked),
.out(rst_125mhz_int)
);
// GPIO
wire btnu_int;
wire btnl_int;
wire btnd_int;
wire btnr_int;
wire btnc_int;
wire [3:0] sw_int;
debounce_switch #(
.WIDTH(9),
.N(4),
.RATE(125000)
)
debounce_switch_inst (
.clk(clk_125mhz_int),
.rst(rst_125mhz_int),
.in({btnu,
btnl,
btnd,
btnr,
btnc,
sw}),
.out({btnu_int,
btnl_int,
btnd_int,
btnr_int,
btnc_int,
sw_int})
);
wire uart_rxd_int;
wire uart_cts_int;
sync_signal #(
.WIDTH(2),
.N(2)
)
sync_signal_inst (
.clk(clk_125mhz_int),
.in({uart_rxd, uart_cts}),
.out({uart_rxd_int, uart_cts_int})
);
// SGMII interface to PHY
wire phy_gmii_clk_int;
wire phy_gmii_rst_int;
wire phy_gmii_clk_en_int;
wire [7:0] phy_gmii_txd_int;
wire phy_gmii_tx_en_int;
wire phy_gmii_tx_er_int;
wire [7:0] phy_gmii_rxd_int;
wire phy_gmii_rx_dv_int;
wire phy_gmii_rx_er_int;
wire [15:0] pcspma_status_vector;
wire pcspma_status_link_status = pcspma_status_vector[0];
wire pcspma_status_link_synchronization = pcspma_status_vector[1];
wire pcspma_status_rudi_c = pcspma_status_vector[2];
wire pcspma_status_rudi_i = pcspma_status_vector[3];
wire pcspma_status_rudi_invalid = pcspma_status_vector[4];
wire pcspma_status_rxdisperr = pcspma_status_vector[5];
wire pcspma_status_rxnotintable = pcspma_status_vector[6];
wire pcspma_status_phy_link_status = pcspma_status_vector[7];
wire [1:0] pcspma_status_remote_fault_encdg = pcspma_status_vector[9:8];
wire [1:0] pcspma_status_speed = pcspma_status_vector[11:10];
wire pcspma_status_duplex = pcspma_status_vector[12];
wire pcspma_status_remote_fault = pcspma_status_vector[13];
wire [1:0] pcspma_status_pause = pcspma_status_vector[15:14];
wire [4:0] pcspma_config_vector;
assign pcspma_config_vector[4] = 1'b1; // autonegotiation enable
assign pcspma_config_vector[3] = 1'b0; // isolate
assign pcspma_config_vector[2] = 1'b0; // power down
assign pcspma_config_vector[1] = 1'b0; // loopback enable
assign pcspma_config_vector[0] = 1'b0; // unidirectional enable
wire [15:0] pcspma_an_config_vector;
assign pcspma_an_config_vector[15] = 1'b1; // SGMII link status
assign pcspma_an_config_vector[14] = 1'b1; // SGMII Acknowledge
assign pcspma_an_config_vector[13:12] = 2'b01; // full duplex
assign pcspma_an_config_vector[11:10] = 2'b10; // SGMII speed
assign pcspma_an_config_vector[9] = 1'b0; // reserved
assign pcspma_an_config_vector[8:7] = 2'b00; // pause frames - SGMII reserved
assign pcspma_an_config_vector[6] = 1'b0; // reserved
assign pcspma_an_config_vector[5] = 1'b0; // full duplex - SGMII reserved
assign pcspma_an_config_vector[4:1] = 4'b0000; // reserved
assign pcspma_an_config_vector[0] = 1'b1; // SGMII
gig_ethernet_pcs_pma_0
eth_pcspma (
// SGMII
.txp_0 (phy_sgmii_tx_p),
.txn_0 (phy_sgmii_tx_n),
.rxp_0 (phy_sgmii_rx_p),
.rxn_0 (phy_sgmii_rx_n),
// Ref clock from PHY
.refclk625_p (phy_sgmii_clk_p),
.refclk625_n (phy_sgmii_clk_n),
// async reset
.reset (rst_125mhz_int),
// clock and reset outputs
.clk125_out (phy_gmii_clk_int),
.clk312_out (),
.rst_125_out (phy_gmii_rst_int),
.tx_logic_reset (),
.rx_logic_reset (),
.tx_locked (),
.rx_locked (),
.tx_pll_clk_out (),
.rx_pll_clk_out (),
// MAC clocking
.sgmii_clk_r_0 (),
.sgmii_clk_f_0 (),
.sgmii_clk_en_0 (phy_gmii_clk_en_int),
// Speed control
.speed_is_10_100_0 (pcspma_status_speed != 2'b10),
.speed_is_100_0 (pcspma_status_speed == 2'b01),
// Internal GMII
.gmii_txd_0 (phy_gmii_txd_int),
.gmii_tx_en_0 (phy_gmii_tx_en_int),
.gmii_tx_er_0 (phy_gmii_tx_er_int),
.gmii_rxd_0 (phy_gmii_rxd_int),
.gmii_rx_dv_0 (phy_gmii_rx_dv_int),
.gmii_rx_er_0 (phy_gmii_rx_er_int),
.gmii_isolate_0 (),
// Configuration
.configuration_vector_0 (pcspma_config_vector),
.an_interrupt_0 (),
.an_adv_config_vector_0 (pcspma_an_config_vector),
.an_restart_config_0 (1'b0),
// Status
.status_vector_0 (pcspma_status_vector),
.signal_detect_0 (1'b1),
// Cascade
.tx_bsc_rst_out (),
.rx_bsc_rst_out (),
.tx_bs_rst_out (),
.rx_bs_rst_out (),
.tx_rst_dly_out (),
.rx_rst_dly_out (),
.tx_bsc_en_vtc_out (),
.rx_bsc_en_vtc_out (),
.tx_bs_en_vtc_out (),
.rx_bs_en_vtc_out (),
.riu_clk_out (),
.riu_addr_out (),
.riu_wr_data_out (),
.riu_wr_en_out (),
.riu_nibble_sel_out (),
.riu_rddata_1 (16'b0),
.riu_valid_1 (1'b0),
.riu_prsnt_1 (1'b0),
.riu_rddata_2 (16'b0),
.riu_valid_2 (1'b0),
.riu_prsnt_2 (1'b0),
.riu_rddata_3 (16'b0),
.riu_valid_3 (1'b0),
.riu_prsnt_3 (1'b0),
.rx_btval_1 (),
.rx_btval_2 (),
.rx_btval_3 (),
.tx_dly_rdy_1 (1'b1),
.rx_dly_rdy_1 (1'b1),
.rx_vtc_rdy_1 (1'b1),
.tx_vtc_rdy_1 (1'b1),
.tx_dly_rdy_2 (1'b1),
.rx_dly_rdy_2 (1'b1),
.rx_vtc_rdy_2 (1'b1),
.tx_vtc_rdy_2 (1'b1),
.tx_dly_rdy_3 (1'b1),
.rx_dly_rdy_3 (1'b1),
.rx_vtc_rdy_3 (1'b1),
.tx_vtc_rdy_3 (1'b1),
.tx_rdclk_out ()
);
reg [19:0] delay_reg = 20'hfffff;
reg [4:0] mdio_cmd_phy_addr = 5'h03;
reg [4:0] mdio_cmd_reg_addr = 5'h00;
reg [15:0] mdio_cmd_data = 16'd0;
reg [1:0] mdio_cmd_opcode = 2'b01;
reg mdio_cmd_valid = 1'b0;
wire mdio_cmd_ready;
reg [3:0] state_reg = 0;
always @(posedge clk_125mhz_int) begin
if (rst_125mhz_int) begin
state_reg <= 0;
delay_reg <= 20'hfffff;
mdio_cmd_reg_addr <= 5'h00;
mdio_cmd_data <= 16'd0;
mdio_cmd_valid <= 1'b0;
end else begin
mdio_cmd_valid <= mdio_cmd_valid & !mdio_cmd_ready;
if (delay_reg > 0) begin
delay_reg <= delay_reg - 1;
end else if (!mdio_cmd_ready) begin
// wait for ready
state_reg <= state_reg;
end else begin
mdio_cmd_valid <= 1'b0;
case (state_reg)
// set SGMII autonegotiation timer to 11 ms
// write 0x0070 to CFG4 (0x0031)
4'd0: begin
// write to REGCR to load address
mdio_cmd_reg_addr <= 5'h0D;
mdio_cmd_data <= 16'h001F;
mdio_cmd_valid <= 1'b1;
state_reg <= 4'd1;
end
4'd1: begin
// write address of CFG4 to ADDAR
mdio_cmd_reg_addr <= 5'h0E;
mdio_cmd_data <= 16'h0031;
mdio_cmd_valid <= 1'b1;
state_reg <= 4'd2;
end
4'd2: begin
// write to REGCR to load data
mdio_cmd_reg_addr <= 5'h0D;
mdio_cmd_data <= 16'h401F;
mdio_cmd_valid <= 1'b1;
state_reg <= 4'd3;
end
4'd3: begin
// write data for CFG4 to ADDAR
mdio_cmd_reg_addr <= 5'h0E;
mdio_cmd_data <= 16'h0070;
mdio_cmd_valid <= 1'b1;
state_reg <= 4'd4;
end
// enable SGMII clock output
// write 0x4000 to SGMIICTL1 (0x00D3)
4'd4: begin
// write to REGCR to load address
mdio_cmd_reg_addr <= 5'h0D;
mdio_cmd_data <= 16'h001F;
mdio_cmd_valid <= 1'b1;
state_reg <= 4'd5;
end
4'd5: begin
// write address of SGMIICTL1 to ADDAR
mdio_cmd_reg_addr <= 5'h0E;
mdio_cmd_data <= 16'h00D3;
mdio_cmd_valid <= 1'b1;
state_reg <= 4'd6;
end
4'd6: begin
// write to REGCR to load data
mdio_cmd_reg_addr <= 5'h0D;
mdio_cmd_data <= 16'h401F;
mdio_cmd_valid <= 1'b1;
state_reg <= 4'd7;
end
4'd7: begin
// write data for SGMIICTL1 to ADDAR
mdio_cmd_reg_addr <= 5'h0E;
mdio_cmd_data <= 16'h4000;
mdio_cmd_valid <= 1'b1;
state_reg <= 4'd8;
end
// enable 10Mbps operation
// write 0x0015 to 10M_SGMII_CFG (0x016F)
4'd8: begin
// write to REGCR to load address
mdio_cmd_reg_addr <= 5'h0D;
mdio_cmd_data <= 16'h001F;
mdio_cmd_valid <= 1'b1;
state_reg <= 4'd9;
end
4'd9: begin
// write address of 10M_SGMII_CFG to ADDAR
mdio_cmd_reg_addr <= 5'h0E;
mdio_cmd_data <= 16'h016F;
mdio_cmd_valid <= 1'b1;
state_reg <= 4'd10;
end
4'd10: begin
// write to REGCR to load data
mdio_cmd_reg_addr <= 5'h0D;
mdio_cmd_data <= 16'h401F;
mdio_cmd_valid <= 1'b1;
state_reg <= 4'd11;
end
4'd11: begin
// write data for 10M_SGMII_CFG to ADDAR
mdio_cmd_reg_addr <= 5'h0E;
mdio_cmd_data <= 16'h0015;
mdio_cmd_valid <= 1'b1;
state_reg <= 4'd12;
end
4'd12: begin
// done
state_reg <= 4'd12;
end
endcase
end
end
end
wire mdc;
wire mdio_i;
wire mdio_o;
wire mdio_t;
mdio_master
mdio_master_inst (
.clk(clk_125mhz_int),
.rst(rst_125mhz_int),
.cmd_phy_addr(mdio_cmd_phy_addr),
.cmd_reg_addr(mdio_cmd_reg_addr),
.cmd_data(mdio_cmd_data),
.cmd_opcode(mdio_cmd_opcode),
.cmd_valid(mdio_cmd_valid),
.cmd_ready(mdio_cmd_ready),
.data_out(),
.data_out_valid(),
.data_out_ready(1'b1),
.mdc_o(mdc),
.mdio_i(mdio_i),
.mdio_o(mdio_o),
.mdio_t(mdio_t),
.busy(),
.prescale(8'd3)
);
assign phy_mdc = mdc;
assign mdio_i = phy_mdio;
assign phy_mdio = mdio_t ? 1'bz : mdio_o;
wire [7:0] led_int;
// SGMII interface debug:
// SW12:4 (sw[0]) off for payload byte, on for status vector
// SW12:3 (sw[1]) off for LSB of status vector, on for MSB
assign led = sw[0] ? (sw[1] ? pcspma_status_vector[15:8] : pcspma_status_vector[7:0]) : led_int;
fpga_core
core_inst (
/*
* Clock: 125MHz
* Synchronous reset
*/
.clk(clk_125mhz_int),
.rst(rst_125mhz_int),
/*
* GPIO
*/
.btnu(btnu_int),
.btnl(btnl_int),
.btnd(btnd_int),
.btnr(btnr_int),
.btnc(btnc_int),
.sw(sw_int),
.led(led_int),
/*
* Ethernet: 1000BASE-T SGMII
*/
.phy_gmii_clk(phy_gmii_clk_int),
.phy_gmii_rst(phy_gmii_rst_int),
.phy_gmii_clk_en(phy_gmii_clk_en_int),
.phy_gmii_rxd(phy_gmii_rxd_int),
.phy_gmii_rx_dv(phy_gmii_rx_dv_int),
.phy_gmii_rx_er(phy_gmii_rx_er_int),
.phy_gmii_txd(phy_gmii_txd_int),
.phy_gmii_tx_en(phy_gmii_tx_en_int),
.phy_gmii_tx_er(phy_gmii_tx_er_int),
.phy_reset_n(phy_reset_n),
.phy_int_n(phy_int_n),
/*
* UART: 115200 bps, 8N1
*/
.uart_rxd(uart_rxd_int),
.uart_txd(uart_txd),
.uart_rts(uart_rts),
.uart_cts(uart_cts_int)
);
endmodule
`resetall
|
//Copyright 1986-2014 Xilinx, Inc. All Rights Reserved.
//--------------------------------------------------------------------------------
//Tool Version: Vivado v.2014.1 (win64) Build 881834 Fri Apr 4 14:12:35 MDT 2014
//Date : Fri Apr 10 21:05:15 2015
//Host : LIGHTNING running 64-bit major release (build 9200)
//Command : generate_target design_1_wrapper.bd
//Design : design_1_wrapper
//Purpose : IP block netlist
//--------------------------------------------------------------------------------
`timescale 1 ps / 1 ps
module design_1_wrapper
(DDR2_addr,
DDR2_ba,
DDR2_cas_n,
DDR2_ck_n,
DDR2_ck_p,
DDR2_cke,
DDR2_cs_n,
DDR2_dm,
DDR2_dq,
DDR2_dqs_n,
DDR2_dqs_p,
DDR2_odt,
DDR2_ras_n,
DDR2_we_n,
OV7670_D,
OV7670_HREF,
OV7670_PCLK,
OV7670_PWDN,
OV7670_RESET,
OV7670_SIOC,
OV7670_SIOD,
OV7670_VSYNC,
OV7670_XCLK,
USB_Uart_rxd,
USB_Uart_txd,
ampSD,
reset,
speaker,
sys_clock,
tft_hsync,
tft_vga_b,
tft_vga_g,
tft_vga_r,
tft_vsync);
output [12:0]DDR2_addr;
output [2:0]DDR2_ba;
output DDR2_cas_n;
output [0:0]DDR2_ck_n;
output [0:0]DDR2_ck_p;
output [0:0]DDR2_cke;
output [0:0]DDR2_cs_n;
output [1:0]DDR2_dm;
inout [15:0]DDR2_dq;
inout [1:0]DDR2_dqs_n;
inout [1:0]DDR2_dqs_p;
output [0:0]DDR2_odt;
output DDR2_ras_n;
output DDR2_we_n;
input [7:0]OV7670_D;
input OV7670_HREF;
input OV7670_PCLK;
output OV7670_PWDN;
output OV7670_RESET;
output OV7670_SIOC;
inout OV7670_SIOD;
input OV7670_VSYNC;
output OV7670_XCLK;
input USB_Uart_rxd;
output USB_Uart_txd;
output ampSD;
input reset;
output speaker;
input sys_clock;
output tft_hsync;
output [3:0]tft_vga_b;
output [3:0]tft_vga_g;
output [3:0]tft_vga_r;
output tft_vsync;
wire [12:0]DDR2_addr;
wire [2:0]DDR2_ba;
wire DDR2_cas_n;
wire [0:0]DDR2_ck_n;
wire [0:0]DDR2_ck_p;
wire [0:0]DDR2_cke;
wire [0:0]DDR2_cs_n;
wire [1:0]DDR2_dm;
wire [15:0]DDR2_dq;
wire [1:0]DDR2_dqs_n;
wire [1:0]DDR2_dqs_p;
wire [0:0]DDR2_odt;
wire DDR2_ras_n;
wire DDR2_we_n;
wire [7:0]OV7670_D;
wire OV7670_HREF;
wire OV7670_PCLK;
wire OV7670_PWDN;
wire OV7670_RESET;
wire OV7670_SIOC;
wire OV7670_SIOD;
wire OV7670_VSYNC;
wire OV7670_XCLK;
wire USB_Uart_rxd;
wire USB_Uart_txd;
wire ampSD;
wire reset;
wire speaker;
wire sys_clock;
wire tft_hsync;
wire [3:0]tft_vga_b;
wire [3:0]tft_vga_g;
wire [3:0]tft_vga_r;
wire tft_vsync;
design_1 design_1_i
(.DDR2_addr(DDR2_addr),
.DDR2_ba(DDR2_ba),
.DDR2_cas_n(DDR2_cas_n),
.DDR2_ck_n(DDR2_ck_n),
.DDR2_ck_p(DDR2_ck_p),
.DDR2_cke(DDR2_cke),
.DDR2_cs_n(DDR2_cs_n),
.DDR2_dm(DDR2_dm),
.DDR2_dq(DDR2_dq),
.DDR2_dqs_n(DDR2_dqs_n),
.DDR2_dqs_p(DDR2_dqs_p),
.DDR2_odt(DDR2_odt),
.DDR2_ras_n(DDR2_ras_n),
.DDR2_we_n(DDR2_we_n),
.OV7670_D(OV7670_D),
.OV7670_HREF(OV7670_HREF),
.OV7670_PCLK(OV7670_PCLK),
.OV7670_PWDN(OV7670_PWDN),
.OV7670_RESET(OV7670_RESET),
.OV7670_SIOC(OV7670_SIOC),
.OV7670_SIOD(OV7670_SIOD),
.OV7670_VSYNC(OV7670_VSYNC),
.OV7670_XCLK(OV7670_XCLK),
.USB_Uart_rxd(USB_Uart_rxd),
.USB_Uart_txd(USB_Uart_txd),
.ampSD(ampSD),
.reset(reset),
.speaker(speaker),
.sys_clock(sys_clock),
.tft_hsync(tft_hsync),
.tft_vga_b(tft_vga_b),
.tft_vga_g(tft_vga_g),
.tft_vga_r(tft_vga_r),
.tft_vsync(tft_vsync));
endmodule
|
module Nerf_Sentry_sm3(clock, uart, recieved, reset, pos, fire);
input clock;
input [7:0] uart;
input recieved;
input reset;
output reg [7:0] pos;
output reg fire;
reg [4:0] state;
reg [7:0] fireReg;
reg [7:0] x100, x010, x001;
parameter IDLE = 5'b00000,
X100 = 5'b00001,
X010 = 5'b00010,
X001 = 5'b00011,
Y100 = 5'b00100,
Y010 = 5'b00101,
Y001 = 5'b00110,
FIRE = 5'b00111,
FIRESEL = 5'b01000,
SCANSEL = 5'b01001,
//Buffer States
BIDLE = 5'b01011,
BX100 = 5'b01100,
BX010 = 5'b01101,
BX001 = 5'b01110,
BY100 = 5'b01111,
BY010 = 5'b10000,
BY001 = 5'b10001,
BFIRE = 5'b10010,
BFIRESEL = 5'b10011,
BSCANSEL = 5'b10100;
//State Control Function
always @ (posedge clock)
begin
case(state)
BIDLE:
begin
if (recieved == 1)
state <= BIDLE;
else
state <= IDLE;
end
IDLE: //Check to see if the trigger char is sent 'a'
begin
if (recieved == 1)
begin
if (uart[7:0] == 8'b01100001)
state <= BX100;
else
state <= IDLE;
end
end
BX100:
begin
if (recieved == 1)
state <= BX100;
else
state <= X100;
end
X100: ///
begin
if (recieved == 1)
state <= BX010;
else
state <= X100;
end
BX010:
begin
if (recieved == 1)
state <= BX010;
else
state <= X010;
end
X010:
begin
if (recieved == 1)
state <= BX001;
else
state <= X010;
end
BX001:
begin
if (recieved == 1)
state <= BX001;
else
state <= X001;
end
X001:
begin
if (recieved == 1)
state <= BY100;
else
state <= X001;
end
BY100:
begin
if (recieved == 1)
state <= BY100;
else
state <= Y100;
end
Y100:
begin
if (recieved == 1)
state <= BY010;
else
state <= Y100;
end
BY010:
begin
if (recieved == 1)
state <= BY010;
else
state <= Y010;
end
Y010:
begin
if (recieved == 1)
state <= BY001;
else
state <= Y010;
end
BY001:
begin
if (recieved == 1)
state <= BY001;
else
state <= Y001;
end
Y001:
begin
if (recieved == 1)
state <= BFIRE;
else
state <= Y001;
end
BFIRE:
begin
if (recieved == 1)
state <= BFIRE;
else
state <= FIRE;
end
FIRE:
begin
if (recieved == 1)
state <= BFIRESEL;
else
state <= FIRE;
end
BFIRESEL:
begin
if (recieved == 1)
state <= BFIRESEL;
else
state <= FIRESEL;
end
FIRESEL:
begin
if (recieved == 1)
state <= BSCANSEL;
else
state <= FIRESEL;
end
BSCANSEL:
begin
if (recieved == 1)
state <= BSCANSEL;
else
state <= SCANSEL;
end
SCANSEL:
begin
if (recieved == 1)
state <= BIDLE;
else
state <= SCANSEL;
end
default: ;//state <= IDLE;
endcase
end
//State Output Function
always @ (posedge clock)
begin
case(state)
IDLE:
begin
pos[7:0] <= ((x100 - 8'b00110000) * 8'b01100100) + ((x010 - 8'b00110000) * 8'b00001010) + (x001 - 8'b00110000);
fire <= fireReg[0];
end
X100: x100[7:0] <= uart[7:0];
X010: x010[7:0] <= uart[7:0];
X001: x001[7:0] <= uart[7:0];
FIRE: fireReg[7:0] <= uart[7:0];
default: ;
endcase
end
endmodule |
/*
* tb.v -- testbench
*
* (c) Arlet Ottens <[email protected]>
*/
`timescale 1ns / 1ps
module tb;
reg clk100;
wire reset;
wire pclk;
assign reset = glbl.GSR;
initial begin
$recordfile( "results", "wrapsize=2GB" );
$recordvars( "depth=12", tb );
clk100 <= 1;
while( 1 )
#5 clk100 = ~clk100;
$finish;
end
glbl glbl();
wire hsync;
wire vsync;
wire [4:0] red;
wire [5:0] green;
wire [4:0] blue;
integer image = 0;
integer scan = 0;
reg [63:0] name = "0000.ppm";
initial begin
image = $fopen( name );
$fwrite( image, "P3 640 480 64\n" );
end
always @(negedge vsync) begin
$fclose( image );
name[39:32] = "0" + (scan % 10);
name[47:40] = "0" + (scan / 10) % 10;
name[55:48] = "0" + (scan / 100) % 10;
name[63:56] = "0" + (scan / 1000);
image = $fopen( name );
$fwrite( image, "P3 640 480 64\n" );
$display( "opened %s", name );
scan = scan + 1;
end
always @(posedge pclk)
if( main.vga.hactive & main.vga.vactive )
$fwrite( image, "%d %d %d\n", 2*red, green, 2*blue );
main main( .clk100(clk100),
.pclk_out(pclk),
.hsync(hsync),
.vsync(vsync),
.red(red),
.green(green),
.blue(blue) );
endmodule // tb
|
//----------------------------------------------------------------------------
// Copyright (C) 2001 Authors
//
// This source file may be used and distributed without restriction provided
// that this copyright statement is not removed from the file and that any
// derivative work contains the original copyright notice and the associated
// disclaimer.
//
// This source file is free software; you can redistribute it and/or modify
// it under the terms of the GNU Lesser General Public License as published
// by the Free Software Foundation; either version 2.1 of the License, or
// (at your option) any later version.
//
// This source is distributed in the hope that it will be useful, but WITHOUT
// ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
// FITNESS FOR A PARTICULAR PURPOSE. See the GNU Lesser General Public
// License for more details.
//
// You should have received a copy of the GNU Lesser General Public License
// along with this source; if not, write to the Free Software Foundation,
// Inc., 51 Franklin Street, Fifth Floor, Boston, MA 02110-1301 USA
//
//----------------------------------------------------------------------------
//
// *File Name: tb_openMSP430.v
//
// *Module Description:
// openMSP430 testbench
//
// *Author(s):
// - Olivier Girard, [email protected]
//
//----------------------------------------------------------------------------
// $Rev: 103 $
// $LastChangedBy: olivier.girard $
// $LastChangedDate: 2011-03-05 15:44:48 +0100 (Sat, 05 Mar 2011) $
//----------------------------------------------------------------------------
`include "timescale.v"
`ifdef OMSP_NO_INCLUDE
`else
`include "openMSP430_defines.v"
`endif
module tb_openMSP430;
//
// Wire & Register definition
//------------------------------
// Data Memory interface
wire [`DMEM_MSB:0] dmem_addr;
wire dmem_cen;
wire [15:0] dmem_din;
wire [1:0] dmem_wen;
wire [15:0] dmem_dout;
// Program Memory interface
wire [`PMEM_MSB:0] pmem_addr;
wire pmem_cen;
wire [15:0] pmem_din;
wire [1:0] pmem_wen;
wire [15:0] pmem_dout;
// Peripherals interface
wire [13:0] per_addr;
wire [15:0] per_din;
wire [15:0] per_dout;
wire [1:0] per_we;
wire per_en;
// Direct Memory Access interface
wire [15:0] dma_dout;
wire dma_ready;
wire dma_resp;
reg [15:1] dma_addr;
reg [15:0] dma_din;
reg dma_en;
reg dma_priority;
reg [1:0] dma_we;
reg dma_wkup;
// Digital I/O
wire irq_port1;
wire irq_port2;
wire [15:0] per_dout_dio;
wire [7:0] p1_dout;
wire [7:0] p1_dout_en;
wire [7:0] p1_sel;
wire [7:0] p2_dout;
wire [7:0] p2_dout_en;
wire [7:0] p2_sel;
wire [7:0] p3_dout;
wire [7:0] p3_dout_en;
wire [7:0] p3_sel;
wire [7:0] p4_dout;
wire [7:0] p4_dout_en;
wire [7:0] p4_sel;
wire [7:0] p5_dout;
wire [7:0] p5_dout_en;
wire [7:0] p5_sel;
wire [7:0] p6_dout;
wire [7:0] p6_dout_en;
wire [7:0] p6_sel;
reg [7:0] p1_din;
reg [7:0] p2_din;
reg [7:0] p3_din;
reg [7:0] p4_din;
reg [7:0] p5_din;
reg [7:0] p6_din;
// Peripheral templates
wire [15:0] per_dout_temp_8b;
wire [15:0] per_dout_temp_16b;
// Timer A
wire irq_ta0;
wire irq_ta1;
wire [15:0] per_dout_timerA;
reg inclk;
reg taclk;
reg ta_cci0a;
reg ta_cci0b;
reg ta_cci1a;
reg ta_cci1b;
reg ta_cci2a;
reg ta_cci2b;
wire ta_out0;
wire ta_out0_en;
wire ta_out1;
wire ta_out1_en;
wire ta_out2;
wire ta_out2_en;
// Clock / Reset & Interrupts
reg dco_clk;
wire dco_enable;
wire dco_wkup;
reg dco_local_enable;
reg lfxt_clk;
wire lfxt_enable;
wire lfxt_wkup;
reg lfxt_local_enable;
wire mclk;
wire aclk;
wire aclk_en;
wire smclk;
wire smclk_en;
reg reset_n;
wire puc_rst;
reg nmi;
reg [`IRQ_NR-3:0] irq;
wire [`IRQ_NR-3:0] irq_acc;
wire [`IRQ_NR-3:0] irq_in;
reg cpu_en;
reg [13:0] wkup;
wire [13:0] wkup_in;
// Scan (ASIC version only)
reg scan_enable;
reg scan_mode;
// Debug interface: UART
reg dbg_en;
wire dbg_freeze;
wire dbg_uart_txd;
wire dbg_uart_rxd;
reg dbg_uart_rxd_sel;
reg dbg_uart_rxd_dly;
reg dbg_uart_rxd_pre;
reg dbg_uart_rxd_meta;
reg [15:0] dbg_uart_buf;
reg dbg_uart_rx_busy;
reg dbg_uart_tx_busy;
// Debug interface: I2C
wire dbg_scl;
wire dbg_sda;
wire dbg_scl_slave;
wire dbg_scl_master;
reg dbg_scl_master_sel;
reg dbg_scl_master_dly;
reg dbg_scl_master_pre;
reg dbg_scl_master_meta;
wire dbg_sda_slave_out;
wire dbg_sda_slave_in;
wire dbg_sda_master_out;
reg dbg_sda_master_out_sel;
reg dbg_sda_master_out_dly;
reg dbg_sda_master_out_pre;
reg dbg_sda_master_out_meta;
wire dbg_sda_master_in;
reg [15:0] dbg_i2c_buf;
reg [8*32-1:0] dbg_i2c_string;
// Core testbench debuging signals
wire [8*32-1:0] i_state;
wire [8*32-1:0] e_state;
wire [31:0] inst_cycle;
wire [8*32-1:0] inst_full;
wire [31:0] inst_number;
wire [15:0] inst_pc;
wire [8*32-1:0] inst_short;
// Testbench variables
integer tb_idx;
integer tmp_seed;
integer error;
reg stimulus_done;
//
// Include files
//------------------------------
// CPU & Memory registers
`include "registers.v"
// Debug interface tasks
`include "dbg_uart_tasks.v"
`include "dbg_i2c_tasks.v"
// Direct Memory Access interface tasks
`include "dma_tasks.v"
// Verilog stimulus
`include "stimulus.v"
//
// Initialize Memory
//------------------------------
initial
begin
// Initialize data memory
for (tb_idx=0; tb_idx < `DMEM_SIZE/2; tb_idx=tb_idx+1)
dmem_0.mem[tb_idx] = 16'h0000;
// Initialize program memory
#10 $readmemh("./pmem.mem", pmem_0.mem);
end
//
// Generate Clock & Reset
//------------------------------
initial
begin
dco_clk = 1'b0;
dco_local_enable = 1'b0;
forever
begin
#25; // 20 MHz
dco_local_enable = (dco_enable===1) ? dco_enable : (dco_wkup===1);
if (dco_local_enable | scan_mode)
dco_clk = ~dco_clk;
end
end
initial
begin
lfxt_clk = 1'b0;
lfxt_local_enable = 1'b0;
forever
begin
#763; // 655 kHz
lfxt_local_enable = (lfxt_enable===1) ? lfxt_enable : (lfxt_wkup===1);
if (lfxt_local_enable)
lfxt_clk = ~lfxt_clk;
end
end
initial
begin
reset_n = 1'b1;
#93;
reset_n = 1'b0;
#593;
reset_n = 1'b1;
end
initial
begin
tmp_seed = `SEED;
tmp_seed = $urandom(tmp_seed);
error = 0;
stimulus_done = 1;
irq = {`IRQ_NR-2{1'b0}};
nmi = 1'b0;
wkup = 14'h0000;
dma_addr = 15'h0000;
dma_din = 16'h0000;
dma_en = 1'b0;
dma_priority = 1'b0;
dma_we = 2'b00;
dma_wkup = 1'b0;
dma_tfx_cancel = 1'b0;
cpu_en = 1'b1;
dbg_en = 1'b0;
dbg_uart_rxd_sel = 1'b0;
dbg_uart_rxd_dly = 1'b1;
dbg_uart_rxd_pre = 1'b1;
dbg_uart_rxd_meta = 1'b0;
dbg_uart_buf = 16'h0000;
dbg_uart_rx_busy = 1'b0;
dbg_uart_tx_busy = 1'b0;
dbg_scl_master_sel = 1'b0;
dbg_scl_master_dly = 1'b1;
dbg_scl_master_pre = 1'b1;
dbg_scl_master_meta = 1'b0;
dbg_sda_master_out_sel = 1'b0;
dbg_sda_master_out_dly = 1'b1;
dbg_sda_master_out_pre = 1'b1;
dbg_sda_master_out_meta = 1'b0;
dbg_i2c_string = "";
p1_din = 8'h00;
p2_din = 8'h00;
p3_din = 8'h00;
p4_din = 8'h00;
p5_din = 8'h00;
p6_din = 8'h00;
inclk = 1'b0;
taclk = 1'b0;
ta_cci0a = 1'b0;
ta_cci0b = 1'b0;
ta_cci1a = 1'b0;
ta_cci1b = 1'b0;
ta_cci2a = 1'b0;
ta_cci2b = 1'b0;
scan_enable = 1'b0;
scan_mode = 1'b0;
end
//
// Program Memory
//----------------------------------
ram #(`PMEM_MSB, `PMEM_SIZE) pmem_0 (
// OUTPUTs
.ram_dout (pmem_dout), // Program Memory data output
// INPUTs
.ram_addr (pmem_addr), // Program Memory address
.ram_cen (pmem_cen), // Program Memory chip enable (low active)
.ram_clk (mclk), // Program Memory clock
.ram_din (pmem_din), // Program Memory data input
.ram_wen (pmem_wen) // Program Memory write enable (low active)
);
//
// Data Memory
//----------------------------------
ram #(`DMEM_MSB, `DMEM_SIZE) dmem_0 (
// OUTPUTs
.ram_dout (dmem_dout), // Data Memory data output
// INPUTs
.ram_addr (dmem_addr), // Data Memory address
.ram_cen (dmem_cen), // Data Memory chip enable (low active)
.ram_clk (mclk), // Data Memory clock
.ram_din (dmem_din), // Data Memory data input
.ram_wen (dmem_wen) // Data Memory write enable (low active)
);
//
// openMSP430 Instance
//----------------------------------
openMSP430 dut (
// OUTPUTs
.aclk (aclk), // ASIC ONLY: ACLK
.aclk_en (aclk_en), // FPGA ONLY: ACLK enable
.dbg_freeze (dbg_freeze), // Freeze peripherals
.dbg_i2c_sda_out (dbg_sda_slave_out), // Debug interface: I2C SDA OUT
.dbg_uart_txd (dbg_uart_txd), // Debug interface: UART TXD
.dco_enable (dco_enable), // ASIC ONLY: Fast oscillator enable
.dco_wkup (dco_wkup), // ASIC ONLY: Fast oscillator wake-up (asynchronous)
.dmem_addr (dmem_addr), // Data Memory address
.dmem_cen (dmem_cen), // Data Memory chip enable (low active)
.dmem_din (dmem_din), // Data Memory data input
.dmem_wen (dmem_wen), // Data Memory write byte enable (low active)
.irq_acc (irq_acc), // Interrupt request accepted (one-hot signal)
.lfxt_enable (lfxt_enable), // ASIC ONLY: Low frequency oscillator enable
.lfxt_wkup (lfxt_wkup), // ASIC ONLY: Low frequency oscillator wake-up (asynchronous)
.mclk (mclk), // Main system clock
.dma_dout (dma_dout), // Direct Memory Access data output
.dma_ready (dma_ready), // Direct Memory Access is complete
.dma_resp (dma_resp), // Direct Memory Access response (0:Okay / 1:Error)
.per_addr (per_addr), // Peripheral address
.per_din (per_din), // Peripheral data input
.per_en (per_en), // Peripheral enable (high active)
.per_we (per_we), // Peripheral write byte enable (high active)
.pmem_addr (pmem_addr), // Program Memory address
.pmem_cen (pmem_cen), // Program Memory chip enable (low active)
.pmem_din (pmem_din), // Program Memory data input (optional)
.pmem_wen (pmem_wen), // Program Memory write byte enable (low active) (optional)
.puc_rst (puc_rst), // Main system reset
.smclk (smclk), // ASIC ONLY: SMCLK
.smclk_en (smclk_en), // FPGA ONLY: SMCLK enable
// INPUTs
.cpu_en (cpu_en), // Enable CPU code execution (asynchronous)
.dbg_en (dbg_en), // Debug interface enable (asynchronous)
.dbg_i2c_addr (I2C_ADDR), // Debug interface: I2C Address
.dbg_i2c_broadcast (I2C_BROADCAST), // Debug interface: I2C Broadcast Address (for multicore systems)
.dbg_i2c_scl (dbg_scl_slave), // Debug interface: I2C SCL
.dbg_i2c_sda_in (dbg_sda_slave_in), // Debug interface: I2C SDA IN
.dbg_uart_rxd (dbg_uart_rxd), // Debug interface: UART RXD (asynchronous)
.dco_clk (dco_clk), // Fast oscillator (fast clock)
.dmem_dout (dmem_dout), // Data Memory data output
.irq (irq_in), // Maskable interrupts
.lfxt_clk (lfxt_clk), // Low frequency oscillator (typ 32kHz)
.dma_addr (dma_addr), // Direct Memory Access address
.dma_din (dma_din), // Direct Memory Access data input
.dma_en (dma_en), // Direct Memory Access enable (high active)
.dma_priority (dma_priority), // Direct Memory Access priority (0:low / 1:high)
.dma_we (dma_we), // Direct Memory Access write byte enable (high active)
.dma_wkup (dma_wkup), // ASIC ONLY: DMA Sub-System Wake-up (asynchronous and non-glitchy)
.nmi (nmi), // Non-maskable interrupt (asynchronous)
.per_dout (per_dout), // Peripheral data output
.pmem_dout (pmem_dout), // Program Memory data output
.reset_n (reset_n), // Reset Pin (low active, asynchronous)
.scan_enable (scan_enable), // ASIC ONLY: Scan enable (active during scan shifting)
.scan_mode (scan_mode), // ASIC ONLY: Scan mode
.wkup (|wkup_in) // ASIC ONLY: System Wake-up (asynchronous)
);
//
// Digital I/O
//----------------------------------
`ifdef CVER
omsp_gpio #(1,
1,
1,
1,
1,
1) gpio_0 (
`else
omsp_gpio #(.P1_EN(1),
.P2_EN(1),
.P3_EN(1),
.P4_EN(1),
.P5_EN(1),
.P6_EN(1)) gpio_0 (
`endif
// OUTPUTs
.irq_port1 (irq_port1), // Port 1 interrupt
.irq_port2 (irq_port2), // Port 2 interrupt
.p1_dout (p1_dout), // Port 1 data output
.p1_dout_en (p1_dout_en), // Port 1 data output enable
.p1_sel (p1_sel), // Port 1 function select
.p2_dout (p2_dout), // Port 2 data output
.p2_dout_en (p2_dout_en), // Port 2 data output enable
.p2_sel (p2_sel), // Port 2 function select
.p3_dout (p3_dout), // Port 3 data output
.p3_dout_en (p3_dout_en), // Port 3 data output enable
.p3_sel (p3_sel), // Port 3 function select
.p4_dout (p4_dout), // Port 4 data output
.p4_dout_en (p4_dout_en), // Port 4 data output enable
.p4_sel (p4_sel), // Port 4 function select
.p5_dout (p5_dout), // Port 5 data output
.p5_dout_en (p5_dout_en), // Port 5 data output enable
.p5_sel (p5_sel), // Port 5 function select
.p6_dout (p6_dout), // Port 6 data output
.p6_dout_en (p6_dout_en), // Port 6 data output enable
.p6_sel (p6_sel), // Port 6 function select
.per_dout (per_dout_dio), // Peripheral data output
// INPUTs
.mclk (mclk), // Main system clock
.p1_din (p1_din), // Port 1 data input
.p2_din (p2_din), // Port 2 data input
.p3_din (p3_din), // Port 3 data input
.p4_din (p4_din), // Port 4 data input
.p5_din (p5_din), // Port 5 data input
.p6_din (p6_din), // Port 6 data input
.per_addr (per_addr), // Peripheral address
.per_din (per_din), // Peripheral data input
.per_en (per_en), // Peripheral enable (high active)
.per_we (per_we), // Peripheral write enable (high active)
.puc_rst (puc_rst) // Main system reset
);
//
// Timers
//----------------------------------
omsp_timerA timerA_0 (
// OUTPUTs
.irq_ta0 (irq_ta0), // Timer A interrupt: TACCR0
.irq_ta1 (irq_ta1), // Timer A interrupt: TAIV, TACCR1, TACCR2
.per_dout (per_dout_timerA), // Peripheral data output
.ta_out0 (ta_out0), // Timer A output 0
.ta_out0_en (ta_out0_en), // Timer A output 0 enable
.ta_out1 (ta_out1), // Timer A output 1
.ta_out1_en (ta_out1_en), // Timer A output 1 enable
.ta_out2 (ta_out2), // Timer A output 2
.ta_out2_en (ta_out2_en), // Timer A output 2 enable
// INPUTs
.aclk_en (aclk_en), // ACLK enable (from CPU)
.dbg_freeze (dbg_freeze), // Freeze Timer A counter
.inclk (inclk), // INCLK external timer clock (SLOW)
.irq_ta0_acc (irq_acc[`IRQ_NR-7]), // Interrupt request TACCR0 accepted
.mclk (mclk), // Main system clock
.per_addr (per_addr), // Peripheral address
.per_din (per_din), // Peripheral data input
.per_en (per_en), // Peripheral enable (high active)
.per_we (per_we), // Peripheral write enable (high active)
.puc_rst (puc_rst), // Main system reset
.smclk_en (smclk_en), // SMCLK enable (from CPU)
.ta_cci0a (ta_cci0a), // Timer A compare 0 input A
.ta_cci0b (ta_cci0b), // Timer A compare 0 input B
.ta_cci1a (ta_cci1a), // Timer A compare 1 input A
.ta_cci1b (ta_cci1b), // Timer A compare 1 input B
.ta_cci2a (ta_cci2a), // Timer A compare 2 input A
.ta_cci2b (ta_cci2b), // Timer A compare 2 input B
.taclk (taclk) // TACLK external timer clock (SLOW)
);
//
// Peripheral templates
//----------------------------------
template_periph_8b template_periph_8b_0 (
// OUTPUTs
.per_dout (per_dout_temp_8b), // Peripheral data output
// INPUTs
.mclk (mclk), // Main system clock
.per_addr (per_addr), // Peripheral address
.per_din (per_din), // Peripheral data input
.per_en (per_en), // Peripheral enable (high active)
.per_we (per_we), // Peripheral write enable (high active)
.puc_rst (puc_rst) // Main system reset
);
`ifdef CVER
template_periph_16b #(15'h0190) template_periph_16b_0 (
`else
template_periph_16b #(.BASE_ADDR((15'd`PER_SIZE-15'h0070) & 15'h7ff8)) template_periph_16b_0 (
`endif
// OUTPUTs
.per_dout (per_dout_temp_16b), // Peripheral data output
// INPUTs
.mclk (mclk), // Main system clock
.per_addr (per_addr), // Peripheral address
.per_din (per_din), // Peripheral data input
.per_en (per_en), // Peripheral enable (high active)
.per_we (per_we), // Peripheral write enable (high active)
.puc_rst (puc_rst) // Main system reset
);
//
// Combine peripheral data bus
//----------------------------------
assign per_dout = per_dout_dio |
per_dout_timerA |
per_dout_temp_8b |
per_dout_temp_16b;
//
// Map peripheral interrupts & wakeups
//----------------------------------------
assign irq_in = irq | {1'b0, // Vector 13 (0xFFFA)
1'b0, // Vector 12 (0xFFF8)
1'b0, // Vector 11 (0xFFF6)
1'b0, // Vector 10 (0xFFF4) - Watchdog -
irq_ta0, // Vector 9 (0xFFF2)
irq_ta1, // Vector 8 (0xFFF0)
1'b0, // Vector 7 (0xFFEE)
1'b0, // Vector 6 (0xFFEC)
1'b0, // Vector 5 (0xFFEA)
1'b0, // Vector 4 (0xFFE8)
irq_port2, // Vector 3 (0xFFE6)
irq_port1, // Vector 2 (0xFFE4)
1'b0, // Vector 1 (0xFFE2)
{`IRQ_NR-15{1'b0}}}; // Vector 0 (0xFFE0)
assign wkup_in = wkup | {1'b0, // Vector 13 (0xFFFA)
1'b0, // Vector 12 (0xFFF8)
1'b0, // Vector 11 (0xFFF6)
1'b0, // Vector 10 (0xFFF4) - Watchdog -
1'b0, // Vector 9 (0xFFF2)
1'b0, // Vector 8 (0xFFF0)
1'b0, // Vector 7 (0xFFEE)
1'b0, // Vector 6 (0xFFEC)
1'b0, // Vector 5 (0xFFEA)
1'b0, // Vector 4 (0xFFE8)
1'b0, // Vector 3 (0xFFE6)
1'b0, // Vector 2 (0xFFE4)
1'b0, // Vector 1 (0xFFE2)
1'b0}; // Vector 0 (0xFFE0)
//
// I2C serial debug interface
//----------------------------------
// I2C Bus
//.........................
pullup dbg_scl_inst (dbg_scl);
pullup dbg_sda_inst (dbg_sda);
// I2C Slave (openMSP430)
//.........................
io_cell scl_slave_inst (
.pad (dbg_scl), // I/O pad
.data_in (dbg_scl_slave), // Input
.data_out_en (1'b0), // Output enable
.data_out (1'b0) // Output
);
io_cell sda_slave_inst (
.pad (dbg_sda), // I/O pad
.data_in (dbg_sda_slave_in), // Input
.data_out_en (!dbg_sda_slave_out), // Output enable
.data_out (1'b0) // Output
);
// I2C Master (Debugger)
//.........................
io_cell scl_master_inst (
.pad (dbg_scl), // I/O pad
.data_in (), // Input
.data_out_en (!dbg_scl_master), // Output enable
.data_out (1'b0) // Output
);
io_cell sda_master_inst (
.pad (dbg_sda), // I/O pad
.data_in (dbg_sda_master_in), // Input
.data_out_en (!dbg_sda_master_out), // Output enable
.data_out (1'b0) // Output
);
//
// Debug utility signals
//----------------------------------------
msp_debug msp_debug_0 (
// OUTPUTs
.e_state (e_state), // Execution state
.i_state (i_state), // Instruction fetch state
.inst_cycle (inst_cycle), // Cycle number within current instruction
.inst_full (inst_full), // Currently executed instruction (full version)
.inst_number (inst_number), // Instruction number since last system reset
.inst_pc (inst_pc), // Instruction Program counter
.inst_short (inst_short), // Currently executed instruction (short version)
// INPUTs
.mclk (mclk), // Main system clock
.puc_rst (puc_rst) // Main system reset
);
//
// Generate Waveform
//----------------------------------------
initial
begin
`ifdef NODUMP
`else
`ifdef VPD_FILE
$vcdplusfile("tb_openMSP430.vpd");
$vcdpluson();
`else
`ifdef TRN_FILE
$recordfile ("tb_openMSP430.trn");
$recordvars;
`else
$dumpfile("tb_openMSP430.vcd");
$dumpvars(0, tb_openMSP430);
`endif
`endif
`endif
end
//
// End of simulation
//----------------------------------------
initial // Timeout
begin
`ifdef NO_TIMEOUT
`else
`ifdef VERY_LONG_TIMEOUT
#500000000;
`else
`ifdef LONG_TIMEOUT
#5000000;
`else
#500000;
`endif
`endif
$display(" ===============================================");
$display("| SIMULATION FAILED |");
$display("| (simulation Timeout) |");
$display(" ===============================================");
$display("");
tb_extra_report;
$finish;
`endif
end
initial // Normal end of test
begin
@(negedge stimulus_done);
wait(inst_pc=='hffff);
$display(" ===============================================");
if ((dma_rd_error!=0) || (dma_wr_error!=0))
begin
$display("| SIMULATION FAILED |");
$display("| (some DMA transfer failed) |");
end
else if (error!=0)
begin
$display("| SIMULATION FAILED |");
$display("| (some verilog stimulus checks failed) |");
end
else if (~stimulus_done)
begin
$display("| SIMULATION FAILED |");
$display("| (the verilog stimulus didn't complete) |");
end
else
begin
$display("| SIMULATION PASSED |");
end
$display(" ===============================================");
$display("");
tb_extra_report;
$finish;
end
//
// Tasks Definition
//------------------------------
task tb_error;
input [65*8:0] error_string;
begin
$display("ERROR: %s %t", error_string, $time);
error = error+1;
end
endtask
task tb_extra_report;
begin
$display("DMA REPORT: Total Accesses: %-d Total RD: %-d Total WR: %-d", dma_cnt_rd+dma_cnt_wr, dma_cnt_rd, dma_cnt_wr);
$display(" Total Errors: %-d Error RD: %-d Error WR: %-d", dma_rd_error+dma_wr_error, dma_rd_error, dma_wr_error);
if (!((`PMEM_SIZE>=4092) && (`DMEM_SIZE>=1024)))
begin
$display("");
$display("Note: DMA if verification disabled (PMEM must be 4kB or bigger, DMEM must be 1kB or bigger)");
end
$display("");
$display("SIMULATION SEED: %d", `SEED);
$display("");
end
endtask
task tb_skip_finish;
input [65*8-1:0] skip_string;
begin
$display(" ===============================================");
$display("| SIMULATION SKIPPED |");
$display("%s", skip_string);
$display(" ===============================================");
$display("");
tb_extra_report;
$finish;
end
endtask
endmodule
|
/*
* Copyright 2020 The SkyWater PDK Authors
*
* Licensed under the Apache License, Version 2.0 (the "License");
* you may not use this file except in compliance with the License.
* You may obtain a copy of the License at
*
* https://www.apache.org/licenses/LICENSE-2.0
*
* Unless required by applicable law or agreed to in writing, software
* distributed under the License is distributed on an "AS IS" BASIS,
* WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
* See the License for the specific language governing permissions and
* limitations under the License.
*
* SPDX-License-Identifier: Apache-2.0
*/
`ifndef SKY130_FD_SC_LP__O32AI_FUNCTIONAL_V
`define SKY130_FD_SC_LP__O32AI_FUNCTIONAL_V
/**
* o32ai: 3-input OR and 2-input OR into 2-input NAND.
*
* Y = !((A1 | A2 | A3) & (B1 | B2))
*
* Verilog simulation functional model.
*/
`timescale 1ns / 1ps
`default_nettype none
`celldefine
module sky130_fd_sc_lp__o32ai (
Y ,
A1,
A2,
A3,
B1,
B2
);
// Module ports
output Y ;
input A1;
input A2;
input A3;
input B1;
input B2;
// Local signals
wire nor0_out ;
wire nor1_out ;
wire or0_out_Y;
// Name Output Other arguments
nor nor0 (nor0_out , A3, A1, A2 );
nor nor1 (nor1_out , B1, B2 );
or or0 (or0_out_Y, nor1_out, nor0_out);
buf buf0 (Y , or0_out_Y );
endmodule
`endcelldefine
`default_nettype wire
`endif // SKY130_FD_SC_LP__O32AI_FUNCTIONAL_V |
// (c) Copyright 1995-2017 Xilinx, Inc. All rights reserved.
//
// This file contains confidential and proprietary information
// of Xilinx, Inc. and is protected under U.S. and
// international copyright and other intellectual property
// laws.
//
// DISCLAIMER
// This disclaimer is not a license and does not grant any
// rights to the materials distributed herewith. Except as
// otherwise provided in a valid license issued to you by
// Xilinx, and to the maximum extent permitted by applicable
// law: (1) THESE MATERIALS ARE MADE AVAILABLE "AS IS" AND
// WITH ALL FAULTS, AND XILINX HEREBY DISCLAIMS ALL WARRANTIES
// AND CONDITIONS, EXPRESS, IMPLIED, OR STATUTORY, INCLUDING
// BUT NOT LIMITED TO WARRANTIES OF MERCHANTABILITY, NON-
// INFRINGEMENT, OR FITNESS FOR ANY PARTICULAR PURPOSE; and
// (2) Xilinx shall not be liable (whether in contract or tort,
// including negligence, or under any other theory of
// liability) for any loss or damage of any kind or nature
// related to, arising under or in connection with these
// materials, including for any direct, or any indirect,
// special, incidental, or consequential loss or damage
// (including loss of data, profits, goodwill, or any type of
// loss or damage suffered as a result of any action brought
// by a third party) even if such damage or loss was
// reasonably foreseeable or Xilinx had been advised of the
// possibility of the same.
//
// CRITICAL APPLICATIONS
// Xilinx products are not designed or intended to be fail-
// safe, or for use in any application requiring fail-safe
// performance, such as life-support or safety devices or
// systems, Class III medical devices, nuclear facilities,
// applications related to the deployment of airbags, or any
// other applications that could lead to death, personal
// injury, or severe property or environmental damage
// (individually and collectively, "Critical
// Applications"). Customer assumes the sole risk and
// liability of any use of Xilinx products in Critical
// Applications, subject only to applicable laws and
// regulations governing limitations on product liability.
//
// THIS COPYRIGHT NOTICE AND DISCLAIMER MUST BE RETAINED AS
// PART OF THIS FILE AT ALL TIMES.
//
// DO NOT MODIFY THIS FILE.
// IP VLNV: xilinx.com:ip:xlconcat:2.1
// IP Revision: 1
(* X_CORE_INFO = "xlconcat_v2_1_1_xlconcat,Vivado 2017.2" *)
(* CHECK_LICENSE_TYPE = "bd_c3fe_slot_0_r_0,xlconcat_v2_1_1_xlconcat,{}" *)
(* CORE_GENERATION_INFO = "bd_c3fe_slot_0_r_0,xlconcat_v2_1_1_xlconcat,{x_ipProduct=Vivado 2017.2,x_ipVendor=xilinx.com,x_ipLibrary=ip,x_ipName=xlconcat,x_ipVersion=2.1,x_ipCoreRevision=1,x_ipLanguage=VERILOG,x_ipSimLanguage=MIXED,IN0_WIDTH=1,IN1_WIDTH=1,IN2_WIDTH=1,IN3_WIDTH=1,IN4_WIDTH=1,IN5_WIDTH=1,IN6_WIDTH=1,IN7_WIDTH=1,IN8_WIDTH=1,IN9_WIDTH=1,IN10_WIDTH=1,IN11_WIDTH=1,IN12_WIDTH=1,IN13_WIDTH=1,IN14_WIDTH=1,IN15_WIDTH=1,IN16_WIDTH=1,IN17_WIDTH=1,IN18_WIDTH=1,IN19_WIDTH=1,IN20_WIDTH=1,IN21_WIDTH=1,IN22_WIDTH=1,IN23_WI\
DTH=1,IN24_WIDTH=1,IN25_WIDTH=1,IN26_WIDTH=1,IN27_WIDTH=1,IN28_WIDTH=1,IN29_WIDTH=1,IN30_WIDTH=1,IN31_WIDTH=1,dout_width=2,NUM_PORTS=2}" *)
(* DowngradeIPIdentifiedWarnings = "yes" *)
module bd_c3fe_slot_0_r_0 (
In0,
In1,
dout
);
input wire [0 : 0] In0;
input wire [0 : 0] In1;
output wire [1 : 0] dout;
xlconcat_v2_1_1_xlconcat #(
.IN0_WIDTH(1),
.IN1_WIDTH(1),
.IN2_WIDTH(1),
.IN3_WIDTH(1),
.IN4_WIDTH(1),
.IN5_WIDTH(1),
.IN6_WIDTH(1),
.IN7_WIDTH(1),
.IN8_WIDTH(1),
.IN9_WIDTH(1),
.IN10_WIDTH(1),
.IN11_WIDTH(1),
.IN12_WIDTH(1),
.IN13_WIDTH(1),
.IN14_WIDTH(1),
.IN15_WIDTH(1),
.IN16_WIDTH(1),
.IN17_WIDTH(1),
.IN18_WIDTH(1),
.IN19_WIDTH(1),
.IN20_WIDTH(1),
.IN21_WIDTH(1),
.IN22_WIDTH(1),
.IN23_WIDTH(1),
.IN24_WIDTH(1),
.IN25_WIDTH(1),
.IN26_WIDTH(1),
.IN27_WIDTH(1),
.IN28_WIDTH(1),
.IN29_WIDTH(1),
.IN30_WIDTH(1),
.IN31_WIDTH(1),
.dout_width(2),
.NUM_PORTS(2)
) inst (
.In0(In0),
.In1(In1),
.In2(1'B0),
.In3(1'B0),
.In4(1'B0),
.In5(1'B0),
.In6(1'B0),
.In7(1'B0),
.In8(1'B0),
.In9(1'B0),
.In10(1'B0),
.In11(1'B0),
.In12(1'B0),
.In13(1'B0),
.In14(1'B0),
.In15(1'B0),
.In16(1'B0),
.In17(1'B0),
.In18(1'B0),
.In19(1'B0),
.In20(1'B0),
.In21(1'B0),
.In22(1'B0),
.In23(1'B0),
.In24(1'B0),
.In25(1'B0),
.In26(1'B0),
.In27(1'B0),
.In28(1'B0),
.In29(1'B0),
.In30(1'B0),
.In31(1'B0),
.dout(dout)
);
endmodule
|
`timescale 1ns / 1ps
module ALUnitSim();
reg [31:0] a;
reg [31:0] b;
reg [2:0] op;
wire [31:0] result;
wire zero;
ALUnit alu(
.a(a),
.b(b),
.op(op),
.result(result),
.zero(zero)
);
initial begin
a = 0;
b = 0;
op = 0;
// a + b
#100
a = 11;
b = 1;
op = 3'B000;
// a - b
#100
a = 11;
b = 1;
op = 3'B001;
// b << a
#100
a = -6;
b = -1234;
op = 3'B010;
// a | b
#100
a = 1234;
b = 1111;
op = 3'B011;
// a & b
#100
a = 1234;
b = 1111;
op = 3'B100;
// a < b unsigned
#100
a = -12;
b = 11;
op = 3'B101;
// a < b signed
#100
a = -12;
b = -11;
op = 3'B110;
// a ^ b
#100
a = 1234;
b = 1111;
op = 3'B111;
end
endmodule
|
/*
* Copyright (c) 2008 Zeus Gomez Marmolejo <[email protected]>
*
* This file is part of the Zet processor. This processor is free
* hardware; you can redistribute it and/or modify it under the terms of
* the GNU General Public License as published by the Free Software
* Foundation; either version 3, or (at your option) any later version.
*
* Zet is distrubuted in the hope that it will be useful, but WITHOUT
* ANY WARRANTY; without even the implied warranty of MERCHANTABILITY
* or FITNESS FOR A PARTICULAR PURPOSE. See the GNU General Public
* License for more details.
*
* You should have received a copy of the GNU General Public License
* along with Zet; see the file COPYING. If not, see
* <http://www.gnu.org/licenses/>.
*/
`timescale 1ns/10ps
`include "defines.v"
module fetch (
`ifdef DEBUG
output reg [2:0] state,
output [2:0] next_state,
output ext_int,
output end_seq,
`endif
input clk,
input rst,
input [15:0] cs,
input [15:0] ip,
input of,
input zf,
input cx_zero,
input [15:0] data,
output [`IR_SIZE-1:0] ir,
output [15:0] off,
output [15:0] imm,
output [19:0] pc,
output bytefetch,
output fetch_or_exec,
input block,
input div_exc,
output wr_ip0,
input intr,
input ifl,
output inta
);
// Registers, nets and parameters
parameter opcod_st = 3'h0;
parameter modrm_st = 3'h1;
parameter offse_st = 3'h2;
parameter immed_st = 3'h3;
parameter execu_st = 3'h4;
`ifndef DEBUG
reg [2:0] state;
wire [2:0] next_state;
wire end_seq;
wire ext_int;
`endif
wire [`IR_SIZE-1:0] rom_ir;
wire [7:0] opcode, modrm;
wire exec_st;
wire [15:0] imm_d;
wire prefix, repz_pr, sovr_pr;
wire next_in_opco, next_in_exec;
wire need_modrm, need_off, need_imm, off_size, imm_size;
reg [7:0] opcode_l, modrm_l;
reg [15:0] off_l, imm_l;
reg [1:0] pref_l;
reg [2:0] sop_l;
// Module instantiation
decode decode0(opcode, modrm, off_l, imm_l, pref_l[1], clk, rst, block,
exec_st, div_exc, need_modrm, need_off, need_imm, off_size,
imm_size, rom_ir, off, imm_d, end_seq, sop_l, intr, ifl,
inta, ext_int, pref_l[1]);
next_or_not nn0(pref_l, opcode[7:1], cx_zero, zf, ext_int, next_in_opco,
next_in_exec);
nstate ns0(state, prefix, need_modrm, need_off, need_imm, end_seq,
rom_ir[28:23], of, next_in_opco, next_in_exec, block, div_exc,
intr, ifl, next_state);
// Assignments
assign pc = (cs << 4) + ip;
assign ir = (state == execu_st) ? rom_ir : `ADD_IP;
assign opcode = (state == opcod_st) ? data[7:0] : opcode_l;
assign modrm = (state == modrm_st) ? data[7:0] : modrm_l;
assign fetch_or_exec = (state == execu_st);
assign bytefetch = (state == offse_st) ? ~off_size
: ((state == immed_st) ? ~imm_size : 1'b1);
assign exec_st = (state == execu_st);
assign imm = (state == execu_st) ? imm_d
: (((state == offse_st) & off_size
| (state == immed_st) & imm_size) ? 16'd2
: 16'd1);
assign wr_ip0 = (state == opcod_st) && !pref_l[1] && !sop_l[2];
assign sovr_pr = (opcode[7:5]==3'b001 && opcode[2:0]==3'b110);
assign repz_pr = (opcode[7:1]==7'b1111_001);
assign prefix = sovr_pr || repz_pr;
// Behaviour
always @(posedge clk)
if (rst)
begin
state <= execu_st;
opcode_l <= `OP_NOP;
end
else if (!block)
case (next_state)
default: // opcode or prefix
begin
case (state)
opcod_st:
begin // There has been a prefix
pref_l <= repz_pr ? { 1'b1, opcode[0] } : pref_l;
sop_l <= sovr_pr ? { 1'b1, opcode[4:3] } : sop_l;
end
default: begin pref_l <= 2'b0; sop_l <= 3'b0; end
endcase
state <= opcod_st;
off_l <= 16'd0;
modrm_l <= 8'b0000_0110;
end
modrm_st: // modrm
begin
opcode_l <= data[7:0];
state <= modrm_st;
end
offse_st: // offset
begin
case (state)
opcod_st: opcode_l <= data[7:0];
default: modrm_l <= data[7:0];
endcase
state <= offse_st;
end
immed_st: // immediate
begin
case (state)
opcod_st: opcode_l <= data[7:0];
modrm_st: modrm_l <= data[7:0];
default: off_l <= data;
endcase
state <= immed_st;
end
execu_st: // execute
begin
case (state)
opcod_st: opcode_l <= data[7:0];
modrm_st: modrm_l <= data[7:0];
offse_st: off_l <= data;
immed_st: imm_l <= data;
endcase
state <= execu_st;
end
endcase
endmodule
module nstate (
input [2:0] state,
input prefix,
input need_modrm,
input need_off,
input need_imm,
input end_seq,
input [5:0] ftype,
input of,
input next_in_opco,
input next_in_exec,
input block,
input div_exc,
input intr,
input ifl,
output [2:0] next_state
);
// Net declarations
parameter opcod_st = 3'h0;
parameter modrm_st = 3'h1;
parameter offse_st = 3'h2;
parameter immed_st = 3'h3;
parameter execu_st = 3'h4;
wire into, end_instr, end_into;
wire [2:0] n_state;
wire intr_ifl;
// Assignments
assign into = (ftype==6'b111_010);
assign end_into = into ? ~of : end_seq;
assign end_instr = !div_exc && !intr_ifl && end_into && !next_in_exec;
assign intr_ifl = intr & ifl;
assign n_state = (state == opcod_st) ? (prefix ? opcod_st
: (next_in_opco ? opcod_st
: (need_modrm ? modrm_st
: (need_off ? offse_st
: (need_imm ? immed_st : execu_st)))))
: (state == modrm_st) ? (need_off ? offse_st
: (need_imm ? immed_st : execu_st))
: (state == offse_st) ? (need_imm ? immed_st : execu_st)
: (state == immed_st) ? (execu_st)
/* state == execu_st */ : (end_instr ? opcod_st : execu_st);
assign next_state = block ? state : n_state;
endmodule
module next_or_not (
input [1:0] prefix,
input [7:1] opcode,
input cx_zero,
input zf,
input ext_int,
output next_in_opco,
output next_in_exec
);
// Net declarations
wire exit_z, cmp_sca, exit_rep, valid_ops;
// Assignments
assign cmp_sca = opcode[2] & opcode[1];
assign exit_z = prefix[0] ? /* repz */ (cmp_sca ? ~zf : 1'b0 )
: /* repnz */ (cmp_sca ? zf : 1'b0 );
assign exit_rep = cx_zero | exit_z;
assign valid_ops = (opcode[7:1]==7'b1010_010 // movs
|| opcode[7:1]==7'b1010_011 // cmps
|| opcode[7:1]==7'b1010_101 // stos
|| opcode[7:1]==7'b1010_110 // lods
|| opcode[7:1]==7'b1010_111); // scas
assign next_in_exec = prefix[1] && valid_ops && !exit_rep && !ext_int;
assign next_in_opco = prefix[1] && valid_ops && cx_zero;
endmodule
module decode (
input [7:0] opcode,
input [7:0] modrm,
input [15:0] off_i,
input [15:0] imm_i,
input rep,
input clk,
input rst,
input block,
input exec_st,
input div_exc,
output need_modrm,
output need_off,
output need_imm,
output off_size,
output imm_size,
output [`IR_SIZE-1:0] ir,
output [15:0] off_o,
output [15:0] imm_o,
output end_seq,
input [2:0] sop_l,
input intr,
input ifl,
output reg inta,
output reg ext_int,
input repz_pr
);
// Net declarations
wire [`SEQ_ADDR_WIDTH-1:0] base_addr, seq_addr;
wire [`SEQ_DATA_WIDTH-2:0] micro_addr;
wire [3:0] src, dst, base, index;
wire [1:0] seg;
reg [`SEQ_ADDR_WIDTH-1:0] seq;
reg dive;
// Module instantiations
opcode_deco opcode_deco0 (opcode, modrm, rep, sop_l, base_addr, need_modrm,
need_off, need_imm, off_size, imm_size, src, dst,
base, index, seg);
seq_rom seq_rom0 (seq_addr, {end_seq, micro_addr});
micro_data mdata0 (micro_addr, off_i, imm_i, src, dst, base, index, seg,
ir, off_o, imm_o);
// Assignments
assign seq_addr = (dive ? `INTD
: (ext_int ? (repz_pr ? `EINTP : `EINT) : base_addr)) + seq;
// Behaviour
// seq
always @(posedge clk)
if (rst) seq <= `SEQ_ADDR_WIDTH'd0;
else if (!block)
seq <= (exec_st && !end_seq && !rst) ? (seq + `SEQ_ADDR_WIDTH'd1)
: `SEQ_ADDR_WIDTH'd0;
// dive
always @(posedge clk)
if (rst) dive <= 1'b0;
else dive <= block ? dive
: (div_exc ? 1'b1 : (dive ? !end_seq : 1'b0));
// ext_int
always @(posedge clk)
if (rst) ext_int <= 1'b0;
else ext_int <= block ? ext_int
: ((intr & ifl & exec_st & end_seq) ? 1'b1
: (ext_int ? !end_seq : 1'b0));
// inta
always @(posedge clk)
if (rst) inta <= 1'b0;
else inta <= intr & ext_int;
endmodule
module opcode_deco (
input [7:0] op,
input [7:0] modrm,
input rep,
input [2:0] sovr_pr,
output reg [`SEQ_ADDR_WIDTH-1:0] seq_addr,
output reg need_modrm,
output reg need_off,
output reg need_imm,
output off_size,
output reg imm_size,
output reg [3:0] src,
output reg [3:0] dst,
output [3:0] base,
output [3:0] index,
output [1:0] seg
);
// Net declarations
wire [1:0] mod;
wire [2:0] regm;
wire [2:0] rm;
wire d, b, sm, dm;
wire off_size_mod, need_off_mod;
wire [2:0] srcm, dstm;
wire off_size_from_mod;
// Module instantiations
memory_regs mr(rm, mod, sovr_pr, base, index, seg);
// Assignments
assign mod = modrm[7:6];
assign regm = modrm[5:3];
assign rm = modrm[2:0];
assign d = op[1];
assign dstm = d ? regm : rm;
assign sm = d & (mod != 2'b11);
assign dm = ~d & (mod != 2'b11);
assign srcm = d ? rm : regm;
assign b = ~op[0];
assign off_size_mod = (base == 4'b1100 && index == 4'b1100) ? 1'b1 : mod[1];
assign need_off_mod = (base == 4'b1100 && index == 4'b1100) || ^mod;
assign off_size_from_mod = !op[7] | (!op[5] & !op[4]) | (op[6] & op[4]);
assign off_size = !off_size_from_mod | off_size_mod;
// Behaviour
always @(op or dm or b or need_off_mod or srcm or sm or dstm
or mod or rm or regm or rep or modrm)
casex (op)
8'b0000_000x: // add r->r, r->m
begin
seq_addr <= (mod==2'b11) ? (b ? `ADDRRB : `ADDRRW)
: (b ? `ADDRMB : `ADDRMW);
need_modrm <= 1'b1;
need_off <= need_off_mod;
need_imm <= 1'b0;
imm_size <= 1'b0;
dst <= { 1'b0, dstm };
src <= { 1'b0, srcm };
end
8'b0000_001x: // add r->r, m->r
begin
seq_addr <= (mod==2'b11) ? (b ? `ADDRRB : `ADDRRW)
: (b ? `ADDMRB : `ADDMRW);
need_modrm <= 1'b1;
need_off <= need_off_mod;
need_imm <= 1'b0;
imm_size <= 1'b0;
dst <= { 1'b0, dstm };
src <= { 1'b0, srcm };
end
8'b0000_010x: // add i->r
begin
seq_addr <= b ? `ADDIRB : `ADDIRW;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b1;
imm_size <= ~b;
dst <= 4'b0;
src <= 4'b0;
end
8'b000x_x110: // push seg
begin
seq_addr <= `PUSHR;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= { 2'b10, op[4:3] };
dst <= 4'b0;
end
8'b0000_100x: // or r->r, r->m
begin
seq_addr <= (mod==2'b11) ? (b ? `ORRRB : `ORRRW)
: (b ? `ORRMB : `ORRMW);
need_modrm <= 1'b1;
need_off <= need_off_mod;
need_imm <= 1'b0;
imm_size <= 1'b0;
dst <= { 1'b0, dstm };
src <= { 1'b0, srcm };
end
8'b0000_101x: // or r->r, m->r
begin
seq_addr <= (mod==2'b11) ? (b ? `ORRRB : `ORRRW)
: (b ? `ORMRB : `ORMRW);
need_modrm <= 1'b1;
need_off <= need_off_mod;
need_imm <= 1'b0;
imm_size <= 1'b0;
dst <= { 1'b0, dstm };
src <= { 1'b0, srcm };
end
8'b0000_110x: // or i->r
begin
seq_addr <= b ? `ORIRB : `ORIRW;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b1;
imm_size <= ~b;
dst <= 4'b0;
src <= 4'b0;
end
8'b000x_x111: // pop seg
begin
seq_addr <= `POPR;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= 4'b0;
dst <= { 2'b10, op[4:3] };
end
8'b0001_000x: // adc r->r, r->m
begin
seq_addr <= (mod==2'b11) ? (b ? `ADCRRB : `ADCRRW)
: (b ? `ADCRMB : `ADCRMW);
need_modrm <= 1'b1;
need_off <= need_off_mod;
need_imm <= 1'b0;
imm_size <= 1'b0;
dst <= { 1'b0, dstm };
src <= { 1'b0, srcm };
end
8'b0001_001x: // adc r->r, m->r
begin
seq_addr <= (mod==2'b11) ? (b ? `ADCRRB : `ADCRRW)
: (b ? `ADCMRB : `ADCMRW);
need_modrm <= 1'b1;
need_off <= need_off_mod;
need_imm <= 1'b0;
imm_size <= 1'b0;
dst <= { 1'b0, dstm };
src <= { 1'b0, srcm };
end
8'b0001_010x: // adc i->r
begin
seq_addr <= b ? `ADCIRB : `ADCIRW;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b1;
imm_size <= ~b;
dst <= 4'b0;
src <= 4'b0;
end
8'b0001_100x: // sbb r->r, r->m
begin
seq_addr <= (mod==2'b11) ? (b ? `SBBRRB : `SBBRRW)
: (b ? `SBBRMB : `SBBRMW);
need_modrm <= 1'b1;
need_off <= need_off_mod;
need_imm <= 1'b0;
imm_size <= 1'b0;
dst <= { 1'b0, dstm };
src <= { 1'b0, srcm };
end
8'b0001_101x: // sbb r->r, m->r
begin
seq_addr <= (mod==2'b11) ? (b ? `SBBRRB : `SBBRRW)
: (b ? `SBBMRB : `SBBMRW);
need_modrm <= 1'b1;
need_off <= need_off_mod;
need_imm <= 1'b0;
imm_size <= 1'b0;
dst <= { 1'b0, dstm };
src <= { 1'b0, srcm };
end
8'b0001_110x: // sbb i->r
begin
seq_addr <= b ? `SBBIRB : `SBBIRW;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b1;
imm_size <= ~b;
dst <= 4'b0;
src <= 4'b0;
end
8'b0010_000x: // and r->r, r->m
begin
seq_addr <= (mod==2'b11) ? (b ? `ANDRRB : `ANDRRW)
: (b ? `ANDRMB : `ANDRMW);
need_modrm <= 1'b1;
need_off <= need_off_mod;
need_imm <= 1'b0;
imm_size <= 1'b0;
dst <= { 1'b0, dstm };
src <= { 1'b0, srcm };
end
8'b0010_001x: // and r->r, m->r
begin
seq_addr <= (mod==2'b11) ? (b ? `ANDRRB : `ANDRRW)
: (b ? `ANDMRB : `ANDMRW);
need_modrm <= 1'b1;
need_off <= need_off_mod;
need_imm <= 1'b0;
imm_size <= 1'b0;
dst <= { 1'b0, dstm };
src <= { 1'b0, srcm };
end
8'b0010_010x: // and i->r
begin
seq_addr <= b ? `ANDIRB : `ANDIRW;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b1;
imm_size <= ~b;
dst <= 4'b0;
src <= 4'b0;
end
8'b0010_0111: // daa
begin
seq_addr <= `DAA;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b0;
imm_size <= 1'b0;
dst <= 4'b0;
src <= 4'b0;
end
8'b0010_100x: // sub r->r, r->m
begin
seq_addr <= (mod==2'b11) ? (b ? `SUBRRB : `SUBRRW)
: (b ? `SUBRMB : `SUBRMW);
need_modrm <= 1'b1;
need_off <= need_off_mod;
need_imm <= 1'b0;
imm_size <= 1'b0;
dst <= { 1'b0, dstm };
src <= { 1'b0, srcm };
end
8'b0010_101x: // sub r->r, m->r
begin
seq_addr <= (mod==2'b11) ? (b ? `SUBRRB : `SUBRRW)
: (b ? `SUBMRB : `SUBMRW);
need_modrm <= 1'b1;
need_off <= need_off_mod;
need_imm <= 1'b0;
imm_size <= 1'b0;
dst <= { 1'b0, dstm };
src <= { 1'b0, srcm };
end
8'b0010_110x: // sub i->r
begin
seq_addr <= b ? `SUBIRB : `SUBIRW;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b1;
imm_size <= ~b;
dst <= 4'b0;
src <= 4'b0;
end
8'b0010_1111: // das
begin
seq_addr <= `DAS;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b0;
imm_size <= 1'b0;
dst <= 4'b0;
src <= 4'b0;
end
8'b0011_000x: // xor r->r, r->m
begin
seq_addr <= (mod==2'b11) ? (b ? `XORRRB : `XORRRW)
: (b ? `XORRMB : `XORRMW);
need_modrm <= 1'b1;
need_off <= need_off_mod;
need_imm <= 1'b0;
imm_size <= 1'b0;
dst <= { 1'b0, dstm };
src <= { 1'b0, srcm };
end
8'b0011_001x: // xor r->r, m->r
begin
seq_addr <= (mod==2'b11) ? (b ? `XORRRB : `XORRRW)
: (b ? `XORMRB : `XORMRW);
need_modrm <= 1'b1;
need_off <= need_off_mod;
need_imm <= 1'b0;
imm_size <= 1'b0;
dst <= { 1'b0, dstm };
src <= { 1'b0, srcm };
end
8'b0011_010x: // and i->r
begin
seq_addr <= b ? `XORIRB : `XORIRW;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b1;
imm_size <= ~b;
dst <= 4'b0;
src <= 4'b0;
end
8'b0011_0111: // aaa
begin
seq_addr <= `AAA;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b0;
imm_size <= 1'b0;
dst <= 4'b0;
src <= 4'b0;
end
8'b0011_100x: // cmp r->r, r->m
begin
seq_addr <= (mod==2'b11) ? (b ? `CMPRRB : `CMPRRW)
: (b ? `CMPRMB : `CMPRMW);
need_modrm <= 1'b1;
need_off <= need_off_mod;
need_imm <= 1'b0;
imm_size <= 1'b0;
dst <= { 1'b0, dstm };
src <= { 1'b0, srcm };
end
8'b0011_101x: // cmp r->r, m->r
begin
seq_addr <= (mod==2'b11) ? (b ? `CMPRRB : `CMPRRW)
: (b ? `CMPMRB : `CMPMRW);
need_modrm <= 1'b1;
need_off <= need_off_mod;
need_imm <= 1'b0;
imm_size <= 1'b0;
dst <= { 1'b0, dstm };
src <= { 1'b0, srcm };
end
8'b0011_110x: // cmp i->r
begin
seq_addr <= b ? `CMPIRB : `CMPIRW;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b1;
imm_size <= ~b;
dst <= 4'b0;
src <= 4'b0;
end
8'b0011_1111: // aas
begin
seq_addr <= `AAS;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b0;
imm_size <= 1'b0;
dst <= 4'b0;
src <= 4'b0;
end
8'b0100_0xxx: // inc
begin
seq_addr <= `INCRW;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b0;
imm_size <= 1'b0;
dst <= 4'b0;
src <= { 1'b0, op[2:0] };
end
8'b0100_1xxx: // dec
begin
seq_addr <= `DECRW;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b0;
imm_size <= 1'b0;
dst <= 4'b0;
src <= { 1'b0, op[2:0] };
end
8'b0101_0xxx: // push reg
begin
seq_addr <= `PUSHR;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= { 1'b0, op[2:0] };
dst <= 4'b0;
end
8'b0101_1xxx: // pop reg
begin
seq_addr <= `POPR;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= 4'b0;
dst <= { 1'b0, op[2:0] };
end
8'b0111_xxxx: // jcc
begin
seq_addr <= `JCC;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b1;
imm_size <= 1'b0;
src <= { op[3:0] };
dst <= 4'b0;
end
8'b1000_00xx: // and, or i->r, i->m
begin
seq_addr <= regm == 3'b111 ?
((mod==2'b11) ? (b ? `CMPIRB : `CMPIRW)
: (b ? `CMPIMB : `CMPIMW))
: (regm == 3'b101 ? ((mod==2'b11) ? (b ? `SUBIRB : `SUBIRW)
: (b ? `SUBIMB : `SUBIMW))
: (regm == 3'b011 ? ((mod==2'b11) ? (b ? `SBBIRB : `SBBIRW)
: (b ? `SBBIMB : `SBBIMW))
: (regm == 3'b010 ? ((mod==2'b11) ? (b ? `ADCIRB : `ADCIRW)
: (b ? `ADCIMB : `ADCIMW))
: (regm == 3'b000 ? ((mod==2'b11) ? (b ? `ADDIRB : `ADDIRW)
: (b ? `ADDIMB : `ADDIMW))
: (regm == 3'b100 ? ((mod==2'b11) ? (b ? `ANDIRB : `ANDIRW)
: (b ? `ANDIMB : `ANDIMW))
: (regm == 3'b001 ? ((mod==2'b11) ? (b ? `ORIRB : `ORIRW)
: (b ? `ORIMB : `ORIMW))
: ((mod==2'b11) ? (b ? `XORIRB : `XORIRW)
: (b ? `XORIMB : `XORIMW))))))));
need_modrm <= 1'b1;
need_off <= need_off_mod;
need_imm <= 1'b1;
imm_size <= !op[1] & op[0];
dst <= { 1'b0, modrm[2:0] };
src <= 4'b0;
end
8'b1000_010x: // test r->r, r->m
begin
seq_addr <= (mod==2'b11) ? (b ? `TSTRRB : `TSTRRW)
: (b ? `TSTMRB : `TSTMRW);
need_modrm <= 1'b1;
need_off <= need_off_mod;
need_imm <= 1'b0;
imm_size <= 1'b0;
dst <= { 1'b0, srcm };
src <= { 1'b0, dstm };
end
8'b1000_011x: // xchg
begin
seq_addr <= (mod==2'b11) ? (b ? `XCHRRB : `XCHRRW)
: (b ? `XCHRMB : `XCHRMW);
need_modrm <= 1'b1;
need_off <= need_off_mod;
need_imm <= 1'b0;
imm_size <= 1'b0;
dst <= { 1'b0, dstm };
src <= { 1'b0, srcm };
end
8'b1000_10xx: // mov: r->r, r->m, m->r
begin
if (dm) // r->m
begin
seq_addr <= b ? `MOVRMB : `MOVRMW;
need_off <= need_off_mod;
src <= { 1'b0, srcm };
dst <= 4'b0;
end
else if(sm) // m->r
begin
seq_addr <= b ? `MOVMRB : `MOVMRW;
need_off <= need_off_mod;
src <= 4'b0;
dst <= { 1'b0, dstm };
end
else // r->r
begin
seq_addr <= b ? `MOVRRB : `MOVRRW;
need_off <= 1'b0;
dst <= { 1'b0, dstm };
src <= { 1'b0, srcm };
end
need_imm <= 1'b0;
need_modrm <= 1'b1;
imm_size <= 1'b0;
end
8'b1000_1100: // mov: s->m, s->r
begin
if (dm) // s->m
begin
seq_addr <= `MOVRMW;
need_off <= need_off_mod;
src <= { 1'b1, srcm };
dst <= 4'b0;
end
else // s->r
begin
seq_addr <= `MOVRRW;
need_off <= 1'b0;
src <= { 1'b1, srcm };
dst <= { 1'b0, dstm };
end
need_imm <= 1'b0;
need_modrm <= 1'b1;
imm_size <= 1'b0;
end
8'b1000_1101: // lea
begin
seq_addr <= `LEA;
need_modrm <= 1'b1;
need_off <= need_off_mod;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= { 1'b0, srcm };
dst <= 4'b0;
end
8'b1000_1110: // mov: m->s, r->s
begin
if (sm) // m->s
begin
seq_addr <= `MOVMRW;
need_off <= need_off_mod;
src <= 4'b0;
dst <= { 1'b1, dstm };
end
else // r->s
begin
seq_addr <= `MOVRRW;
need_off <= 1'b0;
src <= { 1'b0, srcm };
dst <= { 1'b1, dstm };
end
need_modrm <= 1'b1;
need_imm <= 1'b0;
imm_size <= 1'b0;
end
8'b1000_1111: // pop mem or (pop reg non-standard)
begin
seq_addr <= (mod==2'b11) ? `POPR : `POPM;
need_modrm <= 1'b1;
need_off <= need_off_mod;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= 4'b0;
dst <= { 1'b0, rm };
end
8'b1001_0000: // 90h: nop
begin
seq_addr <= `NOP;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= 4'b0;
dst <= 4'b0;
end
8'b1001_0xxx: // xchg acum
begin
seq_addr <= `XCHRRW;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= 4'b0000;
dst <= { 1'b0, op[2:0] };
end
8'b1001_1000: // cbw
begin
seq_addr <= `CBW;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b0;
imm_size <= 1'b0;
dst <= 4'b0;
src <= 4'b0;
end
8'b1001_1001: // cwd
begin
seq_addr <= `CWD;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b0;
imm_size <= 1'b0;
dst <= 4'b0;
src <= 4'b0;
end
8'b1001_1010: // call different seg
begin
seq_addr <= `CALLF;
need_modrm <= 1'b0;
need_off <= 1'b1;
need_imm <= 1'b1;
imm_size <= 1'b1;
src <= 4'b0;
dst <= 4'b0;
end
8'b1001_1100: // pushf
begin
seq_addr <= `PUSHF;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= 4'b0;
dst <= 4'b0;
end
8'b1001_1101: // popf
begin
seq_addr <= `POPF;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= 4'b0;
dst <= 4'b0;
end
8'b1001_1110: // sahf
begin
seq_addr <= `SAHF;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= 4'b0;
dst <= 4'b0;
end
8'b1001_1111: // lahf
begin
seq_addr <= `LAHF;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= 4'b0;
dst <= 4'b0;
end
8'b1010_000x: // mov: m->a
begin
seq_addr <= b ? `MOVMAB : `MOVMAW;
need_modrm <= 1'b0;
need_off <= 1'b1;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= 4'b0;
dst <= 4'b0;
end
8'b1010_001x: // mov: a->m
begin
seq_addr <= b ? `MOVAMB : `MOVAMW;
need_modrm <= 1'b0;
need_off <= 1'b1;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= 4'b0;
dst <= 4'b0;
end
8'b1010_010x: // movs
begin
seq_addr <= rep ? (b ? `MOVSBR : `MOVSWR) : (b ? `MOVSB : `MOVSW);
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= 4'b0;
dst <= 4'b0;
end
8'b1010_011x: // cmps
begin
seq_addr <= rep ? (b ? `CMPSBR : `CMPSWR) : (b ? `CMPSB : `CMPSW);
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= 4'b0;
dst <= 4'b0;
end
8'b1010_100x: // test i->r
begin
seq_addr <= b ? `TSTIRB : `TSTIRW;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b1;
imm_size <= ~b;
dst <= 4'b0;
src <= 4'b0;
end
8'b1010_101x: // stos
begin
seq_addr <= rep ? (b ? `STOSBR : `STOSWR) : (b ? `STOSB : `STOSW);
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= 4'b0;
dst <= 4'b0;
end
8'b1010_110x: // lods
begin
seq_addr <= rep ? (b ? `LODSBR : `LODSWR) : (b ? `LODSB : `LODSW);
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= 4'b0;
dst <= 4'b0;
end
8'b1010_111x: // scas
begin
seq_addr <= rep ? (b ? `SCASBR : `SCASWR) : (b ? `SCASB : `SCASW);
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= 4'b0;
dst <= 4'b0;
end
8'b1011_xxxx: // mov: i->r
begin
seq_addr <= op[3] ? `MOVIRW : `MOVIRB;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b1;
imm_size <= op[3];
src <= 4'b0;
dst <= { 1'b0, op[2:0] };
end
8'b1100_0010: // ret near with value
begin
seq_addr <= `RETNV;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b1;
imm_size <= 1'b1;
src <= 4'b0;
dst <= 4'b0;
end
8'b1100_0011: // ret near
begin
seq_addr <= `RETN0;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= 4'b0;
dst <= 4'b0;
end
8'b1100_0100: // les
begin
seq_addr <= `LES;
need_modrm <= 1'b1;
need_off <= need_off_mod;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= { 1'b0, srcm };
dst <= 4'b0;
end
8'b1100_0101: // lds
begin
seq_addr <= `LDS;
need_modrm <= 1'b1;
need_off <= need_off_mod;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= { 1'b0, srcm };
dst <= 4'b0;
end
8'b1100_011x: // mov: i->m (or i->r non-standard)
begin
seq_addr <= (mod==2'b11) ? (b ? `MOVIRB : `MOVIRW)
: (b ? `MOVIMB : `MOVIMW);
need_modrm <= 1'b1;
need_off <= need_off_mod;
need_imm <= 1'b1;
imm_size <= ~b;
src <= 4'b0;
dst <= { 1'b0, rm };
end
8'b1100_1010: // ret far with value
begin
seq_addr <= `RETFV;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b1;
imm_size <= 1'b1;
src <= 4'b0;
dst <= 4'b0;
end
8'b1100_1011: // ret far
begin
seq_addr <= `RETF0;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= 4'b0;
dst <= 4'b0;
end
8'b1100_1100: // int 3
begin
seq_addr <= `INT3;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= 4'b0;
dst <= 4'b0;
end
8'b1100_1101: // int
begin
seq_addr <= `INT;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b1;
imm_size <= 1'b0;
src <= 4'b0;
dst <= 4'b0;
end
8'b1100_1110: // into
begin
seq_addr <= `INTO;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= 4'b0;
dst <= 4'b0;
end
8'b1100_1111: // iret
begin
seq_addr <= `IRET;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= 4'b0;
dst <= 4'b0;
end
8'b1101_00xx: // sal/shl
begin
seq_addr <= (regm==3'b010) ? ((mod==2'b11) ?
(op[1] ? (op[0] ? `RCLCRW : `RCLCRB )
: (op[0] ? `RCL1RW : `RCL1RB ))
: (op[1] ? (op[0] ? `RCLCMW : `RCLCMB )
: (op[0] ? `RCL1MW : `RCL1MB )))
: ((regm==3'b011) ? ((mod==2'b11) ?
(op[1] ? (op[0] ? `RCRCRW : `RCRCRB )
: (op[0] ? `RCR1RW : `RCR1RB ))
: (op[1] ? (op[0] ? `RCRCMW : `RCRCMB )
: (op[0] ? `RCR1MW : `RCR1MB )))
: ((regm==3'b001) ? ((mod==2'b11) ?
(op[1] ? (op[0] ? `RORCRW : `RORCRB )
: (op[0] ? `ROR1RW : `ROR1RB ))
: (op[1] ? (op[0] ? `RORCMW : `RORCMB )
: (op[0] ? `ROR1MW : `ROR1MB )))
: ((regm==3'b000) ? ((mod==2'b11) ?
(op[1] ? (op[0] ? `ROLCRW : `ROLCRB )
: (op[0] ? `ROL1RW : `ROL1RB ))
: (op[1] ? (op[0] ? `ROLCMW : `ROLCMB )
: (op[0] ? `ROL1MW : `ROL1MB )))
: ( (regm==3'b100) ? ((mod==2'b11) ?
(op[1] ? (op[0] ? `SALCRW : `SALCRB )
: (op[0] ? `SAL1RW : `SAL1RB ))
: (op[1] ? (op[0] ? `SALCMW : `SALCMB )
: (op[0] ? `SAL1MW : `SAL1MB )))
: ( (regm==3'b111) ? ((mod==2'b11) ?
(op[1] ? (op[0] ? `SARCRW : `SARCRB )
: (op[0] ? `SAR1RW : `SAR1RB ))
: (op[1] ? (op[0] ? `SARCMW : `SARCMB )
: (op[0] ? `SAR1MW : `SAR1MB )))
: ((mod==2'b11) ?
(op[1] ? (op[0] ? `SHRCRW : `SHRCRB )
: (op[0] ? `SHR1RW : `SHR1RB ))
: (op[1] ? (op[0] ? `SHRCMW : `SHRCMB )
: (op[0] ? `SHR1MW : `SHR1MB ))))))));
need_modrm <= 1'b1;
need_off <= need_off_mod;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= rm;
dst <= rm;
end
8'b1101_0100: // aam
begin
seq_addr <= `AAM;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b1;
imm_size <= 1'b0;
src <= 4'b0;
dst <= 4'b0;
end
8'b1101_0101: // aad
begin
seq_addr <= `AAD;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b1;
imm_size <= 1'b0;
src <= 4'b0;
dst <= 4'b0;
end
8'b1101_0111: // xlat
begin
seq_addr <= `XLAT;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= 4'b0;
dst <= 4'b0;
end
8'b1110_0000: // loopne
begin
seq_addr <= `LOOPNE;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b1;
imm_size <= 1'b0;
src <= 4'b0;
dst <= 4'b0;
end
8'b1110_0001: // loope
begin
seq_addr <= `LOOPE;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b1;
imm_size <= 1'b0;
src <= 4'b0;
dst <= 4'b0;
end
8'b1110_0010: // loop
begin
seq_addr <= `LOOP;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b1;
imm_size <= 1'b0;
src <= 4'b0;
dst <= 4'b0;
end
8'b1110_0011: // jcxz
begin
seq_addr <= `JCXZ;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b1;
imm_size <= 1'b0;
src <= 4'b0;
dst <= 4'b0;
end
8'b1110_010x: // in imm
begin
seq_addr <= b ? `INIB : `INIW;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b1;
imm_size <= 1'b0;
src <= 4'b0;
dst <= 4'b0;
end
8'b1110_011x: // out imm
begin
seq_addr <= b ? `OUTIB : `OUTIW;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b1;
imm_size <= 1'b0;
src <= 4'b0;
dst <= 4'b0;
end
8'b1110_1000: // call same segment
begin
seq_addr <= `CALLN;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b1;
imm_size <= 1'b1;
src <= 4'b0;
dst <= 4'b0;
end
8'b1110_10x1: // jmp direct
begin
seq_addr <= `JMPI;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b1;
imm_size <= ~op[1];
src <= 4'b0;
dst <= 4'b0;
end
8'b1110_1010: // jmp indirect different segment
begin
seq_addr <= `LJMPI;
need_modrm <= 1'b0;
need_off <= 1'b1;
need_imm <= 1'b1;
imm_size <= 1'b1;
src <= 4'b0;
dst <= 4'b0;
end
8'b1110_110x: // in dx
begin
seq_addr <= b ? `INRB : `INRW;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= 4'b0;
dst <= 4'b0;
end
8'b1110_111x: // out dx
begin
seq_addr <= b ? `OUTRB : `OUTRW;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= 4'b0;
dst <= 4'b0;
end
8'b1111_0100: // hlt
begin
seq_addr <= `HLT;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= 4'b0;
dst <= 4'b0;
end
8'b1111_0101: // cmc
begin
seq_addr <= `CMC;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= 4'b0;
dst <= 4'b0;
end
8'b1111_011x: // test, not, neg, mul, imul
begin
case (regm)
3'b000: seq_addr <= (mod==2'b11) ?
(b ? `TSTIRB : `TSTIRW) : (b ? `TSTIMB : `TSTIMW);
3'b010: seq_addr <= (mod==2'b11) ?
(b ? `NOTRB : `NOTRW) : (b ? `NOTMB : `NOTMW);
3'b011: seq_addr <= (mod==2'b11) ?
(b ? `NEGRB : `NEGRW) : (b ? `NEGMB : `NEGMW);
3'b100: seq_addr <= (mod==2'b11) ?
(b ? `MULRB : `MULRW) : (b ? `MULMB : `MULMW);
3'b101: seq_addr <= (mod==2'b11) ?
(b ? `IMULRB : `IMULRW) : (b ? `IMULMB : `IMULMW);
3'b110: seq_addr <= (mod==2'b11) ?
(b ? `DIVRB : `DIVRW) : (b ? `DIVMB : `DIVMW);
3'b111: seq_addr <= (mod==2'b11) ?
(b ? `IDIVRB : `IDIVRW) : (b ? `IDIVMB : `IDIVMW);
default: seq_addr <= `NOP;
endcase
need_modrm <= 1'b1;
need_off <= need_off_mod;
need_imm <= (regm == 3'b000); // imm on test
imm_size <= ~b;
dst <= { 1'b0, modrm[2:0] };
src <= { 1'b0, modrm[2:0] };
end
8'b1111_1000: // clc
begin
seq_addr <= `CLC;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= 4'b0;
dst <= 4'b0;
end
8'b1111_1001: // stc
begin
seq_addr <= `STC;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= 4'b0;
dst <= 4'b0;
end
8'b1111_1010: // cli
begin
seq_addr <= `CLI;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= 4'b0;
dst <= 4'b0;
end
8'b1111_1011: // sti
begin
seq_addr <= `STI;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= 4'b0;
dst <= 4'b0;
end
8'b1111_1100: // cld
begin
seq_addr <= `CLD;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= 4'b0;
dst <= 4'b0;
end
8'b1111_1101: // std
begin
seq_addr <= `STD;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= 4'b0;
dst <= 4'b0;
end
8'b1111_1110: // inc
begin
case (regm)
3'b000: seq_addr <= (mod==2'b11) ? `INCRB : `INCMB;
3'b001: seq_addr <= (mod==2'b11) ? `DECRB : `DECMB;
default: seq_addr <= `NOP;
endcase
need_modrm <= 1'b1;
need_off <= need_off_mod;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= { 1'b0, rm };
dst <= 4'b0;
end
8'b1111_1111:
begin
case (regm)
3'b000: seq_addr <= (mod==2'b11) ? `INCRW : `INCMW;
3'b001: seq_addr <= (mod==2'b11) ? `DECRW : `DECMW;
3'b010: seq_addr <= (mod==2'b11) ? `CALLNR : `CALLNM;
3'b011: seq_addr <= `CALLFM;
3'b100: seq_addr <= (mod==2'b11) ? `JMPR : `JMPM;
3'b101: seq_addr <= `LJMPM;
3'b110: seq_addr <= (mod==2'b11) ? `PUSHR : `PUSHM;
default: seq_addr <= `NOP;
endcase
need_modrm <= 1'b1;
need_off <= need_off_mod;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= { 1'b0, rm };
dst <= 4'b0;
end
default: // hlt
begin
seq_addr <= `HLT;
need_modrm <= 1'b0;
need_off <= 1'b0;
need_imm <= 1'b0;
imm_size <= 1'b0;
src <= 4'b0;
dst <= 4'b0;
end
endcase
endmodule
module memory_regs (
input [2:0] rm,
input [1:0] mod,
input [2:0] sovr_pr,
output reg [3:0] base,
output reg [3:0] index,
output [1:0] seg
);
// Register declaration
reg [1:0] s;
// Continuous assignments
assign seg = sovr_pr[2] ? sovr_pr[1:0] : s;
// Behaviour
always @(rm or mod)
case (rm)
3'b000: begin base <= 4'b0011; index <= 4'b0110; s <= 2'b11; end
3'b001: begin base <= 4'b0011; index <= 4'b0111; s <= 2'b11; end
3'b010: begin base <= 4'b0101; index <= 4'b0110; s <= 2'b10; end
3'b011: begin base <= 4'b0101; index <= 4'b0111; s <= 2'b10; end
3'b100: begin base <= 4'b1100; index <= 4'b0110; s <= 2'b11; end
3'b101: begin base <= 4'b1100; index <= 4'b0111; s <= 2'b11; end
3'b110: begin base <= mod ? 4'b0101 : 4'b1100; index <= 4'b1100;
s <= mod ? 2'b10 : 2'b11; end
3'b111: begin base <= 4'b0011; index <= 4'b1100; s <= 2'b11; end
endcase
endmodule
module micro_data (
input [`MICRO_ADDR_WIDTH-1:0] n_micro,
input [15:0] off_i,
input [15:0] imm_i,
input [3:0] src,
input [3:0] dst,
input [3:0] base,
input [3:0] index,
input [1:0] seg,
output [`IR_SIZE-1:0] ir,
output [15:0] off_o,
output [15:0] imm_o
);
// Net declarations
wire [`MICRO_DATA_WIDTH-1:0] micro_o;
wire [17:0] high_ir;
wire var_s, var_off;
wire [1:0] var_a, var_b, var_c, var_d;
wire [2:0] var_imm;
wire [3:0] addr_a, addr_b, addr_c, addr_d;
wire [3:0] micro_a, micro_b, micro_c, micro_d;
wire [1:0] addr_s, micro_s;
// Module instantiations
micro_rom m0 (n_micro, micro_o);
// Assignments
assign micro_s = micro_o[1:0];
assign micro_a = micro_o[5:2];
assign micro_b = micro_o[9:6];
assign micro_c = micro_o[13:10];
assign micro_d = micro_o[17:14];
assign high_ir = micro_o[35:18];
assign var_s = micro_o[36];
assign var_a = micro_o[38:37];
assign var_b = micro_o[40:39];
assign var_c = micro_o[42:41];
assign var_d = micro_o[44:43];
assign var_off = micro_o[45];
assign var_imm = micro_o[48:46];
assign imm_o = var_imm == 3'd0 ? (16'h0000)
: (var_imm == 3'd1 ? (16'h0002)
: (var_imm == 3'd2 ? (16'h0004)
: (var_imm == 3'd3 ? off_i
: (var_imm == 3'd4 ? imm_i
: (var_imm == 3'd5 ? 16'hffff
: (var_imm == 3'd6 ? 16'b11 : 16'd1))))));
assign off_o = var_off ? off_i : 16'h0000;
assign addr_a = var_a == 2'd0 ? micro_a
: (var_a == 2'd1 ? base
: (var_a == 2'd2 ? dst : src ));
assign addr_b = var_b == 2'd0 ? micro_b
: (var_b == 2'd1 ? index : src);
assign addr_c = var_c == 2'd0 ? micro_c
: (var_c == 2'd1 ? dst : src);
assign addr_d = var_d == 2'd0 ? micro_d
: (var_d == 2'd1 ? dst : src);
assign addr_s = var_s ? seg : micro_s;
assign ir = { high_ir, addr_d, addr_c, addr_b, addr_a, addr_s };
endmodule
module micro_rom (
input [`MICRO_ADDR_WIDTH-1:0] addr,
output [`MICRO_DATA_WIDTH-1:0] q
);
// Registers, nets and parameters
reg [`MICRO_DATA_WIDTH-1:0] rom[0:2**`MICRO_ADDR_WIDTH-1];
// Assignments
assign q = rom[addr];
// Behaviour
initial $readmemb("/home/zeus/zet/rtl-model/micro_rom.dat", rom);
endmodule
module seq_rom (
input [`SEQ_ADDR_WIDTH-1:0] addr,
output [`SEQ_DATA_WIDTH-1:0] q
);
// Registers, nets and parameters
reg [`SEQ_DATA_WIDTH-1:0] rom[0:2**`SEQ_ADDR_WIDTH-1];
// Assignments
assign q = rom[addr];
// Behaviour
initial $readmemb("/home/zeus/zet/rtl-model/seq_rom.dat", rom);
endmodule
|
/*
* Copyright 2020 The SkyWater PDK Authors
*
* Licensed under the Apache License, Version 2.0 (the "License");
* you may not use this file except in compliance with the License.
* You may obtain a copy of the License at
*
* https://www.apache.org/licenses/LICENSE-2.0
*
* Unless required by applicable law or agreed to in writing, software
* distributed under the License is distributed on an "AS IS" BASIS,
* WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
* See the License for the specific language governing permissions and
* limitations under the License.
*
* SPDX-License-Identifier: Apache-2.0
*/
`ifndef SKY130_FD_SC_HD__XOR3_BEHAVIORAL_V
`define SKY130_FD_SC_HD__XOR3_BEHAVIORAL_V
/**
* xor3: 3-input exclusive OR.
*
* X = A ^ B ^ C
*
* Verilog simulation functional model.
*/
`timescale 1ns / 1ps
`default_nettype none
`celldefine
module sky130_fd_sc_hd__xor3 (
X,
A,
B,
C
);
// Module ports
output X;
input A;
input B;
input C;
// Module supplies
supply1 VPWR;
supply0 VGND;
supply1 VPB ;
supply0 VNB ;
// Local signals
wire xor0_out_X;
// Name Output Other arguments
xor xor0 (xor0_out_X, A, B, C );
buf buf0 (X , xor0_out_X );
endmodule
`endcelldefine
`default_nettype wire
`endif // SKY130_FD_SC_HD__XOR3_BEHAVIORAL_V |
`timescale 1ns / 1ps
module ControlUnit(
input [5:0] op,
input zero,
output reg extend,
// PC
output reg [1:0] PCSrcSelector,
output reg PCWriteOp,
// ALU
output reg ALUSrcASelector,
output reg ALUSrcBSelector,
output reg [2:0] ALUOp,
// Instruction Memory
output reg IMReadWriteOp,
// Data Memory
output reg DMWriteOp,
output reg DMReadOp,
// Register File
output reg RFWriteRegSelector,
output reg RFWriteDataSelector,
output reg RFWriteOp
);
initial begin
extend = 0;
PCSrcSelector = 2'B00;
PCWriteOp = 0;
ALUSrcASelector = 0;
ALUSrcBSelector = 0;
ALUOp = 3'B000;
IMReadWriteOp = 1;
DMWriteOp = 0;
DMReadOp = 0;
RFWriteRegSelector = 0;
RFWriteDataSelector = 0;
RFWriteOp = 0;
end
always@(op or zero) begin
case (op)
// add rd, rs, rt
6'B000000: begin
// extend = 0;
PCSrcSelector = 2'B00;
PCWriteOp = 1;
ALUSrcASelector = 0;
ALUSrcBSelector = 0;
ALUOp = 3'B000;
IMReadWriteOp = 1;
DMWriteOp = 0;
DMReadOp = 0;
RFWriteRegSelector = 1;
RFWriteDataSelector = 0;
RFWriteOp = 1;
end
// addi rt, rs, imm
6'B000001: begin
extend = 1;
PCSrcSelector = 2'B00;
PCWriteOp = 1;
ALUSrcASelector = 0;
ALUSrcBSelector = 1;
ALUOp = 3'B000;
IMReadWriteOp = 1;
DMWriteOp = 0;
DMReadOp = 0;
RFWriteRegSelector = 0;
RFWriteDataSelector = 0;
RFWriteOp = 1;
end
// sub rd, rs, rt
6'B000010: begin
// extend = 0;
PCSrcSelector = 2'B00;
PCWriteOp = 1;
ALUSrcASelector = 0;
ALUSrcBSelector = 0;
ALUOp = 3'B001;
IMReadWriteOp = 1;
DMWriteOp = 0;
DMReadOp = 0;
RFWriteRegSelector = 1;
RFWriteDataSelector = 0;
RFWriteOp = 1;
end
// ori rt, rs, imm
6'B010000: begin
extend = 0;
PCSrcSelector = 2'B00;
PCWriteOp = 1;
ALUSrcASelector = 0;
ALUSrcBSelector = 1;
ALUOp = 3'B011;
IMReadWriteOp = 1;
DMWriteOp = 0;
DMReadOp = 0;
RFWriteRegSelector = 0;
RFWriteDataSelector = 0;
RFWriteOp = 1;
end
// and rd, rs, rt
6'B010001: begin
// extend = 0;
PCSrcSelector = 2'B00;
PCWriteOp = 1;
ALUSrcASelector = 0;
ALUSrcBSelector = 0;
ALUOp = 3'B100;
IMReadWriteOp = 1;
DMWriteOp = 0;
DMReadOp = 0;
RFWriteRegSelector = 1;
RFWriteDataSelector = 0;
RFWriteOp = 1;
end
// or rd, rs, rt
6'B010010: begin
// extend = 0;
PCSrcSelector = 2'B00;
PCWriteOp = 1;
ALUSrcASelector = 0;
ALUSrcBSelector = 0;
ALUOp = 3'B011;
IMReadWriteOp = 1;
DMWriteOp = 0;
DMReadOp = 0;
RFWriteRegSelector = 1;
RFWriteDataSelector = 0;
RFWriteOp = 1;
end
// sll rd, rt, sa
6'B011000: begin
// extend = 0;
PCSrcSelector = 2'B00;
PCWriteOp = 1;
ALUSrcASelector = 1;
ALUSrcBSelector = 0;
ALUOp = 3'B010;
IMReadWriteOp = 1;
DMWriteOp = 0;
DMReadOp = 0;
RFWriteRegSelector = 1;
RFWriteDataSelector = 0;
RFWriteOp = 1;
end
// slti rt, rs, imm
6'B011011: begin
extend = 1;
PCSrcSelector = 2'B00;
PCWriteOp = 1;
ALUSrcASelector = 0;
ALUSrcBSelector = 1;
ALUOp = 3'B110;
IMReadWriteOp = 1;
DMWriteOp = 0;
DMReadOp = 0;
RFWriteRegSelector = 0;
RFWriteDataSelector = 0;
RFWriteOp = 1;
end
// sw rt, imm(rs)
6'B100110: begin
extend = 1;
PCSrcSelector = 2'B00;
PCWriteOp = 1;
ALUSrcASelector = 0;
ALUSrcBSelector = 1;
ALUOp = 3'B000;
IMReadWriteOp = 1;
DMWriteOp = 1;
DMReadOp = 0;
RFWriteRegSelector = 1;
// RFWriteDataSelector = 0;
RFWriteOp = 0;
end
// lw rt, imm(rs)
6'B100111: begin
extend = 1;
PCSrcSelector = 2'B00;
PCWriteOp = 1;
ALUSrcASelector = 0;
ALUSrcBSelector = 1;
ALUOp = 3'B000;
IMReadWriteOp = 1;
DMWriteOp = 0;
DMReadOp = 1;
RFWriteRegSelector = 0;
RFWriteDataSelector = 1;
RFWriteOp = 1;
end
// beq rs, rt, imm
6'B110000: begin
extend = 1;
PCSrcSelector = (zero == 0 ? 2'B00 : 2'B01);
PCWriteOp = 1;
ALUSrcASelector = 0;
ALUSrcBSelector = 0;
ALUOp = 3'B001;
IMReadWriteOp = 1;
DMWriteOp = 0;
DMReadOp = 0;
RFWriteRegSelector = 1;
// RFWriteDataSelector = 0;
RFWriteOp = 0;
end
// bne rs, rt, imm
6'B110001: begin
extend = 1;
PCSrcSelector = (zero == 1 ? 2'B00 : 2'B01);
PCWriteOp = 1;
ALUSrcASelector = 0;
ALUSrcBSelector = 0;
ALUOp = 3'B001;
IMReadWriteOp = 1;
DMWriteOp = 0;
DMReadOp = 0;
RFWriteRegSelector = 1;
// RFWriteDataSelector = 0;
RFWriteOp = 0;
end
// j addr
6'B111000: begin
// extend = 0;
PCSrcSelector = 2'B10;
PCWriteOp = 1;
// ALUSrcASelector = 0;
// ALUSrcBSelector = 0;
// ALUOp = 3'B000;
IMReadWriteOp = 1;
DMWriteOp = 0;
DMReadOp = 0;
// RFWriteRegSelector = 1;
// RFWriteDataSelector = 0;
RFWriteOp = 0;
end
// halt
6'B111111: begin
// extend = 0;
// PCSrcSelector = 2'B00;
PCWriteOp = 0;
// ALUSrcASelector = 0;
// ALUSrcBSelector = 0;
// ALUOp = 3'B000;
IMReadWriteOp = 1;
DMWriteOp = 0;
DMReadOp = 0;
// RFWriteRegSelector = 1;
// RFWriteDataSelector = 0;
RFWriteOp = 0;
end
endcase
end
endmodule
|
// ========== Copyright Header Begin ==========================================
//
// OpenSPARC T1 Processor File: trig_event.v
// Copyright (c) 2006 Sun Microsystems, Inc. All Rights Reserved.
// DO NOT ALTER OR REMOVE COPYRIGHT NOTICES.
//
// The above named program is free software; you can redistribute it and/or
// modify it under the terms of the GNU General Public
// License version 2 as published by the Free Software Foundation.
//
// The above named program is distributed in the hope that it will be
// useful, but WITHOUT ANY WARRANTY; without even the implied warranty of
// MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the GNU
// General Public License for more details.
//
// You should have received a copy of the GNU General Public
// License along with this work; if not, write to the Free Software
// Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA 02110-1301, USA.
//
// ========== Copyright Header End ============================================
`ifdef FPGA_SYN
`define FPGA_SYN_IDCT
`define FPGA_SYN_IRF
`endif
module trig_event( /*AUTOARG*/
// Inputs
clk
);
`define DUMP 0
input clk;
integer handle;
`ifdef GATE_SIM
`else
`ifdef DRAM_SAT
`else
/*--------------------------------------------------------------------------
create verilog event here.
-------------------------------------------------------------------------*/
reg [63:0] data;
//counter for cache invalidation
reg start_counter;
reg [7:0] active_cpu;
reg ok_reset;
initial begin
active_cpu = 8'hff;
`ifdef RTL_SPARC0
active_cpu[0] = 1'b0;
`endif
`ifdef RTL_SPARC1
active_cpu[1] = 1'b0;
`endif
`ifdef RTL_SPARC2
active_cpu[2] = 1'b0;
`endif
`ifdef RTL_SPARC3
active_cpu[3] = 1'b0;
`endif
`ifdef RTL_SPARC4
active_cpu[4] = 1'b0;
`endif
`ifdef RTL_SPARC5
active_cpu[5] = 1'b0;
`endif
`ifdef RTL_SPARC6
active_cpu[6] = 1'b0;
`endif
`ifdef RTL_SPARC7
active_cpu[7] = 1'b0;
`endif
// save valid pointer.
start_counter = 1'b0;
end // initial begin
reg [5:0] scrub0, scrub1, scrub2, scrub3;
`ifdef FPGA_SYN_IRF
reg [71:0] active_win [127:0];
integer i;
`endif
//invalidate the l2 data.
initial repeat(1) @(negedge `SCPATH0.l2_bypass_mode_on)$stale_dram(0);//bank 0
initial repeat(1) @(negedge `SCPATH1.l2_bypass_mode_on)$stale_dram(1);
initial repeat(1) @(negedge `SCPATH2.l2_bypass_mode_on)$stale_dram(2);
initial repeat(1) @(negedge `SCPATH3.l2_bypass_mode_on)$stale_dram(3);
always @(posedge clk)begin
scrub0 <= {6{!`SCPATH0.arbctl.diag_or_tecc_write_px2}} & {6{!`SCPATH0.arbctl.inc_tag_ecc_cnt_c2}};
scrub1 <= {6{!`SCPATH1.arbctl.diag_or_tecc_write_px2}} & {6{!`SCPATH1.arbctl.inc_tag_ecc_cnt_c2}};
scrub2 <= {6{!`SCPATH2.arbctl.diag_or_tecc_write_px2}} & {6{!`SCPATH2.arbctl.inc_tag_ecc_cnt_c2}};
scrub3 <= {6{!`SCPATH3.arbctl.diag_or_tecc_write_px2}} & {6{!`SCPATH3.arbctl.inc_tag_ecc_cnt_c2}};
end
//acc_en_d1 & wr_en_d1
//do l2 error enjection here.
always @(posedge clk) begin
$l2_error_enjection(//bank 0
//tag
{`SCPATH0.tag.subbankab.wren_d1, `SCPATH0.tag.subbank89.wren_d1,
`SCPATH0.tag.subbank67.wren_d1, `SCPATH0.tag.subbank45.wren_d1,
`SCPATH0.tag.subbank23.wren_d1, `SCPATH0.tag.subbank01.wren_d1} & scrub0,
{`SCPATH0.tag.subbankab.index_d1, `SCPATH0.tag.subbank89.index_d1,
`SCPATH0.tag.subbank67.index_d1, `SCPATH0.tag.subbank45.index_d1,
`SCPATH0.tag.subbank23.index_d1, `SCPATH0.tag.subbank01.index_d1},
{`SCPATH0.tag.subbankab.way_d1, `SCPATH0.tag.subbank89.way_d1,
`SCPATH0.tag.subbank67.way_d1, `SCPATH0.tag.subbank45.way_d1,
`SCPATH0.tag.subbank23.way_d1, `SCPATH0.tag.subbank01.way_d1},
//tag data 12 ways
`SCPATH0.tag.subbank01.way0,
`SCPATH0.tag.subbank01.way1,
`SCPATH0.tag.subbank23.way0,
`SCPATH0.tag.subbank23.way1,
`SCPATH0.tag.subbank45.way0,
`SCPATH0.tag.subbank45.way1,
`SCPATH0.tag.subbank67.way0,
`SCPATH0.tag.subbank67.way1,
`SCPATH0.tag.subbank89.way0,
`SCPATH0.tag.subbank89.way1,
`SCPATH0.tag.subbankab.way0,
`SCPATH0.tag.subbankab.way1,
//data section
//sub 0
{`SCDPATH0.subbank_0.data_array_2.mem_1.way_sel_d1 &
{2{`SCDPATH0.subbank_0.data_array_2.mem_1.acc_en_d1 &&
`SCDPATH0.subbank_0.data_array_2.mem_1.wr_en_d1}},
`SCDPATH0.subbank_0.data_array_2.mem_0.way_sel_d1 &
{2{`SCDPATH0.subbank_0.data_array_2.mem_0.acc_en_d1 &&
`SCDPATH0.subbank_0.data_array_2.mem_0.wr_en_d1}},
`SCDPATH0.subbank_0.data_array_1.mem_1.way_sel_d1 &
{2{`SCDPATH0.subbank_0.data_array_1.mem_1.acc_en_d1 &&
`SCDPATH0.subbank_0.data_array_1.mem_1.wr_en_d1}},
`SCDPATH0.subbank_0.data_array_1.mem_0.way_sel_d1 &
{2{`SCDPATH0.subbank_0.data_array_1.mem_0.acc_en_d1 &&
`SCDPATH0.subbank_0.data_array_1.mem_0.wr_en_d1}},
`SCDPATH0.subbank_0.data_array_0.mem_1.way_sel_d1 &
{2{`SCDPATH0.subbank_0.data_array_0.mem_1.acc_en_d1 &&
`SCDPATH0.subbank_0.data_array_0.mem_1.wr_en_d1}},
`SCDPATH0.subbank_0.data_array_0.mem_0.way_sel_d1 &
{2{`SCDPATH0.subbank_0.data_array_0.mem_0.acc_en_d1 &&
`SCDPATH0.subbank_0.data_array_0.mem_0.wr_en_d1}}},
{`SCDPATH0.subbank_0.data_array_2.mem_1.set_d1,
`SCDPATH0.subbank_0.data_array_2.mem_0.set_d1,
`SCDPATH0.subbank_0.data_array_1.mem_1.set_d1,
`SCDPATH0.subbank_0.data_array_1.mem_0.set_d1,
`SCDPATH0.subbank_0.data_array_0.mem_1.set_d1,
`SCDPATH0.subbank_0.data_array_0.mem_0.set_d1},
`SCDPATH0.subbank_0.data_array_0.mem_0.way0_decc,
`SCDPATH0.subbank_0.data_array_0.mem_0.way1_decc,
`SCDPATH0.subbank_0.data_array_0.mem_1.way0_decc,
`SCDPATH0.subbank_0.data_array_0.mem_1.way1_decc,
`SCDPATH0.subbank_0.data_array_1.mem_0.way0_decc,
`SCDPATH0.subbank_0.data_array_1.mem_0.way1_decc,
`SCDPATH0.subbank_0.data_array_1.mem_1.way0_decc,
`SCDPATH0.subbank_0.data_array_1.mem_1.way1_decc,
`SCDPATH0.subbank_0.data_array_2.mem_0.way0_decc,
`SCDPATH0.subbank_0.data_array_2.mem_0.way1_decc,
`SCDPATH0.subbank_0.data_array_2.mem_1.way0_decc,
`SCDPATH0.subbank_0.data_array_2.mem_1.way1_decc,
//sub 1
{`SCDPATH0.subbank_1.data_array_2.mem_1.way_sel_d1 &
{2{`SCDPATH0.subbank_1.data_array_2.mem_1.acc_en_d1 &&
`SCDPATH0.subbank_1.data_array_2.mem_1.wr_en_d1}},
`SCDPATH0.subbank_1.data_array_2.mem_0.way_sel_d1 &
{2{`SCDPATH0.subbank_1.data_array_2.mem_0.acc_en_d1 &&
`SCDPATH0.subbank_1.data_array_2.mem_0.wr_en_d1}},
`SCDPATH0.subbank_1.data_array_1.mem_1.way_sel_d1 &
{2{`SCDPATH0.subbank_1.data_array_1.mem_1.acc_en_d1 &&
`SCDPATH0.subbank_1.data_array_1.mem_1.wr_en_d1}},
`SCDPATH0.subbank_1.data_array_1.mem_0.way_sel_d1 &
{2{`SCDPATH0.subbank_1.data_array_1.mem_0.acc_en_d1 &&
`SCDPATH0.subbank_1.data_array_1.mem_0.wr_en_d1}},
`SCDPATH0.subbank_1.data_array_0.mem_1.way_sel_d1 &
{2{`SCDPATH0.subbank_1.data_array_0.mem_1.acc_en_d1 &&
`SCDPATH0.subbank_1.data_array_0.mem_1.wr_en_d1}},
`SCDPATH0.subbank_1.data_array_0.mem_0.way_sel_d1 &
{2{`SCDPATH0.subbank_1.data_array_0.mem_0.acc_en_d1 &&
`SCDPATH0.subbank_1.data_array_0.mem_0.wr_en_d1}}},
{`SCDPATH0.subbank_1.data_array_2.mem_1.set_d1,
`SCDPATH0.subbank_1.data_array_2.mem_0.set_d1,
`SCDPATH0.subbank_1.data_array_1.mem_1.set_d1,
`SCDPATH0.subbank_1.data_array_1.mem_0.set_d1,
`SCDPATH0.subbank_1.data_array_0.mem_1.set_d1,
`SCDPATH0.subbank_1.data_array_0.mem_0.set_d1},
`SCDPATH0.subbank_1.data_array_0.mem_0.way0_decc,
`SCDPATH0.subbank_1.data_array_0.mem_0.way1_decc,
`SCDPATH0.subbank_1.data_array_0.mem_1.way0_decc,
`SCDPATH0.subbank_1.data_array_0.mem_1.way1_decc,
`SCDPATH0.subbank_1.data_array_1.mem_0.way0_decc,
`SCDPATH0.subbank_1.data_array_1.mem_0.way1_decc,
`SCDPATH0.subbank_1.data_array_1.mem_1.way0_decc,
`SCDPATH0.subbank_1.data_array_1.mem_1.way1_decc,
`SCDPATH0.subbank_1.data_array_2.mem_0.way0_decc,
`SCDPATH0.subbank_1.data_array_2.mem_0.way1_decc,
`SCDPATH0.subbank_1.data_array_2.mem_1.way0_decc,
`SCDPATH0.subbank_1.data_array_2.mem_1.way1_decc,
//sub 2
{`SCDPATH0.subbank_2.data_array_2.mem_1.way_sel_d1 &
{2{`SCDPATH0.subbank_2.data_array_2.mem_1.acc_en_d1 &&
`SCDPATH0.subbank_2.data_array_2.mem_1.wr_en_d1}},
`SCDPATH0.subbank_2.data_array_2.mem_0.way_sel_d1 &
{2{`SCDPATH0.subbank_2.data_array_2.mem_0.acc_en_d1 &&
`SCDPATH0.subbank_2.data_array_2.mem_0.wr_en_d1}},
`SCDPATH0.subbank_2.data_array_1.mem_1.way_sel_d1 &
{2{`SCDPATH0.subbank_2.data_array_1.mem_1.acc_en_d1 &&
`SCDPATH0.subbank_2.data_array_1.mem_1.wr_en_d1}},
`SCDPATH0.subbank_2.data_array_1.mem_0.way_sel_d1 &
{2{`SCDPATH0.subbank_2.data_array_1.mem_0.acc_en_d1 &&
`SCDPATH0.subbank_2.data_array_1.mem_0.wr_en_d1}},
`SCDPATH0.subbank_2.data_array_0.mem_1.way_sel_d1 &
{2{`SCDPATH0.subbank_2.data_array_0.mem_1.acc_en_d1 &&
`SCDPATH0.subbank_2.data_array_0.mem_1.wr_en_d1}},
`SCDPATH0.subbank_2.data_array_0.mem_0.way_sel_d1 &
{2{`SCDPATH0.subbank_2.data_array_0.mem_0.acc_en_d1 &&
`SCDPATH0.subbank_2.data_array_0.mem_0.wr_en_d1}}},
{`SCDPATH0.subbank_2.data_array_2.mem_1.set_d1,
`SCDPATH0.subbank_2.data_array_2.mem_0.set_d1,
`SCDPATH0.subbank_2.data_array_1.mem_1.set_d1,
`SCDPATH0.subbank_2.data_array_1.mem_0.set_d1,
`SCDPATH0.subbank_2.data_array_0.mem_1.set_d1,
`SCDPATH0.subbank_2.data_array_0.mem_0.set_d1},
`SCDPATH0.subbank_2.data_array_0.mem_0.way0_decc,
`SCDPATH0.subbank_2.data_array_0.mem_0.way1_decc,
`SCDPATH0.subbank_2.data_array_0.mem_1.way0_decc,
`SCDPATH0.subbank_2.data_array_0.mem_1.way1_decc,
`SCDPATH0.subbank_2.data_array_1.mem_0.way0_decc,
`SCDPATH0.subbank_2.data_array_1.mem_0.way1_decc,
`SCDPATH0.subbank_2.data_array_1.mem_1.way0_decc,
`SCDPATH0.subbank_2.data_array_1.mem_1.way1_decc,
`SCDPATH0.subbank_2.data_array_2.mem_0.way0_decc,
`SCDPATH0.subbank_2.data_array_2.mem_0.way1_decc,
`SCDPATH0.subbank_2.data_array_2.mem_1.way0_decc,
`SCDPATH0.subbank_2.data_array_2.mem_1.way1_decc,
//sub 3
{`SCDPATH0.subbank_3.data_array_2.mem_1.way_sel_d1 &
{2{`SCDPATH0.subbank_3.data_array_2.mem_1.acc_en_d1 &&
`SCDPATH0.subbank_3.data_array_2.mem_1.wr_en_d1}},
`SCDPATH0.subbank_3.data_array_2.mem_0.way_sel_d1 &
{2{`SCDPATH0.subbank_3.data_array_2.mem_0.acc_en_d1 &&
`SCDPATH0.subbank_3.data_array_2.mem_0.wr_en_d1}},
`SCDPATH0.subbank_3.data_array_1.mem_1.way_sel_d1 &
{2{`SCDPATH0.subbank_3.data_array_1.mem_1.acc_en_d1 &&
`SCDPATH0.subbank_3.data_array_1.mem_1.wr_en_d1}},
`SCDPATH0.subbank_3.data_array_1.mem_0.way_sel_d1 &
{2{`SCDPATH0.subbank_3.data_array_1.mem_0.acc_en_d1 &&
`SCDPATH0.subbank_3.data_array_1.mem_0.wr_en_d1}},
`SCDPATH0.subbank_3.data_array_0.mem_1.way_sel_d1 &
{2{`SCDPATH0.subbank_3.data_array_0.mem_1.acc_en_d1 &&
`SCDPATH0.subbank_3.data_array_0.mem_1.wr_en_d1}},
`SCDPATH0.subbank_3.data_array_0.mem_0.way_sel_d1 &
{2{`SCDPATH0.subbank_3.data_array_0.mem_0.acc_en_d1 &&
`SCDPATH0.subbank_3.data_array_0.mem_0.wr_en_d1}}},
{`SCDPATH0.subbank_3.data_array_2.mem_1.set_d1,
`SCDPATH0.subbank_3.data_array_2.mem_0.set_d1,
`SCDPATH0.subbank_3.data_array_1.mem_1.set_d1,
`SCDPATH0.subbank_3.data_array_1.mem_0.set_d1,
`SCDPATH0.subbank_3.data_array_0.mem_1.set_d1,
`SCDPATH0.subbank_3.data_array_0.mem_0.set_d1},
`SCDPATH0.subbank_3.data_array_0.mem_0.way0_decc,
`SCDPATH0.subbank_3.data_array_0.mem_0.way1_decc,
`SCDPATH0.subbank_3.data_array_0.mem_1.way0_decc,
`SCDPATH0.subbank_3.data_array_0.mem_1.way1_decc,
`SCDPATH0.subbank_3.data_array_1.mem_0.way0_decc,
`SCDPATH0.subbank_3.data_array_1.mem_0.way1_decc,
`SCDPATH0.subbank_3.data_array_1.mem_1.way0_decc,
`SCDPATH0.subbank_3.data_array_1.mem_1.way1_decc,
`SCDPATH0.subbank_3.data_array_2.mem_0.way0_decc,
`SCDPATH0.subbank_3.data_array_2.mem_0.way1_decc,
`SCDPATH0.subbank_3.data_array_2.mem_1.way0_decc,
`SCDPATH0.subbank_3.data_array_2.mem_1.way1_decc,
//bank 1
//tag
{`SCPATH1.tag.subbankab.wren_d1, `SCPATH1.tag.subbank89.wren_d1,
`SCPATH1.tag.subbank67.wren_d1, `SCPATH1.tag.subbank45.wren_d1,
`SCPATH1.tag.subbank23.wren_d1, `SCPATH1.tag.subbank01.wren_d1} & scrub1,
{`SCPATH1.tag.subbankab.index_d1, `SCPATH1.tag.subbank89.index_d1,
`SCPATH1.tag.subbank67.index_d1, `SCPATH1.tag.subbank45.index_d1,
`SCPATH1.tag.subbank23.index_d1, `SCPATH1.tag.subbank01.index_d1},
{`SCPATH1.tag.subbankab.way_d1, `SCPATH1.tag.subbank89.way_d1,
`SCPATH1.tag.subbank67.way_d1, `SCPATH1.tag.subbank45.way_d1,
`SCPATH1.tag.subbank23.way_d1, `SCPATH1.tag.subbank01.way_d1},
//tag data 12 ways
`SCPATH1.tag.subbank01.way0,
`SCPATH1.tag.subbank01.way1,
`SCPATH1.tag.subbank23.way0,
`SCPATH1.tag.subbank23.way1,
`SCPATH1.tag.subbank45.way0,
`SCPATH1.tag.subbank45.way1,
`SCPATH1.tag.subbank67.way0,
`SCPATH1.tag.subbank67.way1,
`SCPATH1.tag.subbank89.way0,
`SCPATH1.tag.subbank89.way1,
`SCPATH1.tag.subbankab.way0,
`SCPATH1.tag.subbankab.way1,
//data section
//sub 0
{`SCDPATH1.subbank_0.data_array_2.mem_1.way_sel_d1 &
{2{`SCDPATH1.subbank_0.data_array_2.mem_1.acc_en_d1 &&
`SCDPATH1.subbank_0.data_array_2.mem_1.wr_en_d1}},
`SCDPATH1.subbank_0.data_array_2.mem_0.way_sel_d1 &
{2{`SCDPATH1.subbank_0.data_array_2.mem_0.acc_en_d1 &&
`SCDPATH1.subbank_0.data_array_2.mem_0.wr_en_d1}},
`SCDPATH1.subbank_0.data_array_1.mem_1.way_sel_d1 &
{2{`SCDPATH1.subbank_0.data_array_1.mem_1.acc_en_d1 &&
`SCDPATH1.subbank_0.data_array_1.mem_1.wr_en_d1}},
`SCDPATH1.subbank_0.data_array_1.mem_0.way_sel_d1 &
{2{`SCDPATH1.subbank_0.data_array_1.mem_0.acc_en_d1 &&
`SCDPATH1.subbank_0.data_array_1.mem_0.wr_en_d1}},
`SCDPATH1.subbank_0.data_array_0.mem_1.way_sel_d1 &
{2{`SCDPATH1.subbank_0.data_array_0.mem_1.acc_en_d1 &&
`SCDPATH1.subbank_0.data_array_0.mem_1.wr_en_d1}},
`SCDPATH1.subbank_0.data_array_0.mem_0.way_sel_d1 &
{2{`SCDPATH1.subbank_0.data_array_0.mem_0.acc_en_d1 &&
`SCDPATH1.subbank_0.data_array_0.mem_0.wr_en_d1}}},
{`SCDPATH1.subbank_0.data_array_2.mem_1.set_d1,
`SCDPATH1.subbank_0.data_array_2.mem_0.set_d1,
`SCDPATH1.subbank_0.data_array_1.mem_1.set_d1,
`SCDPATH1.subbank_0.data_array_1.mem_0.set_d1,
`SCDPATH1.subbank_0.data_array_0.mem_1.set_d1,
`SCDPATH1.subbank_0.data_array_0.mem_0.set_d1},
`SCDPATH1.subbank_0.data_array_0.mem_0.way0_decc,
`SCDPATH1.subbank_0.data_array_0.mem_0.way1_decc,
`SCDPATH1.subbank_0.data_array_0.mem_1.way0_decc,
`SCDPATH1.subbank_0.data_array_0.mem_1.way1_decc,
`SCDPATH1.subbank_0.data_array_1.mem_0.way0_decc,
`SCDPATH1.subbank_0.data_array_1.mem_0.way1_decc,
`SCDPATH1.subbank_0.data_array_1.mem_1.way0_decc,
`SCDPATH1.subbank_0.data_array_1.mem_1.way1_decc,
`SCDPATH1.subbank_0.data_array_2.mem_0.way0_decc,
`SCDPATH1.subbank_0.data_array_2.mem_0.way1_decc,
`SCDPATH1.subbank_0.data_array_2.mem_1.way0_decc,
`SCDPATH1.subbank_0.data_array_2.mem_1.way1_decc,
//sub 1
{`SCDPATH1.subbank_1.data_array_2.mem_1.way_sel_d1 &
{2{`SCDPATH1.subbank_1.data_array_2.mem_1.acc_en_d1 &&
`SCDPATH1.subbank_1.data_array_2.mem_1.wr_en_d1}},
`SCDPATH1.subbank_1.data_array_2.mem_0.way_sel_d1 &
{2{`SCDPATH1.subbank_1.data_array_2.mem_0.acc_en_d1 &&
`SCDPATH1.subbank_1.data_array_2.mem_0.wr_en_d1}},
`SCDPATH1.subbank_1.data_array_1.mem_1.way_sel_d1 &
{2{`SCDPATH1.subbank_1.data_array_1.mem_1.acc_en_d1 &&
`SCDPATH1.subbank_1.data_array_1.mem_1.wr_en_d1}},
`SCDPATH1.subbank_1.data_array_1.mem_0.way_sel_d1 &
{2{`SCDPATH1.subbank_1.data_array_1.mem_0.acc_en_d1 &&
`SCDPATH1.subbank_1.data_array_1.mem_0.wr_en_d1}},
`SCDPATH1.subbank_1.data_array_0.mem_1.way_sel_d1 &
{2{`SCDPATH1.subbank_1.data_array_0.mem_1.acc_en_d1 &&
`SCDPATH1.subbank_1.data_array_0.mem_1.wr_en_d1}},
`SCDPATH1.subbank_1.data_array_0.mem_0.way_sel_d1 &
{2{`SCDPATH1.subbank_1.data_array_0.mem_0.acc_en_d1 &&
`SCDPATH1.subbank_1.data_array_0.mem_0.wr_en_d1}}},
{`SCDPATH1.subbank_1.data_array_2.mem_1.set_d1,
`SCDPATH1.subbank_1.data_array_2.mem_0.set_d1,
`SCDPATH1.subbank_1.data_array_1.mem_1.set_d1,
`SCDPATH1.subbank_1.data_array_1.mem_0.set_d1,
`SCDPATH1.subbank_1.data_array_0.mem_1.set_d1,
`SCDPATH1.subbank_1.data_array_0.mem_0.set_d1},
`SCDPATH1.subbank_1.data_array_0.mem_0.way0_decc,
`SCDPATH1.subbank_1.data_array_0.mem_0.way1_decc,
`SCDPATH1.subbank_1.data_array_0.mem_1.way0_decc,
`SCDPATH1.subbank_1.data_array_0.mem_1.way1_decc,
`SCDPATH1.subbank_1.data_array_1.mem_0.way0_decc,
`SCDPATH1.subbank_1.data_array_1.mem_0.way1_decc,
`SCDPATH1.subbank_1.data_array_1.mem_1.way0_decc,
`SCDPATH1.subbank_1.data_array_1.mem_1.way1_decc,
`SCDPATH1.subbank_1.data_array_2.mem_0.way0_decc,
`SCDPATH1.subbank_1.data_array_2.mem_0.way1_decc,
`SCDPATH1.subbank_1.data_array_2.mem_1.way0_decc,
`SCDPATH1.subbank_1.data_array_2.mem_1.way1_decc,
//sub 2
{`SCDPATH1.subbank_2.data_array_2.mem_1.way_sel_d1 &
{2{`SCDPATH1.subbank_2.data_array_2.mem_1.acc_en_d1 &&
`SCDPATH1.subbank_2.data_array_2.mem_1.wr_en_d1}},
`SCDPATH1.subbank_2.data_array_2.mem_0.way_sel_d1 &
{2{`SCDPATH1.subbank_2.data_array_2.mem_0.acc_en_d1 &&
`SCDPATH1.subbank_2.data_array_2.mem_0.wr_en_d1}},
`SCDPATH1.subbank_2.data_array_1.mem_1.way_sel_d1 &
{2{`SCDPATH1.subbank_2.data_array_1.mem_1.acc_en_d1 &&
`SCDPATH1.subbank_2.data_array_1.mem_1.wr_en_d1}},
`SCDPATH1.subbank_2.data_array_1.mem_0.way_sel_d1 &
{2{`SCDPATH1.subbank_2.data_array_1.mem_0.acc_en_d1 &&
`SCDPATH1.subbank_2.data_array_1.mem_0.wr_en_d1}},
`SCDPATH1.subbank_2.data_array_0.mem_1.way_sel_d1 &
{2{`SCDPATH1.subbank_2.data_array_0.mem_1.acc_en_d1 &&
`SCDPATH1.subbank_2.data_array_0.mem_1.wr_en_d1}},
`SCDPATH1.subbank_2.data_array_0.mem_0.way_sel_d1 &
{2{`SCDPATH1.subbank_2.data_array_0.mem_0.acc_en_d1 &&
`SCDPATH1.subbank_2.data_array_0.mem_0.wr_en_d1}}},
{`SCDPATH1.subbank_2.data_array_2.mem_1.set_d1,
`SCDPATH1.subbank_2.data_array_2.mem_0.set_d1,
`SCDPATH1.subbank_2.data_array_1.mem_1.set_d1,
`SCDPATH1.subbank_2.data_array_1.mem_0.set_d1,
`SCDPATH1.subbank_2.data_array_0.mem_1.set_d1,
`SCDPATH1.subbank_2.data_array_0.mem_0.set_d1},
`SCDPATH1.subbank_2.data_array_0.mem_0.way0_decc,
`SCDPATH1.subbank_2.data_array_0.mem_0.way1_decc,
`SCDPATH1.subbank_2.data_array_0.mem_1.way0_decc,
`SCDPATH1.subbank_2.data_array_0.mem_1.way1_decc,
`SCDPATH1.subbank_2.data_array_1.mem_0.way0_decc,
`SCDPATH1.subbank_2.data_array_1.mem_0.way1_decc,
`SCDPATH1.subbank_2.data_array_1.mem_1.way0_decc,
`SCDPATH1.subbank_2.data_array_1.mem_1.way1_decc,
`SCDPATH1.subbank_2.data_array_2.mem_0.way0_decc,
`SCDPATH1.subbank_2.data_array_2.mem_0.way1_decc,
`SCDPATH1.subbank_2.data_array_2.mem_1.way0_decc,
`SCDPATH1.subbank_2.data_array_2.mem_1.way1_decc,
//sub 3
{`SCDPATH1.subbank_3.data_array_2.mem_1.way_sel_d1 &
{2{`SCDPATH1.subbank_3.data_array_2.mem_1.acc_en_d1 &&
`SCDPATH1.subbank_3.data_array_2.mem_1.wr_en_d1}},
`SCDPATH1.subbank_3.data_array_2.mem_0.way_sel_d1 &
{2{`SCDPATH1.subbank_3.data_array_2.mem_0.acc_en_d1 &&
`SCDPATH1.subbank_3.data_array_2.mem_0.wr_en_d1}},
`SCDPATH1.subbank_3.data_array_1.mem_1.way_sel_d1 &
{2{`SCDPATH1.subbank_3.data_array_1.mem_1.acc_en_d1 &&
`SCDPATH1.subbank_3.data_array_1.mem_1.wr_en_d1}},
`SCDPATH1.subbank_3.data_array_1.mem_0.way_sel_d1 &
{2{`SCDPATH1.subbank_3.data_array_1.mem_0.acc_en_d1 &&
`SCDPATH1.subbank_3.data_array_1.mem_0.wr_en_d1}},
`SCDPATH1.subbank_3.data_array_0.mem_1.way_sel_d1 &
{2{`SCDPATH1.subbank_3.data_array_0.mem_1.acc_en_d1 &&
`SCDPATH1.subbank_3.data_array_0.mem_1.wr_en_d1}},
`SCDPATH1.subbank_3.data_array_0.mem_0.way_sel_d1 &
{2{`SCDPATH1.subbank_3.data_array_0.mem_0.acc_en_d1 &&
`SCDPATH1.subbank_3.data_array_0.mem_0.wr_en_d1}}},
{`SCDPATH1.subbank_3.data_array_2.mem_1.set_d1,
`SCDPATH1.subbank_3.data_array_2.mem_0.set_d1,
`SCDPATH1.subbank_3.data_array_1.mem_1.set_d1,
`SCDPATH1.subbank_3.data_array_1.mem_0.set_d1,
`SCDPATH1.subbank_3.data_array_0.mem_1.set_d1,
`SCDPATH1.subbank_3.data_array_0.mem_0.set_d1},
`SCDPATH1.subbank_3.data_array_0.mem_0.way0_decc,
`SCDPATH1.subbank_3.data_array_0.mem_0.way1_decc,
`SCDPATH1.subbank_3.data_array_0.mem_1.way0_decc,
`SCDPATH1.subbank_3.data_array_0.mem_1.way1_decc,
`SCDPATH1.subbank_3.data_array_1.mem_0.way0_decc,
`SCDPATH1.subbank_3.data_array_1.mem_0.way1_decc,
`SCDPATH1.subbank_3.data_array_1.mem_1.way0_decc,
`SCDPATH1.subbank_3.data_array_1.mem_1.way1_decc,
`SCDPATH1.subbank_3.data_array_2.mem_0.way0_decc,
`SCDPATH1.subbank_3.data_array_2.mem_0.way1_decc,
`SCDPATH1.subbank_3.data_array_2.mem_1.way0_decc,
`SCDPATH1.subbank_3.data_array_2.mem_1.way1_decc,
//bank 2
//tag
{`SCPATH2.tag.subbankab.wren_d1, `SCPATH2.tag.subbank89.wren_d1,
`SCPATH2.tag.subbank67.wren_d1, `SCPATH2.tag.subbank45.wren_d1,
`SCPATH2.tag.subbank23.wren_d1, `SCPATH2.tag.subbank01.wren_d1} & scrub2,
{`SCPATH2.tag.subbankab.index_d1, `SCPATH2.tag.subbank89.index_d1,
`SCPATH2.tag.subbank67.index_d1, `SCPATH2.tag.subbank45.index_d1,
`SCPATH2.tag.subbank23.index_d1, `SCPATH2.tag.subbank01.index_d1},
{`SCPATH2.tag.subbankab.way_d1, `SCPATH2.tag.subbank89.way_d1,
`SCPATH2.tag.subbank67.way_d1, `SCPATH2.tag.subbank45.way_d1,
`SCPATH2.tag.subbank23.way_d1, `SCPATH2.tag.subbank01.way_d1},
//tag data 12 ways
`SCPATH2.tag.subbank01.way0,
`SCPATH2.tag.subbank01.way1,
`SCPATH2.tag.subbank23.way0,
`SCPATH2.tag.subbank23.way1,
`SCPATH2.tag.subbank45.way0,
`SCPATH2.tag.subbank45.way1,
`SCPATH2.tag.subbank67.way0,
`SCPATH2.tag.subbank67.way1,
`SCPATH2.tag.subbank89.way0,
`SCPATH2.tag.subbank89.way1,
`SCPATH2.tag.subbankab.way0,
`SCPATH2.tag.subbankab.way1,
//data section
//sub 0
{`SCDPATH2.subbank_0.data_array_2.mem_1.way_sel_d1 &
{2{`SCDPATH2.subbank_0.data_array_2.mem_1.acc_en_d1 &&
`SCDPATH2.subbank_0.data_array_2.mem_1.wr_en_d1}},
`SCDPATH2.subbank_0.data_array_2.mem_0.way_sel_d1 &
{2{`SCDPATH2.subbank_0.data_array_2.mem_0.acc_en_d1 &&
`SCDPATH2.subbank_0.data_array_2.mem_0.wr_en_d1}},
`SCDPATH2.subbank_0.data_array_1.mem_1.way_sel_d1 &
{2{`SCDPATH2.subbank_0.data_array_1.mem_1.acc_en_d1 &&
`SCDPATH2.subbank_0.data_array_1.mem_1.wr_en_d1}},
`SCDPATH2.subbank_0.data_array_1.mem_0.way_sel_d1 &
{2{`SCDPATH2.subbank_0.data_array_1.mem_0.acc_en_d1 &&
`SCDPATH2.subbank_0.data_array_1.mem_0.wr_en_d1}},
`SCDPATH2.subbank_0.data_array_0.mem_1.way_sel_d1 &
{2{`SCDPATH2.subbank_0.data_array_0.mem_1.acc_en_d1 &&
`SCDPATH2.subbank_0.data_array_0.mem_1.wr_en_d1}},
`SCDPATH2.subbank_0.data_array_0.mem_0.way_sel_d1 &
{2{`SCDPATH2.subbank_0.data_array_0.mem_0.acc_en_d1 &&
`SCDPATH2.subbank_0.data_array_0.mem_0.wr_en_d1}}},
{`SCDPATH2.subbank_0.data_array_2.mem_1.set_d1,
`SCDPATH2.subbank_0.data_array_2.mem_0.set_d1,
`SCDPATH2.subbank_0.data_array_1.mem_1.set_d1,
`SCDPATH2.subbank_0.data_array_1.mem_0.set_d1,
`SCDPATH2.subbank_0.data_array_0.mem_1.set_d1,
`SCDPATH2.subbank_0.data_array_0.mem_0.set_d1},
`SCDPATH2.subbank_0.data_array_0.mem_0.way0_decc,
`SCDPATH2.subbank_0.data_array_0.mem_0.way1_decc,
`SCDPATH2.subbank_0.data_array_0.mem_1.way0_decc,
`SCDPATH2.subbank_0.data_array_0.mem_1.way1_decc,
`SCDPATH2.subbank_0.data_array_1.mem_0.way0_decc,
`SCDPATH2.subbank_0.data_array_1.mem_0.way1_decc,
`SCDPATH2.subbank_0.data_array_1.mem_1.way0_decc,
`SCDPATH2.subbank_0.data_array_1.mem_1.way1_decc,
`SCDPATH2.subbank_0.data_array_2.mem_0.way0_decc,
`SCDPATH2.subbank_0.data_array_2.mem_0.way1_decc,
`SCDPATH2.subbank_0.data_array_2.mem_1.way0_decc,
`SCDPATH2.subbank_0.data_array_2.mem_1.way1_decc,
//sub 1
{`SCDPATH2.subbank_1.data_array_2.mem_1.way_sel_d1 &
{2{`SCDPATH2.subbank_1.data_array_2.mem_1.acc_en_d1 &&
`SCDPATH2.subbank_1.data_array_2.mem_1.wr_en_d1}},
`SCDPATH2.subbank_1.data_array_2.mem_0.way_sel_d1 &
{2{`SCDPATH2.subbank_1.data_array_2.mem_0.acc_en_d1 &&
`SCDPATH2.subbank_1.data_array_2.mem_0.wr_en_d1}},
`SCDPATH2.subbank_1.data_array_1.mem_1.way_sel_d1 &
{2{`SCDPATH2.subbank_1.data_array_1.mem_1.acc_en_d1 &&
`SCDPATH2.subbank_1.data_array_1.mem_1.wr_en_d1}},
`SCDPATH2.subbank_1.data_array_1.mem_0.way_sel_d1 &
{2{`SCDPATH2.subbank_1.data_array_1.mem_0.acc_en_d1 &&
`SCDPATH2.subbank_1.data_array_1.mem_0.wr_en_d1}},
`SCDPATH2.subbank_1.data_array_0.mem_1.way_sel_d1 &
{2{`SCDPATH2.subbank_1.data_array_0.mem_1.acc_en_d1 &&
`SCDPATH2.subbank_1.data_array_0.mem_1.wr_en_d1}},
`SCDPATH2.subbank_1.data_array_0.mem_0.way_sel_d1 &
{2{`SCDPATH2.subbank_1.data_array_0.mem_0.acc_en_d1 &&
`SCDPATH2.subbank_1.data_array_0.mem_0.wr_en_d1}}},
{`SCDPATH2.subbank_1.data_array_2.mem_1.set_d1,
`SCDPATH2.subbank_1.data_array_2.mem_0.set_d1,
`SCDPATH2.subbank_1.data_array_1.mem_1.set_d1,
`SCDPATH2.subbank_1.data_array_1.mem_0.set_d1,
`SCDPATH2.subbank_1.data_array_0.mem_1.set_d1,
`SCDPATH2.subbank_1.data_array_0.mem_0.set_d1},
`SCDPATH2.subbank_1.data_array_0.mem_0.way0_decc,
`SCDPATH2.subbank_1.data_array_0.mem_0.way1_decc,
`SCDPATH2.subbank_1.data_array_0.mem_1.way0_decc,
`SCDPATH2.subbank_1.data_array_0.mem_1.way1_decc,
`SCDPATH2.subbank_1.data_array_1.mem_0.way0_decc,
`SCDPATH2.subbank_1.data_array_1.mem_0.way1_decc,
`SCDPATH2.subbank_1.data_array_1.mem_1.way0_decc,
`SCDPATH2.subbank_1.data_array_1.mem_1.way1_decc,
`SCDPATH2.subbank_1.data_array_2.mem_0.way0_decc,
`SCDPATH2.subbank_1.data_array_2.mem_0.way1_decc,
`SCDPATH2.subbank_1.data_array_2.mem_1.way0_decc,
`SCDPATH2.subbank_1.data_array_2.mem_1.way1_decc,
//sub 2
{`SCDPATH2.subbank_2.data_array_2.mem_1.way_sel_d1 &
{2{`SCDPATH2.subbank_2.data_array_2.mem_1.acc_en_d1 &&
`SCDPATH2.subbank_2.data_array_2.mem_1.wr_en_d1}},
`SCDPATH2.subbank_2.data_array_2.mem_0.way_sel_d1 &
{2{`SCDPATH2.subbank_2.data_array_2.mem_0.acc_en_d1 &&
`SCDPATH2.subbank_2.data_array_2.mem_0.wr_en_d1}},
`SCDPATH2.subbank_2.data_array_1.mem_1.way_sel_d1 &
{2{`SCDPATH2.subbank_2.data_array_1.mem_1.acc_en_d1 &&
`SCDPATH2.subbank_2.data_array_1.mem_1.wr_en_d1}},
`SCDPATH2.subbank_2.data_array_1.mem_0.way_sel_d1 &
{2{`SCDPATH2.subbank_2.data_array_1.mem_0.acc_en_d1 &&
`SCDPATH2.subbank_2.data_array_1.mem_0.wr_en_d1}},
`SCDPATH2.subbank_2.data_array_0.mem_1.way_sel_d1 &
{2{`SCDPATH2.subbank_2.data_array_0.mem_1.acc_en_d1 &&
`SCDPATH2.subbank_2.data_array_0.mem_1.wr_en_d1}},
`SCDPATH2.subbank_2.data_array_0.mem_0.way_sel_d1 &
{2{`SCDPATH2.subbank_2.data_array_0.mem_0.acc_en_d1 &&
`SCDPATH2.subbank_2.data_array_0.mem_0.wr_en_d1}}},
{`SCDPATH2.subbank_2.data_array_2.mem_1.set_d1,
`SCDPATH2.subbank_2.data_array_2.mem_0.set_d1,
`SCDPATH2.subbank_2.data_array_1.mem_1.set_d1,
`SCDPATH2.subbank_2.data_array_1.mem_0.set_d1,
`SCDPATH2.subbank_2.data_array_0.mem_1.set_d1,
`SCDPATH2.subbank_2.data_array_0.mem_0.set_d1},
`SCDPATH2.subbank_2.data_array_0.mem_0.way0_decc,
`SCDPATH2.subbank_2.data_array_0.mem_0.way1_decc,
`SCDPATH2.subbank_2.data_array_0.mem_1.way0_decc,
`SCDPATH2.subbank_2.data_array_0.mem_1.way1_decc,
`SCDPATH2.subbank_2.data_array_1.mem_0.way0_decc,
`SCDPATH2.subbank_2.data_array_1.mem_0.way1_decc,
`SCDPATH2.subbank_2.data_array_1.mem_1.way0_decc,
`SCDPATH2.subbank_2.data_array_1.mem_1.way1_decc,
`SCDPATH2.subbank_2.data_array_2.mem_0.way0_decc,
`SCDPATH2.subbank_2.data_array_2.mem_0.way1_decc,
`SCDPATH2.subbank_2.data_array_2.mem_1.way0_decc,
`SCDPATH2.subbank_2.data_array_2.mem_1.way1_decc,
//sub 3
{`SCDPATH2.subbank_3.data_array_2.mem_1.way_sel_d1 &
{2{`SCDPATH2.subbank_3.data_array_2.mem_1.acc_en_d1 &&
`SCDPATH2.subbank_3.data_array_2.mem_1.wr_en_d1}},
`SCDPATH2.subbank_3.data_array_2.mem_0.way_sel_d1 &
{2{`SCDPATH2.subbank_3.data_array_2.mem_0.acc_en_d1 &&
`SCDPATH2.subbank_3.data_array_2.mem_0.wr_en_d1}},
`SCDPATH2.subbank_3.data_array_1.mem_1.way_sel_d1 &
{2{`SCDPATH2.subbank_3.data_array_1.mem_1.acc_en_d1 &&
`SCDPATH2.subbank_3.data_array_1.mem_1.wr_en_d1}},
`SCDPATH2.subbank_3.data_array_1.mem_0.way_sel_d1 &
{2{`SCDPATH2.subbank_3.data_array_1.mem_0.acc_en_d1 &&
`SCDPATH2.subbank_3.data_array_1.mem_0.wr_en_d1}},
`SCDPATH2.subbank_3.data_array_0.mem_1.way_sel_d1 &
{2{`SCDPATH2.subbank_3.data_array_0.mem_1.acc_en_d1 &&
`SCDPATH2.subbank_3.data_array_0.mem_1.wr_en_d1}},
`SCDPATH2.subbank_3.data_array_0.mem_0.way_sel_d1 &
{2{`SCDPATH2.subbank_3.data_array_0.mem_0.acc_en_d1 &&
`SCDPATH2.subbank_3.data_array_0.mem_0.wr_en_d1}}},
{`SCDPATH2.subbank_3.data_array_2.mem_1.set_d1,
`SCDPATH2.subbank_3.data_array_2.mem_0.set_d1,
`SCDPATH2.subbank_3.data_array_1.mem_1.set_d1,
`SCDPATH2.subbank_3.data_array_1.mem_0.set_d1,
`SCDPATH2.subbank_3.data_array_0.mem_1.set_d1,
`SCDPATH2.subbank_3.data_array_0.mem_0.set_d1},
`SCDPATH2.subbank_3.data_array_0.mem_0.way0_decc,
`SCDPATH2.subbank_3.data_array_0.mem_0.way1_decc,
`SCDPATH2.subbank_3.data_array_0.mem_1.way0_decc,
`SCDPATH2.subbank_3.data_array_0.mem_1.way1_decc,
`SCDPATH2.subbank_3.data_array_1.mem_0.way0_decc,
`SCDPATH2.subbank_3.data_array_1.mem_0.way1_decc,
`SCDPATH2.subbank_3.data_array_1.mem_1.way0_decc,
`SCDPATH2.subbank_3.data_array_1.mem_1.way1_decc,
`SCDPATH2.subbank_3.data_array_2.mem_0.way0_decc,
`SCDPATH2.subbank_3.data_array_2.mem_0.way1_decc,
`SCDPATH2.subbank_3.data_array_2.mem_1.way0_decc,
`SCDPATH2.subbank_3.data_array_2.mem_1.way1_decc,
//bank 3
//tag
{`SCPATH3.tag.subbankab.wren_d1, `SCPATH3.tag.subbank89.wren_d1,
`SCPATH3.tag.subbank67.wren_d1, `SCPATH3.tag.subbank45.wren_d1,
`SCPATH3.tag.subbank23.wren_d1, `SCPATH3.tag.subbank01.wren_d1} & scrub3,
{`SCPATH3.tag.subbankab.index_d1, `SCPATH3.tag.subbank89.index_d1,
`SCPATH3.tag.subbank67.index_d1, `SCPATH3.tag.subbank45.index_d1,
`SCPATH3.tag.subbank23.index_d1, `SCPATH3.tag.subbank01.index_d1},
{`SCPATH3.tag.subbankab.way_d1, `SCPATH3.tag.subbank89.way_d1,
`SCPATH3.tag.subbank67.way_d1, `SCPATH3.tag.subbank45.way_d1,
`SCPATH3.tag.subbank23.way_d1, `SCPATH3.tag.subbank01.way_d1},
//tag data 12 ways
`SCPATH3.tag.subbank01.way0,
`SCPATH3.tag.subbank01.way1,
`SCPATH3.tag.subbank23.way0,
`SCPATH3.tag.subbank23.way1,
`SCPATH3.tag.subbank45.way0,
`SCPATH3.tag.subbank45.way1,
`SCPATH3.tag.subbank67.way0,
`SCPATH3.tag.subbank67.way1,
`SCPATH3.tag.subbank89.way0,
`SCPATH3.tag.subbank89.way1,
`SCPATH3.tag.subbankab.way0,
`SCPATH3.tag.subbankab.way1,
//data section
//sub 3
{`SCDPATH3.subbank_0.data_array_2.mem_1.way_sel_d1 &
{2{`SCDPATH3.subbank_0.data_array_2.mem_1.acc_en_d1 &&
`SCDPATH3.subbank_0.data_array_2.mem_1.wr_en_d1}},
`SCDPATH3.subbank_0.data_array_2.mem_0.way_sel_d1 &
{2{`SCDPATH3.subbank_0.data_array_2.mem_0.acc_en_d1 &&
`SCDPATH3.subbank_0.data_array_2.mem_0.wr_en_d1}},
`SCDPATH3.subbank_0.data_array_1.mem_1.way_sel_d1 &
{2{`SCDPATH3.subbank_0.data_array_1.mem_1.acc_en_d1 &&
`SCDPATH3.subbank_0.data_array_1.mem_1.wr_en_d1}},
`SCDPATH3.subbank_0.data_array_1.mem_0.way_sel_d1 &
{2{`SCDPATH3.subbank_0.data_array_1.mem_0.acc_en_d1 &&
`SCDPATH3.subbank_0.data_array_1.mem_0.wr_en_d1}},
`SCDPATH3.subbank_0.data_array_0.mem_1.way_sel_d1 &
{2{`SCDPATH3.subbank_0.data_array_0.mem_1.acc_en_d1 &&
`SCDPATH3.subbank_0.data_array_0.mem_1.wr_en_d1}},
`SCDPATH3.subbank_0.data_array_0.mem_0.way_sel_d1 &
{2{`SCDPATH3.subbank_0.data_array_0.mem_0.acc_en_d1 &&
`SCDPATH3.subbank_0.data_array_0.mem_0.wr_en_d1}}},
{`SCDPATH3.subbank_0.data_array_2.mem_1.set_d1,
`SCDPATH3.subbank_0.data_array_2.mem_0.set_d1,
`SCDPATH3.subbank_0.data_array_1.mem_1.set_d1,
`SCDPATH3.subbank_0.data_array_1.mem_0.set_d1,
`SCDPATH3.subbank_0.data_array_0.mem_1.set_d1,
`SCDPATH3.subbank_0.data_array_0.mem_0.set_d1},
`SCDPATH3.subbank_0.data_array_0.mem_0.way0_decc,
`SCDPATH3.subbank_0.data_array_0.mem_0.way1_decc,
`SCDPATH3.subbank_0.data_array_0.mem_1.way0_decc,
`SCDPATH3.subbank_0.data_array_0.mem_1.way1_decc,
`SCDPATH3.subbank_0.data_array_1.mem_0.way0_decc,
`SCDPATH3.subbank_0.data_array_1.mem_0.way1_decc,
`SCDPATH3.subbank_0.data_array_1.mem_1.way0_decc,
`SCDPATH3.subbank_0.data_array_1.mem_1.way1_decc,
`SCDPATH3.subbank_0.data_array_2.mem_0.way0_decc,
`SCDPATH3.subbank_0.data_array_2.mem_0.way1_decc,
`SCDPATH3.subbank_0.data_array_2.mem_1.way0_decc,
`SCDPATH3.subbank_0.data_array_2.mem_1.way1_decc,
//sub 1
{`SCDPATH3.subbank_1.data_array_2.mem_1.way_sel_d1 &
{2{`SCDPATH3.subbank_1.data_array_2.mem_1.acc_en_d1 &&
`SCDPATH3.subbank_1.data_array_2.mem_1.wr_en_d1}},
`SCDPATH3.subbank_1.data_array_2.mem_0.way_sel_d1 &
{2{`SCDPATH3.subbank_1.data_array_2.mem_0.acc_en_d1 &&
`SCDPATH3.subbank_1.data_array_2.mem_0.wr_en_d1}},
`SCDPATH3.subbank_1.data_array_1.mem_1.way_sel_d1 &
{2{`SCDPATH3.subbank_1.data_array_1.mem_1.acc_en_d1 &&
`SCDPATH3.subbank_1.data_array_1.mem_1.wr_en_d1}},
`SCDPATH3.subbank_1.data_array_1.mem_0.way_sel_d1 &
{2{`SCDPATH3.subbank_1.data_array_1.mem_0.acc_en_d1 &&
`SCDPATH3.subbank_1.data_array_1.mem_0.wr_en_d1}},
`SCDPATH3.subbank_1.data_array_0.mem_1.way_sel_d1 &
{2{`SCDPATH3.subbank_1.data_array_0.mem_1.acc_en_d1 &&
`SCDPATH3.subbank_1.data_array_0.mem_1.wr_en_d1}},
`SCDPATH3.subbank_1.data_array_0.mem_0.way_sel_d1 &
{2{`SCDPATH3.subbank_1.data_array_0.mem_0.acc_en_d1 &&
`SCDPATH3.subbank_1.data_array_0.mem_0.wr_en_d1}}},
{`SCDPATH3.subbank_1.data_array_2.mem_1.set_d1,
`SCDPATH3.subbank_1.data_array_2.mem_0.set_d1,
`SCDPATH3.subbank_1.data_array_1.mem_1.set_d1,
`SCDPATH3.subbank_1.data_array_1.mem_0.set_d1,
`SCDPATH3.subbank_1.data_array_0.mem_1.set_d1,
`SCDPATH3.subbank_1.data_array_0.mem_0.set_d1},
`SCDPATH3.subbank_1.data_array_0.mem_0.way0_decc,
`SCDPATH3.subbank_1.data_array_0.mem_0.way1_decc,
`SCDPATH3.subbank_1.data_array_0.mem_1.way0_decc,
`SCDPATH3.subbank_1.data_array_0.mem_1.way1_decc,
`SCDPATH3.subbank_1.data_array_1.mem_0.way0_decc,
`SCDPATH3.subbank_1.data_array_1.mem_0.way1_decc,
`SCDPATH3.subbank_1.data_array_1.mem_1.way0_decc,
`SCDPATH3.subbank_1.data_array_1.mem_1.way1_decc,
`SCDPATH3.subbank_1.data_array_2.mem_0.way0_decc,
`SCDPATH3.subbank_1.data_array_2.mem_0.way1_decc,
`SCDPATH3.subbank_1.data_array_2.mem_1.way0_decc,
`SCDPATH3.subbank_1.data_array_2.mem_1.way1_decc,
//sub 2
{`SCDPATH3.subbank_2.data_array_2.mem_1.way_sel_d1 &
{2{`SCDPATH3.subbank_2.data_array_2.mem_1.acc_en_d1 &&
`SCDPATH3.subbank_2.data_array_2.mem_1.wr_en_d1}},
`SCDPATH3.subbank_2.data_array_2.mem_0.way_sel_d1 &
{2{`SCDPATH3.subbank_2.data_array_2.mem_0.acc_en_d1 &&
`SCDPATH3.subbank_2.data_array_2.mem_0.wr_en_d1}},
`SCDPATH3.subbank_2.data_array_1.mem_1.way_sel_d1 &
{2{`SCDPATH3.subbank_2.data_array_1.mem_1.acc_en_d1 &&
`SCDPATH3.subbank_2.data_array_1.mem_1.wr_en_d1}},
`SCDPATH3.subbank_2.data_array_1.mem_0.way_sel_d1 &
{2{`SCDPATH3.subbank_2.data_array_1.mem_0.acc_en_d1 &&
`SCDPATH3.subbank_2.data_array_1.mem_0.wr_en_d1}},
`SCDPATH3.subbank_2.data_array_0.mem_1.way_sel_d1 &
{2{`SCDPATH3.subbank_2.data_array_0.mem_1.acc_en_d1 &&
`SCDPATH3.subbank_2.data_array_0.mem_1.wr_en_d1}},
`SCDPATH3.subbank_2.data_array_0.mem_0.way_sel_d1 &
{2{`SCDPATH3.subbank_2.data_array_0.mem_0.acc_en_d1 &&
`SCDPATH3.subbank_2.data_array_0.mem_0.wr_en_d1}}},
{`SCDPATH3.subbank_2.data_array_2.mem_1.set_d1,
`SCDPATH3.subbank_2.data_array_2.mem_0.set_d1,
`SCDPATH3.subbank_2.data_array_1.mem_1.set_d1,
`SCDPATH3.subbank_2.data_array_1.mem_0.set_d1,
`SCDPATH3.subbank_2.data_array_0.mem_1.set_d1,
`SCDPATH3.subbank_2.data_array_0.mem_0.set_d1},
`SCDPATH3.subbank_2.data_array_0.mem_0.way0_decc,
`SCDPATH3.subbank_2.data_array_0.mem_0.way1_decc,
`SCDPATH3.subbank_2.data_array_0.mem_1.way0_decc,
`SCDPATH3.subbank_2.data_array_0.mem_1.way1_decc,
`SCDPATH3.subbank_2.data_array_1.mem_0.way0_decc,
`SCDPATH3.subbank_2.data_array_1.mem_0.way1_decc,
`SCDPATH3.subbank_2.data_array_1.mem_1.way0_decc,
`SCDPATH3.subbank_2.data_array_1.mem_1.way1_decc,
`SCDPATH3.subbank_2.data_array_2.mem_0.way0_decc,
`SCDPATH3.subbank_2.data_array_2.mem_0.way1_decc,
`SCDPATH3.subbank_2.data_array_2.mem_1.way0_decc,
`SCDPATH3.subbank_2.data_array_2.mem_1.way1_decc,
//sub 3
{`SCDPATH3.subbank_3.data_array_2.mem_1.way_sel_d1 &
{2{`SCDPATH3.subbank_3.data_array_2.mem_1.acc_en_d1 &&
`SCDPATH3.subbank_3.data_array_2.mem_1.wr_en_d1}},
`SCDPATH3.subbank_3.data_array_2.mem_0.way_sel_d1 &
{2{`SCDPATH3.subbank_3.data_array_2.mem_0.acc_en_d1 &&
`SCDPATH3.subbank_3.data_array_2.mem_0.wr_en_d1}},
`SCDPATH3.subbank_3.data_array_1.mem_1.way_sel_d1 &
{2{`SCDPATH3.subbank_3.data_array_1.mem_1.acc_en_d1 &&
`SCDPATH3.subbank_3.data_array_1.mem_1.wr_en_d1}},
`SCDPATH3.subbank_3.data_array_1.mem_0.way_sel_d1 &
{2{`SCDPATH3.subbank_3.data_array_1.mem_0.acc_en_d1 &&
`SCDPATH3.subbank_3.data_array_1.mem_0.wr_en_d1}},
`SCDPATH3.subbank_3.data_array_0.mem_1.way_sel_d1 &
{2{`SCDPATH3.subbank_3.data_array_0.mem_1.acc_en_d1 &&
`SCDPATH3.subbank_3.data_array_0.mem_1.wr_en_d1}},
`SCDPATH3.subbank_3.data_array_0.mem_0.way_sel_d1 &
{2{`SCDPATH3.subbank_3.data_array_0.mem_0.acc_en_d1 &&
`SCDPATH3.subbank_3.data_array_0.mem_0.wr_en_d1}}},
{`SCDPATH3.subbank_3.data_array_2.mem_1.set_d1,
`SCDPATH3.subbank_3.data_array_2.mem_0.set_d1,
`SCDPATH3.subbank_3.data_array_1.mem_1.set_d1,
`SCDPATH3.subbank_3.data_array_1.mem_0.set_d1,
`SCDPATH3.subbank_3.data_array_0.mem_1.set_d1,
`SCDPATH3.subbank_3.data_array_0.mem_0.set_d1},
`SCDPATH3.subbank_3.data_array_0.mem_0.way0_decc,
`SCDPATH3.subbank_3.data_array_0.mem_0.way1_decc,
`SCDPATH3.subbank_3.data_array_0.mem_1.way0_decc,
`SCDPATH3.subbank_3.data_array_0.mem_1.way1_decc,
`SCDPATH3.subbank_3.data_array_1.mem_0.way0_decc,
`SCDPATH3.subbank_3.data_array_1.mem_0.way1_decc,
`SCDPATH3.subbank_3.data_array_1.mem_1.way0_decc,
`SCDPATH3.subbank_3.data_array_1.mem_1.way1_decc,
`SCDPATH3.subbank_3.data_array_2.mem_0.way0_decc,
`SCDPATH3.subbank_3.data_array_2.mem_0.way1_decc,
`SCDPATH3.subbank_3.data_array_2.mem_1.way0_decc,
`SCDPATH3.subbank_3.data_array_2.mem_1.way1_decc
);
//invalidate l1 and l2 cache
if(start_counter)$pc_trigger_event(2,
start_counter,
//bank0
`SCPATH0.mbctl.mb_valid,
//bank0
`SCPATH1.mbctl.mb_valid,
//bank0
`SCPATH2.mbctl.mb_valid,
//bank0
`SCPATH3.mbctl.mb_valid,
`ifdef RTL_SPARC0
//sparc0
{`SPCPATH0.lsu.lsu_ifu_stbcnt0,`SPCPATH0.lsu.lsu_ifu_stbcnt1,
`SPCPATH0.lsu.lsu_ifu_stbcnt2,`SPCPATH0.lsu.lsu_ifu_stbcnt3},
`ifdef FPGA_SYN_IDCT
{`ICVPATH0.idcv_ary_1111,`ICVPATH0.idcv_ary_1110,
`ICVPATH0.idcv_ary_1101,`ICVPATH0.idcv_ary_1100,
`ICVPATH0.idcv_ary_1011,`ICVPATH0.idcv_ary_1010,
`ICVPATH0.idcv_ary_1001,`ICVPATH0.idcv_ary_1000,
`ICVPATH0.idcv_ary_0111,`ICVPATH0.idcv_ary_0110,
`ICVPATH0.idcv_ary_0101,`ICVPATH0.idcv_ary_0100,
`ICVPATH0.idcv_ary_0011,`ICVPATH0.idcv_ary_0010,
`ICVPATH0.idcv_ary_0001,`ICVPATH0.idcv_ary_0000},
{`DVLD0.idcv_ary_1111,`DVLD0.idcv_ary_1110,
`DVLD0.idcv_ary_1101,`DVLD0.idcv_ary_1100,
`DVLD0.idcv_ary_1011,`DVLD0.idcv_ary_1010,
`DVLD0.idcv_ary_1001,`DVLD0.idcv_ary_1000,
`DVLD0.idcv_ary_0111,`DVLD0.idcv_ary_0110,
`DVLD0.idcv_ary_0101,`DVLD0.idcv_ary_0100,
`DVLD0.idcv_ary_0011,`DVLD0.idcv_ary_0010,
`DVLD0.idcv_ary_0001,`DVLD0.idcv_ary_0000},
`else
`ICVPATH0.idcv_ary,
`DVLD0.idcv_ary,
`endif // FPGA_SYN
`else
1'b0,//dummy
1'b0,
1'b0,
`endif
`ifdef RTL_SPARC1
//sparc1
{`SPCPATH1.lsu.lsu_ifu_stbcnt0,`SPCPATH1.lsu.lsu_ifu_stbcnt1,
`SPCPATH1.lsu.lsu_ifu_stbcnt2,`SPCPATH1.lsu.lsu_ifu_stbcnt3},
`ifdef FPGA_SYN_IDCT
{`ICVPATH1.idcv_ary_1111,`ICVPATH1.idcv_ary_1110,
`ICVPATH1.idcv_ary_1101,`ICVPATH1.idcv_ary_1100,
`ICVPATH1.idcv_ary_1011,`ICVPATH1.idcv_ary_1010,
`ICVPATH1.idcv_ary_1001,`ICVPATH1.idcv_ary_1000,
`ICVPATH1.idcv_ary_0111,`ICVPATH1.idcv_ary_0110,
`ICVPATH1.idcv_ary_0101,`ICVPATH1.idcv_ary_0100,
`ICVPATH1.idcv_ary_0011,`ICVPATH1.idcv_ary_0010,
`ICVPATH1.idcv_ary_0001,`ICVPATH1.idcv_ary_0000},
{`DVLD1.idcv_ary_1111,`DVLD1.idcv_ary_1110,
`DVLD1.idcv_ary_1101,`DVLD1.idcv_ary_1100,
`DVLD1.idcv_ary_1011,`DVLD1.idcv_ary_1010,
`DVLD1.idcv_ary_1001,`DVLD1.idcv_ary_1000,
`DVLD1.idcv_ary_0111,`DVLD1.idcv_ary_0110,
`DVLD1.idcv_ary_0101,`DVLD1.idcv_ary_0100,
`DVLD1.idcv_ary_0011,`DVLD1.idcv_ary_0010,
`DVLD1.idcv_ary_0001,`DVLD1.idcv_ary_0000},
`else
`ICVPATH1.idcv_ary,
`DVLD1.idcv_ary,
`endif // FPGA_SYN
`else
1'b0,//dummy
1'b0,
1'b0,
`endif
`ifdef RTL_SPARC2
//sparc2
{`SPCPATH2.lsu.lsu_ifu_stbcnt0,`SPCPATH2.lsu.lsu_ifu_stbcnt1,
`SPCPATH2.lsu.lsu_ifu_stbcnt2,`SPCPATH2.lsu.lsu_ifu_stbcnt3},
`ifdef FPGA_SYN_IDCT
{`ICVPATH2.idcv_ary_1111,`ICVPATH2.idcv_ary_1110,
`ICVPATH2.idcv_ary_1101,`ICVPATH2.idcv_ary_1100,
`ICVPATH2.idcv_ary_1011,`ICVPATH2.idcv_ary_1010,
`ICVPATH2.idcv_ary_1001,`ICVPATH2.idcv_ary_1000,
`ICVPATH2.idcv_ary_0111,`ICVPATH2.idcv_ary_0110,
`ICVPATH2.idcv_ary_0101,`ICVPATH2.idcv_ary_0100,
`ICVPATH2.idcv_ary_0011,`ICVPATH2.idcv_ary_0010,
`ICVPATH2.idcv_ary_0001,`ICVPATH2.idcv_ary_0000},
{`DVLD2.idcv_ary_1111,`DVLD2.idcv_ary_1110,
`DVLD2.idcv_ary_1101,`DVLD2.idcv_ary_1100,
`DVLD2.idcv_ary_1011,`DVLD2.idcv_ary_1010,
`DVLD2.idcv_ary_1001,`DVLD2.idcv_ary_1000,
`DVLD2.idcv_ary_0111,`DVLD2.idcv_ary_0110,
`DVLD2.idcv_ary_0101,`DVLD2.idcv_ary_0100,
`DVLD2.idcv_ary_0011,`DVLD2.idcv_ary_0010,
`DVLD2.idcv_ary_0001,`DVLD2.idcv_ary_0000},
`else
`ICVPATH2.idcv_ary,
`DVLD2.idcv_ary,
`endif // FPGA_SYN
`else
1'b0,//dummy
1'b0,
1'b0,
`endif
`ifdef RTL_SPARC3
//sparc3
{`SPCPATH3.lsu.lsu_ifu_stbcnt0,`SPCPATH3.lsu.lsu_ifu_stbcnt1,
`SPCPATH3.lsu.lsu_ifu_stbcnt2,`SPCPATH3.lsu.lsu_ifu_stbcnt3},
`ifdef FPGA_SYN_IDCT
{`ICVPATH3.idcv_ary_1111,`ICVPATH3.idcv_ary_1110,
`ICVPATH3.idcv_ary_1101,`ICVPATH3.idcv_ary_1100,
`ICVPATH3.idcv_ary_1011,`ICVPATH3.idcv_ary_1010,
`ICVPATH3.idcv_ary_1001,`ICVPATH3.idcv_ary_1000,
`ICVPATH3.idcv_ary_0111,`ICVPATH3.idcv_ary_0110,
`ICVPATH3.idcv_ary_0101,`ICVPATH3.idcv_ary_0100,
`ICVPATH3.idcv_ary_0011,`ICVPATH3.idcv_ary_0010,
`ICVPATH3.idcv_ary_0001,`ICVPATH3.idcv_ary_0000},
{`DVLD3.idcv_ary_1111,`DVLD3.idcv_ary_1110,
`DVLD3.idcv_ary_1101,`DVLD3.idcv_ary_1100,
`DVLD3.idcv_ary_1011,`DVLD3.idcv_ary_1010,
`DVLD3.idcv_ary_1001,`DVLD3.idcv_ary_1000,
`DVLD3.idcv_ary_0111,`DVLD3.idcv_ary_0110,
`DVLD3.idcv_ary_0101,`DVLD3.idcv_ary_0100,
`DVLD3.idcv_ary_0011,`DVLD3.idcv_ary_0010,
`DVLD3.idcv_ary_0001,`DVLD3.idcv_ary_0000},
`else
`ICVPATH3.idcv_ary,
`DVLD3.idcv_ary,
`endif // FPGA_SYN
`else
1'b0,//dummy
1'b0,
1'b0,
`endif // !`ifdef RTL_SPARC0
`ifdef RTL_SPARC4
//sparc4
{`SPCPATH4.lsu.lsu_ifu_stbcnt0,`SPCPATH4.lsu.lsu_ifu_stbcnt1,
`SPCPATH4.lsu.lsu_ifu_stbcnt2,`SPCPATH4.lsu.lsu_ifu_stbcnt3},
`ifdef FPGA_SYN_IDCT
{`ICVPATH4.idcv_ary_1111,`ICVPATH4.idcv_ary_1110,
`ICVPATH4.idcv_ary_1101,`ICVPATH4.idcv_ary_1100,
`ICVPATH4.idcv_ary_1011,`ICVPATH4.idcv_ary_1010,
`ICVPATH4.idcv_ary_1001,`ICVPATH4.idcv_ary_1000,
`ICVPATH4.idcv_ary_0111,`ICVPATH4.idcv_ary_0110,
`ICVPATH4.idcv_ary_0101,`ICVPATH4.idcv_ary_0100,
`ICVPATH4.idcv_ary_0011,`ICVPATH4.idcv_ary_0010,
`ICVPATH4.idcv_ary_0001,`ICVPATH4.idcv_ary_0000},
{`DVLD4.idcv_ary_1111,`DVLD4.idcv_ary_1110,
`DVLD4.idcv_ary_1101,`DVLD4.idcv_ary_1100,
`DVLD4.idcv_ary_1011,`DVLD4.idcv_ary_1010,
`DVLD4.idcv_ary_1001,`DVLD4.idcv_ary_1000,
`DVLD4.idcv_ary_0111,`DVLD4.idcv_ary_0110,
`DVLD4.idcv_ary_0101,`DVLD4.idcv_ary_0100,
`DVLD4.idcv_ary_0011,`DVLD4.idcv_ary_0010,
`DVLD4.idcv_ary_0001,`DVLD4.idcv_ary_0000},
`else
`ICVPATH4.idcv_ary,
`DVLD4.idcv_ary,
`endif // FPGA_SYN
`else
1'b0,//dummy
1'b0,
1'b0,
`endif
`ifdef RTL_SPARC5
//sparc0
{`SPCPATH5.lsu.lsu_ifu_stbcnt0,`SPCPATH5.lsu.lsu_ifu_stbcnt1,
`SPCPATH5.lsu.lsu_ifu_stbcnt2,`SPCPATH5.lsu.lsu_ifu_stbcnt3},
`ifdef FPGA_SYN_IDCT
{`ICVPATH5.idcv_ary_1111,`ICVPATH5.idcv_ary_1110,
`ICVPATH5.idcv_ary_1101,`ICVPATH5.idcv_ary_1100,
`ICVPATH5.idcv_ary_1011,`ICVPATH5.idcv_ary_1010,
`ICVPATH5.idcv_ary_1001,`ICVPATH5.idcv_ary_1000,
`ICVPATH5.idcv_ary_0111,`ICVPATH5.idcv_ary_0110,
`ICVPATH5.idcv_ary_0101,`ICVPATH5.idcv_ary_0100,
`ICVPATH5.idcv_ary_0011,`ICVPATH5.idcv_ary_0010,
`ICVPATH5.idcv_ary_0001,`ICVPATH5.idcv_ary_0000},
{`DVLD5.idcv_ary_1111,`DVLD5.idcv_ary_1110,
`DVLD5.idcv_ary_1101,`DVLD5.idcv_ary_1100,
`DVLD5.idcv_ary_1011,`DVLD5.idcv_ary_1010,
`DVLD5.idcv_ary_1001,`DVLD5.idcv_ary_1000,
`DVLD5.idcv_ary_0111,`DVLD5.idcv_ary_0110,
`DVLD5.idcv_ary_0101,`DVLD5.idcv_ary_0100,
`DVLD5.idcv_ary_0011,`DVLD5.idcv_ary_0010,
`DVLD5.idcv_ary_0001,`DVLD5.idcv_ary_0000},
`else
`ICVPATH5.idcv_ary,
`DVLD5.idcv_ary,
`endif // FPGA_SYN
`else
1'b0,//dummy
1'b0,
1'b0,
`endif
`ifdef RTL_SPARC6
//sparc0
{`SPCPATH6.lsu.lsu_ifu_stbcnt0,`SPCPATH6.lsu.lsu_ifu_stbcnt1,
`SPCPATH6.lsu.lsu_ifu_stbcnt2,`SPCPATH6.lsu.lsu_ifu_stbcnt3},
`ifdef FPGA_SYN_IDCT
{`ICVPATH6.idcv_ary_1111,`ICVPATH6.idcv_ary_1110,
`ICVPATH6.idcv_ary_1101,`ICVPATH6.idcv_ary_1100,
`ICVPATH6.idcv_ary_1011,`ICVPATH6.idcv_ary_1010,
`ICVPATH6.idcv_ary_1001,`ICVPATH6.idcv_ary_1000,
`ICVPATH6.idcv_ary_0111,`ICVPATH6.idcv_ary_0110,
`ICVPATH6.idcv_ary_0101,`ICVPATH6.idcv_ary_0100,
`ICVPATH6.idcv_ary_0011,`ICVPATH6.idcv_ary_0010,
`ICVPATH6.idcv_ary_0001,`ICVPATH6.idcv_ary_0000},
{`DVLD6.idcv_ary_1111,`DVLD6.idcv_ary_1110,
`DVLD6.idcv_ary_1101,`DVLD6.idcv_ary_1100,
`DVLD6.idcv_ary_1011,`DVLD6.idcv_ary_1010,
`DVLD6.idcv_ary_1001,`DVLD6.idcv_ary_1000,
`DVLD6.idcv_ary_0111,`DVLD6.idcv_ary_0110,
`DVLD6.idcv_ary_0101,`DVLD6.idcv_ary_0100,
`DVLD6.idcv_ary_0011,`DVLD6.idcv_ary_0010,
`DVLD6.idcv_ary_0001,`DVLD6.idcv_ary_0000},
`else
`ICVPATH6.idcv_ary,
`DVLD6.idcv_ary,
`endif // FPGA_SYN
`else
1'b0,//dummy
1'b0,
1'b0,
`endif
`ifdef RTL_SPARC7
//sparc7
{`SPCPATH7.lsu.lsu_ifu_stbcnt0,`SPCPATH7.lsu.lsu_ifu_stbcnt1,
`SPCPATH7.lsu.lsu_ifu_stbcnt2,`SPCPATH7.lsu.lsu_ifu_stbcnt3},
`ifdef FPGA_SYN_IDCT
{`ICVPATH7.idcv_ary_1111,`ICVPATH7.idcv_ary_1110,
`ICVPATH7.idcv_ary_1101,`ICVPATH7.idcv_ary_1100,
`ICVPATH7.idcv_ary_1011,`ICVPATH7.idcv_ary_1010,
`ICVPATH7.idcv_ary_1001,`ICVPATH7.idcv_ary_1000,
`ICVPATH7.idcv_ary_0111,`ICVPATH7.idcv_ary_0110,
`ICVPATH7.idcv_ary_0101,`ICVPATH7.idcv_ary_0100,
`ICVPATH7.idcv_ary_0011,`ICVPATH7.idcv_ary_0010,
`ICVPATH7.idcv_ary_0001,`ICVPATH7.idcv_ary_0000},
{`DVLD7.idcv_ary_1111,`DVLD7.idcv_ary_1110,
`DVLD7.idcv_ary_1101,`DVLD7.idcv_ary_1100,
`DVLD7.idcv_ary_1011,`DVLD7.idcv_ary_1010,
`DVLD7.idcv_ary_1001,`DVLD7.idcv_ary_1000,
`DVLD7.idcv_ary_0111,`DVLD7.idcv_ary_0110,
`DVLD7.idcv_ary_0101,`DVLD7.idcv_ary_0100,
`DVLD7.idcv_ary_0011,`DVLD7.idcv_ary_0010,
`DVLD7.idcv_ary_0001,`DVLD7.idcv_ary_0000},
`else
`ICVPATH7.idcv_ary,
`DVLD7.idcv_ary,
`endif // FPGA_SYN
`else
1'b0,//dummy
1'b0,
1'b0,
`endif
);
end // always @ (posedge clk)
//monitor pc and instruction done
//E-stage, D-stage, M-stage, and W-stage
//l1 & l2 invalide here
always @(posedge clk) begin
`ifdef RTL_SPARC0
if(`PC_CMP.spc0_inst_done)begin
`ifdef FPGA_SYN_IRF
`ifdef FPGA_SYN_1THREAD
active_win[0] = `SPARC_REG0.bw_r_irf_core.register00.onereg;
active_win[4] = `SPARC_REG0.bw_r_irf_core.register01.onereg;
active_win[8] = `SPARC_REG0.bw_r_irf_core.register02.onereg;
active_win[12] = `SPARC_REG0.bw_r_irf_core.register03.onereg;
active_win[16] = `SPARC_REG0.bw_r_irf_core.register04.onereg;
active_win[20] = `SPARC_REG0.bw_r_irf_core.register05.onereg;
active_win[24] = `SPARC_REG0.bw_r_irf_core.register06.onereg;
active_win[28] = `SPARC_REG0.bw_r_irf_core.register07.onereg;
active_win[32] = `SPARC_REG0.bw_r_irf_core.register08.onereg;
active_win[36] = `SPARC_REG0.bw_r_irf_core.register09.onereg;
active_win[40] = `SPARC_REG0.bw_r_irf_core.register10.onereg;
active_win[44] = `SPARC_REG0.bw_r_irf_core.register11.onereg;
active_win[48] = `SPARC_REG0.bw_r_irf_core.register12.onereg;
active_win[52] = `SPARC_REG0.bw_r_irf_core.register13.onereg;
active_win[56] = `SPARC_REG0.bw_r_irf_core.register14.onereg;
active_win[60] = `SPARC_REG0.bw_r_irf_core.register15.onereg;
active_win[64] = `SPARC_REG0.bw_r_irf_core.register16.onereg;
active_win[68] = `SPARC_REG0.bw_r_irf_core.register17.onereg;
active_win[72] = `SPARC_REG0.bw_r_irf_core.register18.onereg;
active_win[76] = `SPARC_REG0.bw_r_irf_core.register19.onereg;
active_win[80] = `SPARC_REG0.bw_r_irf_core.register20.onereg;
active_win[84] = `SPARC_REG0.bw_r_irf_core.register21.onereg;
active_win[88] = `SPARC_REG0.bw_r_irf_core.register22.onereg;
active_win[92] = `SPARC_REG0.bw_r_irf_core.register23.onereg;
active_win[96] = `SPARC_REG0.bw_r_irf_core.register24.onereg;
active_win[100] = `SPARC_REG0.bw_r_irf_core.register25.onereg;
active_win[104] = `SPARC_REG0.bw_r_irf_core.register26.onereg;
active_win[108] = `SPARC_REG0.bw_r_irf_core.register27.onereg;
active_win[112] = `SPARC_REG0.bw_r_irf_core.register28.onereg;
active_win[116] = `SPARC_REG0.bw_r_irf_core.register29.onereg;
active_win[120] = `SPARC_REG0.bw_r_irf_core.register30.onereg;
active_win[124] = `SPARC_REG0.bw_r_irf_core.register31.onereg;
`else
active_win[0] = `SPARC_REG0.bw_r_irf_core.register00.reg_th0;
active_win[1] = `SPARC_REG0.bw_r_irf_core.register00.reg_th1;
active_win[2] = `SPARC_REG0.bw_r_irf_core.register00.reg_th2;
active_win[3] = `SPARC_REG0.bw_r_irf_core.register00.reg_th3;
active_win[4] = `SPARC_REG0.bw_r_irf_core.register01.reg_th0;
active_win[5] = `SPARC_REG0.bw_r_irf_core.register01.reg_th1;
active_win[6] = `SPARC_REG0.bw_r_irf_core.register01.reg_th2;
active_win[7] = `SPARC_REG0.bw_r_irf_core.register01.reg_th3;
active_win[8] = `SPARC_REG0.bw_r_irf_core.register02.reg_th0;
active_win[9] = `SPARC_REG0.bw_r_irf_core.register02.reg_th1;
active_win[10] = `SPARC_REG0.bw_r_irf_core.register02.reg_th2;
active_win[11] = `SPARC_REG0.bw_r_irf_core.register02.reg_th3;
active_win[12] = `SPARC_REG0.bw_r_irf_core.register03.reg_th0;
active_win[13] = `SPARC_REG0.bw_r_irf_core.register03.reg_th1;
active_win[14] = `SPARC_REG0.bw_r_irf_core.register03.reg_th2;
active_win[15] = `SPARC_REG0.bw_r_irf_core.register03.reg_th3;
active_win[16] = `SPARC_REG0.bw_r_irf_core.register04.reg_th0;
active_win[17] = `SPARC_REG0.bw_r_irf_core.register04.reg_th1;
active_win[18] = `SPARC_REG0.bw_r_irf_core.register04.reg_th2;
active_win[19] = `SPARC_REG0.bw_r_irf_core.register04.reg_th3;
active_win[20] = `SPARC_REG0.bw_r_irf_core.register05.reg_th0;
active_win[21] = `SPARC_REG0.bw_r_irf_core.register05.reg_th1;
active_win[22] = `SPARC_REG0.bw_r_irf_core.register05.reg_th2;
active_win[23] = `SPARC_REG0.bw_r_irf_core.register05.reg_th3;
active_win[24] = `SPARC_REG0.bw_r_irf_core.register06.reg_th0;
active_win[25] = `SPARC_REG0.bw_r_irf_core.register06.reg_th1;
active_win[26] = `SPARC_REG0.bw_r_irf_core.register06.reg_th2;
active_win[27] = `SPARC_REG0.bw_r_irf_core.register06.reg_th3;
active_win[28] = `SPARC_REG0.bw_r_irf_core.register07.reg_th0;
active_win[29] = `SPARC_REG0.bw_r_irf_core.register07.reg_th1;
active_win[30] = `SPARC_REG0.bw_r_irf_core.register07.reg_th2;
active_win[31] = `SPARC_REG0.bw_r_irf_core.register07.reg_th3;
active_win[32] = `SPARC_REG0.bw_r_irf_core.register08.reg_th0;
active_win[33] = `SPARC_REG0.bw_r_irf_core.register08.reg_th1;
active_win[34] = `SPARC_REG0.bw_r_irf_core.register08.reg_th2;
active_win[35] = `SPARC_REG0.bw_r_irf_core.register08.reg_th3;
active_win[36] = `SPARC_REG0.bw_r_irf_core.register09.reg_th0;
active_win[37] = `SPARC_REG0.bw_r_irf_core.register09.reg_th1;
active_win[38] = `SPARC_REG0.bw_r_irf_core.register09.reg_th2;
active_win[39] = `SPARC_REG0.bw_r_irf_core.register09.reg_th3;
active_win[40] = `SPARC_REG0.bw_r_irf_core.register10.reg_th0;
active_win[41] = `SPARC_REG0.bw_r_irf_core.register10.reg_th1;
active_win[42] = `SPARC_REG0.bw_r_irf_core.register10.reg_th2;
active_win[43] = `SPARC_REG0.bw_r_irf_core.register10.reg_th3;
active_win[44] = `SPARC_REG0.bw_r_irf_core.register11.reg_th0;
active_win[45] = `SPARC_REG0.bw_r_irf_core.register11.reg_th1;
active_win[46] = `SPARC_REG0.bw_r_irf_core.register11.reg_th2;
active_win[47] = `SPARC_REG0.bw_r_irf_core.register11.reg_th3;
active_win[48] = `SPARC_REG0.bw_r_irf_core.register12.reg_th0;
active_win[49] = `SPARC_REG0.bw_r_irf_core.register12.reg_th1;
active_win[50] = `SPARC_REG0.bw_r_irf_core.register12.reg_th2;
active_win[51] = `SPARC_REG0.bw_r_irf_core.register12.reg_th3;
active_win[52] = `SPARC_REG0.bw_r_irf_core.register13.reg_th0;
active_win[53] = `SPARC_REG0.bw_r_irf_core.register13.reg_th1;
active_win[54] = `SPARC_REG0.bw_r_irf_core.register13.reg_th2;
active_win[55] = `SPARC_REG0.bw_r_irf_core.register13.reg_th3;
active_win[56] = `SPARC_REG0.bw_r_irf_core.register14.reg_th0;
active_win[57] = `SPARC_REG0.bw_r_irf_core.register14.reg_th1;
active_win[58] = `SPARC_REG0.bw_r_irf_core.register14.reg_th2;
active_win[59] = `SPARC_REG0.bw_r_irf_core.register14.reg_th3;
active_win[60] = `SPARC_REG0.bw_r_irf_core.register15.reg_th0;
active_win[61] = `SPARC_REG0.bw_r_irf_core.register15.reg_th1;
active_win[62] = `SPARC_REG0.bw_r_irf_core.register15.reg_th2;
active_win[63] = `SPARC_REG0.bw_r_irf_core.register15.reg_th3;
active_win[64] = `SPARC_REG0.bw_r_irf_core.register16.reg_th0;
active_win[65] = `SPARC_REG0.bw_r_irf_core.register16.reg_th1;
active_win[66] = `SPARC_REG0.bw_r_irf_core.register16.reg_th2;
active_win[67] = `SPARC_REG0.bw_r_irf_core.register16.reg_th3;
active_win[68] = `SPARC_REG0.bw_r_irf_core.register17.reg_th0;
active_win[69] = `SPARC_REG0.bw_r_irf_core.register17.reg_th1;
active_win[70] = `SPARC_REG0.bw_r_irf_core.register17.reg_th2;
active_win[71] = `SPARC_REG0.bw_r_irf_core.register17.reg_th3;
active_win[72] = `SPARC_REG0.bw_r_irf_core.register18.reg_th0;
active_win[73] = `SPARC_REG0.bw_r_irf_core.register18.reg_th1;
active_win[74] = `SPARC_REG0.bw_r_irf_core.register18.reg_th2;
active_win[75] = `SPARC_REG0.bw_r_irf_core.register18.reg_th3;
active_win[76] = `SPARC_REG0.bw_r_irf_core.register19.reg_th0;
active_win[77] = `SPARC_REG0.bw_r_irf_core.register19.reg_th1;
active_win[78] = `SPARC_REG0.bw_r_irf_core.register19.reg_th2;
active_win[79] = `SPARC_REG0.bw_r_irf_core.register19.reg_th3;
active_win[80] = `SPARC_REG0.bw_r_irf_core.register20.reg_th0;
active_win[81] = `SPARC_REG0.bw_r_irf_core.register20.reg_th1;
active_win[82] = `SPARC_REG0.bw_r_irf_core.register20.reg_th2;
active_win[83] = `SPARC_REG0.bw_r_irf_core.register20.reg_th3;
active_win[84] = `SPARC_REG0.bw_r_irf_core.register21.reg_th0;
active_win[85] = `SPARC_REG0.bw_r_irf_core.register21.reg_th1;
active_win[86] = `SPARC_REG0.bw_r_irf_core.register21.reg_th2;
active_win[87] = `SPARC_REG0.bw_r_irf_core.register21.reg_th3;
active_win[88] = `SPARC_REG0.bw_r_irf_core.register22.reg_th0;
active_win[89] = `SPARC_REG0.bw_r_irf_core.register22.reg_th1;
active_win[90] = `SPARC_REG0.bw_r_irf_core.register22.reg_th2;
active_win[91] = `SPARC_REG0.bw_r_irf_core.register22.reg_th3;
active_win[92] = `SPARC_REG0.bw_r_irf_core.register23.reg_th0;
active_win[93] = `SPARC_REG0.bw_r_irf_core.register23.reg_th1;
active_win[94] = `SPARC_REG0.bw_r_irf_core.register23.reg_th2;
active_win[95] = `SPARC_REG0.bw_r_irf_core.register23.reg_th3;
active_win[96] = `SPARC_REG0.bw_r_irf_core.register24.reg_th0;
active_win[97] = `SPARC_REG0.bw_r_irf_core.register24.reg_th1;
active_win[98] = `SPARC_REG0.bw_r_irf_core.register24.reg_th2;
active_win[99] = `SPARC_REG0.bw_r_irf_core.register24.reg_th3;
active_win[100] = `SPARC_REG0.bw_r_irf_core.register25.reg_th0;
active_win[101] = `SPARC_REG0.bw_r_irf_core.register25.reg_th1;
active_win[102] = `SPARC_REG0.bw_r_irf_core.register25.reg_th2;
active_win[103] = `SPARC_REG0.bw_r_irf_core.register25.reg_th3;
active_win[104] = `SPARC_REG0.bw_r_irf_core.register26.reg_th0;
active_win[105] = `SPARC_REG0.bw_r_irf_core.register26.reg_th1;
active_win[106] = `SPARC_REG0.bw_r_irf_core.register26.reg_th2;
active_win[107] = `SPARC_REG0.bw_r_irf_core.register26.reg_th3;
active_win[108] = `SPARC_REG0.bw_r_irf_core.register27.reg_th0;
active_win[109] = `SPARC_REG0.bw_r_irf_core.register27.reg_th1;
active_win[110] = `SPARC_REG0.bw_r_irf_core.register27.reg_th2;
active_win[111] = `SPARC_REG0.bw_r_irf_core.register27.reg_th3;
active_win[112] = `SPARC_REG0.bw_r_irf_core.register28.reg_th0;
active_win[113] = `SPARC_REG0.bw_r_irf_core.register28.reg_th1;
active_win[114] = `SPARC_REG0.bw_r_irf_core.register28.reg_th2;
active_win[115] = `SPARC_REG0.bw_r_irf_core.register28.reg_th3;
active_win[116] = `SPARC_REG0.bw_r_irf_core.register29.reg_th0;
active_win[117] = `SPARC_REG0.bw_r_irf_core.register29.reg_th1;
active_win[118] = `SPARC_REG0.bw_r_irf_core.register29.reg_th2;
active_win[119] = `SPARC_REG0.bw_r_irf_core.register29.reg_th3;
active_win[120] = `SPARC_REG0.bw_r_irf_core.register30.reg_th0;
active_win[121] = `SPARC_REG0.bw_r_irf_core.register30.reg_th1;
active_win[122] = `SPARC_REG0.bw_r_irf_core.register30.reg_th2;
active_win[123] = `SPARC_REG0.bw_r_irf_core.register30.reg_th3;
active_win[124] = `SPARC_REG0.bw_r_irf_core.register31.reg_th0;
active_win[125] = `SPARC_REG0.bw_r_irf_core.register31.reg_th1;
active_win[126] = `SPARC_REG0.bw_r_irf_core.register31.reg_th2;
active_win[127] = `SPARC_REG0.bw_r_irf_core.register31.reg_th3;
`endif
`endif
$pc_trigger_event(1'b1,
`SPCPATH0.ifu.fdp.pc_w,
`SPCPATH0.ifu.fcl.sas_thrid_w,
`ifdef FPGA_SYN_IRF
active_win,
`else
`SPARC_REG0.active_window,
`endif
3'b000,
start_counter,
active_cpu
);
`ifdef FPGA_SYN_IRF
`ifdef FPGA_SYN_1THREAD
`SPARC_REG0.bw_r_irf_core.register00.onereg = active_win[0];
`SPARC_REG0.bw_r_irf_core.register01.onereg = active_win[4];
`SPARC_REG0.bw_r_irf_core.register02.onereg = active_win[8];
`SPARC_REG0.bw_r_irf_core.register03.onereg = active_win[12];
`SPARC_REG0.bw_r_irf_core.register04.onereg = active_win[16];
`SPARC_REG0.bw_r_irf_core.register05.onereg = active_win[20];
`SPARC_REG0.bw_r_irf_core.register06.onereg = active_win[24];
`SPARC_REG0.bw_r_irf_core.register07.onereg = active_win[28];
`SPARC_REG0.bw_r_irf_core.register08.onereg = active_win[32];
`SPARC_REG0.bw_r_irf_core.register09.onereg = active_win[36];
`SPARC_REG0.bw_r_irf_core.register10.onereg = active_win[40];
`SPARC_REG0.bw_r_irf_core.register11.onereg = active_win[44];
`SPARC_REG0.bw_r_irf_core.register12.onereg = active_win[48];
`SPARC_REG0.bw_r_irf_core.register13.onereg = active_win[52];
`SPARC_REG0.bw_r_irf_core.register14.onereg = active_win[56];
`SPARC_REG0.bw_r_irf_core.register15.onereg = active_win[60];
`SPARC_REG0.bw_r_irf_core.register16.onereg = active_win[64];
`SPARC_REG0.bw_r_irf_core.register17.onereg = active_win[68];
`SPARC_REG0.bw_r_irf_core.register18.onereg = active_win[72];
`SPARC_REG0.bw_r_irf_core.register19.onereg = active_win[76];
`SPARC_REG0.bw_r_irf_core.register20.onereg = active_win[80];
`SPARC_REG0.bw_r_irf_core.register21.onereg = active_win[84];
`SPARC_REG0.bw_r_irf_core.register22.onereg = active_win[88];
`SPARC_REG0.bw_r_irf_core.register23.onereg = active_win[92];
`SPARC_REG0.bw_r_irf_core.register24.onereg = active_win[96];
`SPARC_REG0.bw_r_irf_core.register25.onereg = active_win[100];
`SPARC_REG0.bw_r_irf_core.register26.onereg = active_win[104];
`SPARC_REG0.bw_r_irf_core.register27.onereg = active_win[108];
`SPARC_REG0.bw_r_irf_core.register28.onereg = active_win[112];
`SPARC_REG0.bw_r_irf_core.register29.onereg = active_win[116];
`SPARC_REG0.bw_r_irf_core.register30.onereg = active_win[120];
`SPARC_REG0.bw_r_irf_core.register31.onereg = active_win[124];
`else
`SPARC_REG0.bw_r_irf_core.register00.reg_th0 = active_win[0];
`SPARC_REG0.bw_r_irf_core.register00.reg_th1 = active_win[1];
`SPARC_REG0.bw_r_irf_core.register00.reg_th2 = active_win[2];
`SPARC_REG0.bw_r_irf_core.register00.reg_th3 = active_win[3];
`SPARC_REG0.bw_r_irf_core.register01.reg_th0 = active_win[4];
`SPARC_REG0.bw_r_irf_core.register01.reg_th1 = active_win[5];
`SPARC_REG0.bw_r_irf_core.register01.reg_th2 = active_win[6];
`SPARC_REG0.bw_r_irf_core.register01.reg_th3 = active_win[7];
`SPARC_REG0.bw_r_irf_core.register02.reg_th0 = active_win[8];
`SPARC_REG0.bw_r_irf_core.register02.reg_th1 = active_win[9];
`SPARC_REG0.bw_r_irf_core.register02.reg_th2 = active_win[10];
`SPARC_REG0.bw_r_irf_core.register02.reg_th3 = active_win[11];
`SPARC_REG0.bw_r_irf_core.register03.reg_th0 = active_win[12];
`SPARC_REG0.bw_r_irf_core.register03.reg_th1 = active_win[13];
`SPARC_REG0.bw_r_irf_core.register03.reg_th2 = active_win[14];
`SPARC_REG0.bw_r_irf_core.register03.reg_th3 = active_win[15];
`SPARC_REG0.bw_r_irf_core.register04.reg_th0 = active_win[16];
`SPARC_REG0.bw_r_irf_core.register04.reg_th1 = active_win[17];
`SPARC_REG0.bw_r_irf_core.register04.reg_th2 = active_win[18];
`SPARC_REG0.bw_r_irf_core.register04.reg_th3 = active_win[19];
`SPARC_REG0.bw_r_irf_core.register05.reg_th0 = active_win[20];
`SPARC_REG0.bw_r_irf_core.register05.reg_th1 = active_win[21];
`SPARC_REG0.bw_r_irf_core.register05.reg_th2 = active_win[22];
`SPARC_REG0.bw_r_irf_core.register05.reg_th3 = active_win[23];
`SPARC_REG0.bw_r_irf_core.register06.reg_th0 = active_win[24];
`SPARC_REG0.bw_r_irf_core.register06.reg_th1 = active_win[25];
`SPARC_REG0.bw_r_irf_core.register06.reg_th2 = active_win[26];
`SPARC_REG0.bw_r_irf_core.register06.reg_th3 = active_win[27];
`SPARC_REG0.bw_r_irf_core.register07.reg_th0 = active_win[28];
`SPARC_REG0.bw_r_irf_core.register07.reg_th1 = active_win[29];
`SPARC_REG0.bw_r_irf_core.register07.reg_th2 = active_win[30];
`SPARC_REG0.bw_r_irf_core.register07.reg_th3 = active_win[31];
`SPARC_REG0.bw_r_irf_core.register08.reg_th0 = active_win[32];
`SPARC_REG0.bw_r_irf_core.register08.reg_th1 = active_win[33];
`SPARC_REG0.bw_r_irf_core.register08.reg_th2 = active_win[34];
`SPARC_REG0.bw_r_irf_core.register08.reg_th3 = active_win[35];
`SPARC_REG0.bw_r_irf_core.register09.reg_th0 = active_win[36];
`SPARC_REG0.bw_r_irf_core.register09.reg_th1 = active_win[37];
`SPARC_REG0.bw_r_irf_core.register09.reg_th2 = active_win[38];
`SPARC_REG0.bw_r_irf_core.register09.reg_th3 = active_win[39];
`SPARC_REG0.bw_r_irf_core.register10.reg_th0 = active_win[40];
`SPARC_REG0.bw_r_irf_core.register10.reg_th1 = active_win[41];
`SPARC_REG0.bw_r_irf_core.register10.reg_th2 = active_win[42];
`SPARC_REG0.bw_r_irf_core.register10.reg_th3 = active_win[43];
`SPARC_REG0.bw_r_irf_core.register11.reg_th0 = active_win[44];
`SPARC_REG0.bw_r_irf_core.register11.reg_th1 = active_win[45];
`SPARC_REG0.bw_r_irf_core.register11.reg_th2 = active_win[46];
`SPARC_REG0.bw_r_irf_core.register11.reg_th3 = active_win[47];
`SPARC_REG0.bw_r_irf_core.register12.reg_th0 = active_win[48];
`SPARC_REG0.bw_r_irf_core.register12.reg_th1 = active_win[49];
`SPARC_REG0.bw_r_irf_core.register12.reg_th2 = active_win[50];
`SPARC_REG0.bw_r_irf_core.register12.reg_th3 = active_win[51];
`SPARC_REG0.bw_r_irf_core.register13.reg_th0 = active_win[52];
`SPARC_REG0.bw_r_irf_core.register13.reg_th1 = active_win[53];
`SPARC_REG0.bw_r_irf_core.register13.reg_th2 = active_win[54];
`SPARC_REG0.bw_r_irf_core.register13.reg_th3 = active_win[55];
`SPARC_REG0.bw_r_irf_core.register14.reg_th0 = active_win[56];
`SPARC_REG0.bw_r_irf_core.register14.reg_th1 = active_win[57];
`SPARC_REG0.bw_r_irf_core.register14.reg_th2 = active_win[58];
`SPARC_REG0.bw_r_irf_core.register14.reg_th3 = active_win[59];
`SPARC_REG0.bw_r_irf_core.register15.reg_th0 = active_win[60];
`SPARC_REG0.bw_r_irf_core.register15.reg_th1 = active_win[61];
`SPARC_REG0.bw_r_irf_core.register15.reg_th2 = active_win[62];
`SPARC_REG0.bw_r_irf_core.register15.reg_th3 = active_win[63];
`SPARC_REG0.bw_r_irf_core.register16.reg_th0 = active_win[64];
`SPARC_REG0.bw_r_irf_core.register16.reg_th1 = active_win[65];
`SPARC_REG0.bw_r_irf_core.register16.reg_th2 = active_win[66];
`SPARC_REG0.bw_r_irf_core.register16.reg_th3 = active_win[67];
`SPARC_REG0.bw_r_irf_core.register17.reg_th0 = active_win[68];
`SPARC_REG0.bw_r_irf_core.register17.reg_th1 = active_win[69];
`SPARC_REG0.bw_r_irf_core.register17.reg_th2 = active_win[70];
`SPARC_REG0.bw_r_irf_core.register17.reg_th3 = active_win[71];
`SPARC_REG0.bw_r_irf_core.register18.reg_th0 = active_win[72];
`SPARC_REG0.bw_r_irf_core.register18.reg_th1 = active_win[73];
`SPARC_REG0.bw_r_irf_core.register18.reg_th2 = active_win[74];
`SPARC_REG0.bw_r_irf_core.register18.reg_th3 = active_win[75];
`SPARC_REG0.bw_r_irf_core.register19.reg_th0 = active_win[76];
`SPARC_REG0.bw_r_irf_core.register19.reg_th1 = active_win[77];
`SPARC_REG0.bw_r_irf_core.register19.reg_th2 = active_win[78];
`SPARC_REG0.bw_r_irf_core.register19.reg_th3 = active_win[79];
`SPARC_REG0.bw_r_irf_core.register20.reg_th0 = active_win[80];
`SPARC_REG0.bw_r_irf_core.register20.reg_th1 = active_win[81];
`SPARC_REG0.bw_r_irf_core.register20.reg_th2 = active_win[82];
`SPARC_REG0.bw_r_irf_core.register20.reg_th3 = active_win[83];
`SPARC_REG0.bw_r_irf_core.register21.reg_th0 = active_win[84];
`SPARC_REG0.bw_r_irf_core.register21.reg_th1 = active_win[85];
`SPARC_REG0.bw_r_irf_core.register21.reg_th2 = active_win[86];
`SPARC_REG0.bw_r_irf_core.register21.reg_th3 = active_win[87];
`SPARC_REG0.bw_r_irf_core.register22.reg_th0 = active_win[88];
`SPARC_REG0.bw_r_irf_core.register22.reg_th1 = active_win[89];
`SPARC_REG0.bw_r_irf_core.register22.reg_th2 = active_win[90];
`SPARC_REG0.bw_r_irf_core.register22.reg_th3 = active_win[91];
`SPARC_REG0.bw_r_irf_core.register23.reg_th0 = active_win[92];
`SPARC_REG0.bw_r_irf_core.register23.reg_th1 = active_win[93];
`SPARC_REG0.bw_r_irf_core.register23.reg_th2 = active_win[94];
`SPARC_REG0.bw_r_irf_core.register23.reg_th3 = active_win[95];
`SPARC_REG0.bw_r_irf_core.register24.reg_th0 = active_win[96];
`SPARC_REG0.bw_r_irf_core.register24.reg_th1 = active_win[97];
`SPARC_REG0.bw_r_irf_core.register24.reg_th2 = active_win[98];
`SPARC_REG0.bw_r_irf_core.register24.reg_th3 = active_win[99];
`SPARC_REG0.bw_r_irf_core.register25.reg_th0 = active_win[100];
`SPARC_REG0.bw_r_irf_core.register25.reg_th1 = active_win[101];
`SPARC_REG0.bw_r_irf_core.register25.reg_th2 = active_win[102];
`SPARC_REG0.bw_r_irf_core.register25.reg_th3 = active_win[103];
`SPARC_REG0.bw_r_irf_core.register26.reg_th0 = active_win[104];
`SPARC_REG0.bw_r_irf_core.register26.reg_th1 = active_win[105];
`SPARC_REG0.bw_r_irf_core.register26.reg_th2 = active_win[106];
`SPARC_REG0.bw_r_irf_core.register26.reg_th3 = active_win[107];
`SPARC_REG0.bw_r_irf_core.register27.reg_th0 = active_win[108];
`SPARC_REG0.bw_r_irf_core.register27.reg_th1 = active_win[109];
`SPARC_REG0.bw_r_irf_core.register27.reg_th2 = active_win[110];
`SPARC_REG0.bw_r_irf_core.register27.reg_th3 = active_win[111];
`SPARC_REG0.bw_r_irf_core.register28.reg_th0 = active_win[112];
`SPARC_REG0.bw_r_irf_core.register28.reg_th1 = active_win[113];
`SPARC_REG0.bw_r_irf_core.register28.reg_th2 = active_win[114];
`SPARC_REG0.bw_r_irf_core.register28.reg_th3 = active_win[115];
`SPARC_REG0.bw_r_irf_core.register29.reg_th0 = active_win[116];
`SPARC_REG0.bw_r_irf_core.register29.reg_th1 = active_win[117];
`SPARC_REG0.bw_r_irf_core.register29.reg_th2 = active_win[118];
`SPARC_REG0.bw_r_irf_core.register29.reg_th3 = active_win[119];
`SPARC_REG0.bw_r_irf_core.register30.reg_th0 = active_win[120];
`SPARC_REG0.bw_r_irf_core.register30.reg_th1 = active_win[121];
`SPARC_REG0.bw_r_irf_core.register30.reg_th2 = active_win[122];
`SPARC_REG0.bw_r_irf_core.register30.reg_th3 = active_win[123];
`SPARC_REG0.bw_r_irf_core.register31.reg_th0 = active_win[124];
`SPARC_REG0.bw_r_irf_core.register31.reg_th1 = active_win[125];
`SPARC_REG0.bw_r_irf_core.register31.reg_th2 = active_win[126];
`SPARC_REG0.bw_r_irf_core.register31.reg_th3 = active_win[127];
`endif
`endif
end
`endif
`ifdef RTL_SPARC1
if(`PC_CMP.spc1_inst_done)begin
`ifdef FPGA_SYN
for (i = 0; i < 4; i = i+1)
begin
active_win[i] = `SPARC_REG1.active_window_00000[i];
active_win[4+i] = `SPARC_REG1.active_window_00001[i];
active_win[8+i] = `SPARC_REG1.active_window_00010[i];
active_win[12+i] = `SPARC_REG1.active_window_00011[i];
active_win[16+i] = `SPARC_REG1.active_window_00100[i];
active_win[20+i] = `SPARC_REG1.active_window_00101[i];
active_win[24+i] = `SPARC_REG1.active_window_00110[i];
active_win[28+i] = `SPARC_REG1.active_window_00111[i];
active_win[32+i] = `SPARC_REG1.active_window_01000[i];
active_win[36+i] = `SPARC_REG1.active_window_01001[i];
active_win[40+i] = `SPARC_REG1.active_window_01010[i];
active_win[44+i] = `SPARC_REG1.active_window_01011[i];
active_win[48+i] = `SPARC_REG1.active_window_01100[i];
active_win[52+i] = `SPARC_REG1.active_window_01101[i];
active_win[56+i] = `SPARC_REG1.active_window_01110[i];
active_win[60+i] = `SPARC_REG1.active_window_01111[i];
active_win[64+i] = `SPARC_REG1.active_window_10000[i];
active_win[68+i] = `SPARC_REG1.active_window_10001[i];
active_win[72+i] = `SPARC_REG1.active_window_10010[i];
active_win[76+i] = `SPARC_REG1.active_window_10011[i];
active_win[80+i] = `SPARC_REG1.active_window_10100[i];
active_win[84+i] = `SPARC_REG1.active_window_10101[i];
active_win[88+i] = `SPARC_REG1.active_window_10110[i];
active_win[92+i] = `SPARC_REG1.active_window_10111[i];
active_win[96+i] = `SPARC_REG1.active_window_11000[i];
active_win[100+i] = `SPARC_REG1.active_window_11001[i];
active_win[104+i] = `SPARC_REG1.active_window_11010[i];
active_win[108+i] = `SPARC_REG1.active_window_11011[i];
active_win[112+i] = `SPARC_REG1.active_window_11100[i];
active_win[116+i] = `SPARC_REG1.active_window_11101[i];
active_win[120+i] = `SPARC_REG1.active_window_11110[i];
active_win[124+i] = `SPARC_REG1.active_window_11111[i];
end
`endif
$pc_trigger_event(1'b1,
`SPCPATH1.ifu.fdp.pc_w,
`SPCPATH1.ifu.fcl.sas_thrid_w,
`ifdef FPGA_SYN
active_win,
`else
`SPARC_REG1.active_window,
`endif
3'b001,
start_counter,
active_cpu
);
`ifdef FPGA_SYN
for (i = 0; i < 4; i = i+1)
begin
`SPARC_REG1.active_window_00000[i] = active_win[i];
`SPARC_REG1.active_window_00001[i] = active_win[4+i];
`SPARC_REG1.active_window_00010[i] = active_win[8+i];
`SPARC_REG1.active_window_00011[i] = active_win[12+i];
`SPARC_REG1.active_window_00100[i] = active_win[16+i];
`SPARC_REG1.active_window_00101[i] = active_win[20+i];
`SPARC_REG1.active_window_00110[i] = active_win[24+i];
`SPARC_REG1.active_window_00111[i] = active_win[28+i];
`SPARC_REG1.active_window_01000[i] = active_win[32+i];
`SPARC_REG1.active_window_01001[i] = active_win[36+i];
`SPARC_REG1.active_window_01010[i] = active_win[40+i];
`SPARC_REG1.active_window_01011[i] = active_win[44+i];
`SPARC_REG1.active_window_01100[i] = active_win[48+i];
`SPARC_REG1.active_window_01101[i] = active_win[52+i];
`SPARC_REG1.active_window_01110[i] = active_win[56+i];
`SPARC_REG1.active_window_01111[i] = active_win[60+i];
`SPARC_REG1.active_window_10000[i] = active_win[64+i];
`SPARC_REG1.active_window_10001[i] = active_win[68+i];
`SPARC_REG1.active_window_10010[i] = active_win[72+i];
`SPARC_REG1.active_window_10011[i] = active_win[76+i];
`SPARC_REG1.active_window_10100[i] = active_win[80+i];
`SPARC_REG1.active_window_10101[i] = active_win[84+i];
`SPARC_REG1.active_window_10110[i] = active_win[88+i];
`SPARC_REG1.active_window_10111[i] = active_win[92+i];
`SPARC_REG1.active_window_11000[i] = active_win[96+i];
`SPARC_REG1.active_window_11001[i] = active_win[100+i];
`SPARC_REG1.active_window_11010[i] = active_win[104+i];
`SPARC_REG1.active_window_11011[i] = active_win[108+i];
`SPARC_REG1.active_window_11100[i] = active_win[112+i];
`SPARC_REG1.active_window_11101[i] = active_win[116+i];
`SPARC_REG1.active_window_11110[i] = active_win[120+i];
`SPARC_REG1.active_window_11111[i] = active_win[124+i];
end
`endif
end
`endif
`ifdef RTL_SPARC2
if(`PC_CMP.spc2_inst_done)begin
`ifdef FPGA_SYN
for (i = 0; i < 4; i = i+1)
begin
active_win[i] = `SPARC_REG2.active_window_00000[i];
active_win[4+i] = `SPARC_REG2.active_window_00001[i];
active_win[8+i] = `SPARC_REG2.active_window_00010[i];
active_win[12+i] = `SPARC_REG2.active_window_00011[i];
active_win[16+i] = `SPARC_REG2.active_window_00100[i];
active_win[20+i] = `SPARC_REG2.active_window_00101[i];
active_win[24+i] = `SPARC_REG2.active_window_00110[i];
active_win[28+i] = `SPARC_REG2.active_window_00111[i];
active_win[32+i] = `SPARC_REG2.active_window_01000[i];
active_win[36+i] = `SPARC_REG2.active_window_01001[i];
active_win[40+i] = `SPARC_REG2.active_window_01010[i];
active_win[44+i] = `SPARC_REG2.active_window_01011[i];
active_win[48+i] = `SPARC_REG2.active_window_01100[i];
active_win[52+i] = `SPARC_REG2.active_window_01101[i];
active_win[56+i] = `SPARC_REG2.active_window_01110[i];
active_win[60+i] = `SPARC_REG2.active_window_01111[i];
active_win[64+i] = `SPARC_REG2.active_window_10000[i];
active_win[68+i] = `SPARC_REG2.active_window_10001[i];
active_win[72+i] = `SPARC_REG2.active_window_10010[i];
active_win[76+i] = `SPARC_REG2.active_window_10011[i];
active_win[80+i] = `SPARC_REG2.active_window_10100[i];
active_win[84+i] = `SPARC_REG2.active_window_10101[i];
active_win[88+i] = `SPARC_REG2.active_window_10110[i];
active_win[92+i] = `SPARC_REG2.active_window_10111[i];
active_win[96+i] = `SPARC_REG2.active_window_11000[i];
active_win[100+i] = `SPARC_REG2.active_window_11001[i];
active_win[104+i] = `SPARC_REG2.active_window_11010[i];
active_win[108+i] = `SPARC_REG2.active_window_11011[i];
active_win[112+i] = `SPARC_REG2.active_window_11100[i];
active_win[116+i] = `SPARC_REG2.active_window_11101[i];
active_win[120+i] = `SPARC_REG2.active_window_11110[i];
active_win[124+i] = `SPARC_REG2.active_window_11111[i];
end
`endif
$pc_trigger_event(1'b1,
`SPCPATH2.ifu.fdp.pc_w,
`SPCPATH2.ifu.fcl.sas_thrid_w,
`ifdef FPGA_SYN
active_win,
`else
`SPARC_REG2.active_window,
`endif
3'b010,
start_counter
);
`ifdef FPGA_SYN
for (i = 0; i < 4; i = i+1)
begin
`SPARC_REG2.active_window_00000[i] = active_win[i];
`SPARC_REG2.active_window_00001[i] = active_win[4+i];
`SPARC_REG2.active_window_00010[i] = active_win[8+i];
`SPARC_REG2.active_window_00011[i] = active_win[12+i];
`SPARC_REG2.active_window_00100[i] = active_win[16+i];
`SPARC_REG2.active_window_00101[i] = active_win[20+i];
`SPARC_REG2.active_window_00110[i] = active_win[24+i];
`SPARC_REG2.active_window_00111[i] = active_win[28+i];
`SPARC_REG2.active_window_01000[i] = active_win[32+i];
`SPARC_REG2.active_window_01001[i] = active_win[36+i];
`SPARC_REG2.active_window_01010[i] = active_win[40+i];
`SPARC_REG2.active_window_01011[i] = active_win[44+i];
`SPARC_REG2.active_window_01100[i] = active_win[48+i];
`SPARC_REG2.active_window_01101[i] = active_win[52+i];
`SPARC_REG2.active_window_01110[i] = active_win[56+i];
`SPARC_REG2.active_window_01111[i] = active_win[60+i];
`SPARC_REG2.active_window_10000[i] = active_win[64+i];
`SPARC_REG2.active_window_10001[i] = active_win[68+i];
`SPARC_REG2.active_window_10010[i] = active_win[72+i];
`SPARC_REG2.active_window_10011[i] = active_win[76+i];
`SPARC_REG2.active_window_10100[i] = active_win[80+i];
`SPARC_REG2.active_window_10101[i] = active_win[84+i];
`SPARC_REG2.active_window_10110[i] = active_win[88+i];
`SPARC_REG2.active_window_10111[i] = active_win[92+i];
`SPARC_REG2.active_window_11000[i] = active_win[96+i];
`SPARC_REG2.active_window_11001[i] = active_win[100+i];
`SPARC_REG2.active_window_11010[i] = active_win[104+i];
`SPARC_REG2.active_window_11011[i] = active_win[108+i];
`SPARC_REG2.active_window_11100[i] = active_win[112+i];
`SPARC_REG2.active_window_11101[i] = active_win[116+i];
`SPARC_REG2.active_window_11110[i] = active_win[120+i];
`SPARC_REG2.active_window_11111[i] = active_win[124+i];
end
`endif
end
`endif
`ifdef RTL_SPARC3
if(`PC_CMP.spc3_inst_done)begin
`ifdef FPGA_SYN
for (i = 0; i < 4; i = i+1)
begin
active_win[i] = `SPARC_REG3.active_window_00000[i];
active_win[4+i] = `SPARC_REG3.active_window_00001[i];
active_win[8+i] = `SPARC_REG3.active_window_00010[i];
active_win[12+i] = `SPARC_REG3.active_window_00011[i];
active_win[16+i] = `SPARC_REG3.active_window_00100[i];
active_win[20+i] = `SPARC_REG3.active_window_00101[i];
active_win[24+i] = `SPARC_REG3.active_window_00110[i];
active_win[28+i] = `SPARC_REG3.active_window_00111[i];
active_win[32+i] = `SPARC_REG3.active_window_01000[i];
active_win[36+i] = `SPARC_REG3.active_window_01001[i];
active_win[40+i] = `SPARC_REG3.active_window_01010[i];
active_win[44+i] = `SPARC_REG3.active_window_01011[i];
active_win[48+i] = `SPARC_REG3.active_window_01100[i];
active_win[52+i] = `SPARC_REG3.active_window_01101[i];
active_win[56+i] = `SPARC_REG3.active_window_01110[i];
active_win[60+i] = `SPARC_REG3.active_window_01111[i];
active_win[64+i] = `SPARC_REG3.active_window_10000[i];
active_win[68+i] = `SPARC_REG3.active_window_10001[i];
active_win[72+i] = `SPARC_REG3.active_window_10010[i];
active_win[76+i] = `SPARC_REG3.active_window_10011[i];
active_win[80+i] = `SPARC_REG3.active_window_10100[i];
active_win[84+i] = `SPARC_REG3.active_window_10101[i];
active_win[88+i] = `SPARC_REG3.active_window_10110[i];
active_win[92+i] = `SPARC_REG3.active_window_10111[i];
active_win[96+i] = `SPARC_REG3.active_window_11000[i];
active_win[100+i] = `SPARC_REG3.active_window_11001[i];
active_win[104+i] = `SPARC_REG3.active_window_11010[i];
active_win[108+i] = `SPARC_REG3.active_window_11011[i];
active_win[112+i] = `SPARC_REG3.active_window_11100[i];
active_win[116+i] = `SPARC_REG3.active_window_11101[i];
active_win[120+i] = `SPARC_REG3.active_window_11110[i];
active_win[124+i] = `SPARC_REG3.active_window_11111[i];
end
`endif
$pc_trigger_event(1'b1,
`SPCPATH3.ifu.fdp.pc_w,
`SPCPATH3.ifu.fcl.sas_thrid_w,
`ifdef FPGA_SYN
active_win,
`else
`SPARC_REG3.active_window,
`endif
3'b011,
start_counter,
active_cpu
);
`ifdef FPGA_SYN
for (i = 0; i < 4; i = i+1)
begin
`SPARC_REG3.active_window_00000[i] = active_win[i];
`SPARC_REG3.active_window_00001[i] = active_win[4+i];
`SPARC_REG3.active_window_00010[i] = active_win[8+i];
`SPARC_REG3.active_window_00011[i] = active_win[12+i];
`SPARC_REG3.active_window_00100[i] = active_win[16+i];
`SPARC_REG3.active_window_00101[i] = active_win[20+i];
`SPARC_REG3.active_window_00110[i] = active_win[24+i];
`SPARC_REG3.active_window_00111[i] = active_win[28+i];
`SPARC_REG3.active_window_01000[i] = active_win[32+i];
`SPARC_REG3.active_window_01001[i] = active_win[36+i];
`SPARC_REG3.active_window_01010[i] = active_win[40+i];
`SPARC_REG3.active_window_01011[i] = active_win[44+i];
`SPARC_REG3.active_window_01100[i] = active_win[48+i];
`SPARC_REG3.active_window_01101[i] = active_win[52+i];
`SPARC_REG3.active_window_01110[i] = active_win[56+i];
`SPARC_REG3.active_window_01111[i] = active_win[60+i];
`SPARC_REG3.active_window_10000[i] = active_win[64+i];
`SPARC_REG3.active_window_10001[i] = active_win[68+i];
`SPARC_REG3.active_window_10010[i] = active_win[72+i];
`SPARC_REG3.active_window_10011[i] = active_win[76+i];
`SPARC_REG3.active_window_10100[i] = active_win[80+i];
`SPARC_REG3.active_window_10101[i] = active_win[84+i];
`SPARC_REG3.active_window_10110[i] = active_win[88+i];
`SPARC_REG3.active_window_10111[i] = active_win[92+i];
`SPARC_REG3.active_window_11000[i] = active_win[96+i];
`SPARC_REG3.active_window_11001[i] = active_win[100+i];
`SPARC_REG3.active_window_11010[i] = active_win[104+i];
`SPARC_REG3.active_window_11011[i] = active_win[108+i];
`SPARC_REG3.active_window_11100[i] = active_win[112+i];
`SPARC_REG3.active_window_11101[i] = active_win[116+i];
`SPARC_REG3.active_window_11110[i] = active_win[120+i];
`SPARC_REG3.active_window_11111[i] = active_win[124+i];
end
`endif
end
`endif
`ifdef RTL_SPARC4
if(`PC_CMP.spc4_inst_done)begin
`ifdef FPGA_SYN
for (i = 0; i < 4; i = i+1)
begin
active_win[i] = `SPARC_REG4.active_window_00000[i];
active_win[4+i] = `SPARC_REG4.active_window_00001[i];
active_win[8+i] = `SPARC_REG4.active_window_00010[i];
active_win[12+i] = `SPARC_REG4.active_window_00011[i];
active_win[16+i] = `SPARC_REG4.active_window_00100[i];
active_win[20+i] = `SPARC_REG4.active_window_00101[i];
active_win[24+i] = `SPARC_REG4.active_window_00110[i];
active_win[28+i] = `SPARC_REG4.active_window_00111[i];
active_win[32+i] = `SPARC_REG4.active_window_01000[i];
active_win[36+i] = `SPARC_REG4.active_window_01001[i];
active_win[40+i] = `SPARC_REG4.active_window_01010[i];
active_win[44+i] = `SPARC_REG4.active_window_01011[i];
active_win[48+i] = `SPARC_REG4.active_window_01100[i];
active_win[52+i] = `SPARC_REG4.active_window_01101[i];
active_win[56+i] = `SPARC_REG4.active_window_01110[i];
active_win[60+i] = `SPARC_REG4.active_window_01111[i];
active_win[64+i] = `SPARC_REG4.active_window_10000[i];
active_win[68+i] = `SPARC_REG4.active_window_10001[i];
active_win[72+i] = `SPARC_REG4.active_window_10010[i];
active_win[76+i] = `SPARC_REG4.active_window_10011[i];
active_win[80+i] = `SPARC_REG4.active_window_10100[i];
active_win[84+i] = `SPARC_REG4.active_window_10101[i];
active_win[88+i] = `SPARC_REG4.active_window_10110[i];
active_win[92+i] = `SPARC_REG4.active_window_10111[i];
active_win[96+i] = `SPARC_REG4.active_window_11000[i];
active_win[100+i] = `SPARC_REG4.active_window_11001[i];
active_win[104+i] = `SPARC_REG4.active_window_11010[i];
active_win[108+i] = `SPARC_REG4.active_window_11011[i];
active_win[112+i] = `SPARC_REG4.active_window_11100[i];
active_win[116+i] = `SPARC_REG4.active_window_11101[i];
active_win[120+i] = `SPARC_REG4.active_window_11110[i];
active_win[124+i] = `SPARC_REG4.active_window_11111[i];
end
`endif
$pc_trigger_event(1'b1,
`SPCPATH4.ifu.fdp.pc_w,
`SPCPATH4.ifu.fcl.sas_thrid_w,
`ifdef FPGA_SYN
active_win,
`else
`SPARC_REG4.active_window,
`endif
3'b100,
start_counter,
active_cpu
);
`ifdef FPGA_SYN
for (i = 0; i < 4; i = i+1)
begin
`SPARC_REG4.active_window_00000[i] = active_win[i];
`SPARC_REG4.active_window_00001[i] = active_win[4+i];
`SPARC_REG4.active_window_00010[i] = active_win[8+i];
`SPARC_REG4.active_window_00011[i] = active_win[12+i];
`SPARC_REG4.active_window_00100[i] = active_win[16+i];
`SPARC_REG4.active_window_00101[i] = active_win[20+i];
`SPARC_REG4.active_window_00110[i] = active_win[24+i];
`SPARC_REG4.active_window_00111[i] = active_win[28+i];
`SPARC_REG4.active_window_01000[i] = active_win[32+i];
`SPARC_REG4.active_window_01001[i] = active_win[36+i];
`SPARC_REG4.active_window_01010[i] = active_win[40+i];
`SPARC_REG4.active_window_01011[i] = active_win[44+i];
`SPARC_REG4.active_window_01100[i] = active_win[48+i];
`SPARC_REG4.active_window_01101[i] = active_win[52+i];
`SPARC_REG4.active_window_01110[i] = active_win[56+i];
`SPARC_REG4.active_window_01111[i] = active_win[60+i];
`SPARC_REG4.active_window_10000[i] = active_win[64+i];
`SPARC_REG4.active_window_10001[i] = active_win[68+i];
`SPARC_REG4.active_window_10010[i] = active_win[72+i];
`SPARC_REG4.active_window_10011[i] = active_win[76+i];
`SPARC_REG4.active_window_10100[i] = active_win[80+i];
`SPARC_REG4.active_window_10101[i] = active_win[84+i];
`SPARC_REG4.active_window_10110[i] = active_win[88+i];
`SPARC_REG4.active_window_10111[i] = active_win[92+i];
`SPARC_REG4.active_window_11000[i] = active_win[96+i];
`SPARC_REG4.active_window_11001[i] = active_win[100+i];
`SPARC_REG4.active_window_11010[i] = active_win[104+i];
`SPARC_REG4.active_window_11011[i] = active_win[108+i];
`SPARC_REG4.active_window_11100[i] = active_win[112+i];
`SPARC_REG4.active_window_11101[i] = active_win[116+i];
`SPARC_REG4.active_window_11110[i] = active_win[120+i];
`SPARC_REG4.active_window_11111[i] = active_win[124+i];
end
`endif
end
`endif
`ifdef RTL_SPARC5
if(`PC_CMP.spc5_inst_done)begin
`ifdef FPGA_SYN
for (i = 0; i < 4; i = i+1)
begin
active_win[i] = `SPARC_REG5.active_window_00000[i];
active_win[4+i] = `SPARC_REG5.active_window_00001[i];
active_win[8+i] = `SPARC_REG5.active_window_00010[i];
active_win[12+i] = `SPARC_REG5.active_window_00011[i];
active_win[16+i] = `SPARC_REG5.active_window_00100[i];
active_win[20+i] = `SPARC_REG5.active_window_00101[i];
active_win[24+i] = `SPARC_REG5.active_window_00110[i];
active_win[28+i] = `SPARC_REG5.active_window_00111[i];
active_win[32+i] = `SPARC_REG5.active_window_01000[i];
active_win[36+i] = `SPARC_REG5.active_window_01001[i];
active_win[40+i] = `SPARC_REG5.active_window_01010[i];
active_win[44+i] = `SPARC_REG5.active_window_01011[i];
active_win[48+i] = `SPARC_REG5.active_window_01100[i];
active_win[52+i] = `SPARC_REG5.active_window_01101[i];
active_win[56+i] = `SPARC_REG5.active_window_01110[i];
active_win[60+i] = `SPARC_REG5.active_window_01111[i];
active_win[64+i] = `SPARC_REG5.active_window_10000[i];
active_win[68+i] = `SPARC_REG5.active_window_10001[i];
active_win[72+i] = `SPARC_REG5.active_window_10010[i];
active_win[76+i] = `SPARC_REG5.active_window_10011[i];
active_win[80+i] = `SPARC_REG5.active_window_10100[i];
active_win[84+i] = `SPARC_REG5.active_window_10101[i];
active_win[88+i] = `SPARC_REG5.active_window_10110[i];
active_win[92+i] = `SPARC_REG5.active_window_10111[i];
active_win[96+i] = `SPARC_REG5.active_window_11000[i];
active_win[100+i] = `SPARC_REG5.active_window_11001[i];
active_win[104+i] = `SPARC_REG5.active_window_11010[i];
active_win[108+i] = `SPARC_REG5.active_window_11011[i];
active_win[112+i] = `SPARC_REG5.active_window_11100[i];
active_win[116+i] = `SPARC_REG5.active_window_11101[i];
active_win[120+i] = `SPARC_REG5.active_window_11110[i];
active_win[124+i] = `SPARC_REG5.active_window_11111[i];
end
`endif
$pc_trigger_event(1'b1,
`SPCPATH5.ifu.fdp.pc_w,
`SPCPATH5.ifu.fcl.sas_thrid_w,
`ifdef FPGA_SYN
active_win,
`else
`SPARC_REG5.active_window,
`endif
3'b101,
start_counter,
active_cpu
);
`ifdef FPGA_SYN
for (i = 0; i < 4; i = i+1)
begin
`SPARC_REG5.active_window_00000[i] = active_win[i];
`SPARC_REG5.active_window_00001[i] = active_win[4+i];
`SPARC_REG5.active_window_00010[i] = active_win[8+i];
`SPARC_REG5.active_window_00011[i] = active_win[12+i];
`SPARC_REG5.active_window_00100[i] = active_win[16+i];
`SPARC_REG5.active_window_00101[i] = active_win[20+i];
`SPARC_REG5.active_window_00110[i] = active_win[24+i];
`SPARC_REG5.active_window_00111[i] = active_win[28+i];
`SPARC_REG5.active_window_01000[i] = active_win[32+i];
`SPARC_REG5.active_window_01001[i] = active_win[36+i];
`SPARC_REG5.active_window_01010[i] = active_win[40+i];
`SPARC_REG5.active_window_01011[i] = active_win[44+i];
`SPARC_REG5.active_window_01100[i] = active_win[48+i];
`SPARC_REG5.active_window_01101[i] = active_win[52+i];
`SPARC_REG5.active_window_01110[i] = active_win[56+i];
`SPARC_REG5.active_window_01111[i] = active_win[60+i];
`SPARC_REG5.active_window_10000[i] = active_win[64+i];
`SPARC_REG5.active_window_10001[i] = active_win[68+i];
`SPARC_REG5.active_window_10010[i] = active_win[72+i];
`SPARC_REG5.active_window_10011[i] = active_win[76+i];
`SPARC_REG5.active_window_10100[i] = active_win[80+i];
`SPARC_REG5.active_window_10101[i] = active_win[84+i];
`SPARC_REG5.active_window_10110[i] = active_win[88+i];
`SPARC_REG5.active_window_10111[i] = active_win[92+i];
`SPARC_REG5.active_window_11000[i] = active_win[96+i];
`SPARC_REG5.active_window_11001[i] = active_win[100+i];
`SPARC_REG5.active_window_11010[i] = active_win[104+i];
`SPARC_REG5.active_window_11011[i] = active_win[108+i];
`SPARC_REG5.active_window_11100[i] = active_win[112+i];
`SPARC_REG5.active_window_11101[i] = active_win[116+i];
`SPARC_REG5.active_window_11110[i] = active_win[120+i];
`SPARC_REG5.active_window_11111[i] = active_win[124+i];
end
`endif
end
`endif
`ifdef RTL_SPARC6
if(`PC_CMP.spc6_inst_done)begin
`ifdef FPGA_SYN
for (i = 0; i < 4; i = i+1)
begin
active_win[i] = `SPARC_REG6.active_window_00000[i];
active_win[4+i] = `SPARC_REG6.active_window_00001[i];
active_win[8+i] = `SPARC_REG6.active_window_00010[i];
active_win[12+i] = `SPARC_REG6.active_window_00011[i];
active_win[16+i] = `SPARC_REG6.active_window_00100[i];
active_win[20+i] = `SPARC_REG6.active_window_00101[i];
active_win[24+i] = `SPARC_REG6.active_window_00110[i];
active_win[28+i] = `SPARC_REG6.active_window_00111[i];
active_win[32+i] = `SPARC_REG6.active_window_01000[i];
active_win[36+i] = `SPARC_REG6.active_window_01001[i];
active_win[40+i] = `SPARC_REG6.active_window_01010[i];
active_win[44+i] = `SPARC_REG6.active_window_01011[i];
active_win[48+i] = `SPARC_REG6.active_window_01100[i];
active_win[52+i] = `SPARC_REG6.active_window_01101[i];
active_win[56+i] = `SPARC_REG6.active_window_01110[i];
active_win[60+i] = `SPARC_REG6.active_window_01111[i];
active_win[64+i] = `SPARC_REG6.active_window_10000[i];
active_win[68+i] = `SPARC_REG6.active_window_10001[i];
active_win[72+i] = `SPARC_REG6.active_window_10010[i];
active_win[76+i] = `SPARC_REG6.active_window_10011[i];
active_win[80+i] = `SPARC_REG6.active_window_10100[i];
active_win[84+i] = `SPARC_REG6.active_window_10101[i];
active_win[88+i] = `SPARC_REG6.active_window_10110[i];
active_win[92+i] = `SPARC_REG6.active_window_10111[i];
active_win[96+i] = `SPARC_REG6.active_window_11000[i];
active_win[100+i] = `SPARC_REG6.active_window_11001[i];
active_win[104+i] = `SPARC_REG6.active_window_11010[i];
active_win[108+i] = `SPARC_REG6.active_window_11011[i];
active_win[112+i] = `SPARC_REG6.active_window_11100[i];
active_win[116+i] = `SPARC_REG6.active_window_11101[i];
active_win[120+i] = `SPARC_REG6.active_window_11110[i];
active_win[124+i] = `SPARC_REG6.active_window_11111[i];
end
`endif
$pc_trigger_event(1'b1,
`SPCPATH6.ifu.fdp.pc_w,
`SPCPATH6.ifu.fcl.sas_thrid_w,
`ifdef FPGA_SYN
active_win,
`else
`SPARC_REG6.active_window,
`endif
3'b110,
start_counter,
active_cpu
);
`ifdef FPGA_SYN
for (i = 0; i < 4; i = i+1)
begin
`SPARC_REG6.active_window_00000[i] = active_win[i];
`SPARC_REG6.active_window_00001[i] = active_win[4+i];
`SPARC_REG6.active_window_00010[i] = active_win[8+i];
`SPARC_REG6.active_window_00011[i] = active_win[12+i];
`SPARC_REG6.active_window_00100[i] = active_win[16+i];
`SPARC_REG6.active_window_00101[i] = active_win[20+i];
`SPARC_REG6.active_window_00110[i] = active_win[24+i];
`SPARC_REG6.active_window_00111[i] = active_win[28+i];
`SPARC_REG6.active_window_01000[i] = active_win[32+i];
`SPARC_REG6.active_window_01001[i] = active_win[36+i];
`SPARC_REG6.active_window_01010[i] = active_win[40+i];
`SPARC_REG6.active_window_01011[i] = active_win[44+i];
`SPARC_REG6.active_window_01100[i] = active_win[48+i];
`SPARC_REG6.active_window_01101[i] = active_win[52+i];
`SPARC_REG6.active_window_01110[i] = active_win[56+i];
`SPARC_REG6.active_window_01111[i] = active_win[60+i];
`SPARC_REG6.active_window_10000[i] = active_win[64+i];
`SPARC_REG6.active_window_10001[i] = active_win[68+i];
`SPARC_REG6.active_window_10010[i] = active_win[72+i];
`SPARC_REG6.active_window_10011[i] = active_win[76+i];
`SPARC_REG6.active_window_10100[i] = active_win[80+i];
`SPARC_REG6.active_window_10101[i] = active_win[84+i];
`SPARC_REG6.active_window_10110[i] = active_win[88+i];
`SPARC_REG6.active_window_10111[i] = active_win[92+i];
`SPARC_REG6.active_window_11000[i] = active_win[96+i];
`SPARC_REG6.active_window_11001[i] = active_win[100+i];
`SPARC_REG6.active_window_11010[i] = active_win[104+i];
`SPARC_REG6.active_window_11011[i] = active_win[108+i];
`SPARC_REG6.active_window_11100[i] = active_win[112+i];
`SPARC_REG6.active_window_11101[i] = active_win[116+i];
`SPARC_REG6.active_window_11110[i] = active_win[120+i];
`SPARC_REG6.active_window_11111[i] = active_win[124+i];
end
`endif
end
`endif
`ifdef RTL_SPARC7
if(`PC_CMP.spc7_inst_done)begin
`ifdef FPGA_SYN
for (i = 0; i < 4; i = i+1)
begin
active_win[i] = `SPARC_REG7.active_window_00000[i];
active_win[4+i] = `SPARC_REG7.active_window_00001[i];
active_win[8+i] = `SPARC_REG7.active_window_00010[i];
active_win[12+i] = `SPARC_REG7.active_window_00011[i];
active_win[16+i] = `SPARC_REG7.active_window_00100[i];
active_win[20+i] = `SPARC_REG7.active_window_00101[i];
active_win[24+i] = `SPARC_REG7.active_window_00110[i];
active_win[28+i] = `SPARC_REG7.active_window_00111[i];
active_win[32+i] = `SPARC_REG7.active_window_01000[i];
active_win[36+i] = `SPARC_REG7.active_window_01001[i];
active_win[40+i] = `SPARC_REG7.active_window_01010[i];
active_win[44+i] = `SPARC_REG7.active_window_01011[i];
active_win[48+i] = `SPARC_REG7.active_window_01100[i];
active_win[52+i] = `SPARC_REG7.active_window_01101[i];
active_win[56+i] = `SPARC_REG7.active_window_01110[i];
active_win[60+i] = `SPARC_REG7.active_window_01111[i];
active_win[64+i] = `SPARC_REG7.active_window_10000[i];
active_win[68+i] = `SPARC_REG7.active_window_10001[i];
active_win[72+i] = `SPARC_REG7.active_window_10010[i];
active_win[76+i] = `SPARC_REG7.active_window_10011[i];
active_win[80+i] = `SPARC_REG7.active_window_10100[i];
active_win[84+i] = `SPARC_REG7.active_window_10101[i];
active_win[88+i] = `SPARC_REG7.active_window_10110[i];
active_win[92+i] = `SPARC_REG7.active_window_10111[i];
active_win[96+i] = `SPARC_REG7.active_window_11000[i];
active_win[100+i] = `SPARC_REG7.active_window_11001[i];
active_win[104+i] = `SPARC_REG7.active_window_11010[i];
active_win[108+i] = `SPARC_REG7.active_window_11011[i];
active_win[112+i] = `SPARC_REG7.active_window_11100[i];
active_win[116+i] = `SPARC_REG7.active_window_11101[i];
active_win[120+i] = `SPARC_REG7.active_window_11110[i];
active_win[124+i] = `SPARC_REG7.active_window_11111[i];
end
`endif
$pc_trigger_event(1'b1,
`SPCPATH7.ifu.fdp.pc_w,
`SPCPATH7.ifu.fcl.sas_thrid_w,
`ifdef FPGA_SYN
active_win,
`else
`SPARC_REG7.active_window,
`endif
3'b111,
start_counter,
active_cpu
);
`ifdef FPGA_SYN
for (i = 0; i < 4; i = i+1)
begin
`SPARC_REG7.active_window_00000[i] = active_win[i];
`SPARC_REG7.active_window_00001[i] = active_win[4+i];
`SPARC_REG7.active_window_00010[i] = active_win[8+i];
`SPARC_REG7.active_window_00011[i] = active_win[12+i];
`SPARC_REG7.active_window_00100[i] = active_win[16+i];
`SPARC_REG7.active_window_00101[i] = active_win[20+i];
`SPARC_REG7.active_window_00110[i] = active_win[24+i];
`SPARC_REG7.active_window_00111[i] = active_win[28+i];
`SPARC_REG7.active_window_01000[i] = active_win[32+i];
`SPARC_REG7.active_window_01001[i] = active_win[36+i];
`SPARC_REG7.active_window_01010[i] = active_win[40+i];
`SPARC_REG7.active_window_01011[i] = active_win[44+i];
`SPARC_REG7.active_window_01100[i] = active_win[48+i];
`SPARC_REG7.active_window_01101[i] = active_win[52+i];
`SPARC_REG7.active_window_01110[i] = active_win[56+i];
`SPARC_REG7.active_window_01111[i] = active_win[60+i];
`SPARC_REG7.active_window_10000[i] = active_win[64+i];
`SPARC_REG7.active_window_10001[i] = active_win[68+i];
`SPARC_REG7.active_window_10010[i] = active_win[72+i];
`SPARC_REG7.active_window_10011[i] = active_win[76+i];
`SPARC_REG7.active_window_10100[i] = active_win[80+i];
`SPARC_REG7.active_window_10101[i] = active_win[84+i];
`SPARC_REG7.active_window_10110[i] = active_win[88+i];
`SPARC_REG7.active_window_10111[i] = active_win[92+i];
`SPARC_REG7.active_window_11000[i] = active_win[96+i];
`SPARC_REG7.active_window_11001[i] = active_win[100+i];
`SPARC_REG7.active_window_11010[i] = active_win[104+i];
`SPARC_REG7.active_window_11011[i] = active_win[108+i];
`SPARC_REG7.active_window_11100[i] = active_win[112+i];
`SPARC_REG7.active_window_11101[i] = active_win[116+i];
`SPARC_REG7.active_window_11110[i] = active_win[120+i];
`SPARC_REG7.active_window_11111[i] = active_win[124+i];
end
`endif
end
`endif // `ifdef RTL_SPARC7
end // always @ (posedge clk)
`endif // DRAM_SAT
`endif // ifdef GATE_SIM
`ifdef GATE_SIM_SPARC
wire sas_m0, sas_m1, sas_m2, sas_m3, sas_m4, sas_m5, sas_m6, sas_m7;
reg spc0_inst_done, spc1_inst_done, spc2_inst_done, spc3_inst_done,
spc4_inst_done, spc5_inst_done, spc6_inst_done, spc7_inst_done;
`ifdef RTL_SPARC0
assign sas_m0 = `INSTPATH0.runw_ff_u_dff_0_.d &
(~`INSTPATH0.exu_ifu_ecc_ce_m | `INSTPATH0.trapm_ff_u_dff_0_.q);
`else
assign sas_m0 = 0;
`endif
`ifdef RTL_SPARC1
assign sas_m1 = `INSTPATH1.runw_ff_u_dff_0_.d &
(~`INSTPATH1.exu_ifu_ecc_ce_m | `INSTPATH1.trapm_ff_u_dff_0_.q);
`else
assign sas_m1 = 0;
`endif
`ifdef RTL_SPARC2
assign sas_m2 = `INSTPATH2.runw_ff_u_dff_0_.d &
(~`INSTPATH2.exu_ifu_ecc_ce_m | `INSTPATH2.trapm_ff_u_dff_0_.q);
`else
assign sas_m2 = 0;
`endif
`ifdef RTL_SPARC3
assign sas_m3 = `INSTPATH3.runw_ff_u_dff_0_.d &
(~`INSTPATH3.exu_ifu_ecc_ce_m | `INSTPATH3.trapm_ff_u_dff_0_.q);
`else
assign sas_m3 = 0;
`endif
`ifdef RTL_SPARC4
assign sas_m4 = `INSTPATH4.runw_ff_u_dff_0_.d &
(~`INSTPATH4.exu_ifu_ecc_ce_m | `INSTPATH4.trapm_ff_u_dff_0_.q);
`else
assign sas_m4 = 0;
`endif
`ifdef RTL_SPARC5
assign sas_m5 = `INSTPATH5.runw_ff_u_dff_0_.d &
(~`INSTPATH5.exu_ifu_ecc_ce_m | `INSTPATH5.trapm_ff_u_dff_0_.q);
`else
assign sas_m5 = 0;
`endif
`ifdef RTL_SPARC6
assign sas_m6 = `INSTPATH6.runw_ff_u_dff_0_.d &
(~`INSTPATH6.exu_ifu_ecc_ce_m | `INSTPATH6.trapm_ff_u_dff_0_.q);
`else
assign sas_m6 = 0;
`endif
`ifdef RTL_SPARC7
assign sas_m7 = `INSTPATH7.runw_ff_u_dff_0_.d &
(~`INSTPATH7.exu_ifu_ecc_ce_m | `INSTPATH7.trapm_ff_u_dff_0_.q);
`else
assign sas_m7 = 0;
`endif
always @(posedge clk) begin
spc0_inst_done <= sas_m0;
spc1_inst_done <= sas_m1;
spc2_inst_done <= sas_m2;
spc3_inst_done <= sas_m3;
spc4_inst_done <= sas_m4;
spc5_inst_done <= sas_m5;
spc6_inst_done <= sas_m6;
spc7_inst_done <= sas_m7;
end
always @(posedge clk) begin
`ifdef RTL_SPARC0
if(spc0_inst_done)begin
$pc_trigger_event(1'b1,
`SPCPATH0.ifu_fdp.pc_w
);
end
`endif
`ifdef RTL_SPARC1
if(spc1_inst_done)begin
$pc_trigger_event(1'b1,
`SPCPATH1.ifu_fdp.pc_w
);
end
`endif
`ifdef RTL_SPARC2
if(spc2_inst_done)begin
$pc_trigger_event(1'b1,
`SPCPATH2.ifu_fdp.pc_w
);
end
`endif
`ifdef RTL_SPARC3
if(spc3_inst_done)begin
$pc_trigger_event(1'b1,
`SPCPATH3.ifu_fdp.pc_w
);
end
`endif
`ifdef RTL_SPARC4
if(spc4_inst_done)begin
$pc_trigger_event(1'b1,
`SPCPATH4.ifu_fdp.pc_w
);
end
`endif
`ifdef RTL_SPARC5
if(spc5_inst_done)begin
$pc_trigger_event(1'b1,
`SPCPATH5.ifu_fdp.pc_w
);
end
`endif
`ifdef RTL_SPARC6
if(spc6_inst_done)begin
$pc_trigger_event(1'b1,
`SPCPATH6.ifu_fdp.pc_w
);
end
`endif
`ifdef RTL_SPARC7
if(spc7_inst_done)begin
$pc_trigger_event(1'b1,
`SPCPATH7.ifu_fdp.pc_w
);
end
`endif
end // always @ (posedge clk)
`endif // ifdef GATE_SIM_SPARC
//force signal
task action;
input [1023:0] string;
input [255:0] val;
input [7:0] msb;
input [7:0] lsb;
input [7:0] type;
begin
@(posedge clk)
begin
case(type)
0 : $v_force(string, val);
1 : $v_dump(string);
2 : $v_delay(string);
endcase // case(msb)
end
end
endtask // force_sign
//read data from sparce memory
task read;
input [63:0] addr;
output [127:0] data;
begin
$read_mem(handle, data, addr);
end
endtask // read
//write data into sparce memory
task write;
input [63:0] addr;
input [127:0] data;
$write_mem(handle, data, addr);
endtask // write
endmodule
|
module conmutacion
(
input [3:0] centenas,
input [3:0] decenas,
input [3:0] unidades,
input C,
input D,
input U,
input CLKOUTseg,
output reg [1:0] mostrar,
output reg [3:0] digito
);
reg logic0;
reg [1:0] titileo;
initial
begin
titileo = 0;
end
always@(posedge CLKOUTseg or C or D or U)
begin
if(C && D && U)
begin
/*if(titileo == 3)
begin
titileo <= 1;
end*/
titileo <= titileo + 1;
end
else
begin
if(D && U)
begin
/*if(titileo == 1)
begin
titileo <= 1;
end*/
titileo <= titileo + 1;
end
else
begin
if(U)
begin
titileo <= 1;
end
else
begin
titileo <= 0;
end
end
end
end
always@(posedge CLKOUTseg)
begin
case(titileo)
2'b00:
begin
mostrar = 2'b01;
digito = 0;
end
2'b01:
begin
mostrar = 2'b01;
digito = unidades;
end
2'b10:
begin
mostrar = 2'b10;
digito = decenas;
end
2'b11:
begin
mostrar = 2'b11;
digito = centenas;
end
endcase
end
endmodule
|
/**
* Copyright 2020 The SkyWater PDK Authors
*
* Licensed under the Apache License, Version 2.0 (the "License");
* you may not use this file except in compliance with the License.
* You may obtain a copy of the License at
*
* https://www.apache.org/licenses/LICENSE-2.0
*
* Unless required by applicable law or agreed to in writing, software
* distributed under the License is distributed on an "AS IS" BASIS,
* WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
* See the License for the specific language governing permissions and
* limitations under the License.
*
* SPDX-License-Identifier: Apache-2.0
*/
`ifndef SKY130_FD_SC_HDLL__MUXB16TO1_SYMBOL_V
`define SKY130_FD_SC_HDLL__MUXB16TO1_SYMBOL_V
/**
* muxb16to1: Buffered 16-input multiplexer.
*
* Verilog stub (without power pins) for graphical symbol definition
* generation.
*
* WARNING: This file is autogenerated, do not modify directly!
*/
`timescale 1ns / 1ps
`default_nettype none
(* blackbox *)
module sky130_fd_sc_hdll__muxb16to1 (
//# {{data|Data Signals}}
input [15:0] D,
output Z,
//# {{control|Control Signals}}
input [15:0] S
);
// Voltage supply signals
supply1 VPWR;
supply0 VGND;
supply1 VPB ;
supply0 VNB ;
endmodule
`default_nettype wire
`endif // SKY130_FD_SC_HDLL__MUXB16TO1_SYMBOL_V
|
/**
* ------------------------------------------------------------
* Copyright (c) All rights reserved
* SiLab, Institute of Physics, University of Bonn
* ------------------------------------------------------------
*/
module top (
input wire USER_RESET,
input wire USER_CLOCK,
input wire ETH_COL,
input wire ETH_CRS,
output wire ETH_MDC,
inout wire ETH_MDIO,
output wire ETH_RESET_n,
input wire ETH_RX_CLK,
input wire [3:0] ETH_RX_D,
input wire ETH_RX_DV,
input wire ETH_RX_ER,
input wire ETH_TX_CLK,
output wire [3:0] ETH_TX_D,
output wire ETH_TX_EN,
output wire [3:0] GPIO_LED,
input wire [3:0] GPIO_DIP
);
wire CLKFBOUT, CLKOUT0, CLKOUT1, CLKOUT2, CLKOUT3, CLKOUT4, CLKFBIN, LOCKED;
wire RST, BUS_CLK, BUS_RST, SPI_CLK;
PLL_BASE #(
.BANDWIDTH("OPTIMIZED"), // "HIGH", "LOW" or "OPTIMIZED"
.CLKFBOUT_MULT(20), // Multiply value for all CLKOUT clock outputs (1-64)
.CLKFBOUT_PHASE(0.0), // Phase offset in degrees of the clock feedback output (0.0-360.0).
.CLKIN_PERIOD(25.0), // Input clock period in ns to ps resolution (i.e. 33.333 is 30
// MHz).
// CLKOUT0_DIVIDE - CLKOUT5_DIVIDE: Divide amount for CLKOUT# clock output (1-128)
.CLKOUT0_DIVIDE(16), //40 - 20div
.CLKOUT1_DIVIDE(32), //25
.CLKOUT2_DIVIDE(80), //10
.CLKOUT3_DIVIDE(32),
.CLKOUT4_DIVIDE(32),
.CLKOUT5_DIVIDE(20),
// CLKOUT0_DUTY_CYCLE - CLKOUT5_DUTY_CYCLE: Duty cycle for CLKOUT# clock output (0.01-0.99).
.CLKOUT0_DUTY_CYCLE(0.5),
.CLKOUT1_DUTY_CYCLE(0.5),
.CLKOUT2_DUTY_CYCLE(0.5),
.CLKOUT3_DUTY_CYCLE(0.5),
.CLKOUT4_DUTY_CYCLE(0.5),
.CLKOUT5_DUTY_CYCLE(0.5),
// CLKOUT0_PHASE - CLKOUT5_PHASE: Output phase relationship for CLKOUT# clock output (-360.0-360.0).
.CLKOUT0_PHASE(0.0),
.CLKOUT1_PHASE(0.0),
.CLKOUT2_PHASE(0.0),
.CLKOUT3_PHASE(0.0),
.CLKOUT4_PHASE(0.0),
.CLKOUT5_PHASE(0.0),
.CLK_FEEDBACK("CLKFBOUT"), // Clock source to drive CLKFBIN ("CLKFBOUT" or "CLKOUT0")
.COMPENSATION("SYSTEM_SYNCHRONOUS"), // "SYSTEM_SYNCHRONOUS", "SOURCE_SYNCHRONOUS", "EXTERNAL"
.DIVCLK_DIVIDE(1), // Division value for all output clocks (1-52)
.REF_JITTER(0.1), // Reference Clock Jitter in UI (0.000-0.999).
.RESET_ON_LOSS_OF_LOCK("FALSE") // Must be set to FALSE
) PLL_BASE_inst (
.CLKFBOUT(CLKFBOUT), // 1-bit output: PLL_BASE feedback output
// CLKOUT0 - CLKOUT5: 1-bit (each) output: Clock outputs
.CLKOUT0(CLKOUT0),
.CLKOUT1(CLKOUT1),
.CLKOUT2(CLKOUT2),
.CLKOUT3(CLKOUT3),
.CLKOUT4(CLKOUT4),
.CLKOUT5(),
.LOCKED(LOCKED), // 1-bit output: PLL_BASE lock status output
.CLKFBIN(CLKFBIN), // 1-bit input: Feedback clock input
.CLKIN(USER_CLOCK), // 1-bit input: Clock input
.RST(USER_RESET) // 1-bit input: Reset input
);
wire RX_CLK, TX_CLK;
assign RST = USER_RESET | !LOCKED;
assign CLKFBIN = CLKFBOUT;//BUFG BUFG_FB ( .O(CLKFBIN), .I(CLKFBOUT) );
BUFG BUFG_BUS ( .O(BUS_CLK), .I(CLKOUT0) );
BUFG BUFG_ETH_RX_CLK ( .O(RX_CLK), .I(ETH_RX_CLK) );
BUFG BUFG_SPI( .O(SPI_CLK), .I(CLKOUT2) );
BUFG BUFG_ETH_TX_CLK ( .O(TX_CLK), .I(ETH_TX_CLK) );
wire EEPROM_CS, EEPROM_SK, EEPROM_DI;
wire TCP_CLOSE_REQ;
wire RBCP_ACT, RBCP_WE, RBCP_RE;
wire [7:0] RBCP_WD, RBCP_RD;
wire [31:0] RBCP_ADDR;
wire TCP_RX_WR;
wire [7:0] TCP_RX_DATA;
wire RBCP_ACK;
wire TCP_TX_FULL;
wire TCP_TX_WR;
wire [7:0] TCP_TX_DATA;
wire mdio_gem_i;
wire mdio_gem_o;
wire mdio_gem_t;
wire [3:0] ETH_TX_D_NO;
WRAP_SiTCP_GMII_XC6S_16K #(
.TIM_PERIOD(50)
) sitcp (
.CLK(BUS_CLK) , // in : System Clock >129MHz
.RST(RST) , // in : System reset
// Configuration parameters
.FORCE_DEFAULTn(1'b0) , // in : Load default parameters
.EXT_IP_ADDR(32'hc0a80a10) , // in : IP address[31:0] //192.168.10.16
.EXT_TCP_PORT(16'd24) , // in : TCP port #[15:0]
.EXT_RBCP_PORT(16'd4660) , // in : RBCP port #[15:0]
.PHY_ADDR(5'd30) , // in : PHY-device MIF address[4:0]
// EEPROM
.EEPROM_CS() , // out : Chip select
.EEPROM_SK() , // out : Serial data clock
.EEPROM_DI() , // out : Serial write data
.EEPROM_DO(1'b0) , // in : Serial read data
// user data, intialial values are stored in the EEPROM, 0xFFFF_FC3C-3F
.USR_REG_X3C() , // out : Stored at 0xFFFF_FF3C
.USR_REG_X3D() , // out : Stored at 0xFFFF_FF3D
.USR_REG_X3E() , // out : Stored at 0xFFFF_FF3E
.USR_REG_X3F() , // out : Stored at 0xFFFF_FF3F
// MII interface
.GMII_RSTn(ETH_RESET_n) , // out : PHY reset
.GMII_1000M(1'b0) , // in : GMII mode (0:MII, 1:GMII)
// TX
.GMII_TX_CLK(TX_CLK) , // in : Tx clock
.GMII_TX_EN(ETH_TX_EN) , // out : Tx enable
.GMII_TXD({ETH_TX_D_NO,ETH_TX_D}) , // out : Tx data[7:0]
.GMII_TX_ER() , // out : TX error
// RX
.GMII_RX_CLK(RX_CLK) , // in : Rx clock
.GMII_RX_DV(ETH_RX_DV) , // in : Rx data valid
.GMII_RXD({4'b0, ETH_RX_D}) , // in : Rx data[7:0]
.GMII_RX_ER(ETH_RX_ER) , // in : Rx error
.GMII_CRS(ETH_CRS) , // in : Carrier sense
.GMII_COL(ETH_COL) , // in : Collision detected
// Management IF
.GMII_MDC(ETH_MDC) , // out : Clock for MDIO
.GMII_MDIO_IN(mdio_gem_i) , // in : Data
.GMII_MDIO_OUT(mdio_gem_o) , // out : Data
.GMII_MDIO_OE(mdio_gem_t) , // out : MDIO output enable
// User I/F
.SiTCP_RST(BUS_RST) , // out : Reset for SiTCP and related circuits
// TCP connection control
.TCP_OPEN_REQ(1'b0) , // in : Reserved input, shoud be 0
.TCP_OPEN_ACK() , // out : Acknowledge for open (=Socket busy)
.TCP_ERROR() , // out : TCP error, its active period is equal to MSL
.TCP_CLOSE_REQ(TCP_CLOSE_REQ) , // out : Connection close request
.TCP_CLOSE_ACK(TCP_CLOSE_REQ) , // in : Acknowledge for closing
// FIFO I/F
.TCP_RX_WC(1'b1) , // in : Rx FIFO write count[15:0] (Unused bits should be set 1)
.TCP_RX_WR(TCP_RX_WR) , // out : Write enable
.TCP_RX_DATA(TCP_RX_DATA) , // out : Write data[7:0]
.TCP_TX_FULL(TCP_TX_FULL) , // out : Almost full flag
.TCP_TX_WR(TCP_TX_WR) , // in : Write enable
.TCP_TX_DATA(TCP_TX_DATA) , // in : Write data[7:0]
// RBCP
.RBCP_ACT(RBCP_ACT) , // out : RBCP active
.RBCP_ADDR(RBCP_ADDR) , // out : Address[31:0]
.RBCP_WD(RBCP_WD) , // out : Data[7:0]
.RBCP_WE(RBCP_WE) , // out : Write enable
.RBCP_RE(RBCP_RE) , // out : Read enable
.RBCP_ACK(RBCP_ACK) , // in : Access acknowledge
.RBCP_RD(RBCP_RD) // in : Read data[7:0]
);
IOBUF i_iobuf_mdio (
.O(mdio_gem_i),
.IO(ETH_MDIO),
.I(mdio_gem_o),
.T(mdio_gem_t)
);
wire BUS_WR, BUS_RD;
wire [31:0] BUS_ADD;
wire [7:0] BUS_DATA;
rbcp_to_bus irbcp_to_bus (
.BUS_RST(BUS_RST),
.BUS_CLK(BUS_CLK),
.RBCP_ACT(RBCP_ACT),
.RBCP_ADDR(RBCP_ADDR),
.RBCP_WD(RBCP_WD),
.RBCP_WE(RBCP_WE),
.RBCP_RE(RBCP_RE),
.RBCP_ACK(RBCP_ACK),
.RBCP_RD(RBCP_RD),
.BUS_WR(BUS_WR),
.BUS_RD(BUS_RD),
.BUS_ADD(BUS_ADD),
.BUS_DATA(BUS_DATA)
);
//MODULE ADREESSES
localparam GPIO_BASEADDR = 32'h0000_0000;
localparam GPIO_HIGHADDR = 32'h0000_000f;
localparam FIFO_BASEADDR = 32'h0020; // 0x0020
localparam FIFO_HIGHADDR = FIFO_BASEADDR + 15; // 0x002f
localparam FAST_SR_AQ_BASEADDR = 32'h0100;
localparam FAST_SR_AQ_HIGHADDR = FAST_SR_AQ_BASEADDR + 15;
localparam TDC_BASEADDR = 32'h0200;
localparam TDC_HIGHADDR = TDC_BASEADDR + 15;
localparam SEQ_GEN_BASEADDR = 32'h1000; //0x1000
localparam SEQ_GEN_HIGHADDR = SEQ_GEN_BASEADDR + 16 + 32'h1fff; //0x300f
// MODULES //
gpio #(
.BASEADDR(GPIO_BASEADDR),
.HIGHADDR(GPIO_HIGHADDR),
.ABUSWIDTH(32),
.IO_WIDTH(8),
.IO_DIRECTION(8'h0f)
) i_gpio (
.BUS_CLK(BUS_CLK),
.BUS_RST(BUS_RST),
.BUS_ADD(BUS_ADD),
.BUS_DATA(BUS_DATA),
.BUS_RD(BUS_RD),
.BUS_WR(BUS_WR),
.IO({GPIO_DIP, GPIO_LED})
);
wire [7:0] SEQ_OUT;
seq_gen #(
.BASEADDR(SEQ_GEN_BASEADDR),
.HIGHADDR(SEQ_GEN_HIGHADDR),
.ABUSWIDTH(32),
.MEM_BYTES(8*1024),
.OUT_BITS(8)
) i_seq_gen (
.BUS_CLK(BUS_CLK),
.BUS_RST(BUS_RST),
.BUS_ADD(BUS_ADD),
.BUS_DATA(BUS_DATA),
.BUS_RD(BUS_RD),
.BUS_WR(BUS_WR),
.SEQ_CLK(SPI_CLK),
.SEQ_OUT(SEQ_OUT)
);
wire SR_IN, GLOBAL_SR_EN, GLOBAL_CTR_LD, GLOBAL_DAC_LD, PIXEL_SR_EN, INJECT;
wire GLOBAL_SR_CLK, PIXEL_SR_CLK;
assign SR_IN = SEQ_OUT[0];
assign GLOBAL_SR_EN = SEQ_OUT[1];
assign GLOBAL_CTR_LD = SEQ_OUT[2];
assign GLOBAL_DAC_LD = SEQ_OUT[3];
assign PIXEL_SR_EN = SEQ_OUT[4];
assign INJECT = SEQ_OUT[5];
OFDDRRSE GLOBAL_SR_GC (
.CE(GLOBAL_SR_EN),
.C0(~SPI_CLK),
.C1(SPI_CLK),
.D0(1'b1),
.D1(1'b0),
.R(1'b0),
.S(1'b0),
.Q(GLOBAL_SR_CLK)
);
OFDDRRSE PIXEL_SR_GC (
.CE(PIXEL_SR_EN),
.C0(~SPI_CLK),
.C1(SPI_CLK),
.D0(1'b1),
.D1(1'b0),
.R(1'b0),
.S(1'b0),
.Q(PIXEL_SR_CLK)
);
wire [31:0] FIFO_DATA_SPI_RX;
wire FIFO_EMPTY_SPI_RX;
wire FIFO_READ_SPI_RX;
wire PIXEL_SR_OUT;
assign PIXEL_SR_OUT = SR_IN;
fast_spi_rx #(
.BASEADDR(FAST_SR_AQ_BASEADDR),
.HIGHADDR(FAST_SR_AQ_HIGHADDR)
) i_pixel_sr_fast_rx (
.BUS_CLK(BUS_CLK),
.BUS_RST(BUS_RST),
.BUS_ADD(BUS_ADD),
.BUS_DATA(BUS_DATA),
.BUS_RD(BUS_RD),
.BUS_WR(BUS_WR),
.SCLK(~SPI_CLK),
.SDI(PIXEL_SR_OUT),
.SEN(PIXEL_SR_EN),
.FIFO_READ(FIFO_READ_SPI_RX),
.FIFO_EMPTY(FIFO_EMPTY_SPI_RX),
.FIFO_DATA(FIFO_DATA_SPI_RX)
);
wire TDC_FIFO_READ;
wire TDC_FIFO_EMPTY;
wire [31:0] TDC_FIFO_DATA;
assign TDC_FIFO_EMPTY = 1'b1;
//TODO: TDC
wire ARB_READY_OUT, ARB_WRITE_OUT;
wire [31:0] ARB_DATA_OUT;
rrp_arbiter #(
.WIDTH(2)
) i_rrp_arbiter (
.RST(BUS_RST),
.CLK(BUS_CLK),
.WRITE_REQ({~FIFO_EMPTY_SPI_RX, ~TDC_FIFO_EMPTY}),
.HOLD_REQ({2'b0}),
.DATA_IN({FIFO_DATA_SPI_RX, TDC_FIFO_DATA}),
.READ_GRANT({FIFO_READ_SPI_RX, TDC_FIFO_READ}),
.READY_OUT(ARB_READY_OUT),
.WRITE_OUT(ARB_WRITE_OUT),
.DATA_OUT(ARB_DATA_OUT)
);
wire FIFO_EMPTY, FIFO_FULL;
fifo_32_to_8 #(
.DEPTH(4*1024)
) i_data_fifo (
.RST(BUS_RST),
.CLK(BUS_CLK),
.WRITE(ARB_WRITE_OUT),
.READ(TCP_TX_WR),
.DATA_IN(ARB_DATA_OUT),
.FULL(FIFO_FULL),
.EMPTY(FIFO_EMPTY),
.DATA_OUT(TCP_TX_DATA)
);
assign ARB_READY_OUT = !FIFO_FULL;
assign TCP_TX_WR = !TCP_TX_FULL && !FIFO_EMPTY;
endmodule
|
// Author: Adam Nunez, [email protected]
// Copyright (C) 2015 Adam Nunez
//
// This program is free software; you can redistribute it and/or
// modify it under the terms of the GNU General Public License
// as published by the Free Software Foundation; either version 2
// of the License, or (at your option) any later version.
//
// This program is distributed in the hope that it will be useful,
// but WITHOUT ANY WARRANTY; without even the implied warranty of
// MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
// GNU General Public License for more details.
module KeyPadDecoder(
input [3:0] In,
output reg [3:0] Out
);
// This module accepts as input a four bit value that describes
// the row col vector and decodes into the value at that location
// for a 4 by 4 matrix keypad with layout ...
// 1 2 3 A
// 4 5 6 B
// 7 8 9 C
// * 0 # D
always @(In) begin
case (In)
4'b0000: Out = 4'h1;
4'b0001: Out = 4'h2;
4'b0010: Out = 4'h3;
4'b0011: Out = 4'hA;
4'b0100: Out = 4'h4;
4'b0101: Out = 4'h5;
4'b0110: Out = 4'h6;
4'b0111: Out = 4'hB;
4'b1000: Out = 4'h7;
4'b1001: Out = 4'h8;
4'b1010: Out = 4'h9;
4'b1011: Out = 4'hC;
4'b1100: Out = 4'hF;
4'b1101: Out = 4'h0;
4'b1110: Out = 4'hE;
4'b1111: Out = 4'hD;
default: Out = 4'h1;
endcase
end
endmodule |
// ***************************************************************************
// ***************************************************************************
// Copyright 2013(c) Analog Devices, Inc.
// Author: Lars-Peter Clausen <[email protected]>
//
// All rights reserved.
//
// Redistribution and use in source and binary forms, with or without modification,
// are permitted provided that the following conditions are met:
// - Redistributions of source code must retain the above copyright
// notice, this list of conditions and the following disclaimer.
// - Redistributions in binary form must reproduce the above copyright
// notice, this list of conditions and the following disclaimer in
// the documentation and/or other materials provided with the
// distribution.
// - Neither the name of Analog Devices, Inc. nor the names of its
// contributors may be used to endorse or promote products derived
// from this software without specific prior written permission.
// - The use of this software may or may not infringe the patent rights
// of one or more patent holders. This license does not release you
// from the requirement that you obtain separate licenses from these
// patent holders to use this software.
// - Use of the software either in source or binary form, must be run
// on or directly connected to an Analog Devices Inc. component.
//
// THIS SOFTWARE IS PROVIDED BY ANALOG DEVICES "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES,
// INCLUDING, BUT NOT LIMITED TO, NON-INFRINGEMENT, MERCHANTABILITY AND FITNESS FOR A
// PARTICULAR PURPOSE ARE DISCLAIMED.
//
// IN NO EVENT SHALL ANALOG DEVICES BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL,
// EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, INTELLECTUAL PROPERTY
// RIGHTS, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR
// BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT,
// STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF
// THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
// ***************************************************************************
// ***************************************************************************
module dmac_response_handler (
input clk,
input resetn,
input bvalid,
output bready,
input [1:0] bresp,
output reg [C_ID_WIDTH-1:0] id,
input [C_ID_WIDTH-1:0] request_id,
input sync_id,
input enable,
output reg enabled,
input eot,
output resp_valid,
input resp_ready,
output resp_eot,
output [1:0] resp_resp
);
parameter C_ID_WIDTH = 3;
`include "resp.h"
`include "inc_id.h"
assign resp_resp = bresp;
assign resp_eot = eot;
wire active = id != request_id && enabled;
assign bready = active && resp_ready;
assign resp_valid = active && bvalid;
// We have to wait for all responses before we can disable the response handler
always @(posedge clk) begin
if (resetn == 1'b0) begin
enabled <= 1'b0;
end else begin
if (enable)
enabled <= 1'b1;
else if (request_id == id)
enabled <= 1'b0;
end
end
always @(posedge clk) begin
if (resetn == 1'b0) begin
id <= 'h0;
end else begin
if ((bready && bvalid) ||
(sync_id && id != request_id))
id <= inc_id(id);
end
end
endmodule
|
// ----------------------------------------------------------------------
// Copyright (c) 2015, The Regents of the University of California All
// rights reserved.
//
// Redistribution and use in source and binary forms, with or without
// modification, are permitted provided that the following conditions are
// met:
//
// * Redistributions of source code must retain the above copyright
// notice, this list of conditions and the following disclaimer.
//
// * Redistributions in binary form must reproduce the above
// copyright notice, this list of conditions and the following
// disclaimer in the documentation and/or other materials provided
// with the distribution.
//
// * Neither the name of The Regents of the University of California
// nor the names of its contributors may be used to endorse or
// promote products derived from this software without specific
// prior written permission.
//
// THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
// "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
// LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR
// A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL REGENTS OF THE
// UNIVERSITY OF CALIFORNIA BE LIABLE FOR ANY DIRECT, INDIRECT,
// INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING,
// BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS
// OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND
// ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR
// TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE
// USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH
// DAMAGE.
// ----------------------------------------------------------------------
//----------------------------------------------------------------------------
// Filename: riffa_wrapper_vc709.v
// Version: 1.00.a
// Verilog Standard: Verilog-2001
// Description: RIFFA wrapper for the VC709 Development board.
// Author: Dustin Richmond (@darichmond)
//-----------------------------------------------------------------------------
`include "trellis.vh"
`include "riffa.vh"
`include "ultrascale.vh"
`timescale 1ps / 1ps
module riffa_wrapper_vc709
#(// Number of RIFFA Channels
parameter C_NUM_CHNL = 1,
// Bit-Width from Vivado IP Generator
parameter C_PCI_DATA_WIDTH = 128,
// 4-Byte Name for this FPGA
parameter C_MAX_PAYLOAD_BYTES = 256,
parameter C_LOG_NUM_TAGS = 5
)
(
//Interface: CQ Ultrascale (RXR)
input M_AXIS_CQ_TVALID,
input M_AXIS_CQ_TLAST,
input [C_PCI_DATA_WIDTH-1:0] M_AXIS_CQ_TDATA,
input [(C_PCI_DATA_WIDTH/32)-1:0] M_AXIS_CQ_TKEEP,
input [`SIG_CQ_TUSER_W-1:0] M_AXIS_CQ_TUSER,
output M_AXIS_CQ_TREADY,
//Interface: RC Ultrascale (RXC)
input M_AXIS_RC_TVALID,
input M_AXIS_RC_TLAST,
input [C_PCI_DATA_WIDTH-1:0] M_AXIS_RC_TDATA,
input [(C_PCI_DATA_WIDTH/32)-1:0] M_AXIS_RC_TKEEP,
input [`SIG_RC_TUSER_W-1:0] M_AXIS_RC_TUSER,
output M_AXIS_RC_TREADY,
//Interface: CC Ultrascale (TXC)
input S_AXIS_CC_TREADY,
output S_AXIS_CC_TVALID,
output S_AXIS_CC_TLAST,
output [C_PCI_DATA_WIDTH-1:0] S_AXIS_CC_TDATA,
output [(C_PCI_DATA_WIDTH/32)-1:0] S_AXIS_CC_TKEEP,
output [`SIG_CC_TUSER_W-1:0] S_AXIS_CC_TUSER,
//Interface: RQ Ultrascale (TXR)
input S_AXIS_RQ_TREADY,
output S_AXIS_RQ_TVALID,
output S_AXIS_RQ_TLAST,
output [C_PCI_DATA_WIDTH-1:0] S_AXIS_RQ_TDATA,
output [(C_PCI_DATA_WIDTH/32)-1:0] S_AXIS_RQ_TKEEP,
output [`SIG_RQ_TUSER_W-1:0] S_AXIS_RQ_TUSER,
input USER_CLK,
input USER_RESET,
output [3:0] CFG_INTERRUPT_INT,
output [1:0] CFG_INTERRUPT_PENDING,
input [1:0] CFG_INTERRUPT_MSI_ENABLE,
input CFG_INTERRUPT_MSI_MASK_UPDATE,
input [31:0] CFG_INTERRUPT_MSI_DATA,
output [3:0] CFG_INTERRUPT_MSI_SELECT,
output [31:0] CFG_INTERRUPT_MSI_INT,
output [63:0] CFG_INTERRUPT_MSI_PENDING_STATUS,
input CFG_INTERRUPT_MSI_SENT,
input CFG_INTERRUPT_MSI_FAIL,
output [2:0] CFG_INTERRUPT_MSI_ATTR,
output CFG_INTERRUPT_MSI_TPH_PRESENT,
output [1:0] CFG_INTERRUPT_MSI_TPH_TYPE,
output [8:0] CFG_INTERRUPT_MSI_TPH_ST_TAG,
output [2:0] CFG_INTERRUPT_MSI_FUNCTION_NUMBER,
input [7:0] CFG_FC_CPLH,
input [11:0] CFG_FC_CPLD,
output [2:0] CFG_FC_SEL,
input [3:0] CFG_NEGOTIATED_WIDTH, // CONFIG_LINK_WIDTH
input [2:0] CFG_CURRENT_SPEED, // CONFIG_LINK_RATE
input [2:0] CFG_MAX_PAYLOAD, // CONFIG_MAX_PAYLOAD
input [2:0] CFG_MAX_READ_REQ, // CONFIG_MAX_READ_REQUEST
input [7:0] CFG_FUNCTION_STATUS, // [2] = CONFIG_BUS_MASTER_ENABLE
input [1:0] CFG_RCB_STATUS,
output PCIE_CQ_NP_REQ,
// RIFFA Interface Signals
output RST_OUT,
input [C_NUM_CHNL-1:0] CHNL_RX_CLK, // Channel read clock
output [C_NUM_CHNL-1:0] CHNL_RX, // Channel read receive signal
input [C_NUM_CHNL-1:0] CHNL_RX_ACK, // Channel read received signal
output [C_NUM_CHNL-1:0] CHNL_RX_LAST, // Channel last read
output [(C_NUM_CHNL*`SIG_CHNL_LENGTH_W)-1:0] CHNL_RX_LEN, // Channel read length
output [(C_NUM_CHNL*`SIG_CHNL_OFFSET_W)-1:0] CHNL_RX_OFF, // Channel read offset
output [(C_NUM_CHNL*C_PCI_DATA_WIDTH)-1:0] CHNL_RX_DATA, // Channel read data
output [C_NUM_CHNL-1:0] CHNL_RX_DATA_VALID, // Channel read data valid
input [C_NUM_CHNL-1:0] CHNL_RX_DATA_REN, // Channel read data has been recieved
input [C_NUM_CHNL-1:0] CHNL_TX_CLK, // Channel write clock
input [C_NUM_CHNL-1:0] CHNL_TX, // Channel write receive signal
output [C_NUM_CHNL-1:0] CHNL_TX_ACK, // Channel write acknowledgement signal
input [C_NUM_CHNL-1:0] CHNL_TX_LAST, // Channel last write
input [(C_NUM_CHNL*`SIG_CHNL_LENGTH_W)-1:0] CHNL_TX_LEN, // Channel write length (in 32 bit words)
input [(C_NUM_CHNL*`SIG_CHNL_OFFSET_W)-1:0] CHNL_TX_OFF, // Channel write offset
input [(C_NUM_CHNL*C_PCI_DATA_WIDTH)-1:0] CHNL_TX_DATA, // Channel write data
input [C_NUM_CHNL-1:0] CHNL_TX_DATA_VALID, // Channel write data valid
output [C_NUM_CHNL-1:0] CHNL_TX_DATA_REN // Channel write data has been recieved
);
`include "functions.vh"
localparam C_FPGA_NAME = "REGT"; // This is not yet exposed in the driver
localparam C_MAX_READ_REQ_BYTES = C_MAX_PAYLOAD_BYTES * 2;
// ALTERA, XILINX or ULTRASCALE
localparam C_VENDOR = "ULTRASCALE";
localparam C_KEEP_WIDTH = C_PCI_DATA_WIDTH / 32;
localparam C_PIPELINE_OUTPUT = 1;
localparam C_PIPELINE_INPUT = 1;
wire clk;
wire rst_in;
// Interface: RXC Engine
wire [C_PCI_DATA_WIDTH-1:0] rxc_data;
wire rxc_data_valid;
wire rxc_data_start_flag;
wire [(C_PCI_DATA_WIDTH/32)-1:0] rxc_data_word_enable;
wire [clog2s(C_PCI_DATA_WIDTH/32)-1:0] rxc_data_start_offset;
wire [`SIG_FBE_W-1:0] rxc_meta_fdwbe;
wire rxc_data_end_flag;
wire [clog2s(C_PCI_DATA_WIDTH/32)-1:0] rxc_data_end_offset;
wire [`SIG_LBE_W-1:0] rxc_meta_ldwbe;
wire [`SIG_TAG_W-1:0] rxc_meta_tag;
wire [`SIG_LOWADDR_W-1:0] rxc_meta_addr;
wire [`SIG_TYPE_W-1:0] rxc_meta_type;
wire [`SIG_LEN_W-1:0] rxc_meta_length;
wire [`SIG_BYTECNT_W-1:0] rxc_meta_bytes_remaining;
wire [`SIG_CPLID_W-1:0] rxc_meta_completer_id;
wire rxc_meta_ep;
// Interface: RXR Engine
wire [C_PCI_DATA_WIDTH-1:0] rxr_data;
wire rxr_data_valid;
wire [(C_PCI_DATA_WIDTH/32)-1:0] rxr_data_word_enable;
wire rxr_data_start_flag;
wire [clog2s(C_PCI_DATA_WIDTH/32)-1:0] rxr_data_start_offset;
wire [`SIG_FBE_W-1:0] rxr_meta_fdwbe;
wire rxr_data_end_flag;
wire [clog2s(C_PCI_DATA_WIDTH/32)-1:0] rxr_data_end_offset;
wire [`SIG_LBE_W-1:0] rxr_meta_ldwbe;
wire [`SIG_TC_W-1:0] rxr_meta_tc;
wire [`SIG_ATTR_W-1:0] rxr_meta_attr;
wire [`SIG_TAG_W-1:0] rxr_meta_tag;
wire [`SIG_TYPE_W-1:0] rxr_meta_type;
wire [`SIG_ADDR_W-1:0] rxr_meta_addr;
wire [`SIG_BARDECODE_W-1:0] rxr_meta_bar_decoded;
wire [`SIG_REQID_W-1:0] rxr_meta_requester_id;
wire [`SIG_LEN_W-1:0] rxr_meta_length;
wire rxr_meta_ep;
// interface: TXC Engine
wire txc_data_valid;
wire [C_PCI_DATA_WIDTH-1:0] txc_data;
wire txc_data_start_flag;
wire [clog2s(C_PCI_DATA_WIDTH/32)-1:0] txc_data_start_offset;
wire txc_data_end_flag;
wire [clog2s(C_PCI_DATA_WIDTH/32)-1:0] txc_data_end_offset;
wire txc_data_ready;
wire txc_meta_valid;
wire [`SIG_FBE_W-1:0] txc_meta_fdwbe;
wire [`SIG_LBE_W-1:0] txc_meta_ldwbe;
wire [`SIG_LOWADDR_W-1:0] txc_meta_addr;
wire [`SIG_TYPE_W-1:0] txc_meta_type;
wire [`SIG_LEN_W-1:0] txc_meta_length;
wire [`SIG_BYTECNT_W-1:0] txc_meta_byte_count;
wire [`SIG_TAG_W-1:0] txc_meta_tag;
wire [`SIG_REQID_W-1:0] txc_meta_requester_id;
wire [`SIG_TC_W-1:0] txc_meta_tc;
wire [`SIG_ATTR_W-1:0] txc_meta_attr;
wire txc_meta_ep;
wire txc_meta_ready;
wire txc_sent;
// Interface: TXR Engine
wire txr_data_valid;
wire [C_PCI_DATA_WIDTH-1:0] txr_data;
wire txr_data_start_flag;
wire [clog2s(C_PCI_DATA_WIDTH/32)-1:0] txr_data_start_offset;
wire txr_data_end_flag;
wire [clog2s(C_PCI_DATA_WIDTH/32)-1:0] txr_data_end_offset;
wire txr_data_ready;
wire txr_meta_valid;
wire [`SIG_FBE_W-1:0] txr_meta_fdwbe;
wire [`SIG_LBE_W-1:0] txr_meta_ldwbe;
wire [`SIG_ADDR_W-1:0] txr_meta_addr;
wire [`SIG_LEN_W-1:0] txr_meta_length;
wire [`SIG_TAG_W-1:0] txr_meta_tag;
wire [`SIG_TC_W-1:0] txr_meta_tc;
wire [`SIG_ATTR_W-1:0] txr_meta_attr;
wire [`SIG_TYPE_W-1:0] txr_meta_type;
wire txr_meta_ep;
wire txr_meta_ready;
wire txr_sent;
// Unconnected Wires (Used in classic interface)
wire wRxTlpReady_nc;
wire [C_PCI_DATA_WIDTH-1:0] wRxTlp_nc = 0;
wire wRxTlpEndFlag_nc = 0;
wire [`SIG_OFFSET_W-1:0] wRxTlpEndOffset_nc = 0;
wire wRxTlpStartFlag_nc = 0;
wire [`SIG_OFFSET_W-1:0] wRxTlpStartOffset_nc = 0;
wire wRxTlpValid_nc = 0;
wire [`SIG_BARDECODE_W-1:0] wRxTlpBarDecode_nc = 0;
wire wTxTlpReady_nc = 0;
wire [C_PCI_DATA_WIDTH-1:0] wTxTlp_nc;
wire wTxTlpEndFlag_nc;
wire [`SIG_OFFSET_W-1:0] wTxTlpEndOffset_nc;
wire wTxTlpStartFlag_nc;
wire [`SIG_OFFSET_W-1:0] wTxTlpStartOffset_nc;
wire wTxTlpValid_nc;
//--------------------------------------------------------------------------
// Interface: Configuration
wire config_bus_master_enable;
wire [`SIG_CPLID_W-1:0] config_completer_id;
wire config_cpl_boundary_sel;
wire config_interrupt_msienable;
wire [`SIG_LINKRATE_W-1:0] config_link_rate;
wire [`SIG_LINKWIDTH_W-1:0] config_link_width;
wire [`SIG_MAXPAYLOAD_W-1:0] config_max_payload_size;
wire [`SIG_MAXREAD_W-1:0] config_max_read_request_size;
wire [`SIG_FC_CPLD_W-1:0] config_max_cpl_data;
wire [`SIG_FC_CPLH_W-1:0] config_max_cpl_hdr;
wire intr_msi_request;
wire intr_msi_rdy;
genvar chnl;
assign clk = USER_CLK;
assign rst_in = USER_RESET;
assign config_completer_id = 0; // Not used in ULTRASCALE implementation
assign config_bus_master_enable = CFG_FUNCTION_STATUS[2];
assign config_link_width = {2'b00,CFG_NEGOTIATED_WIDTH}; // CONFIG_LINK_WIDTH
assign config_link_rate = CFG_CURRENT_SPEED[2]? 2'b11 : CFG_CURRENT_SPEED[2] ? 2'b10 : 2'b01;
assign config_max_payload_size = CFG_MAX_PAYLOAD; // CONFIG_MAX_PAYLOAD
assign config_max_read_request_size = CFG_MAX_READ_REQ; // CONFIG_MAX_READ_REQUEST
assign config_cpl_boundary_sel = CFG_RCB_STATUS[0];
assign config_interrupt_msienable = CFG_INTERRUPT_MSI_ENABLE[0];
assign config_max_cpl_data = CFG_FC_CPLD;
assign config_max_cpl_hdr = CFG_FC_CPLH;
assign CFG_FC_SEL = 3'b001; // Always display credit maximum for the signals below
assign CFG_INTERRUPT_MSI_INT = {31'b0,intr_msi_request};
assign CFG_INTERRUPT_MSI_SELECT = 0;
assign CFG_INTERRUPT_INT = 0;
assign CFG_INTERRUPT_PENDING = 0;
assign CFG_INTERRUPT_MSI_SELECT = 0;
assign CFG_INTERRUPT_MSI_PENDING_STATUS = {63'b0,intr_msi_request};
assign CFG_INTERRUPT_MSI_ATTR = 0;
assign CFG_INTERRUPT_MSI_TPH_PRESENT = 0;
assign CFG_INTERRUPT_MSI_TPH_ST_TAG = 0;
assign CFG_INTERRUPT_MSI_TPH_TYPE = 0;
assign CFG_INTERRUPT_MSI_FUNCTION_NUMBER = 0;
assign intr_msi_rdy = CFG_INTERRUPT_MSI_SENT & ~CFG_INTERRUPT_MSI_FAIL;
assign PCIE_CQ_NP_REQ = 1;
engine_layer
#(// Parameters
.C_PCI_DATA_WIDTH (C_PCI_DATA_WIDTH),
.C_LOG_NUM_TAGS (C_LOG_NUM_TAGS),
.C_PIPELINE_INPUT (C_PIPELINE_INPUT),
.C_PIPELINE_OUTPUT (C_PIPELINE_OUTPUT),
.C_MAX_PAYLOAD_DWORDS (C_MAX_PAYLOAD_BYTES/4),
.C_VENDOR (C_VENDOR))
engine_layer_inst
(// Outputs
.RXC_DATA (rxc_data[C_PCI_DATA_WIDTH-1:0]),
.RXC_DATA_WORD_ENABLE (rxc_data_word_enable[(C_PCI_DATA_WIDTH/32)-1:0]),
.RXC_DATA_VALID (rxc_data_valid),
.RXC_DATA_START_FLAG (rxc_data_start_flag),
.RXC_DATA_START_OFFSET (rxc_data_start_offset[clog2s(C_PCI_DATA_WIDTH/32)-1:0]),
.RXC_META_FDWBE (rxc_meta_fdwbe[`SIG_FBE_W-1:0]),
.RXC_DATA_END_FLAG (rxc_data_end_flag),
.RXC_DATA_END_OFFSET (rxc_data_end_offset[clog2s(C_PCI_DATA_WIDTH/32)-1:0]),
.RXC_META_LDWBE (rxc_meta_ldwbe[`SIG_LBE_W-1:0]),
.RXC_META_TAG (rxc_meta_tag[`SIG_TAG_W-1:0]),
.RXC_META_ADDR (rxc_meta_addr[`SIG_LOWADDR_W-1:0]),
.RXC_META_TYPE (rxc_meta_type[`SIG_TYPE_W-1:0]),
.RXC_META_LENGTH (rxc_meta_length[`SIG_LEN_W-1:0]),
.RXC_META_BYTES_REMAINING (rxc_meta_bytes_remaining[`SIG_BYTECNT_W-1:0]),
.RXC_META_COMPLETER_ID (rxc_meta_completer_id[`SIG_CPLID_W-1:0]),
.RXC_META_EP (rxc_meta_ep),
.RXR_DATA (rxr_data[C_PCI_DATA_WIDTH-1:0]),
.RXR_DATA_WORD_ENABLE (rxr_data_word_enable[(C_PCI_DATA_WIDTH/32)-1:0]),
.RXR_DATA_VALID (rxr_data_valid),
.RXR_DATA_START_FLAG (rxr_data_start_flag),
.RXR_DATA_START_OFFSET (rxr_data_start_offset[clog2s(C_PCI_DATA_WIDTH/32)-1:0]),
.RXR_DATA_END_FLAG (rxr_data_end_flag),
.RXR_DATA_END_OFFSET (rxr_data_end_offset[clog2s(C_PCI_DATA_WIDTH/32)-1:0]),
.RXR_META_FDWBE (rxr_meta_fdwbe[`SIG_FBE_W-1:0]),
.RXR_META_LDWBE (rxr_meta_ldwbe[`SIG_LBE_W-1:0]),
.RXR_META_TC (rxr_meta_tc[`SIG_TC_W-1:0]),
.RXR_META_ATTR (rxr_meta_attr[`SIG_ATTR_W-1:0]),
.RXR_META_TAG (rxr_meta_tag[`SIG_TAG_W-1:0]),
.RXR_META_TYPE (rxr_meta_type[`SIG_TYPE_W-1:0]),
.RXR_META_ADDR (rxr_meta_addr[`SIG_ADDR_W-1:0]),
.RXR_META_BAR_DECODED (rxr_meta_bar_decoded[`SIG_BARDECODE_W-1:0]),
.RXR_META_REQUESTER_ID (rxr_meta_requester_id[`SIG_REQID_W-1:0]),
.RXR_META_LENGTH (rxr_meta_length[`SIG_LEN_W-1:0]),
.RXR_META_EP (rxr_meta_ep),
.TXC_DATA_READY (txc_data_ready),
.TXC_META_READY (txc_meta_ready),
.TXC_SENT (txc_sent),
.TXR_DATA_READY (txr_data_ready),
.TXR_META_READY (txr_meta_ready),
.TXR_SENT (txr_sent),
// Unconnected Outputs
.TX_TLP (wTxTlp_nc),
.TX_TLP_VALID (wTxTlpValid_nc),
.TX_TLP_START_FLAG (wTxTlpStartFlag_nc),
.TX_TLP_START_OFFSET (wTxTlpStartOffset_nc),
.TX_TLP_END_FLAG (wTxTlpEndFlag_nc),
.TX_TLP_END_OFFSET (wTxTlpEndOffset_nc),
.RX_TLP_READY (wRxTlpReady_nc),
// Inputs
.CLK (clk),
.RST_IN (rst_in),
.CONFIG_COMPLETER_ID (config_completer_id[`SIG_CPLID_W-1:0]),
.TXC_DATA_VALID (txc_data_valid),
.TXC_DATA (txc_data[C_PCI_DATA_WIDTH-1:0]),
.TXC_DATA_START_FLAG (txc_data_start_flag),
.TXC_DATA_START_OFFSET (txc_data_start_offset[clog2s(C_PCI_DATA_WIDTH/32)-1:0]),
.TXC_DATA_END_FLAG (txc_data_end_flag),
.TXC_DATA_END_OFFSET (txc_data_end_offset[clog2s(C_PCI_DATA_WIDTH/32)-1:0]),
.TXC_META_VALID (txc_meta_valid),
.TXC_META_FDWBE (txc_meta_fdwbe[`SIG_FBE_W-1:0]),
.TXC_META_LDWBE (txc_meta_ldwbe[`SIG_LBE_W-1:0]),
.TXC_META_ADDR (txc_meta_addr[`SIG_LOWADDR_W-1:0]),
.TXC_META_TYPE (txc_meta_type[`SIG_TYPE_W-1:0]),
.TXC_META_LENGTH (txc_meta_length[`SIG_LEN_W-1:0]),
.TXC_META_BYTE_COUNT (txc_meta_byte_count[`SIG_BYTECNT_W-1:0]),
.TXC_META_TAG (txc_meta_tag[`SIG_TAG_W-1:0]),
.TXC_META_REQUESTER_ID (txc_meta_requester_id[`SIG_REQID_W-1:0]),
.TXC_META_TC (txc_meta_tc[`SIG_TC_W-1:0]),
.TXC_META_ATTR (txc_meta_attr[`SIG_ATTR_W-1:0]),
.TXC_META_EP (txc_meta_ep),
.TXR_DATA_VALID (txr_data_valid),
.TXR_DATA (txr_data[C_PCI_DATA_WIDTH-1:0]),
.TXR_DATA_START_FLAG (txr_data_start_flag),
.TXR_DATA_START_OFFSET (txr_data_start_offset[clog2s(C_PCI_DATA_WIDTH/32)-1:0]),
.TXR_DATA_END_FLAG (txr_data_end_flag),
.TXR_DATA_END_OFFSET (txr_data_end_offset[clog2s(C_PCI_DATA_WIDTH/32)-1:0]),
.TXR_META_VALID (txr_meta_valid),
.TXR_META_FDWBE (txr_meta_fdwbe[`SIG_FBE_W-1:0]),
.TXR_META_LDWBE (txr_meta_ldwbe[`SIG_LBE_W-1:0]),
.TXR_META_ADDR (txr_meta_addr[`SIG_ADDR_W-1:0]),
.TXR_META_LENGTH (txr_meta_length[`SIG_LEN_W-1:0]),
.TXR_META_TAG (txr_meta_tag[`SIG_TAG_W-1:0]),
.TXR_META_TC (txr_meta_tc[`SIG_TC_W-1:0]),
.TXR_META_ATTR (txr_meta_attr[`SIG_ATTR_W-1:0]),
.TXR_META_TYPE (txr_meta_type[`SIG_TYPE_W-1:0]),
.TXR_META_EP (txr_meta_ep),
// Unconnected Inputs
.RX_TLP (wRxTlp_nc),
.RX_TLP_VALID (wRxTlpValid_nc),
.RX_TLP_START_FLAG (wRxTlpStartFlag_nc),
.RX_TLP_START_OFFSET (wRxTlpStartOffset_nc),
.RX_TLP_END_FLAG (wRxTlpEndFlag_nc),
.RX_TLP_END_OFFSET (wRxTlpEndOffset_nc),
.RX_TLP_BAR_DECODE (wRxTlpBarDecode_nc),
.TX_TLP_READY (wTxTlpReady_nc),
/*AUTOINST*/
// Outputs
.M_AXIS_CQ_TREADY (M_AXIS_CQ_TREADY),
.M_AXIS_RC_TREADY (M_AXIS_RC_TREADY),
.S_AXIS_CC_TVALID (S_AXIS_CC_TVALID),
.S_AXIS_CC_TLAST (S_AXIS_CC_TLAST),
.S_AXIS_CC_TDATA (S_AXIS_CC_TDATA[C_PCI_DATA_WIDTH-1:0]),
.S_AXIS_CC_TKEEP (S_AXIS_CC_TKEEP[(C_PCI_DATA_WIDTH/32)-1:0]),
.S_AXIS_CC_TUSER (S_AXIS_CC_TUSER[`SIG_CC_TUSER_W-1:0]),
.S_AXIS_RQ_TVALID (S_AXIS_RQ_TVALID),
.S_AXIS_RQ_TLAST (S_AXIS_RQ_TLAST),
.S_AXIS_RQ_TDATA (S_AXIS_RQ_TDATA[C_PCI_DATA_WIDTH-1:0]),
.S_AXIS_RQ_TKEEP (S_AXIS_RQ_TKEEP[(C_PCI_DATA_WIDTH/32)-1:0]),
.S_AXIS_RQ_TUSER (S_AXIS_RQ_TUSER[`SIG_RQ_TUSER_W-1:0]),
// Inputs
.M_AXIS_CQ_TVALID (M_AXIS_CQ_TVALID),
.M_AXIS_CQ_TLAST (M_AXIS_CQ_TLAST),
.M_AXIS_CQ_TDATA (M_AXIS_CQ_TDATA[C_PCI_DATA_WIDTH-1:0]),
.M_AXIS_CQ_TKEEP (M_AXIS_CQ_TKEEP[(C_PCI_DATA_WIDTH/32)-1:0]),
.M_AXIS_CQ_TUSER (M_AXIS_CQ_TUSER[`SIG_CQ_TUSER_W-1:0]),
.M_AXIS_RC_TVALID (M_AXIS_RC_TVALID),
.M_AXIS_RC_TLAST (M_AXIS_RC_TLAST),
.M_AXIS_RC_TDATA (M_AXIS_RC_TDATA[C_PCI_DATA_WIDTH-1:0]),
.M_AXIS_RC_TKEEP (M_AXIS_RC_TKEEP[(C_PCI_DATA_WIDTH/32)-1:0]),
.M_AXIS_RC_TUSER (M_AXIS_RC_TUSER[`SIG_RC_TUSER_W-1:0]),
.S_AXIS_CC_TREADY (S_AXIS_CC_TREADY),
.S_AXIS_RQ_TREADY (S_AXIS_RQ_TREADY));
riffa
#(.C_TAG_WIDTH (C_LOG_NUM_TAGS),/* TODO: Standardize declaration*/
/*AUTOINSTPARAM*/
// Parameters
.C_PCI_DATA_WIDTH (C_PCI_DATA_WIDTH),
.C_NUM_CHNL (C_NUM_CHNL),
.C_MAX_READ_REQ_BYTES (C_MAX_READ_REQ_BYTES),
.C_VENDOR (C_VENDOR),
.C_FPGA_NAME (C_FPGA_NAME))
riffa_inst
(// Outputs
.TXC_DATA (txc_data[C_PCI_DATA_WIDTH-1:0]),
.TXC_DATA_VALID (txc_data_valid),
.TXC_DATA_START_FLAG (txc_data_start_flag),
.TXC_DATA_START_OFFSET (txc_data_start_offset[clog2s(C_PCI_DATA_WIDTH/32)-1:0]),
.TXC_DATA_END_FLAG (txc_data_end_flag),
.TXC_DATA_END_OFFSET (txc_data_end_offset[clog2s(C_PCI_DATA_WIDTH/32)-1:0]),
.TXC_META_VALID (txc_meta_valid),
.TXC_META_FDWBE (txc_meta_fdwbe[`SIG_FBE_W-1:0]),
.TXC_META_LDWBE (txc_meta_ldwbe[`SIG_LBE_W-1:0]),
.TXC_META_ADDR (txc_meta_addr[`SIG_LOWADDR_W-1:0]),
.TXC_META_TYPE (txc_meta_type[`SIG_TYPE_W-1:0]),
.TXC_META_LENGTH (txc_meta_length[`SIG_LEN_W-1:0]),
.TXC_META_BYTE_COUNT (txc_meta_byte_count[`SIG_BYTECNT_W-1:0]),
.TXC_META_TAG (txc_meta_tag[`SIG_TAG_W-1:0]),
.TXC_META_REQUESTER_ID (txc_meta_requester_id[`SIG_REQID_W-1:0]),
.TXC_META_TC (txc_meta_tc[`SIG_TC_W-1:0]),
.TXC_META_ATTR (txc_meta_attr[`SIG_ATTR_W-1:0]),
.TXC_META_EP (txc_meta_ep),
.TXR_DATA_VALID (txr_data_valid),
.TXR_DATA (txr_data[C_PCI_DATA_WIDTH-1:0]),
.TXR_DATA_START_FLAG (txr_data_start_flag),
.TXR_DATA_START_OFFSET (txr_data_start_offset[clog2s(C_PCI_DATA_WIDTH/32)-1:0]),
.TXR_DATA_END_FLAG (txr_data_end_flag),
.TXR_DATA_END_OFFSET (txr_data_end_offset[clog2s(C_PCI_DATA_WIDTH/32)-1:0]),
.TXR_META_VALID (txr_meta_valid),
.TXR_META_FDWBE (txr_meta_fdwbe[`SIG_FBE_W-1:0]),
.TXR_META_LDWBE (txr_meta_ldwbe[`SIG_LBE_W-1:0]),
.TXR_META_ADDR (txr_meta_addr[`SIG_ADDR_W-1:0]),
.TXR_META_LENGTH (txr_meta_length[`SIG_LEN_W-1:0]),
.TXR_META_TAG (txr_meta_tag[`SIG_TAG_W-1:0]),
.TXR_META_TC (txr_meta_tc[`SIG_TC_W-1:0]),
.TXR_META_ATTR (txr_meta_attr[`SIG_ATTR_W-1:0]),
.TXR_META_TYPE (txr_meta_type[`SIG_TYPE_W-1:0]),
.TXR_META_EP (txr_meta_ep),
.INTR_MSI_REQUEST (intr_msi_request),
// Inputs
.CLK (clk),
.RST_IN (rst_in),
.RXR_DATA (rxr_data[C_PCI_DATA_WIDTH-1:0]),
.RXR_DATA_VALID (rxr_data_valid),
.RXR_DATA_START_FLAG (rxr_data_start_flag),
.RXR_DATA_START_OFFSET (rxr_data_start_offset[clog2s(C_PCI_DATA_WIDTH/32)-1:0]),
.RXR_DATA_WORD_ENABLE (rxr_data_word_enable[(C_PCI_DATA_WIDTH/32)-1:0]),
.RXR_DATA_END_FLAG (rxr_data_end_flag),
.RXR_DATA_END_OFFSET (rxr_data_end_offset[clog2s(C_PCI_DATA_WIDTH/32)-1:0]),
.RXR_META_FDWBE (rxr_meta_fdwbe[`SIG_FBE_W-1:0]),
.RXR_META_LDWBE (rxr_meta_ldwbe[`SIG_LBE_W-1:0]),
.RXR_META_TC (rxr_meta_tc[`SIG_TC_W-1:0]),
.RXR_META_ATTR (rxr_meta_attr[`SIG_ATTR_W-1:0]),
.RXR_META_TAG (rxr_meta_tag[`SIG_TAG_W-1:0]),
.RXR_META_TYPE (rxr_meta_type[`SIG_TYPE_W-1:0]),
.RXR_META_ADDR (rxr_meta_addr[`SIG_ADDR_W-1:0]),
.RXR_META_BAR_DECODED (rxr_meta_bar_decoded[`SIG_BARDECODE_W-1:0]),
.RXR_META_REQUESTER_ID (rxr_meta_requester_id[`SIG_REQID_W-1:0]),
.RXR_META_LENGTH (rxr_meta_length[`SIG_LEN_W-1:0]),
.RXR_META_EP (rxr_meta_ep),
.RXC_DATA_VALID (rxc_data_valid),
.RXC_DATA (rxc_data[C_PCI_DATA_WIDTH-1:0]),
.RXC_DATA_START_FLAG (rxc_data_start_flag),
.RXC_DATA_START_OFFSET (rxc_data_start_offset[clog2s(C_PCI_DATA_WIDTH/32)-1:0]),
.RXC_DATA_WORD_ENABLE (rxc_data_word_enable[(C_PCI_DATA_WIDTH/32)-1:0]),
.RXC_DATA_END_FLAG (rxc_data_end_flag),
.RXC_DATA_END_OFFSET (rxc_data_end_offset[clog2s(C_PCI_DATA_WIDTH/32)-1:0]),
.RXC_META_FDWBE (rxc_meta_fdwbe[`SIG_FBE_W-1:0]),
.RXC_META_LDWBE (rxc_meta_ldwbe[`SIG_LBE_W-1:0]),
.RXC_META_TAG (rxc_meta_tag[`SIG_TAG_W-1:0]),
.RXC_META_ADDR (rxc_meta_addr[`SIG_LOWADDR_W-1:0]),
.RXC_META_TYPE (rxc_meta_type[`SIG_TYPE_W-1:0]),
.RXC_META_LENGTH (rxc_meta_length[`SIG_LEN_W-1:0]),
.RXC_META_BYTES_REMAINING (rxc_meta_bytes_remaining[`SIG_BYTECNT_W-1:0]),
.RXC_META_COMPLETER_ID (rxc_meta_completer_id[`SIG_CPLID_W-1:0]),
.RXC_META_EP (rxc_meta_ep),
.TXC_DATA_READY (txc_data_ready),
.TXC_META_READY (txc_meta_ready),
.TXC_SENT (txc_sent),
.TXR_DATA_READY (txr_data_ready),
.TXR_META_READY (txr_meta_ready),
.TXR_SENT (txr_sent),
.CONFIG_COMPLETER_ID (config_completer_id[`SIG_CPLID_W-1:0]),
.CONFIG_BUS_MASTER_ENABLE (config_bus_master_enable),
.CONFIG_LINK_WIDTH (config_link_width[`SIG_LINKWIDTH_W-1:0]),
.CONFIG_LINK_RATE (config_link_rate[`SIG_LINKRATE_W-1:0]),
.CONFIG_MAX_READ_REQUEST_SIZE (config_max_read_request_size[`SIG_MAXREAD_W-1:0]),
.CONFIG_MAX_PAYLOAD_SIZE (config_max_payload_size[`SIG_MAXPAYLOAD_W-1:0]),
.CONFIG_INTERRUPT_MSIENABLE (config_interrupt_msienable),
.CONFIG_CPL_BOUNDARY_SEL (config_cpl_boundary_sel),
.CONFIG_MAX_CPL_DATA (config_max_cpl_data[`SIG_FC_CPLD_W-1:0]),
.CONFIG_MAX_CPL_HDR (config_max_cpl_hdr[`SIG_FC_CPLH_W-1:0]),
.INTR_MSI_RDY (intr_msi_rdy),
/*AUTOINST*/
// Outputs
.RST_OUT (RST_OUT),
.CHNL_RX (CHNL_RX[C_NUM_CHNL-1:0]),
.CHNL_RX_LAST (CHNL_RX_LAST[C_NUM_CHNL-1:0]),
.CHNL_RX_LEN (CHNL_RX_LEN[(C_NUM_CHNL*32)-1:0]),
.CHNL_RX_OFF (CHNL_RX_OFF[(C_NUM_CHNL*31)-1:0]),
.CHNL_RX_DATA (CHNL_RX_DATA[(C_NUM_CHNL*C_PCI_DATA_WIDTH)-1:0]),
.CHNL_RX_DATA_VALID (CHNL_RX_DATA_VALID[C_NUM_CHNL-1:0]),
.CHNL_TX_ACK (CHNL_TX_ACK[C_NUM_CHNL-1:0]),
.CHNL_TX_DATA_REN (CHNL_TX_DATA_REN[C_NUM_CHNL-1:0]),
// Inputs
.CHNL_RX_CLK (CHNL_RX_CLK[C_NUM_CHNL-1:0]),
.CHNL_RX_ACK (CHNL_RX_ACK[C_NUM_CHNL-1:0]),
.CHNL_RX_DATA_REN (CHNL_RX_DATA_REN[C_NUM_CHNL-1:0]),
.CHNL_TX_CLK (CHNL_TX_CLK[C_NUM_CHNL-1:0]),
.CHNL_TX (CHNL_TX[C_NUM_CHNL-1:0]),
.CHNL_TX_LAST (CHNL_TX_LAST[C_NUM_CHNL-1:0]),
.CHNL_TX_LEN (CHNL_TX_LEN[(C_NUM_CHNL*32)-1:0]),
.CHNL_TX_OFF (CHNL_TX_OFF[(C_NUM_CHNL*31)-1:0]),
.CHNL_TX_DATA (CHNL_TX_DATA[(C_NUM_CHNL*C_PCI_DATA_WIDTH)-1:0]),
.CHNL_TX_DATA_VALID (CHNL_TX_DATA_VALID[C_NUM_CHNL-1:0]));
endmodule
// Local Variables:
// verilog-library-directories:("../../engine/" "../../riffa/")
// End:
|
/*
* Copyright 2020 The SkyWater PDK Authors
*
* Licensed under the Apache License, Version 2.0 (the "License");
* you may not use this file except in compliance with the License.
* You may obtain a copy of the License at
*
* https://www.apache.org/licenses/LICENSE-2.0
*
* Unless required by applicable law or agreed to in writing, software
* distributed under the License is distributed on an "AS IS" BASIS,
* WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
* See the License for the specific language governing permissions and
* limitations under the License.
*
* SPDX-License-Identifier: Apache-2.0
*/
`ifndef SKY130_FD_SC_MS__OR2B_BEHAVIORAL_PP_V
`define SKY130_FD_SC_MS__OR2B_BEHAVIORAL_PP_V
/**
* or2b: 2-input OR, first input inverted.
*
* Verilog simulation functional model.
*/
`timescale 1ns / 1ps
`default_nettype none
// Import user defined primitives.
`include "../../models/udp_pwrgood_pp_pg/sky130_fd_sc_ms__udp_pwrgood_pp_pg.v"
`celldefine
module sky130_fd_sc_ms__or2b (
X ,
A ,
B_N ,
VPWR,
VGND,
VPB ,
VNB
);
// Module ports
output X ;
input A ;
input B_N ;
input VPWR;
input VGND;
input VPB ;
input VNB ;
// Local signals
wire not0_out ;
wire or0_out_X ;
wire pwrgood_pp0_out_X;
// Name Output Other arguments
not not0 (not0_out , B_N );
or or0 (or0_out_X , not0_out, A );
sky130_fd_sc_ms__udp_pwrgood_pp$PG pwrgood_pp0 (pwrgood_pp0_out_X, or0_out_X, VPWR, VGND);
buf buf0 (X , pwrgood_pp0_out_X );
endmodule
`endcelldefine
`default_nettype wire
`endif // SKY130_FD_SC_MS__OR2B_BEHAVIORAL_PP_V |
// Copyright 1986-2017 Xilinx, Inc. All Rights Reserved.
// --------------------------------------------------------------------------------
// Tool Version: Vivado v.2017.3 (lin64) Build 2018833 Wed Oct 4 19:58:07 MDT 2017
// Date : Tue Oct 17 19:49:28 2017
// Host : TacitMonolith running 64-bit Ubuntu 16.04.3 LTS
// Command : write_verilog -force -mode funcsim
// /home/mark/Documents/Repos/FPGA_Sandbox/RecComp/Lab3/adventures_with_ip/adventures_with_ip.srcs/sources_1/bd/ip_design/ip/ip_design_led_controller_0_0/ip_design_led_controller_0_0_sim_netlist.v
// Design : ip_design_led_controller_0_0
// Purpose : This verilog netlist is a functional simulation representation of the design and should not be modified
// or synthesized. This netlist cannot be used for SDF annotated simulation.
// Device : xc7z020clg484-1
// --------------------------------------------------------------------------------
`timescale 1 ps / 1 ps
(* CHECK_LICENSE_TYPE = "ip_design_led_controller_0_0,led_controller_v1_0,{}" *) (* DowngradeIPIdentifiedWarnings = "yes" *) (* X_CORE_INFO = "led_controller_v1_0,Vivado 2017.3" *)
(* NotValidForBitStream *)
module ip_design_led_controller_0_0
(LEDs_out,
s00_axi_awaddr,
s00_axi_awprot,
s00_axi_awvalid,
s00_axi_awready,
s00_axi_wdata,
s00_axi_wstrb,
s00_axi_wvalid,
s00_axi_wready,
s00_axi_bresp,
s00_axi_bvalid,
s00_axi_bready,
s00_axi_araddr,
s00_axi_arprot,
s00_axi_arvalid,
s00_axi_arready,
s00_axi_rdata,
s00_axi_rresp,
s00_axi_rvalid,
s00_axi_rready,
s00_axi_aclk,
s00_axi_aresetn);
output [7:0]LEDs_out;
(* X_INTERFACE_INFO = "xilinx.com:interface:aximm:1.0 S00_AXI AWADDR" *) input [3:0]s00_axi_awaddr;
(* X_INTERFACE_INFO = "xilinx.com:interface:aximm:1.0 S00_AXI AWPROT" *) input [2:0]s00_axi_awprot;
(* X_INTERFACE_INFO = "xilinx.com:interface:aximm:1.0 S00_AXI AWVALID" *) input s00_axi_awvalid;
(* X_INTERFACE_INFO = "xilinx.com:interface:aximm:1.0 S00_AXI AWREADY" *) output s00_axi_awready;
(* X_INTERFACE_INFO = "xilinx.com:interface:aximm:1.0 S00_AXI WDATA" *) input [31:0]s00_axi_wdata;
(* X_INTERFACE_INFO = "xilinx.com:interface:aximm:1.0 S00_AXI WSTRB" *) input [3:0]s00_axi_wstrb;
(* X_INTERFACE_INFO = "xilinx.com:interface:aximm:1.0 S00_AXI WVALID" *) input s00_axi_wvalid;
(* X_INTERFACE_INFO = "xilinx.com:interface:aximm:1.0 S00_AXI WREADY" *) output s00_axi_wready;
(* X_INTERFACE_INFO = "xilinx.com:interface:aximm:1.0 S00_AXI BRESP" *) output [1:0]s00_axi_bresp;
(* X_INTERFACE_INFO = "xilinx.com:interface:aximm:1.0 S00_AXI BVALID" *) output s00_axi_bvalid;
(* X_INTERFACE_INFO = "xilinx.com:interface:aximm:1.0 S00_AXI BREADY" *) input s00_axi_bready;
(* X_INTERFACE_INFO = "xilinx.com:interface:aximm:1.0 S00_AXI ARADDR" *) input [3:0]s00_axi_araddr;
(* X_INTERFACE_INFO = "xilinx.com:interface:aximm:1.0 S00_AXI ARPROT" *) input [2:0]s00_axi_arprot;
(* X_INTERFACE_INFO = "xilinx.com:interface:aximm:1.0 S00_AXI ARVALID" *) input s00_axi_arvalid;
(* X_INTERFACE_INFO = "xilinx.com:interface:aximm:1.0 S00_AXI ARREADY" *) output s00_axi_arready;
(* X_INTERFACE_INFO = "xilinx.com:interface:aximm:1.0 S00_AXI RDATA" *) output [31:0]s00_axi_rdata;
(* X_INTERFACE_INFO = "xilinx.com:interface:aximm:1.0 S00_AXI RRESP" *) output [1:0]s00_axi_rresp;
(* X_INTERFACE_INFO = "xilinx.com:interface:aximm:1.0 S00_AXI RVALID" *) output s00_axi_rvalid;
(* X_INTERFACE_INFO = "xilinx.com:interface:aximm:1.0 S00_AXI RREADY" *) (* X_INTERFACE_PARAMETER = "XIL_INTERFACENAME S00_AXI, WIZ_DATA_WIDTH 32, WIZ_NUM_REG 4, SUPPORTS_NARROW_BURST 0, DATA_WIDTH 32, PROTOCOL AXI4LITE, FREQ_HZ 100000000, ID_WIDTH 0, ADDR_WIDTH 4, AWUSER_WIDTH 0, ARUSER_WIDTH 0, WUSER_WIDTH 0, RUSER_WIDTH 0, BUSER_WIDTH 0, READ_WRITE_MODE READ_WRITE, HAS_BURST 0, HAS_LOCK 0, HAS_PROT 1, HAS_CACHE 0, HAS_QOS 0, HAS_REGION 0, HAS_WSTRB 1, HAS_BRESP 1, HAS_RRESP 1, NUM_READ_OUTSTANDING 2, NUM_WRITE_OUTSTANDING 2, MAX_BURST_LENGTH 1, PHASE 0.000, CLK_DOMAIN ip_design_processing_system7_0_0_FCLK_CLK0, NUM_READ_THREADS 1, NUM_WRITE_THREADS 1, RUSER_BITS_PER_BYTE 0, WUSER_BITS_PER_BYTE 0" *) input s00_axi_rready;
(* X_INTERFACE_INFO = "xilinx.com:signal:clock:1.0 S00_AXI_CLK CLK" *) (* X_INTERFACE_PARAMETER = "XIL_INTERFACENAME S00_AXI_CLK, ASSOCIATED_BUSIF S00_AXI, ASSOCIATED_RESET s00_axi_aresetn, FREQ_HZ 100000000, PHASE 0.000, CLK_DOMAIN ip_design_processing_system7_0_0_FCLK_CLK0" *) input s00_axi_aclk;
(* X_INTERFACE_INFO = "xilinx.com:signal:reset:1.0 S00_AXI_RST RST" *) (* X_INTERFACE_PARAMETER = "XIL_INTERFACENAME S00_AXI_RST, POLARITY ACTIVE_LOW" *) input s00_axi_aresetn;
wire \<const0> ;
wire [7:0]LEDs_out;
wire s00_axi_aclk;
wire [3:0]s00_axi_araddr;
wire s00_axi_aresetn;
wire s00_axi_arready;
wire s00_axi_arvalid;
wire [3:0]s00_axi_awaddr;
wire s00_axi_awready;
wire s00_axi_awvalid;
wire s00_axi_bready;
wire s00_axi_bvalid;
wire [31:0]s00_axi_rdata;
wire s00_axi_rready;
wire s00_axi_rvalid;
wire [31:0]s00_axi_wdata;
wire s00_axi_wready;
wire [3:0]s00_axi_wstrb;
wire s00_axi_wvalid;
assign s00_axi_bresp[1] = \<const0> ;
assign s00_axi_bresp[0] = \<const0> ;
assign s00_axi_rresp[1] = \<const0> ;
assign s00_axi_rresp[0] = \<const0> ;
GND GND
(.G(\<const0> ));
ip_design_led_controller_0_0_led_controller_v1_0 inst
(.LEDs_out(LEDs_out),
.S_AXI_ARREADY(s00_axi_arready),
.S_AXI_AWREADY(s00_axi_awready),
.S_AXI_WREADY(s00_axi_wready),
.s00_axi_aclk(s00_axi_aclk),
.s00_axi_araddr(s00_axi_araddr[3:2]),
.s00_axi_aresetn(s00_axi_aresetn),
.s00_axi_arvalid(s00_axi_arvalid),
.s00_axi_awaddr(s00_axi_awaddr[3:2]),
.s00_axi_awvalid(s00_axi_awvalid),
.s00_axi_bready(s00_axi_bready),
.s00_axi_bvalid(s00_axi_bvalid),
.s00_axi_rdata(s00_axi_rdata),
.s00_axi_rready(s00_axi_rready),
.s00_axi_rvalid(s00_axi_rvalid),
.s00_axi_wdata(s00_axi_wdata),
.s00_axi_wstrb(s00_axi_wstrb),
.s00_axi_wvalid(s00_axi_wvalid));
endmodule
(* ORIG_REF_NAME = "led_controller_v1_0" *)
module ip_design_led_controller_0_0_led_controller_v1_0
(S_AXI_ARREADY,
S_AXI_AWREADY,
S_AXI_WREADY,
LEDs_out,
s00_axi_rdata,
s00_axi_rvalid,
s00_axi_bvalid,
s00_axi_arvalid,
s00_axi_aclk,
s00_axi_awaddr,
s00_axi_awvalid,
s00_axi_wvalid,
s00_axi_wdata,
s00_axi_araddr,
s00_axi_wstrb,
s00_axi_aresetn,
s00_axi_bready,
s00_axi_rready);
output S_AXI_ARREADY;
output S_AXI_AWREADY;
output S_AXI_WREADY;
output [7:0]LEDs_out;
output [31:0]s00_axi_rdata;
output s00_axi_rvalid;
output s00_axi_bvalid;
input s00_axi_arvalid;
input s00_axi_aclk;
input [1:0]s00_axi_awaddr;
input s00_axi_awvalid;
input s00_axi_wvalid;
input [31:0]s00_axi_wdata;
input [1:0]s00_axi_araddr;
input [3:0]s00_axi_wstrb;
input s00_axi_aresetn;
input s00_axi_bready;
input s00_axi_rready;
wire [7:0]LEDs_out;
wire S_AXI_ARREADY;
wire S_AXI_AWREADY;
wire S_AXI_WREADY;
wire s00_axi_aclk;
wire [1:0]s00_axi_araddr;
wire s00_axi_aresetn;
wire s00_axi_arvalid;
wire [1:0]s00_axi_awaddr;
wire s00_axi_awvalid;
wire s00_axi_bready;
wire s00_axi_bvalid;
wire [31:0]s00_axi_rdata;
wire s00_axi_rready;
wire s00_axi_rvalid;
wire [31:0]s00_axi_wdata;
wire [3:0]s00_axi_wstrb;
wire s00_axi_wvalid;
ip_design_led_controller_0_0_led_controller_v1_0_S00_AXI led_controller_v1_0_S00_AXI_inst
(.LEDs_out(LEDs_out),
.S_AXI_ARREADY(S_AXI_ARREADY),
.S_AXI_AWREADY(S_AXI_AWREADY),
.S_AXI_WREADY(S_AXI_WREADY),
.s00_axi_aclk(s00_axi_aclk),
.s00_axi_araddr(s00_axi_araddr),
.s00_axi_aresetn(s00_axi_aresetn),
.s00_axi_arvalid(s00_axi_arvalid),
.s00_axi_awaddr(s00_axi_awaddr),
.s00_axi_awvalid(s00_axi_awvalid),
.s00_axi_bready(s00_axi_bready),
.s00_axi_bvalid(s00_axi_bvalid),
.s00_axi_rdata(s00_axi_rdata),
.s00_axi_rready(s00_axi_rready),
.s00_axi_rvalid(s00_axi_rvalid),
.s00_axi_wdata(s00_axi_wdata),
.s00_axi_wstrb(s00_axi_wstrb),
.s00_axi_wvalid(s00_axi_wvalid));
endmodule
(* ORIG_REF_NAME = "led_controller_v1_0_S00_AXI" *)
module ip_design_led_controller_0_0_led_controller_v1_0_S00_AXI
(S_AXI_ARREADY,
S_AXI_AWREADY,
S_AXI_WREADY,
LEDs_out,
s00_axi_rdata,
s00_axi_rvalid,
s00_axi_bvalid,
s00_axi_arvalid,
s00_axi_aclk,
s00_axi_awaddr,
s00_axi_awvalid,
s00_axi_wvalid,
s00_axi_wdata,
s00_axi_araddr,
s00_axi_wstrb,
s00_axi_aresetn,
s00_axi_bready,
s00_axi_rready);
output S_AXI_ARREADY;
output S_AXI_AWREADY;
output S_AXI_WREADY;
output [7:0]LEDs_out;
output [31:0]s00_axi_rdata;
output s00_axi_rvalid;
output s00_axi_bvalid;
input s00_axi_arvalid;
input s00_axi_aclk;
input [1:0]s00_axi_awaddr;
input s00_axi_awvalid;
input s00_axi_wvalid;
input [31:0]s00_axi_wdata;
input [1:0]s00_axi_araddr;
input [3:0]s00_axi_wstrb;
input s00_axi_aresetn;
input s00_axi_bready;
input s00_axi_rready;
wire [7:0]LEDs_out;
wire S_AXI_ARREADY;
wire S_AXI_AWREADY;
wire S_AXI_WREADY;
wire aw_en_i_1_n_0;
wire aw_en_reg_n_0;
wire [3:2]axi_araddr;
wire \axi_araddr[2]_i_1_n_0 ;
wire \axi_araddr[3]_i_1_n_0 ;
wire axi_arready_i_1_n_0;
wire \axi_awaddr[2]_i_1_n_0 ;
wire \axi_awaddr[3]_i_1_n_0 ;
wire axi_awready0;
wire axi_bvalid_i_1_n_0;
wire axi_rvalid_i_1_n_0;
wire axi_wready0;
wire [1:0]p_0_in;
wire [31:7]p_1_in;
wire [31:0]reg_data_out;
wire s00_axi_aclk;
wire [1:0]s00_axi_araddr;
wire s00_axi_aresetn;
wire s00_axi_arvalid;
wire [1:0]s00_axi_awaddr;
wire s00_axi_awvalid;
wire s00_axi_bready;
wire s00_axi_bvalid;
wire [31:0]s00_axi_rdata;
wire s00_axi_rready;
wire s00_axi_rvalid;
wire [31:0]s00_axi_wdata;
wire [3:0]s00_axi_wstrb;
wire s00_axi_wvalid;
wire [31:8]slv_reg0;
wire \slv_reg0[7]_i_1_n_0 ;
wire [31:0]slv_reg1;
wire \slv_reg1[15]_i_1_n_0 ;
wire \slv_reg1[23]_i_1_n_0 ;
wire \slv_reg1[31]_i_1_n_0 ;
wire \slv_reg1[7]_i_1_n_0 ;
wire [31:0]slv_reg2;
wire \slv_reg2[15]_i_1_n_0 ;
wire \slv_reg2[23]_i_1_n_0 ;
wire \slv_reg2[31]_i_1_n_0 ;
wire \slv_reg2[7]_i_1_n_0 ;
wire [31:0]slv_reg3;
wire \slv_reg3[15]_i_1_n_0 ;
wire \slv_reg3[23]_i_1_n_0 ;
wire \slv_reg3[31]_i_1_n_0 ;
wire \slv_reg3[7]_i_1_n_0 ;
wire slv_reg_rden__0;
wire slv_reg_wren__0;
LUT6 #(
.INIT(64'hF7FFC4CCC4CCC4CC))
aw_en_i_1
(.I0(s00_axi_wvalid),
.I1(aw_en_reg_n_0),
.I2(S_AXI_AWREADY),
.I3(s00_axi_awvalid),
.I4(s00_axi_bready),
.I5(s00_axi_bvalid),
.O(aw_en_i_1_n_0));
FDSE aw_en_reg
(.C(s00_axi_aclk),
.CE(1'b1),
.D(aw_en_i_1_n_0),
.Q(aw_en_reg_n_0),
.S(\slv_reg0[7]_i_1_n_0 ));
LUT4 #(
.INIT(16'hFB08))
\axi_araddr[2]_i_1
(.I0(s00_axi_araddr[0]),
.I1(s00_axi_arvalid),
.I2(S_AXI_ARREADY),
.I3(axi_araddr[2]),
.O(\axi_araddr[2]_i_1_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair1" *)
LUT4 #(
.INIT(16'hFB08))
\axi_araddr[3]_i_1
(.I0(s00_axi_araddr[1]),
.I1(s00_axi_arvalid),
.I2(S_AXI_ARREADY),
.I3(axi_araddr[3]),
.O(\axi_araddr[3]_i_1_n_0 ));
FDRE \axi_araddr_reg[2]
(.C(s00_axi_aclk),
.CE(1'b1),
.D(\axi_araddr[2]_i_1_n_0 ),
.Q(axi_araddr[2]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \axi_araddr_reg[3]
(.C(s00_axi_aclk),
.CE(1'b1),
.D(\axi_araddr[3]_i_1_n_0 ),
.Q(axi_araddr[3]),
.R(\slv_reg0[7]_i_1_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair1" *)
LUT2 #(
.INIT(4'h2))
axi_arready_i_1
(.I0(s00_axi_arvalid),
.I1(S_AXI_ARREADY),
.O(axi_arready_i_1_n_0));
FDRE axi_arready_reg
(.C(s00_axi_aclk),
.CE(1'b1),
.D(axi_arready_i_1_n_0),
.Q(S_AXI_ARREADY),
.R(\slv_reg0[7]_i_1_n_0 ));
LUT6 #(
.INIT(64'hFBFFFFFF08000000))
\axi_awaddr[2]_i_1
(.I0(s00_axi_awaddr[0]),
.I1(s00_axi_awvalid),
.I2(S_AXI_AWREADY),
.I3(aw_en_reg_n_0),
.I4(s00_axi_wvalid),
.I5(p_0_in[0]),
.O(\axi_awaddr[2]_i_1_n_0 ));
LUT6 #(
.INIT(64'hFBFFFFFF08000000))
\axi_awaddr[3]_i_1
(.I0(s00_axi_awaddr[1]),
.I1(s00_axi_awvalid),
.I2(S_AXI_AWREADY),
.I3(aw_en_reg_n_0),
.I4(s00_axi_wvalid),
.I5(p_0_in[1]),
.O(\axi_awaddr[3]_i_1_n_0 ));
FDRE \axi_awaddr_reg[2]
(.C(s00_axi_aclk),
.CE(1'b1),
.D(\axi_awaddr[2]_i_1_n_0 ),
.Q(p_0_in[0]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \axi_awaddr_reg[3]
(.C(s00_axi_aclk),
.CE(1'b1),
.D(\axi_awaddr[3]_i_1_n_0 ),
.Q(p_0_in[1]),
.R(\slv_reg0[7]_i_1_n_0 ));
LUT4 #(
.INIT(16'h2000))
axi_awready_i_1
(.I0(s00_axi_awvalid),
.I1(S_AXI_AWREADY),
.I2(aw_en_reg_n_0),
.I3(s00_axi_wvalid),
.O(axi_awready0));
FDRE axi_awready_reg
(.C(s00_axi_aclk),
.CE(1'b1),
.D(axi_awready0),
.Q(S_AXI_AWREADY),
.R(\slv_reg0[7]_i_1_n_0 ));
LUT6 #(
.INIT(64'h0000FFFF80008000))
axi_bvalid_i_1
(.I0(S_AXI_WREADY),
.I1(S_AXI_AWREADY),
.I2(s00_axi_awvalid),
.I3(s00_axi_wvalid),
.I4(s00_axi_bready),
.I5(s00_axi_bvalid),
.O(axi_bvalid_i_1_n_0));
FDRE axi_bvalid_reg
(.C(s00_axi_aclk),
.CE(1'b1),
.D(axi_bvalid_i_1_n_0),
.Q(s00_axi_bvalid),
.R(\slv_reg0[7]_i_1_n_0 ));
LUT6 #(
.INIT(64'hF0AAFFCCF0AA00CC))
\axi_rdata[0]_i_1
(.I0(slv_reg1[0]),
.I1(LEDs_out[0]),
.I2(slv_reg3[0]),
.I3(axi_araddr[3]),
.I4(axi_araddr[2]),
.I5(slv_reg2[0]),
.O(reg_data_out[0]));
LUT6 #(
.INIT(64'hF0AAFFCCF0AA00CC))
\axi_rdata[10]_i_1
(.I0(slv_reg1[10]),
.I1(slv_reg0[10]),
.I2(slv_reg3[10]),
.I3(axi_araddr[3]),
.I4(axi_araddr[2]),
.I5(slv_reg2[10]),
.O(reg_data_out[10]));
LUT6 #(
.INIT(64'hF0AAFFCCF0AA00CC))
\axi_rdata[11]_i_1
(.I0(slv_reg1[11]),
.I1(slv_reg0[11]),
.I2(slv_reg3[11]),
.I3(axi_araddr[3]),
.I4(axi_araddr[2]),
.I5(slv_reg2[11]),
.O(reg_data_out[11]));
LUT6 #(
.INIT(64'hF0AAFFCCF0AA00CC))
\axi_rdata[12]_i_1
(.I0(slv_reg1[12]),
.I1(slv_reg0[12]),
.I2(slv_reg3[12]),
.I3(axi_araddr[3]),
.I4(axi_araddr[2]),
.I5(slv_reg2[12]),
.O(reg_data_out[12]));
LUT6 #(
.INIT(64'hF0AAFFCCF0AA00CC))
\axi_rdata[13]_i_1
(.I0(slv_reg1[13]),
.I1(slv_reg0[13]),
.I2(slv_reg3[13]),
.I3(axi_araddr[3]),
.I4(axi_araddr[2]),
.I5(slv_reg2[13]),
.O(reg_data_out[13]));
LUT6 #(
.INIT(64'hF0AAFFCCF0AA00CC))
\axi_rdata[14]_i_1
(.I0(slv_reg1[14]),
.I1(slv_reg0[14]),
.I2(slv_reg3[14]),
.I3(axi_araddr[3]),
.I4(axi_araddr[2]),
.I5(slv_reg2[14]),
.O(reg_data_out[14]));
LUT6 #(
.INIT(64'hF0AAFFCCF0AA00CC))
\axi_rdata[15]_i_1
(.I0(slv_reg1[15]),
.I1(slv_reg0[15]),
.I2(slv_reg3[15]),
.I3(axi_araddr[3]),
.I4(axi_araddr[2]),
.I5(slv_reg2[15]),
.O(reg_data_out[15]));
LUT6 #(
.INIT(64'hF0AAFFCCF0AA00CC))
\axi_rdata[16]_i_1
(.I0(slv_reg1[16]),
.I1(slv_reg0[16]),
.I2(slv_reg3[16]),
.I3(axi_araddr[3]),
.I4(axi_araddr[2]),
.I5(slv_reg2[16]),
.O(reg_data_out[16]));
LUT6 #(
.INIT(64'hF0AAFFCCF0AA00CC))
\axi_rdata[17]_i_1
(.I0(slv_reg1[17]),
.I1(slv_reg0[17]),
.I2(slv_reg3[17]),
.I3(axi_araddr[3]),
.I4(axi_araddr[2]),
.I5(slv_reg2[17]),
.O(reg_data_out[17]));
LUT6 #(
.INIT(64'hF0AAFFCCF0AA00CC))
\axi_rdata[18]_i_1
(.I0(slv_reg1[18]),
.I1(slv_reg0[18]),
.I2(slv_reg3[18]),
.I3(axi_araddr[3]),
.I4(axi_araddr[2]),
.I5(slv_reg2[18]),
.O(reg_data_out[18]));
LUT6 #(
.INIT(64'hF0AAFFCCF0AA00CC))
\axi_rdata[19]_i_1
(.I0(slv_reg1[19]),
.I1(slv_reg0[19]),
.I2(slv_reg3[19]),
.I3(axi_araddr[3]),
.I4(axi_araddr[2]),
.I5(slv_reg2[19]),
.O(reg_data_out[19]));
LUT6 #(
.INIT(64'hF0AAFFCCF0AA00CC))
\axi_rdata[1]_i_1
(.I0(slv_reg1[1]),
.I1(LEDs_out[1]),
.I2(slv_reg3[1]),
.I3(axi_araddr[3]),
.I4(axi_araddr[2]),
.I5(slv_reg2[1]),
.O(reg_data_out[1]));
LUT6 #(
.INIT(64'hF0AAFFCCF0AA00CC))
\axi_rdata[20]_i_1
(.I0(slv_reg1[20]),
.I1(slv_reg0[20]),
.I2(slv_reg3[20]),
.I3(axi_araddr[3]),
.I4(axi_araddr[2]),
.I5(slv_reg2[20]),
.O(reg_data_out[20]));
LUT6 #(
.INIT(64'hF0AAFFCCF0AA00CC))
\axi_rdata[21]_i_1
(.I0(slv_reg1[21]),
.I1(slv_reg0[21]),
.I2(slv_reg3[21]),
.I3(axi_araddr[3]),
.I4(axi_araddr[2]),
.I5(slv_reg2[21]),
.O(reg_data_out[21]));
LUT6 #(
.INIT(64'hF0AAFFCCF0AA00CC))
\axi_rdata[22]_i_1
(.I0(slv_reg1[22]),
.I1(slv_reg0[22]),
.I2(slv_reg3[22]),
.I3(axi_araddr[3]),
.I4(axi_araddr[2]),
.I5(slv_reg2[22]),
.O(reg_data_out[22]));
LUT6 #(
.INIT(64'hF0AAFFCCF0AA00CC))
\axi_rdata[23]_i_1
(.I0(slv_reg1[23]),
.I1(slv_reg0[23]),
.I2(slv_reg3[23]),
.I3(axi_araddr[3]),
.I4(axi_araddr[2]),
.I5(slv_reg2[23]),
.O(reg_data_out[23]));
LUT6 #(
.INIT(64'hF0AAFFCCF0AA00CC))
\axi_rdata[24]_i_1
(.I0(slv_reg1[24]),
.I1(slv_reg0[24]),
.I2(slv_reg3[24]),
.I3(axi_araddr[3]),
.I4(axi_araddr[2]),
.I5(slv_reg2[24]),
.O(reg_data_out[24]));
LUT6 #(
.INIT(64'hF0AAFFCCF0AA00CC))
\axi_rdata[25]_i_1
(.I0(slv_reg1[25]),
.I1(slv_reg0[25]),
.I2(slv_reg3[25]),
.I3(axi_araddr[3]),
.I4(axi_araddr[2]),
.I5(slv_reg2[25]),
.O(reg_data_out[25]));
LUT6 #(
.INIT(64'hF0AAFFCCF0AA00CC))
\axi_rdata[26]_i_1
(.I0(slv_reg1[26]),
.I1(slv_reg0[26]),
.I2(slv_reg3[26]),
.I3(axi_araddr[3]),
.I4(axi_araddr[2]),
.I5(slv_reg2[26]),
.O(reg_data_out[26]));
LUT6 #(
.INIT(64'hF0AAFFCCF0AA00CC))
\axi_rdata[27]_i_1
(.I0(slv_reg1[27]),
.I1(slv_reg0[27]),
.I2(slv_reg3[27]),
.I3(axi_araddr[3]),
.I4(axi_araddr[2]),
.I5(slv_reg2[27]),
.O(reg_data_out[27]));
LUT6 #(
.INIT(64'hF0AAFFCCF0AA00CC))
\axi_rdata[28]_i_1
(.I0(slv_reg1[28]),
.I1(slv_reg0[28]),
.I2(slv_reg3[28]),
.I3(axi_araddr[3]),
.I4(axi_araddr[2]),
.I5(slv_reg2[28]),
.O(reg_data_out[28]));
LUT6 #(
.INIT(64'hF0AAFFCCF0AA00CC))
\axi_rdata[29]_i_1
(.I0(slv_reg1[29]),
.I1(slv_reg0[29]),
.I2(slv_reg3[29]),
.I3(axi_araddr[3]),
.I4(axi_araddr[2]),
.I5(slv_reg2[29]),
.O(reg_data_out[29]));
LUT6 #(
.INIT(64'hF0AAFFCCF0AA00CC))
\axi_rdata[2]_i_1
(.I0(slv_reg1[2]),
.I1(LEDs_out[2]),
.I2(slv_reg3[2]),
.I3(axi_araddr[3]),
.I4(axi_araddr[2]),
.I5(slv_reg2[2]),
.O(reg_data_out[2]));
LUT6 #(
.INIT(64'hF0AAFFCCF0AA00CC))
\axi_rdata[30]_i_1
(.I0(slv_reg1[30]),
.I1(slv_reg0[30]),
.I2(slv_reg3[30]),
.I3(axi_araddr[3]),
.I4(axi_araddr[2]),
.I5(slv_reg2[30]),
.O(reg_data_out[30]));
LUT6 #(
.INIT(64'hF0AAFFCCF0AA00CC))
\axi_rdata[31]_i_1
(.I0(slv_reg1[31]),
.I1(slv_reg0[31]),
.I2(slv_reg3[31]),
.I3(axi_araddr[3]),
.I4(axi_araddr[2]),
.I5(slv_reg2[31]),
.O(reg_data_out[31]));
LUT6 #(
.INIT(64'hF0AAFFCCF0AA00CC))
\axi_rdata[3]_i_1
(.I0(slv_reg1[3]),
.I1(LEDs_out[3]),
.I2(slv_reg3[3]),
.I3(axi_araddr[3]),
.I4(axi_araddr[2]),
.I5(slv_reg2[3]),
.O(reg_data_out[3]));
LUT6 #(
.INIT(64'hF0AAFFCCF0AA00CC))
\axi_rdata[4]_i_1
(.I0(slv_reg1[4]),
.I1(LEDs_out[4]),
.I2(slv_reg3[4]),
.I3(axi_araddr[3]),
.I4(axi_araddr[2]),
.I5(slv_reg2[4]),
.O(reg_data_out[4]));
LUT6 #(
.INIT(64'hF0AAFFCCF0AA00CC))
\axi_rdata[5]_i_1
(.I0(slv_reg1[5]),
.I1(LEDs_out[5]),
.I2(slv_reg3[5]),
.I3(axi_araddr[3]),
.I4(axi_araddr[2]),
.I5(slv_reg2[5]),
.O(reg_data_out[5]));
LUT6 #(
.INIT(64'hF0AAFFCCF0AA00CC))
\axi_rdata[6]_i_1
(.I0(slv_reg1[6]),
.I1(LEDs_out[6]),
.I2(slv_reg3[6]),
.I3(axi_araddr[3]),
.I4(axi_araddr[2]),
.I5(slv_reg2[6]),
.O(reg_data_out[6]));
LUT6 #(
.INIT(64'hF0AAFFCCF0AA00CC))
\axi_rdata[7]_i_1
(.I0(slv_reg1[7]),
.I1(LEDs_out[7]),
.I2(slv_reg3[7]),
.I3(axi_araddr[3]),
.I4(axi_araddr[2]),
.I5(slv_reg2[7]),
.O(reg_data_out[7]));
LUT6 #(
.INIT(64'hF0AAFFCCF0AA00CC))
\axi_rdata[8]_i_1
(.I0(slv_reg1[8]),
.I1(slv_reg0[8]),
.I2(slv_reg3[8]),
.I3(axi_araddr[3]),
.I4(axi_araddr[2]),
.I5(slv_reg2[8]),
.O(reg_data_out[8]));
LUT6 #(
.INIT(64'hF0AAFFCCF0AA00CC))
\axi_rdata[9]_i_1
(.I0(slv_reg1[9]),
.I1(slv_reg0[9]),
.I2(slv_reg3[9]),
.I3(axi_araddr[3]),
.I4(axi_araddr[2]),
.I5(slv_reg2[9]),
.O(reg_data_out[9]));
FDRE \axi_rdata_reg[0]
(.C(s00_axi_aclk),
.CE(slv_reg_rden__0),
.D(reg_data_out[0]),
.Q(s00_axi_rdata[0]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \axi_rdata_reg[10]
(.C(s00_axi_aclk),
.CE(slv_reg_rden__0),
.D(reg_data_out[10]),
.Q(s00_axi_rdata[10]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \axi_rdata_reg[11]
(.C(s00_axi_aclk),
.CE(slv_reg_rden__0),
.D(reg_data_out[11]),
.Q(s00_axi_rdata[11]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \axi_rdata_reg[12]
(.C(s00_axi_aclk),
.CE(slv_reg_rden__0),
.D(reg_data_out[12]),
.Q(s00_axi_rdata[12]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \axi_rdata_reg[13]
(.C(s00_axi_aclk),
.CE(slv_reg_rden__0),
.D(reg_data_out[13]),
.Q(s00_axi_rdata[13]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \axi_rdata_reg[14]
(.C(s00_axi_aclk),
.CE(slv_reg_rden__0),
.D(reg_data_out[14]),
.Q(s00_axi_rdata[14]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \axi_rdata_reg[15]
(.C(s00_axi_aclk),
.CE(slv_reg_rden__0),
.D(reg_data_out[15]),
.Q(s00_axi_rdata[15]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \axi_rdata_reg[16]
(.C(s00_axi_aclk),
.CE(slv_reg_rden__0),
.D(reg_data_out[16]),
.Q(s00_axi_rdata[16]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \axi_rdata_reg[17]
(.C(s00_axi_aclk),
.CE(slv_reg_rden__0),
.D(reg_data_out[17]),
.Q(s00_axi_rdata[17]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \axi_rdata_reg[18]
(.C(s00_axi_aclk),
.CE(slv_reg_rden__0),
.D(reg_data_out[18]),
.Q(s00_axi_rdata[18]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \axi_rdata_reg[19]
(.C(s00_axi_aclk),
.CE(slv_reg_rden__0),
.D(reg_data_out[19]),
.Q(s00_axi_rdata[19]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \axi_rdata_reg[1]
(.C(s00_axi_aclk),
.CE(slv_reg_rden__0),
.D(reg_data_out[1]),
.Q(s00_axi_rdata[1]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \axi_rdata_reg[20]
(.C(s00_axi_aclk),
.CE(slv_reg_rden__0),
.D(reg_data_out[20]),
.Q(s00_axi_rdata[20]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \axi_rdata_reg[21]
(.C(s00_axi_aclk),
.CE(slv_reg_rden__0),
.D(reg_data_out[21]),
.Q(s00_axi_rdata[21]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \axi_rdata_reg[22]
(.C(s00_axi_aclk),
.CE(slv_reg_rden__0),
.D(reg_data_out[22]),
.Q(s00_axi_rdata[22]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \axi_rdata_reg[23]
(.C(s00_axi_aclk),
.CE(slv_reg_rden__0),
.D(reg_data_out[23]),
.Q(s00_axi_rdata[23]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \axi_rdata_reg[24]
(.C(s00_axi_aclk),
.CE(slv_reg_rden__0),
.D(reg_data_out[24]),
.Q(s00_axi_rdata[24]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \axi_rdata_reg[25]
(.C(s00_axi_aclk),
.CE(slv_reg_rden__0),
.D(reg_data_out[25]),
.Q(s00_axi_rdata[25]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \axi_rdata_reg[26]
(.C(s00_axi_aclk),
.CE(slv_reg_rden__0),
.D(reg_data_out[26]),
.Q(s00_axi_rdata[26]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \axi_rdata_reg[27]
(.C(s00_axi_aclk),
.CE(slv_reg_rden__0),
.D(reg_data_out[27]),
.Q(s00_axi_rdata[27]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \axi_rdata_reg[28]
(.C(s00_axi_aclk),
.CE(slv_reg_rden__0),
.D(reg_data_out[28]),
.Q(s00_axi_rdata[28]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \axi_rdata_reg[29]
(.C(s00_axi_aclk),
.CE(slv_reg_rden__0),
.D(reg_data_out[29]),
.Q(s00_axi_rdata[29]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \axi_rdata_reg[2]
(.C(s00_axi_aclk),
.CE(slv_reg_rden__0),
.D(reg_data_out[2]),
.Q(s00_axi_rdata[2]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \axi_rdata_reg[30]
(.C(s00_axi_aclk),
.CE(slv_reg_rden__0),
.D(reg_data_out[30]),
.Q(s00_axi_rdata[30]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \axi_rdata_reg[31]
(.C(s00_axi_aclk),
.CE(slv_reg_rden__0),
.D(reg_data_out[31]),
.Q(s00_axi_rdata[31]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \axi_rdata_reg[3]
(.C(s00_axi_aclk),
.CE(slv_reg_rden__0),
.D(reg_data_out[3]),
.Q(s00_axi_rdata[3]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \axi_rdata_reg[4]
(.C(s00_axi_aclk),
.CE(slv_reg_rden__0),
.D(reg_data_out[4]),
.Q(s00_axi_rdata[4]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \axi_rdata_reg[5]
(.C(s00_axi_aclk),
.CE(slv_reg_rden__0),
.D(reg_data_out[5]),
.Q(s00_axi_rdata[5]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \axi_rdata_reg[6]
(.C(s00_axi_aclk),
.CE(slv_reg_rden__0),
.D(reg_data_out[6]),
.Q(s00_axi_rdata[6]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \axi_rdata_reg[7]
(.C(s00_axi_aclk),
.CE(slv_reg_rden__0),
.D(reg_data_out[7]),
.Q(s00_axi_rdata[7]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \axi_rdata_reg[8]
(.C(s00_axi_aclk),
.CE(slv_reg_rden__0),
.D(reg_data_out[8]),
.Q(s00_axi_rdata[8]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \axi_rdata_reg[9]
(.C(s00_axi_aclk),
.CE(slv_reg_rden__0),
.D(reg_data_out[9]),
.Q(s00_axi_rdata[9]),
.R(\slv_reg0[7]_i_1_n_0 ));
LUT4 #(
.INIT(16'h08F8))
axi_rvalid_i_1
(.I0(S_AXI_ARREADY),
.I1(s00_axi_arvalid),
.I2(s00_axi_rvalid),
.I3(s00_axi_rready),
.O(axi_rvalid_i_1_n_0));
FDRE axi_rvalid_reg
(.C(s00_axi_aclk),
.CE(1'b1),
.D(axi_rvalid_i_1_n_0),
.Q(s00_axi_rvalid),
.R(\slv_reg0[7]_i_1_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair0" *)
LUT4 #(
.INIT(16'h4000))
axi_wready_i_1
(.I0(S_AXI_WREADY),
.I1(s00_axi_wvalid),
.I2(s00_axi_awvalid),
.I3(aw_en_reg_n_0),
.O(axi_wready0));
FDRE axi_wready_reg
(.C(s00_axi_aclk),
.CE(1'b1),
.D(axi_wready0),
.Q(S_AXI_WREADY),
.R(\slv_reg0[7]_i_1_n_0 ));
LUT4 #(
.INIT(16'h0200))
\slv_reg0[15]_i_1
(.I0(slv_reg_wren__0),
.I1(p_0_in[1]),
.I2(p_0_in[0]),
.I3(s00_axi_wstrb[1]),
.O(p_1_in[15]));
LUT4 #(
.INIT(16'h0200))
\slv_reg0[23]_i_1
(.I0(slv_reg_wren__0),
.I1(p_0_in[1]),
.I2(p_0_in[0]),
.I3(s00_axi_wstrb[2]),
.O(p_1_in[23]));
LUT4 #(
.INIT(16'h0200))
\slv_reg0[31]_i_1
(.I0(slv_reg_wren__0),
.I1(p_0_in[1]),
.I2(p_0_in[0]),
.I3(s00_axi_wstrb[3]),
.O(p_1_in[31]));
LUT1 #(
.INIT(2'h1))
\slv_reg0[7]_i_1
(.I0(s00_axi_aresetn),
.O(\slv_reg0[7]_i_1_n_0 ));
LUT4 #(
.INIT(16'h0200))
\slv_reg0[7]_i_2
(.I0(slv_reg_wren__0),
.I1(p_0_in[1]),
.I2(p_0_in[0]),
.I3(s00_axi_wstrb[0]),
.O(p_1_in[7]));
(* SOFT_HLUTNM = "soft_lutpair0" *)
LUT4 #(
.INIT(16'h8000))
\slv_reg0[7]_i_3
(.I0(S_AXI_WREADY),
.I1(S_AXI_AWREADY),
.I2(s00_axi_awvalid),
.I3(s00_axi_wvalid),
.O(slv_reg_wren__0));
FDRE \slv_reg0_reg[0]
(.C(s00_axi_aclk),
.CE(p_1_in[7]),
.D(s00_axi_wdata[0]),
.Q(LEDs_out[0]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg0_reg[10]
(.C(s00_axi_aclk),
.CE(p_1_in[15]),
.D(s00_axi_wdata[10]),
.Q(slv_reg0[10]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg0_reg[11]
(.C(s00_axi_aclk),
.CE(p_1_in[15]),
.D(s00_axi_wdata[11]),
.Q(slv_reg0[11]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg0_reg[12]
(.C(s00_axi_aclk),
.CE(p_1_in[15]),
.D(s00_axi_wdata[12]),
.Q(slv_reg0[12]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg0_reg[13]
(.C(s00_axi_aclk),
.CE(p_1_in[15]),
.D(s00_axi_wdata[13]),
.Q(slv_reg0[13]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg0_reg[14]
(.C(s00_axi_aclk),
.CE(p_1_in[15]),
.D(s00_axi_wdata[14]),
.Q(slv_reg0[14]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg0_reg[15]
(.C(s00_axi_aclk),
.CE(p_1_in[15]),
.D(s00_axi_wdata[15]),
.Q(slv_reg0[15]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg0_reg[16]
(.C(s00_axi_aclk),
.CE(p_1_in[23]),
.D(s00_axi_wdata[16]),
.Q(slv_reg0[16]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg0_reg[17]
(.C(s00_axi_aclk),
.CE(p_1_in[23]),
.D(s00_axi_wdata[17]),
.Q(slv_reg0[17]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg0_reg[18]
(.C(s00_axi_aclk),
.CE(p_1_in[23]),
.D(s00_axi_wdata[18]),
.Q(slv_reg0[18]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg0_reg[19]
(.C(s00_axi_aclk),
.CE(p_1_in[23]),
.D(s00_axi_wdata[19]),
.Q(slv_reg0[19]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg0_reg[1]
(.C(s00_axi_aclk),
.CE(p_1_in[7]),
.D(s00_axi_wdata[1]),
.Q(LEDs_out[1]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg0_reg[20]
(.C(s00_axi_aclk),
.CE(p_1_in[23]),
.D(s00_axi_wdata[20]),
.Q(slv_reg0[20]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg0_reg[21]
(.C(s00_axi_aclk),
.CE(p_1_in[23]),
.D(s00_axi_wdata[21]),
.Q(slv_reg0[21]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg0_reg[22]
(.C(s00_axi_aclk),
.CE(p_1_in[23]),
.D(s00_axi_wdata[22]),
.Q(slv_reg0[22]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg0_reg[23]
(.C(s00_axi_aclk),
.CE(p_1_in[23]),
.D(s00_axi_wdata[23]),
.Q(slv_reg0[23]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg0_reg[24]
(.C(s00_axi_aclk),
.CE(p_1_in[31]),
.D(s00_axi_wdata[24]),
.Q(slv_reg0[24]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg0_reg[25]
(.C(s00_axi_aclk),
.CE(p_1_in[31]),
.D(s00_axi_wdata[25]),
.Q(slv_reg0[25]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg0_reg[26]
(.C(s00_axi_aclk),
.CE(p_1_in[31]),
.D(s00_axi_wdata[26]),
.Q(slv_reg0[26]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg0_reg[27]
(.C(s00_axi_aclk),
.CE(p_1_in[31]),
.D(s00_axi_wdata[27]),
.Q(slv_reg0[27]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg0_reg[28]
(.C(s00_axi_aclk),
.CE(p_1_in[31]),
.D(s00_axi_wdata[28]),
.Q(slv_reg0[28]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg0_reg[29]
(.C(s00_axi_aclk),
.CE(p_1_in[31]),
.D(s00_axi_wdata[29]),
.Q(slv_reg0[29]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg0_reg[2]
(.C(s00_axi_aclk),
.CE(p_1_in[7]),
.D(s00_axi_wdata[2]),
.Q(LEDs_out[2]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg0_reg[30]
(.C(s00_axi_aclk),
.CE(p_1_in[31]),
.D(s00_axi_wdata[30]),
.Q(slv_reg0[30]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg0_reg[31]
(.C(s00_axi_aclk),
.CE(p_1_in[31]),
.D(s00_axi_wdata[31]),
.Q(slv_reg0[31]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg0_reg[3]
(.C(s00_axi_aclk),
.CE(p_1_in[7]),
.D(s00_axi_wdata[3]),
.Q(LEDs_out[3]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg0_reg[4]
(.C(s00_axi_aclk),
.CE(p_1_in[7]),
.D(s00_axi_wdata[4]),
.Q(LEDs_out[4]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg0_reg[5]
(.C(s00_axi_aclk),
.CE(p_1_in[7]),
.D(s00_axi_wdata[5]),
.Q(LEDs_out[5]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg0_reg[6]
(.C(s00_axi_aclk),
.CE(p_1_in[7]),
.D(s00_axi_wdata[6]),
.Q(LEDs_out[6]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg0_reg[7]
(.C(s00_axi_aclk),
.CE(p_1_in[7]),
.D(s00_axi_wdata[7]),
.Q(LEDs_out[7]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg0_reg[8]
(.C(s00_axi_aclk),
.CE(p_1_in[15]),
.D(s00_axi_wdata[8]),
.Q(slv_reg0[8]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg0_reg[9]
(.C(s00_axi_aclk),
.CE(p_1_in[15]),
.D(s00_axi_wdata[9]),
.Q(slv_reg0[9]),
.R(\slv_reg0[7]_i_1_n_0 ));
LUT4 #(
.INIT(16'h2000))
\slv_reg1[15]_i_1
(.I0(slv_reg_wren__0),
.I1(p_0_in[1]),
.I2(s00_axi_wstrb[1]),
.I3(p_0_in[0]),
.O(\slv_reg1[15]_i_1_n_0 ));
LUT4 #(
.INIT(16'h2000))
\slv_reg1[23]_i_1
(.I0(slv_reg_wren__0),
.I1(p_0_in[1]),
.I2(s00_axi_wstrb[2]),
.I3(p_0_in[0]),
.O(\slv_reg1[23]_i_1_n_0 ));
LUT4 #(
.INIT(16'h2000))
\slv_reg1[31]_i_1
(.I0(slv_reg_wren__0),
.I1(p_0_in[1]),
.I2(s00_axi_wstrb[3]),
.I3(p_0_in[0]),
.O(\slv_reg1[31]_i_1_n_0 ));
LUT4 #(
.INIT(16'h2000))
\slv_reg1[7]_i_1
(.I0(slv_reg_wren__0),
.I1(p_0_in[1]),
.I2(s00_axi_wstrb[0]),
.I3(p_0_in[0]),
.O(\slv_reg1[7]_i_1_n_0 ));
FDRE \slv_reg1_reg[0]
(.C(s00_axi_aclk),
.CE(\slv_reg1[7]_i_1_n_0 ),
.D(s00_axi_wdata[0]),
.Q(slv_reg1[0]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg1_reg[10]
(.C(s00_axi_aclk),
.CE(\slv_reg1[15]_i_1_n_0 ),
.D(s00_axi_wdata[10]),
.Q(slv_reg1[10]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg1_reg[11]
(.C(s00_axi_aclk),
.CE(\slv_reg1[15]_i_1_n_0 ),
.D(s00_axi_wdata[11]),
.Q(slv_reg1[11]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg1_reg[12]
(.C(s00_axi_aclk),
.CE(\slv_reg1[15]_i_1_n_0 ),
.D(s00_axi_wdata[12]),
.Q(slv_reg1[12]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg1_reg[13]
(.C(s00_axi_aclk),
.CE(\slv_reg1[15]_i_1_n_0 ),
.D(s00_axi_wdata[13]),
.Q(slv_reg1[13]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg1_reg[14]
(.C(s00_axi_aclk),
.CE(\slv_reg1[15]_i_1_n_0 ),
.D(s00_axi_wdata[14]),
.Q(slv_reg1[14]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg1_reg[15]
(.C(s00_axi_aclk),
.CE(\slv_reg1[15]_i_1_n_0 ),
.D(s00_axi_wdata[15]),
.Q(slv_reg1[15]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg1_reg[16]
(.C(s00_axi_aclk),
.CE(\slv_reg1[23]_i_1_n_0 ),
.D(s00_axi_wdata[16]),
.Q(slv_reg1[16]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg1_reg[17]
(.C(s00_axi_aclk),
.CE(\slv_reg1[23]_i_1_n_0 ),
.D(s00_axi_wdata[17]),
.Q(slv_reg1[17]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg1_reg[18]
(.C(s00_axi_aclk),
.CE(\slv_reg1[23]_i_1_n_0 ),
.D(s00_axi_wdata[18]),
.Q(slv_reg1[18]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg1_reg[19]
(.C(s00_axi_aclk),
.CE(\slv_reg1[23]_i_1_n_0 ),
.D(s00_axi_wdata[19]),
.Q(slv_reg1[19]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg1_reg[1]
(.C(s00_axi_aclk),
.CE(\slv_reg1[7]_i_1_n_0 ),
.D(s00_axi_wdata[1]),
.Q(slv_reg1[1]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg1_reg[20]
(.C(s00_axi_aclk),
.CE(\slv_reg1[23]_i_1_n_0 ),
.D(s00_axi_wdata[20]),
.Q(slv_reg1[20]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg1_reg[21]
(.C(s00_axi_aclk),
.CE(\slv_reg1[23]_i_1_n_0 ),
.D(s00_axi_wdata[21]),
.Q(slv_reg1[21]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg1_reg[22]
(.C(s00_axi_aclk),
.CE(\slv_reg1[23]_i_1_n_0 ),
.D(s00_axi_wdata[22]),
.Q(slv_reg1[22]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg1_reg[23]
(.C(s00_axi_aclk),
.CE(\slv_reg1[23]_i_1_n_0 ),
.D(s00_axi_wdata[23]),
.Q(slv_reg1[23]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg1_reg[24]
(.C(s00_axi_aclk),
.CE(\slv_reg1[31]_i_1_n_0 ),
.D(s00_axi_wdata[24]),
.Q(slv_reg1[24]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg1_reg[25]
(.C(s00_axi_aclk),
.CE(\slv_reg1[31]_i_1_n_0 ),
.D(s00_axi_wdata[25]),
.Q(slv_reg1[25]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg1_reg[26]
(.C(s00_axi_aclk),
.CE(\slv_reg1[31]_i_1_n_0 ),
.D(s00_axi_wdata[26]),
.Q(slv_reg1[26]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg1_reg[27]
(.C(s00_axi_aclk),
.CE(\slv_reg1[31]_i_1_n_0 ),
.D(s00_axi_wdata[27]),
.Q(slv_reg1[27]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg1_reg[28]
(.C(s00_axi_aclk),
.CE(\slv_reg1[31]_i_1_n_0 ),
.D(s00_axi_wdata[28]),
.Q(slv_reg1[28]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg1_reg[29]
(.C(s00_axi_aclk),
.CE(\slv_reg1[31]_i_1_n_0 ),
.D(s00_axi_wdata[29]),
.Q(slv_reg1[29]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg1_reg[2]
(.C(s00_axi_aclk),
.CE(\slv_reg1[7]_i_1_n_0 ),
.D(s00_axi_wdata[2]),
.Q(slv_reg1[2]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg1_reg[30]
(.C(s00_axi_aclk),
.CE(\slv_reg1[31]_i_1_n_0 ),
.D(s00_axi_wdata[30]),
.Q(slv_reg1[30]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg1_reg[31]
(.C(s00_axi_aclk),
.CE(\slv_reg1[31]_i_1_n_0 ),
.D(s00_axi_wdata[31]),
.Q(slv_reg1[31]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg1_reg[3]
(.C(s00_axi_aclk),
.CE(\slv_reg1[7]_i_1_n_0 ),
.D(s00_axi_wdata[3]),
.Q(slv_reg1[3]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg1_reg[4]
(.C(s00_axi_aclk),
.CE(\slv_reg1[7]_i_1_n_0 ),
.D(s00_axi_wdata[4]),
.Q(slv_reg1[4]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg1_reg[5]
(.C(s00_axi_aclk),
.CE(\slv_reg1[7]_i_1_n_0 ),
.D(s00_axi_wdata[5]),
.Q(slv_reg1[5]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg1_reg[6]
(.C(s00_axi_aclk),
.CE(\slv_reg1[7]_i_1_n_0 ),
.D(s00_axi_wdata[6]),
.Q(slv_reg1[6]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg1_reg[7]
(.C(s00_axi_aclk),
.CE(\slv_reg1[7]_i_1_n_0 ),
.D(s00_axi_wdata[7]),
.Q(slv_reg1[7]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg1_reg[8]
(.C(s00_axi_aclk),
.CE(\slv_reg1[15]_i_1_n_0 ),
.D(s00_axi_wdata[8]),
.Q(slv_reg1[8]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg1_reg[9]
(.C(s00_axi_aclk),
.CE(\slv_reg1[15]_i_1_n_0 ),
.D(s00_axi_wdata[9]),
.Q(slv_reg1[9]),
.R(\slv_reg0[7]_i_1_n_0 ));
LUT4 #(
.INIT(16'h0080))
\slv_reg2[15]_i_1
(.I0(slv_reg_wren__0),
.I1(p_0_in[1]),
.I2(s00_axi_wstrb[1]),
.I3(p_0_in[0]),
.O(\slv_reg2[15]_i_1_n_0 ));
LUT4 #(
.INIT(16'h0080))
\slv_reg2[23]_i_1
(.I0(slv_reg_wren__0),
.I1(p_0_in[1]),
.I2(s00_axi_wstrb[2]),
.I3(p_0_in[0]),
.O(\slv_reg2[23]_i_1_n_0 ));
LUT4 #(
.INIT(16'h0080))
\slv_reg2[31]_i_1
(.I0(slv_reg_wren__0),
.I1(p_0_in[1]),
.I2(s00_axi_wstrb[3]),
.I3(p_0_in[0]),
.O(\slv_reg2[31]_i_1_n_0 ));
LUT4 #(
.INIT(16'h0080))
\slv_reg2[7]_i_1
(.I0(slv_reg_wren__0),
.I1(p_0_in[1]),
.I2(s00_axi_wstrb[0]),
.I3(p_0_in[0]),
.O(\slv_reg2[7]_i_1_n_0 ));
FDRE \slv_reg2_reg[0]
(.C(s00_axi_aclk),
.CE(\slv_reg2[7]_i_1_n_0 ),
.D(s00_axi_wdata[0]),
.Q(slv_reg2[0]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg2_reg[10]
(.C(s00_axi_aclk),
.CE(\slv_reg2[15]_i_1_n_0 ),
.D(s00_axi_wdata[10]),
.Q(slv_reg2[10]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg2_reg[11]
(.C(s00_axi_aclk),
.CE(\slv_reg2[15]_i_1_n_0 ),
.D(s00_axi_wdata[11]),
.Q(slv_reg2[11]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg2_reg[12]
(.C(s00_axi_aclk),
.CE(\slv_reg2[15]_i_1_n_0 ),
.D(s00_axi_wdata[12]),
.Q(slv_reg2[12]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg2_reg[13]
(.C(s00_axi_aclk),
.CE(\slv_reg2[15]_i_1_n_0 ),
.D(s00_axi_wdata[13]),
.Q(slv_reg2[13]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg2_reg[14]
(.C(s00_axi_aclk),
.CE(\slv_reg2[15]_i_1_n_0 ),
.D(s00_axi_wdata[14]),
.Q(slv_reg2[14]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg2_reg[15]
(.C(s00_axi_aclk),
.CE(\slv_reg2[15]_i_1_n_0 ),
.D(s00_axi_wdata[15]),
.Q(slv_reg2[15]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg2_reg[16]
(.C(s00_axi_aclk),
.CE(\slv_reg2[23]_i_1_n_0 ),
.D(s00_axi_wdata[16]),
.Q(slv_reg2[16]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg2_reg[17]
(.C(s00_axi_aclk),
.CE(\slv_reg2[23]_i_1_n_0 ),
.D(s00_axi_wdata[17]),
.Q(slv_reg2[17]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg2_reg[18]
(.C(s00_axi_aclk),
.CE(\slv_reg2[23]_i_1_n_0 ),
.D(s00_axi_wdata[18]),
.Q(slv_reg2[18]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg2_reg[19]
(.C(s00_axi_aclk),
.CE(\slv_reg2[23]_i_1_n_0 ),
.D(s00_axi_wdata[19]),
.Q(slv_reg2[19]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg2_reg[1]
(.C(s00_axi_aclk),
.CE(\slv_reg2[7]_i_1_n_0 ),
.D(s00_axi_wdata[1]),
.Q(slv_reg2[1]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg2_reg[20]
(.C(s00_axi_aclk),
.CE(\slv_reg2[23]_i_1_n_0 ),
.D(s00_axi_wdata[20]),
.Q(slv_reg2[20]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg2_reg[21]
(.C(s00_axi_aclk),
.CE(\slv_reg2[23]_i_1_n_0 ),
.D(s00_axi_wdata[21]),
.Q(slv_reg2[21]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg2_reg[22]
(.C(s00_axi_aclk),
.CE(\slv_reg2[23]_i_1_n_0 ),
.D(s00_axi_wdata[22]),
.Q(slv_reg2[22]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg2_reg[23]
(.C(s00_axi_aclk),
.CE(\slv_reg2[23]_i_1_n_0 ),
.D(s00_axi_wdata[23]),
.Q(slv_reg2[23]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg2_reg[24]
(.C(s00_axi_aclk),
.CE(\slv_reg2[31]_i_1_n_0 ),
.D(s00_axi_wdata[24]),
.Q(slv_reg2[24]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg2_reg[25]
(.C(s00_axi_aclk),
.CE(\slv_reg2[31]_i_1_n_0 ),
.D(s00_axi_wdata[25]),
.Q(slv_reg2[25]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg2_reg[26]
(.C(s00_axi_aclk),
.CE(\slv_reg2[31]_i_1_n_0 ),
.D(s00_axi_wdata[26]),
.Q(slv_reg2[26]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg2_reg[27]
(.C(s00_axi_aclk),
.CE(\slv_reg2[31]_i_1_n_0 ),
.D(s00_axi_wdata[27]),
.Q(slv_reg2[27]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg2_reg[28]
(.C(s00_axi_aclk),
.CE(\slv_reg2[31]_i_1_n_0 ),
.D(s00_axi_wdata[28]),
.Q(slv_reg2[28]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg2_reg[29]
(.C(s00_axi_aclk),
.CE(\slv_reg2[31]_i_1_n_0 ),
.D(s00_axi_wdata[29]),
.Q(slv_reg2[29]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg2_reg[2]
(.C(s00_axi_aclk),
.CE(\slv_reg2[7]_i_1_n_0 ),
.D(s00_axi_wdata[2]),
.Q(slv_reg2[2]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg2_reg[30]
(.C(s00_axi_aclk),
.CE(\slv_reg2[31]_i_1_n_0 ),
.D(s00_axi_wdata[30]),
.Q(slv_reg2[30]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg2_reg[31]
(.C(s00_axi_aclk),
.CE(\slv_reg2[31]_i_1_n_0 ),
.D(s00_axi_wdata[31]),
.Q(slv_reg2[31]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg2_reg[3]
(.C(s00_axi_aclk),
.CE(\slv_reg2[7]_i_1_n_0 ),
.D(s00_axi_wdata[3]),
.Q(slv_reg2[3]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg2_reg[4]
(.C(s00_axi_aclk),
.CE(\slv_reg2[7]_i_1_n_0 ),
.D(s00_axi_wdata[4]),
.Q(slv_reg2[4]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg2_reg[5]
(.C(s00_axi_aclk),
.CE(\slv_reg2[7]_i_1_n_0 ),
.D(s00_axi_wdata[5]),
.Q(slv_reg2[5]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg2_reg[6]
(.C(s00_axi_aclk),
.CE(\slv_reg2[7]_i_1_n_0 ),
.D(s00_axi_wdata[6]),
.Q(slv_reg2[6]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg2_reg[7]
(.C(s00_axi_aclk),
.CE(\slv_reg2[7]_i_1_n_0 ),
.D(s00_axi_wdata[7]),
.Q(slv_reg2[7]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg2_reg[8]
(.C(s00_axi_aclk),
.CE(\slv_reg2[15]_i_1_n_0 ),
.D(s00_axi_wdata[8]),
.Q(slv_reg2[8]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg2_reg[9]
(.C(s00_axi_aclk),
.CE(\slv_reg2[15]_i_1_n_0 ),
.D(s00_axi_wdata[9]),
.Q(slv_reg2[9]),
.R(\slv_reg0[7]_i_1_n_0 ));
LUT4 #(
.INIT(16'h8000))
\slv_reg3[15]_i_1
(.I0(slv_reg_wren__0),
.I1(s00_axi_wstrb[1]),
.I2(p_0_in[0]),
.I3(p_0_in[1]),
.O(\slv_reg3[15]_i_1_n_0 ));
LUT4 #(
.INIT(16'h8000))
\slv_reg3[23]_i_1
(.I0(slv_reg_wren__0),
.I1(s00_axi_wstrb[2]),
.I2(p_0_in[0]),
.I3(p_0_in[1]),
.O(\slv_reg3[23]_i_1_n_0 ));
LUT4 #(
.INIT(16'h8000))
\slv_reg3[31]_i_1
(.I0(slv_reg_wren__0),
.I1(s00_axi_wstrb[3]),
.I2(p_0_in[0]),
.I3(p_0_in[1]),
.O(\slv_reg3[31]_i_1_n_0 ));
LUT4 #(
.INIT(16'h8000))
\slv_reg3[7]_i_1
(.I0(slv_reg_wren__0),
.I1(s00_axi_wstrb[0]),
.I2(p_0_in[0]),
.I3(p_0_in[1]),
.O(\slv_reg3[7]_i_1_n_0 ));
FDRE \slv_reg3_reg[0]
(.C(s00_axi_aclk),
.CE(\slv_reg3[7]_i_1_n_0 ),
.D(s00_axi_wdata[0]),
.Q(slv_reg3[0]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg3_reg[10]
(.C(s00_axi_aclk),
.CE(\slv_reg3[15]_i_1_n_0 ),
.D(s00_axi_wdata[10]),
.Q(slv_reg3[10]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg3_reg[11]
(.C(s00_axi_aclk),
.CE(\slv_reg3[15]_i_1_n_0 ),
.D(s00_axi_wdata[11]),
.Q(slv_reg3[11]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg3_reg[12]
(.C(s00_axi_aclk),
.CE(\slv_reg3[15]_i_1_n_0 ),
.D(s00_axi_wdata[12]),
.Q(slv_reg3[12]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg3_reg[13]
(.C(s00_axi_aclk),
.CE(\slv_reg3[15]_i_1_n_0 ),
.D(s00_axi_wdata[13]),
.Q(slv_reg3[13]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg3_reg[14]
(.C(s00_axi_aclk),
.CE(\slv_reg3[15]_i_1_n_0 ),
.D(s00_axi_wdata[14]),
.Q(slv_reg3[14]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg3_reg[15]
(.C(s00_axi_aclk),
.CE(\slv_reg3[15]_i_1_n_0 ),
.D(s00_axi_wdata[15]),
.Q(slv_reg3[15]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg3_reg[16]
(.C(s00_axi_aclk),
.CE(\slv_reg3[23]_i_1_n_0 ),
.D(s00_axi_wdata[16]),
.Q(slv_reg3[16]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg3_reg[17]
(.C(s00_axi_aclk),
.CE(\slv_reg3[23]_i_1_n_0 ),
.D(s00_axi_wdata[17]),
.Q(slv_reg3[17]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg3_reg[18]
(.C(s00_axi_aclk),
.CE(\slv_reg3[23]_i_1_n_0 ),
.D(s00_axi_wdata[18]),
.Q(slv_reg3[18]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg3_reg[19]
(.C(s00_axi_aclk),
.CE(\slv_reg3[23]_i_1_n_0 ),
.D(s00_axi_wdata[19]),
.Q(slv_reg3[19]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg3_reg[1]
(.C(s00_axi_aclk),
.CE(\slv_reg3[7]_i_1_n_0 ),
.D(s00_axi_wdata[1]),
.Q(slv_reg3[1]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg3_reg[20]
(.C(s00_axi_aclk),
.CE(\slv_reg3[23]_i_1_n_0 ),
.D(s00_axi_wdata[20]),
.Q(slv_reg3[20]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg3_reg[21]
(.C(s00_axi_aclk),
.CE(\slv_reg3[23]_i_1_n_0 ),
.D(s00_axi_wdata[21]),
.Q(slv_reg3[21]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg3_reg[22]
(.C(s00_axi_aclk),
.CE(\slv_reg3[23]_i_1_n_0 ),
.D(s00_axi_wdata[22]),
.Q(slv_reg3[22]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg3_reg[23]
(.C(s00_axi_aclk),
.CE(\slv_reg3[23]_i_1_n_0 ),
.D(s00_axi_wdata[23]),
.Q(slv_reg3[23]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg3_reg[24]
(.C(s00_axi_aclk),
.CE(\slv_reg3[31]_i_1_n_0 ),
.D(s00_axi_wdata[24]),
.Q(slv_reg3[24]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg3_reg[25]
(.C(s00_axi_aclk),
.CE(\slv_reg3[31]_i_1_n_0 ),
.D(s00_axi_wdata[25]),
.Q(slv_reg3[25]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg3_reg[26]
(.C(s00_axi_aclk),
.CE(\slv_reg3[31]_i_1_n_0 ),
.D(s00_axi_wdata[26]),
.Q(slv_reg3[26]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg3_reg[27]
(.C(s00_axi_aclk),
.CE(\slv_reg3[31]_i_1_n_0 ),
.D(s00_axi_wdata[27]),
.Q(slv_reg3[27]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg3_reg[28]
(.C(s00_axi_aclk),
.CE(\slv_reg3[31]_i_1_n_0 ),
.D(s00_axi_wdata[28]),
.Q(slv_reg3[28]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg3_reg[29]
(.C(s00_axi_aclk),
.CE(\slv_reg3[31]_i_1_n_0 ),
.D(s00_axi_wdata[29]),
.Q(slv_reg3[29]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg3_reg[2]
(.C(s00_axi_aclk),
.CE(\slv_reg3[7]_i_1_n_0 ),
.D(s00_axi_wdata[2]),
.Q(slv_reg3[2]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg3_reg[30]
(.C(s00_axi_aclk),
.CE(\slv_reg3[31]_i_1_n_0 ),
.D(s00_axi_wdata[30]),
.Q(slv_reg3[30]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg3_reg[31]
(.C(s00_axi_aclk),
.CE(\slv_reg3[31]_i_1_n_0 ),
.D(s00_axi_wdata[31]),
.Q(slv_reg3[31]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg3_reg[3]
(.C(s00_axi_aclk),
.CE(\slv_reg3[7]_i_1_n_0 ),
.D(s00_axi_wdata[3]),
.Q(slv_reg3[3]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg3_reg[4]
(.C(s00_axi_aclk),
.CE(\slv_reg3[7]_i_1_n_0 ),
.D(s00_axi_wdata[4]),
.Q(slv_reg3[4]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg3_reg[5]
(.C(s00_axi_aclk),
.CE(\slv_reg3[7]_i_1_n_0 ),
.D(s00_axi_wdata[5]),
.Q(slv_reg3[5]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg3_reg[6]
(.C(s00_axi_aclk),
.CE(\slv_reg3[7]_i_1_n_0 ),
.D(s00_axi_wdata[6]),
.Q(slv_reg3[6]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg3_reg[7]
(.C(s00_axi_aclk),
.CE(\slv_reg3[7]_i_1_n_0 ),
.D(s00_axi_wdata[7]),
.Q(slv_reg3[7]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg3_reg[8]
(.C(s00_axi_aclk),
.CE(\slv_reg3[15]_i_1_n_0 ),
.D(s00_axi_wdata[8]),
.Q(slv_reg3[8]),
.R(\slv_reg0[7]_i_1_n_0 ));
FDRE \slv_reg3_reg[9]
(.C(s00_axi_aclk),
.CE(\slv_reg3[15]_i_1_n_0 ),
.D(s00_axi_wdata[9]),
.Q(slv_reg3[9]),
.R(\slv_reg0[7]_i_1_n_0 ));
LUT3 #(
.INIT(8'h40))
slv_reg_rden
(.I0(s00_axi_rvalid),
.I1(s00_axi_arvalid),
.I2(S_AXI_ARREADY),
.O(slv_reg_rden__0));
endmodule
`ifndef GLBL
`define GLBL
`timescale 1 ps / 1 ps
module glbl ();
parameter ROC_WIDTH = 100000;
parameter TOC_WIDTH = 0;
//-------- STARTUP Globals --------------
wire GSR;
wire GTS;
wire GWE;
wire PRLD;
tri1 p_up_tmp;
tri (weak1, strong0) PLL_LOCKG = p_up_tmp;
wire PROGB_GLBL;
wire CCLKO_GLBL;
wire FCSBO_GLBL;
wire [3:0] DO_GLBL;
wire [3:0] DI_GLBL;
reg GSR_int;
reg GTS_int;
reg PRLD_int;
//-------- JTAG Globals --------------
wire JTAG_TDO_GLBL;
wire JTAG_TCK_GLBL;
wire JTAG_TDI_GLBL;
wire JTAG_TMS_GLBL;
wire JTAG_TRST_GLBL;
reg JTAG_CAPTURE_GLBL;
reg JTAG_RESET_GLBL;
reg JTAG_SHIFT_GLBL;
reg JTAG_UPDATE_GLBL;
reg JTAG_RUNTEST_GLBL;
reg JTAG_SEL1_GLBL = 0;
reg JTAG_SEL2_GLBL = 0 ;
reg JTAG_SEL3_GLBL = 0;
reg JTAG_SEL4_GLBL = 0;
reg JTAG_USER_TDO1_GLBL = 1'bz;
reg JTAG_USER_TDO2_GLBL = 1'bz;
reg JTAG_USER_TDO3_GLBL = 1'bz;
reg JTAG_USER_TDO4_GLBL = 1'bz;
assign (strong1, weak0) GSR = GSR_int;
assign (strong1, weak0) GTS = GTS_int;
assign (weak1, weak0) PRLD = PRLD_int;
initial begin
GSR_int = 1'b1;
PRLD_int = 1'b1;
#(ROC_WIDTH)
GSR_int = 1'b0;
PRLD_int = 1'b0;
end
initial begin
GTS_int = 1'b1;
#(TOC_WIDTH)
GTS_int = 1'b0;
end
endmodule
`endif
|
/**
* Copyright 2020 The SkyWater PDK Authors
*
* Licensed under the Apache License, Version 2.0 (the "License");
* you may not use this file except in compliance with the License.
* You may obtain a copy of the License at
*
* https://www.apache.org/licenses/LICENSE-2.0
*
* Unless required by applicable law or agreed to in writing, software
* distributed under the License is distributed on an "AS IS" BASIS,
* WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
* See the License for the specific language governing permissions and
* limitations under the License.
*
* SPDX-License-Identifier: Apache-2.0
*/
`ifndef SKY130_FD_SC_HS__CLKDLYINV3SD3_TB_V
`define SKY130_FD_SC_HS__CLKDLYINV3SD3_TB_V
/**
* clkdlyinv3sd3: Clock Delay Inverter 3-stage 0.50um length inner
* stage gate.
*
* Autogenerated test bench.
*
* WARNING: This file is autogenerated, do not modify directly!
*/
`timescale 1ns / 1ps
`default_nettype none
`include "sky130_fd_sc_hs__clkdlyinv3sd3.v"
module top();
// Inputs are registered
reg A;
reg VPWR;
reg VGND;
// Outputs are wires
wire Y;
initial
begin
// Initial state is x for all inputs.
A = 1'bX;
VGND = 1'bX;
VPWR = 1'bX;
#20 A = 1'b0;
#40 VGND = 1'b0;
#60 VPWR = 1'b0;
#80 A = 1'b1;
#100 VGND = 1'b1;
#120 VPWR = 1'b1;
#140 A = 1'b0;
#160 VGND = 1'b0;
#180 VPWR = 1'b0;
#200 VPWR = 1'b1;
#220 VGND = 1'b1;
#240 A = 1'b1;
#260 VPWR = 1'bx;
#280 VGND = 1'bx;
#300 A = 1'bx;
end
sky130_fd_sc_hs__clkdlyinv3sd3 dut (.A(A), .VPWR(VPWR), .VGND(VGND), .Y(Y));
endmodule
`default_nettype wire
`endif // SKY130_FD_SC_HS__CLKDLYINV3SD3_TB_V
|
/**
* Copyright 2020 The SkyWater PDK Authors
*
* Licensed under the Apache License, Version 2.0 (the "License");
* you may not use this file except in compliance with the License.
* You may obtain a copy of the License at
*
* https://www.apache.org/licenses/LICENSE-2.0
*
* Unless required by applicable law or agreed to in writing, software
* distributed under the License is distributed on an "AS IS" BASIS,
* WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
* See the License for the specific language governing permissions and
* limitations under the License.
*
* SPDX-License-Identifier: Apache-2.0
*/
`ifndef SKY130_FD_SC_LP__FA_4_V
`define SKY130_FD_SC_LP__FA_4_V
/**
* fa: Full adder.
*
* Verilog wrapper for fa with size of 4 units.
*
* WARNING: This file is autogenerated, do not modify directly!
*/
`timescale 1ns / 1ps
`default_nettype none
`include "sky130_fd_sc_lp__fa.v"
`ifdef USE_POWER_PINS
/*********************************************************/
`celldefine
module sky130_fd_sc_lp__fa_4 (
COUT,
SUM ,
A ,
B ,
CIN ,
VPWR,
VGND,
VPB ,
VNB
);
output COUT;
output SUM ;
input A ;
input B ;
input CIN ;
input VPWR;
input VGND;
input VPB ;
input VNB ;
sky130_fd_sc_lp__fa base (
.COUT(COUT),
.SUM(SUM),
.A(A),
.B(B),
.CIN(CIN),
.VPWR(VPWR),
.VGND(VGND),
.VPB(VPB),
.VNB(VNB)
);
endmodule
`endcelldefine
/*********************************************************/
`else // If not USE_POWER_PINS
/*********************************************************/
`celldefine
module sky130_fd_sc_lp__fa_4 (
COUT,
SUM ,
A ,
B ,
CIN
);
output COUT;
output SUM ;
input A ;
input B ;
input CIN ;
// Voltage supply signals
supply1 VPWR;
supply0 VGND;
supply1 VPB ;
supply0 VNB ;
sky130_fd_sc_lp__fa base (
.COUT(COUT),
.SUM(SUM),
.A(A),
.B(B),
.CIN(CIN)
);
endmodule
`endcelldefine
/*********************************************************/
`endif // USE_POWER_PINS
`default_nettype wire
`endif // SKY130_FD_SC_LP__FA_4_V
|
/////////////////////////////////////////////////////////////////////
//// ////
//// WISHBONE AC 97 Controller ////
//// Output FIFO ////
//// ////
//// ////
//// Author: Rudolf Usselmann ////
//// [email protected] ////
//// ////
//// ////
//// Downloaded from: http://www.opencores.org/cores/ac97_ctrl/ ////
//// ////
/////////////////////////////////////////////////////////////////////
//// ////
//// Copyright (C) 2000-2002 Rudolf Usselmann ////
//// www.asics.ws ////
//// [email protected] ////
//// ////
//// This source file may be used and distributed without ////
//// restriction provided that this copyright statement is not ////
//// removed from the file and that any derivative work contains ////
//// the original copyright notice and the associated disclaimer.////
//// ////
//// THIS SOFTWARE IS PROVIDED ``AS IS'' AND WITHOUT ANY ////
//// EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED ////
//// TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS ////
//// FOR A PARTICULAR PURPOSE. IN NO EVENT SHALL THE AUTHOR ////
//// OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, ////
//// INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES ////
//// (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE ////
//// GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR ////
//// BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF ////
//// LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT ////
//// (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT ////
//// OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE ////
//// POSSIBILITY OF SUCH DAMAGE. ////
//// ////
/////////////////////////////////////////////////////////////////////
// CVS Log
//
// $Id: ac97_in_fifo.v,v 1.5 2002/11/14 17:10:12 rudi Exp $
//
// $Date: 2002/11/14 17:10:12 $
// $Revision: 1.5 $
// $Author: rudi $
// $Locker: $
// $State: Exp $
//
// Change History:
// $Log: ac97_in_fifo.v,v $
// Revision 1.5 2002/11/14 17:10:12 rudi
// Fixed a bug in the IN-FIFO - 18 bit samples where not alligned correctly.
//
// Revision 1.4 2002/09/19 06:30:56 rudi
// Fixed a bug reported by Igor. Apparently this bug only shows up when
// the WB clock is very low (2x bit_clk). Updated Copyright header.
//
// Revision 1.3 2002/03/11 03:21:22 rudi
//
// - Added defines to select fifo depth between 4, 8 and 16 entries.
//
// Revision 1.2 2002/03/05 04:44:05 rudi
//
// - Fixed the order of the thrash hold bits to match the spec.
// - Many minor synthesis cleanup items ...
//
// Revision 1.1 2001/08/03 06:54:50 rudi
//
//
// - Changed to new directory structure
//
// Revision 1.1.1.1 2001/05/19 02:29:14 rudi
// Initial Checkin
//
//
//
//
`include "ac97_defines.v"
`ifdef AC97_IN_FIFO_DEPTH_4
// 4 entry deep verion of the input FIFO
module ac97_in_fifo(clk, rst, en, mode, din, we, dout, re, status, full, empty);
input clk, rst;
input en;
input [1:0] mode;
input [19:0] din;
input we;
output [31:0] dout;
input re;
output [1:0] status;
output full;
output empty;
////////////////////////////////////////////////////////////////////
//
// Local Wires
//
reg [31:0] mem[0:3];
reg [31:0] dout;
reg [3:0] wp;
reg [2:0] rp;
wire [3:0] wp_p1;
reg [1:0] status;
reg [15:0] din_tmp1;
reg [31:0] din_tmp;
wire m16b;
reg full, empty;
////////////////////////////////////////////////////////////////////
//
// Misc Logic
//
assign m16b = (mode == 2'h0); // 16 Bit Mode
always @(posedge clk)
if(!en) wp <= #1 4'h0;
else
if(we) wp <= #1 wp_p1;
assign wp_p1 = m16b ? (wp + 4'h1) : (wp + 4'h2);
always @(posedge clk)
if(!en) rp <= #1 3'h0;
else
if(re) rp <= #1 rp + 3'h1;
always @(posedge clk)
status <= #1 ((rp[1:0] - wp[2:1]) - 2'h1);
always @(posedge clk)
empty <= #1 (wp[3:1] == rp[2:0]) & (m16b ? !wp[0] : 1'b0);
always @(posedge clk)
full <= #1 (wp[2:1] == rp[1:0]) & (wp[3] != rp[2]);
// Fifo Output
always @(posedge clk)
dout <= #1 mem[ rp[1:0] ];
// Fifo Input Half Word Latch
always @(posedge clk)
if(we & !wp[0]) din_tmp1 <= #1 din[19:4];
always @(mode or din_tmp1 or din)
case(mode) // synopsys parallel_case full_case
2'h0: din_tmp = {din[19:4], din_tmp1}; // 16 Bit Output
2'h1: din_tmp = {14'h0, din[19:2]}; // 18 bit Output
2'h2: din_tmp = {11'h0, din[19:0]}; // 20 Bit Output
endcase
always @(posedge clk)
if(we & (!m16b | (m16b & wp[0]) ) ) mem[ wp[2:1] ] <= #1 din_tmp;
endmodule
`endif
`ifdef AC97_IN_FIFO_DEPTH_8
// 8 entry deep verion of the input FIFO
module ac97_in_fifo(clk, rst, en, mode, din, we, dout, re, status, full, empty);
input clk, rst;
input en;
input [1:0] mode;
input [19:0] din;
input we;
output [31:0] dout;
input re;
output [1:0] status;
output full;
output empty;
////////////////////////////////////////////////////////////////////
//
// Local Wires
//
reg [31:0] mem[0:7];
reg [31:0] dout;
reg [4:0] wp;
reg [3:0] rp;
wire [4:0] wp_p1;
reg [1:0] status;
reg [15:0] din_tmp1;
reg [31:0] din_tmp;
wire m16b;
reg full, empty;
////////////////////////////////////////////////////////////////////
//
// Misc Logic
//
assign m16b = (mode == 2'h0); // 16 Bit Mode
always @(posedge clk)
if(!en) wp <= #1 5'h0;
else
if(we) wp <= #1 wp_p1;
assign wp_p1 = m16b ? (wp + 5'h1) : (wp + 5'h2);
always @(posedge clk)
if(!en) rp <= #1 4'h0;
else
if(re) rp <= #1 rp + 4'h1;
always @(posedge clk)
status <= #1 ((rp[2:1] - wp[3:2]) - 2'h1);
always @(posedge clk)
empty <= #1 (wp[4:1] == rp[3:0]) & (m16b ? !wp[0] : 1'b0);
always @(posedge clk)
full <= #1 (wp[3:1] == rp[2:0]) & (wp[4] != rp[3]);
// Fifo Output
always @(posedge clk)
dout <= #1 mem[ rp[2:0] ];
// Fifo Input Half Word Latch
always @(posedge clk)
if(we & !wp[0]) din_tmp1 <= #1 din[19:4];
always @(mode or din_tmp1 or din)
case(mode) // synopsys parallel_case full_case
2'h0: din_tmp = {din[19:4], din_tmp1}; // 16 Bit Output
2'h1: din_tmp = {14'h0, din[19:2]}; // 18 bit Output
2'h2: din_tmp = {11'h0, din[19:0]}; // 20 Bit Output
endcase
always @(posedge clk)
if(we & (!m16b | (m16b & wp[0]) ) ) mem[ wp[3:1] ] <= #1 din_tmp;
endmodule
`endif
`ifdef AC97_IN_FIFO_DEPTH_16
// 16 entry deep verion of the input FIFO
module ac97_in_fifo(clk, rst, en, mode, din, we, dout, re, status, full, empty);
input clk, rst;
input en;
input [1:0] mode;
input [19:0] din;
input we;
output [31:0] dout;
input re;
output [1:0] status;
output full;
output empty;
////////////////////////////////////////////////////////////////////
//
// Local Wires
//
reg [31:0] mem[0:15];
reg [31:0] dout;
reg [5:0] wp;
reg [4:0] rp;
wire [5:0] wp_p1;
reg [1:0] status;
reg [15:0] din_tmp1;
reg [31:0] din_tmp;
wire m16b;
reg full, empty;
////////////////////////////////////////////////////////////////////
//
// Misc Logic
//
assign m16b = (mode == 2'h0); // 16 Bit Mode
always @(posedge clk)
if(!en) wp <= #1 6'h0;
else
if(we) wp <= #1 wp_p1;
assign wp_p1 = m16b ? (wp + 6'h1) : (wp + 6'h2);
always @(posedge clk)
if(!en) rp <= #1 5'h0;
else
if(re) rp <= #1 rp + 5'h1;
always @(posedge clk)
status <= #1 ((rp[3:2] - wp[4:3]) - 2'h1);
always @(posedge clk)
empty <= #1 (wp[5:1] == rp[4:0]) & (m16b ? !wp[0] : 1'b0);
always @(posedge clk)
full <= #1 (wp[4:1] == rp[3:0]) & (wp[5] != rp[4]);
// Fifo Output
always @(posedge clk)
dout <= #1 mem[ rp[3:0] ];
// Fifo Input Half Word Latch
always @(posedge clk)
if(we & !wp[0]) din_tmp1 <= #1 din[19:4];
always @(mode or din_tmp1 or din)
case(mode) // synopsys parallel_case full_case
2'h0: din_tmp = {din[19:4], din_tmp1}; // 16 Bit Output
2'h1: din_tmp = {14'h0, din[19:2]}; // 18 bit Output
2'h2: din_tmp = {11'h0, din[19:0]}; // 20 Bit Output
endcase
always @(posedge clk)
if(we & (!m16b | (m16b & wp[0]) ) ) mem[ wp[4:1] ] <= #1 din_tmp;
endmodule
`endif
|
`timescale 1ns / 1ps
// NES Controller SIPO //
// Developed by Michael Swan //
module nes_controller(
input master_clock,
// Device connections
output data_clock,
output data_latch,
input serial_data,
// Data output
output reg [7:0] button_state,
output update_clock
);
// Unit Parameters //
parameter Hz = 1;
parameter KHz = 1000*Hz;
parameter MHz = 1000*KHz;
// Context-sensitive Parameters //
parameter MASTER_CLOCK_FREQUENCY = 100*MHz; // USER VARIABLE
parameter OUTPUT_UPDATE_FREQUENCY = 120*Hz; // USER VARIABLE
// Clock divider register size
parameter DIVIDER_EXPONENT = log2( (MASTER_CLOCK_FREQUENCY / OUTPUT_UPDATE_FREQUENCY) / 10 ) - 2;
// Generate a clock for generating the data clock and sampling the controller's output
reg [DIVIDER_EXPONENT:0] sample_count;
wire sample_clock = sample_count[DIVIDER_EXPONENT];
always @(posedge master_clock) sample_count <= sample_count + 1;
// Keep track of the stage of the cycle
reg [3:0] cycle_stage;
reg [7:0] data;
// Generate control signals for the three phases
wire latch_phase = cycle_stage == 0;
wire data_phase = cycle_stage >= 1 & cycle_stage <= 8;
wire end_phase = cycle_stage == 9;
// Handle inputs from the controller
always @(posedge sample_clock) begin
if(latch_phase) data <= 4'h0;
else if(data_phase) data <= {data[6:0], serial_data};
else if(end_phase) begin
cycle_stage <= 4'h0;
button_state[7:0] <= data;
end
cycle_stage <= cycle_stage + 1;
end
// Generate output signals
assign data_latch = latch_phase;
assign data_clock = data_phase & sample_clock;
assign update_clock = sample_clock;
// Helper functions
function integer log2;
input [31:0] value;
begin
value = value - 1;
for (log2 = 0; value > 0; log2 = log2 + 1) begin
value = value >> 1;
end
end
endfunction
endmodule
|
module ADT7410 (
(* intersynth_port = "Reset_n_i" *)
input Reset_n_i,
(* intersynth_port = "Clk_i" *)
input Clk_i,
(* intersynth_port = "ReconfModuleIn_s", intersynth_conntype = "Bit" *)
input Enable_i,
(* intersynth_port = "ReconfModuleIRQs_s", intersynth_conntype = "Bit" *)
output CpuIntr_o,
(* intersynth_port = "I2C_ReceiveSend_n", intersynth_conntype = "Bit" *)
output I2C_ReceiveSend_n_o,
(* intersynth_port = "I2C_ReadCount", intersynth_conntype = "Byte" *)
output[7:0] I2C_ReadCount_o,
(* intersynth_port = "I2C_StartProcess", intersynth_conntype = "Bit" *)
output I2C_StartProcess_o,
(* intersynth_port = "I2C_Busy", intersynth_conntype = "Bit" *)
input I2C_Busy_i,
(* intersynth_port = "I2C_FIFOReadNext", intersynth_conntype = "Bit" *)
output I2C_FIFOReadNext_o,
(* intersynth_port = "I2C_FIFOWrite", intersynth_conntype = "Bit" *)
output I2C_FIFOWrite_o,
(* intersynth_port = "I2C_DataIn", intersynth_conntype = "Byte" *)
output[7:0] I2C_Data_o,
(* intersynth_port = "I2C_DataOut", intersynth_conntype = "Byte" *)
input[7:0] I2C_Data_i,
(* intersynth_port = "I2C_Error", intersynth_conntype = "Bit" *)
input I2C_Error_i,
(* intersynth_param = "PeriodCounterPreset_i", intersynth_conntype = "Word" *)
input[15:0] PeriodCounterPreset_i,
(* intersynth_param = "SensorValue_o", intersynth_conntype = "Word" *)
output[15:0] SensorValue_o,
(* intersynth_param = "Threshold_i", intersynth_conntype = "Word" *)
input[15:0] Threshold_i,
(* intersynth_param = "WaitCounterPreset_i", intersynth_conntype = "Word" *)
input[15:0] WaitCounterPreset_i
);
wire I2CFSM_Start_s;
wire I2CFSM_Done_s;
wire I2CFSM_Error_s;
wire [7:0] I2CFSM_Byte0_s;
wire [7:0] I2CFSM_Byte1_s;
I2CFSM I2CFSM_1 (
.Reset_n_i (Reset_n_i),
.Clk_i (Clk_i),
// FSM control
.Start_i (I2CFSM_Start_s),
.Done_o (I2CFSM_Done_s),
.Error_o (I2CFSM_Error_s),
.Byte0_o (I2CFSM_Byte0_s),
.Byte1_o (I2CFSM_Byte1_s),
// to/from I2C_Master
// I2C control
.I2C_ReceiveSend_n_o (I2C_ReceiveSend_n_o),
.I2C_ReadCount_o (I2C_ReadCount_o),
.I2C_StartProcess_o (I2C_StartProcess_o),
.I2C_Busy_i (I2C_Busy_i),
// I2C FIFO
.I2C_FIFOReadNext_o (I2C_FIFOReadNext_o),
.I2C_FIFOWrite_o (I2C_FIFOWrite_o),
.I2C_Data_o (I2C_Data_o),
.I2C_Data_i (I2C_Data_i),
// I2C error
.I2C_Error_i (I2C_Error_i),
// parameters
.ParamCounterPreset_i (WaitCounterPreset_i)
);
SensorFSM #(
.DataWidth (8)
) SensorFSM_1 (
.Reset_n_i (Reset_n_i),
.Clk_i (Clk_i),
.Enable_i (Enable_i),
.CpuIntr_o (CpuIntr_o),
.SensorValue_o (SensorValue_o),
.MeasureFSM_Start_o (I2CFSM_Start_s),
.MeasureFSM_Done_i (I2CFSM_Done_s),
.MeasureFSM_Error_i (I2CFSM_Error_s),
.MeasureFSM_Byte0_i (I2CFSM_Byte0_s),
.MeasureFSM_Byte1_i (I2CFSM_Byte1_s),
// parameters
.ParamThreshold_i (Threshold_i),
.ParamCounterPreset_i(PeriodCounterPreset_i)
);
endmodule
|
/*
Copyright (c) 2014 Alex Forencich
Permission is hereby granted, free of charge, to any person obtaining a copy
of this software and associated documentation files (the "Software"), to deal
in the Software without restriction, including without limitation the rights
to use, copy, modify, merge, publish, distribute, sublicense, and/or sell
copies of the Software, and to permit persons to whom the Software is
furnished to do so, subject to the following conditions:
The above copyright notice and this permission notice shall be included in
all copies or substantial portions of the Software.
THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY
FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL THE
AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM,
OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN
THE SOFTWARE.
*/
// Language: Verilog 2001
`timescale 1 ns / 1 ps
module test_axis_async_frame_fifo;
// Inputs
reg input_clk = 0;
reg input_rst = 0;
reg output_clk = 0;
reg output_rst = 0;
reg [7:0] current_test = 0;
reg [7:0] input_axis_tdata = 0;
reg input_axis_tvalid = 0;
reg input_axis_tlast = 0;
reg input_axis_tuser = 0;
reg output_axis_tready = 0;
// Outputs
wire input_axis_tready;
wire [7:0] output_axis_tdata;
wire output_axis_tvalid;
wire output_axis_tlast;
initial begin
// myhdl integration
$from_myhdl(input_clk,
input_rst,
output_clk,
output_rst,
current_test,
input_axis_tdata,
input_axis_tvalid,
input_axis_tlast,
input_axis_tuser,
output_axis_tready);
$to_myhdl(input_axis_tready,
output_axis_tdata,
output_axis_tvalid,
output_axis_tlast);
// dump file
$dumpfile("test_axis_async_frame_fifo.lxt");
$dumpvars(0, test_axis_async_frame_fifo);
end
axis_async_frame_fifo #(
.ADDR_WIDTH(9),
.DATA_WIDTH(8),
.DROP_WHEN_FULL(0)
)
UUT (
// AXI input
.input_clk(input_clk),
.input_rst(input_rst),
.input_axis_tdata(input_axis_tdata),
.input_axis_tvalid(input_axis_tvalid),
.input_axis_tready(input_axis_tready),
.input_axis_tlast(input_axis_tlast),
.input_axis_tuser(input_axis_tuser),
// AXI output
.output_clk(output_clk),
.output_rst(output_rst),
.output_axis_tdata(output_axis_tdata),
.output_axis_tvalid(output_axis_tvalid),
.output_axis_tready(output_axis_tready),
.output_axis_tlast(output_axis_tlast)
);
endmodule
|
`include "top/config_soc.v"
module c5sx_soc(
///////////////////////////////////////////////////////////////////////////////
////////////////////////////////////////////////////////////////////////////////
////////////////////////////////////////////////////////////////////////////////
//////////////////// HPS Interface ////////////////////////////
////////////////////////////////////////////////////////////////////////////////
////////////////////////////////////////////////////////////////////////////////
////////////////////////////////////////////////////////////////////////////////
// input wire reset_reset_n, // reset.reset_n
// input wire clk_clk, // clk.clk
output wire [14:0] memory_mem_a, // memory.mem_a
output wire [2:0] memory_mem_ba, // .mem_ba
output wire memory_mem_ck, // .mem_ck
output wire memory_mem_ck_n, // .mem_ck_n
output wire memory_mem_cke, // .mem_cke
output wire memory_mem_cs_n, // .mem_cs_n
output wire memory_mem_ras_n, // .mem_ras_n
output wire memory_mem_cas_n, // .mem_cas_n
output wire memory_mem_we_n, // .mem_we_n
output wire memory_mem_reset_n, // .mem_reset_n
inout wire [31:0] memory_mem_dq, // .mem_dq
inout wire [3:0] memory_mem_dqs, // .mem_dqs
inout wire [3:0] memory_mem_dqs_n, // .mem_dqs_n
output wire memory_mem_odt, // .mem_odt
output wire [3:0] memory_mem_dm, // .mem_dm
input wire memory_oct_rzqin, // .oct_rzqin
output wire hps_0_hps_io_hps_io_emac1_inst_TX_CLK, // hps_0_hps_io.hps_io_emac1_inst_TX_CLK
output wire hps_0_hps_io_hps_io_emac1_inst_TXD0, // .hps_io_emac1_inst_TXD0
output wire hps_0_hps_io_hps_io_emac1_inst_TXD1, // .hps_io_emac1_inst_TXD1
output wire hps_0_hps_io_hps_io_emac1_inst_TXD2, // .hps_io_emac1_inst_TXD2
output wire hps_0_hps_io_hps_io_emac1_inst_TXD3, // .hps_io_emac1_inst_TXD3
input wire hps_0_hps_io_hps_io_emac1_inst_RXD0, // .hps_io_emac1_inst_RXD0
inout wire hps_0_hps_io_hps_io_emac1_inst_MDIO, // .hps_io_emac1_inst_MDIO
output wire hps_0_hps_io_hps_io_emac1_inst_MDC, // .hps_io_emac1_inst_MDC
input wire hps_0_hps_io_hps_io_emac1_inst_RX_CTL, // .hps_io_emac1_inst_RX_CTL
output wire hps_0_hps_io_hps_io_emac1_inst_TX_CTL, // .hps_io_emac1_inst_TX_CTL
input wire hps_0_hps_io_hps_io_emac1_inst_RX_CLK, // .hps_io_emac1_inst_RX_CLK
input wire hps_0_hps_io_hps_io_emac1_inst_RXD1, // .hps_io_emac1_inst_RXD1
input wire hps_0_hps_io_hps_io_emac1_inst_RXD2, // .hps_io_emac1_inst_RXD2
input wire hps_0_hps_io_hps_io_emac1_inst_RXD3, // .hps_io_emac1_inst_RXD3
inout wire hps_0_hps_io_hps_io_qspi_inst_IO0, // .hps_io_qspi_inst_IO0
inout wire hps_0_hps_io_hps_io_qspi_inst_IO1, // .hps_io_qspi_inst_IO1
inout wire hps_0_hps_io_hps_io_qspi_inst_IO2, // .hps_io_qspi_inst_IO2
inout wire hps_0_hps_io_hps_io_qspi_inst_IO3, // .hps_io_qspi_inst_IO3
output wire hps_0_hps_io_hps_io_qspi_inst_SS0, // .hps_io_qspi_inst_SS0
output wire hps_0_hps_io_hps_io_qspi_inst_CLK, // .hps_io_qspi_inst_CLK
inout wire hps_0_hps_io_hps_io_sdio_inst_CMD, // .hps_io_sdio_inst_CMD
inout wire hps_0_hps_io_hps_io_sdio_inst_D0, // .hps_io_sdio_inst_D0
inout wire hps_0_hps_io_hps_io_sdio_inst_D1, // .hps_io_sdio_inst_D1
output wire hps_0_hps_io_hps_io_sdio_inst_CLK, // .hps_io_sdio_inst_CLK
inout wire hps_0_hps_io_hps_io_sdio_inst_D2, // .hps_io_sdio_inst_D2
inout wire hps_0_hps_io_hps_io_sdio_inst_D3, // .hps_io_sdio_inst_D3
inout wire hps_0_hps_io_hps_io_usb1_inst_D0, // .hps_io_usb1_inst_D0
inout wire hps_0_hps_io_hps_io_usb1_inst_D1, // .hps_io_usb1_inst_D1
inout wire hps_0_hps_io_hps_io_usb1_inst_D2, // .hps_io_usb1_inst_D2
inout wire hps_0_hps_io_hps_io_usb1_inst_D3, // .hps_io_usb1_inst_D3
inout wire hps_0_hps_io_hps_io_usb1_inst_D4, // .hps_io_usb1_inst_D4
inout wire hps_0_hps_io_hps_io_usb1_inst_D5, // .hps_io_usb1_inst_D5
inout wire hps_0_hps_io_hps_io_usb1_inst_D6, // .hps_io_usb1_inst_D6
inout wire hps_0_hps_io_hps_io_usb1_inst_D7, // .hps_io_usb1_inst_D7
input wire hps_0_hps_io_hps_io_usb1_inst_CLK, // .hps_io_usb1_inst_CLK
output wire hps_0_hps_io_hps_io_usb1_inst_STP, // .hps_io_usb1_inst_STP
input wire hps_0_hps_io_hps_io_usb1_inst_DIR, // .hps_io_usb1_inst_DIR
input wire hps_0_hps_io_hps_io_usb1_inst_NXT, // .hps_io_usb1_inst_NXT
output wire hps_0_hps_io_hps_io_spim0_inst_CLK, // .hps_io_spim0_inst_CLK
output wire hps_0_hps_io_hps_io_spim0_inst_MOSI, // .hps_io_spim0_inst_MOSI
input wire hps_0_hps_io_hps_io_spim0_inst_MISO, // .hps_io_spim0_inst_MISO
output wire hps_0_hps_io_hps_io_spim0_inst_SS0, // .hps_io_spim0_inst_SS0
output wire hps_0_hps_io_hps_io_spim1_inst_CLK, // .hps_io_spim1_inst_CLK
output wire hps_0_hps_io_hps_io_spim1_inst_MOSI, // .hps_io_spim1_inst_MOSI
input wire hps_0_hps_io_hps_io_spim1_inst_MISO, // .hps_io_spim1_inst_MISO
output wire hps_0_hps_io_hps_io_spim1_inst_SS0, // .hps_io_spim1_inst_SS0
input wire hps_0_hps_io_hps_io_uart0_inst_RX, // .hps_io_uart0_inst_RX
output wire hps_0_hps_io_hps_io_uart0_inst_TX, // .hps_io_uart0_inst_TX
inout wire hps_0_hps_io_hps_io_i2c1_inst_SDA, // .hps_io_i2c1_inst_SDA
inout wire hps_0_hps_io_hps_io_i2c1_inst_SCL, // .hps_io_i2c1_inst_SCL
inout wire hps_0_hps_io_hps_io_gpio_inst_GPIO00, // .hps_io_gpio_inst_GPIO00
inout wire hps_0_hps_io_hps_io_gpio_inst_GPIO09, // .hps_io_gpio_inst_GPIO09
inout wire hps_0_hps_io_hps_io_gpio_inst_GPIO35, // .hps_io_gpio_inst_GPIO35
inout wire hps_0_hps_io_hps_io_gpio_inst_GPIO48, // .hps_io_gpio_inst_GPIO48
inout wire hps_0_hps_io_hps_io_gpio_inst_GPIO53, // .hps_io_gpio_inst_GPIO53
inout wire hps_0_hps_io_hps_io_gpio_inst_GPIO54, // .hps_io_gpio_inst_GPIO54
inout wire hps_0_hps_io_hps_io_gpio_inst_GPIO55, // .hps_io_gpio_inst_GPIO55
inout wire hps_0_hps_io_hps_io_gpio_inst_GPIO56, // .hps_io_gpio_inst_GPIO56
inout wire hps_0_hps_io_hps_io_gpio_inst_GPIO61, // .hps_io_gpio_inst_GPIO61
inout wire hps_0_hps_io_hps_io_gpio_inst_GPIO62, // .hps_io_gpio_inst_GPIO62
////////////////////////////////////////////////////////////////////////////////
////////////////////////////////////////////////////////////////////////////////
////////////////////////////////////////////////////////////////////////////////
//////////////////// FPGA Interface ////////////////////////////
////////////////////////////////////////////////////////////////////////////////
////////////////////////////////////////////////////////////////////////////////
////////////////////////////////////////////////////////////////////////////////
//FPGA-GPLL-CLK------------------------//X pins
input clk_100m_fpga, //2.5V //100 MHz (2nd copy to max)
input clk_50m_fpga, //2.5V //50MHz (2nd copy to max)
input clk_top1, //2.5V //156.25 MHz adjustable
input clk_bot1, //1.5V //100 MHz ajustable
input fpga_resetn, //2.5V //FPGA Reset Pushbutton
//////////////////// SiLabs Clock Generator I/F ///////////////////
output wire clk_i2c_sclk, // I2C Clock
inout wire clk_i2c_sdat, // I2C Data
`ifdef user_peripheral
//FPGA-User-IO-------------------------//14 pins //--------------------------
input [3:0] user_dipsw_fpga, //
output [3:0] user_led_fpga, //
input [3:0] user_pb_fpga, //
input wire irda_rxd, // IRDA Receive LED
output wire fan_ctrl, // control for fan
`endif
`ifdef ddr3
//FPGA-DDR3-400Mx32--------------------//74 pins //--------------------------
output [14:0] ddr3_fpga_a, //SSTL15 //Address
output [2:0] ddr3_fpga_ba, //SSTL15 //Bank Address
output ddr3_fpga_casn, //SSTL15 //Column Address Strobe
output ddr3_fpga_cke, //SSTL15 //Clock Enable
output ddr3_fpga_clk_n, //SSTL15 //Diff Clock - Neg
output ddr3_fpga_clk_p, //SSTL15 //Diff Clock - Pos
output ddr3_fpga_csn, //SSTL15 //Chip Select
output [3:0] ddr3_fpga_dm, //SSTL15 //Data Write Mask
inout [31:0] ddr3_fpga_dq, //SSTL15 //Data Bus
inout [3:0] ddr3_fpga_dqs_n, //SSTL15 //Diff Data Strobe - Neg
inout [3:0] ddr3_fpga_dqs_p, //SSTL15 //Diff Data Strobe - Pos
output ddr3_fpga_odt, //SSTL15 //On-Die Termination Enable
input ddr3_fpga_rasn, //SSTL15 //Row Address Strobe
input ddr3_fpga_resetn, //SSTL15 //Reset
input ddr3_fpga_wen, //SSTL15 //Write Enable
input ddr3_fpga_rzq, //OCT_rzqin //On-die termination enable
// input oct_rdn, //SSTL15 //On-die termination enable
// input oct_rup, //SSTL15 //On-die termination enable
`endif
`ifdef temp_sense
//////////////////// Temp. Sensor I/F ////////////////////
// SPI interface //
output wire temp_cs_n, // Chip Select
output wire temp_sclk, // Slave Clock
output wire temp_mosi, // Data Out
input wire temp_miso, // Data In
`endif
`ifdef vga
//////////////////// VIDEO ////////////////////
output wire vga_clk, // Video Clock
output wire vga_hs, // Horizontal Synch
output wire vga_vs, // Vertical Synch
output wire [7:0] vga_r, // Red
output wire [7:0] vga_g, // Green
output wire [7:0] vga_b, // Blue
output wire vga_blank_n, // Composite Blank Control
output wire vga_sync_n // Composite Synch Control
`endif
`ifdef audio
//////////////////// AUDIO ////////////////////
input wire aud_adcdat, // ADC Serial Data or I2C_SCLK
input wire aud_adclrck, // FDDR3e clock
input wire aud_bclk, // Bit Clock
output wire aud_dacdat, // DAC Serial Data
inout wire aud_daclrck, // FDDR3e Clock
output wire aud_i2c_sclk,
inout wire aud_i2c_sdat,
output wire aud_mute,
output wire aud_xck,
`endif
//
//`ifdef hsma
////HSMC-Port-A--------------------------////--------------------------
//// input [2:1] hsmc_clkin_n,
// input [2:1] hsmc_clkin_p,
//// output [2:1] hsmc_clkout_n,
// output [2:1] hsmc_clkout_p,
// input hsmc_clk_in0,
// output hsmc_clk_out0,
// inout [3:0] hsmc_d,
//`ifdef HSMC_XCVR
//// input [7:0] hsmc_gxb_rx_n,
// input [7:0] hsmc_gxb_rx_p,
//// output [7:0] hsmc_gxb_tx_n,
// output [7:0] hsmc_gxb_tx_p,
//// input hsmc_ref_clk_n,
// input hsmc_ref_clk_p,
//`endif
//// input [16:0] hsmc_rx_n,
// input [16:0] hsmc_rx_p,
// output hsmc_scl,
// inout hsmc_sda,
//// output [16:0] hsmc_tx_n,
// output [16:0] hsmc_tx_p ,
// `endif
//////////////////// QSPI Flash I/F ///////////////////
// inout wire [3:0] fpga_epqc_data, // Flash Data
// output wire fpga_epqc_dclk, // Data Clock
// output wire fpga_epqc_ncso // Chip Select
);
// internal wires and registers declaration
wire [1:0] fpga_debounced_buttons;
wire [3:0] fpga_led_internal;
wire hps_fpga_reset_n;
// connection of internal logics
// assign user_led_fpga = ~fpga_led_internal;
// Debounce logic to clean out glitches within 1ms
debounce debounce_inst (
.clk (clk_50m_fpga),
.reset_n (hps_fpga_reset_n),
.data_in (user_pb_fpga),
.data_out (fpga_debounced_buttons)
);
defparam debounce_inst.WIDTH = 2;
defparam debounce_inst.POLARITY = "LOW";
defparam debounce_inst.TIMEOUT = 50000; // at 50Mhz this is a debounce time of 1ms
defparam debounce_inst.TIMEOUT_WIDTH = 16; // ceil(log2(TIMEOUT))
pll_vga pll_vga_inst(
.refclk(clk_50m_fpga), // refclk.clk
.rst(1'b0), // reset.reset
.outclk_0(vga_clk_25m) // outclk0.clk
);
wire vga_clk_25m;
wire [7:0] vga_color;
soc_system u0 (
.clk_clk (clk_bot1), // clk.clk
.reset_reset_n (hps_fpga_reset_n), // reset.reset_n
.memory_mem_a (memory_mem_a), // memory.mem_a
.memory_mem_ba (memory_mem_ba), // .mem_ba
.memory_mem_ck (memory_mem_ck), // .mem_ck
.memory_mem_ck_n (memory_mem_ck_n), // .mem_ck_n
.memory_mem_cke (memory_mem_cke), // .mem_cke
.memory_mem_cs_n (memory_mem_cs_n), // .mem_cs_n
.memory_mem_ras_n (memory_mem_ras_n), // .mem_ras_n
.memory_mem_cas_n (memory_mem_cas_n), // .mem_cas_n
.memory_mem_we_n (memory_mem_we_n), // .mem_we_n
.memory_mem_reset_n (memory_mem_reset_n), // .mem_reset_n
.memory_mem_dq (memory_mem_dq), // .mem_dq
.memory_mem_dqs (memory_mem_dqs), // .mem_dqs
.memory_mem_dqs_n (memory_mem_dqs_n), // .mem_dqs_n
.memory_mem_odt (memory_mem_odt), // .mem_odt
.memory_mem_dm (memory_mem_dm), // .mem_dm
.memory_oct_rzqin (memory_oct_rzqin), // .oct_rzqin
.hps_0_hps_io_hps_io_emac1_inst_TX_CLK (hps_0_hps_io_hps_io_emac1_inst_TX_CLK), // hps_0_hps_io.hps_io_emac1_inst_TX_CLK
.hps_0_hps_io_hps_io_emac1_inst_TXD0 (hps_0_hps_io_hps_io_emac1_inst_TXD0), // .hps_io_emac1_inst_TXD0
.hps_0_hps_io_hps_io_emac1_inst_TXD1 (hps_0_hps_io_hps_io_emac1_inst_TXD1), // .hps_io_emac1_inst_TXD1
.hps_0_hps_io_hps_io_emac1_inst_TXD2 (hps_0_hps_io_hps_io_emac1_inst_TXD2), // .hps_io_emac1_inst_TXD2
.hps_0_hps_io_hps_io_emac1_inst_TXD3 (hps_0_hps_io_hps_io_emac1_inst_TXD3), // .hps_io_emac1_inst_TXD3
.hps_0_hps_io_hps_io_emac1_inst_RXD0 (hps_0_hps_io_hps_io_emac1_inst_RXD0), // .hps_io_emac1_inst_RXD0
.hps_0_hps_io_hps_io_emac1_inst_MDIO (hps_0_hps_io_hps_io_emac1_inst_MDIO), // .hps_io_emac1_inst_MDIO
.hps_0_hps_io_hps_io_emac1_inst_MDC (hps_0_hps_io_hps_io_emac1_inst_MDC), // .hps_io_emac1_inst_MDC
.hps_0_hps_io_hps_io_emac1_inst_RX_CTL (hps_0_hps_io_hps_io_emac1_inst_RX_CTL), // .hps_io_emac1_inst_RX_CTL
.hps_0_hps_io_hps_io_emac1_inst_TX_CTL (hps_0_hps_io_hps_io_emac1_inst_TX_CTL), // .hps_io_emac1_inst_TX_CTL
.hps_0_hps_io_hps_io_emac1_inst_RX_CLK (hps_0_hps_io_hps_io_emac1_inst_RX_CLK), // .hps_io_emac1_inst_RX_CLK
.hps_0_hps_io_hps_io_emac1_inst_RXD1 (hps_0_hps_io_hps_io_emac1_inst_RXD1), // .hps_io_emac1_inst_RXD1
.hps_0_hps_io_hps_io_emac1_inst_RXD2 (hps_0_hps_io_hps_io_emac1_inst_RXD2), // .hps_io_emac1_inst_RXD2
.hps_0_hps_io_hps_io_emac1_inst_RXD3 (hps_0_hps_io_hps_io_emac1_inst_RXD3), // .hps_io_emac1_inst_RXD3
.hps_0_hps_io_hps_io_qspi_inst_IO0 (hps_0_hps_io_hps_io_qspi_inst_IO0), // .hps_io_qspi_inst_IO0
.hps_0_hps_io_hps_io_qspi_inst_IO1 (hps_0_hps_io_hps_io_qspi_inst_IO1), // .hps_io_qspi_inst_IO1
.hps_0_hps_io_hps_io_qspi_inst_IO2 (hps_0_hps_io_hps_io_qspi_inst_IO2), // .hps_io_qspi_inst_IO2
.hps_0_hps_io_hps_io_qspi_inst_IO3 (hps_0_hps_io_hps_io_qspi_inst_IO3), // .hps_io_qspi_inst_IO3
.hps_0_hps_io_hps_io_qspi_inst_SS0 (hps_0_hps_io_hps_io_qspi_inst_SS0), // .hps_io_qspi_inst_SS0
.hps_0_hps_io_hps_io_qspi_inst_CLK (hps_0_hps_io_hps_io_qspi_inst_CLK), // .hps_io_qspi_inst_CLK
.hps_0_hps_io_hps_io_sdio_inst_CMD (hps_0_hps_io_hps_io_sdio_inst_CMD), // .hps_io_sdio_inst_CMD
.hps_0_hps_io_hps_io_sdio_inst_D0 (hps_0_hps_io_hps_io_sdio_inst_D0), // .hps_io_sdio_inst_D0
.hps_0_hps_io_hps_io_sdio_inst_D1 (hps_0_hps_io_hps_io_sdio_inst_D1), // .hps_io_sdio_inst_D1
.hps_0_hps_io_hps_io_sdio_inst_CLK (hps_0_hps_io_hps_io_sdio_inst_CLK), // .hps_io_sdio_inst_CLK
.hps_0_hps_io_hps_io_sdio_inst_D2 (hps_0_hps_io_hps_io_sdio_inst_D2), // .hps_io_sdio_inst_D2
.hps_0_hps_io_hps_io_sdio_inst_D3 (hps_0_hps_io_hps_io_sdio_inst_D3), // .hps_io_sdio_inst_D3
.hps_0_hps_io_hps_io_usb1_inst_D0 (hps_0_hps_io_hps_io_usb1_inst_D0), // .hps_io_usb1_inst_D0
.hps_0_hps_io_hps_io_usb1_inst_D1 (hps_0_hps_io_hps_io_usb1_inst_D1), // .hps_io_usb1_inst_D1
.hps_0_hps_io_hps_io_usb1_inst_D2 (hps_0_hps_io_hps_io_usb1_inst_D2), // .hps_io_usb1_inst_D2
.hps_0_hps_io_hps_io_usb1_inst_D3 (hps_0_hps_io_hps_io_usb1_inst_D3), // .hps_io_usb1_inst_D3
.hps_0_hps_io_hps_io_usb1_inst_D4 (hps_0_hps_io_hps_io_usb1_inst_D4), // .hps_io_usb1_inst_D4
.hps_0_hps_io_hps_io_usb1_inst_D5 (hps_0_hps_io_hps_io_usb1_inst_D5), // .hps_io_usb1_inst_D5
.hps_0_hps_io_hps_io_usb1_inst_D6 (hps_0_hps_io_hps_io_usb1_inst_D6), // .hps_io_usb1_inst_D6
.hps_0_hps_io_hps_io_usb1_inst_D7 (hps_0_hps_io_hps_io_usb1_inst_D7), // .hps_io_usb1_inst_D7
.hps_0_hps_io_hps_io_usb1_inst_CLK (hps_0_hps_io_hps_io_usb1_inst_CLK), // .hps_io_usb1_inst_CLK
.hps_0_hps_io_hps_io_usb1_inst_STP (hps_0_hps_io_hps_io_usb1_inst_STP), // .hps_io_usb1_inst_STP
.hps_0_hps_io_hps_io_usb1_inst_DIR (hps_0_hps_io_hps_io_usb1_inst_DIR), // .hps_io_usb1_inst_DIR
.hps_0_hps_io_hps_io_usb1_inst_NXT (hps_0_hps_io_hps_io_usb1_inst_NXT), // .hps_io_usb1_inst_NXT
.hps_0_hps_io_hps_io_spim0_inst_CLK (hps_0_hps_io_hps_io_spim0_inst_CLK), // .hps_io_spim0_inst_CLK
.hps_0_hps_io_hps_io_spim0_inst_MOSI (hps_0_hps_io_hps_io_spim0_inst_MOSI), // .hps_io_spim0_inst_MOSI
.hps_0_hps_io_hps_io_spim0_inst_MISO (hps_0_hps_io_hps_io_spim0_inst_MISO), // .hps_io_spim0_inst_MISO
.hps_0_hps_io_hps_io_spim0_inst_SS0 (hps_0_hps_io_hps_io_spim0_inst_SS0), // .hps_io_spim0_inst_SS0
.hps_0_hps_io_hps_io_spim1_inst_CLK (hps_0_hps_io_hps_io_spim1_inst_CLK), // .hps_io_spim1_inst_CLK
.hps_0_hps_io_hps_io_spim1_inst_MOSI (hps_0_hps_io_hps_io_spim1_inst_MOSI), // .hps_io_spim1_inst_MOSI
.hps_0_hps_io_hps_io_spim1_inst_MISO (hps_0_hps_io_hps_io_spim1_inst_MISO), // .hps_io_spim1_inst_MISO
.hps_0_hps_io_hps_io_spim1_inst_SS0 (hps_0_hps_io_hps_io_spim1_inst_SS0), // .hps_io_spim1_inst_SS0
.hps_0_hps_io_hps_io_uart0_inst_RX (hps_0_hps_io_hps_io_uart0_inst_RX), // .hps_io_uart0_inst_RX
.hps_0_hps_io_hps_io_uart0_inst_TX (hps_0_hps_io_hps_io_uart0_inst_TX), // .hps_io_uart0_inst_TX
.hps_0_hps_io_hps_io_i2c1_inst_SDA (hps_0_hps_io_hps_io_i2c1_inst_SDA), // .hps_io_i2c1_inst_SDA
.hps_0_hps_io_hps_io_i2c1_inst_SCL (hps_0_hps_io_hps_io_i2c1_inst_SCL), // .hps_io_i2c1_inst_SCL
.hps_0_hps_io_hps_io_gpio_inst_GPIO00 (hps_0_hps_io_hps_io_gpio_inst_GPIO00), // .hps_io_gpio_inst_GPIO00
.hps_0_hps_io_hps_io_gpio_inst_GPIO09 (hps_0_hps_io_hps_io_gpio_inst_GPIO09), // .hps_io_gpio_inst_GPIO09
.hps_0_hps_io_hps_io_gpio_inst_GPIO35 (hps_0_hps_io_hps_io_gpio_inst_GPIO35), // .hps_io_gpio_inst_GPIO35
.hps_0_hps_io_hps_io_gpio_inst_GPIO48 (hps_0_hps_io_hps_io_gpio_inst_GPIO48), // .hps_io_gpio_inst_GPIO48
.hps_0_hps_io_hps_io_gpio_inst_GPIO53 (hps_0_hps_io_hps_io_gpio_inst_GPIO53), // .hps_io_gpio_inst_GPIO53
.hps_0_hps_io_hps_io_gpio_inst_GPIO54 (hps_0_hps_io_hps_io_gpio_inst_GPIO54), // .hps_io_gpio_inst_GPIO54
.hps_0_hps_io_hps_io_gpio_inst_GPIO55 (hps_0_hps_io_hps_io_gpio_inst_GPIO55), // .hps_io_gpio_inst_GPIO55
.hps_0_hps_io_hps_io_gpio_inst_GPIO56 (hps_0_hps_io_hps_io_gpio_inst_GPIO56), // .hps_io_gpio_inst_GPIO56
.hps_0_hps_io_hps_io_gpio_inst_GPIO61 (hps_0_hps_io_hps_io_gpio_inst_GPIO61), // .hps_io_gpio_inst_GPIO61
.hps_0_hps_io_hps_io_gpio_inst_GPIO62 (hps_0_hps_io_hps_io_gpio_inst_GPIO62), // .hps_io_gpio_inst_GPIO62
.led_pio_external_connection_in_port (fpga_led_internal), // led_pio_external_connection.in_port
.led_pio_external_connection_out_port (fpga_led_internal), // led_pio_external_connection.out_port
.dipsw_pio_external_connection_export (user_dipsw_fpga), // fpga_dipsw_pio.export
.button_pio_external_connection_export (user_pb_fpga), // fpga_button_pio.export
.hps_0_h2f_reset_reset_n (hps_fpga_reset_n),
//itc
.alt_vip_itc_0_clocked_video_vid_clk (clk_65), // alt_vip_itc_0_clocked_video.vid_clk
.alt_vip_itc_0_clocked_video_vid_data ({vid_r,vid_g,vid_b}), // .vid_data
.alt_vip_itc_0_clocked_video_underflow (), // .underflow
.alt_vip_itc_0_clocked_video_vid_datavalid (vid_datavalid), // .vid_datavalid
.alt_vip_itc_0_clocked_video_vid_v_sync (vid_v_sync), // .vid_v_sync
.alt_vip_itc_0_clocked_video_vid_h_sync (vid_h_sync), // .vid_h_sync
.alt_vip_itc_0_clocked_video_vid_f (), // .vid_f
.alt_vip_itc_0_clocked_video_vid_h (), // .vid_h
.alt_vip_itc_0_clocked_video_vid_v (), // .vid_v
// fpga_DDR3
.clock_bridge_65_out_clk_clk (clk_65) // clock_bridge_148_5_out_clk.clk
);
wire clk_65;
wire [7:0] vid_r,vid_g,vid_b;
wire vid_v_sync ;
wire vid_h_sync ;
wire vid_datavalid;
assign fan_ctrl = 1'b1;
assign vga_blank_n = 1'b1;
assign vga_sync_n = 1'b0;
assign vga_clk = clk_65;
assign {vga_b,vga_g,vga_r} = {vid_b,vid_g,vid_r};
assign vga_vs = vid_v_sync;
assign vga_hs = vid_h_sync;
endmodule
|
/**
* ------------------------------------------------------------
* Copyright (c) All rights reserved
* SiLab, Institute of Physics, University of Bonn
* ------------------------------------------------------------
*/
`timescale 1ps/1ps
`default_nettype none
module bus_to_ip
#(
parameter BASEADDR = 0,
parameter HIGHADDR = 0,
parameter ABUSWIDTH = 16,
parameter DBUSWIDTH = 8
)
(
input wire BUS_RD,
input wire BUS_WR,
input wire [ABUSWIDTH-1:0] BUS_ADD,
inout wire [DBUSWIDTH-1:0] BUS_DATA,
output wire IP_RD,
output wire IP_WR,
output wire [ABUSWIDTH-1:0] IP_ADD,
output wire [DBUSWIDTH-1:0] IP_DATA_IN,
input wire [DBUSWIDTH-1:0] IP_DATA_OUT
);
wire CS;
assign CS = (BUS_ADD >= BASEADDR && BUS_ADD <= HIGHADDR);
assign IP_ADD = CS ? BUS_ADD - BASEADDR : {ABUSWIDTH{1'b0}};
assign IP_RD = CS ? BUS_RD : 1'b0;
assign IP_WR = CS ? BUS_WR: 1'b0;
assign IP_DATA_IN = BUS_DATA;
//assign BUS_DATA = (CS && BUS_WR) ? {DBUSWIDTH{1'bz}} : (CS ? IP_DATA_OUT : {DBUSWIDTH{1'bz}});
// This is same as above but for Icarus + cocotb this change is needed, and yes, in one line, bug?
reg [DBUSWIDTH-1:0] TMP; always@(*) TMP = (CS & BUS_WR) ? {DBUSWIDTH{1'bz}} : (CS ? IP_DATA_OUT : {DBUSWIDTH{1'bz}}); assign BUS_DATA = TMP;
endmodule
|
/* This module implements the VGA controller. It assumes a 25MHz clock is supplied as input.
*
* General approach:
* Go through each line of the screen and read the colour each pixel on that line should have from
* the Video memory. To do that for each (x,y) pixel on the screen convert (x,y) coordinate to
* a memory_address at which the pixel colour is stored in Video memory. Once the pixel colour is
* read from video memory its brightness is first increased before it is forwarded to the VGA DAC.
*/
module vga_controller( vga_clock, resetn, pixel_colour, memory_address,
VGA_R, VGA_G, VGA_B,
VGA_HS, VGA_VS, VGA_BLANK,
VGA_SYNC, VGA_CLK);
/* Screen resolution and colour depth parameters. */
parameter BITS_PER_COLOUR_CHANNEL = 1;
/* The number of bits per colour channel used to represent the colour of each pixel. A value
* of 1 means that Red, Green and Blue colour channels will use 1 bit each to represent the intensity
* of the respective colour channel. For BITS_PER_COLOUR_CHANNEL=1, the adapter can display 8 colours.
* In general, the adapter is able to use 2^(3*BITS_PER_COLOUR_CHANNEL) colours. The number of colours is
* limited by the screen resolution and the amount of on-chip memory available on the target device.
*/
parameter MONOCHROME = "FALSE";
/* Set this parameter to "TRUE" if you only wish to use black and white colours. Doing so will reduce
* the amount of memory you will use by a factor of 3. */
parameter RESOLUTION = "320x240";
/* Set this parameter to "160x120" or "320x240". It will cause the VGA adapter to draw each dot on
* the screen by using a block of 4x4 pixels ("160x120" resolution) or 2x2 pixels ("320x240" resolution).
* It effectively reduces the screen resolution to an integer fraction of 640x480. It was necessary
* to reduce the resolution for the Video Memory to fit within the on-chip memory limits.
*/
parameter USING_DE1 = "FALSE";
/* If set to "TRUE" it adjust the offset of the drawing mechanism to account for the differences
* between the DE2 and DE1 VGA digital to analogue converters. Set to "TRUE" if and only if
* you are running your circuit on a DE1 board. */
//--- Timing parameters.
/* Recall that the VGA specification requires a few more rows and columns are drawn
* when refreshing the screen than are actually present on the screen. This is necessary to
* generate the vertical and the horizontal syncronization signals. If you wish to use a
* display mode other than 640x480 you will need to modify the parameters below as well
* as change the frequency of the clock driving the monitor (VGA_CLK).
*/
parameter C_VERT_NUM_PIXELS = 11'd480;
parameter C_VERT_SYNC_START = 11'd493;
parameter C_VERT_SYNC_END = 11'd494; //(C_VERT_SYNC_START + 2 - 1);
parameter C_VERT_TOTAL_COUNT = 11'd525;
parameter C_HORZ_NUM_PIXELS = 11'd640;
parameter C_HORZ_SYNC_START = 11'd659;
parameter C_HORZ_SYNC_END = 11'd754; //(C_HORZ_SYNC_START + 96 - 1);
parameter C_HORZ_TOTAL_COUNT = 11'd800;
/*****************************************************************************/
/* Declare inputs and outputs. */
/*****************************************************************************/
input vga_clock, resetn;
input [((MONOCHROME == "TRUE") ? (0) : (BITS_PER_COLOUR_CHANNEL*3-1)):0] pixel_colour;
output [((RESOLUTION == "320x240") ? (16) : (14)):0] memory_address;
output reg [9:0] VGA_R;
output reg [9:0] VGA_G;
output reg [9:0] VGA_B;
output reg VGA_HS;
output reg VGA_VS;
output reg VGA_BLANK;
output VGA_SYNC, VGA_CLK;
/*****************************************************************************/
/* Local Signals. */
/*****************************************************************************/
reg VGA_HS1;
reg VGA_VS1;
reg VGA_BLANK1;
reg [9:0] xCounter, yCounter;
wire xCounter_clear;
wire yCounter_clear;
wire vcc;
reg [((RESOLUTION == "320x240") ? (8) : (7)):0] x;
reg [((RESOLUTION == "320x240") ? (7) : (6)):0] y;
/* Inputs to the converter. */
/*****************************************************************************/
/* Controller implementation. */
/*****************************************************************************/
assign vcc =1'b1;
/* A counter to scan through a horizontal line. */
always @(posedge vga_clock or negedge resetn)
begin
if (!resetn)
xCounter <= 10'd0;
else if (xCounter_clear)
xCounter <= 10'd0;
else
begin
xCounter <= xCounter + 1'b1;
end
end
assign xCounter_clear = (xCounter == (C_HORZ_TOTAL_COUNT-1));
/* A counter to scan vertically, indicating the row currently being drawn. */
always @(posedge vga_clock or negedge resetn)
begin
if (!resetn)
yCounter <= 10'd0;
else if (xCounter_clear && yCounter_clear)
yCounter <= 10'd0;
else if (xCounter_clear) //Increment when x counter resets
yCounter <= yCounter + 1'b1;
end
assign yCounter_clear = (yCounter == (C_VERT_TOTAL_COUNT-1));
/* Convert the xCounter/yCounter location from screen pixels (640x480) to our
* local dots (320x240 or 160x120). Here we effectively divide x/y coordinate by 2 or 4,
* depending on the resolution. */
always @(*)
begin
if (RESOLUTION == "320x240")
begin
x = xCounter[9:1];
y = yCounter[8:1];
end
else
begin
x = xCounter[9:2];
y = yCounter[8:2];
end
end
/* Change the (x,y) coordinate into a memory address. */
vga_address_translator controller_translator(
.x(x), .y(y), .mem_address(memory_address) );
defparam controller_translator.RESOLUTION = RESOLUTION;
/* Generate the vertical and horizontal synchronization pulses. */
always @(posedge vga_clock)
begin
//- Sync Generator (ACTIVE LOW)
if (USING_DE1 == "TRUE")
VGA_HS1 <= ~((xCounter >= C_HORZ_SYNC_START-2) && (xCounter <= C_HORZ_SYNC_END-2));
else
VGA_HS1 <= ~((xCounter >= C_HORZ_SYNC_START) && (xCounter <= C_HORZ_SYNC_END));
VGA_VS1 <= ~((yCounter >= C_VERT_SYNC_START) && (yCounter <= C_VERT_SYNC_END));
//- Current X and Y is valid pixel range
VGA_BLANK1 <= ((xCounter < C_HORZ_NUM_PIXELS) && (yCounter < C_VERT_NUM_PIXELS));
//- Add 1 cycle delay
VGA_HS <= VGA_HS1;
VGA_VS <= VGA_VS1;
VGA_BLANK <= VGA_BLANK1;
end
/* VGA sync should be 1 at all times. */
assign VGA_SYNC = vcc;
/* Generate the VGA clock signal. */
assign VGA_CLK = vga_clock;
/* Brighten the colour output. */
// The colour input is first processed to brighten the image a little. Setting the top
// bits to correspond to the R,G,B colour makes the image a bit dull. To brighten the image,
// each bit of the colour is replicated through the 10 DAC colour input bits. For example,
// when BITS_PER_COLOUR_CHANNEL is 2 and the red component is set to 2'b10, then the
// VGA_R input to the DAC will be set to 10'b1010101010.
integer index;
integer sub_index;
wire on_screen;
assign on_screen = (USING_DE1 == "TRUE") ?
(({1'b0, xCounter} >= 2) & ({1'b0, xCounter} < C_HORZ_NUM_PIXELS+2) & ({1'b0, yCounter} < C_VERT_NUM_PIXELS)) :
(({1'b0, xCounter} >= 0) & ({1'b0, xCounter} < C_HORZ_NUM_PIXELS+2) & ({1'b0, yCounter} < C_VERT_NUM_PIXELS));
always @(pixel_colour or on_screen)
begin
VGA_R <= 'b0;
VGA_G <= 'b0;
VGA_B <= 'b0;
if (MONOCHROME == "FALSE")
begin
for (index = 10-BITS_PER_COLOUR_CHANNEL; index >= 0; index = index - BITS_PER_COLOUR_CHANNEL)
begin
for (sub_index = BITS_PER_COLOUR_CHANNEL - 1; sub_index >= 0; sub_index = sub_index - 1)
begin
VGA_R[sub_index+index] <= on_screen & pixel_colour[sub_index + BITS_PER_COLOUR_CHANNEL*2];
VGA_G[sub_index+index] <= on_screen & pixel_colour[sub_index + BITS_PER_COLOUR_CHANNEL];
VGA_B[sub_index+index] <= on_screen & pixel_colour[sub_index];
end
end
end
else
begin
for (index = 0; index < 10; index = index + 1)
begin
VGA_R[index] <= on_screen & pixel_colour[0:0];
VGA_G[index] <= on_screen & pixel_colour[0:0];
VGA_B[index] <= on_screen & pixel_colour[0:0];
end
end
end
endmodule
|
/*******************************************************************************
* This file is owned and controlled by Xilinx and must be used solely *
* for design, simulation, implementation and creation of design files *
* limited to Xilinx devices or technologies. Use with non-Xilinx *
* devices or technologies is expressly prohibited and immediately *
* terminates your license. *
* *
* XILINX IS PROVIDING THIS DESIGN, CODE, OR INFORMATION "AS IS" SOLELY *
* FOR USE IN DEVELOPING PROGRAMS AND SOLUTIONS FOR XILINX DEVICES. BY *
* PROVIDING THIS DESIGN, CODE, OR INFORMATION AS ONE POSSIBLE *
* IMPLEMENTATION OF THIS FEATURE, APPLICATION OR STANDARD, XILINX IS *
* MAKING NO REPRESENTATION THAT THIS IMPLEMENTATION IS FREE FROM ANY *
* CLAIMS OF INFRINGEMENT, AND YOU ARE RESPONSIBLE FOR OBTAINING ANY *
* RIGHTS YOU MAY REQUIRE FOR YOUR IMPLEMENTATION. XILINX EXPRESSLY *
* DISCLAIMS ANY WARRANTY WHATSOEVER WITH RESPECT TO THE ADEQUACY OF THE *
* IMPLEMENTATION, INCLUDING BUT NOT LIMITED TO ANY WARRANTIES OR *
* REPRESENTATIONS THAT THIS IMPLEMENTATION IS FREE FROM CLAIMS OF *
* INFRINGEMENT, IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A *
* PARTICULAR PURPOSE. *
* *
* Xilinx products are not intended for use in life support appliances, *
* devices, or systems. Use in such applications are expressly *
* prohibited. *
* *
* (c) Copyright 1995-2013 Xilinx, Inc. *
* All rights reserved. *
*******************************************************************************/
// You must compile the wrapper file tx_buf.v when simulating
// the core, tx_buf. When compiling the wrapper file, be sure to
// reference the XilinxCoreLib Verilog simulation library. For detailed
// instructions, please refer to the "CORE Generator Help".
// The synthesis directives "translate_off/translate_on" specified below are
// supported by Xilinx, Mentor Graphics and Synplicity synthesis
// tools. Ensure they are correct for your synthesis tool(s).
`timescale 1ns/1ps
module tx_buf(
clk,
srst,
din,
wr_en,
rd_en,
dout,
full,
almost_full,
empty,
almost_empty,
data_count
);
input clk;
input srst;
input [31 : 0] din;
input wr_en;
input rd_en;
output [31 : 0] dout;
output full;
output almost_full;
output empty;
output almost_empty;
output [6 : 0] data_count;
// synthesis translate_off
FIFO_GENERATOR_V8_4 #(
.C_ADD_NGC_CONSTRAINT(0),
.C_APPLICATION_TYPE_AXIS(0),
.C_APPLICATION_TYPE_RACH(0),
.C_APPLICATION_TYPE_RDCH(0),
.C_APPLICATION_TYPE_WACH(0),
.C_APPLICATION_TYPE_WDCH(0),
.C_APPLICATION_TYPE_WRCH(0),
.C_AXI_ADDR_WIDTH(32),
.C_AXI_ARUSER_WIDTH(1),
.C_AXI_AWUSER_WIDTH(1),
.C_AXI_BUSER_WIDTH(1),
.C_AXI_DATA_WIDTH(64),
.C_AXI_ID_WIDTH(4),
.C_AXI_RUSER_WIDTH(1),
.C_AXI_TYPE(0),
.C_AXI_WUSER_WIDTH(1),
.C_AXIS_TDATA_WIDTH(64),
.C_AXIS_TDEST_WIDTH(4),
.C_AXIS_TID_WIDTH(8),
.C_AXIS_TKEEP_WIDTH(4),
.C_AXIS_TSTRB_WIDTH(4),
.C_AXIS_TUSER_WIDTH(4),
.C_AXIS_TYPE(0),
.C_COMMON_CLOCK(1),
.C_COUNT_TYPE(0),
.C_DATA_COUNT_WIDTH(7),
.C_DEFAULT_VALUE("BlankString"),
.C_DIN_WIDTH(32),
.C_DIN_WIDTH_AXIS(1),
.C_DIN_WIDTH_RACH(32),
.C_DIN_WIDTH_RDCH(64),
.C_DIN_WIDTH_WACH(32),
.C_DIN_WIDTH_WDCH(64),
.C_DIN_WIDTH_WRCH(2),
.C_DOUT_RST_VAL("0"),
.C_DOUT_WIDTH(32),
.C_ENABLE_RLOCS(0),
.C_ENABLE_RST_SYNC(1),
.C_ERROR_INJECTION_TYPE(0),
.C_ERROR_INJECTION_TYPE_AXIS(0),
.C_ERROR_INJECTION_TYPE_RACH(0),
.C_ERROR_INJECTION_TYPE_RDCH(0),
.C_ERROR_INJECTION_TYPE_WACH(0),
.C_ERROR_INJECTION_TYPE_WDCH(0),
.C_ERROR_INJECTION_TYPE_WRCH(0),
.C_FAMILY("virtex6"),
.C_FULL_FLAGS_RST_VAL(0),
.C_HAS_ALMOST_EMPTY(1),
.C_HAS_ALMOST_FULL(1),
.C_HAS_AXI_ARUSER(0),
.C_HAS_AXI_AWUSER(0),
.C_HAS_AXI_BUSER(0),
.C_HAS_AXI_RD_CHANNEL(0),
.C_HAS_AXI_RUSER(0),
.C_HAS_AXI_WR_CHANNEL(0),
.C_HAS_AXI_WUSER(0),
.C_HAS_AXIS_TDATA(0),
.C_HAS_AXIS_TDEST(0),
.C_HAS_AXIS_TID(0),
.C_HAS_AXIS_TKEEP(0),
.C_HAS_AXIS_TLAST(0),
.C_HAS_AXIS_TREADY(1),
.C_HAS_AXIS_TSTRB(0),
.C_HAS_AXIS_TUSER(0),
.C_HAS_BACKUP(0),
.C_HAS_DATA_COUNT(1),
.C_HAS_DATA_COUNTS_AXIS(0),
.C_HAS_DATA_COUNTS_RACH(0),
.C_HAS_DATA_COUNTS_RDCH(0),
.C_HAS_DATA_COUNTS_WACH(0),
.C_HAS_DATA_COUNTS_WDCH(0),
.C_HAS_DATA_COUNTS_WRCH(0),
.C_HAS_INT_CLK(0),
.C_HAS_MASTER_CE(0),
.C_HAS_MEMINIT_FILE(0),
.C_HAS_OVERFLOW(0),
.C_HAS_PROG_FLAGS_AXIS(0),
.C_HAS_PROG_FLAGS_RACH(0),
.C_HAS_PROG_FLAGS_RDCH(0),
.C_HAS_PROG_FLAGS_WACH(0),
.C_HAS_PROG_FLAGS_WDCH(0),
.C_HAS_PROG_FLAGS_WRCH(0),
.C_HAS_RD_DATA_COUNT(0),
.C_HAS_RD_RST(0),
.C_HAS_RST(0),
.C_HAS_SLAVE_CE(0),
.C_HAS_SRST(1),
.C_HAS_UNDERFLOW(0),
.C_HAS_VALID(0),
.C_HAS_WR_ACK(0),
.C_HAS_WR_DATA_COUNT(0),
.C_HAS_WR_RST(0),
.C_IMPLEMENTATION_TYPE(0),
.C_IMPLEMENTATION_TYPE_AXIS(1),
.C_IMPLEMENTATION_TYPE_RACH(1),
.C_IMPLEMENTATION_TYPE_RDCH(1),
.C_IMPLEMENTATION_TYPE_WACH(1),
.C_IMPLEMENTATION_TYPE_WDCH(1),
.C_IMPLEMENTATION_TYPE_WRCH(1),
.C_INIT_WR_PNTR_VAL(0),
.C_INTERFACE_TYPE(0),
.C_MEMORY_TYPE(2),
.C_MIF_FILE_NAME("BlankString"),
.C_MSGON_VAL(1),
.C_OPTIMIZATION_MODE(0),
.C_OVERFLOW_LOW(0),
.C_PRELOAD_LATENCY(0),
.C_PRELOAD_REGS(1),
.C_PRIM_FIFO_TYPE("512x36"),
.C_PROG_EMPTY_THRESH_ASSERT_VAL(4),
.C_PROG_EMPTY_THRESH_ASSERT_VAL_AXIS(1022),
.C_PROG_EMPTY_THRESH_ASSERT_VAL_RACH(1022),
.C_PROG_EMPTY_THRESH_ASSERT_VAL_RDCH(1022),
.C_PROG_EMPTY_THRESH_ASSERT_VAL_WACH(1022),
.C_PROG_EMPTY_THRESH_ASSERT_VAL_WDCH(1022),
.C_PROG_EMPTY_THRESH_ASSERT_VAL_WRCH(1022),
.C_PROG_EMPTY_THRESH_NEGATE_VAL(5),
.C_PROG_EMPTY_TYPE(0),
.C_PROG_EMPTY_TYPE_AXIS(5),
.C_PROG_EMPTY_TYPE_RACH(5),
.C_PROG_EMPTY_TYPE_RDCH(5),
.C_PROG_EMPTY_TYPE_WACH(5),
.C_PROG_EMPTY_TYPE_WDCH(5),
.C_PROG_EMPTY_TYPE_WRCH(5),
.C_PROG_FULL_THRESH_ASSERT_VAL(63),
.C_PROG_FULL_THRESH_ASSERT_VAL_AXIS(1023),
.C_PROG_FULL_THRESH_ASSERT_VAL_RACH(1023),
.C_PROG_FULL_THRESH_ASSERT_VAL_RDCH(1023),
.C_PROG_FULL_THRESH_ASSERT_VAL_WACH(1023),
.C_PROG_FULL_THRESH_ASSERT_VAL_WDCH(1023),
.C_PROG_FULL_THRESH_ASSERT_VAL_WRCH(1023),
.C_PROG_FULL_THRESH_NEGATE_VAL(62),
.C_PROG_FULL_TYPE(0),
.C_PROG_FULL_TYPE_AXIS(5),
.C_PROG_FULL_TYPE_RACH(5),
.C_PROG_FULL_TYPE_RDCH(5),
.C_PROG_FULL_TYPE_WACH(5),
.C_PROG_FULL_TYPE_WDCH(5),
.C_PROG_FULL_TYPE_WRCH(5),
.C_RACH_TYPE(0),
.C_RD_DATA_COUNT_WIDTH(7),
.C_RD_DEPTH(64),
.C_RD_FREQ(1),
.C_RD_PNTR_WIDTH(6),
.C_RDCH_TYPE(0),
.C_REG_SLICE_MODE_AXIS(0),
.C_REG_SLICE_MODE_RACH(0),
.C_REG_SLICE_MODE_RDCH(0),
.C_REG_SLICE_MODE_WACH(0),
.C_REG_SLICE_MODE_WDCH(0),
.C_REG_SLICE_MODE_WRCH(0),
.C_SYNCHRONIZER_STAGE(2),
.C_UNDERFLOW_LOW(0),
.C_USE_COMMON_OVERFLOW(0),
.C_USE_COMMON_UNDERFLOW(0),
.C_USE_DEFAULT_SETTINGS(0),
.C_USE_DOUT_RST(1),
.C_USE_ECC(0),
.C_USE_ECC_AXIS(0),
.C_USE_ECC_RACH(0),
.C_USE_ECC_RDCH(0),
.C_USE_ECC_WACH(0),
.C_USE_ECC_WDCH(0),
.C_USE_ECC_WRCH(0),
.C_USE_EMBEDDED_REG(0),
.C_USE_FIFO16_FLAGS(0),
.C_USE_FWFT_DATA_COUNT(1),
.C_VALID_LOW(0),
.C_WACH_TYPE(0),
.C_WDCH_TYPE(0),
.C_WR_ACK_LOW(0),
.C_WR_DATA_COUNT_WIDTH(7),
.C_WR_DEPTH(64),
.C_WR_DEPTH_AXIS(1024),
.C_WR_DEPTH_RACH(16),
.C_WR_DEPTH_RDCH(1024),
.C_WR_DEPTH_WACH(16),
.C_WR_DEPTH_WDCH(1024),
.C_WR_DEPTH_WRCH(16),
.C_WR_FREQ(1),
.C_WR_PNTR_WIDTH(6),
.C_WR_PNTR_WIDTH_AXIS(10),
.C_WR_PNTR_WIDTH_RACH(4),
.C_WR_PNTR_WIDTH_RDCH(10),
.C_WR_PNTR_WIDTH_WACH(4),
.C_WR_PNTR_WIDTH_WDCH(10),
.C_WR_PNTR_WIDTH_WRCH(4),
.C_WR_RESPONSE_LATENCY(1),
.C_WRCH_TYPE(0)
)
inst (
.CLK(clk),
.SRST(srst),
.DIN(din),
.WR_EN(wr_en),
.RD_EN(rd_en),
.DOUT(dout),
.FULL(full),
.ALMOST_FULL(almost_full),
.EMPTY(empty),
.ALMOST_EMPTY(almost_empty),
.DATA_COUNT(data_count),
.BACKUP(),
.BACKUP_MARKER(),
.RST(),
.WR_CLK(),
.WR_RST(),
.RD_CLK(),
.RD_RST(),
.PROG_EMPTY_THRESH(),
.PROG_EMPTY_THRESH_ASSERT(),
.PROG_EMPTY_THRESH_NEGATE(),
.PROG_FULL_THRESH(),
.PROG_FULL_THRESH_ASSERT(),
.PROG_FULL_THRESH_NEGATE(),
.INT_CLK(),
.INJECTDBITERR(),
.INJECTSBITERR(),
.WR_ACK(),
.OVERFLOW(),
.VALID(),
.UNDERFLOW(),
.RD_DATA_COUNT(),
.WR_DATA_COUNT(),
.PROG_FULL(),
.PROG_EMPTY(),
.SBITERR(),
.DBITERR(),
.M_ACLK(),
.S_ACLK(),
.S_ARESETN(),
.M_ACLK_EN(),
.S_ACLK_EN(),
.S_AXI_AWID(),
.S_AXI_AWADDR(),
.S_AXI_AWLEN(),
.S_AXI_AWSIZE(),
.S_AXI_AWBURST(),
.S_AXI_AWLOCK(),
.S_AXI_AWCACHE(),
.S_AXI_AWPROT(),
.S_AXI_AWQOS(),
.S_AXI_AWREGION(),
.S_AXI_AWUSER(),
.S_AXI_AWVALID(),
.S_AXI_AWREADY(),
.S_AXI_WID(),
.S_AXI_WDATA(),
.S_AXI_WSTRB(),
.S_AXI_WLAST(),
.S_AXI_WUSER(),
.S_AXI_WVALID(),
.S_AXI_WREADY(),
.S_AXI_BID(),
.S_AXI_BRESP(),
.S_AXI_BUSER(),
.S_AXI_BVALID(),
.S_AXI_BREADY(),
.M_AXI_AWID(),
.M_AXI_AWADDR(),
.M_AXI_AWLEN(),
.M_AXI_AWSIZE(),
.M_AXI_AWBURST(),
.M_AXI_AWLOCK(),
.M_AXI_AWCACHE(),
.M_AXI_AWPROT(),
.M_AXI_AWQOS(),
.M_AXI_AWREGION(),
.M_AXI_AWUSER(),
.M_AXI_AWVALID(),
.M_AXI_AWREADY(),
.M_AXI_WID(),
.M_AXI_WDATA(),
.M_AXI_WSTRB(),
.M_AXI_WLAST(),
.M_AXI_WUSER(),
.M_AXI_WVALID(),
.M_AXI_WREADY(),
.M_AXI_BID(),
.M_AXI_BRESP(),
.M_AXI_BUSER(),
.M_AXI_BVALID(),
.M_AXI_BREADY(),
.S_AXI_ARID(),
.S_AXI_ARADDR(),
.S_AXI_ARLEN(),
.S_AXI_ARSIZE(),
.S_AXI_ARBURST(),
.S_AXI_ARLOCK(),
.S_AXI_ARCACHE(),
.S_AXI_ARPROT(),
.S_AXI_ARQOS(),
.S_AXI_ARREGION(),
.S_AXI_ARUSER(),
.S_AXI_ARVALID(),
.S_AXI_ARREADY(),
.S_AXI_RID(),
.S_AXI_RDATA(),
.S_AXI_RRESP(),
.S_AXI_RLAST(),
.S_AXI_RUSER(),
.S_AXI_RVALID(),
.S_AXI_RREADY(),
.M_AXI_ARID(),
.M_AXI_ARADDR(),
.M_AXI_ARLEN(),
.M_AXI_ARSIZE(),
.M_AXI_ARBURST(),
.M_AXI_ARLOCK(),
.M_AXI_ARCACHE(),
.M_AXI_ARPROT(),
.M_AXI_ARQOS(),
.M_AXI_ARREGION(),
.M_AXI_ARUSER(),
.M_AXI_ARVALID(),
.M_AXI_ARREADY(),
.M_AXI_RID(),
.M_AXI_RDATA(),
.M_AXI_RRESP(),
.M_AXI_RLAST(),
.M_AXI_RUSER(),
.M_AXI_RVALID(),
.M_AXI_RREADY(),
.S_AXIS_TVALID(),
.S_AXIS_TREADY(),
.S_AXIS_TDATA(),
.S_AXIS_TSTRB(),
.S_AXIS_TKEEP(),
.S_AXIS_TLAST(),
.S_AXIS_TID(),
.S_AXIS_TDEST(),
.S_AXIS_TUSER(),
.M_AXIS_TVALID(),
.M_AXIS_TREADY(),
.M_AXIS_TDATA(),
.M_AXIS_TSTRB(),
.M_AXIS_TKEEP(),
.M_AXIS_TLAST(),
.M_AXIS_TID(),
.M_AXIS_TDEST(),
.M_AXIS_TUSER(),
.AXI_AW_INJECTSBITERR(),
.AXI_AW_INJECTDBITERR(),
.AXI_AW_PROG_FULL_THRESH(),
.AXI_AW_PROG_EMPTY_THRESH(),
.AXI_AW_DATA_COUNT(),
.AXI_AW_WR_DATA_COUNT(),
.AXI_AW_RD_DATA_COUNT(),
.AXI_AW_SBITERR(),
.AXI_AW_DBITERR(),
.AXI_AW_OVERFLOW(),
.AXI_AW_UNDERFLOW(),
.AXI_W_INJECTSBITERR(),
.AXI_W_INJECTDBITERR(),
.AXI_W_PROG_FULL_THRESH(),
.AXI_W_PROG_EMPTY_THRESH(),
.AXI_W_DATA_COUNT(),
.AXI_W_WR_DATA_COUNT(),
.AXI_W_RD_DATA_COUNT(),
.AXI_W_SBITERR(),
.AXI_W_DBITERR(),
.AXI_W_OVERFLOW(),
.AXI_W_UNDERFLOW(),
.AXI_B_INJECTSBITERR(),
.AXI_B_INJECTDBITERR(),
.AXI_B_PROG_FULL_THRESH(),
.AXI_B_PROG_EMPTY_THRESH(),
.AXI_B_DATA_COUNT(),
.AXI_B_WR_DATA_COUNT(),
.AXI_B_RD_DATA_COUNT(),
.AXI_B_SBITERR(),
.AXI_B_DBITERR(),
.AXI_B_OVERFLOW(),
.AXI_B_UNDERFLOW(),
.AXI_AR_INJECTSBITERR(),
.AXI_AR_INJECTDBITERR(),
.AXI_AR_PROG_FULL_THRESH(),
.AXI_AR_PROG_EMPTY_THRESH(),
.AXI_AR_DATA_COUNT(),
.AXI_AR_WR_DATA_COUNT(),
.AXI_AR_RD_DATA_COUNT(),
.AXI_AR_SBITERR(),
.AXI_AR_DBITERR(),
.AXI_AR_OVERFLOW(),
.AXI_AR_UNDERFLOW(),
.AXI_R_INJECTSBITERR(),
.AXI_R_INJECTDBITERR(),
.AXI_R_PROG_FULL_THRESH(),
.AXI_R_PROG_EMPTY_THRESH(),
.AXI_R_DATA_COUNT(),
.AXI_R_WR_DATA_COUNT(),
.AXI_R_RD_DATA_COUNT(),
.AXI_R_SBITERR(),
.AXI_R_DBITERR(),
.AXI_R_OVERFLOW(),
.AXI_R_UNDERFLOW(),
.AXIS_INJECTSBITERR(),
.AXIS_INJECTDBITERR(),
.AXIS_PROG_FULL_THRESH(),
.AXIS_PROG_EMPTY_THRESH(),
.AXIS_DATA_COUNT(),
.AXIS_WR_DATA_COUNT(),
.AXIS_RD_DATA_COUNT(),
.AXIS_SBITERR(),
.AXIS_DBITERR(),
.AXIS_OVERFLOW(),
.AXIS_UNDERFLOW()
);
// synthesis translate_on
endmodule
|
`ifndef __POW_2P1__
`define __POW_2P1__
module squarer(a, d);
input wire [232:0] a;
output wire [232:0] d;
assign d[0] = a[0] ^ a[196];
assign d[1] = a[117];
assign d[2] = a[1] ^ a[197];
assign d[3] = a[118];
assign d[4] = a[2] ^ a[198];
assign d[5] = a[119];
assign d[6] = a[3] ^ a[199];
assign d[7] = a[120];
assign d[8] = a[4] ^ a[200];
assign d[9] = a[121];
assign d[10] = a[5] ^ a[201];
assign d[11] = a[122];
assign d[12] = a[6] ^ a[202];
assign d[13] = a[123];
assign d[14] = a[7] ^ a[203];
assign d[15] = a[124];
assign d[16] = a[8] ^ a[204];
assign d[17] = a[125];
assign d[18] = a[9] ^ a[205];
assign d[19] = a[126];
assign d[20] = a[10] ^ a[206];
assign d[21] = a[127];
assign d[22] = a[11] ^ a[207];
assign d[23] = a[128];
assign d[24] = a[12] ^ a[208];
assign d[25] = a[129];
assign d[26] = a[13] ^ a[209];
assign d[27] = a[130];
assign d[28] = a[14] ^ a[210];
assign d[29] = a[131];
assign d[30] = a[15] ^ a[211];
assign d[31] = a[132];
assign d[32] = a[16] ^ a[212];
assign d[33] = a[133];
assign d[34] = a[17] ^ a[213];
assign d[35] = a[134];
assign d[36] = a[18] ^ a[214];
assign d[37] = a[135];
assign d[38] = a[19] ^ a[215];
assign d[39] = a[136];
assign d[40] = a[20] ^ a[216];
assign d[41] = a[137];
assign d[42] = a[21] ^ a[217];
assign d[43] = a[138];
assign d[44] = a[22] ^ a[218];
assign d[45] = a[139];
assign d[46] = a[23] ^ a[219];
assign d[47] = a[140];
assign d[48] = a[24] ^ a[220];
assign d[49] = a[141];
assign d[50] = a[25] ^ a[221];
assign d[51] = a[142];
assign d[52] = a[26] ^ a[222];
assign d[53] = a[143];
assign d[54] = a[27] ^ a[223];
assign d[55] = a[144];
assign d[56] = a[28] ^ a[224];
assign d[57] = a[145];
assign d[58] = a[29] ^ a[225];
assign d[59] = a[146];
assign d[60] = a[30] ^ a[226];
assign d[61] = a[147];
assign d[62] = a[31] ^ a[227];
assign d[63] = a[148];
assign d[64] = a[32] ^ a[228];
assign d[65] = a[149];
assign d[66] = a[33] ^ a[229];
assign d[67] = a[150];
assign d[68] = a[34] ^ a[230];
assign d[69] = a[151];
assign d[70] = a[35] ^ a[231];
assign d[71] = a[152];
assign d[72] = a[36] ^ a[232];
assign d[73] = a[153];
assign d[74] = a[37] ^ a[196];
assign d[75] = a[117] ^ a[154];
assign d[76] = a[38] ^ a[197];
assign d[77] = a[118] ^ a[155];
assign d[78] = a[39] ^ a[198];
assign d[79] = a[119] ^ a[156];
assign d[80] = a[40] ^ a[199];
assign d[81] = a[120] ^ a[157];
assign d[82] = a[41] ^ a[200];
assign d[83] = a[121] ^ a[158];
assign d[84] = a[42] ^ a[201];
assign d[85] = a[122] ^ a[159];
assign d[86] = a[43] ^ a[202];
assign d[87] = a[123] ^ a[160];
assign d[88] = a[44] ^ a[203];
assign d[89] = a[124] ^ a[161];
assign d[90] = a[45] ^ a[204];
assign d[91] = a[125] ^ a[162];
assign d[92] = a[46] ^ a[205];
assign d[93] = a[126] ^ a[163];
assign d[94] = a[47] ^ a[206];
assign d[95] = a[127] ^ a[164];
assign d[96] = a[48] ^ a[207];
assign d[97] = a[128] ^ a[165];
assign d[98] = a[49] ^ a[208];
assign d[99] = a[129] ^ a[166];
assign d[100] = a[50] ^ a[209];
assign d[101] = a[130] ^ a[167];
assign d[102] = a[51] ^ a[210];
assign d[103] = a[131] ^ a[168];
assign d[104] = a[52] ^ a[211];
assign d[105] = a[132] ^ a[169];
assign d[106] = a[53] ^ a[212];
assign d[107] = a[133] ^ a[170];
assign d[108] = a[54] ^ a[213];
assign d[109] = a[134] ^ a[171];
assign d[110] = a[55] ^ a[214];
assign d[111] = a[135] ^ a[172];
assign d[112] = a[56] ^ a[215];
assign d[113] = a[136] ^ a[173];
assign d[114] = a[57] ^ a[216];
assign d[115] = a[137] ^ a[174];
assign d[116] = a[58] ^ a[217];
assign d[117] = a[138] ^ a[175];
assign d[118] = a[59] ^ a[218];
assign d[119] = a[139] ^ a[176];
assign d[120] = a[60] ^ a[219];
assign d[121] = a[140] ^ a[177];
assign d[122] = a[61] ^ a[220];
assign d[123] = a[141] ^ a[178];
assign d[124] = a[62] ^ a[221];
assign d[125] = a[142] ^ a[179];
assign d[126] = a[63] ^ a[222];
assign d[127] = a[143] ^ a[180];
assign d[128] = a[64] ^ a[223];
assign d[129] = a[144] ^ a[181];
assign d[130] = a[65] ^ a[224];
assign d[131] = a[145] ^ a[182];
assign d[132] = a[66] ^ a[225];
assign d[133] = a[146] ^ a[183];
assign d[134] = a[67] ^ a[226];
assign d[135] = a[147] ^ a[184];
assign d[136] = a[68] ^ a[227];
assign d[137] = a[148] ^ a[185];
assign d[138] = a[69] ^ a[228];
assign d[139] = a[149] ^ a[186];
assign d[140] = a[70] ^ a[229];
assign d[141] = a[150] ^ a[187];
assign d[142] = a[71] ^ a[230];
assign d[143] = a[151] ^ a[188];
assign d[144] = a[72] ^ a[231];
assign d[145] = a[152] ^ a[189];
assign d[146] = a[73] ^ a[232];
assign d[147] = a[153] ^ a[190];
assign d[148] = a[74];
assign d[149] = a[154] ^ a[191];
assign d[150] = a[75];
assign d[151] = a[155] ^ a[192];
assign d[152] = a[76];
assign d[153] = a[156] ^ a[193];
assign d[154] = a[77];
assign d[155] = a[157] ^ a[194];
assign d[156] = a[78];
assign d[157] = a[158] ^ a[195];
assign d[158] = a[79];
assign d[159] = a[159] ^ a[196];
assign d[160] = a[80];
assign d[161] = a[160] ^ a[197];
assign d[162] = a[81];
assign d[163] = a[161] ^ a[198];
assign d[164] = a[82];
assign d[165] = a[162] ^ a[199];
assign d[166] = a[83];
assign d[167] = a[163] ^ a[200];
assign d[168] = a[84];
assign d[169] = a[164] ^ a[201];
assign d[170] = a[85];
assign d[171] = a[165] ^ a[202];
assign d[172] = a[86];
assign d[173] = a[166] ^ a[203];
assign d[174] = a[87];
assign d[175] = a[167] ^ a[204];
assign d[176] = a[88];
assign d[177] = a[168] ^ a[205];
assign d[178] = a[89];
assign d[179] = a[169] ^ a[206];
assign d[180] = a[90];
assign d[181] = a[170] ^ a[207];
assign d[182] = a[91];
assign d[183] = a[171] ^ a[208];
assign d[184] = a[92];
assign d[185] = a[172] ^ a[209];
assign d[186] = a[93];
assign d[187] = a[173] ^ a[210];
assign d[188] = a[94];
assign d[189] = a[174] ^ a[211];
assign d[190] = a[95];
assign d[191] = a[175] ^ a[212];
assign d[192] = a[96];
assign d[193] = a[176] ^ a[213];
assign d[194] = a[97];
assign d[195] = a[177] ^ a[214];
assign d[196] = a[98];
assign d[197] = a[178] ^ a[215];
assign d[198] = a[99];
assign d[199] = a[179] ^ a[216];
assign d[200] = a[100];
assign d[201] = a[180] ^ a[217];
assign d[202] = a[101];
assign d[203] = a[181] ^ a[218];
assign d[204] = a[102];
assign d[205] = a[182] ^ a[219];
assign d[206] = a[103];
assign d[207] = a[183] ^ a[220];
assign d[208] = a[104];
assign d[209] = a[184] ^ a[221];
assign d[210] = a[105];
assign d[211] = a[185] ^ a[222];
assign d[212] = a[106];
assign d[213] = a[186] ^ a[223];
assign d[214] = a[107];
assign d[215] = a[187] ^ a[224];
assign d[216] = a[108];
assign d[217] = a[188] ^ a[225];
assign d[218] = a[109];
assign d[219] = a[189] ^ a[226];
assign d[220] = a[110];
assign d[221] = a[190] ^ a[227];
assign d[222] = a[111];
assign d[223] = a[191] ^ a[228];
assign d[224] = a[112];
assign d[225] = a[192] ^ a[229];
assign d[226] = a[113];
assign d[227] = a[193] ^ a[230];
assign d[228] = a[114];
assign d[229] = a[194] ^ a[231];
assign d[230] = a[115];
assign d[231] = a[195] ^ a[232];
assign d[232] = a[116];
endmodule
`endif
|
// (C) 2001-2017 Intel Corporation. All rights reserved.
// Your use of Intel Corporation's design tools, logic functions and other
// software and tools, and its AMPP partner logic functions, and any output
// files any of the foregoing (including device programming or simulation
// files), and any associated documentation or information are expressly subject
// to the terms and conditions of the Intel Program License Subscription
// Agreement, Intel MegaCore Function License Agreement, or other applicable
// license agreement, including, without limitation, that your use is for the
// sole purpose of programming logic devices manufactured by Intel and sold by
// Intel or its authorized distributors. Please refer to the applicable
// agreement for further details.
// synopsys translate_off
`timescale 1 ns / 1 ns
// synopsys translate_on
module altera_jtag_sld_node (
ir_out,
tdo,
ir_in,
tck,
tdi,
virtual_state_cdr,
virtual_state_cir,
virtual_state_e1dr,
virtual_state_e2dr,
virtual_state_pdr,
virtual_state_sdr,
virtual_state_udr,
virtual_state_uir
);
parameter TCK_FREQ_MHZ = 20;
localparam TCK_HALF_PERIOD_US = (1000/TCK_FREQ_MHZ)/2;
localparam IRWIDTH = 3;
input [IRWIDTH - 1:0] ir_out;
input tdo;
output reg [IRWIDTH - 1:0] ir_in;
output tck;
output reg tdi = 1'b0;
output virtual_state_cdr;
output virtual_state_cir;
output virtual_state_e1dr;
output virtual_state_e2dr;
output virtual_state_pdr;
output virtual_state_sdr;
output virtual_state_udr;
output virtual_state_uir;
// PHY Simulation signals
`ifndef ALTERA_RESERVED_QIS
reg simulation_clock;
reg sdrs;
reg cdr;
reg sdr;
reg e1dr;
reg udr;
reg [7:0] bit_index;
`endif
// PHY Instantiation
`ifdef ALTERA_RESERVED_QIS
wire tdi_port;
wire [IRWIDTH - 1:0] ir_in_port;
always @(tdi_port)
tdi = tdi_port;
always @(ir_in_port)
ir_in = ir_in_port;
sld_virtual_jtag_basic sld_virtual_jtag_component (
.ir_out (ir_out),
.tdo (tdo),
.tdi (tdi_port),
.tck (tck),
.ir_in (ir_in_port),
.virtual_state_cir (virtual_state_cir),
.virtual_state_pdr (virtual_state_pdr),
.virtual_state_uir (virtual_state_uir),
.virtual_state_sdr (virtual_state_sdr),
.virtual_state_cdr (virtual_state_cdr),
.virtual_state_udr (virtual_state_udr),
.virtual_state_e1dr (virtual_state_e1dr),
.virtual_state_e2dr (virtual_state_e2dr)
// synopsys translate_off
,
.jtag_state_cdr (),
.jtag_state_cir (),
.jtag_state_e1dr (),
.jtag_state_e1ir (),
.jtag_state_e2dr (),
.jtag_state_e2ir (),
.jtag_state_pdr (),
.jtag_state_pir (),
.jtag_state_rti (),
.jtag_state_sdr (),
.jtag_state_sdrs (),
.jtag_state_sir (),
.jtag_state_sirs (),
.jtag_state_tlr (),
.jtag_state_udr (),
.jtag_state_uir (),
.tms ()
// synopsys translate_on
);
defparam
sld_virtual_jtag_component.sld_mfg_id = 110,
sld_virtual_jtag_component.sld_type_id = 132,
sld_virtual_jtag_component.sld_version = 1,
sld_virtual_jtag_component.sld_auto_instance_index = "YES",
sld_virtual_jtag_component.sld_instance_index = 0,
sld_virtual_jtag_component.sld_ir_width = IRWIDTH,
sld_virtual_jtag_component.sld_sim_action = "",
sld_virtual_jtag_component.sld_sim_n_scan = 0,
sld_virtual_jtag_component.sld_sim_total_length = 0;
`endif
// PHY Simulation
`ifndef ALTERA_RESERVED_QIS
localparam DATA = 0;
localparam LOOPBACK = 1;
localparam DEBUG = 2;
localparam INFO = 3;
localparam CONTROL = 4;
localparam MGMT = 5;
always
//#TCK_HALF_PERIOD_US simulation_clock = $random;
#TCK_HALF_PERIOD_US simulation_clock = ~simulation_clock;
assign tck = simulation_clock;
assign virtual_state_cdr = cdr;
assign virtual_state_sdr = sdr;
assign virtual_state_e1dr = e1dr;
assign virtual_state_udr = udr;
task reset_jtag_state;
begin
simulation_clock = 0;
enter_data_mode;
clear_states_async;
end
endtask
task enter_data_mode;
begin
ir_in = DATA;
clear_states;
end
endtask
task enter_loopback_mode;
begin
ir_in = LOOPBACK;
clear_states;
end
endtask
task enter_debug_mode;
begin
ir_in = DEBUG;
clear_states;
end
endtask
task enter_info_mode;
begin
ir_in = INFO;
clear_states;
end
endtask
task enter_control_mode;
begin
ir_in = CONTROL;
clear_states;
end
endtask
task enter_mgmt_mode;
begin
ir_in = MGMT;
clear_states;
end
endtask
task enter_sdrs_state;
begin
{sdrs, cdr, sdr, e1dr, udr} = 5'b10000;
tdi = 1'b0;
@(posedge tck);
end
endtask
task enter_cdr_state;
begin
{sdrs, cdr, sdr, e1dr, udr} = 5'b01000;
tdi = 1'b0;
@(posedge tck);
end
endtask
task enter_e1dr_state;
begin
{sdrs, cdr, sdr, e1dr, udr} = 5'b00010;
tdi = 1'b0;
@(posedge tck);
end
endtask
task enter_udr_state;
begin
{sdrs, cdr, sdr, e1dr, udr} = 5'b00001;
tdi = 1'b0;
@(posedge tck);
end
endtask
task clear_states;
begin
clear_states_async;
@(posedge tck);
end
endtask
task clear_states_async;
begin
{cdr, sdr, e1dr, udr} = 4'b0000;
end
endtask
task shift_one_bit;
input bit_to_send;
output reg bit_received;
begin
{cdr, sdr, e1dr, udr} = 4'b0100;
tdi = bit_to_send;
@(posedge tck);
bit_received = tdo;
end
endtask
task shift_one_byte;
input [7:0] byte_to_send;
output reg [7:0] byte_received;
integer i;
reg bit_received;
begin
for (i=0; i<8; i=i+1)
begin
bit_index = i;
shift_one_bit(byte_to_send[i], bit_received);
byte_received[i] = bit_received;
end
end
endtask
`endif
endmodule
|
`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 23:07:47 01/05/2017
// Design Name:
// Module Name: Counter
// Project Name:
// Target Devices:
// Tool versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//////////////////////////////////////////////////////////////////////////////////
module Counter(
input wire clk, clr,
input wire plus,
output wire [3:0] score0, score1, score2, score3, high_score0, high_score1, high_score2, high_score3
);
reg [9:0] score, high_score;
reg [1:0] filter_plus, filter_rst;
initial
begin
score <= 10'b0;
high_score <= 10'b0;
filter_plus <= 2'b0;
filter_rst <= 2'b0;
end
always @ (posedge clk)
begin
filter_plus <= {filter_plus[0], plus};
filter_rst <= {filter_rst[0], clr};
if (filter_rst == 2'b01)
begin
score <= 10'b0;
end
else
begin
if (filter_plus == 2'b01)
score <= score + 10;
if (high_score < score)
high_score <= score;
end
end
//===========================================================
// Change the score into BCD codes
//===========================================================
assign score0 = score % 10;
assign score1 = (score / 10) % 10;
assign score2 = (score / 100) % 10;
assign score3 = score / 1000;
assign high_score0 = high_score % 10;
assign high_score1 = (high_score / 10) % 10;
assign high_score2 = (high_score / 100) % 10;
assign high_score3 = high_score / 1000;
endmodule
|
// ***************************************************************************
// ***************************************************************************
// Copyright 2011(c) Analog Devices, Inc.
//
// All rights reserved.
//
// Redistribution and use in source and binary forms, with or without modification,
// are permitted provided that the following conditions are met:
// - Redistributions of source code must retain the above copyright
// notice, this list of conditions and the following disclaimer.
// - Redistributions in binary form must reproduce the above copyright
// notice, this list of conditions and the following disclaimer in
// the documentation and/or other materials provided with the
// distribution.
// - Neither the name of Analog Devices, Inc. nor the names of its
// contributors may be used to endorse or promote products derived
// from this software without specific prior written permission.
// - The use of this software may or may not infringe the patent rights
// of one or more patent holders. This license does not release you
// from the requirement that you obtain separate licenses from these
// patent holders to use this software.
// - Use of the software either in source or binary form, must be run
// on or directly connected to an Analog Devices Inc. component.
//
// THIS SOFTWARE IS PROVIDED BY ANALOG DEVICES "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES,
// INCLUDING, BUT NOT LIMITED TO, NON-INFRINGEMENT, MERCHANTABILITY AND FITNESS FOR A
// PARTICULAR PURPOSE ARE DISCLAIMED.
//
// IN NO EVENT SHALL ANALOG DEVICES BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL,
// EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, INTELLECTUAL PROPERTY
// RIGHTS, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR
// BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT,
// STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF
// THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
// ***************************************************************************
// ***************************************************************************
// ***************************************************************************
// ***************************************************************************
`timescale 1ns/100ps
module axi_ad9122 (
// dac interface
dac_clk_in_p,
dac_clk_in_n,
dac_clk_out_p,
dac_clk_out_n,
dac_frame_out_p,
dac_frame_out_n,
dac_data_out_p,
dac_data_out_n,
// master/slave
dac_enable_out,
dac_enable_in,
// dma interface
dac_drd,
dac_dvalid,
dac_ddata,
dac_underflow,
// axi interface
s_axi_aclk,
s_axi_aresetn,
s_axi_awvalid,
s_axi_awaddr,
s_axi_awready,
s_axi_wvalid,
s_axi_wdata,
s_axi_wstrb,
s_axi_wready,
s_axi_bvalid,
s_axi_bresp,
s_axi_bready,
s_axi_arvalid,
s_axi_araddr,
s_axi_arready,
s_axi_rvalid,
s_axi_rdata,
s_axi_rresp,
s_axi_rready,
// monitor/debug signals
dac_div_clk,
dac_dbg_trigger,
dac_dbg_data);
// parameters
parameter PCORE_ID = 0;
parameter PCORE_DEVICE_TYPE = 0;
parameter PCORE_SERDES_DDR_N = 1;
parameter PCORE_MMCM_BUFIO_N = 1;
parameter PCORE_IODELAY_GROUP = "dev_if_delay_group";
parameter C_S_AXI_MIN_SIZE = 32'hffff;
parameter C_BASEADDR = 32'hffffffff;
parameter C_HIGHADDR = 32'h00000000;
// dac interface
input dac_clk_in_p;
input dac_clk_in_n;
output dac_clk_out_p;
output dac_clk_out_n;
output dac_frame_out_p;
output dac_frame_out_n;
output [15:0] dac_data_out_p;
output [15:0] dac_data_out_n;
// master/slave
output dac_enable_out;
input dac_enable_in;
// dma interface
output dac_drd;
input [63:0] dac_ddata;
input dac_dvalid;
input dac_underflow;
// axi interface
input s_axi_aclk;
input s_axi_aresetn;
input s_axi_awvalid;
input [31:0] s_axi_awaddr;
output s_axi_awready;
input s_axi_wvalid;
input [31:0] s_axi_wdata;
input [ 3:0] s_axi_wstrb;
output s_axi_wready;
output s_axi_bvalid;
output [ 1:0] s_axi_bresp;
input s_axi_bready;
input s_axi_arvalid;
input [31:0] s_axi_araddr;
output s_axi_arready;
output s_axi_rvalid;
output [31:0] s_axi_rdata;
output [ 1:0] s_axi_rresp;
input s_axi_rready;
// monitor/debug interface
output dac_div_clk;
output [ 7:0] dac_dbg_trigger;
output [135:0] dac_dbg_data;
// internal clocks and resets
wire dac_rst;
wire mmcm_rst;
wire drp_rst;
wire up_clk;
wire up_rstn;
// internal signals
wire dac_frame_i0_s;
wire [15:0] dac_data_i0_s;
wire dac_frame_i1_s;
wire [15:0] dac_data_i1_s;
wire dac_frame_i2_s;
wire [15:0] dac_data_i2_s;
wire dac_frame_i3_s;
wire [15:0] dac_data_i3_s;
wire dac_frame_q0_s;
wire [15:0] dac_data_q0_s;
wire dac_frame_q1_s;
wire [15:0] dac_data_q1_s;
wire dac_frame_q2_s;
wire [15:0] dac_data_q2_s;
wire dac_frame_q3_s;
wire [15:0] dac_data_q3_s;
wire dac_status_s;
wire drp_sel_s;
wire drp_wr_s;
wire [11:0] drp_addr_s;
wire [15:0] drp_wdata_s;
wire [15:0] drp_rdata_s;
wire drp_ack_t_s;
wire up_sel_s;
wire up_wr_s;
wire [13:0] up_addr_s;
wire [31:0] up_wdata_s;
wire [31:0] up_rdata_s;
wire up_ack_s;
// debug signals
assign dac_dbg_trigger[0] = dac_frame_i0_s;
assign dac_dbg_trigger[1] = dac_frame_i1_s;
assign dac_dbg_trigger[2] = dac_frame_i2_s;
assign dac_dbg_trigger[3] = dac_frame_i3_s;
assign dac_dbg_trigger[4] = dac_frame_q0_s;
assign dac_dbg_trigger[5] = dac_frame_q1_s;
assign dac_dbg_trigger[6] = dac_frame_q2_s;
assign dac_dbg_trigger[7] = dac_frame_q3_s;
assign dac_dbg_data[ 15: 0] = dac_data_i0_s;
assign dac_dbg_data[ 31: 16] = dac_data_i1_s;
assign dac_dbg_data[ 47: 32] = dac_data_i2_s;
assign dac_dbg_data[ 63: 48] = dac_data_i3_s;
assign dac_dbg_data[ 79: 64] = dac_data_q0_s;
assign dac_dbg_data[ 95: 80] = dac_data_q1_s;
assign dac_dbg_data[111: 96] = dac_data_q2_s;
assign dac_dbg_data[127:112] = dac_data_q3_s;
assign dac_dbg_data[128:128] = dac_frame_i0_s;
assign dac_dbg_data[129:129] = dac_frame_i1_s;
assign dac_dbg_data[130:130] = dac_frame_i2_s;
assign dac_dbg_data[131:131] = dac_frame_i3_s;
assign dac_dbg_data[132:132] = dac_frame_q0_s;
assign dac_dbg_data[133:133] = dac_frame_q1_s;
assign dac_dbg_data[134:134] = dac_frame_q2_s;
assign dac_dbg_data[135:135] = dac_frame_q3_s;
// signal name changes
assign up_clk = s_axi_aclk;
assign up_rstn = s_axi_aresetn;
// device interface
axi_ad9122_if #(
.PCORE_DEVICE_TYPE (PCORE_DEVICE_TYPE),
.PCORE_SERDES_DDR_N (PCORE_SERDES_DDR_N),
.PCORE_MMCM_BUFIO_N (PCORE_MMCM_BUFIO_N))
i_if (
.dac_clk_in_p (dac_clk_in_p),
.dac_clk_in_n (dac_clk_in_n),
.dac_clk_out_p (dac_clk_out_p),
.dac_clk_out_n (dac_clk_out_n),
.dac_frame_out_p (dac_frame_out_p),
.dac_frame_out_n (dac_frame_out_n),
.dac_data_out_p (dac_data_out_p),
.dac_data_out_n (dac_data_out_n),
.dac_rst (dac_rst),
.dac_clk (),
.dac_div_clk (dac_div_clk),
.dac_status (dac_status_s),
.dac_frame_i0 (dac_frame_i0_s),
.dac_data_i0 (dac_data_i0_s),
.dac_frame_i1 (dac_frame_i1_s),
.dac_data_i1 (dac_data_i1_s),
.dac_frame_i2 (dac_frame_i2_s),
.dac_data_i2 (dac_data_i2_s),
.dac_frame_i3 (dac_frame_i3_s),
.dac_data_i3 (dac_data_i3_s),
.dac_frame_q0 (dac_frame_q0_s),
.dac_data_q0 (dac_data_q0_s),
.dac_frame_q1 (dac_frame_q1_s),
.dac_data_q1 (dac_data_q1_s),
.dac_frame_q2 (dac_frame_q2_s),
.dac_data_q2 (dac_data_q2_s),
.dac_frame_q3 (dac_frame_q3_s),
.dac_data_q3 (dac_data_q3_s),
.mmcm_rst (mmcm_rst),
.drp_clk (up_clk),
.drp_rst (drp_rst),
.drp_sel (drp_sel_s),
.drp_wr (drp_wr_s),
.drp_addr (drp_addr_s),
.drp_wdata (drp_wdata_s),
.drp_rdata (drp_rdata_s),
.drp_ack_t (drp_ack_t_s));
// core
axi_ad9122_core #(.PCORE_ID(PCORE_ID)) i_core (
.dac_div_clk (dac_div_clk),
.dac_rst (dac_rst),
.dac_frame_i0 (dac_frame_i0_s),
.dac_data_i0 (dac_data_i0_s),
.dac_frame_i1 (dac_frame_i1_s),
.dac_data_i1 (dac_data_i1_s),
.dac_frame_i2 (dac_frame_i2_s),
.dac_data_i2 (dac_data_i2_s),
.dac_frame_i3 (dac_frame_i3_s),
.dac_data_i3 (dac_data_i3_s),
.dac_frame_q0 (dac_frame_q0_s),
.dac_data_q0 (dac_data_q0_s),
.dac_frame_q1 (dac_frame_q1_s),
.dac_data_q1 (dac_data_q1_s),
.dac_frame_q2 (dac_frame_q2_s),
.dac_data_q2 (dac_data_q2_s),
.dac_frame_q3 (dac_frame_q3_s),
.dac_data_q3 (dac_data_q3_s),
.dac_status (dac_status_s),
.dac_enable_out (dac_enable_out),
.dac_enable_in (dac_enable_in),
.dac_drd (dac_drd),
.dac_dvalid (dac_dvalid),
.dac_ddata (dac_ddata),
.dac_underflow (dac_underflow),
.mmcm_rst (mmcm_rst),
.drp_rst (drp_rst),
.drp_sel (drp_sel_s),
.drp_wr (drp_wr_s),
.drp_addr (drp_addr_s),
.drp_wdata (drp_wdata_s),
.drp_rdata (drp_rdata_s),
.drp_ack_t (drp_ack_t_s),
.up_rstn (up_rstn),
.up_clk (up_clk),
.up_sel (up_sel_s),
.up_wr (up_wr_s),
.up_addr (up_addr_s),
.up_wdata (up_wdata_s),
.up_rdata (up_rdata_s),
.up_ack (up_ack_s));
// up bus interface
up_axi #(
.PCORE_BASEADDR (C_BASEADDR),
.PCORE_HIGHADDR (C_HIGHADDR))
i_up_axi (
.up_rstn (up_rstn),
.up_clk (up_clk),
.up_axi_awvalid (s_axi_awvalid),
.up_axi_awaddr (s_axi_awaddr),
.up_axi_awready (s_axi_awready),
.up_axi_wvalid (s_axi_wvalid),
.up_axi_wdata (s_axi_wdata),
.up_axi_wstrb (s_axi_wstrb),
.up_axi_wready (s_axi_wready),
.up_axi_bvalid (s_axi_bvalid),
.up_axi_bresp (s_axi_bresp),
.up_axi_bready (s_axi_bready),
.up_axi_arvalid (s_axi_arvalid),
.up_axi_araddr (s_axi_araddr),
.up_axi_arready (s_axi_arready),
.up_axi_rvalid (s_axi_rvalid),
.up_axi_rresp (s_axi_rresp),
.up_axi_rdata (s_axi_rdata),
.up_axi_rready (s_axi_rready),
.up_sel (up_sel_s),
.up_wr (up_wr_s),
.up_addr (up_addr_s),
.up_wdata (up_wdata_s),
.up_rdata (up_rdata_s),
.up_ack (up_ack_s));
endmodule
// ***************************************************************************
// ***************************************************************************
|
/*
Copyright (c) 2016-2018 Alex Forencich
Permission is hereby granted, free of charge, to any person obtaining a copy
of this software and associated documentation files (the "Software"), to deal
in the Software without restriction, including without limitation the rights
to use, copy, modify, merge, publish, distribute, sublicense, and/or sell
copies of the Software, and to permit persons to whom the Software is
furnished to do so, subject to the following conditions:
The above copyright notice and this permission notice shall be included in
all copies or substantial portions of the Software.
THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY
FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL THE
AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM,
OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN
THE SOFTWARE.
*/
// Language: Verilog 2001
`timescale 1ns / 1ps
/*
* XGMII control/data deinterleave
*/
module xgmii_deinterleave
(
input wire [72:0] input_xgmii_dc,
output wire [63:0] output_xgmii_d,
output wire [7:0] output_xgmii_c
);
assign output_xgmii_d[7:0] = input_xgmii_dc[7:0];
assign output_xgmii_c[0] = input_xgmii_dc[8];
assign output_xgmii_d[15:8] = input_xgmii_dc[16:9];
assign output_xgmii_c[1] = input_xgmii_dc[17];
assign output_xgmii_d[23:16] = input_xgmii_dc[25:18];
assign output_xgmii_c[2] = input_xgmii_dc[26];
assign output_xgmii_d[31:24] = input_xgmii_dc[34:27];
assign output_xgmii_c[3] = input_xgmii_dc[35];
assign output_xgmii_d[39:32] = input_xgmii_dc[43:36];
assign output_xgmii_c[4] = input_xgmii_dc[44];
assign output_xgmii_d[47:40] = input_xgmii_dc[52:45];
assign output_xgmii_c[5] = input_xgmii_dc[53];
assign output_xgmii_d[55:48] = input_xgmii_dc[61:54];
assign output_xgmii_c[6] = input_xgmii_dc[62];
assign output_xgmii_d[63:56] = input_xgmii_dc[70:63];
assign output_xgmii_c[7] = input_xgmii_dc[71];
endmodule
|
module counter_test;
localparam WIDTH=5;
reg clk ;
reg rst ;
reg load ;
reg enab ;
reg [WIDTH-1:0] cnt_in;
wire [WIDTH-1:0] cnt_out;
counter
#(
.WIDTH ( WIDTH )
)
counter_inst
(
.clk ( clk ),
.rst ( rst ),
.load ( load ),
.enab ( enab ),
.cnt_in ( cnt_in ),
.cnt_out ( cnt_out )
);
task expect;
input [WIDTH-1:0] exp_out;
if (cnt_out !== exp_out) begin
$display("TEST FAILED");
$display("At time %0d rst=%b load=%b enab=%b cnt_in=%b cnt_out=%b",
$time, rst, load, enab, cnt_in, cnt_out);
$display("cnt_out should be %b", exp_out);
$finish;
end
else begin
$display("At time %0d rst=%b load=%b enab=%b cnt_in=%b cnt_out=%b",
$time, rst, load, enab, cnt_in, cnt_out);
end
endtask
initial repeat (7) begin #5 clk=1; #5 clk=0; end
initial @(negedge clk) begin
rst=0; load=1; enab=1; cnt_in=5'h15; @(negedge clk) expect (5'h15);
rst=0; load=1; enab=1; cnt_in=5'h0A; @(negedge clk) expect (5'h0A);
rst=0; load=1; enab=1; cnt_in=5'h1F; @(negedge clk) expect (5'h1F);
rst=1; load=1; enab=1; cnt_in=5'h1F; @(negedge clk) expect (5'h00);
rst=0; load=1; enab=1; cnt_in=5'h1F; @(negedge clk) expect (5'h1F);
rst=0; load=0; enab=1; cnt_in=5'h1F; @(negedge clk) expect (5'h00);
$display("TEST PASSED");
$finish;
end
endmodule
|
////////////////////////////////////////////////////////////////////////////////
// Copyright (c) 1995-2013 Xilinx, Inc. All rights reserved.
////////////////////////////////////////////////////////////////////////////////
// ____ ____
// / /\/ /
// /___/ \ / Vendor: Xilinx
// \ \ \/ Version: P.20131013
// \ \ Application: netgen
// / / Filename: nco.v
// /___/ /\ Timestamp: Tue Nov 19 18:33:41 2013
// \ \ / \
// \___\/\___\
//
// Command : -w -sim -ofmt verilog "C:/Users/Fabian/Desktop/Respaldo taller/taller-diseno-digital-master/Proyecto Final/tec-drums/ipcore_dir/tmp/_cg/nco.ngc" "C:/Users/Fabian/Desktop/Respaldo taller/taller-diseno-digital-master/Proyecto Final/tec-drums/ipcore_dir/tmp/_cg/nco.v"
// Device : 6slx16csg324-3
// Input file : C:/Users/Fabian/Desktop/Respaldo taller/taller-diseno-digital-master/Proyecto Final/tec-drums/ipcore_dir/tmp/_cg/nco.ngc
// Output file : C:/Users/Fabian/Desktop/Respaldo taller/taller-diseno-digital-master/Proyecto Final/tec-drums/ipcore_dir/tmp/_cg/nco.v
// # of Modules : 1
// Design Name : nco
// Xilinx : C:\Xilinx\14.7\ISE_DS\ISE\
//
// Purpose:
// This verilog netlist is a verification model and uses simulation
// primitives which may not represent the true implementation of the
// device, however the netlist is functionally correct and should not
// be modified. This file cannot be synthesized and should only be used
// with supported simulation tools.
//
// Reference:
// Command Line Tools User Guide, Chapter 23 and Synthesis and Simulation Design Guide, Chapter 6
//
////////////////////////////////////////////////////////////////////////////////
`timescale 1 ns/1 ps
module nco (
clk, sine, phase_out
)/* synthesis syn_black_box syn_noprune=1 */;
input clk;
output [15 : 0] sine;
output [15 : 0] phase_out;
// synthesis translate_off
wire sig00000001;
wire sig00000002;
wire sig00000003;
wire sig00000004;
wire sig00000005;
wire sig00000006;
wire sig00000007;
wire sig00000008;
wire sig00000009;
wire sig0000000a;
wire sig0000000b;
wire sig0000000c;
wire sig0000000d;
wire sig0000000e;
wire sig0000000f;
wire sig00000010;
wire sig00000011;
wire sig00000012;
wire sig00000013;
wire sig00000014;
wire sig00000015;
wire sig00000016;
wire sig00000017;
wire sig00000018;
wire sig00000019;
wire sig0000001a;
wire sig0000001b;
wire sig0000001c;
wire sig0000001d;
wire sig0000001e;
wire sig0000001f;
wire sig00000020;
wire sig00000021;
wire sig00000022;
wire sig00000023;
wire sig00000024;
wire sig00000025;
wire sig00000026;
wire sig00000027;
wire sig00000028;
wire sig00000029;
wire sig0000002a;
wire sig0000002b;
wire sig0000002c;
wire sig0000002d;
wire sig0000002e;
wire sig0000002f;
wire sig00000030;
wire sig00000031;
wire sig00000032;
wire sig00000033;
wire sig00000034;
wire sig00000035;
wire sig00000036;
wire sig00000037;
wire sig00000038;
wire sig00000039;
wire sig0000003a;
wire sig0000003b;
wire sig0000003c;
wire sig0000003d;
wire sig0000003e;
wire sig0000003f;
wire sig00000040;
wire sig00000041;
wire sig00000042;
wire sig00000043;
wire sig00000044;
wire sig00000045;
wire sig00000046;
wire sig00000047;
wire sig00000048;
wire sig00000049;
wire sig0000004a;
wire sig0000004b;
wire sig0000004c;
wire sig0000004d;
wire sig0000004e;
wire sig0000004f;
wire sig00000050;
wire sig00000051;
wire sig00000052;
wire sig00000053;
wire sig00000054;
wire sig00000055;
wire sig00000056;
wire sig00000057;
wire sig00000058;
wire sig00000059;
wire sig0000005a;
wire sig0000005b;
wire sig0000005c;
wire sig0000005d;
wire sig0000005e;
wire sig0000005f;
wire sig00000060;
wire sig00000061;
wire sig00000062;
wire sig00000063;
wire sig00000064;
wire sig00000065;
wire sig00000066;
wire sig00000067;
wire sig00000068;
wire sig00000069;
wire sig0000006a;
wire sig0000006b;
wire sig0000006c;
wire sig0000006d;
wire sig0000006e;
wire sig0000006f;
wire sig00000070;
wire sig00000071;
wire sig00000072;
wire sig00000073;
wire sig00000074;
wire sig00000075;
wire sig00000076;
wire sig00000077;
wire sig00000078;
wire sig00000079;
wire sig0000007a;
wire sig0000007b;
wire sig0000007c;
wire sig0000007d;
wire sig0000007e;
wire sig0000007f;
wire sig00000080;
wire sig00000081;
wire sig00000082;
wire sig00000083;
wire sig00000084;
wire sig00000085;
wire sig00000086;
wire sig00000087;
wire sig00000088;
wire sig00000089;
wire sig0000008a;
wire sig0000008b;
wire sig0000008c;
wire sig0000008d;
wire sig0000008e;
wire sig0000008f;
wire sig00000090;
wire sig00000091;
wire sig00000092;
wire sig00000093;
wire sig00000094;
wire sig00000095;
wire sig00000096;
wire sig00000097;
wire sig00000098;
wire sig00000099;
wire sig0000009a;
wire sig0000009b;
wire sig0000009c;
wire sig0000009d;
wire sig0000009e;
wire sig0000009f;
wire sig000000a0;
wire sig000000a1;
wire sig000000a2;
wire sig000000a3;
wire sig000000a4;
wire sig000000a5;
wire sig000000a6;
wire sig000000a7;
wire sig000000a8;
wire sig000000a9;
wire sig000000aa;
wire sig000000ab;
wire sig000000ac;
wire sig000000ad;
wire sig000000ae;
wire sig000000af;
wire sig000000b0;
wire sig000000b1;
wire sig000000b2;
wire sig000000b3;
wire sig000000b4;
wire sig000000b5;
wire sig000000b6;
wire sig000000b7;
wire sig000000b8;
wire sig000000b9;
wire sig000000ba;
wire sig000000bb;
wire sig000000bc;
wire sig000000bd;
wire sig000000be;
wire sig000000bf;
wire sig000000c0;
wire sig000000c1;
wire sig000000c2;
wire sig000000c3;
wire sig000000c4;
wire sig000000c5;
wire sig000000c6;
wire sig000000c7;
wire sig000000c8;
wire sig000000c9;
wire sig000000ca;
wire sig000000cb;
wire sig000000cc;
wire sig000000cd;
wire sig000000ce;
wire sig000000cf;
wire sig000000d0;
wire sig000000d1;
wire sig000000d2;
wire sig000000d3;
wire sig000000d4;
wire sig000000d5;
wire sig000000d6;
wire sig000000d7;
wire sig000000d8;
wire sig000000d9;
wire sig000000da;
wire sig000000db;
wire sig000000dc;
wire sig000000dd;
wire sig000000de;
wire sig000000df;
wire sig000000e0;
wire sig000000e1;
wire sig000000e2;
wire sig000000e3;
wire sig000000e4;
wire sig000000e5;
wire sig000000e6;
wire sig000000e7;
wire sig000000e8;
wire sig000000e9;
wire sig000000ea;
wire sig000000eb;
wire sig000000ec;
wire sig000000ed;
wire sig000000ee;
wire sig000000ef;
wire sig000000f0;
wire sig000000f1;
wire sig000000f2;
wire sig000000f3;
wire sig000000f4;
wire sig000000f5;
wire sig000000f6;
wire sig000000f7;
wire sig000000f8;
wire sig000000f9;
wire sig000000fa;
wire sig000000fb;
wire sig000000fc;
wire sig000000fd;
wire sig000000fe;
wire sig000000ff;
wire sig00000100;
wire sig00000101;
wire sig00000102;
wire sig00000103;
wire sig00000104;
wire sig00000105;
wire sig00000106;
wire sig00000107;
wire sig00000108;
wire sig00000109;
wire sig0000010a;
wire sig0000010b;
wire sig0000010c;
wire sig0000010d;
wire sig0000010e;
wire sig0000010f;
wire sig00000110;
wire sig00000111;
wire sig00000112;
wire sig00000113;
wire sig00000114;
wire sig00000115;
wire sig00000116;
wire sig00000117;
wire sig00000118;
wire sig00000119;
wire sig0000011a;
wire sig0000011b;
wire sig0000011c;
wire sig0000011d;
wire sig0000011e;
wire sig0000011f;
wire sig00000120;
wire sig00000121;
wire sig00000122;
wire sig00000123;
wire sig00000124;
wire sig00000125;
wire sig00000126;
wire sig00000127;
wire sig00000128;
wire sig00000129;
wire sig0000012a;
wire sig0000012b;
wire sig0000012c;
wire sig0000012d;
wire sig0000012e;
wire sig0000012f;
wire sig00000130;
wire sig00000131;
wire sig00000132;
wire sig00000133;
wire sig00000134;
wire sig00000135;
wire sig00000136;
wire sig00000137;
wire sig00000138;
wire sig00000139;
wire sig0000013a;
wire sig0000013b;
wire sig0000013c;
wire sig0000013d;
wire sig0000013e;
wire sig0000013f;
wire sig00000140;
wire sig00000141;
wire sig00000142;
wire sig00000143;
wire sig00000144;
wire sig00000145;
wire sig00000146;
wire sig00000147;
wire sig00000148;
wire sig00000149;
wire sig0000014a;
wire sig0000014b;
wire sig0000014c;
wire sig0000014d;
wire sig0000014e;
wire sig0000014f;
wire sig00000150;
wire sig00000151;
wire sig00000152;
wire sig00000153;
wire sig00000154;
wire sig00000155;
wire sig00000156;
wire sig00000157;
wire sig00000158;
wire sig00000159;
wire sig0000015a;
wire sig0000015b;
wire sig0000015c;
wire sig0000015d;
wire sig0000015e;
wire sig0000015f;
wire sig00000160;
wire sig00000161;
wire sig00000162;
wire sig00000163;
wire sig00000164;
wire sig00000165;
wire sig00000166;
wire sig00000167;
wire sig00000168;
wire \blk00000025/sig000001b8 ;
wire \blk00000025/sig000001b7 ;
wire \blk00000025/sig000001b6 ;
wire \blk00000025/sig000001b5 ;
wire \blk00000025/sig000001b4 ;
wire \blk00000025/sig000001b3 ;
wire \blk00000025/sig000001b2 ;
wire \blk00000025/sig000001b1 ;
wire \blk00000025/sig000001b0 ;
wire \blk00000025/sig000001af ;
wire \blk00000025/sig000001ae ;
wire \blk00000025/sig000001ad ;
wire \blk00000025/sig000001ac ;
wire \blk00000025/sig000001ab ;
wire \blk00000025/sig000001aa ;
wire \blk00000025/sig000001a9 ;
wire \blk00000025/sig000001a8 ;
wire \blk00000025/sig000001a7 ;
wire \blk00000025/sig000001a6 ;
wire \blk00000025/sig000001a5 ;
wire \blk00000025/sig000001a4 ;
wire \blk00000025/sig000001a3 ;
wire \blk00000025/sig000001a2 ;
wire \blk00000025/sig000001a1 ;
wire \blk00000025/sig000001a0 ;
wire \blk00000025/sig0000019f ;
wire \blk00000025/sig0000019e ;
wire \blk00000025/sig0000019d ;
wire \blk00000025/sig0000019c ;
wire \blk00000025/sig0000019b ;
wire \blk00000025/sig0000019a ;
wire \blk00000056/sig00000209 ;
wire \blk00000056/sig00000208 ;
wire \blk00000056/sig00000207 ;
wire \blk00000056/sig00000206 ;
wire \blk00000056/sig00000205 ;
wire \blk00000056/sig00000204 ;
wire \blk00000056/sig00000203 ;
wire \blk00000056/sig00000202 ;
wire \blk00000056/sig00000201 ;
wire \blk00000056/sig00000200 ;
wire \blk00000056/sig000001ff ;
wire \blk00000056/sig000001fe ;
wire \blk00000056/sig000001fd ;
wire \blk00000056/sig000001fc ;
wire \blk00000056/sig000001fb ;
wire \blk00000056/sig000001fa ;
wire \blk00000056/sig000001f9 ;
wire \blk00000056/sig000001f8 ;
wire \blk00000056/sig000001f7 ;
wire \blk00000056/sig000001f6 ;
wire \blk00000056/sig000001f5 ;
wire \blk00000056/sig000001f4 ;
wire \blk00000056/sig000001f3 ;
wire \blk00000056/sig000001f2 ;
wire \blk00000056/sig000001f1 ;
wire \blk00000056/sig000001f0 ;
wire \blk00000056/sig000001ef ;
wire \blk00000056/sig000001ee ;
wire \blk00000056/sig000001ed ;
wire \blk00000056/sig000001ec ;
wire \blk00000056/sig000001eb ;
wire \blk00000087/sig0000021f ;
wire \blk00000087/sig0000021e ;
wire \blk00000087/sig0000021d ;
wire \blk00000087/sig0000021c ;
wire \blk00000087/sig0000021b ;
wire \blk00000087/sig0000021a ;
wire \blk00000087/sig00000219 ;
wire \blk00000087/sig00000218 ;
wire \blk00000087/sig00000217 ;
wire \blk00000087/sig00000216 ;
wire \blk00000087/sig00000212 ;
wire \blk00000087/sig00000211 ;
wire \blk00000087/sig00000210 ;
wire \blk00000087/sig0000020f ;
wire \blk00000087/sig0000020e ;
wire \blk00000087/sig0000020d ;
wire \blk00000087/sig0000020c ;
wire \NLW_blk0000015d_DIPA<3>_UNCONNECTED ;
wire \NLW_blk0000015d_DIPA<2>_UNCONNECTED ;
wire \NLW_blk0000015d_DIPA<1>_UNCONNECTED ;
wire \NLW_blk0000015d_DIPA<0>_UNCONNECTED ;
wire \NLW_blk0000015d_DOA<31>_UNCONNECTED ;
wire \NLW_blk0000015d_DOA<30>_UNCONNECTED ;
wire \NLW_blk0000015d_DOA<29>_UNCONNECTED ;
wire \NLW_blk0000015d_DOA<28>_UNCONNECTED ;
wire \NLW_blk0000015d_DOA<27>_UNCONNECTED ;
wire \NLW_blk0000015d_DOA<26>_UNCONNECTED ;
wire \NLW_blk0000015d_DOA<25>_UNCONNECTED ;
wire \NLW_blk0000015d_DOA<24>_UNCONNECTED ;
wire \NLW_blk0000015d_DOA<23>_UNCONNECTED ;
wire \NLW_blk0000015d_DOA<22>_UNCONNECTED ;
wire \NLW_blk0000015d_DOA<21>_UNCONNECTED ;
wire \NLW_blk0000015d_DOA<20>_UNCONNECTED ;
wire \NLW_blk0000015d_DOA<19>_UNCONNECTED ;
wire \NLW_blk0000015d_DOA<18>_UNCONNECTED ;
wire \NLW_blk0000015d_DOA<17>_UNCONNECTED ;
wire \NLW_blk0000015d_DOA<16>_UNCONNECTED ;
wire \NLW_blk0000015d_DOA<15>_UNCONNECTED ;
wire \NLW_blk0000015d_DOA<14>_UNCONNECTED ;
wire \NLW_blk0000015d_DOA<13>_UNCONNECTED ;
wire \NLW_blk0000015d_DOA<12>_UNCONNECTED ;
wire \NLW_blk0000015d_DOA<11>_UNCONNECTED ;
wire \NLW_blk0000015d_DOA<10>_UNCONNECTED ;
wire \NLW_blk0000015d_DOA<9>_UNCONNECTED ;
wire \NLW_blk0000015d_DOA<8>_UNCONNECTED ;
wire \NLW_blk0000015d_DOA<7>_UNCONNECTED ;
wire \NLW_blk0000015d_DOA<6>_UNCONNECTED ;
wire \NLW_blk0000015d_DOA<5>_UNCONNECTED ;
wire \NLW_blk0000015d_DOA<4>_UNCONNECTED ;
wire \NLW_blk0000015d_ADDRA<1>_UNCONNECTED ;
wire \NLW_blk0000015d_ADDRA<0>_UNCONNECTED ;
wire \NLW_blk0000015d_ADDRB<1>_UNCONNECTED ;
wire \NLW_blk0000015d_ADDRB<0>_UNCONNECTED ;
wire \NLW_blk0000015d_DIB<31>_UNCONNECTED ;
wire \NLW_blk0000015d_DIB<30>_UNCONNECTED ;
wire \NLW_blk0000015d_DIB<29>_UNCONNECTED ;
wire \NLW_blk0000015d_DIB<28>_UNCONNECTED ;
wire \NLW_blk0000015d_DIB<27>_UNCONNECTED ;
wire \NLW_blk0000015d_DIB<26>_UNCONNECTED ;
wire \NLW_blk0000015d_DIB<25>_UNCONNECTED ;
wire \NLW_blk0000015d_DIB<24>_UNCONNECTED ;
wire \NLW_blk0000015d_DIB<23>_UNCONNECTED ;
wire \NLW_blk0000015d_DIB<22>_UNCONNECTED ;
wire \NLW_blk0000015d_DIB<21>_UNCONNECTED ;
wire \NLW_blk0000015d_DIB<20>_UNCONNECTED ;
wire \NLW_blk0000015d_DIB<19>_UNCONNECTED ;
wire \NLW_blk0000015d_DIB<18>_UNCONNECTED ;
wire \NLW_blk0000015d_DIB<17>_UNCONNECTED ;
wire \NLW_blk0000015d_DIB<16>_UNCONNECTED ;
wire \NLW_blk0000015d_DIB<15>_UNCONNECTED ;
wire \NLW_blk0000015d_DIB<14>_UNCONNECTED ;
wire \NLW_blk0000015d_DIB<13>_UNCONNECTED ;
wire \NLW_blk0000015d_DIB<12>_UNCONNECTED ;
wire \NLW_blk0000015d_DIB<11>_UNCONNECTED ;
wire \NLW_blk0000015d_DIB<10>_UNCONNECTED ;
wire \NLW_blk0000015d_DIB<9>_UNCONNECTED ;
wire \NLW_blk0000015d_DIB<8>_UNCONNECTED ;
wire \NLW_blk0000015d_DIB<7>_UNCONNECTED ;
wire \NLW_blk0000015d_DIB<6>_UNCONNECTED ;
wire \NLW_blk0000015d_DIB<5>_UNCONNECTED ;
wire \NLW_blk0000015d_DIB<4>_UNCONNECTED ;
wire \NLW_blk0000015d_DIB<3>_UNCONNECTED ;
wire \NLW_blk0000015d_DIB<2>_UNCONNECTED ;
wire \NLW_blk0000015d_DIB<1>_UNCONNECTED ;
wire \NLW_blk0000015d_DIB<0>_UNCONNECTED ;
wire \NLW_blk0000015d_DOPA<3>_UNCONNECTED ;
wire \NLW_blk0000015d_DOPA<2>_UNCONNECTED ;
wire \NLW_blk0000015d_DOPA<1>_UNCONNECTED ;
wire \NLW_blk0000015d_DOPA<0>_UNCONNECTED ;
wire \NLW_blk0000015d_DIPB<3>_UNCONNECTED ;
wire \NLW_blk0000015d_DIPB<2>_UNCONNECTED ;
wire \NLW_blk0000015d_DIPB<1>_UNCONNECTED ;
wire \NLW_blk0000015d_DIPB<0>_UNCONNECTED ;
wire \NLW_blk0000015d_DOPB<3>_UNCONNECTED ;
wire \NLW_blk0000015d_DOPB<2>_UNCONNECTED ;
wire \NLW_blk0000015d_DOPB<1>_UNCONNECTED ;
wire \NLW_blk0000015d_DOPB<0>_UNCONNECTED ;
wire \NLW_blk0000015d_DOB<31>_UNCONNECTED ;
wire \NLW_blk0000015d_DOB<30>_UNCONNECTED ;
wire \NLW_blk0000015d_DOB<29>_UNCONNECTED ;
wire \NLW_blk0000015d_DOB<28>_UNCONNECTED ;
wire \NLW_blk0000015d_DOB<27>_UNCONNECTED ;
wire \NLW_blk0000015d_DOB<26>_UNCONNECTED ;
wire \NLW_blk0000015d_DOB<25>_UNCONNECTED ;
wire \NLW_blk0000015d_DOB<24>_UNCONNECTED ;
wire \NLW_blk0000015d_DOB<23>_UNCONNECTED ;
wire \NLW_blk0000015d_DOB<22>_UNCONNECTED ;
wire \NLW_blk0000015d_DOB<21>_UNCONNECTED ;
wire \NLW_blk0000015d_DOB<20>_UNCONNECTED ;
wire \NLW_blk0000015d_DOB<19>_UNCONNECTED ;
wire \NLW_blk0000015d_DOB<18>_UNCONNECTED ;
wire \NLW_blk0000015d_DOB<17>_UNCONNECTED ;
wire \NLW_blk0000015d_DOB<16>_UNCONNECTED ;
wire \NLW_blk0000015d_DOB<15>_UNCONNECTED ;
wire \NLW_blk0000015d_DOB<14>_UNCONNECTED ;
wire \NLW_blk0000015d_DOB<13>_UNCONNECTED ;
wire \NLW_blk0000015d_DOB<12>_UNCONNECTED ;
wire \NLW_blk0000015d_DOB<11>_UNCONNECTED ;
wire \NLW_blk0000015d_DOB<10>_UNCONNECTED ;
wire \NLW_blk0000015d_DOB<9>_UNCONNECTED ;
wire \NLW_blk0000015d_DOB<8>_UNCONNECTED ;
wire \NLW_blk0000015d_DOB<7>_UNCONNECTED ;
wire \NLW_blk0000015d_DOB<6>_UNCONNECTED ;
wire \NLW_blk0000015d_DOB<5>_UNCONNECTED ;
wire \NLW_blk0000015d_DOB<4>_UNCONNECTED ;
wire \NLW_blk0000015d_DIA<31>_UNCONNECTED ;
wire \NLW_blk0000015d_DIA<30>_UNCONNECTED ;
wire \NLW_blk0000015d_DIA<29>_UNCONNECTED ;
wire \NLW_blk0000015d_DIA<28>_UNCONNECTED ;
wire \NLW_blk0000015d_DIA<27>_UNCONNECTED ;
wire \NLW_blk0000015d_DIA<26>_UNCONNECTED ;
wire \NLW_blk0000015d_DIA<25>_UNCONNECTED ;
wire \NLW_blk0000015d_DIA<24>_UNCONNECTED ;
wire \NLW_blk0000015d_DIA<23>_UNCONNECTED ;
wire \NLW_blk0000015d_DIA<22>_UNCONNECTED ;
wire \NLW_blk0000015d_DIA<21>_UNCONNECTED ;
wire \NLW_blk0000015d_DIA<20>_UNCONNECTED ;
wire \NLW_blk0000015d_DIA<19>_UNCONNECTED ;
wire \NLW_blk0000015d_DIA<18>_UNCONNECTED ;
wire \NLW_blk0000015d_DIA<17>_UNCONNECTED ;
wire \NLW_blk0000015d_DIA<16>_UNCONNECTED ;
wire \NLW_blk0000015d_DIA<15>_UNCONNECTED ;
wire \NLW_blk0000015d_DIA<14>_UNCONNECTED ;
wire \NLW_blk0000015d_DIA<13>_UNCONNECTED ;
wire \NLW_blk0000015d_DIA<12>_UNCONNECTED ;
wire \NLW_blk0000015d_DIA<11>_UNCONNECTED ;
wire \NLW_blk0000015d_DIA<10>_UNCONNECTED ;
wire \NLW_blk0000015d_DIA<9>_UNCONNECTED ;
wire \NLW_blk0000015d_DIA<8>_UNCONNECTED ;
wire \NLW_blk0000015d_DIA<7>_UNCONNECTED ;
wire \NLW_blk0000015d_DIA<6>_UNCONNECTED ;
wire \NLW_blk0000015d_DIA<5>_UNCONNECTED ;
wire \NLW_blk0000015d_DIA<4>_UNCONNECTED ;
wire \NLW_blk0000015e_DIPA<3>_UNCONNECTED ;
wire \NLW_blk0000015e_DIPA<2>_UNCONNECTED ;
wire \NLW_blk0000015e_DIPA<1>_UNCONNECTED ;
wire \NLW_blk0000015e_DIPA<0>_UNCONNECTED ;
wire \NLW_blk0000015e_DOA<31>_UNCONNECTED ;
wire \NLW_blk0000015e_DOA<30>_UNCONNECTED ;
wire \NLW_blk0000015e_DOA<29>_UNCONNECTED ;
wire \NLW_blk0000015e_DOA<28>_UNCONNECTED ;
wire \NLW_blk0000015e_DOA<27>_UNCONNECTED ;
wire \NLW_blk0000015e_DOA<26>_UNCONNECTED ;
wire \NLW_blk0000015e_DOA<25>_UNCONNECTED ;
wire \NLW_blk0000015e_DOA<24>_UNCONNECTED ;
wire \NLW_blk0000015e_DOA<23>_UNCONNECTED ;
wire \NLW_blk0000015e_DOA<22>_UNCONNECTED ;
wire \NLW_blk0000015e_DOA<21>_UNCONNECTED ;
wire \NLW_blk0000015e_DOA<20>_UNCONNECTED ;
wire \NLW_blk0000015e_DOA<19>_UNCONNECTED ;
wire \NLW_blk0000015e_DOA<18>_UNCONNECTED ;
wire \NLW_blk0000015e_DOA<17>_UNCONNECTED ;
wire \NLW_blk0000015e_DOA<16>_UNCONNECTED ;
wire \NLW_blk0000015e_DOA<15>_UNCONNECTED ;
wire \NLW_blk0000015e_DOA<14>_UNCONNECTED ;
wire \NLW_blk0000015e_DOA<13>_UNCONNECTED ;
wire \NLW_blk0000015e_DOA<12>_UNCONNECTED ;
wire \NLW_blk0000015e_DOA<11>_UNCONNECTED ;
wire \NLW_blk0000015e_DOA<10>_UNCONNECTED ;
wire \NLW_blk0000015e_DOA<9>_UNCONNECTED ;
wire \NLW_blk0000015e_DOA<8>_UNCONNECTED ;
wire \NLW_blk0000015e_DOA<7>_UNCONNECTED ;
wire \NLW_blk0000015e_DOA<6>_UNCONNECTED ;
wire \NLW_blk0000015e_DOA<5>_UNCONNECTED ;
wire \NLW_blk0000015e_DOA<4>_UNCONNECTED ;
wire \NLW_blk0000015e_ADDRA<1>_UNCONNECTED ;
wire \NLW_blk0000015e_ADDRA<0>_UNCONNECTED ;
wire \NLW_blk0000015e_ADDRB<1>_UNCONNECTED ;
wire \NLW_blk0000015e_ADDRB<0>_UNCONNECTED ;
wire \NLW_blk0000015e_DIB<31>_UNCONNECTED ;
wire \NLW_blk0000015e_DIB<30>_UNCONNECTED ;
wire \NLW_blk0000015e_DIB<29>_UNCONNECTED ;
wire \NLW_blk0000015e_DIB<28>_UNCONNECTED ;
wire \NLW_blk0000015e_DIB<27>_UNCONNECTED ;
wire \NLW_blk0000015e_DIB<26>_UNCONNECTED ;
wire \NLW_blk0000015e_DIB<25>_UNCONNECTED ;
wire \NLW_blk0000015e_DIB<24>_UNCONNECTED ;
wire \NLW_blk0000015e_DIB<23>_UNCONNECTED ;
wire \NLW_blk0000015e_DIB<22>_UNCONNECTED ;
wire \NLW_blk0000015e_DIB<21>_UNCONNECTED ;
wire \NLW_blk0000015e_DIB<20>_UNCONNECTED ;
wire \NLW_blk0000015e_DIB<19>_UNCONNECTED ;
wire \NLW_blk0000015e_DIB<18>_UNCONNECTED ;
wire \NLW_blk0000015e_DIB<17>_UNCONNECTED ;
wire \NLW_blk0000015e_DIB<16>_UNCONNECTED ;
wire \NLW_blk0000015e_DIB<15>_UNCONNECTED ;
wire \NLW_blk0000015e_DIB<14>_UNCONNECTED ;
wire \NLW_blk0000015e_DIB<13>_UNCONNECTED ;
wire \NLW_blk0000015e_DIB<12>_UNCONNECTED ;
wire \NLW_blk0000015e_DIB<11>_UNCONNECTED ;
wire \NLW_blk0000015e_DIB<10>_UNCONNECTED ;
wire \NLW_blk0000015e_DIB<9>_UNCONNECTED ;
wire \NLW_blk0000015e_DIB<8>_UNCONNECTED ;
wire \NLW_blk0000015e_DIB<7>_UNCONNECTED ;
wire \NLW_blk0000015e_DIB<6>_UNCONNECTED ;
wire \NLW_blk0000015e_DIB<5>_UNCONNECTED ;
wire \NLW_blk0000015e_DIB<4>_UNCONNECTED ;
wire \NLW_blk0000015e_DIB<3>_UNCONNECTED ;
wire \NLW_blk0000015e_DIB<2>_UNCONNECTED ;
wire \NLW_blk0000015e_DIB<1>_UNCONNECTED ;
wire \NLW_blk0000015e_DIB<0>_UNCONNECTED ;
wire \NLW_blk0000015e_DOPA<3>_UNCONNECTED ;
wire \NLW_blk0000015e_DOPA<2>_UNCONNECTED ;
wire \NLW_blk0000015e_DOPA<1>_UNCONNECTED ;
wire \NLW_blk0000015e_DOPA<0>_UNCONNECTED ;
wire \NLW_blk0000015e_DIPB<3>_UNCONNECTED ;
wire \NLW_blk0000015e_DIPB<2>_UNCONNECTED ;
wire \NLW_blk0000015e_DIPB<1>_UNCONNECTED ;
wire \NLW_blk0000015e_DIPB<0>_UNCONNECTED ;
wire \NLW_blk0000015e_DOPB<3>_UNCONNECTED ;
wire \NLW_blk0000015e_DOPB<2>_UNCONNECTED ;
wire \NLW_blk0000015e_DOPB<1>_UNCONNECTED ;
wire \NLW_blk0000015e_DOPB<0>_UNCONNECTED ;
wire \NLW_blk0000015e_DOB<31>_UNCONNECTED ;
wire \NLW_blk0000015e_DOB<30>_UNCONNECTED ;
wire \NLW_blk0000015e_DOB<29>_UNCONNECTED ;
wire \NLW_blk0000015e_DOB<28>_UNCONNECTED ;
wire \NLW_blk0000015e_DOB<27>_UNCONNECTED ;
wire \NLW_blk0000015e_DOB<26>_UNCONNECTED ;
wire \NLW_blk0000015e_DOB<25>_UNCONNECTED ;
wire \NLW_blk0000015e_DOB<24>_UNCONNECTED ;
wire \NLW_blk0000015e_DOB<23>_UNCONNECTED ;
wire \NLW_blk0000015e_DOB<22>_UNCONNECTED ;
wire \NLW_blk0000015e_DOB<21>_UNCONNECTED ;
wire \NLW_blk0000015e_DOB<20>_UNCONNECTED ;
wire \NLW_blk0000015e_DOB<19>_UNCONNECTED ;
wire \NLW_blk0000015e_DOB<18>_UNCONNECTED ;
wire \NLW_blk0000015e_DOB<17>_UNCONNECTED ;
wire \NLW_blk0000015e_DOB<16>_UNCONNECTED ;
wire \NLW_blk0000015e_DOB<15>_UNCONNECTED ;
wire \NLW_blk0000015e_DOB<14>_UNCONNECTED ;
wire \NLW_blk0000015e_DOB<13>_UNCONNECTED ;
wire \NLW_blk0000015e_DOB<12>_UNCONNECTED ;
wire \NLW_blk0000015e_DOB<11>_UNCONNECTED ;
wire \NLW_blk0000015e_DOB<10>_UNCONNECTED ;
wire \NLW_blk0000015e_DOB<9>_UNCONNECTED ;
wire \NLW_blk0000015e_DOB<8>_UNCONNECTED ;
wire \NLW_blk0000015e_DOB<7>_UNCONNECTED ;
wire \NLW_blk0000015e_DOB<6>_UNCONNECTED ;
wire \NLW_blk0000015e_DOB<5>_UNCONNECTED ;
wire \NLW_blk0000015e_DOB<4>_UNCONNECTED ;
wire \NLW_blk0000015e_DIA<31>_UNCONNECTED ;
wire \NLW_blk0000015e_DIA<30>_UNCONNECTED ;
wire \NLW_blk0000015e_DIA<29>_UNCONNECTED ;
wire \NLW_blk0000015e_DIA<28>_UNCONNECTED ;
wire \NLW_blk0000015e_DIA<27>_UNCONNECTED ;
wire \NLW_blk0000015e_DIA<26>_UNCONNECTED ;
wire \NLW_blk0000015e_DIA<25>_UNCONNECTED ;
wire \NLW_blk0000015e_DIA<24>_UNCONNECTED ;
wire \NLW_blk0000015e_DIA<23>_UNCONNECTED ;
wire \NLW_blk0000015e_DIA<22>_UNCONNECTED ;
wire \NLW_blk0000015e_DIA<21>_UNCONNECTED ;
wire \NLW_blk0000015e_DIA<20>_UNCONNECTED ;
wire \NLW_blk0000015e_DIA<19>_UNCONNECTED ;
wire \NLW_blk0000015e_DIA<18>_UNCONNECTED ;
wire \NLW_blk0000015e_DIA<17>_UNCONNECTED ;
wire \NLW_blk0000015e_DIA<16>_UNCONNECTED ;
wire \NLW_blk0000015e_DIA<15>_UNCONNECTED ;
wire \NLW_blk0000015e_DIA<14>_UNCONNECTED ;
wire \NLW_blk0000015e_DIA<13>_UNCONNECTED ;
wire \NLW_blk0000015e_DIA<12>_UNCONNECTED ;
wire \NLW_blk0000015e_DIA<11>_UNCONNECTED ;
wire \NLW_blk0000015e_DIA<10>_UNCONNECTED ;
wire \NLW_blk0000015e_DIA<9>_UNCONNECTED ;
wire \NLW_blk0000015e_DIA<8>_UNCONNECTED ;
wire \NLW_blk0000015e_DIA<7>_UNCONNECTED ;
wire \NLW_blk0000015e_DIA<6>_UNCONNECTED ;
wire \NLW_blk0000015e_DIA<5>_UNCONNECTED ;
wire \NLW_blk0000015e_DIA<4>_UNCONNECTED ;
wire \NLW_blk0000015f_DIPA<3>_UNCONNECTED ;
wire \NLW_blk0000015f_DIPA<2>_UNCONNECTED ;
wire \NLW_blk0000015f_DIPA<1>_UNCONNECTED ;
wire \NLW_blk0000015f_DIPA<0>_UNCONNECTED ;
wire \NLW_blk0000015f_DOA<31>_UNCONNECTED ;
wire \NLW_blk0000015f_DOA<30>_UNCONNECTED ;
wire \NLW_blk0000015f_DOA<29>_UNCONNECTED ;
wire \NLW_blk0000015f_DOA<28>_UNCONNECTED ;
wire \NLW_blk0000015f_DOA<27>_UNCONNECTED ;
wire \NLW_blk0000015f_DOA<26>_UNCONNECTED ;
wire \NLW_blk0000015f_DOA<25>_UNCONNECTED ;
wire \NLW_blk0000015f_DOA<24>_UNCONNECTED ;
wire \NLW_blk0000015f_DOA<23>_UNCONNECTED ;
wire \NLW_blk0000015f_DOA<22>_UNCONNECTED ;
wire \NLW_blk0000015f_DOA<21>_UNCONNECTED ;
wire \NLW_blk0000015f_DOA<20>_UNCONNECTED ;
wire \NLW_blk0000015f_DOA<19>_UNCONNECTED ;
wire \NLW_blk0000015f_DOA<18>_UNCONNECTED ;
wire \NLW_blk0000015f_DOA<17>_UNCONNECTED ;
wire \NLW_blk0000015f_DOA<16>_UNCONNECTED ;
wire \NLW_blk0000015f_DOA<15>_UNCONNECTED ;
wire \NLW_blk0000015f_DOA<14>_UNCONNECTED ;
wire \NLW_blk0000015f_DOA<13>_UNCONNECTED ;
wire \NLW_blk0000015f_DOA<12>_UNCONNECTED ;
wire \NLW_blk0000015f_DOA<11>_UNCONNECTED ;
wire \NLW_blk0000015f_DOA<10>_UNCONNECTED ;
wire \NLW_blk0000015f_DOA<9>_UNCONNECTED ;
wire \NLW_blk0000015f_DOA<8>_UNCONNECTED ;
wire \NLW_blk0000015f_DOA<7>_UNCONNECTED ;
wire \NLW_blk0000015f_DOA<6>_UNCONNECTED ;
wire \NLW_blk0000015f_DOA<5>_UNCONNECTED ;
wire \NLW_blk0000015f_DOA<4>_UNCONNECTED ;
wire \NLW_blk0000015f_DOA<3>_UNCONNECTED ;
wire \NLW_blk0000015f_ADDRA<1>_UNCONNECTED ;
wire \NLW_blk0000015f_ADDRA<0>_UNCONNECTED ;
wire \NLW_blk0000015f_ADDRB<1>_UNCONNECTED ;
wire \NLW_blk0000015f_ADDRB<0>_UNCONNECTED ;
wire \NLW_blk0000015f_DIB<31>_UNCONNECTED ;
wire \NLW_blk0000015f_DIB<30>_UNCONNECTED ;
wire \NLW_blk0000015f_DIB<29>_UNCONNECTED ;
wire \NLW_blk0000015f_DIB<28>_UNCONNECTED ;
wire \NLW_blk0000015f_DIB<27>_UNCONNECTED ;
wire \NLW_blk0000015f_DIB<26>_UNCONNECTED ;
wire \NLW_blk0000015f_DIB<25>_UNCONNECTED ;
wire \NLW_blk0000015f_DIB<24>_UNCONNECTED ;
wire \NLW_blk0000015f_DIB<23>_UNCONNECTED ;
wire \NLW_blk0000015f_DIB<22>_UNCONNECTED ;
wire \NLW_blk0000015f_DIB<21>_UNCONNECTED ;
wire \NLW_blk0000015f_DIB<20>_UNCONNECTED ;
wire \NLW_blk0000015f_DIB<19>_UNCONNECTED ;
wire \NLW_blk0000015f_DIB<18>_UNCONNECTED ;
wire \NLW_blk0000015f_DIB<17>_UNCONNECTED ;
wire \NLW_blk0000015f_DIB<16>_UNCONNECTED ;
wire \NLW_blk0000015f_DIB<15>_UNCONNECTED ;
wire \NLW_blk0000015f_DIB<14>_UNCONNECTED ;
wire \NLW_blk0000015f_DIB<13>_UNCONNECTED ;
wire \NLW_blk0000015f_DIB<12>_UNCONNECTED ;
wire \NLW_blk0000015f_DIB<11>_UNCONNECTED ;
wire \NLW_blk0000015f_DIB<10>_UNCONNECTED ;
wire \NLW_blk0000015f_DIB<9>_UNCONNECTED ;
wire \NLW_blk0000015f_DIB<8>_UNCONNECTED ;
wire \NLW_blk0000015f_DIB<7>_UNCONNECTED ;
wire \NLW_blk0000015f_DIB<6>_UNCONNECTED ;
wire \NLW_blk0000015f_DIB<5>_UNCONNECTED ;
wire \NLW_blk0000015f_DIB<4>_UNCONNECTED ;
wire \NLW_blk0000015f_DIB<3>_UNCONNECTED ;
wire \NLW_blk0000015f_DIB<2>_UNCONNECTED ;
wire \NLW_blk0000015f_DIB<1>_UNCONNECTED ;
wire \NLW_blk0000015f_DIB<0>_UNCONNECTED ;
wire \NLW_blk0000015f_DOPA<3>_UNCONNECTED ;
wire \NLW_blk0000015f_DOPA<2>_UNCONNECTED ;
wire \NLW_blk0000015f_DOPA<1>_UNCONNECTED ;
wire \NLW_blk0000015f_DOPA<0>_UNCONNECTED ;
wire \NLW_blk0000015f_DIPB<3>_UNCONNECTED ;
wire \NLW_blk0000015f_DIPB<2>_UNCONNECTED ;
wire \NLW_blk0000015f_DIPB<1>_UNCONNECTED ;
wire \NLW_blk0000015f_DIPB<0>_UNCONNECTED ;
wire \NLW_blk0000015f_DOPB<3>_UNCONNECTED ;
wire \NLW_blk0000015f_DOPB<2>_UNCONNECTED ;
wire \NLW_blk0000015f_DOPB<1>_UNCONNECTED ;
wire \NLW_blk0000015f_DOPB<0>_UNCONNECTED ;
wire \NLW_blk0000015f_DOB<31>_UNCONNECTED ;
wire \NLW_blk0000015f_DOB<30>_UNCONNECTED ;
wire \NLW_blk0000015f_DOB<29>_UNCONNECTED ;
wire \NLW_blk0000015f_DOB<28>_UNCONNECTED ;
wire \NLW_blk0000015f_DOB<27>_UNCONNECTED ;
wire \NLW_blk0000015f_DOB<26>_UNCONNECTED ;
wire \NLW_blk0000015f_DOB<25>_UNCONNECTED ;
wire \NLW_blk0000015f_DOB<24>_UNCONNECTED ;
wire \NLW_blk0000015f_DOB<23>_UNCONNECTED ;
wire \NLW_blk0000015f_DOB<22>_UNCONNECTED ;
wire \NLW_blk0000015f_DOB<21>_UNCONNECTED ;
wire \NLW_blk0000015f_DOB<20>_UNCONNECTED ;
wire \NLW_blk0000015f_DOB<19>_UNCONNECTED ;
wire \NLW_blk0000015f_DOB<18>_UNCONNECTED ;
wire \NLW_blk0000015f_DOB<17>_UNCONNECTED ;
wire \NLW_blk0000015f_DOB<16>_UNCONNECTED ;
wire \NLW_blk0000015f_DOB<15>_UNCONNECTED ;
wire \NLW_blk0000015f_DOB<14>_UNCONNECTED ;
wire \NLW_blk0000015f_DOB<13>_UNCONNECTED ;
wire \NLW_blk0000015f_DOB<12>_UNCONNECTED ;
wire \NLW_blk0000015f_DOB<11>_UNCONNECTED ;
wire \NLW_blk0000015f_DOB<10>_UNCONNECTED ;
wire \NLW_blk0000015f_DOB<9>_UNCONNECTED ;
wire \NLW_blk0000015f_DOB<8>_UNCONNECTED ;
wire \NLW_blk0000015f_DOB<7>_UNCONNECTED ;
wire \NLW_blk0000015f_DOB<6>_UNCONNECTED ;
wire \NLW_blk0000015f_DOB<5>_UNCONNECTED ;
wire \NLW_blk0000015f_DOB<4>_UNCONNECTED ;
wire \NLW_blk0000015f_DOB<3>_UNCONNECTED ;
wire \NLW_blk0000015f_DIA<31>_UNCONNECTED ;
wire \NLW_blk0000015f_DIA<30>_UNCONNECTED ;
wire \NLW_blk0000015f_DIA<29>_UNCONNECTED ;
wire \NLW_blk0000015f_DIA<28>_UNCONNECTED ;
wire \NLW_blk0000015f_DIA<27>_UNCONNECTED ;
wire \NLW_blk0000015f_DIA<26>_UNCONNECTED ;
wire \NLW_blk0000015f_DIA<25>_UNCONNECTED ;
wire \NLW_blk0000015f_DIA<24>_UNCONNECTED ;
wire \NLW_blk0000015f_DIA<23>_UNCONNECTED ;
wire \NLW_blk0000015f_DIA<22>_UNCONNECTED ;
wire \NLW_blk0000015f_DIA<21>_UNCONNECTED ;
wire \NLW_blk0000015f_DIA<20>_UNCONNECTED ;
wire \NLW_blk0000015f_DIA<19>_UNCONNECTED ;
wire \NLW_blk0000015f_DIA<18>_UNCONNECTED ;
wire \NLW_blk0000015f_DIA<17>_UNCONNECTED ;
wire \NLW_blk0000015f_DIA<16>_UNCONNECTED ;
wire \NLW_blk0000015f_DIA<15>_UNCONNECTED ;
wire \NLW_blk0000015f_DIA<14>_UNCONNECTED ;
wire \NLW_blk0000015f_DIA<13>_UNCONNECTED ;
wire \NLW_blk0000015f_DIA<12>_UNCONNECTED ;
wire \NLW_blk0000015f_DIA<11>_UNCONNECTED ;
wire \NLW_blk0000015f_DIA<10>_UNCONNECTED ;
wire \NLW_blk0000015f_DIA<9>_UNCONNECTED ;
wire \NLW_blk0000015f_DIA<8>_UNCONNECTED ;
wire \NLW_blk0000015f_DIA<7>_UNCONNECTED ;
wire \NLW_blk0000015f_DIA<6>_UNCONNECTED ;
wire \NLW_blk0000015f_DIA<5>_UNCONNECTED ;
wire \NLW_blk0000015f_DIA<4>_UNCONNECTED ;
wire \NLW_blk00000160_DIPA<3>_UNCONNECTED ;
wire \NLW_blk00000160_DIPA<2>_UNCONNECTED ;
wire \NLW_blk00000160_DIPA<1>_UNCONNECTED ;
wire \NLW_blk00000160_DIPA<0>_UNCONNECTED ;
wire \NLW_blk00000160_DOA<31>_UNCONNECTED ;
wire \NLW_blk00000160_DOA<30>_UNCONNECTED ;
wire \NLW_blk00000160_DOA<29>_UNCONNECTED ;
wire \NLW_blk00000160_DOA<28>_UNCONNECTED ;
wire \NLW_blk00000160_DOA<27>_UNCONNECTED ;
wire \NLW_blk00000160_DOA<26>_UNCONNECTED ;
wire \NLW_blk00000160_DOA<25>_UNCONNECTED ;
wire \NLW_blk00000160_DOA<24>_UNCONNECTED ;
wire \NLW_blk00000160_DOA<23>_UNCONNECTED ;
wire \NLW_blk00000160_DOA<22>_UNCONNECTED ;
wire \NLW_blk00000160_DOA<21>_UNCONNECTED ;
wire \NLW_blk00000160_DOA<20>_UNCONNECTED ;
wire \NLW_blk00000160_DOA<19>_UNCONNECTED ;
wire \NLW_blk00000160_DOA<18>_UNCONNECTED ;
wire \NLW_blk00000160_DOA<17>_UNCONNECTED ;
wire \NLW_blk00000160_DOA<16>_UNCONNECTED ;
wire \NLW_blk00000160_DOA<15>_UNCONNECTED ;
wire \NLW_blk00000160_DOA<14>_UNCONNECTED ;
wire \NLW_blk00000160_DOA<13>_UNCONNECTED ;
wire \NLW_blk00000160_DOA<12>_UNCONNECTED ;
wire \NLW_blk00000160_DOA<11>_UNCONNECTED ;
wire \NLW_blk00000160_DOA<10>_UNCONNECTED ;
wire \NLW_blk00000160_DOA<9>_UNCONNECTED ;
wire \NLW_blk00000160_DOA<8>_UNCONNECTED ;
wire \NLW_blk00000160_DOA<7>_UNCONNECTED ;
wire \NLW_blk00000160_DOA<6>_UNCONNECTED ;
wire \NLW_blk00000160_DOA<5>_UNCONNECTED ;
wire \NLW_blk00000160_DOA<4>_UNCONNECTED ;
wire \NLW_blk00000160_ADDRA<1>_UNCONNECTED ;
wire \NLW_blk00000160_ADDRA<0>_UNCONNECTED ;
wire \NLW_blk00000160_ADDRB<1>_UNCONNECTED ;
wire \NLW_blk00000160_ADDRB<0>_UNCONNECTED ;
wire \NLW_blk00000160_DIB<31>_UNCONNECTED ;
wire \NLW_blk00000160_DIB<30>_UNCONNECTED ;
wire \NLW_blk00000160_DIB<29>_UNCONNECTED ;
wire \NLW_blk00000160_DIB<28>_UNCONNECTED ;
wire \NLW_blk00000160_DIB<27>_UNCONNECTED ;
wire \NLW_blk00000160_DIB<26>_UNCONNECTED ;
wire \NLW_blk00000160_DIB<25>_UNCONNECTED ;
wire \NLW_blk00000160_DIB<24>_UNCONNECTED ;
wire \NLW_blk00000160_DIB<23>_UNCONNECTED ;
wire \NLW_blk00000160_DIB<22>_UNCONNECTED ;
wire \NLW_blk00000160_DIB<21>_UNCONNECTED ;
wire \NLW_blk00000160_DIB<20>_UNCONNECTED ;
wire \NLW_blk00000160_DIB<19>_UNCONNECTED ;
wire \NLW_blk00000160_DIB<18>_UNCONNECTED ;
wire \NLW_blk00000160_DIB<17>_UNCONNECTED ;
wire \NLW_blk00000160_DIB<16>_UNCONNECTED ;
wire \NLW_blk00000160_DIB<15>_UNCONNECTED ;
wire \NLW_blk00000160_DIB<14>_UNCONNECTED ;
wire \NLW_blk00000160_DIB<13>_UNCONNECTED ;
wire \NLW_blk00000160_DIB<12>_UNCONNECTED ;
wire \NLW_blk00000160_DIB<11>_UNCONNECTED ;
wire \NLW_blk00000160_DIB<10>_UNCONNECTED ;
wire \NLW_blk00000160_DIB<9>_UNCONNECTED ;
wire \NLW_blk00000160_DIB<8>_UNCONNECTED ;
wire \NLW_blk00000160_DIB<7>_UNCONNECTED ;
wire \NLW_blk00000160_DIB<6>_UNCONNECTED ;
wire \NLW_blk00000160_DIB<5>_UNCONNECTED ;
wire \NLW_blk00000160_DIB<4>_UNCONNECTED ;
wire \NLW_blk00000160_DIB<3>_UNCONNECTED ;
wire \NLW_blk00000160_DIB<2>_UNCONNECTED ;
wire \NLW_blk00000160_DIB<1>_UNCONNECTED ;
wire \NLW_blk00000160_DIB<0>_UNCONNECTED ;
wire \NLW_blk00000160_DOPA<3>_UNCONNECTED ;
wire \NLW_blk00000160_DOPA<2>_UNCONNECTED ;
wire \NLW_blk00000160_DOPA<1>_UNCONNECTED ;
wire \NLW_blk00000160_DOPA<0>_UNCONNECTED ;
wire \NLW_blk00000160_DIPB<3>_UNCONNECTED ;
wire \NLW_blk00000160_DIPB<2>_UNCONNECTED ;
wire \NLW_blk00000160_DIPB<1>_UNCONNECTED ;
wire \NLW_blk00000160_DIPB<0>_UNCONNECTED ;
wire \NLW_blk00000160_DOPB<3>_UNCONNECTED ;
wire \NLW_blk00000160_DOPB<2>_UNCONNECTED ;
wire \NLW_blk00000160_DOPB<1>_UNCONNECTED ;
wire \NLW_blk00000160_DOPB<0>_UNCONNECTED ;
wire \NLW_blk00000160_DOB<31>_UNCONNECTED ;
wire \NLW_blk00000160_DOB<30>_UNCONNECTED ;
wire \NLW_blk00000160_DOB<29>_UNCONNECTED ;
wire \NLW_blk00000160_DOB<28>_UNCONNECTED ;
wire \NLW_blk00000160_DOB<27>_UNCONNECTED ;
wire \NLW_blk00000160_DOB<26>_UNCONNECTED ;
wire \NLW_blk00000160_DOB<25>_UNCONNECTED ;
wire \NLW_blk00000160_DOB<24>_UNCONNECTED ;
wire \NLW_blk00000160_DOB<23>_UNCONNECTED ;
wire \NLW_blk00000160_DOB<22>_UNCONNECTED ;
wire \NLW_blk00000160_DOB<21>_UNCONNECTED ;
wire \NLW_blk00000160_DOB<20>_UNCONNECTED ;
wire \NLW_blk00000160_DOB<19>_UNCONNECTED ;
wire \NLW_blk00000160_DOB<18>_UNCONNECTED ;
wire \NLW_blk00000160_DOB<17>_UNCONNECTED ;
wire \NLW_blk00000160_DOB<16>_UNCONNECTED ;
wire \NLW_blk00000160_DOB<15>_UNCONNECTED ;
wire \NLW_blk00000160_DOB<14>_UNCONNECTED ;
wire \NLW_blk00000160_DOB<13>_UNCONNECTED ;
wire \NLW_blk00000160_DOB<12>_UNCONNECTED ;
wire \NLW_blk00000160_DOB<11>_UNCONNECTED ;
wire \NLW_blk00000160_DOB<10>_UNCONNECTED ;
wire \NLW_blk00000160_DOB<9>_UNCONNECTED ;
wire \NLW_blk00000160_DOB<8>_UNCONNECTED ;
wire \NLW_blk00000160_DOB<7>_UNCONNECTED ;
wire \NLW_blk00000160_DOB<6>_UNCONNECTED ;
wire \NLW_blk00000160_DOB<5>_UNCONNECTED ;
wire \NLW_blk00000160_DOB<4>_UNCONNECTED ;
wire \NLW_blk00000160_DIA<31>_UNCONNECTED ;
wire \NLW_blk00000160_DIA<30>_UNCONNECTED ;
wire \NLW_blk00000160_DIA<29>_UNCONNECTED ;
wire \NLW_blk00000160_DIA<28>_UNCONNECTED ;
wire \NLW_blk00000160_DIA<27>_UNCONNECTED ;
wire \NLW_blk00000160_DIA<26>_UNCONNECTED ;
wire \NLW_blk00000160_DIA<25>_UNCONNECTED ;
wire \NLW_blk00000160_DIA<24>_UNCONNECTED ;
wire \NLW_blk00000160_DIA<23>_UNCONNECTED ;
wire \NLW_blk00000160_DIA<22>_UNCONNECTED ;
wire \NLW_blk00000160_DIA<21>_UNCONNECTED ;
wire \NLW_blk00000160_DIA<20>_UNCONNECTED ;
wire \NLW_blk00000160_DIA<19>_UNCONNECTED ;
wire \NLW_blk00000160_DIA<18>_UNCONNECTED ;
wire \NLW_blk00000160_DIA<17>_UNCONNECTED ;
wire \NLW_blk00000160_DIA<16>_UNCONNECTED ;
wire \NLW_blk00000160_DIA<15>_UNCONNECTED ;
wire \NLW_blk00000160_DIA<14>_UNCONNECTED ;
wire \NLW_blk00000160_DIA<13>_UNCONNECTED ;
wire \NLW_blk00000160_DIA<12>_UNCONNECTED ;
wire \NLW_blk00000160_DIA<11>_UNCONNECTED ;
wire \NLW_blk00000160_DIA<10>_UNCONNECTED ;
wire \NLW_blk00000160_DIA<9>_UNCONNECTED ;
wire \NLW_blk00000160_DIA<8>_UNCONNECTED ;
wire \NLW_blk00000160_DIA<7>_UNCONNECTED ;
wire \NLW_blk00000160_DIA<6>_UNCONNECTED ;
wire \NLW_blk00000160_DIA<5>_UNCONNECTED ;
wire \NLW_blk00000160_DIA<4>_UNCONNECTED ;
wire NLW_blk00000161_Q15_UNCONNECTED;
wire NLW_blk00000163_Q15_UNCONNECTED;
wire NLW_blk00000165_Q15_UNCONNECTED;
wire NLW_blk00000167_Q15_UNCONNECTED;
wire NLW_blk00000169_Q15_UNCONNECTED;
wire NLW_blk0000016b_Q15_UNCONNECTED;
wire NLW_blk0000016d_Q15_UNCONNECTED;
wire NLW_blk0000016f_Q15_UNCONNECTED;
wire NLW_blk00000171_Q15_UNCONNECTED;
wire NLW_blk00000173_Q15_UNCONNECTED;
wire NLW_blk00000175_Q15_UNCONNECTED;
wire NLW_blk00000177_Q15_UNCONNECTED;
wire NLW_blk00000179_Q15_UNCONNECTED;
wire NLW_blk0000017b_Q15_UNCONNECTED;
wire NLW_blk0000017d_Q15_UNCONNECTED;
wire NLW_blk0000017f_Q15_UNCONNECTED;
wire NLW_blk00000181_Q15_UNCONNECTED;
wire NLW_blk00000183_Q15_UNCONNECTED;
wire NLW_blk00000185_Q15_UNCONNECTED;
wire NLW_blk00000187_Q15_UNCONNECTED;
wire NLW_blk00000189_Q15_UNCONNECTED;
wire NLW_blk0000018b_Q15_UNCONNECTED;
wire NLW_blk0000018d_Q15_UNCONNECTED;
wire NLW_blk0000018f_Q15_UNCONNECTED;
wire NLW_blk00000191_Q15_UNCONNECTED;
wire NLW_blk00000193_Q15_UNCONNECTED;
wire NLW_blk00000195_Q15_UNCONNECTED;
wire NLW_blk00000197_Q15_UNCONNECTED;
wire NLW_blk00000199_Q15_UNCONNECTED;
wire NLW_blk0000019b_Q15_UNCONNECTED;
wire NLW_blk0000019d_Q15_UNCONNECTED;
wire NLW_blk0000019f_Q15_UNCONNECTED;
wire NLW_blk000001a1_Q15_UNCONNECTED;
wire NLW_blk000001a3_Q15_UNCONNECTED;
wire NLW_blk000001a5_Q15_UNCONNECTED;
wire NLW_blk000001a7_Q15_UNCONNECTED;
wire NLW_blk000001a9_Q15_UNCONNECTED;
wire NLW_blk000001ab_Q15_UNCONNECTED;
wire NLW_blk000001ad_Q15_UNCONNECTED;
wire NLW_blk000001af_Q15_UNCONNECTED;
wire NLW_blk000001b1_Q15_UNCONNECTED;
wire NLW_blk000001b3_Q15_UNCONNECTED;
wire NLW_blk000001b5_Q15_UNCONNECTED;
wire NLW_blk000001b7_Q15_UNCONNECTED;
wire NLW_blk000001b9_Q15_UNCONNECTED;
wire NLW_blk000001bb_Q15_UNCONNECTED;
wire NLW_blk000001bd_Q15_UNCONNECTED;
wire NLW_blk000001bf_Q15_UNCONNECTED;
wire [7 : 0] \U0/i_synth/I_SINCOS.i_rom/i_rtl.i_quarter_table.i_piped_map.i_cardinal_sin_ms/opt_has_pipe.first_q ;
wire [7 : 0] \U0/i_synth/I_SINCOS.i_rom/i_rtl.i_quarter_table.i_piped_map.i_cardinal_sin_ls/opt_has_pipe.first_q ;
wire [15 : 0] \U0/i_synth/i_phase_out.del/opt_has_pipe.pipe_6 ;
assign
sine[15] = \U0/i_synth/I_SINCOS.i_rom/i_rtl.i_quarter_table.i_piped_map.i_cardinal_sin_ms/opt_has_pipe.first_q [7],
sine[14] = \U0/i_synth/I_SINCOS.i_rom/i_rtl.i_quarter_table.i_piped_map.i_cardinal_sin_ms/opt_has_pipe.first_q [6],
sine[13] = \U0/i_synth/I_SINCOS.i_rom/i_rtl.i_quarter_table.i_piped_map.i_cardinal_sin_ms/opt_has_pipe.first_q [5],
sine[12] = \U0/i_synth/I_SINCOS.i_rom/i_rtl.i_quarter_table.i_piped_map.i_cardinal_sin_ms/opt_has_pipe.first_q [4],
sine[11] = \U0/i_synth/I_SINCOS.i_rom/i_rtl.i_quarter_table.i_piped_map.i_cardinal_sin_ms/opt_has_pipe.first_q [3],
sine[10] = \U0/i_synth/I_SINCOS.i_rom/i_rtl.i_quarter_table.i_piped_map.i_cardinal_sin_ms/opt_has_pipe.first_q [2],
sine[9] = \U0/i_synth/I_SINCOS.i_rom/i_rtl.i_quarter_table.i_piped_map.i_cardinal_sin_ms/opt_has_pipe.first_q [1],
sine[8] = \U0/i_synth/I_SINCOS.i_rom/i_rtl.i_quarter_table.i_piped_map.i_cardinal_sin_ms/opt_has_pipe.first_q [0],
sine[7] = \U0/i_synth/I_SINCOS.i_rom/i_rtl.i_quarter_table.i_piped_map.i_cardinal_sin_ls/opt_has_pipe.first_q [7],
sine[6] = \U0/i_synth/I_SINCOS.i_rom/i_rtl.i_quarter_table.i_piped_map.i_cardinal_sin_ls/opt_has_pipe.first_q [6],
sine[5] = \U0/i_synth/I_SINCOS.i_rom/i_rtl.i_quarter_table.i_piped_map.i_cardinal_sin_ls/opt_has_pipe.first_q [5],
sine[4] = \U0/i_synth/I_SINCOS.i_rom/i_rtl.i_quarter_table.i_piped_map.i_cardinal_sin_ls/opt_has_pipe.first_q [4],
sine[3] = \U0/i_synth/I_SINCOS.i_rom/i_rtl.i_quarter_table.i_piped_map.i_cardinal_sin_ls/opt_has_pipe.first_q [3],
sine[2] = \U0/i_synth/I_SINCOS.i_rom/i_rtl.i_quarter_table.i_piped_map.i_cardinal_sin_ls/opt_has_pipe.first_q [2],
sine[1] = \U0/i_synth/I_SINCOS.i_rom/i_rtl.i_quarter_table.i_piped_map.i_cardinal_sin_ls/opt_has_pipe.first_q [1],
sine[0] = \U0/i_synth/I_SINCOS.i_rom/i_rtl.i_quarter_table.i_piped_map.i_cardinal_sin_ls/opt_has_pipe.first_q [0],
phase_out[15] = \U0/i_synth/i_phase_out.del/opt_has_pipe.pipe_6 [15],
phase_out[14] = \U0/i_synth/i_phase_out.del/opt_has_pipe.pipe_6 [14],
phase_out[13] = \U0/i_synth/i_phase_out.del/opt_has_pipe.pipe_6 [13],
phase_out[12] = \U0/i_synth/i_phase_out.del/opt_has_pipe.pipe_6 [12],
phase_out[11] = \U0/i_synth/i_phase_out.del/opt_has_pipe.pipe_6 [11],
phase_out[10] = \U0/i_synth/i_phase_out.del/opt_has_pipe.pipe_6 [10],
phase_out[9] = \U0/i_synth/i_phase_out.del/opt_has_pipe.pipe_6 [9],
phase_out[8] = \U0/i_synth/i_phase_out.del/opt_has_pipe.pipe_6 [8],
phase_out[7] = \U0/i_synth/i_phase_out.del/opt_has_pipe.pipe_6 [7],
phase_out[6] = \U0/i_synth/i_phase_out.del/opt_has_pipe.pipe_6 [6],
phase_out[5] = \U0/i_synth/i_phase_out.del/opt_has_pipe.pipe_6 [5],
phase_out[4] = \U0/i_synth/i_phase_out.del/opt_has_pipe.pipe_6 [4],
phase_out[3] = \U0/i_synth/i_phase_out.del/opt_has_pipe.pipe_6 [3],
phase_out[2] = \U0/i_synth/i_phase_out.del/opt_has_pipe.pipe_6 [2],
phase_out[1] = \U0/i_synth/i_phase_out.del/opt_has_pipe.pipe_6 [1],
phase_out[0] = \U0/i_synth/i_phase_out.del/opt_has_pipe.pipe_6 [0];
VCC blk00000001 (
.P(sig00000001)
);
GND blk00000002 (
.G(sig00000002)
);
FD #(
.INIT ( 1'b0 ))
blk00000003 (
.C(clk),
.D(sig00000003),
.Q(sig00000048)
);
FD #(
.INIT ( 1'b0 ))
blk00000004 (
.C(clk),
.D(sig00000004),
.Q(sig00000047)
);
FD #(
.INIT ( 1'b0 ))
blk00000005 (
.C(clk),
.D(sig00000005),
.Q(sig00000046)
);
FD #(
.INIT ( 1'b0 ))
blk00000006 (
.C(clk),
.D(sig00000006),
.Q(sig00000045)
);
FD #(
.INIT ( 1'b0 ))
blk00000007 (
.C(clk),
.D(sig00000007),
.Q(sig00000044)
);
FD #(
.INIT ( 1'b0 ))
blk00000008 (
.C(clk),
.D(sig00000008),
.Q(sig00000043)
);
FD #(
.INIT ( 1'b0 ))
blk00000009 (
.C(clk),
.D(sig00000009),
.Q(sig00000042)
);
FD #(
.INIT ( 1'b0 ))
blk0000000a (
.C(clk),
.D(sig0000000a),
.Q(sig00000041)
);
FD #(
.INIT ( 1'b0 ))
blk0000000b (
.C(clk),
.D(sig0000000b),
.Q(sig00000040)
);
FD #(
.INIT ( 1'b0 ))
blk0000000c (
.C(clk),
.D(sig0000000c),
.Q(sig0000003f)
);
FD #(
.INIT ( 1'b0 ))
blk0000000d (
.C(clk),
.D(sig0000000d),
.Q(sig0000003e)
);
FD #(
.INIT ( 1'b0 ))
blk0000000e (
.C(clk),
.D(sig0000000e),
.Q(sig0000003d)
);
FD #(
.INIT ( 1'b0 ))
blk0000000f (
.C(clk),
.D(sig0000000f),
.Q(sig0000003c)
);
FD #(
.INIT ( 1'b0 ))
blk00000010 (
.C(clk),
.D(sig00000010),
.Q(sig0000003b)
);
FD #(
.INIT ( 1'b0 ))
blk00000011 (
.C(clk),
.D(sig00000011),
.Q(sig0000003a)
);
FD #(
.INIT ( 1'b0 ))
blk00000012 (
.C(clk),
.D(sig00000012),
.Q(sig00000039)
);
FD #(
.INIT ( 1'b0 ))
blk00000013 (
.C(clk),
.D(sig00000013),
.Q(sig00000038)
);
FD #(
.INIT ( 1'b0 ))
blk00000014 (
.C(clk),
.D(sig00000024),
.Q(sig00000049)
);
FD #(
.INIT ( 1'b0 ))
blk00000015 (
.C(clk),
.D(sig00000023),
.Q(sig00000034)
);
FD #(
.INIT ( 1'b0 ))
blk00000016 (
.C(clk),
.D(sig00000022),
.Q(sig00000033)
);
FD #(
.INIT ( 1'b0 ))
blk00000017 (
.C(clk),
.D(sig00000021),
.Q(sig00000032)
);
FD #(
.INIT ( 1'b0 ))
blk00000018 (
.C(clk),
.D(sig00000020),
.Q(sig00000031)
);
FD #(
.INIT ( 1'b0 ))
blk00000019 (
.C(clk),
.D(sig0000001f),
.Q(sig00000030)
);
FD #(
.INIT ( 1'b0 ))
blk0000001a (
.C(clk),
.D(sig0000001e),
.Q(sig0000002f)
);
FD #(
.INIT ( 1'b0 ))
blk0000001b (
.C(clk),
.D(sig0000001d),
.Q(sig0000002e)
);
FD #(
.INIT ( 1'b0 ))
blk0000001c (
.C(clk),
.D(sig0000001c),
.Q(sig0000002d)
);
FD #(
.INIT ( 1'b0 ))
blk0000001d (
.C(clk),
.D(sig0000001b),
.Q(sig0000002c)
);
FD #(
.INIT ( 1'b0 ))
blk0000001e (
.C(clk),
.D(sig0000001a),
.Q(sig0000002b)
);
FD #(
.INIT ( 1'b0 ))
blk0000001f (
.C(clk),
.D(sig00000019),
.Q(sig0000002a)
);
FD #(
.INIT ( 1'b0 ))
blk00000020 (
.C(clk),
.D(sig00000018),
.Q(sig00000029)
);
FD #(
.INIT ( 1'b0 ))
blk00000021 (
.C(clk),
.D(sig00000017),
.Q(sig00000028)
);
FD #(
.INIT ( 1'b0 ))
blk00000022 (
.C(clk),
.D(sig00000016),
.Q(sig00000027)
);
FD #(
.INIT ( 1'b0 ))
blk00000023 (
.C(clk),
.D(sig00000015),
.Q(sig00000026)
);
FD #(
.INIT ( 1'b0 ))
blk00000024 (
.C(clk),
.D(sig00000014),
.Q(sig00000025)
);
FD #(
.INIT ( 1'b0 ))
blk0000009c (
.C(clk),
.D(sig00000034),
.Q(sig00000059)
);
FD #(
.INIT ( 1'b0 ))
blk0000009d (
.C(clk),
.D(sig00000033),
.Q(sig00000058)
);
FD #(
.INIT ( 1'b0 ))
blk0000009e (
.C(clk),
.D(sig00000032),
.Q(sig00000057)
);
FD #(
.INIT ( 1'b0 ))
blk0000009f (
.C(clk),
.D(sig00000031),
.Q(sig00000056)
);
FD #(
.INIT ( 1'b0 ))
blk000000a0 (
.C(clk),
.D(sig00000030),
.Q(sig00000055)
);
FD #(
.INIT ( 1'b0 ))
blk000000a1 (
.C(clk),
.D(sig0000002f),
.Q(sig00000054)
);
FD #(
.INIT ( 1'b0 ))
blk000000a2 (
.C(clk),
.D(sig0000002e),
.Q(sig00000053)
);
FD #(
.INIT ( 1'b0 ))
blk000000a3 (
.C(clk),
.D(sig0000002d),
.Q(sig00000052)
);
FD #(
.INIT ( 1'b0 ))
blk000000a4 (
.C(clk),
.D(sig0000002c),
.Q(sig00000051)
);
FD #(
.INIT ( 1'b0 ))
blk000000a5 (
.C(clk),
.D(sig0000002b),
.Q(sig00000050)
);
FD #(
.INIT ( 1'b0 ))
blk000000a6 (
.C(clk),
.D(sig0000002a),
.Q(sig0000004f)
);
FD #(
.INIT ( 1'b0 ))
blk000000a7 (
.C(clk),
.D(sig00000029),
.Q(sig0000004e)
);
FD #(
.INIT ( 1'b0 ))
blk000000a8 (
.C(clk),
.D(sig00000028),
.Q(sig0000004d)
);
FD #(
.INIT ( 1'b0 ))
blk000000a9 (
.C(clk),
.D(sig00000027),
.Q(sig0000004c)
);
FD #(
.INIT ( 1'b0 ))
blk000000aa (
.C(clk),
.D(sig00000026),
.Q(sig0000004b)
);
FD #(
.INIT ( 1'b0 ))
blk000000ab (
.C(clk),
.D(sig00000025),
.Q(sig0000004a)
);
XORCY blk000000ac (
.CI(sig0000006d),
.LI(sig0000008d),
.O(sig00000085)
);
MUXCY blk000000ad (
.CI(sig0000006d),
.DI(sig00000002),
.S(sig0000008d),
.O(sig0000006c)
);
XORCY blk000000ae (
.CI(sig0000006e),
.LI(sig0000008c),
.O(sig00000084)
);
MUXCY blk000000af (
.CI(sig0000006e),
.DI(sig00000002),
.S(sig0000008c),
.O(sig0000006d)
);
XORCY blk000000b0 (
.CI(sig0000006f),
.LI(sig0000008b),
.O(sig00000083)
);
MUXCY blk000000b1 (
.CI(sig0000006f),
.DI(sig00000002),
.S(sig0000008b),
.O(sig0000006e)
);
XORCY blk000000b2 (
.CI(sig00000070),
.LI(sig0000008a),
.O(sig00000082)
);
MUXCY blk000000b3 (
.CI(sig00000070),
.DI(sig00000002),
.S(sig0000008a),
.O(sig0000006f)
);
XORCY blk000000b4 (
.CI(sig00000071),
.LI(sig00000089),
.O(sig00000081)
);
MUXCY blk000000b5 (
.CI(sig00000071),
.DI(sig00000002),
.S(sig00000089),
.O(sig00000070)
);
XORCY blk000000b6 (
.CI(sig00000072),
.LI(sig00000088),
.O(sig00000080)
);
MUXCY blk000000b7 (
.CI(sig00000072),
.DI(sig00000002),
.S(sig00000088),
.O(sig00000071)
);
XORCY blk000000b8 (
.CI(sig00000073),
.LI(sig00000087),
.O(sig0000007f)
);
MUXCY blk000000b9 (
.CI(sig00000073),
.DI(sig00000002),
.S(sig00000087),
.O(sig00000072)
);
XORCY blk000000ba (
.CI(sig00000074),
.LI(sig00000086),
.O(sig0000007e)
);
MUXCY blk000000bb (
.CI(sig00000074),
.DI(sig00000002),
.S(sig00000086),
.O(sig00000073)
);
MUXCY blk000000bc (
.CI(sig00000002),
.DI(sig00000001),
.S(sig00000075),
.O(sig00000074)
);
XORCY blk000000bd (
.CI(sig00000077),
.LI(sig000000a4),
.O(sig0000009d)
);
MUXCY blk000000be (
.CI(sig00000077),
.DI(sig00000002),
.S(sig000000a4),
.O(sig00000076)
);
XORCY blk000000bf (
.CI(sig00000078),
.LI(sig000000a3),
.O(sig0000009c)
);
MUXCY blk000000c0 (
.CI(sig00000078),
.DI(sig00000002),
.S(sig000000a3),
.O(sig00000077)
);
XORCY blk000000c1 (
.CI(sig00000079),
.LI(sig000000a2),
.O(sig0000009b)
);
MUXCY blk000000c2 (
.CI(sig00000079),
.DI(sig00000002),
.S(sig000000a2),
.O(sig00000078)
);
XORCY blk000000c3 (
.CI(sig0000007a),
.LI(sig000000a1),
.O(sig0000009a)
);
MUXCY blk000000c4 (
.CI(sig0000007a),
.DI(sig00000002),
.S(sig000000a1),
.O(sig00000079)
);
XORCY blk000000c5 (
.CI(sig0000007b),
.LI(sig000000a0),
.O(sig00000099)
);
MUXCY blk000000c6 (
.CI(sig0000007b),
.DI(sig00000002),
.S(sig000000a0),
.O(sig0000007a)
);
XORCY blk000000c7 (
.CI(sig0000007c),
.LI(sig0000009f),
.O(sig00000098)
);
MUXCY blk000000c8 (
.CI(sig0000007c),
.DI(sig00000002),
.S(sig0000009f),
.O(sig0000007b)
);
XORCY blk000000c9 (
.CI(sig0000007d),
.LI(sig0000009e),
.O(sig00000097)
);
MUXCY blk000000ca (
.CI(sig0000007d),
.DI(sig00000002),
.S(sig0000009e),
.O(sig0000007c)
);
XORCY blk000000cb (
.CI(sig00000002),
.LI(sig00000137),
.O(sig00000096)
);
MUXCY blk000000cc (
.CI(sig00000002),
.DI(sig000000ac),
.S(sig00000137),
.O(sig0000007d)
);
FD #(
.INIT ( 1'b0 ))
blk000000cd (
.C(clk),
.D(sig000000c6),
.Q(sig000000d2)
);
FD #(
.INIT ( 1'b0 ))
blk000000ce (
.C(clk),
.D(sig000000c5),
.Q(sig000000d1)
);
FD #(
.INIT ( 1'b0 ))
blk000000cf (
.C(clk),
.D(sig000000c4),
.Q(sig000000d0)
);
FD #(
.INIT ( 1'b0 ))
blk000000d0 (
.C(clk),
.D(sig000000c3),
.Q(sig000000cf)
);
FD #(
.INIT ( 1'b0 ))
blk000000d1 (
.C(clk),
.D(sig000000c2),
.Q(sig000000ce)
);
FD #(
.INIT ( 1'b0 ))
blk000000d2 (
.C(clk),
.D(sig000000c1),
.Q(sig000000cd)
);
FD #(
.INIT ( 1'b0 ))
blk000000d3 (
.C(clk),
.D(sig000000c0),
.Q(sig000000cc)
);
FD #(
.INIT ( 1'b0 ))
blk000000d4 (
.C(clk),
.D(sig000000bf),
.Q(sig000000cb)
);
FD #(
.INIT ( 1'b0 ))
blk000000d5 (
.C(clk),
.D(sig000000be),
.Q(sig000000ca)
);
FD #(
.INIT ( 1'b0 ))
blk000000d6 (
.C(clk),
.D(sig000000bd),
.Q(sig000000c9)
);
FD #(
.INIT ( 1'b0 ))
blk000000d7 (
.C(clk),
.D(sig000000bc),
.Q(sig000000c8)
);
FD #(
.INIT ( 1'b0 ))
blk000000d8 (
.C(clk),
.D(sig000000bb),
.Q(sig000000c7)
);
FD #(
.INIT ( 1'b0 ))
blk000000d9 (
.C(clk),
.D(sig00000134),
.Q(sig000000ac)
);
FD #(
.INIT ( 1'b0 ))
blk000000da (
.C(clk),
.D(sig00000034),
.Q(sig00000136)
);
FD #(
.INIT ( 1'b0 ))
blk000000db (
.C(clk),
.D(sig00000033),
.Q(sig00000135)
);
FD #(
.INIT ( 1'b0 ))
blk000000dc (
.C(clk),
.D(sig00000108),
.Q(sig000000f8)
);
FD #(
.INIT ( 1'b0 ))
blk000000dd (
.C(clk),
.D(sig00000107),
.Q(sig000000f7)
);
FD #(
.INIT ( 1'b0 ))
blk000000de (
.C(clk),
.D(sig00000106),
.Q(sig000000f6)
);
FD #(
.INIT ( 1'b0 ))
blk000000df (
.C(clk),
.D(sig00000105),
.Q(sig000000f5)
);
FD #(
.INIT ( 1'b0 ))
blk000000e0 (
.C(clk),
.D(sig00000104),
.Q(sig000000f4)
);
FD #(
.INIT ( 1'b0 ))
blk000000e1 (
.C(clk),
.D(sig00000103),
.Q(sig000000f3)
);
FD #(
.INIT ( 1'b0 ))
blk000000e2 (
.C(clk),
.D(sig00000102),
.Q(sig000000f2)
);
FD #(
.INIT ( 1'b0 ))
blk000000e3 (
.C(clk),
.D(sig00000101),
.Q(sig000000f1)
);
FD #(
.INIT ( 1'b0 ))
blk000000e4 (
.C(clk),
.D(sig000000b3),
.Q(sig00000100)
);
FD #(
.INIT ( 1'b0 ))
blk000000e5 (
.C(clk),
.D(sig000000b2),
.Q(sig000000ff)
);
FD #(
.INIT ( 1'b0 ))
blk000000e6 (
.C(clk),
.D(sig000000b1),
.Q(sig000000fe)
);
FD #(
.INIT ( 1'b0 ))
blk000000e7 (
.C(clk),
.D(sig000000b0),
.Q(sig000000fd)
);
FD #(
.INIT ( 1'b0 ))
blk000000e8 (
.C(clk),
.D(sig000000af),
.Q(sig000000fc)
);
FD #(
.INIT ( 1'b0 ))
blk000000e9 (
.C(clk),
.D(sig000000ae),
.Q(sig000000fb)
);
FD #(
.INIT ( 1'b0 ))
blk000000ea (
.C(clk),
.D(sig000000ad),
.Q(sig000000fa)
);
FD #(
.INIT ( 1'b0 ))
blk000000eb (
.C(clk),
.D(sig00000063),
.Q(sig000000f9)
);
FD #(
.INIT ( 1'b0 ))
blk000000ec (
.C(clk),
.D(sig00000112),
.Q(\U0/i_synth/I_SINCOS.i_rom/i_rtl.i_quarter_table.i_piped_map.i_cardinal_sin_ls/opt_has_pipe.first_q [7])
);
FD #(
.INIT ( 1'b0 ))
blk000000ed (
.C(clk),
.D(sig00000111),
.Q(\U0/i_synth/I_SINCOS.i_rom/i_rtl.i_quarter_table.i_piped_map.i_cardinal_sin_ls/opt_has_pipe.first_q [6])
);
FD #(
.INIT ( 1'b0 ))
blk000000ee (
.C(clk),
.D(sig00000110),
.Q(\U0/i_synth/I_SINCOS.i_rom/i_rtl.i_quarter_table.i_piped_map.i_cardinal_sin_ls/opt_has_pipe.first_q [5])
);
FD #(
.INIT ( 1'b0 ))
blk000000ef (
.C(clk),
.D(sig0000010f),
.Q(\U0/i_synth/I_SINCOS.i_rom/i_rtl.i_quarter_table.i_piped_map.i_cardinal_sin_ls/opt_has_pipe.first_q [4])
);
FD #(
.INIT ( 1'b0 ))
blk000000f0 (
.C(clk),
.D(sig0000010e),
.Q(\U0/i_synth/I_SINCOS.i_rom/i_rtl.i_quarter_table.i_piped_map.i_cardinal_sin_ls/opt_has_pipe.first_q [3])
);
FD #(
.INIT ( 1'b0 ))
blk000000f1 (
.C(clk),
.D(sig0000010d),
.Q(\U0/i_synth/I_SINCOS.i_rom/i_rtl.i_quarter_table.i_piped_map.i_cardinal_sin_ls/opt_has_pipe.first_q [2])
);
FD #(
.INIT ( 1'b0 ))
blk000000f2 (
.C(clk),
.D(sig0000010c),
.Q(\U0/i_synth/I_SINCOS.i_rom/i_rtl.i_quarter_table.i_piped_map.i_cardinal_sin_ls/opt_has_pipe.first_q [1])
);
FD #(
.INIT ( 1'b0 ))
blk000000f3 (
.C(clk),
.D(sig0000010b),
.Q(\U0/i_synth/I_SINCOS.i_rom/i_rtl.i_quarter_table.i_piped_map.i_cardinal_sin_ls/opt_has_pipe.first_q [0])
);
FD #(
.INIT ( 1'b0 ))
blk000000f4 (
.C(clk),
.D(sig000000ba),
.Q(\U0/i_synth/I_SINCOS.i_rom/i_rtl.i_quarter_table.i_piped_map.i_cardinal_sin_ms/opt_has_pipe.first_q [7])
);
FD #(
.INIT ( 1'b0 ))
blk000000f5 (
.C(clk),
.D(sig000000b9),
.Q(\U0/i_synth/I_SINCOS.i_rom/i_rtl.i_quarter_table.i_piped_map.i_cardinal_sin_ms/opt_has_pipe.first_q [6])
);
FD #(
.INIT ( 1'b0 ))
blk000000f6 (
.C(clk),
.D(sig000000b8),
.Q(\U0/i_synth/I_SINCOS.i_rom/i_rtl.i_quarter_table.i_piped_map.i_cardinal_sin_ms/opt_has_pipe.first_q [5])
);
FD #(
.INIT ( 1'b0 ))
blk000000f7 (
.C(clk),
.D(sig000000b7),
.Q(\U0/i_synth/I_SINCOS.i_rom/i_rtl.i_quarter_table.i_piped_map.i_cardinal_sin_ms/opt_has_pipe.first_q [4])
);
FD #(
.INIT ( 1'b0 ))
blk000000f8 (
.C(clk),
.D(sig000000b6),
.Q(\U0/i_synth/I_SINCOS.i_rom/i_rtl.i_quarter_table.i_piped_map.i_cardinal_sin_ms/opt_has_pipe.first_q [3])
);
FD #(
.INIT ( 1'b0 ))
blk000000f9 (
.C(clk),
.D(sig000000b5),
.Q(\U0/i_synth/I_SINCOS.i_rom/i_rtl.i_quarter_table.i_piped_map.i_cardinal_sin_ms/opt_has_pipe.first_q [2])
);
FD #(
.INIT ( 1'b0 ))
blk000000fa (
.C(clk),
.D(sig000000b4),
.Q(\U0/i_synth/I_SINCOS.i_rom/i_rtl.i_quarter_table.i_piped_map.i_cardinal_sin_ms/opt_has_pipe.first_q [1])
);
FD #(
.INIT ( 1'b0 ))
blk000000fb (
.C(clk),
.D(sig0000006b),
.Q(\U0/i_synth/I_SINCOS.i_rom/i_rtl.i_quarter_table.i_piped_map.i_cardinal_sin_ms/opt_has_pipe.first_q [0])
);
FD #(
.INIT ( 1'b0 ))
blk000000fc (
.C(clk),
.D(sig00000095),
.Q(sig0000005c)
);
FD #(
.INIT ( 1'b0 ))
blk000000fd (
.C(clk),
.D(sig00000094),
.Q(sig0000005d)
);
FD #(
.INIT ( 1'b0 ))
blk000000fe (
.C(clk),
.D(sig00000093),
.Q(sig0000005e)
);
FD #(
.INIT ( 1'b0 ))
blk000000ff (
.C(clk),
.D(sig00000092),
.Q(sig0000005f)
);
FD #(
.INIT ( 1'b0 ))
blk00000100 (
.C(clk),
.D(sig00000091),
.Q(sig00000060)
);
FD #(
.INIT ( 1'b0 ))
blk00000101 (
.C(clk),
.D(sig00000090),
.Q(sig00000061)
);
FD #(
.INIT ( 1'b0 ))
blk00000102 (
.C(clk),
.D(sig0000008f),
.Q(sig00000062)
);
FD #(
.INIT ( 1'b0 ))
blk00000103 (
.C(clk),
.D(sig0000008e),
.Q(sig0000010a)
);
FD #(
.INIT ( 1'b0 ))
blk00000104 (
.C(clk),
.D(sig000000ac),
.Q(sig00000064)
);
FD #(
.INIT ( 1'b0 ))
blk00000105 (
.C(clk),
.D(sig000000ab),
.Q(sig00000065)
);
FD #(
.INIT ( 1'b0 ))
blk00000106 (
.C(clk),
.D(sig000000aa),
.Q(sig00000066)
);
FD #(
.INIT ( 1'b0 ))
blk00000107 (
.C(clk),
.D(sig000000a9),
.Q(sig00000067)
);
FD #(
.INIT ( 1'b0 ))
blk00000108 (
.C(clk),
.D(sig000000a8),
.Q(sig00000068)
);
FD #(
.INIT ( 1'b0 ))
blk00000109 (
.C(clk),
.D(sig000000a7),
.Q(sig00000069)
);
FD #(
.INIT ( 1'b0 ))
blk0000010a (
.C(clk),
.D(sig000000a6),
.Q(sig0000006a)
);
FD #(
.INIT ( 1'b0 ))
blk0000010b (
.C(clk),
.D(sig000000a5),
.Q(sig00000114)
);
FD #(
.INIT ( 1'b0 ))
blk0000010c (
.C(clk),
.D(sig0000006c),
.Q(sig00000109)
);
FD #(
.INIT ( 1'b0 ))
blk0000010d (
.C(clk),
.D(sig00000085),
.Q(sig00000108)
);
FD #(
.INIT ( 1'b0 ))
blk0000010e (
.C(clk),
.D(sig00000084),
.Q(sig00000107)
);
FD #(
.INIT ( 1'b0 ))
blk0000010f (
.C(clk),
.D(sig00000083),
.Q(sig00000106)
);
FD #(
.INIT ( 1'b0 ))
blk00000110 (
.C(clk),
.D(sig00000082),
.Q(sig00000105)
);
FD #(
.INIT ( 1'b0 ))
blk00000111 (
.C(clk),
.D(sig00000081),
.Q(sig00000104)
);
FD #(
.INIT ( 1'b0 ))
blk00000112 (
.C(clk),
.D(sig00000080),
.Q(sig00000103)
);
FD #(
.INIT ( 1'b0 ))
blk00000113 (
.C(clk),
.D(sig0000007f),
.Q(sig00000102)
);
FD #(
.INIT ( 1'b0 ))
blk00000114 (
.C(clk),
.D(sig0000007e),
.Q(sig00000101)
);
FD #(
.INIT ( 1'b0 ))
blk00000115 (
.C(clk),
.D(sig00000076),
.Q(sig00000113)
);
FD #(
.INIT ( 1'b0 ))
blk00000116 (
.C(clk),
.D(sig0000009d),
.Q(sig00000112)
);
FD #(
.INIT ( 1'b0 ))
blk00000117 (
.C(clk),
.D(sig0000009c),
.Q(sig00000111)
);
FD #(
.INIT ( 1'b0 ))
blk00000118 (
.C(clk),
.D(sig0000009b),
.Q(sig00000110)
);
FD #(
.INIT ( 1'b0 ))
blk00000119 (
.C(clk),
.D(sig0000009a),
.Q(sig0000010f)
);
FD #(
.INIT ( 1'b0 ))
blk0000011a (
.C(clk),
.D(sig00000099),
.Q(sig0000010e)
);
FD #(
.INIT ( 1'b0 ))
blk0000011b (
.C(clk),
.D(sig00000098),
.Q(sig0000010d)
);
FD #(
.INIT ( 1'b0 ))
blk0000011c (
.C(clk),
.D(sig00000097),
.Q(sig0000010c)
);
FD #(
.INIT ( 1'b0 ))
blk0000011d (
.C(clk),
.D(sig00000096),
.Q(sig0000010b)
);
LUT2 #(
.INIT ( 4'h9 ))
blk0000011e (
.I0(sig00000066),
.I1(sig0000005a),
.O(sig000000b8)
);
LUT2 #(
.INIT ( 4'h9 ))
blk0000011f (
.I0(sig0000005e),
.I1(sig0000005b),
.O(sig000000b1)
);
LUT3 #(
.INIT ( 8'hA6 ))
blk00000120 (
.I0(sig00000065),
.I1(sig00000066),
.I2(sig0000005a),
.O(sig000000b9)
);
LUT3 #(
.INIT ( 8'hA6 ))
blk00000121 (
.I0(sig0000005d),
.I1(sig0000005e),
.I2(sig0000005b),
.O(sig000000b2)
);
LUT4 #(
.INIT ( 16'hAA6A ))
blk00000122 (
.I0(sig00000064),
.I1(sig00000065),
.I2(sig00000066),
.I3(sig0000005a),
.O(sig000000ba)
);
LUT4 #(
.INIT ( 16'hAA6A ))
blk00000123 (
.I0(sig0000005c),
.I1(sig0000005d),
.I2(sig0000005e),
.I3(sig0000005b),
.O(sig000000b3)
);
LUT2 #(
.INIT ( 4'h6 ))
blk00000124 (
.I0(sig00000125),
.I1(sig00000138),
.O(sig0000009e)
);
LUT2 #(
.INIT ( 4'h6 ))
blk00000125 (
.I0(sig00000126),
.I1(sig00000138),
.O(sig0000009f)
);
LUT2 #(
.INIT ( 4'h6 ))
blk00000126 (
.I0(sig00000127),
.I1(sig00000138),
.O(sig000000a0)
);
LUT2 #(
.INIT ( 4'h6 ))
blk00000127 (
.I0(sig00000128),
.I1(sig00000138),
.O(sig000000a1)
);
LUT2 #(
.INIT ( 4'h6 ))
blk00000128 (
.I0(sig00000129),
.I1(sig00000138),
.O(sig000000a2)
);
LUT2 #(
.INIT ( 4'h6 ))
blk00000129 (
.I0(sig0000012a),
.I1(sig000000ac),
.O(sig000000a3)
);
LUT2 #(
.INIT ( 4'h6 ))
blk0000012a (
.I0(sig0000012b),
.I1(sig000000ac),
.O(sig000000a4)
);
LUT2 #(
.INIT ( 4'h6 ))
blk0000012b (
.I0(sig0000012c),
.I1(sig000000ac),
.O(sig000000a5)
);
LUT2 #(
.INIT ( 4'h6 ))
blk0000012c (
.I0(sig0000012d),
.I1(sig000000ac),
.O(sig000000a6)
);
LUT2 #(
.INIT ( 4'h6 ))
blk0000012d (
.I0(sig0000012e),
.I1(sig000000ac),
.O(sig000000a7)
);
LUT2 #(
.INIT ( 4'h6 ))
blk0000012e (
.I0(sig0000012f),
.I1(sig000000ac),
.O(sig000000a8)
);
LUT2 #(
.INIT ( 4'h6 ))
blk0000012f (
.I0(sig00000130),
.I1(sig000000ac),
.O(sig000000a9)
);
LUT2 #(
.INIT ( 4'h6 ))
blk00000130 (
.I0(sig00000131),
.I1(sig000000ac),
.O(sig000000aa)
);
LUT2 #(
.INIT ( 4'h6 ))
blk00000131 (
.I0(sig00000132),
.I1(sig000000ac),
.O(sig000000ab)
);
LUT2 #(
.INIT ( 4'h6 ))
blk00000132 (
.I0(sig00000027),
.I1(sig00000033),
.O(sig000000bb)
);
LUT2 #(
.INIT ( 4'h6 ))
blk00000133 (
.I0(sig00000031),
.I1(sig00000033),
.O(sig000000c5)
);
LUT2 #(
.INIT ( 4'h6 ))
blk00000134 (
.I0(sig00000032),
.I1(sig00000033),
.O(sig000000c6)
);
LUT2 #(
.INIT ( 4'h6 ))
blk00000135 (
.I0(sig00000028),
.I1(sig00000033),
.O(sig000000bc)
);
LUT2 #(
.INIT ( 4'h6 ))
blk00000136 (
.I0(sig00000029),
.I1(sig00000033),
.O(sig000000bd)
);
LUT2 #(
.INIT ( 4'h6 ))
blk00000137 (
.I0(sig0000002a),
.I1(sig00000033),
.O(sig000000be)
);
LUT2 #(
.INIT ( 4'h6 ))
blk00000138 (
.I0(sig0000002b),
.I1(sig00000033),
.O(sig000000bf)
);
LUT2 #(
.INIT ( 4'h6 ))
blk00000139 (
.I0(sig0000002c),
.I1(sig00000033),
.O(sig000000c0)
);
LUT2 #(
.INIT ( 4'h6 ))
blk0000013a (
.I0(sig0000002d),
.I1(sig00000033),
.O(sig000000c1)
);
LUT2 #(
.INIT ( 4'h6 ))
blk0000013b (
.I0(sig0000002e),
.I1(sig00000033),
.O(sig000000c2)
);
LUT2 #(
.INIT ( 4'h6 ))
blk0000013c (
.I0(sig0000002f),
.I1(sig00000033),
.O(sig000000c3)
);
LUT2 #(
.INIT ( 4'h6 ))
blk0000013d (
.I0(sig00000030),
.I1(sig00000033),
.O(sig000000c4)
);
LUT2 #(
.INIT ( 4'h6 ))
blk0000013e (
.I0(sig00000133),
.I1(sig000000ac),
.O(sig00000095)
);
LUT2 #(
.INIT ( 4'h6 ))
blk0000013f (
.I0(sig0000010a),
.I1(sig00000109),
.O(sig00000063)
);
LUT2 #(
.INIT ( 4'h6 ))
blk00000140 (
.I0(sig00000114),
.I1(sig00000113),
.O(sig0000006b)
);
LUT6 #(
.INIT ( 64'h7FFFFFFFFFFFFFFF ))
blk00000141 (
.I0(sig00000067),
.I1(sig00000068),
.I2(sig00000069),
.I3(sig0000006a),
.I4(sig00000113),
.I5(sig00000114),
.O(sig0000005a)
);
LUT6 #(
.INIT ( 64'h7FFFFFFFFFFFFFFF ))
blk00000142 (
.I0(sig0000005f),
.I1(sig00000060),
.I2(sig00000061),
.I3(sig00000062),
.I4(sig00000109),
.I5(sig0000010a),
.O(sig0000005b)
);
LUT2 #(
.INIT ( 4'h9 ))
blk00000143 (
.I0(sig00000138),
.I1(sig00000133),
.O(sig00000075)
);
LUT3 #(
.INIT ( 8'h96 ))
blk00000144 (
.I0(sig00000115),
.I1(sig00000138),
.I2(sig00000133),
.O(sig00000086)
);
LUT3 #(
.INIT ( 8'h96 ))
blk00000145 (
.I0(sig00000116),
.I1(sig00000138),
.I2(sig00000133),
.O(sig00000087)
);
LUT3 #(
.INIT ( 8'h96 ))
blk00000146 (
.I0(sig00000117),
.I1(sig00000138),
.I2(sig00000133),
.O(sig00000088)
);
LUT3 #(
.INIT ( 8'h96 ))
blk00000147 (
.I0(sig00000118),
.I1(sig00000138),
.I2(sig00000133),
.O(sig00000089)
);
LUT3 #(
.INIT ( 8'h96 ))
blk00000148 (
.I0(sig00000119),
.I1(sig00000138),
.I2(sig00000133),
.O(sig0000008a)
);
LUT3 #(
.INIT ( 8'h96 ))
blk00000149 (
.I0(sig0000011a),
.I1(sig00000138),
.I2(sig00000133),
.O(sig0000008b)
);
LUT3 #(
.INIT ( 8'h96 ))
blk0000014a (
.I0(sig0000011b),
.I1(sig00000133),
.I2(sig000000ac),
.O(sig0000008c)
);
LUT3 #(
.INIT ( 8'h96 ))
blk0000014b (
.I0(sig0000011c),
.I1(sig00000133),
.I2(sig000000ac),
.O(sig0000008d)
);
LUT5 #(
.INIT ( 32'h6AAAAAAA ))
blk0000014c (
.I0(sig00000068),
.I1(sig00000114),
.I2(sig00000113),
.I3(sig0000006a),
.I4(sig00000069),
.O(sig000000b6)
);
LUT6 #(
.INIT ( 64'h6AAAAAAAAAAAAAAA ))
blk0000014d (
.I0(sig00000067),
.I1(sig00000114),
.I2(sig00000113),
.I3(sig0000006a),
.I4(sig00000069),
.I5(sig00000068),
.O(sig000000b7)
);
LUT4 #(
.INIT ( 16'h6AAA ))
blk0000014e (
.I0(sig00000069),
.I1(sig00000114),
.I2(sig00000113),
.I3(sig0000006a),
.O(sig000000b5)
);
LUT5 #(
.INIT ( 32'h6AAAAAAA ))
blk0000014f (
.I0(sig00000060),
.I1(sig0000010a),
.I2(sig00000109),
.I3(sig00000062),
.I4(sig00000061),
.O(sig000000af)
);
LUT6 #(
.INIT ( 64'h6AAAAAAAAAAAAAAA ))
blk00000150 (
.I0(sig0000005f),
.I1(sig0000010a),
.I2(sig00000109),
.I3(sig00000062),
.I4(sig00000061),
.I5(sig00000060),
.O(sig000000b0)
);
LUT4 #(
.INIT ( 16'h6AAA ))
blk00000151 (
.I0(sig00000061),
.I1(sig0000010a),
.I2(sig00000109),
.I3(sig00000062),
.O(sig000000ae)
);
LUT3 #(
.INIT ( 8'h6A ))
blk00000152 (
.I0(sig00000062),
.I1(sig0000010a),
.I2(sig00000109),
.O(sig000000ad)
);
LUT3 #(
.INIT ( 8'h6A ))
blk00000153 (
.I0(sig0000006a),
.I1(sig00000114),
.I2(sig00000113),
.O(sig000000b4)
);
LUT3 #(
.INIT ( 8'h96 ))
blk00000154 (
.I0(sig0000011d),
.I1(sig00000133),
.I2(sig000000ac),
.O(sig0000008e)
);
LUT3 #(
.INIT ( 8'h96 ))
blk00000155 (
.I0(sig0000011e),
.I1(sig00000133),
.I2(sig000000ac),
.O(sig0000008f)
);
LUT3 #(
.INIT ( 8'h96 ))
blk00000156 (
.I0(sig0000011f),
.I1(sig00000133),
.I2(sig000000ac),
.O(sig00000090)
);
LUT3 #(
.INIT ( 8'h96 ))
blk00000157 (
.I0(sig00000120),
.I1(sig00000133),
.I2(sig000000ac),
.O(sig00000091)
);
LUT3 #(
.INIT ( 8'h96 ))
blk00000158 (
.I0(sig00000121),
.I1(sig00000133),
.I2(sig000000ac),
.O(sig00000092)
);
LUT3 #(
.INIT ( 8'h96 ))
blk00000159 (
.I0(sig00000122),
.I1(sig00000133),
.I2(sig000000ac),
.O(sig00000093)
);
LUT3 #(
.INIT ( 8'h96 ))
blk0000015a (
.I0(sig00000123),
.I1(sig00000133),
.I2(sig000000ac),
.O(sig00000094)
);
LUT1 #(
.INIT ( 2'h2 ))
blk0000015b (
.I0(sig00000124),
.O(sig00000137)
);
FD #(
.INIT ( 1'b0 ))
blk0000015c (
.C(clk),
.D(sig00000134),
.Q(sig00000138)
);
RAMB16BWER #(
.INIT_00 ( 256'h3332222222222222222222211111111111111111111100000000000000000000 ),
.INIT_01 ( 256'h6666665555555555555555555544444444444444444444433333333333333333 ),
.INIT_02 ( 256'h9999999998888888888888888888877777777777777777777666666666666666 ),
.INIT_03 ( 256'hCCCCCCCCCCCBBBBBBBBBBBBBBBBBBBBBAAAAAAAAAAAAAAAAAAAA999999999999 ),
.INIT_04 ( 256'hFFFFFFFFFFFFFFEEEEEEEEEEEEEEEEEEEEDDDDDDDDDDDDDDDDDDDDDCCCCCCCCC ),
.INIT_05 ( 256'h222222222222222211111111111111111111100000000000000000000FFFFFFF ),
.INIT_06 ( 256'h5555555555555555554444444444444444444443333333333333333333332222 ),
.INIT_07 ( 256'h8888888888888888888877777777777777777777766666666666666666666655 ),
.INIT_08 ( 256'hCBBBBBBBBBBBBBBBBBBBBBAAAAAAAAAAAAAAAAAAAAA999999999999999999998 ),
.INIT_09 ( 256'hFFEEEEEEEEEEEEEEEEEEEEEDDDDDDDDDDDDDDDDDDDDDCCCCCCCCCCCCCCCCCCCC ),
.INIT_0A ( 256'h222111111111111111111111000000000000000000000FFFFFFFFFFFFFFFFFFF ),
.INIT_0B ( 256'h5554444444444444444444444333333333333333333333222222222222222222 ),
.INIT_0C ( 256'h8887777777777777777777777666666666666666666666555555555555555555 ),
.INIT_0D ( 256'hBBBAAAAAAAAAAAAAAAAAAAAA9999999999999999999999888888888888888888 ),
.INIT_0E ( 256'hEDDDDDDDDDDDDDDDDDDDDDDCCCCCCCCCCCCCCCCCCCCCCBBBBBBBBBBBBBBBBBBB ),
.INIT_0F ( 256'h0000000000000000000000FFFFFFFFFFFFFFFFFFFFFFEEEEEEEEEEEEEEEEEEEE ),
.INIT_10 ( 256'h3333333333333333333222222222222222222222221111111111111111111111 ),
.INIT_11 ( 256'h6666666666666666555555555555555555555554444444444444444444444333 ),
.INIT_12 ( 256'h9999999999998888888888888888888888877777777777777777777777666666 ),
.INIT_13 ( 256'hCCCCCCCCBBBBBBBBBBBBBBBBBBBBBBBAAAAAAAAAAAAAAAAAAAAAAA9999999999 ),
.INIT_14 ( 256'hFFEEEEEEEEEEEEEEEEEEEEEEEDDDDDDDDDDDDDDDDDDDDDDDDCCCCCCCCCCCCCCC ),
.INIT_15 ( 256'h1111111111111111111000000000000000000000000FFFFFFFFFFFFFFFFFFFFF ),
.INIT_16 ( 256'h4444444444433333333333333333333333322222222222222222222222211111 ),
.INIT_17 ( 256'h7776666666666666666666666665555555555555555555555554444444444444 ),
.INIT_18 ( 256'h9999999999999999988888888888888888888888887777777777777777777777 ),
.INIT_19 ( 256'hCCCCCCBBBBBBBBBBBBBBBBBBBBBBBBBAAAAAAAAAAAAAAAAAAAAAAAAAA9999999 ),
.INIT_1A ( 256'hEEEEEEEEEEEEEEEEEEEDDDDDDDDDDDDDDDDDDDDDDDDDDCCCCCCCCCCCCCCCCCCC ),
.INIT_1B ( 256'h1111100000000000000000000000000FFFFFFFFFFFFFFFFFFFFFFFFFFEEEEEEE ),
.INIT_1C ( 256'h3333333333333333222222222222222222222222222111111111111111111111 ),
.INIT_1D ( 256'h5555555555555555555555555544444444444444444444444444433333333333 ),
.INIT_1E ( 256'h8888888777777777777777777777777777766666666666666666666666666665 ),
.INIT_1F ( 256'hAAAAAAAAAAAAAAA9999999999999999999999999999888888888888888888888 ),
.INIT_20 ( 256'hCCCCCCCCCCCCCCCCCCCCCBBBBBBBBBBBBBBBBBBBBBBBBBBBBBAAAAAAAAAAAAAA ),
.INIT_21 ( 256'hEEEEEEEEEEEEEEEEEEEEEEEEEDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDCCCCCCCCC ),
.INIT_22 ( 256'h0000000000000000000000000000FFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFEEEEE ),
.INIT_23 ( 256'h2222222222222222222222222222221111111111111111111111111111111000 ),
.INIT_24 ( 256'h4444444444444444444444444444443333333333333333333333333333333322 ),
.INIT_25 ( 256'h6666666666666666666666666665555555555555555555555555555555555444 ),
.INIT_26 ( 256'h8888888888888888888888877777777777777777777777777777777776666666 ),
.INIT_27 ( 256'hAAAAAAAAAAAAAAA9999999999999999999999999999999999998888888888888 ),
.INIT_28 ( 256'hCCCCCBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBAAAAAAAAAAAAAAAAAAAAA ),
.INIT_29 ( 256'hDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC ),
.INIT_2A ( 256'hFFFFFFFFFFFFFFFEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEDDDDDDDDD ),
.INIT_2B ( 256'h00000000000000000000000000000000000000FFFFFFFFFFFFFFFFFFFFFFFFFF ),
.INIT_2C ( 256'h2222222222222221111111111111111111111111111111111111111111100000 ),
.INIT_2D ( 256'h3333333333333333333333333333333332222222222222222222222222222222 ),
.INIT_2E ( 256'h5444444444444444444444444444444444444444444444444433333333333333 ),
.INIT_2F ( 256'h6666666666666555555555555555555555555555555555555555555555555555 ),
.INIT_30 ( 256'h7777777777777777777777766666666666666666666666666666666666666666 ),
.INIT_31 ( 256'h8888888888888888888888888888887777777777777777777777777777777777 ),
.INIT_32 ( 256'h9999999999999999999999999999999999888888888888888888888888888888 ),
.INIT_33 ( 256'hAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAA9999999999999999999999999999999 ),
.INIT_34 ( 256'hBBBBBBBBBBBBBBBBBBBBBBBBBBBAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAA ),
.INIT_35 ( 256'hCCCCCCCCCCCCCBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBB ),
.INIT_36 ( 256'hCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCCC ),
.INIT_37 ( 256'hDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDCCCCCCCCCCC ),
.INIT_38 ( 256'hEEEEEEEEEEEEEDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDD ),
.INIT_39 ( 256'hEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEE ),
.INIT_3A ( 256'hFFFFFEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEE ),
.INIT_3B ( 256'hFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFF ),
.INIT_3C ( 256'hFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFF ),
.INIT_3D ( 256'hFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFF ),
.INIT_3E ( 256'hFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFF ),
.INIT_3F ( 256'hFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFF ),
.INIT_A ( 36'h000000000 ),
.INIT_B ( 36'h000000000 ),
.WRITE_MODE_A ( "WRITE_FIRST" ),
.WRITE_MODE_B ( "WRITE_FIRST" ),
.DATA_WIDTH_A ( 4 ),
.DATA_WIDTH_B ( 4 ),
.DOA_REG ( 0 ),
.DOB_REG ( 0 ),
.EN_RSTRAM_A ( "TRUE" ),
.EN_RSTRAM_B ( "TRUE" ),
.INITP_00 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
.INITP_01 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
.INITP_02 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
.INITP_03 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
.INITP_04 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
.INITP_05 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
.INITP_06 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
.INITP_07 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
.RST_PRIORITY_A ( "CE" ),
.RST_PRIORITY_B ( "CE" ),
.RSTTYPE ( "SYNC" ),
.SRVAL_A ( 36'h000000000 ),
.SRVAL_B ( 36'h000000000 ),
.SIM_COLLISION_CHECK ( "ALL" ),
.SIM_DEVICE ( "SPARTAN6" ),
.INIT_FILE ( "NONE" ))
blk0000015d (
.REGCEA(sig00000002),
.CLKA(clk),
.ENB(sig00000001),
.RSTB(sig00000002),
.CLKB(clk),
.REGCEB(sig00000002),
.RSTA(sig00000002),
.ENA(sig00000001),
.DIPA({\NLW_blk0000015d_DIPA<3>_UNCONNECTED , \NLW_blk0000015d_DIPA<2>_UNCONNECTED , \NLW_blk0000015d_DIPA<1>_UNCONNECTED ,
\NLW_blk0000015d_DIPA<0>_UNCONNECTED }),
.WEA({sig00000002, sig00000002, sig00000002, sig00000002}),
.DOA({\NLW_blk0000015d_DOA<31>_UNCONNECTED , \NLW_blk0000015d_DOA<30>_UNCONNECTED , \NLW_blk0000015d_DOA<29>_UNCONNECTED ,
\NLW_blk0000015d_DOA<28>_UNCONNECTED , \NLW_blk0000015d_DOA<27>_UNCONNECTED , \NLW_blk0000015d_DOA<26>_UNCONNECTED ,
\NLW_blk0000015d_DOA<25>_UNCONNECTED , \NLW_blk0000015d_DOA<24>_UNCONNECTED , \NLW_blk0000015d_DOA<23>_UNCONNECTED ,
\NLW_blk0000015d_DOA<22>_UNCONNECTED , \NLW_blk0000015d_DOA<21>_UNCONNECTED , \NLW_blk0000015d_DOA<20>_UNCONNECTED ,
\NLW_blk0000015d_DOA<19>_UNCONNECTED , \NLW_blk0000015d_DOA<18>_UNCONNECTED , \NLW_blk0000015d_DOA<17>_UNCONNECTED ,
\NLW_blk0000015d_DOA<16>_UNCONNECTED , \NLW_blk0000015d_DOA<15>_UNCONNECTED , \NLW_blk0000015d_DOA<14>_UNCONNECTED ,
\NLW_blk0000015d_DOA<13>_UNCONNECTED , \NLW_blk0000015d_DOA<12>_UNCONNECTED , \NLW_blk0000015d_DOA<11>_UNCONNECTED ,
\NLW_blk0000015d_DOA<10>_UNCONNECTED , \NLW_blk0000015d_DOA<9>_UNCONNECTED , \NLW_blk0000015d_DOA<8>_UNCONNECTED ,
\NLW_blk0000015d_DOA<7>_UNCONNECTED , \NLW_blk0000015d_DOA<6>_UNCONNECTED , \NLW_blk0000015d_DOA<5>_UNCONNECTED , \NLW_blk0000015d_DOA<4>_UNCONNECTED
, sig000000ed, sig000000ec, sig000000eb, sig000000ea}),
.ADDRA({sig000000d2, sig000000d1, sig000000d0, sig000000cf, sig000000ce, sig000000cd, sig000000cc, sig000000cb, sig000000ca, sig000000c9,
sig000000c8, sig000000c7, \NLW_blk0000015d_ADDRA<1>_UNCONNECTED , \NLW_blk0000015d_ADDRA<0>_UNCONNECTED }),
.ADDRB({sig00000002, sig00000002, sig00000002, sig00000002, sig00000002, sig00000002, sig00000002, sig00000002, sig00000002, sig00000002,
sig00000002, sig00000002, \NLW_blk0000015d_ADDRB<1>_UNCONNECTED , \NLW_blk0000015d_ADDRB<0>_UNCONNECTED }),
.DIB({\NLW_blk0000015d_DIB<31>_UNCONNECTED , \NLW_blk0000015d_DIB<30>_UNCONNECTED , \NLW_blk0000015d_DIB<29>_UNCONNECTED ,
\NLW_blk0000015d_DIB<28>_UNCONNECTED , \NLW_blk0000015d_DIB<27>_UNCONNECTED , \NLW_blk0000015d_DIB<26>_UNCONNECTED ,
\NLW_blk0000015d_DIB<25>_UNCONNECTED , \NLW_blk0000015d_DIB<24>_UNCONNECTED , \NLW_blk0000015d_DIB<23>_UNCONNECTED ,
\NLW_blk0000015d_DIB<22>_UNCONNECTED , \NLW_blk0000015d_DIB<21>_UNCONNECTED , \NLW_blk0000015d_DIB<20>_UNCONNECTED ,
\NLW_blk0000015d_DIB<19>_UNCONNECTED , \NLW_blk0000015d_DIB<18>_UNCONNECTED , \NLW_blk0000015d_DIB<17>_UNCONNECTED ,
\NLW_blk0000015d_DIB<16>_UNCONNECTED , \NLW_blk0000015d_DIB<15>_UNCONNECTED , \NLW_blk0000015d_DIB<14>_UNCONNECTED ,
\NLW_blk0000015d_DIB<13>_UNCONNECTED , \NLW_blk0000015d_DIB<12>_UNCONNECTED , \NLW_blk0000015d_DIB<11>_UNCONNECTED ,
\NLW_blk0000015d_DIB<10>_UNCONNECTED , \NLW_blk0000015d_DIB<9>_UNCONNECTED , \NLW_blk0000015d_DIB<8>_UNCONNECTED ,
\NLW_blk0000015d_DIB<7>_UNCONNECTED , \NLW_blk0000015d_DIB<6>_UNCONNECTED , \NLW_blk0000015d_DIB<5>_UNCONNECTED , \NLW_blk0000015d_DIB<4>_UNCONNECTED
, \NLW_blk0000015d_DIB<3>_UNCONNECTED , \NLW_blk0000015d_DIB<2>_UNCONNECTED , \NLW_blk0000015d_DIB<1>_UNCONNECTED ,
\NLW_blk0000015d_DIB<0>_UNCONNECTED }),
.DOPA({\NLW_blk0000015d_DOPA<3>_UNCONNECTED , \NLW_blk0000015d_DOPA<2>_UNCONNECTED , \NLW_blk0000015d_DOPA<1>_UNCONNECTED ,
\NLW_blk0000015d_DOPA<0>_UNCONNECTED }),
.DIPB({\NLW_blk0000015d_DIPB<3>_UNCONNECTED , \NLW_blk0000015d_DIPB<2>_UNCONNECTED , \NLW_blk0000015d_DIPB<1>_UNCONNECTED ,
\NLW_blk0000015d_DIPB<0>_UNCONNECTED }),
.DOPB({\NLW_blk0000015d_DOPB<3>_UNCONNECTED , \NLW_blk0000015d_DOPB<2>_UNCONNECTED , \NLW_blk0000015d_DOPB<1>_UNCONNECTED ,
\NLW_blk0000015d_DOPB<0>_UNCONNECTED }),
.DOB({\NLW_blk0000015d_DOB<31>_UNCONNECTED , \NLW_blk0000015d_DOB<30>_UNCONNECTED , \NLW_blk0000015d_DOB<29>_UNCONNECTED ,
\NLW_blk0000015d_DOB<28>_UNCONNECTED , \NLW_blk0000015d_DOB<27>_UNCONNECTED , \NLW_blk0000015d_DOB<26>_UNCONNECTED ,
\NLW_blk0000015d_DOB<25>_UNCONNECTED , \NLW_blk0000015d_DOB<24>_UNCONNECTED , \NLW_blk0000015d_DOB<23>_UNCONNECTED ,
\NLW_blk0000015d_DOB<22>_UNCONNECTED , \NLW_blk0000015d_DOB<21>_UNCONNECTED , \NLW_blk0000015d_DOB<20>_UNCONNECTED ,
\NLW_blk0000015d_DOB<19>_UNCONNECTED , \NLW_blk0000015d_DOB<18>_UNCONNECTED , \NLW_blk0000015d_DOB<17>_UNCONNECTED ,
\NLW_blk0000015d_DOB<16>_UNCONNECTED , \NLW_blk0000015d_DOB<15>_UNCONNECTED , \NLW_blk0000015d_DOB<14>_UNCONNECTED ,
\NLW_blk0000015d_DOB<13>_UNCONNECTED , \NLW_blk0000015d_DOB<12>_UNCONNECTED , \NLW_blk0000015d_DOB<11>_UNCONNECTED ,
\NLW_blk0000015d_DOB<10>_UNCONNECTED , \NLW_blk0000015d_DOB<9>_UNCONNECTED , \NLW_blk0000015d_DOB<8>_UNCONNECTED ,
\NLW_blk0000015d_DOB<7>_UNCONNECTED , \NLW_blk0000015d_DOB<6>_UNCONNECTED , \NLW_blk0000015d_DOB<5>_UNCONNECTED , \NLW_blk0000015d_DOB<4>_UNCONNECTED
, sig000000de, sig000000dd, sig000000dc, sig000000db}),
.WEB({sig00000002, sig00000002, sig00000002, sig00000002}),
.DIA({\NLW_blk0000015d_DIA<31>_UNCONNECTED , \NLW_blk0000015d_DIA<30>_UNCONNECTED , \NLW_blk0000015d_DIA<29>_UNCONNECTED ,
\NLW_blk0000015d_DIA<28>_UNCONNECTED , \NLW_blk0000015d_DIA<27>_UNCONNECTED , \NLW_blk0000015d_DIA<26>_UNCONNECTED ,
\NLW_blk0000015d_DIA<25>_UNCONNECTED , \NLW_blk0000015d_DIA<24>_UNCONNECTED , \NLW_blk0000015d_DIA<23>_UNCONNECTED ,
\NLW_blk0000015d_DIA<22>_UNCONNECTED , \NLW_blk0000015d_DIA<21>_UNCONNECTED , \NLW_blk0000015d_DIA<20>_UNCONNECTED ,
\NLW_blk0000015d_DIA<19>_UNCONNECTED , \NLW_blk0000015d_DIA<18>_UNCONNECTED , \NLW_blk0000015d_DIA<17>_UNCONNECTED ,
\NLW_blk0000015d_DIA<16>_UNCONNECTED , \NLW_blk0000015d_DIA<15>_UNCONNECTED , \NLW_blk0000015d_DIA<14>_UNCONNECTED ,
\NLW_blk0000015d_DIA<13>_UNCONNECTED , \NLW_blk0000015d_DIA<12>_UNCONNECTED , \NLW_blk0000015d_DIA<11>_UNCONNECTED ,
\NLW_blk0000015d_DIA<10>_UNCONNECTED , \NLW_blk0000015d_DIA<9>_UNCONNECTED , \NLW_blk0000015d_DIA<8>_UNCONNECTED ,
\NLW_blk0000015d_DIA<7>_UNCONNECTED , \NLW_blk0000015d_DIA<6>_UNCONNECTED , \NLW_blk0000015d_DIA<5>_UNCONNECTED , \NLW_blk0000015d_DIA<4>_UNCONNECTED
, sig00000002, sig00000002, sig00000002, sig00000002})
);
RAMB16BWER #(
.INIT_00 ( 256'h110FEDDCBAA987665432210FFEDCBBA9877654432100FEDCCBA9987655432110 ),
.INIT_01 ( 256'h432100FEDDCBA9987665432210FEEDCBBA9877654332100FEDCCBA9887655432 ),
.INIT_02 ( 256'h654332100FEDCCBA9887655432110FEEDCBAA987665433210FFEDCBBA9887654 ),
.INIT_03 ( 256'h87665432210FEEDCBBA9877654432100FEDCCBA9987655432210FEEDCBAA9877 ),
.INIT_04 ( 256'hA9877654432100FEDDCBA9987665432210FFEDCBBA9877654432100FEDDCBA99 ),
.INIT_05 ( 256'hCBA9987655432210FEEDCBBA9877654432100FEDDCBA9987665432210FEEDCBB ),
.INIT_06 ( 256'hDCCBA9987665432210FFEDCBBA9887654432110FEDDCBAA9877654332100FEDC ),
.INIT_07 ( 256'hFEDCCBA9987655432210FEEDCBBA9887654432110FEDDCBAA9877654332100FE ),
.INIT_08 ( 256'h0FEEDCBAA9877654432110FEDDCBAA9877654332100FEDDCBA9987665433210F ),
.INIT_09 ( 256'h10FEEDCBBA9887655432110FEEDCBBA9887655432110FEEDCBBA987765443211 ),
.INIT_0A ( 256'h110FEEDCBBA9887654432110FEEDCBBA9887655432110FEEDCBBA98876554322 ),
.INIT_0B ( 256'h210FFEDCCBA99876654332100FEDDCBAA9877654332100FEDDCBAA9877654432 ),
.INIT_0C ( 256'h210FFEDCCBA99876654332100FEDDCBAA9877654432110FEEDCBBA9887655432 ),
.INIT_0D ( 256'h100FEDDCBAA9877654432210FFEDCCBA99876654332100FEDDCBAA9887655432 ),
.INIT_0E ( 256'h0FFEDDCBAA9877654432210FFEDCCBA99876654432110FEEDCBBA98876654332 ),
.INIT_0F ( 256'hFEDDCBBA98876554332100FEDDCBAA98876554322100FEDDCBAA988765543221 ),
.INIT_10 ( 256'hDCCBA99877654432210FFEDDCBAA98776554322100FEDDCBAA98876554322100 ),
.INIT_11 ( 256'hBA99876654432210FFEDDCBAA98876554332100FEEDCBBA99876654432110FEE ),
.INIT_12 ( 256'h877654432210FFEDDCBBA98876654432110FFEDCCBAA98876554332100FEEDCB ),
.INIT_13 ( 256'h54322100FEEDCCBA998776554322100FEEDCCBA998776554322100FEEDCBBA99 ),
.INIT_14 ( 256'h10FFEDCCBAA98876654432210FFEDDCBBA998776544322100FEEDCBBA9987765 ),
.INIT_15 ( 256'hCBBA998776554332110FFEDCCBAA988766544322100FEEDCBBA9987765543321 ),
.INIT_16 ( 256'h76554332110FFEEDCCBAA98876654332110FFEDDCBBA998776554332110FFEDD ),
.INIT_17 ( 256'h100FEEDCCBAA988766554332110FFEDDCBBA998776554332110FFEDDCBBA9987 ),
.INIT_18 ( 256'hAA988776554332110FFEEDCCBAA988766544332110FFEDDCBBA9987766544322 ),
.INIT_19 ( 256'h332110FFEDDCCBAA988766554332110FFEEDCCBAA9887765543321100FEEDCCB ),
.INIT_1A ( 256'hBBA9987766544322110FFEDDCCBAA9887765543322100FEEDDCBBA9988766544 ),
.INIT_1B ( 256'h22110FFEEDCCBAA9987766544332110FFEEDCCBBA9987766544332110FFEEDCC ),
.INIT_1C ( 256'h9887665543322110FFEEDCCBBA99887665543322100FEEDDCBBAA98877655443 ),
.INIT_1D ( 256'hFEDDCCBAA99887665543322100FFEEDCCBBA99887665544322110FFEEDCCBBA9 ),
.INIT_1E ( 256'h3322100FFEEDCCBBAA98877665443322100FFEEDCCBBAA98877655443321100F ),
.INIT_1F ( 256'h776655433221100FEEDDCCBAA998877655443321100FFEEDCCBBAA9887766544 ),
.INIT_20 ( 256'hAA9988776654433221100FEEDDCCBBAA988776655433221100FFEDDCCBBAA988 ),
.INIT_21 ( 256'hDCCBBA9988776655443322100FFEEDDCCBBAA988776655443321100FFEEDDCCB ),
.INIT_22 ( 256'hEDDCCBBAA9988776655443322110FFEEDDCCBBAA9988776655433221100FFEED ),
.INIT_23 ( 256'hEEDDCCBBAA99887766554433221100FFEEDDCCBBAA9988776655443322110FFE ),
.INIT_24 ( 256'hEDDCCBBAA998877665544433221100FFEEDDCCBBAA99887766554433221100FF ),
.INIT_25 ( 256'hCCBBAA998877766554433221100FFEEEDDCCBBAA998877665544433221100FFE ),
.INIT_26 ( 256'hA9988776665544332211100FFEEDDCCBBBAA998877665554433221100FFFEEDD ),
.INIT_27 ( 256'h665544333221100FFFEEDDCCCBBAA9988877665544433221100FFFEEDDCCBBBA ),
.INIT_28 ( 256'h11100FFFEEDDCCCBBAA999887766655443332211000FFEEDDDCCBBAAA9988776 ),
.INIT_29 ( 256'hCBBBAA9998877766555443322211000FFEEEDDCCBBBAA9998877766554443322 ),
.INIT_2A ( 256'h554443322211100FFFEEDDDCCBBBAA9998877766555443332211100FFFEEDDDC ),
.INIT_2B ( 256'hDDDCCCBBAAA999887776665544433322111000FFEEEDDCCCBBBAA99988777666 ),
.INIT_2C ( 256'h544433222111000FFFEEDDDCCCBBBAA9998887776655544433322111000FFFEE ),
.INIT_2D ( 256'hBAAA99988877766655544433222111000FFFEEEDDDCCCBBBAA99988877766655 ),
.INIT_2E ( 256'h0FFFEEEDDDCCCBBBAAA9998888777666555444333222111000FFFEEEDDDCCCBB ),
.INIT_2F ( 256'h3332222111000FFFFEEEDDDCCCBBBBAAA9998887776666555444333222111100 ),
.INIT_30 ( 256'h66555544433332221111000FFFFEEEDDDDCCCBBBBAAA99988887776665555444 ),
.INIT_31 ( 256'h877776665555444433322221111000FFFFEEEEDDDCCCCBBBBAAA999988877776 ),
.INIT_32 ( 256'h8877776666555544443333222211110000FFFFEEEEDDDDCCCCBBBAAAA9999888 ),
.INIT_33 ( 256'h777666665555444433332222211110000FFFFEEEEEDDDDCCCCBBBBAAAA999988 ),
.INIT_34 ( 256'h555444443333322222111100000FFFFEEEEEDDDDDCCCCBBBBBAAAA9999888887 ),
.INIT_35 ( 256'h2221111100000FFFFFEEEEEDDDDDCCCCCBBBBBAAAAA999998888877777666665 ),
.INIT_36 ( 256'hEDDDDDDCCCCCBBBBBBAAAAAA9999988888877777666666555554444433333322 ),
.INIT_37 ( 256'h88887777776666665555555444444333333222222111111000000FFFFFFEEEEE ),
.INIT_38 ( 256'h1111110000000FFFFFFFEEEEEEEDDDDDDDCCCCCCCBBBBBBBAAAAAA9999999888 ),
.INIT_39 ( 256'h9999998888888887777777766666666555555554444444433333333222222211 ),
.INIT_3A ( 256'h00000FFFFFFFFFFEEEEEEEEEEDDDDDDDDDDCCCCCCCCCBBBBBBBBBAAAAAAAAA99 ),
.INIT_3B ( 256'h6555555555555444444444444333333333333222222222221111111111100000 ),
.INIT_3C ( 256'hAAAAAA9999999999999999888888888888888777777777777776666666666666 ),
.INIT_3D ( 256'hDDDDDDDDDDDCCCCCCCCCCCCCCCCCCCCCCBBBBBBBBBBBBBBBBBBBBAAAAAAAAAAA ),
.INIT_3E ( 256'hFFFFFFFFFFFFFFEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEEDDDDDDDDDDDDDDD ),
.INIT_3F ( 256'hFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFF ),
.INIT_A ( 36'h000000000 ),
.INIT_B ( 36'h000000000 ),
.WRITE_MODE_A ( "WRITE_FIRST" ),
.WRITE_MODE_B ( "WRITE_FIRST" ),
.DATA_WIDTH_A ( 4 ),
.DATA_WIDTH_B ( 4 ),
.DOA_REG ( 0 ),
.DOB_REG ( 0 ),
.EN_RSTRAM_A ( "TRUE" ),
.EN_RSTRAM_B ( "TRUE" ),
.INITP_00 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
.INITP_01 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
.INITP_02 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
.INITP_03 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
.INITP_04 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
.INITP_05 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
.INITP_06 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
.INITP_07 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
.RST_PRIORITY_A ( "CE" ),
.RST_PRIORITY_B ( "CE" ),
.RSTTYPE ( "SYNC" ),
.SRVAL_A ( 36'h000000000 ),
.SRVAL_B ( 36'h000000000 ),
.SIM_COLLISION_CHECK ( "ALL" ),
.SIM_DEVICE ( "SPARTAN6" ),
.INIT_FILE ( "NONE" ))
blk0000015e (
.REGCEA(sig00000002),
.CLKA(clk),
.ENB(sig00000001),
.RSTB(sig00000002),
.CLKB(clk),
.REGCEB(sig00000002),
.RSTA(sig00000002),
.ENA(sig00000001),
.DIPA({\NLW_blk0000015e_DIPA<3>_UNCONNECTED , \NLW_blk0000015e_DIPA<2>_UNCONNECTED , \NLW_blk0000015e_DIPA<1>_UNCONNECTED ,
\NLW_blk0000015e_DIPA<0>_UNCONNECTED }),
.WEA({sig00000002, sig00000002, sig00000002, sig00000002}),
.DOA({\NLW_blk0000015e_DOA<31>_UNCONNECTED , \NLW_blk0000015e_DOA<30>_UNCONNECTED , \NLW_blk0000015e_DOA<29>_UNCONNECTED ,
\NLW_blk0000015e_DOA<28>_UNCONNECTED , \NLW_blk0000015e_DOA<27>_UNCONNECTED , \NLW_blk0000015e_DOA<26>_UNCONNECTED ,
\NLW_blk0000015e_DOA<25>_UNCONNECTED , \NLW_blk0000015e_DOA<24>_UNCONNECTED , \NLW_blk0000015e_DOA<23>_UNCONNECTED ,
\NLW_blk0000015e_DOA<22>_UNCONNECTED , \NLW_blk0000015e_DOA<21>_UNCONNECTED , \NLW_blk0000015e_DOA<20>_UNCONNECTED ,
\NLW_blk0000015e_DOA<19>_UNCONNECTED , \NLW_blk0000015e_DOA<18>_UNCONNECTED , \NLW_blk0000015e_DOA<17>_UNCONNECTED ,
\NLW_blk0000015e_DOA<16>_UNCONNECTED , \NLW_blk0000015e_DOA<15>_UNCONNECTED , \NLW_blk0000015e_DOA<14>_UNCONNECTED ,
\NLW_blk0000015e_DOA<13>_UNCONNECTED , \NLW_blk0000015e_DOA<12>_UNCONNECTED , \NLW_blk0000015e_DOA<11>_UNCONNECTED ,
\NLW_blk0000015e_DOA<10>_UNCONNECTED , \NLW_blk0000015e_DOA<9>_UNCONNECTED , \NLW_blk0000015e_DOA<8>_UNCONNECTED ,
\NLW_blk0000015e_DOA<7>_UNCONNECTED , \NLW_blk0000015e_DOA<6>_UNCONNECTED , \NLW_blk0000015e_DOA<5>_UNCONNECTED , \NLW_blk0000015e_DOA<4>_UNCONNECTED
, sig000000e9, sig000000e8, sig000000e7, sig000000e6}),
.ADDRA({sig000000d2, sig000000d1, sig000000d0, sig000000cf, sig000000ce, sig000000cd, sig000000cc, sig000000cb, sig000000ca, sig000000c9,
sig000000c8, sig000000c7, \NLW_blk0000015e_ADDRA<1>_UNCONNECTED , \NLW_blk0000015e_ADDRA<0>_UNCONNECTED }),
.ADDRB({sig00000002, sig00000002, sig00000002, sig00000002, sig00000002, sig00000002, sig00000002, sig00000002, sig00000002, sig00000002,
sig00000002, sig00000002, \NLW_blk0000015e_ADDRB<1>_UNCONNECTED , \NLW_blk0000015e_ADDRB<0>_UNCONNECTED }),
.DIB({\NLW_blk0000015e_DIB<31>_UNCONNECTED , \NLW_blk0000015e_DIB<30>_UNCONNECTED , \NLW_blk0000015e_DIB<29>_UNCONNECTED ,
\NLW_blk0000015e_DIB<28>_UNCONNECTED , \NLW_blk0000015e_DIB<27>_UNCONNECTED , \NLW_blk0000015e_DIB<26>_UNCONNECTED ,
\NLW_blk0000015e_DIB<25>_UNCONNECTED , \NLW_blk0000015e_DIB<24>_UNCONNECTED , \NLW_blk0000015e_DIB<23>_UNCONNECTED ,
\NLW_blk0000015e_DIB<22>_UNCONNECTED , \NLW_blk0000015e_DIB<21>_UNCONNECTED , \NLW_blk0000015e_DIB<20>_UNCONNECTED ,
\NLW_blk0000015e_DIB<19>_UNCONNECTED , \NLW_blk0000015e_DIB<18>_UNCONNECTED , \NLW_blk0000015e_DIB<17>_UNCONNECTED ,
\NLW_blk0000015e_DIB<16>_UNCONNECTED , \NLW_blk0000015e_DIB<15>_UNCONNECTED , \NLW_blk0000015e_DIB<14>_UNCONNECTED ,
\NLW_blk0000015e_DIB<13>_UNCONNECTED , \NLW_blk0000015e_DIB<12>_UNCONNECTED , \NLW_blk0000015e_DIB<11>_UNCONNECTED ,
\NLW_blk0000015e_DIB<10>_UNCONNECTED , \NLW_blk0000015e_DIB<9>_UNCONNECTED , \NLW_blk0000015e_DIB<8>_UNCONNECTED ,
\NLW_blk0000015e_DIB<7>_UNCONNECTED , \NLW_blk0000015e_DIB<6>_UNCONNECTED , \NLW_blk0000015e_DIB<5>_UNCONNECTED , \NLW_blk0000015e_DIB<4>_UNCONNECTED
, \NLW_blk0000015e_DIB<3>_UNCONNECTED , \NLW_blk0000015e_DIB<2>_UNCONNECTED , \NLW_blk0000015e_DIB<1>_UNCONNECTED ,
\NLW_blk0000015e_DIB<0>_UNCONNECTED }),
.DOPA({\NLW_blk0000015e_DOPA<3>_UNCONNECTED , \NLW_blk0000015e_DOPA<2>_UNCONNECTED , \NLW_blk0000015e_DOPA<1>_UNCONNECTED ,
\NLW_blk0000015e_DOPA<0>_UNCONNECTED }),
.DIPB({\NLW_blk0000015e_DIPB<3>_UNCONNECTED , \NLW_blk0000015e_DIPB<2>_UNCONNECTED , \NLW_blk0000015e_DIPB<1>_UNCONNECTED ,
\NLW_blk0000015e_DIPB<0>_UNCONNECTED }),
.DOPB({\NLW_blk0000015e_DOPB<3>_UNCONNECTED , \NLW_blk0000015e_DOPB<2>_UNCONNECTED , \NLW_blk0000015e_DOPB<1>_UNCONNECTED ,
\NLW_blk0000015e_DOPB<0>_UNCONNECTED }),
.DOB({\NLW_blk0000015e_DOB<31>_UNCONNECTED , \NLW_blk0000015e_DOB<30>_UNCONNECTED , \NLW_blk0000015e_DOB<29>_UNCONNECTED ,
\NLW_blk0000015e_DOB<28>_UNCONNECTED , \NLW_blk0000015e_DOB<27>_UNCONNECTED , \NLW_blk0000015e_DOB<26>_UNCONNECTED ,
\NLW_blk0000015e_DOB<25>_UNCONNECTED , \NLW_blk0000015e_DOB<24>_UNCONNECTED , \NLW_blk0000015e_DOB<23>_UNCONNECTED ,
\NLW_blk0000015e_DOB<22>_UNCONNECTED , \NLW_blk0000015e_DOB<21>_UNCONNECTED , \NLW_blk0000015e_DOB<20>_UNCONNECTED ,
\NLW_blk0000015e_DOB<19>_UNCONNECTED , \NLW_blk0000015e_DOB<18>_UNCONNECTED , \NLW_blk0000015e_DOB<17>_UNCONNECTED ,
\NLW_blk0000015e_DOB<16>_UNCONNECTED , \NLW_blk0000015e_DOB<15>_UNCONNECTED , \NLW_blk0000015e_DOB<14>_UNCONNECTED ,
\NLW_blk0000015e_DOB<13>_UNCONNECTED , \NLW_blk0000015e_DOB<12>_UNCONNECTED , \NLW_blk0000015e_DOB<11>_UNCONNECTED ,
\NLW_blk0000015e_DOB<10>_UNCONNECTED , \NLW_blk0000015e_DOB<9>_UNCONNECTED , \NLW_blk0000015e_DOB<8>_UNCONNECTED ,
\NLW_blk0000015e_DOB<7>_UNCONNECTED , \NLW_blk0000015e_DOB<6>_UNCONNECTED , \NLW_blk0000015e_DOB<5>_UNCONNECTED , \NLW_blk0000015e_DOB<4>_UNCONNECTED
, sig000000da, sig000000d9, sig000000d8, sig000000d7}),
.WEB({sig00000002, sig00000002, sig00000002, sig00000002}),
.DIA({\NLW_blk0000015e_DIA<31>_UNCONNECTED , \NLW_blk0000015e_DIA<30>_UNCONNECTED , \NLW_blk0000015e_DIA<29>_UNCONNECTED ,
\NLW_blk0000015e_DIA<28>_UNCONNECTED , \NLW_blk0000015e_DIA<27>_UNCONNECTED , \NLW_blk0000015e_DIA<26>_UNCONNECTED ,
\NLW_blk0000015e_DIA<25>_UNCONNECTED , \NLW_blk0000015e_DIA<24>_UNCONNECTED , \NLW_blk0000015e_DIA<23>_UNCONNECTED ,
\NLW_blk0000015e_DIA<22>_UNCONNECTED , \NLW_blk0000015e_DIA<21>_UNCONNECTED , \NLW_blk0000015e_DIA<20>_UNCONNECTED ,
\NLW_blk0000015e_DIA<19>_UNCONNECTED , \NLW_blk0000015e_DIA<18>_UNCONNECTED , \NLW_blk0000015e_DIA<17>_UNCONNECTED ,
\NLW_blk0000015e_DIA<16>_UNCONNECTED , \NLW_blk0000015e_DIA<15>_UNCONNECTED , \NLW_blk0000015e_DIA<14>_UNCONNECTED ,
\NLW_blk0000015e_DIA<13>_UNCONNECTED , \NLW_blk0000015e_DIA<12>_UNCONNECTED , \NLW_blk0000015e_DIA<11>_UNCONNECTED ,
\NLW_blk0000015e_DIA<10>_UNCONNECTED , \NLW_blk0000015e_DIA<9>_UNCONNECTED , \NLW_blk0000015e_DIA<8>_UNCONNECTED ,
\NLW_blk0000015e_DIA<7>_UNCONNECTED , \NLW_blk0000015e_DIA<6>_UNCONNECTED , \NLW_blk0000015e_DIA<5>_UNCONNECTED , \NLW_blk0000015e_DIA<4>_UNCONNECTED
, sig00000002, sig00000002, sig00000002, sig00000002})
);
RAMB16BWER #(
.INIT_00 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
.INIT_01 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
.INIT_02 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
.INIT_03 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
.INIT_04 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
.INIT_05 ( 256'h1111111111111111111111111111111111111111111111111111111110000000 ),
.INIT_06 ( 256'h1111111111111111111111111111111111111111111111111111111111111111 ),
.INIT_07 ( 256'h1111111111111111111111111111111111111111111111111111111111111111 ),
.INIT_08 ( 256'h1111111111111111111111111111111111111111111111111111111111111111 ),
.INIT_09 ( 256'h1111111111111111111111111111111111111111111111111111111111111111 ),
.INIT_0A ( 256'h2222222222222222222222222222222222222222222221111111111111111111 ),
.INIT_0B ( 256'h2222222222222222222222222222222222222222222222222222222222222222 ),
.INIT_0C ( 256'h2222222222222222222222222222222222222222222222222222222222222222 ),
.INIT_0D ( 256'h2222222222222222222222222222222222222222222222222222222222222222 ),
.INIT_0E ( 256'h2222222222222222222222222222222222222222222222222222222222222222 ),
.INIT_0F ( 256'h3333333333333333333333222222222222222222222222222222222222222222 ),
.INIT_10 ( 256'h3333333333333333333333333333333333333333333333333333333333333333 ),
.INIT_11 ( 256'h3333333333333333333333333333333333333333333333333333333333333333 ),
.INIT_12 ( 256'h3333333333333333333333333333333333333333333333333333333333333333 ),
.INIT_13 ( 256'h3333333333333333333333333333333333333333333333333333333333333333 ),
.INIT_14 ( 256'h3333333333333333333333333333333333333333333333333333333333333333 ),
.INIT_15 ( 256'h4444444444444444444444444444444444444444444333333333333333333333 ),
.INIT_16 ( 256'h4444444444444444444444444444444444444444444444444444444444444444 ),
.INIT_17 ( 256'h4444444444444444444444444444444444444444444444444444444444444444 ),
.INIT_18 ( 256'h4444444444444444444444444444444444444444444444444444444444444444 ),
.INIT_19 ( 256'h4444444444444444444444444444444444444444444444444444444444444444 ),
.INIT_1A ( 256'h4444444444444444444444444444444444444444444444444444444444444444 ),
.INIT_1B ( 256'h5555555555555555555555555555555444444444444444444444444444444444 ),
.INIT_1C ( 256'h5555555555555555555555555555555555555555555555555555555555555555 ),
.INIT_1D ( 256'h5555555555555555555555555555555555555555555555555555555555555555 ),
.INIT_1E ( 256'h5555555555555555555555555555555555555555555555555555555555555555 ),
.INIT_1F ( 256'h5555555555555555555555555555555555555555555555555555555555555555 ),
.INIT_20 ( 256'h5555555555555555555555555555555555555555555555555555555555555555 ),
.INIT_21 ( 256'h5555555555555555555555555555555555555555555555555555555555555555 ),
.INIT_22 ( 256'h6666666666666666666666666666555555555555555555555555555555555555 ),
.INIT_23 ( 256'h6666666666666666666666666666666666666666666666666666666666666666 ),
.INIT_24 ( 256'h6666666666666666666666666666666666666666666666666666666666666666 ),
.INIT_25 ( 256'h6666666666666666666666666666666666666666666666666666666666666666 ),
.INIT_26 ( 256'h6666666666666666666666666666666666666666666666666666666666666666 ),
.INIT_27 ( 256'h6666666666666666666666666666666666666666666666666666666666666666 ),
.INIT_28 ( 256'h6666666666666666666666666666666666666666666666666666666666666666 ),
.INIT_29 ( 256'h6666666666666666666666666666666666666666666666666666666666666666 ),
.INIT_2A ( 256'h6666666666666666666666666666666666666666666666666666666666666666 ),
.INIT_2B ( 256'h7777777777777777777777777777777777777766666666666666666666666666 ),
.INIT_2C ( 256'h7777777777777777777777777777777777777777777777777777777777777777 ),
.INIT_2D ( 256'h7777777777777777777777777777777777777777777777777777777777777777 ),
.INIT_2E ( 256'h7777777777777777777777777777777777777777777777777777777777777777 ),
.INIT_2F ( 256'h7777777777777777777777777777777777777777777777777777777777777777 ),
.INIT_30 ( 256'h7777777777777777777777777777777777777777777777777777777777777777 ),
.INIT_31 ( 256'h7777777777777777777777777777777777777777777777777777777777777777 ),
.INIT_32 ( 256'h7777777777777777777777777777777777777777777777777777777777777777 ),
.INIT_33 ( 256'h7777777777777777777777777777777777777777777777777777777777777777 ),
.INIT_34 ( 256'h7777777777777777777777777777777777777777777777777777777777777777 ),
.INIT_35 ( 256'h7777777777777777777777777777777777777777777777777777777777777777 ),
.INIT_36 ( 256'h7777777777777777777777777777777777777777777777777777777777777777 ),
.INIT_37 ( 256'h7777777777777777777777777777777777777777777777777777777777777777 ),
.INIT_38 ( 256'h7777777777777777777777777777777777777777777777777777777777777777 ),
.INIT_39 ( 256'h7777777777777777777777777777777777777777777777777777777777777777 ),
.INIT_3A ( 256'h7777777777777777777777777777777777777777777777777777777777777777 ),
.INIT_3B ( 256'h7777777777777777777777777777777777777777777777777777777777777777 ),
.INIT_3C ( 256'h7777777777777777777777777777777777777777777777777777777777777777 ),
.INIT_3D ( 256'h7777777777777777777777777777777777777777777777777777777777777777 ),
.INIT_3E ( 256'h7777777777777777777777777777777777777777777777777777777777777777 ),
.INIT_3F ( 256'h7777777777777777777777777777777777777777777777777777777777777777 ),
.INIT_A ( 36'h000000000 ),
.WRITE_MODE_A ( "WRITE_FIRST" ),
.WRITE_MODE_B ( "WRITE_FIRST" ),
.DATA_WIDTH_A ( 4 ),
.DATA_WIDTH_B ( 4 ),
.DOA_REG ( 0 ),
.DOB_REG ( 0 ),
.EN_RSTRAM_A ( "TRUE" ),
.EN_RSTRAM_B ( "TRUE" ),
.INITP_00 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
.INITP_01 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
.INITP_02 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
.INITP_03 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
.INITP_04 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
.INITP_05 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
.INITP_06 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
.INITP_07 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
.INIT_B ( 36'h000000000 ),
.RST_PRIORITY_A ( "CE" ),
.RST_PRIORITY_B ( "CE" ),
.RSTTYPE ( "SYNC" ),
.SRVAL_A ( 36'h000000000 ),
.SRVAL_B ( 36'h000000000 ),
.SIM_COLLISION_CHECK ( "ALL" ),
.SIM_DEVICE ( "SPARTAN6" ),
.INIT_FILE ( "NONE" ))
blk0000015f (
.REGCEA(sig00000002),
.CLKA(clk),
.ENB(sig00000001),
.RSTB(sig00000002),
.CLKB(clk),
.REGCEB(sig00000002),
.RSTA(sig00000002),
.ENA(sig00000001),
.DIPA({\NLW_blk0000015f_DIPA<3>_UNCONNECTED , \NLW_blk0000015f_DIPA<2>_UNCONNECTED , \NLW_blk0000015f_DIPA<1>_UNCONNECTED ,
\NLW_blk0000015f_DIPA<0>_UNCONNECTED }),
.WEA({sig00000002, sig00000002, sig00000002, sig00000002}),
.DOA({\NLW_blk0000015f_DOA<31>_UNCONNECTED , \NLW_blk0000015f_DOA<30>_UNCONNECTED , \NLW_blk0000015f_DOA<29>_UNCONNECTED ,
\NLW_blk0000015f_DOA<28>_UNCONNECTED , \NLW_blk0000015f_DOA<27>_UNCONNECTED , \NLW_blk0000015f_DOA<26>_UNCONNECTED ,
\NLW_blk0000015f_DOA<25>_UNCONNECTED , \NLW_blk0000015f_DOA<24>_UNCONNECTED , \NLW_blk0000015f_DOA<23>_UNCONNECTED ,
\NLW_blk0000015f_DOA<22>_UNCONNECTED , \NLW_blk0000015f_DOA<21>_UNCONNECTED , \NLW_blk0000015f_DOA<20>_UNCONNECTED ,
\NLW_blk0000015f_DOA<19>_UNCONNECTED , \NLW_blk0000015f_DOA<18>_UNCONNECTED , \NLW_blk0000015f_DOA<17>_UNCONNECTED ,
\NLW_blk0000015f_DOA<16>_UNCONNECTED , \NLW_blk0000015f_DOA<15>_UNCONNECTED , \NLW_blk0000015f_DOA<14>_UNCONNECTED ,
\NLW_blk0000015f_DOA<13>_UNCONNECTED , \NLW_blk0000015f_DOA<12>_UNCONNECTED , \NLW_blk0000015f_DOA<11>_UNCONNECTED ,
\NLW_blk0000015f_DOA<10>_UNCONNECTED , \NLW_blk0000015f_DOA<9>_UNCONNECTED , \NLW_blk0000015f_DOA<8>_UNCONNECTED ,
\NLW_blk0000015f_DOA<7>_UNCONNECTED , \NLW_blk0000015f_DOA<6>_UNCONNECTED , \NLW_blk0000015f_DOA<5>_UNCONNECTED , \NLW_blk0000015f_DOA<4>_UNCONNECTED
, \NLW_blk0000015f_DOA<3>_UNCONNECTED , sig000000f0, sig000000ef, sig000000ee}),
.ADDRA({sig000000d2, sig000000d1, sig000000d0, sig000000cf, sig000000ce, sig000000cd, sig000000cc, sig000000cb, sig000000ca, sig000000c9,
sig000000c8, sig000000c7, \NLW_blk0000015f_ADDRA<1>_UNCONNECTED , \NLW_blk0000015f_ADDRA<0>_UNCONNECTED }),
.ADDRB({sig00000002, sig00000002, sig00000002, sig00000002, sig00000002, sig00000002, sig00000002, sig00000002, sig00000002, sig00000002,
sig00000002, sig00000002, \NLW_blk0000015f_ADDRB<1>_UNCONNECTED , \NLW_blk0000015f_ADDRB<0>_UNCONNECTED }),
.DIB({\NLW_blk0000015f_DIB<31>_UNCONNECTED , \NLW_blk0000015f_DIB<30>_UNCONNECTED , \NLW_blk0000015f_DIB<29>_UNCONNECTED ,
\NLW_blk0000015f_DIB<28>_UNCONNECTED , \NLW_blk0000015f_DIB<27>_UNCONNECTED , \NLW_blk0000015f_DIB<26>_UNCONNECTED ,
\NLW_blk0000015f_DIB<25>_UNCONNECTED , \NLW_blk0000015f_DIB<24>_UNCONNECTED , \NLW_blk0000015f_DIB<23>_UNCONNECTED ,
\NLW_blk0000015f_DIB<22>_UNCONNECTED , \NLW_blk0000015f_DIB<21>_UNCONNECTED , \NLW_blk0000015f_DIB<20>_UNCONNECTED ,
\NLW_blk0000015f_DIB<19>_UNCONNECTED , \NLW_blk0000015f_DIB<18>_UNCONNECTED , \NLW_blk0000015f_DIB<17>_UNCONNECTED ,
\NLW_blk0000015f_DIB<16>_UNCONNECTED , \NLW_blk0000015f_DIB<15>_UNCONNECTED , \NLW_blk0000015f_DIB<14>_UNCONNECTED ,
\NLW_blk0000015f_DIB<13>_UNCONNECTED , \NLW_blk0000015f_DIB<12>_UNCONNECTED , \NLW_blk0000015f_DIB<11>_UNCONNECTED ,
\NLW_blk0000015f_DIB<10>_UNCONNECTED , \NLW_blk0000015f_DIB<9>_UNCONNECTED , \NLW_blk0000015f_DIB<8>_UNCONNECTED ,
\NLW_blk0000015f_DIB<7>_UNCONNECTED , \NLW_blk0000015f_DIB<6>_UNCONNECTED , \NLW_blk0000015f_DIB<5>_UNCONNECTED , \NLW_blk0000015f_DIB<4>_UNCONNECTED
, \NLW_blk0000015f_DIB<3>_UNCONNECTED , \NLW_blk0000015f_DIB<2>_UNCONNECTED , \NLW_blk0000015f_DIB<1>_UNCONNECTED ,
\NLW_blk0000015f_DIB<0>_UNCONNECTED }),
.DOPA({\NLW_blk0000015f_DOPA<3>_UNCONNECTED , \NLW_blk0000015f_DOPA<2>_UNCONNECTED , \NLW_blk0000015f_DOPA<1>_UNCONNECTED ,
\NLW_blk0000015f_DOPA<0>_UNCONNECTED }),
.DIPB({\NLW_blk0000015f_DIPB<3>_UNCONNECTED , \NLW_blk0000015f_DIPB<2>_UNCONNECTED , \NLW_blk0000015f_DIPB<1>_UNCONNECTED ,
\NLW_blk0000015f_DIPB<0>_UNCONNECTED }),
.DOPB({\NLW_blk0000015f_DOPB<3>_UNCONNECTED , \NLW_blk0000015f_DOPB<2>_UNCONNECTED , \NLW_blk0000015f_DOPB<1>_UNCONNECTED ,
\NLW_blk0000015f_DOPB<0>_UNCONNECTED }),
.DOB({\NLW_blk0000015f_DOB<31>_UNCONNECTED , \NLW_blk0000015f_DOB<30>_UNCONNECTED , \NLW_blk0000015f_DOB<29>_UNCONNECTED ,
\NLW_blk0000015f_DOB<28>_UNCONNECTED , \NLW_blk0000015f_DOB<27>_UNCONNECTED , \NLW_blk0000015f_DOB<26>_UNCONNECTED ,
\NLW_blk0000015f_DOB<25>_UNCONNECTED , \NLW_blk0000015f_DOB<24>_UNCONNECTED , \NLW_blk0000015f_DOB<23>_UNCONNECTED ,
\NLW_blk0000015f_DOB<22>_UNCONNECTED , \NLW_blk0000015f_DOB<21>_UNCONNECTED , \NLW_blk0000015f_DOB<20>_UNCONNECTED ,
\NLW_blk0000015f_DOB<19>_UNCONNECTED , \NLW_blk0000015f_DOB<18>_UNCONNECTED , \NLW_blk0000015f_DOB<17>_UNCONNECTED ,
\NLW_blk0000015f_DOB<16>_UNCONNECTED , \NLW_blk0000015f_DOB<15>_UNCONNECTED , \NLW_blk0000015f_DOB<14>_UNCONNECTED ,
\NLW_blk0000015f_DOB<13>_UNCONNECTED , \NLW_blk0000015f_DOB<12>_UNCONNECTED , \NLW_blk0000015f_DOB<11>_UNCONNECTED ,
\NLW_blk0000015f_DOB<10>_UNCONNECTED , \NLW_blk0000015f_DOB<9>_UNCONNECTED , \NLW_blk0000015f_DOB<8>_UNCONNECTED ,
\NLW_blk0000015f_DOB<7>_UNCONNECTED , \NLW_blk0000015f_DOB<6>_UNCONNECTED , \NLW_blk0000015f_DOB<5>_UNCONNECTED , \NLW_blk0000015f_DOB<4>_UNCONNECTED
, \NLW_blk0000015f_DOB<3>_UNCONNECTED , sig000000e1, sig000000e0, sig000000df}),
.WEB({sig00000002, sig00000002, sig00000002, sig00000002}),
.DIA({\NLW_blk0000015f_DIA<31>_UNCONNECTED , \NLW_blk0000015f_DIA<30>_UNCONNECTED , \NLW_blk0000015f_DIA<29>_UNCONNECTED ,
\NLW_blk0000015f_DIA<28>_UNCONNECTED , \NLW_blk0000015f_DIA<27>_UNCONNECTED , \NLW_blk0000015f_DIA<26>_UNCONNECTED ,
\NLW_blk0000015f_DIA<25>_UNCONNECTED , \NLW_blk0000015f_DIA<24>_UNCONNECTED , \NLW_blk0000015f_DIA<23>_UNCONNECTED ,
\NLW_blk0000015f_DIA<22>_UNCONNECTED , \NLW_blk0000015f_DIA<21>_UNCONNECTED , \NLW_blk0000015f_DIA<20>_UNCONNECTED ,
\NLW_blk0000015f_DIA<19>_UNCONNECTED , \NLW_blk0000015f_DIA<18>_UNCONNECTED , \NLW_blk0000015f_DIA<17>_UNCONNECTED ,
\NLW_blk0000015f_DIA<16>_UNCONNECTED , \NLW_blk0000015f_DIA<15>_UNCONNECTED , \NLW_blk0000015f_DIA<14>_UNCONNECTED ,
\NLW_blk0000015f_DIA<13>_UNCONNECTED , \NLW_blk0000015f_DIA<12>_UNCONNECTED , \NLW_blk0000015f_DIA<11>_UNCONNECTED ,
\NLW_blk0000015f_DIA<10>_UNCONNECTED , \NLW_blk0000015f_DIA<9>_UNCONNECTED , \NLW_blk0000015f_DIA<8>_UNCONNECTED ,
\NLW_blk0000015f_DIA<7>_UNCONNECTED , \NLW_blk0000015f_DIA<6>_UNCONNECTED , \NLW_blk0000015f_DIA<5>_UNCONNECTED , \NLW_blk0000015f_DIA<4>_UNCONNECTED
, sig00000002, sig00000002, sig00000002, sig00000002})
);
RAMB16BWER #(
.INIT_00 ( 256'hE158CF269D047BE158CF369D047BE258CF36AD047BE258CF36AD147BE259CF36 ),
.INIT_01 ( 256'h158CF36AD147BE259C036AD148BF259C037AE148BF269C037AE158BF269D047A ),
.INIT_02 ( 256'h48BF259C037AE158CF369D047BE259C036AD148BF269C037AE158CF269D047BE ),
.INIT_03 ( 256'h59C037AE158CF36AD148BF269D047BE158CF36AD148BF269D047BE158CF36AD1 ),
.INIT_04 ( 256'h58CF36AD148BF26AD148BF269D047BE259C037AE158CF36AD148BF269D047BE2 ),
.INIT_05 ( 256'h259C037BE259C037BE259C037BE259C037BE259C037AE259C037AE158CF37AE1 ),
.INIT_06 ( 256'hCF36AE158C037BE259D047BF269D148BF36AD148CF36AE158C037AE159C037AE ),
.INIT_07 ( 256'h26AD158C037BE269D148BF36AE159C047BF26AD148CF37AE259C047BF269D148 ),
.INIT_08 ( 256'h59C048BF37AE259D148C037BE26AD158C037BF26AD158C047BF26AD158C037BE ),
.INIT_09 ( 256'h37BF36AE269D159C048CF37BF26AE159D148C037BF26AE159D048CF37BE26AD1 ),
.INIT_0A ( 256'hD159D048C048C037BF37BE26AE269D159D148C048BF37BF26AE269D159D048C0 ),
.INIT_0B ( 256'h159D159D159D159D159D159D048C048C048C048BF37BF37BF36AE26AE26AD159 ),
.INIT_0C ( 256'h048C049D159D159D159D159D159D159E26AE26AE26AE26AE26AE26AE26AE26AD ),
.INIT_0D ( 256'h9D159D26AE26BF37BF38C048C049D159D15AE26AE26AE37BF37BF37B048C048C ),
.INIT_0E ( 256'hAF37C048D159E26AF37B048C159D16AE27BF37C048D159D26AE26BF37B048C04 ),
.INIT_0F ( 256'h5AE27B048D15AE27B048D15AE27BF48C159E26BF38C059D26AE37B048C159E26 ),
.INIT_10 ( 256'h8D16AF38C15AE37C059E27B049D16AF38C15AE27B049D16AF38C059E26BF48C1 ),
.INIT_11 ( 256'h48D26BF49D27B049E27B059E27C059E27C059E27C059E27B059E27B049D26BF4 ),
.INIT_12 ( 256'h6B059E38C16BF49E27C15AF48D26B059E37C16AF48D26B049E27C05AE38C16AF ),
.INIT_13 ( 256'h05AF49E38C16B05AF48D27C16AF49E38C16B059E38D26B05AE38D26B05AE38D2 ),
.INIT_14 ( 256'h16B05AF49E38D28D27C16B05AF49E38D27C16B05AF48D27C16B05AF49E38D16B ),
.INIT_15 ( 256'h8D27D27C17C16B16B05A05AF49F49E38E38D27C17C16B05AF5AF49E38D27D27C ),
.INIT_16 ( 256'h4AF5AF5AF5AF5A05A05A05A05A05AF5AF5AF5AF4AF4AF49F49E49E39E38E38D2 ),
.INIT_17 ( 256'h7C27D28D38E39F4AF5A05B06B16B16C17C27D28D28D38E39E39E49E49F49F4AF ),
.INIT_18 ( 256'hE49F5A06C17D28E39F4A05B16C27D38E49F4A05B16C17D28D39E49F5A05B06B1 ),
.INIT_19 ( 256'hA05B17D39F5A06C28E39F5B17C28E4AF5B17C28E49F5B16C28D39F4A06B17D28 ),
.INIT_1A ( 256'hA06C28E4A07D39F5B17D39F5B17D39F5B17D39F5B17D39F5B17D38E4A06C28E4 ),
.INIT_1B ( 256'hE4A17D3A06C39F5C28E5B17D4A06C39F5B28E4A07D39F5C28E4A07D39F5B17E4 ),
.INIT_1C ( 256'h5C29F5C29F6C3906C3906D3906D3906D3906C3906C39F6C29F5C28F5B28E5B17 ),
.INIT_1D ( 256'h06D4A18E5C2906D4A18E5B29F6C3A07D4B18E5B29F6C3906D3A17E4B18E5B28F ),
.INIT_1E ( 256'hD4B28F6D4B29F6D4B29F6D4B28F6D4A18F6C3A17E5C2907D4B28F6D3A17E5C29 ),
.INIT_1F ( 256'hD4B2907E5C4B2907E5C3A18F6D4B2907E6D3A18F6D4B2907E5C3A18F6D3A18F6 ),
.INIT_20 ( 256'hE6D4C3A2908F6D5C3B2908F6D5C3A2907E6D4B3A18F6E5C3A2907E5C4B2907E6 ),
.INIT_21 ( 256'h291808F7E6D5C4B3A291807F6E5D4C3A291807E6D5C4B2A1907F6D5C4B2A1807 ),
.INIT_22 ( 256'h7E6E6E5D5D4C4C3B3B2A29191808F7F6E6D5D4C4B3B2A291808F7E6E5D4C4B3A ),
.INIT_23 ( 256'hC4D5D5D5D5D5D5C4C4C4C4C4C4C4C4C4B3B3B3B3B2A2A2A29191919080807F7F ),
.INIT_24 ( 256'h3B4C4C5D5D6E6E6F7F7F808081919192A2A2A2B3B3B3B3B3C4C4C4C4C4C4C4C4 ),
.INIT_25 ( 256'hA3B4C5D6E7F808192A3B4C5D5E6F7F809192A2B3C4C5D5E6E7F70809191A2A3B ),
.INIT_26 ( 256'h1A3C4D6F7092A3C4D6E7091A3B4D5E6F8092A3C4D5E7F8091A3B4C5D6E708192 ),
.INIT_27 ( 256'h81A3C5E7092B4D6F81A3C5E7092A3C5E7092A3C5E7081A3C5D6F81A2B4D6E709 ),
.INIT_28 ( 256'hF82B4D7092C5E71A3C5F81A3D6F81A4D6F81A4D6F81A3C5F81A3C5E7092B4D6F ),
.INIT_29 ( 256'h5F82B5E81B4E71A4D70A3C6F92C5F81B4E70A3D6F92B5E71A4D6092B5E71A3D6 ),
.INIT_2A ( 256'hA4E81B5F82C6093D70A4D71B4E81B5E82B5F82C5F92C6F92C6F92C6F92C5F82C ),
.INIT_2B ( 256'hE82C60A4F93D71B5F93D71B5F93D60A4E82C60A4E81B5F93D71A4E82C5F93D70 ),
.INIT_2C ( 256'h1B50A4F93E82C71B60A4F93D82C61B5FA4E82D71B5FA4E82C61B5F93D72C60A4 ),
.INIT_2D ( 256'h1C71C61C61B61B60B50B50A5FA4F94E93E83D82D71C61B60A5FA4E93E82D71C6 ),
.INIT_2E ( 256'h0B61C72D82D83E94E94FA4FA50B50B60B61B61C61C71C71C72C72C72C72C72C7 ),
.INIT_2F ( 256'hD94FA50C72D83FA50B61C73E94FA50B61C72D83E94FA50B61C72D83E94FA50B6 ),
.INIT_30 ( 256'h84FB62D84FB62D84FB61D84FA61C83EA50C72E940B61D83FA50C72D94FA51C72 ),
.INIT_31 ( 256'h1C840B73EA62D950C84FB72EA51D84FB72E951C83FB62D940C73EA51C83FA61D ),
.INIT_32 ( 256'h62EA62FB73FB73FB73FB62EA62EA62EA62E951D951D840C840B73FB62EA61D95 ),
.INIT_33 ( 256'h962EB730C851D962EB73FC840D951DA62EB73FB740C840D951D951DA62EA62EA ),
.INIT_34 ( 256'h963FC952EB841DA730C952FB841DA63FC851EA730C851EA730C851EA63FB841D ),
.INIT_35 ( 256'h730DA741EB852EB852FC852FC952FC962FC952FC952FC852EB851EB741DA730D ),
.INIT_36 ( 256'h0EB8530DA752FC9741EB8630DA741FC9630DA741FC9630DA741EB852FC9630DA ),
.INIT_37 ( 256'h7520DB8631EC9742FDA8530DB8631EB9641EC9741FC9741FC9741FC9641EB963 ),
.INIT_38 ( 256'hB86420EB97530ECA8531FCA8631FCA8631FCA8531ECA7530EB9742FDB8631FCA ),
.INIT_39 ( 256'hA97531FDCA86420ECA86531FDB97531FDB97531FDB97530ECA86420EC97531FD ),
.INIT_3A ( 256'h75421FDCA976421FECA975420FDBA865310ECB975420EDB976420EDB975420EC ),
.INIT_3B ( 256'h0EDCB98764320FEDBA9765321FEDBA8764310FDCA9865320FDCA9764310EDBA8 ),
.INIT_3C ( 256'h543210FEDCBA9876543210FEDCBA987654210FEDCBA87654320FEDCB98765321 ),
.INIT_3D ( 256'h66544322100FEEDCCBAA9877655432110FEEDCBAA987655432100FEDCBA98876 ),
.INIT_3E ( 256'h44333222111000FFEEEDDCCCBBAA998887766554433221100FEEDDCCBAA99877 ),
.INIT_3F ( 256'hEEEEEEEEEEEEEEDDDDDDDDDDDCCCCCCCBBBBBBAAAAA999998888777766655554 ),
.INIT_A ( 36'h000000000 ),
.INIT_B ( 36'h000000000 ),
.WRITE_MODE_A ( "WRITE_FIRST" ),
.WRITE_MODE_B ( "WRITE_FIRST" ),
.DATA_WIDTH_A ( 4 ),
.DATA_WIDTH_B ( 4 ),
.DOA_REG ( 0 ),
.DOB_REG ( 0 ),
.EN_RSTRAM_A ( "TRUE" ),
.EN_RSTRAM_B ( "TRUE" ),
.INITP_00 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
.INITP_01 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
.INITP_02 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
.INITP_03 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
.INITP_04 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
.INITP_05 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
.INITP_06 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
.INITP_07 ( 256'h0000000000000000000000000000000000000000000000000000000000000000 ),
.RST_PRIORITY_A ( "CE" ),
.RST_PRIORITY_B ( "CE" ),
.RSTTYPE ( "SYNC" ),
.SRVAL_A ( 36'h000000000 ),
.SRVAL_B ( 36'h000000000 ),
.SIM_COLLISION_CHECK ( "ALL" ),
.SIM_DEVICE ( "SPARTAN6" ),
.INIT_FILE ( "NONE" ))
blk00000160 (
.REGCEA(sig00000002),
.CLKA(clk),
.ENB(sig00000001),
.RSTB(sig00000002),
.CLKB(clk),
.REGCEB(sig00000002),
.RSTA(sig00000002),
.ENA(sig00000001),
.DIPA({\NLW_blk00000160_DIPA<3>_UNCONNECTED , \NLW_blk00000160_DIPA<2>_UNCONNECTED , \NLW_blk00000160_DIPA<1>_UNCONNECTED ,
\NLW_blk00000160_DIPA<0>_UNCONNECTED }),
.WEA({sig00000002, sig00000002, sig00000002, sig00000002}),
.DOA({\NLW_blk00000160_DOA<31>_UNCONNECTED , \NLW_blk00000160_DOA<30>_UNCONNECTED , \NLW_blk00000160_DOA<29>_UNCONNECTED ,
\NLW_blk00000160_DOA<28>_UNCONNECTED , \NLW_blk00000160_DOA<27>_UNCONNECTED , \NLW_blk00000160_DOA<26>_UNCONNECTED ,
\NLW_blk00000160_DOA<25>_UNCONNECTED , \NLW_blk00000160_DOA<24>_UNCONNECTED , \NLW_blk00000160_DOA<23>_UNCONNECTED ,
\NLW_blk00000160_DOA<22>_UNCONNECTED , \NLW_blk00000160_DOA<21>_UNCONNECTED , \NLW_blk00000160_DOA<20>_UNCONNECTED ,
\NLW_blk00000160_DOA<19>_UNCONNECTED , \NLW_blk00000160_DOA<18>_UNCONNECTED , \NLW_blk00000160_DOA<17>_UNCONNECTED ,
\NLW_blk00000160_DOA<16>_UNCONNECTED , \NLW_blk00000160_DOA<15>_UNCONNECTED , \NLW_blk00000160_DOA<14>_UNCONNECTED ,
\NLW_blk00000160_DOA<13>_UNCONNECTED , \NLW_blk00000160_DOA<12>_UNCONNECTED , \NLW_blk00000160_DOA<11>_UNCONNECTED ,
\NLW_blk00000160_DOA<10>_UNCONNECTED , \NLW_blk00000160_DOA<9>_UNCONNECTED , \NLW_blk00000160_DOA<8>_UNCONNECTED ,
\NLW_blk00000160_DOA<7>_UNCONNECTED , \NLW_blk00000160_DOA<6>_UNCONNECTED , \NLW_blk00000160_DOA<5>_UNCONNECTED , \NLW_blk00000160_DOA<4>_UNCONNECTED
, sig000000e5, sig000000e4, sig000000e3, sig000000e2}),
.ADDRA({sig000000d2, sig000000d1, sig000000d0, sig000000cf, sig000000ce, sig000000cd, sig000000cc, sig000000cb, sig000000ca, sig000000c9,
sig000000c8, sig000000c7, \NLW_blk00000160_ADDRA<1>_UNCONNECTED , \NLW_blk00000160_ADDRA<0>_UNCONNECTED }),
.ADDRB({sig00000002, sig00000002, sig00000002, sig00000002, sig00000002, sig00000002, sig00000002, sig00000002, sig00000002, sig00000002,
sig00000002, sig00000002, \NLW_blk00000160_ADDRB<1>_UNCONNECTED , \NLW_blk00000160_ADDRB<0>_UNCONNECTED }),
.DIB({\NLW_blk00000160_DIB<31>_UNCONNECTED , \NLW_blk00000160_DIB<30>_UNCONNECTED , \NLW_blk00000160_DIB<29>_UNCONNECTED ,
\NLW_blk00000160_DIB<28>_UNCONNECTED , \NLW_blk00000160_DIB<27>_UNCONNECTED , \NLW_blk00000160_DIB<26>_UNCONNECTED ,
\NLW_blk00000160_DIB<25>_UNCONNECTED , \NLW_blk00000160_DIB<24>_UNCONNECTED , \NLW_blk00000160_DIB<23>_UNCONNECTED ,
\NLW_blk00000160_DIB<22>_UNCONNECTED , \NLW_blk00000160_DIB<21>_UNCONNECTED , \NLW_blk00000160_DIB<20>_UNCONNECTED ,
\NLW_blk00000160_DIB<19>_UNCONNECTED , \NLW_blk00000160_DIB<18>_UNCONNECTED , \NLW_blk00000160_DIB<17>_UNCONNECTED ,
\NLW_blk00000160_DIB<16>_UNCONNECTED , \NLW_blk00000160_DIB<15>_UNCONNECTED , \NLW_blk00000160_DIB<14>_UNCONNECTED ,
\NLW_blk00000160_DIB<13>_UNCONNECTED , \NLW_blk00000160_DIB<12>_UNCONNECTED , \NLW_blk00000160_DIB<11>_UNCONNECTED ,
\NLW_blk00000160_DIB<10>_UNCONNECTED , \NLW_blk00000160_DIB<9>_UNCONNECTED , \NLW_blk00000160_DIB<8>_UNCONNECTED ,
\NLW_blk00000160_DIB<7>_UNCONNECTED , \NLW_blk00000160_DIB<6>_UNCONNECTED , \NLW_blk00000160_DIB<5>_UNCONNECTED , \NLW_blk00000160_DIB<4>_UNCONNECTED
, \NLW_blk00000160_DIB<3>_UNCONNECTED , \NLW_blk00000160_DIB<2>_UNCONNECTED , \NLW_blk00000160_DIB<1>_UNCONNECTED ,
\NLW_blk00000160_DIB<0>_UNCONNECTED }),
.DOPA({\NLW_blk00000160_DOPA<3>_UNCONNECTED , \NLW_blk00000160_DOPA<2>_UNCONNECTED , \NLW_blk00000160_DOPA<1>_UNCONNECTED ,
\NLW_blk00000160_DOPA<0>_UNCONNECTED }),
.DIPB({\NLW_blk00000160_DIPB<3>_UNCONNECTED , \NLW_blk00000160_DIPB<2>_UNCONNECTED , \NLW_blk00000160_DIPB<1>_UNCONNECTED ,
\NLW_blk00000160_DIPB<0>_UNCONNECTED }),
.DOPB({\NLW_blk00000160_DOPB<3>_UNCONNECTED , \NLW_blk00000160_DOPB<2>_UNCONNECTED , \NLW_blk00000160_DOPB<1>_UNCONNECTED ,
\NLW_blk00000160_DOPB<0>_UNCONNECTED }),
.DOB({\NLW_blk00000160_DOB<31>_UNCONNECTED , \NLW_blk00000160_DOB<30>_UNCONNECTED , \NLW_blk00000160_DOB<29>_UNCONNECTED ,
\NLW_blk00000160_DOB<28>_UNCONNECTED , \NLW_blk00000160_DOB<27>_UNCONNECTED , \NLW_blk00000160_DOB<26>_UNCONNECTED ,
\NLW_blk00000160_DOB<25>_UNCONNECTED , \NLW_blk00000160_DOB<24>_UNCONNECTED , \NLW_blk00000160_DOB<23>_UNCONNECTED ,
\NLW_blk00000160_DOB<22>_UNCONNECTED , \NLW_blk00000160_DOB<21>_UNCONNECTED , \NLW_blk00000160_DOB<20>_UNCONNECTED ,
\NLW_blk00000160_DOB<19>_UNCONNECTED , \NLW_blk00000160_DOB<18>_UNCONNECTED , \NLW_blk00000160_DOB<17>_UNCONNECTED ,
\NLW_blk00000160_DOB<16>_UNCONNECTED , \NLW_blk00000160_DOB<15>_UNCONNECTED , \NLW_blk00000160_DOB<14>_UNCONNECTED ,
\NLW_blk00000160_DOB<13>_UNCONNECTED , \NLW_blk00000160_DOB<12>_UNCONNECTED , \NLW_blk00000160_DOB<11>_UNCONNECTED ,
\NLW_blk00000160_DOB<10>_UNCONNECTED , \NLW_blk00000160_DOB<9>_UNCONNECTED , \NLW_blk00000160_DOB<8>_UNCONNECTED ,
\NLW_blk00000160_DOB<7>_UNCONNECTED , \NLW_blk00000160_DOB<6>_UNCONNECTED , \NLW_blk00000160_DOB<5>_UNCONNECTED , \NLW_blk00000160_DOB<4>_UNCONNECTED
, sig000000d6, sig000000d5, sig000000d4, sig000000d3}),
.WEB({sig00000002, sig00000002, sig00000002, sig00000002}),
.DIA({\NLW_blk00000160_DIA<31>_UNCONNECTED , \NLW_blk00000160_DIA<30>_UNCONNECTED , \NLW_blk00000160_DIA<29>_UNCONNECTED ,
\NLW_blk00000160_DIA<28>_UNCONNECTED , \NLW_blk00000160_DIA<27>_UNCONNECTED , \NLW_blk00000160_DIA<26>_UNCONNECTED ,
\NLW_blk00000160_DIA<25>_UNCONNECTED , \NLW_blk00000160_DIA<24>_UNCONNECTED , \NLW_blk00000160_DIA<23>_UNCONNECTED ,
\NLW_blk00000160_DIA<22>_UNCONNECTED , \NLW_blk00000160_DIA<21>_UNCONNECTED , \NLW_blk00000160_DIA<20>_UNCONNECTED ,
\NLW_blk00000160_DIA<19>_UNCONNECTED , \NLW_blk00000160_DIA<18>_UNCONNECTED , \NLW_blk00000160_DIA<17>_UNCONNECTED ,
\NLW_blk00000160_DIA<16>_UNCONNECTED , \NLW_blk00000160_DIA<15>_UNCONNECTED , \NLW_blk00000160_DIA<14>_UNCONNECTED ,
\NLW_blk00000160_DIA<13>_UNCONNECTED , \NLW_blk00000160_DIA<12>_UNCONNECTED , \NLW_blk00000160_DIA<11>_UNCONNECTED ,
\NLW_blk00000160_DIA<10>_UNCONNECTED , \NLW_blk00000160_DIA<9>_UNCONNECTED , \NLW_blk00000160_DIA<8>_UNCONNECTED ,
\NLW_blk00000160_DIA<7>_UNCONNECTED , \NLW_blk00000160_DIA<6>_UNCONNECTED , \NLW_blk00000160_DIA<5>_UNCONNECTED , \NLW_blk00000160_DIA<4>_UNCONNECTED
, sig00000002, sig00000002, sig00000002, sig00000002})
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk00000161 (
.A0(sig00000001),
.A1(sig00000001),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig00000057),
.Q(sig00000139),
.Q15(NLW_blk00000161_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk00000162 (
.C(clk),
.CE(sig00000001),
.D(sig00000139),
.Q(\U0/i_synth/i_phase_out.del/opt_has_pipe.pipe_6 [13])
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk00000163 (
.A0(sig00000001),
.A1(sig00000001),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig00000059),
.Q(sig0000013a),
.Q15(NLW_blk00000163_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk00000164 (
.C(clk),
.CE(sig00000001),
.D(sig0000013a),
.Q(\U0/i_synth/i_phase_out.del/opt_has_pipe.pipe_6 [15])
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk00000165 (
.A0(sig00000001),
.A1(sig00000001),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig00000058),
.Q(sig0000013b),
.Q15(NLW_blk00000165_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk00000166 (
.C(clk),
.CE(sig00000001),
.D(sig0000013b),
.Q(\U0/i_synth/i_phase_out.del/opt_has_pipe.pipe_6 [14])
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk00000167 (
.A0(sig00000001),
.A1(sig00000001),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig00000054),
.Q(sig0000013c),
.Q15(NLW_blk00000167_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk00000168 (
.C(clk),
.CE(sig00000001),
.D(sig0000013c),
.Q(\U0/i_synth/i_phase_out.del/opt_has_pipe.pipe_6 [10])
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk00000169 (
.A0(sig00000001),
.A1(sig00000001),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig00000056),
.Q(sig0000013d),
.Q15(NLW_blk00000169_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk0000016a (
.C(clk),
.CE(sig00000001),
.D(sig0000013d),
.Q(\U0/i_synth/i_phase_out.del/opt_has_pipe.pipe_6 [12])
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk0000016b (
.A0(sig00000001),
.A1(sig00000001),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig00000055),
.Q(sig0000013e),
.Q15(NLW_blk0000016b_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk0000016c (
.C(clk),
.CE(sig00000001),
.D(sig0000013e),
.Q(\U0/i_synth/i_phase_out.del/opt_has_pipe.pipe_6 [11])
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk0000016d (
.A0(sig00000001),
.A1(sig00000001),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig00000051),
.Q(sig0000013f),
.Q15(NLW_blk0000016d_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk0000016e (
.C(clk),
.CE(sig00000001),
.D(sig0000013f),
.Q(\U0/i_synth/i_phase_out.del/opt_has_pipe.pipe_6 [7])
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk0000016f (
.A0(sig00000001),
.A1(sig00000001),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig00000053),
.Q(sig00000140),
.Q15(NLW_blk0000016f_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk00000170 (
.C(clk),
.CE(sig00000001),
.D(sig00000140),
.Q(\U0/i_synth/i_phase_out.del/opt_has_pipe.pipe_6 [9])
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk00000171 (
.A0(sig00000001),
.A1(sig00000001),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig00000052),
.Q(sig00000141),
.Q15(NLW_blk00000171_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk00000172 (
.C(clk),
.CE(sig00000001),
.D(sig00000141),
.Q(\U0/i_synth/i_phase_out.del/opt_has_pipe.pipe_6 [8])
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk00000173 (
.A0(sig00000001),
.A1(sig00000001),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig0000004e),
.Q(sig00000142),
.Q15(NLW_blk00000173_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk00000174 (
.C(clk),
.CE(sig00000001),
.D(sig00000142),
.Q(\U0/i_synth/i_phase_out.del/opt_has_pipe.pipe_6 [4])
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk00000175 (
.A0(sig00000001),
.A1(sig00000001),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig00000050),
.Q(sig00000143),
.Q15(NLW_blk00000175_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk00000176 (
.C(clk),
.CE(sig00000001),
.D(sig00000143),
.Q(\U0/i_synth/i_phase_out.del/opt_has_pipe.pipe_6 [6])
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk00000177 (
.A0(sig00000001),
.A1(sig00000001),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig0000004f),
.Q(sig00000144),
.Q15(NLW_blk00000177_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk00000178 (
.C(clk),
.CE(sig00000001),
.D(sig00000144),
.Q(\U0/i_synth/i_phase_out.del/opt_has_pipe.pipe_6 [5])
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk00000179 (
.A0(sig00000001),
.A1(sig00000001),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig0000004b),
.Q(sig00000145),
.Q15(NLW_blk00000179_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk0000017a (
.C(clk),
.CE(sig00000001),
.D(sig00000145),
.Q(\U0/i_synth/i_phase_out.del/opt_has_pipe.pipe_6 [1])
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk0000017b (
.A0(sig00000001),
.A1(sig00000001),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig0000004d),
.Q(sig00000146),
.Q15(NLW_blk0000017b_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk0000017c (
.C(clk),
.CE(sig00000001),
.D(sig00000146),
.Q(\U0/i_synth/i_phase_out.del/opt_has_pipe.pipe_6 [3])
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk0000017d (
.A0(sig00000001),
.A1(sig00000001),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig0000004c),
.Q(sig00000147),
.Q15(NLW_blk0000017d_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk0000017e (
.C(clk),
.CE(sig00000001),
.D(sig00000147),
.Q(\U0/i_synth/i_phase_out.del/opt_has_pipe.pipe_6 [2])
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk0000017f (
.A0(sig00000002),
.A1(sig00000002),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig00000136),
.Q(sig00000148),
.Q15(NLW_blk0000017f_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk00000180 (
.C(clk),
.CE(sig00000001),
.D(sig00000148),
.Q(sig00000134)
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk00000181 (
.A0(sig00000001),
.A1(sig00000001),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig0000004a),
.Q(sig00000149),
.Q15(NLW_blk00000181_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk00000182 (
.C(clk),
.CE(sig00000001),
.D(sig00000149),
.Q(\U0/i_synth/i_phase_out.del/opt_has_pipe.pipe_6 [0])
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk00000183 (
.A0(sig00000001),
.A1(sig00000002),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig00000135),
.Q(sig0000014a),
.Q15(NLW_blk00000183_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk00000184 (
.C(clk),
.CE(sig00000001),
.D(sig0000014a),
.Q(sig00000133)
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk00000185 (
.A0(sig00000002),
.A1(sig00000002),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig000000df),
.Q(sig0000014b),
.Q15(NLW_blk00000185_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk00000186 (
.C(clk),
.CE(sig00000001),
.D(sig0000014b),
.Q(sig00000121)
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk00000187 (
.A0(sig00000002),
.A1(sig00000002),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig000000e1),
.Q(sig0000014c),
.Q15(NLW_blk00000187_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk00000188 (
.C(clk),
.CE(sig00000001),
.D(sig0000014c),
.Q(sig00000123)
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk00000189 (
.A0(sig00000002),
.A1(sig00000002),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig000000e0),
.Q(sig0000014d),
.Q15(NLW_blk00000189_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk0000018a (
.C(clk),
.CE(sig00000001),
.D(sig0000014d),
.Q(sig00000122)
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk0000018b (
.A0(sig00000002),
.A1(sig00000002),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig000000dc),
.Q(sig0000014e),
.Q15(NLW_blk0000018b_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk0000018c (
.C(clk),
.CE(sig00000001),
.D(sig0000014e),
.Q(sig0000011e)
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk0000018d (
.A0(sig00000002),
.A1(sig00000002),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig000000de),
.Q(sig0000014f),
.Q15(NLW_blk0000018d_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk0000018e (
.C(clk),
.CE(sig00000001),
.D(sig0000014f),
.Q(sig00000120)
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk0000018f (
.A0(sig00000002),
.A1(sig00000002),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig000000dd),
.Q(sig00000150),
.Q15(NLW_blk0000018f_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk00000190 (
.C(clk),
.CE(sig00000001),
.D(sig00000150),
.Q(sig0000011f)
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk00000191 (
.A0(sig00000002),
.A1(sig00000002),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig000000d9),
.Q(sig00000151),
.Q15(NLW_blk00000191_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk00000192 (
.C(clk),
.CE(sig00000001),
.D(sig00000151),
.Q(sig0000011b)
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk00000193 (
.A0(sig00000002),
.A1(sig00000002),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig000000db),
.Q(sig00000152),
.Q15(NLW_blk00000193_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk00000194 (
.C(clk),
.CE(sig00000001),
.D(sig00000152),
.Q(sig0000011d)
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk00000195 (
.A0(sig00000002),
.A1(sig00000002),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig000000da),
.Q(sig00000153),
.Q15(NLW_blk00000195_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk00000196 (
.C(clk),
.CE(sig00000001),
.D(sig00000153),
.Q(sig0000011c)
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk00000197 (
.A0(sig00000002),
.A1(sig00000002),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig000000d6),
.Q(sig00000154),
.Q15(NLW_blk00000197_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk00000198 (
.C(clk),
.CE(sig00000001),
.D(sig00000154),
.Q(sig00000118)
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk00000199 (
.A0(sig00000002),
.A1(sig00000002),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig000000d8),
.Q(sig00000155),
.Q15(NLW_blk00000199_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk0000019a (
.C(clk),
.CE(sig00000001),
.D(sig00000155),
.Q(sig0000011a)
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk0000019b (
.A0(sig00000002),
.A1(sig00000002),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig000000d7),
.Q(sig00000156),
.Q15(NLW_blk0000019b_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk0000019c (
.C(clk),
.CE(sig00000001),
.D(sig00000156),
.Q(sig00000119)
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk0000019d (
.A0(sig00000002),
.A1(sig00000002),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig000000d3),
.Q(sig00000157),
.Q15(NLW_blk0000019d_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk0000019e (
.C(clk),
.CE(sig00000001),
.D(sig00000157),
.Q(sig00000115)
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk0000019f (
.A0(sig00000002),
.A1(sig00000002),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig000000d5),
.Q(sig00000158),
.Q15(NLW_blk0000019f_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk000001a0 (
.C(clk),
.CE(sig00000001),
.D(sig00000158),
.Q(sig00000117)
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk000001a1 (
.A0(sig00000002),
.A1(sig00000002),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig000000d4),
.Q(sig00000159),
.Q15(NLW_blk000001a1_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk000001a2 (
.C(clk),
.CE(sig00000001),
.D(sig00000159),
.Q(sig00000116)
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk000001a3 (
.A0(sig00000002),
.A1(sig00000002),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig000000ee),
.Q(sig0000015a),
.Q15(NLW_blk000001a3_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk000001a4 (
.C(clk),
.CE(sig00000001),
.D(sig0000015a),
.Q(sig00000130)
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk000001a5 (
.A0(sig00000002),
.A1(sig00000002),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig000000f0),
.Q(sig0000015b),
.Q15(NLW_blk000001a5_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk000001a6 (
.C(clk),
.CE(sig00000001),
.D(sig0000015b),
.Q(sig00000132)
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk000001a7 (
.A0(sig00000002),
.A1(sig00000002),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig000000ef),
.Q(sig0000015c),
.Q15(NLW_blk000001a7_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk000001a8 (
.C(clk),
.CE(sig00000001),
.D(sig0000015c),
.Q(sig00000131)
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk000001a9 (
.A0(sig00000002),
.A1(sig00000002),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig000000eb),
.Q(sig0000015d),
.Q15(NLW_blk000001a9_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk000001aa (
.C(clk),
.CE(sig00000001),
.D(sig0000015d),
.Q(sig0000012d)
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk000001ab (
.A0(sig00000002),
.A1(sig00000002),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig000000ed),
.Q(sig0000015e),
.Q15(NLW_blk000001ab_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk000001ac (
.C(clk),
.CE(sig00000001),
.D(sig0000015e),
.Q(sig0000012f)
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk000001ad (
.A0(sig00000002),
.A1(sig00000002),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig000000ec),
.Q(sig0000015f),
.Q15(NLW_blk000001ad_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk000001ae (
.C(clk),
.CE(sig00000001),
.D(sig0000015f),
.Q(sig0000012e)
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk000001af (
.A0(sig00000002),
.A1(sig00000002),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig000000e8),
.Q(sig00000160),
.Q15(NLW_blk000001af_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk000001b0 (
.C(clk),
.CE(sig00000001),
.D(sig00000160),
.Q(sig0000012a)
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk000001b1 (
.A0(sig00000002),
.A1(sig00000002),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig000000ea),
.Q(sig00000161),
.Q15(NLW_blk000001b1_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk000001b2 (
.C(clk),
.CE(sig00000001),
.D(sig00000161),
.Q(sig0000012c)
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk000001b3 (
.A0(sig00000002),
.A1(sig00000002),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig000000e9),
.Q(sig00000162),
.Q15(NLW_blk000001b3_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk000001b4 (
.C(clk),
.CE(sig00000001),
.D(sig00000162),
.Q(sig0000012b)
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk000001b5 (
.A0(sig00000002),
.A1(sig00000002),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig000000e5),
.Q(sig00000163),
.Q15(NLW_blk000001b5_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk000001b6 (
.C(clk),
.CE(sig00000001),
.D(sig00000163),
.Q(sig00000127)
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk000001b7 (
.A0(sig00000002),
.A1(sig00000002),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig000000e7),
.Q(sig00000164),
.Q15(NLW_blk000001b7_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk000001b8 (
.C(clk),
.CE(sig00000001),
.D(sig00000164),
.Q(sig00000129)
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk000001b9 (
.A0(sig00000002),
.A1(sig00000002),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig000000e6),
.Q(sig00000165),
.Q15(NLW_blk000001b9_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk000001ba (
.C(clk),
.CE(sig00000001),
.D(sig00000165),
.Q(sig00000128)
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk000001bb (
.A0(sig00000002),
.A1(sig00000002),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig000000e2),
.Q(sig00000166),
.Q15(NLW_blk000001bb_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk000001bc (
.C(clk),
.CE(sig00000001),
.D(sig00000166),
.Q(sig00000124)
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk000001bd (
.A0(sig00000002),
.A1(sig00000002),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig000000e4),
.Q(sig00000167),
.Q15(NLW_blk000001bd_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk000001be (
.C(clk),
.CE(sig00000001),
.D(sig00000167),
.Q(sig00000126)
);
SRLC16E #(
.INIT ( 16'h0000 ))
blk000001bf (
.A0(sig00000002),
.A1(sig00000002),
.A2(sig00000002),
.A3(sig00000002),
.CE(sig00000001),
.CLK(clk),
.D(sig000000e3),
.Q(sig00000168),
.Q15(NLW_blk000001bf_Q15_UNCONNECTED)
);
FDE #(
.INIT ( 1'b0 ))
blk000001c0 (
.C(clk),
.CE(sig00000001),
.D(sig00000168),
.Q(sig00000125)
);
XORCY \blk00000025/blk00000055 (
.CI(\blk00000025/sig000001b7 ),
.LI(\blk00000025/sig000001b8 ),
.O(sig00000004)
);
MUXCY \blk00000025/blk00000054 (
.CI(\blk00000025/sig000001b7 ),
.DI(sig00000047),
.S(\blk00000025/sig000001b8 ),
.O(sig00000003)
);
LUT2 #(
.INIT ( 4'h6 ))
\blk00000025/blk00000053 (
.I0(sig00000047),
.I1(sig00000002),
.O(\blk00000025/sig000001b8 )
);
XORCY \blk00000025/blk00000052 (
.CI(\blk00000025/sig000001b5 ),
.LI(\blk00000025/sig000001b6 ),
.O(sig00000005)
);
MUXCY \blk00000025/blk00000051 (
.CI(\blk00000025/sig000001b5 ),
.DI(sig00000046),
.S(\blk00000025/sig000001b6 ),
.O(\blk00000025/sig000001b7 )
);
LUT2 #(
.INIT ( 4'h6 ))
\blk00000025/blk00000050 (
.I0(sig00000046),
.I1(sig00000002),
.O(\blk00000025/sig000001b6 )
);
XORCY \blk00000025/blk0000004f (
.CI(\blk00000025/sig000001b3 ),
.LI(\blk00000025/sig000001b4 ),
.O(sig00000006)
);
MUXCY \blk00000025/blk0000004e (
.CI(\blk00000025/sig000001b3 ),
.DI(sig00000045),
.S(\blk00000025/sig000001b4 ),
.O(\blk00000025/sig000001b5 )
);
LUT2 #(
.INIT ( 4'h6 ))
\blk00000025/blk0000004d (
.I0(sig00000045),
.I1(sig00000002),
.O(\blk00000025/sig000001b4 )
);
XORCY \blk00000025/blk0000004c (
.CI(\blk00000025/sig000001b1 ),
.LI(\blk00000025/sig000001b2 ),
.O(sig00000007)
);
MUXCY \blk00000025/blk0000004b (
.CI(\blk00000025/sig000001b1 ),
.DI(sig00000044),
.S(\blk00000025/sig000001b2 ),
.O(\blk00000025/sig000001b3 )
);
LUT2 #(
.INIT ( 4'h6 ))
\blk00000025/blk0000004a (
.I0(sig00000044),
.I1(sig00000002),
.O(\blk00000025/sig000001b2 )
);
XORCY \blk00000025/blk00000049 (
.CI(\blk00000025/sig000001af ),
.LI(\blk00000025/sig000001b0 ),
.O(sig00000008)
);
MUXCY \blk00000025/blk00000048 (
.CI(\blk00000025/sig000001af ),
.DI(sig00000043),
.S(\blk00000025/sig000001b0 ),
.O(\blk00000025/sig000001b1 )
);
LUT2 #(
.INIT ( 4'h6 ))
\blk00000025/blk00000047 (
.I0(sig00000043),
.I1(sig00000002),
.O(\blk00000025/sig000001b0 )
);
XORCY \blk00000025/blk00000046 (
.CI(\blk00000025/sig000001ad ),
.LI(\blk00000025/sig000001ae ),
.O(sig00000009)
);
MUXCY \blk00000025/blk00000045 (
.CI(\blk00000025/sig000001ad ),
.DI(sig00000042),
.S(\blk00000025/sig000001ae ),
.O(\blk00000025/sig000001af )
);
LUT2 #(
.INIT ( 4'h6 ))
\blk00000025/blk00000044 (
.I0(sig00000042),
.I1(sig00000002),
.O(\blk00000025/sig000001ae )
);
XORCY \blk00000025/blk00000043 (
.CI(\blk00000025/sig000001ab ),
.LI(\blk00000025/sig000001ac ),
.O(sig0000000a)
);
MUXCY \blk00000025/blk00000042 (
.CI(\blk00000025/sig000001ab ),
.DI(sig00000041),
.S(\blk00000025/sig000001ac ),
.O(\blk00000025/sig000001ad )
);
LUT2 #(
.INIT ( 4'h6 ))
\blk00000025/blk00000041 (
.I0(sig00000041),
.I1(sig00000001),
.O(\blk00000025/sig000001ac )
);
XORCY \blk00000025/blk00000040 (
.CI(\blk00000025/sig000001a9 ),
.LI(\blk00000025/sig000001aa ),
.O(sig0000000b)
);
MUXCY \blk00000025/blk0000003f (
.CI(\blk00000025/sig000001a9 ),
.DI(sig00000040),
.S(\blk00000025/sig000001aa ),
.O(\blk00000025/sig000001ab )
);
LUT2 #(
.INIT ( 4'h6 ))
\blk00000025/blk0000003e (
.I0(sig00000040),
.I1(sig00000002),
.O(\blk00000025/sig000001aa )
);
XORCY \blk00000025/blk0000003d (
.CI(\blk00000025/sig000001a7 ),
.LI(\blk00000025/sig000001a8 ),
.O(sig0000000c)
);
MUXCY \blk00000025/blk0000003c (
.CI(\blk00000025/sig000001a7 ),
.DI(sig0000003f),
.S(\blk00000025/sig000001a8 ),
.O(\blk00000025/sig000001a9 )
);
LUT2 #(
.INIT ( 4'h6 ))
\blk00000025/blk0000003b (
.I0(sig0000003f),
.I1(sig00000002),
.O(\blk00000025/sig000001a8 )
);
XORCY \blk00000025/blk0000003a (
.CI(\blk00000025/sig000001a5 ),
.LI(\blk00000025/sig000001a6 ),
.O(sig0000000d)
);
MUXCY \blk00000025/blk00000039 (
.CI(\blk00000025/sig000001a5 ),
.DI(sig0000003e),
.S(\blk00000025/sig000001a6 ),
.O(\blk00000025/sig000001a7 )
);
LUT2 #(
.INIT ( 4'h6 ))
\blk00000025/blk00000038 (
.I0(sig0000003e),
.I1(sig00000002),
.O(\blk00000025/sig000001a6 )
);
XORCY \blk00000025/blk00000037 (
.CI(\blk00000025/sig000001a3 ),
.LI(\blk00000025/sig000001a4 ),
.O(sig0000000e)
);
MUXCY \blk00000025/blk00000036 (
.CI(\blk00000025/sig000001a3 ),
.DI(sig0000003d),
.S(\blk00000025/sig000001a4 ),
.O(\blk00000025/sig000001a5 )
);
LUT2 #(
.INIT ( 4'h6 ))
\blk00000025/blk00000035 (
.I0(sig0000003d),
.I1(sig00000002),
.O(\blk00000025/sig000001a4 )
);
XORCY \blk00000025/blk00000034 (
.CI(\blk00000025/sig000001a1 ),
.LI(\blk00000025/sig000001a2 ),
.O(sig0000000f)
);
MUXCY \blk00000025/blk00000033 (
.CI(\blk00000025/sig000001a1 ),
.DI(sig0000003c),
.S(\blk00000025/sig000001a2 ),
.O(\blk00000025/sig000001a3 )
);
LUT2 #(
.INIT ( 4'h6 ))
\blk00000025/blk00000032 (
.I0(sig00000002),
.I1(sig0000003c),
.O(\blk00000025/sig000001a2 )
);
XORCY \blk00000025/blk00000031 (
.CI(\blk00000025/sig0000019f ),
.LI(\blk00000025/sig000001a0 ),
.O(sig00000010)
);
MUXCY \blk00000025/blk00000030 (
.CI(\blk00000025/sig0000019f ),
.DI(sig0000003b),
.S(\blk00000025/sig000001a0 ),
.O(\blk00000025/sig000001a1 )
);
LUT2 #(
.INIT ( 4'h6 ))
\blk00000025/blk0000002f (
.I0(sig00000001),
.I1(sig0000003b),
.O(\blk00000025/sig000001a0 )
);
XORCY \blk00000025/blk0000002e (
.CI(\blk00000025/sig0000019d ),
.LI(\blk00000025/sig0000019e ),
.O(sig00000011)
);
MUXCY \blk00000025/blk0000002d (
.CI(\blk00000025/sig0000019d ),
.DI(sig0000003a),
.S(\blk00000025/sig0000019e ),
.O(\blk00000025/sig0000019f )
);
LUT2 #(
.INIT ( 4'h6 ))
\blk00000025/blk0000002c (
.I0(sig00000001),
.I1(sig0000003a),
.O(\blk00000025/sig0000019e )
);
XORCY \blk00000025/blk0000002b (
.CI(\blk00000025/sig0000019b ),
.LI(\blk00000025/sig0000019c ),
.O(sig00000012)
);
MUXCY \blk00000025/blk0000002a (
.CI(\blk00000025/sig0000019b ),
.DI(sig00000039),
.S(\blk00000025/sig0000019c ),
.O(\blk00000025/sig0000019d )
);
LUT2 #(
.INIT ( 4'h6 ))
\blk00000025/blk00000029 (
.I0(sig00000001),
.I1(sig00000039),
.O(\blk00000025/sig0000019c )
);
XORCY \blk00000025/blk00000028 (
.CI(sig00000002),
.LI(\blk00000025/sig0000019a ),
.O(sig00000013)
);
MUXCY \blk00000025/blk00000027 (
.CI(sig00000002),
.DI(sig00000038),
.S(\blk00000025/sig0000019a ),
.O(\blk00000025/sig0000019b )
);
LUT2 #(
.INIT ( 4'h6 ))
\blk00000025/blk00000026 (
.I0(sig00000002),
.I1(sig00000038),
.O(\blk00000025/sig0000019a )
);
XORCY \blk00000056/blk00000086 (
.CI(\blk00000056/sig00000208 ),
.LI(\blk00000056/sig00000209 ),
.O(sig00000023)
);
MUXCY \blk00000056/blk00000085 (
.CI(\blk00000056/sig00000208 ),
.DI(sig00000047),
.S(\blk00000056/sig00000209 ),
.O(sig00000024)
);
LUT2 #(
.INIT ( 4'h6 ))
\blk00000056/blk00000084 (
.I0(sig00000047),
.I1(sig00000037),
.O(\blk00000056/sig00000209 )
);
XORCY \blk00000056/blk00000083 (
.CI(\blk00000056/sig00000206 ),
.LI(\blk00000056/sig00000207 ),
.O(sig00000022)
);
MUXCY \blk00000056/blk00000082 (
.CI(\blk00000056/sig00000206 ),
.DI(sig00000046),
.S(\blk00000056/sig00000207 ),
.O(\blk00000056/sig00000208 )
);
LUT2 #(
.INIT ( 4'h6 ))
\blk00000056/blk00000081 (
.I0(sig00000046),
.I1(sig00000037),
.O(\blk00000056/sig00000207 )
);
XORCY \blk00000056/blk00000080 (
.CI(\blk00000056/sig00000204 ),
.LI(\blk00000056/sig00000205 ),
.O(sig00000021)
);
MUXCY \blk00000056/blk0000007f (
.CI(\blk00000056/sig00000204 ),
.DI(sig00000045),
.S(\blk00000056/sig00000205 ),
.O(\blk00000056/sig00000206 )
);
LUT2 #(
.INIT ( 4'h6 ))
\blk00000056/blk0000007e (
.I0(sig00000045),
.I1(sig00000037),
.O(\blk00000056/sig00000205 )
);
XORCY \blk00000056/blk0000007d (
.CI(\blk00000056/sig00000202 ),
.LI(\blk00000056/sig00000203 ),
.O(sig00000020)
);
MUXCY \blk00000056/blk0000007c (
.CI(\blk00000056/sig00000202 ),
.DI(sig00000044),
.S(\blk00000056/sig00000203 ),
.O(\blk00000056/sig00000204 )
);
LUT2 #(
.INIT ( 4'h6 ))
\blk00000056/blk0000007b (
.I0(sig00000044),
.I1(sig00000037),
.O(\blk00000056/sig00000203 )
);
XORCY \blk00000056/blk0000007a (
.CI(\blk00000056/sig00000200 ),
.LI(\blk00000056/sig00000201 ),
.O(sig0000001f)
);
MUXCY \blk00000056/blk00000079 (
.CI(\blk00000056/sig00000200 ),
.DI(sig00000043),
.S(\blk00000056/sig00000201 ),
.O(\blk00000056/sig00000202 )
);
LUT2 #(
.INIT ( 4'h6 ))
\blk00000056/blk00000078 (
.I0(sig00000043),
.I1(sig00000037),
.O(\blk00000056/sig00000201 )
);
XORCY \blk00000056/blk00000077 (
.CI(\blk00000056/sig000001fe ),
.LI(\blk00000056/sig000001ff ),
.O(sig0000001e)
);
MUXCY \blk00000056/blk00000076 (
.CI(\blk00000056/sig000001fe ),
.DI(sig00000042),
.S(\blk00000056/sig000001ff ),
.O(\blk00000056/sig00000200 )
);
LUT2 #(
.INIT ( 4'h6 ))
\blk00000056/blk00000075 (
.I0(sig00000042),
.I1(sig00000037),
.O(\blk00000056/sig000001ff )
);
XORCY \blk00000056/blk00000074 (
.CI(\blk00000056/sig000001fc ),
.LI(\blk00000056/sig000001fd ),
.O(sig0000001d)
);
MUXCY \blk00000056/blk00000073 (
.CI(\blk00000056/sig000001fc ),
.DI(sig00000041),
.S(\blk00000056/sig000001fd ),
.O(\blk00000056/sig000001fe )
);
LUT2 #(
.INIT ( 4'h6 ))
\blk00000056/blk00000072 (
.I0(sig00000041),
.I1(sig00000037),
.O(\blk00000056/sig000001fd )
);
XORCY \blk00000056/blk00000071 (
.CI(\blk00000056/sig000001fa ),
.LI(\blk00000056/sig000001fb ),
.O(sig0000001c)
);
MUXCY \blk00000056/blk00000070 (
.CI(\blk00000056/sig000001fa ),
.DI(sig00000040),
.S(\blk00000056/sig000001fb ),
.O(\blk00000056/sig000001fc )
);
LUT2 #(
.INIT ( 4'h6 ))
\blk00000056/blk0000006f (
.I0(sig00000040),
.I1(sig00000037),
.O(\blk00000056/sig000001fb )
);
XORCY \blk00000056/blk0000006e (
.CI(\blk00000056/sig000001f8 ),
.LI(\blk00000056/sig000001f9 ),
.O(sig0000001b)
);
MUXCY \blk00000056/blk0000006d (
.CI(\blk00000056/sig000001f8 ),
.DI(sig0000003f),
.S(\blk00000056/sig000001f9 ),
.O(\blk00000056/sig000001fa )
);
LUT2 #(
.INIT ( 4'h6 ))
\blk00000056/blk0000006c (
.I0(sig0000003f),
.I1(sig00000037),
.O(\blk00000056/sig000001f9 )
);
XORCY \blk00000056/blk0000006b (
.CI(\blk00000056/sig000001f6 ),
.LI(\blk00000056/sig000001f7 ),
.O(sig0000001a)
);
MUXCY \blk00000056/blk0000006a (
.CI(\blk00000056/sig000001f6 ),
.DI(sig0000003e),
.S(\blk00000056/sig000001f7 ),
.O(\blk00000056/sig000001f8 )
);
LUT2 #(
.INIT ( 4'h6 ))
\blk00000056/blk00000069 (
.I0(sig0000003e),
.I1(sig00000037),
.O(\blk00000056/sig000001f7 )
);
XORCY \blk00000056/blk00000068 (
.CI(\blk00000056/sig000001f4 ),
.LI(\blk00000056/sig000001f5 ),
.O(sig00000019)
);
MUXCY \blk00000056/blk00000067 (
.CI(\blk00000056/sig000001f4 ),
.DI(sig0000003d),
.S(\blk00000056/sig000001f5 ),
.O(\blk00000056/sig000001f6 )
);
LUT2 #(
.INIT ( 4'h6 ))
\blk00000056/blk00000066 (
.I0(sig0000003d),
.I1(sig00000037),
.O(\blk00000056/sig000001f5 )
);
XORCY \blk00000056/blk00000065 (
.CI(\blk00000056/sig000001f2 ),
.LI(\blk00000056/sig000001f3 ),
.O(sig00000018)
);
MUXCY \blk00000056/blk00000064 (
.CI(\blk00000056/sig000001f2 ),
.DI(sig0000003c),
.S(\blk00000056/sig000001f3 ),
.O(\blk00000056/sig000001f4 )
);
LUT2 #(
.INIT ( 4'h6 ))
\blk00000056/blk00000063 (
.I0(sig0000003c),
.I1(sig00000037),
.O(\blk00000056/sig000001f3 )
);
XORCY \blk00000056/blk00000062 (
.CI(\blk00000056/sig000001f0 ),
.LI(\blk00000056/sig000001f1 ),
.O(sig00000017)
);
MUXCY \blk00000056/blk00000061 (
.CI(\blk00000056/sig000001f0 ),
.DI(sig0000003b),
.S(\blk00000056/sig000001f1 ),
.O(\blk00000056/sig000001f2 )
);
LUT2 #(
.INIT ( 4'h6 ))
\blk00000056/blk00000060 (
.I0(sig0000003b),
.I1(sig00000037),
.O(\blk00000056/sig000001f1 )
);
XORCY \blk00000056/blk0000005f (
.CI(\blk00000056/sig000001ee ),
.LI(\blk00000056/sig000001ef ),
.O(sig00000016)
);
MUXCY \blk00000056/blk0000005e (
.CI(\blk00000056/sig000001ee ),
.DI(sig0000003a),
.S(\blk00000056/sig000001ef ),
.O(\blk00000056/sig000001f0 )
);
LUT2 #(
.INIT ( 4'h6 ))
\blk00000056/blk0000005d (
.I0(sig0000003a),
.I1(sig00000037),
.O(\blk00000056/sig000001ef )
);
XORCY \blk00000056/blk0000005c (
.CI(\blk00000056/sig000001ec ),
.LI(\blk00000056/sig000001ed ),
.O(sig00000015)
);
MUXCY \blk00000056/blk0000005b (
.CI(\blk00000056/sig000001ec ),
.DI(sig00000039),
.S(\blk00000056/sig000001ed ),
.O(\blk00000056/sig000001ee )
);
LUT2 #(
.INIT ( 4'h6 ))
\blk00000056/blk0000005a (
.I0(sig00000039),
.I1(sig00000036),
.O(\blk00000056/sig000001ed )
);
XORCY \blk00000056/blk00000059 (
.CI(sig00000002),
.LI(\blk00000056/sig000001eb ),
.O(sig00000014)
);
MUXCY \blk00000056/blk00000058 (
.CI(sig00000002),
.DI(sig00000038),
.S(\blk00000056/sig000001eb ),
.O(\blk00000056/sig000001ec )
);
LUT2 #(
.INIT ( 4'h6 ))
\blk00000056/blk00000057 (
.I0(sig00000038),
.I1(sig00000035),
.O(\blk00000056/sig000001eb )
);
LUT2 #(
.INIT ( 4'h9 ))
\blk00000087/blk0000009b (
.I0(\blk00000087/sig00000211 ),
.I1(\blk00000087/sig00000210 ),
.O(\blk00000087/sig0000021f )
);
LUT3 #(
.INIT ( 8'h96 ))
\blk00000087/blk0000009a (
.I0(sig00000035),
.I1(\blk00000087/sig00000211 ),
.I2(\blk00000087/sig00000210 ),
.O(\blk00000087/sig00000218 )
);
LUT2 #(
.INIT ( 4'h9 ))
\blk00000087/blk00000099 (
.I0(\blk00000087/sig0000020f ),
.I1(\blk00000087/sig0000020e ),
.O(\blk00000087/sig0000021e )
);
LUT3 #(
.INIT ( 8'h96 ))
\blk00000087/blk00000098 (
.I0(sig00000036),
.I1(\blk00000087/sig0000020f ),
.I2(\blk00000087/sig0000020e ),
.O(\blk00000087/sig00000217 )
);
LUT2 #(
.INIT ( 4'h9 ))
\blk00000087/blk00000097 (
.I0(\blk00000087/sig0000020c ),
.I1(\blk00000087/sig0000020d ),
.O(\blk00000087/sig0000021d )
);
LUT3 #(
.INIT ( 8'h96 ))
\blk00000087/blk00000096 (
.I0(sig00000037),
.I1(\blk00000087/sig0000020c ),
.I2(\blk00000087/sig0000020d ),
.O(\blk00000087/sig00000216 )
);
LUT2 #(
.INIT ( 4'h9 ))
\blk00000087/blk00000095 (
.I0(sig00000035),
.I1(\blk00000087/sig00000212 ),
.O(\blk00000087/sig0000021c )
);
LUT2 #(
.INIT ( 4'h9 ))
\blk00000087/blk00000094 (
.I0(sig00000037),
.I1(\blk00000087/sig0000020f ),
.O(\blk00000087/sig0000021a )
);
LUT2 #(
.INIT ( 4'h9 ))
\blk00000087/blk00000093 (
.I0(\blk00000087/sig00000212 ),
.I1(\blk00000087/sig0000020d ),
.O(\blk00000087/sig00000219 )
);
LUT2 #(
.INIT ( 4'h9 ))
\blk00000087/blk00000092 (
.I0(sig00000036),
.I1(\blk00000087/sig00000211 ),
.O(\blk00000087/sig0000021b )
);
FD #(
.INIT ( 1'b0 ))
\blk00000087/blk00000091 (
.C(clk),
.D(\blk00000087/sig0000021d ),
.Q(\blk00000087/sig0000020c )
);
FD #(
.INIT ( 1'b0 ))
\blk00000087/blk00000090 (
.C(clk),
.D(\blk00000087/sig0000021e ),
.Q(\blk00000087/sig0000020e )
);
FD #(
.INIT ( 1'b0 ))
\blk00000087/blk0000008f (
.C(clk),
.D(\blk00000087/sig0000021f ),
.Q(\blk00000087/sig00000210 )
);
FD #(
.INIT ( 1'b0 ))
\blk00000087/blk0000008e (
.C(clk),
.D(\blk00000087/sig00000219 ),
.Q(\blk00000087/sig0000020d )
);
FD #(
.INIT ( 1'b0 ))
\blk00000087/blk0000008d (
.C(clk),
.D(\blk00000087/sig0000021a ),
.Q(\blk00000087/sig0000020f )
);
FD #(
.INIT ( 1'b0 ))
\blk00000087/blk0000008c (
.C(clk),
.D(\blk00000087/sig0000021b ),
.Q(\blk00000087/sig00000211 )
);
FD #(
.INIT ( 1'b0 ))
\blk00000087/blk0000008b (
.C(clk),
.D(\blk00000087/sig0000021c ),
.Q(\blk00000087/sig00000212 )
);
FD #(
.INIT ( 1'b0 ))
\blk00000087/blk0000008a (
.C(clk),
.D(\blk00000087/sig00000216 ),
.Q(sig00000037)
);
FD #(
.INIT ( 1'b0 ))
\blk00000087/blk00000089 (
.C(clk),
.D(\blk00000087/sig00000217 ),
.Q(sig00000036)
);
FD #(
.INIT ( 1'b0 ))
\blk00000087/blk00000088 (
.C(clk),
.D(\blk00000087/sig00000218 ),
.Q(sig00000035)
);
// synthesis translate_on
endmodule
// synthesis translate_off
`ifndef GLBL
`define GLBL
`timescale 1 ps / 1 ps
module glbl ();
parameter ROC_WIDTH = 100000;
parameter TOC_WIDTH = 0;
//-------- STARTUP Globals --------------
wire GSR;
wire GTS;
wire GWE;
wire PRLD;
tri1 p_up_tmp;
tri (weak1, strong0) PLL_LOCKG = p_up_tmp;
wire PROGB_GLBL;
wire CCLKO_GLBL;
reg GSR_int;
reg GTS_int;
reg PRLD_int;
//-------- JTAG Globals --------------
wire JTAG_TDO_GLBL;
wire JTAG_TCK_GLBL;
wire JTAG_TDI_GLBL;
wire JTAG_TMS_GLBL;
wire JTAG_TRST_GLBL;
reg JTAG_CAPTURE_GLBL;
reg JTAG_RESET_GLBL;
reg JTAG_SHIFT_GLBL;
reg JTAG_UPDATE_GLBL;
reg JTAG_RUNTEST_GLBL;
reg JTAG_SEL1_GLBL = 0;
reg JTAG_SEL2_GLBL = 0 ;
reg JTAG_SEL3_GLBL = 0;
reg JTAG_SEL4_GLBL = 0;
reg JTAG_USER_TDO1_GLBL = 1'bz;
reg JTAG_USER_TDO2_GLBL = 1'bz;
reg JTAG_USER_TDO3_GLBL = 1'bz;
reg JTAG_USER_TDO4_GLBL = 1'bz;
assign (weak1, weak0) GSR = GSR_int;
assign (weak1, weak0) GTS = GTS_int;
assign (weak1, weak0) PRLD = PRLD_int;
initial begin
GSR_int = 1'b1;
PRLD_int = 1'b1;
#(ROC_WIDTH)
GSR_int = 1'b0;
PRLD_int = 1'b0;
end
initial begin
GTS_int = 1'b1;
#(TOC_WIDTH)
GTS_int = 1'b0;
end
endmodule
`endif
// synthesis translate_on
|
/**
* Copyright 2020 The SkyWater PDK Authors
*
* Licensed under the Apache License, Version 2.0 (the "License");
* you may not use this file except in compliance with the License.
* You may obtain a copy of the License at
*
* https://www.apache.org/licenses/LICENSE-2.0
*
* Unless required by applicable law or agreed to in writing, software
* distributed under the License is distributed on an "AS IS" BASIS,
* WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
* See the License for the specific language governing permissions and
* limitations under the License.
*
* SPDX-License-Identifier: Apache-2.0
*/
`ifndef SKY130_FD_SC_LS__O211AI_4_V
`define SKY130_FD_SC_LS__O211AI_4_V
/**
* o211ai: 2-input OR into first input of 3-input NAND.
*
* Y = !((A1 | A2) & B1 & C1)
*
* Verilog wrapper for o211ai with size of 4 units.
*
* WARNING: This file is autogenerated, do not modify directly!
*/
`timescale 1ns / 1ps
`default_nettype none
`include "sky130_fd_sc_ls__o211ai.v"
`ifdef USE_POWER_PINS
/*********************************************************/
`celldefine
module sky130_fd_sc_ls__o211ai_4 (
Y ,
A1 ,
A2 ,
B1 ,
C1 ,
VPWR,
VGND,
VPB ,
VNB
);
output Y ;
input A1 ;
input A2 ;
input B1 ;
input C1 ;
input VPWR;
input VGND;
input VPB ;
input VNB ;
sky130_fd_sc_ls__o211ai base (
.Y(Y),
.A1(A1),
.A2(A2),
.B1(B1),
.C1(C1),
.VPWR(VPWR),
.VGND(VGND),
.VPB(VPB),
.VNB(VNB)
);
endmodule
`endcelldefine
/*********************************************************/
`else // If not USE_POWER_PINS
/*********************************************************/
`celldefine
module sky130_fd_sc_ls__o211ai_4 (
Y ,
A1,
A2,
B1,
C1
);
output Y ;
input A1;
input A2;
input B1;
input C1;
// Voltage supply signals
supply1 VPWR;
supply0 VGND;
supply1 VPB ;
supply0 VNB ;
sky130_fd_sc_ls__o211ai base (
.Y(Y),
.A1(A1),
.A2(A2),
.B1(B1),
.C1(C1)
);
endmodule
`endcelldefine
/*********************************************************/
`endif // USE_POWER_PINS
`default_nettype wire
`endif // SKY130_FD_SC_LS__O211AI_4_V
|
// File: m_musicbox.v
// Generated by MyHDL 0.9dev
// Date: Tue Dec 30 11:42:04 2014
`timescale 1ns/10ps
module m_musicbox (
clock,
reset,
note,
nv
);
// module to generate a "tone".
//
// Port Map
// --------
// clock : circuit synchronous clock
// reset : circult reset
// note : digital signal for the note
// nv : note valid strobe
input clock;
input reset;
output signed [14:0] note;
reg signed [14:0] note;
output nv;
reg nv;
reg [13:0] noteidx = 0;
reg [10:0] sample_rate_cnt = 1;
always @(posedge clock, negedge reset) begin: M_MUSICBOX_RTL
if (reset == 0) begin
sample_rate_cnt <= 1;
note <= 0;
noteidx <= 0;
nv <= 0;
end
else begin
if ((sample_rate_cnt == 1042)) begin
sample_rate_cnt <= 1;
case (noteidx)
0: note <= 0;
1: note <= 5378;
2: note <= 9626;
3: note <= 11911;
4: note <= 11910;
5: note <= 9889;
6: note <= 6627;
7: note <= 3203;
8: note <= 697;
9: note <= (-101);
10: note <= 1098;
11: note <= 3995;
12: note <= 7791;
13: note <= 11395;
14: note <= 13722;
15: note <= 13985;
16: note <= 11910;
17: note <= 7815;
18: note <= 2531;
19: note <= (-2814);
20: note <= (-7094);
21: note <= (-9474);
22: note <= (-9626);
23: note <= (-7815);
24: note <= (-4815);
25: note <= (-1697);
26: note <= 467;
27: note <= 893;
28: note <= (-697);
29: note <= (-3995);
30: note <= (-8192);
31: note <= (-12187);
32: note <= (-14886);
33: note <= (-15491);
34: note <= (-13722);
35: note <= (-9889);
36: note <= (-4815);
37: note <= 377;
38: note <= 4563;
39: note <= 6910;
40: note <= 7094;
41: note <= 5378;
42: note <= 2531;
43: note <= (-377);
44: note <= (-2279);
45: note <= (-2399);
46: note <= (-467);
47: note <= 3203;
48: note <= 7791;
49: note <= 12187;
50: note <= 15286;
51: note <= 16283;
52: note <= 14886;
53: note <= 11395;
54: note <= 6627;
55: note <= 1697;
56: note <= (-2279);
57: note <= (-4473);
58: note <= (-4563);
59: note <= (-2814);
60: note <= 0;
61: note <= 2814;
62: note <= 4563;
63: note <= 4473;
64: note <= 2279;
65: note <= (-1697);
66: note <= (-6627);
67: note <= (-11395);
68: note <= (-14886);
69: note <= (-16283);
70: note <= (-15286);
71: note <= (-12187);
72: note <= (-7791);
73: note <= (-3203);
74: note <= 467;
75: note <= 2399;
76: note <= 2279;
77: note <= 377;
78: note <= (-2531);
79: note <= (-5378);
80: note <= (-7094);
81: note <= (-6910);
82: note <= (-4563);
83: note <= (-377);
84: note <= 4815;
85: note <= 9889;
86: note <= 13722;
87: note <= 15491;
88: note <= 14886;
89: note <= 12187;
90: note <= 8192;
91: note <= 3995;
92: note <= 697;
93: note <= (-893);
94: note <= (-467);
95: note <= 1697;
96: note <= 4815;
97: note <= 7815;
98: note <= 9626;
99: note <= 9474;
100: note <= 7094;
101: note <= 2814;
102: note <= (-2531);
103: note <= (-7815);
104: note <= (-11910);
105: note <= (-13985);
106: note <= (-13722);
107: note <= (-11395);
108: note <= (-7791);
109: note <= (-3995);
110: note <= (-1098);
111: note <= 101;
112: note <= (-697);
113: note <= (-3203);
114: note <= (-6627);
115: note <= (-9889);
116: note <= (-11910);
117: note <= (-11911);
118: note <= (-9626);
119: note <= (-5378);
120: note <= 0;
121: note <= 5378;
122: note <= 9626;
123: note <= 11911;
124: note <= 11910;
125: note <= 9889;
126: note <= 6627;
127: note <= 3203;
128: note <= 697;
129: note <= (-101);
130: note <= 1098;
131: note <= 3995;
132: note <= 7791;
133: note <= 11395;
134: note <= 13722;
135: note <= 13985;
136: note <= 11910;
137: note <= 7815;
138: note <= 2531;
139: note <= (-2814);
140: note <= (-7094);
141: note <= (-9474);
142: note <= (-9626);
143: note <= (-7815);
144: note <= (-4815);
145: note <= (-1697);
146: note <= 467;
147: note <= 893;
148: note <= (-697);
149: note <= (-3995);
150: note <= (-8192);
151: note <= (-12187);
152: note <= (-14886);
153: note <= (-15491);
154: note <= (-13722);
155: note <= (-9889);
156: note <= (-4815);
157: note <= 377;
158: note <= 4563;
159: note <= 6910;
160: note <= 7094;
161: note <= 5378;
162: note <= 2531;
163: note <= (-377);
164: note <= (-2279);
165: note <= (-2399);
166: note <= (-467);
167: note <= 3203;
168: note <= 7791;
169: note <= 12187;
170: note <= 15286;
171: note <= 16283;
172: note <= 14886;
173: note <= 11395;
174: note <= 6627;
175: note <= 1697;
176: note <= (-2279);
177: note <= (-4473);
178: note <= (-4563);
179: note <= (-2814);
180: note <= 0;
181: note <= 2814;
182: note <= 4563;
183: note <= 4473;
184: note <= 2279;
185: note <= (-1697);
186: note <= (-6627);
187: note <= (-11395);
188: note <= (-14886);
189: note <= (-16283);
190: note <= (-15286);
191: note <= (-12187);
192: note <= (-7791);
193: note <= (-3203);
194: note <= 467;
195: note <= 2399;
196: note <= 2279;
197: note <= 377;
198: note <= (-2531);
199: note <= (-5378);
200: note <= (-7094);
201: note <= (-6910);
202: note <= (-4563);
203: note <= (-377);
204: note <= 4815;
205: note <= 9889;
206: note <= 13722;
207: note <= 15491;
208: note <= 14886;
209: note <= 12187;
210: note <= 8192;
211: note <= 3995;
212: note <= 697;
213: note <= (-893);
214: note <= (-467);
215: note <= 1697;
216: note <= 4815;
217: note <= 7815;
218: note <= 9626;
219: note <= 9474;
220: note <= 7094;
221: note <= 2814;
222: note <= (-2531);
223: note <= (-7815);
224: note <= (-11910);
225: note <= (-13985);
226: note <= (-13722);
227: note <= (-11395);
228: note <= (-7791);
229: note <= (-3995);
230: note <= (-1098);
231: note <= 101;
232: note <= (-697);
233: note <= (-3203);
234: note <= (-6627);
235: note <= (-9889);
236: note <= (-11910);
237: note <= (-11911);
238: note <= (-9626);
239: note <= (-5378);
240: note <= 0;
241: note <= 5378;
242: note <= 9626;
243: note <= 11911;
244: note <= 11910;
245: note <= 9889;
246: note <= 6627;
247: note <= 3203;
248: note <= 697;
249: note <= (-101);
250: note <= 1098;
251: note <= 3995;
252: note <= 7791;
253: note <= 11395;
254: note <= 13722;
255: note <= 13985;
256: note <= 11910;
257: note <= 7815;
258: note <= 2531;
259: note <= (-2814);
260: note <= (-7094);
261: note <= (-9474);
262: note <= (-9626);
263: note <= (-7815);
264: note <= (-4815);
265: note <= (-1697);
266: note <= 467;
267: note <= 893;
268: note <= (-697);
269: note <= (-3995);
270: note <= (-8192);
271: note <= (-12187);
272: note <= (-14886);
273: note <= (-15491);
274: note <= (-13722);
275: note <= (-9889);
276: note <= (-4815);
277: note <= 377;
278: note <= 4563;
279: note <= 6910;
280: note <= 7094;
281: note <= 5378;
282: note <= 2531;
283: note <= (-377);
284: note <= (-2279);
285: note <= (-2399);
286: note <= (-467);
287: note <= 3203;
288: note <= 7791;
289: note <= 12187;
290: note <= 15286;
291: note <= 16283;
292: note <= 14886;
293: note <= 11395;
294: note <= 6627;
295: note <= 1697;
296: note <= (-2279);
297: note <= (-4473);
298: note <= (-4563);
299: note <= (-2814);
300: note <= 0;
301: note <= 2814;
302: note <= 4563;
303: note <= 4473;
304: note <= 2279;
305: note <= (-1697);
306: note <= (-6627);
307: note <= (-11395);
308: note <= (-14886);
309: note <= (-16283);
310: note <= (-15286);
311: note <= (-12187);
312: note <= (-7791);
313: note <= (-3203);
314: note <= 467;
315: note <= 2399;
316: note <= 2279;
317: note <= 377;
318: note <= (-2531);
319: note <= (-5378);
320: note <= (-7094);
321: note <= (-6910);
322: note <= (-4563);
323: note <= (-377);
324: note <= 4815;
325: note <= 9889;
326: note <= 13722;
327: note <= 15491;
328: note <= 14886;
329: note <= 12187;
330: note <= 8192;
331: note <= 3995;
332: note <= 697;
333: note <= (-893);
334: note <= (-467);
335: note <= 1697;
336: note <= 4815;
337: note <= 7815;
338: note <= 9626;
339: note <= 9474;
340: note <= 7094;
341: note <= 2814;
342: note <= (-2531);
343: note <= (-7815);
344: note <= (-11910);
345: note <= (-13985);
346: note <= (-13722);
347: note <= (-11395);
348: note <= (-7791);
349: note <= (-3995);
350: note <= (-1098);
351: note <= 101;
352: note <= (-697);
353: note <= (-3203);
354: note <= (-6627);
355: note <= (-9889);
356: note <= (-11910);
357: note <= (-11911);
358: note <= (-9626);
359: note <= (-5378);
360: note <= 0;
361: note <= 5378;
362: note <= 9626;
363: note <= 11911;
364: note <= 11910;
365: note <= 9889;
366: note <= 6627;
367: note <= 3203;
368: note <= 697;
369: note <= (-101);
370: note <= 1098;
371: note <= 3995;
372: note <= 7791;
373: note <= 11395;
374: note <= 13722;
375: note <= 13985;
376: note <= 11910;
377: note <= 7815;
378: note <= 2531;
379: note <= (-2814);
380: note <= (-7094);
381: note <= (-9474);
382: note <= (-9626);
383: note <= (-7815);
384: note <= (-4815);
385: note <= (-1697);
386: note <= 467;
387: note <= 893;
388: note <= (-697);
389: note <= (-3995);
390: note <= (-8192);
391: note <= (-12187);
392: note <= (-14886);
393: note <= (-15491);
394: note <= (-13722);
395: note <= (-9889);
396: note <= (-4815);
397: note <= 377;
398: note <= 4563;
399: note <= 6910;
400: note <= 7094;
401: note <= 5378;
402: note <= 2531;
403: note <= (-377);
404: note <= (-2279);
405: note <= (-2399);
406: note <= (-467);
407: note <= 3203;
408: note <= 7791;
409: note <= 12187;
410: note <= 15286;
411: note <= 16283;
412: note <= 14886;
413: note <= 11395;
414: note <= 6627;
415: note <= 1697;
416: note <= (-2279);
417: note <= (-4473);
418: note <= (-4563);
419: note <= (-2814);
420: note <= 0;
421: note <= 2814;
422: note <= 4563;
423: note <= 4473;
424: note <= 2279;
425: note <= (-1697);
426: note <= (-6627);
427: note <= (-11395);
428: note <= (-14886);
429: note <= (-16283);
430: note <= (-15286);
431: note <= (-12187);
432: note <= (-7791);
433: note <= (-3203);
434: note <= 467;
435: note <= 2399;
436: note <= 2279;
437: note <= 377;
438: note <= (-2531);
439: note <= (-5378);
440: note <= (-7094);
441: note <= (-6910);
442: note <= (-4563);
443: note <= (-377);
444: note <= 4815;
445: note <= 9889;
446: note <= 13722;
447: note <= 15491;
448: note <= 14886;
449: note <= 12187;
450: note <= 8192;
451: note <= 3995;
452: note <= 697;
453: note <= (-893);
454: note <= (-467);
455: note <= 1697;
456: note <= 4815;
457: note <= 7815;
458: note <= 9626;
459: note <= 9474;
460: note <= 7094;
461: note <= 2814;
462: note <= (-2531);
463: note <= (-7815);
464: note <= (-11910);
465: note <= (-13985);
466: note <= (-13722);
467: note <= (-11395);
468: note <= (-7791);
469: note <= (-3995);
470: note <= (-1098);
471: note <= 101;
472: note <= (-697);
473: note <= (-3203);
474: note <= (-6627);
475: note <= (-9889);
476: note <= (-11910);
477: note <= (-11911);
478: note <= (-9626);
479: note <= (-5378);
480: note <= 0;
481: note <= 5378;
482: note <= 9626;
483: note <= 11911;
484: note <= 11910;
485: note <= 9889;
486: note <= 6627;
487: note <= 3203;
488: note <= 697;
489: note <= (-101);
490: note <= 1098;
491: note <= 3995;
492: note <= 7791;
493: note <= 11395;
494: note <= 13722;
495: note <= 13985;
496: note <= 11910;
497: note <= 7815;
498: note <= 2531;
499: note <= (-2814);
500: note <= (-7094);
501: note <= (-9474);
502: note <= (-9626);
503: note <= (-7815);
504: note <= (-4815);
505: note <= (-1697);
506: note <= 467;
507: note <= 893;
508: note <= (-697);
509: note <= (-3995);
510: note <= (-8192);
511: note <= (-12187);
512: note <= (-14886);
513: note <= (-15491);
514: note <= (-13722);
515: note <= (-9889);
516: note <= (-4815);
517: note <= 377;
518: note <= 4563;
519: note <= 6910;
520: note <= 7094;
521: note <= 5378;
522: note <= 2531;
523: note <= (-377);
524: note <= (-2279);
525: note <= (-2399);
526: note <= (-467);
527: note <= 3203;
528: note <= 7791;
529: note <= 12187;
530: note <= 15286;
531: note <= 16283;
532: note <= 14886;
533: note <= 11395;
534: note <= 6627;
535: note <= 1697;
536: note <= (-2279);
537: note <= (-4473);
538: note <= (-4563);
539: note <= (-2814);
540: note <= 0;
541: note <= 2814;
542: note <= 4563;
543: note <= 4473;
544: note <= 2279;
545: note <= (-1697);
546: note <= (-6627);
547: note <= (-11395);
548: note <= (-14886);
549: note <= (-16283);
550: note <= (-15286);
551: note <= (-12187);
552: note <= (-7791);
553: note <= (-3203);
554: note <= 467;
555: note <= 2399;
556: note <= 2279;
557: note <= 377;
558: note <= (-2531);
559: note <= (-5378);
560: note <= (-7094);
561: note <= (-6910);
562: note <= (-4563);
563: note <= (-377);
564: note <= 4815;
565: note <= 9889;
566: note <= 13722;
567: note <= 15491;
568: note <= 14886;
569: note <= 12187;
570: note <= 8192;
571: note <= 3995;
572: note <= 697;
573: note <= (-893);
574: note <= (-467);
575: note <= 1697;
576: note <= 4815;
577: note <= 7815;
578: note <= 9626;
579: note <= 9474;
580: note <= 7094;
581: note <= 2814;
582: note <= (-2531);
583: note <= (-7815);
584: note <= (-11910);
585: note <= (-13985);
586: note <= (-13722);
587: note <= (-11395);
588: note <= (-7791);
589: note <= (-3995);
590: note <= (-1098);
591: note <= 101;
592: note <= (-697);
593: note <= (-3203);
594: note <= (-6627);
595: note <= (-9889);
596: note <= (-11910);
597: note <= (-11911);
598: note <= (-9626);
599: note <= (-5378);
600: note <= 0;
601: note <= 5378;
602: note <= 9626;
603: note <= 11911;
604: note <= 11910;
605: note <= 9889;
606: note <= 6627;
607: note <= 3203;
608: note <= 697;
609: note <= (-101);
610: note <= 1098;
611: note <= 3995;
612: note <= 7791;
613: note <= 11395;
614: note <= 13722;
615: note <= 13985;
616: note <= 11910;
617: note <= 7815;
618: note <= 2531;
619: note <= (-2814);
620: note <= (-7094);
621: note <= (-9474);
622: note <= (-9626);
623: note <= (-7815);
624: note <= (-4815);
625: note <= (-1697);
626: note <= 467;
627: note <= 893;
628: note <= (-697);
629: note <= (-3995);
630: note <= (-8192);
631: note <= (-12187);
632: note <= (-14886);
633: note <= (-15491);
634: note <= (-13722);
635: note <= (-9889);
636: note <= (-4815);
637: note <= 377;
638: note <= 4563;
639: note <= 6910;
640: note <= 7094;
641: note <= 5378;
642: note <= 2531;
643: note <= (-377);
644: note <= (-2279);
645: note <= (-2399);
646: note <= (-467);
647: note <= 3203;
648: note <= 7791;
649: note <= 12187;
650: note <= 15286;
651: note <= 16283;
652: note <= 14886;
653: note <= 11395;
654: note <= 6627;
655: note <= 1697;
656: note <= (-2279);
657: note <= (-4473);
658: note <= (-4563);
659: note <= (-2814);
660: note <= 0;
661: note <= 2814;
662: note <= 4563;
663: note <= 4473;
664: note <= 2279;
665: note <= (-1697);
666: note <= (-6627);
667: note <= (-11395);
668: note <= (-14886);
669: note <= (-16283);
670: note <= (-15286);
671: note <= (-12187);
672: note <= (-7791);
673: note <= (-3203);
674: note <= 467;
675: note <= 2399;
676: note <= 2279;
677: note <= 377;
678: note <= (-2531);
679: note <= (-5378);
680: note <= (-7094);
681: note <= (-6910);
682: note <= (-4563);
683: note <= (-377);
684: note <= 4815;
685: note <= 9889;
686: note <= 13722;
687: note <= 15491;
688: note <= 14886;
689: note <= 12187;
690: note <= 8192;
691: note <= 3995;
692: note <= 697;
693: note <= (-893);
694: note <= (-467);
695: note <= 1697;
696: note <= 4815;
697: note <= 7815;
698: note <= 9626;
699: note <= 9474;
700: note <= 7094;
701: note <= 2814;
702: note <= (-2531);
703: note <= (-7815);
704: note <= (-11910);
705: note <= (-13985);
706: note <= (-13722);
707: note <= (-11395);
708: note <= (-7791);
709: note <= (-3995);
710: note <= (-1098);
711: note <= 101;
712: note <= (-697);
713: note <= (-3203);
714: note <= (-6627);
715: note <= (-9889);
716: note <= (-11910);
717: note <= (-11911);
718: note <= (-9626);
719: note <= (-5378);
720: note <= 0;
721: note <= 5378;
722: note <= 9626;
723: note <= 11911;
724: note <= 11910;
725: note <= 9889;
726: note <= 6627;
727: note <= 3203;
728: note <= 697;
729: note <= (-101);
730: note <= 1098;
731: note <= 3995;
732: note <= 7791;
733: note <= 11395;
734: note <= 13722;
735: note <= 13985;
736: note <= 11910;
737: note <= 7815;
738: note <= 2531;
739: note <= (-2814);
740: note <= (-7094);
741: note <= (-9474);
742: note <= (-9626);
743: note <= (-7815);
744: note <= (-4815);
745: note <= (-1697);
746: note <= 467;
747: note <= 893;
748: note <= (-697);
749: note <= (-3995);
750: note <= (-8192);
751: note <= (-12187);
752: note <= (-14886);
753: note <= (-15491);
754: note <= (-13722);
755: note <= (-9889);
756: note <= (-4815);
757: note <= 377;
758: note <= 4563;
759: note <= 6910;
760: note <= 7094;
761: note <= 5378;
762: note <= 2531;
763: note <= (-377);
764: note <= (-2279);
765: note <= (-2399);
766: note <= (-467);
767: note <= 3203;
768: note <= 7791;
769: note <= 12187;
770: note <= 15286;
771: note <= 16283;
772: note <= 14886;
773: note <= 11395;
774: note <= 6627;
775: note <= 1697;
776: note <= (-2279);
777: note <= (-4473);
778: note <= (-4563);
779: note <= (-2814);
780: note <= 0;
781: note <= 2814;
782: note <= 4563;
783: note <= 4473;
784: note <= 2279;
785: note <= (-1697);
786: note <= (-6627);
787: note <= (-11395);
788: note <= (-14886);
789: note <= (-16283);
790: note <= (-15286);
791: note <= (-12187);
792: note <= (-7791);
793: note <= (-3203);
794: note <= 467;
795: note <= 2399;
796: note <= 2279;
797: note <= 377;
798: note <= (-2531);
799: note <= (-5378);
800: note <= (-7094);
801: note <= (-6910);
802: note <= (-4563);
803: note <= (-377);
804: note <= 4815;
805: note <= 9889;
806: note <= 13722;
807: note <= 15491;
808: note <= 14886;
809: note <= 12187;
810: note <= 8192;
811: note <= 3995;
812: note <= 697;
813: note <= (-893);
814: note <= (-467);
815: note <= 1697;
816: note <= 4815;
817: note <= 7815;
818: note <= 9626;
819: note <= 9474;
820: note <= 7094;
821: note <= 2814;
822: note <= (-2531);
823: note <= (-7815);
824: note <= (-11910);
825: note <= (-13985);
826: note <= (-13722);
827: note <= (-11395);
828: note <= (-7791);
829: note <= (-3995);
830: note <= (-1098);
831: note <= 101;
832: note <= (-697);
833: note <= (-3203);
834: note <= (-6627);
835: note <= (-9889);
836: note <= (-11910);
837: note <= (-11911);
838: note <= (-9626);
839: note <= (-5378);
840: note <= 0;
841: note <= 5378;
842: note <= 9626;
843: note <= 11911;
844: note <= 11910;
845: note <= 9889;
846: note <= 6627;
847: note <= 3203;
848: note <= 697;
849: note <= (-101);
850: note <= 1098;
851: note <= 3995;
852: note <= 7791;
853: note <= 11395;
854: note <= 13722;
855: note <= 13985;
856: note <= 11910;
857: note <= 7815;
858: note <= 2531;
859: note <= (-2814);
860: note <= (-7094);
861: note <= (-9474);
862: note <= (-9626);
863: note <= (-7815);
864: note <= (-4815);
865: note <= (-1697);
866: note <= 467;
867: note <= 893;
868: note <= (-697);
869: note <= (-3995);
870: note <= (-8192);
871: note <= (-12187);
872: note <= (-14886);
873: note <= (-15491);
874: note <= (-13722);
875: note <= (-9889);
876: note <= (-4815);
877: note <= 377;
878: note <= 4563;
879: note <= 6910;
880: note <= 7094;
881: note <= 5378;
882: note <= 2531;
883: note <= (-377);
884: note <= (-2279);
885: note <= (-2399);
886: note <= (-467);
887: note <= 3203;
888: note <= 7791;
889: note <= 12187;
890: note <= 15286;
891: note <= 16283;
892: note <= 14886;
893: note <= 11395;
894: note <= 6627;
895: note <= 1697;
896: note <= (-2279);
897: note <= (-4473);
898: note <= (-4563);
899: note <= (-2814);
900: note <= 0;
901: note <= 2814;
902: note <= 4563;
903: note <= 4473;
904: note <= 2279;
905: note <= (-1697);
906: note <= (-6627);
907: note <= (-11395);
908: note <= (-14886);
909: note <= (-16283);
910: note <= (-15286);
911: note <= (-12187);
912: note <= (-7791);
913: note <= (-3203);
914: note <= 467;
915: note <= 2399;
916: note <= 2279;
917: note <= 377;
918: note <= (-2531);
919: note <= (-5378);
920: note <= (-7094);
921: note <= (-6910);
922: note <= (-4563);
923: note <= (-377);
924: note <= 4815;
925: note <= 9889;
926: note <= 13722;
927: note <= 15491;
928: note <= 14886;
929: note <= 12187;
930: note <= 8192;
931: note <= 3995;
932: note <= 697;
933: note <= (-893);
934: note <= (-467);
935: note <= 1697;
936: note <= 4815;
937: note <= 7815;
938: note <= 9626;
939: note <= 9474;
940: note <= 7094;
941: note <= 2814;
942: note <= (-2531);
943: note <= (-7815);
944: note <= (-11910);
945: note <= (-13985);
946: note <= (-13722);
947: note <= (-11395);
948: note <= (-7791);
949: note <= (-3995);
950: note <= (-1098);
951: note <= 101;
952: note <= (-697);
953: note <= (-3203);
954: note <= (-6627);
955: note <= (-9889);
956: note <= (-11910);
957: note <= (-11911);
958: note <= (-9626);
959: note <= (-5378);
960: note <= 0;
961: note <= 5378;
962: note <= 9626;
963: note <= 11911;
964: note <= 11910;
965: note <= 9889;
966: note <= 6627;
967: note <= 3203;
968: note <= 697;
969: note <= (-101);
970: note <= 1098;
971: note <= 3995;
972: note <= 7791;
973: note <= 11395;
974: note <= 13722;
975: note <= 13985;
976: note <= 11910;
977: note <= 7815;
978: note <= 2531;
979: note <= (-2814);
980: note <= (-7094);
981: note <= (-9474);
982: note <= (-9626);
983: note <= (-7815);
984: note <= (-4815);
985: note <= (-1697);
986: note <= 467;
987: note <= 893;
988: note <= (-697);
989: note <= (-3995);
990: note <= (-8192);
991: note <= (-12187);
992: note <= (-14886);
993: note <= (-15491);
994: note <= (-13722);
995: note <= (-9889);
996: note <= (-4815);
997: note <= 377;
998: note <= 4563;
999: note <= 6910;
1000: note <= 7094;
1001: note <= 5378;
1002: note <= 2531;
1003: note <= (-377);
1004: note <= (-2279);
1005: note <= (-2399);
1006: note <= (-467);
1007: note <= 3203;
1008: note <= 7791;
1009: note <= 12187;
1010: note <= 15286;
1011: note <= 16283;
1012: note <= 14886;
1013: note <= 11395;
1014: note <= 6627;
1015: note <= 1697;
1016: note <= (-2279);
1017: note <= (-4473);
1018: note <= (-4563);
1019: note <= (-2814);
1020: note <= 0;
1021: note <= 2814;
1022: note <= 4563;
1023: note <= 4473;
1024: note <= 2279;
1025: note <= (-1697);
1026: note <= (-6627);
1027: note <= (-11395);
1028: note <= (-14886);
1029: note <= (-16283);
1030: note <= (-15286);
1031: note <= (-12187);
1032: note <= (-7791);
1033: note <= (-3203);
1034: note <= 467;
1035: note <= 2399;
1036: note <= 2279;
1037: note <= 377;
1038: note <= (-2531);
1039: note <= (-5378);
1040: note <= (-7094);
1041: note <= (-6910);
1042: note <= (-4563);
1043: note <= (-377);
1044: note <= 4815;
1045: note <= 9889;
1046: note <= 13722;
1047: note <= 15491;
1048: note <= 14886;
1049: note <= 12187;
1050: note <= 8192;
1051: note <= 3995;
1052: note <= 697;
1053: note <= (-893);
1054: note <= (-467);
1055: note <= 1697;
1056: note <= 4815;
1057: note <= 7815;
1058: note <= 9626;
1059: note <= 9474;
1060: note <= 7094;
1061: note <= 2814;
1062: note <= (-2531);
1063: note <= (-7815);
1064: note <= (-11910);
1065: note <= (-13985);
1066: note <= (-13722);
1067: note <= (-11395);
1068: note <= (-7791);
1069: note <= (-3995);
1070: note <= (-1098);
1071: note <= 101;
1072: note <= (-697);
1073: note <= (-3203);
1074: note <= (-6627);
1075: note <= (-9889);
1076: note <= (-11910);
1077: note <= (-11911);
1078: note <= (-9626);
1079: note <= (-5378);
1080: note <= 0;
1081: note <= 5378;
1082: note <= 9626;
1083: note <= 11911;
1084: note <= 11910;
1085: note <= 9889;
1086: note <= 6627;
1087: note <= 3203;
1088: note <= 697;
1089: note <= (-101);
1090: note <= 1098;
1091: note <= 3995;
1092: note <= 7791;
1093: note <= 11395;
1094: note <= 13722;
1095: note <= 13985;
1096: note <= 11910;
1097: note <= 7815;
1098: note <= 2531;
1099: note <= (-2814);
1100: note <= (-7094);
1101: note <= (-9474);
1102: note <= (-9626);
1103: note <= (-7815);
1104: note <= (-4815);
1105: note <= (-1697);
1106: note <= 467;
1107: note <= 893;
1108: note <= (-697);
1109: note <= (-3995);
1110: note <= (-8192);
1111: note <= (-12187);
1112: note <= (-14886);
1113: note <= (-15491);
1114: note <= (-13722);
1115: note <= (-9889);
1116: note <= (-4815);
1117: note <= 377;
1118: note <= 4563;
1119: note <= 6910;
1120: note <= 7094;
1121: note <= 5378;
1122: note <= 2531;
1123: note <= (-377);
1124: note <= (-2279);
1125: note <= (-2399);
1126: note <= (-467);
1127: note <= 3203;
1128: note <= 7791;
1129: note <= 12187;
1130: note <= 15286;
1131: note <= 16283;
1132: note <= 14886;
1133: note <= 11395;
1134: note <= 6627;
1135: note <= 1697;
1136: note <= (-2279);
1137: note <= (-4473);
1138: note <= (-4563);
1139: note <= (-2814);
1140: note <= 0;
1141: note <= 2814;
1142: note <= 4563;
1143: note <= 4473;
1144: note <= 2279;
1145: note <= (-1697);
1146: note <= (-6627);
1147: note <= (-11395);
1148: note <= (-14886);
1149: note <= (-16283);
1150: note <= (-15286);
1151: note <= (-12187);
1152: note <= (-7791);
1153: note <= (-3203);
1154: note <= 467;
1155: note <= 2399;
1156: note <= 2279;
1157: note <= 377;
1158: note <= (-2531);
1159: note <= (-5378);
1160: note <= (-7094);
1161: note <= (-6910);
1162: note <= (-4563);
1163: note <= (-377);
1164: note <= 4815;
1165: note <= 9889;
1166: note <= 13722;
1167: note <= 15491;
1168: note <= 14886;
1169: note <= 12187;
1170: note <= 8192;
1171: note <= 3995;
1172: note <= 697;
1173: note <= (-893);
1174: note <= (-467);
1175: note <= 1697;
1176: note <= 4815;
1177: note <= 7815;
1178: note <= 9626;
1179: note <= 9474;
1180: note <= 7094;
1181: note <= 2814;
1182: note <= (-2531);
1183: note <= (-7815);
1184: note <= (-11910);
1185: note <= (-13985);
1186: note <= (-13722);
1187: note <= (-11395);
1188: note <= (-7791);
1189: note <= (-3995);
1190: note <= (-1098);
1191: note <= 101;
1192: note <= (-697);
1193: note <= (-3203);
1194: note <= (-6627);
1195: note <= (-9889);
1196: note <= (-11910);
1197: note <= (-11911);
1198: note <= (-9626);
1199: note <= (-5378);
1200: note <= 0;
1201: note <= 5378;
1202: note <= 9626;
1203: note <= 11911;
1204: note <= 11910;
1205: note <= 9889;
1206: note <= 6627;
1207: note <= 3203;
1208: note <= 697;
1209: note <= (-101);
1210: note <= 1098;
1211: note <= 3995;
1212: note <= 7791;
1213: note <= 11395;
1214: note <= 13722;
1215: note <= 13985;
1216: note <= 11910;
1217: note <= 7815;
1218: note <= 2531;
1219: note <= (-2814);
1220: note <= (-7094);
1221: note <= (-9474);
1222: note <= (-9626);
1223: note <= (-7815);
1224: note <= (-4815);
1225: note <= (-1697);
1226: note <= 467;
1227: note <= 893;
1228: note <= (-697);
1229: note <= (-3995);
1230: note <= (-8192);
1231: note <= (-12187);
1232: note <= (-14886);
1233: note <= (-15491);
1234: note <= (-13722);
1235: note <= (-9889);
1236: note <= (-4815);
1237: note <= 377;
1238: note <= 4563;
1239: note <= 6910;
1240: note <= 7094;
1241: note <= 5378;
1242: note <= 2531;
1243: note <= (-377);
1244: note <= (-2279);
1245: note <= (-2399);
1246: note <= (-467);
1247: note <= 3203;
1248: note <= 7791;
1249: note <= 12187;
1250: note <= 15286;
1251: note <= 16283;
1252: note <= 14886;
1253: note <= 11395;
1254: note <= 6627;
1255: note <= 1697;
1256: note <= (-2279);
1257: note <= (-4473);
1258: note <= (-4563);
1259: note <= (-2814);
1260: note <= 0;
1261: note <= 2814;
1262: note <= 4563;
1263: note <= 4473;
1264: note <= 2279;
1265: note <= (-1697);
1266: note <= (-6627);
1267: note <= (-11395);
1268: note <= (-14886);
1269: note <= (-16283);
1270: note <= (-15286);
1271: note <= (-12187);
1272: note <= (-7791);
1273: note <= (-3203);
1274: note <= 467;
1275: note <= 2399;
1276: note <= 2279;
1277: note <= 377;
1278: note <= (-2531);
1279: note <= (-5378);
1280: note <= (-7094);
1281: note <= (-6910);
1282: note <= (-4563);
1283: note <= (-377);
1284: note <= 4815;
1285: note <= 9889;
1286: note <= 13722;
1287: note <= 15491;
1288: note <= 14886;
1289: note <= 12187;
1290: note <= 8192;
1291: note <= 3995;
1292: note <= 697;
1293: note <= (-893);
1294: note <= (-467);
1295: note <= 1697;
1296: note <= 4815;
1297: note <= 7815;
1298: note <= 9626;
1299: note <= 9474;
1300: note <= 7094;
1301: note <= 2814;
1302: note <= (-2531);
1303: note <= (-7815);
1304: note <= (-11910);
1305: note <= (-13985);
1306: note <= (-13722);
1307: note <= (-11395);
1308: note <= (-7791);
1309: note <= (-3995);
1310: note <= (-1098);
1311: note <= 101;
1312: note <= (-697);
1313: note <= (-3203);
1314: note <= (-6627);
1315: note <= (-9889);
1316: note <= (-11910);
1317: note <= (-11911);
1318: note <= (-9626);
1319: note <= (-5378);
1320: note <= 0;
1321: note <= 5378;
1322: note <= 9626;
1323: note <= 11911;
1324: note <= 11910;
1325: note <= 9889;
1326: note <= 6627;
1327: note <= 3203;
1328: note <= 697;
1329: note <= (-101);
1330: note <= 1098;
1331: note <= 3995;
1332: note <= 7791;
1333: note <= 11395;
1334: note <= 13722;
1335: note <= 13985;
1336: note <= 11910;
1337: note <= 7815;
1338: note <= 2531;
1339: note <= (-2814);
1340: note <= (-7094);
1341: note <= (-9474);
1342: note <= (-9626);
1343: note <= (-7815);
1344: note <= (-4815);
1345: note <= (-1697);
1346: note <= 467;
1347: note <= 893;
1348: note <= (-697);
1349: note <= (-3995);
1350: note <= (-8192);
1351: note <= (-12187);
1352: note <= (-14886);
1353: note <= (-15491);
1354: note <= (-13722);
1355: note <= (-9889);
1356: note <= (-4815);
1357: note <= 377;
1358: note <= 4563;
1359: note <= 6910;
1360: note <= 7094;
1361: note <= 5378;
1362: note <= 2531;
1363: note <= (-377);
1364: note <= (-2279);
1365: note <= (-2399);
1366: note <= (-467);
1367: note <= 3203;
1368: note <= 7791;
1369: note <= 12187;
1370: note <= 15286;
1371: note <= 16283;
1372: note <= 14886;
1373: note <= 11395;
1374: note <= 6627;
1375: note <= 1697;
1376: note <= (-2279);
1377: note <= (-4473);
1378: note <= (-4563);
1379: note <= (-2814);
1380: note <= 0;
1381: note <= 2814;
1382: note <= 4563;
1383: note <= 4473;
1384: note <= 2279;
1385: note <= (-1697);
1386: note <= (-6627);
1387: note <= (-11395);
1388: note <= (-14886);
1389: note <= (-16283);
1390: note <= (-15286);
1391: note <= (-12187);
1392: note <= (-7791);
1393: note <= (-3203);
1394: note <= 467;
1395: note <= 2399;
1396: note <= 2279;
1397: note <= 377;
1398: note <= (-2531);
1399: note <= (-5378);
1400: note <= (-7094);
1401: note <= (-6910);
1402: note <= (-4563);
1403: note <= (-377);
1404: note <= 4815;
1405: note <= 9889;
1406: note <= 13722;
1407: note <= 15491;
1408: note <= 14886;
1409: note <= 12187;
1410: note <= 8192;
1411: note <= 3995;
1412: note <= 697;
1413: note <= (-893);
1414: note <= (-467);
1415: note <= 1697;
1416: note <= 4815;
1417: note <= 7815;
1418: note <= 9626;
1419: note <= 9474;
1420: note <= 7094;
1421: note <= 2814;
1422: note <= (-2531);
1423: note <= (-7815);
1424: note <= (-11910);
1425: note <= (-13985);
1426: note <= (-13722);
1427: note <= (-11395);
1428: note <= (-7791);
1429: note <= (-3995);
1430: note <= (-1098);
1431: note <= 101;
1432: note <= (-697);
1433: note <= (-3203);
1434: note <= (-6627);
1435: note <= (-9889);
1436: note <= (-11910);
1437: note <= (-11911);
1438: note <= (-9626);
1439: note <= (-5378);
1440: note <= 0;
1441: note <= 5378;
1442: note <= 9626;
1443: note <= 11911;
1444: note <= 11910;
1445: note <= 9889;
1446: note <= 6627;
1447: note <= 3203;
1448: note <= 697;
1449: note <= (-101);
1450: note <= 1098;
1451: note <= 3995;
1452: note <= 7791;
1453: note <= 11395;
1454: note <= 13722;
1455: note <= 13985;
1456: note <= 11910;
1457: note <= 7815;
1458: note <= 2531;
1459: note <= (-2814);
1460: note <= (-7094);
1461: note <= (-9474);
1462: note <= (-9626);
1463: note <= (-7815);
1464: note <= (-4815);
1465: note <= (-1697);
1466: note <= 467;
1467: note <= 893;
1468: note <= (-697);
1469: note <= (-3995);
1470: note <= (-8192);
1471: note <= (-12187);
1472: note <= (-14886);
1473: note <= (-15491);
1474: note <= (-13722);
1475: note <= (-9889);
1476: note <= (-4815);
1477: note <= 377;
1478: note <= 4563;
1479: note <= 6910;
1480: note <= 7094;
1481: note <= 5378;
1482: note <= 2531;
1483: note <= (-377);
1484: note <= (-2279);
1485: note <= (-2399);
1486: note <= (-467);
1487: note <= 3203;
1488: note <= 7791;
1489: note <= 12187;
1490: note <= 15286;
1491: note <= 16283;
1492: note <= 14886;
1493: note <= 11395;
1494: note <= 6627;
1495: note <= 1697;
1496: note <= (-2279);
1497: note <= (-4473);
1498: note <= (-4563);
1499: note <= (-2814);
1500: note <= 0;
1501: note <= 2814;
1502: note <= 4563;
1503: note <= 4473;
1504: note <= 2279;
1505: note <= (-1697);
1506: note <= (-6627);
1507: note <= (-11395);
1508: note <= (-14886);
1509: note <= (-16283);
1510: note <= (-15286);
1511: note <= (-12187);
1512: note <= (-7791);
1513: note <= (-3203);
1514: note <= 467;
1515: note <= 2399;
1516: note <= 2279;
1517: note <= 377;
1518: note <= (-2531);
1519: note <= (-5378);
1520: note <= (-7094);
1521: note <= (-6910);
1522: note <= (-4563);
1523: note <= (-377);
1524: note <= 4815;
1525: note <= 9889;
1526: note <= 13722;
1527: note <= 15491;
1528: note <= 14886;
1529: note <= 12187;
1530: note <= 8192;
1531: note <= 3995;
1532: note <= 697;
1533: note <= (-893);
1534: note <= (-467);
1535: note <= 1697;
1536: note <= 4815;
1537: note <= 7815;
1538: note <= 9626;
1539: note <= 9474;
1540: note <= 7094;
1541: note <= 2814;
1542: note <= (-2531);
1543: note <= (-7815);
1544: note <= (-11910);
1545: note <= (-13985);
1546: note <= (-13722);
1547: note <= (-11395);
1548: note <= (-7791);
1549: note <= (-3995);
1550: note <= (-1098);
1551: note <= 101;
1552: note <= (-697);
1553: note <= (-3203);
1554: note <= (-6627);
1555: note <= (-9889);
1556: note <= (-11910);
1557: note <= (-11911);
1558: note <= (-9626);
1559: note <= (-5378);
1560: note <= 0;
1561: note <= 5378;
1562: note <= 9626;
1563: note <= 11911;
1564: note <= 11910;
1565: note <= 9889;
1566: note <= 6627;
1567: note <= 3203;
1568: note <= 697;
1569: note <= (-101);
1570: note <= 1098;
1571: note <= 3995;
1572: note <= 7791;
1573: note <= 11395;
1574: note <= 13722;
1575: note <= 13985;
1576: note <= 11910;
1577: note <= 7815;
1578: note <= 2531;
1579: note <= (-2814);
1580: note <= (-7094);
1581: note <= (-9474);
1582: note <= (-9626);
1583: note <= (-7815);
1584: note <= (-4815);
1585: note <= (-1697);
1586: note <= 467;
1587: note <= 893;
1588: note <= (-697);
1589: note <= (-3995);
1590: note <= (-8192);
1591: note <= (-12187);
1592: note <= (-14886);
1593: note <= (-15491);
1594: note <= (-13722);
1595: note <= (-9889);
1596: note <= (-4815);
1597: note <= 377;
1598: note <= 4563;
1599: note <= 6910;
1600: note <= 7094;
1601: note <= 5378;
1602: note <= 2531;
1603: note <= (-377);
1604: note <= (-2279);
1605: note <= (-2399);
1606: note <= (-467);
1607: note <= 3203;
1608: note <= 7791;
1609: note <= 12187;
1610: note <= 15286;
1611: note <= 16283;
1612: note <= 14886;
1613: note <= 11395;
1614: note <= 6627;
1615: note <= 1697;
1616: note <= (-2279);
1617: note <= (-4473);
1618: note <= (-4563);
1619: note <= (-2814);
1620: note <= 0;
1621: note <= 2814;
1622: note <= 4563;
1623: note <= 4473;
1624: note <= 2279;
1625: note <= (-1697);
1626: note <= (-6627);
1627: note <= (-11395);
1628: note <= (-14886);
1629: note <= (-16283);
1630: note <= (-15286);
1631: note <= (-12187);
1632: note <= (-7791);
1633: note <= (-3203);
1634: note <= 467;
1635: note <= 2399;
1636: note <= 2279;
1637: note <= 377;
1638: note <= (-2531);
1639: note <= (-5378);
1640: note <= (-7094);
1641: note <= (-6910);
1642: note <= (-4563);
1643: note <= (-377);
1644: note <= 4815;
1645: note <= 9889;
1646: note <= 13722;
1647: note <= 15491;
1648: note <= 14886;
1649: note <= 12187;
1650: note <= 8192;
1651: note <= 3995;
1652: note <= 697;
1653: note <= (-893);
1654: note <= (-467);
1655: note <= 1697;
1656: note <= 4815;
1657: note <= 7815;
1658: note <= 9626;
1659: note <= 9474;
1660: note <= 7094;
1661: note <= 2814;
1662: note <= (-2531);
1663: note <= (-7815);
1664: note <= (-11910);
1665: note <= (-13985);
1666: note <= (-13722);
1667: note <= (-11395);
1668: note <= (-7791);
1669: note <= (-3995);
1670: note <= (-1098);
1671: note <= 101;
1672: note <= (-697);
1673: note <= (-3203);
1674: note <= (-6627);
1675: note <= (-9889);
1676: note <= (-11910);
1677: note <= (-11911);
1678: note <= (-9626);
1679: note <= (-5378);
1680: note <= 0;
1681: note <= 5378;
1682: note <= 9626;
1683: note <= 11911;
1684: note <= 11910;
1685: note <= 9889;
1686: note <= 6627;
1687: note <= 3203;
1688: note <= 697;
1689: note <= (-101);
1690: note <= 1098;
1691: note <= 3995;
1692: note <= 7791;
1693: note <= 11395;
1694: note <= 13722;
1695: note <= 13985;
1696: note <= 11910;
1697: note <= 7815;
1698: note <= 2531;
1699: note <= (-2814);
1700: note <= (-7094);
1701: note <= (-9474);
1702: note <= (-9626);
1703: note <= (-7815);
1704: note <= (-4815);
1705: note <= (-1697);
1706: note <= 467;
1707: note <= 893;
1708: note <= (-697);
1709: note <= (-3995);
1710: note <= (-8192);
1711: note <= (-12187);
1712: note <= (-14886);
1713: note <= (-15491);
1714: note <= (-13722);
1715: note <= (-9889);
1716: note <= (-4815);
1717: note <= 377;
1718: note <= 4563;
1719: note <= 6910;
1720: note <= 7094;
1721: note <= 5378;
1722: note <= 2531;
1723: note <= (-377);
1724: note <= (-2279);
1725: note <= (-2399);
1726: note <= (-467);
1727: note <= 3203;
1728: note <= 7791;
1729: note <= 12187;
1730: note <= 15286;
1731: note <= 16283;
1732: note <= 14886;
1733: note <= 11395;
1734: note <= 6627;
1735: note <= 1697;
1736: note <= (-2279);
1737: note <= (-4473);
1738: note <= (-4563);
1739: note <= (-2814);
1740: note <= 0;
1741: note <= 2814;
1742: note <= 4563;
1743: note <= 4473;
1744: note <= 2279;
1745: note <= (-1697);
1746: note <= (-6627);
1747: note <= (-11395);
1748: note <= (-14886);
1749: note <= (-16283);
1750: note <= (-15286);
1751: note <= (-12187);
1752: note <= (-7791);
1753: note <= (-3203);
1754: note <= 467;
1755: note <= 2399;
1756: note <= 2279;
1757: note <= 377;
1758: note <= (-2531);
1759: note <= (-5378);
1760: note <= (-7094);
1761: note <= (-6910);
1762: note <= (-4563);
1763: note <= (-377);
1764: note <= 4815;
1765: note <= 9889;
1766: note <= 13722;
1767: note <= 15491;
1768: note <= 14886;
1769: note <= 12187;
1770: note <= 8192;
1771: note <= 3995;
1772: note <= 697;
1773: note <= (-893);
1774: note <= (-467);
1775: note <= 1697;
1776: note <= 4815;
1777: note <= 7815;
1778: note <= 9626;
1779: note <= 9474;
1780: note <= 7094;
1781: note <= 2814;
1782: note <= (-2531);
1783: note <= (-7815);
1784: note <= (-11910);
1785: note <= (-13985);
1786: note <= (-13722);
1787: note <= (-11395);
1788: note <= (-7791);
1789: note <= (-3995);
1790: note <= (-1098);
1791: note <= 101;
1792: note <= (-697);
1793: note <= (-3203);
1794: note <= (-6627);
1795: note <= (-9889);
1796: note <= (-11910);
1797: note <= (-11911);
1798: note <= (-9626);
1799: note <= (-5378);
1800: note <= 0;
1801: note <= 5378;
1802: note <= 9626;
1803: note <= 11911;
1804: note <= 11910;
1805: note <= 9889;
1806: note <= 6627;
1807: note <= 3203;
1808: note <= 697;
1809: note <= (-101);
1810: note <= 1098;
1811: note <= 3995;
1812: note <= 7791;
1813: note <= 11395;
1814: note <= 13722;
1815: note <= 13985;
1816: note <= 11910;
1817: note <= 7815;
1818: note <= 2531;
1819: note <= (-2814);
1820: note <= (-7094);
1821: note <= (-9474);
1822: note <= (-9626);
1823: note <= (-7815);
1824: note <= (-4815);
1825: note <= (-1697);
1826: note <= 467;
1827: note <= 893;
1828: note <= (-697);
1829: note <= (-3995);
1830: note <= (-8192);
1831: note <= (-12187);
1832: note <= (-14886);
1833: note <= (-15491);
1834: note <= (-13722);
1835: note <= (-9889);
1836: note <= (-4815);
1837: note <= 377;
1838: note <= 4563;
1839: note <= 6910;
1840: note <= 7094;
1841: note <= 5378;
1842: note <= 2531;
1843: note <= (-377);
1844: note <= (-2279);
1845: note <= (-2399);
1846: note <= (-467);
1847: note <= 3203;
1848: note <= 7791;
1849: note <= 12187;
1850: note <= 15286;
1851: note <= 16283;
1852: note <= 14886;
1853: note <= 11395;
1854: note <= 6627;
1855: note <= 1697;
1856: note <= (-2279);
1857: note <= (-4473);
1858: note <= (-4563);
1859: note <= (-2814);
1860: note <= 0;
1861: note <= 2814;
1862: note <= 4563;
1863: note <= 4473;
1864: note <= 2279;
1865: note <= (-1697);
1866: note <= (-6627);
1867: note <= (-11395);
1868: note <= (-14886);
1869: note <= (-16283);
1870: note <= (-15286);
1871: note <= (-12187);
1872: note <= (-7791);
1873: note <= (-3203);
1874: note <= 467;
1875: note <= 2399;
1876: note <= 2279;
1877: note <= 377;
1878: note <= (-2531);
1879: note <= (-5378);
1880: note <= (-7094);
1881: note <= (-6910);
1882: note <= (-4563);
1883: note <= (-377);
1884: note <= 4815;
1885: note <= 9889;
1886: note <= 13722;
1887: note <= 15491;
1888: note <= 14886;
1889: note <= 12187;
1890: note <= 8192;
1891: note <= 3995;
1892: note <= 697;
1893: note <= (-893);
1894: note <= (-467);
1895: note <= 1697;
1896: note <= 4815;
1897: note <= 7815;
1898: note <= 9626;
1899: note <= 9474;
1900: note <= 7094;
1901: note <= 2814;
1902: note <= (-2531);
1903: note <= (-7815);
1904: note <= (-11910);
1905: note <= (-13985);
1906: note <= (-13722);
1907: note <= (-11395);
1908: note <= (-7791);
1909: note <= (-3995);
1910: note <= (-1098);
1911: note <= 101;
1912: note <= (-697);
1913: note <= (-3203);
1914: note <= (-6627);
1915: note <= (-9889);
1916: note <= (-11910);
1917: note <= (-11911);
1918: note <= (-9626);
1919: note <= (-5378);
1920: note <= 0;
1921: note <= 5378;
1922: note <= 9626;
1923: note <= 11911;
1924: note <= 11910;
1925: note <= 9889;
1926: note <= 6627;
1927: note <= 3203;
1928: note <= 697;
1929: note <= (-101);
1930: note <= 1098;
1931: note <= 3995;
1932: note <= 7791;
1933: note <= 11395;
1934: note <= 13722;
1935: note <= 13985;
1936: note <= 11910;
1937: note <= 7815;
1938: note <= 2531;
1939: note <= (-2814);
1940: note <= (-7094);
1941: note <= (-9474);
1942: note <= (-9626);
1943: note <= (-7815);
1944: note <= (-4815);
1945: note <= (-1697);
1946: note <= 467;
1947: note <= 893;
1948: note <= (-697);
1949: note <= (-3995);
1950: note <= (-8192);
1951: note <= (-12187);
1952: note <= (-14886);
1953: note <= (-15491);
1954: note <= (-13722);
1955: note <= (-9889);
1956: note <= (-4815);
1957: note <= 377;
1958: note <= 4563;
1959: note <= 6910;
1960: note <= 7094;
1961: note <= 5378;
1962: note <= 2531;
1963: note <= (-377);
1964: note <= (-2279);
1965: note <= (-2399);
1966: note <= (-467);
1967: note <= 3203;
1968: note <= 7791;
1969: note <= 12187;
1970: note <= 15286;
1971: note <= 16283;
1972: note <= 14886;
1973: note <= 11395;
1974: note <= 6627;
1975: note <= 1697;
1976: note <= (-2279);
1977: note <= (-4473);
1978: note <= (-4563);
1979: note <= (-2814);
1980: note <= 0;
1981: note <= 2814;
1982: note <= 4563;
1983: note <= 4473;
1984: note <= 2279;
1985: note <= (-1697);
1986: note <= (-6627);
1987: note <= (-11395);
1988: note <= (-14886);
1989: note <= (-16283);
1990: note <= (-15286);
1991: note <= (-12187);
1992: note <= (-7791);
1993: note <= (-3203);
1994: note <= 467;
1995: note <= 2399;
1996: note <= 2279;
1997: note <= 377;
1998: note <= (-2531);
1999: note <= (-5378);
2000: note <= (-7094);
2001: note <= (-6910);
2002: note <= (-4563);
2003: note <= (-377);
2004: note <= 4815;
2005: note <= 9889;
2006: note <= 13722;
2007: note <= 15491;
2008: note <= 14886;
2009: note <= 12187;
2010: note <= 8192;
2011: note <= 3995;
2012: note <= 697;
2013: note <= (-893);
2014: note <= (-467);
2015: note <= 1697;
2016: note <= 4815;
2017: note <= 7815;
2018: note <= 9626;
2019: note <= 9474;
2020: note <= 7094;
2021: note <= 2814;
2022: note <= (-2531);
2023: note <= (-7815);
2024: note <= (-11910);
2025: note <= (-13985);
2026: note <= (-13722);
2027: note <= (-11395);
2028: note <= (-7791);
2029: note <= (-3995);
2030: note <= (-1098);
2031: note <= 101;
2032: note <= (-697);
2033: note <= (-3203);
2034: note <= (-6627);
2035: note <= (-9889);
2036: note <= (-11910);
2037: note <= (-11911);
2038: note <= (-9626);
2039: note <= (-5378);
2040: note <= 0;
2041: note <= 5378;
2042: note <= 9626;
2043: note <= 11911;
2044: note <= 11910;
2045: note <= 9889;
2046: note <= 6627;
2047: note <= 3203;
2048: note <= 697;
2049: note <= (-101);
2050: note <= 1098;
2051: note <= 3995;
2052: note <= 7791;
2053: note <= 11395;
2054: note <= 13722;
2055: note <= 13985;
2056: note <= 11910;
2057: note <= 7815;
2058: note <= 2531;
2059: note <= (-2814);
2060: note <= (-7094);
2061: note <= (-9474);
2062: note <= (-9626);
2063: note <= (-7815);
2064: note <= (-4815);
2065: note <= (-1697);
2066: note <= 467;
2067: note <= 893;
2068: note <= (-697);
2069: note <= (-3995);
2070: note <= (-8192);
2071: note <= (-12187);
2072: note <= (-14886);
2073: note <= (-15491);
2074: note <= (-13722);
2075: note <= (-9889);
2076: note <= (-4815);
2077: note <= 377;
2078: note <= 4563;
2079: note <= 6910;
2080: note <= 7094;
2081: note <= 5378;
2082: note <= 2531;
2083: note <= (-377);
2084: note <= (-2279);
2085: note <= (-2399);
2086: note <= (-467);
2087: note <= 3203;
2088: note <= 7791;
2089: note <= 12187;
2090: note <= 15286;
2091: note <= 16283;
2092: note <= 14886;
2093: note <= 11395;
2094: note <= 6627;
2095: note <= 1697;
2096: note <= (-2279);
2097: note <= (-4473);
2098: note <= (-4563);
2099: note <= (-2814);
2100: note <= 0;
2101: note <= 2814;
2102: note <= 4563;
2103: note <= 4473;
2104: note <= 2279;
2105: note <= (-1697);
2106: note <= (-6627);
2107: note <= (-11395);
2108: note <= (-14886);
2109: note <= (-16283);
2110: note <= (-15286);
2111: note <= (-12187);
2112: note <= (-7791);
2113: note <= (-3203);
2114: note <= 467;
2115: note <= 2399;
2116: note <= 2279;
2117: note <= 377;
2118: note <= (-2531);
2119: note <= (-5378);
2120: note <= (-7094);
2121: note <= (-6910);
2122: note <= (-4563);
2123: note <= (-377);
2124: note <= 4815;
2125: note <= 9889;
2126: note <= 13722;
2127: note <= 15491;
2128: note <= 14886;
2129: note <= 12187;
2130: note <= 8192;
2131: note <= 3995;
2132: note <= 697;
2133: note <= (-893);
2134: note <= (-467);
2135: note <= 1697;
2136: note <= 4815;
2137: note <= 7815;
2138: note <= 9626;
2139: note <= 9474;
2140: note <= 7094;
2141: note <= 2814;
2142: note <= (-2531);
2143: note <= (-7815);
2144: note <= (-11910);
2145: note <= (-13985);
2146: note <= (-13722);
2147: note <= (-11395);
2148: note <= (-7791);
2149: note <= (-3995);
2150: note <= (-1098);
2151: note <= 101;
2152: note <= (-697);
2153: note <= (-3203);
2154: note <= (-6627);
2155: note <= (-9889);
2156: note <= (-11910);
2157: note <= (-11911);
2158: note <= (-9626);
2159: note <= (-5378);
2160: note <= 0;
2161: note <= 5378;
2162: note <= 9626;
2163: note <= 11911;
2164: note <= 11910;
2165: note <= 9889;
2166: note <= 6627;
2167: note <= 3203;
2168: note <= 697;
2169: note <= (-101);
2170: note <= 1098;
2171: note <= 3995;
2172: note <= 7791;
2173: note <= 11395;
2174: note <= 13722;
2175: note <= 13985;
2176: note <= 11910;
2177: note <= 7815;
2178: note <= 2531;
2179: note <= (-2814);
2180: note <= (-7094);
2181: note <= (-9474);
2182: note <= (-9626);
2183: note <= (-7815);
2184: note <= (-4815);
2185: note <= (-1697);
2186: note <= 467;
2187: note <= 893;
2188: note <= (-697);
2189: note <= (-3995);
2190: note <= (-8192);
2191: note <= (-12187);
2192: note <= (-14886);
2193: note <= (-15491);
2194: note <= (-13722);
2195: note <= (-9889);
2196: note <= (-4815);
2197: note <= 377;
2198: note <= 4563;
2199: note <= 6910;
2200: note <= 7094;
2201: note <= 5378;
2202: note <= 2531;
2203: note <= (-377);
2204: note <= (-2279);
2205: note <= (-2399);
2206: note <= (-467);
2207: note <= 3203;
2208: note <= 7791;
2209: note <= 12187;
2210: note <= 15286;
2211: note <= 16283;
2212: note <= 14886;
2213: note <= 11395;
2214: note <= 6627;
2215: note <= 1697;
2216: note <= (-2279);
2217: note <= (-4473);
2218: note <= (-4563);
2219: note <= (-2814);
2220: note <= 0;
2221: note <= 2814;
2222: note <= 4563;
2223: note <= 4473;
2224: note <= 2279;
2225: note <= (-1697);
2226: note <= (-6627);
2227: note <= (-11395);
2228: note <= (-14886);
2229: note <= (-16283);
2230: note <= (-15286);
2231: note <= (-12187);
2232: note <= (-7791);
2233: note <= (-3203);
2234: note <= 467;
2235: note <= 2399;
2236: note <= 2279;
2237: note <= 377;
2238: note <= (-2531);
2239: note <= (-5378);
2240: note <= (-7094);
2241: note <= (-6910);
2242: note <= (-4563);
2243: note <= (-377);
2244: note <= 4815;
2245: note <= 9889;
2246: note <= 13722;
2247: note <= 15491;
2248: note <= 14886;
2249: note <= 12187;
2250: note <= 8192;
2251: note <= 3995;
2252: note <= 697;
2253: note <= (-893);
2254: note <= (-467);
2255: note <= 1697;
2256: note <= 4815;
2257: note <= 7815;
2258: note <= 9626;
2259: note <= 9474;
2260: note <= 7094;
2261: note <= 2814;
2262: note <= (-2531);
2263: note <= (-7815);
2264: note <= (-11910);
2265: note <= (-13985);
2266: note <= (-13722);
2267: note <= (-11395);
2268: note <= (-7791);
2269: note <= (-3995);
2270: note <= (-1098);
2271: note <= 101;
2272: note <= (-697);
2273: note <= (-3203);
2274: note <= (-6627);
2275: note <= (-9889);
2276: note <= (-11910);
2277: note <= (-11911);
2278: note <= (-9626);
2279: note <= (-5378);
2280: note <= 0;
2281: note <= 5378;
2282: note <= 9626;
2283: note <= 11911;
2284: note <= 11910;
2285: note <= 9889;
2286: note <= 6627;
2287: note <= 3203;
2288: note <= 697;
2289: note <= (-101);
2290: note <= 1098;
2291: note <= 3995;
2292: note <= 7791;
2293: note <= 11395;
2294: note <= 13722;
2295: note <= 13985;
2296: note <= 11910;
2297: note <= 7815;
2298: note <= 2531;
2299: note <= (-2814);
2300: note <= (-7094);
2301: note <= (-9474);
2302: note <= (-9626);
2303: note <= (-7815);
2304: note <= (-4815);
2305: note <= (-1697);
2306: note <= 467;
2307: note <= 893;
2308: note <= (-697);
2309: note <= (-3995);
2310: note <= (-8192);
2311: note <= (-12187);
2312: note <= (-14886);
2313: note <= (-15491);
2314: note <= (-13722);
2315: note <= (-9889);
2316: note <= (-4815);
2317: note <= 377;
2318: note <= 4563;
2319: note <= 6910;
2320: note <= 7094;
2321: note <= 5378;
2322: note <= 2531;
2323: note <= (-377);
2324: note <= (-2279);
2325: note <= (-2399);
2326: note <= (-467);
2327: note <= 3203;
2328: note <= 7791;
2329: note <= 12187;
2330: note <= 15286;
2331: note <= 16283;
2332: note <= 14886;
2333: note <= 11395;
2334: note <= 6627;
2335: note <= 1697;
2336: note <= (-2279);
2337: note <= (-4473);
2338: note <= (-4563);
2339: note <= (-2814);
2340: note <= 0;
2341: note <= 2814;
2342: note <= 4563;
2343: note <= 4473;
2344: note <= 2279;
2345: note <= (-1697);
2346: note <= (-6627);
2347: note <= (-11395);
2348: note <= (-14886);
2349: note <= (-16283);
2350: note <= (-15286);
2351: note <= (-12187);
2352: note <= (-7791);
2353: note <= (-3203);
2354: note <= 467;
2355: note <= 2399;
2356: note <= 2279;
2357: note <= 377;
2358: note <= (-2531);
2359: note <= (-5378);
2360: note <= (-7094);
2361: note <= (-6910);
2362: note <= (-4563);
2363: note <= (-377);
2364: note <= 4815;
2365: note <= 9889;
2366: note <= 13722;
2367: note <= 15491;
2368: note <= 14886;
2369: note <= 12187;
2370: note <= 8192;
2371: note <= 3995;
2372: note <= 697;
2373: note <= (-893);
2374: note <= (-467);
2375: note <= 1697;
2376: note <= 4815;
2377: note <= 7815;
2378: note <= 9626;
2379: note <= 9474;
2380: note <= 7094;
2381: note <= 2814;
2382: note <= (-2531);
2383: note <= (-7815);
2384: note <= (-11910);
2385: note <= (-13985);
2386: note <= (-13722);
2387: note <= (-11395);
2388: note <= (-7791);
2389: note <= (-3995);
2390: note <= (-1098);
2391: note <= 101;
2392: note <= (-697);
2393: note <= (-3203);
2394: note <= (-6627);
2395: note <= (-9889);
2396: note <= (-11910);
2397: note <= (-11911);
2398: note <= (-9626);
2399: note <= (-5378);
2400: note <= 0;
2401: note <= 5378;
2402: note <= 9626;
2403: note <= 11911;
2404: note <= 11910;
2405: note <= 9889;
2406: note <= 6627;
2407: note <= 3203;
2408: note <= 697;
2409: note <= (-101);
2410: note <= 1098;
2411: note <= 3995;
2412: note <= 7791;
2413: note <= 11395;
2414: note <= 13722;
2415: note <= 13985;
2416: note <= 11910;
2417: note <= 7815;
2418: note <= 2531;
2419: note <= (-2814);
2420: note <= (-7094);
2421: note <= (-9474);
2422: note <= (-9626);
2423: note <= (-7815);
2424: note <= (-4815);
2425: note <= (-1697);
2426: note <= 467;
2427: note <= 893;
2428: note <= (-697);
2429: note <= (-3995);
2430: note <= (-8192);
2431: note <= (-12187);
2432: note <= (-14886);
2433: note <= (-15491);
2434: note <= (-13722);
2435: note <= (-9889);
2436: note <= (-4815);
2437: note <= 377;
2438: note <= 4563;
2439: note <= 6910;
2440: note <= 7094;
2441: note <= 5378;
2442: note <= 2531;
2443: note <= (-377);
2444: note <= (-2279);
2445: note <= (-2399);
2446: note <= (-467);
2447: note <= 3203;
2448: note <= 7791;
2449: note <= 12187;
2450: note <= 15286;
2451: note <= 16283;
2452: note <= 14886;
2453: note <= 11395;
2454: note <= 6627;
2455: note <= 1697;
2456: note <= (-2279);
2457: note <= (-4473);
2458: note <= (-4563);
2459: note <= (-2814);
2460: note <= 0;
2461: note <= 2814;
2462: note <= 4563;
2463: note <= 4473;
2464: note <= 2279;
2465: note <= (-1697);
2466: note <= (-6627);
2467: note <= (-11395);
2468: note <= (-14886);
2469: note <= (-16283);
2470: note <= (-15286);
2471: note <= (-12187);
2472: note <= (-7791);
2473: note <= (-3203);
2474: note <= 467;
2475: note <= 2399;
2476: note <= 2279;
2477: note <= 377;
2478: note <= (-2531);
2479: note <= (-5378);
2480: note <= (-7094);
2481: note <= (-6910);
2482: note <= (-4563);
2483: note <= (-377);
2484: note <= 4815;
2485: note <= 9889;
2486: note <= 13722;
2487: note <= 15491;
2488: note <= 14886;
2489: note <= 12187;
2490: note <= 8192;
2491: note <= 3995;
2492: note <= 697;
2493: note <= (-893);
2494: note <= (-467);
2495: note <= 1697;
2496: note <= 4815;
2497: note <= 7815;
2498: note <= 9626;
2499: note <= 9474;
2500: note <= 7094;
2501: note <= 2814;
2502: note <= (-2531);
2503: note <= (-7815);
2504: note <= (-11910);
2505: note <= (-13985);
2506: note <= (-13722);
2507: note <= (-11395);
2508: note <= (-7791);
2509: note <= (-3995);
2510: note <= (-1098);
2511: note <= 101;
2512: note <= (-697);
2513: note <= (-3203);
2514: note <= (-6627);
2515: note <= (-9889);
2516: note <= (-11910);
2517: note <= (-11911);
2518: note <= (-9626);
2519: note <= (-5378);
2520: note <= 0;
2521: note <= 5378;
2522: note <= 9626;
2523: note <= 11911;
2524: note <= 11910;
2525: note <= 9889;
2526: note <= 6627;
2527: note <= 3203;
2528: note <= 697;
2529: note <= (-101);
2530: note <= 1098;
2531: note <= 3995;
2532: note <= 7791;
2533: note <= 11395;
2534: note <= 13722;
2535: note <= 13985;
2536: note <= 11910;
2537: note <= 7815;
2538: note <= 2531;
2539: note <= (-2814);
2540: note <= (-7094);
2541: note <= (-9474);
2542: note <= (-9626);
2543: note <= (-7815);
2544: note <= (-4815);
2545: note <= (-1697);
2546: note <= 467;
2547: note <= 893;
2548: note <= (-697);
2549: note <= (-3995);
2550: note <= (-8192);
2551: note <= (-12187);
2552: note <= (-14886);
2553: note <= (-15491);
2554: note <= (-13722);
2555: note <= (-9889);
2556: note <= (-4815);
2557: note <= 377;
2558: note <= 4563;
2559: note <= 6910;
2560: note <= 7094;
2561: note <= 5378;
2562: note <= 2531;
2563: note <= (-377);
2564: note <= (-2279);
2565: note <= (-2399);
2566: note <= (-467);
2567: note <= 3203;
2568: note <= 7791;
2569: note <= 12187;
2570: note <= 15286;
2571: note <= 16283;
2572: note <= 14886;
2573: note <= 11395;
2574: note <= 6627;
2575: note <= 1697;
2576: note <= (-2279);
2577: note <= (-4473);
2578: note <= (-4563);
2579: note <= (-2814);
2580: note <= 0;
2581: note <= 2814;
2582: note <= 4563;
2583: note <= 4473;
2584: note <= 2279;
2585: note <= (-1697);
2586: note <= (-6627);
2587: note <= (-11395);
2588: note <= (-14886);
2589: note <= (-16283);
2590: note <= (-15286);
2591: note <= (-12187);
2592: note <= (-7791);
2593: note <= (-3203);
2594: note <= 467;
2595: note <= 2399;
2596: note <= 2279;
2597: note <= 377;
2598: note <= (-2531);
2599: note <= (-5378);
2600: note <= (-7094);
2601: note <= (-6910);
2602: note <= (-4563);
2603: note <= (-377);
2604: note <= 4815;
2605: note <= 9889;
2606: note <= 13722;
2607: note <= 15491;
2608: note <= 14886;
2609: note <= 12187;
2610: note <= 8192;
2611: note <= 3995;
2612: note <= 697;
2613: note <= (-893);
2614: note <= (-467);
2615: note <= 1697;
2616: note <= 4815;
2617: note <= 7815;
2618: note <= 9626;
2619: note <= 9474;
2620: note <= 7094;
2621: note <= 2814;
2622: note <= (-2531);
2623: note <= (-7815);
2624: note <= (-11910);
2625: note <= (-13985);
2626: note <= (-13722);
2627: note <= (-11395);
2628: note <= (-7791);
2629: note <= (-3995);
2630: note <= (-1098);
2631: note <= 101;
2632: note <= (-697);
2633: note <= (-3203);
2634: note <= (-6627);
2635: note <= (-9889);
2636: note <= (-11910);
2637: note <= (-11911);
2638: note <= (-9626);
2639: note <= (-5378);
2640: note <= 0;
2641: note <= 5378;
2642: note <= 9626;
2643: note <= 11911;
2644: note <= 11910;
2645: note <= 9889;
2646: note <= 6627;
2647: note <= 3203;
2648: note <= 697;
2649: note <= (-101);
2650: note <= 1098;
2651: note <= 3995;
2652: note <= 7791;
2653: note <= 11395;
2654: note <= 13722;
2655: note <= 13985;
2656: note <= 11910;
2657: note <= 7815;
2658: note <= 2531;
2659: note <= (-2814);
2660: note <= (-7094);
2661: note <= (-9474);
2662: note <= (-9626);
2663: note <= (-7815);
2664: note <= (-4815);
2665: note <= (-1697);
2666: note <= 467;
2667: note <= 893;
2668: note <= (-697);
2669: note <= (-3995);
2670: note <= (-8192);
2671: note <= (-12187);
2672: note <= (-14886);
2673: note <= (-15491);
2674: note <= (-13722);
2675: note <= (-9889);
2676: note <= (-4815);
2677: note <= 377;
2678: note <= 4563;
2679: note <= 6910;
2680: note <= 7094;
2681: note <= 5378;
2682: note <= 2531;
2683: note <= (-377);
2684: note <= (-2279);
2685: note <= (-2399);
2686: note <= (-467);
2687: note <= 3203;
2688: note <= 7791;
2689: note <= 12187;
2690: note <= 15286;
2691: note <= 16283;
2692: note <= 14886;
2693: note <= 11395;
2694: note <= 6627;
2695: note <= 1697;
2696: note <= (-2279);
2697: note <= (-4473);
2698: note <= (-4563);
2699: note <= (-2814);
2700: note <= 0;
2701: note <= 2814;
2702: note <= 4563;
2703: note <= 4473;
2704: note <= 2279;
2705: note <= (-1697);
2706: note <= (-6627);
2707: note <= (-11395);
2708: note <= (-14886);
2709: note <= (-16283);
2710: note <= (-15286);
2711: note <= (-12187);
2712: note <= (-7791);
2713: note <= (-3203);
2714: note <= 467;
2715: note <= 2399;
2716: note <= 2279;
2717: note <= 377;
2718: note <= (-2531);
2719: note <= (-5378);
2720: note <= (-7094);
2721: note <= (-6910);
2722: note <= (-4563);
2723: note <= (-377);
2724: note <= 4815;
2725: note <= 9889;
2726: note <= 13722;
2727: note <= 15491;
2728: note <= 14886;
2729: note <= 12187;
2730: note <= 8192;
2731: note <= 3995;
2732: note <= 697;
2733: note <= (-893);
2734: note <= (-467);
2735: note <= 1697;
2736: note <= 4815;
2737: note <= 7815;
2738: note <= 9626;
2739: note <= 9474;
2740: note <= 7094;
2741: note <= 2814;
2742: note <= (-2531);
2743: note <= (-7815);
2744: note <= (-11910);
2745: note <= (-13985);
2746: note <= (-13722);
2747: note <= (-11395);
2748: note <= (-7791);
2749: note <= (-3995);
2750: note <= (-1098);
2751: note <= 101;
2752: note <= (-697);
2753: note <= (-3203);
2754: note <= (-6627);
2755: note <= (-9889);
2756: note <= (-11910);
2757: note <= (-11911);
2758: note <= (-9626);
2759: note <= (-5378);
2760: note <= 0;
2761: note <= 5378;
2762: note <= 9626;
2763: note <= 11911;
2764: note <= 11910;
2765: note <= 9889;
2766: note <= 6627;
2767: note <= 3203;
2768: note <= 697;
2769: note <= (-101);
2770: note <= 1098;
2771: note <= 3995;
2772: note <= 7791;
2773: note <= 11395;
2774: note <= 13722;
2775: note <= 13985;
2776: note <= 11910;
2777: note <= 7815;
2778: note <= 2531;
2779: note <= (-2814);
2780: note <= (-7094);
2781: note <= (-9474);
2782: note <= (-9626);
2783: note <= (-7815);
2784: note <= (-4815);
2785: note <= (-1697);
2786: note <= 467;
2787: note <= 893;
2788: note <= (-697);
2789: note <= (-3995);
2790: note <= (-8192);
2791: note <= (-12187);
2792: note <= (-14886);
2793: note <= (-15491);
2794: note <= (-13722);
2795: note <= (-9889);
2796: note <= (-4815);
2797: note <= 377;
2798: note <= 4563;
2799: note <= 6910;
2800: note <= 7094;
2801: note <= 5378;
2802: note <= 2531;
2803: note <= (-377);
2804: note <= (-2279);
2805: note <= (-2399);
2806: note <= (-467);
2807: note <= 3203;
2808: note <= 7791;
2809: note <= 12187;
2810: note <= 15286;
2811: note <= 16283;
2812: note <= 14886;
2813: note <= 11395;
2814: note <= 6627;
2815: note <= 1697;
2816: note <= (-2279);
2817: note <= (-4473);
2818: note <= (-4563);
2819: note <= (-2814);
2820: note <= 0;
2821: note <= 2814;
2822: note <= 4563;
2823: note <= 4473;
2824: note <= 2279;
2825: note <= (-1697);
2826: note <= (-6627);
2827: note <= (-11395);
2828: note <= (-14886);
2829: note <= (-16283);
2830: note <= (-15286);
2831: note <= (-12187);
2832: note <= (-7791);
2833: note <= (-3203);
2834: note <= 467;
2835: note <= 2399;
2836: note <= 2279;
2837: note <= 377;
2838: note <= (-2531);
2839: note <= (-5378);
2840: note <= (-7094);
2841: note <= (-6910);
2842: note <= (-4563);
2843: note <= (-377);
2844: note <= 4815;
2845: note <= 9889;
2846: note <= 13722;
2847: note <= 15491;
2848: note <= 14886;
2849: note <= 12187;
2850: note <= 8192;
2851: note <= 3995;
2852: note <= 697;
2853: note <= (-893);
2854: note <= (-467);
2855: note <= 1697;
2856: note <= 4815;
2857: note <= 7815;
2858: note <= 9626;
2859: note <= 9474;
2860: note <= 7094;
2861: note <= 2814;
2862: note <= (-2531);
2863: note <= (-7815);
2864: note <= (-11910);
2865: note <= (-13985);
2866: note <= (-13722);
2867: note <= (-11395);
2868: note <= (-7791);
2869: note <= (-3995);
2870: note <= (-1098);
2871: note <= 101;
2872: note <= (-697);
2873: note <= (-3203);
2874: note <= (-6627);
2875: note <= (-9889);
2876: note <= (-11910);
2877: note <= (-11911);
2878: note <= (-9626);
2879: note <= (-5378);
2880: note <= 0;
2881: note <= 5378;
2882: note <= 9626;
2883: note <= 11911;
2884: note <= 11910;
2885: note <= 9889;
2886: note <= 6627;
2887: note <= 3203;
2888: note <= 697;
2889: note <= (-101);
2890: note <= 1098;
2891: note <= 3995;
2892: note <= 7791;
2893: note <= 11395;
2894: note <= 13722;
2895: note <= 13985;
2896: note <= 11910;
2897: note <= 7815;
2898: note <= 2531;
2899: note <= (-2814);
2900: note <= (-7094);
2901: note <= (-9474);
2902: note <= (-9626);
2903: note <= (-7815);
2904: note <= (-4815);
2905: note <= (-1697);
2906: note <= 467;
2907: note <= 893;
2908: note <= (-697);
2909: note <= (-3995);
2910: note <= (-8192);
2911: note <= (-12187);
2912: note <= (-14886);
2913: note <= (-15491);
2914: note <= (-13722);
2915: note <= (-9889);
2916: note <= (-4815);
2917: note <= 377;
2918: note <= 4563;
2919: note <= 6910;
2920: note <= 7094;
2921: note <= 5378;
2922: note <= 2531;
2923: note <= (-377);
2924: note <= (-2279);
2925: note <= (-2399);
2926: note <= (-467);
2927: note <= 3203;
2928: note <= 7791;
2929: note <= 12187;
2930: note <= 15286;
2931: note <= 16283;
2932: note <= 14886;
2933: note <= 11395;
2934: note <= 6627;
2935: note <= 1697;
2936: note <= (-2279);
2937: note <= (-4473);
2938: note <= (-4563);
2939: note <= (-2814);
2940: note <= 0;
2941: note <= 2814;
2942: note <= 4563;
2943: note <= 4473;
2944: note <= 2279;
2945: note <= (-1697);
2946: note <= (-6627);
2947: note <= (-11395);
2948: note <= (-14886);
2949: note <= (-16283);
2950: note <= (-15286);
2951: note <= (-12187);
2952: note <= (-7791);
2953: note <= (-3203);
2954: note <= 467;
2955: note <= 2399;
2956: note <= 2279;
2957: note <= 377;
2958: note <= (-2531);
2959: note <= (-5378);
2960: note <= (-7094);
2961: note <= (-6910);
2962: note <= (-4563);
2963: note <= (-377);
2964: note <= 4815;
2965: note <= 9889;
2966: note <= 13722;
2967: note <= 15491;
2968: note <= 14886;
2969: note <= 12187;
2970: note <= 8192;
2971: note <= 3995;
2972: note <= 697;
2973: note <= (-893);
2974: note <= (-467);
2975: note <= 1697;
2976: note <= 4815;
2977: note <= 7815;
2978: note <= 9626;
2979: note <= 9474;
2980: note <= 7094;
2981: note <= 2814;
2982: note <= (-2531);
2983: note <= (-7815);
2984: note <= (-11910);
2985: note <= (-13985);
2986: note <= (-13722);
2987: note <= (-11395);
2988: note <= (-7791);
2989: note <= (-3995);
2990: note <= (-1098);
2991: note <= 101;
2992: note <= (-697);
2993: note <= (-3203);
2994: note <= (-6627);
2995: note <= (-9889);
2996: note <= (-11910);
2997: note <= (-11911);
2998: note <= (-9626);
2999: note <= (-5378);
3000: note <= 0;
3001: note <= 5378;
3002: note <= 9626;
3003: note <= 11911;
3004: note <= 11910;
3005: note <= 9889;
3006: note <= 6627;
3007: note <= 3203;
3008: note <= 697;
3009: note <= (-101);
3010: note <= 1098;
3011: note <= 3995;
3012: note <= 7791;
3013: note <= 11395;
3014: note <= 13722;
3015: note <= 13985;
3016: note <= 11910;
3017: note <= 7815;
3018: note <= 2531;
3019: note <= (-2814);
3020: note <= (-7094);
3021: note <= (-9474);
3022: note <= (-9626);
3023: note <= (-7815);
3024: note <= (-4815);
3025: note <= (-1697);
3026: note <= 467;
3027: note <= 893;
3028: note <= (-697);
3029: note <= (-3995);
3030: note <= (-8192);
3031: note <= (-12187);
3032: note <= (-14886);
3033: note <= (-15491);
3034: note <= (-13722);
3035: note <= (-9889);
3036: note <= (-4815);
3037: note <= 377;
3038: note <= 4563;
3039: note <= 6910;
3040: note <= 7094;
3041: note <= 5378;
3042: note <= 2531;
3043: note <= (-377);
3044: note <= (-2279);
3045: note <= (-2399);
3046: note <= (-467);
3047: note <= 3203;
3048: note <= 7791;
3049: note <= 12187;
3050: note <= 15286;
3051: note <= 16283;
3052: note <= 14886;
3053: note <= 11395;
3054: note <= 6627;
3055: note <= 1697;
3056: note <= (-2279);
3057: note <= (-4473);
3058: note <= (-4563);
3059: note <= (-2814);
3060: note <= 0;
3061: note <= 2814;
3062: note <= 4563;
3063: note <= 4473;
3064: note <= 2279;
3065: note <= (-1697);
3066: note <= (-6627);
3067: note <= (-11395);
3068: note <= (-14886);
3069: note <= (-16283);
3070: note <= (-15286);
3071: note <= (-12187);
3072: note <= (-7791);
3073: note <= (-3203);
3074: note <= 467;
3075: note <= 2399;
3076: note <= 2279;
3077: note <= 377;
3078: note <= (-2531);
3079: note <= (-5378);
3080: note <= (-7094);
3081: note <= (-6910);
3082: note <= (-4563);
3083: note <= (-377);
3084: note <= 4815;
3085: note <= 9889;
3086: note <= 13722;
3087: note <= 15491;
3088: note <= 14886;
3089: note <= 12187;
3090: note <= 8192;
3091: note <= 3995;
3092: note <= 697;
3093: note <= (-893);
3094: note <= (-467);
3095: note <= 1697;
3096: note <= 4815;
3097: note <= 7815;
3098: note <= 9626;
3099: note <= 9474;
3100: note <= 7094;
3101: note <= 2814;
3102: note <= (-2531);
3103: note <= (-7815);
3104: note <= (-11910);
3105: note <= (-13985);
3106: note <= (-13722);
3107: note <= (-11395);
3108: note <= (-7791);
3109: note <= (-3995);
3110: note <= (-1098);
3111: note <= 101;
3112: note <= (-697);
3113: note <= (-3203);
3114: note <= (-6627);
3115: note <= (-9889);
3116: note <= (-11910);
3117: note <= (-11911);
3118: note <= (-9626);
3119: note <= (-5378);
3120: note <= 0;
3121: note <= 5378;
3122: note <= 9626;
3123: note <= 11911;
3124: note <= 11910;
3125: note <= 9889;
3126: note <= 6627;
3127: note <= 3203;
3128: note <= 697;
3129: note <= (-101);
3130: note <= 1098;
3131: note <= 3995;
3132: note <= 7791;
3133: note <= 11395;
3134: note <= 13722;
3135: note <= 13985;
3136: note <= 11910;
3137: note <= 7815;
3138: note <= 2531;
3139: note <= (-2814);
3140: note <= (-7094);
3141: note <= (-9474);
3142: note <= (-9626);
3143: note <= (-7815);
3144: note <= (-4815);
3145: note <= (-1697);
3146: note <= 467;
3147: note <= 893;
3148: note <= (-697);
3149: note <= (-3995);
3150: note <= (-8192);
3151: note <= (-12187);
3152: note <= (-14886);
3153: note <= (-15491);
3154: note <= (-13722);
3155: note <= (-9889);
3156: note <= (-4815);
3157: note <= 377;
3158: note <= 4563;
3159: note <= 6910;
3160: note <= 7094;
3161: note <= 5378;
3162: note <= 2531;
3163: note <= (-377);
3164: note <= (-2279);
3165: note <= (-2399);
3166: note <= (-467);
3167: note <= 3203;
3168: note <= 7791;
3169: note <= 12187;
3170: note <= 15286;
3171: note <= 16283;
3172: note <= 14886;
3173: note <= 11395;
3174: note <= 6627;
3175: note <= 1697;
3176: note <= (-2279);
3177: note <= (-4473);
3178: note <= (-4563);
3179: note <= (-2814);
3180: note <= 0;
3181: note <= 2814;
3182: note <= 4563;
3183: note <= 4473;
3184: note <= 2279;
3185: note <= (-1697);
3186: note <= (-6627);
3187: note <= (-11395);
3188: note <= (-14886);
3189: note <= (-16283);
3190: note <= (-15286);
3191: note <= (-12187);
3192: note <= (-7791);
3193: note <= (-3203);
3194: note <= 467;
3195: note <= 2399;
3196: note <= 2279;
3197: note <= 377;
3198: note <= (-2531);
3199: note <= (-5378);
3200: note <= (-7094);
3201: note <= (-6910);
3202: note <= (-4563);
3203: note <= (-377);
3204: note <= 4815;
3205: note <= 9889;
3206: note <= 13722;
3207: note <= 15491;
3208: note <= 14886;
3209: note <= 12187;
3210: note <= 8192;
3211: note <= 3995;
3212: note <= 697;
3213: note <= (-893);
3214: note <= (-467);
3215: note <= 1697;
3216: note <= 4815;
3217: note <= 7815;
3218: note <= 9626;
3219: note <= 9474;
3220: note <= 7094;
3221: note <= 2814;
3222: note <= (-2531);
3223: note <= (-7815);
3224: note <= (-11910);
3225: note <= (-13985);
3226: note <= (-13722);
3227: note <= (-11395);
3228: note <= (-7791);
3229: note <= (-3995);
3230: note <= (-1098);
3231: note <= 101;
3232: note <= (-697);
3233: note <= (-3203);
3234: note <= (-6627);
3235: note <= (-9889);
3236: note <= (-11910);
3237: note <= (-11911);
3238: note <= (-9626);
3239: note <= (-5378);
3240: note <= 0;
3241: note <= 5378;
3242: note <= 9626;
3243: note <= 11911;
3244: note <= 11910;
3245: note <= 9889;
3246: note <= 6627;
3247: note <= 3203;
3248: note <= 697;
3249: note <= (-101);
3250: note <= 1098;
3251: note <= 3995;
3252: note <= 7791;
3253: note <= 11395;
3254: note <= 13722;
3255: note <= 13985;
3256: note <= 11910;
3257: note <= 7815;
3258: note <= 2531;
3259: note <= (-2814);
3260: note <= (-7094);
3261: note <= (-9474);
3262: note <= (-9626);
3263: note <= (-7815);
3264: note <= (-4815);
3265: note <= (-1697);
3266: note <= 467;
3267: note <= 893;
3268: note <= (-697);
3269: note <= (-3995);
3270: note <= (-8192);
3271: note <= (-12187);
3272: note <= (-14886);
3273: note <= (-15491);
3274: note <= (-13722);
3275: note <= (-9889);
3276: note <= (-4815);
3277: note <= 377;
3278: note <= 4563;
3279: note <= 6910;
3280: note <= 7094;
3281: note <= 5378;
3282: note <= 2531;
3283: note <= (-377);
3284: note <= (-2279);
3285: note <= (-2399);
3286: note <= (-467);
3287: note <= 3203;
3288: note <= 7791;
3289: note <= 12187;
3290: note <= 15286;
3291: note <= 16283;
3292: note <= 14886;
3293: note <= 11395;
3294: note <= 6627;
3295: note <= 1697;
3296: note <= (-2279);
3297: note <= (-4473);
3298: note <= (-4563);
3299: note <= (-2814);
3300: note <= 0;
3301: note <= 2814;
3302: note <= 4563;
3303: note <= 4473;
3304: note <= 2279;
3305: note <= (-1697);
3306: note <= (-6627);
3307: note <= (-11395);
3308: note <= (-14886);
3309: note <= (-16283);
3310: note <= (-15286);
3311: note <= (-12187);
3312: note <= (-7791);
3313: note <= (-3203);
3314: note <= 467;
3315: note <= 2399;
3316: note <= 2279;
3317: note <= 377;
3318: note <= (-2531);
3319: note <= (-5378);
3320: note <= (-7094);
3321: note <= (-6910);
3322: note <= (-4563);
3323: note <= (-377);
3324: note <= 4815;
3325: note <= 9889;
3326: note <= 13722;
3327: note <= 15491;
3328: note <= 14886;
3329: note <= 12187;
3330: note <= 8192;
3331: note <= 3995;
3332: note <= 697;
3333: note <= (-893);
3334: note <= (-467);
3335: note <= 1697;
3336: note <= 4815;
3337: note <= 7815;
3338: note <= 9626;
3339: note <= 9474;
3340: note <= 7094;
3341: note <= 2814;
3342: note <= (-2531);
3343: note <= (-7815);
3344: note <= (-11910);
3345: note <= (-13985);
3346: note <= (-13722);
3347: note <= (-11395);
3348: note <= (-7791);
3349: note <= (-3995);
3350: note <= (-1098);
3351: note <= 101;
3352: note <= (-697);
3353: note <= (-3203);
3354: note <= (-6627);
3355: note <= (-9889);
3356: note <= (-11910);
3357: note <= (-11911);
3358: note <= (-9626);
3359: note <= (-5378);
3360: note <= 0;
3361: note <= 5378;
3362: note <= 9626;
3363: note <= 11911;
3364: note <= 11910;
3365: note <= 9889;
3366: note <= 6627;
3367: note <= 3203;
3368: note <= 697;
3369: note <= (-101);
3370: note <= 1098;
3371: note <= 3995;
3372: note <= 7791;
3373: note <= 11395;
3374: note <= 13722;
3375: note <= 13985;
3376: note <= 11910;
3377: note <= 7815;
3378: note <= 2531;
3379: note <= (-2814);
3380: note <= (-7094);
3381: note <= (-9474);
3382: note <= (-9626);
3383: note <= (-7815);
3384: note <= (-4815);
3385: note <= (-1697);
3386: note <= 467;
3387: note <= 893;
3388: note <= (-697);
3389: note <= (-3995);
3390: note <= (-8192);
3391: note <= (-12187);
3392: note <= (-14886);
3393: note <= (-15491);
3394: note <= (-13722);
3395: note <= (-9889);
3396: note <= (-4815);
3397: note <= 377;
3398: note <= 4563;
3399: note <= 6910;
3400: note <= 7094;
3401: note <= 5378;
3402: note <= 2531;
3403: note <= (-377);
3404: note <= (-2279);
3405: note <= (-2399);
3406: note <= (-467);
3407: note <= 3203;
3408: note <= 7791;
3409: note <= 12187;
3410: note <= 15286;
3411: note <= 16283;
3412: note <= 14886;
3413: note <= 11395;
3414: note <= 6627;
3415: note <= 1697;
3416: note <= (-2279);
3417: note <= (-4473);
3418: note <= (-4563);
3419: note <= (-2814);
3420: note <= 0;
3421: note <= 2814;
3422: note <= 4563;
3423: note <= 4473;
3424: note <= 2279;
3425: note <= (-1697);
3426: note <= (-6627);
3427: note <= (-11395);
3428: note <= (-14886);
3429: note <= (-16283);
3430: note <= (-15286);
3431: note <= (-12187);
3432: note <= (-7791);
3433: note <= (-3203);
3434: note <= 467;
3435: note <= 2399;
3436: note <= 2279;
3437: note <= 377;
3438: note <= (-2531);
3439: note <= (-5378);
3440: note <= (-7094);
3441: note <= (-6910);
3442: note <= (-4563);
3443: note <= (-377);
3444: note <= 4815;
3445: note <= 9889;
3446: note <= 13722;
3447: note <= 15491;
3448: note <= 14886;
3449: note <= 12187;
3450: note <= 8192;
3451: note <= 3995;
3452: note <= 697;
3453: note <= (-893);
3454: note <= (-467);
3455: note <= 1697;
3456: note <= 4815;
3457: note <= 7815;
3458: note <= 9626;
3459: note <= 9474;
3460: note <= 7094;
3461: note <= 2814;
3462: note <= (-2531);
3463: note <= (-7815);
3464: note <= (-11910);
3465: note <= (-13985);
3466: note <= (-13722);
3467: note <= (-11395);
3468: note <= (-7791);
3469: note <= (-3995);
3470: note <= (-1098);
3471: note <= 101;
3472: note <= (-697);
3473: note <= (-3203);
3474: note <= (-6627);
3475: note <= (-9889);
3476: note <= (-11910);
3477: note <= (-11911);
3478: note <= (-9626);
3479: note <= (-5378);
3480: note <= 0;
3481: note <= 5378;
3482: note <= 9626;
3483: note <= 11911;
3484: note <= 11910;
3485: note <= 9889;
3486: note <= 6627;
3487: note <= 3203;
3488: note <= 697;
3489: note <= (-101);
3490: note <= 1098;
3491: note <= 3995;
3492: note <= 7791;
3493: note <= 11395;
3494: note <= 13722;
3495: note <= 13985;
3496: note <= 11910;
3497: note <= 7815;
3498: note <= 2531;
3499: note <= (-2814);
3500: note <= (-7094);
3501: note <= (-9474);
3502: note <= (-9626);
3503: note <= (-7815);
3504: note <= (-4815);
3505: note <= (-1697);
3506: note <= 467;
3507: note <= 893;
3508: note <= (-697);
3509: note <= (-3995);
3510: note <= (-8192);
3511: note <= (-12187);
3512: note <= (-14886);
3513: note <= (-15491);
3514: note <= (-13722);
3515: note <= (-9889);
3516: note <= (-4815);
3517: note <= 377;
3518: note <= 4563;
3519: note <= 6910;
3520: note <= 7094;
3521: note <= 5378;
3522: note <= 2531;
3523: note <= (-377);
3524: note <= (-2279);
3525: note <= (-2399);
3526: note <= (-467);
3527: note <= 3203;
3528: note <= 7791;
3529: note <= 12187;
3530: note <= 15286;
3531: note <= 16283;
3532: note <= 14886;
3533: note <= 11395;
3534: note <= 6627;
3535: note <= 1697;
3536: note <= (-2279);
3537: note <= (-4473);
3538: note <= (-4563);
3539: note <= (-2814);
3540: note <= 0;
3541: note <= 2814;
3542: note <= 4563;
3543: note <= 4473;
3544: note <= 2279;
3545: note <= (-1697);
3546: note <= (-6627);
3547: note <= (-11395);
3548: note <= (-14886);
3549: note <= (-16283);
3550: note <= (-15286);
3551: note <= (-12187);
3552: note <= (-7791);
3553: note <= (-3203);
3554: note <= 467;
3555: note <= 2399;
3556: note <= 2279;
3557: note <= 377;
3558: note <= (-2531);
3559: note <= (-5378);
3560: note <= (-7094);
3561: note <= (-6910);
3562: note <= (-4563);
3563: note <= (-377);
3564: note <= 4815;
3565: note <= 9889;
3566: note <= 13722;
3567: note <= 15491;
3568: note <= 14886;
3569: note <= 12187;
3570: note <= 8192;
3571: note <= 3995;
3572: note <= 697;
3573: note <= (-893);
3574: note <= (-467);
3575: note <= 1697;
3576: note <= 4815;
3577: note <= 7815;
3578: note <= 9626;
3579: note <= 9474;
3580: note <= 7094;
3581: note <= 2814;
3582: note <= (-2531);
3583: note <= (-7815);
3584: note <= (-11910);
3585: note <= (-13985);
3586: note <= (-13722);
3587: note <= (-11395);
3588: note <= (-7791);
3589: note <= (-3995);
3590: note <= (-1098);
3591: note <= 101;
3592: note <= (-697);
3593: note <= (-3203);
3594: note <= (-6627);
3595: note <= (-9889);
3596: note <= (-11910);
3597: note <= (-11911);
3598: note <= (-9626);
3599: note <= (-5378);
3600: note <= 0;
3601: note <= 5378;
3602: note <= 9626;
3603: note <= 11911;
3604: note <= 11910;
3605: note <= 9889;
3606: note <= 6627;
3607: note <= 3203;
3608: note <= 697;
3609: note <= (-101);
3610: note <= 1098;
3611: note <= 3995;
3612: note <= 7791;
3613: note <= 11395;
3614: note <= 13722;
3615: note <= 13985;
3616: note <= 11910;
3617: note <= 7815;
3618: note <= 2531;
3619: note <= (-2814);
3620: note <= (-7094);
3621: note <= (-9474);
3622: note <= (-9626);
3623: note <= (-7815);
3624: note <= (-4815);
3625: note <= (-1697);
3626: note <= 467;
3627: note <= 893;
3628: note <= (-697);
3629: note <= (-3995);
3630: note <= (-8192);
3631: note <= (-12187);
3632: note <= (-14886);
3633: note <= (-15491);
3634: note <= (-13722);
3635: note <= (-9889);
3636: note <= (-4815);
3637: note <= 377;
3638: note <= 4563;
3639: note <= 6910;
3640: note <= 7094;
3641: note <= 5378;
3642: note <= 2531;
3643: note <= (-377);
3644: note <= (-2279);
3645: note <= (-2399);
3646: note <= (-467);
3647: note <= 3203;
3648: note <= 7791;
3649: note <= 12187;
3650: note <= 15286;
3651: note <= 16283;
3652: note <= 14886;
3653: note <= 11395;
3654: note <= 6627;
3655: note <= 1697;
3656: note <= (-2279);
3657: note <= (-4473);
3658: note <= (-4563);
3659: note <= (-2814);
3660: note <= 0;
3661: note <= 2814;
3662: note <= 4563;
3663: note <= 4473;
3664: note <= 2279;
3665: note <= (-1697);
3666: note <= (-6627);
3667: note <= (-11395);
3668: note <= (-14886);
3669: note <= (-16283);
3670: note <= (-15286);
3671: note <= (-12187);
3672: note <= (-7791);
3673: note <= (-3203);
3674: note <= 467;
3675: note <= 2399;
3676: note <= 2279;
3677: note <= 377;
3678: note <= (-2531);
3679: note <= (-5378);
3680: note <= (-7094);
3681: note <= (-6910);
3682: note <= (-4563);
3683: note <= (-377);
3684: note <= 4815;
3685: note <= 9889;
3686: note <= 13722;
3687: note <= 15491;
3688: note <= 14886;
3689: note <= 12187;
3690: note <= 8192;
3691: note <= 3995;
3692: note <= 697;
3693: note <= (-893);
3694: note <= (-467);
3695: note <= 1697;
3696: note <= 4815;
3697: note <= 7815;
3698: note <= 9626;
3699: note <= 9474;
3700: note <= 7094;
3701: note <= 2814;
3702: note <= (-2531);
3703: note <= (-7815);
3704: note <= (-11910);
3705: note <= (-13985);
3706: note <= (-13722);
3707: note <= (-11395);
3708: note <= (-7791);
3709: note <= (-3995);
3710: note <= (-1098);
3711: note <= 101;
3712: note <= (-697);
3713: note <= (-3203);
3714: note <= (-6627);
3715: note <= (-9889);
3716: note <= (-11910);
3717: note <= (-11911);
3718: note <= (-9626);
3719: note <= (-5378);
3720: note <= 0;
3721: note <= 5378;
3722: note <= 9626;
3723: note <= 11911;
3724: note <= 11910;
3725: note <= 9889;
3726: note <= 6627;
3727: note <= 3203;
3728: note <= 697;
3729: note <= (-101);
3730: note <= 1098;
3731: note <= 3995;
3732: note <= 7791;
3733: note <= 11395;
3734: note <= 13722;
3735: note <= 13985;
3736: note <= 11910;
3737: note <= 7815;
3738: note <= 2531;
3739: note <= (-2814);
3740: note <= (-7094);
3741: note <= (-9474);
3742: note <= (-9626);
3743: note <= (-7815);
3744: note <= (-4815);
3745: note <= (-1697);
3746: note <= 467;
3747: note <= 893;
3748: note <= (-697);
3749: note <= (-3995);
3750: note <= (-8192);
3751: note <= (-12187);
3752: note <= (-14886);
3753: note <= (-15491);
3754: note <= (-13722);
3755: note <= (-9889);
3756: note <= (-4815);
3757: note <= 377;
3758: note <= 4563;
3759: note <= 6910;
3760: note <= 7094;
3761: note <= 5378;
3762: note <= 2531;
3763: note <= (-377);
3764: note <= (-2279);
3765: note <= (-2399);
3766: note <= (-467);
3767: note <= 3203;
3768: note <= 7791;
3769: note <= 12187;
3770: note <= 15286;
3771: note <= 16283;
3772: note <= 14886;
3773: note <= 11395;
3774: note <= 6627;
3775: note <= 1697;
3776: note <= (-2279);
3777: note <= (-4473);
3778: note <= (-4563);
3779: note <= (-2814);
3780: note <= 0;
3781: note <= 2814;
3782: note <= 4563;
3783: note <= 4473;
3784: note <= 2279;
3785: note <= (-1697);
3786: note <= (-6627);
3787: note <= (-11395);
3788: note <= (-14886);
3789: note <= (-16283);
3790: note <= (-15286);
3791: note <= (-12187);
3792: note <= (-7791);
3793: note <= (-3203);
3794: note <= 467;
3795: note <= 2399;
3796: note <= 2279;
3797: note <= 377;
3798: note <= (-2531);
3799: note <= (-5378);
3800: note <= (-7094);
3801: note <= (-6910);
3802: note <= (-4563);
3803: note <= (-377);
3804: note <= 4815;
3805: note <= 9889;
3806: note <= 13722;
3807: note <= 15491;
3808: note <= 14886;
3809: note <= 12187;
3810: note <= 8192;
3811: note <= 3995;
3812: note <= 697;
3813: note <= (-893);
3814: note <= (-467);
3815: note <= 1697;
3816: note <= 4815;
3817: note <= 7815;
3818: note <= 9626;
3819: note <= 9474;
3820: note <= 7094;
3821: note <= 2814;
3822: note <= (-2531);
3823: note <= (-7815);
3824: note <= (-11910);
3825: note <= (-13985);
3826: note <= (-13722);
3827: note <= (-11395);
3828: note <= (-7791);
3829: note <= (-3995);
3830: note <= (-1098);
3831: note <= 101;
3832: note <= (-697);
3833: note <= (-3203);
3834: note <= (-6627);
3835: note <= (-9889);
3836: note <= (-11910);
3837: note <= (-11911);
3838: note <= (-9626);
3839: note <= (-5378);
3840: note <= 0;
3841: note <= 5378;
3842: note <= 9626;
3843: note <= 11911;
3844: note <= 11910;
3845: note <= 9889;
3846: note <= 6627;
3847: note <= 3203;
3848: note <= 697;
3849: note <= (-101);
3850: note <= 1098;
3851: note <= 3995;
3852: note <= 7791;
3853: note <= 11395;
3854: note <= 13722;
3855: note <= 13985;
3856: note <= 11910;
3857: note <= 7815;
3858: note <= 2531;
3859: note <= (-2814);
3860: note <= (-7094);
3861: note <= (-9474);
3862: note <= (-9626);
3863: note <= (-7815);
3864: note <= (-4815);
3865: note <= (-1697);
3866: note <= 467;
3867: note <= 893;
3868: note <= (-697);
3869: note <= (-3995);
3870: note <= (-8192);
3871: note <= (-12187);
3872: note <= (-14886);
3873: note <= (-15491);
3874: note <= (-13722);
3875: note <= (-9889);
3876: note <= (-4815);
3877: note <= 377;
3878: note <= 4563;
3879: note <= 6910;
3880: note <= 7094;
3881: note <= 5378;
3882: note <= 2531;
3883: note <= (-377);
3884: note <= (-2279);
3885: note <= (-2399);
3886: note <= (-467);
3887: note <= 3203;
3888: note <= 7791;
3889: note <= 12187;
3890: note <= 15286;
3891: note <= 16283;
3892: note <= 14886;
3893: note <= 11395;
3894: note <= 6627;
3895: note <= 1697;
3896: note <= (-2279);
3897: note <= (-4473);
3898: note <= (-4563);
3899: note <= (-2814);
3900: note <= 0;
3901: note <= 2814;
3902: note <= 4563;
3903: note <= 4473;
3904: note <= 2279;
3905: note <= (-1697);
3906: note <= (-6627);
3907: note <= (-11395);
3908: note <= (-14886);
3909: note <= (-16283);
3910: note <= (-15286);
3911: note <= (-12187);
3912: note <= (-7791);
3913: note <= (-3203);
3914: note <= 467;
3915: note <= 2399;
3916: note <= 2279;
3917: note <= 377;
3918: note <= (-2531);
3919: note <= (-5378);
3920: note <= (-7094);
3921: note <= (-6910);
3922: note <= (-4563);
3923: note <= (-377);
3924: note <= 4815;
3925: note <= 9889;
3926: note <= 13722;
3927: note <= 15491;
3928: note <= 14886;
3929: note <= 12187;
3930: note <= 8192;
3931: note <= 3995;
3932: note <= 697;
3933: note <= (-893);
3934: note <= (-467);
3935: note <= 1697;
3936: note <= 4815;
3937: note <= 7815;
3938: note <= 9626;
3939: note <= 9474;
3940: note <= 7094;
3941: note <= 2814;
3942: note <= (-2531);
3943: note <= (-7815);
3944: note <= (-11910);
3945: note <= (-13985);
3946: note <= (-13722);
3947: note <= (-11395);
3948: note <= (-7791);
3949: note <= (-3995);
3950: note <= (-1098);
3951: note <= 101;
3952: note <= (-697);
3953: note <= (-3203);
3954: note <= (-6627);
3955: note <= (-9889);
3956: note <= (-11910);
3957: note <= (-11911);
3958: note <= (-9626);
3959: note <= (-5378);
3960: note <= 0;
3961: note <= 5378;
3962: note <= 9626;
3963: note <= 11911;
3964: note <= 11910;
3965: note <= 9889;
3966: note <= 6627;
3967: note <= 3203;
3968: note <= 697;
3969: note <= (-101);
3970: note <= 1098;
3971: note <= 3995;
3972: note <= 7791;
3973: note <= 11395;
3974: note <= 13722;
3975: note <= 13985;
3976: note <= 11910;
3977: note <= 7815;
3978: note <= 2531;
3979: note <= (-2814);
3980: note <= (-7094);
3981: note <= (-9474);
3982: note <= (-9626);
3983: note <= (-7815);
3984: note <= (-4815);
3985: note <= (-1697);
3986: note <= 467;
3987: note <= 893;
3988: note <= (-697);
3989: note <= (-3995);
3990: note <= (-8192);
3991: note <= (-12187);
3992: note <= (-14886);
3993: note <= (-15491);
3994: note <= (-13722);
3995: note <= (-9889);
3996: note <= (-4815);
3997: note <= 377;
3998: note <= 4563;
3999: note <= 6910;
4000: note <= 7094;
4001: note <= 5378;
4002: note <= 2531;
4003: note <= (-377);
4004: note <= (-2279);
4005: note <= (-2399);
4006: note <= (-467);
4007: note <= 3203;
4008: note <= 7791;
4009: note <= 12187;
4010: note <= 15286;
4011: note <= 16283;
4012: note <= 14886;
4013: note <= 11395;
4014: note <= 6627;
4015: note <= 1697;
4016: note <= (-2279);
4017: note <= (-4473);
4018: note <= (-4563);
4019: note <= (-2814);
4020: note <= 0;
4021: note <= 2814;
4022: note <= 4563;
4023: note <= 4473;
4024: note <= 2279;
4025: note <= (-1697);
4026: note <= (-6627);
4027: note <= (-11395);
4028: note <= (-14886);
4029: note <= (-16283);
4030: note <= (-15286);
4031: note <= (-12187);
4032: note <= (-7791);
4033: note <= (-3203);
4034: note <= 467;
4035: note <= 2399;
4036: note <= 2279;
4037: note <= 377;
4038: note <= (-2531);
4039: note <= (-5378);
4040: note <= (-7094);
4041: note <= (-6910);
4042: note <= (-4563);
4043: note <= (-377);
4044: note <= 4815;
4045: note <= 9889;
4046: note <= 13722;
4047: note <= 15491;
4048: note <= 14886;
4049: note <= 12187;
4050: note <= 8192;
4051: note <= 3995;
4052: note <= 697;
4053: note <= (-893);
4054: note <= (-467);
4055: note <= 1697;
4056: note <= 4815;
4057: note <= 7815;
4058: note <= 9626;
4059: note <= 9474;
4060: note <= 7094;
4061: note <= 2814;
4062: note <= (-2531);
4063: note <= (-7815);
4064: note <= (-11910);
4065: note <= (-13985);
4066: note <= (-13722);
4067: note <= (-11395);
4068: note <= (-7791);
4069: note <= (-3995);
4070: note <= (-1098);
4071: note <= 101;
4072: note <= (-697);
4073: note <= (-3203);
4074: note <= (-6627);
4075: note <= (-9889);
4076: note <= (-11910);
4077: note <= (-11911);
4078: note <= (-9626);
4079: note <= (-5378);
4080: note <= 0;
4081: note <= 5378;
4082: note <= 9626;
4083: note <= 11911;
4084: note <= 11910;
4085: note <= 9889;
4086: note <= 6627;
4087: note <= 3203;
4088: note <= 697;
4089: note <= (-101);
4090: note <= 1098;
4091: note <= 3995;
4092: note <= 7791;
4093: note <= 11395;
4094: note <= 13722;
4095: note <= 13985;
4096: note <= 11910;
4097: note <= 7815;
4098: note <= 2531;
4099: note <= (-2814);
4100: note <= (-7094);
4101: note <= (-9474);
4102: note <= (-9626);
4103: note <= (-7815);
4104: note <= (-4815);
4105: note <= (-1697);
4106: note <= 467;
4107: note <= 893;
4108: note <= (-697);
4109: note <= (-3995);
4110: note <= (-8192);
4111: note <= (-12187);
4112: note <= (-14886);
4113: note <= (-15491);
4114: note <= (-13722);
4115: note <= (-9889);
4116: note <= (-4815);
4117: note <= 377;
4118: note <= 4563;
4119: note <= 6910;
4120: note <= 7094;
4121: note <= 5378;
4122: note <= 2531;
4123: note <= (-377);
4124: note <= (-2279);
4125: note <= (-2399);
4126: note <= (-467);
4127: note <= 3203;
4128: note <= 7791;
4129: note <= 12187;
4130: note <= 15286;
4131: note <= 16283;
4132: note <= 14886;
4133: note <= 11395;
4134: note <= 6627;
4135: note <= 1697;
4136: note <= (-2279);
4137: note <= (-4473);
4138: note <= (-4563);
4139: note <= (-2814);
4140: note <= 0;
4141: note <= 2814;
4142: note <= 4563;
4143: note <= 4473;
4144: note <= 2279;
4145: note <= (-1697);
4146: note <= (-6627);
4147: note <= (-11395);
4148: note <= (-14886);
4149: note <= (-16283);
4150: note <= (-15286);
4151: note <= (-12187);
4152: note <= (-7791);
4153: note <= (-3203);
4154: note <= 467;
4155: note <= 2399;
4156: note <= 2279;
4157: note <= 377;
4158: note <= (-2531);
4159: note <= (-5378);
4160: note <= (-7094);
4161: note <= (-6910);
4162: note <= (-4563);
4163: note <= (-377);
4164: note <= 4815;
4165: note <= 9889;
4166: note <= 13722;
4167: note <= 15491;
4168: note <= 14886;
4169: note <= 12187;
4170: note <= 8192;
4171: note <= 3995;
4172: note <= 697;
4173: note <= (-893);
4174: note <= (-467);
4175: note <= 1697;
4176: note <= 4815;
4177: note <= 7815;
4178: note <= 9626;
4179: note <= 9474;
4180: note <= 7094;
4181: note <= 2814;
4182: note <= (-2531);
4183: note <= (-7815);
4184: note <= (-11910);
4185: note <= (-13985);
4186: note <= (-13722);
4187: note <= (-11395);
4188: note <= (-7791);
4189: note <= (-3995);
4190: note <= (-1098);
4191: note <= 101;
4192: note <= (-697);
4193: note <= (-3203);
4194: note <= (-6627);
4195: note <= (-9889);
4196: note <= (-11910);
4197: note <= (-11911);
4198: note <= (-9626);
4199: note <= (-5378);
4200: note <= 0;
4201: note <= 5378;
4202: note <= 9626;
4203: note <= 11911;
4204: note <= 11910;
4205: note <= 9889;
4206: note <= 6627;
4207: note <= 3203;
4208: note <= 697;
4209: note <= (-101);
4210: note <= 1098;
4211: note <= 3995;
4212: note <= 7791;
4213: note <= 11395;
4214: note <= 13722;
4215: note <= 13985;
4216: note <= 11910;
4217: note <= 7815;
4218: note <= 2531;
4219: note <= (-2814);
4220: note <= (-7094);
4221: note <= (-9474);
4222: note <= (-9626);
4223: note <= (-7815);
4224: note <= (-4815);
4225: note <= (-1697);
4226: note <= 467;
4227: note <= 893;
4228: note <= (-697);
4229: note <= (-3995);
4230: note <= (-8192);
4231: note <= (-12187);
4232: note <= (-14886);
4233: note <= (-15491);
4234: note <= (-13722);
4235: note <= (-9889);
4236: note <= (-4815);
4237: note <= 377;
4238: note <= 4563;
4239: note <= 6910;
4240: note <= 7094;
4241: note <= 5378;
4242: note <= 2531;
4243: note <= (-377);
4244: note <= (-2279);
4245: note <= (-2399);
4246: note <= (-467);
4247: note <= 3203;
4248: note <= 7791;
4249: note <= 12187;
4250: note <= 15286;
4251: note <= 16283;
4252: note <= 14886;
4253: note <= 11395;
4254: note <= 6627;
4255: note <= 1697;
4256: note <= (-2279);
4257: note <= (-4473);
4258: note <= (-4563);
4259: note <= (-2814);
4260: note <= 0;
4261: note <= 2814;
4262: note <= 4563;
4263: note <= 4473;
4264: note <= 2279;
4265: note <= (-1697);
4266: note <= (-6627);
4267: note <= (-11395);
4268: note <= (-14886);
4269: note <= (-16283);
4270: note <= (-15286);
4271: note <= (-12187);
4272: note <= (-7791);
4273: note <= (-3203);
4274: note <= 467;
4275: note <= 2399;
4276: note <= 2279;
4277: note <= 377;
4278: note <= (-2531);
4279: note <= (-5378);
4280: note <= (-7094);
4281: note <= (-6910);
4282: note <= (-4563);
4283: note <= (-377);
4284: note <= 4815;
4285: note <= 9889;
4286: note <= 13722;
4287: note <= 15491;
4288: note <= 14886;
4289: note <= 12187;
4290: note <= 8192;
4291: note <= 3995;
4292: note <= 697;
4293: note <= (-893);
4294: note <= (-467);
4295: note <= 1697;
4296: note <= 4815;
4297: note <= 7815;
4298: note <= 9626;
4299: note <= 9474;
4300: note <= 7094;
4301: note <= 2814;
4302: note <= (-2531);
4303: note <= (-7815);
4304: note <= (-11910);
4305: note <= (-13985);
4306: note <= (-13722);
4307: note <= (-11395);
4308: note <= (-7791);
4309: note <= (-3995);
4310: note <= (-1098);
4311: note <= 101;
4312: note <= (-697);
4313: note <= (-3203);
4314: note <= (-6627);
4315: note <= (-9889);
4316: note <= (-11910);
4317: note <= (-11911);
4318: note <= (-9626);
4319: note <= (-5378);
4320: note <= 0;
4321: note <= 5378;
4322: note <= 9626;
4323: note <= 11911;
4324: note <= 11910;
4325: note <= 9889;
4326: note <= 6627;
4327: note <= 3203;
4328: note <= 697;
4329: note <= (-101);
4330: note <= 1098;
4331: note <= 3995;
4332: note <= 7791;
4333: note <= 11395;
4334: note <= 13722;
4335: note <= 13985;
4336: note <= 11910;
4337: note <= 7815;
4338: note <= 2531;
4339: note <= (-2814);
4340: note <= (-7094);
4341: note <= (-9474);
4342: note <= (-9626);
4343: note <= (-7815);
4344: note <= (-4815);
4345: note <= (-1697);
4346: note <= 467;
4347: note <= 893;
4348: note <= (-697);
4349: note <= (-3995);
4350: note <= (-8192);
4351: note <= (-12187);
4352: note <= (-14886);
4353: note <= (-15491);
4354: note <= (-13722);
4355: note <= (-9889);
4356: note <= (-4815);
4357: note <= 377;
4358: note <= 4563;
4359: note <= 6910;
4360: note <= 7094;
4361: note <= 5378;
4362: note <= 2531;
4363: note <= (-377);
4364: note <= (-2279);
4365: note <= (-2399);
4366: note <= (-467);
4367: note <= 3203;
4368: note <= 7791;
4369: note <= 12187;
4370: note <= 15286;
4371: note <= 16283;
4372: note <= 14886;
4373: note <= 11395;
4374: note <= 6627;
4375: note <= 1697;
4376: note <= (-2279);
4377: note <= (-4473);
4378: note <= (-4563);
4379: note <= (-2814);
4380: note <= 0;
4381: note <= 2814;
4382: note <= 4563;
4383: note <= 4473;
4384: note <= 2279;
4385: note <= (-1697);
4386: note <= (-6627);
4387: note <= (-11395);
4388: note <= (-14886);
4389: note <= (-16283);
4390: note <= (-15286);
4391: note <= (-12187);
4392: note <= (-7791);
4393: note <= (-3203);
4394: note <= 467;
4395: note <= 2399;
4396: note <= 2279;
4397: note <= 377;
4398: note <= (-2531);
4399: note <= (-5378);
4400: note <= (-7094);
4401: note <= (-6910);
4402: note <= (-4563);
4403: note <= (-377);
4404: note <= 4815;
4405: note <= 9889;
4406: note <= 13722;
4407: note <= 15491;
4408: note <= 14886;
4409: note <= 12187;
4410: note <= 8192;
4411: note <= 3995;
4412: note <= 697;
4413: note <= (-893);
4414: note <= (-467);
4415: note <= 1697;
4416: note <= 4815;
4417: note <= 7815;
4418: note <= 9626;
4419: note <= 9474;
4420: note <= 7094;
4421: note <= 2814;
4422: note <= (-2531);
4423: note <= (-7815);
4424: note <= (-11910);
4425: note <= (-13985);
4426: note <= (-13722);
4427: note <= (-11395);
4428: note <= (-7791);
4429: note <= (-3995);
4430: note <= (-1098);
4431: note <= 101;
4432: note <= (-697);
4433: note <= (-3203);
4434: note <= (-6627);
4435: note <= (-9889);
4436: note <= (-11910);
4437: note <= (-11911);
4438: note <= (-9626);
4439: note <= (-5378);
4440: note <= 0;
4441: note <= 5378;
4442: note <= 9626;
4443: note <= 11911;
4444: note <= 11910;
4445: note <= 9889;
4446: note <= 6627;
4447: note <= 3203;
4448: note <= 697;
4449: note <= (-101);
4450: note <= 1098;
4451: note <= 3995;
4452: note <= 7791;
4453: note <= 11395;
4454: note <= 13722;
4455: note <= 13985;
4456: note <= 11910;
4457: note <= 7815;
4458: note <= 2531;
4459: note <= (-2814);
4460: note <= (-7094);
4461: note <= (-9474);
4462: note <= (-9626);
4463: note <= (-7815);
4464: note <= (-4815);
4465: note <= (-1697);
4466: note <= 467;
4467: note <= 893;
4468: note <= (-697);
4469: note <= (-3995);
4470: note <= (-8192);
4471: note <= (-12187);
4472: note <= (-14886);
4473: note <= (-15491);
4474: note <= (-13722);
4475: note <= (-9889);
4476: note <= (-4815);
4477: note <= 377;
4478: note <= 4563;
4479: note <= 6910;
4480: note <= 7094;
4481: note <= 5378;
4482: note <= 2531;
4483: note <= (-377);
4484: note <= (-2279);
4485: note <= (-2399);
4486: note <= (-467);
4487: note <= 3203;
4488: note <= 7791;
4489: note <= 12187;
4490: note <= 15286;
4491: note <= 16283;
4492: note <= 14886;
4493: note <= 11395;
4494: note <= 6627;
4495: note <= 1697;
4496: note <= (-2279);
4497: note <= (-4473);
4498: note <= (-4563);
4499: note <= (-2814);
4500: note <= 0;
4501: note <= 2814;
4502: note <= 4563;
4503: note <= 4473;
4504: note <= 2279;
4505: note <= (-1697);
4506: note <= (-6627);
4507: note <= (-11395);
4508: note <= (-14886);
4509: note <= (-16283);
4510: note <= (-15286);
4511: note <= (-12187);
4512: note <= (-7791);
4513: note <= (-3203);
4514: note <= 467;
4515: note <= 2399;
4516: note <= 2279;
4517: note <= 377;
4518: note <= (-2531);
4519: note <= (-5378);
4520: note <= (-7094);
4521: note <= (-6910);
4522: note <= (-4563);
4523: note <= (-377);
4524: note <= 4815;
4525: note <= 9889;
4526: note <= 13722;
4527: note <= 15491;
4528: note <= 14886;
4529: note <= 12187;
4530: note <= 8192;
4531: note <= 3995;
4532: note <= 697;
4533: note <= (-893);
4534: note <= (-467);
4535: note <= 1697;
4536: note <= 4815;
4537: note <= 7815;
4538: note <= 9626;
4539: note <= 9474;
4540: note <= 7094;
4541: note <= 2814;
4542: note <= (-2531);
4543: note <= (-7815);
4544: note <= (-11910);
4545: note <= (-13985);
4546: note <= (-13722);
4547: note <= (-11395);
4548: note <= (-7791);
4549: note <= (-3995);
4550: note <= (-1098);
4551: note <= 101;
4552: note <= (-697);
4553: note <= (-3203);
4554: note <= (-6627);
4555: note <= (-9889);
4556: note <= (-11910);
4557: note <= (-11911);
4558: note <= (-9626);
4559: note <= (-5378);
4560: note <= 0;
4561: note <= 5378;
4562: note <= 9626;
4563: note <= 11911;
4564: note <= 11910;
4565: note <= 9889;
4566: note <= 6627;
4567: note <= 3203;
4568: note <= 697;
4569: note <= (-101);
4570: note <= 1098;
4571: note <= 3995;
4572: note <= 7791;
4573: note <= 11395;
4574: note <= 13722;
4575: note <= 13985;
4576: note <= 11910;
4577: note <= 7815;
4578: note <= 2531;
4579: note <= (-2814);
4580: note <= (-7094);
4581: note <= (-9474);
4582: note <= (-9626);
4583: note <= (-7815);
4584: note <= (-4815);
4585: note <= (-1697);
4586: note <= 467;
4587: note <= 893;
4588: note <= (-697);
4589: note <= (-3995);
4590: note <= (-8192);
4591: note <= (-12187);
4592: note <= (-14886);
4593: note <= (-15491);
4594: note <= (-13722);
4595: note <= (-9889);
4596: note <= (-4815);
4597: note <= 377;
4598: note <= 4563;
4599: note <= 6910;
4600: note <= 7094;
4601: note <= 5378;
4602: note <= 2531;
4603: note <= (-377);
4604: note <= (-2279);
4605: note <= (-2399);
4606: note <= (-467);
4607: note <= 3203;
4608: note <= 7791;
4609: note <= 12187;
4610: note <= 15286;
4611: note <= 16283;
4612: note <= 14886;
4613: note <= 11395;
4614: note <= 6627;
4615: note <= 1697;
4616: note <= (-2279);
4617: note <= (-4473);
4618: note <= (-4563);
4619: note <= (-2814);
4620: note <= 0;
4621: note <= 2814;
4622: note <= 4563;
4623: note <= 4473;
4624: note <= 2279;
4625: note <= (-1697);
4626: note <= (-6627);
4627: note <= (-11395);
4628: note <= (-14886);
4629: note <= (-16283);
4630: note <= (-15286);
4631: note <= (-12187);
4632: note <= (-7791);
4633: note <= (-3203);
4634: note <= 467;
4635: note <= 2399;
4636: note <= 2279;
4637: note <= 377;
4638: note <= (-2531);
4639: note <= (-5378);
4640: note <= (-7094);
4641: note <= (-6910);
4642: note <= (-4563);
4643: note <= (-377);
4644: note <= 4815;
4645: note <= 9889;
4646: note <= 13722;
4647: note <= 15491;
4648: note <= 14886;
4649: note <= 12187;
4650: note <= 8192;
4651: note <= 3995;
4652: note <= 697;
4653: note <= (-893);
4654: note <= (-467);
4655: note <= 1697;
4656: note <= 4815;
4657: note <= 7815;
4658: note <= 9626;
4659: note <= 9474;
4660: note <= 7094;
4661: note <= 2814;
4662: note <= (-2531);
4663: note <= (-7815);
4664: note <= (-11910);
4665: note <= (-13985);
4666: note <= (-13722);
4667: note <= (-11395);
4668: note <= (-7791);
4669: note <= (-3995);
4670: note <= (-1098);
4671: note <= 101;
4672: note <= (-697);
4673: note <= (-3203);
4674: note <= (-6627);
4675: note <= (-9889);
4676: note <= (-11910);
4677: note <= (-11911);
4678: note <= (-9626);
4679: note <= (-5378);
4680: note <= 0;
4681: note <= 5378;
4682: note <= 9626;
4683: note <= 11911;
4684: note <= 11910;
4685: note <= 9889;
4686: note <= 6627;
4687: note <= 3203;
4688: note <= 697;
4689: note <= (-101);
4690: note <= 1098;
4691: note <= 3995;
4692: note <= 7791;
4693: note <= 11395;
4694: note <= 13722;
4695: note <= 13985;
4696: note <= 11910;
4697: note <= 7815;
4698: note <= 2531;
4699: note <= (-2814);
4700: note <= (-7094);
4701: note <= (-9474);
4702: note <= (-9626);
4703: note <= (-7815);
4704: note <= (-4815);
4705: note <= (-1697);
4706: note <= 467;
4707: note <= 893;
4708: note <= (-697);
4709: note <= (-3995);
4710: note <= (-8192);
4711: note <= (-12187);
4712: note <= (-14886);
4713: note <= (-15491);
4714: note <= (-13722);
4715: note <= (-9889);
4716: note <= (-4815);
4717: note <= 377;
4718: note <= 4563;
4719: note <= 6910;
4720: note <= 7094;
4721: note <= 5378;
4722: note <= 2531;
4723: note <= (-377);
4724: note <= (-2279);
4725: note <= (-2399);
4726: note <= (-467);
4727: note <= 3203;
4728: note <= 7791;
4729: note <= 12187;
4730: note <= 15286;
4731: note <= 16283;
4732: note <= 14886;
4733: note <= 11395;
4734: note <= 6627;
4735: note <= 1697;
4736: note <= (-2279);
4737: note <= (-4473);
4738: note <= (-4563);
4739: note <= (-2814);
4740: note <= 0;
4741: note <= 2814;
4742: note <= 4563;
4743: note <= 4473;
4744: note <= 2279;
4745: note <= (-1697);
4746: note <= (-6627);
4747: note <= (-11395);
4748: note <= (-14886);
4749: note <= (-16283);
4750: note <= (-15286);
4751: note <= (-12187);
4752: note <= (-7791);
4753: note <= (-3203);
4754: note <= 467;
4755: note <= 2399;
4756: note <= 2279;
4757: note <= 377;
4758: note <= (-2531);
4759: note <= (-5378);
4760: note <= (-7094);
4761: note <= (-6910);
4762: note <= (-4563);
4763: note <= (-377);
4764: note <= 4815;
4765: note <= 9889;
4766: note <= 13722;
4767: note <= 15491;
4768: note <= 14886;
4769: note <= 12187;
4770: note <= 8192;
4771: note <= 3995;
4772: note <= 697;
4773: note <= (-893);
4774: note <= (-467);
4775: note <= 1697;
4776: note <= 4815;
4777: note <= 7815;
4778: note <= 9626;
4779: note <= 9474;
4780: note <= 7094;
4781: note <= 2814;
4782: note <= (-2531);
4783: note <= (-7815);
4784: note <= (-11910);
4785: note <= (-13985);
4786: note <= (-13722);
4787: note <= (-11395);
4788: note <= (-7791);
4789: note <= (-3995);
4790: note <= (-1098);
4791: note <= 101;
4792: note <= (-697);
4793: note <= (-3203);
4794: note <= (-6627);
4795: note <= (-9889);
4796: note <= (-11910);
4797: note <= (-11911);
4798: note <= (-9626);
4799: note <= (-5378);
4800: note <= 0;
4801: note <= 5378;
4802: note <= 9626;
4803: note <= 11911;
4804: note <= 11910;
4805: note <= 9889;
4806: note <= 6627;
4807: note <= 3203;
4808: note <= 697;
4809: note <= (-101);
4810: note <= 1098;
4811: note <= 3995;
4812: note <= 7791;
4813: note <= 11395;
4814: note <= 13722;
4815: note <= 13985;
4816: note <= 11910;
4817: note <= 7815;
4818: note <= 2531;
4819: note <= (-2814);
4820: note <= (-7094);
4821: note <= (-9474);
4822: note <= (-9626);
4823: note <= (-7815);
4824: note <= (-4815);
4825: note <= (-1697);
4826: note <= 467;
4827: note <= 893;
4828: note <= (-697);
4829: note <= (-3995);
4830: note <= (-8192);
4831: note <= (-12187);
4832: note <= (-14886);
4833: note <= (-15491);
4834: note <= (-13722);
4835: note <= (-9889);
4836: note <= (-4815);
4837: note <= 377;
4838: note <= 4563;
4839: note <= 6910;
4840: note <= 7094;
4841: note <= 5378;
4842: note <= 2531;
4843: note <= (-377);
4844: note <= (-2279);
4845: note <= (-2399);
4846: note <= (-467);
4847: note <= 3203;
4848: note <= 7791;
4849: note <= 12187;
4850: note <= 15286;
4851: note <= 16283;
4852: note <= 14886;
4853: note <= 11395;
4854: note <= 6627;
4855: note <= 1697;
4856: note <= (-2279);
4857: note <= (-4473);
4858: note <= (-4563);
4859: note <= (-2814);
4860: note <= 0;
4861: note <= 2814;
4862: note <= 4563;
4863: note <= 4473;
4864: note <= 2279;
4865: note <= (-1697);
4866: note <= (-6627);
4867: note <= (-11395);
4868: note <= (-14886);
4869: note <= (-16283);
4870: note <= (-15286);
4871: note <= (-12187);
4872: note <= (-7791);
4873: note <= (-3203);
4874: note <= 467;
4875: note <= 2399;
4876: note <= 2279;
4877: note <= 377;
4878: note <= (-2531);
4879: note <= (-5378);
4880: note <= (-7094);
4881: note <= (-6910);
4882: note <= (-4563);
4883: note <= (-377);
4884: note <= 4815;
4885: note <= 9889;
4886: note <= 13722;
4887: note <= 15491;
4888: note <= 14886;
4889: note <= 12187;
4890: note <= 8192;
4891: note <= 3995;
4892: note <= 697;
4893: note <= (-893);
4894: note <= (-467);
4895: note <= 1697;
4896: note <= 4815;
4897: note <= 7815;
4898: note <= 9626;
4899: note <= 9474;
4900: note <= 7094;
4901: note <= 2814;
4902: note <= (-2531);
4903: note <= (-7815);
4904: note <= (-11910);
4905: note <= (-13985);
4906: note <= (-13722);
4907: note <= (-11395);
4908: note <= (-7791);
4909: note <= (-3995);
4910: note <= (-1098);
4911: note <= 101;
4912: note <= (-697);
4913: note <= (-3203);
4914: note <= (-6627);
4915: note <= (-9889);
4916: note <= (-11910);
4917: note <= (-11911);
4918: note <= (-9626);
4919: note <= (-5378);
4920: note <= 0;
4921: note <= 5378;
4922: note <= 9626;
4923: note <= 11911;
4924: note <= 11910;
4925: note <= 9889;
4926: note <= 6627;
4927: note <= 3203;
4928: note <= 697;
4929: note <= (-101);
4930: note <= 1098;
4931: note <= 3995;
4932: note <= 7791;
4933: note <= 11395;
4934: note <= 13722;
4935: note <= 13985;
4936: note <= 11910;
4937: note <= 7815;
4938: note <= 2531;
4939: note <= (-2814);
4940: note <= (-7094);
4941: note <= (-9474);
4942: note <= (-9626);
4943: note <= (-7815);
4944: note <= (-4815);
4945: note <= (-1697);
4946: note <= 467;
4947: note <= 893;
4948: note <= (-697);
4949: note <= (-3995);
4950: note <= (-8192);
4951: note <= (-12187);
4952: note <= (-14886);
4953: note <= (-15491);
4954: note <= (-13722);
4955: note <= (-9889);
4956: note <= (-4815);
4957: note <= 377;
4958: note <= 4563;
4959: note <= 6910;
4960: note <= 7094;
4961: note <= 5378;
4962: note <= 2531;
4963: note <= (-377);
4964: note <= (-2279);
4965: note <= (-2399);
4966: note <= (-467);
4967: note <= 3203;
4968: note <= 7791;
4969: note <= 12187;
4970: note <= 15286;
4971: note <= 16283;
4972: note <= 14886;
4973: note <= 11395;
4974: note <= 6627;
4975: note <= 1697;
4976: note <= (-2279);
4977: note <= (-4473);
4978: note <= (-4563);
4979: note <= (-2814);
4980: note <= 0;
4981: note <= 2814;
4982: note <= 4563;
4983: note <= 4473;
4984: note <= 2279;
4985: note <= (-1697);
4986: note <= (-6627);
4987: note <= (-11395);
4988: note <= (-14886);
4989: note <= (-16283);
4990: note <= (-15286);
4991: note <= (-12187);
4992: note <= (-7791);
4993: note <= (-3203);
4994: note <= 467;
4995: note <= 2399;
4996: note <= 2279;
4997: note <= 377;
4998: note <= (-2531);
4999: note <= (-5378);
5000: note <= (-7094);
5001: note <= (-6910);
5002: note <= (-4563);
5003: note <= (-377);
5004: note <= 4815;
5005: note <= 9889;
5006: note <= 13722;
5007: note <= 15491;
5008: note <= 14886;
5009: note <= 12187;
5010: note <= 8192;
5011: note <= 3995;
5012: note <= 697;
5013: note <= (-893);
5014: note <= (-467);
5015: note <= 1697;
5016: note <= 4815;
5017: note <= 7815;
5018: note <= 9626;
5019: note <= 9474;
5020: note <= 7094;
5021: note <= 2814;
5022: note <= (-2531);
5023: note <= (-7815);
5024: note <= (-11910);
5025: note <= (-13985);
5026: note <= (-13722);
5027: note <= (-11395);
5028: note <= (-7791);
5029: note <= (-3995);
5030: note <= (-1098);
5031: note <= 101;
5032: note <= (-697);
5033: note <= (-3203);
5034: note <= (-6627);
5035: note <= (-9889);
5036: note <= (-11910);
5037: note <= (-11911);
5038: note <= (-9626);
5039: note <= (-5378);
5040: note <= 0;
5041: note <= 5378;
5042: note <= 9626;
5043: note <= 11911;
5044: note <= 11910;
5045: note <= 9889;
5046: note <= 6627;
5047: note <= 3203;
5048: note <= 697;
5049: note <= (-101);
5050: note <= 1098;
5051: note <= 3995;
5052: note <= 7791;
5053: note <= 11395;
5054: note <= 13722;
5055: note <= 13985;
5056: note <= 11910;
5057: note <= 7815;
5058: note <= 2531;
5059: note <= (-2814);
5060: note <= (-7094);
5061: note <= (-9474);
5062: note <= (-9626);
5063: note <= (-7815);
5064: note <= (-4815);
5065: note <= (-1697);
5066: note <= 467;
5067: note <= 893;
5068: note <= (-697);
5069: note <= (-3995);
5070: note <= (-8192);
5071: note <= (-12187);
5072: note <= (-14886);
5073: note <= (-15491);
5074: note <= (-13722);
5075: note <= (-9889);
5076: note <= (-4815);
5077: note <= 377;
5078: note <= 4563;
5079: note <= 6910;
5080: note <= 7094;
5081: note <= 5378;
5082: note <= 2531;
5083: note <= (-377);
5084: note <= (-2279);
5085: note <= (-2399);
5086: note <= (-467);
5087: note <= 3203;
5088: note <= 7791;
5089: note <= 12187;
5090: note <= 15286;
5091: note <= 16283;
5092: note <= 14886;
5093: note <= 11395;
5094: note <= 6627;
5095: note <= 1697;
5096: note <= (-2279);
5097: note <= (-4473);
5098: note <= (-4563);
5099: note <= (-2814);
5100: note <= 0;
5101: note <= 2814;
5102: note <= 4563;
5103: note <= 4473;
5104: note <= 2279;
5105: note <= (-1697);
5106: note <= (-6627);
5107: note <= (-11395);
5108: note <= (-14886);
5109: note <= (-16283);
5110: note <= (-15286);
5111: note <= (-12187);
5112: note <= (-7791);
5113: note <= (-3203);
5114: note <= 467;
5115: note <= 2399;
5116: note <= 2279;
5117: note <= 377;
5118: note <= (-2531);
5119: note <= (-5378);
5120: note <= (-7094);
5121: note <= (-6910);
5122: note <= (-4563);
5123: note <= (-377);
5124: note <= 4815;
5125: note <= 9889;
5126: note <= 13722;
5127: note <= 15491;
5128: note <= 14886;
5129: note <= 12187;
5130: note <= 8192;
5131: note <= 3995;
5132: note <= 697;
5133: note <= (-893);
5134: note <= (-467);
5135: note <= 1697;
5136: note <= 4815;
5137: note <= 7815;
5138: note <= 9626;
5139: note <= 9474;
5140: note <= 7094;
5141: note <= 2814;
5142: note <= (-2531);
5143: note <= (-7815);
5144: note <= (-11910);
5145: note <= (-13985);
5146: note <= (-13722);
5147: note <= (-11395);
5148: note <= (-7791);
5149: note <= (-3995);
5150: note <= (-1098);
5151: note <= 101;
5152: note <= (-697);
5153: note <= (-3203);
5154: note <= (-6627);
5155: note <= (-9889);
5156: note <= (-11910);
5157: note <= (-11911);
5158: note <= (-9626);
5159: note <= (-5378);
5160: note <= 0;
5161: note <= 5378;
5162: note <= 9626;
5163: note <= 11911;
5164: note <= 11910;
5165: note <= 9889;
5166: note <= 6627;
5167: note <= 3203;
5168: note <= 697;
5169: note <= (-101);
5170: note <= 1098;
5171: note <= 3995;
5172: note <= 7791;
5173: note <= 11395;
5174: note <= 13722;
5175: note <= 13985;
5176: note <= 11910;
5177: note <= 7815;
5178: note <= 2531;
5179: note <= (-2814);
5180: note <= (-7094);
5181: note <= (-9474);
5182: note <= (-9626);
5183: note <= (-7815);
5184: note <= (-4815);
5185: note <= (-1697);
5186: note <= 467;
5187: note <= 893;
5188: note <= (-697);
5189: note <= (-3995);
5190: note <= (-8192);
5191: note <= (-12187);
5192: note <= (-14886);
5193: note <= (-15491);
5194: note <= (-13722);
5195: note <= (-9889);
5196: note <= (-4815);
5197: note <= 377;
5198: note <= 4563;
5199: note <= 6910;
5200: note <= 7094;
5201: note <= 5378;
5202: note <= 2531;
5203: note <= (-377);
5204: note <= (-2279);
5205: note <= (-2399);
5206: note <= (-467);
5207: note <= 3203;
5208: note <= 7791;
5209: note <= 12187;
5210: note <= 15286;
5211: note <= 16283;
5212: note <= 14886;
5213: note <= 11395;
5214: note <= 6627;
5215: note <= 1697;
5216: note <= (-2279);
5217: note <= (-4473);
5218: note <= (-4563);
5219: note <= (-2814);
5220: note <= 0;
5221: note <= 2814;
5222: note <= 4563;
5223: note <= 4473;
5224: note <= 2279;
5225: note <= (-1697);
5226: note <= (-6627);
5227: note <= (-11395);
5228: note <= (-14886);
5229: note <= (-16283);
5230: note <= (-15286);
5231: note <= (-12187);
5232: note <= (-7791);
5233: note <= (-3203);
5234: note <= 467;
5235: note <= 2399;
5236: note <= 2279;
5237: note <= 377;
5238: note <= (-2531);
5239: note <= (-5378);
5240: note <= (-7094);
5241: note <= (-6910);
5242: note <= (-4563);
5243: note <= (-377);
5244: note <= 4815;
5245: note <= 9889;
5246: note <= 13722;
5247: note <= 15491;
5248: note <= 14886;
5249: note <= 12187;
5250: note <= 8192;
5251: note <= 3995;
5252: note <= 697;
5253: note <= (-893);
5254: note <= (-467);
5255: note <= 1697;
5256: note <= 4815;
5257: note <= 7815;
5258: note <= 9626;
5259: note <= 9474;
5260: note <= 7094;
5261: note <= 2814;
5262: note <= (-2531);
5263: note <= (-7815);
5264: note <= (-11910);
5265: note <= (-13985);
5266: note <= (-13722);
5267: note <= (-11395);
5268: note <= (-7791);
5269: note <= (-3995);
5270: note <= (-1098);
5271: note <= 101;
5272: note <= (-697);
5273: note <= (-3203);
5274: note <= (-6627);
5275: note <= (-9889);
5276: note <= (-11910);
5277: note <= (-11911);
5278: note <= (-9626);
5279: note <= (-5378);
5280: note <= 0;
5281: note <= 5378;
5282: note <= 9626;
5283: note <= 11911;
5284: note <= 11910;
5285: note <= 9889;
5286: note <= 6627;
5287: note <= 3203;
5288: note <= 697;
5289: note <= (-101);
5290: note <= 1098;
5291: note <= 3995;
5292: note <= 7791;
5293: note <= 11395;
5294: note <= 13722;
5295: note <= 13985;
5296: note <= 11910;
5297: note <= 7815;
5298: note <= 2531;
5299: note <= (-2814);
5300: note <= (-7094);
5301: note <= (-9474);
5302: note <= (-9626);
5303: note <= (-7815);
5304: note <= (-4815);
5305: note <= (-1697);
5306: note <= 467;
5307: note <= 893;
5308: note <= (-697);
5309: note <= (-3995);
5310: note <= (-8192);
5311: note <= (-12187);
5312: note <= (-14886);
5313: note <= (-15491);
5314: note <= (-13722);
5315: note <= (-9889);
5316: note <= (-4815);
5317: note <= 377;
5318: note <= 4563;
5319: note <= 6910;
5320: note <= 7094;
5321: note <= 5378;
5322: note <= 2531;
5323: note <= (-377);
5324: note <= (-2279);
5325: note <= (-2399);
5326: note <= (-467);
5327: note <= 3203;
5328: note <= 7791;
5329: note <= 12187;
5330: note <= 15286;
5331: note <= 16283;
5332: note <= 14886;
5333: note <= 11395;
5334: note <= 6627;
5335: note <= 1697;
5336: note <= (-2279);
5337: note <= (-4473);
5338: note <= (-4563);
5339: note <= (-2814);
5340: note <= 0;
5341: note <= 2814;
5342: note <= 4563;
5343: note <= 4473;
5344: note <= 2279;
5345: note <= (-1697);
5346: note <= (-6627);
5347: note <= (-11395);
5348: note <= (-14886);
5349: note <= (-16283);
5350: note <= (-15286);
5351: note <= (-12187);
5352: note <= (-7791);
5353: note <= (-3203);
5354: note <= 467;
5355: note <= 2399;
5356: note <= 2279;
5357: note <= 377;
5358: note <= (-2531);
5359: note <= (-5378);
5360: note <= (-7094);
5361: note <= (-6910);
5362: note <= (-4563);
5363: note <= (-377);
5364: note <= 4815;
5365: note <= 9889;
5366: note <= 13722;
5367: note <= 15491;
5368: note <= 14886;
5369: note <= 12187;
5370: note <= 8192;
5371: note <= 3995;
5372: note <= 697;
5373: note <= (-893);
5374: note <= (-467);
5375: note <= 1697;
5376: note <= 4815;
5377: note <= 7815;
5378: note <= 9626;
5379: note <= 9474;
5380: note <= 7094;
5381: note <= 2814;
5382: note <= (-2531);
5383: note <= (-7815);
5384: note <= (-11910);
5385: note <= (-13985);
5386: note <= (-13722);
5387: note <= (-11395);
5388: note <= (-7791);
5389: note <= (-3995);
5390: note <= (-1098);
5391: note <= 101;
5392: note <= (-697);
5393: note <= (-3203);
5394: note <= (-6627);
5395: note <= (-9889);
5396: note <= (-11910);
5397: note <= (-11911);
5398: note <= (-9626);
5399: note <= (-5378);
5400: note <= 0;
5401: note <= 5378;
5402: note <= 9626;
5403: note <= 11911;
5404: note <= 11910;
5405: note <= 9889;
5406: note <= 6627;
5407: note <= 3203;
5408: note <= 697;
5409: note <= (-101);
5410: note <= 1098;
5411: note <= 3995;
5412: note <= 7791;
5413: note <= 11395;
5414: note <= 13722;
5415: note <= 13985;
5416: note <= 11910;
5417: note <= 7815;
5418: note <= 2531;
5419: note <= (-2814);
5420: note <= (-7094);
5421: note <= (-9474);
5422: note <= (-9626);
5423: note <= (-7815);
5424: note <= (-4815);
5425: note <= (-1697);
5426: note <= 467;
5427: note <= 893;
5428: note <= (-697);
5429: note <= (-3995);
5430: note <= (-8192);
5431: note <= (-12187);
5432: note <= (-14886);
5433: note <= (-15491);
5434: note <= (-13722);
5435: note <= (-9889);
5436: note <= (-4815);
5437: note <= 377;
5438: note <= 4563;
5439: note <= 6910;
5440: note <= 7094;
5441: note <= 5378;
5442: note <= 2531;
5443: note <= (-377);
5444: note <= (-2279);
5445: note <= (-2399);
5446: note <= (-467);
5447: note <= 3203;
5448: note <= 7791;
5449: note <= 12187;
5450: note <= 15286;
5451: note <= 16283;
5452: note <= 14886;
5453: note <= 11395;
5454: note <= 6627;
5455: note <= 1697;
5456: note <= (-2279);
5457: note <= (-4473);
5458: note <= (-4563);
5459: note <= (-2814);
5460: note <= 0;
5461: note <= 2814;
5462: note <= 4563;
5463: note <= 4473;
5464: note <= 2279;
5465: note <= (-1697);
5466: note <= (-6627);
5467: note <= (-11395);
5468: note <= (-14886);
5469: note <= (-16283);
5470: note <= (-15286);
5471: note <= (-12187);
5472: note <= (-7791);
5473: note <= (-3203);
5474: note <= 467;
5475: note <= 2399;
5476: note <= 2279;
5477: note <= 377;
5478: note <= (-2531);
5479: note <= (-5378);
5480: note <= (-7094);
5481: note <= (-6910);
5482: note <= (-4563);
5483: note <= (-377);
5484: note <= 4815;
5485: note <= 9889;
5486: note <= 13722;
5487: note <= 15491;
5488: note <= 14886;
5489: note <= 12187;
5490: note <= 8192;
5491: note <= 3995;
5492: note <= 697;
5493: note <= (-893);
5494: note <= (-467);
5495: note <= 1697;
5496: note <= 4815;
5497: note <= 7815;
5498: note <= 9626;
5499: note <= 9474;
5500: note <= 7094;
5501: note <= 2814;
5502: note <= (-2531);
5503: note <= (-7815);
5504: note <= (-11910);
5505: note <= (-13985);
5506: note <= (-13722);
5507: note <= (-11395);
5508: note <= (-7791);
5509: note <= (-3995);
5510: note <= (-1098);
5511: note <= 101;
5512: note <= (-697);
5513: note <= (-3203);
5514: note <= (-6627);
5515: note <= (-9889);
5516: note <= (-11910);
5517: note <= (-11911);
5518: note <= (-9626);
5519: note <= (-5378);
5520: note <= 0;
5521: note <= 5378;
5522: note <= 9626;
5523: note <= 11911;
5524: note <= 11910;
5525: note <= 9889;
5526: note <= 6627;
5527: note <= 3203;
5528: note <= 697;
5529: note <= (-101);
5530: note <= 1098;
5531: note <= 3995;
5532: note <= 7791;
5533: note <= 11395;
5534: note <= 13722;
5535: note <= 13985;
5536: note <= 11910;
5537: note <= 7815;
5538: note <= 2531;
5539: note <= (-2814);
5540: note <= (-7094);
5541: note <= (-9474);
5542: note <= (-9626);
5543: note <= (-7815);
5544: note <= (-4815);
5545: note <= (-1697);
5546: note <= 467;
5547: note <= 893;
5548: note <= (-697);
5549: note <= (-3995);
5550: note <= (-8192);
5551: note <= (-12187);
5552: note <= (-14886);
5553: note <= (-15491);
5554: note <= (-13722);
5555: note <= (-9889);
5556: note <= (-4815);
5557: note <= 377;
5558: note <= 4563;
5559: note <= 6910;
5560: note <= 7094;
5561: note <= 5378;
5562: note <= 2531;
5563: note <= (-377);
5564: note <= (-2279);
5565: note <= (-2399);
5566: note <= (-467);
5567: note <= 3203;
5568: note <= 7791;
5569: note <= 12187;
5570: note <= 15286;
5571: note <= 16283;
5572: note <= 14886;
5573: note <= 11395;
5574: note <= 6627;
5575: note <= 1697;
5576: note <= (-2279);
5577: note <= (-4473);
5578: note <= (-4563);
5579: note <= (-2814);
5580: note <= 0;
5581: note <= 2814;
5582: note <= 4563;
5583: note <= 4473;
5584: note <= 2279;
5585: note <= (-1697);
5586: note <= (-6627);
5587: note <= (-11395);
5588: note <= (-14886);
5589: note <= (-16283);
5590: note <= (-15286);
5591: note <= (-12187);
5592: note <= (-7791);
5593: note <= (-3203);
5594: note <= 467;
5595: note <= 2399;
5596: note <= 2279;
5597: note <= 377;
5598: note <= (-2531);
5599: note <= (-5378);
5600: note <= (-7094);
5601: note <= (-6910);
5602: note <= (-4563);
5603: note <= (-377);
5604: note <= 4815;
5605: note <= 9889;
5606: note <= 13722;
5607: note <= 15491;
5608: note <= 14886;
5609: note <= 12187;
5610: note <= 8192;
5611: note <= 3995;
5612: note <= 697;
5613: note <= (-893);
5614: note <= (-467);
5615: note <= 1697;
5616: note <= 4815;
5617: note <= 7815;
5618: note <= 9626;
5619: note <= 9474;
5620: note <= 7094;
5621: note <= 2814;
5622: note <= (-2531);
5623: note <= (-7815);
5624: note <= (-11910);
5625: note <= (-13985);
5626: note <= (-13722);
5627: note <= (-11395);
5628: note <= (-7791);
5629: note <= (-3995);
5630: note <= (-1098);
5631: note <= 101;
5632: note <= (-697);
5633: note <= (-3203);
5634: note <= (-6627);
5635: note <= (-9889);
5636: note <= (-11910);
5637: note <= (-11911);
5638: note <= (-9626);
5639: note <= (-5378);
5640: note <= 0;
5641: note <= 5378;
5642: note <= 9626;
5643: note <= 11911;
5644: note <= 11910;
5645: note <= 9889;
5646: note <= 6627;
5647: note <= 3203;
5648: note <= 697;
5649: note <= (-101);
5650: note <= 1098;
5651: note <= 3995;
5652: note <= 7791;
5653: note <= 11395;
5654: note <= 13722;
5655: note <= 13985;
5656: note <= 11910;
5657: note <= 7815;
5658: note <= 2531;
5659: note <= (-2814);
5660: note <= (-7094);
5661: note <= (-9474);
5662: note <= (-9626);
5663: note <= (-7815);
5664: note <= (-4815);
5665: note <= (-1697);
5666: note <= 467;
5667: note <= 893;
5668: note <= (-697);
5669: note <= (-3995);
5670: note <= (-8192);
5671: note <= (-12187);
5672: note <= (-14886);
5673: note <= (-15491);
5674: note <= (-13722);
5675: note <= (-9889);
5676: note <= (-4815);
5677: note <= 377;
5678: note <= 4563;
5679: note <= 6910;
5680: note <= 7094;
5681: note <= 5378;
5682: note <= 2531;
5683: note <= (-377);
5684: note <= (-2279);
5685: note <= (-2399);
5686: note <= (-467);
5687: note <= 3203;
5688: note <= 7791;
5689: note <= 12187;
5690: note <= 15286;
5691: note <= 16283;
5692: note <= 14886;
5693: note <= 11395;
5694: note <= 6627;
5695: note <= 1697;
5696: note <= (-2279);
5697: note <= (-4473);
5698: note <= (-4563);
5699: note <= (-2814);
5700: note <= 0;
5701: note <= 2814;
5702: note <= 4563;
5703: note <= 4473;
5704: note <= 2279;
5705: note <= (-1697);
5706: note <= (-6627);
5707: note <= (-11395);
5708: note <= (-14886);
5709: note <= (-16283);
5710: note <= (-15286);
5711: note <= (-12187);
5712: note <= (-7791);
5713: note <= (-3203);
5714: note <= 467;
5715: note <= 2399;
5716: note <= 2279;
5717: note <= 377;
5718: note <= (-2531);
5719: note <= (-5378);
5720: note <= (-7094);
5721: note <= (-6910);
5722: note <= (-4563);
5723: note <= (-377);
5724: note <= 4815;
5725: note <= 9889;
5726: note <= 13722;
5727: note <= 15491;
5728: note <= 14886;
5729: note <= 12187;
5730: note <= 8192;
5731: note <= 3995;
5732: note <= 697;
5733: note <= (-893);
5734: note <= (-467);
5735: note <= 1697;
5736: note <= 4815;
5737: note <= 7815;
5738: note <= 9626;
5739: note <= 9474;
5740: note <= 7094;
5741: note <= 2814;
5742: note <= (-2531);
5743: note <= (-7815);
5744: note <= (-11910);
5745: note <= (-13985);
5746: note <= (-13722);
5747: note <= (-11395);
5748: note <= (-7791);
5749: note <= (-3995);
5750: note <= (-1098);
5751: note <= 101;
5752: note <= (-697);
5753: note <= (-3203);
5754: note <= (-6627);
5755: note <= (-9889);
5756: note <= (-11910);
5757: note <= (-11911);
5758: note <= (-9626);
5759: note <= (-5378);
5760: note <= 0;
5761: note <= 5378;
5762: note <= 9626;
5763: note <= 11911;
5764: note <= 11910;
5765: note <= 9889;
5766: note <= 6627;
5767: note <= 3203;
5768: note <= 697;
5769: note <= (-101);
5770: note <= 1098;
5771: note <= 3995;
5772: note <= 7791;
5773: note <= 11395;
5774: note <= 13722;
5775: note <= 13985;
5776: note <= 11910;
5777: note <= 7815;
5778: note <= 2531;
5779: note <= (-2814);
5780: note <= (-7094);
5781: note <= (-9474);
5782: note <= (-9626);
5783: note <= (-7815);
5784: note <= (-4815);
5785: note <= (-1697);
5786: note <= 467;
5787: note <= 893;
5788: note <= (-697);
5789: note <= (-3995);
5790: note <= (-8192);
5791: note <= (-12187);
5792: note <= (-14886);
5793: note <= (-15491);
5794: note <= (-13722);
5795: note <= (-9889);
5796: note <= (-4815);
5797: note <= 377;
5798: note <= 4563;
5799: note <= 6910;
5800: note <= 7094;
5801: note <= 5378;
5802: note <= 2531;
5803: note <= (-377);
5804: note <= (-2279);
5805: note <= (-2399);
5806: note <= (-467);
5807: note <= 3203;
5808: note <= 7791;
5809: note <= 12187;
5810: note <= 15286;
5811: note <= 16283;
5812: note <= 14886;
5813: note <= 11395;
5814: note <= 6627;
5815: note <= 1697;
5816: note <= (-2279);
5817: note <= (-4473);
5818: note <= (-4563);
5819: note <= (-2814);
5820: note <= 0;
5821: note <= 2814;
5822: note <= 4563;
5823: note <= 4473;
5824: note <= 2279;
5825: note <= (-1697);
5826: note <= (-6627);
5827: note <= (-11395);
5828: note <= (-14886);
5829: note <= (-16283);
5830: note <= (-15286);
5831: note <= (-12187);
5832: note <= (-7791);
5833: note <= (-3203);
5834: note <= 467;
5835: note <= 2399;
5836: note <= 2279;
5837: note <= 377;
5838: note <= (-2531);
5839: note <= (-5378);
5840: note <= (-7094);
5841: note <= (-6910);
5842: note <= (-4563);
5843: note <= (-377);
5844: note <= 4815;
5845: note <= 9889;
5846: note <= 13722;
5847: note <= 15491;
5848: note <= 14886;
5849: note <= 12187;
5850: note <= 8192;
5851: note <= 3995;
5852: note <= 697;
5853: note <= (-893);
5854: note <= (-467);
5855: note <= 1697;
5856: note <= 4815;
5857: note <= 7815;
5858: note <= 9626;
5859: note <= 9474;
5860: note <= 7094;
5861: note <= 2814;
5862: note <= (-2531);
5863: note <= (-7815);
5864: note <= (-11910);
5865: note <= (-13985);
5866: note <= (-13722);
5867: note <= (-11395);
5868: note <= (-7791);
5869: note <= (-3995);
5870: note <= (-1098);
5871: note <= 101;
5872: note <= (-697);
5873: note <= (-3203);
5874: note <= (-6627);
5875: note <= (-9889);
5876: note <= (-11910);
5877: note <= (-11911);
5878: note <= (-9626);
5879: note <= (-5378);
5880: note <= 0;
5881: note <= 5378;
5882: note <= 9626;
5883: note <= 11911;
5884: note <= 11910;
5885: note <= 9889;
5886: note <= 6627;
5887: note <= 3203;
5888: note <= 697;
5889: note <= (-101);
5890: note <= 1098;
5891: note <= 3995;
5892: note <= 7791;
5893: note <= 11395;
5894: note <= 13722;
5895: note <= 13985;
5896: note <= 11910;
5897: note <= 7815;
5898: note <= 2531;
5899: note <= (-2814);
5900: note <= (-7094);
5901: note <= (-9474);
5902: note <= (-9626);
5903: note <= (-7815);
5904: note <= (-4815);
5905: note <= (-1697);
5906: note <= 467;
5907: note <= 893;
5908: note <= (-697);
5909: note <= (-3995);
5910: note <= (-8192);
5911: note <= (-12187);
5912: note <= (-14886);
5913: note <= (-15491);
5914: note <= (-13722);
5915: note <= (-9889);
5916: note <= (-4815);
5917: note <= 377;
5918: note <= 4563;
5919: note <= 6910;
5920: note <= 7094;
5921: note <= 5378;
5922: note <= 2531;
5923: note <= (-377);
5924: note <= (-2279);
5925: note <= (-2399);
5926: note <= (-467);
5927: note <= 3203;
5928: note <= 7791;
5929: note <= 12187;
5930: note <= 15286;
5931: note <= 16283;
5932: note <= 14886;
5933: note <= 11395;
5934: note <= 6627;
5935: note <= 1697;
5936: note <= (-2279);
5937: note <= (-4473);
5938: note <= (-4563);
5939: note <= (-2814);
5940: note <= 0;
5941: note <= 2814;
5942: note <= 4563;
5943: note <= 4473;
5944: note <= 2279;
5945: note <= (-1697);
5946: note <= (-6627);
5947: note <= (-11395);
5948: note <= (-14886);
5949: note <= (-16283);
5950: note <= (-15286);
5951: note <= (-12187);
5952: note <= (-7791);
5953: note <= (-3203);
5954: note <= 467;
5955: note <= 2399;
5956: note <= 2279;
5957: note <= 377;
5958: note <= (-2531);
5959: note <= (-5378);
5960: note <= (-7094);
5961: note <= (-6910);
5962: note <= (-4563);
5963: note <= (-377);
5964: note <= 4815;
5965: note <= 9889;
5966: note <= 13722;
5967: note <= 15491;
5968: note <= 14886;
5969: note <= 12187;
5970: note <= 8192;
5971: note <= 3995;
5972: note <= 697;
5973: note <= (-893);
5974: note <= (-467);
5975: note <= 1697;
5976: note <= 4815;
5977: note <= 7815;
5978: note <= 9626;
5979: note <= 9474;
5980: note <= 7094;
5981: note <= 2814;
5982: note <= (-2531);
5983: note <= (-7815);
5984: note <= (-11910);
5985: note <= (-13985);
5986: note <= (-13722);
5987: note <= (-11395);
5988: note <= (-7791);
5989: note <= (-3995);
5990: note <= (-1098);
5991: note <= 101;
5992: note <= (-697);
5993: note <= (-3203);
5994: note <= (-6627);
5995: note <= (-9889);
5996: note <= (-11910);
5997: note <= (-11911);
5998: note <= (-9626);
5999: note <= (-5378);
6000: note <= 0;
6001: note <= 5378;
6002: note <= 9626;
6003: note <= 11911;
6004: note <= 11910;
6005: note <= 9889;
6006: note <= 6627;
6007: note <= 3203;
6008: note <= 697;
6009: note <= (-101);
6010: note <= 1098;
6011: note <= 3995;
6012: note <= 7791;
6013: note <= 11395;
6014: note <= 13722;
6015: note <= 13985;
6016: note <= 11910;
6017: note <= 7815;
6018: note <= 2531;
6019: note <= (-2814);
6020: note <= (-7094);
6021: note <= (-9474);
6022: note <= (-9626);
6023: note <= (-7815);
6024: note <= (-4815);
6025: note <= (-1697);
6026: note <= 467;
6027: note <= 893;
6028: note <= (-697);
6029: note <= (-3995);
6030: note <= (-8192);
6031: note <= (-12187);
6032: note <= (-14886);
6033: note <= (-15491);
6034: note <= (-13722);
6035: note <= (-9889);
6036: note <= (-4815);
6037: note <= 377;
6038: note <= 4563;
6039: note <= 6910;
6040: note <= 7094;
6041: note <= 5378;
6042: note <= 2531;
6043: note <= (-377);
6044: note <= (-2279);
6045: note <= (-2399);
6046: note <= (-467);
6047: note <= 3203;
6048: note <= 7791;
6049: note <= 12187;
6050: note <= 15286;
6051: note <= 16283;
6052: note <= 14886;
6053: note <= 11395;
6054: note <= 6627;
6055: note <= 1697;
6056: note <= (-2279);
6057: note <= (-4473);
6058: note <= (-4563);
6059: note <= (-2814);
6060: note <= 0;
6061: note <= 2814;
6062: note <= 4563;
6063: note <= 4473;
6064: note <= 2279;
6065: note <= (-1697);
6066: note <= (-6627);
6067: note <= (-11395);
6068: note <= (-14886);
6069: note <= (-16283);
6070: note <= (-15286);
6071: note <= (-12187);
6072: note <= (-7791);
6073: note <= (-3203);
6074: note <= 467;
6075: note <= 2399;
6076: note <= 2279;
6077: note <= 377;
6078: note <= (-2531);
6079: note <= (-5378);
6080: note <= (-7094);
6081: note <= (-6910);
6082: note <= (-4563);
6083: note <= (-377);
6084: note <= 4815;
6085: note <= 9889;
6086: note <= 13722;
6087: note <= 15491;
6088: note <= 14886;
6089: note <= 12187;
6090: note <= 8192;
6091: note <= 3995;
6092: note <= 697;
6093: note <= (-893);
6094: note <= (-467);
6095: note <= 1697;
6096: note <= 4815;
6097: note <= 7815;
6098: note <= 9626;
6099: note <= 9474;
6100: note <= 7094;
6101: note <= 2814;
6102: note <= (-2531);
6103: note <= (-7815);
6104: note <= (-11910);
6105: note <= (-13985);
6106: note <= (-13722);
6107: note <= (-11395);
6108: note <= (-7791);
6109: note <= (-3995);
6110: note <= (-1098);
6111: note <= 101;
6112: note <= (-697);
6113: note <= (-3203);
6114: note <= (-6627);
6115: note <= (-9889);
6116: note <= (-11910);
6117: note <= (-11911);
6118: note <= (-9626);
6119: note <= (-5378);
6120: note <= 0;
6121: note <= 5378;
6122: note <= 9626;
6123: note <= 11911;
6124: note <= 11910;
6125: note <= 9889;
6126: note <= 6627;
6127: note <= 3203;
6128: note <= 697;
6129: note <= (-101);
6130: note <= 1098;
6131: note <= 3995;
6132: note <= 7791;
6133: note <= 11395;
6134: note <= 13722;
6135: note <= 13985;
6136: note <= 11910;
6137: note <= 7815;
6138: note <= 2531;
6139: note <= (-2814);
6140: note <= (-7094);
6141: note <= (-9474);
6142: note <= (-9626);
6143: note <= (-7815);
6144: note <= (-4815);
6145: note <= (-1697);
6146: note <= 467;
6147: note <= 893;
6148: note <= (-697);
6149: note <= (-3995);
6150: note <= (-8192);
6151: note <= (-12187);
6152: note <= (-14886);
6153: note <= (-15491);
6154: note <= (-13722);
6155: note <= (-9889);
6156: note <= (-4815);
6157: note <= 377;
6158: note <= 4563;
6159: note <= 6910;
6160: note <= 7094;
6161: note <= 5378;
6162: note <= 2531;
6163: note <= (-377);
6164: note <= (-2279);
6165: note <= (-2399);
6166: note <= (-467);
6167: note <= 3203;
6168: note <= 7791;
6169: note <= 12187;
6170: note <= 15286;
6171: note <= 16283;
6172: note <= 14886;
6173: note <= 11395;
6174: note <= 6627;
6175: note <= 1697;
6176: note <= (-2279);
6177: note <= (-4473);
6178: note <= (-4563);
6179: note <= (-2814);
6180: note <= 0;
6181: note <= 2814;
6182: note <= 4563;
6183: note <= 4473;
6184: note <= 2279;
6185: note <= (-1697);
6186: note <= (-6627);
6187: note <= (-11395);
6188: note <= (-14886);
6189: note <= (-16283);
6190: note <= (-15286);
6191: note <= (-12187);
6192: note <= (-7791);
6193: note <= (-3203);
6194: note <= 467;
6195: note <= 2399;
6196: note <= 2279;
6197: note <= 377;
6198: note <= (-2531);
6199: note <= (-5378);
6200: note <= (-7094);
6201: note <= (-6910);
6202: note <= (-4563);
6203: note <= (-377);
6204: note <= 4815;
6205: note <= 9889;
6206: note <= 13722;
6207: note <= 15491;
6208: note <= 14886;
6209: note <= 12187;
6210: note <= 8192;
6211: note <= 3995;
6212: note <= 697;
6213: note <= (-893);
6214: note <= (-467);
6215: note <= 1697;
6216: note <= 4815;
6217: note <= 7815;
6218: note <= 9626;
6219: note <= 9474;
6220: note <= 7094;
6221: note <= 2814;
6222: note <= (-2531);
6223: note <= (-7815);
6224: note <= (-11910);
6225: note <= (-13985);
6226: note <= (-13722);
6227: note <= (-11395);
6228: note <= (-7791);
6229: note <= (-3995);
6230: note <= (-1098);
6231: note <= 101;
6232: note <= (-697);
6233: note <= (-3203);
6234: note <= (-6627);
6235: note <= (-9889);
6236: note <= (-11910);
6237: note <= (-11911);
6238: note <= (-9626);
6239: note <= (-5378);
6240: note <= 0;
6241: note <= 5378;
6242: note <= 9626;
6243: note <= 11911;
6244: note <= 11910;
6245: note <= 9889;
6246: note <= 6627;
6247: note <= 3203;
6248: note <= 697;
6249: note <= (-101);
6250: note <= 1098;
6251: note <= 3995;
6252: note <= 7791;
6253: note <= 11395;
6254: note <= 13722;
6255: note <= 13985;
6256: note <= 11910;
6257: note <= 7815;
6258: note <= 2531;
6259: note <= (-2814);
6260: note <= (-7094);
6261: note <= (-9474);
6262: note <= (-9626);
6263: note <= (-7815);
6264: note <= (-4815);
6265: note <= (-1697);
6266: note <= 467;
6267: note <= 893;
6268: note <= (-697);
6269: note <= (-3995);
6270: note <= (-8192);
6271: note <= (-12187);
6272: note <= (-14886);
6273: note <= (-15491);
6274: note <= (-13722);
6275: note <= (-9889);
6276: note <= (-4815);
6277: note <= 377;
6278: note <= 4563;
6279: note <= 6910;
6280: note <= 7094;
6281: note <= 5378;
6282: note <= 2531;
6283: note <= (-377);
6284: note <= (-2279);
6285: note <= (-2399);
6286: note <= (-467);
6287: note <= 3203;
6288: note <= 7791;
6289: note <= 12187;
6290: note <= 15286;
6291: note <= 16283;
6292: note <= 14886;
6293: note <= 11395;
6294: note <= 6627;
6295: note <= 1697;
6296: note <= (-2279);
6297: note <= (-4473);
6298: note <= (-4563);
6299: note <= (-2814);
6300: note <= 0;
6301: note <= 2814;
6302: note <= 4563;
6303: note <= 4473;
6304: note <= 2279;
6305: note <= (-1697);
6306: note <= (-6627);
6307: note <= (-11395);
6308: note <= (-14886);
6309: note <= (-16283);
6310: note <= (-15286);
6311: note <= (-12187);
6312: note <= (-7791);
6313: note <= (-3203);
6314: note <= 467;
6315: note <= 2399;
6316: note <= 2279;
6317: note <= 377;
6318: note <= (-2531);
6319: note <= (-5378);
6320: note <= (-7094);
6321: note <= (-6910);
6322: note <= (-4563);
6323: note <= (-377);
6324: note <= 4815;
6325: note <= 9889;
6326: note <= 13722;
6327: note <= 15491;
6328: note <= 14886;
6329: note <= 12187;
6330: note <= 8192;
6331: note <= 3995;
6332: note <= 697;
6333: note <= (-893);
6334: note <= (-467);
6335: note <= 1697;
6336: note <= 4815;
6337: note <= 7815;
6338: note <= 9626;
6339: note <= 9474;
6340: note <= 7094;
6341: note <= 2814;
6342: note <= (-2531);
6343: note <= (-7815);
6344: note <= (-11910);
6345: note <= (-13985);
6346: note <= (-13722);
6347: note <= (-11395);
6348: note <= (-7791);
6349: note <= (-3995);
6350: note <= (-1098);
6351: note <= 101;
6352: note <= (-697);
6353: note <= (-3203);
6354: note <= (-6627);
6355: note <= (-9889);
6356: note <= (-11910);
6357: note <= (-11911);
6358: note <= (-9626);
6359: note <= (-5378);
6360: note <= 0;
6361: note <= 5378;
6362: note <= 9626;
6363: note <= 11911;
6364: note <= 11910;
6365: note <= 9889;
6366: note <= 6627;
6367: note <= 3203;
6368: note <= 697;
6369: note <= (-101);
6370: note <= 1098;
6371: note <= 3995;
6372: note <= 7791;
6373: note <= 11395;
6374: note <= 13722;
6375: note <= 13985;
6376: note <= 11910;
6377: note <= 7815;
6378: note <= 2531;
6379: note <= (-2814);
6380: note <= (-7094);
6381: note <= (-9474);
6382: note <= (-9626);
6383: note <= (-7815);
6384: note <= (-4815);
6385: note <= (-1697);
6386: note <= 467;
6387: note <= 893;
6388: note <= (-697);
6389: note <= (-3995);
6390: note <= (-8192);
6391: note <= (-12187);
6392: note <= (-14886);
6393: note <= (-15491);
6394: note <= (-13722);
6395: note <= (-9889);
6396: note <= (-4815);
6397: note <= 377;
6398: note <= 4563;
6399: note <= 6910;
6400: note <= 7094;
6401: note <= 5378;
6402: note <= 2531;
6403: note <= (-377);
6404: note <= (-2279);
6405: note <= (-2399);
6406: note <= (-467);
6407: note <= 3203;
6408: note <= 7791;
6409: note <= 12187;
6410: note <= 15286;
6411: note <= 16283;
6412: note <= 14886;
6413: note <= 11395;
6414: note <= 6627;
6415: note <= 1697;
6416: note <= (-2279);
6417: note <= (-4473);
6418: note <= (-4563);
6419: note <= (-2814);
6420: note <= 0;
6421: note <= 2814;
6422: note <= 4563;
6423: note <= 4473;
6424: note <= 2279;
6425: note <= (-1697);
6426: note <= (-6627);
6427: note <= (-11395);
6428: note <= (-14886);
6429: note <= (-16283);
6430: note <= (-15286);
6431: note <= (-12187);
6432: note <= (-7791);
6433: note <= (-3203);
6434: note <= 467;
6435: note <= 2399;
6436: note <= 2279;
6437: note <= 377;
6438: note <= (-2531);
6439: note <= (-5378);
6440: note <= (-7094);
6441: note <= (-6910);
6442: note <= (-4563);
6443: note <= (-377);
6444: note <= 4815;
6445: note <= 9889;
6446: note <= 13722;
6447: note <= 15491;
6448: note <= 14886;
6449: note <= 12187;
6450: note <= 8192;
6451: note <= 3995;
6452: note <= 697;
6453: note <= (-893);
6454: note <= (-467);
6455: note <= 1697;
6456: note <= 4815;
6457: note <= 7815;
6458: note <= 9626;
6459: note <= 9474;
6460: note <= 7094;
6461: note <= 2814;
6462: note <= (-2531);
6463: note <= (-7815);
6464: note <= (-11910);
6465: note <= (-13985);
6466: note <= (-13722);
6467: note <= (-11395);
6468: note <= (-7791);
6469: note <= (-3995);
6470: note <= (-1098);
6471: note <= 101;
6472: note <= (-697);
6473: note <= (-3203);
6474: note <= (-6627);
6475: note <= (-9889);
6476: note <= (-11910);
6477: note <= (-11911);
6478: note <= (-9626);
6479: note <= (-5378);
6480: note <= 0;
6481: note <= 5378;
6482: note <= 9626;
6483: note <= 11911;
6484: note <= 11910;
6485: note <= 9889;
6486: note <= 6627;
6487: note <= 3203;
6488: note <= 697;
6489: note <= (-101);
6490: note <= 1098;
6491: note <= 3995;
6492: note <= 7791;
6493: note <= 11395;
6494: note <= 13722;
6495: note <= 13985;
6496: note <= 11910;
6497: note <= 7815;
6498: note <= 2531;
6499: note <= (-2814);
6500: note <= (-7094);
6501: note <= (-9474);
6502: note <= (-9626);
6503: note <= (-7815);
6504: note <= (-4815);
6505: note <= (-1697);
6506: note <= 467;
6507: note <= 893;
6508: note <= (-697);
6509: note <= (-3995);
6510: note <= (-8192);
6511: note <= (-12187);
6512: note <= (-14886);
6513: note <= (-15491);
6514: note <= (-13722);
6515: note <= (-9889);
6516: note <= (-4815);
6517: note <= 377;
6518: note <= 4563;
6519: note <= 6910;
6520: note <= 7094;
6521: note <= 5378;
6522: note <= 2531;
6523: note <= (-377);
6524: note <= (-2279);
6525: note <= (-2399);
6526: note <= (-467);
6527: note <= 3203;
6528: note <= 7791;
6529: note <= 12187;
6530: note <= 15286;
6531: note <= 16283;
6532: note <= 14886;
6533: note <= 11395;
6534: note <= 6627;
6535: note <= 1697;
6536: note <= (-2279);
6537: note <= (-4473);
6538: note <= (-4563);
6539: note <= (-2814);
6540: note <= 0;
6541: note <= 2814;
6542: note <= 4563;
6543: note <= 4473;
6544: note <= 2279;
6545: note <= (-1697);
6546: note <= (-6627);
6547: note <= (-11395);
6548: note <= (-14886);
6549: note <= (-16283);
6550: note <= (-15286);
6551: note <= (-12187);
6552: note <= (-7791);
6553: note <= (-3203);
6554: note <= 467;
6555: note <= 2399;
6556: note <= 2279;
6557: note <= 377;
6558: note <= (-2531);
6559: note <= (-5378);
6560: note <= (-7094);
6561: note <= (-6910);
6562: note <= (-4563);
6563: note <= (-377);
6564: note <= 4815;
6565: note <= 9889;
6566: note <= 13722;
6567: note <= 15491;
6568: note <= 14886;
6569: note <= 12187;
6570: note <= 8192;
6571: note <= 3995;
6572: note <= 697;
6573: note <= (-893);
6574: note <= (-467);
6575: note <= 1697;
6576: note <= 4815;
6577: note <= 7815;
6578: note <= 9626;
6579: note <= 9474;
6580: note <= 7094;
6581: note <= 2814;
6582: note <= (-2531);
6583: note <= (-7815);
6584: note <= (-11910);
6585: note <= (-13985);
6586: note <= (-13722);
6587: note <= (-11395);
6588: note <= (-7791);
6589: note <= (-3995);
6590: note <= (-1098);
6591: note <= 101;
6592: note <= (-697);
6593: note <= (-3203);
6594: note <= (-6627);
6595: note <= (-9889);
6596: note <= (-11910);
6597: note <= (-11911);
6598: note <= (-9626);
6599: note <= (-5378);
6600: note <= 0;
6601: note <= 5378;
6602: note <= 9626;
6603: note <= 11911;
6604: note <= 11910;
6605: note <= 9889;
6606: note <= 6627;
6607: note <= 3203;
6608: note <= 697;
6609: note <= (-101);
6610: note <= 1098;
6611: note <= 3995;
6612: note <= 7791;
6613: note <= 11395;
6614: note <= 13722;
6615: note <= 13985;
6616: note <= 11910;
6617: note <= 7815;
6618: note <= 2531;
6619: note <= (-2814);
6620: note <= (-7094);
6621: note <= (-9474);
6622: note <= (-9626);
6623: note <= (-7815);
6624: note <= (-4815);
6625: note <= (-1697);
6626: note <= 467;
6627: note <= 893;
6628: note <= (-697);
6629: note <= (-3995);
6630: note <= (-8192);
6631: note <= (-12187);
6632: note <= (-14886);
6633: note <= (-15491);
6634: note <= (-13722);
6635: note <= (-9889);
6636: note <= (-4815);
6637: note <= 377;
6638: note <= 4563;
6639: note <= 6910;
6640: note <= 7094;
6641: note <= 5378;
6642: note <= 2531;
6643: note <= (-377);
6644: note <= (-2279);
6645: note <= (-2399);
6646: note <= (-467);
6647: note <= 3203;
6648: note <= 7791;
6649: note <= 12187;
6650: note <= 15286;
6651: note <= 16283;
6652: note <= 14886;
6653: note <= 11395;
6654: note <= 6627;
6655: note <= 1697;
6656: note <= (-2279);
6657: note <= (-4473);
6658: note <= (-4563);
6659: note <= (-2814);
6660: note <= 0;
6661: note <= 2814;
6662: note <= 4563;
6663: note <= 4473;
6664: note <= 2279;
6665: note <= (-1697);
6666: note <= (-6627);
6667: note <= (-11395);
6668: note <= (-14886);
6669: note <= (-16283);
6670: note <= (-15286);
6671: note <= (-12187);
6672: note <= (-7791);
6673: note <= (-3203);
6674: note <= 467;
6675: note <= 2399;
6676: note <= 2279;
6677: note <= 377;
6678: note <= (-2531);
6679: note <= (-5378);
6680: note <= (-7094);
6681: note <= (-6910);
6682: note <= (-4563);
6683: note <= (-377);
6684: note <= 4815;
6685: note <= 9889;
6686: note <= 13722;
6687: note <= 15491;
6688: note <= 14886;
6689: note <= 12187;
6690: note <= 8192;
6691: note <= 3995;
6692: note <= 697;
6693: note <= (-893);
6694: note <= (-467);
6695: note <= 1697;
6696: note <= 4815;
6697: note <= 7815;
6698: note <= 9626;
6699: note <= 9474;
6700: note <= 7094;
6701: note <= 2814;
6702: note <= (-2531);
6703: note <= (-7815);
6704: note <= (-11910);
6705: note <= (-13985);
6706: note <= (-13722);
6707: note <= (-11395);
6708: note <= (-7791);
6709: note <= (-3995);
6710: note <= (-1098);
6711: note <= 101;
6712: note <= (-697);
6713: note <= (-3203);
6714: note <= (-6627);
6715: note <= (-9889);
6716: note <= (-11910);
6717: note <= (-11911);
6718: note <= (-9626);
6719: note <= (-5378);
6720: note <= 0;
6721: note <= 5378;
6722: note <= 9626;
6723: note <= 11911;
6724: note <= 11910;
6725: note <= 9889;
6726: note <= 6627;
6727: note <= 3203;
6728: note <= 697;
6729: note <= (-101);
6730: note <= 1098;
6731: note <= 3995;
6732: note <= 7791;
6733: note <= 11395;
6734: note <= 13722;
6735: note <= 13985;
6736: note <= 11910;
6737: note <= 7815;
6738: note <= 2531;
6739: note <= (-2814);
6740: note <= (-7094);
6741: note <= (-9474);
6742: note <= (-9626);
6743: note <= (-7815);
6744: note <= (-4815);
6745: note <= (-1697);
6746: note <= 467;
6747: note <= 893;
6748: note <= (-697);
6749: note <= (-3995);
6750: note <= (-8192);
6751: note <= (-12187);
6752: note <= (-14886);
6753: note <= (-15491);
6754: note <= (-13722);
6755: note <= (-9889);
6756: note <= (-4815);
6757: note <= 377;
6758: note <= 4563;
6759: note <= 6910;
6760: note <= 7094;
6761: note <= 5378;
6762: note <= 2531;
6763: note <= (-377);
6764: note <= (-2279);
6765: note <= (-2399);
6766: note <= (-467);
6767: note <= 3203;
6768: note <= 7791;
6769: note <= 12187;
6770: note <= 15286;
6771: note <= 16283;
6772: note <= 14886;
6773: note <= 11395;
6774: note <= 6627;
6775: note <= 1697;
6776: note <= (-2279);
6777: note <= (-4473);
6778: note <= (-4563);
6779: note <= (-2814);
6780: note <= 0;
6781: note <= 2814;
6782: note <= 4563;
6783: note <= 4473;
6784: note <= 2279;
6785: note <= (-1697);
6786: note <= (-6627);
6787: note <= (-11395);
6788: note <= (-14886);
6789: note <= (-16283);
6790: note <= (-15286);
6791: note <= (-12187);
6792: note <= (-7791);
6793: note <= (-3203);
6794: note <= 467;
6795: note <= 2399;
6796: note <= 2279;
6797: note <= 377;
6798: note <= (-2531);
6799: note <= (-5378);
6800: note <= (-7094);
6801: note <= (-6910);
6802: note <= (-4563);
6803: note <= (-377);
6804: note <= 4815;
6805: note <= 9889;
6806: note <= 13722;
6807: note <= 15491;
6808: note <= 14886;
6809: note <= 12187;
6810: note <= 8192;
6811: note <= 3995;
6812: note <= 697;
6813: note <= (-893);
6814: note <= (-467);
6815: note <= 1697;
6816: note <= 4815;
6817: note <= 7815;
6818: note <= 9626;
6819: note <= 9474;
6820: note <= 7094;
6821: note <= 2814;
6822: note <= (-2531);
6823: note <= (-7815);
6824: note <= (-11910);
6825: note <= (-13985);
6826: note <= (-13722);
6827: note <= (-11395);
6828: note <= (-7791);
6829: note <= (-3995);
6830: note <= (-1098);
6831: note <= 101;
6832: note <= (-697);
6833: note <= (-3203);
6834: note <= (-6627);
6835: note <= (-9889);
6836: note <= (-11910);
6837: note <= (-11911);
6838: note <= (-9626);
6839: note <= (-5378);
6840: note <= 0;
6841: note <= 5378;
6842: note <= 9626;
6843: note <= 11911;
6844: note <= 11910;
6845: note <= 9889;
6846: note <= 6627;
6847: note <= 3203;
6848: note <= 697;
6849: note <= (-101);
6850: note <= 1098;
6851: note <= 3995;
6852: note <= 7791;
6853: note <= 11395;
6854: note <= 13722;
6855: note <= 13985;
6856: note <= 11910;
6857: note <= 7815;
6858: note <= 2531;
6859: note <= (-2814);
6860: note <= (-7094);
6861: note <= (-9474);
6862: note <= (-9626);
6863: note <= (-7815);
6864: note <= (-4815);
6865: note <= (-1697);
6866: note <= 467;
6867: note <= 893;
6868: note <= (-697);
6869: note <= (-3995);
6870: note <= (-8192);
6871: note <= (-12187);
6872: note <= (-14886);
6873: note <= (-15491);
6874: note <= (-13722);
6875: note <= (-9889);
6876: note <= (-4815);
6877: note <= 377;
6878: note <= 4563;
6879: note <= 6910;
6880: note <= 7094;
6881: note <= 5378;
6882: note <= 2531;
6883: note <= (-377);
6884: note <= (-2279);
6885: note <= (-2399);
6886: note <= (-467);
6887: note <= 3203;
6888: note <= 7791;
6889: note <= 12187;
6890: note <= 15286;
6891: note <= 16283;
6892: note <= 14886;
6893: note <= 11395;
6894: note <= 6627;
6895: note <= 1697;
6896: note <= (-2279);
6897: note <= (-4473);
6898: note <= (-4563);
6899: note <= (-2814);
6900: note <= 0;
6901: note <= 2814;
6902: note <= 4563;
6903: note <= 4473;
6904: note <= 2279;
6905: note <= (-1697);
6906: note <= (-6627);
6907: note <= (-11395);
6908: note <= (-14886);
6909: note <= (-16283);
6910: note <= (-15286);
6911: note <= (-12187);
6912: note <= (-7791);
6913: note <= (-3203);
6914: note <= 467;
6915: note <= 2399;
6916: note <= 2279;
6917: note <= 377;
6918: note <= (-2531);
6919: note <= (-5378);
6920: note <= (-7094);
6921: note <= (-6910);
6922: note <= (-4563);
6923: note <= (-377);
6924: note <= 4815;
6925: note <= 9889;
6926: note <= 13722;
6927: note <= 15491;
6928: note <= 14886;
6929: note <= 12187;
6930: note <= 8192;
6931: note <= 3995;
6932: note <= 697;
6933: note <= (-893);
6934: note <= (-467);
6935: note <= 1697;
6936: note <= 4815;
6937: note <= 7815;
6938: note <= 9626;
6939: note <= 9474;
6940: note <= 7094;
6941: note <= 2814;
6942: note <= (-2531);
6943: note <= (-7815);
6944: note <= (-11910);
6945: note <= (-13985);
6946: note <= (-13722);
6947: note <= (-11395);
6948: note <= (-7791);
6949: note <= (-3995);
6950: note <= (-1098);
6951: note <= 101;
6952: note <= (-697);
6953: note <= (-3203);
6954: note <= (-6627);
6955: note <= (-9889);
6956: note <= (-11910);
6957: note <= (-11911);
6958: note <= (-9626);
6959: note <= (-5378);
6960: note <= 0;
6961: note <= 5378;
6962: note <= 9626;
6963: note <= 11911;
6964: note <= 11910;
6965: note <= 9889;
6966: note <= 6627;
6967: note <= 3203;
6968: note <= 697;
6969: note <= (-101);
6970: note <= 1098;
6971: note <= 3995;
6972: note <= 7791;
6973: note <= 11395;
6974: note <= 13722;
6975: note <= 13985;
6976: note <= 11910;
6977: note <= 7815;
6978: note <= 2531;
6979: note <= (-2814);
6980: note <= (-7094);
6981: note <= (-9474);
6982: note <= (-9626);
6983: note <= (-7815);
6984: note <= (-4815);
6985: note <= (-1697);
6986: note <= 467;
6987: note <= 893;
6988: note <= (-697);
6989: note <= (-3995);
6990: note <= (-8192);
6991: note <= (-12187);
6992: note <= (-14886);
6993: note <= (-15491);
6994: note <= (-13722);
6995: note <= (-9889);
6996: note <= (-4815);
6997: note <= 377;
6998: note <= 4563;
6999: note <= 6910;
7000: note <= 7094;
7001: note <= 5378;
7002: note <= 2531;
7003: note <= (-377);
7004: note <= (-2279);
7005: note <= (-2399);
7006: note <= (-467);
7007: note <= 3203;
7008: note <= 7791;
7009: note <= 12187;
7010: note <= 15286;
7011: note <= 16283;
7012: note <= 14886;
7013: note <= 11395;
7014: note <= 6627;
7015: note <= 1697;
7016: note <= (-2279);
7017: note <= (-4473);
7018: note <= (-4563);
7019: note <= (-2814);
7020: note <= 0;
7021: note <= 2814;
7022: note <= 4563;
7023: note <= 4473;
7024: note <= 2279;
7025: note <= (-1697);
7026: note <= (-6627);
7027: note <= (-11395);
7028: note <= (-14886);
7029: note <= (-16283);
7030: note <= (-15286);
7031: note <= (-12187);
7032: note <= (-7791);
7033: note <= (-3203);
7034: note <= 467;
7035: note <= 2399;
7036: note <= 2279;
7037: note <= 377;
7038: note <= (-2531);
7039: note <= (-5378);
7040: note <= (-7094);
7041: note <= (-6910);
7042: note <= (-4563);
7043: note <= (-377);
7044: note <= 4815;
7045: note <= 9889;
7046: note <= 13722;
7047: note <= 15491;
7048: note <= 14886;
7049: note <= 12187;
7050: note <= 8192;
7051: note <= 3995;
7052: note <= 697;
7053: note <= (-893);
7054: note <= (-467);
7055: note <= 1697;
7056: note <= 4815;
7057: note <= 7815;
7058: note <= 9626;
7059: note <= 9474;
7060: note <= 7094;
7061: note <= 2814;
7062: note <= (-2531);
7063: note <= (-7815);
7064: note <= (-11910);
7065: note <= (-13985);
7066: note <= (-13722);
7067: note <= (-11395);
7068: note <= (-7791);
7069: note <= (-3995);
7070: note <= (-1098);
7071: note <= 101;
7072: note <= (-697);
7073: note <= (-3203);
7074: note <= (-6627);
7075: note <= (-9889);
7076: note <= (-11910);
7077: note <= (-11911);
7078: note <= (-9626);
7079: note <= (-5378);
7080: note <= 0;
7081: note <= 5378;
7082: note <= 9626;
7083: note <= 11911;
7084: note <= 11910;
7085: note <= 9889;
7086: note <= 6627;
7087: note <= 3203;
7088: note <= 697;
7089: note <= (-101);
7090: note <= 1098;
7091: note <= 3995;
7092: note <= 7791;
7093: note <= 11395;
7094: note <= 13722;
7095: note <= 13985;
7096: note <= 11910;
7097: note <= 7815;
7098: note <= 2531;
7099: note <= (-2814);
7100: note <= (-7094);
7101: note <= (-9474);
7102: note <= (-9626);
7103: note <= (-7815);
7104: note <= (-4815);
7105: note <= (-1697);
7106: note <= 467;
7107: note <= 893;
7108: note <= (-697);
7109: note <= (-3995);
7110: note <= (-8192);
7111: note <= (-12187);
7112: note <= (-14886);
7113: note <= (-15491);
7114: note <= (-13722);
7115: note <= (-9889);
7116: note <= (-4815);
7117: note <= 377;
7118: note <= 4563;
7119: note <= 6910;
7120: note <= 7094;
7121: note <= 5378;
7122: note <= 2531;
7123: note <= (-377);
7124: note <= (-2279);
7125: note <= (-2399);
7126: note <= (-467);
7127: note <= 3203;
7128: note <= 7791;
7129: note <= 12187;
7130: note <= 15286;
7131: note <= 16283;
7132: note <= 14886;
7133: note <= 11395;
7134: note <= 6627;
7135: note <= 1697;
7136: note <= (-2279);
7137: note <= (-4473);
7138: note <= (-4563);
7139: note <= (-2814);
7140: note <= 0;
7141: note <= 2814;
7142: note <= 4563;
7143: note <= 4473;
7144: note <= 2279;
7145: note <= (-1697);
7146: note <= (-6627);
7147: note <= (-11395);
7148: note <= (-14886);
7149: note <= (-16283);
7150: note <= (-15286);
7151: note <= (-12187);
7152: note <= (-7791);
7153: note <= (-3203);
7154: note <= 467;
7155: note <= 2399;
7156: note <= 2279;
7157: note <= 377;
7158: note <= (-2531);
7159: note <= (-5378);
7160: note <= (-7094);
7161: note <= (-6910);
7162: note <= (-4563);
7163: note <= (-377);
7164: note <= 4815;
7165: note <= 9889;
7166: note <= 13722;
7167: note <= 15491;
7168: note <= 14886;
7169: note <= 12187;
7170: note <= 8192;
7171: note <= 3995;
7172: note <= 697;
7173: note <= (-893);
7174: note <= (-467);
7175: note <= 1697;
7176: note <= 4815;
7177: note <= 7815;
7178: note <= 9626;
7179: note <= 9474;
7180: note <= 7094;
7181: note <= 2814;
7182: note <= (-2531);
7183: note <= (-7815);
7184: note <= (-11910);
7185: note <= (-13985);
7186: note <= (-13722);
7187: note <= (-11395);
7188: note <= (-7791);
7189: note <= (-3995);
7190: note <= (-1098);
7191: note <= 101;
7192: note <= (-697);
7193: note <= (-3203);
7194: note <= (-6627);
7195: note <= (-9889);
7196: note <= (-11910);
7197: note <= (-11911);
7198: note <= (-9626);
7199: note <= (-5378);
7200: note <= 0;
7201: note <= 5378;
7202: note <= 9626;
7203: note <= 11911;
7204: note <= 11910;
7205: note <= 9889;
7206: note <= 6627;
7207: note <= 3203;
7208: note <= 697;
7209: note <= (-101);
7210: note <= 1098;
7211: note <= 3995;
7212: note <= 7791;
7213: note <= 11395;
7214: note <= 13722;
7215: note <= 13985;
7216: note <= 11910;
7217: note <= 7815;
7218: note <= 2531;
7219: note <= (-2814);
7220: note <= (-7094);
7221: note <= (-9474);
7222: note <= (-9626);
7223: note <= (-7815);
7224: note <= (-4815);
7225: note <= (-1697);
7226: note <= 467;
7227: note <= 893;
7228: note <= (-697);
7229: note <= (-3995);
7230: note <= (-8192);
7231: note <= (-12187);
7232: note <= (-14886);
7233: note <= (-15491);
7234: note <= (-13722);
7235: note <= (-9889);
7236: note <= (-4815);
7237: note <= 377;
7238: note <= 4563;
7239: note <= 6910;
7240: note <= 7094;
7241: note <= 5378;
7242: note <= 2531;
7243: note <= (-377);
7244: note <= (-2279);
7245: note <= (-2399);
7246: note <= (-467);
7247: note <= 3203;
7248: note <= 7791;
7249: note <= 12187;
7250: note <= 15286;
7251: note <= 16283;
7252: note <= 14886;
7253: note <= 11395;
7254: note <= 6627;
7255: note <= 1697;
7256: note <= (-2279);
7257: note <= (-4473);
7258: note <= (-4563);
7259: note <= (-2814);
7260: note <= 0;
7261: note <= 2814;
7262: note <= 4563;
7263: note <= 4473;
7264: note <= 2279;
7265: note <= (-1697);
7266: note <= (-6627);
7267: note <= (-11395);
7268: note <= (-14886);
7269: note <= (-16283);
7270: note <= (-15286);
7271: note <= (-12187);
7272: note <= (-7791);
7273: note <= (-3203);
7274: note <= 467;
7275: note <= 2399;
7276: note <= 2279;
7277: note <= 377;
7278: note <= (-2531);
7279: note <= (-5378);
7280: note <= (-7094);
7281: note <= (-6910);
7282: note <= (-4563);
7283: note <= (-377);
7284: note <= 4815;
7285: note <= 9889;
7286: note <= 13722;
7287: note <= 15491;
7288: note <= 14886;
7289: note <= 12187;
7290: note <= 8192;
7291: note <= 3995;
7292: note <= 697;
7293: note <= (-893);
7294: note <= (-467);
7295: note <= 1697;
7296: note <= 4815;
7297: note <= 7815;
7298: note <= 9626;
7299: note <= 9474;
7300: note <= 7094;
7301: note <= 2814;
7302: note <= (-2531);
7303: note <= (-7815);
7304: note <= (-11910);
7305: note <= (-13985);
7306: note <= (-13722);
7307: note <= (-11395);
7308: note <= (-7791);
7309: note <= (-3995);
7310: note <= (-1098);
7311: note <= 101;
7312: note <= (-697);
7313: note <= (-3203);
7314: note <= (-6627);
7315: note <= (-9889);
7316: note <= (-11910);
7317: note <= (-11911);
7318: note <= (-9626);
7319: note <= (-5378);
7320: note <= 0;
7321: note <= 5378;
7322: note <= 9626;
7323: note <= 11911;
7324: note <= 11910;
7325: note <= 9889;
7326: note <= 6627;
7327: note <= 3203;
7328: note <= 697;
7329: note <= (-101);
7330: note <= 1098;
7331: note <= 3995;
7332: note <= 7791;
7333: note <= 11395;
7334: note <= 13722;
7335: note <= 13985;
7336: note <= 11910;
7337: note <= 7815;
7338: note <= 2531;
7339: note <= (-2814);
7340: note <= (-7094);
7341: note <= (-9474);
7342: note <= (-9626);
7343: note <= (-7815);
7344: note <= (-4815);
7345: note <= (-1697);
7346: note <= 467;
7347: note <= 893;
7348: note <= (-697);
7349: note <= (-3995);
7350: note <= (-8192);
7351: note <= (-12187);
7352: note <= (-14886);
7353: note <= (-15491);
7354: note <= (-13722);
7355: note <= (-9889);
7356: note <= (-4815);
7357: note <= 377;
7358: note <= 4563;
7359: note <= 6910;
7360: note <= 7094;
7361: note <= 5378;
7362: note <= 2531;
7363: note <= (-377);
7364: note <= (-2279);
7365: note <= (-2399);
7366: note <= (-467);
7367: note <= 3203;
7368: note <= 7791;
7369: note <= 12187;
7370: note <= 15286;
7371: note <= 16283;
7372: note <= 14886;
7373: note <= 11395;
7374: note <= 6627;
7375: note <= 1697;
7376: note <= (-2279);
7377: note <= (-4473);
7378: note <= (-4563);
7379: note <= (-2814);
7380: note <= 0;
7381: note <= 2814;
7382: note <= 4563;
7383: note <= 4473;
7384: note <= 2279;
7385: note <= (-1697);
7386: note <= (-6627);
7387: note <= (-11395);
7388: note <= (-14886);
7389: note <= (-16283);
7390: note <= (-15286);
7391: note <= (-12187);
7392: note <= (-7791);
7393: note <= (-3203);
7394: note <= 467;
7395: note <= 2399;
7396: note <= 2279;
7397: note <= 377;
7398: note <= (-2531);
7399: note <= (-5378);
7400: note <= (-7094);
7401: note <= (-6910);
7402: note <= (-4563);
7403: note <= (-377);
7404: note <= 4815;
7405: note <= 9889;
7406: note <= 13722;
7407: note <= 15491;
7408: note <= 14886;
7409: note <= 12187;
7410: note <= 8192;
7411: note <= 3995;
7412: note <= 697;
7413: note <= (-893);
7414: note <= (-467);
7415: note <= 1697;
7416: note <= 4815;
7417: note <= 7815;
7418: note <= 9626;
7419: note <= 9474;
7420: note <= 7094;
7421: note <= 2814;
7422: note <= (-2531);
7423: note <= (-7815);
7424: note <= (-11910);
7425: note <= (-13985);
7426: note <= (-13722);
7427: note <= (-11395);
7428: note <= (-7791);
7429: note <= (-3995);
7430: note <= (-1098);
7431: note <= 101;
7432: note <= (-697);
7433: note <= (-3203);
7434: note <= (-6627);
7435: note <= (-9889);
7436: note <= (-11910);
7437: note <= (-11911);
7438: note <= (-9626);
7439: note <= (-5378);
7440: note <= 0;
7441: note <= 5378;
7442: note <= 9626;
7443: note <= 11911;
7444: note <= 11910;
7445: note <= 9889;
7446: note <= 6627;
7447: note <= 3203;
7448: note <= 697;
7449: note <= (-101);
7450: note <= 1098;
7451: note <= 3995;
7452: note <= 7791;
7453: note <= 11395;
7454: note <= 13722;
7455: note <= 13985;
7456: note <= 11910;
7457: note <= 7815;
7458: note <= 2531;
7459: note <= (-2814);
7460: note <= (-7094);
7461: note <= (-9474);
7462: note <= (-9626);
7463: note <= (-7815);
7464: note <= (-4815);
7465: note <= (-1697);
7466: note <= 467;
7467: note <= 893;
7468: note <= (-697);
7469: note <= (-3995);
7470: note <= (-8192);
7471: note <= (-12187);
7472: note <= (-14886);
7473: note <= (-15491);
7474: note <= (-13722);
7475: note <= (-9889);
7476: note <= (-4815);
7477: note <= 377;
7478: note <= 4563;
7479: note <= 6910;
7480: note <= 7094;
7481: note <= 5378;
7482: note <= 2531;
7483: note <= (-377);
7484: note <= (-2279);
7485: note <= (-2399);
7486: note <= (-467);
7487: note <= 3203;
7488: note <= 7791;
7489: note <= 12187;
7490: note <= 15286;
7491: note <= 16283;
7492: note <= 14886;
7493: note <= 11395;
7494: note <= 6627;
7495: note <= 1697;
7496: note <= (-2279);
7497: note <= (-4473);
7498: note <= (-4563);
7499: note <= (-2814);
7500: note <= 0;
7501: note <= 2814;
7502: note <= 4563;
7503: note <= 4473;
7504: note <= 2279;
7505: note <= (-1697);
7506: note <= (-6627);
7507: note <= (-11395);
7508: note <= (-14886);
7509: note <= (-16283);
7510: note <= (-15286);
7511: note <= (-12187);
7512: note <= (-7791);
7513: note <= (-3203);
7514: note <= 467;
7515: note <= 2399;
7516: note <= 2279;
7517: note <= 377;
7518: note <= (-2531);
7519: note <= (-5378);
7520: note <= (-7094);
7521: note <= (-6910);
7522: note <= (-4563);
7523: note <= (-377);
7524: note <= 4815;
7525: note <= 9889;
7526: note <= 13722;
7527: note <= 15491;
7528: note <= 14886;
7529: note <= 12187;
7530: note <= 8192;
7531: note <= 3995;
7532: note <= 697;
7533: note <= (-893);
7534: note <= (-467);
7535: note <= 1697;
7536: note <= 4815;
7537: note <= 7815;
7538: note <= 9626;
7539: note <= 9474;
7540: note <= 7094;
7541: note <= 2814;
7542: note <= (-2531);
7543: note <= (-7815);
7544: note <= (-11910);
7545: note <= (-13985);
7546: note <= (-13722);
7547: note <= (-11395);
7548: note <= (-7791);
7549: note <= (-3995);
7550: note <= (-1098);
7551: note <= 101;
7552: note <= (-697);
7553: note <= (-3203);
7554: note <= (-6627);
7555: note <= (-9889);
7556: note <= (-11910);
7557: note <= (-11911);
7558: note <= (-9626);
7559: note <= (-5378);
7560: note <= 0;
7561: note <= 5378;
7562: note <= 9626;
7563: note <= 11911;
7564: note <= 11910;
7565: note <= 9889;
7566: note <= 6627;
7567: note <= 3203;
7568: note <= 697;
7569: note <= (-101);
7570: note <= 1098;
7571: note <= 3995;
7572: note <= 7791;
7573: note <= 11395;
7574: note <= 13722;
7575: note <= 13985;
7576: note <= 11910;
7577: note <= 7815;
7578: note <= 2531;
7579: note <= (-2814);
7580: note <= (-7094);
7581: note <= (-9474);
7582: note <= (-9626);
7583: note <= (-7815);
7584: note <= (-4815);
7585: note <= (-1697);
7586: note <= 467;
7587: note <= 893;
7588: note <= (-697);
7589: note <= (-3995);
7590: note <= (-8192);
7591: note <= (-12187);
7592: note <= (-14886);
7593: note <= (-15491);
7594: note <= (-13722);
7595: note <= (-9889);
7596: note <= (-4815);
7597: note <= 377;
7598: note <= 4563;
7599: note <= 6910;
7600: note <= 7094;
7601: note <= 5378;
7602: note <= 2531;
7603: note <= (-377);
7604: note <= (-2279);
7605: note <= (-2399);
7606: note <= (-467);
7607: note <= 3203;
7608: note <= 7791;
7609: note <= 12187;
7610: note <= 15286;
7611: note <= 16283;
7612: note <= 14886;
7613: note <= 11395;
7614: note <= 6627;
7615: note <= 1697;
7616: note <= (-2279);
7617: note <= (-4473);
7618: note <= (-4563);
7619: note <= (-2814);
7620: note <= 0;
7621: note <= 2814;
7622: note <= 4563;
7623: note <= 4473;
7624: note <= 2279;
7625: note <= (-1697);
7626: note <= (-6627);
7627: note <= (-11395);
7628: note <= (-14886);
7629: note <= (-16283);
7630: note <= (-15286);
7631: note <= (-12187);
7632: note <= (-7791);
7633: note <= (-3203);
7634: note <= 467;
7635: note <= 2399;
7636: note <= 2279;
7637: note <= 377;
7638: note <= (-2531);
7639: note <= (-5378);
7640: note <= (-7094);
7641: note <= (-6910);
7642: note <= (-4563);
7643: note <= (-377);
7644: note <= 4815;
7645: note <= 9889;
7646: note <= 13722;
7647: note <= 15491;
7648: note <= 14886;
7649: note <= 12187;
7650: note <= 8192;
7651: note <= 3995;
7652: note <= 697;
7653: note <= (-893);
7654: note <= (-467);
7655: note <= 1697;
7656: note <= 4815;
7657: note <= 7815;
7658: note <= 9626;
7659: note <= 9474;
7660: note <= 7094;
7661: note <= 2814;
7662: note <= (-2531);
7663: note <= (-7815);
7664: note <= (-11910);
7665: note <= (-13985);
7666: note <= (-13722);
7667: note <= (-11395);
7668: note <= (-7791);
7669: note <= (-3995);
7670: note <= (-1098);
7671: note <= 101;
7672: note <= (-697);
7673: note <= (-3203);
7674: note <= (-6627);
7675: note <= (-9889);
7676: note <= (-11910);
7677: note <= (-11911);
7678: note <= (-9626);
7679: note <= (-5378);
7680: note <= 0;
7681: note <= 5378;
7682: note <= 9626;
7683: note <= 11911;
7684: note <= 11910;
7685: note <= 9889;
7686: note <= 6627;
7687: note <= 3203;
7688: note <= 697;
7689: note <= (-101);
7690: note <= 1098;
7691: note <= 3995;
7692: note <= 7791;
7693: note <= 11395;
7694: note <= 13722;
7695: note <= 13985;
7696: note <= 11910;
7697: note <= 7815;
7698: note <= 2531;
7699: note <= (-2814);
7700: note <= (-7094);
7701: note <= (-9474);
7702: note <= (-9626);
7703: note <= (-7815);
7704: note <= (-4815);
7705: note <= (-1697);
7706: note <= 467;
7707: note <= 893;
7708: note <= (-697);
7709: note <= (-3995);
7710: note <= (-8192);
7711: note <= (-12187);
7712: note <= (-14886);
7713: note <= (-15491);
7714: note <= (-13722);
7715: note <= (-9889);
7716: note <= (-4815);
7717: note <= 377;
7718: note <= 4563;
7719: note <= 6910;
7720: note <= 7094;
7721: note <= 5378;
7722: note <= 2531;
7723: note <= (-377);
7724: note <= (-2279);
7725: note <= (-2399);
7726: note <= (-467);
7727: note <= 3203;
7728: note <= 7791;
7729: note <= 12187;
7730: note <= 15286;
7731: note <= 16283;
7732: note <= 14886;
7733: note <= 11395;
7734: note <= 6627;
7735: note <= 1697;
7736: note <= (-2279);
7737: note <= (-4473);
7738: note <= (-4563);
7739: note <= (-2814);
7740: note <= 0;
7741: note <= 2814;
7742: note <= 4563;
7743: note <= 4473;
7744: note <= 2279;
7745: note <= (-1697);
7746: note <= (-6627);
7747: note <= (-11395);
7748: note <= (-14886);
7749: note <= (-16283);
7750: note <= (-15286);
7751: note <= (-12187);
7752: note <= (-7791);
7753: note <= (-3203);
7754: note <= 467;
7755: note <= 2399;
7756: note <= 2279;
7757: note <= 377;
7758: note <= (-2531);
7759: note <= (-5378);
7760: note <= (-7094);
7761: note <= (-6910);
7762: note <= (-4563);
7763: note <= (-377);
7764: note <= 4815;
7765: note <= 9889;
7766: note <= 13722;
7767: note <= 15491;
7768: note <= 14886;
7769: note <= 12187;
7770: note <= 8192;
7771: note <= 3995;
7772: note <= 697;
7773: note <= (-893);
7774: note <= (-467);
7775: note <= 1697;
7776: note <= 4815;
7777: note <= 7815;
7778: note <= 9626;
7779: note <= 9474;
7780: note <= 7094;
7781: note <= 2814;
7782: note <= (-2531);
7783: note <= (-7815);
7784: note <= (-11910);
7785: note <= (-13985);
7786: note <= (-13722);
7787: note <= (-11395);
7788: note <= (-7791);
7789: note <= (-3995);
7790: note <= (-1098);
7791: note <= 101;
7792: note <= (-697);
7793: note <= (-3203);
7794: note <= (-6627);
7795: note <= (-9889);
7796: note <= (-11910);
7797: note <= (-11911);
7798: note <= (-9626);
7799: note <= (-5378);
7800: note <= 0;
7801: note <= 5378;
7802: note <= 9626;
7803: note <= 11911;
7804: note <= 11910;
7805: note <= 9889;
7806: note <= 6627;
7807: note <= 3203;
7808: note <= 697;
7809: note <= (-101);
7810: note <= 1098;
7811: note <= 3995;
7812: note <= 7791;
7813: note <= 11395;
7814: note <= 13722;
7815: note <= 13985;
7816: note <= 11910;
7817: note <= 7815;
7818: note <= 2531;
7819: note <= (-2814);
7820: note <= (-7094);
7821: note <= (-9474);
7822: note <= (-9626);
7823: note <= (-7815);
7824: note <= (-4815);
7825: note <= (-1697);
7826: note <= 467;
7827: note <= 893;
7828: note <= (-697);
7829: note <= (-3995);
7830: note <= (-8192);
7831: note <= (-12187);
7832: note <= (-14886);
7833: note <= (-15491);
7834: note <= (-13722);
7835: note <= (-9889);
7836: note <= (-4815);
7837: note <= 377;
7838: note <= 4563;
7839: note <= 6910;
7840: note <= 7094;
7841: note <= 5378;
7842: note <= 2531;
7843: note <= (-377);
7844: note <= (-2279);
7845: note <= (-2399);
7846: note <= (-467);
7847: note <= 3203;
7848: note <= 7791;
7849: note <= 12187;
7850: note <= 15286;
7851: note <= 16283;
7852: note <= 14886;
7853: note <= 11395;
7854: note <= 6627;
7855: note <= 1697;
7856: note <= (-2279);
7857: note <= (-4473);
7858: note <= (-4563);
7859: note <= (-2814);
7860: note <= 0;
7861: note <= 2814;
7862: note <= 4563;
7863: note <= 4473;
7864: note <= 2279;
7865: note <= (-1697);
7866: note <= (-6627);
7867: note <= (-11395);
7868: note <= (-14886);
7869: note <= (-16283);
7870: note <= (-15286);
7871: note <= (-12187);
7872: note <= (-7791);
7873: note <= (-3203);
7874: note <= 467;
7875: note <= 2399;
7876: note <= 2279;
7877: note <= 377;
7878: note <= (-2531);
7879: note <= (-5378);
7880: note <= (-7094);
7881: note <= (-6910);
7882: note <= (-4563);
7883: note <= (-377);
7884: note <= 4815;
7885: note <= 9889;
7886: note <= 13722;
7887: note <= 15491;
7888: note <= 14886;
7889: note <= 12187;
7890: note <= 8192;
7891: note <= 3995;
7892: note <= 697;
7893: note <= (-893);
7894: note <= (-467);
7895: note <= 1697;
7896: note <= 4815;
7897: note <= 7815;
7898: note <= 9626;
7899: note <= 9474;
7900: note <= 7094;
7901: note <= 2814;
7902: note <= (-2531);
7903: note <= (-7815);
7904: note <= (-11910);
7905: note <= (-13985);
7906: note <= (-13722);
7907: note <= (-11395);
7908: note <= (-7791);
7909: note <= (-3995);
7910: note <= (-1098);
7911: note <= 101;
7912: note <= (-697);
7913: note <= (-3203);
7914: note <= (-6627);
7915: note <= (-9889);
7916: note <= (-11910);
7917: note <= (-11911);
7918: note <= (-9626);
7919: note <= (-5378);
7920: note <= 0;
7921: note <= 5378;
7922: note <= 9626;
7923: note <= 11911;
7924: note <= 11910;
7925: note <= 9889;
7926: note <= 6627;
7927: note <= 3203;
7928: note <= 697;
7929: note <= (-101);
7930: note <= 1098;
7931: note <= 3995;
7932: note <= 7791;
7933: note <= 11395;
7934: note <= 13722;
7935: note <= 13985;
7936: note <= 11910;
7937: note <= 7815;
7938: note <= 2531;
7939: note <= (-2814);
7940: note <= (-7094);
7941: note <= (-9474);
7942: note <= (-9626);
7943: note <= (-7815);
7944: note <= (-4815);
7945: note <= (-1697);
7946: note <= 467;
7947: note <= 893;
7948: note <= (-697);
7949: note <= (-3995);
7950: note <= (-8192);
7951: note <= (-12187);
7952: note <= (-14886);
7953: note <= (-15491);
7954: note <= (-13722);
7955: note <= (-9889);
7956: note <= (-4815);
7957: note <= 377;
7958: note <= 4563;
7959: note <= 6910;
7960: note <= 7094;
7961: note <= 5378;
7962: note <= 2531;
7963: note <= (-377);
7964: note <= (-2279);
7965: note <= (-2399);
7966: note <= (-467);
7967: note <= 3203;
7968: note <= 7791;
7969: note <= 12187;
7970: note <= 15286;
7971: note <= 16283;
7972: note <= 14886;
7973: note <= 11395;
7974: note <= 6627;
7975: note <= 1697;
7976: note <= (-2279);
7977: note <= (-4473);
7978: note <= (-4563);
7979: note <= (-2814);
7980: note <= 0;
7981: note <= 2814;
7982: note <= 4563;
7983: note <= 4473;
7984: note <= 2279;
7985: note <= (-1697);
7986: note <= (-6627);
7987: note <= (-11395);
7988: note <= (-14886);
7989: note <= (-16283);
7990: note <= (-15286);
7991: note <= (-12187);
7992: note <= (-7791);
7993: note <= (-3203);
7994: note <= 467;
7995: note <= 2399;
7996: note <= 2279;
7997: note <= 377;
7998: note <= (-2531);
7999: note <= (-5378);
8000: note <= (-7094);
8001: note <= (-6910);
8002: note <= (-4563);
8003: note <= (-377);
8004: note <= 4815;
8005: note <= 9889;
8006: note <= 13722;
8007: note <= 15491;
8008: note <= 14886;
8009: note <= 12187;
8010: note <= 8192;
8011: note <= 3995;
8012: note <= 697;
8013: note <= (-893);
8014: note <= (-467);
8015: note <= 1697;
8016: note <= 4815;
8017: note <= 7815;
8018: note <= 9626;
8019: note <= 9474;
8020: note <= 7094;
8021: note <= 2814;
8022: note <= (-2531);
8023: note <= (-7815);
8024: note <= (-11910);
8025: note <= (-13985);
8026: note <= (-13722);
8027: note <= (-11395);
8028: note <= (-7791);
8029: note <= (-3995);
8030: note <= (-1098);
8031: note <= 101;
8032: note <= (-697);
8033: note <= (-3203);
8034: note <= (-6627);
8035: note <= (-9889);
8036: note <= (-11910);
8037: note <= (-11911);
8038: note <= (-9626);
8039: note <= (-5378);
8040: note <= 0;
8041: note <= 5378;
8042: note <= 9626;
8043: note <= 11911;
8044: note <= 11910;
8045: note <= 9889;
8046: note <= 6627;
8047: note <= 3203;
8048: note <= 697;
8049: note <= (-101);
8050: note <= 1098;
8051: note <= 3995;
8052: note <= 7791;
8053: note <= 11395;
8054: note <= 13722;
8055: note <= 13985;
8056: note <= 11910;
8057: note <= 7815;
8058: note <= 2531;
8059: note <= (-2814);
8060: note <= (-7094);
8061: note <= (-9474);
8062: note <= (-9626);
8063: note <= (-7815);
8064: note <= (-4815);
8065: note <= (-1697);
8066: note <= 467;
8067: note <= 893;
8068: note <= (-697);
8069: note <= (-3995);
8070: note <= (-8192);
8071: note <= (-12187);
8072: note <= (-14886);
8073: note <= (-15491);
8074: note <= (-13722);
8075: note <= (-9889);
8076: note <= (-4815);
8077: note <= 377;
8078: note <= 4563;
8079: note <= 6910;
8080: note <= 7094;
8081: note <= 5378;
8082: note <= 2531;
8083: note <= (-377);
8084: note <= (-2279);
8085: note <= (-2399);
8086: note <= (-467);
8087: note <= 3203;
8088: note <= 7791;
8089: note <= 12187;
8090: note <= 15286;
8091: note <= 16283;
8092: note <= 14886;
8093: note <= 11395;
8094: note <= 6627;
8095: note <= 1697;
8096: note <= (-2279);
8097: note <= (-4473);
8098: note <= (-4563);
8099: note <= (-2814);
8100: note <= 0;
8101: note <= 2814;
8102: note <= 4563;
8103: note <= 4473;
8104: note <= 2279;
8105: note <= (-1697);
8106: note <= (-6627);
8107: note <= (-11395);
8108: note <= (-14886);
8109: note <= (-16283);
8110: note <= (-15286);
8111: note <= (-12187);
8112: note <= (-7791);
8113: note <= (-3203);
8114: note <= 467;
8115: note <= 2399;
8116: note <= 2279;
8117: note <= 377;
8118: note <= (-2531);
8119: note <= (-5378);
8120: note <= (-7094);
8121: note <= (-6910);
8122: note <= (-4563);
8123: note <= (-377);
8124: note <= 4815;
8125: note <= 9889;
8126: note <= 13722;
8127: note <= 15491;
8128: note <= 14886;
8129: note <= 12187;
8130: note <= 8192;
8131: note <= 3995;
8132: note <= 697;
8133: note <= (-893);
8134: note <= (-467);
8135: note <= 1697;
8136: note <= 4815;
8137: note <= 7815;
8138: note <= 9626;
8139: note <= 9474;
8140: note <= 7094;
8141: note <= 2814;
8142: note <= (-2531);
8143: note <= (-7815);
8144: note <= (-11910);
8145: note <= (-13985);
8146: note <= (-13722);
8147: note <= (-11395);
8148: note <= (-7791);
8149: note <= (-3995);
8150: note <= (-1098);
8151: note <= 101;
8152: note <= (-697);
8153: note <= (-3203);
8154: note <= (-6627);
8155: note <= (-9889);
8156: note <= (-11910);
8157: note <= (-11911);
8158: note <= (-9626);
8159: note <= (-5378);
8160: note <= 0;
8161: note <= 5378;
8162: note <= 9626;
8163: note <= 11911;
8164: note <= 11910;
8165: note <= 9889;
8166: note <= 6627;
8167: note <= 3203;
8168: note <= 697;
8169: note <= (-101);
8170: note <= 1098;
8171: note <= 3995;
8172: note <= 7791;
8173: note <= 11395;
8174: note <= 13722;
8175: note <= 13985;
8176: note <= 11910;
8177: note <= 7815;
8178: note <= 2531;
8179: note <= (-2814);
8180: note <= (-7094);
8181: note <= (-9474);
8182: note <= (-9626);
8183: note <= (-7815);
8184: note <= (-4815);
8185: note <= (-1697);
8186: note <= 467;
8187: note <= 893;
8188: note <= (-697);
8189: note <= (-3995);
8190: note <= (-8192);
8191: note <= (-12187);
8192: note <= (-14886);
8193: note <= (-15491);
8194: note <= (-13722);
8195: note <= (-9889);
8196: note <= (-4815);
8197: note <= 377;
8198: note <= 4563;
8199: note <= 6910;
8200: note <= 7094;
8201: note <= 5378;
8202: note <= 2531;
8203: note <= (-377);
8204: note <= (-2279);
8205: note <= (-2399);
8206: note <= (-467);
8207: note <= 3203;
8208: note <= 7791;
8209: note <= 12187;
8210: note <= 15286;
8211: note <= 16283;
8212: note <= 14886;
8213: note <= 11395;
8214: note <= 6627;
8215: note <= 1697;
8216: note <= (-2279);
8217: note <= (-4473);
8218: note <= (-4563);
8219: note <= (-2814);
8220: note <= 0;
8221: note <= 2814;
8222: note <= 4563;
8223: note <= 4473;
8224: note <= 2279;
8225: note <= (-1697);
8226: note <= (-6627);
8227: note <= (-11395);
8228: note <= (-14886);
8229: note <= (-16283);
8230: note <= (-15286);
8231: note <= (-12187);
8232: note <= (-7791);
8233: note <= (-3203);
8234: note <= 467;
8235: note <= 2399;
8236: note <= 2279;
8237: note <= 377;
8238: note <= (-2531);
8239: note <= (-5378);
8240: note <= (-7094);
8241: note <= (-6910);
8242: note <= (-4563);
8243: note <= (-377);
8244: note <= 4815;
8245: note <= 9889;
8246: note <= 13722;
8247: note <= 15491;
8248: note <= 14886;
8249: note <= 12187;
8250: note <= 8192;
8251: note <= 3995;
8252: note <= 697;
8253: note <= (-893);
8254: note <= (-467);
8255: note <= 1697;
8256: note <= 4815;
8257: note <= 7815;
8258: note <= 9626;
8259: note <= 9474;
8260: note <= 7094;
8261: note <= 2814;
8262: note <= (-2531);
8263: note <= (-7815);
8264: note <= (-11910);
8265: note <= (-13985);
8266: note <= (-13722);
8267: note <= (-11395);
8268: note <= (-7791);
8269: note <= (-3995);
8270: note <= (-1098);
8271: note <= 101;
8272: note <= (-697);
8273: note <= (-3203);
8274: note <= (-6627);
8275: note <= (-9889);
8276: note <= (-11910);
8277: note <= (-11911);
8278: note <= (-9626);
8279: note <= (-5378);
8280: note <= 0;
8281: note <= 5378;
8282: note <= 9626;
8283: note <= 11911;
8284: note <= 11910;
8285: note <= 9889;
8286: note <= 6627;
8287: note <= 3203;
8288: note <= 697;
8289: note <= (-101);
8290: note <= 1098;
8291: note <= 3995;
8292: note <= 7791;
8293: note <= 11395;
8294: note <= 13722;
8295: note <= 13985;
8296: note <= 11910;
8297: note <= 7815;
8298: note <= 2531;
8299: note <= (-2814);
8300: note <= (-7094);
8301: note <= (-9474);
8302: note <= (-9626);
8303: note <= (-7815);
8304: note <= (-4815);
8305: note <= (-1697);
8306: note <= 467;
8307: note <= 893;
8308: note <= (-697);
8309: note <= (-3995);
8310: note <= (-8192);
8311: note <= (-12187);
8312: note <= (-14886);
8313: note <= (-15491);
8314: note <= (-13722);
8315: note <= (-9889);
8316: note <= (-4815);
8317: note <= 377;
8318: note <= 4563;
8319: note <= 6910;
8320: note <= 7094;
8321: note <= 5378;
8322: note <= 2531;
8323: note <= (-377);
8324: note <= (-2279);
8325: note <= (-2399);
8326: note <= (-467);
8327: note <= 3203;
8328: note <= 7791;
8329: note <= 12187;
8330: note <= 15286;
8331: note <= 16283;
8332: note <= 14886;
8333: note <= 11395;
8334: note <= 6627;
8335: note <= 1697;
8336: note <= (-2279);
8337: note <= (-4473);
8338: note <= (-4563);
8339: note <= (-2814);
8340: note <= 0;
8341: note <= 2814;
8342: note <= 4563;
8343: note <= 4473;
8344: note <= 2279;
8345: note <= (-1697);
8346: note <= (-6627);
8347: note <= (-11395);
8348: note <= (-14886);
8349: note <= (-16283);
8350: note <= (-15286);
8351: note <= (-12187);
8352: note <= (-7791);
8353: note <= (-3203);
8354: note <= 467;
8355: note <= 2399;
8356: note <= 2279;
8357: note <= 377;
8358: note <= (-2531);
8359: note <= (-5378);
8360: note <= (-7094);
8361: note <= (-6910);
8362: note <= (-4563);
8363: note <= (-377);
8364: note <= 4815;
8365: note <= 9889;
8366: note <= 13722;
8367: note <= 15491;
8368: note <= 14886;
8369: note <= 12187;
8370: note <= 8192;
8371: note <= 3995;
8372: note <= 697;
8373: note <= (-893);
8374: note <= (-467);
8375: note <= 1697;
8376: note <= 4815;
8377: note <= 7815;
8378: note <= 9626;
8379: note <= 9474;
8380: note <= 7094;
8381: note <= 2814;
8382: note <= (-2531);
8383: note <= (-7815);
8384: note <= (-11910);
8385: note <= (-13985);
8386: note <= (-13722);
8387: note <= (-11395);
8388: note <= (-7791);
8389: note <= (-3995);
8390: note <= (-1098);
8391: note <= 101;
8392: note <= (-697);
8393: note <= (-3203);
8394: note <= (-6627);
8395: note <= (-9889);
8396: note <= (-11910);
8397: note <= (-11911);
8398: note <= (-9626);
8399: note <= (-5378);
8400: note <= 0;
8401: note <= 5378;
8402: note <= 9626;
8403: note <= 11911;
8404: note <= 11910;
8405: note <= 9889;
8406: note <= 6627;
8407: note <= 3203;
8408: note <= 697;
8409: note <= (-101);
8410: note <= 1098;
8411: note <= 3995;
8412: note <= 7791;
8413: note <= 11395;
8414: note <= 13722;
8415: note <= 13985;
8416: note <= 11910;
8417: note <= 7815;
8418: note <= 2531;
8419: note <= (-2814);
8420: note <= (-7094);
8421: note <= (-9474);
8422: note <= (-9626);
8423: note <= (-7815);
8424: note <= (-4815);
8425: note <= (-1697);
8426: note <= 467;
8427: note <= 893;
8428: note <= (-697);
8429: note <= (-3995);
8430: note <= (-8192);
8431: note <= (-12187);
8432: note <= (-14886);
8433: note <= (-15491);
8434: note <= (-13722);
8435: note <= (-9889);
8436: note <= (-4815);
8437: note <= 377;
8438: note <= 4563;
8439: note <= 6910;
8440: note <= 7094;
8441: note <= 5378;
8442: note <= 2531;
8443: note <= (-377);
8444: note <= (-2279);
8445: note <= (-2399);
8446: note <= (-467);
8447: note <= 3203;
8448: note <= 7791;
8449: note <= 12187;
8450: note <= 15286;
8451: note <= 16283;
8452: note <= 14886;
8453: note <= 11395;
8454: note <= 6627;
8455: note <= 1697;
8456: note <= (-2279);
8457: note <= (-4473);
8458: note <= (-4563);
8459: note <= (-2814);
8460: note <= 0;
8461: note <= 2814;
8462: note <= 4563;
8463: note <= 4473;
8464: note <= 2279;
8465: note <= (-1697);
8466: note <= (-6627);
8467: note <= (-11395);
8468: note <= (-14886);
8469: note <= (-16283);
8470: note <= (-15286);
8471: note <= (-12187);
8472: note <= (-7791);
8473: note <= (-3203);
8474: note <= 467;
8475: note <= 2399;
8476: note <= 2279;
8477: note <= 377;
8478: note <= (-2531);
8479: note <= (-5378);
8480: note <= (-7094);
8481: note <= (-6910);
8482: note <= (-4563);
8483: note <= (-377);
8484: note <= 4815;
8485: note <= 9889;
8486: note <= 13722;
8487: note <= 15491;
8488: note <= 14886;
8489: note <= 12187;
8490: note <= 8192;
8491: note <= 3995;
8492: note <= 697;
8493: note <= (-893);
8494: note <= (-467);
8495: note <= 1697;
8496: note <= 4815;
8497: note <= 7815;
8498: note <= 9626;
8499: note <= 9474;
8500: note <= 7094;
8501: note <= 2814;
8502: note <= (-2531);
8503: note <= (-7815);
8504: note <= (-11910);
8505: note <= (-13985);
8506: note <= (-13722);
8507: note <= (-11395);
8508: note <= (-7791);
8509: note <= (-3995);
8510: note <= (-1098);
8511: note <= 101;
8512: note <= (-697);
8513: note <= (-3203);
8514: note <= (-6627);
8515: note <= (-9889);
8516: note <= (-11910);
8517: note <= (-11911);
8518: note <= (-9626);
8519: note <= (-5378);
8520: note <= 0;
8521: note <= 5378;
8522: note <= 9626;
8523: note <= 11911;
8524: note <= 11910;
8525: note <= 9889;
8526: note <= 6627;
8527: note <= 3203;
8528: note <= 697;
8529: note <= (-101);
8530: note <= 1098;
8531: note <= 3995;
8532: note <= 7791;
8533: note <= 11395;
8534: note <= 13722;
8535: note <= 13985;
8536: note <= 11910;
8537: note <= 7815;
8538: note <= 2531;
8539: note <= (-2814);
8540: note <= (-7094);
8541: note <= (-9474);
8542: note <= (-9626);
8543: note <= (-7815);
8544: note <= (-4815);
8545: note <= (-1697);
8546: note <= 467;
8547: note <= 893;
8548: note <= (-697);
8549: note <= (-3995);
8550: note <= (-8192);
8551: note <= (-12187);
8552: note <= (-14886);
8553: note <= (-15491);
8554: note <= (-13722);
8555: note <= (-9889);
8556: note <= (-4815);
8557: note <= 377;
8558: note <= 4563;
8559: note <= 6910;
8560: note <= 7094;
8561: note <= 5378;
8562: note <= 2531;
8563: note <= (-377);
8564: note <= (-2279);
8565: note <= (-2399);
8566: note <= (-467);
8567: note <= 3203;
8568: note <= 7791;
8569: note <= 12187;
8570: note <= 15286;
8571: note <= 16283;
8572: note <= 14886;
8573: note <= 11395;
8574: note <= 6627;
8575: note <= 1697;
8576: note <= (-2279);
8577: note <= (-4473);
8578: note <= (-4563);
8579: note <= (-2814);
8580: note <= 0;
8581: note <= 2814;
8582: note <= 4563;
8583: note <= 4473;
8584: note <= 2279;
8585: note <= (-1697);
8586: note <= (-6627);
8587: note <= (-11395);
8588: note <= (-14886);
8589: note <= (-16283);
8590: note <= (-15286);
8591: note <= (-12187);
8592: note <= (-7791);
8593: note <= (-3203);
8594: note <= 467;
8595: note <= 2399;
8596: note <= 2279;
8597: note <= 377;
8598: note <= (-2531);
8599: note <= (-5378);
8600: note <= (-7094);
8601: note <= (-6910);
8602: note <= (-4563);
8603: note <= (-377);
8604: note <= 4815;
8605: note <= 9889;
8606: note <= 13722;
8607: note <= 15491;
8608: note <= 14886;
8609: note <= 12187;
8610: note <= 8192;
8611: note <= 3995;
8612: note <= 697;
8613: note <= (-893);
8614: note <= (-467);
8615: note <= 1697;
8616: note <= 4815;
8617: note <= 7815;
8618: note <= 9626;
8619: note <= 9474;
8620: note <= 7094;
8621: note <= 2814;
8622: note <= (-2531);
8623: note <= (-7815);
8624: note <= (-11910);
8625: note <= (-13985);
8626: note <= (-13722);
8627: note <= (-11395);
8628: note <= (-7791);
8629: note <= (-3995);
8630: note <= (-1098);
8631: note <= 101;
8632: note <= (-697);
8633: note <= (-3203);
8634: note <= (-6627);
8635: note <= (-9889);
8636: note <= (-11910);
8637: note <= (-11911);
8638: note <= (-9626);
8639: note <= (-5378);
8640: note <= 0;
8641: note <= 5378;
8642: note <= 9626;
8643: note <= 11911;
8644: note <= 11910;
8645: note <= 9889;
8646: note <= 6627;
8647: note <= 3203;
8648: note <= 697;
8649: note <= (-101);
8650: note <= 1098;
8651: note <= 3995;
8652: note <= 7791;
8653: note <= 11395;
8654: note <= 13722;
8655: note <= 13985;
8656: note <= 11910;
8657: note <= 7815;
8658: note <= 2531;
8659: note <= (-2814);
8660: note <= (-7094);
8661: note <= (-9474);
8662: note <= (-9626);
8663: note <= (-7815);
8664: note <= (-4815);
8665: note <= (-1697);
8666: note <= 467;
8667: note <= 893;
8668: note <= (-697);
8669: note <= (-3995);
8670: note <= (-8192);
8671: note <= (-12187);
8672: note <= (-14886);
8673: note <= (-15491);
8674: note <= (-13722);
8675: note <= (-9889);
8676: note <= (-4815);
8677: note <= 377;
8678: note <= 4563;
8679: note <= 6910;
8680: note <= 7094;
8681: note <= 5378;
8682: note <= 2531;
8683: note <= (-377);
8684: note <= (-2279);
8685: note <= (-2399);
8686: note <= (-467);
8687: note <= 3203;
8688: note <= 7791;
8689: note <= 12187;
8690: note <= 15286;
8691: note <= 16283;
8692: note <= 14886;
8693: note <= 11395;
8694: note <= 6627;
8695: note <= 1697;
8696: note <= (-2279);
8697: note <= (-4473);
8698: note <= (-4563);
8699: note <= (-2814);
8700: note <= 0;
8701: note <= 2814;
8702: note <= 4563;
8703: note <= 4473;
8704: note <= 2279;
8705: note <= (-1697);
8706: note <= (-6627);
8707: note <= (-11395);
8708: note <= (-14886);
8709: note <= (-16283);
8710: note <= (-15286);
8711: note <= (-12187);
8712: note <= (-7791);
8713: note <= (-3203);
8714: note <= 467;
8715: note <= 2399;
8716: note <= 2279;
8717: note <= 377;
8718: note <= (-2531);
8719: note <= (-5378);
8720: note <= (-7094);
8721: note <= (-6910);
8722: note <= (-4563);
8723: note <= (-377);
8724: note <= 4815;
8725: note <= 9889;
8726: note <= 13722;
8727: note <= 15491;
8728: note <= 14886;
8729: note <= 12187;
8730: note <= 8192;
8731: note <= 3995;
8732: note <= 697;
8733: note <= (-893);
8734: note <= (-467);
8735: note <= 1697;
8736: note <= 4815;
8737: note <= 7815;
8738: note <= 9626;
8739: note <= 9474;
8740: note <= 7094;
8741: note <= 2814;
8742: note <= (-2531);
8743: note <= (-7815);
8744: note <= (-11910);
8745: note <= (-13985);
8746: note <= (-13722);
8747: note <= (-11395);
8748: note <= (-7791);
8749: note <= (-3995);
8750: note <= (-1098);
8751: note <= 101;
8752: note <= (-697);
8753: note <= (-3203);
8754: note <= (-6627);
8755: note <= (-9889);
8756: note <= (-11910);
8757: note <= (-11911);
8758: note <= (-9626);
8759: note <= (-5378);
8760: note <= 0;
8761: note <= 5378;
8762: note <= 9626;
8763: note <= 11911;
8764: note <= 11910;
8765: note <= 9889;
8766: note <= 6627;
8767: note <= 3203;
8768: note <= 697;
8769: note <= (-101);
8770: note <= 1098;
8771: note <= 3995;
8772: note <= 7791;
8773: note <= 11395;
8774: note <= 13722;
8775: note <= 13985;
8776: note <= 11910;
8777: note <= 7815;
8778: note <= 2531;
8779: note <= (-2814);
8780: note <= (-7094);
8781: note <= (-9474);
8782: note <= (-9626);
8783: note <= (-7815);
8784: note <= (-4815);
8785: note <= (-1697);
8786: note <= 467;
8787: note <= 893;
8788: note <= (-697);
8789: note <= (-3995);
8790: note <= (-8192);
8791: note <= (-12187);
8792: note <= (-14886);
8793: note <= (-15491);
8794: note <= (-13722);
8795: note <= (-9889);
8796: note <= (-4815);
8797: note <= 377;
8798: note <= 4563;
8799: note <= 6910;
8800: note <= 7094;
8801: note <= 5378;
8802: note <= 2531;
8803: note <= (-377);
8804: note <= (-2279);
8805: note <= (-2399);
8806: note <= (-467);
8807: note <= 3203;
8808: note <= 7791;
8809: note <= 12187;
8810: note <= 15286;
8811: note <= 16283;
8812: note <= 14886;
8813: note <= 11395;
8814: note <= 6627;
8815: note <= 1697;
8816: note <= (-2279);
8817: note <= (-4473);
8818: note <= (-4563);
8819: note <= (-2814);
8820: note <= 0;
8821: note <= 2814;
8822: note <= 4563;
8823: note <= 4473;
8824: note <= 2279;
8825: note <= (-1697);
8826: note <= (-6627);
8827: note <= (-11395);
8828: note <= (-14886);
8829: note <= (-16283);
8830: note <= (-15286);
8831: note <= (-12187);
8832: note <= (-7791);
8833: note <= (-3203);
8834: note <= 467;
8835: note <= 2399;
8836: note <= 2279;
8837: note <= 377;
8838: note <= (-2531);
8839: note <= (-5378);
8840: note <= (-7094);
8841: note <= (-6910);
8842: note <= (-4563);
8843: note <= (-377);
8844: note <= 4815;
8845: note <= 9889;
8846: note <= 13722;
8847: note <= 15491;
8848: note <= 14886;
8849: note <= 12187;
8850: note <= 8192;
8851: note <= 3995;
8852: note <= 697;
8853: note <= (-893);
8854: note <= (-467);
8855: note <= 1697;
8856: note <= 4815;
8857: note <= 7815;
8858: note <= 9626;
8859: note <= 9474;
8860: note <= 7094;
8861: note <= 2814;
8862: note <= (-2531);
8863: note <= (-7815);
8864: note <= (-11910);
8865: note <= (-13985);
8866: note <= (-13722);
8867: note <= (-11395);
8868: note <= (-7791);
8869: note <= (-3995);
8870: note <= (-1098);
8871: note <= 101;
8872: note <= (-697);
8873: note <= (-3203);
8874: note <= (-6627);
8875: note <= (-9889);
8876: note <= (-11910);
8877: note <= (-11911);
8878: note <= (-9626);
8879: note <= (-5378);
8880: note <= 0;
8881: note <= 5378;
8882: note <= 9626;
8883: note <= 11911;
8884: note <= 11910;
8885: note <= 9889;
8886: note <= 6627;
8887: note <= 3203;
8888: note <= 697;
8889: note <= (-101);
8890: note <= 1098;
8891: note <= 3995;
8892: note <= 7791;
8893: note <= 11395;
8894: note <= 13722;
8895: note <= 13985;
8896: note <= 11910;
8897: note <= 7815;
8898: note <= 2531;
8899: note <= (-2814);
8900: note <= (-7094);
8901: note <= (-9474);
8902: note <= (-9626);
8903: note <= (-7815);
8904: note <= (-4815);
8905: note <= (-1697);
8906: note <= 467;
8907: note <= 893;
8908: note <= (-697);
8909: note <= (-3995);
8910: note <= (-8192);
8911: note <= (-12187);
8912: note <= (-14886);
8913: note <= (-15491);
8914: note <= (-13722);
8915: note <= (-9889);
8916: note <= (-4815);
8917: note <= 377;
8918: note <= 4563;
8919: note <= 6910;
8920: note <= 7094;
8921: note <= 5378;
8922: note <= 2531;
8923: note <= (-377);
8924: note <= (-2279);
8925: note <= (-2399);
8926: note <= (-467);
8927: note <= 3203;
8928: note <= 7791;
8929: note <= 12187;
8930: note <= 15286;
8931: note <= 16283;
8932: note <= 14886;
8933: note <= 11395;
8934: note <= 6627;
8935: note <= 1697;
8936: note <= (-2279);
8937: note <= (-4473);
8938: note <= (-4563);
8939: note <= (-2814);
8940: note <= 0;
8941: note <= 2814;
8942: note <= 4563;
8943: note <= 4473;
8944: note <= 2279;
8945: note <= (-1697);
8946: note <= (-6627);
8947: note <= (-11395);
8948: note <= (-14886);
8949: note <= (-16283);
8950: note <= (-15286);
8951: note <= (-12187);
8952: note <= (-7791);
8953: note <= (-3203);
8954: note <= 467;
8955: note <= 2399;
8956: note <= 2279;
8957: note <= 377;
8958: note <= (-2531);
8959: note <= (-5378);
8960: note <= (-7094);
8961: note <= (-6910);
8962: note <= (-4563);
8963: note <= (-377);
8964: note <= 4815;
8965: note <= 9889;
8966: note <= 13722;
8967: note <= 15491;
8968: note <= 14886;
8969: note <= 12187;
8970: note <= 8192;
8971: note <= 3995;
8972: note <= 697;
8973: note <= (-893);
8974: note <= (-467);
8975: note <= 1697;
8976: note <= 4815;
8977: note <= 7815;
8978: note <= 9626;
8979: note <= 9474;
8980: note <= 7094;
8981: note <= 2814;
8982: note <= (-2531);
8983: note <= (-7815);
8984: note <= (-11910);
8985: note <= (-13985);
8986: note <= (-13722);
8987: note <= (-11395);
8988: note <= (-7791);
8989: note <= (-3995);
8990: note <= (-1098);
8991: note <= 101;
8992: note <= (-697);
8993: note <= (-3203);
8994: note <= (-6627);
8995: note <= (-9889);
8996: note <= (-11910);
8997: note <= (-11911);
8998: note <= (-9626);
8999: note <= (-5378);
9000: note <= 0;
9001: note <= 5378;
9002: note <= 9626;
9003: note <= 11911;
9004: note <= 11910;
9005: note <= 9889;
9006: note <= 6627;
9007: note <= 3203;
9008: note <= 697;
9009: note <= (-101);
9010: note <= 1098;
9011: note <= 3995;
9012: note <= 7791;
9013: note <= 11395;
9014: note <= 13722;
9015: note <= 13985;
9016: note <= 11910;
9017: note <= 7815;
9018: note <= 2531;
9019: note <= (-2814);
9020: note <= (-7094);
9021: note <= (-9474);
9022: note <= (-9626);
9023: note <= (-7815);
9024: note <= (-4815);
9025: note <= (-1697);
9026: note <= 467;
9027: note <= 893;
9028: note <= (-697);
9029: note <= (-3995);
9030: note <= (-8192);
9031: note <= (-12187);
9032: note <= (-14886);
9033: note <= (-15491);
9034: note <= (-13722);
9035: note <= (-9889);
9036: note <= (-4815);
9037: note <= 377;
9038: note <= 4563;
9039: note <= 6910;
9040: note <= 7094;
9041: note <= 5378;
9042: note <= 2531;
9043: note <= (-377);
9044: note <= (-2279);
9045: note <= (-2399);
9046: note <= (-467);
9047: note <= 3203;
9048: note <= 7791;
9049: note <= 12187;
9050: note <= 15286;
9051: note <= 16283;
9052: note <= 14886;
9053: note <= 11395;
9054: note <= 6627;
9055: note <= 1697;
9056: note <= (-2279);
9057: note <= (-4473);
9058: note <= (-4563);
9059: note <= (-2814);
9060: note <= 0;
9061: note <= 2814;
9062: note <= 4563;
9063: note <= 4473;
9064: note <= 2279;
9065: note <= (-1697);
9066: note <= (-6627);
9067: note <= (-11395);
9068: note <= (-14886);
9069: note <= (-16283);
9070: note <= (-15286);
9071: note <= (-12187);
9072: note <= (-7791);
9073: note <= (-3203);
9074: note <= 467;
9075: note <= 2399;
9076: note <= 2279;
9077: note <= 377;
9078: note <= (-2531);
9079: note <= (-5378);
9080: note <= (-7094);
9081: note <= (-6910);
9082: note <= (-4563);
9083: note <= (-377);
9084: note <= 4815;
9085: note <= 9889;
9086: note <= 13722;
9087: note <= 15491;
9088: note <= 14886;
9089: note <= 12187;
9090: note <= 8192;
9091: note <= 3995;
9092: note <= 697;
9093: note <= (-893);
9094: note <= (-467);
9095: note <= 1697;
9096: note <= 4815;
9097: note <= 7815;
9098: note <= 9626;
9099: note <= 9474;
9100: note <= 7094;
9101: note <= 2814;
9102: note <= (-2531);
9103: note <= (-7815);
9104: note <= (-11910);
9105: note <= (-13985);
9106: note <= (-13722);
9107: note <= (-11395);
9108: note <= (-7791);
9109: note <= (-3995);
9110: note <= (-1098);
9111: note <= 101;
9112: note <= (-697);
9113: note <= (-3203);
9114: note <= (-6627);
9115: note <= (-9889);
9116: note <= (-11910);
9117: note <= (-11911);
9118: note <= (-9626);
9119: note <= (-5378);
9120: note <= 0;
9121: note <= 5378;
9122: note <= 9626;
9123: note <= 11911;
9124: note <= 11910;
9125: note <= 9889;
9126: note <= 6627;
9127: note <= 3203;
9128: note <= 697;
9129: note <= (-101);
9130: note <= 1098;
9131: note <= 3995;
9132: note <= 7791;
9133: note <= 11395;
9134: note <= 13722;
9135: note <= 13985;
9136: note <= 11910;
9137: note <= 7815;
9138: note <= 2531;
9139: note <= (-2814);
9140: note <= (-7094);
9141: note <= (-9474);
9142: note <= (-9626);
9143: note <= (-7815);
9144: note <= (-4815);
9145: note <= (-1697);
9146: note <= 467;
9147: note <= 893;
9148: note <= (-697);
9149: note <= (-3995);
9150: note <= (-8192);
9151: note <= (-12187);
9152: note <= (-14886);
9153: note <= (-15491);
9154: note <= (-13722);
9155: note <= (-9889);
9156: note <= (-4815);
9157: note <= 377;
9158: note <= 4563;
9159: note <= 6910;
9160: note <= 7094;
9161: note <= 5378;
9162: note <= 2531;
9163: note <= (-377);
9164: note <= (-2279);
9165: note <= (-2399);
9166: note <= (-467);
9167: note <= 3203;
9168: note <= 7791;
9169: note <= 12187;
9170: note <= 15286;
9171: note <= 16283;
9172: note <= 14886;
9173: note <= 11395;
9174: note <= 6627;
9175: note <= 1697;
9176: note <= (-2279);
9177: note <= (-4473);
9178: note <= (-4563);
9179: note <= (-2814);
9180: note <= 0;
9181: note <= 2814;
9182: note <= 4563;
9183: note <= 4473;
9184: note <= 2279;
9185: note <= (-1697);
9186: note <= (-6627);
9187: note <= (-11395);
9188: note <= (-14886);
9189: note <= (-16283);
9190: note <= (-15286);
9191: note <= (-12187);
9192: note <= (-7791);
9193: note <= (-3203);
9194: note <= 467;
9195: note <= 2399;
9196: note <= 2279;
9197: note <= 377;
9198: note <= (-2531);
9199: note <= (-5378);
9200: note <= (-7094);
9201: note <= (-6910);
9202: note <= (-4563);
9203: note <= (-377);
9204: note <= 4815;
9205: note <= 9889;
9206: note <= 13722;
9207: note <= 15491;
9208: note <= 14886;
9209: note <= 12187;
9210: note <= 8192;
9211: note <= 3995;
9212: note <= 697;
9213: note <= (-893);
9214: note <= (-467);
9215: note <= 1697;
9216: note <= 4815;
9217: note <= 7815;
9218: note <= 9626;
9219: note <= 9474;
9220: note <= 7094;
9221: note <= 2814;
9222: note <= (-2531);
9223: note <= (-7815);
9224: note <= (-11910);
9225: note <= (-13985);
9226: note <= (-13722);
9227: note <= (-11395);
9228: note <= (-7791);
9229: note <= (-3995);
9230: note <= (-1098);
9231: note <= 101;
9232: note <= (-697);
9233: note <= (-3203);
9234: note <= (-6627);
9235: note <= (-9889);
9236: note <= (-11910);
9237: note <= (-11911);
9238: note <= (-9626);
9239: note <= (-5378);
9240: note <= 0;
9241: note <= 5378;
9242: note <= 9626;
9243: note <= 11911;
9244: note <= 11910;
9245: note <= 9889;
9246: note <= 6627;
9247: note <= 3203;
9248: note <= 697;
9249: note <= (-101);
9250: note <= 1098;
9251: note <= 3995;
9252: note <= 7791;
9253: note <= 11395;
9254: note <= 13722;
9255: note <= 13985;
9256: note <= 11910;
9257: note <= 7815;
9258: note <= 2531;
9259: note <= (-2814);
9260: note <= (-7094);
9261: note <= (-9474);
9262: note <= (-9626);
9263: note <= (-7815);
9264: note <= (-4815);
9265: note <= (-1697);
9266: note <= 467;
9267: note <= 893;
9268: note <= (-697);
9269: note <= (-3995);
9270: note <= (-8192);
9271: note <= (-12187);
9272: note <= (-14886);
9273: note <= (-15491);
9274: note <= (-13722);
9275: note <= (-9889);
9276: note <= (-4815);
9277: note <= 377;
9278: note <= 4563;
9279: note <= 6910;
9280: note <= 7094;
9281: note <= 5378;
9282: note <= 2531;
9283: note <= (-377);
9284: note <= (-2279);
9285: note <= (-2399);
9286: note <= (-467);
9287: note <= 3203;
9288: note <= 7791;
9289: note <= 12187;
9290: note <= 15286;
9291: note <= 16283;
9292: note <= 14886;
9293: note <= 11395;
9294: note <= 6627;
9295: note <= 1697;
9296: note <= (-2279);
9297: note <= (-4473);
9298: note <= (-4563);
9299: note <= (-2814);
9300: note <= 0;
9301: note <= 2814;
9302: note <= 4563;
9303: note <= 4473;
9304: note <= 2279;
9305: note <= (-1697);
9306: note <= (-6627);
9307: note <= (-11395);
9308: note <= (-14886);
9309: note <= (-16283);
9310: note <= (-15286);
9311: note <= (-12187);
9312: note <= (-7791);
9313: note <= (-3203);
9314: note <= 467;
9315: note <= 2399;
9316: note <= 2279;
9317: note <= 377;
9318: note <= (-2531);
9319: note <= (-5378);
9320: note <= (-7094);
9321: note <= (-6910);
9322: note <= (-4563);
9323: note <= (-377);
9324: note <= 4815;
9325: note <= 9889;
9326: note <= 13722;
9327: note <= 15491;
9328: note <= 14886;
9329: note <= 12187;
9330: note <= 8192;
9331: note <= 3995;
9332: note <= 697;
9333: note <= (-893);
9334: note <= (-467);
9335: note <= 1697;
9336: note <= 4815;
9337: note <= 7815;
9338: note <= 9626;
9339: note <= 9474;
9340: note <= 7094;
9341: note <= 2814;
9342: note <= (-2531);
9343: note <= (-7815);
9344: note <= (-11910);
9345: note <= (-13985);
9346: note <= (-13722);
9347: note <= (-11395);
9348: note <= (-7791);
9349: note <= (-3995);
9350: note <= (-1098);
9351: note <= 101;
9352: note <= (-697);
9353: note <= (-3203);
9354: note <= (-6627);
9355: note <= (-9889);
9356: note <= (-11910);
9357: note <= (-11911);
9358: note <= (-9626);
9359: note <= (-5378);
9360: note <= 0;
9361: note <= 5378;
9362: note <= 9626;
9363: note <= 11911;
9364: note <= 11910;
9365: note <= 9889;
9366: note <= 6627;
9367: note <= 3203;
9368: note <= 697;
9369: note <= (-101);
9370: note <= 1098;
9371: note <= 3995;
9372: note <= 7791;
9373: note <= 11395;
9374: note <= 13722;
9375: note <= 13985;
9376: note <= 11910;
9377: note <= 7815;
9378: note <= 2531;
9379: note <= (-2814);
9380: note <= (-7094);
9381: note <= (-9474);
9382: note <= (-9626);
9383: note <= (-7815);
9384: note <= (-4815);
9385: note <= (-1697);
9386: note <= 467;
9387: note <= 893;
9388: note <= (-697);
9389: note <= (-3995);
9390: note <= (-8192);
9391: note <= (-12187);
9392: note <= (-14886);
9393: note <= (-15491);
9394: note <= (-13722);
9395: note <= (-9889);
9396: note <= (-4815);
9397: note <= 377;
9398: note <= 4563;
9399: note <= 6910;
9400: note <= 7094;
9401: note <= 5378;
9402: note <= 2531;
9403: note <= (-377);
9404: note <= (-2279);
9405: note <= (-2399);
9406: note <= (-467);
9407: note <= 3203;
9408: note <= 7791;
9409: note <= 12187;
9410: note <= 15286;
9411: note <= 16283;
9412: note <= 14886;
9413: note <= 11395;
9414: note <= 6627;
9415: note <= 1697;
9416: note <= (-2279);
9417: note <= (-4473);
9418: note <= (-4563);
9419: note <= (-2814);
9420: note <= 0;
9421: note <= 2814;
9422: note <= 4563;
9423: note <= 4473;
9424: note <= 2279;
9425: note <= (-1697);
9426: note <= (-6627);
9427: note <= (-11395);
9428: note <= (-14886);
9429: note <= (-16283);
9430: note <= (-15286);
9431: note <= (-12187);
9432: note <= (-7791);
9433: note <= (-3203);
9434: note <= 467;
9435: note <= 2399;
9436: note <= 2279;
9437: note <= 377;
9438: note <= (-2531);
9439: note <= (-5378);
9440: note <= (-7094);
9441: note <= (-6910);
9442: note <= (-4563);
9443: note <= (-377);
9444: note <= 4815;
9445: note <= 9889;
9446: note <= 13722;
9447: note <= 15491;
9448: note <= 14886;
9449: note <= 12187;
9450: note <= 8192;
9451: note <= 3995;
9452: note <= 697;
9453: note <= (-893);
9454: note <= (-467);
9455: note <= 1697;
9456: note <= 4815;
9457: note <= 7815;
9458: note <= 9626;
9459: note <= 9474;
9460: note <= 7094;
9461: note <= 2814;
9462: note <= (-2531);
9463: note <= (-7815);
9464: note <= (-11910);
9465: note <= (-13985);
9466: note <= (-13722);
9467: note <= (-11395);
9468: note <= (-7791);
9469: note <= (-3995);
9470: note <= (-1098);
9471: note <= 101;
9472: note <= (-697);
9473: note <= (-3203);
9474: note <= (-6627);
9475: note <= (-9889);
9476: note <= (-11910);
9477: note <= (-11911);
9478: note <= (-9626);
9479: note <= (-5378);
9480: note <= 0;
9481: note <= 5378;
9482: note <= 9626;
9483: note <= 11911;
9484: note <= 11910;
9485: note <= 9889;
9486: note <= 6627;
9487: note <= 3203;
9488: note <= 697;
9489: note <= (-101);
9490: note <= 1098;
9491: note <= 3995;
9492: note <= 7791;
9493: note <= 11395;
9494: note <= 13722;
9495: note <= 13985;
9496: note <= 11910;
9497: note <= 7815;
9498: note <= 2531;
9499: note <= (-2814);
9500: note <= (-7094);
9501: note <= (-9474);
9502: note <= (-9626);
9503: note <= (-7815);
9504: note <= (-4815);
9505: note <= (-1697);
9506: note <= 467;
9507: note <= 893;
9508: note <= (-697);
9509: note <= (-3995);
9510: note <= (-8192);
9511: note <= (-12187);
9512: note <= (-14886);
9513: note <= (-15491);
9514: note <= (-13722);
9515: note <= (-9889);
9516: note <= (-4815);
9517: note <= 377;
9518: note <= 4563;
9519: note <= 6910;
9520: note <= 7094;
9521: note <= 5378;
9522: note <= 2531;
9523: note <= (-377);
9524: note <= (-2279);
9525: note <= (-2399);
9526: note <= (-467);
9527: note <= 3203;
9528: note <= 7791;
9529: note <= 12187;
9530: note <= 15286;
9531: note <= 16283;
9532: note <= 14886;
9533: note <= 11395;
9534: note <= 6627;
9535: note <= 1697;
9536: note <= (-2279);
9537: note <= (-4473);
9538: note <= (-4563);
9539: note <= (-2814);
9540: note <= 0;
9541: note <= 2814;
9542: note <= 4563;
9543: note <= 4473;
9544: note <= 2279;
9545: note <= (-1697);
9546: note <= (-6627);
9547: note <= (-11395);
9548: note <= (-14886);
9549: note <= (-16283);
9550: note <= (-15286);
9551: note <= (-12187);
9552: note <= (-7791);
9553: note <= (-3203);
9554: note <= 467;
9555: note <= 2399;
9556: note <= 2279;
9557: note <= 377;
9558: note <= (-2531);
9559: note <= (-5378);
9560: note <= (-7094);
9561: note <= (-6910);
9562: note <= (-4563);
9563: note <= (-377);
9564: note <= 4815;
9565: note <= 9889;
9566: note <= 13722;
9567: note <= 15491;
9568: note <= 14886;
9569: note <= 12187;
9570: note <= 8192;
9571: note <= 3995;
9572: note <= 697;
9573: note <= (-893);
9574: note <= (-467);
9575: note <= 1697;
9576: note <= 4815;
9577: note <= 7815;
9578: note <= 9626;
9579: note <= 9474;
9580: note <= 7094;
9581: note <= 2814;
9582: note <= (-2531);
9583: note <= (-7815);
9584: note <= (-11910);
9585: note <= (-13985);
9586: note <= (-13722);
9587: note <= (-11395);
9588: note <= (-7791);
9589: note <= (-3995);
9590: note <= (-1098);
9591: note <= 101;
9592: note <= (-697);
9593: note <= (-3203);
9594: note <= (-6627);
9595: note <= (-9889);
9596: note <= (-11910);
9597: note <= (-11911);
9598: note <= (-9626);
9599: note <= (-5378);
9600: note <= 0;
9601: note <= 5378;
9602: note <= 9626;
9603: note <= 11911;
9604: note <= 11910;
9605: note <= 9889;
9606: note <= 6627;
9607: note <= 3203;
9608: note <= 697;
9609: note <= (-101);
9610: note <= 1098;
9611: note <= 3995;
9612: note <= 7791;
9613: note <= 11395;
9614: note <= 13722;
9615: note <= 13985;
9616: note <= 11910;
9617: note <= 7815;
9618: note <= 2531;
9619: note <= (-2814);
9620: note <= (-7094);
9621: note <= (-9474);
9622: note <= (-9626);
9623: note <= (-7815);
9624: note <= (-4815);
9625: note <= (-1697);
9626: note <= 467;
9627: note <= 893;
9628: note <= (-697);
9629: note <= (-3995);
9630: note <= (-8192);
9631: note <= (-12187);
9632: note <= (-14886);
9633: note <= (-15491);
9634: note <= (-13722);
9635: note <= (-9889);
9636: note <= (-4815);
9637: note <= 377;
9638: note <= 4563;
9639: note <= 6910;
9640: note <= 7094;
9641: note <= 5378;
9642: note <= 2531;
9643: note <= (-377);
9644: note <= (-2279);
9645: note <= (-2399);
9646: note <= (-467);
9647: note <= 3203;
9648: note <= 7791;
9649: note <= 12187;
9650: note <= 15286;
9651: note <= 16283;
9652: note <= 14886;
9653: note <= 11395;
9654: note <= 6627;
9655: note <= 1697;
9656: note <= (-2279);
9657: note <= (-4473);
9658: note <= (-4563);
9659: note <= (-2814);
9660: note <= 0;
9661: note <= 2814;
9662: note <= 4563;
9663: note <= 4473;
9664: note <= 2279;
9665: note <= (-1697);
9666: note <= (-6627);
9667: note <= (-11395);
9668: note <= (-14886);
9669: note <= (-16283);
9670: note <= (-15286);
9671: note <= (-12187);
9672: note <= (-7791);
9673: note <= (-3203);
9674: note <= 467;
9675: note <= 2399;
9676: note <= 2279;
9677: note <= 377;
9678: note <= (-2531);
9679: note <= (-5378);
9680: note <= (-7094);
9681: note <= (-6910);
9682: note <= (-4563);
9683: note <= (-377);
9684: note <= 4815;
9685: note <= 9889;
9686: note <= 13722;
9687: note <= 15491;
9688: note <= 14886;
9689: note <= 12187;
9690: note <= 8192;
9691: note <= 3995;
9692: note <= 697;
9693: note <= (-893);
9694: note <= (-467);
9695: note <= 1697;
9696: note <= 4815;
9697: note <= 7815;
9698: note <= 9626;
9699: note <= 9474;
9700: note <= 7094;
9701: note <= 2814;
9702: note <= (-2531);
9703: note <= (-7815);
9704: note <= (-11910);
9705: note <= (-13985);
9706: note <= (-13722);
9707: note <= (-11395);
9708: note <= (-7791);
9709: note <= (-3995);
9710: note <= (-1098);
9711: note <= 101;
9712: note <= (-697);
9713: note <= (-3203);
9714: note <= (-6627);
9715: note <= (-9889);
9716: note <= (-11910);
9717: note <= (-11911);
9718: note <= (-9626);
9719: note <= (-5378);
9720: note <= 0;
9721: note <= 5378;
9722: note <= 9626;
9723: note <= 11911;
9724: note <= 11910;
9725: note <= 9889;
9726: note <= 6627;
9727: note <= 3203;
9728: note <= 697;
9729: note <= (-101);
9730: note <= 1098;
9731: note <= 3995;
9732: note <= 7791;
9733: note <= 11395;
9734: note <= 13722;
9735: note <= 13985;
9736: note <= 11910;
9737: note <= 7815;
9738: note <= 2531;
9739: note <= (-2814);
9740: note <= (-7094);
9741: note <= (-9474);
9742: note <= (-9626);
9743: note <= (-7815);
9744: note <= (-4815);
9745: note <= (-1697);
9746: note <= 467;
9747: note <= 893;
9748: note <= (-697);
9749: note <= (-3995);
9750: note <= (-8192);
9751: note <= (-12187);
9752: note <= (-14886);
9753: note <= (-15491);
9754: note <= (-13722);
9755: note <= (-9889);
9756: note <= (-4815);
9757: note <= 377;
9758: note <= 4563;
9759: note <= 6910;
9760: note <= 7094;
9761: note <= 5378;
9762: note <= 2531;
9763: note <= (-377);
9764: note <= (-2279);
9765: note <= (-2399);
9766: note <= (-467);
9767: note <= 3203;
9768: note <= 7791;
9769: note <= 12187;
9770: note <= 15286;
9771: note <= 16283;
9772: note <= 14886;
9773: note <= 11395;
9774: note <= 6627;
9775: note <= 1697;
9776: note <= (-2279);
9777: note <= (-4473);
9778: note <= (-4563);
9779: note <= (-2814);
9780: note <= 0;
9781: note <= 2814;
9782: note <= 4563;
9783: note <= 4473;
9784: note <= 2279;
9785: note <= (-1697);
9786: note <= (-6627);
9787: note <= (-11395);
9788: note <= (-14886);
9789: note <= (-16283);
9790: note <= (-15286);
9791: note <= (-12187);
9792: note <= (-7791);
9793: note <= (-3203);
9794: note <= 467;
9795: note <= 2399;
9796: note <= 2279;
9797: note <= 377;
9798: note <= (-2531);
9799: note <= (-5378);
9800: note <= (-7094);
9801: note <= (-6910);
9802: note <= (-4563);
9803: note <= (-377);
9804: note <= 4815;
9805: note <= 9889;
9806: note <= 13722;
9807: note <= 15491;
9808: note <= 14886;
9809: note <= 12187;
9810: note <= 8192;
9811: note <= 3995;
9812: note <= 697;
9813: note <= (-893);
9814: note <= (-467);
9815: note <= 1697;
9816: note <= 4815;
9817: note <= 7815;
9818: note <= 9626;
9819: note <= 9474;
9820: note <= 7094;
9821: note <= 2814;
9822: note <= (-2531);
9823: note <= (-7815);
9824: note <= (-11910);
9825: note <= (-13985);
9826: note <= (-13722);
9827: note <= (-11395);
9828: note <= (-7791);
9829: note <= (-3995);
9830: note <= (-1098);
9831: note <= 101;
9832: note <= (-697);
9833: note <= (-3203);
9834: note <= (-6627);
9835: note <= (-9889);
9836: note <= (-11910);
9837: note <= (-11911);
9838: note <= (-9626);
9839: note <= (-5378);
9840: note <= 0;
9841: note <= 5378;
9842: note <= 9626;
9843: note <= 11911;
9844: note <= 11910;
9845: note <= 9889;
9846: note <= 6627;
9847: note <= 3203;
9848: note <= 697;
9849: note <= (-101);
9850: note <= 1098;
9851: note <= 3995;
9852: note <= 7791;
9853: note <= 11395;
9854: note <= 13722;
9855: note <= 13985;
9856: note <= 11910;
9857: note <= 7815;
9858: note <= 2531;
9859: note <= (-2814);
9860: note <= (-7094);
9861: note <= (-9474);
9862: note <= (-9626);
9863: note <= (-7815);
9864: note <= (-4815);
9865: note <= (-1697);
9866: note <= 467;
9867: note <= 893;
9868: note <= (-697);
9869: note <= (-3995);
9870: note <= (-8192);
9871: note <= (-12187);
9872: note <= (-14886);
9873: note <= (-15491);
9874: note <= (-13722);
9875: note <= (-9889);
9876: note <= (-4815);
9877: note <= 377;
9878: note <= 4563;
9879: note <= 6910;
9880: note <= 7094;
9881: note <= 5378;
9882: note <= 2531;
9883: note <= (-377);
9884: note <= (-2279);
9885: note <= (-2399);
9886: note <= (-467);
9887: note <= 3203;
9888: note <= 7791;
9889: note <= 12187;
9890: note <= 15286;
9891: note <= 16283;
9892: note <= 14886;
9893: note <= 11395;
9894: note <= 6627;
9895: note <= 1697;
9896: note <= (-2279);
9897: note <= (-4473);
9898: note <= (-4563);
9899: note <= (-2814);
9900: note <= 0;
9901: note <= 2814;
9902: note <= 4563;
9903: note <= 4473;
9904: note <= 2279;
9905: note <= (-1697);
9906: note <= (-6627);
9907: note <= (-11395);
9908: note <= (-14886);
9909: note <= (-16283);
9910: note <= (-15286);
9911: note <= (-12187);
9912: note <= (-7791);
9913: note <= (-3203);
9914: note <= 467;
9915: note <= 2399;
9916: note <= 2279;
9917: note <= 377;
9918: note <= (-2531);
9919: note <= (-5378);
9920: note <= (-7094);
9921: note <= (-6910);
9922: note <= (-4563);
9923: note <= (-377);
9924: note <= 4815;
9925: note <= 9889;
9926: note <= 13722;
9927: note <= 15491;
9928: note <= 14886;
9929: note <= 12187;
9930: note <= 8192;
9931: note <= 3995;
9932: note <= 697;
9933: note <= (-893);
9934: note <= (-467);
9935: note <= 1697;
9936: note <= 4815;
9937: note <= 7815;
9938: note <= 9626;
9939: note <= 9474;
9940: note <= 7094;
9941: note <= 2814;
9942: note <= (-2531);
9943: note <= (-7815);
9944: note <= (-11910);
9945: note <= (-13985);
9946: note <= (-13722);
9947: note <= (-11395);
9948: note <= (-7791);
9949: note <= (-3995);
9950: note <= (-1098);
9951: note <= 101;
9952: note <= (-697);
9953: note <= (-3203);
9954: note <= (-6627);
9955: note <= (-9889);
9956: note <= (-11910);
9957: note <= (-11911);
9958: note <= (-9626);
9959: note <= (-5378);
9960: note <= 0;
9961: note <= 5378;
9962: note <= 9626;
9963: note <= 11911;
9964: note <= 11910;
9965: note <= 9889;
9966: note <= 6627;
9967: note <= 3203;
9968: note <= 697;
9969: note <= (-101);
9970: note <= 1098;
9971: note <= 3995;
9972: note <= 7791;
9973: note <= 11395;
9974: note <= 13722;
9975: note <= 13985;
9976: note <= 11910;
9977: note <= 7815;
9978: note <= 2531;
9979: note <= (-2814);
9980: note <= (-7094);
9981: note <= (-9474);
9982: note <= (-9626);
9983: note <= (-7815);
9984: note <= (-4815);
9985: note <= (-1697);
9986: note <= 467;
9987: note <= 893;
9988: note <= (-697);
9989: note <= (-3995);
9990: note <= (-8192);
9991: note <= (-12187);
9992: note <= (-14886);
9993: note <= (-15491);
9994: note <= (-13722);
9995: note <= (-9889);
9996: note <= (-4815);
9997: note <= 377;
9998: note <= 4563;
9999: note <= 6910;
10000: note <= 7094;
10001: note <= 5378;
10002: note <= 2531;
10003: note <= (-377);
10004: note <= (-2279);
10005: note <= (-2399);
10006: note <= (-467);
10007: note <= 3203;
10008: note <= 7791;
10009: note <= 12187;
10010: note <= 15286;
10011: note <= 16283;
10012: note <= 14886;
10013: note <= 11395;
10014: note <= 6627;
10015: note <= 1697;
10016: note <= (-2279);
10017: note <= (-4473);
10018: note <= (-4563);
10019: note <= (-2814);
10020: note <= 0;
10021: note <= 2814;
10022: note <= 4563;
10023: note <= 4473;
10024: note <= 2279;
10025: note <= (-1697);
10026: note <= (-6627);
10027: note <= (-11395);
10028: note <= (-14886);
10029: note <= (-16283);
10030: note <= (-15286);
10031: note <= (-12187);
10032: note <= (-7791);
10033: note <= (-3203);
10034: note <= 467;
10035: note <= 2399;
10036: note <= 2279;
10037: note <= 377;
10038: note <= (-2531);
10039: note <= (-5378);
10040: note <= (-7094);
10041: note <= (-6910);
10042: note <= (-4563);
10043: note <= (-377);
10044: note <= 4815;
10045: note <= 9889;
10046: note <= 13722;
10047: note <= 15491;
10048: note <= 14886;
10049: note <= 12187;
10050: note <= 8192;
10051: note <= 3995;
10052: note <= 697;
10053: note <= (-893);
10054: note <= (-467);
10055: note <= 1697;
10056: note <= 4815;
10057: note <= 7815;
10058: note <= 9626;
10059: note <= 9474;
10060: note <= 7094;
10061: note <= 2814;
10062: note <= (-2531);
10063: note <= (-7815);
10064: note <= (-11910);
10065: note <= (-13985);
10066: note <= (-13722);
10067: note <= (-11395);
10068: note <= (-7791);
10069: note <= (-3995);
10070: note <= (-1098);
10071: note <= 101;
10072: note <= (-697);
10073: note <= (-3203);
10074: note <= (-6627);
10075: note <= (-9889);
10076: note <= (-11910);
10077: note <= (-11911);
10078: note <= (-9626);
10079: note <= (-5378);
10080: note <= 0;
10081: note <= 5378;
10082: note <= 9626;
10083: note <= 11911;
10084: note <= 11910;
10085: note <= 9889;
10086: note <= 6627;
10087: note <= 3203;
10088: note <= 697;
10089: note <= (-101);
10090: note <= 1098;
10091: note <= 3995;
10092: note <= 7791;
10093: note <= 11395;
10094: note <= 13722;
10095: note <= 13985;
10096: note <= 11910;
10097: note <= 7815;
10098: note <= 2531;
10099: note <= (-2814);
10100: note <= (-7094);
10101: note <= (-9474);
10102: note <= (-9626);
10103: note <= (-7815);
10104: note <= (-4815);
10105: note <= (-1697);
10106: note <= 467;
10107: note <= 893;
10108: note <= (-697);
10109: note <= (-3995);
10110: note <= (-8192);
10111: note <= (-12187);
10112: note <= (-14886);
10113: note <= (-15491);
10114: note <= (-13722);
10115: note <= (-9889);
10116: note <= (-4815);
10117: note <= 377;
10118: note <= 4563;
10119: note <= 6910;
10120: note <= 7094;
10121: note <= 5378;
10122: note <= 2531;
10123: note <= (-377);
10124: note <= (-2279);
10125: note <= (-2399);
10126: note <= (-467);
10127: note <= 3203;
10128: note <= 7791;
10129: note <= 12187;
10130: note <= 15286;
10131: note <= 16283;
10132: note <= 14886;
10133: note <= 11395;
10134: note <= 6627;
10135: note <= 1697;
10136: note <= (-2279);
10137: note <= (-4473);
10138: note <= (-4563);
10139: note <= (-2814);
10140: note <= 0;
10141: note <= 2814;
10142: note <= 4563;
10143: note <= 4473;
10144: note <= 2279;
10145: note <= (-1697);
10146: note <= (-6627);
10147: note <= (-11395);
10148: note <= (-14886);
10149: note <= (-16283);
10150: note <= (-15286);
10151: note <= (-12187);
10152: note <= (-7791);
10153: note <= (-3203);
10154: note <= 467;
10155: note <= 2399;
10156: note <= 2279;
10157: note <= 377;
10158: note <= (-2531);
10159: note <= (-5378);
10160: note <= (-7094);
10161: note <= (-6910);
10162: note <= (-4563);
10163: note <= (-377);
10164: note <= 4815;
10165: note <= 9889;
10166: note <= 13722;
10167: note <= 15491;
10168: note <= 14886;
10169: note <= 12187;
10170: note <= 8192;
10171: note <= 3995;
10172: note <= 697;
10173: note <= (-893);
10174: note <= (-467);
10175: note <= 1697;
10176: note <= 4815;
10177: note <= 7815;
10178: note <= 9626;
10179: note <= 9474;
10180: note <= 7094;
10181: note <= 2814;
10182: note <= (-2531);
10183: note <= (-7815);
10184: note <= (-11910);
10185: note <= (-13985);
10186: note <= (-13722);
10187: note <= (-11395);
10188: note <= (-7791);
10189: note <= (-3995);
10190: note <= (-1098);
10191: note <= 101;
10192: note <= (-697);
10193: note <= (-3203);
10194: note <= (-6627);
10195: note <= (-9889);
10196: note <= (-11910);
10197: note <= (-11911);
10198: note <= (-9626);
10199: note <= (-5378);
10200: note <= 0;
10201: note <= 5378;
10202: note <= 9626;
10203: note <= 11911;
10204: note <= 11910;
10205: note <= 9889;
10206: note <= 6627;
10207: note <= 3203;
10208: note <= 697;
10209: note <= (-101);
10210: note <= 1098;
10211: note <= 3995;
10212: note <= 7791;
10213: note <= 11395;
10214: note <= 13722;
10215: note <= 13985;
10216: note <= 11910;
10217: note <= 7815;
10218: note <= 2531;
10219: note <= (-2814);
10220: note <= (-7094);
10221: note <= (-9474);
10222: note <= (-9626);
10223: note <= (-7815);
10224: note <= (-4815);
10225: note <= (-1697);
10226: note <= 467;
10227: note <= 893;
10228: note <= (-697);
10229: note <= (-3995);
10230: note <= (-8192);
10231: note <= (-12187);
10232: note <= (-14886);
10233: note <= (-15491);
10234: note <= (-13722);
10235: note <= (-9889);
10236: note <= (-4815);
10237: note <= 377;
10238: note <= 4563;
10239: note <= 6910;
10240: note <= 7094;
10241: note <= 5378;
10242: note <= 2531;
10243: note <= (-377);
10244: note <= (-2279);
10245: note <= (-2399);
10246: note <= (-467);
10247: note <= 3203;
10248: note <= 7791;
10249: note <= 12187;
10250: note <= 15286;
10251: note <= 16283;
10252: note <= 14886;
10253: note <= 11395;
10254: note <= 6627;
10255: note <= 1697;
10256: note <= (-2279);
10257: note <= (-4473);
10258: note <= (-4563);
10259: note <= (-2814);
10260: note <= 0;
10261: note <= 2814;
10262: note <= 4563;
10263: note <= 4473;
10264: note <= 2279;
10265: note <= (-1697);
10266: note <= (-6627);
10267: note <= (-11395);
10268: note <= (-14886);
10269: note <= (-16283);
10270: note <= (-15286);
10271: note <= (-12187);
10272: note <= (-7791);
10273: note <= (-3203);
10274: note <= 467;
10275: note <= 2399;
10276: note <= 2279;
10277: note <= 377;
10278: note <= (-2531);
10279: note <= (-5378);
10280: note <= (-7094);
10281: note <= (-6910);
10282: note <= (-4563);
10283: note <= (-377);
10284: note <= 4815;
10285: note <= 9889;
10286: note <= 13722;
10287: note <= 15491;
10288: note <= 14886;
10289: note <= 12187;
10290: note <= 8192;
10291: note <= 3995;
10292: note <= 697;
10293: note <= (-893);
10294: note <= (-467);
10295: note <= 1697;
10296: note <= 4815;
10297: note <= 7815;
10298: note <= 9626;
10299: note <= 9474;
10300: note <= 7094;
10301: note <= 2814;
10302: note <= (-2531);
10303: note <= (-7815);
10304: note <= (-11910);
10305: note <= (-13985);
10306: note <= (-13722);
10307: note <= (-11395);
10308: note <= (-7791);
10309: note <= (-3995);
10310: note <= (-1098);
10311: note <= 101;
10312: note <= (-697);
10313: note <= (-3203);
10314: note <= (-6627);
10315: note <= (-9889);
10316: note <= (-11910);
10317: note <= (-11911);
10318: note <= (-9626);
10319: note <= (-5378);
10320: note <= 0;
10321: note <= 5378;
10322: note <= 9626;
10323: note <= 11911;
10324: note <= 11910;
10325: note <= 9889;
10326: note <= 6627;
10327: note <= 3203;
10328: note <= 697;
10329: note <= (-101);
10330: note <= 1098;
10331: note <= 3995;
10332: note <= 7791;
10333: note <= 11395;
10334: note <= 13722;
10335: note <= 13985;
10336: note <= 11910;
10337: note <= 7815;
10338: note <= 2531;
10339: note <= (-2814);
10340: note <= (-7094);
10341: note <= (-9474);
10342: note <= (-9626);
10343: note <= (-7815);
10344: note <= (-4815);
10345: note <= (-1697);
10346: note <= 467;
10347: note <= 893;
10348: note <= (-697);
10349: note <= (-3995);
10350: note <= (-8192);
10351: note <= (-12187);
10352: note <= (-14886);
10353: note <= (-15491);
10354: note <= (-13722);
10355: note <= (-9889);
10356: note <= (-4815);
10357: note <= 377;
10358: note <= 4563;
10359: note <= 6910;
10360: note <= 7094;
10361: note <= 5378;
10362: note <= 2531;
10363: note <= (-377);
10364: note <= (-2279);
10365: note <= (-2399);
10366: note <= (-467);
10367: note <= 3203;
10368: note <= 7791;
10369: note <= 12187;
10370: note <= 15286;
10371: note <= 16283;
10372: note <= 14886;
10373: note <= 11395;
10374: note <= 6627;
10375: note <= 1697;
10376: note <= (-2279);
10377: note <= (-4473);
10378: note <= (-4563);
10379: note <= (-2814);
10380: note <= 0;
10381: note <= 2814;
10382: note <= 4563;
10383: note <= 4473;
10384: note <= 2279;
10385: note <= (-1697);
10386: note <= (-6627);
10387: note <= (-11395);
10388: note <= (-14886);
10389: note <= (-16283);
10390: note <= (-15286);
10391: note <= (-12187);
10392: note <= (-7791);
10393: note <= (-3203);
10394: note <= 467;
10395: note <= 2399;
10396: note <= 2279;
10397: note <= 377;
10398: note <= (-2531);
10399: note <= (-5378);
10400: note <= (-7094);
10401: note <= (-6910);
10402: note <= (-4563);
10403: note <= (-377);
10404: note <= 4815;
10405: note <= 9889;
10406: note <= 13722;
10407: note <= 15491;
10408: note <= 14886;
10409: note <= 12187;
10410: note <= 8192;
10411: note <= 3995;
10412: note <= 697;
10413: note <= (-893);
10414: note <= (-467);
10415: note <= 1697;
10416: note <= 4815;
10417: note <= 7815;
10418: note <= 9626;
10419: note <= 9474;
10420: note <= 7094;
10421: note <= 2814;
10422: note <= (-2531);
10423: note <= (-7815);
10424: note <= (-11910);
10425: note <= (-13985);
10426: note <= (-13722);
10427: note <= (-11395);
10428: note <= (-7791);
10429: note <= (-3995);
10430: note <= (-1098);
10431: note <= 101;
10432: note <= (-697);
10433: note <= (-3203);
10434: note <= (-6627);
10435: note <= (-9889);
10436: note <= (-11910);
10437: note <= (-11911);
10438: note <= (-9626);
10439: note <= (-5378);
10440: note <= 0;
10441: note <= 5378;
10442: note <= 9626;
10443: note <= 11911;
10444: note <= 11910;
10445: note <= 9889;
10446: note <= 6627;
10447: note <= 3203;
10448: note <= 697;
10449: note <= (-101);
10450: note <= 1098;
10451: note <= 3995;
10452: note <= 7791;
10453: note <= 11395;
10454: note <= 13722;
10455: note <= 13985;
10456: note <= 11910;
10457: note <= 7815;
10458: note <= 2531;
10459: note <= (-2814);
10460: note <= (-7094);
10461: note <= (-9474);
10462: note <= (-9626);
10463: note <= (-7815);
10464: note <= (-4815);
10465: note <= (-1697);
10466: note <= 467;
10467: note <= 893;
10468: note <= (-697);
10469: note <= (-3995);
10470: note <= (-8192);
10471: note <= (-12187);
10472: note <= (-14886);
10473: note <= (-15491);
10474: note <= (-13722);
10475: note <= (-9889);
10476: note <= (-4815);
10477: note <= 377;
10478: note <= 4563;
10479: note <= 6910;
10480: note <= 7094;
10481: note <= 5378;
10482: note <= 2531;
10483: note <= (-377);
10484: note <= (-2279);
10485: note <= (-2399);
10486: note <= (-467);
10487: note <= 3203;
10488: note <= 7791;
10489: note <= 12187;
10490: note <= 15286;
10491: note <= 16283;
10492: note <= 14886;
10493: note <= 11395;
10494: note <= 6627;
10495: note <= 1697;
10496: note <= (-2279);
10497: note <= (-4473);
10498: note <= (-4563);
10499: note <= (-2814);
10500: note <= 0;
10501: note <= 2814;
10502: note <= 4563;
10503: note <= 4473;
10504: note <= 2279;
10505: note <= (-1697);
10506: note <= (-6627);
10507: note <= (-11395);
10508: note <= (-14886);
10509: note <= (-16283);
10510: note <= (-15286);
10511: note <= (-12187);
10512: note <= (-7791);
10513: note <= (-3203);
10514: note <= 467;
10515: note <= 2399;
10516: note <= 2279;
10517: note <= 377;
10518: note <= (-2531);
10519: note <= (-5378);
10520: note <= (-7094);
10521: note <= (-6910);
10522: note <= (-4563);
10523: note <= (-377);
10524: note <= 4815;
10525: note <= 9889;
10526: note <= 13722;
10527: note <= 15491;
10528: note <= 14886;
10529: note <= 12187;
10530: note <= 8192;
10531: note <= 3995;
10532: note <= 697;
10533: note <= (-893);
10534: note <= (-467);
10535: note <= 1697;
10536: note <= 4815;
10537: note <= 7815;
10538: note <= 9626;
10539: note <= 9474;
10540: note <= 7094;
10541: note <= 2814;
10542: note <= (-2531);
10543: note <= (-7815);
10544: note <= (-11910);
10545: note <= (-13985);
10546: note <= (-13722);
10547: note <= (-11395);
10548: note <= (-7791);
10549: note <= (-3995);
10550: note <= (-1098);
10551: note <= 101;
10552: note <= (-697);
10553: note <= (-3203);
10554: note <= (-6627);
10555: note <= (-9889);
10556: note <= (-11910);
10557: note <= (-11911);
10558: note <= (-9626);
10559: note <= (-5378);
10560: note <= 0;
10561: note <= 5378;
10562: note <= 9626;
10563: note <= 11911;
10564: note <= 11910;
10565: note <= 9889;
10566: note <= 6627;
10567: note <= 3203;
10568: note <= 697;
10569: note <= (-101);
10570: note <= 1098;
10571: note <= 3995;
10572: note <= 7791;
10573: note <= 11395;
10574: note <= 13722;
10575: note <= 13985;
10576: note <= 11910;
10577: note <= 7815;
10578: note <= 2531;
10579: note <= (-2814);
10580: note <= (-7094);
10581: note <= (-9474);
10582: note <= (-9626);
10583: note <= (-7815);
10584: note <= (-4815);
10585: note <= (-1697);
10586: note <= 467;
10587: note <= 893;
10588: note <= (-697);
10589: note <= (-3995);
10590: note <= (-8192);
10591: note <= (-12187);
10592: note <= (-14886);
10593: note <= (-15491);
10594: note <= (-13722);
10595: note <= (-9889);
10596: note <= (-4815);
10597: note <= 377;
10598: note <= 4563;
10599: note <= 6910;
10600: note <= 7094;
10601: note <= 5378;
10602: note <= 2531;
10603: note <= (-377);
10604: note <= (-2279);
10605: note <= (-2399);
10606: note <= (-467);
10607: note <= 3203;
10608: note <= 7791;
10609: note <= 12187;
10610: note <= 15286;
10611: note <= 16283;
10612: note <= 14886;
10613: note <= 11395;
10614: note <= 6627;
10615: note <= 1697;
10616: note <= (-2279);
10617: note <= (-4473);
10618: note <= (-4563);
10619: note <= (-2814);
10620: note <= 0;
10621: note <= 2814;
10622: note <= 4563;
10623: note <= 4473;
10624: note <= 2279;
10625: note <= (-1697);
10626: note <= (-6627);
10627: note <= (-11395);
10628: note <= (-14886);
10629: note <= (-16283);
10630: note <= (-15286);
10631: note <= (-12187);
10632: note <= (-7791);
10633: note <= (-3203);
10634: note <= 467;
10635: note <= 2399;
10636: note <= 2279;
10637: note <= 377;
10638: note <= (-2531);
10639: note <= (-5378);
10640: note <= (-7094);
10641: note <= (-6910);
10642: note <= (-4563);
10643: note <= (-377);
10644: note <= 4815;
10645: note <= 9889;
10646: note <= 13722;
10647: note <= 15491;
10648: note <= 14886;
10649: note <= 12187;
10650: note <= 8192;
10651: note <= 3995;
10652: note <= 697;
10653: note <= (-893);
10654: note <= (-467);
10655: note <= 1697;
10656: note <= 4815;
10657: note <= 7815;
10658: note <= 9626;
10659: note <= 9474;
10660: note <= 7094;
10661: note <= 2814;
10662: note <= (-2531);
10663: note <= (-7815);
10664: note <= (-11910);
10665: note <= (-13985);
10666: note <= (-13722);
10667: note <= (-11395);
10668: note <= (-7791);
10669: note <= (-3995);
10670: note <= (-1098);
10671: note <= 101;
10672: note <= (-697);
10673: note <= (-3203);
10674: note <= (-6627);
10675: note <= (-9889);
10676: note <= (-11910);
10677: note <= (-11911);
10678: note <= (-9626);
10679: note <= (-5378);
10680: note <= 0;
10681: note <= 5378;
10682: note <= 9626;
10683: note <= 11911;
10684: note <= 11910;
10685: note <= 9889;
10686: note <= 6627;
10687: note <= 3203;
10688: note <= 697;
10689: note <= (-101);
10690: note <= 1098;
10691: note <= 3995;
10692: note <= 7791;
10693: note <= 11395;
10694: note <= 13722;
10695: note <= 13985;
10696: note <= 11910;
10697: note <= 7815;
10698: note <= 2531;
10699: note <= (-2814);
10700: note <= (-7094);
10701: note <= (-9474);
10702: note <= (-9626);
10703: note <= (-7815);
10704: note <= (-4815);
10705: note <= (-1697);
10706: note <= 467;
10707: note <= 893;
10708: note <= (-697);
10709: note <= (-3995);
10710: note <= (-8192);
10711: note <= (-12187);
10712: note <= (-14886);
10713: note <= (-15491);
10714: note <= (-13722);
10715: note <= (-9889);
10716: note <= (-4815);
10717: note <= 377;
10718: note <= 4563;
10719: note <= 6910;
10720: note <= 7094;
10721: note <= 5378;
10722: note <= 2531;
10723: note <= (-377);
10724: note <= (-2279);
10725: note <= (-2399);
10726: note <= (-467);
10727: note <= 3203;
10728: note <= 7791;
10729: note <= 12187;
10730: note <= 15286;
10731: note <= 16283;
10732: note <= 14886;
10733: note <= 11395;
10734: note <= 6627;
10735: note <= 1697;
10736: note <= (-2279);
10737: note <= (-4473);
10738: note <= (-4563);
10739: note <= (-2814);
10740: note <= 0;
10741: note <= 2814;
10742: note <= 4563;
10743: note <= 4473;
10744: note <= 2279;
10745: note <= (-1697);
10746: note <= (-6627);
10747: note <= (-11395);
10748: note <= (-14886);
10749: note <= (-16283);
10750: note <= (-15286);
10751: note <= (-12187);
10752: note <= (-7791);
10753: note <= (-3203);
10754: note <= 467;
10755: note <= 2399;
10756: note <= 2279;
10757: note <= 377;
10758: note <= (-2531);
10759: note <= (-5378);
10760: note <= (-7094);
10761: note <= (-6910);
10762: note <= (-4563);
10763: note <= (-377);
10764: note <= 4815;
10765: note <= 9889;
10766: note <= 13722;
10767: note <= 15491;
10768: note <= 14886;
10769: note <= 12187;
10770: note <= 8192;
10771: note <= 3995;
10772: note <= 697;
10773: note <= (-893);
10774: note <= (-467);
10775: note <= 1697;
10776: note <= 4815;
10777: note <= 7815;
10778: note <= 9626;
10779: note <= 9474;
10780: note <= 7094;
10781: note <= 2814;
10782: note <= (-2531);
10783: note <= (-7815);
10784: note <= (-11910);
10785: note <= (-13985);
10786: note <= (-13722);
10787: note <= (-11395);
10788: note <= (-7791);
10789: note <= (-3995);
10790: note <= (-1098);
10791: note <= 101;
10792: note <= (-697);
10793: note <= (-3203);
10794: note <= (-6627);
10795: note <= (-9889);
10796: note <= (-11910);
10797: note <= (-11911);
10798: note <= (-9626);
10799: note <= (-5378);
10800: note <= 0;
10801: note <= 5378;
10802: note <= 9626;
10803: note <= 11911;
10804: note <= 11910;
10805: note <= 9889;
10806: note <= 6627;
10807: note <= 3203;
10808: note <= 697;
10809: note <= (-101);
10810: note <= 1098;
10811: note <= 3995;
10812: note <= 7791;
10813: note <= 11395;
10814: note <= 13722;
10815: note <= 13985;
10816: note <= 11910;
10817: note <= 7815;
10818: note <= 2531;
10819: note <= (-2814);
10820: note <= (-7094);
10821: note <= (-9474);
10822: note <= (-9626);
10823: note <= (-7815);
10824: note <= (-4815);
10825: note <= (-1697);
10826: note <= 467;
10827: note <= 893;
10828: note <= (-697);
10829: note <= (-3995);
10830: note <= (-8192);
10831: note <= (-12187);
10832: note <= (-14886);
10833: note <= (-15491);
10834: note <= (-13722);
10835: note <= (-9889);
10836: note <= (-4815);
10837: note <= 377;
10838: note <= 4563;
10839: note <= 6910;
10840: note <= 7094;
10841: note <= 5378;
10842: note <= 2531;
10843: note <= (-377);
10844: note <= (-2279);
10845: note <= (-2399);
10846: note <= (-467);
10847: note <= 3203;
10848: note <= 7791;
10849: note <= 12187;
10850: note <= 15286;
10851: note <= 16283;
10852: note <= 14886;
10853: note <= 11395;
10854: note <= 6627;
10855: note <= 1697;
10856: note <= (-2279);
10857: note <= (-4473);
10858: note <= (-4563);
10859: note <= (-2814);
10860: note <= 0;
10861: note <= 2814;
10862: note <= 4563;
10863: note <= 4473;
10864: note <= 2279;
10865: note <= (-1697);
10866: note <= (-6627);
10867: note <= (-11395);
10868: note <= (-14886);
10869: note <= (-16283);
10870: note <= (-15286);
10871: note <= (-12187);
10872: note <= (-7791);
10873: note <= (-3203);
10874: note <= 467;
10875: note <= 2399;
10876: note <= 2279;
10877: note <= 377;
10878: note <= (-2531);
10879: note <= (-5378);
10880: note <= (-7094);
10881: note <= (-6910);
10882: note <= (-4563);
10883: note <= (-377);
10884: note <= 4815;
10885: note <= 9889;
10886: note <= 13722;
10887: note <= 15491;
10888: note <= 14886;
10889: note <= 12187;
10890: note <= 8192;
10891: note <= 3995;
10892: note <= 697;
10893: note <= (-893);
10894: note <= (-467);
10895: note <= 1697;
10896: note <= 4815;
10897: note <= 7815;
10898: note <= 9626;
10899: note <= 9474;
10900: note <= 7094;
10901: note <= 2814;
10902: note <= (-2531);
10903: note <= (-7815);
10904: note <= (-11910);
10905: note <= (-13985);
10906: note <= (-13722);
10907: note <= (-11395);
10908: note <= (-7791);
10909: note <= (-3995);
10910: note <= (-1098);
10911: note <= 101;
10912: note <= (-697);
10913: note <= (-3203);
10914: note <= (-6627);
10915: note <= (-9889);
10916: note <= (-11910);
10917: note <= (-11911);
10918: note <= (-9626);
10919: note <= (-5378);
10920: note <= 0;
10921: note <= 5378;
10922: note <= 9626;
10923: note <= 11911;
10924: note <= 11910;
10925: note <= 9889;
10926: note <= 6627;
10927: note <= 3203;
10928: note <= 697;
10929: note <= (-101);
10930: note <= 1098;
10931: note <= 3995;
10932: note <= 7791;
10933: note <= 11395;
10934: note <= 13722;
10935: note <= 13985;
10936: note <= 11910;
10937: note <= 7815;
10938: note <= 2531;
10939: note <= (-2814);
10940: note <= (-7094);
10941: note <= (-9474);
10942: note <= (-9626);
10943: note <= (-7815);
10944: note <= (-4815);
10945: note <= (-1697);
10946: note <= 467;
10947: note <= 893;
10948: note <= (-697);
10949: note <= (-3995);
10950: note <= (-8192);
10951: note <= (-12187);
10952: note <= (-14886);
10953: note <= (-15491);
10954: note <= (-13722);
10955: note <= (-9889);
10956: note <= (-4815);
10957: note <= 377;
10958: note <= 4563;
10959: note <= 6910;
10960: note <= 7094;
10961: note <= 5378;
10962: note <= 2531;
10963: note <= (-377);
10964: note <= (-2279);
10965: note <= (-2399);
10966: note <= (-467);
10967: note <= 3203;
10968: note <= 7791;
10969: note <= 12187;
10970: note <= 15286;
10971: note <= 16283;
10972: note <= 14886;
10973: note <= 11395;
10974: note <= 6627;
10975: note <= 1697;
10976: note <= (-2279);
10977: note <= (-4473);
10978: note <= (-4563);
10979: note <= (-2814);
10980: note <= 0;
10981: note <= 2814;
10982: note <= 4563;
10983: note <= 4473;
10984: note <= 2279;
10985: note <= (-1697);
10986: note <= (-6627);
10987: note <= (-11395);
10988: note <= (-14886);
10989: note <= (-16283);
10990: note <= (-15286);
10991: note <= (-12187);
10992: note <= (-7791);
10993: note <= (-3203);
10994: note <= 467;
10995: note <= 2399;
10996: note <= 2279;
10997: note <= 377;
10998: note <= (-2531);
10999: note <= (-5378);
11000: note <= (-7094);
11001: note <= (-6910);
11002: note <= (-4563);
11003: note <= (-377);
11004: note <= 4815;
11005: note <= 9889;
11006: note <= 13722;
11007: note <= 15491;
11008: note <= 14886;
11009: note <= 12187;
11010: note <= 8192;
11011: note <= 3995;
11012: note <= 697;
11013: note <= (-893);
11014: note <= (-467);
11015: note <= 1697;
11016: note <= 4815;
11017: note <= 7815;
11018: note <= 9626;
11019: note <= 9474;
11020: note <= 7094;
11021: note <= 2814;
11022: note <= (-2531);
11023: note <= (-7815);
11024: note <= (-11910);
11025: note <= (-13985);
11026: note <= (-13722);
11027: note <= (-11395);
11028: note <= (-7791);
11029: note <= (-3995);
11030: note <= (-1098);
11031: note <= 101;
11032: note <= (-697);
11033: note <= (-3203);
11034: note <= (-6627);
11035: note <= (-9889);
11036: note <= (-11910);
11037: note <= (-11911);
11038: note <= (-9626);
11039: note <= (-5378);
11040: note <= 0;
11041: note <= 5378;
11042: note <= 9626;
11043: note <= 11911;
11044: note <= 11910;
11045: note <= 9889;
11046: note <= 6627;
11047: note <= 3203;
11048: note <= 697;
11049: note <= (-101);
11050: note <= 1098;
11051: note <= 3995;
11052: note <= 7791;
11053: note <= 11395;
11054: note <= 13722;
11055: note <= 13985;
11056: note <= 11910;
11057: note <= 7815;
11058: note <= 2531;
11059: note <= (-2814);
11060: note <= (-7094);
11061: note <= (-9474);
11062: note <= (-9626);
11063: note <= (-7815);
11064: note <= (-4815);
11065: note <= (-1697);
11066: note <= 467;
11067: note <= 893;
11068: note <= (-697);
11069: note <= (-3995);
11070: note <= (-8192);
11071: note <= (-12187);
11072: note <= (-14886);
11073: note <= (-15491);
11074: note <= (-13722);
11075: note <= (-9889);
11076: note <= (-4815);
11077: note <= 377;
11078: note <= 4563;
11079: note <= 6910;
11080: note <= 7094;
11081: note <= 5378;
11082: note <= 2531;
11083: note <= (-377);
11084: note <= (-2279);
11085: note <= (-2399);
11086: note <= (-467);
11087: note <= 3203;
11088: note <= 7791;
11089: note <= 12187;
11090: note <= 15286;
11091: note <= 16283;
11092: note <= 14886;
11093: note <= 11395;
11094: note <= 6627;
11095: note <= 1697;
11096: note <= (-2279);
11097: note <= (-4473);
11098: note <= (-4563);
11099: note <= (-2814);
11100: note <= 0;
11101: note <= 2814;
11102: note <= 4563;
11103: note <= 4473;
11104: note <= 2279;
11105: note <= (-1697);
11106: note <= (-6627);
11107: note <= (-11395);
11108: note <= (-14886);
11109: note <= (-16283);
11110: note <= (-15286);
11111: note <= (-12187);
11112: note <= (-7791);
11113: note <= (-3203);
11114: note <= 467;
11115: note <= 2399;
11116: note <= 2279;
11117: note <= 377;
11118: note <= (-2531);
11119: note <= (-5378);
11120: note <= (-7094);
11121: note <= (-6910);
11122: note <= (-4563);
11123: note <= (-377);
11124: note <= 4815;
11125: note <= 9889;
11126: note <= 13722;
11127: note <= 15491;
11128: note <= 14886;
11129: note <= 12187;
11130: note <= 8192;
11131: note <= 3995;
11132: note <= 697;
11133: note <= (-893);
11134: note <= (-467);
11135: note <= 1697;
11136: note <= 4815;
11137: note <= 7815;
11138: note <= 9626;
11139: note <= 9474;
11140: note <= 7094;
11141: note <= 2814;
11142: note <= (-2531);
11143: note <= (-7815);
11144: note <= (-11910);
11145: note <= (-13985);
11146: note <= (-13722);
11147: note <= (-11395);
11148: note <= (-7791);
11149: note <= (-3995);
11150: note <= (-1098);
11151: note <= 101;
11152: note <= (-697);
11153: note <= (-3203);
11154: note <= (-6627);
11155: note <= (-9889);
11156: note <= (-11910);
11157: note <= (-11911);
11158: note <= (-9626);
11159: note <= (-5378);
11160: note <= 0;
11161: note <= 5378;
11162: note <= 9626;
11163: note <= 11911;
11164: note <= 11910;
11165: note <= 9889;
11166: note <= 6627;
11167: note <= 3203;
11168: note <= 697;
11169: note <= (-101);
11170: note <= 1098;
11171: note <= 3995;
11172: note <= 7791;
11173: note <= 11395;
11174: note <= 13722;
11175: note <= 13985;
11176: note <= 11910;
11177: note <= 7815;
11178: note <= 2531;
11179: note <= (-2814);
11180: note <= (-7094);
11181: note <= (-9474);
11182: note <= (-9626);
11183: note <= (-7815);
11184: note <= (-4815);
11185: note <= (-1697);
11186: note <= 467;
11187: note <= 893;
11188: note <= (-697);
11189: note <= (-3995);
11190: note <= (-8192);
11191: note <= (-12187);
11192: note <= (-14886);
11193: note <= (-15491);
11194: note <= (-13722);
11195: note <= (-9889);
11196: note <= (-4815);
11197: note <= 377;
11198: note <= 4563;
11199: note <= 6910;
11200: note <= 7094;
11201: note <= 5378;
11202: note <= 2531;
11203: note <= (-377);
11204: note <= (-2279);
11205: note <= (-2399);
11206: note <= (-467);
11207: note <= 3203;
11208: note <= 7791;
11209: note <= 12187;
11210: note <= 15286;
11211: note <= 16283;
11212: note <= 14886;
11213: note <= 11395;
11214: note <= 6627;
11215: note <= 1697;
11216: note <= (-2279);
11217: note <= (-4473);
11218: note <= (-4563);
11219: note <= (-2814);
11220: note <= 0;
11221: note <= 2814;
11222: note <= 4563;
11223: note <= 4473;
11224: note <= 2279;
11225: note <= (-1697);
11226: note <= (-6627);
11227: note <= (-11395);
11228: note <= (-14886);
11229: note <= (-16283);
11230: note <= (-15286);
11231: note <= (-12187);
11232: note <= (-7791);
11233: note <= (-3203);
11234: note <= 467;
11235: note <= 2399;
11236: note <= 2279;
11237: note <= 377;
11238: note <= (-2531);
11239: note <= (-5378);
11240: note <= (-7094);
11241: note <= (-6910);
11242: note <= (-4563);
11243: note <= (-377);
11244: note <= 4815;
11245: note <= 9889;
11246: note <= 13722;
11247: note <= 15491;
11248: note <= 14886;
11249: note <= 12187;
11250: note <= 8192;
11251: note <= 3995;
11252: note <= 697;
11253: note <= (-893);
11254: note <= (-467);
11255: note <= 1697;
11256: note <= 4815;
11257: note <= 7815;
11258: note <= 9626;
11259: note <= 9474;
11260: note <= 7094;
11261: note <= 2814;
11262: note <= (-2531);
11263: note <= (-7815);
11264: note <= (-11910);
11265: note <= (-13985);
11266: note <= (-13722);
11267: note <= (-11395);
11268: note <= (-7791);
11269: note <= (-3995);
11270: note <= (-1098);
11271: note <= 101;
11272: note <= (-697);
11273: note <= (-3203);
11274: note <= (-6627);
11275: note <= (-9889);
11276: note <= (-11910);
11277: note <= (-11911);
11278: note <= (-9626);
11279: note <= (-5378);
11280: note <= 0;
11281: note <= 5378;
11282: note <= 9626;
11283: note <= 11911;
11284: note <= 11910;
11285: note <= 9889;
11286: note <= 6627;
11287: note <= 3203;
11288: note <= 697;
11289: note <= (-101);
11290: note <= 1098;
11291: note <= 3995;
11292: note <= 7791;
11293: note <= 11395;
11294: note <= 13722;
11295: note <= 13985;
11296: note <= 11910;
11297: note <= 7815;
11298: note <= 2531;
11299: note <= (-2814);
11300: note <= (-7094);
11301: note <= (-9474);
11302: note <= (-9626);
11303: note <= (-7815);
11304: note <= (-4815);
11305: note <= (-1697);
11306: note <= 467;
11307: note <= 893;
11308: note <= (-697);
11309: note <= (-3995);
11310: note <= (-8192);
11311: note <= (-12187);
11312: note <= (-14886);
11313: note <= (-15491);
11314: note <= (-13722);
11315: note <= (-9889);
11316: note <= (-4815);
11317: note <= 377;
11318: note <= 4563;
11319: note <= 6910;
11320: note <= 7094;
11321: note <= 5378;
11322: note <= 2531;
11323: note <= (-377);
11324: note <= (-2279);
11325: note <= (-2399);
11326: note <= (-467);
11327: note <= 3203;
11328: note <= 7791;
11329: note <= 12187;
11330: note <= 15286;
11331: note <= 16283;
11332: note <= 14886;
11333: note <= 11395;
11334: note <= 6627;
11335: note <= 1697;
11336: note <= (-2279);
11337: note <= (-4473);
11338: note <= (-4563);
11339: note <= (-2814);
11340: note <= 0;
11341: note <= 2814;
11342: note <= 4563;
11343: note <= 4473;
11344: note <= 2279;
11345: note <= (-1697);
11346: note <= (-6627);
11347: note <= (-11395);
11348: note <= (-14886);
11349: note <= (-16283);
11350: note <= (-15286);
11351: note <= (-12187);
11352: note <= (-7791);
11353: note <= (-3203);
11354: note <= 467;
11355: note <= 2399;
11356: note <= 2279;
11357: note <= 377;
11358: note <= (-2531);
11359: note <= (-5378);
11360: note <= (-7094);
11361: note <= (-6910);
11362: note <= (-4563);
11363: note <= (-377);
11364: note <= 4815;
11365: note <= 9889;
11366: note <= 13722;
11367: note <= 15491;
11368: note <= 14886;
11369: note <= 12187;
11370: note <= 8192;
11371: note <= 3995;
11372: note <= 697;
11373: note <= (-893);
11374: note <= (-467);
11375: note <= 1697;
11376: note <= 4815;
11377: note <= 7815;
11378: note <= 9626;
11379: note <= 9474;
11380: note <= 7094;
11381: note <= 2814;
11382: note <= (-2531);
11383: note <= (-7815);
11384: note <= (-11910);
11385: note <= (-13985);
11386: note <= (-13722);
11387: note <= (-11395);
11388: note <= (-7791);
11389: note <= (-3995);
11390: note <= (-1098);
11391: note <= 101;
11392: note <= (-697);
11393: note <= (-3203);
11394: note <= (-6627);
11395: note <= (-9889);
11396: note <= (-11910);
11397: note <= (-11911);
11398: note <= (-9626);
11399: note <= (-5378);
11400: note <= 0;
11401: note <= 5378;
11402: note <= 9626;
11403: note <= 11911;
11404: note <= 11910;
11405: note <= 9889;
11406: note <= 6627;
11407: note <= 3203;
11408: note <= 697;
11409: note <= (-101);
11410: note <= 1098;
11411: note <= 3995;
11412: note <= 7791;
11413: note <= 11395;
11414: note <= 13722;
11415: note <= 13985;
11416: note <= 11910;
11417: note <= 7815;
11418: note <= 2531;
11419: note <= (-2814);
11420: note <= (-7094);
11421: note <= (-9474);
11422: note <= (-9626);
11423: note <= (-7815);
11424: note <= (-4815);
11425: note <= (-1697);
11426: note <= 467;
11427: note <= 893;
11428: note <= (-697);
11429: note <= (-3995);
11430: note <= (-8192);
11431: note <= (-12187);
11432: note <= (-14886);
11433: note <= (-15491);
11434: note <= (-13722);
11435: note <= (-9889);
11436: note <= (-4815);
11437: note <= 377;
11438: note <= 4563;
11439: note <= 6910;
11440: note <= 7094;
11441: note <= 5378;
11442: note <= 2531;
11443: note <= (-377);
11444: note <= (-2279);
11445: note <= (-2399);
11446: note <= (-467);
11447: note <= 3203;
11448: note <= 7791;
11449: note <= 12187;
11450: note <= 15286;
11451: note <= 16283;
11452: note <= 14886;
11453: note <= 11395;
11454: note <= 6627;
11455: note <= 1697;
11456: note <= (-2279);
11457: note <= (-4473);
11458: note <= (-4563);
11459: note <= (-2814);
11460: note <= 0;
11461: note <= 2814;
11462: note <= 4563;
11463: note <= 4473;
11464: note <= 2279;
11465: note <= (-1697);
11466: note <= (-6627);
11467: note <= (-11395);
11468: note <= (-14886);
11469: note <= (-16283);
11470: note <= (-15286);
11471: note <= (-12187);
11472: note <= (-7791);
11473: note <= (-3203);
11474: note <= 467;
11475: note <= 2399;
11476: note <= 2279;
11477: note <= 377;
11478: note <= (-2531);
11479: note <= (-5378);
11480: note <= (-7094);
11481: note <= (-6910);
11482: note <= (-4563);
11483: note <= (-377);
11484: note <= 4815;
11485: note <= 9889;
11486: note <= 13722;
11487: note <= 15491;
11488: note <= 14886;
11489: note <= 12187;
11490: note <= 8192;
11491: note <= 3995;
11492: note <= 697;
11493: note <= (-893);
11494: note <= (-467);
11495: note <= 1697;
11496: note <= 4815;
11497: note <= 7815;
11498: note <= 9626;
11499: note <= 9474;
11500: note <= 7094;
11501: note <= 2814;
11502: note <= (-2531);
11503: note <= (-7815);
11504: note <= (-11910);
11505: note <= (-13985);
11506: note <= (-13722);
11507: note <= (-11395);
11508: note <= (-7791);
11509: note <= (-3995);
11510: note <= (-1098);
11511: note <= 101;
11512: note <= (-697);
11513: note <= (-3203);
11514: note <= (-6627);
11515: note <= (-9889);
11516: note <= (-11910);
11517: note <= (-11911);
11518: note <= (-9626);
11519: note <= (-5378);
11520: note <= 0;
11521: note <= 5378;
11522: note <= 9626;
11523: note <= 11911;
11524: note <= 11910;
11525: note <= 9889;
11526: note <= 6627;
11527: note <= 3203;
11528: note <= 697;
11529: note <= (-101);
11530: note <= 1098;
11531: note <= 3995;
11532: note <= 7791;
11533: note <= 11395;
11534: note <= 13722;
11535: note <= 13985;
11536: note <= 11910;
11537: note <= 7815;
11538: note <= 2531;
11539: note <= (-2814);
11540: note <= (-7094);
11541: note <= (-9474);
11542: note <= (-9626);
11543: note <= (-7815);
11544: note <= (-4815);
11545: note <= (-1697);
11546: note <= 467;
11547: note <= 893;
11548: note <= (-697);
11549: note <= (-3995);
11550: note <= (-8192);
11551: note <= (-12187);
11552: note <= (-14886);
11553: note <= (-15491);
11554: note <= (-13722);
11555: note <= (-9889);
11556: note <= (-4815);
11557: note <= 377;
11558: note <= 4563;
11559: note <= 6910;
11560: note <= 7094;
11561: note <= 5378;
11562: note <= 2531;
11563: note <= (-377);
11564: note <= (-2279);
11565: note <= (-2399);
11566: note <= (-467);
11567: note <= 3203;
11568: note <= 7791;
11569: note <= 12187;
11570: note <= 15286;
11571: note <= 16283;
11572: note <= 14886;
11573: note <= 11395;
11574: note <= 6627;
11575: note <= 1697;
11576: note <= (-2279);
11577: note <= (-4473);
11578: note <= (-4563);
11579: note <= (-2814);
11580: note <= 0;
11581: note <= 2814;
11582: note <= 4563;
11583: note <= 4473;
11584: note <= 2279;
11585: note <= (-1697);
11586: note <= (-6627);
11587: note <= (-11395);
11588: note <= (-14886);
11589: note <= (-16283);
11590: note <= (-15286);
11591: note <= (-12187);
11592: note <= (-7791);
11593: note <= (-3203);
11594: note <= 467;
11595: note <= 2399;
11596: note <= 2279;
11597: note <= 377;
11598: note <= (-2531);
11599: note <= (-5378);
11600: note <= (-7094);
11601: note <= (-6910);
11602: note <= (-4563);
11603: note <= (-377);
11604: note <= 4815;
11605: note <= 9889;
11606: note <= 13722;
11607: note <= 15491;
11608: note <= 14886;
11609: note <= 12187;
11610: note <= 8192;
11611: note <= 3995;
11612: note <= 697;
11613: note <= (-893);
11614: note <= (-467);
11615: note <= 1697;
11616: note <= 4815;
11617: note <= 7815;
11618: note <= 9626;
11619: note <= 9474;
11620: note <= 7094;
11621: note <= 2814;
11622: note <= (-2531);
11623: note <= (-7815);
11624: note <= (-11910);
11625: note <= (-13985);
11626: note <= (-13722);
11627: note <= (-11395);
11628: note <= (-7791);
11629: note <= (-3995);
11630: note <= (-1098);
11631: note <= 101;
11632: note <= (-697);
11633: note <= (-3203);
11634: note <= (-6627);
11635: note <= (-9889);
11636: note <= (-11910);
11637: note <= (-11911);
11638: note <= (-9626);
11639: note <= (-5378);
11640: note <= 0;
11641: note <= 5378;
11642: note <= 9626;
11643: note <= 11911;
11644: note <= 11910;
11645: note <= 9889;
11646: note <= 6627;
11647: note <= 3203;
11648: note <= 697;
11649: note <= (-101);
11650: note <= 1098;
11651: note <= 3995;
11652: note <= 7791;
11653: note <= 11395;
11654: note <= 13722;
11655: note <= 13985;
11656: note <= 11910;
11657: note <= 7815;
11658: note <= 2531;
11659: note <= (-2814);
11660: note <= (-7094);
11661: note <= (-9474);
11662: note <= (-9626);
11663: note <= (-7815);
11664: note <= (-4815);
11665: note <= (-1697);
11666: note <= 467;
11667: note <= 893;
11668: note <= (-697);
11669: note <= (-3995);
11670: note <= (-8192);
11671: note <= (-12187);
11672: note <= (-14886);
11673: note <= (-15491);
11674: note <= (-13722);
11675: note <= (-9889);
11676: note <= (-4815);
11677: note <= 377;
11678: note <= 4563;
11679: note <= 6910;
11680: note <= 7094;
11681: note <= 5378;
11682: note <= 2531;
11683: note <= (-377);
11684: note <= (-2279);
11685: note <= (-2399);
11686: note <= (-467);
11687: note <= 3203;
11688: note <= 7791;
11689: note <= 12187;
11690: note <= 15286;
11691: note <= 16283;
11692: note <= 14886;
11693: note <= 11395;
11694: note <= 6627;
11695: note <= 1697;
11696: note <= (-2279);
11697: note <= (-4473);
11698: note <= (-4563);
11699: note <= (-2814);
11700: note <= 0;
11701: note <= 2814;
11702: note <= 4563;
11703: note <= 4473;
11704: note <= 2279;
11705: note <= (-1697);
11706: note <= (-6627);
11707: note <= (-11395);
11708: note <= (-14886);
11709: note <= (-16283);
11710: note <= (-15286);
11711: note <= (-12187);
11712: note <= (-7791);
11713: note <= (-3203);
11714: note <= 467;
11715: note <= 2399;
11716: note <= 2279;
11717: note <= 377;
11718: note <= (-2531);
11719: note <= (-5378);
11720: note <= (-7094);
11721: note <= (-6910);
11722: note <= (-4563);
11723: note <= (-377);
11724: note <= 4815;
11725: note <= 9889;
11726: note <= 13722;
11727: note <= 15491;
11728: note <= 14886;
11729: note <= 12187;
11730: note <= 8192;
11731: note <= 3995;
11732: note <= 697;
11733: note <= (-893);
11734: note <= (-467);
11735: note <= 1697;
11736: note <= 4815;
11737: note <= 7815;
11738: note <= 9626;
11739: note <= 9474;
11740: note <= 7094;
11741: note <= 2814;
11742: note <= (-2531);
11743: note <= (-7815);
11744: note <= (-11910);
11745: note <= (-13985);
11746: note <= (-13722);
11747: note <= (-11395);
11748: note <= (-7791);
11749: note <= (-3995);
11750: note <= (-1098);
11751: note <= 101;
11752: note <= (-697);
11753: note <= (-3203);
11754: note <= (-6627);
11755: note <= (-9889);
11756: note <= (-11910);
11757: note <= (-11911);
11758: note <= (-9626);
11759: note <= (-5378);
11760: note <= 0;
11761: note <= 5378;
11762: note <= 9626;
11763: note <= 11911;
11764: note <= 11910;
11765: note <= 9889;
11766: note <= 6627;
11767: note <= 3203;
11768: note <= 697;
11769: note <= (-101);
11770: note <= 1098;
11771: note <= 3995;
11772: note <= 7791;
11773: note <= 11395;
11774: note <= 13722;
11775: note <= 13985;
11776: note <= 11910;
11777: note <= 7815;
11778: note <= 2531;
11779: note <= (-2814);
11780: note <= (-7094);
11781: note <= (-9474);
11782: note <= (-9626);
11783: note <= (-7815);
11784: note <= (-4815);
11785: note <= (-1697);
11786: note <= 467;
11787: note <= 893;
11788: note <= (-697);
11789: note <= (-3995);
11790: note <= (-8192);
11791: note <= (-12187);
11792: note <= (-14886);
11793: note <= (-15491);
11794: note <= (-13722);
11795: note <= (-9889);
11796: note <= (-4815);
11797: note <= 377;
11798: note <= 4563;
11799: note <= 6910;
11800: note <= 7094;
11801: note <= 5378;
11802: note <= 2531;
11803: note <= (-377);
11804: note <= (-2279);
11805: note <= (-2399);
11806: note <= (-467);
11807: note <= 3203;
11808: note <= 7791;
11809: note <= 12187;
11810: note <= 15286;
11811: note <= 16283;
11812: note <= 14886;
11813: note <= 11395;
11814: note <= 6627;
11815: note <= 1697;
11816: note <= (-2279);
11817: note <= (-4473);
11818: note <= (-4563);
11819: note <= (-2814);
11820: note <= 0;
11821: note <= 2814;
11822: note <= 4563;
11823: note <= 4473;
11824: note <= 2279;
11825: note <= (-1697);
11826: note <= (-6627);
11827: note <= (-11395);
11828: note <= (-14886);
11829: note <= (-16283);
11830: note <= (-15286);
11831: note <= (-12187);
11832: note <= (-7791);
11833: note <= (-3203);
11834: note <= 467;
11835: note <= 2399;
11836: note <= 2279;
11837: note <= 377;
11838: note <= (-2531);
11839: note <= (-5378);
11840: note <= (-7094);
11841: note <= (-6910);
11842: note <= (-4563);
11843: note <= (-377);
11844: note <= 4815;
11845: note <= 9889;
11846: note <= 13722;
11847: note <= 15491;
11848: note <= 14886;
11849: note <= 12187;
11850: note <= 8192;
11851: note <= 3995;
11852: note <= 697;
11853: note <= (-893);
11854: note <= (-467);
11855: note <= 1697;
11856: note <= 4815;
11857: note <= 7815;
11858: note <= 9626;
11859: note <= 9474;
11860: note <= 7094;
11861: note <= 2814;
11862: note <= (-2531);
11863: note <= (-7815);
11864: note <= (-11910);
11865: note <= (-13985);
11866: note <= (-13722);
11867: note <= (-11395);
11868: note <= (-7791);
11869: note <= (-3995);
11870: note <= (-1098);
11871: note <= 101;
11872: note <= (-697);
11873: note <= (-3203);
11874: note <= (-6627);
11875: note <= (-9889);
11876: note <= (-11910);
11877: note <= (-11911);
11878: note <= (-9626);
11879: note <= (-5378);
11880: note <= 0;
11881: note <= 5378;
11882: note <= 9626;
11883: note <= 11911;
11884: note <= 11910;
11885: note <= 9889;
11886: note <= 6627;
11887: note <= 3203;
11888: note <= 697;
11889: note <= (-101);
11890: note <= 1098;
11891: note <= 3995;
11892: note <= 7791;
11893: note <= 11395;
11894: note <= 13722;
11895: note <= 13985;
11896: note <= 11910;
11897: note <= 7815;
11898: note <= 2531;
11899: note <= (-2814);
11900: note <= (-7094);
11901: note <= (-9474);
11902: note <= (-9626);
11903: note <= (-7815);
11904: note <= (-4815);
11905: note <= (-1697);
11906: note <= 467;
11907: note <= 893;
11908: note <= (-697);
11909: note <= (-3995);
11910: note <= (-8192);
11911: note <= (-12187);
11912: note <= (-14886);
11913: note <= (-15491);
11914: note <= (-13722);
11915: note <= (-9889);
11916: note <= (-4815);
11917: note <= 377;
11918: note <= 4563;
11919: note <= 6910;
11920: note <= 7094;
11921: note <= 5378;
11922: note <= 2531;
11923: note <= (-377);
11924: note <= (-2279);
11925: note <= (-2399);
11926: note <= (-467);
11927: note <= 3203;
11928: note <= 7791;
11929: note <= 12187;
11930: note <= 15286;
11931: note <= 16283;
11932: note <= 14886;
11933: note <= 11395;
11934: note <= 6627;
11935: note <= 1697;
11936: note <= (-2279);
11937: note <= (-4473);
11938: note <= (-4563);
11939: note <= (-2814);
11940: note <= 0;
11941: note <= 2814;
11942: note <= 4563;
11943: note <= 4473;
11944: note <= 2279;
11945: note <= (-1697);
11946: note <= (-6627);
11947: note <= (-11395);
11948: note <= (-14886);
11949: note <= (-16283);
11950: note <= (-15286);
11951: note <= (-12187);
11952: note <= (-7791);
11953: note <= (-3203);
11954: note <= 467;
11955: note <= 2399;
11956: note <= 2279;
11957: note <= 377;
11958: note <= (-2531);
11959: note <= (-5378);
11960: note <= (-7094);
11961: note <= (-6910);
11962: note <= (-4563);
11963: note <= (-377);
11964: note <= 4815;
11965: note <= 9889;
11966: note <= 13722;
11967: note <= 15491;
11968: note <= 14886;
11969: note <= 12187;
11970: note <= 8192;
11971: note <= 3995;
11972: note <= 697;
11973: note <= (-893);
11974: note <= (-467);
11975: note <= 1697;
11976: note <= 4815;
11977: note <= 7815;
11978: note <= 9626;
11979: note <= 9474;
11980: note <= 7094;
11981: note <= 2814;
11982: note <= (-2531);
11983: note <= (-7815);
11984: note <= (-11910);
11985: note <= (-13985);
11986: note <= (-13722);
11987: note <= (-11395);
11988: note <= (-7791);
11989: note <= (-3995);
11990: note <= (-1098);
11991: note <= 101;
11992: note <= (-697);
11993: note <= (-3203);
11994: note <= (-6627);
11995: note <= (-9889);
11996: note <= (-11910);
11997: note <= (-11911);
11998: note <= (-9626);
default: note <= (-5378);
endcase
nv <= 1'b1;
noteidx <= ($signed({1'b0, noteidx}) < (12000 - 1)) ? (noteidx + 1) : 0;
end
else begin
sample_rate_cnt <= (sample_rate_cnt + 1);
nv <= 1'b0;
end
end
end
endmodule
|
/**
* Copyright 2020 The SkyWater PDK Authors
*
* Licensed under the Apache License, Version 2.0 (the "License");
* you may not use this file except in compliance with the License.
* You may obtain a copy of the License at
*
* https://www.apache.org/licenses/LICENSE-2.0
*
* Unless required by applicable law or agreed to in writing, software
* distributed under the License is distributed on an "AS IS" BASIS,
* WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
* See the License for the specific language governing permissions and
* limitations under the License.
*
* SPDX-License-Identifier: Apache-2.0
*/
`ifndef SKY130_FD_SC_HD__NAND4B_BLACKBOX_V
`define SKY130_FD_SC_HD__NAND4B_BLACKBOX_V
/**
* nand4b: 4-input NAND, first input inverted.
*
* Verilog stub definition (black box without power pins).
*
* WARNING: This file is autogenerated, do not modify directly!
*/
`timescale 1ns / 1ps
`default_nettype none
(* blackbox *)
module sky130_fd_sc_hd__nand4b (
Y ,
A_N,
B ,
C ,
D
);
output Y ;
input A_N;
input B ;
input C ;
input D ;
// Voltage supply signals
supply1 VPWR;
supply0 VGND;
supply1 VPB ;
supply0 VNB ;
endmodule
`default_nettype wire
`endif // SKY130_FD_SC_HD__NAND4B_BLACKBOX_V
|
/*
* Copyright 2020 The SkyWater PDK Authors
*
* Licensed under the Apache License, Version 2.0 (the "License");
* you may not use this file except in compliance with the License.
* You may obtain a copy of the License at
*
* https://www.apache.org/licenses/LICENSE-2.0
*
* Unless required by applicable law or agreed to in writing, software
* distributed under the License is distributed on an "AS IS" BASIS,
* WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
* See the License for the specific language governing permissions and
* limitations under the License.
*
* SPDX-License-Identifier: Apache-2.0
*/
`ifndef SKY130_FD_SC_HD__FAHCIN_BEHAVIORAL_V
`define SKY130_FD_SC_HD__FAHCIN_BEHAVIORAL_V
/**
* fahcin: Full adder, inverted carry in.
*
* Verilog simulation functional model.
*/
`timescale 1ns / 1ps
`default_nettype none
`celldefine
module sky130_fd_sc_hd__fahcin (
COUT,
SUM ,
A ,
B ,
CIN
);
// Module ports
output COUT;
output SUM ;
input A ;
input B ;
input CIN ;
// Module supplies
supply1 VPWR;
supply0 VGND;
supply1 VPB ;
supply0 VNB ;
// Local signals
wire ci ;
wire xor0_out_SUM;
wire a_b ;
wire a_ci ;
wire b_ci ;
wire or0_out_COUT;
// Name Output Other arguments
not not0 (ci , CIN );
xor xor0 (xor0_out_SUM, A, B, ci );
buf buf0 (SUM , xor0_out_SUM );
and and0 (a_b , A, B );
and and1 (a_ci , A, ci );
and and2 (b_ci , B, ci );
or or0 (or0_out_COUT, a_b, a_ci, b_ci);
buf buf1 (COUT , or0_out_COUT );
endmodule
`endcelldefine
`default_nettype wire
`endif // SKY130_FD_SC_HD__FAHCIN_BEHAVIORAL_V |
`timescale 1ns / 1ps
module tb_AdvProcessor;
parameter delay = 0.1;
parameter one_clk = 2.0;
// Internal Variables
reg tb_clk;
reg tb_reset;
wire [31:0] result;
// Test Module Instantiation
Processor Processor0
(
.Clk ( tb_clk ),
.Reset ( tb_reset ),
.Result ( result )
);
// Test Clock Generation
always
begin
# ( one_clk / 2)
tb_clk = ~tb_clk;
end
// Simulation
initial
begin
// Initial Value Setting ( Testbench )
tb_clk <= 1'b1;
tb_reset <= 1'b1;
# ( 0.25 * one_clk ); // Reset!
tb_reset <= 1'b0;
# ( 0.05 * one_clk );
tb_reset <= 1'b0;
/* # ( 0.15 * one_clk ); // Initial Value Setting ( Processor )
Processor0.RegFile.Register[29] <= 32'd256; // $sp($29) = 0x100
Processor0.RegFile.Register[4] <= 32'd3; // n = 3 in $a0($4)
Processor0.RegFile.Register[5] <= 32'd1; // 1 in $a1
// MIPS Assembly Instruction for summation : n = 3
// SUM
Processor0.InstMem.Memory[0] <= {6'd8, 5'd29, 5'd29, -16'd8}; // addi $sp $sp -8
Processor0.InstMem.Memory[1] <= {6'd0, 5'd4, 5'd5, 5'd8, 5'd0, 6'd42}; // slt $t0 $a0 $a1
Processor0.InstMem.Memory[2] <= {6'd43, 5'd29, 5'd31, 16'd4}; // sw $ra 4($sp)
Processor0.InstMem.Memory[3] <= {6'd43, 5'd29, 5'd4, 16'd0}; // sw $a0 0($sp)
Processor0.InstMem.Memory[4] <= {6'd4, 5'd8, 5'd0, 16'd3}; // beq $t0 $0 L1
Processor0.InstMem.Memory[5] <= {6'd8, 5'd0, 5'd2, 16'd0}; // addi $v0 $0 0
Processor0.InstMem.Memory[6] <= {6'd8, 5'd29, 5'd29, 16'd8}; // addi $sp $sp 8
Processor0.InstMem.Memory[7] <= {6'd0, 5'd31, 5'd0, 5'd0, 5'd0, 6'd8}; // jr $ra
// L1
Processor0.InstMem.Memory[8] <= {6'd8, 5'd4, 5'd4, -16'd1}; // addi $a0 $a0 -1
Processor0.InstMem.Memory[9] <= {6'd3, 26'd0}; // jal SUM
Processor0.InstMem.Memory[10] <= {6'd35, 5'd29, 5'd4, 16'd0}; // lw $a0 0($sp)
Processor0.InstMem.Memory[11] <= {6'd35, 5'd29, 5'd31, 16'd4}; // lw $ra 4($sp)
Processor0.InstMem.Memory[12] <= {6'd8, 5'd29, 5'd29, 16'd8}; // addi $sp $sp 8
Processor0.InstMem.Memory[13] <= {6'd0, 5'd4, 5'd2, 5'd2, 5'd0, 6'd32}; // add $v0 $a0 $v0
Processor0.InstMem.Memory[14] <= {6'd0, 5'd31, 5'd0, 5'd0, 5'd0, 6'd8}; // jr $ra*/
end
endmodule
|
/**
* Copyright 2020 The SkyWater PDK Authors
*
* Licensed under the Apache License, Version 2.0 (the "License");
* you may not use this file except in compliance with the License.
* You may obtain a copy of the License at
*
* https://www.apache.org/licenses/LICENSE-2.0
*
* Unless required by applicable law or agreed to in writing, software
* distributed under the License is distributed on an "AS IS" BASIS,
* WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
* See the License for the specific language governing permissions and
* limitations under the License.
*
* SPDX-License-Identifier: Apache-2.0
*/
`ifndef SKY130_FD_SC_LS__O311A_PP_BLACKBOX_V
`define SKY130_FD_SC_LS__O311A_PP_BLACKBOX_V
/**
* o311a: 3-input OR into 3-input AND.
*
* X = ((A1 | A2 | A3) & B1 & C1)
*
* Verilog stub definition (black box with power pins).
*
* WARNING: This file is autogenerated, do not modify directly!
*/
`timescale 1ns / 1ps
`default_nettype none
(* blackbox *)
module sky130_fd_sc_ls__o311a (
X ,
A1 ,
A2 ,
A3 ,
B1 ,
C1 ,
VPWR,
VGND,
VPB ,
VNB
);
output X ;
input A1 ;
input A2 ;
input A3 ;
input B1 ;
input C1 ;
input VPWR;
input VGND;
input VPB ;
input VNB ;
endmodule
`default_nettype wire
`endif // SKY130_FD_SC_LS__O311A_PP_BLACKBOX_V
|
/**
* Copyright 2020 The SkyWater PDK Authors
*
* Licensed under the Apache License, Version 2.0 (the "License");
* you may not use this file except in compliance with the License.
* You may obtain a copy of the License at
*
* https://www.apache.org/licenses/LICENSE-2.0
*
* Unless required by applicable law or agreed to in writing, software
* distributed under the License is distributed on an "AS IS" BASIS,
* WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
* See the License for the specific language governing permissions and
* limitations under the License.
*
* SPDX-License-Identifier: Apache-2.0
*/
`ifndef SKY130_FD_SC_LS__DFBBP_BLACKBOX_V
`define SKY130_FD_SC_LS__DFBBP_BLACKBOX_V
/**
* dfbbp: Delay flop, inverted set, inverted reset,
* complementary outputs.
*
* Verilog stub definition (black box without power pins).
*
* WARNING: This file is autogenerated, do not modify directly!
*/
`timescale 1ns / 1ps
`default_nettype none
(* blackbox *)
module sky130_fd_sc_ls__dfbbp (
Q ,
Q_N ,
D ,
CLK ,
SET_B ,
RESET_B
);
output Q ;
output Q_N ;
input D ;
input CLK ;
input SET_B ;
input RESET_B;
// Voltage supply signals
supply1 VPWR;
supply0 VGND;
supply1 VPB ;
supply0 VNB ;
endmodule
`default_nettype wire
`endif // SKY130_FD_SC_LS__DFBBP_BLACKBOX_V
|
// hub_mem
/*
-------------------------------------------------------------------------------
Copyright 2014 Parallax Inc.
This file is part of the hardware description for the Propeller 1 Design.
The Propeller 1 Design is free software: you can redistribute it and/or modify
it under the terms of the GNU General Public License as published by the
Free Software Foundation, either version 3 of the License, or (at your option)
any later version.
The Propeller 1 Design is distributed in the hope that it will be useful,
but WITHOUT ANY WARRANTY; without even the implied warranty of MERCHANTABILITY
or FITNESS FOR A PARTICULAR PURPOSE. See the GNU General Public License for
more details.
You should have received a copy of the GNU General Public License along with
the Propeller 1 Design. If not, see <http://www.gnu.org/licenses/>.
-------------------------------------------------------------------------------
*/
module hub_mem
(
input clk_cog,
input ena_bus,
input w,
input [3:0] wb,
input [13:0] a,
input [31:0] d,
output [31:0] q
);
// 8192 x 32 ram with byte-write enables ($0000..$7FFF)
reg [7:0] ram3 [8191:0];
reg [7:0] ram2 [8191:0];
reg [7:0] ram1 [8191:0];
reg [7:0] ram0 [8191:0];
reg [7:0] ram_q3;
reg [7:0] ram_q2;
reg [7:0] ram_q1;
reg [7:0] ram_q0;
always @(posedge clk_cog)
begin
if (ena_bus && !a[13] && w && wb[3])
ram3[a[12:0]] <= d[31:24];
if (ena_bus && !a[13])
ram_q3 <= ram3[a[12:0]];
end
always @(posedge clk_cog)
begin
if (ena_bus && !a[13] && w && wb[2])
ram2[a[12:0]] <= d[23:16];
if (ena_bus && !a[13])
ram_q2 <= ram2[a[12:0]];
end
always @(posedge clk_cog)
begin
if (ena_bus && !a[13] && w && wb[1])
ram1[a[12:0]] <= d[15:8];
if (ena_bus && !a[13])
ram_q1 <= ram1[a[12:0]];
end
always @(posedge clk_cog)
begin
if (ena_bus && !a[13] && w && wb[0])
ram0[a[12:0]] <= d[7:0];
if (ena_bus && !a[13])
ram_q0 <= ram0[a[12:0]];
end
// 4096 x 32 rom containing character definitions ($8000..$BFFF)
(* ram_init_file = "hub_rom_low.hex" *) reg [31:0] rom_low [4095:0];
reg [31:0] rom_low_q;
always @(posedge clk_cog)
if (ena_bus && a[13:12] == 2'b10)
rom_low_q <= rom_low[a[11:0]];
// 4096 x 32 rom containing sin table, log table, booter, and interpreter ($C000..$FFFF)
(* ram_init_file = "hub_rom_high.hex" *) reg [31:0] rom_high [4095:0];
reg [31:0] rom_high_q;
always @(posedge clk_cog)
if (ena_bus && a[13:12] == 2'b11)
rom_high_q <= rom_high[a[11:0]];
// memory output mux
reg [1:0] mem;
always @(posedge clk_cog)
if (ena_bus)
mem <= a[13:12];
assign q = !mem[1] ? {ram_q3, ram_q2, ram_q1, ram_q0}
// : !mem[0] ? rom_low_q // comment out this line for DE0-Nano (sacrifices character rom to fit device)
: rom_high_q;
endmodule
|
Load PredMonad.
(* The satisfiability order on monadic predicates, where leqM P1 P2 means that
anything satisfying P1 satisfies P2; we will require this to be a complete
lattice (meets and joins over arbitrary sets) below *)
Class PredMonadOrder (PM: Type -> Type) : Type :=
leqP : forall {A}, relation (PM A).
(***
*** Weak Predicate Monad Axioms (as a Typeclass)
***)
(* A weak predicate monad, where impliesP, forallP, and existsP are not quite
equivalent to their corresponding logical connectives; I think this becomes
equivalent to the standard PredMonad class if we require the topology to be
preregular (R1), meaning that every pair of non-equal monadic computations
satisfy, respectively, a pair of monadic predicates that are disjoint. *)
Class WeakPredMonad
{M: Type -> Type} {PM : Type -> Type}
{PredMonadRet:MonadRet PM} {PredMonadBind:MonadBind PM}
{PredMonadEquiv:MonadEquiv PM}
{MonadRet:MonadRet M} {MonadBind:MonadBind M} {MonadEquiv:MonadEquiv M}
{PredMonadOrder:@PredMonadOrder PM}
{PredMonadSatisfaction:@PredMonadSatisfaction M PM}
{PredMonadForall:@PredMonadForall PM}
{PredMonadExists:@PredMonadExists PM}
{PredMonadImplication:@PredMonadImplication PM}
: Prop :=
{
(* Both M and PM must be monads *)
weakpredmonad_monad_M :> Monad M;
weakpredmonad_monad_PM :> Monad PM;
(* The satisfiability order is a partial order w.r.t. eqM *)
weakpredmonad_leqP_preorder :> forall {A}, PreOrder (leqP (A:=A));
weakpredmonad_leqP_antisymmetric :>
forall {A}, Antisymmetric (eqM (A:=A)) leqP;
weakpredmonad_leqP_proper :>
forall {A}, Proper (eqM (A:=A) ==> eqM (A:=A) ==> impl) leqP;
(* Satisfaction is monotone with respect to the satisfiability order *)
weakpredmonad_satisfiesP_monotone :>
forall {A}, Proper (eqM (A:=A) ==> leqP ==> impl) satisfiesP;
(* Forall and exists are complete meet and join operators, respectively *)
weakpredmonad_forallP_lower_bound :
forall {A B} (f: A -> PM B) a, leqP (forallP f) (f a);
weakpredmonad_forallP_greatest_lower_bound :
forall {A B} (f: A -> PM B) P,
(forall a, leqP P (f a)) -> leqP P (forallP f);
weakpredmonad_existsP_upper_bound :
forall {A B} (f: A -> PM B) a, leqP (f a) (existsP f);
weakpredmonad_existsP_least_upper_bound :
forall {A B} (f: A -> PM B) P,
(forall a, leqP (f a) P) -> leqP (existsP f) P;
(* The fact that true always holds and false never does is equivalent to the
existence, for each m, of predicates that m does and does not satisfy,
respectively. We state the latter property as an axiom, and the former
properties follow from them. *)
weakpredmonad_separation :
forall {A} (m:M A), exists P1 P2, m |= P1 /\ ~(m |= P2);
(* Implication makes a predicate monad into a complete Heyting algebra,
which means there is a Galois connection between implication and the andP
operation. Note that this is weaker than making PM a Boolean algebra,
which would be inherently non-constructive. *)
weakpredmonad_heyting_algegbra :
forall {A} (P1 P2 P3: PM A),
leqP (andP P1 P2) P3 <-> leqP P1 (impliesP P2 P3);
(* Return in the predicate monad precisely characterizes return in M *)
weakpredmonad_return_return :
forall {A} (x:A) m, m |= returnM x <-> m == returnM x;
weakpredmonad_bind_bind :
forall {A B} (m:M B) (P: PM A) (Q: A -> PM B),
m |= bindM P Q <->
(exists (phi:A -> Prop) (m': M {x:A | phi x}) (f : A -> M B),
(bindM m' (fun x => returnM (proj1_sig x))) |= P /\
(forall x, phi x -> f x |= Q x) /\
eqM m (bindM m' (fun x => f (proj1_sig x))))
(* FIXME: need to commute return and bind with logical operators! *)
}.
(***
*** Theorems about predicate monads
***)
Section WeakPredMonad_thms.
Context `{WeakPredMonad}.
Theorem existsP_exists_weak {A B} m (P: A -> PM B) :
(exists x, m |= P x) -> m |= existsP P.
intro H0; destruct H0.
apply (weakpredmonad_satisfiesP_monotone m m (reflexivity m) (P x));
[ apply weakpredmonad_existsP_upper_bound | assumption ].
Qed.
Theorem forallP_forall_weak {A B} m (P: A -> PM B) :
m |= forallP P -> forall x, m |= P x.
intros.
apply (weakpredmonad_satisfiesP_monotone m m (reflexivity m) (forallP P));
[ apply weakpredmonad_forallP_lower_bound | assumption ].
Qed.
Theorem andP_and_weak {A} m (P1 P2: PM A) :
m |= andP P1 P2 -> m |= P1 /\ m |= P2.
intros; split.
apply (weakpredmonad_satisfiesP_monotone m m (reflexivity m) (andP P1 P2));
[ | assumption ].
apply (weakpredmonad_forallP_lower_bound
(fun (b:bool) => if b then P1 else P2) true); assumption.
apply (weakpredmonad_satisfiesP_monotone m m (reflexivity m) (andP P1 P2));
[ | assumption ].
apply (weakpredmonad_forallP_lower_bound
(fun (b:bool) => if b then P1 else P2) false); assumption.
Qed.
(* FIXME HERE *)
(*
Theorem impliesP_implies {A} m (P1 P2: PM A) :
m |= impliesP P1 P2 -> m |= P1 -> m |= P2.
intros.
*)
End WeakPredMonad_thms.
|
/**
* Copyright 2020 The SkyWater PDK Authors
*
* Licensed under the Apache License, Version 2.0 (the "License");
* you may not use this file except in compliance with the License.
* You may obtain a copy of the License at
*
* https://www.apache.org/licenses/LICENSE-2.0
*
* Unless required by applicable law or agreed to in writing, software
* distributed under the License is distributed on an "AS IS" BASIS,
* WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
* See the License for the specific language governing permissions and
* limitations under the License.
*
* SPDX-License-Identifier: Apache-2.0
*/
`ifndef SKY130_FD_SC_LS__A41O_SYMBOL_V
`define SKY130_FD_SC_LS__A41O_SYMBOL_V
/**
* a41o: 4-input AND into first input of 2-input OR.
*
* X = ((A1 & A2 & A3 & A4) | B1)
*
* Verilog stub (without power pins) for graphical symbol definition
* generation.
*
* WARNING: This file is autogenerated, do not modify directly!
*/
`timescale 1ns / 1ps
`default_nettype none
(* blackbox *)
module sky130_fd_sc_ls__a41o (
//# {{data|Data Signals}}
input A1,
input A2,
input A3,
input A4,
input B1,
output X
);
// Voltage supply signals
supply1 VPWR;
supply0 VGND;
supply1 VPB ;
supply0 VNB ;
endmodule
`default_nettype wire
`endif // SKY130_FD_SC_LS__A41O_SYMBOL_V
|
/**
* Copyright 2020 The SkyWater PDK Authors
*
* Licensed under the Apache License, Version 2.0 (the "License");
* you may not use this file except in compliance with the License.
* You may obtain a copy of the License at
*
* https://www.apache.org/licenses/LICENSE-2.0
*
* Unless required by applicable law or agreed to in writing, software
* distributed under the License is distributed on an "AS IS" BASIS,
* WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
* See the License for the specific language governing permissions and
* limitations under the License.
*
* SPDX-License-Identifier: Apache-2.0
*/
`ifndef SKY130_FD_SC_LS__OR2B_2_V
`define SKY130_FD_SC_LS__OR2B_2_V
/**
* or2b: 2-input OR, first input inverted.
*
* Verilog wrapper for or2b with size of 2 units.
*
* WARNING: This file is autogenerated, do not modify directly!
*/
`timescale 1ns / 1ps
`default_nettype none
`include "sky130_fd_sc_ls__or2b.v"
`ifdef USE_POWER_PINS
/*********************************************************/
`celldefine
module sky130_fd_sc_ls__or2b_2 (
X ,
A ,
B_N ,
VPWR,
VGND,
VPB ,
VNB
);
output X ;
input A ;
input B_N ;
input VPWR;
input VGND;
input VPB ;
input VNB ;
sky130_fd_sc_ls__or2b base (
.X(X),
.A(A),
.B_N(B_N),
.VPWR(VPWR),
.VGND(VGND),
.VPB(VPB),
.VNB(VNB)
);
endmodule
`endcelldefine
/*********************************************************/
`else // If not USE_POWER_PINS
/*********************************************************/
`celldefine
module sky130_fd_sc_ls__or2b_2 (
X ,
A ,
B_N
);
output X ;
input A ;
input B_N;
// Voltage supply signals
supply1 VPWR;
supply0 VGND;
supply1 VPB ;
supply0 VNB ;
sky130_fd_sc_ls__or2b base (
.X(X),
.A(A),
.B_N(B_N)
);
endmodule
`endcelldefine
/*********************************************************/
`endif // USE_POWER_PINS
`default_nettype wire
`endif // SKY130_FD_SC_LS__OR2B_2_V
|
/*
* Copyright 2020 The SkyWater PDK Authors
*
* Licensed under the Apache License, Version 2.0 (the "License");
* you may not use this file except in compliance with the License.
* You may obtain a copy of the License at
*
* https://www.apache.org/licenses/LICENSE-2.0
*
* Unless required by applicable law or agreed to in writing, software
* distributed under the License is distributed on an "AS IS" BASIS,
* WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
* See the License for the specific language governing permissions and
* limitations under the License.
*
* SPDX-License-Identifier: Apache-2.0
*/
`ifndef SKY130_FD_SC_LP__FILL_BEHAVIORAL_V
`define SKY130_FD_SC_LP__FILL_BEHAVIORAL_V
/**
* fill: Fill cell.
*
* Verilog simulation functional model.
*/
`timescale 1ns / 1ps
`default_nettype none
`celldefine
module sky130_fd_sc_lp__fill ();
// Module supplies
supply1 VPWR;
supply0 VGND;
supply1 VPB ;
supply0 VNB ;
// No contents.
endmodule
`endcelldefine
`default_nettype wire
`endif // SKY130_FD_SC_LP__FILL_BEHAVIORAL_V |
/**
* Copyright 2020 The SkyWater PDK Authors
*
* Licensed under the Apache License, Version 2.0 (the "License");
* you may not use this file except in compliance with the License.
* You may obtain a copy of the License at
*
* https://www.apache.org/licenses/LICENSE-2.0
*
* Unless required by applicable law or agreed to in writing, software
* distributed under the License is distributed on an "AS IS" BASIS,
* WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
* See the License for the specific language governing permissions and
* limitations under the License.
*
* SPDX-License-Identifier: Apache-2.0
*/
`ifndef SKY130_FD_SC_LP__O2111A_LP_V
`define SKY130_FD_SC_LP__O2111A_LP_V
/**
* o2111a: 2-input OR into first input of 4-input AND.
*
* X = ((A1 | A2) & B1 & C1 & D1)
*
* Verilog wrapper for o2111a with size for low power.
*
* WARNING: This file is autogenerated, do not modify directly!
*/
`timescale 1ns / 1ps
`default_nettype none
`include "sky130_fd_sc_lp__o2111a.v"
`ifdef USE_POWER_PINS
/*********************************************************/
`celldefine
module sky130_fd_sc_lp__o2111a_lp (
X ,
A1 ,
A2 ,
B1 ,
C1 ,
D1 ,
VPWR,
VGND,
VPB ,
VNB
);
output X ;
input A1 ;
input A2 ;
input B1 ;
input C1 ;
input D1 ;
input VPWR;
input VGND;
input VPB ;
input VNB ;
sky130_fd_sc_lp__o2111a base (
.X(X),
.A1(A1),
.A2(A2),
.B1(B1),
.C1(C1),
.D1(D1),
.VPWR(VPWR),
.VGND(VGND),
.VPB(VPB),
.VNB(VNB)
);
endmodule
`endcelldefine
/*********************************************************/
`else // If not USE_POWER_PINS
/*********************************************************/
`celldefine
module sky130_fd_sc_lp__o2111a_lp (
X ,
A1,
A2,
B1,
C1,
D1
);
output X ;
input A1;
input A2;
input B1;
input C1;
input D1;
// Voltage supply signals
supply1 VPWR;
supply0 VGND;
supply1 VPB ;
supply0 VNB ;
sky130_fd_sc_lp__o2111a base (
.X(X),
.A1(A1),
.A2(A2),
.B1(B1),
.C1(C1),
.D1(D1)
);
endmodule
`endcelldefine
/*********************************************************/
`endif // USE_POWER_PINS
`default_nettype wire
`endif // SKY130_FD_SC_LP__O2111A_LP_V
|
/*
* Copyright 2020 The SkyWater PDK Authors
*
* Licensed under the Apache License, Version 2.0 (the "License");
* you may not use this file except in compliance with the License.
* You may obtain a copy of the License at
*
* https://www.apache.org/licenses/LICENSE-2.0
*
* Unless required by applicable law or agreed to in writing, software
* distributed under the License is distributed on an "AS IS" BASIS,
* WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
* See the License for the specific language governing permissions and
* limitations under the License.
*
* SPDX-License-Identifier: Apache-2.0
*/
`ifndef SKY130_FD_SC_HS__FA_BEHAVIORAL_PP_V
`define SKY130_FD_SC_HS__FA_BEHAVIORAL_PP_V
/**
* fa: Full adder.
*
* Verilog simulation functional model.
*/
`timescale 1ns / 1ps
`default_nettype none
// Import sub cells.
`include "../u_vpwr_vgnd/sky130_fd_sc_hs__u_vpwr_vgnd.v"
`celldefine
module sky130_fd_sc_hs__fa (
VPWR,
VGND,
COUT,
SUM ,
A ,
B ,
CIN
);
// Module ports
input VPWR;
input VGND;
output COUT;
output SUM ;
input A ;
input B ;
input CIN ;
// Local signals
wire CIN or0_out ;
wire CIN and0_out ;
wire CIN and1_out ;
wire csi_opt_276, nor0_out ;
wire csi_opt_276, nor1_out ;
wire or1_out_COUT ;
wire u_vpwr_vgnd0_out_COUT;
wire and2_out ;
wire or2_out_SUM ;
wire u_vpwr_vgnd1_out_SUM ;
// Name Output Other arguments
or or0 (or0_out , CIN, B );
and and0 (and0_out , or0_out, A );
and and1 (and1_out , B, CIN );
or or1 (or1_out_COUT , and1_out, and0_out );
sky130_fd_sc_hs__u_vpwr_vgnd u_vpwr_vgnd0 (u_vpwr_vgnd0_out_COUT, or1_out_COUT, VPWR, VGND);
buf buf0 (COUT , u_vpwr_vgnd0_out_COUT );
and and2 (and2_out , CIN, A, B );
nor nor0 (nor0_out , A, or0_out );
nor nor1 (nor1_out , nor0_out, COUT );
or or2 (or2_out_SUM , nor1_out, and2_out );
sky130_fd_sc_hs__u_vpwr_vgnd u_vpwr_vgnd1 (u_vpwr_vgnd1_out_SUM , or2_out_SUM, VPWR, VGND );
buf buf1 (SUM , u_vpwr_vgnd1_out_SUM );
endmodule
`endcelldefine
`default_nettype wire
`endif // SKY130_FD_SC_HS__FA_BEHAVIORAL_PP_V |
module cache_tb();
reg clk, rst_n, i_acc, d_rd_acc, d_wr_acc;
reg [15:0] i_addr, d_addr, d_wrt_data;
wire stall;
wire [15:0] instr, data;
MemoryHierarchy mem(clk, rst_n, i_acc, d_rd_acc, d_wr_acc, i_addr, d_addr, d_wrt_data, stall, instr, data);
initial begin
clk = 1'b0;
rst_n = 1'b0;
i_acc = 1'b0;
d_rd_acc = 1'b0;
d_wr_acc = 1'b0;
#2;
rst_n = 1'b1;
end
always #1 clk = ~clk;
initial begin
#2; // I Miss, D RD Miss
i_acc = 1'b1;
d_rd_acc = 1'b1;
i_addr = 16'h0000;
d_addr = 16'h0001;
#19; // I Hit, D RD Hit
d_addr = 16'h0003;
i_addr = 16'h0002;
#2; // I Hit, D RD Miss
d_addr = 16'h0004;
i_addr = 16'h0002;
#10; // I Miss, D WR Hit
d_addr = 16'h0005;
d_rd_acc = 1'b0;
d_wr_acc = 1'b1;
d_wrt_data = 16'hB00B;
i_addr = 16'h0004;
#10; // I Hit, D WR Miss (dirty!)
d_addr = 16'h3305;
#16; // I Hit, D RD Miss (clean)
d_rd_acc = 1'b1;
d_wr_acc = 1'b0;
d_addr = 16'h0008;
#10; // I Miss, D RD Miss (dirty!) (65 ns)
i_addr = 16'h0008;
d_addr = 16'h4405;
end
endmodule
|
`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 13:38:51 05/09/2016
// Design Name:
// Module Name: negexp
// Project Name:
// Target Devices:
// Tool versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//////////////////////////////////////////////////////////////////////////////////
module negexp( // Input and output are in single precision floating point values
input clk,
input rst,
input [31:0] inp,
input inp_valid,
output [31:0] out,
output out_valid,
output [7:0] debug
);
// A single stage in our setup: result = 1.0 + A * B * C
// The latency of each component is zero, at least at the moment.
reg [31:0] a_q, a_d, b_q, b_d, c_q, c_d;
reg stage_start_q, stage_start_d;
wire [31:0] fmult_tdata;
wire fmult_tvalid;
reg fmult_start_q, fmult_start_d;
reg [31:0] fmult_a_q, fmult_a_d, fmult_b_q, fmult_b_d;
floating_point_mult fmult(
.aclk(clk),
.s_axis_a_tvalid(fmult_start_q),
.s_axis_b_tvalid(fmult_start_q),
.s_axis_a_tdata(fmult_a_q),
.s_axis_b_tdata(fmult_b_q),
.m_axis_result_tvalid(fmult_tvalid),
.m_axis_result_tdata(fmult_tdata)
);
reg [31:0] adder_in_q, adder_in_d;
reg adder_start_q, adder_start_d;
wire adder_valid;
wire [31:0] adder_res;
floating_point_add stage1_add(
.aclk(clk),
.s_axis_a_tvalid(adder_start_q),
.s_axis_a_tdata(adder_in_q),
.s_axis_b_tvalid(1'b1),
.s_axis_b_tdata(32'h3f800000),
.m_axis_result_tvalid(adder_valid),
.m_axis_result_tdata(adder_res)
);
// The logic to repeatadly run this stage
reg [3:0] iters_left_q, iters_left_d;
reg [31:0] out_q, out_d;
reg out_valid_q, out_valid_d, finishing_q, finishing_d;
// The logic to run multiplication, which takes two steps
reg [1:0] mult_q, mult_d;
assign out = out_q;
assign out_valid = out_valid_q;
assign debug = 8'b0;//{iters_left_q, 1'b0, stage1_valid, stage2_valid, adder_valid};
// 1, 0.5, 0.3333, 0.25
localparam CONSTANT_TABLE = {32'h3f800000, 32'h3f000000, 32'h3eaaaaab, 32'h3e800000};
//`define CONSTANT(i) (CONSTANT_TABLE[(3-i)*32-1:(3-i-1)*32]&32'hffffffff)
`define CONSTANT(i) ((CONSTANT_TABLE>>((4-i)*32))&32'hffffffff)
always @(*) begin
a_d = a_q;
b_d = b_q;
c_d = c_q;
iters_left_d = iters_left_q;
stage_start_d = 0;//stage_start_q;
out_d = out_q;
out_valid_d = 0;
finishing_d = finishing_q;
fmult_a_d = fmult_a_q;
fmult_b_d = fmult_b_q;
fmult_start_d = 0;
mult_d = mult_q;
adder_in_d = adder_in_q;
adder_start_d = 0;
if (mult_q == 1) begin // Multiplying a_q and b_q
if (fmult_tvalid) begin
mult_d = 2;
fmult_a_d = fmult_tdata;
fmult_b_d = c_d;
fmult_start_d = 1;
end
end else if (mult_q == 2) begin // Multiplying res by c_q
if (fmult_tvalid) begin
// Kick off the addition
adder_in_d = fmult_tdata;
adder_start_d = 1;
mult_d = 3;
end
end else if (iters_left_q == 0) begin
if (finishing_q) begin
out_d = adder_res;
out_valid_d = 1;
finishing_d = 0;
end
if (inp_valid) begin
// We're ready to roll!
iters_left_d = 4;
a_d = inp;
b_d = 32'h3f800000; // Start out at 1
c_d = `CONSTANT(4);
//stage_start_d = 1;
mult_d = 1;
fmult_a_d = a_d;
fmult_b_d = b_d;
fmult_start_d = 1;
end
end else if (adder_valid) begin
// We have to setup the next round
iters_left_d = iters_left_q - 1;
b_d = adder_res;
c_d = `CONSTANT(iters_left_q+1);
stage_start_d = 1;
finishing_d = 1;
mult_d = 1;
fmult_a_d = a_d;
fmult_b_d = b_d;
fmult_start_d = 1;
end
end
always @(posedge clk) begin
if (rst) begin
iters_left_q <= 0;
stage_start_q <= 0;
finishing_q <= 0;
fmult_start_q <= 0;
adder_start_q <= 0;
end else begin
stage_start_q <= stage_start_d;
a_q <= a_d;
b_q <= b_d;
c_q <= c_d;
iters_left_q <= iters_left_d;
out_q <= out_d;
out_valid_q <= out_valid_d;
finishing_q <= finishing_d;
mult_q <= mult_d;
fmult_a_q <= fmult_a_d;
fmult_b_q <= fmult_b_d;
fmult_start_q <= fmult_start_d;
adder_in_q <= adder_in_d;
adder_start_q <= adder_start_d;
end
end
endmodule
|
//Legal Notice: (C)2011 Altera Corporation. All rights reserved. Your
//use of Altera Corporation's design tools, logic functions and other
//software and tools, and its AMPP partner logic functions, and any
//output files any of the foregoing (including device programming or
//simulation files), and any associated documentation or information are
//expressly subject to the terms and conditions of the Altera Program
//License Subscription Agreement or other applicable license agreement,
//including, without limitation, that your use is for the sole purpose
//of programming logic devices manufactured by Altera and sold by Altera
//or its authorized distributors. Please refer to the applicable
//agreement for further details.
// synthesis translate_off
`timescale 1ns / 1ps
// synthesis translate_on
// turn off superfluous verilog processor warnings
// altera message_level Level1
// altera message_off 10034 10035 10036 10037 10230 10240 10030
module ddr3_s4_uniphy_example_if0_p0_qsys_sequencer_cpu_inst_jtag_debug_module_wrapper (
// inputs:
MonDReg,
break_readreg,
clk,
dbrk_hit0_latch,
dbrk_hit1_latch,
dbrk_hit2_latch,
dbrk_hit3_latch,
debugack,
monitor_error,
monitor_ready,
reset_n,
resetlatch,
tracemem_on,
tracemem_trcdata,
tracemem_tw,
trc_im_addr,
trc_on,
trc_wrap,
trigbrktype,
trigger_state_1,
// outputs:
jdo,
jrst_n,
st_ready_test_idle,
take_action_break_a,
take_action_break_b,
take_action_break_c,
take_action_ocimem_a,
take_action_ocimem_b,
take_action_tracectrl,
take_action_tracemem_a,
take_action_tracemem_b,
take_no_action_break_a,
take_no_action_break_b,
take_no_action_break_c,
take_no_action_ocimem_a,
take_no_action_tracemem_a
)
;
output [ 37: 0] jdo;
output jrst_n;
output st_ready_test_idle;
output take_action_break_a;
output take_action_break_b;
output take_action_break_c;
output take_action_ocimem_a;
output take_action_ocimem_b;
output take_action_tracectrl;
output take_action_tracemem_a;
output take_action_tracemem_b;
output take_no_action_break_a;
output take_no_action_break_b;
output take_no_action_break_c;
output take_no_action_ocimem_a;
output take_no_action_tracemem_a;
input [ 31: 0] MonDReg;
input [ 31: 0] break_readreg;
input clk;
input dbrk_hit0_latch;
input dbrk_hit1_latch;
input dbrk_hit2_latch;
input dbrk_hit3_latch;
input debugack;
input monitor_error;
input monitor_ready;
input reset_n;
input resetlatch;
input tracemem_on;
input [ 35: 0] tracemem_trcdata;
input tracemem_tw;
input [ 6: 0] trc_im_addr;
input trc_on;
input trc_wrap;
input trigbrktype;
input trigger_state_1;
wire [ 37: 0] jdo;
wire jrst_n;
wire [ 37: 0] sr;
wire st_ready_test_idle;
wire take_action_break_a;
wire take_action_break_b;
wire take_action_break_c;
wire take_action_ocimem_a;
wire take_action_ocimem_b;
wire take_action_tracectrl;
wire take_action_tracemem_a;
wire take_action_tracemem_b;
wire take_no_action_break_a;
wire take_no_action_break_b;
wire take_no_action_break_c;
wire take_no_action_ocimem_a;
wire take_no_action_tracemem_a;
wire vji_cdr;
wire [ 1: 0] vji_ir_in;
wire [ 1: 0] vji_ir_out;
wire vji_rti;
wire vji_sdr;
wire vji_tck;
wire vji_tdi;
wire vji_tdo;
wire vji_udr;
wire vji_uir;
//Change the sld_virtual_jtag_basic's defparams to
//switch between a regular Nios II or an internally embedded Nios II.
//For a regular Nios II, sld_mfg_id = 70, sld_type_id = 34.
//For an internally embedded Nios II, slf_mfg_id = 110, sld_type_id = 135.
ddr3_s4_uniphy_example_if0_p0_qsys_sequencer_cpu_inst_jtag_debug_module_tck the_ddr3_s4_uniphy_example_if0_p0_qsys_sequencer_cpu_inst_jtag_debug_module_tck
(
.MonDReg (MonDReg),
.break_readreg (break_readreg),
.dbrk_hit0_latch (dbrk_hit0_latch),
.dbrk_hit1_latch (dbrk_hit1_latch),
.dbrk_hit2_latch (dbrk_hit2_latch),
.dbrk_hit3_latch (dbrk_hit3_latch),
.debugack (debugack),
.ir_in (vji_ir_in),
.ir_out (vji_ir_out),
.jrst_n (jrst_n),
.jtag_state_rti (vji_rti),
.monitor_error (monitor_error),
.monitor_ready (monitor_ready),
.reset_n (reset_n),
.resetlatch (resetlatch),
.sr (sr),
.st_ready_test_idle (st_ready_test_idle),
.tck (vji_tck),
.tdi (vji_tdi),
.tdo (vji_tdo),
.tracemem_on (tracemem_on),
.tracemem_trcdata (tracemem_trcdata),
.tracemem_tw (tracemem_tw),
.trc_im_addr (trc_im_addr),
.trc_on (trc_on),
.trc_wrap (trc_wrap),
.trigbrktype (trigbrktype),
.trigger_state_1 (trigger_state_1),
.vs_cdr (vji_cdr),
.vs_sdr (vji_sdr),
.vs_uir (vji_uir)
);
ddr3_s4_uniphy_example_if0_p0_qsys_sequencer_cpu_inst_jtag_debug_module_sysclk the_ddr3_s4_uniphy_example_if0_p0_qsys_sequencer_cpu_inst_jtag_debug_module_sysclk
(
.clk (clk),
.ir_in (vji_ir_in),
.jdo (jdo),
.sr (sr),
.take_action_break_a (take_action_break_a),
.take_action_break_b (take_action_break_b),
.take_action_break_c (take_action_break_c),
.take_action_ocimem_a (take_action_ocimem_a),
.take_action_ocimem_b (take_action_ocimem_b),
.take_action_tracectrl (take_action_tracectrl),
.take_action_tracemem_a (take_action_tracemem_a),
.take_action_tracemem_b (take_action_tracemem_b),
.take_no_action_break_a (take_no_action_break_a),
.take_no_action_break_b (take_no_action_break_b),
.take_no_action_break_c (take_no_action_break_c),
.take_no_action_ocimem_a (take_no_action_ocimem_a),
.take_no_action_tracemem_a (take_no_action_tracemem_a),
.vs_udr (vji_udr),
.vs_uir (vji_uir)
);
//synthesis translate_off
//////////////// SIMULATION-ONLY CONTENTS
assign vji_tck = 1'b0;
assign vji_tdi = 1'b0;
assign vji_sdr = 1'b0;
assign vji_cdr = 1'b0;
assign vji_rti = 1'b0;
assign vji_uir = 1'b0;
assign vji_udr = 1'b0;
assign vji_ir_in = 2'b0;
//////////////// END SIMULATION-ONLY CONTENTS
//synthesis translate_on
//synthesis read_comments_as_HDL on
// sld_virtual_jtag_basic ddr3_s4_uniphy_example_if0_p0_qsys_sequencer_cpu_inst_jtag_debug_module_phy
// (
// .ir_in (vji_ir_in),
// .ir_out (vji_ir_out),
// .jtag_state_rti (vji_rti),
// .tck (vji_tck),
// .tdi (vji_tdi),
// .tdo (vji_tdo),
// .virtual_state_cdr (vji_cdr),
// .virtual_state_sdr (vji_sdr),
// .virtual_state_udr (vji_udr),
// .virtual_state_uir (vji_uir)
// );
//
// defparam ddr3_s4_uniphy_example_if0_p0_qsys_sequencer_cpu_inst_jtag_debug_module_phy.sld_auto_instance_index = "YES",
// ddr3_s4_uniphy_example_if0_p0_qsys_sequencer_cpu_inst_jtag_debug_module_phy.sld_instance_index = 0,
// ddr3_s4_uniphy_example_if0_p0_qsys_sequencer_cpu_inst_jtag_debug_module_phy.sld_ir_width = 2,
// ddr3_s4_uniphy_example_if0_p0_qsys_sequencer_cpu_inst_jtag_debug_module_phy.sld_mfg_id = 110,
// ddr3_s4_uniphy_example_if0_p0_qsys_sequencer_cpu_inst_jtag_debug_module_phy.sld_sim_action = "",
// ddr3_s4_uniphy_example_if0_p0_qsys_sequencer_cpu_inst_jtag_debug_module_phy.sld_sim_n_scan = 0,
// ddr3_s4_uniphy_example_if0_p0_qsys_sequencer_cpu_inst_jtag_debug_module_phy.sld_sim_total_length = 0,
// ddr3_s4_uniphy_example_if0_p0_qsys_sequencer_cpu_inst_jtag_debug_module_phy.sld_type_id = 135,
// ddr3_s4_uniphy_example_if0_p0_qsys_sequencer_cpu_inst_jtag_debug_module_phy.sld_version = 3;
//
//synthesis read_comments_as_HDL off
endmodule
|
//
// Generated by Bluespec Compiler, version 2013.01.beta5 (build 30325, 2013-01-23)
//
// On Mon Feb 3 15:04:32 EST 2014
//
//
// Ports:
// Name I/O size props
// pmem_MCmd O 3
// pmem_MReqLast O 1
// pmem_MBurstPrecise O 1
// pmem_MBurstLength O 12
// pmem_MData O 32 reg
// pmem_MByteEn O 4 reg
// pmem_MReqInfo O 8
// pmem_MReset_n O 1
// CLK I 1 clock
// RST_N I 1 reset
// observe_MCmd I 3 reg
// observe_MAddrSpace I 1 reg
// observe_MByteEn I 4 reg
// observe_MAddr I 32 reg
// observe_MData I 32 reg
// observe_SResp I 2 reg
// observe_SData I 32 reg
// observe_SFlag I 2 reg
// observe_MFlag I 2 reg
// observe_MReset_n I 1 reg
// observe_SThreadBusy I 1 reg
// pmem_SThreadBusy I 1 reg
// pmem_SReset_n I 1 reg
//
// No combinational paths from inputs to outputs
//
//
`ifdef BSV_ASSIGNMENT_DELAY
`else
`define BSV_ASSIGNMENT_DELAY
`endif
`ifdef BSV_POSITIVE_RESET
`define BSV_RESET_VALUE 1'b1
`define BSV_RESET_EDGE posedge
`else
`define BSV_RESET_VALUE 1'b0
`define BSV_RESET_EDGE negedge
`endif
module mkWciMonitor(CLK,
RST_N,
observe_MCmd,
observe_MAddrSpace,
observe_MByteEn,
observe_MAddr,
observe_MData,
observe_SResp,
observe_SData,
observe_SThreadBusy,
observe_SFlag,
observe_MFlag,
observe_MReset_n,
pmem_MCmd,
pmem_MReqLast,
pmem_MBurstPrecise,
pmem_MBurstLength,
pmem_MData,
pmem_MByteEn,
pmem_MReqInfo,
pmem_SThreadBusy,
pmem_MReset_n,
pmem_SReset_n);
parameter [7 : 0] monId = 8'b0;
input CLK;
input RST_N;
// action method observe_mCmd
input [2 : 0] observe_MCmd;
// action method observe_mAddrSpace
input observe_MAddrSpace;
// action method observe_mByteEn
input [3 : 0] observe_MByteEn;
// action method observe_mAddr
input [31 : 0] observe_MAddr;
// action method observe_mData
input [31 : 0] observe_MData;
// action method observe_sResp
input [1 : 0] observe_SResp;
// action method observe_sData
input [31 : 0] observe_SData;
// action method observe_sThreadBusy
input observe_SThreadBusy;
// action method observe_sFlag
input [1 : 0] observe_SFlag;
// action method observe_mFlag
input [1 : 0] observe_MFlag;
// action method observe_mResetn
input observe_MReset_n;
// value method pmem_mCmd
output [2 : 0] pmem_MCmd;
// value method pmem_mReqLast
output pmem_MReqLast;
// value method pmem_mBurstPrecise
output pmem_MBurstPrecise;
// value method pmem_mBurstLength
output [11 : 0] pmem_MBurstLength;
// value method pmem_mData
output [31 : 0] pmem_MData;
// value method pmem_mByteEn
output [3 : 0] pmem_MByteEn;
// value method pmem_mReqInfo
output [7 : 0] pmem_MReqInfo;
// value method pmem_mDataInfo
// action method pmem_sThreadBusy
input pmem_SThreadBusy;
// value method pmem_mReset_n
output pmem_MReset_n;
// action method pmem_sReset_n
input pmem_SReset_n;
// signals for module outputs
wire [31 : 0] pmem_MData;
wire [11 : 0] pmem_MBurstLength;
wire [7 : 0] pmem_MReqInfo;
wire [3 : 0] pmem_MByteEn;
wire [2 : 0] pmem_MCmd;
wire pmem_MBurstPrecise, pmem_MReqLast, pmem_MReset_n;
// inlined wires
wire [95 : 0] pmsender_wsiM_extStatusW_wget;
wire [60 : 0] pmsender_wsiM_reqFifo_x_wire_wget;
wire observer_r_sThreadBusy_1_wget,
observer_r_sThreadBusy_1_whas,
pmsender_wsiM_operateD_1_wget,
pmsender_wsiM_operateD_1_whas,
pmsender_wsiM_peerIsReady_1_wget,
pmsender_wsiM_peerIsReady_1_whas,
pmsender_wsiM_reqFifo_dequeueing_whas,
pmsender_wsiM_reqFifo_enqueueing_whas,
pmsender_wsiM_reqFifo_x_wire_whas,
pmsender_wsiM_sThreadBusy_pw_whas;
// register observer_r_mAddr
reg [31 : 0] observer_r_mAddr;
wire [31 : 0] observer_r_mAddr_D_IN;
wire observer_r_mAddr_EN;
// register observer_r_mAddrSpace
reg observer_r_mAddrSpace;
wire observer_r_mAddrSpace_D_IN, observer_r_mAddrSpace_EN;
// register observer_r_mByteEn
reg [3 : 0] observer_r_mByteEn;
wire [3 : 0] observer_r_mByteEn_D_IN;
wire observer_r_mByteEn_EN;
// register observer_r_mCmd
reg [2 : 0] observer_r_mCmd;
wire [2 : 0] observer_r_mCmd_D_IN;
wire observer_r_mCmd_EN;
// register observer_r_mCmdD
reg [2 : 0] observer_r_mCmdD;
wire [2 : 0] observer_r_mCmdD_D_IN;
wire observer_r_mCmdD_EN;
// register observer_r_mData
reg [31 : 0] observer_r_mData;
wire [31 : 0] observer_r_mData_D_IN;
wire observer_r_mData_EN;
// register observer_r_mFlag
reg [1 : 0] observer_r_mFlag;
wire [1 : 0] observer_r_mFlag_D_IN;
wire observer_r_mFlag_EN;
// register observer_r_mResetn
reg observer_r_mResetn;
wire observer_r_mResetn_D_IN, observer_r_mResetn_EN;
// register observer_r_mResetnD
reg observer_r_mResetnD;
wire observer_r_mResetnD_D_IN, observer_r_mResetnD_EN;
// register observer_r_sData
reg [31 : 0] observer_r_sData;
wire [31 : 0] observer_r_sData_D_IN;
wire observer_r_sData_EN;
// register observer_r_sFlag
reg [1 : 0] observer_r_sFlag;
wire [1 : 0] observer_r_sFlag_D_IN;
wire observer_r_sFlag_EN;
// register observer_r_sResp
reg [1 : 0] observer_r_sResp;
wire [1 : 0] observer_r_sResp_D_IN;
wire observer_r_sResp_EN;
// register observer_r_sRespD
reg [1 : 0] observer_r_sRespD;
wire [1 : 0] observer_r_sRespD_D_IN;
wire observer_r_sRespD_EN;
// register observer_r_sThreadBusy
reg observer_r_sThreadBusy;
wire observer_r_sThreadBusy_D_IN, observer_r_sThreadBusy_EN;
// register observer_readInFlight
reg observer_readInFlight;
wire observer_readInFlight_D_IN, observer_readInFlight_EN;
// register pmsender_idx
reg [2 : 0] pmsender_idx;
wire [2 : 0] pmsender_idx_D_IN;
wire pmsender_idx_EN;
// register pmsender_isHead
reg pmsender_isHead;
wire pmsender_isHead_D_IN, pmsender_isHead_EN;
// register pmsender_srcTag
reg [7 : 0] pmsender_srcTag;
wire [7 : 0] pmsender_srcTag_D_IN;
wire pmsender_srcTag_EN;
// register pmsender_wsiM_burstKind
reg [1 : 0] pmsender_wsiM_burstKind;
wire [1 : 0] pmsender_wsiM_burstKind_D_IN;
wire pmsender_wsiM_burstKind_EN;
// register pmsender_wsiM_errorSticky
reg pmsender_wsiM_errorSticky;
wire pmsender_wsiM_errorSticky_D_IN, pmsender_wsiM_errorSticky_EN;
// register pmsender_wsiM_iMesgCount
reg [31 : 0] pmsender_wsiM_iMesgCount;
wire [31 : 0] pmsender_wsiM_iMesgCount_D_IN;
wire pmsender_wsiM_iMesgCount_EN;
// register pmsender_wsiM_isReset_isInReset
reg pmsender_wsiM_isReset_isInReset;
wire pmsender_wsiM_isReset_isInReset_D_IN,
pmsender_wsiM_isReset_isInReset_EN;
// register pmsender_wsiM_operateD
reg pmsender_wsiM_operateD;
wire pmsender_wsiM_operateD_D_IN, pmsender_wsiM_operateD_EN;
// register pmsender_wsiM_pMesgCount
reg [31 : 0] pmsender_wsiM_pMesgCount;
wire [31 : 0] pmsender_wsiM_pMesgCount_D_IN;
wire pmsender_wsiM_pMesgCount_EN;
// register pmsender_wsiM_peerIsReady
reg pmsender_wsiM_peerIsReady;
wire pmsender_wsiM_peerIsReady_D_IN, pmsender_wsiM_peerIsReady_EN;
// register pmsender_wsiM_reqFifo_cntr_r
reg [1 : 0] pmsender_wsiM_reqFifo_cntr_r;
wire [1 : 0] pmsender_wsiM_reqFifo_cntr_r_D_IN;
wire pmsender_wsiM_reqFifo_cntr_r_EN;
// register pmsender_wsiM_reqFifo_q_0
reg [60 : 0] pmsender_wsiM_reqFifo_q_0;
reg [60 : 0] pmsender_wsiM_reqFifo_q_0_D_IN;
wire pmsender_wsiM_reqFifo_q_0_EN;
// register pmsender_wsiM_reqFifo_q_1
reg [60 : 0] pmsender_wsiM_reqFifo_q_1;
reg [60 : 0] pmsender_wsiM_reqFifo_q_1_D_IN;
wire pmsender_wsiM_reqFifo_q_1_EN;
// register pmsender_wsiM_sThreadBusy_d
reg pmsender_wsiM_sThreadBusy_d;
wire pmsender_wsiM_sThreadBusy_d_D_IN, pmsender_wsiM_sThreadBusy_d_EN;
// register pmsender_wsiM_statusR
reg [7 : 0] pmsender_wsiM_statusR;
wire [7 : 0] pmsender_wsiM_statusR_D_IN;
wire pmsender_wsiM_statusR_EN;
// register pmsender_wsiM_tBusyCount
reg [31 : 0] pmsender_wsiM_tBusyCount;
wire [31 : 0] pmsender_wsiM_tBusyCount_D_IN;
wire pmsender_wsiM_tBusyCount_EN;
// register pmsender_wsiM_trafficSticky
reg pmsender_wsiM_trafficSticky;
wire pmsender_wsiM_trafficSticky_D_IN, pmsender_wsiM_trafficSticky_EN;
// ports of submodule observer_evF
reg [98 : 0] observer_evF_D_IN;
wire [98 : 0] observer_evF_D_OUT;
wire observer_evF_CLR,
observer_evF_DEQ,
observer_evF_EMPTY_N,
observer_evF_ENQ,
observer_evF_FULL_N;
// ports of submodule pmsender_evF
wire [98 : 0] pmsender_evF_D_IN, pmsender_evF_D_OUT;
wire pmsender_evF_CLR,
pmsender_evF_DEQ,
pmsender_evF_EMPTY_N,
pmsender_evF_ENQ,
pmsender_evF_FULL_N;
// rule scheduling signals
wire WILL_FIRE_RL_observer_request_detected,
WILL_FIRE_RL_observer_reset_changed,
WILL_FIRE_RL_observer_response_detected,
WILL_FIRE_RL_pmsender_serialize_message,
WILL_FIRE_RL_pmsender_wsiM_reqFifo_both,
WILL_FIRE_RL_pmsender_wsiM_reqFifo_decCtr,
WILL_FIRE_RL_pmsender_wsiM_reqFifo_deq,
WILL_FIRE_RL_pmsender_wsiM_reqFifo_incCtr;
// inputs to muxes for submodule ports
wire [98 : 0] MUX_observer_evF_enq_1__VAL_1,
MUX_observer_evF_enq_1__VAL_2,
MUX_observer_evF_enq_1__VAL_3;
wire [60 : 0] MUX_pmsender_wsiM_reqFifo_q_0_write_1__VAL_1,
MUX_pmsender_wsiM_reqFifo_q_1_write_1__VAL_1,
MUX_pmsender_wsiM_reqFifo_q_1_write_1__VAL_2;
wire [1 : 0] MUX_pmsender_wsiM_reqFifo_cntr_r_write_1__VAL_2;
wire MUX_observer_evF_enq_1__SEL_1,
MUX_observer_evF_enq_1__SEL_2,
MUX_pmsender_wsiM_reqFifo_q_0_write_1__SEL_1,
MUX_pmsender_wsiM_reqFifo_q_0_write_1__SEL_2,
MUX_pmsender_wsiM_reqFifo_q_1_write_1__SEL_1,
MUX_pmsender_wsiM_reqFifo_q_1_write_1__SEL_2;
// remaining internal signals
reg [95 : 0] CASE_observer_evFD_OUT_BITS_98_TO_96_0_0xAAAA_ETC__q10;
reg [63 : 0] v__h1590, v__h1613;
reg [31 : 0] x_data__h4786;
reg [7 : 0] CASE_CASE_pmsender_evFD_OUT_BITS_98_TO_96_0_CA_ETC__q5,
CASE_observer_evFD_OUT_BITS_39_TO_32_0_observ_ETC__q9,
CASE_observer_evFD_OUT_BITS_71_TO_64_0_observ_ETC__q6,
CASE_observer_evFD_OUT_BITS_7_TO_0_0_observer_ETC__q8,
x__h5780;
reg [4 : 0] CASE_pmsender_evFD_OUT_BITS_39_TO_32_0_0_1_1__ETC__q3,
CASE_pmsender_evFD_OUT_BITS_71_TO_64_0_0_1_1__ETC__q1,
CASE_pmsender_evFD_OUT_BITS_7_TO_0_0_0_1_1_2__ETC__q2,
CASE_pmsender_evFD_OUT_BITS_98_TO_96_0_CASE_p_ETC__q4;
reg [2 : 0] CASE_observer_evFD_OUT_BITS_98_TO_96_0_observ_ETC__q7,
len__h4717;
wire [95 : 0] DONTCARE_CONCAT_IF_observer_evF_first__00_BITS_ETC___d588;
wire [11 : 0] x_burstLength__h4785;
wire [1 : 0] pmsender_wsiM_reqFifo_cntr_r_7_MINUS_1___d67;
wire _dfoo1,
_dfoo3,
pmsender_idx_27_EQ_IF_pmsender_evF_first__28_B_ETC___d136;
// value method pmem_mCmd
assign pmem_MCmd =
pmsender_wsiM_sThreadBusy_d ?
3'd0 :
pmsender_wsiM_reqFifo_q_0[60:58] ;
// value method pmem_mReqLast
assign pmem_MReqLast =
!pmsender_wsiM_sThreadBusy_d && pmsender_wsiM_reqFifo_q_0[57] ;
// value method pmem_mBurstPrecise
assign pmem_MBurstPrecise =
!pmsender_wsiM_sThreadBusy_d && pmsender_wsiM_reqFifo_q_0[56] ;
// value method pmem_mBurstLength
assign pmem_MBurstLength =
pmsender_wsiM_sThreadBusy_d ?
12'd0 :
pmsender_wsiM_reqFifo_q_0[55:44] ;
// value method pmem_mData
assign pmem_MData = pmsender_wsiM_reqFifo_q_0[43:12] ;
// value method pmem_mByteEn
assign pmem_MByteEn = pmsender_wsiM_reqFifo_q_0[11:8] ;
// value method pmem_mReqInfo
assign pmem_MReqInfo =
pmsender_wsiM_sThreadBusy_d ?
8'd0 :
pmsender_wsiM_reqFifo_q_0[7:0] ;
// value method pmem_mReset_n
assign pmem_MReset_n =
!pmsender_wsiM_isReset_isInReset && pmsender_wsiM_operateD ;
// submodule observer_evF
FIFO2 #(.width(32'd99), .guarded(32'd1)) observer_evF(.RST(RST_N),
.CLK(CLK),
.D_IN(observer_evF_D_IN),
.ENQ(observer_evF_ENQ),
.DEQ(observer_evF_DEQ),
.CLR(observer_evF_CLR),
.D_OUT(observer_evF_D_OUT),
.FULL_N(observer_evF_FULL_N),
.EMPTY_N(observer_evF_EMPTY_N));
// submodule pmsender_evF
FIFO2 #(.width(32'd99), .guarded(32'd1)) pmsender_evF(.RST(RST_N),
.CLK(CLK),
.D_IN(pmsender_evF_D_IN),
.ENQ(pmsender_evF_ENQ),
.DEQ(pmsender_evF_DEQ),
.CLR(pmsender_evF_CLR),
.D_OUT(pmsender_evF_D_OUT),
.FULL_N(pmsender_evF_FULL_N),
.EMPTY_N(pmsender_evF_EMPTY_N));
// rule RL_observer_request_detected
assign WILL_FIRE_RL_observer_request_detected =
((observer_r_mCmd == 3'd1) ?
observer_evF_FULL_N :
observer_r_mCmd != 3'd2 || observer_evF_FULL_N) &&
observer_r_mCmdD == 3'd0 &&
observer_r_mCmd != 3'd0 ;
// rule RL_observer_response_detected
assign WILL_FIRE_RL_observer_response_detected =
(observer_r_sResp != 2'd1 || observer_evF_FULL_N) &&
observer_r_sRespD == 2'd0 &&
observer_r_sResp != 2'd0 &&
!WILL_FIRE_RL_observer_request_detected ;
// rule RL_observer_reset_changed
assign WILL_FIRE_RL_observer_reset_changed =
observer_evF_FULL_N &&
observer_r_mResetnD ^ observer_r_mResetn &&
!WILL_FIRE_RL_observer_response_detected &&
!WILL_FIRE_RL_observer_request_detected ;
// rule RL_pmsender_serialize_message
assign WILL_FIRE_RL_pmsender_serialize_message =
pmsender_wsiM_reqFifo_cntr_r != 2'd2 && pmsender_evF_EMPTY_N ;
// rule RL_pmsender_wsiM_reqFifo_deq
assign WILL_FIRE_RL_pmsender_wsiM_reqFifo_deq =
pmsender_wsiM_reqFifo_cntr_r != 2'd0 &&
!pmsender_wsiM_sThreadBusy_d ;
// rule RL_pmsender_wsiM_reqFifo_incCtr
assign WILL_FIRE_RL_pmsender_wsiM_reqFifo_incCtr =
WILL_FIRE_RL_pmsender_serialize_message &&
WILL_FIRE_RL_pmsender_serialize_message &&
!WILL_FIRE_RL_pmsender_wsiM_reqFifo_deq ;
// rule RL_pmsender_wsiM_reqFifo_decCtr
assign WILL_FIRE_RL_pmsender_wsiM_reqFifo_decCtr =
WILL_FIRE_RL_pmsender_wsiM_reqFifo_deq &&
!WILL_FIRE_RL_pmsender_serialize_message ;
// rule RL_pmsender_wsiM_reqFifo_both
assign WILL_FIRE_RL_pmsender_wsiM_reqFifo_both =
WILL_FIRE_RL_pmsender_serialize_message &&
WILL_FIRE_RL_pmsender_wsiM_reqFifo_deq &&
WILL_FIRE_RL_pmsender_serialize_message ;
// inputs to muxes for submodule ports
assign MUX_observer_evF_enq_1__SEL_1 =
WILL_FIRE_RL_observer_response_detected &&
observer_r_sResp == 2'd1 ;
assign MUX_observer_evF_enq_1__SEL_2 =
WILL_FIRE_RL_observer_request_detected &&
(observer_r_mCmd == 3'd1 || observer_r_mCmd == 3'd2) ;
assign MUX_pmsender_wsiM_reqFifo_q_0_write_1__SEL_1 =
WILL_FIRE_RL_pmsender_wsiM_reqFifo_both && _dfoo3 ;
assign MUX_pmsender_wsiM_reqFifo_q_0_write_1__SEL_2 =
WILL_FIRE_RL_pmsender_wsiM_reqFifo_incCtr &&
pmsender_wsiM_reqFifo_cntr_r == 2'd0 ;
assign MUX_pmsender_wsiM_reqFifo_q_1_write_1__SEL_1 =
WILL_FIRE_RL_pmsender_wsiM_reqFifo_both && _dfoo1 ;
assign MUX_pmsender_wsiM_reqFifo_q_1_write_1__SEL_2 =
WILL_FIRE_RL_pmsender_wsiM_reqFifo_incCtr &&
pmsender_wsiM_reqFifo_cntr_r == 2'd1 ;
assign MUX_observer_evF_enq_1__VAL_1 =
{ 59'h1AAAAAAAAAAAAAA,
observer_readInFlight ? 8'd64 : 8'd48,
observer_r_sData } ;
assign MUX_observer_evF_enq_1__VAL_2 =
(observer_r_mCmd == 3'd1) ?
{ 35'h2AAAAAA10, observer_r_mAddr, observer_r_mData } :
{ 67'h1AAAAAAAAAAAAAA20, observer_r_mAddr } ;
assign MUX_observer_evF_enq_1__VAL_3 =
{ 91'h0AAAAAAAAAAAAAAAAAAAAAA,
observer_r_mResetn ? 8'd1 : 8'd2 } ;
assign MUX_pmsender_wsiM_reqFifo_cntr_r_write_1__VAL_2 =
pmsender_wsiM_reqFifo_cntr_r + 2'd1 ;
assign MUX_pmsender_wsiM_reqFifo_q_0_write_1__VAL_1 =
(pmsender_wsiM_reqFifo_cntr_r == 2'd1) ?
MUX_pmsender_wsiM_reqFifo_q_1_write_1__VAL_2 :
pmsender_wsiM_reqFifo_q_1 ;
assign MUX_pmsender_wsiM_reqFifo_q_1_write_1__VAL_1 =
(pmsender_wsiM_reqFifo_cntr_r == 2'd2) ?
MUX_pmsender_wsiM_reqFifo_q_1_write_1__VAL_2 :
61'h00000AAAAAAAAA00 ;
assign MUX_pmsender_wsiM_reqFifo_q_1_write_1__VAL_2 =
{ 3'd1,
pmsender_idx_27_EQ_IF_pmsender_evF_first__28_B_ETC___d136,
1'd0,
x_burstLength__h4785,
x_data__h4786,
12'd3840 } ;
// inlined wires
assign observer_r_sThreadBusy_1_wget = 1'b1 ;
assign observer_r_sThreadBusy_1_whas = observe_SThreadBusy ;
assign pmsender_wsiM_reqFifo_x_wire_wget =
MUX_pmsender_wsiM_reqFifo_q_1_write_1__VAL_2 ;
assign pmsender_wsiM_reqFifo_x_wire_whas =
WILL_FIRE_RL_pmsender_serialize_message ;
assign pmsender_wsiM_operateD_1_wget = 1'd1 ;
assign pmsender_wsiM_operateD_1_whas = 1'd1 ;
assign pmsender_wsiM_peerIsReady_1_wget = 1'd1 ;
assign pmsender_wsiM_peerIsReady_1_whas = pmem_SReset_n ;
assign pmsender_wsiM_reqFifo_enqueueing_whas =
WILL_FIRE_RL_pmsender_serialize_message ;
assign pmsender_wsiM_reqFifo_dequeueing_whas =
WILL_FIRE_RL_pmsender_wsiM_reqFifo_deq ;
assign pmsender_wsiM_sThreadBusy_pw_whas = pmem_SThreadBusy ;
assign pmsender_wsiM_extStatusW_wget =
{ pmsender_wsiM_pMesgCount,
pmsender_wsiM_iMesgCount,
pmsender_wsiM_tBusyCount } ;
// register observer_r_mAddr
assign observer_r_mAddr_D_IN = observe_MAddr ;
assign observer_r_mAddr_EN = 1'd1 ;
// register observer_r_mAddrSpace
assign observer_r_mAddrSpace_D_IN = observe_MAddrSpace ;
assign observer_r_mAddrSpace_EN = 1'd1 ;
// register observer_r_mByteEn
assign observer_r_mByteEn_D_IN = observe_MByteEn ;
assign observer_r_mByteEn_EN = 1'd1 ;
// register observer_r_mCmd
assign observer_r_mCmd_D_IN = observe_MCmd ;
assign observer_r_mCmd_EN = 1'd1 ;
// register observer_r_mCmdD
assign observer_r_mCmdD_D_IN = observer_r_mCmd ;
assign observer_r_mCmdD_EN = 1'd1 ;
// register observer_r_mData
assign observer_r_mData_D_IN = observe_MData ;
assign observer_r_mData_EN = 1'd1 ;
// register observer_r_mFlag
assign observer_r_mFlag_D_IN = observe_MFlag ;
assign observer_r_mFlag_EN = 1'd1 ;
// register observer_r_mResetn
assign observer_r_mResetn_D_IN = observe_MReset_n ;
assign observer_r_mResetn_EN = 1'd1 ;
// register observer_r_mResetnD
assign observer_r_mResetnD_D_IN = observer_r_mResetn ;
assign observer_r_mResetnD_EN = 1'd1 ;
// register observer_r_sData
assign observer_r_sData_D_IN = observe_SData ;
assign observer_r_sData_EN = 1'd1 ;
// register observer_r_sFlag
assign observer_r_sFlag_D_IN = observe_SFlag ;
assign observer_r_sFlag_EN = 1'd1 ;
// register observer_r_sResp
assign observer_r_sResp_D_IN = observe_SResp ;
assign observer_r_sResp_EN = 1'd1 ;
// register observer_r_sRespD
assign observer_r_sRespD_D_IN = observer_r_sResp ;
assign observer_r_sRespD_EN = 1'd1 ;
// register observer_r_sThreadBusy
assign observer_r_sThreadBusy_D_IN = observe_SThreadBusy ;
assign observer_r_sThreadBusy_EN = 1'd1 ;
// register observer_readInFlight
assign observer_readInFlight_D_IN =
WILL_FIRE_RL_observer_request_detected &&
observer_r_mCmd == 3'd2 ;
assign observer_readInFlight_EN =
WILL_FIRE_RL_observer_request_detected ||
WILL_FIRE_RL_observer_response_detected ;
// register pmsender_idx
assign pmsender_idx_D_IN =
pmsender_idx_27_EQ_IF_pmsender_evF_first__28_B_ETC___d136 ?
3'd1 :
pmsender_idx + 3'd1 ;
assign pmsender_idx_EN = WILL_FIRE_RL_pmsender_serialize_message ;
// register pmsender_isHead
assign pmsender_isHead_D_IN = 1'b0 ;
assign pmsender_isHead_EN = 1'b0 ;
// register pmsender_srcTag
assign pmsender_srcTag_D_IN = pmsender_srcTag + 8'd1 ;
assign pmsender_srcTag_EN =
WILL_FIRE_RL_pmsender_serialize_message &&
pmsender_idx_27_EQ_IF_pmsender_evF_first__28_B_ETC___d136 ;
// register pmsender_wsiM_burstKind
assign pmsender_wsiM_burstKind_D_IN =
(pmsender_wsiM_burstKind == 2'd0) ?
(pmsender_wsiM_reqFifo_q_0[56] ? 2'd1 : 2'd2) :
2'd0 ;
assign pmsender_wsiM_burstKind_EN =
WILL_FIRE_RL_pmsender_wsiM_reqFifo_deq &&
pmsender_wsiM_reqFifo_q_0[60:58] == 3'd1 &&
(pmsender_wsiM_burstKind == 2'd0 ||
(pmsender_wsiM_burstKind == 2'd1 ||
pmsender_wsiM_burstKind == 2'd2) &&
pmsender_wsiM_reqFifo_q_0[57]) ;
// register pmsender_wsiM_errorSticky
assign pmsender_wsiM_errorSticky_D_IN = 1'b0 ;
assign pmsender_wsiM_errorSticky_EN = 1'b0 ;
// register pmsender_wsiM_iMesgCount
assign pmsender_wsiM_iMesgCount_D_IN = pmsender_wsiM_iMesgCount + 32'd1 ;
assign pmsender_wsiM_iMesgCount_EN =
WILL_FIRE_RL_pmsender_wsiM_reqFifo_deq &&
pmsender_wsiM_reqFifo_q_0[60:58] == 3'd1 &&
pmsender_wsiM_burstKind == 2'd2 &&
pmsender_wsiM_reqFifo_q_0[57] ;
// register pmsender_wsiM_isReset_isInReset
assign pmsender_wsiM_isReset_isInReset_D_IN = 1'd0 ;
assign pmsender_wsiM_isReset_isInReset_EN =
pmsender_wsiM_isReset_isInReset ;
// register pmsender_wsiM_operateD
assign pmsender_wsiM_operateD_D_IN = 1'b1 ;
assign pmsender_wsiM_operateD_EN = 1'd1 ;
// register pmsender_wsiM_pMesgCount
assign pmsender_wsiM_pMesgCount_D_IN = pmsender_wsiM_pMesgCount + 32'd1 ;
assign pmsender_wsiM_pMesgCount_EN =
WILL_FIRE_RL_pmsender_wsiM_reqFifo_deq &&
pmsender_wsiM_reqFifo_q_0[60:58] == 3'd1 &&
pmsender_wsiM_burstKind == 2'd1 &&
pmsender_wsiM_reqFifo_q_0[57] ;
// register pmsender_wsiM_peerIsReady
assign pmsender_wsiM_peerIsReady_D_IN = pmem_SReset_n ;
assign pmsender_wsiM_peerIsReady_EN = 1'd1 ;
// register pmsender_wsiM_reqFifo_cntr_r
assign pmsender_wsiM_reqFifo_cntr_r_D_IN =
WILL_FIRE_RL_pmsender_wsiM_reqFifo_decCtr ?
pmsender_wsiM_reqFifo_cntr_r_7_MINUS_1___d67 :
MUX_pmsender_wsiM_reqFifo_cntr_r_write_1__VAL_2 ;
assign pmsender_wsiM_reqFifo_cntr_r_EN =
WILL_FIRE_RL_pmsender_wsiM_reqFifo_decCtr ||
WILL_FIRE_RL_pmsender_wsiM_reqFifo_incCtr ;
// register pmsender_wsiM_reqFifo_q_0
always@(MUX_pmsender_wsiM_reqFifo_q_0_write_1__SEL_1 or
MUX_pmsender_wsiM_reqFifo_q_0_write_1__VAL_1 or
MUX_pmsender_wsiM_reqFifo_q_0_write_1__SEL_2 or
MUX_pmsender_wsiM_reqFifo_q_1_write_1__VAL_2 or
WILL_FIRE_RL_pmsender_wsiM_reqFifo_decCtr or
pmsender_wsiM_reqFifo_q_1)
begin
case (1'b1) // synopsys parallel_case
MUX_pmsender_wsiM_reqFifo_q_0_write_1__SEL_1:
pmsender_wsiM_reqFifo_q_0_D_IN =
MUX_pmsender_wsiM_reqFifo_q_0_write_1__VAL_1;
MUX_pmsender_wsiM_reqFifo_q_0_write_1__SEL_2:
pmsender_wsiM_reqFifo_q_0_D_IN =
MUX_pmsender_wsiM_reqFifo_q_1_write_1__VAL_2;
WILL_FIRE_RL_pmsender_wsiM_reqFifo_decCtr:
pmsender_wsiM_reqFifo_q_0_D_IN = pmsender_wsiM_reqFifo_q_1;
default: pmsender_wsiM_reqFifo_q_0_D_IN =
61'h0AAAAAAAAAAAAAAA /* unspecified value */ ;
endcase
end
assign pmsender_wsiM_reqFifo_q_0_EN =
WILL_FIRE_RL_pmsender_wsiM_reqFifo_both && _dfoo3 ||
WILL_FIRE_RL_pmsender_wsiM_reqFifo_incCtr &&
pmsender_wsiM_reqFifo_cntr_r == 2'd0 ||
WILL_FIRE_RL_pmsender_wsiM_reqFifo_decCtr ;
// register pmsender_wsiM_reqFifo_q_1
always@(MUX_pmsender_wsiM_reqFifo_q_1_write_1__SEL_1 or
MUX_pmsender_wsiM_reqFifo_q_1_write_1__VAL_1 or
MUX_pmsender_wsiM_reqFifo_q_1_write_1__SEL_2 or
MUX_pmsender_wsiM_reqFifo_q_1_write_1__VAL_2 or
WILL_FIRE_RL_pmsender_wsiM_reqFifo_decCtr)
begin
case (1'b1) // synopsys parallel_case
MUX_pmsender_wsiM_reqFifo_q_1_write_1__SEL_1:
pmsender_wsiM_reqFifo_q_1_D_IN =
MUX_pmsender_wsiM_reqFifo_q_1_write_1__VAL_1;
MUX_pmsender_wsiM_reqFifo_q_1_write_1__SEL_2:
pmsender_wsiM_reqFifo_q_1_D_IN =
MUX_pmsender_wsiM_reqFifo_q_1_write_1__VAL_2;
WILL_FIRE_RL_pmsender_wsiM_reqFifo_decCtr:
pmsender_wsiM_reqFifo_q_1_D_IN = 61'h00000AAAAAAAAA00;
default: pmsender_wsiM_reqFifo_q_1_D_IN =
61'h0AAAAAAAAAAAAAAA /* unspecified value */ ;
endcase
end
assign pmsender_wsiM_reqFifo_q_1_EN =
WILL_FIRE_RL_pmsender_wsiM_reqFifo_both && _dfoo1 ||
WILL_FIRE_RL_pmsender_wsiM_reqFifo_incCtr &&
pmsender_wsiM_reqFifo_cntr_r == 2'd1 ||
WILL_FIRE_RL_pmsender_wsiM_reqFifo_decCtr ;
// register pmsender_wsiM_sThreadBusy_d
assign pmsender_wsiM_sThreadBusy_d_D_IN = pmem_SThreadBusy ;
assign pmsender_wsiM_sThreadBusy_d_EN = 1'd1 ;
// register pmsender_wsiM_statusR
assign pmsender_wsiM_statusR_D_IN =
{ pmsender_wsiM_isReset_isInReset,
!pmsender_wsiM_peerIsReady,
!pmsender_wsiM_operateD,
pmsender_wsiM_errorSticky,
pmsender_wsiM_burstKind != 2'd0,
pmsender_wsiM_sThreadBusy_d,
1'd0,
pmsender_wsiM_trafficSticky } ;
assign pmsender_wsiM_statusR_EN = 1'd1 ;
// register pmsender_wsiM_tBusyCount
assign pmsender_wsiM_tBusyCount_D_IN = pmsender_wsiM_tBusyCount + 32'd1 ;
assign pmsender_wsiM_tBusyCount_EN =
pmsender_wsiM_operateD && pmsender_wsiM_peerIsReady &&
pmsender_wsiM_sThreadBusy_d ;
// register pmsender_wsiM_trafficSticky
assign pmsender_wsiM_trafficSticky_D_IN = 1'd1 ;
assign pmsender_wsiM_trafficSticky_EN =
WILL_FIRE_RL_pmsender_wsiM_reqFifo_deq &&
pmsender_wsiM_reqFifo_q_0[60:58] == 3'd1 ;
// submodule observer_evF
always@(MUX_observer_evF_enq_1__SEL_1 or
MUX_observer_evF_enq_1__VAL_1 or
MUX_observer_evF_enq_1__SEL_2 or
MUX_observer_evF_enq_1__VAL_2 or
WILL_FIRE_RL_observer_reset_changed or
MUX_observer_evF_enq_1__VAL_3)
begin
case (1'b1) // synopsys parallel_case
MUX_observer_evF_enq_1__SEL_1:
observer_evF_D_IN = MUX_observer_evF_enq_1__VAL_1;
MUX_observer_evF_enq_1__SEL_2:
observer_evF_D_IN = MUX_observer_evF_enq_1__VAL_2;
WILL_FIRE_RL_observer_reset_changed:
observer_evF_D_IN = MUX_observer_evF_enq_1__VAL_3;
default: observer_evF_D_IN =
99'h2AAAAAAAAAAAAAAAAAAAAAAAA /* unspecified value */ ;
endcase
end
assign observer_evF_ENQ =
WILL_FIRE_RL_observer_response_detected &&
observer_r_sResp == 2'd1 ||
WILL_FIRE_RL_observer_request_detected &&
(observer_r_mCmd == 3'd1 || observer_r_mCmd == 3'd2) ||
WILL_FIRE_RL_observer_reset_changed ;
assign observer_evF_DEQ = observer_evF_EMPTY_N && pmsender_evF_FULL_N ;
assign observer_evF_CLR = 1'b0 ;
// submodule pmsender_evF
assign pmsender_evF_D_IN =
{ CASE_observer_evFD_OUT_BITS_98_TO_96_0_observ_ETC__q7,
CASE_observer_evFD_OUT_BITS_98_TO_96_0_0xAAAA_ETC__q10 } ;
assign pmsender_evF_ENQ = observer_evF_EMPTY_N && pmsender_evF_FULL_N ;
assign pmsender_evF_DEQ =
WILL_FIRE_RL_pmsender_serialize_message &&
pmsender_idx_27_EQ_IF_pmsender_evF_first__28_B_ETC___d136 ;
assign pmsender_evF_CLR = 1'b0 ;
// remaining internal signals
assign DONTCARE_CONCAT_IF_observer_evF_first__00_BITS_ETC___d588 =
{ 24'hAAAAAA,
CASE_observer_evFD_OUT_BITS_71_TO_64_0_observ_ETC__q6,
observer_evF_D_OUT[63:0] } ;
assign _dfoo1 =
pmsender_wsiM_reqFifo_cntr_r != 2'd2 ||
pmsender_wsiM_reqFifo_cntr_r_7_MINUS_1___d67 == 2'd1 ;
assign _dfoo3 =
pmsender_wsiM_reqFifo_cntr_r != 2'd1 ||
pmsender_wsiM_reqFifo_cntr_r_7_MINUS_1___d67 == 2'd0 ;
assign pmsender_idx_27_EQ_IF_pmsender_evF_first__28_B_ETC___d136 =
pmsender_idx == len__h4717 ;
assign pmsender_wsiM_reqFifo_cntr_r_7_MINUS_1___d67 =
pmsender_wsiM_reqFifo_cntr_r - 2'd1 ;
assign x_burstLength__h4785 = { 9'd0, len__h4717 } ;
always@(pmsender_evF_D_OUT)
begin
case (pmsender_evF_D_OUT[98:96])
3'd0: len__h4717 = 3'd1;
3'd1: len__h4717 = 3'd2;
3'd2: len__h4717 = 3'd3;
default: len__h4717 = 3'd7;
endcase
end
always@(pmsender_evF_D_OUT)
begin
case (pmsender_evF_D_OUT[98:96])
3'd0: x__h5780 = 8'd1;
3'd1: x__h5780 = 8'd2;
3'd2: x__h5780 = 8'd3;
3'd3: x__h5780 = 8'd4;
3'd4: x__h5780 = 8'd5;
default: x__h5780 = 8'd6;
endcase
end
always@(pmsender_evF_D_OUT)
begin
case (pmsender_evF_D_OUT[71:64])
8'd0: CASE_pmsender_evFD_OUT_BITS_71_TO_64_0_0_1_1__ETC__q1 = 5'd0;
8'd1: CASE_pmsender_evFD_OUT_BITS_71_TO_64_0_0_1_1__ETC__q1 = 5'd1;
8'd2: CASE_pmsender_evFD_OUT_BITS_71_TO_64_0_0_1_1__ETC__q1 = 5'd2;
8'd3: CASE_pmsender_evFD_OUT_BITS_71_TO_64_0_0_1_1__ETC__q1 = 5'd3;
8'd4: CASE_pmsender_evFD_OUT_BITS_71_TO_64_0_0_1_1__ETC__q1 = 5'd4;
8'd5: CASE_pmsender_evFD_OUT_BITS_71_TO_64_0_0_1_1__ETC__q1 = 5'd5;
8'd6: CASE_pmsender_evFD_OUT_BITS_71_TO_64_0_0_1_1__ETC__q1 = 5'd6;
8'd7: CASE_pmsender_evFD_OUT_BITS_71_TO_64_0_0_1_1__ETC__q1 = 5'd7;
8'd8: CASE_pmsender_evFD_OUT_BITS_71_TO_64_0_0_1_1__ETC__q1 = 5'd8;
8'd9: CASE_pmsender_evFD_OUT_BITS_71_TO_64_0_0_1_1__ETC__q1 = 5'd9;
8'd10: CASE_pmsender_evFD_OUT_BITS_71_TO_64_0_0_1_1__ETC__q1 = 5'd10;
8'd11: CASE_pmsender_evFD_OUT_BITS_71_TO_64_0_0_1_1__ETC__q1 = 5'd11;
8'd12: CASE_pmsender_evFD_OUT_BITS_71_TO_64_0_0_1_1__ETC__q1 = 5'd12;
8'd13: CASE_pmsender_evFD_OUT_BITS_71_TO_64_0_0_1_1__ETC__q1 = 5'd13;
8'd14: CASE_pmsender_evFD_OUT_BITS_71_TO_64_0_0_1_1__ETC__q1 = 5'd14;
8'd16: CASE_pmsender_evFD_OUT_BITS_71_TO_64_0_0_1_1__ETC__q1 = 5'd15;
8'd32: CASE_pmsender_evFD_OUT_BITS_71_TO_64_0_0_1_1__ETC__q1 = 5'd16;
8'd48: CASE_pmsender_evFD_OUT_BITS_71_TO_64_0_0_1_1__ETC__q1 = 5'd17;
8'd64: CASE_pmsender_evFD_OUT_BITS_71_TO_64_0_0_1_1__ETC__q1 = 5'd18;
8'd80: CASE_pmsender_evFD_OUT_BITS_71_TO_64_0_0_1_1__ETC__q1 = 5'd19;
8'd96: CASE_pmsender_evFD_OUT_BITS_71_TO_64_0_0_1_1__ETC__q1 = 5'd20;
8'd97: CASE_pmsender_evFD_OUT_BITS_71_TO_64_0_0_1_1__ETC__q1 = 5'd21;
8'd128: CASE_pmsender_evFD_OUT_BITS_71_TO_64_0_0_1_1__ETC__q1 = 5'd22;
8'd144: CASE_pmsender_evFD_OUT_BITS_71_TO_64_0_0_1_1__ETC__q1 = 5'd23;
8'd160: CASE_pmsender_evFD_OUT_BITS_71_TO_64_0_0_1_1__ETC__q1 = 5'd24;
8'd176: CASE_pmsender_evFD_OUT_BITS_71_TO_64_0_0_1_1__ETC__q1 = 5'd25;
8'd192: CASE_pmsender_evFD_OUT_BITS_71_TO_64_0_0_1_1__ETC__q1 = 5'd26;
8'd208: CASE_pmsender_evFD_OUT_BITS_71_TO_64_0_0_1_1__ETC__q1 = 5'd27;
default: CASE_pmsender_evFD_OUT_BITS_71_TO_64_0_0_1_1__ETC__q1 = 5'd28;
endcase
end
always@(pmsender_evF_D_OUT)
begin
case (pmsender_evF_D_OUT[7:0])
8'd0: CASE_pmsender_evFD_OUT_BITS_7_TO_0_0_0_1_1_2__ETC__q2 = 5'd0;
8'd1: CASE_pmsender_evFD_OUT_BITS_7_TO_0_0_0_1_1_2__ETC__q2 = 5'd1;
8'd2: CASE_pmsender_evFD_OUT_BITS_7_TO_0_0_0_1_1_2__ETC__q2 = 5'd2;
8'd3: CASE_pmsender_evFD_OUT_BITS_7_TO_0_0_0_1_1_2__ETC__q2 = 5'd3;
8'd4: CASE_pmsender_evFD_OUT_BITS_7_TO_0_0_0_1_1_2__ETC__q2 = 5'd4;
8'd5: CASE_pmsender_evFD_OUT_BITS_7_TO_0_0_0_1_1_2__ETC__q2 = 5'd5;
8'd6: CASE_pmsender_evFD_OUT_BITS_7_TO_0_0_0_1_1_2__ETC__q2 = 5'd6;
8'd7: CASE_pmsender_evFD_OUT_BITS_7_TO_0_0_0_1_1_2__ETC__q2 = 5'd7;
8'd8: CASE_pmsender_evFD_OUT_BITS_7_TO_0_0_0_1_1_2__ETC__q2 = 5'd8;
8'd9: CASE_pmsender_evFD_OUT_BITS_7_TO_0_0_0_1_1_2__ETC__q2 = 5'd9;
8'd10: CASE_pmsender_evFD_OUT_BITS_7_TO_0_0_0_1_1_2__ETC__q2 = 5'd10;
8'd11: CASE_pmsender_evFD_OUT_BITS_7_TO_0_0_0_1_1_2__ETC__q2 = 5'd11;
8'd12: CASE_pmsender_evFD_OUT_BITS_7_TO_0_0_0_1_1_2__ETC__q2 = 5'd12;
8'd13: CASE_pmsender_evFD_OUT_BITS_7_TO_0_0_0_1_1_2__ETC__q2 = 5'd13;
8'd14: CASE_pmsender_evFD_OUT_BITS_7_TO_0_0_0_1_1_2__ETC__q2 = 5'd14;
8'd16: CASE_pmsender_evFD_OUT_BITS_7_TO_0_0_0_1_1_2__ETC__q2 = 5'd15;
8'd32: CASE_pmsender_evFD_OUT_BITS_7_TO_0_0_0_1_1_2__ETC__q2 = 5'd16;
8'd48: CASE_pmsender_evFD_OUT_BITS_7_TO_0_0_0_1_1_2__ETC__q2 = 5'd17;
8'd64: CASE_pmsender_evFD_OUT_BITS_7_TO_0_0_0_1_1_2__ETC__q2 = 5'd18;
8'd80: CASE_pmsender_evFD_OUT_BITS_7_TO_0_0_0_1_1_2__ETC__q2 = 5'd19;
8'd96: CASE_pmsender_evFD_OUT_BITS_7_TO_0_0_0_1_1_2__ETC__q2 = 5'd20;
8'd97: CASE_pmsender_evFD_OUT_BITS_7_TO_0_0_0_1_1_2__ETC__q2 = 5'd21;
8'd128: CASE_pmsender_evFD_OUT_BITS_7_TO_0_0_0_1_1_2__ETC__q2 = 5'd22;
8'd144: CASE_pmsender_evFD_OUT_BITS_7_TO_0_0_0_1_1_2__ETC__q2 = 5'd23;
8'd160: CASE_pmsender_evFD_OUT_BITS_7_TO_0_0_0_1_1_2__ETC__q2 = 5'd24;
8'd176: CASE_pmsender_evFD_OUT_BITS_7_TO_0_0_0_1_1_2__ETC__q2 = 5'd25;
8'd192: CASE_pmsender_evFD_OUT_BITS_7_TO_0_0_0_1_1_2__ETC__q2 = 5'd26;
8'd208: CASE_pmsender_evFD_OUT_BITS_7_TO_0_0_0_1_1_2__ETC__q2 = 5'd27;
default: CASE_pmsender_evFD_OUT_BITS_7_TO_0_0_0_1_1_2__ETC__q2 = 5'd28;
endcase
end
always@(pmsender_evF_D_OUT)
begin
case (pmsender_evF_D_OUT[39:32])
8'd0: CASE_pmsender_evFD_OUT_BITS_39_TO_32_0_0_1_1__ETC__q3 = 5'd0;
8'd1: CASE_pmsender_evFD_OUT_BITS_39_TO_32_0_0_1_1__ETC__q3 = 5'd1;
8'd2: CASE_pmsender_evFD_OUT_BITS_39_TO_32_0_0_1_1__ETC__q3 = 5'd2;
8'd3: CASE_pmsender_evFD_OUT_BITS_39_TO_32_0_0_1_1__ETC__q3 = 5'd3;
8'd4: CASE_pmsender_evFD_OUT_BITS_39_TO_32_0_0_1_1__ETC__q3 = 5'd4;
8'd5: CASE_pmsender_evFD_OUT_BITS_39_TO_32_0_0_1_1__ETC__q3 = 5'd5;
8'd6: CASE_pmsender_evFD_OUT_BITS_39_TO_32_0_0_1_1__ETC__q3 = 5'd6;
8'd7: CASE_pmsender_evFD_OUT_BITS_39_TO_32_0_0_1_1__ETC__q3 = 5'd7;
8'd8: CASE_pmsender_evFD_OUT_BITS_39_TO_32_0_0_1_1__ETC__q3 = 5'd8;
8'd9: CASE_pmsender_evFD_OUT_BITS_39_TO_32_0_0_1_1__ETC__q3 = 5'd9;
8'd10: CASE_pmsender_evFD_OUT_BITS_39_TO_32_0_0_1_1__ETC__q3 = 5'd10;
8'd11: CASE_pmsender_evFD_OUT_BITS_39_TO_32_0_0_1_1__ETC__q3 = 5'd11;
8'd12: CASE_pmsender_evFD_OUT_BITS_39_TO_32_0_0_1_1__ETC__q3 = 5'd12;
8'd13: CASE_pmsender_evFD_OUT_BITS_39_TO_32_0_0_1_1__ETC__q3 = 5'd13;
8'd14: CASE_pmsender_evFD_OUT_BITS_39_TO_32_0_0_1_1__ETC__q3 = 5'd14;
8'd16: CASE_pmsender_evFD_OUT_BITS_39_TO_32_0_0_1_1__ETC__q3 = 5'd15;
8'd32: CASE_pmsender_evFD_OUT_BITS_39_TO_32_0_0_1_1__ETC__q3 = 5'd16;
8'd48: CASE_pmsender_evFD_OUT_BITS_39_TO_32_0_0_1_1__ETC__q3 = 5'd17;
8'd64: CASE_pmsender_evFD_OUT_BITS_39_TO_32_0_0_1_1__ETC__q3 = 5'd18;
8'd80: CASE_pmsender_evFD_OUT_BITS_39_TO_32_0_0_1_1__ETC__q3 = 5'd19;
8'd96: CASE_pmsender_evFD_OUT_BITS_39_TO_32_0_0_1_1__ETC__q3 = 5'd20;
8'd97: CASE_pmsender_evFD_OUT_BITS_39_TO_32_0_0_1_1__ETC__q3 = 5'd21;
8'd128: CASE_pmsender_evFD_OUT_BITS_39_TO_32_0_0_1_1__ETC__q3 = 5'd22;
8'd144: CASE_pmsender_evFD_OUT_BITS_39_TO_32_0_0_1_1__ETC__q3 = 5'd23;
8'd160: CASE_pmsender_evFD_OUT_BITS_39_TO_32_0_0_1_1__ETC__q3 = 5'd24;
8'd176: CASE_pmsender_evFD_OUT_BITS_39_TO_32_0_0_1_1__ETC__q3 = 5'd25;
8'd192: CASE_pmsender_evFD_OUT_BITS_39_TO_32_0_0_1_1__ETC__q3 = 5'd26;
8'd208: CASE_pmsender_evFD_OUT_BITS_39_TO_32_0_0_1_1__ETC__q3 = 5'd27;
default: CASE_pmsender_evFD_OUT_BITS_39_TO_32_0_0_1_1__ETC__q3 = 5'd28;
endcase
end
always@(pmsender_evF_D_OUT or
CASE_pmsender_evFD_OUT_BITS_71_TO_64_0_0_1_1__ETC__q1 or
CASE_pmsender_evFD_OUT_BITS_7_TO_0_0_0_1_1_2__ETC__q2 or
CASE_pmsender_evFD_OUT_BITS_39_TO_32_0_0_1_1__ETC__q3)
begin
case (pmsender_evF_D_OUT[98:96])
3'd0:
CASE_pmsender_evFD_OUT_BITS_98_TO_96_0_CASE_p_ETC__q4 =
CASE_pmsender_evFD_OUT_BITS_7_TO_0_0_0_1_1_2__ETC__q2;
3'd1:
CASE_pmsender_evFD_OUT_BITS_98_TO_96_0_CASE_p_ETC__q4 =
CASE_pmsender_evFD_OUT_BITS_39_TO_32_0_0_1_1__ETC__q3;
default: CASE_pmsender_evFD_OUT_BITS_98_TO_96_0_CASE_p_ETC__q4 =
CASE_pmsender_evFD_OUT_BITS_71_TO_64_0_0_1_1__ETC__q1;
endcase
end
always@(CASE_pmsender_evFD_OUT_BITS_98_TO_96_0_CASE_p_ETC__q4)
begin
case (CASE_pmsender_evFD_OUT_BITS_98_TO_96_0_CASE_p_ETC__q4)
5'd0: CASE_CASE_pmsender_evFD_OUT_BITS_98_TO_96_0_CA_ETC__q5 = 8'd0;
5'd1: CASE_CASE_pmsender_evFD_OUT_BITS_98_TO_96_0_CA_ETC__q5 = 8'd1;
5'd2: CASE_CASE_pmsender_evFD_OUT_BITS_98_TO_96_0_CA_ETC__q5 = 8'd2;
5'd3: CASE_CASE_pmsender_evFD_OUT_BITS_98_TO_96_0_CA_ETC__q5 = 8'd3;
5'd4: CASE_CASE_pmsender_evFD_OUT_BITS_98_TO_96_0_CA_ETC__q5 = 8'd4;
5'd5: CASE_CASE_pmsender_evFD_OUT_BITS_98_TO_96_0_CA_ETC__q5 = 8'd5;
5'd6: CASE_CASE_pmsender_evFD_OUT_BITS_98_TO_96_0_CA_ETC__q5 = 8'd6;
5'd7: CASE_CASE_pmsender_evFD_OUT_BITS_98_TO_96_0_CA_ETC__q5 = 8'd7;
5'd8: CASE_CASE_pmsender_evFD_OUT_BITS_98_TO_96_0_CA_ETC__q5 = 8'd8;
5'd9: CASE_CASE_pmsender_evFD_OUT_BITS_98_TO_96_0_CA_ETC__q5 = 8'd9;
5'd10: CASE_CASE_pmsender_evFD_OUT_BITS_98_TO_96_0_CA_ETC__q5 = 8'd10;
5'd11: CASE_CASE_pmsender_evFD_OUT_BITS_98_TO_96_0_CA_ETC__q5 = 8'd11;
5'd12: CASE_CASE_pmsender_evFD_OUT_BITS_98_TO_96_0_CA_ETC__q5 = 8'd12;
5'd13: CASE_CASE_pmsender_evFD_OUT_BITS_98_TO_96_0_CA_ETC__q5 = 8'd13;
5'd14: CASE_CASE_pmsender_evFD_OUT_BITS_98_TO_96_0_CA_ETC__q5 = 8'd14;
5'd15: CASE_CASE_pmsender_evFD_OUT_BITS_98_TO_96_0_CA_ETC__q5 = 8'd16;
5'd16: CASE_CASE_pmsender_evFD_OUT_BITS_98_TO_96_0_CA_ETC__q5 = 8'd32;
5'd17: CASE_CASE_pmsender_evFD_OUT_BITS_98_TO_96_0_CA_ETC__q5 = 8'd48;
5'd18: CASE_CASE_pmsender_evFD_OUT_BITS_98_TO_96_0_CA_ETC__q5 = 8'd64;
5'd19: CASE_CASE_pmsender_evFD_OUT_BITS_98_TO_96_0_CA_ETC__q5 = 8'd80;
5'd20: CASE_CASE_pmsender_evFD_OUT_BITS_98_TO_96_0_CA_ETC__q5 = 8'd96;
5'd21: CASE_CASE_pmsender_evFD_OUT_BITS_98_TO_96_0_CA_ETC__q5 = 8'd97;
5'd22: CASE_CASE_pmsender_evFD_OUT_BITS_98_TO_96_0_CA_ETC__q5 = 8'd128;
5'd23: CASE_CASE_pmsender_evFD_OUT_BITS_98_TO_96_0_CA_ETC__q5 = 8'd144;
5'd24: CASE_CASE_pmsender_evFD_OUT_BITS_98_TO_96_0_CA_ETC__q5 = 8'd160;
5'd25: CASE_CASE_pmsender_evFD_OUT_BITS_98_TO_96_0_CA_ETC__q5 = 8'd176;
5'd26: CASE_CASE_pmsender_evFD_OUT_BITS_98_TO_96_0_CA_ETC__q5 = 8'd192;
5'd27: CASE_CASE_pmsender_evFD_OUT_BITS_98_TO_96_0_CA_ETC__q5 = 8'd208;
default: CASE_CASE_pmsender_evFD_OUT_BITS_98_TO_96_0_CA_ETC__q5 =
8'd255;
endcase
end
always@(pmsender_idx or
pmsender_evF_D_OUT or
monId or
CASE_CASE_pmsender_evFD_OUT_BITS_98_TO_96_0_CA_ETC__q5 or
pmsender_srcTag or x__h5780)
begin
case (pmsender_idx)
3'd1:
x_data__h4786 =
{ monId,
CASE_CASE_pmsender_evFD_OUT_BITS_98_TO_96_0_CA_ETC__q5,
pmsender_srcTag,
x__h5780 };
3'd2:
x_data__h4786 =
(pmsender_evF_D_OUT[98:96] == 3'd1) ?
pmsender_evF_D_OUT[31:0] :
pmsender_evF_D_OUT[63:32];
default: x_data__h4786 = pmsender_evF_D_OUT[31:0];
endcase
end
always@(observer_evF_D_OUT)
begin
case (observer_evF_D_OUT[71:64])
8'd0,
8'd1,
8'd2,
8'd3,
8'd4,
8'd5,
8'd6,
8'd7,
8'd8,
8'd9,
8'd10,
8'd11,
8'd12,
8'd13,
8'd14,
8'd16,
8'd32,
8'd48,
8'd64,
8'd80,
8'd96,
8'd97,
8'd128,
8'd144,
8'd160,
8'd176,
8'd192,
8'd208:
CASE_observer_evFD_OUT_BITS_71_TO_64_0_observ_ETC__q6 =
observer_evF_D_OUT[71:64];
default: CASE_observer_evFD_OUT_BITS_71_TO_64_0_observ_ETC__q6 = 8'd255;
endcase
end
always@(observer_evF_D_OUT)
begin
case (observer_evF_D_OUT[98:96])
3'd0, 3'd1, 3'd2, 3'd3, 3'd4:
CASE_observer_evFD_OUT_BITS_98_TO_96_0_observ_ETC__q7 =
observer_evF_D_OUT[98:96];
default: CASE_observer_evFD_OUT_BITS_98_TO_96_0_observ_ETC__q7 = 3'd5;
endcase
end
always@(observer_evF_D_OUT)
begin
case (observer_evF_D_OUT[7:0])
8'd0,
8'd1,
8'd2,
8'd3,
8'd4,
8'd5,
8'd6,
8'd7,
8'd8,
8'd9,
8'd10,
8'd11,
8'd12,
8'd13,
8'd14,
8'd16,
8'd32,
8'd48,
8'd64,
8'd80,
8'd96,
8'd97,
8'd128,
8'd144,
8'd160,
8'd176,
8'd192,
8'd208:
CASE_observer_evFD_OUT_BITS_7_TO_0_0_observer_ETC__q8 =
observer_evF_D_OUT[7:0];
default: CASE_observer_evFD_OUT_BITS_7_TO_0_0_observer_ETC__q8 = 8'd255;
endcase
end
always@(observer_evF_D_OUT)
begin
case (observer_evF_D_OUT[39:32])
8'd0,
8'd1,
8'd2,
8'd3,
8'd4,
8'd5,
8'd6,
8'd7,
8'd8,
8'd9,
8'd10,
8'd11,
8'd12,
8'd13,
8'd14,
8'd16,
8'd32,
8'd48,
8'd64,
8'd80,
8'd96,
8'd97,
8'd128,
8'd144,
8'd160,
8'd176,
8'd192,
8'd208:
CASE_observer_evFD_OUT_BITS_39_TO_32_0_observ_ETC__q9 =
observer_evF_D_OUT[39:32];
default: CASE_observer_evFD_OUT_BITS_39_TO_32_0_observ_ETC__q9 = 8'd255;
endcase
end
always@(observer_evF_D_OUT or
CASE_observer_evFD_OUT_BITS_7_TO_0_0_observer_ETC__q8 or
CASE_observer_evFD_OUT_BITS_39_TO_32_0_observ_ETC__q9 or
DONTCARE_CONCAT_IF_observer_evF_first__00_BITS_ETC___d588)
begin
case (observer_evF_D_OUT[98:96])
3'd0:
CASE_observer_evFD_OUT_BITS_98_TO_96_0_0xAAAA_ETC__q10 =
{ 88'hAAAAAAAAAAAAAAAAAAAAAA,
CASE_observer_evFD_OUT_BITS_7_TO_0_0_observer_ETC__q8 };
3'd1:
CASE_observer_evFD_OUT_BITS_98_TO_96_0_0xAAAA_ETC__q10 =
{ 56'hAAAAAAAAAAAAAA,
CASE_observer_evFD_OUT_BITS_39_TO_32_0_observ_ETC__q9,
observer_evF_D_OUT[31:0] };
3'd2, 3'd3:
CASE_observer_evFD_OUT_BITS_98_TO_96_0_0xAAAA_ETC__q10 =
DONTCARE_CONCAT_IF_observer_evF_first__00_BITS_ETC___d588;
default: CASE_observer_evFD_OUT_BITS_98_TO_96_0_0xAAAA_ETC__q10 =
observer_evF_D_OUT[95:0];
endcase
end
// handling of inlined registers
always@(posedge CLK)
begin
if (RST_N == `BSV_RESET_VALUE)
begin
observer_r_mAddr <= `BSV_ASSIGNMENT_DELAY 32'd0;
observer_r_mAddrSpace <= `BSV_ASSIGNMENT_DELAY 1'd0;
observer_r_mByteEn <= `BSV_ASSIGNMENT_DELAY 4'd0;
observer_r_mCmd <= `BSV_ASSIGNMENT_DELAY 3'd0;
observer_r_mCmdD <= `BSV_ASSIGNMENT_DELAY 3'd0;
observer_r_mData <= `BSV_ASSIGNMENT_DELAY 32'd0;
observer_r_mFlag <= `BSV_ASSIGNMENT_DELAY 2'd0;
observer_r_mResetn <= `BSV_ASSIGNMENT_DELAY 1'd0;
observer_r_mResetnD <= `BSV_ASSIGNMENT_DELAY 1'd0;
observer_r_sData <= `BSV_ASSIGNMENT_DELAY 32'd0;
observer_r_sFlag <= `BSV_ASSIGNMENT_DELAY 2'd0;
observer_r_sResp <= `BSV_ASSIGNMENT_DELAY 2'd0;
observer_r_sRespD <= `BSV_ASSIGNMENT_DELAY 2'd0;
observer_r_sThreadBusy <= `BSV_ASSIGNMENT_DELAY 1'd0;
observer_readInFlight <= `BSV_ASSIGNMENT_DELAY 1'd0;
pmsender_idx <= `BSV_ASSIGNMENT_DELAY 3'd1;
pmsender_isHead <= `BSV_ASSIGNMENT_DELAY 1'd1;
pmsender_srcTag <= `BSV_ASSIGNMENT_DELAY 8'd0;
pmsender_wsiM_burstKind <= `BSV_ASSIGNMENT_DELAY 2'd0;
pmsender_wsiM_errorSticky <= `BSV_ASSIGNMENT_DELAY 1'd0;
pmsender_wsiM_iMesgCount <= `BSV_ASSIGNMENT_DELAY 32'd0;
pmsender_wsiM_operateD <= `BSV_ASSIGNMENT_DELAY 1'd0;
pmsender_wsiM_pMesgCount <= `BSV_ASSIGNMENT_DELAY 32'd0;
pmsender_wsiM_peerIsReady <= `BSV_ASSIGNMENT_DELAY 1'd0;
pmsender_wsiM_reqFifo_cntr_r <= `BSV_ASSIGNMENT_DELAY 2'd0;
pmsender_wsiM_reqFifo_q_0 <= `BSV_ASSIGNMENT_DELAY
61'h00000AAAAAAAAA00;
pmsender_wsiM_reqFifo_q_1 <= `BSV_ASSIGNMENT_DELAY
61'h00000AAAAAAAAA00;
pmsender_wsiM_sThreadBusy_d <= `BSV_ASSIGNMENT_DELAY 1'd1;
pmsender_wsiM_tBusyCount <= `BSV_ASSIGNMENT_DELAY 32'd0;
pmsender_wsiM_trafficSticky <= `BSV_ASSIGNMENT_DELAY 1'd0;
end
else
begin
if (observer_r_mAddr_EN)
observer_r_mAddr <= `BSV_ASSIGNMENT_DELAY observer_r_mAddr_D_IN;
if (observer_r_mAddrSpace_EN)
observer_r_mAddrSpace <= `BSV_ASSIGNMENT_DELAY
observer_r_mAddrSpace_D_IN;
if (observer_r_mByteEn_EN)
observer_r_mByteEn <= `BSV_ASSIGNMENT_DELAY observer_r_mByteEn_D_IN;
if (observer_r_mCmd_EN)
observer_r_mCmd <= `BSV_ASSIGNMENT_DELAY observer_r_mCmd_D_IN;
if (observer_r_mCmdD_EN)
observer_r_mCmdD <= `BSV_ASSIGNMENT_DELAY observer_r_mCmdD_D_IN;
if (observer_r_mData_EN)
observer_r_mData <= `BSV_ASSIGNMENT_DELAY observer_r_mData_D_IN;
if (observer_r_mFlag_EN)
observer_r_mFlag <= `BSV_ASSIGNMENT_DELAY observer_r_mFlag_D_IN;
if (observer_r_mResetn_EN)
observer_r_mResetn <= `BSV_ASSIGNMENT_DELAY observer_r_mResetn_D_IN;
if (observer_r_mResetnD_EN)
observer_r_mResetnD <= `BSV_ASSIGNMENT_DELAY
observer_r_mResetnD_D_IN;
if (observer_r_sData_EN)
observer_r_sData <= `BSV_ASSIGNMENT_DELAY observer_r_sData_D_IN;
if (observer_r_sFlag_EN)
observer_r_sFlag <= `BSV_ASSIGNMENT_DELAY observer_r_sFlag_D_IN;
if (observer_r_sResp_EN)
observer_r_sResp <= `BSV_ASSIGNMENT_DELAY observer_r_sResp_D_IN;
if (observer_r_sRespD_EN)
observer_r_sRespD <= `BSV_ASSIGNMENT_DELAY observer_r_sRespD_D_IN;
if (observer_r_sThreadBusy_EN)
observer_r_sThreadBusy <= `BSV_ASSIGNMENT_DELAY
observer_r_sThreadBusy_D_IN;
if (observer_readInFlight_EN)
observer_readInFlight <= `BSV_ASSIGNMENT_DELAY
observer_readInFlight_D_IN;
if (pmsender_idx_EN)
pmsender_idx <= `BSV_ASSIGNMENT_DELAY pmsender_idx_D_IN;
if (pmsender_isHead_EN)
pmsender_isHead <= `BSV_ASSIGNMENT_DELAY pmsender_isHead_D_IN;
if (pmsender_srcTag_EN)
pmsender_srcTag <= `BSV_ASSIGNMENT_DELAY pmsender_srcTag_D_IN;
if (pmsender_wsiM_burstKind_EN)
pmsender_wsiM_burstKind <= `BSV_ASSIGNMENT_DELAY
pmsender_wsiM_burstKind_D_IN;
if (pmsender_wsiM_errorSticky_EN)
pmsender_wsiM_errorSticky <= `BSV_ASSIGNMENT_DELAY
pmsender_wsiM_errorSticky_D_IN;
if (pmsender_wsiM_iMesgCount_EN)
pmsender_wsiM_iMesgCount <= `BSV_ASSIGNMENT_DELAY
pmsender_wsiM_iMesgCount_D_IN;
if (pmsender_wsiM_operateD_EN)
pmsender_wsiM_operateD <= `BSV_ASSIGNMENT_DELAY
pmsender_wsiM_operateD_D_IN;
if (pmsender_wsiM_pMesgCount_EN)
pmsender_wsiM_pMesgCount <= `BSV_ASSIGNMENT_DELAY
pmsender_wsiM_pMesgCount_D_IN;
if (pmsender_wsiM_peerIsReady_EN)
pmsender_wsiM_peerIsReady <= `BSV_ASSIGNMENT_DELAY
pmsender_wsiM_peerIsReady_D_IN;
if (pmsender_wsiM_reqFifo_cntr_r_EN)
pmsender_wsiM_reqFifo_cntr_r <= `BSV_ASSIGNMENT_DELAY
pmsender_wsiM_reqFifo_cntr_r_D_IN;
if (pmsender_wsiM_reqFifo_q_0_EN)
pmsender_wsiM_reqFifo_q_0 <= `BSV_ASSIGNMENT_DELAY
pmsender_wsiM_reqFifo_q_0_D_IN;
if (pmsender_wsiM_reqFifo_q_1_EN)
pmsender_wsiM_reqFifo_q_1 <= `BSV_ASSIGNMENT_DELAY
pmsender_wsiM_reqFifo_q_1_D_IN;
if (pmsender_wsiM_sThreadBusy_d_EN)
pmsender_wsiM_sThreadBusy_d <= `BSV_ASSIGNMENT_DELAY
pmsender_wsiM_sThreadBusy_d_D_IN;
if (pmsender_wsiM_tBusyCount_EN)
pmsender_wsiM_tBusyCount <= `BSV_ASSIGNMENT_DELAY
pmsender_wsiM_tBusyCount_D_IN;
if (pmsender_wsiM_trafficSticky_EN)
pmsender_wsiM_trafficSticky <= `BSV_ASSIGNMENT_DELAY
pmsender_wsiM_trafficSticky_D_IN;
end
if (pmsender_wsiM_statusR_EN)
pmsender_wsiM_statusR <= `BSV_ASSIGNMENT_DELAY
pmsender_wsiM_statusR_D_IN;
end
always@(posedge CLK or `BSV_RESET_EDGE RST_N)
if (RST_N == `BSV_RESET_VALUE)
begin
pmsender_wsiM_isReset_isInReset <= `BSV_ASSIGNMENT_DELAY 1'd1;
end
else
begin
if (pmsender_wsiM_isReset_isInReset_EN)
pmsender_wsiM_isReset_isInReset <= `BSV_ASSIGNMENT_DELAY
pmsender_wsiM_isReset_isInReset_D_IN;
end
// synopsys translate_off
`ifdef BSV_NO_INITIAL_BLOCKS
`else // not BSV_NO_INITIAL_BLOCKS
initial
begin
observer_r_mAddr = 32'hAAAAAAAA;
observer_r_mAddrSpace = 1'h0;
observer_r_mByteEn = 4'hA;
observer_r_mCmd = 3'h2;
observer_r_mCmdD = 3'h2;
observer_r_mData = 32'hAAAAAAAA;
observer_r_mFlag = 2'h2;
observer_r_mResetn = 1'h0;
observer_r_mResetnD = 1'h0;
observer_r_sData = 32'hAAAAAAAA;
observer_r_sFlag = 2'h2;
observer_r_sResp = 2'h2;
observer_r_sRespD = 2'h2;
observer_r_sThreadBusy = 1'h0;
observer_readInFlight = 1'h0;
pmsender_idx = 3'h2;
pmsender_isHead = 1'h0;
pmsender_srcTag = 8'hAA;
pmsender_wsiM_burstKind = 2'h2;
pmsender_wsiM_errorSticky = 1'h0;
pmsender_wsiM_iMesgCount = 32'hAAAAAAAA;
pmsender_wsiM_isReset_isInReset = 1'h0;
pmsender_wsiM_operateD = 1'h0;
pmsender_wsiM_pMesgCount = 32'hAAAAAAAA;
pmsender_wsiM_peerIsReady = 1'h0;
pmsender_wsiM_reqFifo_cntr_r = 2'h2;
pmsender_wsiM_reqFifo_q_0 = 61'h0AAAAAAAAAAAAAAA;
pmsender_wsiM_reqFifo_q_1 = 61'h0AAAAAAAAAAAAAAA;
pmsender_wsiM_sThreadBusy_d = 1'h0;
pmsender_wsiM_statusR = 8'hAA;
pmsender_wsiM_tBusyCount = 32'hAAAAAAAA;
pmsender_wsiM_trafficSticky = 1'h0;
end
`endif // BSV_NO_INITIAL_BLOCKS
// synopsys translate_on
// handling of system tasks
// synopsys translate_off
always@(negedge CLK)
begin
#0;
if (RST_N != `BSV_RESET_VALUE)
if (WILL_FIRE_RL_observer_reset_changed && observer_r_mResetn)
begin
v__h1590 = $time;
#0;
end
if (RST_N != `BSV_RESET_VALUE)
if (WILL_FIRE_RL_observer_reset_changed && observer_r_mResetn)
$display("[%0d]: %m: WCI reset DE-ASSERTED", v__h1590);
if (RST_N != `BSV_RESET_VALUE)
if (WILL_FIRE_RL_observer_reset_changed && !observer_r_mResetn)
begin
v__h1613 = $time;
#0;
end
if (RST_N != `BSV_RESET_VALUE)
if (WILL_FIRE_RL_observer_reset_changed && !observer_r_mResetn)
$display("[%0d]: %m: WCI reset IS-ASSERTED", v__h1613);
end
// synopsys translate_on
endmodule // mkWciMonitor
|
//Copyright 2011 Andreas Lindh
//This file is part of genMem.
//genMem is free software: you can redistribute it and/or modify
//it under the terms of the GNU Lesser General Public License as published by
//the Free Software Foundation, either version 3 of the License, or
//(at your option) any later version.
//
//genMem is distributed in the hope that it will be useful,
//but WITHOUT ANY WARRANTY; without even the implied warranty of
//MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
//GNU Lesser General Public License for more details.
//
//You should have received a copy of the GNU Lesser General Public License
//along with genMem. If not, see <http://www.gnu.org/licenses/>.
`timescale 1 ns/1 ps
module twoPortMem (
writeAddress,
writeClk,
writeEnable,
writeData,
readAddress,
readClk,
readEnable,
readData);
//user defined
parameter addresses = 32;
parameter width = 8;
parameter muxFactor = 0;
parameter writeMask = 1;
//Auto-calculated, user dont touch
localparam addressWidth =$clog2(addresses);
input [addressWidth-1:0] writeAddress;
input writeClk;
input [writeMask-1:0] writeEnable;
input [width-1:0] writeData;
input [addressWidth-1:0] readAddress;
input readClk;
input readEnable;
output [width-1:0] readData;
generate
if((addresses==0)&&(width==0))
begin
initial
begin
$display("FAIL!! :%m:Parameters, addresses and width can not be set to 0");
$stop;
end
end
`include "scriptGeneratedListOfVendorTwoPortMems.vh"
else
begin
twoPortMemSim #(.addresses (addresses),
.width (width),
.muxFactor (muxFactor),
.writeMask (writeMask)
) mem (.writeAddress(writeAddress),
.writeClk(writeClk),
.writeEnable(writeEnable),
.writeData(writeData),
.readAddress(readAddress),
.readClk(readClk),
.readEnable(readEnable),
.readData(readData));
end
endgenerate
endmodule // twoPortMem
module twoPortMemSim (
writeAddress,
writeClk,
writeEnable,
writeData,
readAddress,
readClk,
readEnable,
readData);
//user defined
parameter addresses = 32;
parameter width = 8;
parameter muxFactor = 0;
parameter writeMask = 1;
//Auto-calculated, user dont touch
localparam addressWidth =$clog2(addresses);
input [addressWidth-1:0] writeAddress;
input writeClk;
input [writeMask-1:0] writeEnable;
input [width-1:0] writeData;
input [addressWidth-1:0] readAddress;
input readClk;
input readEnable;
output [width-1:0] readData;
reg [width-1:0] mem [addresses-1:0];
reg [width-1:0] readData;
integer i;
initial
begin
$display("%m : simulation model of memory");
end
always @(posedge writeClk)
begin
if (writeEnable!=0)
begin
if(writeMask==1)
begin
mem[writeAddress] <= writeData;
end
else
begin
for(i=0; i<writeMask; i=i+1)
if(writeEnable[i]==1)
mem[writeAddress][i] <= writeData[i];
end
end
end
always @(posedge writeClk)
begin
if(readEnable)
begin
readData <= mem[readAddress];
end
end
endmodule
|
// ***************************************************************************
// ***************************************************************************
// Copyright 2011(c) Analog Devices, Inc.
//
// All rights reserved.
//
// Redistribution and use in source and binary forms, with or without modification,
// are permitted provided that the following conditions are met:
// - Redistributions of source code must retain the above copyright
// notice, this list of conditions and the following disclaimer.
// - Redistributions in binary form must reproduce the above copyright
// notice, this list of conditions and the following disclaimer in
// the documentation and/or other materials provided with the
// distribution.
// - Neither the name of Analog Devices, Inc. nor the names of its
// contributors may be used to endorse or promote products derived
// from this software without specific prior written permission.
// - The use of this software may or may not infringe the patent rights
// of one or more patent holders. This license does not release you
// from the requirement that you obtain separate licenses from these
// patent holders to use this software.
// - Use of the software either in source or binary form, must be run
// on or directly connected to an Analog Devices Inc. component.
//
// THIS SOFTWARE IS PROVIDED BY ANALOG DEVICES "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES,
// INCLUDING, BUT NOT LIMITED TO, NON-INFRINGEMENT, MERCHANTABILITY AND FITNESS FOR A
// PARTICULAR PURPOSE ARE DISCLAIMED.
//
// IN NO EVENT SHALL ANALOG DEVICES BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL,
// EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, INTELLECTUAL PROPERTY
// RIGHTS, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR
// BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT,
// STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF
// THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
// ***************************************************************************
// ***************************************************************************
// ***************************************************************************
// ***************************************************************************
// both inputs are considered unsigned 16 bits-
// ddata is delay matched generic data
`timescale 1ps/1ps
module ad_mul_u16 (
// data_p = data_a * data_b;
clk,
data_a,
data_b,
data_p,
// delay interface
ddata_in,
ddata_out);
// delayed data bus width
parameter DELAY_DATA_WIDTH = 16;
localparam DW = DELAY_DATA_WIDTH - 1;
// data_p = data_a * data_b;
input clk;
input [15:0] data_a;
input [15:0] data_b;
output [31:0] data_p;
// delay interface
input [DW:0] ddata_in;
output [DW:0] ddata_out;
// internal registers
reg [DW:0] p1_ddata = 'd0;
reg [DW:0] p2_ddata = 'd0;
reg [DW:0] ddata_out = 'd0;
// internal signals
wire [33:0] data_p_s;
// a/b reg, m-reg, p-reg delay match
always @(posedge clk) begin
p1_ddata <= ddata_in;
p2_ddata <= p1_ddata;
ddata_out <= p2_ddata;
end
assign data_p = data_p_s[31:0];
MULT_MACRO #(
.LATENCY (3),
.WIDTH_A (17),
.WIDTH_B (17))
i_mult_macro (
.CE (1'b1),
.RST (1'b0),
.CLK (clk),
.A ({1'b0, data_a}),
.B ({1'b0, data_b}),
.P (data_p_s));
endmodule
// ***************************************************************************
// ***************************************************************************
|
/*
Copyright (c) 2018 Alex Forencich
Permission is hereby granted, free of charge, to any person obtaining a copy
of this software and associated documentation files (the "Software"), to deal
in the Software without restriction, including without limitation the rights
to use, copy, modify, merge, publish, distribute, sublicense, and/or sell
copies of the Software, and to permit persons to whom the Software is
furnished to do so, subject to the following conditions:
The above copyright notice and this permission notice shall be included in
all copies or substantial portions of the Software.
THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY
FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL THE
AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM,
OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN
THE SOFTWARE.
*/
// Language: Verilog 2001
`timescale 1ns / 1ps
/*
* 10G Ethernet PHY TX
*/
module eth_phy_10g_tx #
(
parameter DATA_WIDTH = 64,
parameter CTRL_WIDTH = (DATA_WIDTH/8),
parameter HDR_WIDTH = 2,
parameter BIT_REVERSE = 0,
parameter SCRAMBLER_DISABLE = 0,
parameter PRBS31_ENABLE = 0,
parameter SERDES_PIPELINE = 0
)
(
input wire clk,
input wire rst,
/*
* XGMII interface
*/
input wire [DATA_WIDTH-1:0] xgmii_txd,
input wire [CTRL_WIDTH-1:0] xgmii_txc,
/*
* SERDES interface
*/
output wire [DATA_WIDTH-1:0] serdes_tx_data,
output wire [HDR_WIDTH-1:0] serdes_tx_hdr,
/*
* Configuration
*/
input wire tx_prbs31_enable
);
// bus width assertions
initial begin
if (DATA_WIDTH != 64) begin
$error("Error: Interface width must be 64");
$finish;
end
if (CTRL_WIDTH * 8 != DATA_WIDTH) begin
$error("Error: Interface requires byte (8-bit) granularity");
$finish;
end
if (HDR_WIDTH != 2) begin
$error("Error: HDR_WIDTH must be 2");
$finish;
end
end
wire [DATA_WIDTH-1:0] encoded_tx_data;
wire [HDR_WIDTH-1:0] encoded_tx_hdr;
xgmii_baser_enc_64 #(
.DATA_WIDTH(DATA_WIDTH),
.CTRL_WIDTH(CTRL_WIDTH),
.HDR_WIDTH(HDR_WIDTH)
)
xgmii_baser_enc_inst (
.clk(clk),
.rst(rst),
.xgmii_txd(xgmii_txd),
.xgmii_txc(xgmii_txc),
.encoded_tx_data(encoded_tx_data),
.encoded_tx_hdr(encoded_tx_hdr)
);
eth_phy_10g_tx_if #(
.DATA_WIDTH(DATA_WIDTH),
.HDR_WIDTH(HDR_WIDTH),
.BIT_REVERSE(BIT_REVERSE),
.SCRAMBLER_DISABLE(SCRAMBLER_DISABLE),
.PRBS31_ENABLE(PRBS31_ENABLE),
.SERDES_PIPELINE(SERDES_PIPELINE)
)
eth_phy_10g_tx_if_inst (
.clk(clk),
.rst(rst),
.encoded_tx_data(encoded_tx_data),
.encoded_tx_hdr(encoded_tx_hdr),
.serdes_tx_data(serdes_tx_data),
.serdes_tx_hdr(serdes_tx_hdr),
.tx_prbs31_enable(tx_prbs31_enable)
);
endmodule
|
/**
* Copyright 2020 The SkyWater PDK Authors
*
* Licensed under the Apache License, Version 2.0 (the "License");
* you may not use this file except in compliance with the License.
* You may obtain a copy of the License at
*
* https://www.apache.org/licenses/LICENSE-2.0
*
* Unless required by applicable law or agreed to in writing, software
* distributed under the License is distributed on an "AS IS" BASIS,
* WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
* See the License for the specific language governing permissions and
* limitations under the License.
*
* SPDX-License-Identifier: Apache-2.0
*/
`ifndef SKY130_FD_SC_MS__O211A_4_V
`define SKY130_FD_SC_MS__O211A_4_V
/**
* o211a: 2-input OR into first input of 3-input AND.
*
* X = ((A1 | A2) & B1 & C1)
*
* Verilog wrapper for o211a with size of 4 units.
*
* WARNING: This file is autogenerated, do not modify directly!
*/
`timescale 1ns / 1ps
`default_nettype none
`include "sky130_fd_sc_ms__o211a.v"
`ifdef USE_POWER_PINS
/*********************************************************/
`celldefine
module sky130_fd_sc_ms__o211a_4 (
X ,
A1 ,
A2 ,
B1 ,
C1 ,
VPWR,
VGND,
VPB ,
VNB
);
output X ;
input A1 ;
input A2 ;
input B1 ;
input C1 ;
input VPWR;
input VGND;
input VPB ;
input VNB ;
sky130_fd_sc_ms__o211a base (
.X(X),
.A1(A1),
.A2(A2),
.B1(B1),
.C1(C1),
.VPWR(VPWR),
.VGND(VGND),
.VPB(VPB),
.VNB(VNB)
);
endmodule
`endcelldefine
/*********************************************************/
`else // If not USE_POWER_PINS
/*********************************************************/
`celldefine
module sky130_fd_sc_ms__o211a_4 (
X ,
A1,
A2,
B1,
C1
);
output X ;
input A1;
input A2;
input B1;
input C1;
// Voltage supply signals
supply1 VPWR;
supply0 VGND;
supply1 VPB ;
supply0 VNB ;
sky130_fd_sc_ms__o211a base (
.X(X),
.A1(A1),
.A2(A2),
.B1(B1),
.C1(C1)
);
endmodule
`endcelldefine
/*********************************************************/
`endif // USE_POWER_PINS
`default_nettype wire
`endif // SKY130_FD_SC_MS__O211A_4_V
|
//////////////////////////////////////////////////////////////////////
//// ////
//// Generic Single-Port Synchronous RAM ////
//// ////
//// This file is part of memory library available from ////
//// http://www.opencores.org/cvsweb.shtml/generic_memories/ ////
//// ////
//// Description ////
//// This block is a wrapper with common single-port ////
//// synchronous memory interface for different ////
//// types of ASIC and FPGA RAMs. Beside universal memory ////
//// interface it also provides behavioral model of generic ////
//// single-port synchronous RAM. ////
//// It should be used in all OPENCORES designs that want to be ////
//// portable accross different target technologies and ////
//// independent of target memory. ////
//// ////
//// Supported ASIC RAMs are: ////
//// - Artisan Single-Port Sync RAM ////
//// - Avant! Two-Port Sync RAM (*) ////
//// - Virage Single-Port Sync RAM ////
//// - Virtual Silicon Single-Port Sync RAM ////
//// ////
//// Supported FPGA RAMs are: ////
//// - Xilinx Virtex RAMB16 ////
//// - Xilinx Virtex RAMB4 ////
//// - Altera LPM ////
//// ////
//// To Do: ////
//// - xilinx rams need external tri-state logic ////
//// - fix avant! two-port ram ////
//// - add additional RAMs ////
//// ////
//// Author(s): ////
//// - Damjan Lampret, [email protected] ////
//// ////
//////////////////////////////////////////////////////////////////////
//// ////
//// Copyright (C) 2000 Authors and OPENCORES.ORG ////
//// ////
//// This source file may be used and distributed without ////
//// restriction provided that this copyright statement is not ////
//// removed from the file and that any derivative work contains ////
//// the original copyright notice and the associated disclaimer. ////
//// ////
//// This source file is free software; you can redistribute it ////
//// and/or modify it under the terms of the GNU Lesser General ////
//// Public License as published by the Free Software Foundation; ////
//// either version 2.1 of the License, or (at your option) any ////
//// later version. ////
//// ////
//// This source is distributed in the hope that it will be ////
//// useful, but WITHOUT ANY WARRANTY; without even the implied ////
//// warranty of MERCHANTABILITY or FITNESS FOR A PARTICULAR ////
//// PURPOSE. See the GNU Lesser General Public License for more ////
//// details. ////
//// ////
//// You should have received a copy of the GNU Lesser General ////
//// Public License along with this source; if not, download it ////
//// from http://www.opencores.org/lgpl.shtml ////
//// ////
//////////////////////////////////////////////////////////////////////
//
// CVS Revision History
//
// $Log: or1200_spram_2048x8.v,v $
// Revision 1.1 2006-12-21 16:46:58 vak
// Initial revision imported from
// http://www.opencores.org/cvsget.cgi/or1k/orp/orp_soc/rtl/verilog.
//
// Revision 1.9 2005/10/19 11:37:56 jcastillo
// Added support for RAMB16 Xilinx4/Spartan3 primitives
//
// Revision 1.8 2004/06/08 18:15:32 lampret
// Changed behavior of the simulation generic models
//
// Revision 1.7 2004/04/05 08:29:57 lampret
// Merged branch_qmem into main tree.
//
// Revision 1.3.4.1 2003/12/09 11:46:48 simons
// Mbist nameing changed, Artisan ram instance signal names fixed, some synthesis waning fixed.
//
// Revision 1.3 2003/04/07 01:19:07 lampret
// Added Altera LPM RAMs. Changed generic RAM output when OE inactive.
//
// Revision 1.2 2002/10/17 20:04:40 lampret
// Added BIST scan. Special VS RAMs need to be used to implement BIST.
//
// Revision 1.1 2002/01/03 08:16:15 lampret
// New prefixes for RTL files, prefixed module names. Updated cache controllers and MMUs.
//
// Revision 1.8 2001/11/02 18:57:14 lampret
// Modified virtual silicon instantiations.
//
// Revision 1.7 2001/10/21 17:57:16 lampret
// Removed params from generic_XX.v. Added translate_off/on in sprs.v and id.v. Removed spr_addr from dc.v and ic.v. Fixed CR+LF.
//
// Revision 1.6 2001/10/14 13:12:09 lampret
// MP3 version.
//
// Revision 1.1.1.1 2001/10/06 10:18:36 igorm
// no message
//
// Revision 1.1 2001/08/09 13:39:33 lampret
// Major clean-up.
//
// Revision 1.2 2001/07/30 05:38:02 lampret
// Adding empty directories required by HDL coding guidelines
//
//
// synopsys translate_off
`include "timescale.v"
// synopsys translate_on
`include "or1200_defines.v"
module or1200_spram_2048x8(
`ifdef OR1200_BIST
// RAM BIST
mbist_si_i, mbist_so_o, mbist_ctrl_i,
`endif
// Generic synchronous single-port RAM interface
clk, rst, ce, we, oe, addr, di, doq
);
//
// Default address and data buses width
//
parameter aw = 11;
parameter dw = 8;
`ifdef OR1200_BIST
//
// RAM BIST
//
input mbist_si_i;
input [`OR1200_MBIST_CTRL_WIDTH - 1:0] mbist_ctrl_i;
output mbist_so_o;
`endif
//
// Generic synchronous single-port RAM interface
//
input clk; // Clock
input rst; // Reset
input ce; // Chip enable input
input we; // Write enable input
input oe; // Output enable input
input [aw-1:0] addr; // address bus inputs
input [dw-1:0] di; // input data bus
output [dw-1:0] doq; // output data bus
//
// Internal wires and registers
//
`ifdef OR1200_ARTISAN_SSP
`else
`ifdef OR1200_VIRTUALSILICON_SSP
`else
`ifdef OR1200_BIST
assign mbist_so_o = mbist_si_i;
`endif
`endif
`endif
`ifdef OR1200_ARTISAN_SSP
//
// Instantiation of ASIC memory:
//
// Artisan Synchronous Single-Port RAM (ra1sh)
//
`ifdef UNUSED
art_hssp_2048x8 #(dw, 1<<aw, aw) artisan_ssp(
`else
`ifdef OR1200_BIST
art_hssp_2048x8_bist artisan_ssp(
`else
art_hssp_2048x8 artisan_ssp(
`endif
`endif
`ifdef OR1200_BIST
// RAM BIST
.mbist_si_i(mbist_si_i),
.mbist_so_o(mbist_so_o),
.mbist_ctrl_i(mbist_ctrl_i),
`endif
.CLK(clk),
.CEN(~ce),
.WEN(~we),
.A(addr),
.D(di),
.OEN(~oe),
.Q(doq)
);
`else
`ifdef OR1200_AVANT_ATP
//
// Instantiation of ASIC memory:
//
// Avant! Asynchronous Two-Port RAM
//
avant_atp avant_atp(
.web(~we),
.reb(),
.oeb(~oe),
.rcsb(),
.wcsb(),
.ra(addr),
.wa(addr),
.di(di),
.doq(doq)
);
`else
`ifdef OR1200_VIRAGE_SSP
//
// Instantiation of ASIC memory:
//
// Virage Synchronous 1-port R/W RAM
//
virage_ssp virage_ssp(
.clk(clk),
.adr(addr),
.d(di),
.we(we),
.oe(oe),
.me(ce),
.q(doq)
);
`else
`ifdef OR1200_VIRTUALSILICON_SSP
//
// Instantiation of ASIC memory:
//
// Virtual Silicon Single-Port Synchronous SRAM
//
`ifdef UNUSED
vs_hdsp_2048x8 #(1<<aw, aw-1, dw-1) vs_ssp(
`else
`ifdef OR1200_BIST
vs_hdsp_2048x8_bist vs_ssp(
`else
vs_hdsp_2048x8 vs_ssp(
`endif
`endif
`ifdef OR1200_BIST
// RAM BIST
.mbist_si_i(mbist_si_i),
.mbist_so_o(mbist_so_o),
.mbist_ctrl_i(mbist_ctrl_i),
`endif
.CK(clk),
.ADR(addr),
.DI(di),
.WEN(~we),
.CEN(~ce),
.OEN(~oe),
.DOUT(doq)
);
`else
`ifdef OR1200_XILINX_RAMB4
//
// Instantiation of FPGA memory:
//
// Virtex/Spartan2
//
//
// Block 0
//
RAMB4_S2 ramb4_s2_0(
.CLK(clk),
.RST(rst),
.ADDR(addr),
.DI(di[1:0]),
.EN(ce),
.WE(we),
.DO(doq[1:0])
);
//
// Block 1
//
RAMB4_S2 ramb4_s2_1(
.CLK(clk),
.RST(rst),
.ADDR(addr),
.DI(di[3:2]),
.EN(ce),
.WE(we),
.DO(doq[3:2])
);
//
// Block 2
//
RAMB4_S2 ramb4_s2_2(
.CLK(clk),
.RST(rst),
.ADDR(addr),
.DI(di[5:4]),
.EN(ce),
.WE(we),
.DO(doq[5:4])
);
//
// Block 3
//
RAMB4_S2 ramb4_s2_3(
.CLK(clk),
.RST(rst),
.ADDR(addr),
.DI(di[7:6]),
.EN(ce),
.WE(we),
.DO(doq[7:6])
);
`else
`ifdef OR1200_XILINX_RAMB16
//
// Instantiation of FPGA memory:
//
// Virtex4/Spartan3E
//
// Added By Nir Mor
//
RAMB16_S9 ramb16_s9(
.CLK(clk),
.SSR(rst),
.ADDR(addr),
.DI(di),
.DIP(1'b0),
.EN(ce),
.WE(we),
.DO(doq),
.DOP()
);
`else
`ifdef OR1200_ALTERA_LPM
//
// Instantiation of FPGA memory:
//
// Altera LPM
//
// Added By Jamil Khatib
//
wire wr;
assign wr = ce & we;
initial $display("Using Altera LPM.");
lpm_ram_dq lpm_ram_dq_component (
.address(addr),
.inclock(clk),
.outclock(clk),
.data(di),
.we(wr),
.q(doq)
);
defparam lpm_ram_dq_component.lpm_width = dw,
lpm_ram_dq_component.lpm_widthad = aw,
lpm_ram_dq_component.lpm_indata = "REGISTERED",
lpm_ram_dq_component.lpm_address_control = "REGISTERED",
lpm_ram_dq_component.lpm_outdata = "UNREGISTERED",
lpm_ram_dq_component.lpm_hint = "USE_EAB=ON";
// examplar attribute lpm_ram_dq_component NOOPT TRUE
`else
//
// Generic single-port synchronous RAM model
//
//
// Generic RAM's registers and wires
//
reg [dw-1:0] mem [(1<<aw)-1:0]; // RAM content
reg [aw-1:0] addr_reg; // RAM address register
//
// Data output drivers
//
assign doq = (oe) ? mem[addr_reg] : {dw{1'b0}};
//
// RAM address register
//
always @(posedge clk or posedge rst)
if (rst)
addr_reg <= #1 {aw{1'b0}};
else if (ce)
addr_reg <= #1 addr;
//
// RAM write
//
always @(posedge clk)
if (ce && we)
mem[addr] <= #1 di;
`endif // !OR1200_ALTERA_LPM
`endif // !OR1200_XILINX_RAMB16
`endif // !OR1200_XILINX_RAMB4
`endif // !OR1200_VIRTUALSILICON_SSP
`endif // !OR1200_VIRAGE_SSP
`endif // !OR1200_AVANT_ATP
`endif // !OR1200_ARTISAN_SSP
endmodule
|
module SDRAM_Controller(
input clk50mhz, // Clock 50MHz
input reset, // System reset
inout [15:0] DRAM_DQ, // SDRAM Data bus 16 Bits
output reg[11:0] DRAM_ADDR, // SDRAM Address bus 12 Bits
output DRAM_LDQM, // SDRAM Low-byte Data Mask
output DRAM_UDQM, // SDRAM High-byte Data Mask
output reg DRAM_WE_N, // SDRAM Write Enable
output reg DRAM_CAS_N, // SDRAM Column Address Strobe
output reg DRAM_RAS_N, // SDRAM Row Address Strobe
output DRAM_CS_N, // SDRAM Chip Select
output DRAM_BA_0, // SDRAM Bank Address 0
output DRAM_BA_1, // SDRAM Bank Address 0
input [21:0] iaddr,
input [15:0] idata,
input rd,
input we_n,
output reg [15:0] odata
);
parameter ST_RESET0 = 4'd0;
parameter ST_RESET1 = 4'd1;
parameter ST_IDLE = 4'd2;
parameter ST_RAS0 = 4'd3;
parameter ST_RAS1 = 4'd4;
parameter ST_READ0 = 4'd5;
parameter ST_READ1 = 4'd6;
parameter ST_READ2 = 4'd7;
parameter ST_WRITE0 = 4'd8;
parameter ST_WRITE1 = 4'd9;
parameter ST_WRITE2 = 4'd10;
parameter ST_REFRESH0 = 4'd11;
parameter ST_REFRESH1 = 4'd12;
reg[3:0] state;
reg[9:0] refreshcnt;
reg[21:0] addr;
reg[15:0] data;
reg refreshflg,exrd,exwen;
assign DRAM_DQ = state == ST_WRITE0 ? data : 16'bZZZZZZZZZZZZZZZZ;
assign DRAM_LDQM = 0;
assign DRAM_UDQM = 0;
assign DRAM_CS_N = reset;
assign DRAM_BA_0 = addr[20];
assign DRAM_BA_1 = addr[21];
always @(*) begin
case (state)
ST_RESET0: DRAM_ADDR = 12'b100000;
ST_RAS0: DRAM_ADDR = addr[19:8];
default: DRAM_ADDR = {4'b0100,addr[7:0]};
endcase
case (state)
ST_RESET0: {DRAM_RAS_N,DRAM_CAS_N,DRAM_WE_N} = 3'b000;
ST_RAS0: {DRAM_RAS_N,DRAM_CAS_N,DRAM_WE_N} = 3'b011;
ST_READ0: {DRAM_RAS_N,DRAM_CAS_N,DRAM_WE_N} = 3'b101;
ST_WRITE0: {DRAM_RAS_N,DRAM_CAS_N,DRAM_WE_N} = 3'b100;
ST_REFRESH0: {DRAM_RAS_N,DRAM_CAS_N,DRAM_WE_N} = 3'b001;
default: {DRAM_RAS_N,DRAM_CAS_N,DRAM_WE_N} = 3'b111;
endcase
end
always @(posedge clk50mhz) begin
refreshcnt <= refreshcnt + 10'b1;
if (reset) begin
state <= ST_RESET0; exrd <= 0; exwen <= 1'b1;
end else begin
case (state)
ST_RESET0: state <= ST_RESET1;
ST_RESET1: state <= ST_IDLE;
ST_IDLE: if (refreshcnt[9]!=refreshflg) state <= ST_REFRESH0; else begin
exrd <= rd; exwen <= we_n; addr <= iaddr; data <= idata;
casex ({rd,exrd,we_n,exwen})
4'b1011: state <= ST_RAS0;
4'b0001: state <= ST_RAS0;
default: state <= ST_IDLE;
endcase
end
ST_RAS0: state <= ST_RAS1;
ST_RAS1:
casex ({exrd,exwen})
2'b11: state <= ST_READ0;
2'b00: state <= ST_WRITE0;
default: state <= ST_IDLE;
endcase
ST_READ0: state <= ST_READ1;
ST_READ1: state <= ST_READ2;
ST_READ2: {state,odata} <= {ST_IDLE,DRAM_DQ};
ST_WRITE0: state <= ST_WRITE1;
ST_WRITE1: state <= ST_WRITE2;
ST_WRITE2: state <= ST_IDLE;
ST_REFRESH0: {state,refreshflg} <= {ST_REFRESH1,refreshcnt[9]};
ST_REFRESH1: state <= ST_IDLE;
default: state <= ST_IDLE;
endcase
end
end
endmodule
|
module MemoryArbitrator(input MemoryUseOne, //1
input MemoryWriteOne,
input [15:0] MemoryAdrOne,
input [15:0] MemoryWriteDataOne,
input MemoryUseTwo, //2
input MemoryWriteTwo,
input [15:0] MemoryAdrTwo,
input [15:0] MemoryWriteDataTwo,
input MemoryUseThree, //3
input MemoryWriteThree,
input [15:0] MemoryAdrThree,
input [15:0] MemoryWriteDataThree,
input MemoryUseFour, //4
input MemoryWriteFour,
input [15:0] MemoryAdrFour,
input [15:0] MemoryWriteDataFour,
output StoleOne,
output StoleTwo,
output StoleThree,
output StoleFour,
output MemoryWriteEnable,
output [15:0] MemoryWriteAdrOut,
output [15:0] MemoryWriteDataOut);
reg MemWrEn;
reg [15:0] MemAdr, MemDar;
function MoreTwo(input A, B, C, D);
Exclusive = (A & B) | (A & C) | (A & D) | (B & C) | (B & D) | (C & D);
endfunction // MoreTwo
always @*
if ( (MemoryUseOne | MemoryUseTwo | MemoryUseThree | MemoryUseFour)
&& !MoreTwo(MemoryUseOne, MemoryUseTwo, MemoryUseThree, MemoryUseFour))
|
/**
* bsg_cache_to_test_dram_rx.v
*
*/
`include "bsg_defines.v"
module bsg_cache_to_test_dram_rx
#(parameter `BSG_INV_PARAM(num_cache_p)
, parameter `BSG_INV_PARAM(data_width_p)
, parameter `BSG_INV_PARAM(dma_data_width_p)
, parameter `BSG_INV_PARAM(block_size_in_words_p)
, parameter `BSG_INV_PARAM(dram_data_width_p)
, parameter `BSG_INV_PARAM(dram_channel_addr_width_p)
, parameter lg_num_cache_lp=`BSG_SAFE_CLOG2(num_cache_p)
, parameter num_req_lp = (block_size_in_words_p*data_width_p/dram_data_width_p)
)
(
input core_clk_i
, input core_reset_i
, output logic [num_cache_p-1:0][dma_data_width_p-1:0] dma_data_o
, output logic [num_cache_p-1:0] dma_data_v_o
, input [num_cache_p-1:0] dma_data_ready_i
, input dram_clk_i
, input dram_reset_i
, input dram_data_v_i
, input [dram_data_width_p-1:0] dram_data_i
, input [dram_channel_addr_width_p-1:0] dram_ch_addr_i
);
// ch_addr CDC
//
logic ch_addr_afifo_full;
logic ch_addr_afifo_deq;
logic [dram_channel_addr_width_p-1:0] ch_addr_lo;
logic ch_addr_v_lo;
bsg_async_fifo #(
.lg_size_p(`BSG_SAFE_CLOG2(`BSG_MAX(num_req_lp*num_cache_p,4)))
,.width_p(dram_channel_addr_width_p)
) ch_addr_afifo (
.w_clk_i(dram_clk_i)
,.w_reset_i(dram_reset_i)
,.w_enq_i(dram_data_v_i)
,.w_data_i(dram_ch_addr_i)
,.w_full_o(ch_addr_afifo_full)
,.r_clk_i(core_clk_i)
,.r_reset_i(core_reset_i)
,.r_deq_i(ch_addr_afifo_deq)
,.r_data_o(ch_addr_lo)
,.r_valid_o(ch_addr_v_lo)
);
// data CDC
//
logic data_afifo_full;
logic data_afifo_deq;
logic [dram_data_width_p-1:0] dram_data_lo;
logic dram_data_v_lo;
bsg_async_fifo #(
.lg_size_p(`BSG_SAFE_CLOG2(`BSG_MAX(num_req_lp*num_cache_p,4)))
,.width_p(dram_data_width_p)
) data_afifo (
.w_clk_i(dram_clk_i)
,.w_reset_i(dram_reset_i)
,.w_enq_i(dram_data_v_i)
,.w_data_i(dram_data_i)
,.w_full_o(data_afifo_full)
,.r_clk_i(core_clk_i)
,.r_reset_i(core_reset_i)
,.r_deq_i(data_afifo_deq)
,.r_data_o(dram_data_lo)
,.r_valid_o(dram_data_v_lo)
);
// reorder buffer
//
logic [num_cache_p-1:0] reorder_v_li;
for (genvar i = 0; i < num_cache_p; i++) begin: re
bsg_cache_to_test_dram_rx_reorder #(
.data_width_p(data_width_p)
,.dma_data_width_p(dma_data_width_p)
,.block_size_in_words_p(block_size_in_words_p)
,.dram_data_width_p(dram_data_width_p)
,.dram_channel_addr_width_p(dram_channel_addr_width_p)
) reorder0 (
.core_clk_i(core_clk_i)
,.core_reset_i(core_reset_i)
,.dram_v_i(reorder_v_li[i])
,.dram_data_i(dram_data_lo)
,.dram_ch_addr_i(ch_addr_lo)
,.dma_data_o(dma_data_o[i])
,.dma_data_v_o(dma_data_v_o[i])
,.dma_data_ready_i(dma_data_ready_i[i])
);
end
// using the ch address, forward the data to the correct cache.
logic [lg_num_cache_lp-1:0] cache_id;
if (num_cache_p == 1) begin
assign cache_id = 1'b0;
end
else begin
assign cache_id = ch_addr_lo[dram_channel_addr_width_p-1-:lg_num_cache_lp];
end
bsg_decode_with_v #(
.num_out_p(num_cache_p)
) demux0 (
.i(cache_id)
,.v_i(ch_addr_v_lo & dram_data_v_lo)
,.o(reorder_v_li)
);
assign data_afifo_deq = ch_addr_v_lo & dram_data_v_lo;
assign ch_addr_afifo_deq = ch_addr_v_lo & dram_data_v_lo;
// synopsys translate_off
always_ff @ (negedge dram_clk_i) begin
if (~dram_reset_i & dram_data_v_i) begin
assert(~data_afifo_full) else $fatal("data async_fifo full!");
assert(~ch_addr_afifo_full) else $fatal("ch_addr async_fifo full!");
end
end
// synopsys translate_on
endmodule
`BSG_ABSTRACT_MODULE(bsg_cache_to_test_dram_rx)
|
module ITU_656_Decoder( // TV Decoder Input
iTD_DATA,
// Position Output
oTV_X,
oTV_Y,
oTV_Cont,
// YUV 4:2:2 Output
oYCbCr,
oDVAL,
// Control Signals
iSwap_CbCr,
iSkip,
iRST_N,
iCLK_27 );
input [7:0] iTD_DATA;
input iSwap_CbCr;
input iSkip;
input iRST_N;
input iCLK_27;
output [15:0] oYCbCr;
output [9:0] oTV_X;
output [9:0] oTV_Y;
output [31:0] oTV_Cont;
output oDVAL;
// For detection
reg [23:0] Window; // Sliding window register
reg [17:0] Cont; // Counter
reg Active_Video;
reg Start;
reg Data_Valid;
reg Pre_Field;
reg Field;
wire SAV;
reg FVAL;
reg [9:0] TV_Y;
reg [31:0] Data_Cont;
// For ITU-R 656 to ITU-R 601
reg [7:0] Cb;
reg [7:0] Cr;
reg [15:0] YCbCr;
assign oTV_X = Cont>>1;
assign oTV_Y = TV_Y;
assign oYCbCr = YCbCr;
assign oDVAL = Data_Valid;
assign SAV = (Window==24'hFF0000)&(iTD_DATA[4]==1'b0);
assign oTV_Cont= Data_Cont;
always@(posedge iCLK_27 or negedge iRST_N)
begin
if(!iRST_N)
begin
// Register initial
Active_Video<= 1'b0;
Start <= 1'b0;
Data_Valid <= 1'b0;
Pre_Field <= 1'b0;
Field <= 1'b0;
Window <= 24'h0;
Cont <= 18'h0;
Cb <= 8'h0;
Cr <= 8'h0;
YCbCr <= 16'h0;
FVAL <= 1'b0;
TV_Y <= 10'h0;
Data_Cont <= 32'h0;
end
else
begin
// Sliding window
Window <= {Window[15:0],iTD_DATA};
// Active data counter
if(SAV)
Cont <= 18'h0;
else if(Cont<1440)
Cont <= Cont+1'b1;
// Check the video data is active?
if(SAV)
Active_Video<= 1'b1;
else if(Cont==1440)
Active_Video<= 1'b0;
// Is frame start?
Pre_Field <= Field;
if({Pre_Field,Field}==2'b10)
Start <= 1'b1;
// Field and frame valid check
if(Window==24'hFF0000)
begin
FVAL <= !iTD_DATA[5];
Field <= iTD_DATA[6];
end
// ITU-R 656 to ITU-R 601
if(iSwap_CbCr)
begin
case(Cont[1:0]) // Swap
0: Cb <= iTD_DATA;
1: YCbCr <= {iTD_DATA,Cr};
2: Cr <= iTD_DATA;
3: YCbCr <= {iTD_DATA,Cb};
endcase
end
else
begin
case(Cont[1:0]) // Normal
0: Cb <= iTD_DATA;
1: YCbCr <= {iTD_DATA,Cb};
2: Cr <= iTD_DATA;
3: YCbCr <= {iTD_DATA,Cr};
endcase
end
// Check data valid
if( Start // Frame Start?
&& FVAL // Frame valid?
&& Active_Video // Active video?
&& Cont[0] // Complete ITU-R 601?
&& !iSkip ) // Is non-skip pixel?
Data_Valid <= 1'b1;
else
Data_Valid <= 1'b0;
// TV decoder line counter for one field
if(FVAL && SAV)
TV_Y<= TV_Y+1;
if(!FVAL)
TV_Y<= 0;
// Data counter for one field
if(!FVAL)
Data_Cont <= 0;
if(Data_Valid)
Data_Cont <= Data_Cont+1'b1;
end
end
endmodule |
/**
* Copyright 2020 The SkyWater PDK Authors
*
* Licensed under the Apache License, Version 2.0 (the "License");
* you may not use this file except in compliance with the License.
* You may obtain a copy of the License at
*
* https://www.apache.org/licenses/LICENSE-2.0
*
* Unless required by applicable law or agreed to in writing, software
* distributed under the License is distributed on an "AS IS" BASIS,
* WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
* See the License for the specific language governing permissions and
* limitations under the License.
*
* SPDX-License-Identifier: Apache-2.0
*/
`ifndef SKY130_FD_SC_LP__OR2B_TB_V
`define SKY130_FD_SC_LP__OR2B_TB_V
/**
* or2b: 2-input OR, first input inverted.
*
* Autogenerated test bench.
*
* WARNING: This file is autogenerated, do not modify directly!
*/
`timescale 1ns / 1ps
`default_nettype none
`include "sky130_fd_sc_lp__or2b.v"
module top();
// Inputs are registered
reg A;
reg B_N;
reg VPWR;
reg VGND;
reg VPB;
reg VNB;
// Outputs are wires
wire X;
initial
begin
// Initial state is x for all inputs.
A = 1'bX;
B_N = 1'bX;
VGND = 1'bX;
VNB = 1'bX;
VPB = 1'bX;
VPWR = 1'bX;
#20 A = 1'b0;
#40 B_N = 1'b0;
#60 VGND = 1'b0;
#80 VNB = 1'b0;
#100 VPB = 1'b0;
#120 VPWR = 1'b0;
#140 A = 1'b1;
#160 B_N = 1'b1;
#180 VGND = 1'b1;
#200 VNB = 1'b1;
#220 VPB = 1'b1;
#240 VPWR = 1'b1;
#260 A = 1'b0;
#280 B_N = 1'b0;
#300 VGND = 1'b0;
#320 VNB = 1'b0;
#340 VPB = 1'b0;
#360 VPWR = 1'b0;
#380 VPWR = 1'b1;
#400 VPB = 1'b1;
#420 VNB = 1'b1;
#440 VGND = 1'b1;
#460 B_N = 1'b1;
#480 A = 1'b1;
#500 VPWR = 1'bx;
#520 VPB = 1'bx;
#540 VNB = 1'bx;
#560 VGND = 1'bx;
#580 B_N = 1'bx;
#600 A = 1'bx;
end
sky130_fd_sc_lp__or2b dut (.A(A), .B_N(B_N), .VPWR(VPWR), .VGND(VGND), .VPB(VPB), .VNB(VNB), .X(X));
endmodule
`default_nettype wire
`endif // SKY130_FD_SC_LP__OR2B_TB_V
|
`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 16:07:41 01/08/2017
// Design Name:
// Module Name: Test
// Project Name:
// Target Devices:
// Tool versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//////////////////////////////////////////////////////////////////////////////////
module Test(
input clk,
input rst,
input PS2_CLK,
input PS2_DATA,
output red,
output green,
output blue,
output vsync,
output hsync
);
reg [24:0] counter;
reg timer;
reg w,s,d,up,down,left;
reg cState, nState;
reg [3:0] kCounter;
reg [21:0] kReg;
reg [7:0] kData;
wire check;
reg [10:0] x, y;
wire vis;
wire planeAb, planeBb;
wire planeAw, planeBw;
reg [10:0] planeAy, planeBy;
wire [10:0] planeAx, planeBx;
wire bA1,bA2,bA3,bA4,bA5,bA6,bA7,bA8,bA9,bA10;
wire bA11,bA12,bA13,bA14,bA15,bA16,bA17,bA18,bA19,bA20;
reg bA1_t,bA2_t,bA3_t,bA4_t,bA5_t,bA6_t,bA7_t,bA8_t,bA9_t,bA10_t;
reg bA11_t,bA12_t,bA13_t,bA14_t,bA15_t,bA16_t,bA17_t,bA18_t,bA19_t,bA20_t;
wire bB1,bB2,bB3,bB4,bB5,bB6,bB7,bB8,bB9,bB10;
wire bB11,bB12,bB13,bB14,bB15,bB16,bB17,bB18,bB19,bB20;
reg bB1_t,bB2_t,bB3_t,bB4_t,bB5_t,bB6_t,bB7_t,bB8_t,bB9_t,bB10_t;
reg bB11_t,bB12_t,bB13_t,bB14_t,bB15_t,bB16_t,bB17_t,bB18_t,bB19_t,bB20_t;
reg [5:0] bA_counter,bB_counter;
reg a, b, equ;
reg [5:0] e_counter;
reg over;
reg a_lost,b_lost,equal;
wire bAA,bBB;
wire rfdA,rfdB;
wire [3:0] aa_10,aa_1,bb_10,bb_1;
wire AA_1, AA_10, BB_1, BB_10;
always@(posedge clk or posedge rst)
begin
if(rst)over<=0;
else if(a_lost || b_lost || equal) over<=1;
else over<=over;
end
always@(posedge clk or posedge rst)
begin
if(rst)a_lost<=0;
else if (!over && (planeAw || planeAb) &&(bBB)) a_lost<=1;
else a_lost<=a_lost;
end
always@(posedge clk or posedge rst)
begin
if(rst)b_lost<=0;
else if (!over && (planeBw || planeBb) &&(bAA) ) b_lost<=1;
else b_lost<=b_lost;
end
always@(posedge clk or posedge rst)
begin
if(rst)begin e_counter<=0; equal<=0;end
else if(e_counter==52 && !over) equal<=1;
else if(bA_counter ==0 && bB_counter==0 && timer && !over) e_counter<=e_counter+1;
else begin e_counter<=e_counter; equal<=equal; end
end
div divA (
.clk(clk), // input clk
.rfd(rfdA), // output rfd
.dividend(bA_counter), // input [4 : 0] dividend
.divisor(10), // input [4 : 0] divisor
.quotient(aa_10), // output [4 : 0] quotient
.fractional(aa_1)); // output [4 : 0] fractional
div divB (
.clk(clk), // input clk
.rfd(rfdB), // output rfd
.dividend(bB_counter), // input [4 : 0] dividend
.divisor(10), // input [4 : 0] divisor
.quotient(bb_10), // output [4 : 0] quotient
.fractional(bb_1)); // output [4 : 0] fractional
planeA pA(
.clk(clk),
.rst(rst),
.poX(planeAx),
.poY(planeAy),
.x(x),
.y(y),
.wing(planeAw),
.body(planeAb)
);
planeB pB(
.clk(clk),
.rst(rst),
.poX(planeBx),
.poY(planeBy),
.x(x),
.y(y),
.wing(planeBw),
.body(planeBb)
);
number an_10(
.clk(clk),
.rst(rst),
.num(aa_10),
.x(x),
.y(y),
.poX(300),
.poY(50),
.pic(AA_10)
);
number an_1(
.clk(clk),
.rst(rst),
.num(aa_1),
.x(x),
.y(y),
.poX(310),
.poY(50),
.pic(AA_1)
);
number bn_10(
.clk(clk),
.rst(rst),
.num(bb_10),
.x(x),
.y(y),
.poX(400),
.poY(50),
.pic(BB_10)
);
number bn_1(
.clk(clk),
.rst(rst),
.num(bb_1),
.x(x),
.y(y),
.poX(410),
.poY(50),
.pic(BB_1)
);
// vis
assign vis = (x<=904) && (x>=104) && (y>=24) && (y<=624);
assign hsync = ~((x>=919) && (x<1039));
assign vsync = ~((y>=659) && (y<665));
assign bAA=bA20 ||bA19 ||bA18 ||bA17 || bA16 ||
bA15 ||bA14 ||bA13 ||bA12 || bA11 ||
bA10 || bA9 || bA8 || bA7 || bA6 ||
bA5 || bA4 || bA3 || bA2 || bA1;
assign bBB=bB20 ||bB19 ||bB18 ||bB17 || bB16 ||
bB15 ||bB14 ||bB13 ||bB12 || bB11 ||
bB10 || bB9 || bB8 || bB7 || bB6 ||
bB5 || bB4 || bB3 || bB2 || bB1;
assign red = equal? (a|equ|b): (a_lost?(a):(b_lost? b : (planeBw || planeAw)));
assign green = equal? (a|equ|b): (a_lost?(a):(b_lost? b : (vis &&
~(planeBw || planeBb || planeAw || planeAb ||
bAA||bBB||AA_1||AA_10||BB_1||BB_10
))));
assign blue = equal? (a|equ|b): (a_lost?(a):(b_lost? b : (planeBb || planeAb ||
bAA||bBB)));
parameter PERIOD = 25000000;
// counter
always@(posedge clk, posedge rst)
begin
if(rst) counter <= 0;
else begin
if(counter == PERIOD) counter <= 0;
else counter <= counter + 1;
end
end
// timer
always@(posedge clk, posedge rst)
begin
if(rst) timer <= 0;
else if(timer) timer <= 0;
else if(counter == PERIOD) timer <= 1;
else timer <= 0;
end
// plane
assign planeAx = 404;
assign planeBx = 604;
//x
always@(posedge clk ,posedge rst)
begin
if(rst)x<=0;
else begin
if(x==1039)x<=0;
else x<=x+1;
end
end
//y
always@(posedge clk ,posedge rst)
begin
if(rst)y<=0;
else begin
if(y==665) y<=0;
else if(x==1039)y<=y+1;
else y<=y;
end
end
// check
assign check = kReg[1]^kReg[2]^kReg[3]^kReg[4]^kReg[5]^kReg[6]^kReg[7]^kReg[8]^kReg[9];
always@(posedge clk)
begin
cState <= nState;
nState <= PS2_CLK;
end
// kCounter
always@(posedge clk, posedge rst)
begin
if(rst) kCounter <= 0;
else begin
if({cState,nState} == 2'b10) begin
if(kCounter == 10) kCounter <= 0;
else kCounter <= kCounter + 1;
end
else kCounter <= kCounter;
end
end
// kReg
always@(posedge clk, posedge rst)
begin
if(rst) kReg <= 0;
else begin
case({cState,nState})
2'b10:kReg<={PS2_DATA,kReg[21:1]};
default:kReg<=kReg;
endcase
end
end
// kData
always@(posedge clk, posedge rst)
begin
if(rst) kData <= 0;
else begin
if(kCounter == 0 && check == 1) begin
if(kReg[11:1] == 11'hXX) kData<=0;
else kData<=kReg[19:12];
end
else kData<=kData;
end
end
reg sig_f0;
always@(posedge clk, posedge rst)
begin
if(rst)begin
sig_f0<=0;
w<=0;s<=0;d<=0;
left<=0;up<=0;down<=0;
end
else begin
if(kData==8'hf0) sig_f0<=1;
else begin
if(sig_f0) begin
case(kData)
8'h1d:w<=1;
8'h1b:s<=1;
8'h23:d<=1;
8'h75:up<=1;
8'h6b:left<=1;
8'h72:down<=1;
endcase
sig_f0<=0;
end
else begin
sig_f0<=0;
w<=0;s<=0;d<=0;
left<=0;up<=0;down<=0;
end
end
end
end
// planeAy
always@(posedge clk, posedge rst)
begin
if(rst) planeAy <= 300;
else begin
if(w) planeAy<=(planeAy-20>24)?planeAy-20:planeAy;
else if(s)planeAy<=(planeAy+40+20<624)?planeAy+20:planeAy;
else planeAy <= planeAy;
end
end
// planeBy
always@(posedge clk, posedge rst)
begin
if(rst) planeBy <= 300;
else begin
if(up) planeBy<=(planeBy-20>24)?planeBy-20:planeBy;
else if(down)planeBy<=(planeBy+40+20<624)?planeBy+20:planeBy;
else planeBy <= planeBy;
end
end
//bACounter
always@(posedge clk, posedge rst)
begin
if(rst)bA_counter<=20;
else if(d && bA_counter)bA_counter<=bA_counter-1;
else bA_counter<=bA_counter;
end
//bBCounter
always@(posedge clk, posedge rst)
begin
if(rst)bB_counter<=20;
else if(left && bB_counter)bB_counter<=bB_counter-1;
else bB_counter<=bB_counter;
end
//trigger
always@(posedge clk, posedge rst)
begin
if(rst) begin
bA1_t<=0;bA2_t<=0;bA3_t<=0;bA4_t<=0;bA5_t<=0;bA6_t<=0;
bA7_t<=0;bA8_t<=0;bA9_t<=0;bA10_t<=0;bA11_t<=11;bA12_t<=0;
bA13_t<=0;bA14_t<=0;bA15_t<=0;bA16_t<=0;bA17_t<=0;bA18_t<=0;
bA19_t<=0;bA20_t<=0;
end
else begin
if(d)begin
case(bA_counter)
20:bA20_t<=1;
19:bA19_t<=1;
18:bA18_t<=1;
17:bA17_t<=1;
16:bA16_t<=1;
15:bA15_t<=1;
14:bA14_t<=1;
13:bA13_t<=1;
12:bA12_t<=1;
11:bA11_t<=1;
10:bA10_t<=1;
9:bA9_t<=1;
8:bA8_t<=1;
7:bA7_t<=1;
6:bA6_t<=1;
5:bA5_t<=1;
4:bA4_t<=1;
3:bA3_t<=1;
2:bA2_t<=1;
1:bA1_t<=1;
default:begin
bA1_t<=0;bA2_t<=0;bA3_t<=0;bA4_t<=0;bA5_t<=0;bA6_t<=0;
bA7_t<=0;bA8_t<=0;bA9_t<=0;bA10_t<=0;bA11_t<=11;bA12_t<=0;
bA13_t<=0;bA14_t<=0;bA15_t<=0;bA16_t<=0;bA17_t<=0;bA18_t<=0;
bA19_t<=0;bA20_t<=0;
end
endcase
end
else begin
bA1_t<=0;bA2_t<=0;bA3_t<=0;bA4_t<=0;bA5_t<=0;bA6_t<=0;
bA7_t<=0;bA8_t<=0;bA9_t<=0;bA10_t<=0;bA11_t<=11;bA12_t<=0;
bA13_t<=0;bA14_t<=0;bA15_t<=0;bA16_t<=0;bA17_t<=0;bA18_t<=0;
bA19_t<=0;bA20_t<=0;
end
end
end
//trigger
always@(posedge clk, posedge rst)
begin
if(rst) begin
bB1_t<=0;bB2_t<=0;bB3_t<=0;bB4_t<=0;bB5_t<=0;bB6_t<=0;
bB7_t<=0;bB8_t<=0;bB9_t<=0;bB10_t<=0;bB11_t<=11;bB12_t<=0;
bB13_t<=0;bB14_t<=0;bB15_t<=0;bB16_t<=0;bB17_t<=0;bB18_t<=0;
bB19_t<=0;bB20_t<=0;
end
else begin
if(left)begin
case(bB_counter)
20:bB20_t<=1;
19:bB19_t<=1;
18:bB18_t<=1;
17:bB17_t<=1;
16:bB16_t<=1;
15:bB15_t<=1;
14:bB14_t<=1;
13:bB13_t<=1;
12:bB12_t<=1;
11:bB11_t<=1;
10:bB10_t<=1;
9:bB9_t<=1;
8:bB8_t<=1;
7:bB7_t<=1;
6:bB6_t<=1;
5:bB5_t<=1;
4:bB4_t<=1;
3:bB3_t<=1;
2:bB2_t<=1;
1:bB1_t<=1;
default:begin
bB1_t<=0;bB2_t<=0;bB3_t<=0;bB4_t<=0;bB5_t<=0;bB6_t<=0;
bB7_t<=0;bB8_t<=0;bB9_t<=0;bB10_t<=0;bB11_t<=11;bB12_t<=0;
bB13_t<=0;bB14_t<=0;bB15_t<=0;bB16_t<=0;bB17_t<=0;bB18_t<=0;
bB19_t<=0;bB20_t<=0;
end
endcase
end
else begin
bB1_t<=0;bB2_t<=0;bB3_t<=0;bB4_t<=0;bB5_t<=0;bB6_t<=0;
bB7_t<=0;bB8_t<=0;bB9_t<=0;bB10_t<=0;bB11_t<=11;bB12_t<=0;
bB13_t<=0;bB14_t<=0;bB15_t<=0;bB16_t<=0;bB17_t<=0;bB18_t<=0;
bB19_t<=0;bB20_t<=0;
end
end
end
bullet bA1_m(
.clk(clk),.rst(rst),.x(x),.y(y),.poX(planeAx),.poY(planeAy),
.trigger(bA1_t),.timer(timer),.d(1),.bullet(bA1)
);
bullet bA2_m(
.clk(clk),.rst(rst),.x(x),.y(y),.poX(planeAx),.poY(planeAy),
.trigger(bA2_t),.timer(timer),.d(1),.bullet(bA2)
);bullet bA3_m(
.clk(clk),.rst(rst),.x(x),.y(y),.poX(planeAx),.poY(planeAy),
.trigger(bA3_t),.timer(timer),.d(1),.bullet(bA3)
);bullet bA4_m(
.clk(clk),.rst(rst),.x(x),.y(y),.poX(planeAx),.poY(planeAy),
.trigger(bA4_t),.timer(timer),.d(1),.bullet(bA4)
);bullet bA5_m(
.clk(clk),.rst(rst),.x(x),.y(y),.poX(planeAx),.poY(planeAy),
.trigger(bA5_t),.timer(timer),.d(1),.bullet(bA5)
);bullet bA6_m(
.clk(clk),.rst(rst),.x(x),.y(y),.poX(planeAx),.poY(planeAy),
.trigger(bA6_t),.timer(timer),.d(1),.bullet(bA6)
);bullet bA7_m(
.clk(clk),.rst(rst),.x(x),.y(y),.poX(planeAx),.poY(planeAy),
.trigger(bA7_t),.timer(timer),.d(1),.bullet(bA7)
);bullet bA8_m(
.clk(clk),.rst(rst),.x(x),.y(y),.poX(planeAx),.poY(planeAy),
.trigger(bA8_t),.timer(timer),.d(1),.bullet(bA8)
);bullet bA9_m(
.clk(clk),.rst(rst),.x(x),.y(y),.poX(planeAx),.poY(planeAy),
.trigger(bA9_t),.timer(timer),.d(1),.bullet(bA9)
);bullet bA10_m(
.clk(clk),.rst(rst),.x(x),.y(y),.poX(planeAx),.poY(planeAy),
.trigger(bA10_t),.timer(timer),.d(1),.bullet(bA10)
);bullet bA11_m(
.clk(clk),.rst(rst),.x(x),.y(y),.poX(planeAx),.poY(planeAy),
.trigger(bA11_t),.timer(timer),.d(1),.bullet(bA11)
);bullet bA12_m(
.clk(clk),.rst(rst),.x(x),.y(y),.poX(planeAx),.poY(planeAy),
.trigger(bA12_t),.timer(timer),.d(1),.bullet(bA12)
);bullet bA13_m(
.clk(clk),.rst(rst),.x(x),.y(y),.poX(planeAx),.poY(planeAy),
.trigger(bA13_t),.timer(timer),.d(1),.bullet(bA13)
);bullet bA14_m(
.clk(clk),.rst(rst),.x(x),.y(y),.poX(planeAx),.poY(planeAy),
.trigger(bA14_t),.timer(timer),.d(1),.bullet(bA14)
);bullet bA15_m(
.clk(clk),.rst(rst),.x(x),.y(y),.poX(planeAx),.poY(planeAy),
.trigger(bA15_t),.timer(timer),.d(1),.bullet(bA15)
);bullet bA16_m(
.clk(clk),.rst(rst),.x(x),.y(y),.poX(planeAx),.poY(planeAy),
.trigger(bA16_t),.timer(timer),.d(1),.bullet(bA16)
);bullet bA17_m(
.clk(clk),.rst(rst),.x(x),.y(y),.poX(planeAx),.poY(planeAy),
.trigger(bA17_t),.timer(timer),.d(1),.bullet(bA17)
);bullet bA18_m(
.clk(clk),.rst(rst),.x(x),.y(y),.poX(planeAx),.poY(planeAy),
.trigger(bA18_t),.timer(timer),.d(1),.bullet(bA18)
);bullet bA19_m(
.clk(clk),.rst(rst),.x(x),.y(y),.poX(planeAx),.poY(planeAy),
.trigger(bA19_t),.timer(timer),.d(1),.bullet(bA19)
);bullet bA20_m(
.clk(clk),.rst(rst),.x(x),.y(y),.poX(planeAx),.poY(planeAy),
.trigger(bA20_t),.timer(timer),.d(1),.bullet(bA20)
);
bullet bB1_m(
.clk(clk),.rst(rst),.x(x),.y(y),.poX(planeBx),.poY(planeBy),
.trigger(bB1_t),.timer(timer),.d(0),.bullet(bB1)
);
bullet bB2_m(
.clk(clk),.rst(rst),.x(x),.y(y),.poX(planeBx),.poY(planeBy),
.trigger(bB2_t),.timer(timer),.d(0),.bullet(bB2)
);bullet bB3_m(
.clk(clk),.rst(rst),.x(x),.y(y),.poX(planeBx),.poY(planeBy),
.trigger(bB3_t),.timer(timer),.d(0),.bullet(bB3)
);bullet bB4_m(
.clk(clk),.rst(rst),.x(x),.y(y),.poX(planeBx),.poY(planeBy),
.trigger(bB4_t),.timer(timer),.d(0),.bullet(bB4)
);bullet bB5_m(
.clk(clk),.rst(rst),.x(x),.y(y),.poX(planeBx),.poY(planeBy),
.trigger(bB5_t),.timer(timer),.d(0),.bullet(bB5)
);bullet bB6_m(
.clk(clk),.rst(rst),.x(x),.y(y),.poX(planeBx),.poY(planeBy),
.trigger(bB6_t),.timer(timer),.d(0),.bullet(bB6)
);bullet bB7_m(
.clk(clk),.rst(rst),.x(x),.y(y),.poX(planeBx),.poY(planeBy),
.trigger(bB7_t),.timer(timer),.d(0),.bullet(bB7)
);bullet bB8_m(
.clk(clk),.rst(rst),.x(x),.y(y),.poX(planeBx),.poY(planeBy),
.trigger(bB8_t),.timer(timer),.d(0),.bullet(bB8)
);bullet bB9_m(
.clk(clk),.rst(rst),.x(x),.y(y),.poX(planeBx),.poY(planeBy),
.trigger(bB9_t),.timer(timer),.d(0),.bullet(bB9)
);bullet bB10_m(
.clk(clk),.rst(rst),.x(x),.y(y),.poX(planeBx),.poY(planeBy),
.trigger(bB10_t),.timer(timer),.d(0),.bullet(bB10)
);bullet bB11_m(
.clk(clk),.rst(rst),.x(x),.y(y),.poX(planeBx),.poY(planeBy),
.trigger(bB11_t),.timer(timer),.d(0),.bullet(bB11)
);bullet bB12_m(
.clk(clk),.rst(rst),.x(x),.y(y),.poX(planeBx),.poY(planeBy),
.trigger(bB12_t),.timer(timer),.d(0),.bullet(bB12)
);bullet bB13_m(
.clk(clk),.rst(rst),.x(x),.y(y),.poX(planeBx),.poY(planeBy),
.trigger(bB13_t),.timer(timer),.d(0),.bullet(bB13)
);bullet bB14_m(
.clk(clk),.rst(rst),.x(x),.y(y),.poX(planeBx),.poY(planeBy),
.trigger(bB14_t),.timer(timer),.d(0),.bullet(bB14)
);bullet bB15_m(
.clk(clk),.rst(rst),.x(x),.y(y),.poX(planeBx),.poY(planeBy),
.trigger(bB15_t),.timer(timer),.d(0),.bullet(bB15)
);bullet bB16_m(
.clk(clk),.rst(rst),.x(x),.y(y),.poX(planeBx),.poY(planeBy),
.trigger(bB16_t),.timer(timer),.d(0),.bullet(bB16)
);bullet bB17_m(
.clk(clk),.rst(rst),.x(x),.y(y),.poX(planeBx),.poY(planeBy),
.trigger(bB17_t),.timer(timer),.d(0),.bullet(bB17)
);bullet bB18_m(
.clk(clk),.rst(rst),.x(x),.y(y),.poX(planeBx),.poY(planeBy),
.trigger(bB18_t),.timer(timer),.d(0),.bullet(bB18)
);bullet bB19_m(
.clk(clk),.rst(rst),.x(x),.y(y),.poX(planeBx),.poY(planeBy),
.trigger(bB19_t),.timer(timer),.d(0),.bullet(bB19)
);bullet bB20_m(
.clk(clk),.rst(rst),.x(x),.y(y),.poX(planeBx),.poY(planeBy),
.trigger(bB20_t),.timer(timer),.d(0),.bullet(bB20)
);
wire [6:0] a0, a1, a2, a3, a4, a5, a6;
wire [6:0] b0, b1, b2, b3, b4, b5, b6;
wire [6:0] e0, e1, e2, e3, e4, e5, e6;
assign a0 = 8;
assign a1 = 20;
assign a2 = 34;
assign a3 = 65;
assign a4 = 127;
assign a5 = 65;
assign a6 = 65;
assign b0 = 60;
assign b1 = 34;
assign b2 = 36;
assign b3 = 62;
assign b4 = 35;
assign b5 = 35;
assign b6 = 60;
assign e0 = 0;
assign e1 = 30;
assign e2 = 0;
assign e3 = 0;
assign e4 = 0;
assign e5 = 30;
assign e6 = 0;
parameter aX = 200, aY= 300, bX= 600 ,bY= 300, eX = 400, eY = 300;
// a
always@(posedge clk, posedge rst)
begin
if(rst) a <= 0;
else begin
if(x >= aX && x < aX+7)
case(y-aY)
0:a <= a0[x-aX];
1:a <= a1[x-aX];
2:a <= a2[x-aX];
3:a <= a3[x-aX];
4:a <= a4[x-aX];
5:a <= a5[x-aX];
6:a <= a6[x-aX];
default:a <=0;
endcase
else a <= 0;
end
end
// b
always@(posedge clk, posedge rst)
begin
if(rst) b <= 0;
else begin
if(bX>=x && bX<=x+6)
case(y-bY)
0:b <= b0[bX-x];
1:b <= b1[bX-x];
2:b <= b2[bX-x];
3:b <= b3[bX-x];
4:b <= b4[bX-x];
5:b <= b5[bX-x];
6:b <= b6[bX-x];
default:b <=0;
endcase
else b <= 0;
end
end
// equ
always@(posedge clk, posedge rst)
begin
if(rst) equ <= 0;
else begin
if(x >= eX && x < eX+7)
case(y-bY)
0:equ <= e0[x-eX];
1:equ <= e1[x-eX];
2:equ <= e2[x-eX];
3:equ <= e3[x-eX];
4:equ <= e4[x-eX];
5:equ <= e5[x-eX];
6:equ <= e6[x-eX];
default:equ <=0;
endcase
else equ <= 0;
end
end
endmodule
|
// megafunction wizard: %RAM: 2-PORT%
// GENERATION: STANDARD
// VERSION: WM1.0
// MODULE: altsyncram
// ============================================================
// File Name: sa1_iram.v
// Megafunction Name(s):
// altsyncram
//
// Simulation Library Files(s):
// altera_mf
// ============================================================
// ************************************************************
// THIS IS A WIZARD-GENERATED FILE. DO NOT EDIT THIS FILE!
//
// 18.1.0 Build 625 09/12/2018 SJ Lite Edition
// ************************************************************
//Copyright (C) 2018 Intel Corporation. All rights reserved.
//Your use of Intel Corporation's design tools, logic functions
//and other software and tools, and its AMPP partner logic
//functions, and any output files from any of the foregoing
//(including device programming or simulation files), and any
//associated documentation or information are expressly subject
//to the terms and conditions of the Intel Program License
//Subscription Agreement, the Intel Quartus Prime License Agreement,
//the Intel FPGA IP License Agreement, or other applicable license
//agreement, including, without limitation, that your use is for
//the sole purpose of programming logic devices manufactured by
//Intel and sold by Intel or its authorized distributors. Please
//refer to the applicable agreement for further details.
// synopsys translate_off
`timescale 1 ps / 1 ps
// synopsys translate_on
module sa1_iram (
address_a,
address_b,
clock,
data_a,
data_b,
wren_a,
wren_b,
q_a,
q_b);
input [10:0] address_a;
input [10:0] address_b;
input clock;
input [7:0] data_a;
input [7:0] data_b;
input wren_a;
input wren_b;
output [7:0] q_a;
output [7:0] q_b;
`ifndef ALTERA_RESERVED_QIS
// synopsys translate_off
`endif
tri1 clock;
tri0 wren_a;
tri0 wren_b;
`ifndef ALTERA_RESERVED_QIS
// synopsys translate_on
`endif
wire [7:0] sub_wire0;
wire [7:0] sub_wire1;
wire [7:0] q_a = sub_wire0[7:0];
wire [7:0] q_b = sub_wire1[7:0];
altsyncram altsyncram_component (
.address_a (address_a),
.address_b (address_b),
.clock0 (clock),
.data_a (data_a),
.data_b (data_b),
.wren_a (wren_a),
.wren_b (wren_b),
.q_a (sub_wire0),
.q_b (sub_wire1),
.aclr0 (1'b0),
.aclr1 (1'b0),
.addressstall_a (1'b0),
.addressstall_b (1'b0),
.byteena_a (1'b1),
.byteena_b (1'b1),
.clock1 (1'b1),
.clocken0 (1'b1),
.clocken1 (1'b1),
.clocken2 (1'b1),
.clocken3 (1'b1),
.eccstatus (),
.rden_a (1'b1),
.rden_b (1'b1));
defparam
altsyncram_component.address_reg_b = "CLOCK0",
altsyncram_component.clock_enable_input_a = "BYPASS",
altsyncram_component.clock_enable_input_b = "BYPASS",
altsyncram_component.clock_enable_output_a = "BYPASS",
altsyncram_component.clock_enable_output_b = "BYPASS",
altsyncram_component.indata_reg_b = "CLOCK0",
altsyncram_component.intended_device_family = "Cyclone IV E",
altsyncram_component.lpm_type = "altsyncram",
altsyncram_component.numwords_a = 2048,
altsyncram_component.numwords_b = 2048,
altsyncram_component.operation_mode = "BIDIR_DUAL_PORT",
altsyncram_component.outdata_aclr_a = "NONE",
altsyncram_component.outdata_aclr_b = "NONE",
altsyncram_component.outdata_reg_a = "UNREGISTERED",
altsyncram_component.outdata_reg_b = "UNREGISTERED",
altsyncram_component.power_up_uninitialized = "FALSE",
altsyncram_component.read_during_write_mode_mixed_ports = "DONT_CARE",
altsyncram_component.read_during_write_mode_port_a = "NEW_DATA_WITH_NBE_READ",
altsyncram_component.read_during_write_mode_port_b = "NEW_DATA_WITH_NBE_READ",
altsyncram_component.widthad_a = 11,
altsyncram_component.widthad_b = 11,
altsyncram_component.width_a = 8,
altsyncram_component.width_b = 8,
altsyncram_component.width_byteena_a = 1,
altsyncram_component.width_byteena_b = 1,
altsyncram_component.wrcontrol_wraddress_reg_b = "CLOCK0";
endmodule
// ============================================================
// CNX file retrieval info
// ============================================================
// Retrieval info: PRIVATE: ADDRESSSTALL_A NUMERIC "0"
// Retrieval info: PRIVATE: ADDRESSSTALL_B NUMERIC "0"
// Retrieval info: PRIVATE: BYTEENA_ACLR_A NUMERIC "0"
// Retrieval info: PRIVATE: BYTEENA_ACLR_B NUMERIC "0"
// Retrieval info: PRIVATE: BYTE_ENABLE_A NUMERIC "0"
// Retrieval info: PRIVATE: BYTE_ENABLE_B NUMERIC "0"
// Retrieval info: PRIVATE: BYTE_SIZE NUMERIC "8"
// Retrieval info: PRIVATE: BlankMemory NUMERIC "1"
// Retrieval info: PRIVATE: CLOCK_ENABLE_INPUT_A NUMERIC "0"
// Retrieval info: PRIVATE: CLOCK_ENABLE_INPUT_B NUMERIC "0"
// Retrieval info: PRIVATE: CLOCK_ENABLE_OUTPUT_A NUMERIC "0"
// Retrieval info: PRIVATE: CLOCK_ENABLE_OUTPUT_B NUMERIC "0"
// Retrieval info: PRIVATE: CLRdata NUMERIC "0"
// Retrieval info: PRIVATE: CLRq NUMERIC "0"
// Retrieval info: PRIVATE: CLRrdaddress NUMERIC "0"
// Retrieval info: PRIVATE: CLRrren NUMERIC "0"
// Retrieval info: PRIVATE: CLRwraddress NUMERIC "0"
// Retrieval info: PRIVATE: CLRwren NUMERIC "0"
// Retrieval info: PRIVATE: Clock NUMERIC "0"
// Retrieval info: PRIVATE: Clock_A NUMERIC "0"
// Retrieval info: PRIVATE: Clock_B NUMERIC "0"
// Retrieval info: PRIVATE: IMPLEMENT_IN_LES NUMERIC "0"
// Retrieval info: PRIVATE: INDATA_ACLR_B NUMERIC "0"
// Retrieval info: PRIVATE: INDATA_REG_B NUMERIC "1"
// Retrieval info: PRIVATE: INIT_FILE_LAYOUT STRING "PORT_A"
// Retrieval info: PRIVATE: INIT_TO_SIM_X NUMERIC "0"
// Retrieval info: PRIVATE: INTENDED_DEVICE_FAMILY STRING "Cyclone IV E"
// Retrieval info: PRIVATE: JTAG_ENABLED NUMERIC "0"
// Retrieval info: PRIVATE: JTAG_ID STRING "NONE"
// Retrieval info: PRIVATE: MAXIMUM_DEPTH NUMERIC "0"
// Retrieval info: PRIVATE: MEMSIZE NUMERIC "16384"
// Retrieval info: PRIVATE: MEM_IN_BITS NUMERIC "0"
// Retrieval info: PRIVATE: MIFfilename STRING ""
// Retrieval info: PRIVATE: OPERATION_MODE NUMERIC "3"
// Retrieval info: PRIVATE: OUTDATA_ACLR_B NUMERIC "0"
// Retrieval info: PRIVATE: OUTDATA_REG_B NUMERIC "0"
// Retrieval info: PRIVATE: RAM_BLOCK_TYPE NUMERIC "0"
// Retrieval info: PRIVATE: READ_DURING_WRITE_MODE_MIXED_PORTS NUMERIC "2"
// Retrieval info: PRIVATE: READ_DURING_WRITE_MODE_PORT_A NUMERIC "4"
// Retrieval info: PRIVATE: READ_DURING_WRITE_MODE_PORT_B NUMERIC "4"
// Retrieval info: PRIVATE: REGdata NUMERIC "1"
// Retrieval info: PRIVATE: REGq NUMERIC "0"
// Retrieval info: PRIVATE: REGrdaddress NUMERIC "0"
// Retrieval info: PRIVATE: REGrren NUMERIC "0"
// Retrieval info: PRIVATE: REGwraddress NUMERIC "1"
// Retrieval info: PRIVATE: REGwren NUMERIC "1"
// Retrieval info: PRIVATE: SYNTH_WRAPPER_GEN_POSTFIX STRING "0"
// Retrieval info: PRIVATE: USE_DIFF_CLKEN NUMERIC "0"
// Retrieval info: PRIVATE: UseDPRAM NUMERIC "1"
// Retrieval info: PRIVATE: VarWidth NUMERIC "0"
// Retrieval info: PRIVATE: WIDTH_READ_A NUMERIC "8"
// Retrieval info: PRIVATE: WIDTH_READ_B NUMERIC "8"
// Retrieval info: PRIVATE: WIDTH_WRITE_A NUMERIC "8"
// Retrieval info: PRIVATE: WIDTH_WRITE_B NUMERIC "8"
// Retrieval info: PRIVATE: WRADDR_ACLR_B NUMERIC "0"
// Retrieval info: PRIVATE: WRADDR_REG_B NUMERIC "1"
// Retrieval info: PRIVATE: WRCTRL_ACLR_B NUMERIC "0"
// Retrieval info: PRIVATE: enable NUMERIC "0"
// Retrieval info: PRIVATE: rden NUMERIC "0"
// Retrieval info: LIBRARY: altera_mf altera_mf.altera_mf_components.all
// Retrieval info: CONSTANT: ADDRESS_REG_B STRING "CLOCK0"
// Retrieval info: CONSTANT: CLOCK_ENABLE_INPUT_A STRING "BYPASS"
// Retrieval info: CONSTANT: CLOCK_ENABLE_INPUT_B STRING "BYPASS"
// Retrieval info: CONSTANT: CLOCK_ENABLE_OUTPUT_A STRING "BYPASS"
// Retrieval info: CONSTANT: CLOCK_ENABLE_OUTPUT_B STRING "BYPASS"
// Retrieval info: CONSTANT: INDATA_REG_B STRING "CLOCK0"
// Retrieval info: CONSTANT: INTENDED_DEVICE_FAMILY STRING "Cyclone IV E"
// Retrieval info: CONSTANT: LPM_TYPE STRING "altsyncram"
// Retrieval info: CONSTANT: NUMWORDS_A NUMERIC "2048"
// Retrieval info: CONSTANT: NUMWORDS_B NUMERIC "2048"
// Retrieval info: CONSTANT: OPERATION_MODE STRING "BIDIR_DUAL_PORT"
// Retrieval info: CONSTANT: OUTDATA_ACLR_A STRING "NONE"
// Retrieval info: CONSTANT: OUTDATA_ACLR_B STRING "NONE"
// Retrieval info: CONSTANT: OUTDATA_REG_A STRING "UNREGISTERED"
// Retrieval info: CONSTANT: OUTDATA_REG_B STRING "UNREGISTERED"
// Retrieval info: CONSTANT: POWER_UP_UNINITIALIZED STRING "FALSE"
// Retrieval info: CONSTANT: READ_DURING_WRITE_MODE_MIXED_PORTS STRING "DONT_CARE"
// Retrieval info: CONSTANT: READ_DURING_WRITE_MODE_PORT_A STRING "NEW_DATA_WITH_NBE_READ"
// Retrieval info: CONSTANT: READ_DURING_WRITE_MODE_PORT_B STRING "NEW_DATA_WITH_NBE_READ"
// Retrieval info: CONSTANT: WIDTHAD_A NUMERIC "11"
// Retrieval info: CONSTANT: WIDTHAD_B NUMERIC "11"
// Retrieval info: CONSTANT: WIDTH_A NUMERIC "8"
// Retrieval info: CONSTANT: WIDTH_B NUMERIC "8"
// Retrieval info: CONSTANT: WIDTH_BYTEENA_A NUMERIC "1"
// Retrieval info: CONSTANT: WIDTH_BYTEENA_B NUMERIC "1"
// Retrieval info: CONSTANT: WRCONTROL_WRADDRESS_REG_B STRING "CLOCK0"
// Retrieval info: USED_PORT: address_a 0 0 11 0 INPUT NODEFVAL "address_a[10..0]"
// Retrieval info: USED_PORT: address_b 0 0 11 0 INPUT NODEFVAL "address_b[10..0]"
// Retrieval info: USED_PORT: clock 0 0 0 0 INPUT VCC "clock"
// Retrieval info: USED_PORT: data_a 0 0 8 0 INPUT NODEFVAL "data_a[7..0]"
// Retrieval info: USED_PORT: data_b 0 0 8 0 INPUT NODEFVAL "data_b[7..0]"
// Retrieval info: USED_PORT: q_a 0 0 8 0 OUTPUT NODEFVAL "q_a[7..0]"
// Retrieval info: USED_PORT: q_b 0 0 8 0 OUTPUT NODEFVAL "q_b[7..0]"
// Retrieval info: USED_PORT: wren_a 0 0 0 0 INPUT GND "wren_a"
// Retrieval info: USED_PORT: wren_b 0 0 0 0 INPUT GND "wren_b"
// Retrieval info: CONNECT: @address_a 0 0 11 0 address_a 0 0 11 0
// Retrieval info: CONNECT: @address_b 0 0 11 0 address_b 0 0 11 0
// Retrieval info: CONNECT: @clock0 0 0 0 0 clock 0 0 0 0
// Retrieval info: CONNECT: @data_a 0 0 8 0 data_a 0 0 8 0
// Retrieval info: CONNECT: @data_b 0 0 8 0 data_b 0 0 8 0
// Retrieval info: CONNECT: @wren_a 0 0 0 0 wren_a 0 0 0 0
// Retrieval info: CONNECT: @wren_b 0 0 0 0 wren_b 0 0 0 0
// Retrieval info: CONNECT: q_a 0 0 8 0 @q_a 0 0 8 0
// Retrieval info: CONNECT: q_b 0 0 8 0 @q_b 0 0 8 0
// Retrieval info: GEN_FILE: TYPE_NORMAL sa1_iram.v TRUE
// Retrieval info: GEN_FILE: TYPE_NORMAL sa1_iram.inc FALSE
// Retrieval info: GEN_FILE: TYPE_NORMAL sa1_iram.cmp FALSE
// Retrieval info: GEN_FILE: TYPE_NORMAL sa1_iram.bsf FALSE
// Retrieval info: GEN_FILE: TYPE_NORMAL sa1_iram_inst.v TRUE
// Retrieval info: GEN_FILE: TYPE_NORMAL sa1_iram_bb.v TRUE
// Retrieval info: LIB_FILE: altera_mf
|
`timescale 1ps/1ps
module _____00003aT0( );
reg rst;
reg clk1;
reg clk2;
reg clk3;
reg [7:0] idata;
reg [7:0] odata;
wire [7:0] odata2;
reg [3:0] counter;
wire _00003a13;
wire [1:0] _00003a14;
reg _00003a8;
reg [7:0] _00003a9;
wire [1:0] _00003a10;
reg _00003a11;
reg [7:0] _00003a12 [0:2];
wire [7:0] _00003a4;
wire _00003a5;
wire [1:0] _00003a6;
reg [7:0] _00003a7 [0:2];
reg _00003a1;
wire [1:0] _00003a2;
reg _00003a3;
reg [7:0] my__ch_00003a0_00003a_00003abuffer [0:2];
reg [1:0] my__ch_00003a0_00003a_00003arptr;
reg [1:0] my__ch_00003a0_00003a_00003awptr;
wire my__ch_00003a0_00003a_00003arreq;
wire my__ch_00003a0_00003a_00003awreq;
reg my__ch_00003a0_00003a_00003arack;
reg my__ch_00003a0_00003a_00003awack;
reg [7:0] my__ch_00003a0_00003a_00003ardata;
wire [7:0] my__ch_00003a0_00003a_00003awdata;
wire my__ch_00003a0_00003a_00003arsync;
wire my__ch_00003a0_00003a_00003awsync;
assign _00003a13 = my__ch_00003a0_00003a_00003awack;
assign _00003a14 = my__ch_00003a0_00003a_00003arptr;
assign _00003a8 = my__ch_00003a0_00003a_00003awreq;
assign _00003a9 = my__ch_00003a0_00003a_00003awdata;
assign _00003a10 = my__ch_00003a0_00003a_00003awptr;
assign _00003a11 = my__ch_00003a0_00003a_00003awsync;
assign _00003a12 = my__ch_00003a0_00003a_00003abuffer;
assign _00003a4 = my__ch_00003a0_00003a_00003ardata;
assign _00003a5 = my__ch_00003a0_00003a_00003arack;
assign _00003a6 = my__ch_00003a0_00003a_00003awptr;
assign _00003a7 = my__ch_00003a0_00003a_00003abuffer;
assign _00003a1 = my__ch_00003a0_00003a_00003arreq;
assign _00003a2 = my__ch_00003a0_00003a_00003arptr;
assign _00003a3 = my__ch_00003a0_00003a_00003arsync;
always @( posedge clk1 ) begin
_00003a11 <= 32'd0;
_00003a8 <= 32'd0;
if (rst) begin
idata <= 32'd0;
end
else begin
if (~_00003a13) begin
_00003a8 <= 32'd1;
_00003a9 <= idata;
end
else if (_00003a8) begin
_00003a8 <= 32'd0;
idata <= (idata + 32'd1);
end
end
end
always @( posedge clk3 ) begin
_00003a3 <= 32'd0;
_00003a1 <= 32'd0;
if (rst) begin
counter <= 32'd0;
end
else begin
if (~_00003a5) begin
_00003a1 <= 32'd1;
end
else if (_00003a1) begin
_00003a1 <= 32'd0;
odata <= _00003a4;
counter <= (counter + 32'd1);
end
end
end
initial begin
clk1 = 32'd0;
clk2 = 32'd0;
clk3 = 32'd0;
rst = 32'd0;
#10000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
rst = 32'd1;
#3000
clk2 = 32'd1;
#3000
clk3 = 32'd0;
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = 32'd0;
#3000
clk3 = 32'd1;
#2000
rst = 32'd0;
#2000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
clk1 = 32'd1;
#10000
clk1 = 32'd0;
#3000
clk2 = ~clk2;
#3000
if ((clk2 == 32'd0)) begin
clk3 = ~clk3;
end
#4000
end
always @( posedge clk2 ) begin
if (rst) begin
my__ch_00003a0_00003a_00003arptr <= 32'd0;
my__ch_00003a0_00003a_00003awptr <= 32'd0;
end
else begin
if (~my__ch_00003a0_00003a_00003arsync) begin
if (~my__ch_00003a0_00003a_00003arreq) begin
my__ch_00003a0_00003a_00003arack <= 32'd0;
end
if (((my__ch_00003a0_00003a_00003arreq & ~my__ch_00003a0_00003a_00003arack) & (my__ch_00003a0_00003a_00003arptr != my__ch_00003a0_00003a_00003awptr))) begin
my__ch_00003a0_00003a_00003ardata <= my__ch_00003a0_00003a_00003abuffer[my__ch_00003a0_00003a_00003arptr];
my__ch_00003a0_00003a_00003arptr <= ((my__ch_00003a0_00003a_00003arptr + 32'd1) % 32'd3);
my__ch_00003a0_00003a_00003arack <= 32'd1;
end
end
if (~my__ch_00003a0_00003a_00003awsync) begin
if (~my__ch_00003a0_00003a_00003awreq) begin
my__ch_00003a0_00003a_00003awack <= 32'd0;
end
if (((my__ch_00003a0_00003a_00003awreq & ~my__ch_00003a0_00003a_00003awack) & (((my__ch_00003a0_00003a_00003awptr + 32'd1) % 32'd3) != my__ch_00003a0_00003a_00003arptr))) begin
my__ch_00003a0_00003a_00003abuffer[my__ch_00003a0_00003a_00003awptr] <= my__ch_00003a0_00003a_00003awdata;
my__ch_00003a0_00003a_00003awptr <= ((my__ch_00003a0_00003a_00003awptr + 32'd1) % 32'd3);
my__ch_00003a0_00003a_00003awack <= 32'd1;
end
end
end
end
endmodule |
/*
* Copyright 2020 The SkyWater PDK Authors
*
* Licensed under the Apache License, Version 2.0 (the "License");
* you may not use this file except in compliance with the License.
* You may obtain a copy of the License at
*
* https://www.apache.org/licenses/LICENSE-2.0
*
* Unless required by applicable law or agreed to in writing, software
* distributed under the License is distributed on an "AS IS" BASIS,
* WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
* See the License for the specific language governing permissions and
* limitations under the License.
*
* SPDX-License-Identifier: Apache-2.0
*/
`ifndef SKY130_FD_SC_MS__O311AI_BEHAVIORAL_PP_V
`define SKY130_FD_SC_MS__O311AI_BEHAVIORAL_PP_V
/**
* o311ai: 3-input OR into 3-input NAND.
*
* Y = !((A1 | A2 | A3) & B1 & C1)
*
* Verilog simulation functional model.
*/
`timescale 1ns / 1ps
`default_nettype none
// Import user defined primitives.
`include "../../models/udp_pwrgood_pp_pg/sky130_fd_sc_ms__udp_pwrgood_pp_pg.v"
`celldefine
module sky130_fd_sc_ms__o311ai (
Y ,
A1 ,
A2 ,
A3 ,
B1 ,
C1 ,
VPWR,
VGND,
VPB ,
VNB
);
// Module ports
output Y ;
input A1 ;
input A2 ;
input A3 ;
input B1 ;
input C1 ;
input VPWR;
input VGND;
input VPB ;
input VNB ;
// Local signals
wire or0_out ;
wire nand0_out_Y ;
wire pwrgood_pp0_out_Y;
// Name Output Other arguments
or or0 (or0_out , A2, A1, A3 );
nand nand0 (nand0_out_Y , C1, or0_out, B1 );
sky130_fd_sc_ms__udp_pwrgood_pp$PG pwrgood_pp0 (pwrgood_pp0_out_Y, nand0_out_Y, VPWR, VGND);
buf buf0 (Y , pwrgood_pp0_out_Y );
endmodule
`endcelldefine
`default_nettype wire
`endif // SKY130_FD_SC_MS__O311AI_BEHAVIORAL_PP_V |
/**
* This is written by Zhiyang Ong
* and Andrew Mattheisen
* for EE577b Troy WideWord Processor Project
*/
// IMPORTANT: This requires an input text file named "rf1.fill"
// Include definition of the control signals
`include "control.h"
// Non-synthesizable behavioral RTL model for the instruction memory
module data_mem (data_out,data_in,mem_ctrl_addr,clk,dm_ctrl_sig);
// load instr - take data out
// store - put data into the memory
// ===============================================================
// Output signals...
// Data output read from the data memory
output [0:127] data_out;
// ===============================================================
// Input signals
// Data input stored into the data memory
input [0:127] data_in;
/**
* Enable signal to indicate that the instruction memory shall be
* from an input text file named "rf1.fill"
*/
input [0:31] mem_ctrl_addr;
// Clock signal
input clk;
// Control signals for the data memory
input [0:1] dm_ctrl_sig;
// ===============================================================
// Declare "wire" signals:
//wire FSM_OUTPUT;
// ===============================================================
// Definitions for the constants the instruction memory
// parameter PARAM_NAME = VALUE;
// ===============================================================
// Declare "reg" signals:
reg [0:31] data_out; // Output signals
/**
* (256 word) depth and (31 bits per word) width
*/
reg [0:127] data_mem [0:255]; // Store the data here
// Store instruction address in the instruction memory
// ===============================================================
initial
begin
/**
* Read the input data for r from an input file named
* "rf1.fill"'
*
* The system task to read data from the file must be placed
* in an INITIAL block
*/
$readmemh("rf1.fill",data_mem);
end
// A change in the instruction address activates this...
always @(posedge clk)
begin
/**
* Check the control signal and implement the appropriate
* function
*/
case(dm_ctrl_sig)
`memwld:
begin
// Read the data from the memory
data_out<=data_mem[mem_ctrl_addr];
end
`memwst:
begin
// Write the data to the memory
data_mem[mem_ctrl_addr]<=data_in;
end
`memnop:
begin
data_out<=128'd0;
end
default:
begin
data_out<=128'd0;
end
endcase
end
endmodule
|
/*
Copyright (c) 2020 Alex Forencich
Permission is hereby granted, free of charge, to any person obtaining a copy
of this software and associated documentation files (the "Software"), to deal
in the Software without restriction, including without limitation the rights
to use, copy, modify, merge, publish, distribute, sublicense, and/or sell
copies of the Software, and to permit persons to whom the Software is
furnished to do so, subject to the following conditions:
The above copyright notice and this permission notice shall be included in
all copies or substantial portions of the Software.
THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY
FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL THE
AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM,
OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN
THE SOFTWARE.
*/
// Language: Verilog 2001
`resetall
`timescale 1ns / 1ps
`default_nettype none
/*
* FPGA top-level module
*/
module fpga (
/*
* Clock: 125MHz
*/
input wire CLOCK_50,
/*
* GPIO
*/
input wire [3:0] KEY,
input wire [17:0] SW,
output wire [8:0] LEDG,
output wire [17:0] LEDR,
output wire [6:0] HEX0,
output wire [6:0] HEX1,
output wire [6:0] HEX2,
output wire [6:0] HEX3,
output wire [6:0] HEX4,
output wire [6:0] HEX5,
output wire [6:0] HEX6,
output wire [6:0] HEX7,
output wire [35:0] GPIO,
/*
* Ethernet: 1000BASE-T RGMII
*/
output wire ENET0_GTX_CLK,
output wire [3:0] ENET0_TX_DATA,
output wire ENET0_TX_EN,
input wire ENET0_RX_CLK,
input wire [3:0] ENET0_RX_DATA,
input wire ENET0_RX_DV,
output wire ENET0_RST_N,
input wire ENET0_INT_N,
output wire ENET1_GTX_CLK,
output wire [3:0] ENET1_TX_DATA,
output wire ENET1_TX_EN,
input wire ENET1_RX_CLK,
input wire [3:0] ENET1_RX_DATA,
input wire ENET1_RX_DV,
output wire ENET1_RST_N,
input wire ENET1_INT_N
);
// Clock and reset
// Internal 125 MHz clock
wire clk_int;
wire rst_int;
wire pll_rst = ~KEY[3];
wire pll_locked;
wire clk90_int;
altpll #(
.bandwidth_type("AUTO"),
.clk0_divide_by(2),
.clk0_duty_cycle(50),
.clk0_multiply_by(5),
.clk0_phase_shift("0"),
.clk1_divide_by(2),
.clk1_duty_cycle(50),
.clk1_multiply_by(5),
.clk1_phase_shift("2000"),
.compensate_clock("CLK0"),
.inclk0_input_frequency(20000),
.intended_device_family("Cyclone IV E"),
.operation_mode("NORMAL"),
.pll_type("AUTO"),
.port_activeclock("PORT_UNUSED"),
.port_areset("PORT_USED"),
.port_clkbad0("PORT_UNUSED"),
.port_clkbad1("PORT_UNUSED"),
.port_clkloss("PORT_UNUSED"),
.port_clkswitch("PORT_UNUSED"),
.port_configupdate("PORT_UNUSED"),
.port_fbin("PORT_UNUSED"),
.port_inclk0("PORT_USED"),
.port_inclk1("PORT_UNUSED"),
.port_locked("PORT_USED"),
.port_pfdena("PORT_UNUSED"),
.port_phasecounterselect("PORT_UNUSED"),
.port_phasedone("PORT_UNUSED"),
.port_phasestep("PORT_UNUSED"),
.port_phaseupdown("PORT_UNUSED"),
.port_pllena("PORT_UNUSED"),
.port_scanaclr("PORT_UNUSED"),
.port_scanclk("PORT_UNUSED"),
.port_scanclkena("PORT_UNUSED"),
.port_scandata("PORT_UNUSED"),
.port_scandataout("PORT_UNUSED"),
.port_scandone("PORT_UNUSED"),
.port_scanread("PORT_UNUSED"),
.port_scanwrite("PORT_UNUSED"),
.port_clk0("PORT_USED"),
.port_clk1("PORT_USED"),
.port_clk2("PORT_UNUSED"),
.port_clk3("PORT_UNUSED"),
.port_clk4("PORT_UNUSED"),
.port_clk5("PORT_UNUSED"),
.port_clkena0("PORT_UNUSED"),
.port_clkena1("PORT_UNUSED"),
.port_clkena2("PORT_UNUSED"),
.port_clkena3("PORT_UNUSED"),
.port_clkena4("PORT_UNUSED"),
.port_clkena5("PORT_UNUSED"),
.port_extclk0("PORT_UNUSED"),
.port_extclk1("PORT_UNUSED"),
.port_extclk2("PORT_UNUSED"),
.port_extclk3("PORT_UNUSED"),
.self_reset_on_loss_lock("ON"),
.width_clock(5)
)
altpll_component (
.areset(pll_rst),
.inclk({1'b0, CLOCK_50}),
.clk({clk90_int, clk_int}),
.locked(pll_locked),
.activeclock(),
.clkbad(),
.clkena({6{1'b1}}),
.clkloss(),
.clkswitch(1'b0),
.configupdate(1'b0),
.enable0(),
.enable1(),
.extclk(),
.extclkena({4{1'b1}}),
.fbin(1'b1),
.fbmimicbidir(),
.fbout(),
.fref(),
.icdrclk(),
.pfdena(1'b1),
.phasecounterselect({4{1'b1}}),
.phasedone(),
.phasestep(1'b1),
.phaseupdown(1'b1),
.pllena(1'b1),
.scanaclr(1'b0),
.scanclk(1'b0),
.scanclkena(1'b1),
.scandata(1'b0),
.scandataout(),
.scandone(),
.scanread(1'b0),
.scanwrite(1'b0),
.sclkout0(),
.sclkout1(),
.vcooverrange(),
.vcounderrange()
);
sync_reset #(
.N(4)
)
sync_reset_inst (
.clk(clk_int),
.rst(~pll_locked),
.out(rst_int)
);
// GPIO
wire [3:0] btn_int;
wire [17:0] sw_int;
debounce_switch #(
.WIDTH(4+18),
.N(4),
.RATE(125000)
)
debounce_switch_inst (
.clk(clk_int),
.rst(rst_int),
.in({~KEY,
SW}),
.out({btn_int,
sw_int})
);
fpga_core #(
.TARGET("ALTERA")
)
core_inst (
/*
* Clock: 125MHz
* Synchronous reset
*/
.clk(clk_int),
.clk90(clk90_int),
.rst(rst_int),
/*
* GPIO
*/
.btn(btn_int),
.sw(sw_int),
.ledg(LEDG),
.ledr(LEDR),
.hex0(HEX0),
.hex1(HEX1),
.hex2(HEX2),
.hex3(HEX3),
.hex4(HEX4),
.hex5(HEX5),
.hex6(HEX6),
.hex7(HEX7),
.gpio(GPIO),
/*
* Ethernet: 1000BASE-T RGMII
*/
.phy0_rx_clk(ENET0_RX_CLK),
.phy0_rxd(ENET0_RX_DATA),
.phy0_rx_ctl(ENET0_RX_DV),
.phy0_tx_clk(ENET0_GTX_CLK),
.phy0_txd(ENET0_TX_DATA),
.phy0_tx_ctl(ENET0_TX_EN),
.phy0_reset_n(ENET0_RST_N),
.phy0_int_n(ENET0_INT_N),
.phy1_rx_clk(ENET1_RX_CLK),
.phy1_rxd(ENET1_RX_DATA),
.phy1_rx_ctl(ENET1_RX_DV),
.phy1_tx_clk(ENET1_GTX_CLK),
.phy1_txd(ENET1_TX_DATA),
.phy1_tx_ctl(ENET1_TX_EN),
.phy1_reset_n(ENET1_RST_N),
.phy1_int_n(ENET1_INT_N)
);
endmodule
`resetall
|
`define bsg_inv_macro(bits) \
if (harden_p && (width_p==bits) && vertical_p) \
begin: macro \
bsg_rp_tsmc_40_INVX8_b``bits inv_gate (.i0(i),.o); \
end \
else \
if (harden_p && (width_p==bits) && ~vertical_p) \
begin: macro \
bsg_rp_tsmc_40_INVX8_horiz_b``bits inv_gate (.i0(i),.o); \
end
module bsg_inv #(parameter `BSG_INV_PARAM(width_p)
, parameter harden_p=1
, parameter vertical_p=1
)
(input [width_p-1:0] i
, output [width_p-1:0] o
);
`bsg_inv_macro(85) else
`bsg_inv_macro(84) else
`bsg_inv_macro(83) else
`bsg_inv_macro(82) else
`bsg_inv_macro(81) else
`bsg_inv_macro(80) else
`bsg_inv_macro(79) else
`bsg_inv_macro(78) else
`bsg_inv_macro(77) else
`bsg_inv_macro(76) else
`bsg_inv_macro(75) else
`bsg_inv_macro(74) else
`bsg_inv_macro(73) else
`bsg_inv_macro(72) else
`bsg_inv_macro(71) else
`bsg_inv_macro(70) else
`bsg_inv_macro(69) else
`bsg_inv_macro(68) else
`bsg_inv_macro(67) else
`bsg_inv_macro(66) else
`bsg_inv_macro(65) else
`bsg_inv_macro(64) else
`bsg_inv_macro(63) else
`bsg_inv_macro(62) else
`bsg_inv_macro(61) else
`bsg_inv_macro(60) else
`bsg_inv_macro(59) else
`bsg_inv_macro(58) else
`bsg_inv_macro(57) else
`bsg_inv_macro(56) else
`bsg_inv_macro(55) else
`bsg_inv_macro(54) else
`bsg_inv_macro(53) else
`bsg_inv_macro(52) else
`bsg_inv_macro(51) else
`bsg_inv_macro(50) else
`bsg_inv_macro(49) else
`bsg_inv_macro(48) else
`bsg_inv_macro(47) else
`bsg_inv_macro(46) else
`bsg_inv_macro(45) else
`bsg_inv_macro(44) else
`bsg_inv_macro(43) else
`bsg_inv_macro(42) else
`bsg_inv_macro(41) else
`bsg_inv_macro(40) else
`bsg_inv_macro(39) else
`bsg_inv_macro(38) else
`bsg_inv_macro(37) else
`bsg_inv_macro(36) else
`bsg_inv_macro(35) else
`bsg_inv_macro(34) else
`bsg_inv_macro(33) else
`bsg_inv_macro(32) else
`bsg_inv_macro(31) else
`bsg_inv_macro(30) else
`bsg_inv_macro(29) else
`bsg_inv_macro(28) else
`bsg_inv_macro(27) else
`bsg_inv_macro(26) else
`bsg_inv_macro(25) else
`bsg_inv_macro(24) else
`bsg_inv_macro(23) else
`bsg_inv_macro(22) else
`bsg_inv_macro(21) else
`bsg_inv_macro(20) else
`bsg_inv_macro(19) else
`bsg_inv_macro(18) else
`bsg_inv_macro(17) else
`bsg_inv_macro(16) else
`bsg_inv_macro(15) else
`bsg_inv_macro(14) else
`bsg_inv_macro(13) else
`bsg_inv_macro(12) else
`bsg_inv_macro(11) else
`bsg_inv_macro(10) else
`bsg_inv_macro(9) else
`bsg_inv_macro(8) else
`bsg_inv_macro(7) else
`bsg_inv_macro(6) else
`bsg_inv_macro(5) else
`bsg_inv_macro(4) else
`bsg_inv_macro(3) else
`bsg_inv_macro(2) else
`bsg_inv_macro(1) else
begin :notmacro
initial assert(harden_p==0) else $error("## %m wanted to harden but no macro");
assign o = i;
end
endmodule
`BSG_ABSTRACT_MODULE(bsg_inv)
|
/*
* Copyright 2020 The SkyWater PDK Authors
*
* Licensed under the Apache License, Version 2.0 (the "License");
* you may not use this file except in compliance with the License.
* You may obtain a copy of the License at
*
* https://www.apache.org/licenses/LICENSE-2.0
*
* Unless required by applicable law or agreed to in writing, software
* distributed under the License is distributed on an "AS IS" BASIS,
* WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
* See the License for the specific language governing permissions and
* limitations under the License.
*
* SPDX-License-Identifier: Apache-2.0
*/
`ifndef SKY130_FD_SC_HVL__SDLXTP_BEHAVIORAL_PP_V
`define SKY130_FD_SC_HVL__SDLXTP_BEHAVIORAL_PP_V
/**
* sdlxtp: ????.
*
* Verilog simulation functional model.
*/
`timescale 1ns / 1ps
`default_nettype none
// Import user defined primitives.
`include "../../models/udp_pwrgood_pp_pg/sky130_fd_sc_hvl__udp_pwrgood_pp_pg.v"
`include "../../models/udp_mux_2to1/sky130_fd_sc_hvl__udp_mux_2to1.v"
`include "../../models/udp_dlatch_p_pp_pg_n/sky130_fd_sc_hvl__udp_dlatch_p_pp_pg_n.v"
`celldefine
module sky130_fd_sc_hvl__sdlxtp (
Q ,
D ,
SCD ,
SCE ,
GATE,
VPWR,
VGND,
VPB ,
VNB
);
// Module ports
output Q ;
input D ;
input SCD ;
input SCE ;
input GATE;
input VPWR;
input VGND;
input VPB ;
input VNB ;
// Local signals
wire buf_Q ;
wire GATE_delayed;
wire D_delayed ;
wire SCD_delayed ;
wire SCE_delayed ;
wire cond0 ;
wire cond1 ;
wire cond2 ;
reg notifier ;
wire mux_out ;
wire buf0_out_Q ;
// Name Output Other arguments
assign cond0 = ( SCE_delayed === 1'b0 );
assign cond1 = ( SCE_delayed === 1'b1 );
sky130_fd_sc_hvl__udp_mux_2to1 mux_2to10 (mux_out , D_delayed, SCD_delayed, SCE_delayed );
sky130_fd_sc_hvl__udp_dlatch$P_pp$PG$N dlatch0 (buf_Q , mux_out, GATE_delayed, notifier, VPWR, VGND);
buf buf0 (buf0_out_Q, buf_Q );
sky130_fd_sc_hvl__udp_pwrgood_pp$PG pwrgood_pp0 (Q , buf0_out_Q, VPWR, VGND );
endmodule
`endcelldefine
`default_nettype wire
`endif // SKY130_FD_SC_HVL__SDLXTP_BEHAVIORAL_PP_V |
(** * Norm: Normalization of STLC *)
(* Chapter written and maintained by Andrew Tolmach *)
(** This optional chapter is based on chapter 12 of _Types and
Programming Languages_ (Pierce). It may be useful to look at the
two together, as that chapter includes explanations and informal
proofs that are not repeated here.
In this chapter, we consider another fundamental theoretical
property of the simply typed lambda-calculus: the fact that the
evaluation of a well-typed program is guaranteed to halt in a
finite number of steps---i.e., every well-typed term is
_normalizable_.
Unlike the type-safety properties we have considered so far, the
normalization property does not extend to full-blown programming
languages, because these languages nearly always extend the simply
typed lambda-calculus with constructs, such as general
recursion (see the [MoreStlc] chapter) or recursive types, that
can be used to write nonterminating programs. However, the issue
of normalization reappears at the level of _types_ when we
consider the metatheory of polymorphic versions of the lambda
calculus such as System F-omega: in this system, the language of
types effectively contains a copy of the simply typed
lambda-calculus, and the termination of the typechecking algorithm
will hinge on the fact that a "normalization" operation on type
expressions is guaranteed to terminate.
Another reason for studying normalization proofs is that they are
some of the most beautiful---and mind-blowing---mathematics to be
found in the type theory literature, often (as here) involving the
fundamental proof technique of _logical relations_.
The calculus we shall consider here is the simply typed
lambda-calculus over a single base type [bool] and with
pairs. We'll give most details of the development for the basic
lambda-calculus terms treating [bool] as an uninterpreted base
type, and leave the extension to the boolean operators and pairs
to the reader. Even for the base calculus, normalization is not
entirely trivial to prove, since each reduction of a term can
duplicate redexes in subterms. *)
(** **** Exercise: 2 stars *)
(** Where do we fail if we attempt to prove normalization by a
straightforward induction on the size of a well-typed term? *)
(* FILL IN HERE *)
(** [] *)
(** **** Exercise: 5 stars, recommended *)
(** The best ways to understand an intricate proof like this is
are (1) to help fill it in and (2) to extend it. We've left out some
parts of the following development, including some proofs of lemmas
and the all the cases involving products and conditionals. Fill them
in. *)
(** [] *)
(* ################################################################# *)
(** * Language *)
(** We begin by repeating the relevant language definition, which is
similar to those in the [MoreStlc] chapter, plus supporting
results including type preservation and step determinism. (We
won't need progress.) You may just wish to skip down to the
Normalization section... *)
(* ----------------------------------------------------------------- *)
(** *** Syntax and Operational Semantics *)
Require Import Coq.Lists.List.
Import ListNotations.
Require Import SfLib.
Require Import Maps.
Require Import Smallstep.
Hint Constructors multi.
Inductive ty : Type :=
| TBool : ty
| TArrow : ty -> ty -> ty
| TProd : ty -> ty -> ty
.
Inductive tm : Type :=
(* pure STLC *)
| tvar : id -> tm
| tapp : tm -> tm -> tm
| tabs : id -> ty -> tm -> tm
(* pairs *)
| tpair : tm -> tm -> tm
| tfst : tm -> tm
| tsnd : tm -> tm
(* booleans *)
| ttrue : tm
| tfalse : tm
| tif : tm -> tm -> tm -> tm.
(* i.e., [if t0 then t1 else t2] *)
(* ----------------------------------------------------------------- *)
(** *** Substitution *)
Fixpoint subst (x:id) (s:tm) (t:tm) : tm :=
match t with
| tvar y => if beq_id x y then s else t
| tabs y T t1 =>
tabs y T (if beq_id x y then t1 else (subst x s t1))
| tapp t1 t2 => tapp (subst x s t1) (subst x s t2)
| tpair t1 t2 => tpair (subst x s t1) (subst x s t2)
| tfst t1 => tfst (subst x s t1)
| tsnd t1 => tsnd (subst x s t1)
| ttrue => ttrue
| tfalse => tfalse
| tif t0 t1 t2 =>
tif (subst x s t0) (subst x s t1) (subst x s t2)
end.
Notation "'[' x ':=' s ']' t" := (subst x s t) (at level 20).
(* ----------------------------------------------------------------- *)
(** *** Reduction *)
Inductive value : tm -> Prop :=
| v_abs : forall x T11 t12,
value (tabs x T11 t12)
| v_pair : forall v1 v2,
value v1 ->
value v2 ->
value (tpair v1 v2)
| v_true : value ttrue
| v_false : value tfalse
.
Hint Constructors value.
Reserved Notation "t1 '==>' t2" (at level 40).
Inductive step : tm -> tm -> Prop :=
| ST_AppAbs : forall x T11 t12 v2,
value v2 ->
(tapp (tabs x T11 t12) v2) ==> [x:=v2]t12
| ST_App1 : forall t1 t1' t2,
t1 ==> t1' ->
(tapp t1 t2) ==> (tapp t1' t2)
| ST_App2 : forall v1 t2 t2',
value v1 ->
t2 ==> t2' ->
(tapp v1 t2) ==> (tapp v1 t2')
(* pairs *)
| ST_Pair1 : forall t1 t1' t2,
t1 ==> t1' ->
(tpair t1 t2) ==> (tpair t1' t2)
| ST_Pair2 : forall v1 t2 t2',
value v1 ->
t2 ==> t2' ->
(tpair v1 t2) ==> (tpair v1 t2')
| ST_Fst : forall t1 t1',
t1 ==> t1' ->
(tfst t1) ==> (tfst t1')
| ST_FstPair : forall v1 v2,
value v1 ->
value v2 ->
(tfst (tpair v1 v2)) ==> v1
| ST_Snd : forall t1 t1',
t1 ==> t1' ->
(tsnd t1) ==> (tsnd t1')
| ST_SndPair : forall v1 v2,
value v1 ->
value v2 ->
(tsnd (tpair v1 v2)) ==> v2
(* booleans *)
| ST_IfTrue : forall t1 t2,
(tif ttrue t1 t2) ==> t1
| ST_IfFalse : forall t1 t2,
(tif tfalse t1 t2) ==> t2
| ST_If : forall t0 t0' t1 t2,
t0 ==> t0' ->
(tif t0 t1 t2) ==> (tif t0' t1 t2)
where "t1 '==>' t2" := (step t1 t2).
Notation multistep := (multi step).
Notation "t1 '==>*' t2" := (multistep t1 t2) (at level 40).
Hint Constructors step.
Notation step_normal_form := (normal_form step).
Lemma value__normal : forall t, value t -> step_normal_form t.
Proof with eauto.
intros t H; induction H; intros [t' ST]; inversion ST...
Qed.
(* ----------------------------------------------------------------- *)
(** *** Typing *)
Definition context := partial_map ty.
Inductive has_type : context -> tm -> ty -> Prop :=
(* Typing rules for proper terms *)
| T_Var : forall Gamma x T,
Gamma x = Some T ->
has_type Gamma (tvar x) T
| T_Abs : forall Gamma x T11 T12 t12,
has_type (update Gamma x T11) t12 T12 ->
has_type Gamma (tabs x T11 t12) (TArrow T11 T12)
| T_App : forall T1 T2 Gamma t1 t2,
has_type Gamma t1 (TArrow T1 T2) ->
has_type Gamma t2 T1 ->
has_type Gamma (tapp t1 t2) T2
(* pairs *)
| T_Pair : forall Gamma t1 t2 T1 T2,
has_type Gamma t1 T1 ->
has_type Gamma t2 T2 ->
has_type Gamma (tpair t1 t2) (TProd T1 T2)
| T_Fst : forall Gamma t T1 T2,
has_type Gamma t (TProd T1 T2) ->
has_type Gamma (tfst t) T1
| T_Snd : forall Gamma t T1 T2,
has_type Gamma t (TProd T1 T2) ->
has_type Gamma (tsnd t) T2
(* booleans *)
| T_True : forall Gamma,
has_type Gamma ttrue TBool
| T_False : forall Gamma,
has_type Gamma tfalse TBool
| T_If : forall Gamma t0 t1 t2 T,
has_type Gamma t0 TBool ->
has_type Gamma t1 T ->
has_type Gamma t2 T ->
has_type Gamma (tif t0 t1 t2) T
.
Hint Constructors has_type.
Hint Extern 2 (has_type _ (tapp _ _) _) => eapply T_App; auto.
Hint Extern 2 (_ = _) => compute; reflexivity.
(* ----------------------------------------------------------------- *)
(** *** Context Invariance *)
Inductive appears_free_in : id -> tm -> Prop :=
| afi_var : forall x,
appears_free_in x (tvar x)
| afi_app1 : forall x t1 t2,
appears_free_in x t1 -> appears_free_in x (tapp t1 t2)
| afi_app2 : forall x t1 t2,
appears_free_in x t2 -> appears_free_in x (tapp t1 t2)
| afi_abs : forall x y T11 t12,
y <> x ->
appears_free_in x t12 ->
appears_free_in x (tabs y T11 t12)
(* pairs *)
| afi_pair1 : forall x t1 t2,
appears_free_in x t1 ->
appears_free_in x (tpair t1 t2)
| afi_pair2 : forall x t1 t2,
appears_free_in x t2 ->
appears_free_in x (tpair t1 t2)
| afi_fst : forall x t,
appears_free_in x t ->
appears_free_in x (tfst t)
| afi_snd : forall x t,
appears_free_in x t ->
appears_free_in x (tsnd t)
(* booleans *)
| afi_if0 : forall x t0 t1 t2,
appears_free_in x t0 ->
appears_free_in x (tif t0 t1 t2)
| afi_if1 : forall x t0 t1 t2,
appears_free_in x t1 ->
appears_free_in x (tif t0 t1 t2)
| afi_if2 : forall x t0 t1 t2,
appears_free_in x t2 ->
appears_free_in x (tif t0 t1 t2)
.
Hint Constructors appears_free_in.
Definition closed (t:tm) :=
forall x, ~ appears_free_in x t.
Lemma context_invariance : forall Gamma Gamma' t S,
has_type Gamma t S ->
(forall x, appears_free_in x t -> Gamma x = Gamma' x) ->
has_type Gamma' t S.
Proof with eauto.
intros. generalize dependent Gamma'.
induction H;
intros Gamma' Heqv...
- (* T_Var *)
apply T_Var... rewrite <- Heqv...
- (* T_Abs *)
apply T_Abs... apply IHhas_type. intros y Hafi.
unfold update, t_update. destruct (beq_idP x y)...
- (* T_Pair *)
apply T_Pair...
- (* T_If *)
eapply T_If...
Qed.
Lemma free_in_context : forall x t T Gamma,
appears_free_in x t ->
has_type Gamma t T ->
exists T', Gamma x = Some T'.
Proof with eauto.
intros x t T Gamma Hafi Htyp.
induction Htyp; inversion Hafi; subst...
- (* T_Abs *)
destruct IHHtyp as [T' Hctx]... exists T'.
unfold update, t_update in Hctx.
rewrite false_beq_id in Hctx...
Qed.
Corollary typable_empty__closed : forall t T,
has_type empty t T ->
closed t.
Proof.
intros. unfold closed. intros x H1.
destruct (free_in_context _ _ _ _ H1 H) as [T' C].
inversion C. Qed.
(* ----------------------------------------------------------------- *)
(** *** Preservation *)
Lemma substitution_preserves_typing : forall Gamma x U v t S,
has_type (update Gamma x U) t S ->
has_type empty v U ->
has_type Gamma ([x:=v]t) S.
Proof with eauto.
(* Theorem: If Gamma,x:U |- t : S and empty |- v : U, then
Gamma |- ([x:=v]t) S. *)
intros Gamma x U v t S Htypt Htypv.
generalize dependent Gamma. generalize dependent S.
(* Proof: By induction on the term t. Most cases follow directly
from the IH, with the exception of tvar and tabs.
The former aren't automatic because we must reason about how the
variables interact. *)
induction t;
intros S Gamma Htypt; simpl; inversion Htypt; subst...
- (* tvar *)
simpl. rename i into y.
(* If t = y, we know that
[empty |- v : U] and
[Gamma,x:U |- y : S]
and, by inversion, [update Gamma x U y = Some S]. We want to
show that [Gamma |- [x:=v]y : S].
There are two cases to consider: either [x=y] or [x<>y]. *)
unfold update, t_update in H1.
destruct (beq_idP x y).
+ (* x=y *)
(* If [x = y], then we know that [U = S], and that [[x:=v]y = v].
So what we really must show is that if [empty |- v : U] then
[Gamma |- v : U]. We have already proven a more general version
of this theorem, called context invariance. *)
subst.
inversion H1; subst. clear H1.
eapply context_invariance...
intros x Hcontra.
destruct (free_in_context _ _ S empty Hcontra) as [T' HT']...
inversion HT'.
+ (* x<>y *)
(* If [x <> y], then [Gamma y = Some S] and the substitution has no
effect. We can show that [Gamma |- y : S] by [T_Var]. *)
apply T_Var...
- (* tabs *)
rename i into y. rename t into T11.
(* If [t = tabs y T11 t0], then we know that
[Gamma,x:U |- tabs y T11 t0 : T11->T12]
[Gamma,x:U,y:T11 |- t0 : T12]
[empty |- v : U]
As our IH, we know that forall S Gamma,
[Gamma,x:U |- t0 : S -> Gamma |- [x:=v]t0 S].
We can calculate that
[x:=v]t = tabs y T11 (if beq_id x y then t0 else [x:=v]t0)
And we must show that [Gamma |- [x:=v]t : T11->T12]. We know
we will do so using [T_Abs], so it remains to be shown that:
[Gamma,y:T11 |- if beq_id x y then t0 else [x:=v]t0 : T12]
We consider two cases: [x = y] and [x <> y].
*)
apply T_Abs...
destruct (beq_idP x y).
+ (* x=y *)
(* If [x = y], then the substitution has no effect. Context
invariance shows that [Gamma,y:U,y:T11] and [Gamma,y:T11] are
equivalent. Since the former context shows that [t0 : T12], so
does the latter. *)
eapply context_invariance...
subst.
intros x Hafi. unfold update, t_update.
destruct (beq_id y x)...
+ (* x<>y *)
(* If [x <> y], then the IH and context invariance allow us to show that
[Gamma,x:U,y:T11 |- t0 : T12] =>
[Gamma,y:T11,x:U |- t0 : T12] =>
[Gamma,y:T11 |- [x:=v]t0 : T12] *)
apply IHt. eapply context_invariance...
intros z Hafi. unfold update, t_update.
destruct (beq_idP y z)...
subst. rewrite false_beq_id...
Qed.
Theorem preservation : forall t t' T,
has_type empty t T ->
t ==> t' ->
has_type empty t' T.
Proof with eauto.
intros t t' T HT.
(* Theorem: If [empty |- t : T] and [t ==> t'], then [empty |- t' : T]. *)
remember (@empty ty) as Gamma. generalize dependent HeqGamma.
generalize dependent t'.
(* Proof: By induction on the given typing derivation. Many cases are
contradictory ([T_Var], [T_Abs]). We show just the interesting ones. *)
induction HT;
intros t' HeqGamma HE; subst; inversion HE; subst...
- (* T_App *)
(* If the last rule used was [T_App], then [t = t1 t2], and three rules
could have been used to show [t ==> t']: [ST_App1], [ST_App2], and
[ST_AppAbs]. In the first two cases, the result follows directly from
the IH. *)
inversion HE; subst...
+ (* ST_AppAbs *)
(* For the third case, suppose
[t1 = tabs x T11 t12]
and
[t2 = v2].
We must show that [empty |- [x:=v2]t12 : T2].
We know by assumption that
[empty |- tabs x T11 t12 : T1->T2]
and by inversion
[x:T1 |- t12 : T2]
We have already proven that substitution_preserves_typing and
[empty |- v2 : T1]
by assumption, so we are done. *)
apply substitution_preserves_typing with T1...
inversion HT1...
- (* T_Fst *)
inversion HT...
- (* T_Snd *)
inversion HT...
Qed.
(* ----------------------------------------------------------------- *)
(** *** Determinism *)
Lemma step_deterministic :
deterministic step.
Proof with eauto.
unfold deterministic.
intros t t' t'' E1 E2.
generalize dependent t''.
induction E1; intros t'' E2; inversion E2; subst; clear E2...
(* ST_AppAbs *)
- inversion H3.
- exfalso; apply value__normal in H...
(* ST_App1 *)
- inversion E1.
- f_equal...
- exfalso; apply value__normal in H1...
(* ST_App2 *)
- exfalso; apply value__normal in H3...
- exfalso; apply value__normal in H...
- f_equal...
(* ST_Pair1 *)
- f_equal...
- exfalso; apply value__normal in H1...
(* ST_Pair2 *)
- exfalso; apply value__normal in H...
- f_equal...
(* ST_Fst *)
- f_equal...
- exfalso.
inversion E1; subst.
+ apply value__normal in H0...
+ apply value__normal in H1...
(* ST_FstPair *)
- exfalso.
inversion H2; subst.
+ apply value__normal in H...
+ apply value__normal in H0...
(* ST_Snd *)
- f_equal...
- exfalso.
inversion E1; subst.
+ apply value__normal in H0...
+ apply value__normal in H1...
(* ST_SndPair *)
- exfalso.
inversion H2; subst.
+ apply value__normal in H...
+ apply value__normal in H0...
- (* ST_IfTrue *)
inversion H3.
- (* ST_IfFalse *)
inversion H3.
(* ST_If *)
- inversion E1.
- inversion E1.
- f_equal...
Qed.
(* ################################################################# *)
(** * Normalization *)
(** Now for the actual normalization proof.
Our goal is to prove that every well-typed term reduces to a
normal form. In fact, it turns out to be convenient to prove
something slightly stronger, namely that every well-typed term
reduces to a _value_. This follows from the weaker property
anyway via Progress (why?) but otherwise we don't need Progress,
and we didn't bother re-proving it above.
Here's the key definition: *)
Definition halts (t:tm) : Prop := exists t', t ==>* t' /\ value t'.
(** A trivial fact: *)
Lemma value_halts : forall v, value v -> halts v.
Proof.
intros v H. unfold halts.
exists v. split.
apply multi_refl.
assumption.
Qed.
(** The key issue in the normalization proof (as in many proofs by
induction) is finding a strong enough induction hypothesis. To
this end, we begin by defining, for each type [T], a set [R_T] of
closed terms of type [T]. We will specify these sets using a
relation [R] and write [R T t] when [t] is in [R_T]. (The sets
[R_T] are sometimes called _saturated sets_ or _reducibility
candidates_.)
Here is the definition of [R] for the base language:
- [R bool t] iff [t] is a closed term of type [bool] and [t] halts
in a value
- [R (T1 -> T2) t] iff [t] is a closed term of type [T1 -> T2] and
[t] halts in a value _and_ for any term [s] such that [R T1 s],
we have [R T2 (t s)]. *)
(** This definition gives us the strengthened induction hypothesis that we
need. Our primary goal is to show that all _programs_ ---i.e., all
closed terms of base type---halt. But closed terms of base type can
contain subterms of functional type, so we need to know something
about these as well. Moreover, it is not enough to know that these
subterms halt, because the application of a normalized function to a
normalized argument involves a substitution, which may enable more
reduction steps. So we need a stronger condition for terms of
functional type: not only should they halt themselves, but, when
applied to halting arguments, they should yield halting results.
The form of [R] is characteristic of the _logical relations_ proof
technique. (Since we are just dealing with unary relations here, we
could perhaps more properly say _logical properties_.) If we want to
prove some property [P] of all closed terms of type [A], we proceed by
proving, by induction on types, that all terms of type [A] _possess_
property [P], all terms of type [A->A] _preserve_ property [P], all
terms of type [(A->A)->(A->A)] _preserve the property of preserving_
property [P], and so on. We do this by defining a family of
properties, indexed by types. For the base type [A], the property is
just [P]. For functional types, it says that the function should map
values satisfying the property at the input type to values satisfying
the property at the output type.
When we come to formalize the definition of [R] in Coq, we hit a
problem. The most obvious formulation would be as a parameterized
Inductive proposition like this:
Inductive R : ty -> tm -> Prop :=
| R_bool : forall b t, has_type empty t TBool ->
halts t ->
R TBool t
| R_arrow : forall T1 T2 t, has_type empty t (TArrow T1 T2) ->
halts t ->
(forall s, R T1 s -> R T2 (tapp t s)) ->
R (TArrow T1 T2) t.
Unfortunately, Coq rejects this definition because it violates the
_strict positivity requirement_ for inductive definitions, which says
that the type being defined must not occur to the left of an arrow in
the type of a constructor argument. Here, it is the third argument to
[R_arrow], namely [(forall s, R T1 s -> R TS (tapp t s))], and
specifically the [R T1 s] part, that violates this rule. (The
outermost arrows separating the constructor arguments don't count when
applying this rule; otherwise we could never have genuinely inductive
properties at all!) The reason for the rule is that types defined
with non-positive recursion can be used to build non-terminating
functions, which as we know would be a disaster for Coq's logical
soundness. Even though the relation we want in this case might be
perfectly innocent, Coq still rejects it because it fails the
positivity test.
Fortunately, it turns out that we _can_ define [R] using a
[Fixpoint]: *)
Fixpoint R (T:ty) (t:tm) {struct T} : Prop :=
has_type empty t T /\ halts t /\
(match T with
| TBool => True
| TArrow T1 T2 => (forall s, R T1 s -> R T2 (tapp t s))
(* ... edit the next line when dealing with products *)
| TProd T1 T2 => False
end).
(** As immediate consequences of this definition, we have that every
element of every set [R_T] halts in a value and is closed with type
[t] :*)
Lemma R_halts : forall {T} {t}, R T t -> halts t.
Proof.
intros. destruct T; unfold R in H; inversion H; inversion H1; assumption.
Qed.
Lemma R_typable_empty : forall {T} {t}, R T t -> has_type empty t T.
Proof.
intros. destruct T; unfold R in H; inversion H; inversion H1; assumption.
Qed.
(** Now we proceed to show the main result, which is that every
well-typed term of type [T] is an element of [R_T]. Together with
[R_halts], that will show that every well-typed term halts in a
value. *)
(* ================================================================= *)
(** ** Membership in [R_T] Is Invariant Under Reduction *)
(** We start with a preliminary lemma that shows a kind of strong
preservation property, namely that membership in [R_T] is _invariant_
under reduction. We will need this property in both directions,
i.e., both to show that a term in [R_T] stays in [R_T] when it takes a
forward step, and to show that any term that ends up in [R_T] after a
step must have been in [R_T] to begin with.
First of all, an easy preliminary lemma. Note that in the forward
direction the proof depends on the fact that our language is
determinstic. This lemma might still be true for nondeterministic
languages, but the proof would be harder! *)
Lemma step_preserves_halting : forall t t', (t ==> t') -> (halts t <-> halts t').
Proof.
intros t t' ST. unfold halts.
split.
- (* -> *)
intros [t'' [STM V]].
inversion STM; subst.
exfalso. apply value__normal in V. unfold normal_form in V. apply V. exists t'. auto.
rewrite (step_deterministic _ _ _ ST H). exists t''. split; assumption.
- (* <- *)
intros [t'0 [STM V]].
exists t'0. split; eauto.
Qed.
(** Now the main lemma, which comes in two parts, one for each
direction. Each proceeds by induction on the structure of the type
[T]. In fact, this is where we make fundamental use of the
structure of types.
One requirement for staying in [R_T] is to stay in type [T]. In the
forward direction, we get this from ordinary type Preservation. *)
Lemma step_preserves_R : forall T t t', (t ==> t') -> R T t -> R T t'.
Proof.
induction T; intros t t' E Rt; unfold R; fold R; unfold R in Rt; fold R in Rt;
destruct Rt as [typable_empty_t [halts_t RRt]].
(* TBool *)
split. eapply preservation; eauto.
split. apply (step_preserves_halting _ _ E); eauto.
auto.
(* TArrow *)
split. eapply preservation; eauto.
split. apply (step_preserves_halting _ _ E); eauto.
intros.
eapply IHT2.
apply ST_App1. apply E.
apply RRt; auto.
(* FILL IN HERE *) Admitted.
(** The generalization to multiple steps is trivial: *)
Lemma multistep_preserves_R : forall T t t',
(t ==>* t') -> R T t -> R T t'.
Proof.
intros T t t' STM; induction STM; intros.
assumption.
apply IHSTM. eapply step_preserves_R. apply H. assumption.
Qed.
(** In the reverse direction, we must add the fact that [t] has type
[T] before stepping as an additional hypothesis. *)
Lemma step_preserves_R' : forall T t t',
has_type empty t T -> (t ==> t') -> R T t' -> R T t.
Proof.
(* FILL IN HERE *) Admitted.
Lemma multistep_preserves_R' : forall T t t',
has_type empty t T -> (t ==>* t') -> R T t' -> R T t.
Proof.
intros T t t' HT STM.
induction STM; intros.
assumption.
eapply step_preserves_R'. assumption. apply H. apply IHSTM.
eapply preservation; eauto. auto.
Qed.
(* ================================================================= *)
(** ** Closed Instances of Terms of Type [t] Belong to [R_T] *)
(** Now we proceed to show that every term of type [T] belongs to
[R_T]. Here, the induction will be on typing derivations (it would be
surprising to see a proof about well-typed terms that did not
somewhere involve induction on typing derivations!). The only
technical difficulty here is in dealing with the abstraction case.
Since we are arguing by induction, the demonstration that a term
[tabs x T1 t2] belongs to [R_(T1->T2)] should involve applying the
induction hypothesis to show that [t2] belongs to [R_(T2)]. But
[R_(T2)] is defined to be a set of _closed_ terms, while [t2] may
contain [x] free, so this does not make sense.
This problem is resolved by using a standard trick to suitably
generalize the induction hypothesis: instead of proving a statement
involving a closed term, we generalize it to cover all closed
_instances_ of an open term [t]. Informally, the statement of the
lemma will look like this:
If [x1:T1,..xn:Tn |- t : T] and [v1,...,vn] are values such that
[R T1 v1], [R T2 v2], ..., [R Tn vn], then
[R T ([x1:=v1][x2:=v2]...[xn:=vn]t)].
The proof will proceed by induction on the typing derivation
[x1:T1,..xn:Tn |- t : T]; the most interesting case will be the one
for abstraction. *)
(* ----------------------------------------------------------------- *)
(** *** Multisubstitutions, Multi-Extensions, and Instantiations *)
(** However, before we can proceed to formalize the statement and
proof of the lemma, we'll need to build some (rather tedious)
machinery to deal with the fact that we are performing _multiple_
substitutions on term [t] and _multiple_ extensions of the typing
context. In particular, we must be precise about the order in which
the substitutions occur and how they act on each other. Often these
details are simply elided in informal paper proofs, but of course Coq
won't let us do that. Since here we are substituting closed terms, we
don't need to worry about how one substitution might affect the term
put in place by another. But we still do need to worry about the
_order_ of substitutions, because it is quite possible for the same
identifier to appear multiple times among the [x1,...xn] with
different associated [vi] and [Ti].
To make everything precise, we will assume that environments are
extended from left to right, and multiple substitutions are performed
from right to left. To see that this is consistent, suppose we have
an environment written as [...,y:bool,...,y:nat,...] and a
corresponding term substitution written as [...[y:=(tbool
true)]...[y:=(tnat 3)]...t]. Since environments are extended from
left to right, the binding [y:nat] hides the binding [y:bool]; since
substitutions are performed right to left, we do the substitution
[y:=(tnat 3)] first, so that the substitution [y:=(tbool true)] has
no effect. Substitution thus correctly preserves the type of the term.
With these points in mind, the following definitions should make sense.
A _multisubstitution_ is the result of applying a list of
substitutions, which we call an _environment_. *)
Definition env := list (id * tm).
Fixpoint msubst (ss:env) (t:tm) {struct ss} : tm :=
match ss with
| nil => t
| ((x,s)::ss') => msubst ss' ([x:=s]t)
end.
(** We need similar machinery to talk about repeated extension of a
typing context using a list of (identifier, type) pairs, which we
call a _type assignment_. *)
Definition tass := list (id * ty).
Fixpoint mupdate (Gamma : context) (xts : tass) :=
match xts with
| nil => Gamma
| ((x,v)::xts') => update (mupdate Gamma xts') x v
end.
(** We will need some simple operations that work uniformly on
environments and type assigments *)
Fixpoint lookup {X:Set} (k : id) (l : list (id * X)) {struct l}
: option X :=
match l with
| nil => None
| (j,x) :: l' =>
if beq_id j k then Some x else lookup k l'
end.
Fixpoint drop {X:Set} (n:id) (nxs:list (id * X)) {struct nxs}
: list (id * X) :=
match nxs with
| nil => nil
| ((n',x)::nxs') =>
if beq_id n' n then drop n nxs'
else (n',x)::(drop n nxs')
end.
(** An _instantiation_ combines a type assignment and a value
environment with the same domains, where corresponding elements are
in R. *)
Inductive instantiation : tass -> env -> Prop :=
| V_nil :
instantiation nil nil
| V_cons : forall x T v c e,
value v -> R T v ->
instantiation c e ->
instantiation ((x,T)::c) ((x,v)::e).
(** We now proceed to prove various properties of these definitions. *)
(* ----------------------------------------------------------------- *)
(** *** More Substitution Facts *)
(** First we need some additional lemmas on (ordinary) substitution. *)
Lemma vacuous_substitution : forall t x,
~ appears_free_in x t ->
forall t', [x:=t']t = t.
Proof with eauto.
(* FILL IN HERE *) Admitted.
Lemma subst_closed: forall t,
closed t ->
forall x t', [x:=t']t = t.
Proof.
intros. apply vacuous_substitution. apply H. Qed.
Lemma subst_not_afi : forall t x v,
closed v -> ~ appears_free_in x ([x:=v]t).
Proof with eauto. (* rather slow this way *)
unfold closed, not.
induction t; intros x v P A; simpl in A.
- (* tvar *)
destruct (beq_idP x i)...
inversion A; subst. auto.
- (* tapp *)
inversion A; subst...
- (* tabs *)
destruct (beq_idP x i)...
+ inversion A; subst...
+ inversion A; subst...
- (* tpair *)
inversion A; subst...
- (* tfst *)
inversion A; subst...
- (* tsnd *)
inversion A; subst...
- (* ttrue *)
inversion A.
- (* tfalse *)
inversion A.
- (* tif *)
inversion A; subst...
Qed.
Lemma duplicate_subst : forall t' x t v,
closed v -> [x:=t]([x:=v]t') = [x:=v]t'.
Proof.
intros. eapply vacuous_substitution. apply subst_not_afi. auto.
Qed.
Lemma swap_subst : forall t x x1 v v1,
x <> x1 ->
closed v -> closed v1 ->
[x1:=v1]([x:=v]t) = [x:=v]([x1:=v1]t).
Proof with eauto.
induction t; intros; simpl.
- (* tvar *)
destruct (beq_idP x i); destruct (beq_idP x1 i).
+ subst. exfalso...
+ subst. simpl. rewrite <- beq_id_refl. apply subst_closed...
+ subst. simpl. rewrite <- beq_id_refl. rewrite subst_closed...
+ simpl. rewrite false_beq_id... rewrite false_beq_id...
(* FILL IN HERE *) Admitted.
(* ----------------------------------------------------------------- *)
(** *** Properties of Multi-Substitutions *)
Lemma msubst_closed: forall t, closed t -> forall ss, msubst ss t = t.
Proof.
induction ss.
reflexivity.
destruct a. simpl. rewrite subst_closed; assumption.
Qed.
(** Closed environments are those that contain only closed terms. *)
Fixpoint closed_env (env:env) {struct env} :=
match env with
| nil => True
| (x,t)::env' => closed t /\ closed_env env'
end.
(** Next come a series of lemmas charcterizing how [msubst] of closed terms
distributes over [subst] and over each term form *)
Lemma subst_msubst: forall env x v t, closed v -> closed_env env ->
msubst env ([x:=v]t) = [x:=v](msubst (drop x env) t).
Proof.
induction env0; intros; auto.
destruct a. simpl.
inversion H0. fold closed_env in H2.
destruct (beq_idP i x).
- subst. rewrite duplicate_subst; auto.
- simpl. rewrite swap_subst; eauto.
Qed.
Lemma msubst_var: forall ss x, closed_env ss ->
msubst ss (tvar x) =
match lookup x ss with
| Some t => t
| None => tvar x
end.
Proof.
induction ss; intros.
reflexivity.
destruct a.
simpl. destruct (beq_id i x).
apply msubst_closed. inversion H; auto.
apply IHss. inversion H; auto.
Qed.
Lemma msubst_abs: forall ss x T t,
msubst ss (tabs x T t) = tabs x T (msubst (drop x ss) t).
Proof.
induction ss; intros.
reflexivity.
destruct a.
simpl. destruct (beq_id i x); simpl; auto.
Qed.
Lemma msubst_app : forall ss t1 t2, msubst ss (tapp t1 t2) = tapp (msubst ss t1) (msubst ss t2).
Proof.
induction ss; intros.
reflexivity.
destruct a.
simpl. rewrite <- IHss. auto.
Qed.
(** You'll need similar functions for the other term constructors. *)
(* FILL IN HERE *)
(* ----------------------------------------------------------------- *)
(** *** Properties of Multi-Extensions *)
(** We need to connect the behavior of type assignments with that of
their corresponding contexts. *)
Lemma mupdate_lookup : forall (c : tass) (x:id),
lookup x c = (mupdate empty c) x.
Proof.
induction c; intros.
auto.
destruct a. unfold lookup, mupdate, update, t_update. destruct (beq_id i x); auto.
Qed.
Lemma mupdate_drop : forall (c: tass) Gamma x x',
mupdate Gamma (drop x c) x'
= if beq_id x x' then Gamma x' else mupdate Gamma c x'.
Proof.
induction c; intros.
- destruct (beq_idP x x'); auto.
- destruct a. simpl.
destruct (beq_idP i x).
+ subst. rewrite IHc.
unfold update, t_update. destruct (beq_idP x x'); auto.
+ simpl. unfold update, t_update. destruct (beq_idP i x'); auto.
subst. rewrite false_beq_id; congruence.
Qed.
(* ----------------------------------------------------------------- *)
(** *** Properties of Instantiations *)
(** These are strightforward. *)
Lemma instantiation_domains_match: forall {c} {e},
instantiation c e ->
forall {x} {T},
lookup x c = Some T -> exists t, lookup x e = Some t.
Proof.
intros c e V. induction V; intros x0 T0 C.
solve by inversion .
simpl in *.
destruct (beq_id x x0); eauto.
Qed.
Lemma instantiation_env_closed : forall c e,
instantiation c e -> closed_env e.
Proof.
intros c e V; induction V; intros.
econstructor.
unfold closed_env. fold closed_env.
split. eapply typable_empty__closed. eapply R_typable_empty. eauto.
auto.
Qed.
Lemma instantiation_R : forall c e,
instantiation c e ->
forall x t T,
lookup x c = Some T ->
lookup x e = Some t -> R T t.
Proof.
intros c e V. induction V; intros x' t' T' G E.
solve by inversion.
unfold lookup in *. destruct (beq_id x x').
inversion G; inversion E; subst. auto.
eauto.
Qed.
Lemma instantiation_drop : forall c env,
instantiation c env ->
forall x, instantiation (drop x c) (drop x env).
Proof.
intros c e V. induction V.
intros. simpl. constructor.
intros. unfold drop. destruct (beq_id x x0); auto. constructor; eauto.
Qed.
(* ----------------------------------------------------------------- *)
(** *** Congruence Lemmas on Multistep *)
(** We'll need just a few of these; add them as the demand arises. *)
Lemma multistep_App2 : forall v t t',
value v -> (t ==>* t') -> (tapp v t) ==>* (tapp v t').
Proof.
intros v t t' V STM. induction STM.
apply multi_refl.
eapply multi_step.
apply ST_App2; eauto. auto.
Qed.
(* FILL IN HERE *)
(* ----------------------------------------------------------------- *)
(** *** The R Lemma. *)
(** We can finally put everything together.
The key lemma about preservation of typing under substitution can
be lifted to multi-substitutions: *)
Lemma msubst_preserves_typing : forall c e,
instantiation c e ->
forall Gamma t S, has_type (mupdate Gamma c) t S ->
has_type Gamma (msubst e t) S.
Proof.
induction 1; intros.
simpl in H. simpl. auto.
simpl in H2. simpl.
apply IHinstantiation.
eapply substitution_preserves_typing; eauto.
apply (R_typable_empty H0).
Qed.
(** And at long last, the main lemma. *)
Lemma msubst_R : forall c env t T,
has_type (mupdate empty c) t T ->
instantiation c env ->
R T (msubst env t).
Proof.
intros c env0 t T HT V.
generalize dependent env0.
(* We need to generalize the hypothesis a bit before setting up the induction. *)
remember (mupdate empty c) as Gamma.
assert (forall x, Gamma x = lookup x c).
intros. rewrite HeqGamma. rewrite mupdate_lookup. auto.
clear HeqGamma.
generalize dependent c.
induction HT; intros.
- (* T_Var *)
rewrite H0 in H. destruct (instantiation_domains_match V H) as [t P].
eapply instantiation_R; eauto.
rewrite msubst_var. rewrite P. auto. eapply instantiation_env_closed; eauto.
- (* T_Abs *)
rewrite msubst_abs.
(* We'll need variants of the following fact several times, so its simplest to
establish it just once. *)
assert (WT: has_type empty (tabs x T11 (msubst (drop x env0) t12)) (TArrow T11 T12)).
{ eapply T_Abs. eapply msubst_preserves_typing.
{ eapply instantiation_drop; eauto. }
eapply context_invariance.
{ apply HT. }
intros.
unfold update, t_update. rewrite mupdate_drop. destruct (beq_idP x x0).
+ auto.
+ rewrite H.
clear - c n. induction c.
simpl. rewrite false_beq_id; auto.
simpl. destruct a. unfold update, t_update.
destruct (beq_id i x0); auto. }
unfold R. fold R. split.
auto.
split. apply value_halts. apply v_abs.
intros.
destruct (R_halts H0) as [v [P Q]].
pose proof (multistep_preserves_R _ _ _ P H0).
apply multistep_preserves_R' with (msubst ((x,v)::env0) t12).
eapply T_App. eauto.
apply R_typable_empty; auto.
eapply multi_trans. eapply multistep_App2; eauto.
eapply multi_R.
simpl. rewrite subst_msubst.
eapply ST_AppAbs; eauto.
eapply typable_empty__closed.
apply (R_typable_empty H1).
eapply instantiation_env_closed; eauto.
eapply (IHHT ((x,T11)::c)).
intros. unfold update, t_update, lookup. destruct (beq_id x x0); auto.
constructor; auto.
- (* T_App *)
rewrite msubst_app.
destruct (IHHT1 c H env0 V) as [_ [_ P1]].
pose proof (IHHT2 c H env0 V) as P2. fold R in P1. auto.
(* FILL IN HERE *) Admitted.
(* ----------------------------------------------------------------- *)
(** *** Normalization Theorem *)
Theorem normalization : forall t T, has_type empty t T -> halts t.
Proof.
intros.
replace t with (msubst nil t) by reflexivity.
apply (@R_halts T).
apply (msubst_R nil); eauto.
eapply V_nil.
Qed.
(** $Date: 2016-05-26 16:17:19 -0400 (Thu, 26 May 2016) $ *)
|
/*******************************************************************************
* This file is owned and controlled by Xilinx and must be used solely *
* for design, simulation, implementation and creation of design files *
* limited to Xilinx devices or technologies. Use with non-Xilinx *
* devices or technologies is expressly prohibited and immediately *
* terminates your license. *
* *
* XILINX IS PROVIDING THIS DESIGN, CODE, OR INFORMATION "AS IS" SOLELY *
* FOR USE IN DEVELOPING PROGRAMS AND SOLUTIONS FOR XILINX DEVICES. BY *
* PROVIDING THIS DESIGN, CODE, OR INFORMATION AS ONE POSSIBLE *
* IMPLEMENTATION OF THIS FEATURE, APPLICATION OR STANDARD, XILINX IS *
* MAKING NO REPRESENTATION THAT THIS IMPLEMENTATION IS FREE FROM ANY *
* CLAIMS OF INFRINGEMENT, AND YOU ARE RESPONSIBLE FOR OBTAINING ANY *
* RIGHTS YOU MAY REQUIRE FOR YOUR IMPLEMENTATION. XILINX EXPRESSLY *
* DISCLAIMS ANY WARRANTY WHATSOEVER WITH RESPECT TO THE ADEQUACY OF THE *
* IMPLEMENTATION, INCLUDING BUT NOT LIMITED TO ANY WARRANTIES OR *
* REPRESENTATIONS THAT THIS IMPLEMENTATION IS FREE FROM CLAIMS OF *
* INFRINGEMENT, IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A *
* PARTICULAR PURPOSE. *
* *
* Xilinx products are not intended for use in life support appliances, *
* devices, or systems. Use in such applications are expressly *
* prohibited. *
* *
* (c) Copyright 1995-2016 Xilinx, Inc. *
* All rights reserved. *
*******************************************************************************/
// You must compile the wrapper file cx4_pgmrom.v when simulating
// the core, cx4_pgmrom. When compiling the wrapper file, be sure to
// reference the XilinxCoreLib Verilog simulation library. For detailed
// instructions, please refer to the "CORE Generator Help".
// The synthesis directives "translate_off/translate_on" specified below are
// supported by Xilinx, Mentor Graphics and Synplicity synthesis
// tools. Ensure they are correct for your synthesis tool(s).
`timescale 1ns/1ps
module cx4_pgmrom(
clka,
wea,
addra,
dina,
clkb,
addrb,
doutb
);
input clka;
input [0 : 0] wea;
input [9 : 0] addra;
input [7 : 0] dina;
input clkb;
input [8 : 0] addrb;
output [15 : 0] doutb;
// synthesis translate_off
BLK_MEM_GEN_V6_2 #(
.C_ADDRA_WIDTH(10),
.C_ADDRB_WIDTH(9),
.C_ALGORITHM(1),
.C_AXI_ID_WIDTH(4),
.C_AXI_SLAVE_TYPE(0),
.C_AXI_TYPE(1),
.C_BYTE_SIZE(9),
.C_COMMON_CLK(1),
.C_DEFAULT_DATA("0"),
.C_DISABLE_WARN_BHV_COLL(0),
.C_DISABLE_WARN_BHV_RANGE(0),
.C_FAMILY("spartan3"),
.C_HAS_AXI_ID(0),
.C_HAS_ENA(0),
.C_HAS_ENB(0),
.C_HAS_INJECTERR(0),
.C_HAS_MEM_OUTPUT_REGS_A(0),
.C_HAS_MEM_OUTPUT_REGS_B(0),
.C_HAS_MUX_OUTPUT_REGS_A(0),
.C_HAS_MUX_OUTPUT_REGS_B(0),
.C_HAS_REGCEA(0),
.C_HAS_REGCEB(0),
.C_HAS_RSTA(0),
.C_HAS_RSTB(0),
.C_HAS_SOFTECC_INPUT_REGS_A(0),
.C_HAS_SOFTECC_OUTPUT_REGS_B(0),
.C_INIT_FILE_NAME("no_coe_file_loaded"),
.C_INITA_VAL("0"),
.C_INITB_VAL("0"),
.C_INTERFACE_TYPE(0),
.C_LOAD_INIT_FILE(0),
.C_MEM_TYPE(1),
.C_MUX_PIPELINE_STAGES(0),
.C_PRIM_TYPE(1),
.C_READ_DEPTH_A(1024),
.C_READ_DEPTH_B(512),
.C_READ_WIDTH_A(8),
.C_READ_WIDTH_B(16),
.C_RST_PRIORITY_A("CE"),
.C_RST_PRIORITY_B("CE"),
.C_RST_TYPE("SYNC"),
.C_RSTRAM_A(0),
.C_RSTRAM_B(0),
.C_SIM_COLLISION_CHECK("ALL"),
.C_USE_BYTE_WEA(0),
.C_USE_BYTE_WEB(0),
.C_USE_DEFAULT_DATA(0),
.C_USE_ECC(0),
.C_USE_SOFTECC(0),
.C_WEA_WIDTH(1),
.C_WEB_WIDTH(1),
.C_WRITE_DEPTH_A(1024),
.C_WRITE_DEPTH_B(512),
.C_WRITE_MODE_A("WRITE_FIRST"),
.C_WRITE_MODE_B("WRITE_FIRST"),
.C_WRITE_WIDTH_A(8),
.C_WRITE_WIDTH_B(16),
.C_XDEVICEFAMILY("spartan3")
)
inst (
.CLKA(clka),
.WEA(wea),
.ADDRA(addra),
.DINA(dina),
.CLKB(clkb),
.ADDRB(addrb),
.DOUTB(doutb),
.RSTA(),
.ENA(),
.REGCEA(),
.DOUTA(),
.RSTB(),
.ENB(),
.REGCEB(),
.WEB(),
.DINB(),
.INJECTSBITERR(),
.INJECTDBITERR(),
.SBITERR(),
.DBITERR(),
.RDADDRECC(),
.S_ACLK(),
.S_ARESETN(),
.S_AXI_AWID(),
.S_AXI_AWADDR(),
.S_AXI_AWLEN(),
.S_AXI_AWSIZE(),
.S_AXI_AWBURST(),
.S_AXI_AWVALID(),
.S_AXI_AWREADY(),
.S_AXI_WDATA(),
.S_AXI_WSTRB(),
.S_AXI_WLAST(),
.S_AXI_WVALID(),
.S_AXI_WREADY(),
.S_AXI_BID(),
.S_AXI_BRESP(),
.S_AXI_BVALID(),
.S_AXI_BREADY(),
.S_AXI_ARID(),
.S_AXI_ARADDR(),
.S_AXI_ARLEN(),
.S_AXI_ARSIZE(),
.S_AXI_ARBURST(),
.S_AXI_ARVALID(),
.S_AXI_ARREADY(),
.S_AXI_RID(),
.S_AXI_RDATA(),
.S_AXI_RRESP(),
.S_AXI_RLAST(),
.S_AXI_RVALID(),
.S_AXI_RREADY(),
.S_AXI_INJECTSBITERR(),
.S_AXI_INJECTDBITERR(),
.S_AXI_SBITERR(),
.S_AXI_DBITERR(),
.S_AXI_RDADDRECC()
);
// synthesis translate_on
endmodule
|
`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 22:53:19 10/26/2014
// Design Name:
// Module Name: tb_uart
// Project Name:
// Target Devices:
// Tool versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//////////////////////////////////////////////////////////////////////////////////
module tb_uart;
reg clk;
reg reset;
reg tx;
reg rx;
wire [7:0] led;
parameter CLK_PERIOD=20; //clock period in ns. 20 ns = 50 MHZ
parameter UUT_PERIOD=8'h1A; //57600 baudrate
parameter CLK16X_PERIOD=(CLK_PERIOD*(UUT_PERIOD+1)*2);
parameter CHARACTER_PERIOD = (CLK16X_PERIOD * 16 * 10);
uart u1(
.clk (clk),
.reset (reset),
.rxin (rx),
.txout (tx),
.Led (led)
);
`define FSIZE 1024
integer infifo[(`FSIZE-1):0];
integer head,tail;
integer errors;
initial begin
clk = 0;
#100 //reset delay
forever #10 clk = ~clk;
end
reg [9:0] shiftdata;
integer i;
task putserialdata;
input [8:0] outdata;
begin
infifo[head] = outdata;
head = head + 1;
if (head == `FSIZE) head = 0;
shiftdata ={1'b1,outdata[7:0],1'b0};
i = 0;
while (i != 10) begin
rx = shiftdata[0];
#(CLK16X_PERIOD*16) //wait one bit time
i = i + 1;
shiftdata = {1'b1,shiftdata[9:1]};
end
end
endtask
initial begin
clk = 0;
reset = 1;
// Wait 100 ns for global reset to finish
#100;
reset = 0;
@(negedge clk);
@(negedge clk);
@(negedge clk);
@(negedge clk);
@(negedge clk);
@(negedge clk);
@(negedge clk);
@(negedge clk);
#50;
putserialdata(9'h039);
end
endmodule
|
/*
* Copyright 2020 The SkyWater PDK Authors
*
* Licensed under the Apache License, Version 2.0 (the "License");
* you may not use this file except in compliance with the License.
* You may obtain a copy of the License at
*
* https://www.apache.org/licenses/LICENSE-2.0
*
* Unless required by applicable law or agreed to in writing, software
* distributed under the License is distributed on an "AS IS" BASIS,
* WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
* See the License for the specific language governing permissions and
* limitations under the License.
*
* SPDX-License-Identifier: Apache-2.0
*/
`ifndef SKY130_FD_SC_HDLL__DLXTN_FUNCTIONAL_PP_V
`define SKY130_FD_SC_HDLL__DLXTN_FUNCTIONAL_PP_V
/**
* dlxtn: Delay latch, inverted enable, single output.
*
* Verilog simulation functional model.
*/
`timescale 1ns / 1ps
`default_nettype none
// Import user defined primitives.
`include "../../models/udp_dlatch_p_pp_pg_n/sky130_fd_sc_hdll__udp_dlatch_p_pp_pg_n.v"
`celldefine
module sky130_fd_sc_hdll__dlxtn (
Q ,
D ,
GATE_N,
VPWR ,
VGND ,
VPB ,
VNB
);
// Module ports
output Q ;
input D ;
input GATE_N;
input VPWR ;
input VGND ;
input VPB ;
input VNB ;
// Local signals
wire GATE ;
wire buf_Q;
// Name Output Other arguments
not not0 (GATE , GATE_N );
sky130_fd_sc_hdll__udp_dlatch$P_pp$PG$N dlatch0 (buf_Q , D, GATE, , VPWR, VGND);
buf buf0 (Q , buf_Q );
endmodule
`endcelldefine
`default_nettype wire
`endif // SKY130_FD_SC_HDLL__DLXTN_FUNCTIONAL_PP_V |
// altera message_off 10230 10036
`include "alt_mem_ddrx_define.iv"
`timescale 1 ps / 1 ps
module alt_mem_ddrx_tbp
#( parameter
CFG_CTL_TBP_NUM = 4,
CFG_CTL_SHADOW_TBP_NUM = 4,
CFG_ENABLE_SHADOW_TBP = 0,
CFG_DWIDTH_RATIO = 2,
CFG_CTL_ARBITER_TYPE = "ROWCOL",
CFG_MEM_IF_CHIP = 1, // one hot
CFG_MEM_IF_CS_WIDTH = 1, // binary encoded
CFG_MEM_IF_BA_WIDTH = 3,
CFG_MEM_IF_ROW_WIDTH = 13,
CFG_MEM_IF_COL_WIDTH = 10,
CFG_LOCAL_ID_WIDTH = 8,
CFG_INT_SIZE_WIDTH = 4,
CFG_DATA_ID_WIDTH = 10,
CFG_REG_REQ = 0,
CFG_REG_GRANT = 0,
CFG_DATA_REORDERING_TYPE = "INTER_BANK",
CFG_DISABLE_READ_REODERING = 0,
CFG_DISABLE_PRIORITY = 0,
CFG_PORT_WIDTH_REORDER_DATA = 1,
CFG_PORT_WIDTH_STARVE_LIMIT = 6,
CFG_PORT_WIDTH_TYPE = 3,
T_PARAM_ACT_TO_RDWR_WIDTH = 4,
T_PARAM_ACT_TO_ACT_WIDTH = 4,
T_PARAM_ACT_TO_PCH_WIDTH = 4,
T_PARAM_RD_TO_PCH_WIDTH = 4,
T_PARAM_WR_TO_PCH_WIDTH = 4,
T_PARAM_PCH_TO_VALID_WIDTH = 4,
T_PARAM_RD_AP_TO_VALID_WIDTH = 4,
T_PARAM_WR_AP_TO_VALID_WIDTH = 4
)
(
ctl_clk,
ctl_reset_n,
// Cmd gen interface
tbp_full,
tbp_empty,
cmd_gen_load,
cmd_gen_chipsel,
cmd_gen_bank,
cmd_gen_row,
cmd_gen_col,
cmd_gen_write,
cmd_gen_read,
cmd_gen_size,
cmd_gen_localid,
cmd_gen_dataid,
cmd_gen_priority,
cmd_gen_rmw_correct,
cmd_gen_rmw_partial,
cmd_gen_autopch,
cmd_gen_complete,
cmd_gen_same_chipsel_addr,
cmd_gen_same_bank_addr,
cmd_gen_same_row_addr,
cmd_gen_same_col_addr,
cmd_gen_same_read_cmd,
cmd_gen_same_write_cmd,
cmd_gen_same_shadow_chipsel_addr,
cmd_gen_same_shadow_bank_addr,
cmd_gen_same_shadow_row_addr,
// Arbiter interface
row_req,
act_req,
pch_req,
row_grant,
act_grant,
pch_grant,
col_req,
rd_req,
wr_req,
col_grant,
rd_grant,
wr_grant,
log2_row_grant,
log2_col_grant,
log2_act_grant,
log2_pch_grant,
log2_rd_grant,
log2_wr_grant,
or_row_grant,
or_col_grant,
tbp_read,
tbp_write,
tbp_precharge,
tbp_activate,
tbp_chipsel,
tbp_bank,
tbp_row,
tbp_col,
tbp_shadow_chipsel,
tbp_shadow_bank,
tbp_shadow_row,
tbp_size,
tbp_localid,
tbp_dataid,
tbp_ap,
tbp_burst_chop,
tbp_age,
tbp_priority,
tbp_rmw_correct,
tbp_rmw_partial,
sb_tbp_precharge_all,
sb_do_precharge_all,
// Timer value
t_param_act_to_rdwr,
t_param_act_to_act,
t_param_act_to_pch,
t_param_rd_to_pch,
t_param_wr_to_pch,
t_param_pch_to_valid,
t_param_rd_ap_to_valid,
t_param_wr_ap_to_valid,
// Misc interface
tbp_bank_active,
tbp_timer_ready,
tbp_load,
data_complete,
// Config interface
cfg_reorder_data,
cfg_starve_limit,
cfg_type
);
localparam integer CFG_MEM_IF_BA_WIDTH_SQRD = 2**CFG_MEM_IF_BA_WIDTH;
localparam TBP_COUNTER_OFFSET = (CFG_REG_GRANT) ? 2 : 1;
localparam RDWR_AP_TO_VALID_WIDTH = (T_PARAM_RD_AP_TO_VALID_WIDTH > T_PARAM_WR_AP_TO_VALID_WIDTH) ? T_PARAM_RD_AP_TO_VALID_WIDTH : T_PARAM_WR_AP_TO_VALID_WIDTH;
localparam COL_TIMER_WIDTH = T_PARAM_ACT_TO_RDWR_WIDTH;
localparam ROW_TIMER_WIDTH = (T_PARAM_ACT_TO_ACT_WIDTH > RDWR_AP_TO_VALID_WIDTH) ? T_PARAM_ACT_TO_ACT_WIDTH : RDWR_AP_TO_VALID_WIDTH;
localparam TRC_TIMER_WIDTH = T_PARAM_ACT_TO_ACT_WIDTH;
// Start of port declaration
input ctl_clk;
input ctl_reset_n;
output tbp_full;
output tbp_empty;
input cmd_gen_load;
input [CFG_MEM_IF_CS_WIDTH-1:0] cmd_gen_chipsel;
input [CFG_MEM_IF_BA_WIDTH-1:0] cmd_gen_bank;
input [CFG_MEM_IF_ROW_WIDTH-1:0] cmd_gen_row;
input [CFG_MEM_IF_COL_WIDTH-1:0] cmd_gen_col;
input cmd_gen_write;
input cmd_gen_read;
input [CFG_INT_SIZE_WIDTH-1:0] cmd_gen_size;
input [CFG_LOCAL_ID_WIDTH-1:0] cmd_gen_localid;
input [CFG_DATA_ID_WIDTH-1:0] cmd_gen_dataid;
input cmd_gen_priority;
input cmd_gen_rmw_correct;
input cmd_gen_rmw_partial;
input cmd_gen_autopch;
input cmd_gen_complete;
input [CFG_CTL_TBP_NUM-1:0] cmd_gen_same_chipsel_addr;
input [CFG_CTL_TBP_NUM-1:0] cmd_gen_same_bank_addr;
input [CFG_CTL_TBP_NUM-1:0] cmd_gen_same_row_addr;
input [CFG_CTL_TBP_NUM-1:0] cmd_gen_same_col_addr;
input [CFG_CTL_TBP_NUM-1:0] cmd_gen_same_read_cmd;
input [CFG_CTL_TBP_NUM-1:0] cmd_gen_same_write_cmd;
input [CFG_CTL_SHADOW_TBP_NUM-1:0] cmd_gen_same_shadow_chipsel_addr;
input [CFG_CTL_SHADOW_TBP_NUM-1:0] cmd_gen_same_shadow_bank_addr;
input [CFG_CTL_SHADOW_TBP_NUM-1:0] cmd_gen_same_shadow_row_addr;
output [CFG_CTL_TBP_NUM-1:0] row_req;
output [CFG_CTL_TBP_NUM-1:0] act_req;
output [CFG_CTL_TBP_NUM-1:0] pch_req;
input [CFG_CTL_TBP_NUM-1:0] row_grant;
input [CFG_CTL_TBP_NUM-1:0] act_grant;
input [CFG_CTL_TBP_NUM-1:0] pch_grant;
output [CFG_CTL_TBP_NUM-1:0] col_req;
output [CFG_CTL_TBP_NUM-1:0] rd_req;
output [CFG_CTL_TBP_NUM-1:0] wr_req;
input [CFG_CTL_TBP_NUM-1:0] col_grant;
input [CFG_CTL_TBP_NUM-1:0] rd_grant;
input [CFG_CTL_TBP_NUM-1:0] wr_grant;
input [log2(CFG_CTL_TBP_NUM)-1:0] log2_row_grant;
input [log2(CFG_CTL_TBP_NUM)-1:0] log2_col_grant;
input [log2(CFG_CTL_TBP_NUM)-1:0] log2_act_grant;
input [log2(CFG_CTL_TBP_NUM)-1:0] log2_pch_grant;
input [log2(CFG_CTL_TBP_NUM)-1:0] log2_rd_grant;
input [log2(CFG_CTL_TBP_NUM)-1:0] log2_wr_grant;
input or_row_grant;
input or_col_grant;
output [CFG_CTL_TBP_NUM-1:0] tbp_read;
output [CFG_CTL_TBP_NUM-1:0] tbp_write;
output [CFG_CTL_TBP_NUM-1:0] tbp_precharge;
output [CFG_CTL_TBP_NUM-1:0] tbp_activate;
output [(CFG_CTL_TBP_NUM*CFG_MEM_IF_CS_WIDTH)-1:0] tbp_chipsel;
output [(CFG_CTL_TBP_NUM*CFG_MEM_IF_BA_WIDTH)-1:0] tbp_bank;
output [(CFG_CTL_TBP_NUM*CFG_MEM_IF_ROW_WIDTH)-1:0] tbp_row;
output [(CFG_CTL_TBP_NUM*CFG_MEM_IF_COL_WIDTH)-1:0] tbp_col;
output [(CFG_CTL_SHADOW_TBP_NUM*CFG_MEM_IF_CS_WIDTH)-1:0] tbp_shadow_chipsel;
output [(CFG_CTL_SHADOW_TBP_NUM*CFG_MEM_IF_BA_WIDTH)-1:0] tbp_shadow_bank;
output [(CFG_CTL_SHADOW_TBP_NUM*CFG_MEM_IF_ROW_WIDTH)-1:0] tbp_shadow_row;
output [(CFG_CTL_TBP_NUM*CFG_INT_SIZE_WIDTH)-1:0] tbp_size;
output [(CFG_CTL_TBP_NUM*CFG_LOCAL_ID_WIDTH)-1:0] tbp_localid;
output [(CFG_CTL_TBP_NUM*CFG_DATA_ID_WIDTH)-1:0] tbp_dataid;
output [CFG_CTL_TBP_NUM-1:0] tbp_ap;
output [CFG_CTL_TBP_NUM-1:0] tbp_burst_chop;
output [(CFG_CTL_TBP_NUM*CFG_CTL_TBP_NUM)-1:0] tbp_age;
output [CFG_CTL_TBP_NUM-1:0] tbp_priority;
output [CFG_CTL_TBP_NUM-1:0] tbp_rmw_correct;
output [CFG_CTL_TBP_NUM-1:0] tbp_rmw_partial;
input [CFG_CTL_TBP_NUM-1:0] sb_tbp_precharge_all;
input [CFG_MEM_IF_CHIP-1:0] sb_do_precharge_all;
input [T_PARAM_ACT_TO_RDWR_WIDTH-1:0] t_param_act_to_rdwr;
input [T_PARAM_ACT_TO_ACT_WIDTH-1:0] t_param_act_to_act;
input [T_PARAM_ACT_TO_PCH_WIDTH-1:0] t_param_act_to_pch;
input [T_PARAM_RD_TO_PCH_WIDTH-1:0] t_param_rd_to_pch;
input [T_PARAM_WR_TO_PCH_WIDTH-1:0] t_param_wr_to_pch;
input [T_PARAM_PCH_TO_VALID_WIDTH-1:0] t_param_pch_to_valid;
input [T_PARAM_RD_AP_TO_VALID_WIDTH-1:0] t_param_rd_ap_to_valid;
input [T_PARAM_WR_AP_TO_VALID_WIDTH-1:0] t_param_wr_ap_to_valid;
output [CFG_MEM_IF_CHIP-1:0] tbp_bank_active;
output [CFG_MEM_IF_CHIP-1:0] tbp_timer_ready;
output [CFG_CTL_TBP_NUM-1:0] tbp_load;
input [CFG_CTL_TBP_NUM-1:0] data_complete;
input [CFG_PORT_WIDTH_REORDER_DATA-1:0] cfg_reorder_data;
input [CFG_PORT_WIDTH_STARVE_LIMIT-1:0] cfg_starve_limit;
input [CFG_PORT_WIDTH_TYPE-1:0] cfg_type;
// End of port declaration
// Logic operators
wire tbp_full;
wire tbp_empty;
wire [CFG_CTL_TBP_NUM-1:0] tbp_load;
wire [CFG_CTL_TBP_NUM-1:0] load_tbp;
reg [CFG_CTL_TBP_NUM-1:0] load_tbp_index;
wire [CFG_CTL_TBP_NUM-1:0] flush_tbp;
reg [CFG_CTL_TBP_NUM-1:0] precharge_tbp;
reg [CFG_CTL_TBP_NUM-1:0] row_req;
reg [CFG_CTL_TBP_NUM-1:0] act_req;
reg [CFG_CTL_TBP_NUM-1:0] pch_req;
reg [CFG_CTL_TBP_NUM-1:0] col_req;
reg [CFG_CTL_TBP_NUM-1:0] rd_req;
reg [CFG_CTL_TBP_NUM-1:0] wr_req;
reg int_tbp_full;
wire int_tbp_empty;
reg [CFG_CTL_TBP_NUM-1:0] valid;
wire [CFG_CTL_TBP_NUM-1:0] valid_combi;
reg [CFG_MEM_IF_CS_WIDTH-1:0] chipsel [CFG_CTL_TBP_NUM-1:0];
reg [CFG_MEM_IF_BA_WIDTH-1:0] bank [CFG_CTL_TBP_NUM-1:0];
reg [CFG_MEM_IF_ROW_WIDTH-1:0] row [CFG_CTL_TBP_NUM-1:0];
reg [CFG_MEM_IF_COL_WIDTH-1:0] col [CFG_CTL_TBP_NUM-1:0];
reg [CFG_CTL_TBP_NUM-1:0] write;
reg [CFG_CTL_TBP_NUM-1:0] read;
wire [CFG_CTL_TBP_NUM-1:0] precharge;
wire [CFG_CTL_TBP_NUM-1:0] activate;
reg [CFG_INT_SIZE_WIDTH-1:0] size [CFG_CTL_TBP_NUM-1:0];
reg [CFG_CTL_TBP_NUM-1:0] autopch;
reg [CFG_LOCAL_ID_WIDTH-1:0] localid [CFG_CTL_TBP_NUM-1:0];
reg [CFG_DATA_ID_WIDTH-1:0] dataid [CFG_CTL_TBP_NUM-1:0];
reg [CFG_CTL_TBP_NUM-1:0] priority_a;
reg [CFG_CTL_TBP_NUM-1:0] activated;
reg [CFG_CTL_TBP_NUM-1:0] activated_p;
reg [CFG_CTL_TBP_NUM-1:0] activated_combi;
reg [CFG_CTL_TBP_NUM-1:0] precharged;
reg [CFG_CTL_TBP_NUM-1:0] precharged_combi;
reg [CFG_CTL_TBP_NUM-1:0] not_done_tbp_row_pass_flush;
reg [CFG_CTL_TBP_NUM-1:0] not_done_tbp_row_pass_flush_r;
reg [CFG_CTL_TBP_NUM-1:0] done_tbp_row_pass_flush;
reg [CFG_CTL_TBP_NUM-1:0] done_tbp_row_pass_flush_r;
reg [CFG_CTL_TBP_NUM-1:0] open_row_pass;
reg [CFG_CTL_TBP_NUM-1:0] open_row_pass_r;
wire [CFG_CTL_TBP_NUM-1:0] open_row_pass_flush;
reg [CFG_CTL_TBP_NUM-1:0] open_row_pass_flush_r;
reg [CFG_CTL_TBP_NUM-1:0] log2_open_row_pass_flush [CFG_CTL_TBP_NUM-1:0];
reg [CFG_CTL_TBP_NUM-1:0] log2_open_row_pass_flush_r [CFG_CTL_TBP_NUM-1:0];
reg [CFG_CTL_TBP_NUM-1:0] done;
reg [CFG_CTL_TBP_NUM-1:0] done_combi;
reg [CFG_CTL_TBP_NUM-1:0] complete;
reg [CFG_CTL_TBP_NUM-1:0] complete_rd;
reg [CFG_CTL_TBP_NUM-1:0] complete_wr;
reg [CFG_CTL_TBP_NUM-1:0] complete_combi;
reg [CFG_CTL_TBP_NUM-1:0] complete_combi_rd;
reg [CFG_CTL_TBP_NUM-1:0] complete_combi_wr;
reg [CFG_CTL_TBP_NUM-1:0] wst;
reg [CFG_CTL_TBP_NUM-1:0] wst_p;
reg [CFG_CTL_TBP_NUM-1:0] ssb;
reg [CFG_CTL_TBP_NUM-1:0] ssbr;
reg [CFG_CTL_TBP_NUM-1:0] ap;
reg [CFG_CTL_TBP_NUM-1:0] real_ap;
reg [CFG_CTL_TBP_NUM-1:0] rmw_correct;
reg [CFG_CTL_TBP_NUM-1:0] rmw_partial;
reg [CFG_CTL_TBP_NUM-1:0] require_flush;
reg [CFG_CTL_TBP_NUM-1:0] require_flush_calc;
reg [CFG_CTL_TBP_NUM-1:0] require_pch_combi [CFG_CTL_TBP_NUM-1:0];
reg [CFG_CTL_TBP_NUM-1:0] require_pch;
reg [CFG_CTL_TBP_NUM-1:0] burst_chop;
reg [CFG_CTL_TBP_NUM-1:0] age [CFG_CTL_TBP_NUM-1:0];
reg [CFG_PORT_WIDTH_STARVE_LIMIT-1:0] starvation [CFG_CTL_TBP_NUM-1:0];
// bit vectors
reg [CFG_CTL_TBP_NUM-1:0] apvo_combi; // vector for smart autopch open page
reg [CFG_CTL_TBP_NUM-1:0] apvo; // vector for smart autopch open page
reg [CFG_CTL_TBP_NUM-1:0] apvc_combi; // vector for smart autopch close page
reg [CFG_CTL_TBP_NUM-1:0] apvc; // vector for smart autopch close page
reg [CFG_CTL_TBP_NUM-1:0] rpv_combi [CFG_CTL_TBP_NUM-1:0];
reg [CFG_CTL_TBP_NUM-1:0] rpv [CFG_CTL_TBP_NUM-1:0];
reg [CFG_CTL_TBP_NUM-1:0] cpv_combi [CFG_CTL_TBP_NUM-1:0];
reg [CFG_CTL_TBP_NUM-1:0] cpv [CFG_CTL_TBP_NUM-1:0];
reg [CFG_CTL_TBP_NUM-1:0] wrt_combi [CFG_CTL_TBP_NUM-1:0];
reg [CFG_CTL_TBP_NUM-1:0] wrt [CFG_CTL_TBP_NUM-1:0];
reg [CFG_CTL_TBP_NUM-1:0] sbv_combi [CFG_CTL_TBP_NUM-1:0];
reg [CFG_CTL_TBP_NUM-1:0] sbv [CFG_CTL_TBP_NUM-1:0];
reg [CFG_CTL_TBP_NUM-1:0] sbvt_combi [CFG_CTL_TBP_NUM-1:0];
reg [CFG_CTL_TBP_NUM-1:0] sbvt [CFG_CTL_TBP_NUM-1:0];
reg [CFG_CTL_SHADOW_TBP_NUM-1:0] shadow_rpv_combi [CFG_CTL_TBP_NUM-1:0];
reg [CFG_CTL_SHADOW_TBP_NUM-1:0] shadow_rpv [CFG_CTL_TBP_NUM-1:0];
reg [CFG_CTL_SHADOW_TBP_NUM-1:0] shadow_sbvt_combi [CFG_CTL_TBP_NUM-1:0];
reg [CFG_CTL_SHADOW_TBP_NUM-1:0] shadow_sbvt [CFG_CTL_TBP_NUM-1:0];
reg [CFG_CTL_TBP_NUM-1:0] or_wrt;
reg [CFG_CTL_TBP_NUM-1:0] nor_rpv;
reg [CFG_CTL_TBP_NUM-1:0] nor_cpv;
reg [CFG_CTL_TBP_NUM-1:0] nor_wrt;
reg [CFG_CTL_TBP_NUM-1:0] nor_sbv;
reg [CFG_CTL_TBP_NUM-1:0] nor_sbvt;
wire [CFG_CTL_TBP_NUM-1:0] tbp_read;
wire [CFG_CTL_TBP_NUM-1:0] tbp_write;
wire [CFG_CTL_TBP_NUM-1:0] tbp_ap;
wire [(CFG_CTL_TBP_NUM*CFG_MEM_IF_CS_WIDTH)-1:0] tbp_chipsel;
wire [(CFG_CTL_TBP_NUM*CFG_MEM_IF_BA_WIDTH)-1:0] tbp_bank;
wire [(CFG_CTL_TBP_NUM*CFG_MEM_IF_ROW_WIDTH)-1:0] tbp_row;
wire [(CFG_CTL_TBP_NUM*CFG_MEM_IF_COL_WIDTH)-1:0] tbp_col;
wire [(CFG_CTL_SHADOW_TBP_NUM*CFG_MEM_IF_CS_WIDTH)-1:0] tbp_shadow_chipsel;
wire [(CFG_CTL_SHADOW_TBP_NUM*CFG_MEM_IF_BA_WIDTH)-1:0] tbp_shadow_bank;
wire [(CFG_CTL_SHADOW_TBP_NUM*CFG_MEM_IF_ROW_WIDTH)-1:0] tbp_shadow_row;
wire [(CFG_CTL_TBP_NUM*CFG_INT_SIZE_WIDTH)-1:0] tbp_size;
wire [(CFG_CTL_TBP_NUM*CFG_LOCAL_ID_WIDTH)-1:0] tbp_localid;
wire [(CFG_CTL_TBP_NUM*CFG_DATA_ID_WIDTH)-1:0] tbp_dataid;
wire [(CFG_CTL_TBP_NUM*CFG_CTL_TBP_NUM)-1:0] tbp_age;
wire [CFG_CTL_TBP_NUM-1:0] tbp_priority;
wire [CFG_CTL_TBP_NUM-1:0] tbp_rmw_correct;
wire [CFG_CTL_TBP_NUM-1:0] tbp_rmw_partial;
wire [CFG_MEM_IF_CHIP-1:0] tbp_bank_active;
wire [CFG_MEM_IF_CHIP-1:0] tbp_timer_ready;
reg [CFG_MEM_IF_CHIP-1:0] bank_active;
reg [CFG_MEM_IF_CHIP-1:0] timer_ready;
reg [CFG_CTL_TBP_NUM-1:0] int_bank_active [CFG_MEM_IF_CHIP-1:0];
reg [CFG_CTL_TBP_NUM-1:0] int_timer_ready [CFG_MEM_IF_CHIP-1:0];
reg [CFG_CTL_SHADOW_TBP_NUM-1:0] int_shadow_timer_ready [CFG_MEM_IF_CHIP-1:0];
reg [CFG_CTL_TBP_NUM-1:0] same_command_read;
reg [CFG_CTL_TBP_NUM-1:0] same_chip_bank_row;
reg [CFG_CTL_TBP_NUM-1:0] same_chip_bank_diff_row;
reg [CFG_CTL_TBP_NUM-1:0] same_chip_bank;
reg [CFG_CTL_SHADOW_TBP_NUM-1:0] same_shadow_command_read;
reg [CFG_CTL_SHADOW_TBP_NUM-1:0] same_shadow_chip_bank_row;
reg [CFG_CTL_SHADOW_TBP_NUM-1:0] same_shadow_chip_bank_diff_row;
reg [CFG_CTL_SHADOW_TBP_NUM-1:0] same_shadow_chip_bank;
reg [CFG_CTL_TBP_NUM-1:0] pre_calculated_same_chip_bank_diff_row [CFG_CTL_TBP_NUM-1:0];
reg [CFG_CTL_TBP_NUM-1:0] pre_calculated_same_chip_bank_row [CFG_CTL_TBP_NUM-1:0];
reg [CFG_CTL_TBP_NUM-1:0] pre_calculated_same_chip_bank [CFG_CTL_TBP_NUM-1:0];
reg [CFG_CTL_SHADOW_TBP_NUM-1:0] pre_calculated_same_shadow_chip_bank [CFG_CTL_TBP_NUM-1:0];
reg [COL_TIMER_WIDTH-1:0] col_timer [CFG_CTL_TBP_NUM-1:0];
reg [CFG_CTL_TBP_NUM-1:0] col_timer_ready;
reg [CFG_CTL_TBP_NUM-1:0] col_timer_pre_ready;
reg [ROW_TIMER_WIDTH-1:0] row_timer_combi [CFG_CTL_TBP_NUM-1:0];
reg [ROW_TIMER_WIDTH-1:0] row_timer [CFG_CTL_TBP_NUM-1:0];
reg [CFG_CTL_TBP_NUM-1:0] row_timer_ready;
reg [CFG_CTL_TBP_NUM-1:0] row_timer_pre_ready;
reg [TRC_TIMER_WIDTH-1:0] trc_timer [CFG_CTL_TBP_NUM-1:0];
reg [CFG_CTL_TBP_NUM-1:0] trc_timer_ready;
reg [CFG_CTL_TBP_NUM-1:0] trc_timer_pre_ready;
reg [CFG_CTL_TBP_NUM-1:0] trc_timer_pre_ready_combi;
reg [CFG_CTL_TBP_NUM-1:0] pch_ready;
reg [CFG_CTL_TBP_NUM-1:0] compare_t_param_rd_ap_to_valid_greater_than_trc_timer;
reg [CFG_CTL_TBP_NUM-1:0] compare_t_param_wr_ap_to_valid_greater_than_trc_timer;
reg [CFG_CTL_TBP_NUM-1:0] compare_t_param_rd_to_pch_greater_than_row_timer;
reg [CFG_CTL_TBP_NUM-1:0] compare_t_param_wr_to_pch_greater_than_row_timer;
reg compare_t_param_act_to_rdwr_less_than_offset;
reg compare_t_param_act_to_act_less_than_offset;
reg compare_t_param_act_to_pch_less_than_offset;
reg compare_t_param_rd_to_pch_less_than_offset;
reg compare_t_param_wr_to_pch_less_than_offset;
reg compare_t_param_pch_to_valid_less_than_offset;
reg compare_t_param_rd_ap_to_valid_less_than_offset;
reg compare_t_param_wr_ap_to_valid_less_than_offset;
reg compare_offset_t_param_act_to_rdwr_less_than_0;
reg compare_offset_t_param_act_to_rdwr_less_than_1;
reg [T_PARAM_ACT_TO_RDWR_WIDTH-1:0] offset_t_param_act_to_rdwr;
reg [T_PARAM_ACT_TO_ACT_WIDTH-1:0] offset_t_param_act_to_act;
reg [T_PARAM_ACT_TO_PCH_WIDTH-1:0] offset_t_param_act_to_pch;
reg [T_PARAM_RD_TO_PCH_WIDTH-1:0] offset_t_param_rd_to_pch;
reg [T_PARAM_WR_TO_PCH_WIDTH-1:0] offset_t_param_wr_to_pch;
reg [T_PARAM_PCH_TO_VALID_WIDTH-1:0] offset_t_param_pch_to_valid;
reg [T_PARAM_RD_AP_TO_VALID_WIDTH-1:0] offset_t_param_rd_ap_to_valid;
reg [T_PARAM_WR_AP_TO_VALID_WIDTH-1:0] offset_t_param_wr_ap_to_valid;
reg [CFG_CTL_TBP_NUM-1:0] can_act;
reg [CFG_CTL_TBP_NUM-1:0] can_pch;
reg [CFG_CTL_TBP_NUM-1:0] can_rd;
reg [CFG_CTL_TBP_NUM-1:0] can_wr;
reg [CFG_CTL_TBP_NUM-1:0] finish_tbp;
wire [CFG_CTL_SHADOW_TBP_NUM-1:0] flush_shadow_tbp;
reg [CFG_CTL_SHADOW_TBP_NUM-1:0] push_tbp_combi;
reg [CFG_CTL_SHADOW_TBP_NUM-1:0] push_tbp;
reg [CFG_CTL_SHADOW_TBP_NUM-1:0] ready_to_push_tbp_combi;
reg [CFG_CTL_SHADOW_TBP_NUM-1:0] ready_to_push_tbp;
reg [CFG_CTL_SHADOW_TBP_NUM-1:0] shadow_valid;
reg [CFG_MEM_IF_CS_WIDTH-1:0] shadow_chipsel [CFG_CTL_SHADOW_TBP_NUM-1:0];
reg [CFG_MEM_IF_BA_WIDTH-1:0] shadow_bank [CFG_CTL_SHADOW_TBP_NUM-1:0];
reg [CFG_MEM_IF_ROW_WIDTH-1:0] shadow_row [CFG_CTL_SHADOW_TBP_NUM-1:0];
reg [ROW_TIMER_WIDTH-1:0] shadow_row_timer [CFG_CTL_SHADOW_TBP_NUM-1:0];
reg [CFG_CTL_SHADOW_TBP_NUM-1:0] shadow_row_timer_pre_ready;
reg [CFG_CTL_SHADOW_TBP_NUM-1:0] shadow_row_timer_ready;
wire one = 1'b1;
wire zero = 1'b0;
integer i;
integer j;
genvar k;
//----------------------------------------------------------------------------------------------------
// Output port assignments
//----------------------------------------------------------------------------------------------------
assign tbp_read = read;
assign tbp_write = write;
assign tbp_ap = real_ap;
assign tbp_burst_chop = burst_chop;
assign tbp_precharge = precharge;
assign tbp_activate = activate;
assign tbp_priority = priority_a;
assign tbp_rmw_correct = rmw_correct;
assign tbp_rmw_partial = rmw_partial;
generate
begin
for(k=0; k<CFG_CTL_TBP_NUM; k=k+1)
begin : tbp_name
assign tbp_chipsel[(k*CFG_MEM_IF_CS_WIDTH)+CFG_MEM_IF_CS_WIDTH-1:k*CFG_MEM_IF_CS_WIDTH] = chipsel[k];
assign tbp_bank [(k*CFG_MEM_IF_BA_WIDTH)+CFG_MEM_IF_BA_WIDTH-1:k*CFG_MEM_IF_BA_WIDTH] = bank [k];
assign tbp_row [(k*CFG_MEM_IF_ROW_WIDTH)+CFG_MEM_IF_ROW_WIDTH-1:k*CFG_MEM_IF_ROW_WIDTH] = row [k];
assign tbp_col [(k*CFG_MEM_IF_COL_WIDTH)+CFG_MEM_IF_COL_WIDTH-1:k*CFG_MEM_IF_COL_WIDTH] = col [k];
assign tbp_localid[(k*CFG_LOCAL_ID_WIDTH)+CFG_LOCAL_ID_WIDTH-1:k*CFG_LOCAL_ID_WIDTH] = localid[k];
assign tbp_dataid [(k*CFG_DATA_ID_WIDTH)+CFG_DATA_ID_WIDTH-1:k*CFG_DATA_ID_WIDTH] = dataid [k];
assign tbp_age [(k*CFG_CTL_TBP_NUM)+CFG_CTL_TBP_NUM-1:k*CFG_CTL_TBP_NUM] = age [k];
assign tbp_size [(k*CFG_INT_SIZE_WIDTH)+CFG_INT_SIZE_WIDTH-1:k*CFG_INT_SIZE_WIDTH] = size [k];
end
for(k=0; k<CFG_CTL_SHADOW_TBP_NUM; k=k+1)
begin : tbp_shadow_name
if (CFG_ENABLE_SHADOW_TBP)
begin
assign tbp_shadow_chipsel[(k*CFG_MEM_IF_CS_WIDTH)+CFG_MEM_IF_CS_WIDTH-1:k*CFG_MEM_IF_CS_WIDTH] = shadow_chipsel[k];
assign tbp_shadow_bank [(k*CFG_MEM_IF_BA_WIDTH)+CFG_MEM_IF_BA_WIDTH-1:k*CFG_MEM_IF_BA_WIDTH] = shadow_bank [k];
assign tbp_shadow_row [(k*CFG_MEM_IF_ROW_WIDTH)+CFG_MEM_IF_ROW_WIDTH-1:k*CFG_MEM_IF_ROW_WIDTH] = shadow_row [k];
end
else
begin
assign tbp_shadow_chipsel[(k*CFG_MEM_IF_CS_WIDTH)+CFG_MEM_IF_CS_WIDTH-1:k*CFG_MEM_IF_CS_WIDTH] = 0;
assign tbp_shadow_bank [(k*CFG_MEM_IF_BA_WIDTH)+CFG_MEM_IF_BA_WIDTH-1:k*CFG_MEM_IF_BA_WIDTH] = 0;
assign tbp_shadow_row [(k*CFG_MEM_IF_ROW_WIDTH)+CFG_MEM_IF_ROW_WIDTH-1:k*CFG_MEM_IF_ROW_WIDTH] = 0;
end
end
end
endgenerate
assign tbp_full = int_tbp_full;
assign tbp_empty = int_tbp_empty;
assign int_tbp_empty = &(valid ^~ done); // empty if valid and done are the same
assign load_tbp = (~int_tbp_full & cmd_gen_load) ? load_tbp_index : 0;
assign flush_tbp = open_row_pass_flush_r | finish_tbp | (done & precharge_tbp);
assign tbp_load = load_tbp;
assign tbp_bank_active = bank_active;
assign tbp_timer_ready = timer_ready;
assign precharge = activated;
assign activate = ~activated;
//----------------------------------------------------------------------------------------------------
// TBP General Functions
//----------------------------------------------------------------------------------------------------
assign valid_combi = (valid | load_tbp) & ~flush_tbp;
// Decide which TBP to load
always @ (posedge ctl_clk or negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
load_tbp_index <= 0;
end
else
begin
load_tbp_index <= ~valid_combi & (valid_combi + 1);
end
end
// Assert when TBP is full to prevent further load
always @ (posedge ctl_clk or negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
int_tbp_full <= 0;
end
else
begin
int_tbp_full <= &valid_combi;
end
end
//----------------------------------------------------------------------------------------------------
// Finish TBP
//----------------------------------------------------------------------------------------------------
// Logic to determine when can we flush a done TBP
// in non-shadow TBP case, we can only flush once the timer finished counting
// in shadow TBP case, we can flush once it is pushed into shadow TBP
always @ (*)
begin
for (i=0; i<CFG_CTL_SHADOW_TBP_NUM; i=i+1)
begin
if (CFG_ENABLE_SHADOW_TBP)
begin
finish_tbp[i] = push_tbp[i] | (done[i] & precharged[i] & row_timer_pre_ready[i]);
end
else
begin
finish_tbp[i] = done[i] & precharged[i] & row_timer_pre_ready[i];
end
end
end
//----------------------------------------------------------------------------------------------------
// Shadow TBP Logic
//----------------------------------------------------------------------------------------------------
// Determine when can we flush TBP
assign flush_shadow_tbp = shadow_valid & shadow_row_timer_pre_ready;
// Determine when it's ready to push into shadow TBP
always @ (*)
begin
for (i=0; i<CFG_CTL_SHADOW_TBP_NUM; i=i+1)
begin
if (CFG_ENABLE_SHADOW_TBP)
begin
if (flush_tbp[i]) // TBP might flush before shadow TBP is still allocated
begin
ready_to_push_tbp_combi[i] = 1'b0;
end
else if (push_tbp[i]) // we want push_tbp to pulse for one clock cycle only
begin
ready_to_push_tbp_combi[i] = 1'b0;
end
else if ((col_grant[i] && real_ap[i]) || (pch_grant[i] && done[i])) // indicate ready to push TBP once TBP is done
begin
ready_to_push_tbp_combi[i] = 1'b1;
end
else
begin
ready_to_push_tbp_combi[i] = ready_to_push_tbp[i];
end
end
else
begin
ready_to_push_tbp_combi[i] = zero;
end
end
end
always @ (posedge ctl_clk or negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
for (i=0; i<CFG_CTL_SHADOW_TBP_NUM; i=i+1)
begin
ready_to_push_tbp[i] <= 1'b0;
end
end
else
begin
for (i=0; i<CFG_CTL_SHADOW_TBP_NUM; i=i+1)
begin
ready_to_push_tbp[i] <= ready_to_push_tbp_combi[i];
end
end
end
// Determine when to push into shadow TBP
always @ (*)
begin
for (i=0; i<CFG_CTL_SHADOW_TBP_NUM; i=i+1)
begin
if (CFG_ENABLE_SHADOW_TBP)
begin
if (push_tbp[i]) // we want push_tbp to pulse for one clock cycle only
begin
push_tbp_combi[i] = 1'b0;
end
else if (ready_to_push_tbp_combi[i] && shadow_row_timer_pre_ready[i]) // prevent pushing into an allocated shadow TBP
begin
push_tbp_combi[i] = 1'b1;
end
else
begin
push_tbp_combi[i] = push_tbp[i];
end
end
else
begin
push_tbp_combi[i] = zero;
end
end
end
always @ (posedge ctl_clk or negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
for (i=0; i<CFG_CTL_SHADOW_TBP_NUM; i=i+1)
begin
push_tbp[i] <= 1'b0;
end
end
else
begin
for (i=0; i<CFG_CTL_SHADOW_TBP_NUM; i=i+1)
begin
push_tbp[i] <= push_tbp_combi[i];
end
end
end
// Shadow TBP information
always @ (posedge ctl_clk or negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
for (i=0; i<CFG_CTL_SHADOW_TBP_NUM; i=i+1)
begin
shadow_chipsel[i] <= 0;
shadow_bank [i] <= 0;
shadow_row [i] <= 0;
end
end
else
begin
for (i=0; i<CFG_CTL_SHADOW_TBP_NUM; i=i+1)
begin
if (CFG_ENABLE_SHADOW_TBP)
begin
if (push_tbp_combi[i])
begin
shadow_chipsel[i] <= chipsel[i];
shadow_bank [i] <= bank [i];
shadow_row [i] <= row [i];
end
end
else
begin
shadow_chipsel[i] <= 0;
shadow_bank [i] <= 0;
shadow_row [i] <= 0;
end
end
end
end
always @ (posedge ctl_clk or negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
for (i=0; i<CFG_CTL_SHADOW_TBP_NUM; i=i+1)
begin
shadow_valid[i] <= 1'b0;
end
end
else
begin
for (i=0; i<CFG_CTL_SHADOW_TBP_NUM; i=i+1)
begin
if (CFG_ENABLE_SHADOW_TBP)
begin
if (flush_shadow_tbp[i])
begin
shadow_valid[i] <= 1'b0;
end
else if (push_tbp[i])
begin
shadow_valid[i] <= 1'b1;
end
end
else
begin
shadow_valid[i] <= 1'b0;
end
end
end
end
always @ (posedge ctl_clk or negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
for (i=0; i<CFG_CTL_SHADOW_TBP_NUM; i=i+1)
begin
shadow_row_timer [i] <= 0;
shadow_row_timer_pre_ready[i] <= 1'b0;
shadow_row_timer_ready [i] <= 1'b0;
end
end
else
begin
for (i=0; i<CFG_CTL_SHADOW_TBP_NUM; i=i+1)
begin
if (CFG_ENABLE_SHADOW_TBP)
begin
if (push_tbp[i])
begin
if (!row_timer_pre_ready[i] || !trc_timer_pre_ready[i])
begin
// Decide to take the larger timer value between row/trc timer
if (row_timer[i] > trc_timer[i])
begin
shadow_row_timer[i] <= row_timer[i] - 1'b1;
end
else
begin
shadow_row_timer[i] <= trc_timer[i] - 1'b1;
end
shadow_row_timer_pre_ready[i] <= 1'b0;
shadow_row_timer_ready [i] <= 1'b0;
end
else
begin
shadow_row_timer [i] <= 0;
shadow_row_timer_pre_ready[i] <= 1'b1;
shadow_row_timer_ready [i] <= 1'b1;
end
end
else
begin
if (shadow_row_timer[i] != 0)
begin
shadow_row_timer[i] <= shadow_row_timer[i] - 1'b1;
end
if (shadow_row_timer[i] <= 1)
begin
shadow_row_timer_ready[i] <= 1'b1;
end
if (shadow_row_timer[i] <= 2)
begin
shadow_row_timer_pre_ready[i] <= 1'b1;
end
end
end
else
begin
shadow_row_timer [i] <= 0;
shadow_row_timer_pre_ready[i] <= 1'b0;
shadow_row_timer_ready [i] <= 1'b0;
end
end
end
end
//----------------------------------------------------------------------------------------------------
// Request logic
//----------------------------------------------------------------------------------------------------
// Can_* logic for request logic, indicate whether TBP can request now
// Can activate
always @ (posedge ctl_clk or negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
can_act[i] <= 1'b0;
end
end
else
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
if (activated_combi[i]) // activated, so there is no need to enable activate again
begin
can_act[i] <= 1'b0;
end
else if (col_grant[i]) //done, there is no need to enable activate again
begin
can_act[i] <= 1'b0;
end
else if (load_tbp[i]) // new TBP command, assume no open-row-pass (handled by statement above)
begin
can_act[i] <= 1'b1;
end
else if
(
!done[i] && valid[i] &&
(
( cfg_reorder_data && CFG_DATA_REORDERING_TYPE == "INTER_ROW" && (precharge_tbp[i] || pch_grant[i])) ||
( cfg_reorder_data && CFG_DATA_REORDERING_TYPE == "INTER_BANK" && (precharge_tbp[i] )) ||
(!cfg_reorder_data && precharge_tbp[i])
)
)
// precharge or precharge all command, re-enable since it is not done
// (INTER_ROW) we need to validate pch_grant because precharge might happen to a newly loaded TBP due to TBP interlock case (see require_pch logic)
begin
can_act[i] <= 1'b1;
end
end
end
end
// Can precharge
always @ (posedge ctl_clk or negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
can_pch[i] <= 1'b0;
end
end
else
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
can_pch[i] <= one; // there is no logic required for precharge, keeping this for future use
end
end
end
// Can read
always @ (posedge ctl_clk or negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
can_rd[i] <= 1'b0;
end
end
else
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
if (col_grant[i] || done[i]) // done, there is no need to enable read again
begin
can_rd[i] <= 1'b0;
end
else if
(
( cfg_reorder_data && CFG_DATA_REORDERING_TYPE == "INTER_ROW" && (precharge_tbp[i] || pch_grant[i])) ||
( cfg_reorder_data && CFG_DATA_REORDERING_TYPE == "INTER_BANK" && (precharge_tbp[i] )) ||
(!cfg_reorder_data && precharge_tbp[i])
)
// precharge or precharge all command, can't read since bank is not active
// (INTER_ROW) we need to validate pch_grant because precharge might happen to a newly loaded TBP due to TBP interlock case (see require_pch logic)
begin
can_rd[i] <= 1'b0;
end
else if (((act_grant[i] && compare_t_param_act_to_rdwr_less_than_offset) || open_row_pass[i] || activated[i]) && col_timer_pre_ready[i]) // activated and timer is ready
begin
can_rd[i] <= 1'b1;
end
end
end
end
// Can write
always @ (posedge ctl_clk or negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
can_wr[i] <= 1'b0;
end
end
else
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
if (col_grant[i] || done[i]) // done, there is no need to enable read again
begin
can_wr[i] <= 1'b0;
end
else if
(
( cfg_reorder_data && CFG_DATA_REORDERING_TYPE == "INTER_ROW" && (precharge_tbp[i] || pch_grant[i])) ||
( cfg_reorder_data && CFG_DATA_REORDERING_TYPE == "INTER_BANK" && (precharge_tbp[i] )) ||
(!cfg_reorder_data && precharge_tbp[i])
)
// precharge or precharge all command, can't write since bank is not active
// (INTER_ROW) we need to validate pch_grant because precharge might happen to a newly loaded TBP due to TBP interlock case (see require_pch logic)
begin
can_wr[i] <= 1'b0;
end
else if (((act_grant[i] && compare_t_param_act_to_rdwr_less_than_offset) || open_row_pass[i] || activated[i]) && col_timer_pre_ready[i]) // activated and timer is ready
begin
can_wr[i] <= 1'b1;
end
end
end
end
// Row request
always @(*)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
row_req[i] = act_req[i] | pch_req[i];
end
end
// Column request
always @(*)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
col_req[i] = rd_req[i] | wr_req[i];
end
end
// Individual activate, precharge, read and write request logic
always @ (*)
begin
for (i = 0;i < CFG_CTL_TBP_NUM;i = i + 1)
begin
act_req[i] = nor_rpv[i] & nor_sbv[i] & nor_sbvt[i] & ~or_wrt[i] & can_act[i];
pch_req[i] = require_pch[i] & pch_ready[i] & can_pch[i];
rd_req [i] = nor_cpv[i] & can_rd[i] & complete_rd[i];
wr_req [i] = nor_cpv[i] & can_wr[i] & complete_wr[i];
end
end
//----------------------------------------------------------------------------------------------------
// Valid logic
//----------------------------------------------------------------------------------------------------
// Indicates that current TBP is valid after load an invalid after flush
always @(posedge ctl_clk, negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
valid[i] <= 1'b0;
end
end
else
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
if (load_tbp[i])
begin
valid[i] <= 1'b1;
end
else if (flush_tbp[i])
begin
valid[i] <= 1'b0;
end
end
end
end
//----------------------------------------------------------------------------------------------------
// TBP information
//----------------------------------------------------------------------------------------------------
// Keeps information from cmd_gen after load
always @(posedge ctl_clk, negedge ctl_reset_n)
begin
if (!ctl_reset_n)
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
chipsel [i] <= 0;
bank [i] <= 0;
row [i] <= 0;
col [i] <= 0;
write [i] <= 0;
read [i] <= 0;
size [i] <= 0;
autopch [i] <= 0;
localid [i] <= 0;
dataid [i] <= 0;
rmw_correct[i] <= 0;
rmw_partial[i] <= 0;
end
else
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
if (load_tbp[i])
begin
chipsel [i] <= cmd_gen_chipsel;
bank [i] <= cmd_gen_bank;
row [i] <= cmd_gen_row;
col [i] <= cmd_gen_col;
write [i] <= cmd_gen_write;
read [i] <= cmd_gen_read;
size [i] <= cmd_gen_size;
autopch [i] <= cmd_gen_autopch;
localid [i] <= cmd_gen_localid;
dataid [i] <= cmd_gen_dataid;
rmw_correct[i] <= cmd_gen_rmw_correct;
rmw_partial[i] <= cmd_gen_rmw_partial;
end
end
end
// Priority information
always @(posedge ctl_clk, negedge ctl_reset_n)
begin
if (!ctl_reset_n)
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
priority_a[i] <= 1'b0;
end
else
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
if (CFG_DISABLE_PRIORITY == 1)
begin
priority_a[i] <= zero;
end
else
begin
if (load_tbp[i])
begin
if (cfg_reorder_data) // priority will be ignored when data reordering is OFF
begin
priority_a[i] <= cmd_gen_priority;
end
else
begin
priority_a[i] <= 1'b0;
end
end
else if (starvation[i] == cfg_starve_limit) // assert priority when starvation limit is reached
begin
priority_a[i] <= 1'b1;
end
end
end
end
//----------------------------------------------------------------------------------------------------
// Row dependency vector
//----------------------------------------------------------------------------------------------------
// RPV, TBP is only allowed to request row command when RPV is all zero, meaning no dependencies on other TBPs
always @(*)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
for (j=0; j<CFG_CTL_TBP_NUM; j=j+1)
begin
if (load_tbp[i])
begin
if
(
!flush_tbp[j] && !push_tbp[j] &&
(
( cfg_reorder_data && CFG_DATA_REORDERING_TYPE == "INTER_ROW" && valid[j] && (same_chip_bank_row[j] || (same_chip_bank[j] && (rmw_partial[j] || rmw_correct[j])))) ||
( cfg_reorder_data && CFG_DATA_REORDERING_TYPE == "INTER_BANK" && valid[j] && same_chip_bank[j]) ||
(!cfg_reorder_data && valid[j] && same_chip_bank[j])
)
)
// (INTER_ROW) Set RPV to '1' when a new TBP has same-chip-bank-row address with any other existing TBPs
// (INTER_ROW) Set RPV to '1' when existing TBP is a RMW command, we don't allow reordering between RMW commands
// This is to prevent activate going to the later RMW commands
// (INTER_BANK) Set RPV to '1' when a new TBP has same-chip-bank address with any other existing TBPs
// (NON_REORDER) Set RPV to '1' when a new TBP has same-chip-bank address with any other existing TBPs, to allow command reordering
begin
rpv_combi[i][j] = 1'b1;
end
else
begin
rpv_combi[i][j] = 1'b0;
end
end
else if (flush_tbp[j] || push_tbp[j])
// (INTER_ROW) Set RPV to '0' after flush
// (INTER_BANK) Set RPV to '0' after flush
begin
rpv_combi[i][j] = 1'b0;
end
else
begin
rpv_combi[i][j] = rpv[i][j];
end
end
end
end
always @ (*)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
for (j=0; j<CFG_CTL_SHADOW_TBP_NUM; j=j+1)
begin
if (CFG_ENABLE_SHADOW_TBP)
begin
if (load_tbp[i])
begin
if (!flush_shadow_tbp[j] && ((shadow_valid[j] && same_shadow_chip_bank[j]) || (push_tbp[j] && same_chip_bank[j])))
// Set Shadow RPV to '1' when a new TBP has same-chip-bank address with any other existing TBPs
begin
shadow_rpv_combi[i][j] = 1'b1;
end
else
begin
shadow_rpv_combi[i][j] = 1'b0;
end
end
else if (push_tbp[j] && rpv[i][j])
// If there is a push_tbp and RPV is set to '1'
// We need to shift RPV to Shadow RPV
begin
shadow_rpv_combi[i][j] = 1'b1;
end
else if (flush_shadow_tbp[j])
// (INTER_ROW) Set RPV to '0' after flush
// (INTER_BANK) Set RPV to '0' after flush
begin
shadow_rpv_combi[i][j] = 1'b0;
end
else
begin
shadow_rpv_combi[i][j] = shadow_rpv[i][j];
end
end
else
begin
shadow_rpv_combi[i][j] = zero;
end
end
end
end
always @ (posedge ctl_clk or negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
nor_rpv[i] <= 1'b0;
for (j=0; j<CFG_CTL_TBP_NUM; j=j+1)
begin
rpv[i][j] <= 1'b0;
end
end
end
else
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
nor_rpv[i] <= ~|{shadow_rpv_combi[i], rpv_combi[i]};
for (j=0; j<CFG_CTL_TBP_NUM; j=j+1)
begin
if (i == j) // Hard-coded to '0' for own vector bit, since we only need to know the dependencies for other TBPs not ourself
begin
rpv[i][j] <= 1'b0;
end
else
begin
rpv[i][j] <= rpv_combi[i][j];
end
end
end
end
end
always @ (posedge ctl_clk or negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
for (j=0; j<CFG_CTL_SHADOW_TBP_NUM; j=j+1)
begin
shadow_rpv[i][j] <= 1'b0;
end
end
end
else
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
for (j=0; j<CFG_CTL_SHADOW_TBP_NUM; j=j+1)
begin
shadow_rpv[i][j] <= shadow_rpv_combi[i][j];
end
end
end
end
//----------------------------------------------------------------------------------------------------
// Column dependency vector
//----------------------------------------------------------------------------------------------------
// CPV, TBP is only allowed to request column command when CPV is all zero, meaning no dependencies on other TBPs
always @(*)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
for (j=0; j<CFG_CTL_TBP_NUM; j=j+1)
begin
if (load_tbp[i])
begin
if
(
!flush_tbp[j] && !col_grant[j] &&
(
( cfg_reorder_data && CFG_DATA_REORDERING_TYPE == "INTER_ROW" && valid[j] && !done[j] && (priority_a[j] || same_chip_bank_row[j] || rmw_partial[j] || rmw_correct[j] || same_command_read[j])) ||
( cfg_reorder_data && CFG_DATA_REORDERING_TYPE == "INTER_BANK" && valid[j] && !done[j] && (priority_a[j] || same_chip_bank [j] || rmw_partial[j] || rmw_correct[j] || same_command_read[j])) ||
(!cfg_reorder_data && valid[j] && !done[j])
)
)
// (INTER_ROW) Set CPV to '1' when a new TBP has same-chip-bank-row address with any other existing TBPs
// (INTER_ROW) Set CPV to '1' when existing TBP is a RMW command, we don't allow reordering between RMW commands
// (INTER_ROW) Set CPV to '1' when existing TBP is a priority command, we don't want new TBP to take over priority command
// (INTER_BANK) Set CPV to '1' when a new TBP has same-chip-bank address with any other existing TBPs
// (INTER_BANK) Set CPV to '1' when existing TBP is a RMW command, we don't allow reordering between RMW commands
// (INTER_BANK) Set CPV to '1' when existing TBP is a priority command, we don't want new TBP to take over priority command
// (NON_REORDER) Set CPV to '1' when a new TBP is loaded, all column command must be executed in order
begin
cpv_combi[i][j] = 1'b1;
end
else
begin
cpv_combi[i][j] = 1'b0;
end
end
else if (col_grant[j])
// (INTER_ROW) Set CPV to '0' after col_grant
// (INTER_BANK) Set CPV to '0' after col_grant
begin
cpv_combi[i][j] = 1'b0;
end
else
begin
cpv_combi[i][j] = cpv[i][j];
end
end
end
end
always @ (posedge ctl_clk or negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
nor_cpv[i] <= 1'b0;
for (j=0; j<CFG_CTL_TBP_NUM; j=j+1)
begin
cpv[i][j] <= 1'b0;
end
end
end
else
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
nor_cpv[i] <= ~|cpv_combi[i];
for (j=0; j<CFG_CTL_TBP_NUM; j=j+1)
begin
if (i == j) // Hard-coded to '0' for own vector bit, since we only need to know the dependencies for other TBPs not ourself
begin
cpv[i][j] <= 1'b0;
end
else
begin
cpv[i][j] <= cpv_combi[i][j];
end
end
end
end
end
//----------------------------------------------------------------------------------------------------
// Activate related logic
//----------------------------------------------------------------------------------------------------
// Open-row-pass flush logic
// after a granted command and WST (open row pass to another TBP with same page from just granted command) OR
// after a done command and WST (open row pass to another TBP with same page from a done command with page open)
// Logic to determine which not-done TBP should be flushed to perform open-row-pass
always @ (*)
begin
not_done_tbp_row_pass_flush = col_grant & wst_p;
end
always @ (posedge ctl_clk or negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
not_done_tbp_row_pass_flush_r[i] <= 1'b0;
end
end
else
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
not_done_tbp_row_pass_flush_r[i] <= not_done_tbp_row_pass_flush[i];
end
end
end
// Logic to determine which done TBP should be flushed to perform open-row-pass
always @ (*)
begin
done_tbp_row_pass_flush = done & wst_p & ~row_grant & ~precharge_tbp;
end
always @ (posedge ctl_clk or negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
done_tbp_row_pass_flush_r[i] <= 1'b0;
end
end
else
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
if (done_tbp_row_pass_flush_r[i])
begin
done_tbp_row_pass_flush_r[i] <= 1'b0;
end
else
begin
done_tbp_row_pass_flush_r[i] <= done_tbp_row_pass_flush[i];
end
end
end
end
// Using done_tbp_row_pass_flush_r to improve timing
// it's acceptable to add one clock cycle latency when performing open-row-pass from a done command
// [REMARK] there is potential to optimize the flush logic (for done-open-row-pass case), because flush_tbp depends on open_row_pass_flush logic
assign open_row_pass_flush = not_done_tbp_row_pass_flush | done_tbp_row_pass_flush;
// Open-row-pass logic, TBP will pass related information to same page command (increase efficiency)
always @ (*)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
open_row_pass[i] = |open_row_pass_flush && or_wrt[i] && |(wrt[i] & open_row_pass_flush);
end
end
// Registered version
always @ (posedge ctl_clk or negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
open_row_pass_r [i] <= 1'b0;
open_row_pass_flush_r[i] <= 1'b0;
end
end
else
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
open_row_pass_r [i] <= open_row_pass [i];
open_row_pass_flush_r[i] <= open_row_pass_flush[i];
end
end
end
// Activated logic
// indicate that current TBP is activated by activate command or open-row-pass
always @(*)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
if (act_grant[i] || open_row_pass[i])
begin
activated_combi[i] = 1'b1;
end
else
begin
activated_combi[i] = 1'b0;
end
end
end
// activated need not to be validated with valid
always @(posedge ctl_clk, negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
activated [i] <= 1'b0;
activated_p[i] <= 1'b0;
end
end
else
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
activated_p[i] <= activated_combi[i]; // activated pulse
if (flush_tbp[i] || pch_grant[i])
begin
activated[i] <= 1'b0;
end
else if (precharge_tbp[i])
begin
activated[i] <= 1'b0;
end
else if (activated_combi[i])
begin
activated[i] <= 1'b1;
end
end
end
//----------------------------------------------------------------------------------------------------
// Precharge related logic
//----------------------------------------------------------------------------------------------------
// Precharge all logic
// indicate which TBP is precharged cause of sideband precharge all command
always @(*)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
precharge_tbp[i] = sb_tbp_precharge_all[i];
end
end
// Precharge logic
// indicate which TBP is precharged
always @ (*)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
if (load_tbp[i])
begin
precharged_combi[i] = 1'b0;
end
else if (activated_combi[i] && cfg_reorder_data && CFG_DATA_REORDERING_TYPE == "INTER_ROW")
// Only required in INTER-ROW reordering case since TBP might request precharge after TBP load
// due to TBP interlock case
begin
precharged_combi[i] = 1'b0;
end
else if (col_grant[i] && real_ap[i])
begin
precharged_combi[i] = 1'b1;
end
else if (pch_grant[i])
begin
precharged_combi[i] = 1'b1;
end
else
begin
precharged_combi[i] = precharged[i];
end
end
end
always @ (posedge ctl_clk or negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
precharged[i] <= 1'b0;
end
end
else
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
precharged[i] <= precharged_combi[i];
end
end
end
//----------------------------------------------------------------------------------------------------
// Auto-precharge related logic
//----------------------------------------------------------------------------------------------------
// Auto precharge related logic, to determine which TBP should be closed or kept open
// OPP - autoprecharge when there is another command to same chip-bank different row
// CPP - do not autoprecharge when there is another command to the same chip-bank-row
always @ (*)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
if (flush_tbp[i])
begin
apvo_combi[i] = 1'b0;
apvc_combi[i] = 1'b0;
end
else if
(
(load_tbp[i] && CFG_DATA_REORDERING_TYPE == "INTER_ROW") || // load self
(
(|load_tbp && !load_tbp[i]) && // load other TBP
(
( cfg_reorder_data && CFG_DATA_REORDERING_TYPE == "INTER_ROW") ||
( cfg_reorder_data && CFG_DATA_REORDERING_TYPE == "INTER_BANK" && !ssb[i]) ||
(!cfg_reorder_data && !ssb[i])
)
)
)
// (INTER_ROW) update multiple times whenever there is a load so that it'll get the latest AP info
// (INTER_BANK) only update this once after same chip-bank command is loaded, masked by SSB (seen same bank)
// (NON_REORDER) only update this once after same chip-bank command is loaded, masked by SSB (seen same bank)
begin
if
(
(load_tbp[i] && |(valid & same_chip_bank_diff_row) && cfg_reorder_data && CFG_DATA_REORDERING_TYPE == "INTER_ROW") ||
((|load_tbp && !load_tbp[i]) && valid[i] && same_chip_bank_diff_row[i])
)
// (INTER_ROW) on self load, set to '1' if other valid TBP is same-chip-bank-diff-row with self
// set to '1' if there is a new command with same-chip-bank-diff-row with current TBP
begin
apvo_combi[i] = 1'b1;
end
else
begin
apvo_combi[i] = apvo[i];
end
if ((|load_tbp && !load_tbp[i]) && valid[i] && same_chip_bank_row[i])
// set to '1' if there is a new command with same-chip-bank-row with current TBP
begin
apvc_combi[i] = 1'b1;
end
else
begin
apvc_combi[i] = apvc[i];
end
end
else
begin
apvo_combi[i] = apvo[i];
apvc_combi[i] = apvc[i];
end
end
end
always @ (posedge ctl_clk or negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
apvo[i] <= 1'b0;
apvc[i] <= 1'b0;
end
end
else
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
apvo[i] <= apvo_combi[i];
apvc[i] <= apvc_combi[i];
end
end
end
// Auto precharge
always @(*)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
if (apvc[i]) // keeping a page open have higher priority that keeping a close page (improve efficiency)
begin
ap[i] = 1'b0;
end
else if (apvo[i])
begin
ap[i] = 1'b1;
end
else
begin
ap[i] = autopch[i] | require_flush[i];
end
end
end
// Real auto-precharge
// purpose is to make pipelining easier in the future (if needed)
always @ (*)
begin
real_ap = ap;
end
//----------------------------------------------------------------------------------------------------
// Done logic
//----------------------------------------------------------------------------------------------------
// Indicate that current TBP has finished issuing column command
always @ (*)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
if (load_tbp[i])
begin
done_combi[i] = 1'b0;
end
else if (flush_tbp[i])
begin
done_combi[i] = 1'b0;
end
else if (col_grant[i])
begin
done_combi[i] = 1'b1;
end
else
begin
done_combi[i] = done[i];
end
end
end
always @(posedge ctl_clk, negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
done[i] <= 1'b0;
end
end
else
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
done[i] <= done_combi[i];
end
end
end
//----------------------------------------------------------------------------------------------------
// Complete logic
//----------------------------------------------------------------------------------------------------
// Indicate that the data for current TBP is complete and ready to be issued
always @(*)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
if (load_tbp[i])
begin
if (cmd_gen_read)
begin
complete_combi_rd[i] = cmd_gen_complete;
complete_combi_wr[i] = 1'b0;
end
else
begin
complete_combi_rd[i] = 1'b0;
complete_combi_wr[i] = cmd_gen_complete;
end
end
else if (write[i] && !complete[i])
begin
complete_combi_rd[i] = complete_rd[i];
complete_combi_wr[i] = data_complete[i];
end
else
begin
complete_combi_rd[i] = complete_rd[i];
complete_combi_wr[i] = complete_wr[i];
end
end
end
always @ (*)
begin
complete_combi = complete_combi_rd | complete_combi_wr;
end
always @(posedge ctl_clk, negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
complete <= 0;
complete_rd <= 0;
complete_wr <= 0;
end
else
begin
complete <= complete_combi;
complete_rd <= complete_combi_rd;
complete_wr <= complete_combi_wr;
end
end
//----------------------------------------------------------------------------------------------------
// Same bank vector logic
//----------------------------------------------------------------------------------------------------
// This bit vector (same bank vector) is to stop a TBP from requesting activate when another row in the same chip-bank was granted
// SBV stops TBP from requesting activate when there is another same-chip-bank-diff-row was granted
// prevents activate to and activated bank
always @(*)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
for (j=0; j<CFG_CTL_TBP_NUM; j=j+1)
begin
if (CFG_DATA_REORDERING_TYPE == "INTER_BANK")
begin
// There is no need to SBV in INTER_BANK case
sbv_combi[i][j] = zero;
end
else if (CFG_DATA_REORDERING_TYPE == "INTER_ROW")
begin
if
(
(load_tbp[i] && !flush_tbp[j] && (activated[j] || activated_combi[j]) && same_chip_bank_diff_row[j]) ||
(activated_combi[j] && valid[i] && pre_calculated_same_chip_bank_diff_row [i][j])
)
// Set SBV to '1' if new TBP is same-chip-bank-diff-row with other existing TBP
// Set SBV to '1' if there is a row_grant or open-row-pass to other existing TBP with same-chip-bank-diff-row
begin
sbv_combi[i][j] = 1'b1;
end
else if (flush_tbp[j] || pch_grant[j] || precharge_tbp[j])
// Set SBV to '0' if there is a flush to other TBP
// Set SBV to '0' if there is a precharge to other TBP
// Set SBV to '0' if there is a precharge all command from sideband
begin
sbv_combi[i][j] = 1'b0;
end
else
begin
sbv_combi[i][j] = sbv[i][j];
end
end
else
begin
sbv_combi[i][j] = sbv[i][j];
end
end
end
end
always @ (posedge ctl_clk or negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
nor_sbv[i] <= 1'b0;
for (j=0; j<CFG_CTL_TBP_NUM; j=j+1)
begin
sbv[i][j] <= 1'b0;
end
end
end
else
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
nor_sbv[i] <= ~|sbv_combi[i];
for (j=0; j<CFG_CTL_TBP_NUM; j=j+1)
begin
if (i == j) // Hard-coded to '0' for own vector bit, since we only need to know the dependencies for other TBPs not ourself
begin
sbv[i][j] <= 1'b0;
end
else
begin
sbv[i][j] <= sbv_combi[i][j];
end
end
end
end
end
//----------------------------------------------------------------------------------------------------
// Same bank timer vector logic
//----------------------------------------------------------------------------------------------------
// SBTV stops TBP from requesting activate when the timer for same-chip-bank is still running
always @ (*)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
for (j=0; j<CFG_CTL_TBP_NUM; j=j+1)
begin
if (CFG_DATA_REORDERING_TYPE == "INTER_BANK")
begin
sbvt_combi[i][j] = zero;
end
else if (CFG_DATA_REORDERING_TYPE == "INTER_ROW")
begin
if (flush_tbp[i])
begin
sbvt_combi[i][j] = 1'b0;
end
else if (push_tbp[j])
begin
sbvt_combi[i][j] = 1'b0;
end
else if
(
(pch_grant[j] || (col_grant[j] && real_ap[j])) &&
(
(load_tbp[i] && same_chip_bank[j]) ||
(valid[i] && pre_calculated_same_chip_bank[i][j])
)
)
// Set to '1' when there is a precharge/auto-precharge to same-chip-bank address
begin
sbvt_combi[i][j] = 1'b1;
end
else if
(
precharged[j] && valid[j] &&
(
(load_tbp[i] && same_chip_bank[j]) ||
(valid[i] && pre_calculated_same_chip_bank[i][j])
)
)
// Set to '1' when same-chip-bank address TBP is still in precharge state
begin
sbvt_combi[i][j] = ~row_timer_pre_ready[j];
end
else
begin
sbvt_combi[i][j] = zero;
end
end
else
begin
sbvt_combi[i][j] = sbvt[i][j];
end
end
end
end
always @ (*)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
for (j=0; j<CFG_CTL_SHADOW_TBP_NUM; j=j+1)
begin
if (CFG_ENABLE_SHADOW_TBP)
begin
if (CFG_DATA_REORDERING_TYPE == "INTER_BANK")
begin
shadow_sbvt_combi[i][j] = zero;
end
else if (CFG_DATA_REORDERING_TYPE == "INTER_ROW")
begin
if (flush_shadow_tbp[j])
begin
shadow_sbvt_combi[i][j] = 1'b0;
end
else if (push_tbp[j] && sbvt[i][j])
begin
shadow_sbvt_combi[i][j] = 1'b1;
end
else if (valid[i] && shadow_valid[j] && pre_calculated_same_shadow_chip_bank[i][j])
// Set to 'timer-pre-ready' when own TBP is valid, shadow TBP is valid and same chip-bank address
begin
shadow_sbvt_combi[i][j] = ~shadow_row_timer_pre_ready[j];
end
else
begin
shadow_sbvt_combi[i][j] = shadow_sbvt[i][j];
end
end
else
begin
shadow_sbvt_combi[i][j] = zero;
end
end
else
begin
shadow_sbvt_combi[i][j] = zero;
end
end
end
end
always @ (posedge ctl_clk or negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
for (j=0; j<CFG_CTL_TBP_NUM; j=j+1)
begin
sbvt[i][j] <= 1'b0;
end
end
end
else
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
nor_sbvt[i] <= ~|{shadow_sbvt_combi[i], sbvt_combi[i]};
for (j=0; j<CFG_CTL_TBP_NUM; j=j+1)
begin
if (i == j) // Hard-coded to '0' for own vector bit, since we only need to know the dependencies for other TBPs not ourself
begin
sbvt[i][j] <= 1'b0;
end
else
begin
sbvt[i][j] <= sbvt_combi[i][j];
end
end
end
end
end
always @ (posedge ctl_clk or negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
for (j=0; j<CFG_CTL_SHADOW_TBP_NUM; j=j+1)
begin
shadow_sbvt[i][j] <= 1'b0;
end
end
end
else
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
for (j=0; j<CFG_CTL_SHADOW_TBP_NUM; j=j+1)
begin
shadow_sbvt[i][j] <= shadow_sbvt_combi[i][j];
end
end
end
end
//----------------------------------------------------------------------------------------------------
// Seen same bank logic
//----------------------------------------------------------------------------------------------------
// Indicate that it sees a new TBP which is same-chip-bank with current TBP
always @ (posedge ctl_clk or negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
ssb[i] <= 1'b0;
end
end
else
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
for (j=0; j<CFG_CTL_TBP_NUM; j=j+1)
begin
if (flush_tbp[i])
begin
ssb[i] <= 1'b0;
end
else if (load_tbp[j] && valid[i] && same_chip_bank[i])
begin
ssb[i] <= 1'b1;
end
end
end
end
end
//----------------------------------------------------------------------------------------------------
// Seen same bank row logic
//----------------------------------------------------------------------------------------------------
// Indicate that it sees a new TBP which is same-chip-bank-row with current TBP
always @ (posedge ctl_clk or negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
ssbr[i] <= 1'b0;
end
end
else
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
for (j=0; j<CFG_CTL_TBP_NUM; j=j+1)
begin
if (flush_tbp[i])
begin
ssbr[i] <= 1'b0;
end
else if (load_tbp[j] && valid[i] && same_chip_bank_row[i])
begin
ssbr[i] <= 1'b1;
end
end
end
end
end
//----------------------------------------------------------------------------------------------------
// Will send transfer logic
//----------------------------------------------------------------------------------------------------
// Indicate that it will pass current TBP information (timing/page) over to other TBP
always @(posedge ctl_clk, negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
wst [i] <= 1'b0;
wst_p[i] <= 1'b0;
end
end
else
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
for (j=0; j<CFG_CTL_TBP_NUM; j=j+1)
begin
if (load_tbp[i]) // Reset back to '0'
begin
wst [i] <= 1'b0;
wst_p[i] <= 1'b0;
end
else if
(
( cfg_reorder_data && CFG_DATA_REORDERING_TYPE == "INTER_ROW" && precharged_combi[i] && done_combi[i]) ||
( cfg_reorder_data && CFG_DATA_REORDERING_TYPE == "INTER_BANK" && precharged_combi[i] ) ||
(!cfg_reorder_data && precharged_combi[i])
)
// Set to '0' when there is a precharge to current TBP, after a precharge, it's not possible to perform open-row-pass anymore
// (INTER_ROW) included done_combi because precharge can happen to a newly loaded TBP due to TBP interlock case (see require_pch logic)
// to make sure we're able to open-row-pass a not-done precharged command
begin
wst [i] <= 1'b0;
wst_p[i] <= 1'b0;
end
else if (open_row_pass_flush[i]) // make sure open-row-pass only asserts for one clock cycle
begin
wst_p[i] <= 1'b0;
end
else if
(
load_tbp[j] && same_chip_bank_row[i] &&
(
( cfg_reorder_data && CFG_DATA_REORDERING_TYPE == "INTER_ROW" && !ssbr[i] && !(precharged_combi[i] && done_combi[i])) ||
( cfg_reorder_data && CFG_DATA_REORDERING_TYPE == "INTER_BANK" && !ssb [i] && !(precharged_combi[i] )) ||
(!cfg_reorder_data && !ssb[i] && !precharged_combi[i])
)
)
// Set to '1' when there is a new TBP being loaded, with same-chip-bank-row with current TBP
// make sure current TBP is not precharged so that information can be pass over to same-chip-bank-row TBP
// (INTER_ROW) included done_combi because precharge can happen to a newly loaded TBP due to TBP interlock case (see require_pch logic)
// to make sure we're able to open-row-pass a not-done precharged command
// (INTER_BANK) make sure SSB is not set (only set WST once)
// (NON_REORDER) make sure SSB is not set (only set WST once)
begin
wst [i] <= 1'b1;
wst_p[i] <= 1'b1;
end
end
end
end
end
//----------------------------------------------------------------------------------------------------
// Will receive transfer logic
//----------------------------------------------------------------------------------------------------
// Indicate that it will receive TBP information (timing/page) from other TBP (also tells which TBP it is receiving from)
always @ (*)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
for (j=0; j<CFG_CTL_TBP_NUM; j=j+1)
begin
if
(
load_tbp[i] && !flush_tbp[j] && valid[j] && same_chip_bank_row[j] &&
(
( cfg_reorder_data && CFG_DATA_REORDERING_TYPE == "INTER_ROW" && !ssbr[j]) ||
( cfg_reorder_data && CFG_DATA_REORDERING_TYPE == "INTER_BANK" && !ssb [j]) ||
(!cfg_reorder_data && !ssb[j])
)
)
// Set to '1' when there is a new TBp being loaded, with same-chip-bank-row with other existing TBP
// provided other TBP is valid and not precharged
// (INTER_BANK) make sure SSB of other TBP is not set, to handle row interrupt case
begin
wrt_combi[i][j] = 1'b1;
end
else if (flush_tbp[j])
begin
wrt_combi[i][j] = 1'b0;
end
else
begin
wrt_combi[i][j] = wrt[i][j];
end
end
end
end
always @ (posedge ctl_clk or negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
for (i = 0;i < CFG_CTL_TBP_NUM;i = i + 1)
begin
wrt [i] <= 0;
or_wrt [i] <= 1'b0;
nor_wrt[i] <= 1'b0;
end
end
else
begin
for (i = 0;i < CFG_CTL_TBP_NUM;i = i + 1)
begin
or_wrt [i] <= |wrt_combi[i];
nor_wrt[i] <= ~|wrt_combi[i];
for (j = 0;j < CFG_CTL_TBP_NUM;j = j + 1)
begin
if (i == j)
wrt[i][j] <= 1'b0;
else
wrt[i][j] <= wrt_combi[i][j];
end
end
end
end
//----------------------------------------------------------------------------------------------------
// Require flush logic
//----------------------------------------------------------------------------------------------------
// On demand flush selection, command with same chip-bank-diff-row first, we dont want to precharge twice
// if there are none, flush cmd to diff chip-bank, we might have cmd to the same row in tbp already
always @ (posedge ctl_clk or negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
require_flush[i] <= 1'b0;
end
end
else
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
if (CFG_CTL_TBP_NUM == 1)
begin
require_flush[i] <= cmd_gen_load;
end
else
begin
if (|flush_tbp) // tbp will not be full on the next clock cycle
begin
require_flush[i] <= 1'b0;
end
else if (int_tbp_full && cmd_gen_load)
begin
if (same_chip_bank_row[i])
require_flush[i] <= 1'b0;
else
require_flush[i] <= 1'b1;
end
else
begin
require_flush[i] <= 1'b0;
end
end
end
end
end
//----------------------------------------------------------------------------------------------------
// Require precharge logic
//----------------------------------------------------------------------------------------------------
// Precharge request logic, to clear up lockup state in TBP
always @(*)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
for (j=0; j<CFG_CTL_TBP_NUM; j=j+1)
begin
if (CFG_DATA_REORDERING_TYPE == "INTER_BANK")
begin
require_pch_combi[i][j] = zero;
end
else
begin
if (i == j)
begin
require_pch_combi[i][j] = 1'b0;
end
else if (activated[i] && !done[i])
begin
if (cpv[i][j] && sbv[j][i])
begin
require_pch_combi[i][j] = 1'b1;
end
else
begin
require_pch_combi[i][j] = 1'b0;
end
end
else
begin
require_pch_combi[i][j] = 1'b0;
end
end
end
end
end
always @(posedge ctl_clk, negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
require_pch[i] <= 1'b0;
end
end
else
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
if (flush_tbp[i])
begin
require_pch[i] <= 1'b0;
end
else
begin
// included real_ap since real_ap is part of precharge request (!apvc so that it will deassert pch_req when not needed)
require_pch[i] <= |require_pch_combi[i] | (done[i] & real_ap[i] & !apvc_combi[i]);
end
end
end
end
//----------------------------------------------------------------------------------------------------
// Address/command comparison logic
//----------------------------------------------------------------------------------------------------
// Command comparator
always @ (*)
begin
if (CFG_DISABLE_READ_REODERING) // logic only enabled when parameter is set to '1'
begin
same_command_read = cmd_gen_same_read_cmd;
end
else
begin
same_command_read = {CFG_CTL_TBP_NUM{zero}};
end
end
always @ (*)
begin
same_shadow_command_read = {CFG_CTL_SHADOW_TBP_NUM{zero}};
end
// Address comparator
always @(*)
begin
same_chip_bank = cmd_gen_same_chipsel_addr & cmd_gen_same_bank_addr;
same_chip_bank_row = cmd_gen_same_chipsel_addr & cmd_gen_same_bank_addr & cmd_gen_same_row_addr;
same_chip_bank_diff_row = cmd_gen_same_chipsel_addr & cmd_gen_same_bank_addr & ~cmd_gen_same_row_addr;
end
always @ (*)
begin
same_shadow_chip_bank = cmd_gen_same_shadow_chipsel_addr & cmd_gen_same_shadow_bank_addr;
same_shadow_chip_bank_row = cmd_gen_same_shadow_chipsel_addr & cmd_gen_same_shadow_bank_addr & cmd_gen_same_shadow_row_addr;
same_shadow_chip_bank_diff_row = cmd_gen_same_shadow_chipsel_addr & cmd_gen_same_shadow_bank_addr & ~cmd_gen_same_shadow_row_addr;
end
// Registered version, to improve fMAX
generate
begin
genvar i_tbp;
genvar j_tbp;
for (i_tbp = 0;i_tbp < CFG_CTL_TBP_NUM;i_tbp = i_tbp + 1)
begin : i_compare_loop
for (j_tbp = 0;j_tbp < CFG_CTL_TBP_NUM;j_tbp = j_tbp + 1)
begin : j_compare_loop
always @ (posedge ctl_clk or negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
pre_calculated_same_chip_bank_diff_row [i_tbp][j_tbp] <= 1'b0;
pre_calculated_same_chip_bank_row [i_tbp][j_tbp] <= 1'b0;
pre_calculated_same_chip_bank [i_tbp][j_tbp] <= 1'b0;
end
else
begin
if (load_tbp [i_tbp])
begin
pre_calculated_same_chip_bank_diff_row [i_tbp][j_tbp] <= same_chip_bank_diff_row [j_tbp];
pre_calculated_same_chip_bank_row [i_tbp][j_tbp] <= same_chip_bank_row [j_tbp];
pre_calculated_same_chip_bank [i_tbp][j_tbp] <= same_chip_bank [j_tbp];
end
else if (load_tbp [j_tbp])
begin
if (chipsel [i_tbp] == cmd_gen_chipsel && bank [i_tbp] == cmd_gen_bank && row [i_tbp] != cmd_gen_row)
pre_calculated_same_chip_bank_diff_row [i_tbp][j_tbp] <= 1'b1;
else
pre_calculated_same_chip_bank_diff_row [i_tbp][j_tbp] <= 1'b0;
if (chipsel [i_tbp] == cmd_gen_chipsel && bank [i_tbp] == cmd_gen_bank && row [i_tbp] == cmd_gen_row)
pre_calculated_same_chip_bank_row [i_tbp][j_tbp] <= 1'b1;
else
pre_calculated_same_chip_bank_row [i_tbp][j_tbp] <= 1'b0;
if (chipsel [i_tbp] == cmd_gen_chipsel && bank [i_tbp] == cmd_gen_bank)
pre_calculated_same_chip_bank [i_tbp][j_tbp] <= 1'b1;
else
pre_calculated_same_chip_bank [i_tbp][j_tbp] <= 1'b0;
end
else if (chipsel [i_tbp] == chipsel [j_tbp] && bank [i_tbp] == bank [j_tbp])
begin
if (row [i_tbp] != row [j_tbp])
begin
pre_calculated_same_chip_bank_diff_row [i_tbp][j_tbp] <= 1'b1;
pre_calculated_same_chip_bank_row [i_tbp][j_tbp] <= 1'b0;
end
else
begin
pre_calculated_same_chip_bank_diff_row [i_tbp][j_tbp] <= 1'b0;
pre_calculated_same_chip_bank_row [i_tbp][j_tbp] <= 1'b1;
end
pre_calculated_same_chip_bank [i_tbp][j_tbp] <= 1'b1;
end
else
begin
pre_calculated_same_chip_bank_diff_row [i_tbp][j_tbp] <= 1'b0;
pre_calculated_same_chip_bank_row [i_tbp][j_tbp] <= 1'b0;
pre_calculated_same_chip_bank [i_tbp][j_tbp] <= 1'b0;
end
end
end
end
end
for (i_tbp = 0;i_tbp < CFG_CTL_TBP_NUM;i_tbp = i_tbp + 1)
begin : i_compare_loop_shadow
for (j_tbp = 0;j_tbp < CFG_CTL_SHADOW_TBP_NUM;j_tbp = j_tbp + 1)
begin : j_compare_loop_shadow
always @ (posedge ctl_clk or negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
pre_calculated_same_shadow_chip_bank [i_tbp][j_tbp] <= 1'b0;
end
else
begin
if (load_tbp [i_tbp])
begin
if (push_tbp [j_tbp])
pre_calculated_same_shadow_chip_bank [i_tbp][j_tbp] <= same_chip_bank [j_tbp];
else
pre_calculated_same_shadow_chip_bank [i_tbp][j_tbp] <= same_shadow_chip_bank [j_tbp];
end
else if (push_tbp [j_tbp])
begin
if (chipsel [i_tbp] == chipsel [j_tbp] && bank [i_tbp] == bank [j_tbp])
pre_calculated_same_shadow_chip_bank [i_tbp][j_tbp] <= 1'b1;
else
pre_calculated_same_shadow_chip_bank [i_tbp][j_tbp] <= 1'b0;
end
else if (chipsel [i_tbp] == shadow_chipsel [j_tbp] && bank [i_tbp] == shadow_bank [j_tbp])
begin
pre_calculated_same_shadow_chip_bank [i_tbp][j_tbp] <= 1'b1;
end
else
begin
pre_calculated_same_shadow_chip_bank [i_tbp][j_tbp] <= 1'b0;
end
end
end
end
end
end
endgenerate
//----------------------------------------------------------------------------------------------------
// Bank specific timer related logic
//----------------------------------------------------------------------------------------------------
// Offset timing paramter to achieve accurate timing gap between commands
always @ (posedge ctl_clk or negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
compare_t_param_act_to_rdwr_less_than_offset <= 0;
compare_t_param_act_to_act_less_than_offset <= 0;
compare_t_param_act_to_pch_less_than_offset <= 0;
compare_t_param_rd_to_pch_less_than_offset <= 0;
compare_t_param_wr_to_pch_less_than_offset <= 0;
compare_t_param_pch_to_valid_less_than_offset <= 0;
compare_t_param_rd_ap_to_valid_less_than_offset <= 0;
compare_t_param_wr_ap_to_valid_less_than_offset <= 0;
compare_offset_t_param_act_to_rdwr_less_than_0 <= 0;
compare_offset_t_param_act_to_rdwr_less_than_1 <= 0;
end
else
begin
if (t_param_act_to_rdwr > TBP_COUNTER_OFFSET)
begin
compare_t_param_act_to_rdwr_less_than_offset <= 1'b0;
end
else
begin
compare_t_param_act_to_rdwr_less_than_offset <= 1'b1;
end
if (t_param_act_to_act > TBP_COUNTER_OFFSET)
begin
compare_t_param_act_to_act_less_than_offset <= 1'b0;
end
else
begin
compare_t_param_act_to_act_less_than_offset <= 1'b1;
end
if (t_param_act_to_pch > TBP_COUNTER_OFFSET)
begin
compare_t_param_act_to_pch_less_than_offset <= 1'b0;
end
else
begin
compare_t_param_act_to_pch_less_than_offset <= 1'b1;
end
if (t_param_rd_to_pch > TBP_COUNTER_OFFSET)
begin
compare_t_param_rd_to_pch_less_than_offset <= 1'b0;
end
else
begin
compare_t_param_rd_to_pch_less_than_offset <= 1'b1;
end
if (t_param_wr_to_pch > TBP_COUNTER_OFFSET)
begin
compare_t_param_wr_to_pch_less_than_offset <= 1'b0;
end
else
begin
compare_t_param_wr_to_pch_less_than_offset <= 1'b1;
end
if (t_param_pch_to_valid > TBP_COUNTER_OFFSET)
begin
compare_t_param_pch_to_valid_less_than_offset <= 1'b0;
end
else
begin
compare_t_param_pch_to_valid_less_than_offset <= 1'b1;
end
if (t_param_rd_ap_to_valid > TBP_COUNTER_OFFSET)
begin
compare_t_param_rd_ap_to_valid_less_than_offset <= 1'b0;
end
else
begin
compare_t_param_rd_ap_to_valid_less_than_offset <= 1'b1;
end
if (t_param_wr_ap_to_valid > TBP_COUNTER_OFFSET)
begin
compare_t_param_wr_ap_to_valid_less_than_offset <= 1'b0;
end
else
begin
compare_t_param_wr_ap_to_valid_less_than_offset <= 1'b1;
end
if (offset_t_param_act_to_rdwr <= 0)
begin
compare_offset_t_param_act_to_rdwr_less_than_0 <= 1'b1;
end
else
begin
compare_offset_t_param_act_to_rdwr_less_than_0 <= 1'b0;
end
if (offset_t_param_act_to_rdwr <= 1)
begin
compare_offset_t_param_act_to_rdwr_less_than_1 <= 1'b1;
end
else
begin
compare_offset_t_param_act_to_rdwr_less_than_1 <= 1'b0;
end
end
end
always @ (posedge ctl_clk or negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
offset_t_param_act_to_rdwr <= 0;
offset_t_param_act_to_act <= 0;
offset_t_param_act_to_pch <= 0;
offset_t_param_rd_to_pch <= 0;
offset_t_param_wr_to_pch <= 0;
offset_t_param_pch_to_valid <= 0;
offset_t_param_rd_ap_to_valid <= 0;
offset_t_param_wr_ap_to_valid <= 0;
end
else
begin
if (!compare_t_param_act_to_rdwr_less_than_offset)
begin
offset_t_param_act_to_rdwr <= t_param_act_to_rdwr - TBP_COUNTER_OFFSET;
end
else
begin
offset_t_param_act_to_rdwr <= 0;
end
if (!compare_t_param_act_to_act_less_than_offset)
begin
offset_t_param_act_to_act <= t_param_act_to_act - TBP_COUNTER_OFFSET;
end
else
begin
offset_t_param_act_to_act <= 0;
end
if (!compare_t_param_act_to_pch_less_than_offset)
begin
offset_t_param_act_to_pch <= t_param_act_to_pch - TBP_COUNTER_OFFSET;
end
else
begin
offset_t_param_act_to_pch <= 0;
end
if (!compare_t_param_rd_to_pch_less_than_offset)
begin
offset_t_param_rd_to_pch <= t_param_rd_to_pch - TBP_COUNTER_OFFSET;
end
else
begin
offset_t_param_rd_to_pch <= 0;
end
if (!compare_t_param_wr_to_pch_less_than_offset)
begin
offset_t_param_wr_to_pch <= t_param_wr_to_pch - TBP_COUNTER_OFFSET;
end
else
begin
offset_t_param_wr_to_pch <= 0;
end
if (!compare_t_param_pch_to_valid_less_than_offset)
begin
offset_t_param_pch_to_valid <= t_param_pch_to_valid - TBP_COUNTER_OFFSET;
end
else
begin
offset_t_param_pch_to_valid <= 0;
end
if (!compare_t_param_rd_ap_to_valid_less_than_offset)
begin
offset_t_param_rd_ap_to_valid <= t_param_rd_ap_to_valid - TBP_COUNTER_OFFSET;
end
else
begin
offset_t_param_rd_ap_to_valid <= 0;
end
if (!compare_t_param_wr_ap_to_valid_less_than_offset)
begin
offset_t_param_wr_ap_to_valid <= t_param_wr_ap_to_valid - TBP_COUNTER_OFFSET;
end
else
begin
offset_t_param_wr_ap_to_valid <= 0;
end
end
end
// Pre-calculated logic to improve timing, for row_timer and trc_timer
always @ (posedge ctl_clk or negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
compare_t_param_rd_ap_to_valid_greater_than_trc_timer[i] <= 1'b0;
compare_t_param_wr_ap_to_valid_greater_than_trc_timer[i] <= 1'b0;
compare_t_param_rd_to_pch_greater_than_row_timer [i] <= 1'b0;
compare_t_param_wr_to_pch_greater_than_row_timer [i] <= 1'b0;
end
end
else
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
if (CFG_REG_GRANT == 0 && open_row_pass[i])
begin
if (t_param_rd_ap_to_valid > ((trc_timer[log2_open_row_pass_flush[i]] > 1) ? (trc_timer[log2_open_row_pass_flush[i]] - 1'b1) : 0))
begin
compare_t_param_rd_ap_to_valid_greater_than_trc_timer[i] <= 1'b1;
end
else
begin
compare_t_param_rd_ap_to_valid_greater_than_trc_timer[i] <= 1'b0;
end
if (t_param_wr_ap_to_valid > ((trc_timer[log2_open_row_pass_flush[i]] > 1) ? (trc_timer[log2_open_row_pass_flush[i]] - 1'b1) : 0))
begin
compare_t_param_wr_ap_to_valid_greater_than_trc_timer[i] <= 1'b1;
end
else
begin
compare_t_param_wr_ap_to_valid_greater_than_trc_timer[i] <= 1'b0;
end
if (t_param_rd_to_pch > ((row_timer[log2_open_row_pass_flush[i]] > 1) ? (row_timer[log2_open_row_pass_flush[i]] - 1'b1) : 0))
begin
compare_t_param_rd_to_pch_greater_than_row_timer[i] <= 1'b1;
end
else
begin
compare_t_param_rd_to_pch_greater_than_row_timer[i] <= 1'b0;
end
if (t_param_wr_to_pch > ((row_timer[log2_open_row_pass_flush[i]] > 1) ? (row_timer[log2_open_row_pass_flush[i]] - 1'b1) : 0))
begin
compare_t_param_wr_to_pch_greater_than_row_timer[i] <= 1'b1;
end
else
begin
compare_t_param_wr_to_pch_greater_than_row_timer[i] <= 1'b0;
end
end
else if (CFG_REG_GRANT == 1 && open_row_pass_r[i])
begin
if (t_param_rd_ap_to_valid > ((trc_timer[log2_open_row_pass_flush_r[i]] > 1) ? (trc_timer[log2_open_row_pass_flush_r[i]] - 1'b1) : 0))
begin
compare_t_param_rd_ap_to_valid_greater_than_trc_timer[i] <= 1'b1;
end
else
begin
compare_t_param_rd_ap_to_valid_greater_than_trc_timer[i] <= 1'b0;
end
if (t_param_wr_ap_to_valid > ((trc_timer[log2_open_row_pass_flush_r[i]] > 1) ? (trc_timer[log2_open_row_pass_flush_r[i]] - 1'b1) : 0))
begin
compare_t_param_wr_ap_to_valid_greater_than_trc_timer[i] <= 1'b1;
end
else
begin
compare_t_param_wr_ap_to_valid_greater_than_trc_timer[i] <= 1'b0;
end
if (t_param_rd_to_pch > ((row_timer[log2_open_row_pass_flush_r[i]] > 1) ? (row_timer[log2_open_row_pass_flush_r[i]] - 1'b1) : 0))
begin
compare_t_param_rd_to_pch_greater_than_row_timer[i] <= 1'b1;
end
else
begin
compare_t_param_rd_to_pch_greater_than_row_timer[i] <= 1'b0;
end
if (t_param_wr_to_pch > ((row_timer[log2_open_row_pass_flush_r[i]] > 1) ? (row_timer[log2_open_row_pass_flush_r[i]] - 1'b1) : 0))
begin
compare_t_param_wr_to_pch_greater_than_row_timer[i] <= 1'b1;
end
else
begin
compare_t_param_wr_to_pch_greater_than_row_timer[i] <= 1'b0;
end
end
else
begin
if (t_param_rd_ap_to_valid > ((trc_timer[i] > 1) ? (trc_timer[i] - 1'b1) : 0))
begin
compare_t_param_rd_ap_to_valid_greater_than_trc_timer[i] <= 1'b1;
end
else
begin
compare_t_param_rd_ap_to_valid_greater_than_trc_timer[i] <= 1'b0;
end
if (t_param_wr_ap_to_valid > ((trc_timer[i] > 1) ? (trc_timer[i] - 1'b1) : 0))
begin
compare_t_param_wr_ap_to_valid_greater_than_trc_timer[i] <= 1'b1;
end
else
begin
compare_t_param_wr_ap_to_valid_greater_than_trc_timer[i] <= 1'b0;
end
if (t_param_rd_to_pch > ((row_timer[i] > 1) ? (row_timer[i] - 1'b1) : 0))
begin
compare_t_param_rd_to_pch_greater_than_row_timer[i] <= 1'b1;
end
else
begin
compare_t_param_rd_to_pch_greater_than_row_timer[i] <= 1'b0;
end
if (t_param_wr_to_pch > ((row_timer[i] > 1) ? (row_timer[i] - 1'b1) : 0))
begin
compare_t_param_wr_to_pch_greater_than_row_timer[i] <= 1'b1;
end
else
begin
compare_t_param_wr_to_pch_greater_than_row_timer[i] <= 1'b0;
end
end
end
end
end
// Column timer logic
always @(posedge ctl_clk, negedge ctl_reset_n)
begin
if (!ctl_reset_n)
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
col_timer [i] <= 0;
col_timer_ready [i] <= 1'b0;
col_timer_pre_ready[i] <= 1'b0;
end
else
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
if (row_grant[i])
begin
if (compare_t_param_act_to_rdwr_less_than_offset)
begin
col_timer [i] <= 0;
col_timer_ready [i] <= 1'b1;
col_timer_pre_ready[i] <= 1'b1;
end
else
begin
col_timer [i] <= offset_t_param_act_to_rdwr;
if (compare_offset_t_param_act_to_rdwr_less_than_0)
begin
col_timer_ready [i] <= 1'b1;
end
else
begin
col_timer_ready [i] <= 1'b0;
end
if (compare_offset_t_param_act_to_rdwr_less_than_1)
begin
col_timer_pre_ready[i] <= 1'b1;
end
else
begin
col_timer_pre_ready[i] <= 1'b0;
end
end
end
else
begin
if (col_timer[i] != 0)
begin
col_timer[i] <= col_timer[i] - 1'b1;
end
if (col_timer[i] <= 1)
begin
col_timer_ready[i] <= 1'b1;
end
else
begin
col_timer_ready[i] <= 1'b0;
end
if (col_timer[i] <= 2)
begin
col_timer_pre_ready[i] <= 1'b1;
end
else
begin
col_timer_pre_ready[i] <= 1'b0;
end
end
end
end
// log2 result of open-row-pass-flush, to be used during timer information pass
always @ (*)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
log2_open_row_pass_flush[i] = log2(open_row_pass_flush & wrt[i]);
end
end
// Registered version
always @ (posedge ctl_clk or negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
log2_open_row_pass_flush_r[i] <= 0;
end
end
else
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
log2_open_row_pass_flush_r[i] <= log2_open_row_pass_flush[i];
end
end
end
// Row timer logic
always @ (*)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
if (trc_timer[i] <= 1)
begin
trc_timer_pre_ready_combi[i] = 1'b1;
end
else
begin
trc_timer_pre_ready_combi[i] = 1'b0;
end
end
end
always @ (posedge ctl_clk or negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
trc_timer [i] <= 0;
trc_timer_ready [i] <= 1'b0;
trc_timer_pre_ready[i] <= 1'b0;
end
end
else
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
// Reset row_timer after push
if (push_tbp[i])
begin
trc_timer [i] <= 0;
trc_timer_ready [i] <= 1'b1;
trc_timer_pre_ready[i] <= 1'b1;
end
// We need to update the timer as soon as possible when CFG_REG_GRANT == 0
// because after open-row-pass, row grant can happen on the next clock cycle
else if
(
(CFG_REG_GRANT == 0 && open_row_pass [i]) ||
(CFG_REG_GRANT == 1 && open_row_pass_r[i])
)
begin
if (CFG_REG_GRANT == 0 && !trc_timer_pre_ready_combi[log2_open_row_pass_flush[i]])
begin
trc_timer [i] <= trc_timer[log2_open_row_pass_flush[i]] - 1'b1;
trc_timer_ready [i] <= 1'b0;
trc_timer_pre_ready[i] <= 1'b0;
end
else if (CFG_REG_GRANT == 1 && !trc_timer_pre_ready[log2_open_row_pass_flush_r[i]])
begin
trc_timer [i] <= trc_timer[log2_open_row_pass_flush_r[i]] - 1'b1;
trc_timer_ready [i] <= 1'b0;
trc_timer_pre_ready[i] <= 1'b0;
end
else
begin
trc_timer [i] <= 0;
trc_timer_ready [i] <= 1'b1;
trc_timer_pre_ready[i] <= 1'b1;
end
end
else if (act_grant[i])
begin
trc_timer [i] <= offset_t_param_act_to_act;
trc_timer_ready [i] <= 1'b0;
trc_timer_pre_ready[i] <= 1'b0;
end
else
begin
if (trc_timer[i] != 0)
begin
trc_timer[i] <= trc_timer[i] - 1'b1;
end
if (trc_timer[i] <= 1)
begin
trc_timer_ready[i] <= 1'b1;
end
if (trc_timer[i] <= 2)
begin
trc_timer_pre_ready[i] <= 1'b1;
end
end
end
end
end
always @ (*)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
if (rd_grant[i])
begin
if (real_ap[i])
begin
if
(
(CFG_REG_GRANT == 1 && compare_t_param_rd_ap_to_valid_greater_than_trc_timer[i]) ||
(CFG_REG_GRANT == 0 && t_param_rd_ap_to_valid > trc_timer[i])
)
begin
row_timer_combi[i] = offset_t_param_rd_ap_to_valid;
end
else
begin
row_timer_combi[i] = trc_timer[i] - 1'b1;
end
end
else
begin
if
(
(CFG_REG_GRANT == 1 && compare_t_param_rd_to_pch_greater_than_row_timer[i]) ||
(CFG_REG_GRANT == 0 && t_param_rd_to_pch > row_timer[i])
)
begin
row_timer_combi[i] = offset_t_param_rd_to_pch;
end
else
begin
row_timer_combi[i] = row_timer[i] - 1'b1;
end
end
end
else if (wr_grant[i])
begin
if (real_ap[i])
begin
if
(
(CFG_REG_GRANT == 1 && compare_t_param_wr_ap_to_valid_greater_than_trc_timer[i]) ||
(CFG_REG_GRANT == 0 && t_param_wr_ap_to_valid > trc_timer[i])
)
begin
row_timer_combi[i] = offset_t_param_wr_ap_to_valid;
end
else
begin
row_timer_combi[i] = trc_timer[i] - 1'b1;
end
end
else
begin
if
(
(CFG_REG_GRANT == 1 && compare_t_param_wr_to_pch_greater_than_row_timer[i]) ||
(CFG_REG_GRANT == 0 && t_param_wr_to_pch > row_timer[i])
)
begin
row_timer_combi[i] = offset_t_param_wr_to_pch;
end
else
begin
row_timer_combi[i] = row_timer[i] - 1'b1;
end
end
end
else
begin
if (row_timer[i] != 0)
begin
row_timer_combi[i] = row_timer[i] - 1'b1;
end
else
begin
row_timer_combi[i] = 0;
end
end
end
end
always @(posedge ctl_clk, negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
row_timer [i] <= 0;
row_timer_ready [i] <= 1'b0;
row_timer_pre_ready[i] <= 1'b0;
end
end
else
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
// Reset row_timer after push
if (push_tbp[i])
begin
row_timer [i] <= 0;
row_timer_ready [i] <= 1'b1;
row_timer_pre_ready[i] <= 1'b1;
end
// We need to update the timer as soon as possible when CFG_REG_GRANT == 0
// because after open-row-pass, row grant can happen on the next clock cycle
else if
(
(CFG_REG_GRANT == 0 && open_row_pass [i]) ||
(CFG_REG_GRANT == 1 && open_row_pass_r[i])
)
begin
if (CFG_REG_GRANT == 0)
begin
row_timer [i] <= row_timer_combi[log2_open_row_pass_flush[i]];
row_timer_ready [i] <= 1'b0;
row_timer_pre_ready[i] <= 1'b0;
end
else if (CFG_REG_GRANT == 1 && !row_timer_pre_ready[log2_open_row_pass_flush_r[i]])
begin
row_timer [i] <= row_timer[log2_open_row_pass_flush_r[i]] - 1'b1;
row_timer_ready [i] <= 1'b0;
row_timer_pre_ready[i] <= 1'b0;
end
else
begin
row_timer [i] <= 1'b0;
row_timer_ready [i] <= 1'b1;
row_timer_pre_ready[i] <= 1'b1;
end
end
else if (act_grant[i])
begin
if (compare_t_param_act_to_pch_less_than_offset)
begin
row_timer [i] <= 0;
row_timer_ready [i] <= 1'b1;
row_timer_pre_ready[i] <= 1'b1;
end
else
begin
// Load tRAS after precharge command
row_timer [i] <= offset_t_param_act_to_pch;
row_timer_ready [i] <= 1'b0;
row_timer_pre_ready[i] <= 1'b0;
end
end
else if (pch_grant[i])
begin
if (compare_t_param_pch_to_valid_less_than_offset)
begin
row_timer [i] <= 0;
row_timer_ready [i] <= 1'b1;
row_timer_pre_ready[i] <= 1'b1;
end
else
begin
// Load tRP after precharge command
row_timer [i] <= offset_t_param_pch_to_valid;
row_timer_ready [i] <= 1'b0;
row_timer_pre_ready[i] <= 1'b0;
end
end
else if (col_grant[i])
begin
row_timer [i] <= row_timer_combi[i];
row_timer_ready [i] <= 1'b0;
row_timer_pre_ready[i] <= 1'b0;
end
else
begin
if (row_timer[i] != 0)
begin
row_timer[i] <= row_timer[i] - 1'b1;
end
if (row_timer[i] <= 1)
begin
row_timer_ready[i] <= 1'b1;
end
if (row_timer[i] <= 2)
begin
row_timer_pre_ready[i] <= 1'b1;
end
end
end
end
end
// Logic to let precharge request logic that it is ready to request now
always @ (posedge ctl_clk or negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
pch_ready[i] <= 1'b0;
end
end
else
begin
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
if (open_row_pass[i] || open_row_pass_r[i] || pch_grant[i] || col_grant[i])
// disable pch_ready after open-row-pass and grant
// since precharge is not needed immediately after TBP is loaded
begin
pch_ready[i] <= 1'b0;
end
else if (row_timer_pre_ready[i])
begin
pch_ready[i] <= 1'b1;
end
else
begin
pch_ready[i] <= 1'b0;
end
end
end
end
// Logic to let sideband know which chip contains active banks
always @ (posedge ctl_clk or negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
for (i=0; i<CFG_MEM_IF_CHIP; i=i+1)
begin
for (j=0; j<CFG_CTL_TBP_NUM; j=j+1)
begin
int_bank_active[i][j] <= 1'b0;
end
end
end
else
begin
for (i=0; i<CFG_MEM_IF_CHIP; i=i+1)
begin
for (j=0; j<CFG_CTL_TBP_NUM; j=j+1)
begin
if (chipsel[j] == i && valid[j])
begin
if (sb_tbp_precharge_all[j])
begin
int_bank_active[i][j] <= 1'b0;
end
else if (precharged_combi[j])
begin
int_bank_active[i][j] <= 1'b0;
end
else if (activated_combi[j])
begin
int_bank_active[i][j] <= 1'b1;
end
end
else
begin
int_bank_active[i][j] <= 1'b0; // else default to '0'
end
end
end
end
end
// Logic to let sideband know which chip contains running timer
always @ (posedge ctl_clk or negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
for (i=0; i<CFG_MEM_IF_CHIP; i=i+1)
begin
for (j=0; j<CFG_CTL_TBP_NUM; j=j+1)
begin
int_timer_ready[i][j] <= 1'b0;
end
end
end
else
begin
for (i=0; i<CFG_MEM_IF_CHIP; i=i+1)
begin
for (j=0; j<CFG_CTL_TBP_NUM; j=j+1)
begin
if (chipsel[j] == i)
begin
if (col_grant[j] || row_grant[j])
begin
int_timer_ready[i][j] <= 1'b0;
end
else if (trc_timer_pre_ready[j] && row_timer_pre_ready[j])
begin
int_timer_ready[i][j] <= 1'b1;
end
else
begin
int_timer_ready[i][j] <= 1'b0;
end
end
else
begin
int_timer_ready[i][j] <= 1'b1; // else default to '1'
end
end
end
end
end
always @ (posedge ctl_clk or negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
for (i=0; i<CFG_MEM_IF_CHIP; i=i+1)
begin
for (j=0; j<CFG_CTL_SHADOW_TBP_NUM; j=j+1)
begin
int_shadow_timer_ready[i][j] <= 1'b0;
end
end
end
else
begin
for (i=0; i<CFG_MEM_IF_CHIP; i=i+1)
begin
for (j=0; j<CFG_CTL_SHADOW_TBP_NUM; j=j+1)
begin
if (CFG_ENABLE_SHADOW_TBP)
begin
if (shadow_chipsel[j] == i)
begin
if (push_tbp[j])
begin
int_shadow_timer_ready[i][j] <= 1'b0;
end
else if (shadow_row_timer_pre_ready[j])
begin
int_shadow_timer_ready[i][j] <= 1'b1;
end
else
begin
int_shadow_timer_ready[i][j] <= 1'b0;
end
end
else
begin
int_shadow_timer_ready[i][j] <= 1'b1; // else default to '1'
end
end
else
begin
int_shadow_timer_ready[i][j] <= one;
end
end
end
end
end
always @ (*)
begin
for (i=0; i<CFG_MEM_IF_CHIP; i=i+1)
begin
bank_active[i] = |int_bank_active[i];
timer_ready[i] = &{int_shadow_timer_ready[i], int_timer_ready[i]};
end
end
//----------------------------------------------------------------------------------------------------
// Age logic
//----------------------------------------------------------------------------------------------------
// To tell the current age of each TBP entry
// so that arbiter will be able to grant the oldest entry (if there is a tie-break)
always @(posedge ctl_clk, negedge ctl_reset_n)
begin
if (!ctl_reset_n)
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
age[i] <= 0;
else
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
for (j=0; j<CFG_CTL_TBP_NUM; j=j+1)
begin
if (i == j)
begin
age[i][j] <= 1'b0;
end
else
begin
if (load_tbp[i])
if (!flush_tbp[j] && (valid[j]))
age[i][j] <= 1'b1;
else
age[i][j] <= 1'b0;
else if (flush_tbp[j])
age[i][j] <= 1'b0;
end
end
end
end
//----------------------------------------------------------------------------------------------------
// Starvation logic
//----------------------------------------------------------------------------------------------------
// Logic will increments when there is a col_grant to other TBP
// will cause priority to be asserted when the count reaches starvation threshold
always @(posedge ctl_clk, negedge ctl_reset_n)
begin
if (!ctl_reset_n)
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
starvation[i] <= 0;
else
for (i=0; i<CFG_CTL_TBP_NUM; i=i+1)
begin
if (load_tbp[i] || done[i]) // stop starvation count when the current TBP is done
starvation[i] <= 0;
else if (|col_grant && starvation[i] < cfg_starve_limit)
starvation[i] <= starvation[i]+1'b1;
end
end
//----------------------------------------------------------------------------------------------------
// Burst chop logic
//----------------------------------------------------------------------------------------------------
// Logic to determine whether we will issue burst chop in DDR3 mode only
generate
begin
if (CFG_DWIDTH_RATIO == 2)
begin
always @ (posedge ctl_clk or negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
for (i = 0;i < CFG_CTL_TBP_NUM;i = i + 1)
begin
burst_chop [i] <= 1'b0;
end
end
else
begin
for (i = 0;i < CFG_CTL_TBP_NUM;i = i + 1)
begin
if (cfg_type == `MMR_TYPE_DDR3)
begin
if (load_tbp [i])
begin
if (cmd_gen_size <= 2'd2 && cmd_gen_col [(CFG_DWIDTH_RATIO / 2)] == 1'b0)
burst_chop [i] <= 1'b1;
else if (cmd_gen_size == 1'b1)
burst_chop [i] <= 1'b1;
else
burst_chop [i] <= 1'b0;
end
end
else
begin
burst_chop [i] <= 1'b0;
end
end
end
end
end
else if (CFG_DWIDTH_RATIO == 4)
begin
always @ (posedge ctl_clk or negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
for (i = 0;i < CFG_CTL_TBP_NUM;i = i + 1)
begin
burst_chop [i] <= 1'b0;
end
end
else
begin
for (i = 0;i < CFG_CTL_TBP_NUM;i = i + 1)
begin
if (cfg_type == `MMR_TYPE_DDR3)
begin
if (load_tbp [i])
begin
if (cmd_gen_size == 1'b1)
burst_chop [i] <= 1'b1;
else
burst_chop [i] <= 1'b0;
end
end
else
begin
burst_chop [i] <= 1'b0;
end
end
end
end
end
else if (CFG_DWIDTH_RATIO == 8)
begin
// Burst chop is not available in quarter rate
always @ (posedge ctl_clk or negedge ctl_reset_n)
begin
if (!ctl_reset_n)
begin
for (i = 0;i < CFG_CTL_TBP_NUM;i = i + 1)
begin
burst_chop [i] <= 1'b0;
end
end
else
begin
for (i = 0;i < CFG_CTL_TBP_NUM;i = i + 1)
begin
burst_chop [i] <= 1'b0;
end
end
end
end
end
endgenerate
//----------------------------------------------------------------------------------------------------------------
function integer log2;
input [31:0] value;
integer i;
begin
log2 = 0;
for(i = 0; 2**i < value; i = i + 1)
begin
log2 = i + 1;
end
end
endfunction
endmodule
|
/**
* Copyright 2020 The SkyWater PDK Authors
*
* Licensed under the Apache License, Version 2.0 (the "License");
* you may not use this file except in compliance with the License.
* You may obtain a copy of the License at
*
* https://www.apache.org/licenses/LICENSE-2.0
*
* Unless required by applicable law or agreed to in writing, software
* distributed under the License is distributed on an "AS IS" BASIS,
* WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
* See the License for the specific language governing permissions and
* limitations under the License.
*
* SPDX-License-Identifier: Apache-2.0
*/
`ifndef SKY130_FD_SC_MS__TAPMET1_BLACKBOX_V
`define SKY130_FD_SC_MS__TAPMET1_BLACKBOX_V
/**
* tapmet1: Tap cell with isolated power and ground connections.
*
* Verilog stub definition (black box without power pins).
*
* WARNING: This file is autogenerated, do not modify directly!
*/
`timescale 1ns / 1ps
`default_nettype none
(* blackbox *)
module sky130_fd_sc_ms__tapmet1 ();
// Voltage supply signals
supply1 VPWR;
supply0 VGND;
supply1 VPB ;
supply0 VNB ;
endmodule
`default_nettype wire
`endif // SKY130_FD_SC_MS__TAPMET1_BLACKBOX_V
|
/*
* Copyright 2020 The SkyWater PDK Authors
*
* Licensed under the Apache License, Version 2.0 (the "License");
* you may not use this file except in compliance with the License.
* You may obtain a copy of the License at
*
* https://www.apache.org/licenses/LICENSE-2.0
*
* Unless required by applicable law or agreed to in writing, software
* distributed under the License is distributed on an "AS IS" BASIS,
* WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
* See the License for the specific language governing permissions and
* limitations under the License.
*
* SPDX-License-Identifier: Apache-2.0
*/
`ifndef SKY130_FD_SC_HS__O31A_BEHAVIORAL_V
`define SKY130_FD_SC_HS__O31A_BEHAVIORAL_V
/**
* o31a: 3-input OR into 2-input AND.
*
* X = ((A1 | A2 | A3) & B1)
*
* Verilog simulation functional model.
*/
`timescale 1ns / 1ps
`default_nettype none
// Import sub cells.
`include "../u_vpwr_vgnd/sky130_fd_sc_hs__u_vpwr_vgnd.v"
`celldefine
module sky130_fd_sc_hs__o31a (
X ,
A1 ,
A2 ,
A3 ,
B1 ,
VPWR,
VGND
);
// Module ports
output X ;
input A1 ;
input A2 ;
input A3 ;
input B1 ;
input VPWR;
input VGND;
// Local signals
wire B1 or0_out ;
wire and0_out_X ;
wire u_vpwr_vgnd0_out_X;
// Name Output Other arguments
or or0 (or0_out , A2, A1, A3 );
and and0 (and0_out_X , or0_out, B1 );
sky130_fd_sc_hs__u_vpwr_vgnd u_vpwr_vgnd0 (u_vpwr_vgnd0_out_X, and0_out_X, VPWR, VGND);
buf buf0 (X , u_vpwr_vgnd0_out_X );
endmodule
`endcelldefine
`default_nettype wire
`endif // SKY130_FD_SC_HS__O31A_BEHAVIORAL_V |
`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 08.10.2017 16:26:18
// Design Name:
// Module Name: procesador_monociclo
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//////////////////////////////////////////////////////////////////////////////////
module procesador_monociclo(
clk,reset
);
input wire clk;
reg [5:0] direinstru;
wire [31:0] instru;
wire RegDest;
wire SaltoCond;
wire Saltoincond;
wire LeerMem;
wire MemaReg;
wire [1:0]ALUOp;
wire EscrMem;
wire FuenteALU;
wire EscrReg;
wire [31:0] data1;
wire [31:0] data2;
wire [31:0] datain;
wire [31:0] oinstru;
wire [2:0] ctrl;
wire oCarry;
wire oZero;
wire [31:0] out;
wire [31:0] Dataout;
//Para los mux
wire [4:0] RegEscr1;
wire [31:0] data21;
wire [31:0] dataEscr;
//para pc
wire [31:0] ext2;
wire [31:0] sum2sum;
wire [31:0] salSum2;
wire FuentePC;
wire [31:0] toPC;
wire [31:0]direinstrux;
input wire reset;
parameter varCuatro=3'b100;
memoriaintrucciones memoriainstru(
.direinstru(direinstrux),
.instru(instru),
.clk(clk),
.reset(reset)
);
control control(.instru(instru[31:26]),
.clk(clk),
.RegDest(RegDest),
.Saltoincond(Saltoincond),
.SaltoCond(SaltoCond),
.LeerMem(LeerMem),
.MemaReg(MemaReg),
.ALUOp(ALUOp),
.EscrMem(EscrMem),
.FuenteALU(FuenteALU),
.EscrReg(EscrReg)
);
bankregister registros(.RegLe1(instru[25:21]),
.RegLe2(instru[20:16]),
.RegEscr(RegEscr1), //mux
.EscrReg(EscrReg),
.clk(clk),
.datain(dataEscr), // Mux
.data1(data1),
.data2(data2),
.reset(reset)
);
extencion_signo extencion(.instr(instru[15:0]),
.oinstr(oinstru),
.clk(clk)
);
alu32 alu(.data1(data1),
.data2(data21), //mux
.ctrl(ctrl),
.clk(clk),
.oCarry(oCarry),
.oZero(oZero),
.out(out)
);
memoria_datos datos(.clk(clk),
.EscrMem(EscrMem),
.Direc(out),
.Datain(data2),
.LeerMem(LeerMem),
.Dataout(Dataout)
);
pc pro_counter(
.SaltoCond(SaltoCond),
.Saltoincond(Saltoincond),
.extSigno(oinstru),
.oZero(oZero),
.direinstru(direinstrux),
.clk(clk),
.reset(reset),
.instru(instru)
);
controlALU contrALU(
.ALUop(ALUOp),
.instru(instru[5:0]),
.clk(clk),
.contALU(ctrl)
);
assign RegEscr1 = RegDest ? instru[15:11]: instru[20:16];
assign data21 = FuenteALU ? oinstru : data2;
assign dataEscr = MemaReg ? Dataout : out;
endmodule
|
module Vga_control(
// Host Side
input [3:0] iRed,
input [3:0] iGreen,
input [3:0] iBlue,
output [9:0] oCurrent_X, // Max horizontal pixels: 1023.
output [9:0] oCurrent_Y, // Max vertical pixels: 1023.
output [21:0] oAddress,
output oRequest,
output reg oTopOfScreen, // 1 when at the very top of (blank) screen.
// VGA Side
output [3:0] oVGA_R,
output [3:0] oVGA_G,
output [3:0] oVGA_B,
output reg oVGA_HS, // Active low.
output reg oVGA_VS, // Active low.
output oVGA_BLANK, // Active low.
output oVGA_CLOCK, // Inverse of iCLK.
// Control Signal
input iCLK,
input iRST_N
);
// LK: There are two internal registers, H_Cont and V_Cont. They are 0-based. The
// H_Cont value has these ranges:
//
// H_Cont oVGA_HS
// [0, H_FRONT) 1 (front porch)
// [H_FRONT, H_FRONT + H_SYNC) 0 (sync pulse)
// [H_FRONT + H_SYNC, H_BLANK) 1 (back porch, V_Cont is incremented)
// [H_BLANK, H_TOTAL) 1 (pixels are visible)
//
// V_Cont value has these ranges:
//
// V_Cont oVGA_VS
// [0, V_FRONT) 1 (front porch)
// [V_FRONT, V_FRONT + V_SYNC) 0 (sync pulse)
// [V_FRONT + V_SYNC, V_BLANK) 1 (back porch)
// [V_BLANK, V_TOTAL) 1 (pixels are visible)
//
// Note that V_Cont is incremented on the positive edge of oVGA_HS, which means
// that its values are offset from the normal 0-639 range of H_Cont.
//
// oTopOfScreen is the first pixel of the second row, since that's where
// both are zero.
//
// The VGA clock is 25.175 MHz. With 800x525 pixels (640x480 visible),
// that's 59.94 FPS.
// Internal Registers
reg [10:0] H_Cont;
reg [10:0] V_Cont;
////////////////////////////////////////////////////////////
// Horizontal Parameter
parameter H_FRONT = 16;
parameter H_SYNC = 96;
parameter H_BACK = 48;
parameter H_ACT = 640;
parameter H_BLANK = H_FRONT+H_SYNC+H_BACK;
parameter H_TOTAL = H_FRONT+H_SYNC+H_BACK+H_ACT;
////////////////////////////////////////////////////////////
// Vertical Parameter
parameter V_FRONT = 10;
parameter V_SYNC = 2;
parameter V_BACK = 33;
parameter V_ACT = 480;
parameter V_BLANK = V_FRONT+V_SYNC+V_BACK;
parameter V_TOTAL = V_FRONT+V_SYNC+V_BACK+V_ACT;
////////////////////////////////////////////////////////////
assign oVGA_BLANK = ~(H_Cont<H_BLANK || V_Cont<V_BLANK);
assign oVGA_CLOCK = ~iCLK;
//assign oVGA_R = oRequest ? iRed : 4'b0 ;
//assign oVGA_G = oRequest ? iGreen : 4'b0 ;
//assign oVGA_B = oRequest ? iBlue : 4'b0 ;
assign oVGA_R = oRequest ? iRed : 4'b0 ;
assign oVGA_G = oRequest ? iGreen : 4'b0 ;
assign oVGA_B = oRequest ? iBlue : 4'b0 ;
assign oAddress = oCurrent_Y*H_ACT + oCurrent_X;
assign oRequest = H_Cont >= H_BLANK && V_Cont >= V_BLANK;
assign oCurrent_X = (H_Cont>=H_BLANK) ? H_Cont-H_BLANK : 11'h0;
assign oCurrent_Y = (V_Cont>=V_BLANK) ? V_Cont-V_BLANK : 11'h0;
wire oTopOfScreenNext = H_Cont == 0 && V_Cont == 0;
always @(posedge iCLK)
begin
oTopOfScreen <= oTopOfScreenNext;
end
// Horizontal Generator: Refer to the pixel clock
always@(posedge iCLK or negedge iRST_N)
begin
if(!iRST_N)
begin
H_Cont <= 0;
oVGA_HS <= 1;
end
else
begin
if(H_Cont<H_TOTAL-1)
H_Cont <= H_Cont+1'b1;
else
H_Cont <= 0;
// Horizontal Sync
if(H_Cont==H_FRONT-1) // Front porch end
oVGA_HS <= 1'b0;
if(H_Cont==H_FRONT+H_SYNC-1) // Sync pulse end
oVGA_HS <= 1'b1;
end
end
// Vertical Generator: Refer to the horizontal sync
always@(posedge iCLK or negedge iRST_N)
begin
if(!iRST_N)
begin
V_Cont <= 0;
oVGA_VS <= 1;
end else if (H_Cont == 0) begin
if(V_Cont<V_TOTAL-1)
V_Cont <= V_Cont+1'b1;
else
V_Cont <= 0;
// Vertical Sync
if(V_Cont==V_FRONT-1) // Front porch end
oVGA_VS <= 1'b0;
if(V_Cont==V_FRONT+V_SYNC-1) // Sync pulse end
oVGA_VS <= 1'b1;
end
end
endmodule
|
// Copyright 1986-2016 Xilinx, Inc. All Rights Reserved.
// --------------------------------------------------------------------------------
// Tool Version: Vivado v.2016.4 (win64) Build 1733598 Wed Dec 14 22:35:39 MST 2016
// Date : Wed Mar 01 09:54:28 2017
// Host : GILAMONSTER running 64-bit major release (build 9200)
// Command : write_verilog -force -mode funcsim
// C:/ZyboIP/examples/ov7670_fusion/ov7670_fusion.srcs/sources_1/bd/system/ip/system_zybo_hdmi_0_0/system_zybo_hdmi_0_0_sim_netlist.v
// Design : system_zybo_hdmi_0_0
// Purpose : This verilog netlist is a functional simulation representation of the design and should not be modified
// or synthesized. This netlist cannot be used for SDF annotated simulation.
// Device : xc7z010clg400-1
// --------------------------------------------------------------------------------
`timescale 1 ps / 1 ps
(* CHECK_LICENSE_TYPE = "system_zybo_hdmi_0_0,zybo_hdmi,{}" *) (* downgradeipidentifiedwarnings = "yes" *) (* x_core_info = "zybo_hdmi,Vivado 2016.4" *)
(* NotValidForBitStream *)
module system_zybo_hdmi_0_0
(clk_125,
clk_25,
hsync,
vsync,
active,
rgb,
tmds,
tmdsb,
hdmi_cec,
hdmi_hpd,
hdmi_out_en);
input clk_125;
input clk_25;
input hsync;
input vsync;
input active;
input [23:0]rgb;
output [3:0]tmds;
output [3:0]tmdsb;
input hdmi_cec;
input hdmi_hpd;
output hdmi_out_en;
wire \<const1> ;
wire active;
wire clk_125;
wire clk_25;
wire hsync;
wire [23:0]rgb;
(* SLEW = "SLOW" *) wire [3:0]tmds;
(* SLEW = "SLOW" *) wire [3:0]tmdsb;
wire vsync;
assign hdmi_out_en = \<const1> ;
system_zybo_hdmi_0_0_zybo_hdmi U0
(.active(active),
.clk_125(clk_125),
.clk_25(clk_25),
.hsync(hsync),
.rgb(rgb),
.tmds(tmds),
.tmdsb(tmdsb),
.vsync(vsync));
VCC VCC
(.P(\<const1> ));
endmodule
(* ORIG_REF_NAME = "TMDS_encoder" *)
module system_zybo_hdmi_0_0_TMDS_encoder
(SR,
D,
Q,
rgb,
active,
hsync,
vsync,
shift_blue,
\shift_clock_reg[5] ,
clk_25);
output [0:0]SR;
output [7:0]D;
output [1:0]Q;
input [7:0]rgb;
input active;
input hsync;
input vsync;
input [7:0]shift_blue;
input \shift_clock_reg[5] ;
input clk_25;
wire [7:0]D;
wire [1:0]Q;
wire [0:0]SR;
wire active;
wire clk_25;
wire \dc_bias[0]_i_1__1_n_0 ;
wire \dc_bias[0]_i_2__1_n_0 ;
wire \dc_bias[0]_i_3__1_n_0 ;
wire \dc_bias[0]_i_4__1_n_0 ;
wire \dc_bias[0]_i_5__0_n_0 ;
wire \dc_bias[1]_i_1__0_n_0 ;
wire \dc_bias[1]_i_2__1_n_0 ;
wire \dc_bias[1]_i_3__1_n_0 ;
wire \dc_bias[1]_i_4__1_n_0 ;
wire \dc_bias[1]_i_5__1_n_0 ;
wire \dc_bias[1]_i_6__0_n_0 ;
wire \dc_bias[1]_i_7__1_n_0 ;
wire \dc_bias[1]_i_8_n_0 ;
wire \dc_bias[1]_i_9__0_n_0 ;
wire \dc_bias[2]_i_10_n_0 ;
wire \dc_bias[2]_i_11__1_n_0 ;
wire \dc_bias[2]_i_12__0_n_0 ;
wire \dc_bias[2]_i_13__0_n_0 ;
wire \dc_bias[2]_i_14__0_n_0 ;
wire \dc_bias[2]_i_15__0_n_0 ;
wire \dc_bias[2]_i_1__1_n_0 ;
wire \dc_bias[2]_i_2__0_n_0 ;
wire \dc_bias[2]_i_3__1_n_0 ;
wire \dc_bias[2]_i_4__1_n_0 ;
wire \dc_bias[2]_i_5__1_n_0 ;
wire \dc_bias[2]_i_6__1_n_0 ;
wire \dc_bias[2]_i_7__0_n_0 ;
wire \dc_bias[2]_i_8__1_n_0 ;
wire \dc_bias[2]_i_9__0_n_0 ;
wire \dc_bias[3]_i_10__1_n_0 ;
wire \dc_bias[3]_i_11__1_n_0 ;
wire \dc_bias[3]_i_12__1_n_0 ;
wire \dc_bias[3]_i_13__0_n_0 ;
wire \dc_bias[3]_i_14__0_n_0 ;
wire \dc_bias[3]_i_15__1_n_0 ;
wire \dc_bias[3]_i_16__0_n_0 ;
wire \dc_bias[3]_i_17__0_n_0 ;
wire \dc_bias[3]_i_18__0_n_0 ;
wire \dc_bias[3]_i_19__1_n_0 ;
wire \dc_bias[3]_i_1__1_n_0 ;
wire \dc_bias[3]_i_20__0_n_0 ;
wire \dc_bias[3]_i_21_n_0 ;
wire \dc_bias[3]_i_22__1_n_0 ;
wire \dc_bias[3]_i_23__0_n_0 ;
wire \dc_bias[3]_i_24__1_n_0 ;
wire \dc_bias[3]_i_25__1_n_0 ;
wire \dc_bias[3]_i_26__1_n_0 ;
wire \dc_bias[3]_i_27__1_n_0 ;
wire \dc_bias[3]_i_28__0_n_0 ;
wire \dc_bias[3]_i_29__0_n_0 ;
wire \dc_bias[3]_i_2__1_n_0 ;
wire \dc_bias[3]_i_30__0_n_0 ;
wire \dc_bias[3]_i_31__0_n_0 ;
wire \dc_bias[3]_i_32__0_n_0 ;
wire \dc_bias[3]_i_33__0_n_0 ;
wire \dc_bias[3]_i_3__1_n_0 ;
wire \dc_bias[3]_i_4__1_n_0 ;
wire \dc_bias[3]_i_5_n_0 ;
wire \dc_bias[3]_i_6__1_n_0 ;
wire \dc_bias[3]_i_7__1_n_0 ;
wire \dc_bias[3]_i_8__1_n_0 ;
wire \dc_bias[3]_i_9__1_n_0 ;
wire \dc_bias_reg_n_0_[0] ;
wire \dc_bias_reg_n_0_[1] ;
wire \dc_bias_reg_n_0_[2] ;
wire \encoded[0]_i_1__1_n_0 ;
wire \encoded[1]_i_1__1_n_0 ;
wire \encoded[1]_i_2_n_0 ;
wire \encoded[2]_i_1__1_n_0 ;
wire \encoded[2]_i_2_n_0 ;
wire \encoded[3]_i_1__1_n_0 ;
wire \encoded[3]_i_2_n_0 ;
wire \encoded[4]_i_1__1_n_0 ;
wire \encoded[4]_i_2_n_0 ;
wire \encoded[5]_i_1__1_n_0 ;
wire \encoded[5]_i_2_n_0 ;
wire \encoded[6]_i_1__1_n_0 ;
wire \encoded[6]_i_2__1_n_0 ;
wire \encoded[7]_i_1__1_n_0 ;
wire \encoded[7]_i_2__1_n_0 ;
wire \encoded[8]_i_1__1_n_0 ;
wire \encoded[9]_i_1__1_n_0 ;
wire \encoded_reg_n_0_[0] ;
wire \encoded_reg_n_0_[1] ;
wire \encoded_reg_n_0_[2] ;
wire \encoded_reg_n_0_[3] ;
wire \encoded_reg_n_0_[4] ;
wire \encoded_reg_n_0_[5] ;
wire \encoded_reg_n_0_[6] ;
wire \encoded_reg_n_0_[7] ;
wire hsync;
wire p_1_in;
wire [7:0]rgb;
wire [7:0]shift_blue;
wire \shift_clock_reg[5] ;
wire vsync;
LUT6 #(
.INIT(64'h9F90909F909F9F90))
\dc_bias[0]_i_1__1
(.I0(\dc_bias_reg_n_0_[0] ),
.I1(\dc_bias[0]_i_2__1_n_0 ),
.I2(\dc_bias[3]_i_5_n_0 ),
.I3(\dc_bias[2]_i_2__0_n_0 ),
.I4(\dc_bias[0]_i_3__1_n_0 ),
.I5(\dc_bias[0]_i_4__1_n_0 ),
.O(\dc_bias[0]_i_1__1_n_0 ));
LUT5 #(
.INIT(32'h69969669))
\dc_bias[0]_i_2__1
(.I0(\dc_bias[3]_i_3__1_n_0 ),
.I1(\encoded[7]_i_2__1_n_0 ),
.I2(\dc_bias[0]_i_5__0_n_0 ),
.I3(rgb[1]),
.I4(rgb[3]),
.O(\dc_bias[0]_i_2__1_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair5" *)
LUT5 #(
.INIT(32'h69969669))
\dc_bias[0]_i_3__1
(.I0(\encoded[3]_i_2_n_0 ),
.I1(rgb[5]),
.I2(rgb[0]),
.I3(\dc_bias_reg_n_0_[0] ),
.I4(rgb[7]),
.O(\dc_bias[0]_i_3__1_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair10" *)
LUT2 #(
.INIT(4'h9))
\dc_bias[0]_i_4__1
(.I0(rgb[2]),
.I1(\dc_bias[3]_i_3__1_n_0 ),
.O(\dc_bias[0]_i_4__1_n_0 ));
LUT6 #(
.INIT(64'h6696969999696966))
\dc_bias[0]_i_5__0
(.I0(rgb[6]),
.I1(rgb[4]),
.I2(\dc_bias[2]_i_13__0_n_0 ),
.I3(\dc_bias[3]_i_13__0_n_0 ),
.I4(\dc_bias[2]_i_12__0_n_0 ),
.I5(\encoded[3]_i_2_n_0 ),
.O(\dc_bias[0]_i_5__0_n_0 ));
LUT6 #(
.INIT(64'hC5C0CFCACFCAC5C0))
\dc_bias[1]_i_1__0
(.I0(\dc_bias[2]_i_2__0_n_0 ),
.I1(\dc_bias[1]_i_2__1_n_0 ),
.I2(\dc_bias[3]_i_5_n_0 ),
.I3(\dc_bias[1]_i_3__1_n_0 ),
.I4(\dc_bias[1]_i_4__1_n_0 ),
.I5(\dc_bias[1]_i_5__1_n_0 ),
.O(\dc_bias[1]_i_1__0_n_0 ));
LUT6 #(
.INIT(64'h6F60606F606F6F60))
\dc_bias[1]_i_2__1
(.I0(\dc_bias[1]_i_6__0_n_0 ),
.I1(\dc_bias[1]_i_7__1_n_0 ),
.I2(\dc_bias[3]_i_3__1_n_0 ),
.I3(\dc_bias[1]_i_8_n_0 ),
.I4(\dc_bias[1]_i_9__0_n_0 ),
.I5(\dc_bias[3]_i_17__0_n_0 ),
.O(\dc_bias[1]_i_2__1_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair8" *)
LUT4 #(
.INIT(16'h5695))
\dc_bias[1]_i_3__1
(.I0(\dc_bias[1]_i_7__1_n_0 ),
.I1(\dc_bias[0]_i_2__1_n_0 ),
.I2(\dc_bias_reg_n_0_[0] ),
.I3(\dc_bias[3]_i_3__1_n_0 ),
.O(\dc_bias[1]_i_3__1_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair1" *)
LUT5 #(
.INIT(32'hD7BE2841))
\dc_bias[1]_i_4__1
(.I0(rgb[2]),
.I1(rgb[1]),
.I2(rgb[0]),
.I3(\dc_bias[3]_i_3__1_n_0 ),
.I4(\dc_bias[2]_i_10_n_0 ),
.O(\dc_bias[1]_i_4__1_n_0 ));
LUT6 #(
.INIT(64'hEB7D7DEB7D14147D))
\dc_bias[1]_i_5__1
(.I0(rgb[7]),
.I1(\dc_bias_reg_n_0_[0] ),
.I2(rgb[0]),
.I3(rgb[5]),
.I4(\encoded[3]_i_2_n_0 ),
.I5(\dc_bias[0]_i_4__1_n_0 ),
.O(\dc_bias[1]_i_5__1_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair8" *)
LUT2 #(
.INIT(4'hE))
\dc_bias[1]_i_6__0
(.I0(\dc_bias_reg_n_0_[0] ),
.I1(\dc_bias[0]_i_2__1_n_0 ),
.O(\dc_bias[1]_i_6__0_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair2" *)
LUT2 #(
.INIT(4'h9))
\dc_bias[1]_i_7__1
(.I0(\dc_bias_reg_n_0_[1] ),
.I1(\dc_bias[3]_i_25__1_n_0 ),
.O(\dc_bias[1]_i_7__1_n_0 ));
LUT6 #(
.INIT(64'h14D782BE82BE14D7))
\dc_bias[1]_i_8
(.I0(rgb[0]),
.I1(\dc_bias_reg_n_0_[0] ),
.I2(\dc_bias[3]_i_31__0_n_0 ),
.I3(\dc_bias[0]_i_5__0_n_0 ),
.I4(rgb[3]),
.I5(rgb[1]),
.O(\dc_bias[1]_i_8_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair4" *)
LUT5 #(
.INIT(32'h6A56566A))
\dc_bias[1]_i_9__0
(.I0(\dc_bias_reg_n_0_[1] ),
.I1(rgb[0]),
.I2(\dc_bias_reg_n_0_[0] ),
.I3(\dc_bias[3]_i_3__1_n_0 ),
.I4(\encoded[7]_i_2__1_n_0 ),
.O(\dc_bias[1]_i_9__0_n_0 ));
LUT6 #(
.INIT(64'h9A5965A665A69A59))
\dc_bias[2]_i_10
(.I0(\dc_bias[2]_i_8__1_n_0 ),
.I1(\dc_bias[3]_i_3__1_n_0 ),
.I2(rgb[7]),
.I3(\encoded[6]_i_2__1_n_0 ),
.I4(\dc_bias_reg_n_0_[1] ),
.I5(\dc_bias[2]_i_14__0_n_0 ),
.O(\dc_bias[2]_i_10_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair5" *)
LUT5 #(
.INIT(32'h82EBEB82))
\dc_bias[2]_i_11__1
(.I0(rgb[7]),
.I1(\dc_bias_reg_n_0_[0] ),
.I2(rgb[0]),
.I3(rgb[5]),
.I4(\encoded[3]_i_2_n_0 ),
.O(\dc_bias[2]_i_11__1_n_0 ));
LUT5 #(
.INIT(32'h022BBFFF))
\dc_bias[2]_i_12__0
(.I0(\dc_bias[2]_i_15__0_n_0 ),
.I1(rgb[0]),
.I2(rgb[7]),
.I3(\dc_bias[3]_i_29__0_n_0 ),
.I4(\dc_bias[3]_i_12__1_n_0 ),
.O(\dc_bias[2]_i_12__0_n_0 ));
LUT6 #(
.INIT(64'h79E9EF7FFFFFFFFF))
\dc_bias[2]_i_13__0
(.I0(rgb[7]),
.I1(\dc_bias[3]_i_29__0_n_0 ),
.I2(\encoded[3]_i_2_n_0 ),
.I3(\dc_bias[2]_i_15__0_n_0 ),
.I4(\dc_bias[3]_i_12__1_n_0 ),
.I5(rgb[0]),
.O(\dc_bias[2]_i_13__0_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair15" *)
LUT2 #(
.INIT(4'h8))
\dc_bias[2]_i_14__0
(.I0(rgb[0]),
.I1(\dc_bias_reg_n_0_[0] ),
.O(\dc_bias[2]_i_14__0_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair9" *)
LUT3 #(
.INIT(8'h69))
\dc_bias[2]_i_15__0
(.I0(rgb[3]),
.I1(rgb[2]),
.I2(rgb[1]),
.O(\dc_bias[2]_i_15__0_n_0 ));
LUT6 #(
.INIT(64'hC5C0CFCACFCAC5C0))
\dc_bias[2]_i_1__1
(.I0(\dc_bias[2]_i_2__0_n_0 ),
.I1(\dc_bias[2]_i_3__1_n_0 ),
.I2(\dc_bias[3]_i_5_n_0 ),
.I3(\dc_bias[2]_i_4__1_n_0 ),
.I4(\dc_bias[2]_i_5__1_n_0 ),
.I5(\dc_bias[2]_i_6__1_n_0 ),
.O(\dc_bias[2]_i_1__1_n_0 ));
LUT6 #(
.INIT(64'h999999A999A9AAAA))
\dc_bias[2]_i_2__0
(.I0(p_1_in),
.I1(\dc_bias[3]_i_21_n_0 ),
.I2(\dc_bias[3]_i_20__0_n_0 ),
.I3(\dc_bias[3]_i_19__1_n_0 ),
.I4(\dc_bias[3]_i_18__0_n_0 ),
.I5(\dc_bias[3]_i_17__0_n_0 ),
.O(\dc_bias[2]_i_2__0_n_0 ));
LUT6 #(
.INIT(64'h6699A5A566995A5A))
\dc_bias[2]_i_3__1
(.I0(\dc_bias_reg_n_0_[2] ),
.I1(\dc_bias[3]_i_14__0_n_0 ),
.I2(\dc_bias[3]_i_9__1_n_0 ),
.I3(\dc_bias[3]_i_15__1_n_0 ),
.I4(\dc_bias[3]_i_3__1_n_0 ),
.I5(\dc_bias[3]_i_8__1_n_0 ),
.O(\dc_bias[2]_i_3__1_n_0 ));
LUT5 #(
.INIT(32'h4BB4B44B))
\dc_bias[2]_i_4__1
(.I0(\dc_bias[3]_i_25__1_n_0 ),
.I1(\dc_bias_reg_n_0_[1] ),
.I2(\dc_bias_reg_n_0_[2] ),
.I3(\dc_bias[3]_i_14__0_n_0 ),
.I4(\dc_bias[3]_i_26__1_n_0 ),
.O(\dc_bias[2]_i_4__1_n_0 ));
LUT6 #(
.INIT(64'h75F710518A08EFAE))
\dc_bias[2]_i_5__1
(.I0(\dc_bias[2]_i_7__0_n_0 ),
.I1(\dc_bias[3]_i_3__1_n_0 ),
.I2(rgb[7]),
.I3(\encoded[6]_i_2__1_n_0 ),
.I4(\dc_bias[2]_i_8__1_n_0 ),
.I5(\dc_bias[2]_i_9__0_n_0 ),
.O(\dc_bias[2]_i_5__1_n_0 ));
LUT6 #(
.INIT(64'h177E777777777E17))
\dc_bias[2]_i_6__1
(.I0(\dc_bias[2]_i_10_n_0 ),
.I1(\dc_bias[2]_i_11__1_n_0 ),
.I2(\dc_bias[0]_i_3__1_n_0 ),
.I3(\encoded[1]_i_2_n_0 ),
.I4(\dc_bias[3]_i_3__1_n_0 ),
.I5(rgb[2]),
.O(\dc_bias[2]_i_6__1_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair4" *)
LUT3 #(
.INIT(8'h6A))
\dc_bias[2]_i_7__0
(.I0(\dc_bias_reg_n_0_[1] ),
.I1(\dc_bias_reg_n_0_[0] ),
.I2(rgb[0]),
.O(\dc_bias[2]_i_7__0_n_0 ));
LUT6 #(
.INIT(64'h2DB4B4B42D2D2DB4))
\dc_bias[2]_i_8__1
(.I0(rgb[4]),
.I1(rgb[5]),
.I2(\encoded[3]_i_2_n_0 ),
.I3(\dc_bias[2]_i_12__0_n_0 ),
.I4(\dc_bias[3]_i_13__0_n_0 ),
.I5(\dc_bias[2]_i_13__0_n_0 ),
.O(\dc_bias[2]_i_8__1_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair7" *)
LUT4 #(
.INIT(16'hAA95))
\dc_bias[2]_i_9__0
(.I0(\dc_bias_reg_n_0_[2] ),
.I1(rgb[0]),
.I2(\dc_bias_reg_n_0_[0] ),
.I3(\dc_bias_reg_n_0_[1] ),
.O(\dc_bias[2]_i_9__0_n_0 ));
LUT1 #(
.INIT(2'h1))
\dc_bias[3]_i_1
(.I0(active),
.O(SR));
LUT6 #(
.INIT(64'h69FFFF69FF6969FF))
\dc_bias[3]_i_10__1
(.I0(rgb[1]),
.I1(rgb[2]),
.I2(rgb[3]),
.I3(rgb[0]),
.I4(rgb[7]),
.I5(\dc_bias[3]_i_29__0_n_0 ),
.O(\dc_bias[3]_i_10__1_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair6" *)
LUT5 #(
.INIT(32'h17717117))
\dc_bias[3]_i_11__1
(.I0(rgb[0]),
.I1(rgb[7]),
.I2(rgb[6]),
.I3(rgb[5]),
.I4(rgb[4]),
.O(\dc_bias[3]_i_11__1_n_0 ));
LUT6 #(
.INIT(64'h171717E817E8E8E8))
\dc_bias[3]_i_12__1
(.I0(rgb[3]),
.I1(rgb[2]),
.I2(rgb[1]),
.I3(rgb[5]),
.I4(rgb[4]),
.I5(rgb[6]),
.O(\dc_bias[3]_i_12__1_n_0 ));
LUT6 #(
.INIT(64'h171717FF17FFFFFF))
\dc_bias[3]_i_13__0
(.I0(rgb[3]),
.I1(rgb[2]),
.I2(rgb[1]),
.I3(rgb[5]),
.I4(rgb[4]),
.I5(rgb[6]),
.O(\dc_bias[3]_i_13__0_n_0 ));
LUT6 #(
.INIT(64'h4DDD444D444D2444))
\dc_bias[3]_i_14__0
(.I0(\dc_bias[3]_i_28__0_n_0 ),
.I1(\dc_bias[3]_i_30__0_n_0 ),
.I2(\dc_bias[0]_i_5__0_n_0 ),
.I3(rgb[0]),
.I4(\dc_bias[3]_i_31__0_n_0 ),
.I5(\dc_bias[3]_i_19__1_n_0 ),
.O(\dc_bias[3]_i_14__0_n_0 ));
LUT6 #(
.INIT(64'hECFE8FC88FC8ECFE))
\dc_bias[3]_i_15__1
(.I0(\dc_bias_reg_n_0_[0] ),
.I1(\dc_bias_reg_n_0_[1] ),
.I2(\dc_bias[3]_i_19__1_n_0 ),
.I3(\dc_bias[3]_i_20__0_n_0 ),
.I4(\dc_bias[3]_i_18__0_n_0 ),
.I5(\dc_bias[3]_i_17__0_n_0 ),
.O(\dc_bias[3]_i_15__1_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair7" *)
LUT4 #(
.INIT(16'h0001))
\dc_bias[3]_i_16__0
(.I0(\dc_bias_reg_n_0_[1] ),
.I1(\dc_bias_reg_n_0_[2] ),
.I2(\dc_bias_reg_n_0_[0] ),
.I3(p_1_in),
.O(\dc_bias[3]_i_16__0_n_0 ));
LUT6 #(
.INIT(64'hD22D4BB42DD2B44B))
\dc_bias[3]_i_17__0
(.I0(rgb[3]),
.I1(rgb[2]),
.I2(rgb[1]),
.I3(rgb[0]),
.I4(\dc_bias[3]_i_3__1_n_0 ),
.I5(\dc_bias[3]_i_28__0_n_0 ),
.O(\dc_bias[3]_i_17__0_n_0 ));
LUT6 #(
.INIT(64'h1D8B8B1D8B1D1D8B))
\dc_bias[3]_i_18__0
(.I0(\dc_bias[3]_i_3__1_n_0 ),
.I1(\encoded[7]_i_2__1_n_0 ),
.I2(rgb[0]),
.I3(rgb[6]),
.I4(rgb[4]),
.I5(\encoded[3]_i_2_n_0 ),
.O(\dc_bias[3]_i_18__0_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair9" *)
LUT3 #(
.INIT(8'h69))
\dc_bias[3]_i_19__1
(.I0(rgb[3]),
.I1(rgb[1]),
.I2(rgb[0]),
.O(\dc_bias[3]_i_19__1_n_0 ));
LUT6 #(
.INIT(64'h1DFF1D001DFF1DFF))
\dc_bias[3]_i_1__1
(.I0(\dc_bias[3]_i_2__1_n_0 ),
.I1(\dc_bias[3]_i_3__1_n_0 ),
.I2(\dc_bias[3]_i_4__1_n_0 ),
.I3(\dc_bias[3]_i_5_n_0 ),
.I4(\dc_bias[3]_i_6__1_n_0 ),
.I5(\dc_bias[3]_i_7__1_n_0 ),
.O(\dc_bias[3]_i_1__1_n_0 ));
LUT5 #(
.INIT(32'h69969669))
\dc_bias[3]_i_20__0
(.I0(\encoded[3]_i_2_n_0 ),
.I1(rgb[4]),
.I2(rgb[6]),
.I3(\encoded[7]_i_2__1_n_0 ),
.I4(rgb[0]),
.O(\dc_bias[3]_i_20__0_n_0 ));
LUT6 #(
.INIT(64'hA20808A2208A8A20))
\dc_bias[3]_i_21
(.I0(\dc_bias[3]_i_28__0_n_0 ),
.I1(rgb[3]),
.I2(rgb[2]),
.I3(rgb[1]),
.I4(rgb[0]),
.I5(\dc_bias[3]_i_3__1_n_0 ),
.O(\dc_bias[3]_i_21_n_0 ));
LUT6 #(
.INIT(64'hBBBABA22BA22BA22))
\dc_bias[3]_i_22__1
(.I0(\dc_bias_reg_n_0_[2] ),
.I1(\dc_bias[3]_i_32__0_n_0 ),
.I2(\dc_bias[3]_i_33__0_n_0 ),
.I3(\dc_bias_reg_n_0_[1] ),
.I4(\dc_bias_reg_n_0_[0] ),
.I5(rgb[0]),
.O(\dc_bias[3]_i_22__1_n_0 ));
LUT6 #(
.INIT(64'hFFFFFFFFFEFFFFEF))
\dc_bias[3]_i_23__0
(.I0(\dc_bias[2]_i_10_n_0 ),
.I1(\dc_bias[0]_i_3__1_n_0 ),
.I2(\encoded[1]_i_2_n_0 ),
.I3(\dc_bias[3]_i_3__1_n_0 ),
.I4(rgb[2]),
.I5(\dc_bias[2]_i_11__1_n_0 ),
.O(\dc_bias[3]_i_23__0_n_0 ));
LUT6 #(
.INIT(64'hFFE7810081000000))
\dc_bias[3]_i_24__1
(.I0(rgb[2]),
.I1(\dc_bias[3]_i_3__1_n_0 ),
.I2(\encoded[1]_i_2_n_0 ),
.I3(\dc_bias[0]_i_3__1_n_0 ),
.I4(\dc_bias[2]_i_11__1_n_0 ),
.I5(\dc_bias[2]_i_10_n_0 ),
.O(\dc_bias[3]_i_24__1_n_0 ));
LUT6 #(
.INIT(64'h188EE771E771188E))
\dc_bias[3]_i_25__1
(.I0(\dc_bias[3]_i_19__1_n_0 ),
.I1(\dc_bias[3]_i_31__0_n_0 ),
.I2(rgb[0]),
.I3(\dc_bias[0]_i_5__0_n_0 ),
.I4(\dc_bias[3]_i_30__0_n_0 ),
.I5(\dc_bias[3]_i_28__0_n_0 ),
.O(\dc_bias[3]_i_25__1_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair2" *)
LUT5 #(
.INIT(32'h9990F999))
\dc_bias[3]_i_26__1
(.I0(\dc_bias_reg_n_0_[1] ),
.I1(\dc_bias[3]_i_25__1_n_0 ),
.I2(\dc_bias_reg_n_0_[0] ),
.I3(\dc_bias[0]_i_2__1_n_0 ),
.I4(\dc_bias[3]_i_3__1_n_0 ),
.O(\dc_bias[3]_i_26__1_n_0 ));
LUT6 #(
.INIT(64'hAA696955559696AA))
\dc_bias[3]_i_27__1
(.I0(\dc_bias[3]_i_28__0_n_0 ),
.I1(\encoded[7]_i_2__1_n_0 ),
.I2(\dc_bias[3]_i_3__1_n_0 ),
.I3(\dc_bias_reg_n_0_[0] ),
.I4(rgb[0]),
.I5(\dc_bias_reg_n_0_[1] ),
.O(\dc_bias[3]_i_27__1_n_0 ));
LUT6 #(
.INIT(64'h28882228BEEEBBBE))
\dc_bias[3]_i_28__0
(.I0(\encoded[4]_i_2_n_0 ),
.I1(\encoded[5]_i_2_n_0 ),
.I2(\dc_bias[2]_i_12__0_n_0 ),
.I3(\dc_bias[3]_i_13__0_n_0 ),
.I4(\dc_bias[2]_i_13__0_n_0 ),
.I5(\encoded[6]_i_2__1_n_0 ),
.O(\dc_bias[3]_i_28__0_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair6" *)
LUT3 #(
.INIT(8'h96))
\dc_bias[3]_i_29__0
(.I0(rgb[6]),
.I1(rgb[5]),
.I2(rgb[4]),
.O(\dc_bias[3]_i_29__0_n_0 ));
LUT4 #(
.INIT(16'h24DB))
\dc_bias[3]_i_2__1
(.I0(\dc_bias[3]_i_8__1_n_0 ),
.I1(\dc_bias[3]_i_9__1_n_0 ),
.I2(\dc_bias_reg_n_0_[2] ),
.I3(p_1_in),
.O(\dc_bias[3]_i_2__1_n_0 ));
LUT6 #(
.INIT(64'h2BD400FFFF002BD4))
\dc_bias[3]_i_30__0
(.I0(\dc_bias[2]_i_13__0_n_0 ),
.I1(\dc_bias[3]_i_13__0_n_0 ),
.I2(\dc_bias[2]_i_12__0_n_0 ),
.I3(\encoded[1]_i_2_n_0 ),
.I4(rgb[2]),
.I5(rgb[3]),
.O(\dc_bias[3]_i_30__0_n_0 ));
LUT6 #(
.INIT(64'h55F5F5FFAE8A8A08))
\dc_bias[3]_i_31__0
(.I0(\dc_bias[3]_i_13__0_n_0 ),
.I1(rgb[0]),
.I2(\dc_bias[3]_i_12__1_n_0 ),
.I3(\dc_bias[3]_i_11__1_n_0 ),
.I4(\dc_bias[3]_i_10__1_n_0 ),
.I5(\encoded[7]_i_2__1_n_0 ),
.O(\dc_bias[3]_i_31__0_n_0 ));
LUT6 #(
.INIT(64'h01B00071B20001B0))
\dc_bias[3]_i_32__0
(.I0(rgb[6]),
.I1(rgb[7]),
.I2(\dc_bias[3]_i_3__1_n_0 ),
.I3(\encoded[3]_i_2_n_0 ),
.I4(rgb[5]),
.I5(rgb[4]),
.O(\dc_bias[3]_i_32__0_n_0 ));
LUT6 #(
.INIT(64'h9208000059591049))
\dc_bias[3]_i_33__0
(.I0(\encoded[3]_i_2_n_0 ),
.I1(rgb[4]),
.I2(rgb[5]),
.I3(rgb[6]),
.I4(rgb[7]),
.I5(\dc_bias[3]_i_3__1_n_0 ),
.O(\dc_bias[3]_i_33__0_n_0 ));
LUT6 #(
.INIT(64'h2B023F03FFBFFFFF))
\dc_bias[3]_i_3__1
(.I0(\encoded[7]_i_2__1_n_0 ),
.I1(\dc_bias[3]_i_10__1_n_0 ),
.I2(\dc_bias[3]_i_11__1_n_0 ),
.I3(\dc_bias[3]_i_12__1_n_0 ),
.I4(rgb[0]),
.I5(\dc_bias[3]_i_13__0_n_0 ),
.O(\dc_bias[3]_i_3__1_n_0 ));
LUT4 #(
.INIT(16'h65A6))
\dc_bias[3]_i_4__1
(.I0(\dc_bias[2]_i_2__0_n_0 ),
.I1(\dc_bias_reg_n_0_[2] ),
.I2(\dc_bias[3]_i_14__0_n_0 ),
.I3(\dc_bias[3]_i_15__1_n_0 ),
.O(\dc_bias[3]_i_4__1_n_0 ));
LUT6 #(
.INIT(64'hAAAAEAAAAABEABAA))
\dc_bias[3]_i_5
(.I0(\dc_bias[3]_i_16__0_n_0 ),
.I1(\dc_bias[3]_i_17__0_n_0 ),
.I2(\dc_bias[3]_i_18__0_n_0 ),
.I3(\dc_bias[3]_i_19__1_n_0 ),
.I4(\dc_bias[3]_i_20__0_n_0 ),
.I5(\dc_bias[3]_i_21_n_0 ),
.O(\dc_bias[3]_i_5_n_0 ));
LUT6 #(
.INIT(64'h8228822828288228))
\dc_bias[3]_i_6__1
(.I0(\dc_bias[2]_i_2__0_n_0 ),
.I1(p_1_in),
.I2(\dc_bias[3]_i_22__1_n_0 ),
.I3(\dc_bias[3]_i_23__0_n_0 ),
.I4(\dc_bias[2]_i_5__1_n_0 ),
.I5(\dc_bias[3]_i_24__1_n_0 ),
.O(\dc_bias[3]_i_6__1_n_0 ));
LUT6 #(
.INIT(64'hFFF4F4F0FBFFFFF4))
\dc_bias[3]_i_7__1
(.I0(\dc_bias[3]_i_25__1_n_0 ),
.I1(\dc_bias_reg_n_0_[1] ),
.I2(\dc_bias[2]_i_2__0_n_0 ),
.I3(\dc_bias[3]_i_26__1_n_0 ),
.I4(\dc_bias_reg_n_0_[2] ),
.I5(\dc_bias[3]_i_14__0_n_0 ),
.O(\dc_bias[3]_i_7__1_n_0 ));
LUT6 #(
.INIT(64'h08A28A20AEFBEFBA))
\dc_bias[3]_i_8__1
(.I0(\dc_bias[3]_i_27__1_n_0 ),
.I1(rgb[3]),
.I2(rgb[2]),
.I3(\encoded[1]_i_2_n_0 ),
.I4(\dc_bias[3]_i_3__1_n_0 ),
.I5(\dc_bias[1]_i_8_n_0 ),
.O(\dc_bias[3]_i_8__1_n_0 ));
LUT6 #(
.INIT(64'h0000099F099FFFFF))
\dc_bias[3]_i_9__1
(.I0(\encoded[7]_i_2__1_n_0 ),
.I1(\dc_bias[3]_i_3__1_n_0 ),
.I2(rgb[0]),
.I3(\dc_bias_reg_n_0_[0] ),
.I4(\dc_bias_reg_n_0_[1] ),
.I5(\dc_bias[3]_i_28__0_n_0 ),
.O(\dc_bias[3]_i_9__1_n_0 ));
FDRE #(
.INIT(1'b0))
\dc_bias_reg[0]
(.C(clk_25),
.CE(1'b1),
.D(\dc_bias[0]_i_1__1_n_0 ),
.Q(\dc_bias_reg_n_0_[0] ),
.R(SR));
FDRE #(
.INIT(1'b0))
\dc_bias_reg[1]
(.C(clk_25),
.CE(1'b1),
.D(\dc_bias[1]_i_1__0_n_0 ),
.Q(\dc_bias_reg_n_0_[1] ),
.R(SR));
FDRE #(
.INIT(1'b0))
\dc_bias_reg[2]
(.C(clk_25),
.CE(1'b1),
.D(\dc_bias[2]_i_1__1_n_0 ),
.Q(\dc_bias_reg_n_0_[2] ),
.R(SR));
FDRE #(
.INIT(1'b0))
\dc_bias_reg[3]
(.C(clk_25),
.CE(1'b1),
.D(\dc_bias[3]_i_1__1_n_0 ),
.Q(p_1_in),
.R(SR));
LUT6 #(
.INIT(64'h6F6FAF5F6060A050))
\encoded[0]_i_1__1
(.I0(rgb[0]),
.I1(\dc_bias[3]_i_3__1_n_0 ),
.I2(active),
.I3(\dc_bias[2]_i_2__0_n_0 ),
.I4(\dc_bias[3]_i_5_n_0 ),
.I5(hsync),
.O(\encoded[0]_i_1__1_n_0 ));
LUT6 #(
.INIT(64'hFF7B33B7CC480084))
\encoded[1]_i_1__1
(.I0(\dc_bias[3]_i_3__1_n_0 ),
.I1(active),
.I2(\dc_bias[2]_i_2__0_n_0 ),
.I3(\dc_bias[3]_i_5_n_0 ),
.I4(\encoded[1]_i_2_n_0 ),
.I5(hsync),
.O(\encoded[1]_i_1__1_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair15" *)
LUT2 #(
.INIT(4'h6))
\encoded[1]_i_2
(.I0(rgb[0]),
.I1(rgb[1]),
.O(\encoded[1]_i_2_n_0 ));
LUT6 #(
.INIT(64'h880C44C0BB3F77F3))
\encoded[2]_i_1__1
(.I0(\dc_bias[3]_i_3__1_n_0 ),
.I1(active),
.I2(\dc_bias[2]_i_2__0_n_0 ),
.I3(\dc_bias[3]_i_5_n_0 ),
.I4(\encoded[2]_i_2_n_0 ),
.I5(hsync),
.O(\encoded[2]_i_1__1_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair1" *)
LUT3 #(
.INIT(8'h69))
\encoded[2]_i_2
(.I0(rgb[2]),
.I1(rgb[1]),
.I2(rgb[0]),
.O(\encoded[2]_i_2_n_0 ));
LUT6 #(
.INIT(64'h33B7FF7B0084CC48))
\encoded[3]_i_1__1
(.I0(\dc_bias[3]_i_3__1_n_0 ),
.I1(active),
.I2(\dc_bias[2]_i_2__0_n_0 ),
.I3(\dc_bias[3]_i_5_n_0 ),
.I4(\encoded[3]_i_2_n_0 ),
.I5(hsync),
.O(\encoded[3]_i_1__1_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair3" *)
LUT4 #(
.INIT(16'h9669))
\encoded[3]_i_2
(.I0(rgb[3]),
.I1(rgb[0]),
.I2(rgb[1]),
.I3(rgb[2]),
.O(\encoded[3]_i_2_n_0 ));
LUT6 #(
.INIT(64'h44C0880C77F3BB3F))
\encoded[4]_i_1__1
(.I0(\dc_bias[3]_i_3__1_n_0 ),
.I1(active),
.I2(\dc_bias[2]_i_2__0_n_0 ),
.I3(\dc_bias[3]_i_5_n_0 ),
.I4(\encoded[4]_i_2_n_0 ),
.I5(hsync),
.O(\encoded[4]_i_1__1_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair3" *)
LUT5 #(
.INIT(32'h96696996))
\encoded[4]_i_2
(.I0(rgb[4]),
.I1(rgb[2]),
.I2(rgb[1]),
.I3(rgb[0]),
.I4(rgb[3]),
.O(\encoded[4]_i_2_n_0 ));
LUT6 #(
.INIT(64'h33B7FF7B0084CC48))
\encoded[5]_i_1__1
(.I0(\dc_bias[3]_i_3__1_n_0 ),
.I1(active),
.I2(\dc_bias[2]_i_2__0_n_0 ),
.I3(\dc_bias[3]_i_5_n_0 ),
.I4(\encoded[5]_i_2_n_0 ),
.I5(hsync),
.O(\encoded[5]_i_1__1_n_0 ));
LUT6 #(
.INIT(64'h9669699669969669))
\encoded[5]_i_2
(.I0(rgb[2]),
.I1(rgb[1]),
.I2(rgb[0]),
.I3(rgb[3]),
.I4(rgb[5]),
.I5(rgb[4]),
.O(\encoded[5]_i_2_n_0 ));
LUT6 #(
.INIT(64'h880C44C0BB3F77F3))
\encoded[6]_i_1__1
(.I0(\dc_bias[3]_i_3__1_n_0 ),
.I1(active),
.I2(\dc_bias[2]_i_2__0_n_0 ),
.I3(\dc_bias[3]_i_5_n_0 ),
.I4(\encoded[6]_i_2__1_n_0 ),
.I5(hsync),
.O(\encoded[6]_i_1__1_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair0" *)
LUT4 #(
.INIT(16'h6996))
\encoded[6]_i_2__1
(.I0(\encoded[3]_i_2_n_0 ),
.I1(rgb[4]),
.I2(rgb[5]),
.I3(rgb[6]),
.O(\encoded[6]_i_2__1_n_0 ));
LUT6 #(
.INIT(64'hFF337BB7CC004884))
\encoded[7]_i_1__1
(.I0(\dc_bias[3]_i_3__1_n_0 ),
.I1(active),
.I2(\dc_bias[2]_i_2__0_n_0 ),
.I3(\encoded[7]_i_2__1_n_0 ),
.I4(\dc_bias[3]_i_5_n_0 ),
.I5(hsync),
.O(\encoded[7]_i_1__1_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair0" *)
LUT5 #(
.INIT(32'h69969669))
\encoded[7]_i_2__1
(.I0(rgb[7]),
.I1(rgb[6]),
.I2(rgb[5]),
.I3(rgb[4]),
.I4(\encoded[3]_i_2_n_0 ),
.O(\encoded[7]_i_2__1_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair10" *)
LUT3 #(
.INIT(8'h47))
\encoded[8]_i_1__1
(.I0(\dc_bias[3]_i_3__1_n_0 ),
.I1(active),
.I2(hsync),
.O(\encoded[8]_i_1__1_n_0 ));
LUT6 #(
.INIT(64'hC5FFC500C500C5FF))
\encoded[9]_i_1__1
(.I0(\dc_bias[2]_i_2__0_n_0 ),
.I1(\dc_bias[3]_i_3__1_n_0 ),
.I2(\dc_bias[3]_i_5_n_0 ),
.I3(active),
.I4(hsync),
.I5(vsync),
.O(\encoded[9]_i_1__1_n_0 ));
FDRE \encoded_reg[0]
(.C(clk_25),
.CE(1'b1),
.D(\encoded[0]_i_1__1_n_0 ),
.Q(\encoded_reg_n_0_[0] ),
.R(1'b0));
FDRE \encoded_reg[1]
(.C(clk_25),
.CE(1'b1),
.D(\encoded[1]_i_1__1_n_0 ),
.Q(\encoded_reg_n_0_[1] ),
.R(1'b0));
FDRE \encoded_reg[2]
(.C(clk_25),
.CE(1'b1),
.D(\encoded[2]_i_1__1_n_0 ),
.Q(\encoded_reg_n_0_[2] ),
.R(1'b0));
FDRE \encoded_reg[3]
(.C(clk_25),
.CE(1'b1),
.D(\encoded[3]_i_1__1_n_0 ),
.Q(\encoded_reg_n_0_[3] ),
.R(1'b0));
FDRE \encoded_reg[4]
(.C(clk_25),
.CE(1'b1),
.D(\encoded[4]_i_1__1_n_0 ),
.Q(\encoded_reg_n_0_[4] ),
.R(1'b0));
FDRE \encoded_reg[5]
(.C(clk_25),
.CE(1'b1),
.D(\encoded[5]_i_1__1_n_0 ),
.Q(\encoded_reg_n_0_[5] ),
.R(1'b0));
FDRE \encoded_reg[6]
(.C(clk_25),
.CE(1'b1),
.D(\encoded[6]_i_1__1_n_0 ),
.Q(\encoded_reg_n_0_[6] ),
.R(1'b0));
FDRE \encoded_reg[7]
(.C(clk_25),
.CE(1'b1),
.D(\encoded[7]_i_1__1_n_0 ),
.Q(\encoded_reg_n_0_[7] ),
.R(1'b0));
FDRE \encoded_reg[8]
(.C(clk_25),
.CE(1'b1),
.D(\encoded[8]_i_1__1_n_0 ),
.Q(Q[0]),
.R(1'b0));
FDRE \encoded_reg[9]
(.C(clk_25),
.CE(1'b1),
.D(\encoded[9]_i_1__1_n_0 ),
.Q(Q[1]),
.R(1'b0));
(* SOFT_HLUTNM = "soft_lutpair11" *)
LUT3 #(
.INIT(8'hB8))
\shift_blue[0]_i_1
(.I0(shift_blue[0]),
.I1(\shift_clock_reg[5] ),
.I2(\encoded_reg_n_0_[0] ),
.O(D[0]));
(* SOFT_HLUTNM = "soft_lutpair12" *)
LUT3 #(
.INIT(8'hB8))
\shift_blue[1]_i_1
(.I0(shift_blue[1]),
.I1(\shift_clock_reg[5] ),
.I2(\encoded_reg_n_0_[1] ),
.O(D[1]));
(* SOFT_HLUTNM = "soft_lutpair12" *)
LUT3 #(
.INIT(8'hB8))
\shift_blue[2]_i_1
(.I0(shift_blue[2]),
.I1(\shift_clock_reg[5] ),
.I2(\encoded_reg_n_0_[2] ),
.O(D[2]));
(* SOFT_HLUTNM = "soft_lutpair13" *)
LUT3 #(
.INIT(8'hB8))
\shift_blue[3]_i_1
(.I0(shift_blue[3]),
.I1(\shift_clock_reg[5] ),
.I2(\encoded_reg_n_0_[3] ),
.O(D[3]));
(* SOFT_HLUTNM = "soft_lutpair14" *)
LUT3 #(
.INIT(8'hB8))
\shift_blue[4]_i_1
(.I0(shift_blue[4]),
.I1(\shift_clock_reg[5] ),
.I2(\encoded_reg_n_0_[4] ),
.O(D[4]));
(* SOFT_HLUTNM = "soft_lutpair14" *)
LUT3 #(
.INIT(8'hB8))
\shift_blue[5]_i_1
(.I0(shift_blue[5]),
.I1(\shift_clock_reg[5] ),
.I2(\encoded_reg_n_0_[5] ),
.O(D[5]));
(* SOFT_HLUTNM = "soft_lutpair13" *)
LUT3 #(
.INIT(8'hB8))
\shift_blue[6]_i_1
(.I0(shift_blue[6]),
.I1(\shift_clock_reg[5] ),
.I2(\encoded_reg_n_0_[6] ),
.O(D[6]));
(* SOFT_HLUTNM = "soft_lutpair11" *)
LUT3 #(
.INIT(8'hB8))
\shift_blue[7]_i_1
(.I0(shift_blue[7]),
.I1(\shift_clock_reg[5] ),
.I2(\encoded_reg_n_0_[7] ),
.O(D[7]));
endmodule
(* ORIG_REF_NAME = "TMDS_encoder" *)
module system_zybo_hdmi_0_0_TMDS_encoder_0
(D,
Q,
rgb,
active,
shift_green,
\shift_clock_reg[5] ,
SR,
clk_25);
output [7:0]D;
output [1:0]Q;
input [7:0]rgb;
input active;
input [7:0]shift_green;
input \shift_clock_reg[5] ;
input [0:0]SR;
input clk_25;
wire [7:0]D;
wire [1:0]Q;
wire [0:0]SR;
wire active;
wire clk_25;
wire \dc_bias[0]_i_1__0_n_0 ;
wire \dc_bias[0]_i_2__0_n_0 ;
wire \dc_bias[0]_i_3__0_n_0 ;
wire \dc_bias[0]_i_4__0_n_0 ;
wire \dc_bias[0]_i_5__1_n_0 ;
wire \dc_bias[0]_i_6_n_0 ;
wire \dc_bias[0]_i_7_n_0 ;
wire \dc_bias[1]_i_1_n_0 ;
wire \dc_bias[1]_i_2__0_n_0 ;
wire \dc_bias[1]_i_3__0_n_0 ;
wire \dc_bias[1]_i_4__0_n_0 ;
wire \dc_bias[1]_i_5_n_0 ;
wire \dc_bias[1]_i_6__1_n_0 ;
wire \dc_bias[1]_i_7__0_n_0 ;
wire \dc_bias[1]_i_8__0_n_0 ;
wire \dc_bias[1]_i_9_n_0 ;
wire \dc_bias[2]_i_10__1_n_0 ;
wire \dc_bias[2]_i_11__0_n_0 ;
wire \dc_bias[2]_i_1__0_n_0 ;
wire \dc_bias[2]_i_2__1_n_0 ;
wire \dc_bias[2]_i_3__0_n_0 ;
wire \dc_bias[2]_i_4_n_0 ;
wire \dc_bias[2]_i_5__0_n_0 ;
wire \dc_bias[2]_i_6__0_n_0 ;
wire \dc_bias[2]_i_7_n_0 ;
wire \dc_bias[2]_i_8__0_n_0 ;
wire \dc_bias[2]_i_9_n_0 ;
wire \dc_bias[3]_i_10__0_n_0 ;
wire \dc_bias[3]_i_11__0_n_0 ;
wire \dc_bias[3]_i_12__0_n_0 ;
wire \dc_bias[3]_i_13__1_n_0 ;
wire \dc_bias[3]_i_14__1_n_0 ;
wire \dc_bias[3]_i_15__0_n_0 ;
wire \dc_bias[3]_i_16_n_0 ;
wire \dc_bias[3]_i_17_n_0 ;
wire \dc_bias[3]_i_18__1_n_0 ;
wire \dc_bias[3]_i_19__0_n_0 ;
wire \dc_bias[3]_i_1__0_n_0 ;
wire \dc_bias[3]_i_20_n_0 ;
wire \dc_bias[3]_i_21__1_n_0 ;
wire \dc_bias[3]_i_22__0_n_0 ;
wire \dc_bias[3]_i_23__1_n_0 ;
wire \dc_bias[3]_i_24__0_n_0 ;
wire \dc_bias[3]_i_25__0_n_0 ;
wire \dc_bias[3]_i_26__0_n_0 ;
wire \dc_bias[3]_i_27__0_n_0 ;
wire \dc_bias[3]_i_28_n_0 ;
wire \dc_bias[3]_i_29_n_0 ;
wire \dc_bias[3]_i_2__0_n_0 ;
wire \dc_bias[3]_i_30_n_0 ;
wire \dc_bias[3]_i_31_n_0 ;
wire \dc_bias[3]_i_32_n_0 ;
wire \dc_bias[3]_i_33_n_0 ;
wire \dc_bias[3]_i_34_n_0 ;
wire \dc_bias[3]_i_3__0_n_0 ;
wire \dc_bias[3]_i_4__0_n_0 ;
wire \dc_bias[3]_i_5__1_n_0 ;
wire \dc_bias[3]_i_6__0_n_0 ;
wire \dc_bias[3]_i_7__0_n_0 ;
wire \dc_bias[3]_i_8__0_n_0 ;
wire \dc_bias[3]_i_9__0_n_0 ;
wire \dc_bias_reg_n_0_[0] ;
wire \dc_bias_reg_n_0_[1] ;
wire \dc_bias_reg_n_0_[2] ;
wire \encoded[0]_i_1__0_n_0 ;
wire \encoded[1]_i_1__0_n_0 ;
wire \encoded[2]_i_1__0_n_0 ;
wire \encoded[3]_i_1__0_n_0 ;
wire \encoded[4]_i_1__0_n_0 ;
wire \encoded[5]_i_1__0_n_0 ;
wire \encoded[6]_i_1__0_n_0 ;
wire \encoded[6]_i_2__0_n_0 ;
wire \encoded[7]_i_1__0_n_0 ;
wire \encoded[7]_i_2_n_0 ;
wire \encoded[7]_i_3__0_n_0 ;
wire \encoded[8]_i_1__0_n_0 ;
wire \encoded[8]_i_2_n_0 ;
wire \encoded[8]_i_3_n_0 ;
wire \encoded[8]_i_4_n_0 ;
wire \encoded[8]_i_5_n_0 ;
wire \encoded[8]_i_6_n_0 ;
wire \encoded[8]_i_7_n_0 ;
wire \encoded[9]_i_1_n_0 ;
wire \encoded[9]_i_2__0_n_0 ;
wire \encoded_reg_n_0_[0] ;
wire \encoded_reg_n_0_[1] ;
wire \encoded_reg_n_0_[2] ;
wire \encoded_reg_n_0_[3] ;
wire \encoded_reg_n_0_[4] ;
wire \encoded_reg_n_0_[5] ;
wire \encoded_reg_n_0_[6] ;
wire \encoded_reg_n_0_[7] ;
wire p_1_in;
wire [7:0]rgb;
wire \shift_clock_reg[5] ;
wire [7:0]shift_green;
LUT6 #(
.INIT(64'h6F60606F606F6F60))
\dc_bias[0]_i_1__0
(.I0(\dc_bias_reg_n_0_[0] ),
.I1(\dc_bias[0]_i_2__0_n_0 ),
.I2(\dc_bias[3]_i_2__0_n_0 ),
.I3(\dc_bias[3]_i_5__1_n_0 ),
.I4(\dc_bias[0]_i_3__0_n_0 ),
.I5(\dc_bias[0]_i_4__0_n_0 ),
.O(\dc_bias[0]_i_1__0_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair20" *)
LUT5 #(
.INIT(32'h69969669))
\dc_bias[0]_i_2__0
(.I0(\dc_bias[0]_i_5__1_n_0 ),
.I1(rgb[0]),
.I2(\dc_bias[0]_i_6_n_0 ),
.I3(\dc_bias[0]_i_7_n_0 ),
.I4(rgb[6]),
.O(\dc_bias[0]_i_2__0_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair24" *)
LUT5 #(
.INIT(32'h69969669))
\dc_bias[0]_i_3__0
(.I0(\encoded[6]_i_2__0_n_0 ),
.I1(rgb[5]),
.I2(rgb[0]),
.I3(\dc_bias_reg_n_0_[0] ),
.I4(rgb[7]),
.O(\dc_bias[0]_i_3__0_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair31" *)
LUT2 #(
.INIT(4'h9))
\dc_bias[0]_i_4__0
(.I0(rgb[2]),
.I1(\encoded[8]_i_2_n_0 ),
.O(\dc_bias[0]_i_4__0_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair29" *)
LUT3 #(
.INIT(8'h69))
\dc_bias[0]_i_5__1
(.I0(rgb[3]),
.I1(rgb[1]),
.I2(rgb[0]),
.O(\dc_bias[0]_i_5__1_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair25" *)
LUT5 #(
.INIT(32'h69969669))
\dc_bias[0]_i_6
(.I0(rgb[7]),
.I1(\encoded[6]_i_2__0_n_0 ),
.I2(rgb[6]),
.I3(rgb[5]),
.I4(rgb[4]),
.O(\dc_bias[0]_i_6_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair23" *)
LUT5 #(
.INIT(32'h96696996))
\dc_bias[0]_i_7
(.I0(rgb[4]),
.I1(rgb[2]),
.I2(rgb[1]),
.I3(rgb[0]),
.I4(rgb[3]),
.O(\dc_bias[0]_i_7_n_0 ));
LUT5 #(
.INIT(32'hB8BBB888))
\dc_bias[1]_i_1
(.I0(\dc_bias[1]_i_2__0_n_0 ),
.I1(\dc_bias[3]_i_2__0_n_0 ),
.I2(\dc_bias[1]_i_3__0_n_0 ),
.I3(\dc_bias[3]_i_5__1_n_0 ),
.I4(\dc_bias[1]_i_4__0_n_0 ),
.O(\dc_bias[1]_i_1_n_0 ));
LUT6 #(
.INIT(64'h960096FF96FF9600))
\dc_bias[1]_i_2__0
(.I0(\dc_bias[1]_i_5_n_0 ),
.I1(\dc_bias[1]_i_6__1_n_0 ),
.I2(\dc_bias[1]_i_7__0_n_0 ),
.I3(\encoded[8]_i_2_n_0 ),
.I4(\dc_bias[1]_i_8__0_n_0 ),
.I5(\dc_bias[2]_i_10__1_n_0 ),
.O(\dc_bias[1]_i_2__0_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair32" *)
LUT4 #(
.INIT(16'h5965))
\dc_bias[1]_i_3__0
(.I0(\dc_bias[2]_i_10__1_n_0 ),
.I1(\encoded[8]_i_2_n_0 ),
.I2(\dc_bias[0]_i_2__0_n_0 ),
.I3(\dc_bias_reg_n_0_[0] ),
.O(\dc_bias[1]_i_3__0_n_0 ));
LUT6 #(
.INIT(64'h56955965A96AA69A))
\dc_bias[1]_i_4__0
(.I0(\dc_bias[3]_i_11__0_n_0 ),
.I1(\dc_bias[0]_i_3__0_n_0 ),
.I2(rgb[2]),
.I3(\encoded[8]_i_2_n_0 ),
.I4(\dc_bias[2]_i_11__0_n_0 ),
.I5(\dc_bias[3]_i_12__0_n_0 ),
.O(\dc_bias[1]_i_4__0_n_0 ));
LUT6 #(
.INIT(64'h066090096FF6F99F))
\dc_bias[1]_i_5
(.I0(rgb[6]),
.I1(\dc_bias[0]_i_7_n_0 ),
.I2(\dc_bias[1]_i_9_n_0 ),
.I3(\dc_bias[0]_i_6_n_0 ),
.I4(\encoded[8]_i_2_n_0 ),
.I5(\dc_bias[0]_i_5__1_n_0 ),
.O(\dc_bias[1]_i_5_n_0 ));
LUT6 #(
.INIT(64'h556969AAAA969655))
\dc_bias[1]_i_6__1
(.I0(\dc_bias[3]_i_27__0_n_0 ),
.I1(\dc_bias[0]_i_6_n_0 ),
.I2(\encoded[8]_i_2_n_0 ),
.I3(\dc_bias_reg_n_0_[0] ),
.I4(rgb[0]),
.I5(\dc_bias_reg_n_0_[1] ),
.O(\dc_bias[1]_i_6__1_n_0 ));
LUT6 #(
.INIT(64'h9C3939399C9C9C39))
\dc_bias[1]_i_7__0
(.I0(rgb[2]),
.I1(\dc_bias[2]_i_11__0_n_0 ),
.I2(rgb[3]),
.I3(\dc_bias[3]_i_30_n_0 ),
.I4(\encoded[8]_i_6_n_0 ),
.I5(\dc_bias[3]_i_31_n_0 ),
.O(\dc_bias[1]_i_7__0_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair33" *)
LUT2 #(
.INIT(4'hB))
\dc_bias[1]_i_8__0
(.I0(\dc_bias_reg_n_0_[0] ),
.I1(\dc_bias[0]_i_2__0_n_0 ),
.O(\dc_bias[1]_i_8__0_n_0 ));
LUT2 #(
.INIT(4'h6))
\dc_bias[1]_i_9
(.I0(rgb[0]),
.I1(\dc_bias_reg_n_0_[0] ),
.O(\dc_bias[1]_i_9_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair38" *)
LUT2 #(
.INIT(4'h9))
\dc_bias[2]_i_10__1
(.I0(\dc_bias_reg_n_0_[1] ),
.I1(\dc_bias[3]_i_10__0_n_0 ),
.O(\dc_bias[2]_i_10__1_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair22" *)
LUT2 #(
.INIT(4'h6))
\dc_bias[2]_i_11__0
(.I0(rgb[0]),
.I1(rgb[1]),
.O(\dc_bias[2]_i_11__0_n_0 ));
LUT6 #(
.INIT(64'hB888B8BBB8BBB888))
\dc_bias[2]_i_1__0
(.I0(\dc_bias[2]_i_2__1_n_0 ),
.I1(\dc_bias[3]_i_2__0_n_0 ),
.I2(\dc_bias[2]_i_3__0_n_0 ),
.I3(\dc_bias[3]_i_5__1_n_0 ),
.I4(\dc_bias[2]_i_4_n_0 ),
.I5(\dc_bias[2]_i_5__0_n_0 ),
.O(\dc_bias[2]_i_1__0_n_0 ));
LUT6 #(
.INIT(64'h96FF9600960096FF))
\dc_bias[2]_i_2__1
(.I0(\dc_bias_reg_n_0_[2] ),
.I1(\dc_bias[2]_i_6__0_n_0 ),
.I2(\dc_bias[2]_i_7_n_0 ),
.I3(\encoded[8]_i_2_n_0 ),
.I4(\dc_bias[2]_i_8__0_n_0 ),
.I5(\dc_bias[2]_i_9_n_0 ),
.O(\dc_bias[2]_i_2__1_n_0 ));
LUT6 #(
.INIT(64'h04DFFB20FB2004DF))
\dc_bias[2]_i_3__0
(.I0(\dc_bias_reg_n_0_[0] ),
.I1(\dc_bias[0]_i_2__0_n_0 ),
.I2(\encoded[8]_i_2_n_0 ),
.I3(\dc_bias[2]_i_10__1_n_0 ),
.I4(\dc_bias[3]_i_23__1_n_0 ),
.I5(\dc_bias[2]_i_8__0_n_0 ),
.O(\dc_bias[2]_i_3__0_n_0 ));
LUT6 #(
.INIT(64'h711818188EE7E7E7))
\dc_bias[2]_i_4
(.I0(\dc_bias[3]_i_16_n_0 ),
.I1(\dc_bias[3]_i_17_n_0 ),
.I2(\dc_bias_reg_n_0_[1] ),
.I3(\dc_bias_reg_n_0_[0] ),
.I4(rgb[0]),
.I5(\dc_bias_reg_n_0_[2] ),
.O(\dc_bias[2]_i_4_n_0 ));
LUT6 #(
.INIT(64'hBB2BB2BBBBBDDBBB))
\dc_bias[2]_i_5__0
(.I0(\dc_bias[3]_i_11__0_n_0 ),
.I1(\dc_bias[3]_i_12__0_n_0 ),
.I2(\dc_bias[2]_i_11__0_n_0 ),
.I3(\encoded[8]_i_2_n_0 ),
.I4(rgb[2]),
.I5(\dc_bias[0]_i_3__0_n_0 ),
.O(\dc_bias[2]_i_5__0_n_0 ));
LUT6 #(
.INIT(64'h01151501577F7F57))
\dc_bias[2]_i_6__0
(.I0(\dc_bias_reg_n_0_[1] ),
.I1(rgb[0]),
.I2(\dc_bias_reg_n_0_[0] ),
.I3(\dc_bias[0]_i_6_n_0 ),
.I4(\encoded[8]_i_2_n_0 ),
.I5(\dc_bias[3]_i_27__0_n_0 ),
.O(\dc_bias[2]_i_6__0_n_0 ));
LUT6 #(
.INIT(64'h802AA802EABFFEAB))
\dc_bias[2]_i_7
(.I0(\dc_bias[1]_i_5_n_0 ),
.I1(\encoded[8]_i_2_n_0 ),
.I2(rgb[3]),
.I3(\dc_bias[2]_i_11__0_n_0 ),
.I4(rgb[2]),
.I5(\dc_bias[1]_i_6__1_n_0 ),
.O(\dc_bias[2]_i_7_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair27" *)
LUT2 #(
.INIT(4'h6))
\dc_bias[2]_i_8__0
(.I0(\dc_bias_reg_n_0_[2] ),
.I1(\dc_bias[3]_i_9__0_n_0 ),
.O(\dc_bias[2]_i_8__0_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair19" *)
LUT4 #(
.INIT(16'h2B22))
\dc_bias[2]_i_9
(.I0(\dc_bias[3]_i_10__0_n_0 ),
.I1(\dc_bias_reg_n_0_[1] ),
.I2(\dc_bias_reg_n_0_[0] ),
.I3(\dc_bias[0]_i_2__0_n_0 ),
.O(\dc_bias[2]_i_9_n_0 ));
LUT6 #(
.INIT(64'h188EE771E771188E))
\dc_bias[3]_i_10__0
(.I0(\dc_bias[0]_i_5__1_n_0 ),
.I1(\dc_bias[3]_i_29_n_0 ),
.I2(rgb[0]),
.I3(\dc_bias[3]_i_28_n_0 ),
.I4(\dc_bias[3]_i_27__0_n_0 ),
.I5(\dc_bias[1]_i_7__0_n_0 ),
.O(\dc_bias[3]_i_10__0_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair26" *)
LUT5 #(
.INIT(32'h96696969))
\dc_bias[3]_i_11__0
(.I0(\dc_bias[3]_i_16_n_0 ),
.I1(\dc_bias[3]_i_17_n_0 ),
.I2(\dc_bias_reg_n_0_[1] ),
.I3(\dc_bias_reg_n_0_[0] ),
.I4(rgb[0]),
.O(\dc_bias[3]_i_11__0_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair24" *)
LUT5 #(
.INIT(32'h82EBEB82))
\dc_bias[3]_i_12__0
(.I0(rgb[7]),
.I1(\dc_bias_reg_n_0_[0] ),
.I2(rgb[0]),
.I3(rgb[5]),
.I4(\encoded[6]_i_2__0_n_0 ),
.O(\dc_bias[3]_i_12__0_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair22" *)
LUT5 #(
.INIT(32'h96669996))
\dc_bias[3]_i_13__1
(.I0(rgb[1]),
.I1(rgb[0]),
.I2(\dc_bias[3]_i_30_n_0 ),
.I3(\encoded[8]_i_6_n_0 ),
.I4(\dc_bias[3]_i_31_n_0 ),
.O(\dc_bias[3]_i_13__1_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair17" *)
LUT3 #(
.INIT(8'h69))
\dc_bias[3]_i_14__1
(.I0(rgb[2]),
.I1(rgb[1]),
.I2(rgb[0]),
.O(\dc_bias[3]_i_14__1_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair26" *)
LUT2 #(
.INIT(4'h8))
\dc_bias[3]_i_15__0
(.I0(rgb[0]),
.I1(\dc_bias_reg_n_0_[0] ),
.O(\dc_bias[3]_i_15__0_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair31" *)
LUT4 #(
.INIT(16'hB42D))
\dc_bias[3]_i_16
(.I0(\encoded[8]_i_2_n_0 ),
.I1(rgb[4]),
.I2(\encoded[6]_i_2__0_n_0 ),
.I3(rgb[5]),
.O(\dc_bias[3]_i_16_n_0 ));
LUT6 #(
.INIT(64'h1771711771171771))
\dc_bias[3]_i_17
(.I0(\encoded[8]_i_2_n_0 ),
.I1(rgb[7]),
.I2(\encoded[6]_i_2__0_n_0 ),
.I3(rgb[6]),
.I4(rgb[5]),
.I5(rgb[4]),
.O(\dc_bias[3]_i_17_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair20" *)
LUT5 #(
.INIT(32'h14414114))
\dc_bias[3]_i_18__1
(.I0(\dc_bias[0]_i_5__1_n_0 ),
.I1(rgb[0]),
.I2(\dc_bias[0]_i_6_n_0 ),
.I3(\dc_bias[0]_i_7_n_0 ),
.I4(rgb[6]),
.O(\dc_bias[3]_i_18__1_n_0 ));
LUT6 #(
.INIT(64'h82BE14D714D782BE))
\dc_bias[3]_i_19__0
(.I0(\encoded[8]_i_2_n_0 ),
.I1(rgb[7]),
.I2(\encoded[7]_i_2_n_0 ),
.I3(rgb[0]),
.I4(\dc_bias[0]_i_7_n_0 ),
.I5(rgb[6]),
.O(\dc_bias[3]_i_19__0_n_0 ));
LUT6 #(
.INIT(64'h00000000FFFFAAEB))
\dc_bias[3]_i_1__0
(.I0(\dc_bias[3]_i_2__0_n_0 ),
.I1(\dc_bias[3]_i_3__0_n_0 ),
.I2(\dc_bias[3]_i_4__0_n_0 ),
.I3(\dc_bias[3]_i_5__1_n_0 ),
.I4(\dc_bias[3]_i_6__0_n_0 ),
.I5(\dc_bias[3]_i_7__0_n_0 ),
.O(\dc_bias[3]_i_1__0_n_0 ));
LUT6 #(
.INIT(64'h42BDBD42BD4242BD))
\dc_bias[3]_i_20
(.I0(rgb[6]),
.I1(\encoded[8]_i_2_n_0 ),
.I2(rgb[5]),
.I3(rgb[4]),
.I4(\encoded[6]_i_2__0_n_0 ),
.I5(\dc_bias[1]_i_7__0_n_0 ),
.O(\dc_bias[3]_i_20_n_0 ));
LUT6 #(
.INIT(64'hBAAEEFFBEFFBBAAE))
\dc_bias[3]_i_21__1
(.I0(\dc_bias[1]_i_7__0_n_0 ),
.I1(rgb[6]),
.I2(\encoded[8]_i_2_n_0 ),
.I3(rgb[5]),
.I4(rgb[4]),
.I5(\encoded[6]_i_2__0_n_0 ),
.O(\dc_bias[3]_i_21__1_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair19" *)
LUT5 #(
.INIT(32'h99F99099))
\dc_bias[3]_i_22__0
(.I0(\dc_bias_reg_n_0_[1] ),
.I1(\dc_bias[3]_i_10__0_n_0 ),
.I2(\encoded[8]_i_2_n_0 ),
.I3(\dc_bias[0]_i_2__0_n_0 ),
.I4(\dc_bias_reg_n_0_[0] ),
.O(\dc_bias[3]_i_22__0_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair38" *)
LUT2 #(
.INIT(4'hB))
\dc_bias[3]_i_23__1
(.I0(\dc_bias[3]_i_10__0_n_0 ),
.I1(\dc_bias_reg_n_0_[1] ),
.O(\dc_bias[3]_i_23__1_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair32" *)
LUT3 #(
.INIT(8'hDF))
\dc_bias[3]_i_24__0
(.I0(\dc_bias_reg_n_0_[0] ),
.I1(\dc_bias[0]_i_2__0_n_0 ),
.I2(\encoded[8]_i_2_n_0 ),
.O(\dc_bias[3]_i_24__0_n_0 ));
LUT6 #(
.INIT(64'h002BD400FFD42BFF))
\dc_bias[3]_i_25__0
(.I0(\dc_bias[1]_i_5_n_0 ),
.I1(\dc_bias[1]_i_7__0_n_0 ),
.I2(\dc_bias[1]_i_6__1_n_0 ),
.I3(\dc_bias[2]_i_6__0_n_0 ),
.I4(\dc_bias_reg_n_0_[2] ),
.I5(p_1_in),
.O(\dc_bias[3]_i_25__0_n_0 ));
LUT6 #(
.INIT(64'hFFFFD4DDD4DD0000))
\dc_bias[3]_i_26__0
(.I0(\dc_bias[3]_i_10__0_n_0 ),
.I1(\dc_bias_reg_n_0_[1] ),
.I2(\dc_bias_reg_n_0_[0] ),
.I3(\dc_bias[0]_i_2__0_n_0 ),
.I4(\dc_bias_reg_n_0_[2] ),
.I5(\dc_bias[3]_i_9__0_n_0 ),
.O(\dc_bias[3]_i_26__0_n_0 ));
LUT6 #(
.INIT(64'hEBBBEEEB82228882))
\dc_bias[3]_i_27__0
(.I0(\dc_bias[0]_i_7_n_0 ),
.I1(\dc_bias[3]_i_32_n_0 ),
.I2(\dc_bias[3]_i_30_n_0 ),
.I3(\encoded[8]_i_6_n_0 ),
.I4(\dc_bias[3]_i_31_n_0 ),
.I5(\encoded[7]_i_2_n_0 ),
.O(\dc_bias[3]_i_27__0_n_0 ));
LUT6 #(
.INIT(64'h8E71718E718E8E71))
\dc_bias[3]_i_28
(.I0(\dc_bias[3]_i_30_n_0 ),
.I1(\encoded[8]_i_6_n_0 ),
.I2(\dc_bias[3]_i_31_n_0 ),
.I3(rgb[4]),
.I4(\encoded[6]_i_2__0_n_0 ),
.I5(rgb[6]),
.O(\dc_bias[3]_i_28_n_0 ));
LUT6 #(
.INIT(64'hBAFB5D45BAFB4504))
\dc_bias[3]_i_29
(.I0(\encoded[8]_i_6_n_0 ),
.I1(\encoded[8]_i_5_n_0 ),
.I2(\encoded[8]_i_4_n_0 ),
.I3(\encoded[8]_i_3_n_0 ),
.I4(\dc_bias[0]_i_6_n_0 ),
.I5(rgb[0]),
.O(\dc_bias[3]_i_29_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair27" *)
LUT4 #(
.INIT(16'hAAAE))
\dc_bias[3]_i_2__0
(.I0(\dc_bias[3]_i_8__0_n_0 ),
.I1(\dc_bias[3]_i_9__0_n_0 ),
.I2(\dc_bias[3]_i_10__0_n_0 ),
.I3(\dc_bias[0]_i_2__0_n_0 ),
.O(\dc_bias[3]_i_2__0_n_0 ));
LUT6 #(
.INIT(64'h0000F6606000FFF6))
\dc_bias[3]_i_30
(.I0(\dc_bias[3]_i_33_n_0 ),
.I1(rgb[6]),
.I2(rgb[7]),
.I3(rgb[0]),
.I4(\encoded[8]_i_5_n_0 ),
.I5(\dc_bias[3]_i_34_n_0 ),
.O(\dc_bias[3]_i_30_n_0 ));
LUT6 #(
.INIT(64'h4008000029610000))
\dc_bias[3]_i_31
(.I0(rgb[7]),
.I1(\encoded[6]_i_2__0_n_0 ),
.I2(\encoded[8]_i_7_n_0 ),
.I3(\dc_bias[3]_i_34_n_0 ),
.I4(rgb[0]),
.I5(\encoded[8]_i_5_n_0 ),
.O(\dc_bias[3]_i_31_n_0 ));
LUT6 #(
.INIT(64'h9669699669969669))
\dc_bias[3]_i_32
(.I0(rgb[5]),
.I1(rgb[4]),
.I2(rgb[2]),
.I3(rgb[1]),
.I4(rgb[0]),
.I5(rgb[3]),
.O(\dc_bias[3]_i_32_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair18" *)
LUT2 #(
.INIT(4'h6))
\dc_bias[3]_i_33
(.I0(rgb[4]),
.I1(rgb[5]),
.O(\dc_bias[3]_i_33_n_0 ));
LUT3 #(
.INIT(8'h69))
\dc_bias[3]_i_34
(.I0(rgb[3]),
.I1(rgb[2]),
.I2(rgb[1]),
.O(\dc_bias[3]_i_34_n_0 ));
LUT6 #(
.INIT(64'h8A088A8A8A8AAE8A))
\dc_bias[3]_i_3__0
(.I0(\dc_bias[2]_i_4_n_0 ),
.I1(\dc_bias[3]_i_11__0_n_0 ),
.I2(\dc_bias[3]_i_12__0_n_0 ),
.I3(\dc_bias[3]_i_13__1_n_0 ),
.I4(\dc_bias[3]_i_14__1_n_0 ),
.I5(\dc_bias[0]_i_3__0_n_0 ),
.O(\dc_bias[3]_i_3__0_n_0 ));
LUT6 #(
.INIT(64'h56555555AA6A6A56))
\dc_bias[3]_i_4__0
(.I0(p_1_in),
.I1(\dc_bias[3]_i_15__0_n_0 ),
.I2(\dc_bias_reg_n_0_[1] ),
.I3(\dc_bias[3]_i_16_n_0 ),
.I4(\dc_bias[3]_i_17_n_0 ),
.I5(\dc_bias_reg_n_0_[2] ),
.O(\dc_bias[3]_i_4__0_n_0 ));
LUT5 #(
.INIT(32'hA6655555))
\dc_bias[3]_i_5__1
(.I0(p_1_in),
.I1(\dc_bias[3]_i_18__1_n_0 ),
.I2(\dc_bias[3]_i_19__0_n_0 ),
.I3(\dc_bias[3]_i_20_n_0 ),
.I4(\dc_bias[3]_i_21__1_n_0 ),
.O(\dc_bias[3]_i_5__1_n_0 ));
LUT6 #(
.INIT(64'h000C40404040CCC0))
\dc_bias[3]_i_6__0
(.I0(\dc_bias[3]_i_22__0_n_0 ),
.I1(\dc_bias[3]_i_5__1_n_0 ),
.I2(\dc_bias[3]_i_23__1_n_0 ),
.I3(\dc_bias[3]_i_24__0_n_0 ),
.I4(\dc_bias[3]_i_9__0_n_0 ),
.I5(\dc_bias_reg_n_0_[2] ),
.O(\dc_bias[3]_i_6__0_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair16" *)
LUT5 #(
.INIT(32'hB08080B0))
\dc_bias[3]_i_7__0
(.I0(\dc_bias[3]_i_25__0_n_0 ),
.I1(\encoded[8]_i_2_n_0 ),
.I2(\dc_bias[3]_i_2__0_n_0 ),
.I3(\dc_bias[3]_i_26__0_n_0 ),
.I4(\dc_bias[3]_i_5__1_n_0 ),
.O(\dc_bias[3]_i_7__0_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair33" *)
LUT4 #(
.INIT(16'h0001))
\dc_bias[3]_i_8__0
(.I0(\dc_bias_reg_n_0_[0] ),
.I1(\dc_bias_reg_n_0_[2] ),
.I2(p_1_in),
.I3(\dc_bias_reg_n_0_[1] ),
.O(\dc_bias[3]_i_8__0_n_0 ));
LUT6 #(
.INIT(64'hD444DDD4DDD4BDDD))
\dc_bias[3]_i_9__0
(.I0(\dc_bias[1]_i_7__0_n_0 ),
.I1(\dc_bias[3]_i_27__0_n_0 ),
.I2(\dc_bias[3]_i_28_n_0 ),
.I3(rgb[0]),
.I4(\dc_bias[3]_i_29_n_0 ),
.I5(\dc_bias[0]_i_5__1_n_0 ),
.O(\dc_bias[3]_i_9__0_n_0 ));
FDRE #(
.INIT(1'b0))
\dc_bias_reg[0]
(.C(clk_25),
.CE(1'b1),
.D(\dc_bias[0]_i_1__0_n_0 ),
.Q(\dc_bias_reg_n_0_[0] ),
.R(SR));
FDRE #(
.INIT(1'b0))
\dc_bias_reg[1]
(.C(clk_25),
.CE(1'b1),
.D(\dc_bias[1]_i_1_n_0 ),
.Q(\dc_bias_reg_n_0_[1] ),
.R(SR));
FDRE #(
.INIT(1'b0))
\dc_bias_reg[2]
(.C(clk_25),
.CE(1'b1),
.D(\dc_bias[2]_i_1__0_n_0 ),
.Q(\dc_bias_reg_n_0_[2] ),
.R(SR));
FDRE #(
.INIT(1'b0))
\dc_bias_reg[3]
(.C(clk_25),
.CE(1'b1),
.D(\dc_bias[3]_i_1__0_n_0 ),
.Q(p_1_in),
.R(SR));
(* SOFT_HLUTNM = "soft_lutpair28" *)
LUT3 #(
.INIT(8'h82))
\encoded[0]_i_1__0
(.I0(active),
.I1(rgb[0]),
.I2(\encoded[9]_i_2__0_n_0 ),
.O(\encoded[0]_i_1__0_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair29" *)
LUT4 #(
.INIT(16'h2882))
\encoded[1]_i_1__0
(.I0(active),
.I1(rgb[1]),
.I2(rgb[0]),
.I3(\encoded[7]_i_3__0_n_0 ),
.O(\encoded[1]_i_1__0_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair17" *)
LUT5 #(
.INIT(32'hD77D7DD7))
\encoded[2]_i_1__0
(.I0(active),
.I1(rgb[0]),
.I2(rgb[1]),
.I3(rgb[2]),
.I4(\encoded[9]_i_2__0_n_0 ),
.O(\encoded[2]_i_1__0_n_0 ));
LUT6 #(
.INIT(64'h2882822882282882))
\encoded[3]_i_1__0
(.I0(active),
.I1(rgb[2]),
.I2(rgb[1]),
.I3(rgb[0]),
.I4(rgb[3]),
.I5(\encoded[7]_i_3__0_n_0 ),
.O(\encoded[3]_i_1__0_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair28" *)
LUT4 #(
.INIT(16'hD77D))
\encoded[4]_i_1__0
(.I0(active),
.I1(\encoded[6]_i_2__0_n_0 ),
.I2(rgb[4]),
.I3(\encoded[9]_i_2__0_n_0 ),
.O(\encoded[4]_i_1__0_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair18" *)
LUT5 #(
.INIT(32'h28828228))
\encoded[5]_i_1__0
(.I0(active),
.I1(\encoded[6]_i_2__0_n_0 ),
.I2(rgb[4]),
.I3(rgb[5]),
.I4(\encoded[7]_i_3__0_n_0 ),
.O(\encoded[5]_i_1__0_n_0 ));
LUT6 #(
.INIT(64'hD77D7DD77DD7D77D))
\encoded[6]_i_1__0
(.I0(active),
.I1(\encoded[6]_i_2__0_n_0 ),
.I2(rgb[6]),
.I3(rgb[5]),
.I4(rgb[4]),
.I5(\encoded[9]_i_2__0_n_0 ),
.O(\encoded[6]_i_1__0_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair23" *)
LUT4 #(
.INIT(16'h9669))
\encoded[6]_i_2__0
(.I0(rgb[3]),
.I1(rgb[0]),
.I2(rgb[1]),
.I3(rgb[2]),
.O(\encoded[6]_i_2__0_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair30" *)
LUT4 #(
.INIT(16'h2882))
\encoded[7]_i_1__0
(.I0(active),
.I1(\encoded[7]_i_2_n_0 ),
.I2(rgb[7]),
.I3(\encoded[7]_i_3__0_n_0 ),
.O(\encoded[7]_i_1__0_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair25" *)
LUT4 #(
.INIT(16'h9669))
\encoded[7]_i_2
(.I0(rgb[4]),
.I1(rgb[5]),
.I2(rgb[6]),
.I3(\encoded[6]_i_2__0_n_0 ),
.O(\encoded[7]_i_2_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair16" *)
LUT3 #(
.INIT(8'hBE))
\encoded[7]_i_3__0
(.I0(\dc_bias[3]_i_2__0_n_0 ),
.I1(\dc_bias[3]_i_5__1_n_0 ),
.I2(\encoded[8]_i_2_n_0 ),
.O(\encoded[7]_i_3__0_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair30" *)
LUT2 #(
.INIT(4'hB))
\encoded[8]_i_1__0
(.I0(\encoded[8]_i_2_n_0 ),
.I1(active),
.O(\encoded[8]_i_1__0_n_0 ));
LUT6 #(
.INIT(64'h00200000F2FF20F2))
\encoded[8]_i_2
(.I0(rgb[0]),
.I1(\dc_bias[0]_i_6_n_0 ),
.I2(\encoded[8]_i_3_n_0 ),
.I3(\encoded[8]_i_4_n_0 ),
.I4(\encoded[8]_i_5_n_0 ),
.I5(\encoded[8]_i_6_n_0 ),
.O(\encoded[8]_i_2_n_0 ));
LUT6 #(
.INIT(64'hFF6969FF69FFFF69))
\encoded[8]_i_3
(.I0(rgb[1]),
.I1(rgb[2]),
.I2(rgb[3]),
.I3(rgb[0]),
.I4(rgb[7]),
.I5(\encoded[8]_i_7_n_0 ),
.O(\encoded[8]_i_3_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair21" *)
LUT5 #(
.INIT(32'hE88E8EE8))
\encoded[8]_i_4
(.I0(rgb[0]),
.I1(rgb[7]),
.I2(rgb[6]),
.I3(rgb[5]),
.I4(rgb[4]),
.O(\encoded[8]_i_4_n_0 ));
LUT6 #(
.INIT(64'hE8E8E817E8171717))
\encoded[8]_i_5
(.I0(rgb[2]),
.I1(rgb[3]),
.I2(rgb[1]),
.I3(rgb[6]),
.I4(rgb[5]),
.I5(rgb[4]),
.O(\encoded[8]_i_5_n_0 ));
LUT6 #(
.INIT(64'hE8E8E800E8000000))
\encoded[8]_i_6
(.I0(rgb[6]),
.I1(rgb[5]),
.I2(rgb[4]),
.I3(rgb[2]),
.I4(rgb[3]),
.I5(rgb[1]),
.O(\encoded[8]_i_6_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair21" *)
LUT3 #(
.INIT(8'h69))
\encoded[8]_i_7
(.I0(rgb[6]),
.I1(rgb[5]),
.I2(rgb[4]),
.O(\encoded[8]_i_7_n_0 ));
LUT2 #(
.INIT(4'h7))
\encoded[9]_i_1
(.I0(active),
.I1(\encoded[9]_i_2__0_n_0 ),
.O(\encoded[9]_i_1_n_0 ));
LUT3 #(
.INIT(8'h8B))
\encoded[9]_i_2__0
(.I0(\encoded[8]_i_2_n_0 ),
.I1(\dc_bias[3]_i_2__0_n_0 ),
.I2(\dc_bias[3]_i_5__1_n_0 ),
.O(\encoded[9]_i_2__0_n_0 ));
FDRE \encoded_reg[0]
(.C(clk_25),
.CE(1'b1),
.D(\encoded[0]_i_1__0_n_0 ),
.Q(\encoded_reg_n_0_[0] ),
.R(1'b0));
FDRE \encoded_reg[1]
(.C(clk_25),
.CE(1'b1),
.D(\encoded[1]_i_1__0_n_0 ),
.Q(\encoded_reg_n_0_[1] ),
.R(1'b0));
FDRE \encoded_reg[2]
(.C(clk_25),
.CE(1'b1),
.D(\encoded[2]_i_1__0_n_0 ),
.Q(\encoded_reg_n_0_[2] ),
.R(1'b0));
FDRE \encoded_reg[3]
(.C(clk_25),
.CE(1'b1),
.D(\encoded[3]_i_1__0_n_0 ),
.Q(\encoded_reg_n_0_[3] ),
.R(1'b0));
FDRE \encoded_reg[4]
(.C(clk_25),
.CE(1'b1),
.D(\encoded[4]_i_1__0_n_0 ),
.Q(\encoded_reg_n_0_[4] ),
.R(1'b0));
FDRE \encoded_reg[5]
(.C(clk_25),
.CE(1'b1),
.D(\encoded[5]_i_1__0_n_0 ),
.Q(\encoded_reg_n_0_[5] ),
.R(1'b0));
FDRE \encoded_reg[6]
(.C(clk_25),
.CE(1'b1),
.D(\encoded[6]_i_1__0_n_0 ),
.Q(\encoded_reg_n_0_[6] ),
.R(1'b0));
FDRE \encoded_reg[7]
(.C(clk_25),
.CE(1'b1),
.D(\encoded[7]_i_1__0_n_0 ),
.Q(\encoded_reg_n_0_[7] ),
.R(1'b0));
FDRE \encoded_reg[8]
(.C(clk_25),
.CE(1'b1),
.D(\encoded[8]_i_1__0_n_0 ),
.Q(Q[0]),
.R(1'b0));
FDRE \encoded_reg[9]
(.C(clk_25),
.CE(1'b1),
.D(\encoded[9]_i_1_n_0 ),
.Q(Q[1]),
.R(1'b0));
(* SOFT_HLUTNM = "soft_lutpair34" *)
LUT3 #(
.INIT(8'hB8))
\shift_green[0]_i_1
(.I0(shift_green[0]),
.I1(\shift_clock_reg[5] ),
.I2(\encoded_reg_n_0_[0] ),
.O(D[0]));
(* SOFT_HLUTNM = "soft_lutpair35" *)
LUT3 #(
.INIT(8'hB8))
\shift_green[1]_i_1
(.I0(shift_green[1]),
.I1(\shift_clock_reg[5] ),
.I2(\encoded_reg_n_0_[1] ),
.O(D[1]));
(* SOFT_HLUTNM = "soft_lutpair36" *)
LUT3 #(
.INIT(8'hB8))
\shift_green[2]_i_1
(.I0(shift_green[2]),
.I1(\shift_clock_reg[5] ),
.I2(\encoded_reg_n_0_[2] ),
.O(D[2]));
(* SOFT_HLUTNM = "soft_lutpair36" *)
LUT3 #(
.INIT(8'hB8))
\shift_green[3]_i_1
(.I0(shift_green[3]),
.I1(\shift_clock_reg[5] ),
.I2(\encoded_reg_n_0_[3] ),
.O(D[3]));
(* SOFT_HLUTNM = "soft_lutpair35" *)
LUT3 #(
.INIT(8'hB8))
\shift_green[4]_i_1
(.I0(shift_green[4]),
.I1(\shift_clock_reg[5] ),
.I2(\encoded_reg_n_0_[4] ),
.O(D[4]));
(* SOFT_HLUTNM = "soft_lutpair37" *)
LUT3 #(
.INIT(8'hB8))
\shift_green[5]_i_1
(.I0(shift_green[5]),
.I1(\shift_clock_reg[5] ),
.I2(\encoded_reg_n_0_[5] ),
.O(D[5]));
(* SOFT_HLUTNM = "soft_lutpair37" *)
LUT3 #(
.INIT(8'hB8))
\shift_green[6]_i_1
(.I0(shift_green[6]),
.I1(\shift_clock_reg[5] ),
.I2(\encoded_reg_n_0_[6] ),
.O(D[6]));
(* SOFT_HLUTNM = "soft_lutpair34" *)
LUT3 #(
.INIT(8'hB8))
\shift_green[7]_i_1
(.I0(shift_green[7]),
.I1(\shift_clock_reg[5] ),
.I2(\encoded_reg_n_0_[7] ),
.O(D[7]));
endmodule
(* ORIG_REF_NAME = "TMDS_encoder" *)
module system_zybo_hdmi_0_0_TMDS_encoder_1
(D,
Q,
rgb,
active,
data1,
\shift_clock_reg[5] ,
SR,
clk_25);
output [7:0]D;
output [1:0]Q;
input [7:0]rgb;
input active;
input [7:0]data1;
input \shift_clock_reg[5] ;
input [0:0]SR;
input clk_25;
wire [7:0]D;
wire [1:0]Q;
wire [0:0]SR;
wire active;
wire clk_25;
wire [7:0]data1;
wire \dc_bias[0]_i_1_n_0 ;
wire \dc_bias[0]_i_2_n_0 ;
wire \dc_bias[0]_i_3_n_0 ;
wire \dc_bias[0]_i_4_n_0 ;
wire \dc_bias[0]_i_5_n_0 ;
wire \dc_bias[0]_i_6__0_n_0 ;
wire \dc_bias[1]_i_2_n_0 ;
wire \dc_bias[1]_i_3_n_0 ;
wire \dc_bias[1]_i_4_n_0 ;
wire \dc_bias[1]_i_5__0_n_0 ;
wire \dc_bias[1]_i_6_n_0 ;
wire \dc_bias[1]_i_7_n_0 ;
wire \dc_bias[2]_i_10__0_n_0 ;
wire \dc_bias[2]_i_11_n_0 ;
wire \dc_bias[2]_i_12_n_0 ;
wire \dc_bias[2]_i_13_n_0 ;
wire \dc_bias[2]_i_14_n_0 ;
wire \dc_bias[2]_i_15_n_0 ;
wire \dc_bias[2]_i_16_n_0 ;
wire \dc_bias[2]_i_17_n_0 ;
wire \dc_bias[2]_i_18_n_0 ;
wire \dc_bias[2]_i_19_n_0 ;
wire \dc_bias[2]_i_1_n_0 ;
wire \dc_bias[2]_i_20_n_0 ;
wire \dc_bias[2]_i_21_n_0 ;
wire \dc_bias[2]_i_22_n_0 ;
wire \dc_bias[2]_i_2_n_0 ;
wire \dc_bias[2]_i_3_n_0 ;
wire \dc_bias[2]_i_4__0_n_0 ;
wire \dc_bias[2]_i_5_n_0 ;
wire \dc_bias[2]_i_6_n_0 ;
wire \dc_bias[2]_i_7__1_n_0 ;
wire \dc_bias[2]_i_8_n_0 ;
wire \dc_bias[2]_i_9__1_n_0 ;
wire \dc_bias[3]_i_10_n_0 ;
wire \dc_bias[3]_i_11_n_0 ;
wire \dc_bias[3]_i_12_n_0 ;
wire \dc_bias[3]_i_13_n_0 ;
wire \dc_bias[3]_i_14_n_0 ;
wire \dc_bias[3]_i_15_n_0 ;
wire \dc_bias[3]_i_16__1_n_0 ;
wire \dc_bias[3]_i_17__1_n_0 ;
wire \dc_bias[3]_i_18_n_0 ;
wire \dc_bias[3]_i_19_n_0 ;
wire \dc_bias[3]_i_20__1_n_0 ;
wire \dc_bias[3]_i_21__0_n_0 ;
wire \dc_bias[3]_i_22_n_0 ;
wire \dc_bias[3]_i_23_n_0 ;
wire \dc_bias[3]_i_24_n_0 ;
wire \dc_bias[3]_i_25_n_0 ;
wire \dc_bias[3]_i_26_n_0 ;
wire \dc_bias[3]_i_27_n_0 ;
wire \dc_bias[3]_i_2_n_0 ;
wire \dc_bias[3]_i_3_n_0 ;
wire \dc_bias[3]_i_4_n_0 ;
wire \dc_bias[3]_i_5__0_n_0 ;
wire \dc_bias[3]_i_6_n_0 ;
wire \dc_bias[3]_i_7_n_0 ;
wire \dc_bias[3]_i_8_n_0 ;
wire \dc_bias[3]_i_9_n_0 ;
wire \dc_bias_reg[1]_i_1_n_0 ;
wire \dc_bias_reg_n_0_[0] ;
wire \dc_bias_reg_n_0_[1] ;
wire \dc_bias_reg_n_0_[2] ;
wire [7:0]encoded;
wire \encoded[6]_i_2_n_0 ;
wire \encoded[7]_i_2__0_n_0 ;
wire \encoded[7]_i_3_n_0 ;
wire \encoded[8]_i_1_n_0 ;
wire \encoded[9]_i_1__0_n_0 ;
wire \encoded[9]_i_2_n_0 ;
wire \encoded_reg_n_0_[0] ;
wire \encoded_reg_n_0_[1] ;
wire \encoded_reg_n_0_[2] ;
wire \encoded_reg_n_0_[3] ;
wire \encoded_reg_n_0_[4] ;
wire \encoded_reg_n_0_[5] ;
wire \encoded_reg_n_0_[6] ;
wire \encoded_reg_n_0_[7] ;
wire p_1_in;
wire [7:0]rgb;
wire \shift_clock_reg[5] ;
LUT6 #(
.INIT(64'h6F60606F606F6F60))
\dc_bias[0]_i_1
(.I0(\dc_bias_reg_n_0_[0] ),
.I1(\dc_bias[0]_i_2_n_0 ),
.I2(\dc_bias[3]_i_6_n_0 ),
.I3(\dc_bias[2]_i_4__0_n_0 ),
.I4(\dc_bias[0]_i_3_n_0 ),
.I5(\dc_bias[0]_i_4_n_0 ),
.O(\dc_bias[0]_i_1_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair45" *)
LUT4 #(
.INIT(16'h6996))
\dc_bias[0]_i_2
(.I0(rgb[1]),
.I1(rgb[3]),
.I2(\dc_bias[0]_i_5_n_0 ),
.I3(\dc_bias[0]_i_6__0_n_0 ),
.O(\dc_bias[0]_i_2_n_0 ));
LUT5 #(
.INIT(32'h69969669))
\dc_bias[0]_i_3
(.I0(\encoded[6]_i_2_n_0 ),
.I1(rgb[5]),
.I2(rgb[0]),
.I3(\dc_bias_reg_n_0_[0] ),
.I4(rgb[7]),
.O(\dc_bias[0]_i_3_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair54" *)
LUT2 #(
.INIT(4'h9))
\dc_bias[0]_i_4
(.I0(rgb[2]),
.I1(\dc_bias[3]_i_4_n_0 ),
.O(\dc_bias[0]_i_4_n_0 ));
LUT6 #(
.INIT(64'h9669699669969669))
\dc_bias[0]_i_5
(.I0(\encoded[6]_i_2_n_0 ),
.I1(rgb[4]),
.I2(rgb[5]),
.I3(rgb[6]),
.I4(rgb[7]),
.I5(\dc_bias[3]_i_4_n_0 ),
.O(\dc_bias[0]_i_5_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair50" *)
LUT4 #(
.INIT(16'h9669))
\dc_bias[0]_i_6__0
(.I0(\dc_bias[3]_i_4_n_0 ),
.I1(rgb[4]),
.I2(\encoded[6]_i_2_n_0 ),
.I3(rgb[6]),
.O(\dc_bias[0]_i_6__0_n_0 ));
LUT6 #(
.INIT(64'hCC3CC3CC55555555))
\dc_bias[1]_i_2
(.I0(\dc_bias[1]_i_4_n_0 ),
.I1(\dc_bias[1]_i_5__0_n_0 ),
.I2(\dc_bias[3]_i_4_n_0 ),
.I3(\dc_bias[0]_i_2_n_0 ),
.I4(\dc_bias_reg_n_0_[0] ),
.I5(\dc_bias[2]_i_4__0_n_0 ),
.O(\dc_bias[1]_i_2_n_0 ));
LUT6 #(
.INIT(64'hF00F0FF099999999))
\dc_bias[1]_i_3
(.I0(\dc_bias[3]_i_16__1_n_0 ),
.I1(\dc_bias[1]_i_5__0_n_0 ),
.I2(\dc_bias[1]_i_6_n_0 ),
.I3(\dc_bias[1]_i_7_n_0 ),
.I4(\dc_bias[2]_i_12_n_0 ),
.I5(\dc_bias[3]_i_4_n_0 ),
.O(\dc_bias[1]_i_3_n_0 ));
LUT6 #(
.INIT(64'h95A9A96A569595A9))
\dc_bias[1]_i_4
(.I0(\dc_bias[2]_i_18_n_0 ),
.I1(\dc_bias[2]_i_16_n_0 ),
.I2(\dc_bias[2]_i_17_n_0 ),
.I3(\dc_bias[2]_i_19_n_0 ),
.I4(\dc_bias[2]_i_20_n_0 ),
.I5(rgb[7]),
.O(\dc_bias[1]_i_4_n_0 ));
LUT6 #(
.INIT(64'h9996699969996669))
\dc_bias[1]_i_5__0
(.I0(\dc_bias_reg_n_0_[1] ),
.I1(\dc_bias[3]_i_26_n_0 ),
.I2(\dc_bias[0]_i_6__0_n_0 ),
.I3(\dc_bias[0]_i_5_n_0 ),
.I4(rgb[0]),
.I5(\dc_bias[3]_i_25_n_0 ),
.O(\dc_bias[1]_i_5__0_n_0 ));
LUT6 #(
.INIT(64'h5CC5355335535CC5))
\dc_bias[1]_i_6
(.I0(\dc_bias[0]_i_6__0_n_0 ),
.I1(rgb[0]),
.I2(\dc_bias_reg_n_0_[0] ),
.I3(\dc_bias[0]_i_5_n_0 ),
.I4(rgb[3]),
.I5(rgb[1]),
.O(\dc_bias[1]_i_6_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair41" *)
LUT5 #(
.INIT(32'hA665599A))
\dc_bias[1]_i_7
(.I0(\dc_bias[2]_i_13_n_0 ),
.I1(\dc_bias[0]_i_5_n_0 ),
.I2(\dc_bias_reg_n_0_[0] ),
.I3(rgb[0]),
.I4(\dc_bias_reg_n_0_[1] ),
.O(\dc_bias[1]_i_7_n_0 ));
LUT6 #(
.INIT(64'hB888B8BBB8BBB888))
\dc_bias[2]_i_1
(.I0(\dc_bias[2]_i_2_n_0 ),
.I1(\dc_bias[3]_i_6_n_0 ),
.I2(\dc_bias[2]_i_3_n_0 ),
.I3(\dc_bias[2]_i_4__0_n_0 ),
.I4(\dc_bias[2]_i_5_n_0 ),
.I5(\dc_bias[2]_i_6_n_0 ),
.O(\dc_bias[2]_i_1_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair46" *)
LUT5 #(
.INIT(32'h90060690))
\dc_bias[2]_i_10__0
(.I0(\dc_bias[0]_i_5_n_0 ),
.I1(\dc_bias[0]_i_6__0_n_0 ),
.I2(rgb[0]),
.I3(rgb[1]),
.I4(rgb[3]),
.O(\dc_bias[2]_i_10__0_n_0 ));
LUT6 #(
.INIT(64'h3AA3ACCAACCA3AA3))
\dc_bias[2]_i_11
(.I0(rgb[0]),
.I1(\dc_bias[3]_i_4_n_0 ),
.I2(rgb[7]),
.I3(\encoded[7]_i_2__0_n_0 ),
.I4(\dc_bias[2]_i_22_n_0 ),
.I5(rgb[6]),
.O(\dc_bias[2]_i_11_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair40" *)
LUT5 #(
.INIT(32'h2DD2B44B))
\dc_bias[2]_i_12
(.I0(rgb[2]),
.I1(\dc_bias[3]_i_4_n_0 ),
.I2(rgb[0]),
.I3(rgb[1]),
.I4(rgb[3]),
.O(\dc_bias[2]_i_12_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair47" *)
LUT5 #(
.INIT(32'hA59669A5))
\dc_bias[2]_i_13
(.I0(rgb[4]),
.I1(rgb[5]),
.I2(\encoded[6]_i_2_n_0 ),
.I3(\dc_bias[3]_i_4_n_0 ),
.I4(rgb[6]),
.O(\dc_bias[2]_i_13_n_0 ));
LUT6 #(
.INIT(64'h1771711771171771))
\dc_bias[2]_i_14
(.I0(\dc_bias[3]_i_4_n_0 ),
.I1(rgb[7]),
.I2(rgb[6]),
.I3(rgb[5]),
.I4(rgb[4]),
.I5(\encoded[6]_i_2_n_0 ),
.O(\dc_bias[2]_i_14_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair47" *)
LUT4 #(
.INIT(16'h4BD2))
\dc_bias[2]_i_15
(.I0(\dc_bias[3]_i_4_n_0 ),
.I1(rgb[4]),
.I2(\encoded[6]_i_2_n_0 ),
.I3(rgb[5]),
.O(\dc_bias[2]_i_15_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair42" *)
LUT3 #(
.INIT(8'h69))
\dc_bias[2]_i_16
(.I0(rgb[2]),
.I1(rgb[1]),
.I2(rgb[0]),
.O(\dc_bias[2]_i_16_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair49" *)
LUT3 #(
.INIT(8'h96))
\dc_bias[2]_i_17
(.I0(rgb[1]),
.I1(rgb[0]),
.I2(\dc_bias[3]_i_4_n_0 ),
.O(\dc_bias[2]_i_17_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair39" *)
LUT5 #(
.INIT(32'h69969696))
\dc_bias[2]_i_18
(.I0(\dc_bias[2]_i_15_n_0 ),
.I1(\dc_bias[2]_i_14_n_0 ),
.I2(\dc_bias_reg_n_0_[1] ),
.I3(\dc_bias_reg_n_0_[0] ),
.I4(rgb[0]),
.O(\dc_bias[2]_i_18_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair42" *)
LUT5 #(
.INIT(32'h96696996))
\dc_bias[2]_i_19
(.I0(rgb[5]),
.I1(rgb[2]),
.I2(rgb[1]),
.I3(rgb[0]),
.I4(rgb[3]),
.O(\dc_bias[2]_i_19_n_0 ));
LUT5 #(
.INIT(32'h6F60606F))
\dc_bias[2]_i_2
(.I0(\dc_bias[2]_i_7__1_n_0 ),
.I1(\dc_bias[3]_i_9_n_0 ),
.I2(\dc_bias[3]_i_4_n_0 ),
.I3(\dc_bias[2]_i_8_n_0 ),
.I4(\dc_bias[2]_i_9__1_n_0 ),
.O(\dc_bias[2]_i_2_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair39" *)
LUT2 #(
.INIT(4'h6))
\dc_bias[2]_i_20
(.I0(rgb[0]),
.I1(\dc_bias_reg_n_0_[0] ),
.O(\dc_bias[2]_i_20_n_0 ));
LUT5 #(
.INIT(32'h96696996))
\dc_bias[2]_i_21
(.I0(rgb[6]),
.I1(\dc_bias[2]_i_22_n_0 ),
.I2(\encoded[7]_i_2__0_n_0 ),
.I3(rgb[7]),
.I4(rgb[0]),
.O(\dc_bias[2]_i_21_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair44" *)
LUT5 #(
.INIT(32'h96696996))
\dc_bias[2]_i_22
(.I0(rgb[4]),
.I1(rgb[2]),
.I2(rgb[1]),
.I3(rgb[0]),
.I4(rgb[3]),
.O(\dc_bias[2]_i_22_n_0 ));
LUT6 #(
.INIT(64'h56569556566A5656))
\dc_bias[2]_i_3
(.I0(\dc_bias[2]_i_8_n_0 ),
.I1(\dc_bias_reg_n_0_[1] ),
.I2(\dc_bias[3]_i_17__1_n_0 ),
.I3(\dc_bias[3]_i_4_n_0 ),
.I4(\dc_bias[0]_i_2_n_0 ),
.I5(\dc_bias_reg_n_0_[0] ),
.O(\dc_bias[2]_i_3_n_0 ));
LUT5 #(
.INIT(32'h5556566A))
\dc_bias[2]_i_4__0
(.I0(p_1_in),
.I1(\dc_bias[2]_i_10__0_n_0 ),
.I2(\dc_bias[2]_i_11_n_0 ),
.I3(\dc_bias[2]_i_12_n_0 ),
.I4(\dc_bias[2]_i_13_n_0 ),
.O(\dc_bias[2]_i_4__0_n_0 ));
LUT6 #(
.INIT(64'hD44242422BBDBDBD))
\dc_bias[2]_i_5
(.I0(\dc_bias[2]_i_14_n_0 ),
.I1(\dc_bias[2]_i_15_n_0 ),
.I2(\dc_bias_reg_n_0_[1] ),
.I3(\dc_bias_reg_n_0_[0] ),
.I4(rgb[0]),
.I5(\dc_bias_reg_n_0_[2] ),
.O(\dc_bias[2]_i_5_n_0 ));
LUT6 #(
.INIT(64'hF7F1F170EFF7F7F1))
\dc_bias[2]_i_6
(.I0(\dc_bias[2]_i_16_n_0 ),
.I1(\dc_bias[2]_i_17_n_0 ),
.I2(\dc_bias[2]_i_18_n_0 ),
.I3(\dc_bias[2]_i_19_n_0 ),
.I4(\dc_bias[2]_i_20_n_0 ),
.I5(rgb[7]),
.O(\dc_bias[2]_i_6_n_0 ));
LUT6 #(
.INIT(64'h5565656666A6A6AA))
\dc_bias[2]_i_7__1
(.I0(\dc_bias_reg_n_0_[2] ),
.I1(\dc_bias[2]_i_13_n_0 ),
.I2(\dc_bias[0]_i_5_n_0 ),
.I3(\dc_bias_reg_n_0_[0] ),
.I4(rgb[0]),
.I5(\dc_bias_reg_n_0_[1] ),
.O(\dc_bias[2]_i_7__1_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair51" *)
LUT2 #(
.INIT(4'h6))
\dc_bias[2]_i_8
(.I0(\dc_bias_reg_n_0_[2] ),
.I1(\dc_bias[3]_i_15_n_0 ),
.O(\dc_bias[2]_i_8_n_0 ));
LUT6 #(
.INIT(64'h41141414417D7D14))
\dc_bias[2]_i_9__1
(.I0(\dc_bias_reg_n_0_[1] ),
.I1(\dc_bias[3]_i_26_n_0 ),
.I2(\dc_bias[2]_i_11_n_0 ),
.I3(\dc_bias[2]_i_21_n_0 ),
.I4(\dc_bias[3]_i_25_n_0 ),
.I5(\dc_bias_reg_n_0_[0] ),
.O(\dc_bias[2]_i_9__1_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair41" *)
LUT5 #(
.INIT(32'h15017F57))
\dc_bias[3]_i_10
(.I0(\dc_bias_reg_n_0_[1] ),
.I1(rgb[0]),
.I2(\dc_bias_reg_n_0_[0] ),
.I3(\dc_bias[0]_i_5_n_0 ),
.I4(\dc_bias[2]_i_13_n_0 ),
.O(\dc_bias[3]_i_10_n_0 ));
LUT6 #(
.INIT(64'h171717FF17FFFFFF))
\dc_bias[3]_i_11
(.I0(rgb[1]),
.I1(rgb[3]),
.I2(rgb[2]),
.I3(rgb[6]),
.I4(rgb[5]),
.I5(rgb[4]),
.O(\dc_bias[3]_i_11_n_0 ));
LUT3 #(
.INIT(8'h96))
\dc_bias[3]_i_12
(.I0(rgb[6]),
.I1(rgb[5]),
.I2(rgb[4]),
.O(\dc_bias[3]_i_12_n_0 ));
LUT6 #(
.INIT(64'h171717E817E8E8E8))
\dc_bias[3]_i_13
(.I0(rgb[1]),
.I1(rgb[3]),
.I2(rgb[2]),
.I3(rgb[6]),
.I4(rgb[5]),
.I5(rgb[4]),
.O(\dc_bias[3]_i_13_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair44" *)
LUT3 #(
.INIT(8'h96))
\dc_bias[3]_i_14
(.I0(rgb[3]),
.I1(rgb[2]),
.I2(rgb[1]),
.O(\dc_bias[3]_i_14_n_0 ));
LUT6 #(
.INIT(64'hEEE78EEE8EEE888E))
\dc_bias[3]_i_15
(.I0(\dc_bias[2]_i_13_n_0 ),
.I1(\dc_bias[2]_i_12_n_0 ),
.I2(\dc_bias[0]_i_6__0_n_0 ),
.I3(\dc_bias[0]_i_5_n_0 ),
.I4(rgb[0]),
.I5(\dc_bias[3]_i_25_n_0 ),
.O(\dc_bias[3]_i_15_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair45" *)
LUT5 #(
.INIT(32'hEBBEBEEB))
\dc_bias[3]_i_16__1
(.I0(\dc_bias_reg_n_0_[0] ),
.I1(\dc_bias[0]_i_6__0_n_0 ),
.I2(\dc_bias[0]_i_5_n_0 ),
.I3(rgb[3]),
.I4(rgb[1]),
.O(\dc_bias[3]_i_16__1_n_0 ));
LUT6 #(
.INIT(64'h90F6F66F6F090990))
\dc_bias[3]_i_17__1
(.I0(rgb[3]),
.I1(rgb[1]),
.I2(rgb[0]),
.I3(\dc_bias[0]_i_5_n_0 ),
.I4(\dc_bias[0]_i_6__0_n_0 ),
.I5(\dc_bias[3]_i_26_n_0 ),
.O(\dc_bias[3]_i_17__1_n_0 ));
LUT6 #(
.INIT(64'hEFFF799E799EFFF7))
\dc_bias[3]_i_18
(.I0(\dc_bias[3]_i_25_n_0 ),
.I1(rgb[0]),
.I2(\dc_bias[0]_i_5_n_0 ),
.I3(\dc_bias[0]_i_6__0_n_0 ),
.I4(\dc_bias[2]_i_12_n_0 ),
.I5(\dc_bias[2]_i_13_n_0 ),
.O(\dc_bias[3]_i_18_n_0 ));
LUT6 #(
.INIT(64'hE00E0EE00EE0E00E))
\dc_bias[3]_i_19
(.I0(\dc_bias[3]_i_16__1_n_0 ),
.I1(\dc_bias[3]_i_4_n_0 ),
.I2(\dc_bias[2]_i_10__0_n_0 ),
.I3(\dc_bias[2]_i_11_n_0 ),
.I4(\dc_bias[3]_i_26_n_0 ),
.I5(\dc_bias_reg_n_0_[1] ),
.O(\dc_bias[3]_i_19_n_0 ));
LUT6 #(
.INIT(64'hB8FFB8FFB8FFB800))
\dc_bias[3]_i_2
(.I0(\dc_bias[3]_i_3_n_0 ),
.I1(\dc_bias[3]_i_4_n_0 ),
.I2(\dc_bias[3]_i_5__0_n_0 ),
.I3(\dc_bias[3]_i_6_n_0 ),
.I4(\dc_bias[3]_i_7_n_0 ),
.I5(\dc_bias[3]_i_8_n_0 ),
.O(\dc_bias[3]_i_2_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair54" *)
LUT3 #(
.INIT(8'hDF))
\dc_bias[3]_i_20__1
(.I0(\dc_bias_reg_n_0_[0] ),
.I1(\dc_bias[0]_i_2_n_0 ),
.I2(\dc_bias[3]_i_4_n_0 ),
.O(\dc_bias[3]_i_20__1_n_0 ));
LUT6 #(
.INIT(64'hA96A6A5600000000))
\dc_bias[3]_i_21__0
(.I0(\dc_bias[3]_i_26_n_0 ),
.I1(\dc_bias[0]_i_6__0_n_0 ),
.I2(\dc_bias[0]_i_5_n_0 ),
.I3(rgb[0]),
.I4(\dc_bias[3]_i_25_n_0 ),
.I5(\dc_bias_reg_n_0_[1] ),
.O(\dc_bias[3]_i_21__0_n_0 ));
LUT6 #(
.INIT(64'hEFAEAE8AAE8AAE8A))
\dc_bias[3]_i_22
(.I0(\dc_bias_reg_n_0_[2] ),
.I1(\dc_bias[2]_i_15_n_0 ),
.I2(\dc_bias[2]_i_14_n_0 ),
.I3(\dc_bias_reg_n_0_[1] ),
.I4(\dc_bias_reg_n_0_[0] ),
.I5(rgb[0]),
.O(\dc_bias[3]_i_22_n_0 ));
LUT6 #(
.INIT(64'h02BF002B002B0002))
\dc_bias[3]_i_23
(.I0(rgb[7]),
.I1(\dc_bias[2]_i_20_n_0 ),
.I2(\dc_bias[2]_i_19_n_0 ),
.I3(\dc_bias[2]_i_18_n_0 ),
.I4(\dc_bias[2]_i_17_n_0 ),
.I5(\dc_bias[2]_i_16_n_0 ),
.O(\dc_bias[3]_i_23_n_0 ));
LUT6 #(
.INIT(64'hFFFFFFFF5775D55D))
\dc_bias[3]_i_24
(.I0(\dc_bias[2]_i_18_n_0 ),
.I1(\dc_bias[3]_i_4_n_0 ),
.I2(rgb[0]),
.I3(rgb[1]),
.I4(rgb[2]),
.I5(\dc_bias[3]_i_27_n_0 ),
.O(\dc_bias[3]_i_24_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair46" *)
LUT3 #(
.INIT(8'h96))
\dc_bias[3]_i_25
(.I0(rgb[3]),
.I1(rgb[1]),
.I2(rgb[0]),
.O(\dc_bias[3]_i_25_n_0 ));
LUT6 #(
.INIT(64'h963CC39669C33C69))
\dc_bias[3]_i_26
(.I0(rgb[3]),
.I1(rgb[1]),
.I2(rgb[0]),
.I3(\dc_bias[3]_i_4_n_0 ),
.I4(rgb[2]),
.I5(\dc_bias[2]_i_13_n_0 ),
.O(\dc_bias[3]_i_26_n_0 ));
LUT6 #(
.INIT(64'hFFFFFFFFFFBEBEFF))
\dc_bias[3]_i_27
(.I0(\dc_bias[0]_i_4_n_0 ),
.I1(\encoded[6]_i_2_n_0 ),
.I2(rgb[5]),
.I3(rgb[0]),
.I4(\dc_bias_reg_n_0_[0] ),
.I5(rgb[7]),
.O(\dc_bias[3]_i_27_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair51" *)
LUT4 #(
.INIT(16'hE718))
\dc_bias[3]_i_3
(.I0(\dc_bias[3]_i_9_n_0 ),
.I1(\dc_bias[3]_i_10_n_0 ),
.I2(\dc_bias_reg_n_0_[2] ),
.I3(p_1_in),
.O(\dc_bias[3]_i_3_n_0 ));
LUT6 #(
.INIT(64'h0022AAAA32EAAAAA))
\dc_bias[3]_i_4
(.I0(\dc_bias[3]_i_11_n_0 ),
.I1(\dc_bias[3]_i_12_n_0 ),
.I2(rgb[0]),
.I3(rgb[7]),
.I4(\dc_bias[3]_i_13_n_0 ),
.I5(\dc_bias[3]_i_14_n_0 ),
.O(\dc_bias[3]_i_4_n_0 ));
LUT6 #(
.INIT(64'h5656566A566A6A6A))
\dc_bias[3]_i_5__0
(.I0(\dc_bias[2]_i_4__0_n_0 ),
.I1(\dc_bias[3]_i_15_n_0 ),
.I2(\dc_bias_reg_n_0_[2] ),
.I3(\dc_bias[3]_i_16__1_n_0 ),
.I4(\dc_bias[3]_i_17__1_n_0 ),
.I5(\dc_bias_reg_n_0_[1] ),
.O(\dc_bias[3]_i_5__0_n_0 ));
LUT5 #(
.INIT(32'h0001FFFF))
\dc_bias[3]_i_6
(.I0(\dc_bias_reg_n_0_[1] ),
.I1(p_1_in),
.I2(\dc_bias_reg_n_0_[2] ),
.I3(\dc_bias_reg_n_0_[0] ),
.I4(\dc_bias[3]_i_18_n_0 ),
.O(\dc_bias[3]_i_6_n_0 ));
LUT6 #(
.INIT(64'h0C0000400040C0CC))
\dc_bias[3]_i_7
(.I0(\dc_bias[3]_i_19_n_0 ),
.I1(\dc_bias[2]_i_4__0_n_0 ),
.I2(\dc_bias[3]_i_20__1_n_0 ),
.I3(\dc_bias[3]_i_21__0_n_0 ),
.I4(\dc_bias_reg_n_0_[2] ),
.I5(\dc_bias[3]_i_15_n_0 ),
.O(\dc_bias[3]_i_7_n_0 ));
LUT6 #(
.INIT(64'h0000000096969996))
\dc_bias[3]_i_8
(.I0(p_1_in),
.I1(\dc_bias[3]_i_22_n_0 ),
.I2(\dc_bias[3]_i_23_n_0 ),
.I3(\dc_bias[3]_i_24_n_0 ),
.I4(\dc_bias[2]_i_5_n_0 ),
.I5(\dc_bias[2]_i_4__0_n_0 ),
.O(\dc_bias[3]_i_8_n_0 ));
LUT3 #(
.INIT(8'h17))
\dc_bias[3]_i_9
(.I0(\dc_bias[1]_i_6_n_0 ),
.I1(\dc_bias[2]_i_12_n_0 ),
.I2(\dc_bias[1]_i_7_n_0 ),
.O(\dc_bias[3]_i_9_n_0 ));
FDRE #(
.INIT(1'b0))
\dc_bias_reg[0]
(.C(clk_25),
.CE(1'b1),
.D(\dc_bias[0]_i_1_n_0 ),
.Q(\dc_bias_reg_n_0_[0] ),
.R(SR));
FDRE #(
.INIT(1'b0))
\dc_bias_reg[1]
(.C(clk_25),
.CE(1'b1),
.D(\dc_bias_reg[1]_i_1_n_0 ),
.Q(\dc_bias_reg_n_0_[1] ),
.R(SR));
MUXF7 \dc_bias_reg[1]_i_1
(.I0(\dc_bias[1]_i_2_n_0 ),
.I1(\dc_bias[1]_i_3_n_0 ),
.O(\dc_bias_reg[1]_i_1_n_0 ),
.S(\dc_bias[3]_i_6_n_0 ));
FDRE #(
.INIT(1'b0))
\dc_bias_reg[2]
(.C(clk_25),
.CE(1'b1),
.D(\dc_bias[2]_i_1_n_0 ),
.Q(\dc_bias_reg_n_0_[2] ),
.R(SR));
FDRE #(
.INIT(1'b0))
\dc_bias_reg[3]
(.C(clk_25),
.CE(1'b1),
.D(\dc_bias[3]_i_2_n_0 ),
.Q(p_1_in),
.R(SR));
(* SOFT_HLUTNM = "soft_lutpair43" *)
LUT3 #(
.INIT(8'h28))
\encoded[0]_i_1
(.I0(active),
.I1(rgb[0]),
.I2(\encoded[9]_i_2_n_0 ),
.O(encoded[0]));
(* SOFT_HLUTNM = "soft_lutpair49" *)
LUT4 #(
.INIT(16'h8228))
\encoded[1]_i_1
(.I0(active),
.I1(\encoded[7]_i_3_n_0 ),
.I2(rgb[1]),
.I3(rgb[0]),
.O(encoded[1]));
(* SOFT_HLUTNM = "soft_lutpair43" *)
LUT5 #(
.INIT(32'h7DD7D77D))
\encoded[2]_i_1
(.I0(active),
.I1(rgb[0]),
.I2(rgb[1]),
.I3(rgb[2]),
.I4(\encoded[9]_i_2_n_0 ),
.O(encoded[2]));
LUT6 #(
.INIT(64'h8228288228828228))
\encoded[3]_i_1
(.I0(active),
.I1(rgb[2]),
.I2(rgb[1]),
.I3(rgb[0]),
.I4(rgb[3]),
.I5(\encoded[7]_i_3_n_0 ),
.O(encoded[3]));
(* SOFT_HLUTNM = "soft_lutpair52" *)
LUT4 #(
.INIT(16'h7DD7))
\encoded[4]_i_1
(.I0(active),
.I1(\encoded[6]_i_2_n_0 ),
.I2(rgb[4]),
.I3(\encoded[9]_i_2_n_0 ),
.O(encoded[4]));
LUT5 #(
.INIT(32'h82282882))
\encoded[5]_i_1
(.I0(active),
.I1(rgb[4]),
.I2(rgb[5]),
.I3(\encoded[6]_i_2_n_0 ),
.I4(\encoded[7]_i_3_n_0 ),
.O(encoded[5]));
LUT6 #(
.INIT(64'h7DD7D77DD77D7DD7))
\encoded[6]_i_1
(.I0(active),
.I1(rgb[6]),
.I2(rgb[5]),
.I3(rgb[4]),
.I4(\encoded[6]_i_2_n_0 ),
.I5(\encoded[9]_i_2_n_0 ),
.O(encoded[6]));
(* SOFT_HLUTNM = "soft_lutpair40" *)
LUT4 #(
.INIT(16'h9669))
\encoded[6]_i_2
(.I0(rgb[3]),
.I1(rgb[0]),
.I2(rgb[1]),
.I3(rgb[2]),
.O(\encoded[6]_i_2_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair48" *)
LUT4 #(
.INIT(16'h8228))
\encoded[7]_i_1
(.I0(active),
.I1(\encoded[7]_i_2__0_n_0 ),
.I2(rgb[7]),
.I3(\encoded[7]_i_3_n_0 ),
.O(encoded[7]));
(* SOFT_HLUTNM = "soft_lutpair50" *)
LUT4 #(
.INIT(16'h9669))
\encoded[7]_i_2__0
(.I0(\encoded[6]_i_2_n_0 ),
.I1(rgb[4]),
.I2(rgb[5]),
.I3(rgb[6]),
.O(\encoded[7]_i_2__0_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair53" *)
LUT3 #(
.INIT(8'h41))
\encoded[7]_i_3
(.I0(\dc_bias[3]_i_6_n_0 ),
.I1(\dc_bias[2]_i_4__0_n_0 ),
.I2(\dc_bias[3]_i_4_n_0 ),
.O(\encoded[7]_i_3_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair52" *)
LUT2 #(
.INIT(4'hB))
\encoded[8]_i_1
(.I0(\dc_bias[3]_i_4_n_0 ),
.I1(active),
.O(\encoded[8]_i_1_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair48" *)
LUT2 #(
.INIT(4'hB))
\encoded[9]_i_1__0
(.I0(\encoded[9]_i_2_n_0 ),
.I1(active),
.O(\encoded[9]_i_1__0_n_0 ));
(* SOFT_HLUTNM = "soft_lutpair53" *)
LUT3 #(
.INIT(8'h74))
\encoded[9]_i_2
(.I0(\dc_bias[3]_i_4_n_0 ),
.I1(\dc_bias[3]_i_6_n_0 ),
.I2(\dc_bias[2]_i_4__0_n_0 ),
.O(\encoded[9]_i_2_n_0 ));
FDRE \encoded_reg[0]
(.C(clk_25),
.CE(1'b1),
.D(encoded[0]),
.Q(\encoded_reg_n_0_[0] ),
.R(1'b0));
FDRE \encoded_reg[1]
(.C(clk_25),
.CE(1'b1),
.D(encoded[1]),
.Q(\encoded_reg_n_0_[1] ),
.R(1'b0));
FDRE \encoded_reg[2]
(.C(clk_25),
.CE(1'b1),
.D(encoded[2]),
.Q(\encoded_reg_n_0_[2] ),
.R(1'b0));
FDRE \encoded_reg[3]
(.C(clk_25),
.CE(1'b1),
.D(encoded[3]),
.Q(\encoded_reg_n_0_[3] ),
.R(1'b0));
FDRE \encoded_reg[4]
(.C(clk_25),
.CE(1'b1),
.D(encoded[4]),
.Q(\encoded_reg_n_0_[4] ),
.R(1'b0));
FDRE \encoded_reg[5]
(.C(clk_25),
.CE(1'b1),
.D(encoded[5]),
.Q(\encoded_reg_n_0_[5] ),
.R(1'b0));
FDRE \encoded_reg[6]
(.C(clk_25),
.CE(1'b1),
.D(encoded[6]),
.Q(\encoded_reg_n_0_[6] ),
.R(1'b0));
FDRE \encoded_reg[7]
(.C(clk_25),
.CE(1'b1),
.D(encoded[7]),
.Q(\encoded_reg_n_0_[7] ),
.R(1'b0));
FDRE \encoded_reg[8]
(.C(clk_25),
.CE(1'b1),
.D(\encoded[8]_i_1_n_0 ),
.Q(Q[0]),
.R(1'b0));
FDRE \encoded_reg[9]
(.C(clk_25),
.CE(1'b1),
.D(\encoded[9]_i_1__0_n_0 ),
.Q(Q[1]),
.R(1'b0));
(* SOFT_HLUTNM = "soft_lutpair55" *)
LUT3 #(
.INIT(8'hB8))
\shift_red[0]_i_1
(.I0(data1[0]),
.I1(\shift_clock_reg[5] ),
.I2(\encoded_reg_n_0_[0] ),
.O(D[0]));
(* SOFT_HLUTNM = "soft_lutpair56" *)
LUT3 #(
.INIT(8'hB8))
\shift_red[1]_i_1
(.I0(data1[1]),
.I1(\shift_clock_reg[5] ),
.I2(\encoded_reg_n_0_[1] ),
.O(D[1]));
(* SOFT_HLUTNM = "soft_lutpair56" *)
LUT3 #(
.INIT(8'hB8))
\shift_red[2]_i_1
(.I0(data1[2]),
.I1(\shift_clock_reg[5] ),
.I2(\encoded_reg_n_0_[2] ),
.O(D[2]));
(* SOFT_HLUTNM = "soft_lutpair57" *)
LUT3 #(
.INIT(8'hB8))
\shift_red[3]_i_1
(.I0(data1[3]),
.I1(\shift_clock_reg[5] ),
.I2(\encoded_reg_n_0_[3] ),
.O(D[3]));
(* SOFT_HLUTNM = "soft_lutpair58" *)
LUT3 #(
.INIT(8'hB8))
\shift_red[4]_i_1
(.I0(data1[4]),
.I1(\shift_clock_reg[5] ),
.I2(\encoded_reg_n_0_[4] ),
.O(D[4]));
(* SOFT_HLUTNM = "soft_lutpair57" *)
LUT3 #(
.INIT(8'hB8))
\shift_red[5]_i_1
(.I0(data1[5]),
.I1(\shift_clock_reg[5] ),
.I2(\encoded_reg_n_0_[5] ),
.O(D[5]));
(* SOFT_HLUTNM = "soft_lutpair58" *)
LUT3 #(
.INIT(8'hB8))
\shift_red[6]_i_1
(.I0(data1[6]),
.I1(\shift_clock_reg[5] ),
.I2(\encoded_reg_n_0_[6] ),
.O(D[6]));
(* SOFT_HLUTNM = "soft_lutpair55" *)
LUT3 #(
.INIT(8'hB8))
\shift_red[7]_i_1
(.I0(data1[7]),
.I1(\shift_clock_reg[5] ),
.I2(\encoded_reg_n_0_[7] ),
.O(D[7]));
endmodule
(* ORIG_REF_NAME = "dvid" *)
module system_zybo_hdmi_0_0_dvid
(red_s,
green_s,
blue_s,
clock_s,
clk_125,
rgb,
active,
hsync,
vsync,
clk_25);
output red_s;
output green_s;
output blue_s;
output clock_s;
input clk_125;
input [23:0]rgb;
input active;
input hsync;
input vsync;
input clk_25;
wire D0;
wire D1;
wire TMDS_encoder_BLUE_n_0;
wire TMDS_encoder_BLUE_n_10;
wire TMDS_encoder_BLUE_n_9;
wire TMDS_encoder_GREEN_n_8;
wire TMDS_encoder_GREEN_n_9;
wire TMDS_encoder_RED_n_8;
wire TMDS_encoder_RED_n_9;
wire active;
wire blue_s;
wire clk_125;
wire clk_25;
wire clk_dvin;
wire clock_s;
wire [7:0]data1;
wire green_s;
wire hsync;
wire red_s;
wire [23:0]rgb;
wire [9:2]shift_blue;
wire [7:0]shift_blue_0;
wire \shift_blue_reg_n_0_[0] ;
wire \shift_blue_reg_n_0_[1] ;
wire [1:0]shift_clock;
wire \shift_clock_reg_n_0_[2] ;
wire \shift_clock_reg_n_0_[3] ;
wire \shift_clock_reg_n_0_[4] ;
wire \shift_clock_reg_n_0_[5] ;
wire \shift_clock_reg_n_0_[6] ;
wire \shift_clock_reg_n_0_[7] ;
wire \shift_clock_reg_n_0_[8] ;
wire \shift_clock_reg_n_0_[9] ;
wire [9:2]shift_green;
wire [7:0]shift_green_1;
wire \shift_green_reg_n_0_[0] ;
wire \shift_green_reg_n_0_[1] ;
wire [7:0]shift_red;
wire \shift_red[9]_i_1_n_0 ;
wire \shift_red[9]_i_2_n_0 ;
wire vsync;
wire NLW_ODDR2_BLUE_R_UNCONNECTED;
wire NLW_ODDR2_BLUE_S_UNCONNECTED;
wire NLW_ODDR2_CLK_R_UNCONNECTED;
wire NLW_ODDR2_CLK_S_UNCONNECTED;
wire NLW_ODDR2_GREEN_R_UNCONNECTED;
wire NLW_ODDR2_GREEN_S_UNCONNECTED;
wire NLW_ODDR2_RED_R_UNCONNECTED;
wire NLW_ODDR2_RED_S_UNCONNECTED;
(* XILINX_LEGACY_PRIM = "ODDR2" *)
(* XILINX_TRANSFORM_PINMAP = "D0:D1 D1:D2 C0:C" *)
(* __SRVAL = "TRUE" *)
(* box_type = "PRIMITIVE" *)
ODDR #(
.DDR_CLK_EDGE("SAME_EDGE"),
.INIT(1'b0),
.SRTYPE("ASYNC"))
ODDR2_BLUE
(.C(clk_125),
.CE(1'b1),
.D1(\shift_blue_reg_n_0_[0] ),
.D2(\shift_blue_reg_n_0_[1] ),
.Q(blue_s),
.R(NLW_ODDR2_BLUE_R_UNCONNECTED),
.S(NLW_ODDR2_BLUE_S_UNCONNECTED));
(* XILINX_LEGACY_PRIM = "ODDR2" *)
(* XILINX_TRANSFORM_PINMAP = "D0:D1 D1:D2 C0:C" *)
(* __SRVAL = "TRUE" *)
(* box_type = "PRIMITIVE" *)
ODDR #(
.DDR_CLK_EDGE("SAME_EDGE"),
.INIT(1'b0),
.SRTYPE("ASYNC"))
ODDR2_CLK
(.C(clk_125),
.CE(1'b1),
.D1(shift_clock[0]),
.D2(shift_clock[1]),
.Q(clock_s),
.R(NLW_ODDR2_CLK_R_UNCONNECTED),
.S(NLW_ODDR2_CLK_S_UNCONNECTED));
(* XILINX_LEGACY_PRIM = "ODDR2" *)
(* XILINX_TRANSFORM_PINMAP = "D0:D1 D1:D2 C0:C" *)
(* __SRVAL = "TRUE" *)
(* box_type = "PRIMITIVE" *)
ODDR #(
.DDR_CLK_EDGE("SAME_EDGE"),
.INIT(1'b0),
.SRTYPE("ASYNC"))
ODDR2_GREEN
(.C(clk_125),
.CE(1'b1),
.D1(\shift_green_reg_n_0_[0] ),
.D2(\shift_green_reg_n_0_[1] ),
.Q(green_s),
.R(NLW_ODDR2_GREEN_R_UNCONNECTED),
.S(NLW_ODDR2_GREEN_S_UNCONNECTED));
(* XILINX_LEGACY_PRIM = "ODDR2" *)
(* XILINX_TRANSFORM_PINMAP = "D0:D1 D1:D2 C0:C" *)
(* __SRVAL = "TRUE" *)
(* box_type = "PRIMITIVE" *)
ODDR #(
.DDR_CLK_EDGE("SAME_EDGE"),
.INIT(1'b0),
.SRTYPE("ASYNC"))
ODDR2_RED
(.C(clk_125),
.CE(1'b1),
.D1(D0),
.D2(D1),
.Q(red_s),
.R(NLW_ODDR2_RED_R_UNCONNECTED),
.S(NLW_ODDR2_RED_S_UNCONNECTED));
LUT1 #(
.INIT(2'h1))
ODDR2_RED_i_1
(.I0(clk_125),
.O(clk_dvin));
system_zybo_hdmi_0_0_TMDS_encoder TMDS_encoder_BLUE
(.D(shift_blue_0),
.Q({TMDS_encoder_BLUE_n_9,TMDS_encoder_BLUE_n_10}),
.SR(TMDS_encoder_BLUE_n_0),
.active(active),
.clk_25(clk_25),
.hsync(hsync),
.rgb(rgb[7:0]),
.shift_blue(shift_blue),
.\shift_clock_reg[5] (\shift_red[9]_i_1_n_0 ),
.vsync(vsync));
system_zybo_hdmi_0_0_TMDS_encoder_0 TMDS_encoder_GREEN
(.D(shift_green_1),
.Q({TMDS_encoder_GREEN_n_8,TMDS_encoder_GREEN_n_9}),
.SR(TMDS_encoder_BLUE_n_0),
.active(active),
.clk_25(clk_25),
.rgb(rgb[15:8]),
.\shift_clock_reg[5] (\shift_red[9]_i_1_n_0 ),
.shift_green(shift_green));
system_zybo_hdmi_0_0_TMDS_encoder_1 TMDS_encoder_RED
(.D(shift_red),
.Q({TMDS_encoder_RED_n_8,TMDS_encoder_RED_n_9}),
.SR(TMDS_encoder_BLUE_n_0),
.active(active),
.clk_25(clk_25),
.data1(data1),
.rgb(rgb[23:16]),
.\shift_clock_reg[5] (\shift_red[9]_i_1_n_0 ));
FDRE #(
.INIT(1'b0))
\shift_blue_reg[0]
(.C(clk_125),
.CE(1'b1),
.D(shift_blue_0[0]),
.Q(\shift_blue_reg_n_0_[0] ),
.R(1'b0));
FDRE #(
.INIT(1'b0))
\shift_blue_reg[1]
(.C(clk_125),
.CE(1'b1),
.D(shift_blue_0[1]),
.Q(\shift_blue_reg_n_0_[1] ),
.R(1'b0));
FDRE #(
.INIT(1'b0))
\shift_blue_reg[2]
(.C(clk_125),
.CE(1'b1),
.D(shift_blue_0[2]),
.Q(shift_blue[2]),
.R(1'b0));
FDRE #(
.INIT(1'b0))
\shift_blue_reg[3]
(.C(clk_125),
.CE(1'b1),
.D(shift_blue_0[3]),
.Q(shift_blue[3]),
.R(1'b0));
FDRE #(
.INIT(1'b0))
\shift_blue_reg[4]
(.C(clk_125),
.CE(1'b1),
.D(shift_blue_0[4]),
.Q(shift_blue[4]),
.R(1'b0));
FDRE #(
.INIT(1'b0))
\shift_blue_reg[5]
(.C(clk_125),
.CE(1'b1),
.D(shift_blue_0[5]),
.Q(shift_blue[5]),
.R(1'b0));
FDRE #(
.INIT(1'b0))
\shift_blue_reg[6]
(.C(clk_125),
.CE(1'b1),
.D(shift_blue_0[6]),
.Q(shift_blue[6]),
.R(1'b0));
FDRE #(
.INIT(1'b0))
\shift_blue_reg[7]
(.C(clk_125),
.CE(1'b1),
.D(shift_blue_0[7]),
.Q(shift_blue[7]),
.R(1'b0));
FDRE #(
.INIT(1'b0))
\shift_blue_reg[8]
(.C(clk_125),
.CE(1'b1),
.D(TMDS_encoder_BLUE_n_10),
.Q(shift_blue[8]),
.R(\shift_red[9]_i_1_n_0 ));
FDRE #(
.INIT(1'b0))
\shift_blue_reg[9]
(.C(clk_125),
.CE(1'b1),
.D(TMDS_encoder_BLUE_n_9),
.Q(shift_blue[9]),
.R(\shift_red[9]_i_1_n_0 ));
FDRE #(
.INIT(1'b1))
\shift_clock_reg[0]
(.C(clk_125),
.CE(1'b1),
.D(\shift_clock_reg_n_0_[2] ),
.Q(shift_clock[0]),
.R(1'b0));
FDRE #(
.INIT(1'b1))
\shift_clock_reg[1]
(.C(clk_125),
.CE(1'b1),
.D(\shift_clock_reg_n_0_[3] ),
.Q(shift_clock[1]),
.R(1'b0));
FDRE #(
.INIT(1'b1))
\shift_clock_reg[2]
(.C(clk_125),
.CE(1'b1),
.D(\shift_clock_reg_n_0_[4] ),
.Q(\shift_clock_reg_n_0_[2] ),
.R(1'b0));
FDRE #(
.INIT(1'b1))
\shift_clock_reg[3]
(.C(clk_125),
.CE(1'b1),
.D(\shift_clock_reg_n_0_[5] ),
.Q(\shift_clock_reg_n_0_[3] ),
.R(1'b0));
FDRE #(
.INIT(1'b1))
\shift_clock_reg[4]
(.C(clk_125),
.CE(1'b1),
.D(\shift_clock_reg_n_0_[6] ),
.Q(\shift_clock_reg_n_0_[4] ),
.R(1'b0));
FDRE #(
.INIT(1'b0))
\shift_clock_reg[5]
(.C(clk_125),
.CE(1'b1),
.D(\shift_clock_reg_n_0_[7] ),
.Q(\shift_clock_reg_n_0_[5] ),
.R(1'b0));
FDRE #(
.INIT(1'b0))
\shift_clock_reg[6]
(.C(clk_125),
.CE(1'b1),
.D(\shift_clock_reg_n_0_[8] ),
.Q(\shift_clock_reg_n_0_[6] ),
.R(1'b0));
FDRE #(
.INIT(1'b0))
\shift_clock_reg[7]
(.C(clk_125),
.CE(1'b1),
.D(\shift_clock_reg_n_0_[9] ),
.Q(\shift_clock_reg_n_0_[7] ),
.R(1'b0));
FDRE #(
.INIT(1'b0))
\shift_clock_reg[8]
(.C(clk_125),
.CE(1'b1),
.D(shift_clock[0]),
.Q(\shift_clock_reg_n_0_[8] ),
.R(1'b0));
FDRE #(
.INIT(1'b0))
\shift_clock_reg[9]
(.C(clk_125),
.CE(1'b1),
.D(shift_clock[1]),
.Q(\shift_clock_reg_n_0_[9] ),
.R(1'b0));
FDRE #(
.INIT(1'b0))
\shift_green_reg[0]
(.C(clk_125),
.CE(1'b1),
.D(shift_green_1[0]),
.Q(\shift_green_reg_n_0_[0] ),
.R(1'b0));
FDRE #(
.INIT(1'b0))
\shift_green_reg[1]
(.C(clk_125),
.CE(1'b1),
.D(shift_green_1[1]),
.Q(\shift_green_reg_n_0_[1] ),
.R(1'b0));
FDRE #(
.INIT(1'b0))
\shift_green_reg[2]
(.C(clk_125),
.CE(1'b1),
.D(shift_green_1[2]),
.Q(shift_green[2]),
.R(1'b0));
FDRE #(
.INIT(1'b0))
\shift_green_reg[3]
(.C(clk_125),
.CE(1'b1),
.D(shift_green_1[3]),
.Q(shift_green[3]),
.R(1'b0));
FDRE #(
.INIT(1'b0))
\shift_green_reg[4]
(.C(clk_125),
.CE(1'b1),
.D(shift_green_1[4]),
.Q(shift_green[4]),
.R(1'b0));
FDRE #(
.INIT(1'b0))
\shift_green_reg[5]
(.C(clk_125),
.CE(1'b1),
.D(shift_green_1[5]),
.Q(shift_green[5]),
.R(1'b0));
FDRE #(
.INIT(1'b0))
\shift_green_reg[6]
(.C(clk_125),
.CE(1'b1),
.D(shift_green_1[6]),
.Q(shift_green[6]),
.R(1'b0));
FDRE #(
.INIT(1'b0))
\shift_green_reg[7]
(.C(clk_125),
.CE(1'b1),
.D(shift_green_1[7]),
.Q(shift_green[7]),
.R(1'b0));
FDRE #(
.INIT(1'b0))
\shift_green_reg[8]
(.C(clk_125),
.CE(1'b1),
.D(TMDS_encoder_GREEN_n_9),
.Q(shift_green[8]),
.R(\shift_red[9]_i_1_n_0 ));
FDRE #(
.INIT(1'b0))
\shift_green_reg[9]
(.C(clk_125),
.CE(1'b1),
.D(TMDS_encoder_GREEN_n_8),
.Q(shift_green[9]),
.R(\shift_red[9]_i_1_n_0 ));
LUT5 #(
.INIT(32'hEFFFFFFF))
\shift_red[9]_i_1
(.I0(\shift_red[9]_i_2_n_0 ),
.I1(\shift_clock_reg_n_0_[5] ),
.I2(\shift_clock_reg_n_0_[4] ),
.I3(\shift_clock_reg_n_0_[2] ),
.I4(\shift_clock_reg_n_0_[3] ),
.O(\shift_red[9]_i_1_n_0 ));
LUT6 #(
.INIT(64'hFFFEFFFFFFFFFFFF))
\shift_red[9]_i_2
(.I0(\shift_clock_reg_n_0_[8] ),
.I1(\shift_clock_reg_n_0_[9] ),
.I2(\shift_clock_reg_n_0_[6] ),
.I3(\shift_clock_reg_n_0_[7] ),
.I4(shift_clock[1]),
.I5(shift_clock[0]),
.O(\shift_red[9]_i_2_n_0 ));
FDRE #(
.INIT(1'b0))
\shift_red_reg[0]
(.C(clk_125),
.CE(1'b1),
.D(shift_red[0]),
.Q(D0),
.R(1'b0));
FDRE #(
.INIT(1'b0))
\shift_red_reg[1]
(.C(clk_125),
.CE(1'b1),
.D(shift_red[1]),
.Q(D1),
.R(1'b0));
FDRE #(
.INIT(1'b0))
\shift_red_reg[2]
(.C(clk_125),
.CE(1'b1),
.D(shift_red[2]),
.Q(data1[0]),
.R(1'b0));
FDRE #(
.INIT(1'b0))
\shift_red_reg[3]
(.C(clk_125),
.CE(1'b1),
.D(shift_red[3]),
.Q(data1[1]),
.R(1'b0));
FDRE #(
.INIT(1'b0))
\shift_red_reg[4]
(.C(clk_125),
.CE(1'b1),
.D(shift_red[4]),
.Q(data1[2]),
.R(1'b0));
FDRE #(
.INIT(1'b0))
\shift_red_reg[5]
(.C(clk_125),
.CE(1'b1),
.D(shift_red[5]),
.Q(data1[3]),
.R(1'b0));
FDRE #(
.INIT(1'b0))
\shift_red_reg[6]
(.C(clk_125),
.CE(1'b1),
.D(shift_red[6]),
.Q(data1[4]),
.R(1'b0));
FDRE #(
.INIT(1'b0))
\shift_red_reg[7]
(.C(clk_125),
.CE(1'b1),
.D(shift_red[7]),
.Q(data1[5]),
.R(1'b0));
FDRE #(
.INIT(1'b0))
\shift_red_reg[8]
(.C(clk_125),
.CE(1'b1),
.D(TMDS_encoder_RED_n_9),
.Q(data1[6]),
.R(\shift_red[9]_i_1_n_0 ));
FDRE #(
.INIT(1'b0))
\shift_red_reg[9]
(.C(clk_125),
.CE(1'b1),
.D(TMDS_encoder_RED_n_8),
.Q(data1[7]),
.R(\shift_red[9]_i_1_n_0 ));
endmodule
(* ORIG_REF_NAME = "zybo_hdmi" *)
module system_zybo_hdmi_0_0_zybo_hdmi
(tmds,
tmdsb,
rgb,
active,
hsync,
vsync,
clk_125,
clk_25);
output [3:0]tmds;
output [3:0]tmdsb;
input [23:0]rgb;
input active;
input hsync;
input vsync;
input clk_125;
input clk_25;
wire active;
wire blue_s;
wire clk_125;
wire clk_25;
wire clock_s;
wire green_s;
wire hsync;
wire red_s;
wire [23:0]rgb;
wire [3:0]tmds;
wire [3:0]tmdsb;
wire vsync;
system_zybo_hdmi_0_0_dvid DVID
(.active(active),
.blue_s(blue_s),
.clk_125(clk_125),
.clk_25(clk_25),
.clock_s(clock_s),
.green_s(green_s),
.hsync(hsync),
.red_s(red_s),
.rgb(rgb),
.vsync(vsync));
(* CAPACITANCE = "DONT_CARE" *)
(* XILINX_LEGACY_PRIM = "OBUFDS" *)
(* box_type = "PRIMITIVE" *)
OBUFDS #(
.IOSTANDARD("DEFAULT"))
OBUFDS_blue
(.I(blue_s),
.O(tmds[0]),
.OB(tmdsb[0]));
(* CAPACITANCE = "DONT_CARE" *)
(* XILINX_LEGACY_PRIM = "OBUFDS" *)
(* box_type = "PRIMITIVE" *)
OBUFDS #(
.IOSTANDARD("DEFAULT"))
OBUFDS_clock
(.I(clock_s),
.O(tmds[3]),
.OB(tmdsb[3]));
(* CAPACITANCE = "DONT_CARE" *)
(* XILINX_LEGACY_PRIM = "OBUFDS" *)
(* box_type = "PRIMITIVE" *)
OBUFDS #(
.IOSTANDARD("DEFAULT"))
OBUFDS_green
(.I(red_s),
.O(tmds[2]),
.OB(tmdsb[2]));
(* CAPACITANCE = "DONT_CARE" *)
(* XILINX_LEGACY_PRIM = "OBUFDS" *)
(* box_type = "PRIMITIVE" *)
OBUFDS #(
.IOSTANDARD("DEFAULT"))
OBUFDS_red
(.I(green_s),
.O(tmds[1]),
.OB(tmdsb[1]));
endmodule
`ifndef GLBL
`define GLBL
`timescale 1 ps / 1 ps
module glbl ();
parameter ROC_WIDTH = 100000;
parameter TOC_WIDTH = 0;
//-------- STARTUP Globals --------------
wire GSR;
wire GTS;
wire GWE;
wire PRLD;
tri1 p_up_tmp;
tri (weak1, strong0) PLL_LOCKG = p_up_tmp;
wire PROGB_GLBL;
wire CCLKO_GLBL;
wire FCSBO_GLBL;
wire [3:0] DO_GLBL;
wire [3:0] DI_GLBL;
reg GSR_int;
reg GTS_int;
reg PRLD_int;
//-------- JTAG Globals --------------
wire JTAG_TDO_GLBL;
wire JTAG_TCK_GLBL;
wire JTAG_TDI_GLBL;
wire JTAG_TMS_GLBL;
wire JTAG_TRST_GLBL;
reg JTAG_CAPTURE_GLBL;
reg JTAG_RESET_GLBL;
reg JTAG_SHIFT_GLBL;
reg JTAG_UPDATE_GLBL;
reg JTAG_RUNTEST_GLBL;
reg JTAG_SEL1_GLBL = 0;
reg JTAG_SEL2_GLBL = 0 ;
reg JTAG_SEL3_GLBL = 0;
reg JTAG_SEL4_GLBL = 0;
reg JTAG_USER_TDO1_GLBL = 1'bz;
reg JTAG_USER_TDO2_GLBL = 1'bz;
reg JTAG_USER_TDO3_GLBL = 1'bz;
reg JTAG_USER_TDO4_GLBL = 1'bz;
assign (weak1, weak0) GSR = GSR_int;
assign (weak1, weak0) GTS = GTS_int;
assign (weak1, weak0) PRLD = PRLD_int;
initial begin
GSR_int = 1'b1;
PRLD_int = 1'b1;
#(ROC_WIDTH)
GSR_int = 1'b0;
PRLD_int = 1'b0;
end
initial begin
GTS_int = 1'b1;
#(TOC_WIDTH)
GTS_int = 1'b0;
end
endmodule
`endif
|
/**
* Copyright 2020 The SkyWater PDK Authors
*
* Licensed under the Apache License, Version 2.0 (the "License");
* you may not use this file except in compliance with the License.
* You may obtain a copy of the License at
*
* https://www.apache.org/licenses/LICENSE-2.0
*
* Unless required by applicable law or agreed to in writing, software
* distributed under the License is distributed on an "AS IS" BASIS,
* WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
* See the License for the specific language governing permissions and
* limitations under the License.
*
* SPDX-License-Identifier: Apache-2.0
*/
`ifndef SKY130_FD_SC_HD__CLKDLYBUF4S25_TB_V
`define SKY130_FD_SC_HD__CLKDLYBUF4S25_TB_V
/**
* clkdlybuf4s25: Clock Delay Buffer 4-stage 0.25um length inner stage
* gates.
*
* Autogenerated test bench.
*
* WARNING: This file is autogenerated, do not modify directly!
*/
`timescale 1ns / 1ps
`default_nettype none
`include "sky130_fd_sc_hd__clkdlybuf4s25.v"
module top();
// Inputs are registered
reg A;
reg VPWR;
reg VGND;
reg VPB;
reg VNB;
// Outputs are wires
wire X;
initial
begin
// Initial state is x for all inputs.
A = 1'bX;
VGND = 1'bX;
VNB = 1'bX;
VPB = 1'bX;
VPWR = 1'bX;
#20 A = 1'b0;
#40 VGND = 1'b0;
#60 VNB = 1'b0;
#80 VPB = 1'b0;
#100 VPWR = 1'b0;
#120 A = 1'b1;
#140 VGND = 1'b1;
#160 VNB = 1'b1;
#180 VPB = 1'b1;
#200 VPWR = 1'b1;
#220 A = 1'b0;
#240 VGND = 1'b0;
#260 VNB = 1'b0;
#280 VPB = 1'b0;
#300 VPWR = 1'b0;
#320 VPWR = 1'b1;
#340 VPB = 1'b1;
#360 VNB = 1'b1;
#380 VGND = 1'b1;
#400 A = 1'b1;
#420 VPWR = 1'bx;
#440 VPB = 1'bx;
#460 VNB = 1'bx;
#480 VGND = 1'bx;
#500 A = 1'bx;
end
sky130_fd_sc_hd__clkdlybuf4s25 dut (.A(A), .VPWR(VPWR), .VGND(VGND), .VPB(VPB), .VNB(VNB), .X(X));
endmodule
`default_nettype wire
`endif // SKY130_FD_SC_HD__CLKDLYBUF4S25_TB_V
|
//*****************************************************************************
// (c) Copyright 2009 - 2011 Xilinx, Inc. All rights reserved.
//
// This file contains confidential and proprietary information
// of Xilinx, Inc. and is protected under U.S. and
// international copyright and other intellectual property
// laws.
//
// DISCLAIMER
// This disclaimer is not a license and does not grant any
// rights to the materials distributed herewith. Except as
// otherwise provided in a valid license issued to you by
// Xilinx, and to the maximum extent permitted by applicable
// law: (1) THESE MATERIALS ARE MADE AVAILABLE "AS IS" AND
// WITH ALL FAULTS, AND XILINX HEREBY DISCLAIMS ALL WARRANTIES
// AND CONDITIONS, EXPRESS, IMPLIED, OR STATUTORY, INCLUDING
// BUT NOT LIMITED TO WARRANTIES OF MERCHANTABILITY, NON-
// INFRINGEMENT, OR FITNESS FOR ANY PARTICULAR PURPOSE; and
// (2) Xilinx shall not be liable (whether in contract or tort,
// including negligence, or under any other theory of
// liability) for any loss or damage of any kind or nature
// related to, arising under or in connection with these
// materials, including for any direct, or any indirect,
// special, incidental, or consequential loss or damage
// (including loss of data, profits, goodwill, or any type of
// loss or damage suffered as a result of any action brought
// by a third party) even if such damage or loss was
// reasonably foreseeable or Xilinx had been advised of the
// possibility of the same.
//
// CRITICAL APPLICATIONS
// Xilinx products are not designed or intended to be fail-
// safe, or for use in any application requiring fail-safe
// performance, such as life-support or safety devices or
// systems, Class III medical devices, nuclear facilities,
// applications related to the deployment of airbags, or any
// other applications that could lead to death, personal
// injury, or severe property or environmental damage
// (individually and collectively, "Critical
// Applications"). Customer assumes the sole risk and
// liability of any use of Xilinx products in Critical
// Applications, subject only to applicable laws and
// regulations governing limitations on product liability.
//
// THIS COPYRIGHT NOTICE AND DISCLAIMER MUST BE RETAINED AS
// PART OF THIS FILE AT ALL TIMES.
//
//*****************************************************************************
// ____ ____
// / /\/ /
// /___/ \ / Vendor : Xilinx
// \ \ \/ Version : 4.0
// \ \ Application : MIG
// / / Filename : mig_wrap_mig_7series_0_0_mig.v
// /___/ /\ Date Last Modified : $Date: 2011/06/02 08:35:03 $
// \ \ / \ Date Created : Fri Oct 14 2011
// \___\/\___\
//
// Device : 7 Series
// Design Name : DDR2 SDRAM
// Purpose :
// Top-level module. This module can be instantiated in the
// system and interconnect as shown in user design wrapper file (user top module).
// In addition to the memory controller, the module instantiates:
// 1. Clock generation/distribution, reset logic
// 2. IDELAY control block
// 3. Debug logic
// Reference :
// Revision History :
//*****************************************************************************
`timescale 1ps/1ps
module mig_wrap_mig_7series_0_0_mig #
(
parameter RST_ACT_LOW = 1,
// =1 for active low reset,
// =0 for active high.
//***************************************************************************
// The following parameters refer to width of various ports
//***************************************************************************
parameter BANK_WIDTH = 3,
// # of memory Bank Address bits.
parameter CK_WIDTH = 1,
// # of CK/CK# outputs to memory.
parameter COL_WIDTH = 10,
// # of memory Column Address bits.
parameter CS_WIDTH = 1,
// # of unique CS outputs to memory.
parameter nCS_PER_RANK = 1,
// # of unique CS outputs per rank for phy
parameter CKE_WIDTH = 1,
// # of CKE outputs to memory.
parameter DATA_BUF_ADDR_WIDTH = 4,
parameter DQ_CNT_WIDTH = 4,
// = ceil(log2(DQ_WIDTH))
parameter DQ_PER_DM = 8,
parameter DM_WIDTH = 2,
// # of DM (data mask)
parameter DQ_WIDTH = 16,
// # of DQ (data)
parameter DQS_WIDTH = 2,
parameter DQS_CNT_WIDTH = 1,
// = ceil(log2(DQS_WIDTH))
parameter DRAM_WIDTH = 8,
// # of DQ per DQS
parameter ECC = "OFF",
parameter DATA_WIDTH = 16,
parameter ECC_TEST = "OFF",
parameter PAYLOAD_WIDTH = (ECC_TEST == "OFF") ? DATA_WIDTH : DQ_WIDTH,
parameter MEM_ADDR_ORDER = "BANK_ROW_COLUMN",
//Possible Parameters
//1.BANK_ROW_COLUMN : Address mapping is
// in form of Bank Row Column.
//2.ROW_BANK_COLUMN : Address mapping is
// in the form of Row Bank Column.
//3.TG_TEST : Scrambles Address bits
// for distributed Addressing.
//parameter nBANK_MACHS = 4,
parameter nBANK_MACHS = 4,
parameter RANKS = 1,
// # of Ranks.
parameter ODT_WIDTH = 1,
// # of ODT outputs to memory.
parameter ROW_WIDTH = 13,
// # of memory Row Address bits.
parameter ADDR_WIDTH = 27,
// # = RANK_WIDTH + BANK_WIDTH
// + ROW_WIDTH + COL_WIDTH;
// Chip Select is always tied to low for
// single rank devices
parameter USE_CS_PORT = 1,
// # = 1, When Chip Select (CS#) output is enabled
// = 0, When Chip Select (CS#) output is disabled
// If CS_N disabled, user must connect
// DRAM CS_N input(s) to ground
parameter USE_DM_PORT = 1,
// # = 1, When Data Mask option is enabled
// = 0, When Data Mask option is disbaled
// When Data Mask option is disabled in
// MIG Controller Options page, the logic
// related to Data Mask should not get
// synthesized
parameter USE_ODT_PORT = 1,
// # = 1, When ODT output is enabled
// = 0, When ODT output is disabled
parameter PHY_CONTROL_MASTER_BANK = 0,
// The bank index where master PHY_CONTROL resides,
// equal to the PLL residing bank
parameter MEM_DENSITY = "1Gb",
// Indicates the density of the Memory part
// Added for the sake of Vivado simulations
parameter MEM_SPEEDGRADE = "25E",
// Indicates the Speed grade of Memory Part
// Added for the sake of Vivado simulations
parameter MEM_DEVICE_WIDTH = 16,
// Indicates the device width of the Memory Part
// Added for the sake of Vivado simulations
//***************************************************************************
// The following parameters are mode register settings
//***************************************************************************
parameter AL = "0",
// DDR3 SDRAM:
// Additive Latency (Mode Register 1).
// # = "0", "CL-1", "CL-2".
// DDR2 SDRAM:
// Additive Latency (Extended Mode Register).
parameter nAL = 0,
// # Additive Latency in number of clock
// cycles.
parameter BURST_MODE = "8",
// DDR3 SDRAM:
// Burst Length (Mode Register 0).
// # = "8", "4", "OTF".
// DDR2 SDRAM:
// Burst Length (Mode Register).
// # = "8", "4".
parameter BURST_TYPE = "SEQ",
// DDR3 SDRAM: Burst Type (Mode Register 0).
// DDR2 SDRAM: Burst Type (Mode Register).
// # = "SEQ" - (Sequential),
// = "INT" - (Interleaved).
parameter CL = 5,
// in number of clock cycles
// DDR3 SDRAM: CAS Latency (Mode Register 0).
// DDR2 SDRAM: CAS Latency (Mode Register).
parameter OUTPUT_DRV = "HIGH",
// Output Drive Strength (Extended Mode Register).
// # = "HIGH" - FULL,
// = "LOW" - REDUCED.
parameter RTT_NOM = "50",
// RTT (Nominal) (Extended Mode Register).
// = "150" - 150 Ohms,
// = "75" - 75 Ohms,
// = "50" - 50 Ohms.
parameter ADDR_CMD_MODE = "1T" ,
// # = "1T", "2T".
parameter REG_CTRL = "OFF",
// # = "ON" - RDIMMs,
// = "OFF" - Components, SODIMMs, UDIMMs.
//***************************************************************************
// The following parameters are multiplier and divisor factors for PLLE2.
// Based on the selected design frequency these parameters vary.
//***************************************************************************
parameter CLKIN_PERIOD = 4999,
// Input Clock Period
parameter CLKFBOUT_MULT = 6,
// write PLL VCO multiplier
parameter DIVCLK_DIVIDE = 1,
// write PLL VCO divisor
parameter CLKOUT0_PHASE = 0.0,
// Phase for PLL output clock (CLKOUT0)
parameter CLKOUT0_DIVIDE = 2,
// VCO output divisor for PLL output clock (CLKOUT0)
parameter CLKOUT1_DIVIDE = 4,
// VCO output divisor for PLL output clock (CLKOUT1)
parameter CLKOUT2_DIVIDE = 64,
// VCO output divisor for PLL output clock (CLKOUT2)
parameter CLKOUT3_DIVIDE = 8,
// VCO output divisor for PLL output clock (CLKOUT3)
parameter MMCM_VCO = 1200,
// Max Freq (MHz) of MMCM VCO
parameter MMCM_MULT_F = 7,
// write MMCM VCO multiplier
parameter MMCM_DIVCLK_DIVIDE = 1,
// write MMCM VCO divisor
//***************************************************************************
// Memory Timing Parameters. These parameters varies based on the selected
// memory part.
//***************************************************************************
parameter tCKE = 7500,
// memory tCKE paramter in pS
parameter tFAW = 45000,
// memory tRAW paramter in pS.
parameter tPRDI = 1_000_000,
// memory tPRDI paramter in pS.
parameter tRAS = 40000,
// memory tRAS paramter in pS.
parameter tRCD = 15000,
// memory tRCD paramter in pS.
parameter tREFI = 7800000,
// memory tREFI paramter in pS.
parameter tRFC = 127500,
// memory tRFC paramter in pS.
parameter tRP = 12500,
// memory tRP paramter in pS.
parameter tRRD = 10000,
// memory tRRD paramter in pS.
parameter tRTP = 7500,
// memory tRTP paramter in pS.
parameter tWTR = 7500,
// memory tWTR paramter in pS.
parameter tZQI = 128_000_000,
// memory tZQI paramter in nS.
parameter tZQCS = 64,
// memory tZQCS paramter in clock cycles.
//***************************************************************************
// Simulation parameters
//***************************************************************************
parameter SIM_BYPASS_INIT_CAL = "OFF",
// # = "OFF" - Complete memory init &
// calibration sequence
// # = "SKIP" - Not supported
// # = "FAST" - Complete memory init & use
// abbreviated calib sequence
parameter SIMULATION = "FALSE",
// Should be TRUE during design simulations and
// FALSE during implementations
//***************************************************************************
// The following parameters varies based on the pin out entered in MIG GUI.
// Do not change any of these parameters directly by editing the RTL.
// Any changes required should be done through GUI and the design regenerated.
//***************************************************************************
parameter BYTE_LANES_B0 = 4'b1111,
// Byte lanes used in an IO column.
parameter BYTE_LANES_B1 = 4'b0000,
// Byte lanes used in an IO column.
parameter BYTE_LANES_B2 = 4'b0000,
// Byte lanes used in an IO column.
parameter BYTE_LANES_B3 = 4'b0000,
// Byte lanes used in an IO column.
parameter BYTE_LANES_B4 = 4'b0000,
// Byte lanes used in an IO column.
parameter DATA_CTL_B0 = 4'b0101,
// Indicates Byte lane is data byte lane
// or control Byte lane. '1' in a bit
// position indicates a data byte lane and
// a '0' indicates a control byte lane
parameter DATA_CTL_B1 = 4'b0000,
// Indicates Byte lane is data byte lane
// or control Byte lane. '1' in a bit
// position indicates a data byte lane and
// a '0' indicates a control byte lane
parameter DATA_CTL_B2 = 4'b0000,
// Indicates Byte lane is data byte lane
// or control Byte lane. '1' in a bit
// position indicates a data byte lane and
// a '0' indicates a control byte lane
parameter DATA_CTL_B3 = 4'b0000,
// Indicates Byte lane is data byte lane
// or control Byte lane. '1' in a bit
// position indicates a data byte lane and
// a '0' indicates a control byte lane
parameter DATA_CTL_B4 = 4'b0000,
// Indicates Byte lane is data byte lane
// or control Byte lane. '1' in a bit
// position indicates a data byte lane and
// a '0' indicates a control byte lane
parameter PHY_0_BITLANES = 48'hFFC_3F7_FFF_3FE,
parameter PHY_1_BITLANES = 48'h000_000_000_000,
parameter PHY_2_BITLANES = 48'h000_000_000_000,
// control/address/data pin mapping parameters
parameter CK_BYTE_MAP
= 144'h00_00_00_00_00_00_00_00_00_00_00_00_00_00_00_00_00_03,
parameter ADDR_MAP
= 192'h000_000_000_010_033_01A_019_032_03A_034_018_036_012_011_017_015,
parameter BANK_MAP = 36'h013_016_01B,
parameter CAS_MAP = 12'h039,
parameter CKE_ODT_BYTE_MAP = 8'h00,
parameter CKE_MAP = 96'h000_000_000_000_000_000_000_038,
parameter ODT_MAP = 96'h000_000_000_000_000_000_000_035,
parameter CS_MAP = 120'h000_000_000_000_000_000_000_000_000_037,
parameter PARITY_MAP = 12'h000,
parameter RAS_MAP = 12'h014,
parameter WE_MAP = 12'h03B,
parameter DQS_BYTE_MAP
= 144'h00_00_00_00_00_00_00_00_00_00_00_00_00_00_00_00_02_00,
parameter DATA0_MAP = 96'h008_004_009_007_005_001_006_003,
parameter DATA1_MAP = 96'h022_028_020_024_027_025_026_021,
parameter DATA2_MAP = 96'h000_000_000_000_000_000_000_000,
parameter DATA3_MAP = 96'h000_000_000_000_000_000_000_000,
parameter DATA4_MAP = 96'h000_000_000_000_000_000_000_000,
parameter DATA5_MAP = 96'h000_000_000_000_000_000_000_000,
parameter DATA6_MAP = 96'h000_000_000_000_000_000_000_000,
parameter DATA7_MAP = 96'h000_000_000_000_000_000_000_000,
parameter DATA8_MAP = 96'h000_000_000_000_000_000_000_000,
parameter DATA9_MAP = 96'h000_000_000_000_000_000_000_000,
parameter DATA10_MAP = 96'h000_000_000_000_000_000_000_000,
parameter DATA11_MAP = 96'h000_000_000_000_000_000_000_000,
parameter DATA12_MAP = 96'h000_000_000_000_000_000_000_000,
parameter DATA13_MAP = 96'h000_000_000_000_000_000_000_000,
parameter DATA14_MAP = 96'h000_000_000_000_000_000_000_000,
parameter DATA15_MAP = 96'h000_000_000_000_000_000_000_000,
parameter DATA16_MAP = 96'h000_000_000_000_000_000_000_000,
parameter DATA17_MAP = 96'h000_000_000_000_000_000_000_000,
parameter MASK0_MAP = 108'h000_000_000_000_000_000_000_029_002,
parameter MASK1_MAP = 108'h000_000_000_000_000_000_000_000_000,
parameter SLOT_0_CONFIG = 8'b0000_0001,
// Mapping of Ranks.
parameter SLOT_1_CONFIG = 8'b0000_0000,
// Mapping of Ranks.
//***************************************************************************
// IODELAY and PHY related parameters
//***************************************************************************
parameter IBUF_LPWR_MODE = "OFF",
// to phy_top
parameter DATA_IO_IDLE_PWRDWN = "ON",
// # = "ON", "OFF"
parameter BANK_TYPE = "HR_IO",
// # = "HP_IO", "HPL_IO", "HR_IO", "HRL_IO"
parameter DATA_IO_PRIM_TYPE = "HR_LP",
// # = "HP_LP", "HR_LP", "DEFAULT"
parameter CKE_ODT_AUX = "FALSE",
parameter USER_REFRESH = "OFF",
parameter WRLVL = "OFF",
// # = "ON" - DDR3 SDRAM
// = "OFF" - DDR2 SDRAM.
parameter ORDERING = "STRICT",
// # = "NORM", "STRICT", "RELAXED".
parameter CALIB_ROW_ADD = 16'h0000,
// Calibration row address will be used for
// calibration read and write operations
parameter CALIB_COL_ADD = 12'h000,
// Calibration column address will be used for
// calibration read and write operations
parameter CALIB_BA_ADD = 3'h0,
// Calibration bank address will be used for
// calibration read and write operations
parameter TCQ = 100,
parameter IODELAY_GRP0 = "MIG_WRAP_MIG_7SERIES_0_0_IODELAY_MIG0",
// It is associated to a set of IODELAYs with
// an IDELAYCTRL that have same IODELAY CONTROLLER
// clock frequency (200MHz).
parameter SYSCLK_TYPE = "NO_BUFFER",
// System clock type DIFFERENTIAL, SINGLE_ENDED,
// NO_BUFFER
parameter REFCLK_TYPE = "NO_BUFFER",
// Reference clock type DIFFERENTIAL, SINGLE_ENDED,
// NO_BUFFER, USE_SYSTEM_CLOCK
parameter SYS_RST_PORT = "FALSE",
// "TRUE" - if pin is selected for sys_rst
// and IBUF will be instantiated.
// "FALSE" - if pin is not selected for sys_rst
parameter CMD_PIPE_PLUS1 = "ON",
// add pipeline stage between MC and PHY
parameter DRAM_TYPE = "DDR2",
parameter CAL_WIDTH = "HALF",
parameter STARVE_LIMIT = 2,
// # = 2,3,4.
//***************************************************************************
// Referece clock frequency parameters
//***************************************************************************
parameter REFCLK_FREQ = 200.0,
// IODELAYCTRL reference clock frequency
parameter DIFF_TERM_REFCLK = "TRUE",
// Differential Termination for idelay
// reference clock input pins
//***************************************************************************
// System clock frequency parameters
//***************************************************************************
parameter tCK = 3333,
// memory tCK paramter.
// # = Clock Period in pS.
parameter nCK_PER_CLK = 2,
// # of memory CKs per fabric CLK
parameter DIFF_TERM_SYSCLK = "TRUE",
// Differential Termination for System
// clock input pins
//***************************************************************************
// AXI4 Shim parameters
//***************************************************************************
parameter UI_EXTRA_CLOCKS = "FALSE",
// Generates extra clocks as
// 1/2, 1/4 and 1/8 of fabrick clock.
// Valid for DDR2/DDR3 AXI interfaces
// based on GUI selection
parameter C_S_AXI_ID_WIDTH = 4,
// Width of all master and slave ID signals.
// # = >= 1.
parameter C_S_AXI_MEM_SIZE = "134217728",
// Address Space required for this component
parameter C_S_AXI_ADDR_WIDTH = 32,
// Width of S_AXI_AWADDR, S_AXI_ARADDR, M_AXI_AWADDR and
// M_AXI_ARADDR for all SI/MI slots.
// # = 32.
parameter C_S_AXI_DATA_WIDTH = 32,
// Width of WDATA and RDATA on SI slot.
// Must be <= APP_DATA_WIDTH.
// # = 32, 64, 128, 256.
parameter C_MC_nCK_PER_CLK = 2,
// Indicates whether to instatiate upsizer
// Range: 0, 1
parameter C_S_AXI_SUPPORTS_NARROW_BURST = 1,
// Indicates whether to instatiate upsizer
// Range: 0, 1
parameter C_RD_WR_ARB_ALGORITHM = "RD_PRI_REG",
// Indicates the Arbitration
// Allowed values - "TDM", "ROUND_ROBIN",
// "RD_PRI_REG", "RD_PRI_REG_STARVE_LIMIT"
// "WRITE_PRIORITY", "WRITE_PRIORITY_REG"
parameter C_S_AXI_REG_EN0 = 20'h00000,
// C_S_AXI_REG_EN0[00] = Reserved
// C_S_AXI_REG_EN0[04] = AW CHANNEL REGISTER SLICE
// C_S_AXI_REG_EN0[05] = W CHANNEL REGISTER SLICE
// C_S_AXI_REG_EN0[06] = B CHANNEL REGISTER SLICE
// C_S_AXI_REG_EN0[07] = R CHANNEL REGISTER SLICE
// C_S_AXI_REG_EN0[08] = AW CHANNEL UPSIZER REGISTER SLICE
// C_S_AXI_REG_EN0[09] = W CHANNEL UPSIZER REGISTER SLICE
// C_S_AXI_REG_EN0[10] = AR CHANNEL UPSIZER REGISTER SLICE
// C_S_AXI_REG_EN0[11] = R CHANNEL UPSIZER REGISTER SLICE
parameter C_S_AXI_REG_EN1 = 20'h00000,
// Instatiates register slices after the upsizer.
// The type of register is specified for each channel
// in a vector. 4 bits per channel are used.
// C_S_AXI_REG_EN1[03:00] = AW CHANNEL REGISTER SLICE
// C_S_AXI_REG_EN1[07:04] = W CHANNEL REGISTER SLICE
// C_S_AXI_REG_EN1[11:08] = B CHANNEL REGISTER SLICE
// C_S_AXI_REG_EN1[15:12] = AR CHANNEL REGISTER SLICE
// C_S_AXI_REG_EN1[20:16] = R CHANNEL REGISTER SLICE
// Possible values for each channel are:
//
// 0 => BYPASS = The channel is just wired through the
// module.
// 1 => FWD = The master VALID and payload signals
// are registrated.
// 2 => REV = The slave ready signal is registrated
// 3 => FWD_REV = Both FWD and REV
// 4 => SLAVE_FWD = All slave side signals and master
// VALID and payload are registrated.
// 5 => SLAVE_RDY = All slave side signals and master
// READY are registrated.
// 6 => INPUTS = Slave and Master side inputs are
// registrated.
// 7 => ADDRESS = Optimized for address channel
parameter C_S_AXI_CTRL_ADDR_WIDTH = 32,
// Width of AXI-4-Lite address bus
parameter C_S_AXI_CTRL_DATA_WIDTH = 32,
// Width of AXI-4-Lite data buses
parameter C_S_AXI_BASEADDR = 32'h0000_0000,
// Base address of AXI4 Memory Mapped bus.
parameter C_ECC_ONOFF_RESET_VALUE = 1,
// Controls ECC on/off value at startup/reset
parameter C_ECC_CE_COUNTER_WIDTH = 8,
// The external memory to controller clock ratio.
//***************************************************************************
// Debug parameters
//***************************************************************************
parameter DEBUG_PORT = "OFF",
// # = "ON" Enable debug signals/controls.
// = "OFF" Disable debug signals/controls.
//***************************************************************************
// Temparature monitor parameter
//***************************************************************************
parameter TEMP_MON_CONTROL = "INTERNAL"
// # = "INTERNAL", "EXTERNAL"
// parameter RST_ACT_LOW = 1
// =1 for active low reset,
// =0 for active high.
)
(
// Inouts
inout [DQ_WIDTH-1:0] ddr2_dq,
inout [DQS_WIDTH-1:0] ddr2_dqs_n,
inout [DQS_WIDTH-1:0] ddr2_dqs_p,
// Outputs
output [ROW_WIDTH-1:0] ddr2_addr,
output [BANK_WIDTH-1:0] ddr2_ba,
output ddr2_ras_n,
output ddr2_cas_n,
output ddr2_we_n,
output [CK_WIDTH-1:0] ddr2_ck_p,
output [CK_WIDTH-1:0] ddr2_ck_n,
output [CKE_WIDTH-1:0] ddr2_cke,
output [(CS_WIDTH*nCS_PER_RANK)-1:0] ddr2_cs_n,
output [DM_WIDTH-1:0] ddr2_dm,
output [ODT_WIDTH-1:0] ddr2_odt,
// Inputs
// Single-ended system clock
input sys_clk_i,
// Single-ended iodelayctrl clk (reference clock)
input clk_ref_i,
// user interface signals
output ui_clk,
output ui_clk_sync_rst,
output mmcm_locked,
input aresetn,
output app_sr_active,
output app_ref_ack,
output app_zq_ack,
// Slave Interface Write Address Ports
input [C_S_AXI_ID_WIDTH-1:0] s_axi_awid,
input [C_S_AXI_ADDR_WIDTH-1:0] s_axi_awaddr,
input [7:0] s_axi_awlen,
input [2:0] s_axi_awsize,
input [1:0] s_axi_awburst,
input [0:0] s_axi_awlock,
input [3:0] s_axi_awcache,
input [2:0] s_axi_awprot,
input [3:0] s_axi_awqos,
input s_axi_awvalid,
output s_axi_awready,
// Slave Interface Write Data Ports
input [C_S_AXI_DATA_WIDTH-1:0] s_axi_wdata,
input [(C_S_AXI_DATA_WIDTH/8)-1:0] s_axi_wstrb,
input s_axi_wlast,
input s_axi_wvalid,
output s_axi_wready,
// Slave Interface Write Response Ports
input s_axi_bready,
output [C_S_AXI_ID_WIDTH-1:0] s_axi_bid,
output [1:0] s_axi_bresp,
output s_axi_bvalid,
// Slave Interface Read Address Ports
input [C_S_AXI_ID_WIDTH-1:0] s_axi_arid,
input [C_S_AXI_ADDR_WIDTH-1:0] s_axi_araddr,
input [7:0] s_axi_arlen,
input [2:0] s_axi_arsize,
input [1:0] s_axi_arburst,
input [0:0] s_axi_arlock,
input [3:0] s_axi_arcache,
input [2:0] s_axi_arprot,
input [3:0] s_axi_arqos,
input s_axi_arvalid,
output s_axi_arready,
// Slave Interface Read Data Ports
input s_axi_rready,
output [C_S_AXI_ID_WIDTH-1:0] s_axi_rid,
output [C_S_AXI_DATA_WIDTH-1:0] s_axi_rdata,
output [1:0] s_axi_rresp,
output s_axi_rlast,
output s_axi_rvalid,
output init_calib_complete,
// System reset - Default polarity of sys_rst pin is Active Low.
// System reset polarity will change based on the option
// selected in GUI.
input sys_rst
);
function integer clogb2 (input integer size);
begin
size = size - 1;
for (clogb2=1; size>1; clogb2=clogb2+1)
size = size >> 1;
end
endfunction // clogb2
localparam BM_CNT_WIDTH = clogb2(nBANK_MACHS);
localparam RANK_WIDTH = clogb2(RANKS);
localparam ECC_WIDTH = (ECC == "OFF")?
0 : (DATA_WIDTH <= 4)?
4 : (DATA_WIDTH <= 10)?
5 : (DATA_WIDTH <= 26)?
6 : (DATA_WIDTH <= 57)?
7 : (DATA_WIDTH <= 120)?
8 : (DATA_WIDTH <= 247)?
9 : 10;
localparam DATA_BUF_OFFSET_WIDTH = 1;
localparam MC_ERR_ADDR_WIDTH = ((CS_WIDTH == 1) ? 0 : RANK_WIDTH)
+ BANK_WIDTH + ROW_WIDTH + COL_WIDTH
+ DATA_BUF_OFFSET_WIDTH;
localparam APP_DATA_WIDTH = 2 * nCK_PER_CLK * PAYLOAD_WIDTH;
localparam APP_MASK_WIDTH = APP_DATA_WIDTH / 8;
localparam TEMP_MON_EN = (SIMULATION == "FALSE") ? "ON" : "OFF";
// Enable or disable the temp monitor module
localparam tTEMPSAMPLE = 10000000; // sample every 10 us
localparam XADC_CLK_PERIOD = 5000; // Use 200 MHz IODELAYCTRL clock
localparam TAPSPERKCLK = 56;
// Wire declarations
wire [BM_CNT_WIDTH-1:0] bank_mach_next;
wire clk;
wire [1:0] clk_ref;
wire [1:0] iodelay_ctrl_rdy;
wire clk_ref_in;
wire sys_rst_o;
wire clk_div2;
wire rst_div2;
wire freq_refclk ;
wire mem_refclk ;
wire pll_lock ;
wire sync_pulse;
wire mmcm_ps_clk;
wire poc_sample_pd;
wire psen;
wire psincdec;
wire psdone;
wire iddr_rst;
wire ref_dll_lock;
wire rst_phaser_ref;
wire pll_locked;
wire rst;
wire [(2*nCK_PER_CLK)-1:0] app_ecc_multiple_err;
wire [(2*nCK_PER_CLK)-1:0] app_ecc_single_err;
wire ddr2_reset_n;
wire ddr2_parity;
// AXI CTRL port
wire s_axi_ctrl_awvalid;
wire s_axi_ctrl_awready;
wire [C_S_AXI_CTRL_ADDR_WIDTH-1:0] s_axi_ctrl_awaddr;
// Slave Interface Write Data Ports
wire s_axi_ctrl_wvalid;
wire s_axi_ctrl_wready;
wire [C_S_AXI_CTRL_DATA_WIDTH-1:0] s_axi_ctrl_wdata;
// Slave Interface Write Response Ports
wire s_axi_ctrl_bvalid;
wire s_axi_ctrl_bready;
wire [1:0] s_axi_ctrl_bresp;
// Slave Interface Read Address Ports
wire s_axi_ctrl_arvalid;
wire s_axi_ctrl_arready;
wire [C_S_AXI_CTRL_ADDR_WIDTH-1:0] s_axi_ctrl_araddr;
// Slave Interface Read Data Ports
wire s_axi_ctrl_rvalid;
wire s_axi_ctrl_rready;
wire [C_S_AXI_CTRL_DATA_WIDTH-1:0] s_axi_ctrl_rdata;
wire [1:0] s_axi_ctrl_rresp;
// Interrupt output
wire interrupt;
wire sys_clk_p;
wire sys_clk_n;
wire mmcm_clk;
wire clk_ref_p;
wire clk_ref_n;
wire [11:0] device_temp;
wire [11:0] device_temp_i;
// Debug port signals
wire dbg_idel_down_all;
wire dbg_idel_down_cpt;
wire dbg_idel_up_all;
wire dbg_idel_up_cpt;
wire dbg_sel_all_idel_cpt;
wire [DQS_CNT_WIDTH-1:0] dbg_sel_idel_cpt;
wire dbg_sel_pi_incdec;
wire [DQS_CNT_WIDTH:0] dbg_byte_sel;
wire dbg_pi_f_inc;
wire dbg_pi_f_dec;
wire [5:0] dbg_pi_counter_read_val;
wire [8:0] dbg_po_counter_read_val;
wire [(6*DQS_WIDTH*RANKS)-1:0] dbg_cpt_tap_cnt;
wire [(5*DQS_WIDTH*RANKS)-1:0] dbg_dq_idelay_tap_cnt;
wire [255:0] dbg_calib_top;
wire [(6*DQS_WIDTH*RANKS)-1:0] dbg_cpt_first_edge_cnt;
wire [(6*DQS_WIDTH*RANKS)-1:0] dbg_cpt_second_edge_cnt;
wire [(6*RANKS)-1:0] dbg_rd_data_offset;
wire [255:0] dbg_phy_rdlvl;
wire [99:0] dbg_phy_wrcal;
wire [(6*DQS_WIDTH)-1:0] dbg_final_po_fine_tap_cnt;
wire [(3*DQS_WIDTH)-1:0] dbg_final_po_coarse_tap_cnt;
wire [255:0] dbg_phy_wrlvl;
wire [255:0] dbg_phy_init;
wire [255:0] dbg_prbs_rdlvl;
wire [255:0] dbg_dqs_found_cal;
wire dbg_pi_phaselock_start;
wire dbg_pi_phaselocked_done;
wire dbg_pi_phaselock_err;
wire dbg_pi_dqsfound_start;
wire dbg_pi_dqsfound_done;
wire dbg_pi_dqsfound_err;
wire dbg_wrcal_start;
wire dbg_wrcal_done;
wire dbg_wrcal_err;
wire [11:0] dbg_pi_dqs_found_lanes_phy4lanes;
wire [11:0] dbg_pi_phase_locked_phy4lanes;
wire dbg_oclkdelay_calib_start;
wire dbg_oclkdelay_calib_done;
wire [255:0] dbg_phy_oclkdelay_cal;
wire [(DRAM_WIDTH*16)-1:0] dbg_oclkdelay_rd_data;
wire [DQS_WIDTH-1:0] dbg_rd_data_edge_detect;
wire [(2*nCK_PER_CLK*DQ_WIDTH)-1:0] dbg_rddata;
wire dbg_rddata_valid;
wire [1:0] dbg_rdlvl_done;
wire [1:0] dbg_rdlvl_err;
wire [1:0] dbg_rdlvl_start;
wire [(6*DQS_WIDTH)-1:0] dbg_wrlvl_fine_tap_cnt;
wire [(3*DQS_WIDTH)-1:0] dbg_wrlvl_coarse_tap_cnt;
wire [5:0] dbg_tap_cnt_during_wrlvl;
wire dbg_wl_edge_detect_valid;
wire dbg_wrlvl_done;
wire dbg_wrlvl_err;
wire dbg_wrlvl_start;
reg [63:0] dbg_rddata_r;
reg dbg_rddata_valid_r;
wire [53:0] ocal_tap_cnt;
wire [4:0] dbg_dqs;
wire [8:0] dbg_bit;
wire [8:0] rd_data_edge_detect_r;
wire [53:0] wl_po_fine_cnt;
wire [26:0] wl_po_coarse_cnt;
wire [(6*RANKS)-1:0] dbg_calib_rd_data_offset_1;
wire [(6*RANKS)-1:0] dbg_calib_rd_data_offset_2;
wire [5:0] dbg_data_offset;
wire [5:0] dbg_data_offset_1;
wire [5:0] dbg_data_offset_2;
wire [390:0] ddr2_ila_wrpath_int;
wire [1023:0] ddr2_ila_rdpath_int;
wire [119:0] ddr2_ila_basic_int;
wire [(6*DQS_WIDTH*RANKS)-1:0] dbg_prbs_final_dqs_tap_cnt_r_int;
wire [(6*DQS_WIDTH*RANKS)-1:0] dbg_prbs_first_edge_taps_int;
wire [(6*DQS_WIDTH*RANKS)-1:0] dbg_prbs_second_edge_taps_int;
//***************************************************************************
assign ui_clk = clk;
assign ui_clk_sync_rst = rst;
assign sys_clk_p = 1'b0;
assign sys_clk_n = 1'b0;
assign clk_ref_p = 1'b0;
assign clk_ref_n = 1'b0;
generate
if (REFCLK_TYPE == "USE_SYSTEM_CLOCK")
assign clk_ref_in = mmcm_clk;
else
assign clk_ref_in = clk_ref_i;
endgenerate
mig_7series_v4_0_iodelay_ctrl #
(
.TCQ (TCQ),
.IODELAY_GRP0 (IODELAY_GRP0),
.REFCLK_TYPE (REFCLK_TYPE),
.SYSCLK_TYPE (SYSCLK_TYPE),
.SYS_RST_PORT (SYS_RST_PORT),
.RST_ACT_LOW (RST_ACT_LOW),
.DIFF_TERM_REFCLK (DIFF_TERM_REFCLK)
)
u_iodelay_ctrl
(
// Outputs
.iodelay_ctrl_rdy (iodelay_ctrl_rdy),
.sys_rst_o (sys_rst_o),
.clk_ref (clk_ref),
// Inputs
.clk_ref_p (clk_ref_p),
.clk_ref_n (clk_ref_n),
.clk_ref_i (clk_ref_in),
.sys_rst (sys_rst)
);
mig_7series_v4_0_clk_ibuf #
(
.SYSCLK_TYPE (SYSCLK_TYPE),
.DIFF_TERM_SYSCLK (DIFF_TERM_SYSCLK)
)
u_ddr2_clk_ibuf
(
.sys_clk_p (sys_clk_p),
.sys_clk_n (sys_clk_n),
.sys_clk_i (sys_clk_i),
.mmcm_clk (mmcm_clk)
);
// Temperature monitoring logic
generate
if (TEMP_MON_EN == "ON") begin: temp_mon_enabled
mig_7series_v4_0_tempmon #
(
.TCQ (TCQ),
.TEMP_MON_CONTROL (TEMP_MON_CONTROL),
.XADC_CLK_PERIOD (XADC_CLK_PERIOD),
.tTEMPSAMPLE (tTEMPSAMPLE)
)
u_tempmon
(
.clk (clk),
.xadc_clk (clk_ref[0]),
.rst (rst),
.device_temp_i (device_temp_i),
.device_temp (device_temp)
);
end else begin: temp_mon_disabled
assign device_temp = 'b0;
end
endgenerate
mig_7series_v4_0_infrastructure #
(
.TCQ (TCQ),
.nCK_PER_CLK (nCK_PER_CLK),
.CLKIN_PERIOD (CLKIN_PERIOD),
.SYSCLK_TYPE (SYSCLK_TYPE),
.CLKFBOUT_MULT (CLKFBOUT_MULT),
.DIVCLK_DIVIDE (DIVCLK_DIVIDE),
.CLKOUT0_PHASE (CLKOUT0_PHASE),
.CLKOUT0_DIVIDE (CLKOUT0_DIVIDE),
.CLKOUT1_DIVIDE (CLKOUT1_DIVIDE),
.CLKOUT2_DIVIDE (CLKOUT2_DIVIDE),
.CLKOUT3_DIVIDE (CLKOUT3_DIVIDE),
.MMCM_VCO (MMCM_VCO),
.MMCM_MULT_F (MMCM_MULT_F),
.MMCM_DIVCLK_DIVIDE (MMCM_DIVCLK_DIVIDE),
.RST_ACT_LOW (RST_ACT_LOW),
.tCK (tCK),
.MEM_TYPE (DRAM_TYPE)
)
u_ddr2_infrastructure
(
// Outputs
.rstdiv0 (rst),
.clk (clk),
.clk_div2 (clk_div2),
.rst_div2 (rst_div2),
.mem_refclk (mem_refclk),
.freq_refclk (freq_refclk),
.sync_pulse (sync_pulse),
.mmcm_ps_clk (mmcm_ps_clk),
.poc_sample_pd (poc_sample_pd),
.psdone (psdone),
.iddr_rst (iddr_rst),
// .auxout_clk (),
.ui_addn_clk_0 (),
.ui_addn_clk_1 (),
.ui_addn_clk_2 (),
.ui_addn_clk_3 (),
.ui_addn_clk_4 (),
.pll_locked (pll_locked),
.mmcm_locked (mmcm_locked),
.rst_phaser_ref (rst_phaser_ref),
// Inputs
.psen (psen),
.psincdec (psincdec),
.mmcm_clk (mmcm_clk),
.sys_rst (sys_rst_o),
.iodelay_ctrl_rdy (iodelay_ctrl_rdy),
.ref_dll_lock (ref_dll_lock)
);
mig_7series_v4_0_memc_ui_top_axi #
(
.TCQ (TCQ),
.ADDR_CMD_MODE (ADDR_CMD_MODE),
.AL (AL),
.PAYLOAD_WIDTH (PAYLOAD_WIDTH),
.BANK_WIDTH (BANK_WIDTH),
.BM_CNT_WIDTH (BM_CNT_WIDTH),
.BURST_MODE (BURST_MODE),
.BURST_TYPE (BURST_TYPE),
.CK_WIDTH (CK_WIDTH),
.COL_WIDTH (COL_WIDTH),
.CMD_PIPE_PLUS1 (CMD_PIPE_PLUS1),
.CS_WIDTH (CS_WIDTH),
.nCS_PER_RANK (nCS_PER_RANK),
.CKE_WIDTH (CKE_WIDTH),
.DATA_WIDTH (DATA_WIDTH),
.DATA_BUF_ADDR_WIDTH (DATA_BUF_ADDR_WIDTH),
.DM_WIDTH (DM_WIDTH),
.DQ_CNT_WIDTH (DQ_CNT_WIDTH),
.DQ_WIDTH (DQ_WIDTH),
.DQS_CNT_WIDTH (DQS_CNT_WIDTH),
.DQS_WIDTH (DQS_WIDTH),
.DRAM_TYPE (DRAM_TYPE),
.DRAM_WIDTH (DRAM_WIDTH),
.ECC (ECC),
.ECC_WIDTH (ECC_WIDTH),
.ECC_TEST (ECC_TEST),
.MC_ERR_ADDR_WIDTH (MC_ERR_ADDR_WIDTH),
.REFCLK_FREQ (REFCLK_FREQ),
.nAL (nAL),
.nBANK_MACHS (nBANK_MACHS),
.CKE_ODT_AUX (CKE_ODT_AUX),
.nCK_PER_CLK (nCK_PER_CLK),
.ORDERING (ORDERING),
.OUTPUT_DRV (OUTPUT_DRV),
.IBUF_LPWR_MODE (IBUF_LPWR_MODE),
.DATA_IO_IDLE_PWRDWN (DATA_IO_IDLE_PWRDWN),
.BANK_TYPE (BANK_TYPE),
.DATA_IO_PRIM_TYPE (DATA_IO_PRIM_TYPE),
.IODELAY_GRP0 (IODELAY_GRP0),
.REG_CTRL (REG_CTRL),
.RTT_NOM (RTT_NOM),
.CL (CL),
.tCK (tCK),
.tCKE (tCKE),
.tFAW (tFAW),
.tPRDI (tPRDI),
.tRAS (tRAS),
.tRCD (tRCD),
.tREFI (tREFI),
.tRFC (tRFC),
.tRP (tRP),
.tRRD (tRRD),
.tRTP (tRTP),
.tWTR (tWTR),
.tZQI (tZQI),
.tZQCS (tZQCS),
.USER_REFRESH (USER_REFRESH),
.TEMP_MON_EN (TEMP_MON_EN),
.WRLVL (WRLVL),
.DEBUG_PORT (DEBUG_PORT),
.CAL_WIDTH (CAL_WIDTH),
.RANK_WIDTH (RANK_WIDTH),
.RANKS (RANKS),
.ODT_WIDTH (ODT_WIDTH),
.ROW_WIDTH (ROW_WIDTH),
.ADDR_WIDTH (ADDR_WIDTH),
.APP_DATA_WIDTH (APP_DATA_WIDTH),
.APP_MASK_WIDTH (APP_MASK_WIDTH),
.SIM_BYPASS_INIT_CAL (SIM_BYPASS_INIT_CAL),
.BYTE_LANES_B0 (BYTE_LANES_B0),
.BYTE_LANES_B1 (BYTE_LANES_B1),
.BYTE_LANES_B2 (BYTE_LANES_B2),
.BYTE_LANES_B3 (BYTE_LANES_B3),
.BYTE_LANES_B4 (BYTE_LANES_B4),
.DATA_CTL_B0 (DATA_CTL_B0),
.DATA_CTL_B1 (DATA_CTL_B1),
.DATA_CTL_B2 (DATA_CTL_B2),
.DATA_CTL_B3 (DATA_CTL_B3),
.DATA_CTL_B4 (DATA_CTL_B4),
.PHY_0_BITLANES (PHY_0_BITLANES),
.PHY_1_BITLANES (PHY_1_BITLANES),
.PHY_2_BITLANES (PHY_2_BITLANES),
.CK_BYTE_MAP (CK_BYTE_MAP),
.ADDR_MAP (ADDR_MAP),
.BANK_MAP (BANK_MAP),
.CAS_MAP (CAS_MAP),
.CKE_ODT_BYTE_MAP (CKE_ODT_BYTE_MAP),
.CKE_MAP (CKE_MAP),
.ODT_MAP (ODT_MAP),
.CS_MAP (CS_MAP),
.PARITY_MAP (PARITY_MAP),
.RAS_MAP (RAS_MAP),
.WE_MAP (WE_MAP),
.DQS_BYTE_MAP (DQS_BYTE_MAP),
.DATA0_MAP (DATA0_MAP),
.DATA1_MAP (DATA1_MAP),
.DATA2_MAP (DATA2_MAP),
.DATA3_MAP (DATA3_MAP),
.DATA4_MAP (DATA4_MAP),
.DATA5_MAP (DATA5_MAP),
.DATA6_MAP (DATA6_MAP),
.DATA7_MAP (DATA7_MAP),
.DATA8_MAP (DATA8_MAP),
.DATA9_MAP (DATA9_MAP),
.DATA10_MAP (DATA10_MAP),
.DATA11_MAP (DATA11_MAP),
.DATA12_MAP (DATA12_MAP),
.DATA13_MAP (DATA13_MAP),
.DATA14_MAP (DATA14_MAP),
.DATA15_MAP (DATA15_MAP),
.DATA16_MAP (DATA16_MAP),
.DATA17_MAP (DATA17_MAP),
.MASK0_MAP (MASK0_MAP),
.MASK1_MAP (MASK1_MAP),
.CALIB_ROW_ADD (CALIB_ROW_ADD),
.CALIB_COL_ADD (CALIB_COL_ADD),
.CALIB_BA_ADD (CALIB_BA_ADD),
.IDELAY_ADJ ("OFF"),
.FINE_PER_BIT ("OFF"),
.CENTER_COMP_MODE ("OFF"),
.PI_VAL_ADJ ("OFF"),
.SLOT_0_CONFIG (SLOT_0_CONFIG),
.SLOT_1_CONFIG (SLOT_1_CONFIG),
.MEM_ADDR_ORDER (MEM_ADDR_ORDER),
.STARVE_LIMIT (STARVE_LIMIT),
.C_S_AXI_ID_WIDTH (C_S_AXI_ID_WIDTH),
.C_S_AXI_ADDR_WIDTH (C_S_AXI_ADDR_WIDTH),
.C_S_AXI_DATA_WIDTH (C_S_AXI_DATA_WIDTH),
.C_S_AXI_SUPPORTS_NARROW_BURST (C_S_AXI_SUPPORTS_NARROW_BURST),
.C_RD_WR_ARB_ALGORITHM (C_RD_WR_ARB_ALGORITHM),
.C_S_AXI_REG_EN0 (C_S_AXI_REG_EN0),
.C_S_AXI_REG_EN1 (C_S_AXI_REG_EN1),
.C_S_AXI_CTRL_ADDR_WIDTH (C_S_AXI_CTRL_ADDR_WIDTH),
.C_S_AXI_CTRL_DATA_WIDTH (C_S_AXI_CTRL_DATA_WIDTH),
.C_S_AXI_BASEADDR (C_S_AXI_BASEADDR),
.C_ECC_ONOFF_RESET_VALUE (C_ECC_ONOFF_RESET_VALUE),
.C_ECC_CE_COUNTER_WIDTH (C_ECC_CE_COUNTER_WIDTH),
.USE_CS_PORT (USE_CS_PORT),
.USE_DM_PORT (USE_DM_PORT),
.USE_ODT_PORT (USE_ODT_PORT),
.MASTER_PHY_CTL (PHY_CONTROL_MASTER_BANK),
.TAPSPERKCLK (TAPSPERKCLK),
.SKIP_CALIB ("FALSE"),
.FPGA_VOLT_TYPE ("N")
)
u_memc_ui_top_axi
(
.clk (clk),
.clk_div2 (clk_div2),
.rst_div2 (rst_div2),
.clk_ref (clk_ref),
.mem_refclk (mem_refclk), //memory clock
.freq_refclk (freq_refclk),
.pll_lock (pll_locked),
.sync_pulse (sync_pulse),
.mmcm_ps_clk (mmcm_ps_clk),
.poc_sample_pd (poc_sample_pd),
.psdone (psdone),
.iddr_rst (iddr_rst),
.psen (psen),
.psincdec (psincdec),
.rst (rst),
.rst_phaser_ref (rst_phaser_ref),
.ref_dll_lock (ref_dll_lock),
// Memory interface ports
.ddr_dq (ddr2_dq),
.ddr_dqs_n (ddr2_dqs_n),
.ddr_dqs (ddr2_dqs_p),
.ddr_addr (ddr2_addr),
.ddr_ba (ddr2_ba),
.ddr_cas_n (ddr2_cas_n),
.ddr_ck_n (ddr2_ck_n),
.ddr_ck (ddr2_ck_p),
.ddr_cke (ddr2_cke),
.ddr_cs_n (ddr2_cs_n),
.ddr_dm (ddr2_dm),
.ddr_odt (ddr2_odt),
.ddr_ras_n (ddr2_ras_n),
.ddr_reset_n (ddr2_reset_n),
.ddr_parity (ddr2_parity),
.ddr_we_n (ddr2_we_n),
.bank_mach_next (bank_mach_next),
// Application interface ports
.app_ecc_multiple_err_o (),
.app_ecc_single_err (),
.device_temp (device_temp),
.calib_tap_req (),
.calib_tap_load (1'b0),
.calib_tap_addr (7'b0),
.calib_tap_val (8'b0),
.calib_tap_load_done (1'b0),
// Debug logic ports
.dbg_idel_up_all (dbg_idel_up_all),
.dbg_idel_down_all (dbg_idel_down_all),
.dbg_idel_up_cpt (dbg_idel_up_cpt),
.dbg_idel_down_cpt (dbg_idel_down_cpt),
.dbg_sel_idel_cpt (dbg_sel_idel_cpt),
.dbg_sel_all_idel_cpt (dbg_sel_all_idel_cpt),
.dbg_sel_pi_incdec (dbg_sel_pi_incdec),
.dbg_sel_po_incdec (dbg_sel_po_incdec),
.dbg_byte_sel (dbg_byte_sel),
.dbg_pi_f_inc (dbg_pi_f_inc),
.dbg_pi_f_dec (dbg_pi_f_dec),
.dbg_po_f_inc (dbg_po_f_inc),
.dbg_po_f_stg23_sel (dbg_po_f_stg23_sel),
.dbg_po_f_dec (dbg_po_f_dec),
.dbg_cpt_tap_cnt (dbg_cpt_tap_cnt),
.dbg_dq_idelay_tap_cnt (dbg_dq_idelay_tap_cnt),
.dbg_calib_top (dbg_calib_top),
.dbg_cpt_first_edge_cnt (dbg_cpt_first_edge_cnt),
.dbg_cpt_second_edge_cnt (dbg_cpt_second_edge_cnt),
.dbg_rd_data_offset (dbg_rd_data_offset),
.dbg_phy_rdlvl (dbg_phy_rdlvl),
.dbg_phy_wrcal (dbg_phy_wrcal),
.dbg_final_po_fine_tap_cnt (dbg_final_po_fine_tap_cnt),
.dbg_final_po_coarse_tap_cnt (dbg_final_po_coarse_tap_cnt),
.dbg_rd_data_edge_detect (dbg_rd_data_edge_detect),
.dbg_rddata (dbg_rddata),
.dbg_rddata_valid (dbg_rddata_valid),
.dbg_rdlvl_done (dbg_rdlvl_done),
.dbg_rdlvl_err (dbg_rdlvl_err),
.dbg_rdlvl_start (dbg_rdlvl_start),
.dbg_wrlvl_fine_tap_cnt (dbg_wrlvl_fine_tap_cnt),
.dbg_wrlvl_coarse_tap_cnt (dbg_wrlvl_coarse_tap_cnt),
.dbg_tap_cnt_during_wrlvl (dbg_tap_cnt_during_wrlvl),
.dbg_wl_edge_detect_valid (dbg_wl_edge_detect_valid),
.dbg_wrlvl_done (dbg_wrlvl_done),
.dbg_wrlvl_err (dbg_wrlvl_err),
.dbg_wrlvl_start (dbg_wrlvl_start),
.dbg_phy_wrlvl (dbg_phy_wrlvl),
.dbg_phy_init (dbg_phy_init),
.dbg_prbs_rdlvl (dbg_prbs_rdlvl),
.dbg_pi_counter_read_val (dbg_pi_counter_read_val),
.dbg_po_counter_read_val (dbg_po_counter_read_val),
.dbg_prbs_final_dqs_tap_cnt_r (dbg_prbs_final_dqs_tap_cnt_r_int),
.dbg_prbs_first_edge_taps (dbg_prbs_first_edge_taps_int),
.dbg_prbs_second_edge_taps (dbg_prbs_second_edge_taps_int),
.dbg_pi_phaselock_start (dbg_pi_phaselock_start),
.dbg_pi_phaselocked_done (dbg_pi_phaselocked_done),
.dbg_pi_phaselock_err (dbg_pi_phaselock_err),
.dbg_pi_phase_locked_phy4lanes (dbg_pi_phase_locked_phy4lanes),
.dbg_pi_dqsfound_start (dbg_pi_dqsfound_start),
.dbg_pi_dqsfound_done (dbg_pi_dqsfound_done),
.dbg_pi_dqsfound_err (dbg_pi_dqsfound_err),
.dbg_pi_dqs_found_lanes_phy4lanes (dbg_pi_dqs_found_lanes_phy4lanes),
.dbg_calib_rd_data_offset_1 (dbg_calib_rd_data_offset_1),
.dbg_calib_rd_data_offset_2 (dbg_calib_rd_data_offset_2),
.dbg_data_offset (dbg_data_offset),
.dbg_data_offset_1 (dbg_data_offset_1),
.dbg_data_offset_2 (dbg_data_offset_2),
.dbg_wrcal_start (dbg_wrcal_start),
.dbg_wrcal_done (dbg_wrcal_done),
.dbg_wrcal_err (dbg_wrcal_err),
.dbg_phy_oclkdelay_cal (dbg_phy_oclkdelay_cal),
.dbg_oclkdelay_rd_data (dbg_oclkdelay_rd_data),
.dbg_oclkdelay_calib_start (dbg_oclkdelay_calib_start),
.dbg_oclkdelay_calib_done (dbg_oclkdelay_calib_done),
.dbg_dqs_found_cal (dbg_dqs_found_cal),
.aresetn (aresetn),
.app_sr_req (1'b0),
.app_sr_active (app_sr_active),
.app_ref_req (1'b0),
.app_ref_ack (app_ref_ack),
.app_zq_req (1'b0),
.app_zq_ack (app_zq_ack),
// Slave Interface Write Address Ports
.s_axi_awid (s_axi_awid),
.s_axi_awaddr (s_axi_awaddr),
.s_axi_awlen (s_axi_awlen),
.s_axi_awsize (s_axi_awsize),
.s_axi_awburst (s_axi_awburst),
.s_axi_awlock (s_axi_awlock),
.s_axi_awcache (s_axi_awcache),
.s_axi_awprot (s_axi_awprot),
.s_axi_awqos (s_axi_awqos),
.s_axi_awvalid (s_axi_awvalid),
.s_axi_awready (s_axi_awready),
// Slave Interface Write Data Ports
.s_axi_wdata (s_axi_wdata),
.s_axi_wstrb (s_axi_wstrb),
.s_axi_wlast (s_axi_wlast),
.s_axi_wvalid (s_axi_wvalid),
.s_axi_wready (s_axi_wready),
// Slave Interface Write Response Ports
.s_axi_bid (s_axi_bid),
.s_axi_bresp (s_axi_bresp),
.s_axi_bvalid (s_axi_bvalid),
.s_axi_bready (s_axi_bready),
// Slave Interface Read Address Ports
.s_axi_arid (s_axi_arid),
.s_axi_araddr (s_axi_araddr),
.s_axi_arlen (s_axi_arlen),
.s_axi_arsize (s_axi_arsize),
.s_axi_arburst (s_axi_arburst),
.s_axi_arlock (s_axi_arlock),
.s_axi_arcache (s_axi_arcache),
.s_axi_arprot (s_axi_arprot),
.s_axi_arqos (s_axi_arqos),
.s_axi_arvalid (s_axi_arvalid),
.s_axi_arready (s_axi_arready),
// Slave Interface Read Data Ports
.s_axi_rid (s_axi_rid),
.s_axi_rdata (s_axi_rdata),
.s_axi_rresp (s_axi_rresp),
.s_axi_rlast (s_axi_rlast),
.s_axi_rvalid (s_axi_rvalid),
.s_axi_rready (s_axi_rready),
// AXI CTRL port
.s_axi_ctrl_awvalid (s_axi_ctrl_awvalid),
.s_axi_ctrl_awready (s_axi_ctrl_awready),
.s_axi_ctrl_awaddr (s_axi_ctrl_awaddr),
// Slave Interface Write Data Ports
.s_axi_ctrl_wvalid (s_axi_ctrl_wvalid),
.s_axi_ctrl_wready (s_axi_ctrl_wready),
.s_axi_ctrl_wdata (s_axi_ctrl_wdata),
// Slave Interface Write Response Ports
.s_axi_ctrl_bvalid (s_axi_ctrl_bvalid),
.s_axi_ctrl_bready (s_axi_ctrl_bready),
.s_axi_ctrl_bresp (s_axi_ctrl_bresp),
// Slave Interface Read Address Ports
.s_axi_ctrl_arvalid (s_axi_ctrl_arvalid),
.s_axi_ctrl_arready (s_axi_ctrl_arready),
.s_axi_ctrl_araddr (s_axi_ctrl_araddr),
// Slave Interface Read Data Ports
.s_axi_ctrl_rvalid (s_axi_ctrl_rvalid),
.s_axi_ctrl_rready (s_axi_ctrl_rready),
.s_axi_ctrl_rdata (s_axi_ctrl_rdata),
.s_axi_ctrl_rresp (s_axi_ctrl_rresp),
// Interrupt output
.interrupt (interrupt),
.init_calib_complete (init_calib_complete),
.dbg_poc (dbg_poc)
);
//*********************************************************************
// Resetting all RTL debug inputs as the debug ports are not enabled
//*********************************************************************
assign dbg_idel_down_all = 1'b0;
assign dbg_idel_down_cpt = 1'b0;
assign dbg_idel_up_all = 1'b0;
assign dbg_idel_up_cpt = 1'b0;
assign dbg_sel_all_idel_cpt = 1'b0;
assign dbg_sel_idel_cpt = 'b0;
assign dbg_byte_sel = 'd0;
assign dbg_sel_pi_incdec = 1'b0;
assign dbg_pi_f_inc = 1'b0;
assign dbg_pi_f_dec = 1'b0;
assign dbg_po_f_inc = 'b0;
assign dbg_po_f_dec = 'b0;
assign dbg_po_f_stg23_sel = 'b0;
assign dbg_sel_po_incdec = 'b0;
endmodule
|
/**
* Copyright 2020 The SkyWater PDK Authors
*
* Licensed under the Apache License, Version 2.0 (the "License");
* you may not use this file except in compliance with the License.
* You may obtain a copy of the License at
*
* https://www.apache.org/licenses/LICENSE-2.0
*
* Unless required by applicable law or agreed to in writing, software
* distributed under the License is distributed on an "AS IS" BASIS,
* WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
* See the License for the specific language governing permissions and
* limitations under the License.
*
* SPDX-License-Identifier: Apache-2.0
*/
`ifndef SKY130_FD_SC_MS__SDFRTN_TB_V
`define SKY130_FD_SC_MS__SDFRTN_TB_V
/**
* sdfrtn: Scan delay flop, inverted reset, inverted clock,
* single output.
*
* Autogenerated test bench.
*
* WARNING: This file is autogenerated, do not modify directly!
*/
`timescale 1ns / 1ps
`default_nettype none
`include "sky130_fd_sc_ms__sdfrtn.v"
module top();
// Inputs are registered
reg D;
reg SCD;
reg SCE;
reg RESET_B;
reg VPWR;
reg VGND;
reg VPB;
reg VNB;
// Outputs are wires
wire Q;
initial
begin
// Initial state is x for all inputs.
D = 1'bX;
RESET_B = 1'bX;
SCD = 1'bX;
SCE = 1'bX;
VGND = 1'bX;
VNB = 1'bX;
VPB = 1'bX;
VPWR = 1'bX;
#20 D = 1'b0;
#40 RESET_B = 1'b0;
#60 SCD = 1'b0;
#80 SCE = 1'b0;
#100 VGND = 1'b0;
#120 VNB = 1'b0;
#140 VPB = 1'b0;
#160 VPWR = 1'b0;
#180 D = 1'b1;
#200 RESET_B = 1'b1;
#220 SCD = 1'b1;
#240 SCE = 1'b1;
#260 VGND = 1'b1;
#280 VNB = 1'b1;
#300 VPB = 1'b1;
#320 VPWR = 1'b1;
#340 D = 1'b0;
#360 RESET_B = 1'b0;
#380 SCD = 1'b0;
#400 SCE = 1'b0;
#420 VGND = 1'b0;
#440 VNB = 1'b0;
#460 VPB = 1'b0;
#480 VPWR = 1'b0;
#500 VPWR = 1'b1;
#520 VPB = 1'b1;
#540 VNB = 1'b1;
#560 VGND = 1'b1;
#580 SCE = 1'b1;
#600 SCD = 1'b1;
#620 RESET_B = 1'b1;
#640 D = 1'b1;
#660 VPWR = 1'bx;
#680 VPB = 1'bx;
#700 VNB = 1'bx;
#720 VGND = 1'bx;
#740 SCE = 1'bx;
#760 SCD = 1'bx;
#780 RESET_B = 1'bx;
#800 D = 1'bx;
end
// Create a clock
reg CLK_N;
initial
begin
CLK_N = 1'b0;
end
always
begin
#5 CLK_N = ~CLK_N;
end
sky130_fd_sc_ms__sdfrtn dut (.D(D), .SCD(SCD), .SCE(SCE), .RESET_B(RESET_B), .VPWR(VPWR), .VGND(VGND), .VPB(VPB), .VNB(VNB), .Q(Q), .CLK_N(CLK_N));
endmodule
`default_nettype wire
`endif // SKY130_FD_SC_MS__SDFRTN_TB_V
|
//-----------------------------------------------------------------------------
//
// (c) Copyright 2009-2011 Xilinx, Inc. All rights reserved.
//
// This file contains confidential and proprietary information
// of Xilinx, Inc. and is protected under U.S. and
// international copyright and other intellectual property
// laws.
//
// DISCLAIMER
// This disclaimer is not a license and does not grant any
// rights to the materials distributed herewith. Except as
// otherwise provided in a valid license issued to you by
// Xilinx, and to the maximum extent permitted by applicable
// law: (1) THESE MATERIALS ARE MADE AVAILABLE "AS IS" AND
// WITH ALL FAULTS, AND XILINX HEREBY DISCLAIMS ALL WARRANTIES
// AND CONDITIONS, EXPRESS, IMPLIED, OR STATUTORY, INCLUDING
// BUT NOT LIMITED TO WARRANTIES OF MERCHANTABILITY, NON-
// INFRINGEMENT, OR FITNESS FOR ANY PARTICULAR PURPOSE; and
// (2) Xilinx shall not be liable (whether in contract or tort,
// including negligence, or under any other theory of
// liability) for any loss or damage of any kind or nature
// related to, arising under or in connection with these
// materials, including for any direct, or any indirect,
// special, incidental, or consequential loss or damage
// (including loss of data, profits, goodwill, or any type of
// loss or damage suffered as a result of any action brought
// by a third party) even if such damage or loss was
// reasonably foreseeable or Xilinx had been advised of the
// possibility of the same.
//
// CRITICAL APPLICATIONS
// Xilinx products are not designed or intended to be fail-
// safe, or for use in any application requiring fail-safe
// performance, such as life-support or safety devices or
// systems, Class III medical devices, nuclear facilities,
// applications related to the deployment of airbags, or any
// other applications that could lead to death, personal
// injury, or severe property or environmental damage
// (individually and collectively, "Critical
// Applications"). Customer assumes the sole risk and
// liability of any use of Xilinx products in Critical
// Applications, subject only to applicable laws and
// regulations governing limitations on product liability.
//
// THIS COPYRIGHT NOTICE AND DISCLAIMER MUST BE RETAINED AS
// PART OF THIS FILE AT ALL TIMES.
//
//-----------------------------------------------------------------------------
// Project : Virtex-6 Integrated Block for PCI Express
// File : PIO.v
// Version : 2.3
//
// Description: Programmed I/O module. Design implements 8 KBytes of programmable
//-- memory space. Host processor can access this memory space using
//-- Memory Read 32 and Memory Write 32 TLPs. Design accepts
//-- 1 Double Word (DW) payload length on Memory Write 32 TLP and
//-- responds to 1 DW length Memory Read 32 TLPs with a Completion
//-- with Data TLP (1DW payload).
//--
//-- The module designed to operate with 32 bit and 64 bit interfaces.
//--
//--------------------------------------------------------------------------------
`timescale 1ns/1ns
module PIO #(
parameter C_DATA_WIDTH = 64, // RX/TX interface data width
// Do not override parameters below this line
parameter STRB_WIDTH = C_DATA_WIDTH / 8 // TSTRB width
)(
input user_clk,
input user_reset,
input user_lnk_up,
// AXIS
input s_axis_tx_tready,
output [C_DATA_WIDTH-1:0] s_axis_tx_tdata,
output [STRB_WIDTH-1:0] s_axis_tx_tstrb,
output s_axis_tx_tlast,
output s_axis_tx_tvalid,
output tx_src_dsc,
input [C_DATA_WIDTH-1:0] m_axis_rx_tdata,
input [STRB_WIDTH-1:0] m_axis_rx_tstrb,
input m_axis_rx_tlast,
input m_axis_rx_tvalid,
output m_axis_rx_tready,
input [21:0] m_axis_rx_tuser,
input cfg_to_turnoff,
output cfg_turnoff_ok,
input [15:0] cfg_completer_id,
input cfg_bus_mstr_enable
); // synthesis syn_hier = "hard"
// Local wires
wire req_compl;
wire compl_done;
wire pio_reset_n = user_lnk_up && !user_reset;
//
// PIO instance
//
PIO_EP #(
.C_DATA_WIDTH( C_DATA_WIDTH ),
.STRB_WIDTH( STRB_WIDTH )
) PIO_EP (
.clk( user_clk ), // I
.rst_n( pio_reset_n ), // I
.s_axis_tx_tready( s_axis_tx_tready ), // I
.s_axis_tx_tdata( s_axis_tx_tdata ), // O
.s_axis_tx_tstrb( s_axis_tx_tstrb ), // O
.s_axis_tx_tlast( s_axis_tx_tlast ), // O
.s_axis_tx_tvalid( s_axis_tx_tvalid ), // O
.tx_src_dsc( tx_src_dsc ), // O
.m_axis_rx_tdata( m_axis_rx_tdata ), // I
.m_axis_rx_tstrb( m_axis_rx_tstrb ), // I
.m_axis_rx_tlast( m_axis_rx_tlast ), // I
.m_axis_rx_tvalid( m_axis_rx_tvalid ), // I
.m_axis_rx_tready( m_axis_rx_tready ), // O
.m_axis_rx_tuser ( m_axis_rx_tuser ), // I
.req_compl_o(req_compl), // O
.compl_done_o(compl_done), // O
.cfg_completer_id ( cfg_completer_id ), // I [15:0]
.cfg_bus_mstr_enable ( cfg_bus_mstr_enable ) // I
);
//
// Turn-Off controller
//
PIO_TO_CTRL PIO_TO (
.clk( user_clk ), // I
.rst_n( pio_reset_n ), // I
.req_compl_i( req_compl ), // I
.compl_done_i( compl_done ), // I
.cfg_to_turnoff( cfg_to_turnoff ), // I
.cfg_turnoff_ok( cfg_turnoff_ok ) // O
);
endmodule // PIO
|
//Legal Notice: (C)2015 Altera Corporation. All rights reserved. Your
//use of Altera Corporation's design tools, logic functions and other
//software and tools, and its AMPP partner logic functions, and any
//output files any of the foregoing (including device programming or
//simulation files), and any associated documentation or information are
//expressly subject to the terms and conditions of the Altera Program
//License Subscription Agreement or other applicable license agreement,
//including, without limitation, that your use is for the sole purpose
//of programming logic devices manufactured by Altera and sold by Altera
//or its authorized distributors. Please refer to the applicable
//agreement for further details.
// synthesis translate_off
`timescale 1ns / 1ps
// synthesis translate_on
// turn off superfluous verilog processor warnings
// altera message_level Level1
// altera message_off 10034 10035 10036 10037 10230 10240 10030
module wasca_nios2_gen2_0_cpu_register_bank_a_module (
// inputs:
clock,
data,
rdaddress,
wraddress,
wren,
// outputs:
q
)
;
parameter lpm_file = "UNUSED";
output [ 31: 0] q;
input clock;
input [ 31: 0] data;
input [ 4: 0] rdaddress;
input [ 4: 0] wraddress;
input wren;
wire [ 31: 0] q;
wire [ 31: 0] ram_data;
wire [ 31: 0] ram_q;
assign q = ram_q;
assign ram_data = data;
altsyncram the_altsyncram
(
.address_a (wraddress),
.address_b (rdaddress),
.clock0 (clock),
.data_a (ram_data),
.q_b (ram_q),
.wren_a (wren)
);
defparam the_altsyncram.address_reg_b = "CLOCK0",
the_altsyncram.init_file = lpm_file,
the_altsyncram.maximum_depth = 0,
the_altsyncram.numwords_a = 32,
the_altsyncram.numwords_b = 32,
the_altsyncram.operation_mode = "DUAL_PORT",
the_altsyncram.outdata_reg_b = "UNREGISTERED",
the_altsyncram.ram_block_type = "AUTO",
the_altsyncram.rdcontrol_reg_b = "CLOCK0",
the_altsyncram.read_during_write_mode_mixed_ports = "DONT_CARE",
the_altsyncram.width_a = 32,
the_altsyncram.width_b = 32,
the_altsyncram.widthad_a = 5,
the_altsyncram.widthad_b = 5;
endmodule
// synthesis translate_off
`timescale 1ns / 1ps
// synthesis translate_on
// turn off superfluous verilog processor warnings
// altera message_level Level1
// altera message_off 10034 10035 10036 10037 10230 10240 10030
module wasca_nios2_gen2_0_cpu_register_bank_b_module (
// inputs:
clock,
data,
rdaddress,
wraddress,
wren,
// outputs:
q
)
;
parameter lpm_file = "UNUSED";
output [ 31: 0] q;
input clock;
input [ 31: 0] data;
input [ 4: 0] rdaddress;
input [ 4: 0] wraddress;
input wren;
wire [ 31: 0] q;
wire [ 31: 0] ram_data;
wire [ 31: 0] ram_q;
assign q = ram_q;
assign ram_data = data;
altsyncram the_altsyncram
(
.address_a (wraddress),
.address_b (rdaddress),
.clock0 (clock),
.data_a (ram_data),
.q_b (ram_q),
.wren_a (wren)
);
defparam the_altsyncram.address_reg_b = "CLOCK0",
the_altsyncram.init_file = lpm_file,
the_altsyncram.maximum_depth = 0,
the_altsyncram.numwords_a = 32,
the_altsyncram.numwords_b = 32,
the_altsyncram.operation_mode = "DUAL_PORT",
the_altsyncram.outdata_reg_b = "UNREGISTERED",
the_altsyncram.ram_block_type = "AUTO",
the_altsyncram.rdcontrol_reg_b = "CLOCK0",
the_altsyncram.read_during_write_mode_mixed_ports = "DONT_CARE",
the_altsyncram.width_a = 32,
the_altsyncram.width_b = 32,
the_altsyncram.widthad_a = 5,
the_altsyncram.widthad_b = 5;
endmodule
// synthesis translate_off
`timescale 1ns / 1ps
// synthesis translate_on
// turn off superfluous verilog processor warnings
// altera message_level Level1
// altera message_off 10034 10035 10036 10037 10230 10240 10030
module wasca_nios2_gen2_0_cpu_nios2_oci_debug (
// inputs:
clk,
dbrk_break,
debugreq,
hbreak_enabled,
jdo,
jrst_n,
ocireg_ers,
ocireg_mrs,
reset,
st_ready_test_idle,
take_action_ocimem_a,
take_action_ocireg,
xbrk_break,
// outputs:
debugack,
monitor_error,
monitor_go,
monitor_ready,
oci_hbreak_req,
resetlatch,
resetrequest
)
;
output debugack;
output monitor_error;
output monitor_go;
output monitor_ready;
output oci_hbreak_req;
output resetlatch;
output resetrequest;
input clk;
input dbrk_break;
input debugreq;
input hbreak_enabled;
input [ 37: 0] jdo;
input jrst_n;
input ocireg_ers;
input ocireg_mrs;
input reset;
input st_ready_test_idle;
input take_action_ocimem_a;
input take_action_ocireg;
input xbrk_break;
reg break_on_reset /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=\"D101,R101\"" */;
wire debugack;
reg jtag_break /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=\"D101,R101\"" */;
reg monitor_error /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=D101" */;
reg monitor_go /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=D101" */;
reg monitor_ready /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=D101" */;
wire oci_hbreak_req;
wire reset_sync;
reg resetlatch /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=\"D101,R101\"" */;
reg resetrequest /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=\"D101,R101\"" */;
wire unxcomplemented_resetxx0;
assign unxcomplemented_resetxx0 = jrst_n;
altera_std_synchronizer the_altera_std_synchronizer
(
.clk (clk),
.din (reset),
.dout (reset_sync),
.reset_n (unxcomplemented_resetxx0)
);
defparam the_altera_std_synchronizer.depth = 2;
always @(posedge clk or negedge jrst_n)
begin
if (jrst_n == 0)
begin
resetrequest <= 1'b0;
break_on_reset <= 1'b0;
jtag_break <= 1'b0;
end
else if (take_action_ocimem_a)
begin
resetrequest <= jdo[22];
jtag_break <= jdo[21] ? 1
: jdo[20] ? 0
: jtag_break;
break_on_reset <= jdo[19] ? 1
: jdo[18] ? 0
: break_on_reset;
resetlatch <= jdo[24] ? 0 : resetlatch;
end
else if (reset_sync)
begin
jtag_break <= break_on_reset;
resetlatch <= 1;
end
else if (debugreq & ~debugack & break_on_reset)
jtag_break <= 1'b1;
end
always @(posedge clk or negedge jrst_n)
begin
if (jrst_n == 0)
begin
monitor_ready <= 1'b0;
monitor_error <= 1'b0;
monitor_go <= 1'b0;
end
else
begin
if (take_action_ocimem_a && jdo[25])
monitor_ready <= 1'b0;
else if (take_action_ocireg && ocireg_mrs)
monitor_ready <= 1'b1;
if (take_action_ocimem_a && jdo[25])
monitor_error <= 1'b0;
else if (take_action_ocireg && ocireg_ers)
monitor_error <= 1'b1;
if (take_action_ocimem_a && jdo[23])
monitor_go <= 1'b1;
else if (st_ready_test_idle)
monitor_go <= 1'b0;
end
end
assign oci_hbreak_req = jtag_break | dbrk_break | xbrk_break | debugreq;
assign debugack = ~hbreak_enabled;
endmodule
// synthesis translate_off
`timescale 1ns / 1ps
// synthesis translate_on
// turn off superfluous verilog processor warnings
// altera message_level Level1
// altera message_off 10034 10035 10036 10037 10230 10240 10030
module wasca_nios2_gen2_0_cpu_nios2_oci_break (
// inputs:
clk,
dbrk_break,
dbrk_goto0,
dbrk_goto1,
jdo,
jrst_n,
take_action_break_a,
take_action_break_b,
take_action_break_c,
take_no_action_break_a,
take_no_action_break_b,
take_no_action_break_c,
xbrk_goto0,
xbrk_goto1,
// outputs:
break_readreg,
dbrk_hit0_latch,
dbrk_hit1_latch,
dbrk_hit2_latch,
dbrk_hit3_latch,
trigbrktype,
trigger_state_0,
trigger_state_1,
xbrk_ctrl0,
xbrk_ctrl1,
xbrk_ctrl2,
xbrk_ctrl3
)
;
output [ 31: 0] break_readreg;
output dbrk_hit0_latch;
output dbrk_hit1_latch;
output dbrk_hit2_latch;
output dbrk_hit3_latch;
output trigbrktype;
output trigger_state_0;
output trigger_state_1;
output [ 7: 0] xbrk_ctrl0;
output [ 7: 0] xbrk_ctrl1;
output [ 7: 0] xbrk_ctrl2;
output [ 7: 0] xbrk_ctrl3;
input clk;
input dbrk_break;
input dbrk_goto0;
input dbrk_goto1;
input [ 37: 0] jdo;
input jrst_n;
input take_action_break_a;
input take_action_break_b;
input take_action_break_c;
input take_no_action_break_a;
input take_no_action_break_b;
input take_no_action_break_c;
input xbrk_goto0;
input xbrk_goto1;
wire [ 3: 0] break_a_wpr;
wire [ 1: 0] break_a_wpr_high_bits;
wire [ 1: 0] break_a_wpr_low_bits;
wire [ 1: 0] break_b_rr;
wire [ 1: 0] break_c_rr;
reg [ 31: 0] break_readreg /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=\"D101,R101\"" */;
wire dbrk0_high_value;
wire dbrk0_low_value;
wire dbrk1_high_value;
wire dbrk1_low_value;
wire dbrk2_high_value;
wire dbrk2_low_value;
wire dbrk3_high_value;
wire dbrk3_low_value;
wire dbrk_hit0_latch;
wire dbrk_hit1_latch;
wire dbrk_hit2_latch;
wire dbrk_hit3_latch;
wire take_action_any_break;
reg trigbrktype /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=\"D101,R101\"" */;
reg trigger_state;
wire trigger_state_0;
wire trigger_state_1;
wire [ 31: 0] xbrk0_value;
wire [ 31: 0] xbrk1_value;
wire [ 31: 0] xbrk2_value;
wire [ 31: 0] xbrk3_value;
reg [ 7: 0] xbrk_ctrl0 /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=\"D101,R101\"" */;
reg [ 7: 0] xbrk_ctrl1 /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=\"D101,R101\"" */;
reg [ 7: 0] xbrk_ctrl2 /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=\"D101,R101\"" */;
reg [ 7: 0] xbrk_ctrl3 /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=\"D101,R101\"" */;
assign break_a_wpr = jdo[35 : 32];
assign break_a_wpr_high_bits = break_a_wpr[3 : 2];
assign break_a_wpr_low_bits = break_a_wpr[1 : 0];
assign break_b_rr = jdo[33 : 32];
assign break_c_rr = jdo[33 : 32];
assign take_action_any_break = take_action_break_a | take_action_break_b | take_action_break_c;
always @(posedge clk or negedge jrst_n)
begin
if (jrst_n == 0)
begin
xbrk_ctrl0 <= 0;
xbrk_ctrl1 <= 0;
xbrk_ctrl2 <= 0;
xbrk_ctrl3 <= 0;
trigbrktype <= 0;
end
else
begin
if (take_action_any_break)
trigbrktype <= 0;
else if (dbrk_break)
trigbrktype <= 1;
if (take_action_break_b)
begin
if ((break_b_rr == 2'b00) && (0 >= 1))
begin
xbrk_ctrl0[0] <= jdo[27];
xbrk_ctrl0[1] <= jdo[28];
xbrk_ctrl0[2] <= jdo[29];
xbrk_ctrl0[3] <= jdo[30];
xbrk_ctrl0[4] <= jdo[21];
xbrk_ctrl0[5] <= jdo[20];
xbrk_ctrl0[6] <= jdo[19];
xbrk_ctrl0[7] <= jdo[18];
end
if ((break_b_rr == 2'b01) && (0 >= 2))
begin
xbrk_ctrl1[0] <= jdo[27];
xbrk_ctrl1[1] <= jdo[28];
xbrk_ctrl1[2] <= jdo[29];
xbrk_ctrl1[3] <= jdo[30];
xbrk_ctrl1[4] <= jdo[21];
xbrk_ctrl1[5] <= jdo[20];
xbrk_ctrl1[6] <= jdo[19];
xbrk_ctrl1[7] <= jdo[18];
end
if ((break_b_rr == 2'b10) && (0 >= 3))
begin
xbrk_ctrl2[0] <= jdo[27];
xbrk_ctrl2[1] <= jdo[28];
xbrk_ctrl2[2] <= jdo[29];
xbrk_ctrl2[3] <= jdo[30];
xbrk_ctrl2[4] <= jdo[21];
xbrk_ctrl2[5] <= jdo[20];
xbrk_ctrl2[6] <= jdo[19];
xbrk_ctrl2[7] <= jdo[18];
end
if ((break_b_rr == 2'b11) && (0 >= 4))
begin
xbrk_ctrl3[0] <= jdo[27];
xbrk_ctrl3[1] <= jdo[28];
xbrk_ctrl3[2] <= jdo[29];
xbrk_ctrl3[3] <= jdo[30];
xbrk_ctrl3[4] <= jdo[21];
xbrk_ctrl3[5] <= jdo[20];
xbrk_ctrl3[6] <= jdo[19];
xbrk_ctrl3[7] <= jdo[18];
end
end
end
end
assign dbrk_hit0_latch = 1'b0;
assign dbrk0_low_value = 0;
assign dbrk0_high_value = 0;
assign dbrk_hit1_latch = 1'b0;
assign dbrk1_low_value = 0;
assign dbrk1_high_value = 0;
assign dbrk_hit2_latch = 1'b0;
assign dbrk2_low_value = 0;
assign dbrk2_high_value = 0;
assign dbrk_hit3_latch = 1'b0;
assign dbrk3_low_value = 0;
assign dbrk3_high_value = 0;
assign xbrk0_value = 32'b0;
assign xbrk1_value = 32'b0;
assign xbrk2_value = 32'b0;
assign xbrk3_value = 32'b0;
always @(posedge clk or negedge jrst_n)
begin
if (jrst_n == 0)
break_readreg <= 32'b0;
else if (take_action_any_break)
break_readreg <= jdo[31 : 0];
else if (take_no_action_break_a)
case (break_a_wpr_high_bits)
2'd0: begin
case (break_a_wpr_low_bits) // synthesis full_case
2'd0: begin
break_readreg <= xbrk0_value;
end // 2'd0
2'd1: begin
break_readreg <= xbrk1_value;
end // 2'd1
2'd2: begin
break_readreg <= xbrk2_value;
end // 2'd2
2'd3: begin
break_readreg <= xbrk3_value;
end // 2'd3
endcase // break_a_wpr_low_bits
end // 2'd0
2'd1: begin
break_readreg <= 32'b0;
end // 2'd1
2'd2: begin
case (break_a_wpr_low_bits) // synthesis full_case
2'd0: begin
break_readreg <= dbrk0_low_value;
end // 2'd0
2'd1: begin
break_readreg <= dbrk1_low_value;
end // 2'd1
2'd2: begin
break_readreg <= dbrk2_low_value;
end // 2'd2
2'd3: begin
break_readreg <= dbrk3_low_value;
end // 2'd3
endcase // break_a_wpr_low_bits
end // 2'd2
2'd3: begin
case (break_a_wpr_low_bits) // synthesis full_case
2'd0: begin
break_readreg <= dbrk0_high_value;
end // 2'd0
2'd1: begin
break_readreg <= dbrk1_high_value;
end // 2'd1
2'd2: begin
break_readreg <= dbrk2_high_value;
end // 2'd2
2'd3: begin
break_readreg <= dbrk3_high_value;
end // 2'd3
endcase // break_a_wpr_low_bits
end // 2'd3
endcase // break_a_wpr_high_bits
else if (take_no_action_break_b)
break_readreg <= jdo[31 : 0];
else if (take_no_action_break_c)
break_readreg <= jdo[31 : 0];
end
always @(posedge clk or negedge jrst_n)
begin
if (jrst_n == 0)
trigger_state <= 0;
else if (trigger_state_1 & (xbrk_goto0 | dbrk_goto0))
trigger_state <= 0;
else if (trigger_state_0 & (xbrk_goto1 | dbrk_goto1))
trigger_state <= -1;
end
assign trigger_state_0 = ~trigger_state;
assign trigger_state_1 = trigger_state;
endmodule
// synthesis translate_off
`timescale 1ns / 1ps
// synthesis translate_on
// turn off superfluous verilog processor warnings
// altera message_level Level1
// altera message_off 10034 10035 10036 10037 10230 10240 10030
module wasca_nios2_gen2_0_cpu_nios2_oci_xbrk (
// inputs:
D_valid,
E_valid,
F_pc,
clk,
reset_n,
trigger_state_0,
trigger_state_1,
xbrk_ctrl0,
xbrk_ctrl1,
xbrk_ctrl2,
xbrk_ctrl3,
// outputs:
xbrk_break,
xbrk_goto0,
xbrk_goto1,
xbrk_traceoff,
xbrk_traceon,
xbrk_trigout
)
;
output xbrk_break;
output xbrk_goto0;
output xbrk_goto1;
output xbrk_traceoff;
output xbrk_traceon;
output xbrk_trigout;
input D_valid;
input E_valid;
input [ 24: 0] F_pc;
input clk;
input reset_n;
input trigger_state_0;
input trigger_state_1;
input [ 7: 0] xbrk_ctrl0;
input [ 7: 0] xbrk_ctrl1;
input [ 7: 0] xbrk_ctrl2;
input [ 7: 0] xbrk_ctrl3;
wire D_cpu_addr_en;
wire E_cpu_addr_en;
reg E_xbrk_goto0;
reg E_xbrk_goto1;
reg E_xbrk_traceoff;
reg E_xbrk_traceon;
reg E_xbrk_trigout;
wire [ 26: 0] cpu_i_address;
wire xbrk0_armed;
wire xbrk0_break_hit;
wire xbrk0_goto0_hit;
wire xbrk0_goto1_hit;
wire xbrk0_toff_hit;
wire xbrk0_ton_hit;
wire xbrk0_tout_hit;
wire xbrk1_armed;
wire xbrk1_break_hit;
wire xbrk1_goto0_hit;
wire xbrk1_goto1_hit;
wire xbrk1_toff_hit;
wire xbrk1_ton_hit;
wire xbrk1_tout_hit;
wire xbrk2_armed;
wire xbrk2_break_hit;
wire xbrk2_goto0_hit;
wire xbrk2_goto1_hit;
wire xbrk2_toff_hit;
wire xbrk2_ton_hit;
wire xbrk2_tout_hit;
wire xbrk3_armed;
wire xbrk3_break_hit;
wire xbrk3_goto0_hit;
wire xbrk3_goto1_hit;
wire xbrk3_toff_hit;
wire xbrk3_ton_hit;
wire xbrk3_tout_hit;
reg xbrk_break;
wire xbrk_break_hit;
wire xbrk_goto0;
wire xbrk_goto0_hit;
wire xbrk_goto1;
wire xbrk_goto1_hit;
wire xbrk_toff_hit;
wire xbrk_ton_hit;
wire xbrk_tout_hit;
wire xbrk_traceoff;
wire xbrk_traceon;
wire xbrk_trigout;
assign cpu_i_address = {F_pc, 2'b00};
assign D_cpu_addr_en = D_valid;
assign E_cpu_addr_en = E_valid;
assign xbrk0_break_hit = 0;
assign xbrk0_ton_hit = 0;
assign xbrk0_toff_hit = 0;
assign xbrk0_tout_hit = 0;
assign xbrk0_goto0_hit = 0;
assign xbrk0_goto1_hit = 0;
assign xbrk1_break_hit = 0;
assign xbrk1_ton_hit = 0;
assign xbrk1_toff_hit = 0;
assign xbrk1_tout_hit = 0;
assign xbrk1_goto0_hit = 0;
assign xbrk1_goto1_hit = 0;
assign xbrk2_break_hit = 0;
assign xbrk2_ton_hit = 0;
assign xbrk2_toff_hit = 0;
assign xbrk2_tout_hit = 0;
assign xbrk2_goto0_hit = 0;
assign xbrk2_goto1_hit = 0;
assign xbrk3_break_hit = 0;
assign xbrk3_ton_hit = 0;
assign xbrk3_toff_hit = 0;
assign xbrk3_tout_hit = 0;
assign xbrk3_goto0_hit = 0;
assign xbrk3_goto1_hit = 0;
assign xbrk_break_hit = (xbrk0_break_hit) | (xbrk1_break_hit) | (xbrk2_break_hit) | (xbrk3_break_hit);
assign xbrk_ton_hit = (xbrk0_ton_hit) | (xbrk1_ton_hit) | (xbrk2_ton_hit) | (xbrk3_ton_hit);
assign xbrk_toff_hit = (xbrk0_toff_hit) | (xbrk1_toff_hit) | (xbrk2_toff_hit) | (xbrk3_toff_hit);
assign xbrk_tout_hit = (xbrk0_tout_hit) | (xbrk1_tout_hit) | (xbrk2_tout_hit) | (xbrk3_tout_hit);
assign xbrk_goto0_hit = (xbrk0_goto0_hit) | (xbrk1_goto0_hit) | (xbrk2_goto0_hit) | (xbrk3_goto0_hit);
assign xbrk_goto1_hit = (xbrk0_goto1_hit) | (xbrk1_goto1_hit) | (xbrk2_goto1_hit) | (xbrk3_goto1_hit);
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
xbrk_break <= 0;
else if (E_cpu_addr_en)
xbrk_break <= xbrk_break_hit;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
E_xbrk_traceon <= 0;
else if (E_cpu_addr_en)
E_xbrk_traceon <= xbrk_ton_hit;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
E_xbrk_traceoff <= 0;
else if (E_cpu_addr_en)
E_xbrk_traceoff <= xbrk_toff_hit;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
E_xbrk_trigout <= 0;
else if (E_cpu_addr_en)
E_xbrk_trigout <= xbrk_tout_hit;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
E_xbrk_goto0 <= 0;
else if (E_cpu_addr_en)
E_xbrk_goto0 <= xbrk_goto0_hit;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
E_xbrk_goto1 <= 0;
else if (E_cpu_addr_en)
E_xbrk_goto1 <= xbrk_goto1_hit;
end
assign xbrk_traceon = 1'b0;
assign xbrk_traceoff = 1'b0;
assign xbrk_trigout = 1'b0;
assign xbrk_goto0 = 1'b0;
assign xbrk_goto1 = 1'b0;
assign xbrk0_armed = (xbrk_ctrl0[4] & trigger_state_0) ||
(xbrk_ctrl0[5] & trigger_state_1);
assign xbrk1_armed = (xbrk_ctrl1[4] & trigger_state_0) ||
(xbrk_ctrl1[5] & trigger_state_1);
assign xbrk2_armed = (xbrk_ctrl2[4] & trigger_state_0) ||
(xbrk_ctrl2[5] & trigger_state_1);
assign xbrk3_armed = (xbrk_ctrl3[4] & trigger_state_0) ||
(xbrk_ctrl3[5] & trigger_state_1);
endmodule
// synthesis translate_off
`timescale 1ns / 1ps
// synthesis translate_on
// turn off superfluous verilog processor warnings
// altera message_level Level1
// altera message_off 10034 10035 10036 10037 10230 10240 10030
module wasca_nios2_gen2_0_cpu_nios2_oci_dbrk (
// inputs:
E_st_data,
av_ld_data_aligned_filtered,
clk,
d_address,
d_read,
d_waitrequest,
d_write,
debugack,
reset_n,
// outputs:
cpu_d_address,
cpu_d_read,
cpu_d_readdata,
cpu_d_wait,
cpu_d_write,
cpu_d_writedata,
dbrk_break,
dbrk_goto0,
dbrk_goto1,
dbrk_traceme,
dbrk_traceoff,
dbrk_traceon,
dbrk_trigout
)
;
output [ 26: 0] cpu_d_address;
output cpu_d_read;
output [ 31: 0] cpu_d_readdata;
output cpu_d_wait;
output cpu_d_write;
output [ 31: 0] cpu_d_writedata;
output dbrk_break;
output dbrk_goto0;
output dbrk_goto1;
output dbrk_traceme;
output dbrk_traceoff;
output dbrk_traceon;
output dbrk_trigout;
input [ 31: 0] E_st_data;
input [ 31: 0] av_ld_data_aligned_filtered;
input clk;
input [ 26: 0] d_address;
input d_read;
input d_waitrequest;
input d_write;
input debugack;
input reset_n;
wire [ 26: 0] cpu_d_address;
wire cpu_d_read;
wire [ 31: 0] cpu_d_readdata;
wire cpu_d_wait;
wire cpu_d_write;
wire [ 31: 0] cpu_d_writedata;
wire dbrk0_armed;
wire dbrk0_break_pulse;
wire dbrk0_goto0;
wire dbrk0_goto1;
wire dbrk0_traceme;
wire dbrk0_traceoff;
wire dbrk0_traceon;
wire dbrk0_trigout;
wire dbrk1_armed;
wire dbrk1_break_pulse;
wire dbrk1_goto0;
wire dbrk1_goto1;
wire dbrk1_traceme;
wire dbrk1_traceoff;
wire dbrk1_traceon;
wire dbrk1_trigout;
wire dbrk2_armed;
wire dbrk2_break_pulse;
wire dbrk2_goto0;
wire dbrk2_goto1;
wire dbrk2_traceme;
wire dbrk2_traceoff;
wire dbrk2_traceon;
wire dbrk2_trigout;
wire dbrk3_armed;
wire dbrk3_break_pulse;
wire dbrk3_goto0;
wire dbrk3_goto1;
wire dbrk3_traceme;
wire dbrk3_traceoff;
wire dbrk3_traceon;
wire dbrk3_trigout;
reg dbrk_break;
reg dbrk_break_pulse;
wire [ 31: 0] dbrk_data;
reg dbrk_goto0;
reg dbrk_goto1;
reg dbrk_traceme;
reg dbrk_traceoff;
reg dbrk_traceon;
reg dbrk_trigout;
assign cpu_d_address = d_address;
assign cpu_d_readdata = av_ld_data_aligned_filtered;
assign cpu_d_read = d_read;
assign cpu_d_writedata = E_st_data;
assign cpu_d_write = d_write;
assign cpu_d_wait = d_waitrequest;
assign dbrk_data = cpu_d_write ? cpu_d_writedata : cpu_d_readdata;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
dbrk_break <= 0;
else
dbrk_break <= dbrk_break ? ~debugack
: dbrk_break_pulse;
end
assign dbrk0_armed = 1'b0;
assign dbrk0_trigout = 1'b0;
assign dbrk0_break_pulse = 1'b0;
assign dbrk0_traceoff = 1'b0;
assign dbrk0_traceon = 1'b0;
assign dbrk0_traceme = 1'b0;
assign dbrk0_goto0 = 1'b0;
assign dbrk0_goto1 = 1'b0;
assign dbrk1_armed = 1'b0;
assign dbrk1_trigout = 1'b0;
assign dbrk1_break_pulse = 1'b0;
assign dbrk1_traceoff = 1'b0;
assign dbrk1_traceon = 1'b0;
assign dbrk1_traceme = 1'b0;
assign dbrk1_goto0 = 1'b0;
assign dbrk1_goto1 = 1'b0;
assign dbrk2_armed = 1'b0;
assign dbrk2_trigout = 1'b0;
assign dbrk2_break_pulse = 1'b0;
assign dbrk2_traceoff = 1'b0;
assign dbrk2_traceon = 1'b0;
assign dbrk2_traceme = 1'b0;
assign dbrk2_goto0 = 1'b0;
assign dbrk2_goto1 = 1'b0;
assign dbrk3_armed = 1'b0;
assign dbrk3_trigout = 1'b0;
assign dbrk3_break_pulse = 1'b0;
assign dbrk3_traceoff = 1'b0;
assign dbrk3_traceon = 1'b0;
assign dbrk3_traceme = 1'b0;
assign dbrk3_goto0 = 1'b0;
assign dbrk3_goto1 = 1'b0;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
begin
dbrk_trigout <= 0;
dbrk_break_pulse <= 0;
dbrk_traceoff <= 0;
dbrk_traceon <= 0;
dbrk_traceme <= 0;
dbrk_goto0 <= 0;
dbrk_goto1 <= 0;
end
else
begin
dbrk_trigout <= dbrk0_trigout | dbrk1_trigout | dbrk2_trigout | dbrk3_trigout;
dbrk_break_pulse <= dbrk0_break_pulse | dbrk1_break_pulse | dbrk2_break_pulse | dbrk3_break_pulse;
dbrk_traceoff <= dbrk0_traceoff | dbrk1_traceoff | dbrk2_traceoff | dbrk3_traceoff;
dbrk_traceon <= dbrk0_traceon | dbrk1_traceon | dbrk2_traceon | dbrk3_traceon;
dbrk_traceme <= dbrk0_traceme | dbrk1_traceme | dbrk2_traceme | dbrk3_traceme;
dbrk_goto0 <= dbrk0_goto0 | dbrk1_goto0 | dbrk2_goto0 | dbrk3_goto0;
dbrk_goto1 <= dbrk0_goto1 | dbrk1_goto1 | dbrk2_goto1 | dbrk3_goto1;
end
end
endmodule
// synthesis translate_off
`timescale 1ns / 1ps
// synthesis translate_on
// turn off superfluous verilog processor warnings
// altera message_level Level1
// altera message_off 10034 10035 10036 10037 10230 10240 10030
module wasca_nios2_gen2_0_cpu_nios2_oci_itrace (
// inputs:
clk,
dbrk_traceoff,
dbrk_traceon,
jdo,
jrst_n,
take_action_tracectrl,
xbrk_traceoff,
xbrk_traceon,
xbrk_wrap_traceoff,
// outputs:
itm,
trc_ctrl,
trc_on
)
;
output [ 35: 0] itm;
output [ 15: 0] trc_ctrl;
output trc_on;
input clk;
input dbrk_traceoff;
input dbrk_traceon;
input [ 15: 0] jdo;
input jrst_n;
input take_action_tracectrl;
input xbrk_traceoff;
input xbrk_traceon;
input xbrk_wrap_traceoff;
wire advanced_exc_occured;
wire curr_pid;
reg [ 29: 0] dct_buffer /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=R101" */;
wire [ 1: 0] dct_code;
reg [ 3: 0] dct_count /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=R101" */;
wire dct_is_taken;
wire [ 31: 0] eic_addr;
wire [ 31: 0] exc_addr;
wire instr_retired;
wire is_cond_dct;
wire is_dct;
wire is_exception_no_break;
wire is_external_interrupt;
wire is_fast_tlb_miss_exception;
wire is_idct;
reg [ 35: 0] itm /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=R101" */;
wire not_in_debug_mode;
reg pending_curr_pid /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=R101" */;
reg pending_exc /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=R101" */;
reg [ 31: 0] pending_exc_addr /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=R101" */;
reg [ 31: 0] pending_exc_handler /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=R101" */;
reg pending_exc_record_handler /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=R101" */;
reg [ 3: 0] pending_frametype /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=R101" */;
reg pending_prev_pid /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=R101" */;
reg prev_pid /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=R101" */;
reg prev_pid_valid /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=R101" */;
wire record_dct_outcome_in_sync;
wire record_itrace;
wire [ 31: 0] retired_pcb;
reg snapped_curr_pid /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=R101" */;
reg snapped_pid /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=R101" */;
reg snapped_prev_pid /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=R101" */;
wire [ 1: 0] sync_code;
wire [ 6: 0] sync_interval;
reg [ 6: 0] sync_timer /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=R101" */;
wire [ 6: 0] sync_timer_next;
wire sync_timer_reached_zero;
reg trc_clear /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=D101" */;
wire [ 15: 0] trc_ctrl;
reg [ 10: 0] trc_ctrl_reg /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=\"D101,D103,R101\"" */;
wire trc_on;
assign is_cond_dct = 1'b0;
assign is_dct = 1'b0;
assign dct_is_taken = 1'b0;
assign is_idct = 1'b0;
assign retired_pcb = 32'b0;
assign not_in_debug_mode = 1'b0;
assign instr_retired = 1'b0;
assign advanced_exc_occured = 1'b0;
assign is_exception_no_break = 1'b0;
assign is_external_interrupt = 1'b0;
assign is_fast_tlb_miss_exception = 1'b0;
assign curr_pid = 1'b0;
assign exc_addr = 32'b0;
assign eic_addr = 32'b0;
assign sync_code = trc_ctrl[3 : 2];
assign sync_interval = { sync_code[1] & sync_code[0], 1'b0, sync_code[1] & ~sync_code[0], 1'b0, ~sync_code[1] & sync_code[0], 2'b00 };
assign sync_timer_reached_zero = sync_timer == 0;
assign record_dct_outcome_in_sync = dct_is_taken & sync_timer_reached_zero;
assign sync_timer_next = sync_timer_reached_zero ? sync_timer : (sync_timer - 1);
assign record_itrace = trc_on & trc_ctrl[4];
assign dct_code = {is_cond_dct, dct_is_taken};
always @(posedge clk or negedge jrst_n)
begin
if (jrst_n == 0)
trc_clear <= 0;
else
trc_clear <= 1'b1;
end
always @(posedge clk or negedge jrst_n)
begin
if (jrst_n == 0)
begin
itm <= 0;
dct_buffer <= 0;
dct_count <= 0;
sync_timer <= 0;
pending_frametype <= 4'b0000;
pending_exc <= 0;
pending_exc_addr <= 0;
pending_exc_handler <= 0;
pending_exc_record_handler <= 0;
prev_pid <= 0;
prev_pid_valid <= 0;
snapped_pid <= 0;
snapped_curr_pid <= 0;
snapped_prev_pid <= 0;
pending_curr_pid <= 0;
pending_prev_pid <= 0;
end
else if (trc_clear)
begin
itm <= 0;
dct_buffer <= 0;
dct_count <= 0;
sync_timer <= 0;
pending_frametype <= 4'b0000;
pending_exc <= 0;
pending_exc_addr <= 0;
pending_exc_handler <= 0;
pending_exc_record_handler <= 0;
prev_pid <= 0;
prev_pid_valid <= 0;
snapped_pid <= 0;
snapped_curr_pid <= 0;
snapped_prev_pid <= 0;
pending_curr_pid <= 0;
pending_prev_pid <= 0;
end
else
begin
if (!prev_pid_valid)
begin
prev_pid <= curr_pid;
prev_pid_valid <= 1;
end
if ((curr_pid != prev_pid) & prev_pid_valid & !snapped_pid)
begin
snapped_pid <= 1;
snapped_curr_pid <= curr_pid;
snapped_prev_pid <= prev_pid;
prev_pid <= curr_pid;
prev_pid_valid <= 1;
end
if (instr_retired | advanced_exc_occured)
begin
if (~record_itrace)
pending_frametype <= 4'b1010;
else if (is_exception_no_break)
begin
pending_exc <= 1;
pending_exc_addr <= exc_addr;
pending_exc_record_handler <= 0;
if (is_external_interrupt)
pending_exc_handler <= eic_addr;
else if (is_fast_tlb_miss_exception)
pending_exc_handler <= 32'h0;
else
pending_exc_handler <= 32'h80020;
pending_frametype <= 4'b0000;
end
else if (is_idct)
pending_frametype <= 4'b1001;
else if (record_dct_outcome_in_sync)
pending_frametype <= 4'b1000;
else if (!is_dct & snapped_pid)
begin
pending_frametype <= 4'b0011;
pending_curr_pid <= snapped_curr_pid;
pending_prev_pid <= snapped_prev_pid;
snapped_pid <= 0;
end
else
pending_frametype <= 4'b0000;
if ((dct_count != 0) &
(~record_itrace |
is_exception_no_break |
is_idct |
record_dct_outcome_in_sync |
(!is_dct & snapped_pid)))
begin
itm <= {4'b0001, dct_buffer, 2'b00};
dct_buffer <= 0;
dct_count <= 0;
sync_timer <= sync_timer_next;
end
else
begin
if (record_itrace & (is_dct & (dct_count != 4'd15)) & ~record_dct_outcome_in_sync & ~advanced_exc_occured)
begin
dct_buffer <= {dct_code, dct_buffer[29 : 2]};
dct_count <= dct_count + 1;
end
if (record_itrace & (
(pending_frametype == 4'b1000) |
(pending_frametype == 4'b1010) |
(pending_frametype == 4'b1001)))
begin
itm <= {pending_frametype, retired_pcb};
sync_timer <= sync_interval;
end
else if (record_itrace & is_dct)
begin
if (dct_count == 4'd15)
begin
itm <= {4'b0001, dct_code, dct_buffer};
dct_buffer <= 0;
dct_count <= 0;
sync_timer <= sync_timer_next;
end
else
itm <= 4'b0000;
end
else
itm <= {4'b0000, 32'b0};
end
end
else if (record_itrace & pending_exc)
begin
if (pending_exc_record_handler)
begin
itm <= {4'b0010, pending_exc_handler[31 : 1], 1'b1};
pending_exc <= 1'b0;
pending_exc_record_handler <= 1'b0;
end
else
begin
itm <= {4'b0010, pending_exc_addr[31 : 1], 1'b0};
pending_exc_record_handler <= 1'b1;
end
end
else
itm <= {4'b0000, 32'b0};
end
end
always @(posedge clk or negedge jrst_n)
begin
if (jrst_n == 0)
begin
trc_ctrl_reg[0] <= 1'b0;
trc_ctrl_reg[1] <= 1'b0;
trc_ctrl_reg[3 : 2] <= 2'b00;
trc_ctrl_reg[4] <= 1'b0;
trc_ctrl_reg[7 : 5] <= 3'b000;
trc_ctrl_reg[8] <= 0;
trc_ctrl_reg[9] <= 1'b0;
trc_ctrl_reg[10] <= 1'b0;
end
else if (take_action_tracectrl)
begin
trc_ctrl_reg[0] <= jdo[5];
trc_ctrl_reg[1] <= jdo[6];
trc_ctrl_reg[3 : 2] <= jdo[8 : 7];
trc_ctrl_reg[4] <= jdo[9];
trc_ctrl_reg[9] <= jdo[14];
trc_ctrl_reg[10] <= jdo[2];
trc_ctrl_reg[7 : 5] <= 3'b000;
trc_ctrl_reg[8] <= 1'b0;
end
else if (xbrk_wrap_traceoff)
begin
trc_ctrl_reg[1] <= 0;
trc_ctrl_reg[0] <= 0;
end
else if (dbrk_traceoff | xbrk_traceoff)
trc_ctrl_reg[1] <= 0;
else if (trc_ctrl_reg[0] &
(dbrk_traceon | xbrk_traceon))
trc_ctrl_reg[1] <= 1;
end
assign trc_ctrl = 0;
assign trc_on = trc_ctrl[1] & (trc_ctrl[9] | not_in_debug_mode);
endmodule
// synthesis translate_off
`timescale 1ns / 1ps
// synthesis translate_on
// turn off superfluous verilog processor warnings
// altera message_level Level1
// altera message_off 10034 10035 10036 10037 10230 10240 10030
module wasca_nios2_gen2_0_cpu_nios2_oci_td_mode (
// inputs:
ctrl,
// outputs:
td_mode
)
;
output [ 3: 0] td_mode;
input [ 8: 0] ctrl;
wire [ 2: 0] ctrl_bits_for_mux;
reg [ 3: 0] td_mode;
assign ctrl_bits_for_mux = ctrl[7 : 5];
always @(ctrl_bits_for_mux)
begin
case (ctrl_bits_for_mux)
3'b000: begin
td_mode = 4'b0000;
end // 3'b000
3'b001: begin
td_mode = 4'b1000;
end // 3'b001
3'b010: begin
td_mode = 4'b0100;
end // 3'b010
3'b011: begin
td_mode = 4'b1100;
end // 3'b011
3'b100: begin
td_mode = 4'b0010;
end // 3'b100
3'b101: begin
td_mode = 4'b1010;
end // 3'b101
3'b110: begin
td_mode = 4'b0101;
end // 3'b110
3'b111: begin
td_mode = 4'b1111;
end // 3'b111
endcase // ctrl_bits_for_mux
end
endmodule
// synthesis translate_off
`timescale 1ns / 1ps
// synthesis translate_on
// turn off superfluous verilog processor warnings
// altera message_level Level1
// altera message_off 10034 10035 10036 10037 10230 10240 10030
module wasca_nios2_gen2_0_cpu_nios2_oci_dtrace (
// inputs:
clk,
cpu_d_address,
cpu_d_read,
cpu_d_readdata,
cpu_d_wait,
cpu_d_write,
cpu_d_writedata,
jrst_n,
trc_ctrl,
// outputs:
atm,
dtm
)
;
output [ 35: 0] atm;
output [ 35: 0] dtm;
input clk;
input [ 26: 0] cpu_d_address;
input cpu_d_read;
input [ 31: 0] cpu_d_readdata;
input cpu_d_wait;
input cpu_d_write;
input [ 31: 0] cpu_d_writedata;
input jrst_n;
input [ 15: 0] trc_ctrl;
reg [ 35: 0] atm /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=R101" */;
wire [ 31: 0] cpu_d_address_0_padded;
wire [ 31: 0] cpu_d_readdata_0_padded;
wire [ 31: 0] cpu_d_writedata_0_padded;
reg [ 35: 0] dtm /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=R101" */;
wire dummy_tie_off;
wire record_load_addr;
wire record_load_data;
wire record_store_addr;
wire record_store_data;
wire [ 3: 0] td_mode_trc_ctrl;
assign cpu_d_writedata_0_padded = cpu_d_writedata | 32'b0;
assign cpu_d_readdata_0_padded = cpu_d_readdata | 32'b0;
assign cpu_d_address_0_padded = cpu_d_address | 32'b0;
//wasca_nios2_gen2_0_cpu_nios2_oci_trc_ctrl_td_mode, which is an e_instance
wasca_nios2_gen2_0_cpu_nios2_oci_td_mode wasca_nios2_gen2_0_cpu_nios2_oci_trc_ctrl_td_mode
(
.ctrl (trc_ctrl[8 : 0]),
.td_mode (td_mode_trc_ctrl)
);
assign {record_load_addr, record_store_addr,
record_load_data, record_store_data} = td_mode_trc_ctrl;
always @(posedge clk or negedge jrst_n)
begin
if (jrst_n == 0)
begin
atm <= 0;
dtm <= 0;
end
else
begin
atm <= 0;
dtm <= 0;
end
end
assign dummy_tie_off = cpu_d_wait|cpu_d_read|cpu_d_write;
endmodule
// synthesis translate_off
`timescale 1ns / 1ps
// synthesis translate_on
// turn off superfluous verilog processor warnings
// altera message_level Level1
// altera message_off 10034 10035 10036 10037 10230 10240 10030
module wasca_nios2_gen2_0_cpu_nios2_oci_compute_input_tm_cnt (
// inputs:
atm_valid,
dtm_valid,
itm_valid,
// outputs:
compute_input_tm_cnt
)
;
output [ 1: 0] compute_input_tm_cnt;
input atm_valid;
input dtm_valid;
input itm_valid;
reg [ 1: 0] compute_input_tm_cnt;
wire [ 2: 0] switch_for_mux;
assign switch_for_mux = {itm_valid, atm_valid, dtm_valid};
always @(switch_for_mux)
begin
case (switch_for_mux)
3'b000: begin
compute_input_tm_cnt = 0;
end // 3'b000
3'b001: begin
compute_input_tm_cnt = 1;
end // 3'b001
3'b010: begin
compute_input_tm_cnt = 1;
end // 3'b010
3'b011: begin
compute_input_tm_cnt = 2;
end // 3'b011
3'b100: begin
compute_input_tm_cnt = 1;
end // 3'b100
3'b101: begin
compute_input_tm_cnt = 2;
end // 3'b101
3'b110: begin
compute_input_tm_cnt = 2;
end // 3'b110
3'b111: begin
compute_input_tm_cnt = 3;
end // 3'b111
endcase // switch_for_mux
end
endmodule
// synthesis translate_off
`timescale 1ns / 1ps
// synthesis translate_on
// turn off superfluous verilog processor warnings
// altera message_level Level1
// altera message_off 10034 10035 10036 10037 10230 10240 10030
module wasca_nios2_gen2_0_cpu_nios2_oci_fifo_wrptr_inc (
// inputs:
ge2_free,
ge3_free,
input_tm_cnt,
// outputs:
fifo_wrptr_inc
)
;
output [ 3: 0] fifo_wrptr_inc;
input ge2_free;
input ge3_free;
input [ 1: 0] input_tm_cnt;
reg [ 3: 0] fifo_wrptr_inc;
always @(ge2_free or ge3_free or input_tm_cnt)
begin
if (ge3_free & (input_tm_cnt == 3))
fifo_wrptr_inc = 3;
else if (ge2_free & (input_tm_cnt >= 2))
fifo_wrptr_inc = 2;
else if (input_tm_cnt >= 1)
fifo_wrptr_inc = 1;
else
fifo_wrptr_inc = 0;
end
endmodule
// synthesis translate_off
`timescale 1ns / 1ps
// synthesis translate_on
// turn off superfluous verilog processor warnings
// altera message_level Level1
// altera message_off 10034 10035 10036 10037 10230 10240 10030
module wasca_nios2_gen2_0_cpu_nios2_oci_fifo_cnt_inc (
// inputs:
empty,
ge2_free,
ge3_free,
input_tm_cnt,
// outputs:
fifo_cnt_inc
)
;
output [ 4: 0] fifo_cnt_inc;
input empty;
input ge2_free;
input ge3_free;
input [ 1: 0] input_tm_cnt;
reg [ 4: 0] fifo_cnt_inc;
always @(empty or ge2_free or ge3_free or input_tm_cnt)
begin
if (empty)
fifo_cnt_inc = input_tm_cnt[1 : 0];
else if (ge3_free & (input_tm_cnt == 3))
fifo_cnt_inc = 2;
else if (ge2_free & (input_tm_cnt >= 2))
fifo_cnt_inc = 1;
else if (input_tm_cnt >= 1)
fifo_cnt_inc = 0;
else
fifo_cnt_inc = {5{1'b1}};
end
endmodule
// synthesis translate_off
`timescale 1ns / 1ps
// synthesis translate_on
// turn off superfluous verilog processor warnings
// altera message_level Level1
// altera message_off 10034 10035 10036 10037 10230 10240 10030
module wasca_nios2_gen2_0_cpu_nios2_oci_fifo (
// inputs:
atm,
clk,
dbrk_traceme,
dbrk_traceoff,
dbrk_traceon,
dtm,
itm,
jrst_n,
reset_n,
trc_on,
// outputs:
tw
)
;
output [ 35: 0] tw;
input [ 35: 0] atm;
input clk;
input dbrk_traceme;
input dbrk_traceoff;
input dbrk_traceon;
input [ 35: 0] dtm;
input [ 35: 0] itm;
input jrst_n;
input reset_n;
input trc_on;
wire atm_valid;
wire [ 1: 0] compute_input_tm_cnt;
wire dtm_valid;
wire empty;
reg [ 35: 0] fifo_0;
wire fifo_0_enable;
wire [ 35: 0] fifo_0_mux;
reg [ 35: 0] fifo_1;
reg [ 35: 0] fifo_10;
wire fifo_10_enable;
wire [ 35: 0] fifo_10_mux;
reg [ 35: 0] fifo_11;
wire fifo_11_enable;
wire [ 35: 0] fifo_11_mux;
reg [ 35: 0] fifo_12;
wire fifo_12_enable;
wire [ 35: 0] fifo_12_mux;
reg [ 35: 0] fifo_13;
wire fifo_13_enable;
wire [ 35: 0] fifo_13_mux;
reg [ 35: 0] fifo_14;
wire fifo_14_enable;
wire [ 35: 0] fifo_14_mux;
reg [ 35: 0] fifo_15;
wire fifo_15_enable;
wire [ 35: 0] fifo_15_mux;
wire fifo_1_enable;
wire [ 35: 0] fifo_1_mux;
reg [ 35: 0] fifo_2;
wire fifo_2_enable;
wire [ 35: 0] fifo_2_mux;
reg [ 35: 0] fifo_3;
wire fifo_3_enable;
wire [ 35: 0] fifo_3_mux;
reg [ 35: 0] fifo_4;
wire fifo_4_enable;
wire [ 35: 0] fifo_4_mux;
reg [ 35: 0] fifo_5;
wire fifo_5_enable;
wire [ 35: 0] fifo_5_mux;
reg [ 35: 0] fifo_6;
wire fifo_6_enable;
wire [ 35: 0] fifo_6_mux;
reg [ 35: 0] fifo_7;
wire fifo_7_enable;
wire [ 35: 0] fifo_7_mux;
reg [ 35: 0] fifo_8;
wire fifo_8_enable;
wire [ 35: 0] fifo_8_mux;
reg [ 35: 0] fifo_9;
wire fifo_9_enable;
wire [ 35: 0] fifo_9_mux;
reg [ 4: 0] fifo_cnt /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=R101" */;
wire [ 4: 0] fifo_cnt_inc;
wire [ 35: 0] fifo_head;
reg [ 3: 0] fifo_rdptr /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=R101" */;
wire [ 35: 0] fifo_read_mux;
reg [ 3: 0] fifo_wrptr /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=R101" */;
wire [ 3: 0] fifo_wrptr_inc;
wire [ 3: 0] fifo_wrptr_plus1;
wire [ 3: 0] fifo_wrptr_plus2;
wire ge2_free;
wire ge3_free;
wire input_ge1;
wire input_ge2;
wire input_ge3;
wire [ 1: 0] input_tm_cnt;
wire itm_valid;
reg overflow_pending /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=R101" */;
wire [ 35: 0] overflow_pending_atm;
wire [ 35: 0] overflow_pending_dtm;
wire trc_this;
wire [ 35: 0] tw;
assign trc_this = trc_on | (dbrk_traceon & ~dbrk_traceoff) | dbrk_traceme;
assign itm_valid = |itm[35 : 32];
assign atm_valid = |atm[35 : 32] & trc_this;
assign dtm_valid = |dtm[35 : 32] & trc_this;
assign ge2_free = ~fifo_cnt[4];
assign ge3_free = ge2_free & ~&fifo_cnt[3 : 0];
assign empty = ~|fifo_cnt;
assign fifo_wrptr_plus1 = fifo_wrptr + 1;
assign fifo_wrptr_plus2 = fifo_wrptr + 2;
wasca_nios2_gen2_0_cpu_nios2_oci_compute_input_tm_cnt the_wasca_nios2_gen2_0_cpu_nios2_oci_compute_input_tm_cnt
(
.atm_valid (atm_valid),
.compute_input_tm_cnt (compute_input_tm_cnt),
.dtm_valid (dtm_valid),
.itm_valid (itm_valid)
);
assign input_tm_cnt = compute_input_tm_cnt;
wasca_nios2_gen2_0_cpu_nios2_oci_fifo_wrptr_inc the_wasca_nios2_gen2_0_cpu_nios2_oci_fifo_wrptr_inc
(
.fifo_wrptr_inc (fifo_wrptr_inc),
.ge2_free (ge2_free),
.ge3_free (ge3_free),
.input_tm_cnt (input_tm_cnt)
);
wasca_nios2_gen2_0_cpu_nios2_oci_fifo_cnt_inc the_wasca_nios2_gen2_0_cpu_nios2_oci_fifo_cnt_inc
(
.empty (empty),
.fifo_cnt_inc (fifo_cnt_inc),
.ge2_free (ge2_free),
.ge3_free (ge3_free),
.input_tm_cnt (input_tm_cnt)
);
always @(posedge clk or negedge jrst_n)
begin
if (jrst_n == 0)
begin
fifo_rdptr <= 0;
fifo_wrptr <= 0;
fifo_cnt <= 0;
overflow_pending <= 1;
end
else
begin
fifo_wrptr <= fifo_wrptr + fifo_wrptr_inc;
fifo_cnt <= fifo_cnt + fifo_cnt_inc;
if (~empty)
fifo_rdptr <= fifo_rdptr + 1;
if (~trc_this || (~ge2_free & input_ge2) || (~ge3_free & input_ge3))
overflow_pending <= 1;
else if (atm_valid | dtm_valid)
overflow_pending <= 0;
end
end
assign fifo_head = fifo_read_mux;
assign tw = itm;
assign fifo_0_enable = ((fifo_wrptr == 4'd0) && input_ge1) || (ge2_free && (fifo_wrptr_plus1== 4'd0) && input_ge2) ||(ge3_free && (fifo_wrptr_plus2== 4'd0) && input_ge3);
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
fifo_0 <= 0;
else if (fifo_0_enable)
fifo_0 <= fifo_0_mux;
end
assign fifo_0_mux = (((fifo_wrptr == 4'd0) && itm_valid))? itm :
(((fifo_wrptr == 4'd0) && atm_valid))? overflow_pending_atm :
(((fifo_wrptr == 4'd0) && dtm_valid))? overflow_pending_dtm :
(((fifo_wrptr_plus1 == 4'd0) && (ge2_free & itm_valid & atm_valid)))? overflow_pending_atm :
(((fifo_wrptr_plus1 == 4'd0) && (ge2_free & itm_valid & dtm_valid)))? overflow_pending_dtm :
(((fifo_wrptr_plus1 == 4'd0) && (ge2_free & atm_valid & dtm_valid)))? overflow_pending_dtm :
overflow_pending_dtm;
assign fifo_1_enable = ((fifo_wrptr == 4'd1) && input_ge1) || (ge2_free && (fifo_wrptr_plus1== 4'd1) && input_ge2) ||(ge3_free && (fifo_wrptr_plus2== 4'd1) && input_ge3);
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
fifo_1 <= 0;
else if (fifo_1_enable)
fifo_1 <= fifo_1_mux;
end
assign fifo_1_mux = (((fifo_wrptr == 4'd1) && itm_valid))? itm :
(((fifo_wrptr == 4'd1) && atm_valid))? overflow_pending_atm :
(((fifo_wrptr == 4'd1) && dtm_valid))? overflow_pending_dtm :
(((fifo_wrptr_plus1 == 4'd1) && (ge2_free & itm_valid & atm_valid)))? overflow_pending_atm :
(((fifo_wrptr_plus1 == 4'd1) && (ge2_free & itm_valid & dtm_valid)))? overflow_pending_dtm :
(((fifo_wrptr_plus1 == 4'd1) && (ge2_free & atm_valid & dtm_valid)))? overflow_pending_dtm :
overflow_pending_dtm;
assign fifo_2_enable = ((fifo_wrptr == 4'd2) && input_ge1) || (ge2_free && (fifo_wrptr_plus1== 4'd2) && input_ge2) ||(ge3_free && (fifo_wrptr_plus2== 4'd2) && input_ge3);
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
fifo_2 <= 0;
else if (fifo_2_enable)
fifo_2 <= fifo_2_mux;
end
assign fifo_2_mux = (((fifo_wrptr == 4'd2) && itm_valid))? itm :
(((fifo_wrptr == 4'd2) && atm_valid))? overflow_pending_atm :
(((fifo_wrptr == 4'd2) && dtm_valid))? overflow_pending_dtm :
(((fifo_wrptr_plus1 == 4'd2) && (ge2_free & itm_valid & atm_valid)))? overflow_pending_atm :
(((fifo_wrptr_plus1 == 4'd2) && (ge2_free & itm_valid & dtm_valid)))? overflow_pending_dtm :
(((fifo_wrptr_plus1 == 4'd2) && (ge2_free & atm_valid & dtm_valid)))? overflow_pending_dtm :
overflow_pending_dtm;
assign fifo_3_enable = ((fifo_wrptr == 4'd3) && input_ge1) || (ge2_free && (fifo_wrptr_plus1== 4'd3) && input_ge2) ||(ge3_free && (fifo_wrptr_plus2== 4'd3) && input_ge3);
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
fifo_3 <= 0;
else if (fifo_3_enable)
fifo_3 <= fifo_3_mux;
end
assign fifo_3_mux = (((fifo_wrptr == 4'd3) && itm_valid))? itm :
(((fifo_wrptr == 4'd3) && atm_valid))? overflow_pending_atm :
(((fifo_wrptr == 4'd3) && dtm_valid))? overflow_pending_dtm :
(((fifo_wrptr_plus1 == 4'd3) && (ge2_free & itm_valid & atm_valid)))? overflow_pending_atm :
(((fifo_wrptr_plus1 == 4'd3) && (ge2_free & itm_valid & dtm_valid)))? overflow_pending_dtm :
(((fifo_wrptr_plus1 == 4'd3) && (ge2_free & atm_valid & dtm_valid)))? overflow_pending_dtm :
overflow_pending_dtm;
assign fifo_4_enable = ((fifo_wrptr == 4'd4) && input_ge1) || (ge2_free && (fifo_wrptr_plus1== 4'd4) && input_ge2) ||(ge3_free && (fifo_wrptr_plus2== 4'd4) && input_ge3);
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
fifo_4 <= 0;
else if (fifo_4_enable)
fifo_4 <= fifo_4_mux;
end
assign fifo_4_mux = (((fifo_wrptr == 4'd4) && itm_valid))? itm :
(((fifo_wrptr == 4'd4) && atm_valid))? overflow_pending_atm :
(((fifo_wrptr == 4'd4) && dtm_valid))? overflow_pending_dtm :
(((fifo_wrptr_plus1 == 4'd4) && (ge2_free & itm_valid & atm_valid)))? overflow_pending_atm :
(((fifo_wrptr_plus1 == 4'd4) && (ge2_free & itm_valid & dtm_valid)))? overflow_pending_dtm :
(((fifo_wrptr_plus1 == 4'd4) && (ge2_free & atm_valid & dtm_valid)))? overflow_pending_dtm :
overflow_pending_dtm;
assign fifo_5_enable = ((fifo_wrptr == 4'd5) && input_ge1) || (ge2_free && (fifo_wrptr_plus1== 4'd5) && input_ge2) ||(ge3_free && (fifo_wrptr_plus2== 4'd5) && input_ge3);
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
fifo_5 <= 0;
else if (fifo_5_enable)
fifo_5 <= fifo_5_mux;
end
assign fifo_5_mux = (((fifo_wrptr == 4'd5) && itm_valid))? itm :
(((fifo_wrptr == 4'd5) && atm_valid))? overflow_pending_atm :
(((fifo_wrptr == 4'd5) && dtm_valid))? overflow_pending_dtm :
(((fifo_wrptr_plus1 == 4'd5) && (ge2_free & itm_valid & atm_valid)))? overflow_pending_atm :
(((fifo_wrptr_plus1 == 4'd5) && (ge2_free & itm_valid & dtm_valid)))? overflow_pending_dtm :
(((fifo_wrptr_plus1 == 4'd5) && (ge2_free & atm_valid & dtm_valid)))? overflow_pending_dtm :
overflow_pending_dtm;
assign fifo_6_enable = ((fifo_wrptr == 4'd6) && input_ge1) || (ge2_free && (fifo_wrptr_plus1== 4'd6) && input_ge2) ||(ge3_free && (fifo_wrptr_plus2== 4'd6) && input_ge3);
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
fifo_6 <= 0;
else if (fifo_6_enable)
fifo_6 <= fifo_6_mux;
end
assign fifo_6_mux = (((fifo_wrptr == 4'd6) && itm_valid))? itm :
(((fifo_wrptr == 4'd6) && atm_valid))? overflow_pending_atm :
(((fifo_wrptr == 4'd6) && dtm_valid))? overflow_pending_dtm :
(((fifo_wrptr_plus1 == 4'd6) && (ge2_free & itm_valid & atm_valid)))? overflow_pending_atm :
(((fifo_wrptr_plus1 == 4'd6) && (ge2_free & itm_valid & dtm_valid)))? overflow_pending_dtm :
(((fifo_wrptr_plus1 == 4'd6) && (ge2_free & atm_valid & dtm_valid)))? overflow_pending_dtm :
overflow_pending_dtm;
assign fifo_7_enable = ((fifo_wrptr == 4'd7) && input_ge1) || (ge2_free && (fifo_wrptr_plus1== 4'd7) && input_ge2) ||(ge3_free && (fifo_wrptr_plus2== 4'd7) && input_ge3);
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
fifo_7 <= 0;
else if (fifo_7_enable)
fifo_7 <= fifo_7_mux;
end
assign fifo_7_mux = (((fifo_wrptr == 4'd7) && itm_valid))? itm :
(((fifo_wrptr == 4'd7) && atm_valid))? overflow_pending_atm :
(((fifo_wrptr == 4'd7) && dtm_valid))? overflow_pending_dtm :
(((fifo_wrptr_plus1 == 4'd7) && (ge2_free & itm_valid & atm_valid)))? overflow_pending_atm :
(((fifo_wrptr_plus1 == 4'd7) && (ge2_free & itm_valid & dtm_valid)))? overflow_pending_dtm :
(((fifo_wrptr_plus1 == 4'd7) && (ge2_free & atm_valid & dtm_valid)))? overflow_pending_dtm :
overflow_pending_dtm;
assign fifo_8_enable = ((fifo_wrptr == 4'd8) && input_ge1) || (ge2_free && (fifo_wrptr_plus1== 4'd8) && input_ge2) ||(ge3_free && (fifo_wrptr_plus2== 4'd8) && input_ge3);
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
fifo_8 <= 0;
else if (fifo_8_enable)
fifo_8 <= fifo_8_mux;
end
assign fifo_8_mux = (((fifo_wrptr == 4'd8) && itm_valid))? itm :
(((fifo_wrptr == 4'd8) && atm_valid))? overflow_pending_atm :
(((fifo_wrptr == 4'd8) && dtm_valid))? overflow_pending_dtm :
(((fifo_wrptr_plus1 == 4'd8) && (ge2_free & itm_valid & atm_valid)))? overflow_pending_atm :
(((fifo_wrptr_plus1 == 4'd8) && (ge2_free & itm_valid & dtm_valid)))? overflow_pending_dtm :
(((fifo_wrptr_plus1 == 4'd8) && (ge2_free & atm_valid & dtm_valid)))? overflow_pending_dtm :
overflow_pending_dtm;
assign fifo_9_enable = ((fifo_wrptr == 4'd9) && input_ge1) || (ge2_free && (fifo_wrptr_plus1== 4'd9) && input_ge2) ||(ge3_free && (fifo_wrptr_plus2== 4'd9) && input_ge3);
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
fifo_9 <= 0;
else if (fifo_9_enable)
fifo_9 <= fifo_9_mux;
end
assign fifo_9_mux = (((fifo_wrptr == 4'd9) && itm_valid))? itm :
(((fifo_wrptr == 4'd9) && atm_valid))? overflow_pending_atm :
(((fifo_wrptr == 4'd9) && dtm_valid))? overflow_pending_dtm :
(((fifo_wrptr_plus1 == 4'd9) && (ge2_free & itm_valid & atm_valid)))? overflow_pending_atm :
(((fifo_wrptr_plus1 == 4'd9) && (ge2_free & itm_valid & dtm_valid)))? overflow_pending_dtm :
(((fifo_wrptr_plus1 == 4'd9) && (ge2_free & atm_valid & dtm_valid)))? overflow_pending_dtm :
overflow_pending_dtm;
assign fifo_10_enable = ((fifo_wrptr == 4'd10) && input_ge1) || (ge2_free && (fifo_wrptr_plus1== 4'd10) && input_ge2) ||(ge3_free && (fifo_wrptr_plus2== 4'd10) && input_ge3);
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
fifo_10 <= 0;
else if (fifo_10_enable)
fifo_10 <= fifo_10_mux;
end
assign fifo_10_mux = (((fifo_wrptr == 4'd10) && itm_valid))? itm :
(((fifo_wrptr == 4'd10) && atm_valid))? overflow_pending_atm :
(((fifo_wrptr == 4'd10) && dtm_valid))? overflow_pending_dtm :
(((fifo_wrptr_plus1 == 4'd10) && (ge2_free & itm_valid & atm_valid)))? overflow_pending_atm :
(((fifo_wrptr_plus1 == 4'd10) && (ge2_free & itm_valid & dtm_valid)))? overflow_pending_dtm :
(((fifo_wrptr_plus1 == 4'd10) && (ge2_free & atm_valid & dtm_valid)))? overflow_pending_dtm :
overflow_pending_dtm;
assign fifo_11_enable = ((fifo_wrptr == 4'd11) && input_ge1) || (ge2_free && (fifo_wrptr_plus1== 4'd11) && input_ge2) ||(ge3_free && (fifo_wrptr_plus2== 4'd11) && input_ge3);
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
fifo_11 <= 0;
else if (fifo_11_enable)
fifo_11 <= fifo_11_mux;
end
assign fifo_11_mux = (((fifo_wrptr == 4'd11) && itm_valid))? itm :
(((fifo_wrptr == 4'd11) && atm_valid))? overflow_pending_atm :
(((fifo_wrptr == 4'd11) && dtm_valid))? overflow_pending_dtm :
(((fifo_wrptr_plus1 == 4'd11) && (ge2_free & itm_valid & atm_valid)))? overflow_pending_atm :
(((fifo_wrptr_plus1 == 4'd11) && (ge2_free & itm_valid & dtm_valid)))? overflow_pending_dtm :
(((fifo_wrptr_plus1 == 4'd11) && (ge2_free & atm_valid & dtm_valid)))? overflow_pending_dtm :
overflow_pending_dtm;
assign fifo_12_enable = ((fifo_wrptr == 4'd12) && input_ge1) || (ge2_free && (fifo_wrptr_plus1== 4'd12) && input_ge2) ||(ge3_free && (fifo_wrptr_plus2== 4'd12) && input_ge3);
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
fifo_12 <= 0;
else if (fifo_12_enable)
fifo_12 <= fifo_12_mux;
end
assign fifo_12_mux = (((fifo_wrptr == 4'd12) && itm_valid))? itm :
(((fifo_wrptr == 4'd12) && atm_valid))? overflow_pending_atm :
(((fifo_wrptr == 4'd12) && dtm_valid))? overflow_pending_dtm :
(((fifo_wrptr_plus1 == 4'd12) && (ge2_free & itm_valid & atm_valid)))? overflow_pending_atm :
(((fifo_wrptr_plus1 == 4'd12) && (ge2_free & itm_valid & dtm_valid)))? overflow_pending_dtm :
(((fifo_wrptr_plus1 == 4'd12) && (ge2_free & atm_valid & dtm_valid)))? overflow_pending_dtm :
overflow_pending_dtm;
assign fifo_13_enable = ((fifo_wrptr == 4'd13) && input_ge1) || (ge2_free && (fifo_wrptr_plus1== 4'd13) && input_ge2) ||(ge3_free && (fifo_wrptr_plus2== 4'd13) && input_ge3);
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
fifo_13 <= 0;
else if (fifo_13_enable)
fifo_13 <= fifo_13_mux;
end
assign fifo_13_mux = (((fifo_wrptr == 4'd13) && itm_valid))? itm :
(((fifo_wrptr == 4'd13) && atm_valid))? overflow_pending_atm :
(((fifo_wrptr == 4'd13) && dtm_valid))? overflow_pending_dtm :
(((fifo_wrptr_plus1 == 4'd13) && (ge2_free & itm_valid & atm_valid)))? overflow_pending_atm :
(((fifo_wrptr_plus1 == 4'd13) && (ge2_free & itm_valid & dtm_valid)))? overflow_pending_dtm :
(((fifo_wrptr_plus1 == 4'd13) && (ge2_free & atm_valid & dtm_valid)))? overflow_pending_dtm :
overflow_pending_dtm;
assign fifo_14_enable = ((fifo_wrptr == 4'd14) && input_ge1) || (ge2_free && (fifo_wrptr_plus1== 4'd14) && input_ge2) ||(ge3_free && (fifo_wrptr_plus2== 4'd14) && input_ge3);
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
fifo_14 <= 0;
else if (fifo_14_enable)
fifo_14 <= fifo_14_mux;
end
assign fifo_14_mux = (((fifo_wrptr == 4'd14) && itm_valid))? itm :
(((fifo_wrptr == 4'd14) && atm_valid))? overflow_pending_atm :
(((fifo_wrptr == 4'd14) && dtm_valid))? overflow_pending_dtm :
(((fifo_wrptr_plus1 == 4'd14) && (ge2_free & itm_valid & atm_valid)))? overflow_pending_atm :
(((fifo_wrptr_plus1 == 4'd14) && (ge2_free & itm_valid & dtm_valid)))? overflow_pending_dtm :
(((fifo_wrptr_plus1 == 4'd14) && (ge2_free & atm_valid & dtm_valid)))? overflow_pending_dtm :
overflow_pending_dtm;
assign fifo_15_enable = ((fifo_wrptr == 4'd15) && input_ge1) || (ge2_free && (fifo_wrptr_plus1== 4'd15) && input_ge2) ||(ge3_free && (fifo_wrptr_plus2== 4'd15) && input_ge3);
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
fifo_15 <= 0;
else if (fifo_15_enable)
fifo_15 <= fifo_15_mux;
end
assign fifo_15_mux = (((fifo_wrptr == 4'd15) && itm_valid))? itm :
(((fifo_wrptr == 4'd15) && atm_valid))? overflow_pending_atm :
(((fifo_wrptr == 4'd15) && dtm_valid))? overflow_pending_dtm :
(((fifo_wrptr_plus1 == 4'd15) && (ge2_free & itm_valid & atm_valid)))? overflow_pending_atm :
(((fifo_wrptr_plus1 == 4'd15) && (ge2_free & itm_valid & dtm_valid)))? overflow_pending_dtm :
(((fifo_wrptr_plus1 == 4'd15) && (ge2_free & atm_valid & dtm_valid)))? overflow_pending_dtm :
overflow_pending_dtm;
assign input_ge1 = |input_tm_cnt;
assign input_ge2 = input_tm_cnt[1];
assign input_ge3 = &input_tm_cnt;
assign overflow_pending_atm = {overflow_pending, atm[34 : 0]};
assign overflow_pending_dtm = {overflow_pending, dtm[34 : 0]};
assign fifo_read_mux = (fifo_rdptr == 4'd0)? fifo_0 :
(fifo_rdptr == 4'd1)? fifo_1 :
(fifo_rdptr == 4'd2)? fifo_2 :
(fifo_rdptr == 4'd3)? fifo_3 :
(fifo_rdptr == 4'd4)? fifo_4 :
(fifo_rdptr == 4'd5)? fifo_5 :
(fifo_rdptr == 4'd6)? fifo_6 :
(fifo_rdptr == 4'd7)? fifo_7 :
(fifo_rdptr == 4'd8)? fifo_8 :
(fifo_rdptr == 4'd9)? fifo_9 :
(fifo_rdptr == 4'd10)? fifo_10 :
(fifo_rdptr == 4'd11)? fifo_11 :
(fifo_rdptr == 4'd12)? fifo_12 :
(fifo_rdptr == 4'd13)? fifo_13 :
(fifo_rdptr == 4'd14)? fifo_14 :
fifo_15;
endmodule
// synthesis translate_off
`timescale 1ns / 1ps
// synthesis translate_on
// turn off superfluous verilog processor warnings
// altera message_level Level1
// altera message_off 10034 10035 10036 10037 10230 10240 10030
module wasca_nios2_gen2_0_cpu_nios2_oci_pib (
// outputs:
tr_data
)
;
output [ 35: 0] tr_data;
wire [ 35: 0] tr_data;
assign tr_data = 0;
endmodule
// synthesis translate_off
`timescale 1ns / 1ps
// synthesis translate_on
// turn off superfluous verilog processor warnings
// altera message_level Level1
// altera message_off 10034 10035 10036 10037 10230 10240 10030
module wasca_nios2_gen2_0_cpu_nios2_oci_im (
// inputs:
clk,
jrst_n,
trc_ctrl,
tw,
// outputs:
tracemem_on,
tracemem_trcdata,
tracemem_tw,
trc_im_addr,
trc_wrap,
xbrk_wrap_traceoff
)
;
output tracemem_on;
output [ 35: 0] tracemem_trcdata;
output tracemem_tw;
output [ 6: 0] trc_im_addr;
output trc_wrap;
output xbrk_wrap_traceoff;
input clk;
input jrst_n;
input [ 15: 0] trc_ctrl;
input [ 35: 0] tw;
wire tracemem_on;
wire [ 35: 0] tracemem_trcdata;
wire tracemem_tw;
reg [ 6: 0] trc_im_addr /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=\"D101,D103,R101\"" */;
wire [ 35: 0] trc_im_data;
wire trc_on_chip;
reg trc_wrap /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=\"D101,D103,R101\"" */;
wire tw_valid;
wire xbrk_wrap_traceoff;
assign trc_im_data = tw;
always @(posedge clk or negedge jrst_n)
begin
if (jrst_n == 0)
begin
trc_im_addr <= 0;
trc_wrap <= 0;
end
else
begin
trc_im_addr <= 0;
trc_wrap <= 0;
end
end
assign trc_on_chip = ~trc_ctrl[8];
assign tw_valid = |trc_im_data[35 : 32];
assign xbrk_wrap_traceoff = trc_ctrl[10] & trc_wrap;
assign tracemem_trcdata = 0;
endmodule
// synthesis translate_off
`timescale 1ns / 1ps
// synthesis translate_on
// turn off superfluous verilog processor warnings
// altera message_level Level1
// altera message_off 10034 10035 10036 10037 10230 10240 10030
module wasca_nios2_gen2_0_cpu_nios2_performance_monitors
;
endmodule
// synthesis translate_off
`timescale 1ns / 1ps
// synthesis translate_on
// turn off superfluous verilog processor warnings
// altera message_level Level1
// altera message_off 10034 10035 10036 10037 10230 10240 10030
module wasca_nios2_gen2_0_cpu_nios2_avalon_reg (
// inputs:
address,
clk,
debugaccess,
monitor_error,
monitor_go,
monitor_ready,
reset_n,
write,
writedata,
// outputs:
oci_ienable,
oci_reg_readdata,
oci_single_step_mode,
ocireg_ers,
ocireg_mrs,
take_action_ocireg
)
;
output [ 31: 0] oci_ienable;
output [ 31: 0] oci_reg_readdata;
output oci_single_step_mode;
output ocireg_ers;
output ocireg_mrs;
output take_action_ocireg;
input [ 8: 0] address;
input clk;
input debugaccess;
input monitor_error;
input monitor_go;
input monitor_ready;
input reset_n;
input write;
input [ 31: 0] writedata;
reg [ 31: 0] oci_ienable;
wire oci_reg_00_addressed;
wire oci_reg_01_addressed;
wire [ 31: 0] oci_reg_readdata;
reg oci_single_step_mode;
wire ocireg_ers;
wire ocireg_mrs;
wire ocireg_sstep;
wire take_action_oci_intr_mask_reg;
wire take_action_ocireg;
wire write_strobe;
assign oci_reg_00_addressed = address == 9'h100;
assign oci_reg_01_addressed = address == 9'h101;
assign write_strobe = write & debugaccess;
assign take_action_ocireg = write_strobe & oci_reg_00_addressed;
assign take_action_oci_intr_mask_reg = write_strobe & oci_reg_01_addressed;
assign ocireg_ers = writedata[1];
assign ocireg_mrs = writedata[0];
assign ocireg_sstep = writedata[3];
assign oci_reg_readdata = oci_reg_00_addressed ? {28'b0, oci_single_step_mode, monitor_go,
monitor_ready, monitor_error} :
oci_reg_01_addressed ? oci_ienable :
32'b0;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
oci_single_step_mode <= 1'b0;
else if (take_action_ocireg)
oci_single_step_mode <= ocireg_sstep;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
oci_ienable <= 32'b00000000000000000000000000001111;
else if (take_action_oci_intr_mask_reg)
oci_ienable <= writedata | ~(32'b00000000000000000000000000001111);
end
endmodule
// synthesis translate_off
`timescale 1ns / 1ps
// synthesis translate_on
// turn off superfluous verilog processor warnings
// altera message_level Level1
// altera message_off 10034 10035 10036 10037 10230 10240 10030
module wasca_nios2_gen2_0_cpu_ociram_sp_ram_module (
// inputs:
address,
byteenable,
clock,
data,
reset_req,
wren,
// outputs:
q
)
;
parameter lpm_file = "UNUSED";
output [ 31: 0] q;
input [ 7: 0] address;
input [ 3: 0] byteenable;
input clock;
input [ 31: 0] data;
input reset_req;
input wren;
wire clocken;
wire [ 31: 0] q;
wire [ 31: 0] ram_q;
assign q = ram_q;
assign clocken = ~reset_req;
altsyncram the_altsyncram
(
.address_a (address),
.byteena_a (byteenable),
.clock0 (clock),
.clocken0 (clocken),
.data_a (data),
.q_a (ram_q),
.wren_a (wren)
);
defparam the_altsyncram.init_file = lpm_file,
the_altsyncram.maximum_depth = 0,
the_altsyncram.numwords_a = 256,
the_altsyncram.operation_mode = "SINGLE_PORT",
the_altsyncram.outdata_reg_a = "UNREGISTERED",
the_altsyncram.ram_block_type = "AUTO",
the_altsyncram.width_a = 32,
the_altsyncram.width_byteena_a = 4,
the_altsyncram.widthad_a = 8;
endmodule
// synthesis translate_off
`timescale 1ns / 1ps
// synthesis translate_on
// turn off superfluous verilog processor warnings
// altera message_level Level1
// altera message_off 10034 10035 10036 10037 10230 10240 10030
module wasca_nios2_gen2_0_cpu_nios2_ocimem (
// inputs:
address,
byteenable,
clk,
debugaccess,
jdo,
jrst_n,
read,
reset_req,
take_action_ocimem_a,
take_action_ocimem_b,
take_no_action_ocimem_a,
write,
writedata,
// outputs:
MonDReg,
ociram_readdata,
waitrequest
)
;
output [ 31: 0] MonDReg;
output [ 31: 0] ociram_readdata;
output waitrequest;
input [ 8: 0] address;
input [ 3: 0] byteenable;
input clk;
input debugaccess;
input [ 37: 0] jdo;
input jrst_n;
input read;
input reset_req;
input take_action_ocimem_a;
input take_action_ocimem_b;
input take_no_action_ocimem_a;
input write;
input [ 31: 0] writedata;
reg [ 10: 0] MonAReg /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=\"D101,D103,R101\"" */;
wire [ 8: 0] MonARegAddrInc;
wire MonARegAddrIncAccessingRAM;
reg [ 31: 0] MonDReg /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=\"D101,D103,R101\"" */;
reg avalon_ociram_readdata_ready /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=\"D101,D103,R101\"" */;
wire avalon_ram_wr;
wire [ 31: 0] cfgrom_readdata;
reg jtag_ram_access /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=\"D101,D103,R101\"" */;
reg jtag_ram_rd /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=\"D101,D103,R101\"" */;
reg jtag_ram_rd_d1 /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=\"D101,D103,R101\"" */;
reg jtag_ram_wr /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=\"D101,D103,R101\"" */;
reg jtag_rd /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=\"D101,D103,R101\"" */;
reg jtag_rd_d1 /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=\"D101,D103,R101\"" */;
wire [ 7: 0] ociram_addr;
wire [ 3: 0] ociram_byteenable;
wire [ 31: 0] ociram_readdata;
wire [ 31: 0] ociram_wr_data;
wire ociram_wr_en;
reg waitrequest /* synthesis ALTERA_ATTRIBUTE = "SUPPRESS_DA_RULE_INTERNAL=\"D101,D103,R101\"" */;
always @(posedge clk or negedge jrst_n)
begin
if (jrst_n == 0)
begin
jtag_rd <= 1'b0;
jtag_rd_d1 <= 1'b0;
jtag_ram_wr <= 1'b0;
jtag_ram_rd <= 1'b0;
jtag_ram_rd_d1 <= 1'b0;
jtag_ram_access <= 1'b0;
MonAReg <= 0;
MonDReg <= 0;
waitrequest <= 1'b1;
avalon_ociram_readdata_ready <= 1'b0;
end
else
begin
if (take_no_action_ocimem_a)
begin
MonAReg[10 : 2] <= MonARegAddrInc;
jtag_rd <= 1'b1;
jtag_ram_rd <= MonARegAddrIncAccessingRAM;
jtag_ram_access <= MonARegAddrIncAccessingRAM;
end
else if (take_action_ocimem_a)
begin
MonAReg[10 : 2] <= { jdo[17],
jdo[33 : 26] };
jtag_rd <= 1'b1;
jtag_ram_rd <= ~jdo[17];
jtag_ram_access <= ~jdo[17];
end
else if (take_action_ocimem_b)
begin
MonAReg[10 : 2] <= MonARegAddrInc;
MonDReg <= jdo[34 : 3];
jtag_ram_wr <= MonARegAddrIncAccessingRAM;
jtag_ram_access <= MonARegAddrIncAccessingRAM;
end
else
begin
jtag_rd <= 0;
jtag_ram_wr <= 0;
jtag_ram_rd <= 0;
jtag_ram_access <= 0;
if (jtag_rd_d1)
MonDReg <= jtag_ram_rd_d1 ? ociram_readdata : cfgrom_readdata;
end
jtag_rd_d1 <= jtag_rd;
jtag_ram_rd_d1 <= jtag_ram_rd;
if (~waitrequest)
begin
waitrequest <= 1'b1;
avalon_ociram_readdata_ready <= 1'b0;
end
else if (write)
waitrequest <= ~address[8] & jtag_ram_access;
else if (read)
begin
avalon_ociram_readdata_ready <= ~(~address[8] & jtag_ram_access);
waitrequest <= ~avalon_ociram_readdata_ready;
end
else
begin
waitrequest <= 1'b1;
avalon_ociram_readdata_ready <= 1'b0;
end
end
end
assign MonARegAddrInc = MonAReg[10 : 2]+1;
assign MonARegAddrIncAccessingRAM = ~MonARegAddrInc[8];
assign avalon_ram_wr = write & ~address[8] & debugaccess;
assign ociram_addr = jtag_ram_access ? MonAReg[9 : 2] : address[7 : 0];
assign ociram_wr_data = jtag_ram_access ? MonDReg[31 : 0] : writedata;
assign ociram_byteenable = jtag_ram_access ? 4'b1111 : byteenable;
assign ociram_wr_en = jtag_ram_access ? jtag_ram_wr : avalon_ram_wr;
//wasca_nios2_gen2_0_cpu_ociram_sp_ram, which is an nios_sp_ram
wasca_nios2_gen2_0_cpu_ociram_sp_ram_module wasca_nios2_gen2_0_cpu_ociram_sp_ram
(
.address (ociram_addr),
.byteenable (ociram_byteenable),
.clock (clk),
.data (ociram_wr_data),
.q (ociram_readdata),
.reset_req (reset_req),
.wren (ociram_wr_en)
);
//synthesis translate_off
`ifdef NO_PLI
defparam wasca_nios2_gen2_0_cpu_ociram_sp_ram.lpm_file = "wasca_nios2_gen2_0_cpu_ociram_default_contents.dat";
`else
defparam wasca_nios2_gen2_0_cpu_ociram_sp_ram.lpm_file = "wasca_nios2_gen2_0_cpu_ociram_default_contents.hex";
`endif
//synthesis translate_on
assign cfgrom_readdata = (MonAReg[4 : 2] == 3'd0)? 32'h00080020 :
(MonAReg[4 : 2] == 3'd1)? 32'h00001b1b :
(MonAReg[4 : 2] == 3'd2)? 32'h00040000 :
(MonAReg[4 : 2] == 3'd3)? 32'h00000100 :
(MonAReg[4 : 2] == 3'd4)? 32'h20000000 :
(MonAReg[4 : 2] == 3'd5)? 32'h00080000 :
(MonAReg[4 : 2] == 3'd6)? 32'h00000000 :
32'h00000000;
endmodule
// synthesis translate_off
`timescale 1ns / 1ps
// synthesis translate_on
// turn off superfluous verilog processor warnings
// altera message_level Level1
// altera message_off 10034 10035 10036 10037 10230 10240 10030
module wasca_nios2_gen2_0_cpu_nios2_oci (
// inputs:
D_valid,
E_st_data,
E_valid,
F_pc,
address_nxt,
av_ld_data_aligned_filtered,
byteenable_nxt,
clk,
d_address,
d_read,
d_waitrequest,
d_write,
debugaccess_nxt,
hbreak_enabled,
read_nxt,
reset,
reset_n,
reset_req,
write_nxt,
writedata_nxt,
// outputs:
debug_mem_slave_debugaccess_to_roms,
oci_hbreak_req,
oci_ienable,
oci_single_step_mode,
readdata,
resetrequest,
waitrequest
)
;
output debug_mem_slave_debugaccess_to_roms;
output oci_hbreak_req;
output [ 31: 0] oci_ienable;
output oci_single_step_mode;
output [ 31: 0] readdata;
output resetrequest;
output waitrequest;
input D_valid;
input [ 31: 0] E_st_data;
input E_valid;
input [ 24: 0] F_pc;
input [ 8: 0] address_nxt;
input [ 31: 0] av_ld_data_aligned_filtered;
input [ 3: 0] byteenable_nxt;
input clk;
input [ 26: 0] d_address;
input d_read;
input d_waitrequest;
input d_write;
input debugaccess_nxt;
input hbreak_enabled;
input read_nxt;
input reset;
input reset_n;
input reset_req;
input write_nxt;
input [ 31: 0] writedata_nxt;
wire [ 31: 0] MonDReg;
reg [ 8: 0] address;
wire [ 35: 0] atm;
wire [ 31: 0] break_readreg;
reg [ 3: 0] byteenable;
wire [ 26: 0] cpu_d_address;
wire cpu_d_read;
wire [ 31: 0] cpu_d_readdata;
wire cpu_d_wait;
wire cpu_d_write;
wire [ 31: 0] cpu_d_writedata;
wire dbrk_break;
wire dbrk_goto0;
wire dbrk_goto1;
wire dbrk_hit0_latch;
wire dbrk_hit1_latch;
wire dbrk_hit2_latch;
wire dbrk_hit3_latch;
wire dbrk_traceme;
wire dbrk_traceoff;
wire dbrk_traceon;
wire dbrk_trigout;
wire debug_mem_slave_debugaccess_to_roms;
reg debugaccess;
wire debugack;
wire debugreq;
wire [ 35: 0] dtm;
wire dummy_sink;
wire [ 35: 0] itm;
wire [ 37: 0] jdo;
wire jrst_n;
wire monitor_error;
wire monitor_go;
wire monitor_ready;
wire oci_hbreak_req;
wire [ 31: 0] oci_ienable;
wire [ 31: 0] oci_reg_readdata;
wire oci_single_step_mode;
wire [ 31: 0] ociram_readdata;
wire ocireg_ers;
wire ocireg_mrs;
reg read;
reg [ 31: 0] readdata;
wire resetlatch;
wire resetrequest;
wire st_ready_test_idle;
wire take_action_break_a;
wire take_action_break_b;
wire take_action_break_c;
wire take_action_ocimem_a;
wire take_action_ocimem_b;
wire take_action_ocireg;
wire take_action_tracectrl;
wire take_no_action_break_a;
wire take_no_action_break_b;
wire take_no_action_break_c;
wire take_no_action_ocimem_a;
wire [ 35: 0] tr_data;
wire tracemem_on;
wire [ 35: 0] tracemem_trcdata;
wire tracemem_tw;
wire [ 15: 0] trc_ctrl;
wire [ 6: 0] trc_im_addr;
wire trc_on;
wire trc_wrap;
wire trigbrktype;
wire trigger_state_0;
wire trigger_state_1;
wire trigout;
wire [ 35: 0] tw;
wire waitrequest;
reg write;
reg [ 31: 0] writedata;
wire xbrk_break;
wire [ 7: 0] xbrk_ctrl0;
wire [ 7: 0] xbrk_ctrl1;
wire [ 7: 0] xbrk_ctrl2;
wire [ 7: 0] xbrk_ctrl3;
wire xbrk_goto0;
wire xbrk_goto1;
wire xbrk_traceoff;
wire xbrk_traceon;
wire xbrk_trigout;
wire xbrk_wrap_traceoff;
wasca_nios2_gen2_0_cpu_nios2_oci_debug the_wasca_nios2_gen2_0_cpu_nios2_oci_debug
(
.clk (clk),
.dbrk_break (dbrk_break),
.debugack (debugack),
.debugreq (debugreq),
.hbreak_enabled (hbreak_enabled),
.jdo (jdo),
.jrst_n (jrst_n),
.monitor_error (monitor_error),
.monitor_go (monitor_go),
.monitor_ready (monitor_ready),
.oci_hbreak_req (oci_hbreak_req),
.ocireg_ers (ocireg_ers),
.ocireg_mrs (ocireg_mrs),
.reset (reset),
.resetlatch (resetlatch),
.resetrequest (resetrequest),
.st_ready_test_idle (st_ready_test_idle),
.take_action_ocimem_a (take_action_ocimem_a),
.take_action_ocireg (take_action_ocireg),
.xbrk_break (xbrk_break)
);
wasca_nios2_gen2_0_cpu_nios2_oci_break the_wasca_nios2_gen2_0_cpu_nios2_oci_break
(
.break_readreg (break_readreg),
.clk (clk),
.dbrk_break (dbrk_break),
.dbrk_goto0 (dbrk_goto0),
.dbrk_goto1 (dbrk_goto1),
.dbrk_hit0_latch (dbrk_hit0_latch),
.dbrk_hit1_latch (dbrk_hit1_latch),
.dbrk_hit2_latch (dbrk_hit2_latch),
.dbrk_hit3_latch (dbrk_hit3_latch),
.jdo (jdo),
.jrst_n (jrst_n),
.take_action_break_a (take_action_break_a),
.take_action_break_b (take_action_break_b),
.take_action_break_c (take_action_break_c),
.take_no_action_break_a (take_no_action_break_a),
.take_no_action_break_b (take_no_action_break_b),
.take_no_action_break_c (take_no_action_break_c),
.trigbrktype (trigbrktype),
.trigger_state_0 (trigger_state_0),
.trigger_state_1 (trigger_state_1),
.xbrk_ctrl0 (xbrk_ctrl0),
.xbrk_ctrl1 (xbrk_ctrl1),
.xbrk_ctrl2 (xbrk_ctrl2),
.xbrk_ctrl3 (xbrk_ctrl3),
.xbrk_goto0 (xbrk_goto0),
.xbrk_goto1 (xbrk_goto1)
);
wasca_nios2_gen2_0_cpu_nios2_oci_xbrk the_wasca_nios2_gen2_0_cpu_nios2_oci_xbrk
(
.D_valid (D_valid),
.E_valid (E_valid),
.F_pc (F_pc),
.clk (clk),
.reset_n (reset_n),
.trigger_state_0 (trigger_state_0),
.trigger_state_1 (trigger_state_1),
.xbrk_break (xbrk_break),
.xbrk_ctrl0 (xbrk_ctrl0),
.xbrk_ctrl1 (xbrk_ctrl1),
.xbrk_ctrl2 (xbrk_ctrl2),
.xbrk_ctrl3 (xbrk_ctrl3),
.xbrk_goto0 (xbrk_goto0),
.xbrk_goto1 (xbrk_goto1),
.xbrk_traceoff (xbrk_traceoff),
.xbrk_traceon (xbrk_traceon),
.xbrk_trigout (xbrk_trigout)
);
wasca_nios2_gen2_0_cpu_nios2_oci_dbrk the_wasca_nios2_gen2_0_cpu_nios2_oci_dbrk
(
.E_st_data (E_st_data),
.av_ld_data_aligned_filtered (av_ld_data_aligned_filtered),
.clk (clk),
.cpu_d_address (cpu_d_address),
.cpu_d_read (cpu_d_read),
.cpu_d_readdata (cpu_d_readdata),
.cpu_d_wait (cpu_d_wait),
.cpu_d_write (cpu_d_write),
.cpu_d_writedata (cpu_d_writedata),
.d_address (d_address),
.d_read (d_read),
.d_waitrequest (d_waitrequest),
.d_write (d_write),
.dbrk_break (dbrk_break),
.dbrk_goto0 (dbrk_goto0),
.dbrk_goto1 (dbrk_goto1),
.dbrk_traceme (dbrk_traceme),
.dbrk_traceoff (dbrk_traceoff),
.dbrk_traceon (dbrk_traceon),
.dbrk_trigout (dbrk_trigout),
.debugack (debugack),
.reset_n (reset_n)
);
wasca_nios2_gen2_0_cpu_nios2_oci_itrace the_wasca_nios2_gen2_0_cpu_nios2_oci_itrace
(
.clk (clk),
.dbrk_traceoff (dbrk_traceoff),
.dbrk_traceon (dbrk_traceon),
.itm (itm),
.jdo (jdo),
.jrst_n (jrst_n),
.take_action_tracectrl (take_action_tracectrl),
.trc_ctrl (trc_ctrl),
.trc_on (trc_on),
.xbrk_traceoff (xbrk_traceoff),
.xbrk_traceon (xbrk_traceon),
.xbrk_wrap_traceoff (xbrk_wrap_traceoff)
);
wasca_nios2_gen2_0_cpu_nios2_oci_dtrace the_wasca_nios2_gen2_0_cpu_nios2_oci_dtrace
(
.atm (atm),
.clk (clk),
.cpu_d_address (cpu_d_address),
.cpu_d_read (cpu_d_read),
.cpu_d_readdata (cpu_d_readdata),
.cpu_d_wait (cpu_d_wait),
.cpu_d_write (cpu_d_write),
.cpu_d_writedata (cpu_d_writedata),
.dtm (dtm),
.jrst_n (jrst_n),
.trc_ctrl (trc_ctrl)
);
wasca_nios2_gen2_0_cpu_nios2_oci_fifo the_wasca_nios2_gen2_0_cpu_nios2_oci_fifo
(
.atm (atm),
.clk (clk),
.dbrk_traceme (dbrk_traceme),
.dbrk_traceoff (dbrk_traceoff),
.dbrk_traceon (dbrk_traceon),
.dtm (dtm),
.itm (itm),
.jrst_n (jrst_n),
.reset_n (reset_n),
.trc_on (trc_on),
.tw (tw)
);
wasca_nios2_gen2_0_cpu_nios2_oci_pib the_wasca_nios2_gen2_0_cpu_nios2_oci_pib
(
.tr_data (tr_data)
);
wasca_nios2_gen2_0_cpu_nios2_oci_im the_wasca_nios2_gen2_0_cpu_nios2_oci_im
(
.clk (clk),
.jrst_n (jrst_n),
.tracemem_on (tracemem_on),
.tracemem_trcdata (tracemem_trcdata),
.tracemem_tw (tracemem_tw),
.trc_ctrl (trc_ctrl),
.trc_im_addr (trc_im_addr),
.trc_wrap (trc_wrap),
.tw (tw),
.xbrk_wrap_traceoff (xbrk_wrap_traceoff)
);
wasca_nios2_gen2_0_cpu_nios2_avalon_reg the_wasca_nios2_gen2_0_cpu_nios2_avalon_reg
(
.address (address),
.clk (clk),
.debugaccess (debugaccess),
.monitor_error (monitor_error),
.monitor_go (monitor_go),
.monitor_ready (monitor_ready),
.oci_ienable (oci_ienable),
.oci_reg_readdata (oci_reg_readdata),
.oci_single_step_mode (oci_single_step_mode),
.ocireg_ers (ocireg_ers),
.ocireg_mrs (ocireg_mrs),
.reset_n (reset_n),
.take_action_ocireg (take_action_ocireg),
.write (write),
.writedata (writedata)
);
wasca_nios2_gen2_0_cpu_nios2_ocimem the_wasca_nios2_gen2_0_cpu_nios2_ocimem
(
.MonDReg (MonDReg),
.address (address),
.byteenable (byteenable),
.clk (clk),
.debugaccess (debugaccess),
.jdo (jdo),
.jrst_n (jrst_n),
.ociram_readdata (ociram_readdata),
.read (read),
.reset_req (reset_req),
.take_action_ocimem_a (take_action_ocimem_a),
.take_action_ocimem_b (take_action_ocimem_b),
.take_no_action_ocimem_a (take_no_action_ocimem_a),
.waitrequest (waitrequest),
.write (write),
.writedata (writedata)
);
assign trigout = dbrk_trigout | xbrk_trigout;
assign debug_mem_slave_debugaccess_to_roms = debugack;
always @(posedge clk or negedge jrst_n)
begin
if (jrst_n == 0)
address <= 0;
else
address <= address_nxt;
end
always @(posedge clk or negedge jrst_n)
begin
if (jrst_n == 0)
byteenable <= 0;
else
byteenable <= byteenable_nxt;
end
always @(posedge clk or negedge jrst_n)
begin
if (jrst_n == 0)
writedata <= 0;
else
writedata <= writedata_nxt;
end
always @(posedge clk or negedge jrst_n)
begin
if (jrst_n == 0)
debugaccess <= 0;
else
debugaccess <= debugaccess_nxt;
end
always @(posedge clk or negedge jrst_n)
begin
if (jrst_n == 0)
read <= 0;
else
read <= read ? waitrequest : read_nxt;
end
always @(posedge clk or negedge jrst_n)
begin
if (jrst_n == 0)
write <= 0;
else
write <= write ? waitrequest : write_nxt;
end
always @(posedge clk or negedge jrst_n)
begin
if (jrst_n == 0)
readdata <= 0;
else
readdata <= address[8] ? oci_reg_readdata : ociram_readdata;
end
wasca_nios2_gen2_0_cpu_debug_slave_wrapper the_wasca_nios2_gen2_0_cpu_debug_slave_wrapper
(
.MonDReg (MonDReg),
.break_readreg (break_readreg),
.clk (clk),
.dbrk_hit0_latch (dbrk_hit0_latch),
.dbrk_hit1_latch (dbrk_hit1_latch),
.dbrk_hit2_latch (dbrk_hit2_latch),
.dbrk_hit3_latch (dbrk_hit3_latch),
.debugack (debugack),
.jdo (jdo),
.jrst_n (jrst_n),
.monitor_error (monitor_error),
.monitor_ready (monitor_ready),
.reset_n (reset_n),
.resetlatch (resetlatch),
.st_ready_test_idle (st_ready_test_idle),
.take_action_break_a (take_action_break_a),
.take_action_break_b (take_action_break_b),
.take_action_break_c (take_action_break_c),
.take_action_ocimem_a (take_action_ocimem_a),
.take_action_ocimem_b (take_action_ocimem_b),
.take_action_tracectrl (take_action_tracectrl),
.take_no_action_break_a (take_no_action_break_a),
.take_no_action_break_b (take_no_action_break_b),
.take_no_action_break_c (take_no_action_break_c),
.take_no_action_ocimem_a (take_no_action_ocimem_a),
.tracemem_on (tracemem_on),
.tracemem_trcdata (tracemem_trcdata),
.tracemem_tw (tracemem_tw),
.trc_im_addr (trc_im_addr),
.trc_on (trc_on),
.trc_wrap (trc_wrap),
.trigbrktype (trigbrktype),
.trigger_state_1 (trigger_state_1)
);
//dummy sink, which is an e_mux
assign dummy_sink = tr_data |
trigout |
debugack;
assign debugreq = 0;
endmodule
// synthesis translate_off
`timescale 1ns / 1ps
// synthesis translate_on
// turn off superfluous verilog processor warnings
// altera message_level Level1
// altera message_off 10034 10035 10036 10037 10230 10240 10030
module wasca_nios2_gen2_0_cpu (
// inputs:
clk,
d_readdata,
d_waitrequest,
debug_mem_slave_address,
debug_mem_slave_byteenable,
debug_mem_slave_debugaccess,
debug_mem_slave_read,
debug_mem_slave_write,
debug_mem_slave_writedata,
i_readdata,
i_waitrequest,
irq,
reset_n,
reset_req,
// outputs:
d_address,
d_byteenable,
d_read,
d_write,
d_writedata,
debug_mem_slave_debugaccess_to_roms,
debug_mem_slave_readdata,
debug_mem_slave_waitrequest,
debug_reset_request,
dummy_ci_port,
i_address,
i_read
)
;
output [ 26: 0] d_address;
output [ 3: 0] d_byteenable;
output d_read;
output d_write;
output [ 31: 0] d_writedata;
output debug_mem_slave_debugaccess_to_roms;
output [ 31: 0] debug_mem_slave_readdata;
output debug_mem_slave_waitrequest;
output debug_reset_request;
output dummy_ci_port;
output [ 26: 0] i_address;
output i_read;
input clk;
input [ 31: 0] d_readdata;
input d_waitrequest;
input [ 8: 0] debug_mem_slave_address;
input [ 3: 0] debug_mem_slave_byteenable;
input debug_mem_slave_debugaccess;
input debug_mem_slave_read;
input debug_mem_slave_write;
input [ 31: 0] debug_mem_slave_writedata;
input [ 31: 0] i_readdata;
input i_waitrequest;
input [ 31: 0] irq;
input reset_n;
input reset_req;
wire [ 1: 0] D_compare_op;
wire D_ctrl_alu_force_and;
wire D_ctrl_alu_force_xor;
wire D_ctrl_alu_signed_comparison;
wire D_ctrl_alu_subtract;
wire D_ctrl_b_is_dst;
wire D_ctrl_br;
wire D_ctrl_br_cmp;
wire D_ctrl_br_uncond;
wire D_ctrl_break;
wire D_ctrl_crst;
wire D_ctrl_custom;
wire D_ctrl_custom_multi;
wire D_ctrl_exception;
wire D_ctrl_force_src2_zero;
wire D_ctrl_hi_imm16;
wire D_ctrl_ignore_dst;
wire D_ctrl_implicit_dst_eretaddr;
wire D_ctrl_implicit_dst_retaddr;
wire D_ctrl_intr_inst;
wire D_ctrl_jmp_direct;
wire D_ctrl_jmp_indirect;
wire D_ctrl_ld;
wire D_ctrl_ld_ex;
wire D_ctrl_ld_io;
wire D_ctrl_ld_non_io;
wire D_ctrl_ld_signed;
wire D_ctrl_ld_st_ex;
wire D_ctrl_logic;
wire D_ctrl_mem16;
wire D_ctrl_mem32;
wire D_ctrl_mem8;
wire D_ctrl_rd_ctl_reg;
wire D_ctrl_retaddr;
wire D_ctrl_rot_right;
wire D_ctrl_set_src2_rem_imm;
wire D_ctrl_shift_logical;
wire D_ctrl_shift_right_arith;
wire D_ctrl_shift_rot;
wire D_ctrl_shift_rot_right;
wire D_ctrl_signed_imm12;
wire D_ctrl_src2_choose_imm;
wire D_ctrl_src_imm5_shift_rot;
wire D_ctrl_st;
wire D_ctrl_st_ex;
wire D_ctrl_uncond_cti_non_br;
wire D_ctrl_unsigned_lo_imm16;
wire D_ctrl_wrctl_inst;
wire [ 4: 0] D_dst_regnum;
wire [ 55: 0] D_inst;
wire D_is_opx_inst;
reg [ 31: 0] D_iw /* synthesis ALTERA_IP_DEBUG_VISIBLE = 1 */;
wire [ 4: 0] D_iw_a;
wire [ 4: 0] D_iw_b;
wire [ 4: 0] D_iw_c;
wire [ 4: 0] D_iw_control_regnum;
wire [ 7: 0] D_iw_custom_n;
wire D_iw_custom_readra;
wire D_iw_custom_readrb;
wire D_iw_custom_writerc;
wire [ 15: 0] D_iw_imm16;
wire [ 25: 0] D_iw_imm26;
wire [ 4: 0] D_iw_imm5;
wire [ 1: 0] D_iw_memsz;
wire [ 5: 0] D_iw_op;
wire [ 5: 0] D_iw_opx;
wire [ 24: 0] D_jmp_direct_target_waddr;
wire [ 1: 0] D_logic_op;
wire [ 1: 0] D_logic_op_raw;
wire D_mem16;
wire D_mem32;
wire D_mem8;
wire D_op_add;
wire D_op_addi;
wire D_op_and;
wire D_op_andhi;
wire D_op_andi;
wire D_op_beq;
wire D_op_bge;
wire D_op_bgeu;
wire D_op_blt;
wire D_op_bltu;
wire D_op_bne;
wire D_op_br;
wire D_op_break;
wire D_op_bret;
wire D_op_call;
wire D_op_callr;
wire D_op_cmpeq;
wire D_op_cmpeqi;
wire D_op_cmpge;
wire D_op_cmpgei;
wire D_op_cmpgeu;
wire D_op_cmpgeui;
wire D_op_cmplt;
wire D_op_cmplti;
wire D_op_cmpltu;
wire D_op_cmpltui;
wire D_op_cmpne;
wire D_op_cmpnei;
wire D_op_crst;
wire D_op_custom;
wire D_op_div;
wire D_op_divu;
wire D_op_eret;
wire D_op_flushd;
wire D_op_flushda;
wire D_op_flushi;
wire D_op_flushp;
wire D_op_hbreak;
wire D_op_initd;
wire D_op_initda;
wire D_op_initi;
wire D_op_intr;
wire D_op_jmp;
wire D_op_jmpi;
wire D_op_ldb;
wire D_op_ldbio;
wire D_op_ldbu;
wire D_op_ldbuio;
wire D_op_ldh;
wire D_op_ldhio;
wire D_op_ldhu;
wire D_op_ldhuio;
wire D_op_ldl;
wire D_op_ldw;
wire D_op_ldwio;
wire D_op_mul;
wire D_op_muli;
wire D_op_mulxss;
wire D_op_mulxsu;
wire D_op_mulxuu;
wire D_op_nextpc;
wire D_op_nor;
wire D_op_op_rsv02;
wire D_op_op_rsv09;
wire D_op_op_rsv10;
wire D_op_op_rsv17;
wire D_op_op_rsv18;
wire D_op_op_rsv25;
wire D_op_op_rsv26;
wire D_op_op_rsv33;
wire D_op_op_rsv34;
wire D_op_op_rsv41;
wire D_op_op_rsv42;
wire D_op_op_rsv49;
wire D_op_op_rsv57;
wire D_op_op_rsv61;
wire D_op_op_rsv62;
wire D_op_op_rsv63;
wire D_op_opx_rsv00;
wire D_op_opx_rsv10;
wire D_op_opx_rsv15;
wire D_op_opx_rsv17;
wire D_op_opx_rsv21;
wire D_op_opx_rsv25;
wire D_op_opx_rsv33;
wire D_op_opx_rsv34;
wire D_op_opx_rsv35;
wire D_op_opx_rsv42;
wire D_op_opx_rsv43;
wire D_op_opx_rsv44;
wire D_op_opx_rsv47;
wire D_op_opx_rsv50;
wire D_op_opx_rsv51;
wire D_op_opx_rsv55;
wire D_op_opx_rsv56;
wire D_op_opx_rsv60;
wire D_op_opx_rsv63;
wire D_op_or;
wire D_op_orhi;
wire D_op_ori;
wire D_op_rdctl;
wire D_op_rdprs;
wire D_op_ret;
wire D_op_rol;
wire D_op_roli;
wire D_op_ror;
wire D_op_sll;
wire D_op_slli;
wire D_op_sra;
wire D_op_srai;
wire D_op_srl;
wire D_op_srli;
wire D_op_stb;
wire D_op_stbio;
wire D_op_stc;
wire D_op_sth;
wire D_op_sthio;
wire D_op_stw;
wire D_op_stwio;
wire D_op_sub;
wire D_op_sync;
wire D_op_trap;
wire D_op_wrctl;
wire D_op_wrprs;
wire D_op_xor;
wire D_op_xorhi;
wire D_op_xori;
reg D_valid;
wire [ 71: 0] D_vinst;
wire D_wr_dst_reg;
wire [ 31: 0] E_alu_result;
reg E_alu_sub;
wire [ 32: 0] E_arith_result;
wire [ 31: 0] E_arith_src1;
wire [ 31: 0] E_arith_src2;
wire E_ci_multi_stall;
wire [ 31: 0] E_ci_result;
wire E_cmp_result;
wire [ 31: 0] E_control_rd_data;
wire E_eq;
reg E_invert_arith_src_msb;
wire E_ld_stall;
wire [ 31: 0] E_logic_result;
wire E_logic_result_is_0;
wire E_lt;
wire [ 26: 0] E_mem_baddr;
wire [ 3: 0] E_mem_byte_en;
reg E_new_inst;
wire E_rf_ecc_recoverable_valid;
wire E_rf_ecc_unrecoverable_valid;
wire E_rf_ecc_valid_any;
reg [ 4: 0] E_shift_rot_cnt;
wire [ 4: 0] E_shift_rot_cnt_nxt;
wire E_shift_rot_done;
wire E_shift_rot_fill_bit;
reg [ 31: 0] E_shift_rot_result;
wire [ 31: 0] E_shift_rot_result_nxt;
wire [ 4: 0] E_shift_rot_shfcnt;
wire E_shift_rot_stall;
reg [ 31: 0] E_src1;
reg [ 31: 0] E_src2;
wire [ 31: 0] E_st_data;
wire E_st_stall;
wire E_stall;
wire E_valid;
reg E_valid_from_R;
wire [ 71: 0] E_vinst;
wire E_wrctl_bstatus;
wire E_wrctl_estatus;
wire E_wrctl_ienable;
wire E_wrctl_status;
wire [ 31: 0] F_av_iw;
wire [ 4: 0] F_av_iw_a;
wire [ 4: 0] F_av_iw_b;
wire [ 4: 0] F_av_iw_c;
wire [ 4: 0] F_av_iw_control_regnum;
wire [ 7: 0] F_av_iw_custom_n;
wire F_av_iw_custom_readra;
wire F_av_iw_custom_readrb;
wire F_av_iw_custom_writerc;
wire [ 15: 0] F_av_iw_imm16;
wire [ 25: 0] F_av_iw_imm26;
wire [ 4: 0] F_av_iw_imm5;
wire [ 1: 0] F_av_iw_memsz;
wire [ 5: 0] F_av_iw_op;
wire [ 5: 0] F_av_iw_opx;
wire F_av_mem16;
wire F_av_mem32;
wire F_av_mem8;
wire [ 55: 0] F_inst;
wire F_is_opx_inst;
wire [ 31: 0] F_iw;
wire [ 4: 0] F_iw_a;
wire [ 4: 0] F_iw_b;
wire [ 4: 0] F_iw_c;
wire [ 4: 0] F_iw_control_regnum;
wire [ 7: 0] F_iw_custom_n;
wire F_iw_custom_readra;
wire F_iw_custom_readrb;
wire F_iw_custom_writerc;
wire [ 15: 0] F_iw_imm16;
wire [ 25: 0] F_iw_imm26;
wire [ 4: 0] F_iw_imm5;
wire [ 1: 0] F_iw_memsz;
wire [ 5: 0] F_iw_op;
wire [ 5: 0] F_iw_opx;
wire F_mem16;
wire F_mem32;
wire F_mem8;
wire F_op_add;
wire F_op_addi;
wire F_op_and;
wire F_op_andhi;
wire F_op_andi;
wire F_op_beq;
wire F_op_bge;
wire F_op_bgeu;
wire F_op_blt;
wire F_op_bltu;
wire F_op_bne;
wire F_op_br;
wire F_op_break;
wire F_op_bret;
wire F_op_call;
wire F_op_callr;
wire F_op_cmpeq;
wire F_op_cmpeqi;
wire F_op_cmpge;
wire F_op_cmpgei;
wire F_op_cmpgeu;
wire F_op_cmpgeui;
wire F_op_cmplt;
wire F_op_cmplti;
wire F_op_cmpltu;
wire F_op_cmpltui;
wire F_op_cmpne;
wire F_op_cmpnei;
wire F_op_crst;
wire F_op_custom;
wire F_op_div;
wire F_op_divu;
wire F_op_eret;
wire F_op_flushd;
wire F_op_flushda;
wire F_op_flushi;
wire F_op_flushp;
wire F_op_hbreak;
wire F_op_initd;
wire F_op_initda;
wire F_op_initi;
wire F_op_intr;
wire F_op_jmp;
wire F_op_jmpi;
wire F_op_ldb;
wire F_op_ldbio;
wire F_op_ldbu;
wire F_op_ldbuio;
wire F_op_ldh;
wire F_op_ldhio;
wire F_op_ldhu;
wire F_op_ldhuio;
wire F_op_ldl;
wire F_op_ldw;
wire F_op_ldwio;
wire F_op_mul;
wire F_op_muli;
wire F_op_mulxss;
wire F_op_mulxsu;
wire F_op_mulxuu;
wire F_op_nextpc;
wire F_op_nor;
wire F_op_op_rsv02;
wire F_op_op_rsv09;
wire F_op_op_rsv10;
wire F_op_op_rsv17;
wire F_op_op_rsv18;
wire F_op_op_rsv25;
wire F_op_op_rsv26;
wire F_op_op_rsv33;
wire F_op_op_rsv34;
wire F_op_op_rsv41;
wire F_op_op_rsv42;
wire F_op_op_rsv49;
wire F_op_op_rsv57;
wire F_op_op_rsv61;
wire F_op_op_rsv62;
wire F_op_op_rsv63;
wire F_op_opx_rsv00;
wire F_op_opx_rsv10;
wire F_op_opx_rsv15;
wire F_op_opx_rsv17;
wire F_op_opx_rsv21;
wire F_op_opx_rsv25;
wire F_op_opx_rsv33;
wire F_op_opx_rsv34;
wire F_op_opx_rsv35;
wire F_op_opx_rsv42;
wire F_op_opx_rsv43;
wire F_op_opx_rsv44;
wire F_op_opx_rsv47;
wire F_op_opx_rsv50;
wire F_op_opx_rsv51;
wire F_op_opx_rsv55;
wire F_op_opx_rsv56;
wire F_op_opx_rsv60;
wire F_op_opx_rsv63;
wire F_op_or;
wire F_op_orhi;
wire F_op_ori;
wire F_op_rdctl;
wire F_op_rdprs;
wire F_op_ret;
wire F_op_rol;
wire F_op_roli;
wire F_op_ror;
wire F_op_sll;
wire F_op_slli;
wire F_op_sra;
wire F_op_srai;
wire F_op_srl;
wire F_op_srli;
wire F_op_stb;
wire F_op_stbio;
wire F_op_stc;
wire F_op_sth;
wire F_op_sthio;
wire F_op_stw;
wire F_op_stwio;
wire F_op_sub;
wire F_op_sync;
wire F_op_trap;
wire F_op_wrctl;
wire F_op_wrprs;
wire F_op_xor;
wire F_op_xorhi;
wire F_op_xori;
reg [ 24: 0] F_pc /* synthesis ALTERA_IP_DEBUG_VISIBLE = 1 */;
wire F_pc_en;
wire [ 24: 0] F_pc_no_crst_nxt;
wire [ 24: 0] F_pc_nxt;
wire [ 24: 0] F_pc_plus_one;
wire [ 1: 0] F_pc_sel_nxt;
wire [ 26: 0] F_pcb;
wire [ 26: 0] F_pcb_nxt;
wire [ 26: 0] F_pcb_plus_four;
wire F_valid;
wire [ 71: 0] F_vinst;
reg [ 1: 0] R_compare_op;
reg R_ctrl_alu_force_and;
wire R_ctrl_alu_force_and_nxt;
reg R_ctrl_alu_force_xor;
wire R_ctrl_alu_force_xor_nxt;
reg R_ctrl_alu_signed_comparison;
wire R_ctrl_alu_signed_comparison_nxt;
reg R_ctrl_alu_subtract;
wire R_ctrl_alu_subtract_nxt;
reg R_ctrl_b_is_dst;
wire R_ctrl_b_is_dst_nxt;
reg R_ctrl_br;
reg R_ctrl_br_cmp;
wire R_ctrl_br_cmp_nxt;
wire R_ctrl_br_nxt;
reg R_ctrl_br_uncond;
wire R_ctrl_br_uncond_nxt;
reg R_ctrl_break;
wire R_ctrl_break_nxt;
reg R_ctrl_crst;
wire R_ctrl_crst_nxt;
reg R_ctrl_custom;
reg R_ctrl_custom_multi;
wire R_ctrl_custom_multi_nxt;
wire R_ctrl_custom_nxt;
reg R_ctrl_exception;
wire R_ctrl_exception_nxt;
reg R_ctrl_force_src2_zero;
wire R_ctrl_force_src2_zero_nxt;
reg R_ctrl_hi_imm16;
wire R_ctrl_hi_imm16_nxt;
reg R_ctrl_ignore_dst;
wire R_ctrl_ignore_dst_nxt;
reg R_ctrl_implicit_dst_eretaddr;
wire R_ctrl_implicit_dst_eretaddr_nxt;
reg R_ctrl_implicit_dst_retaddr;
wire R_ctrl_implicit_dst_retaddr_nxt;
reg R_ctrl_intr_inst;
wire R_ctrl_intr_inst_nxt;
reg R_ctrl_jmp_direct;
wire R_ctrl_jmp_direct_nxt;
reg R_ctrl_jmp_indirect;
wire R_ctrl_jmp_indirect_nxt;
reg R_ctrl_ld;
reg R_ctrl_ld_ex;
wire R_ctrl_ld_ex_nxt;
reg R_ctrl_ld_io;
wire R_ctrl_ld_io_nxt;
reg R_ctrl_ld_non_io;
wire R_ctrl_ld_non_io_nxt;
wire R_ctrl_ld_nxt;
reg R_ctrl_ld_signed;
wire R_ctrl_ld_signed_nxt;
reg R_ctrl_ld_st_ex;
wire R_ctrl_ld_st_ex_nxt;
reg R_ctrl_logic;
wire R_ctrl_logic_nxt;
reg R_ctrl_mem16;
wire R_ctrl_mem16_nxt;
reg R_ctrl_mem32;
wire R_ctrl_mem32_nxt;
reg R_ctrl_mem8;
wire R_ctrl_mem8_nxt;
reg R_ctrl_rd_ctl_reg;
wire R_ctrl_rd_ctl_reg_nxt;
reg R_ctrl_retaddr;
wire R_ctrl_retaddr_nxt;
reg R_ctrl_rot_right;
wire R_ctrl_rot_right_nxt;
reg R_ctrl_set_src2_rem_imm;
wire R_ctrl_set_src2_rem_imm_nxt;
reg R_ctrl_shift_logical;
wire R_ctrl_shift_logical_nxt;
reg R_ctrl_shift_right_arith;
wire R_ctrl_shift_right_arith_nxt;
reg R_ctrl_shift_rot;
wire R_ctrl_shift_rot_nxt;
reg R_ctrl_shift_rot_right;
wire R_ctrl_shift_rot_right_nxt;
reg R_ctrl_signed_imm12;
wire R_ctrl_signed_imm12_nxt;
reg R_ctrl_src2_choose_imm;
wire R_ctrl_src2_choose_imm_nxt;
reg R_ctrl_src_imm5_shift_rot;
wire R_ctrl_src_imm5_shift_rot_nxt;
reg R_ctrl_st;
reg R_ctrl_st_ex;
wire R_ctrl_st_ex_nxt;
wire R_ctrl_st_nxt;
reg R_ctrl_uncond_cti_non_br;
wire R_ctrl_uncond_cti_non_br_nxt;
reg R_ctrl_unsigned_lo_imm16;
wire R_ctrl_unsigned_lo_imm16_nxt;
reg R_ctrl_wrctl_inst;
wire R_ctrl_wrctl_inst_nxt;
reg [ 4: 0] R_dst_regnum /* synthesis ALTERA_IP_DEBUG_VISIBLE = 1 */;
wire R_en;
reg [ 1: 0] R_logic_op;
wire [ 31: 0] R_rf_a;
wire [ 31: 0] R_rf_a_q;
wire [ 31: 0] R_rf_b;
wire [ 31: 0] R_rf_b_q;
wire [ 31: 0] R_src1;
wire [ 31: 0] R_src2;
wire [ 15: 0] R_src2_hi;
wire [ 15: 0] R_src2_lo;
reg R_src2_use_imm;
wire [ 7: 0] R_stb_data;
wire [ 15: 0] R_sth_data;
wire [ 31: 0] R_stw_data;
reg R_valid;
wire [ 71: 0] R_vinst;
reg R_wr_dst_reg;
reg W1_rf_ecc_recoverable_valid;
reg [ 31: 0] W_alu_result;
wire W_br_taken;
reg W_bstatus_reg;
wire W_bstatus_reg_inst_nxt;
wire W_bstatus_reg_nxt;
reg [ 31: 0] W_cdsr_reg;
reg W_cmp_result;
reg [ 31: 0] W_control_rd_data;
wire [ 31: 0] W_cpuid_reg;
wire [ 4: 0] W_dst_regnum;
reg W_estatus_reg;
wire W_estatus_reg_inst_nxt;
wire W_estatus_reg_nxt;
reg [ 31: 0] W_ienable_reg;
wire [ 31: 0] W_ienable_reg_nxt;
reg [ 31: 0] W_ipending_reg;
wire [ 31: 0] W_ipending_reg_nxt;
wire [ 26: 0] W_mem_baddr;
reg W_rf_ecc_recoverable_valid;
reg W_rf_ecc_unrecoverable_valid;
wire W_rf_ecc_valid_any;
wire [ 31: 0] W_rf_wr_data;
wire W_rf_wren;
wire W_status_reg;
reg W_status_reg_pie;
wire W_status_reg_pie_inst_nxt;
wire W_status_reg_pie_nxt;
reg W_up_ex_mon_state;
reg W_valid /* synthesis ALTERA_IP_DEBUG_VISIBLE = 1 */;
wire [ 71: 0] W_vinst;
wire [ 31: 0] W_wr_data;
wire [ 31: 0] W_wr_data_non_zero;
wire av_fill_bit;
reg [ 1: 0] av_ld_align_cycle;
wire [ 1: 0] av_ld_align_cycle_nxt;
wire av_ld_align_one_more_cycle;
reg av_ld_aligning_data;
wire av_ld_aligning_data_nxt;
reg [ 7: 0] av_ld_byte0_data;
wire [ 7: 0] av_ld_byte0_data_nxt;
reg [ 7: 0] av_ld_byte1_data;
wire av_ld_byte1_data_en;
wire [ 7: 0] av_ld_byte1_data_nxt;
reg [ 7: 0] av_ld_byte2_data;
wire [ 7: 0] av_ld_byte2_data_nxt;
reg [ 7: 0] av_ld_byte3_data;
wire [ 7: 0] av_ld_byte3_data_nxt;
wire [ 31: 0] av_ld_data_aligned_filtered;
wire [ 31: 0] av_ld_data_aligned_unfiltered;
wire av_ld_done;
wire av_ld_extend;
wire av_ld_getting_data;
wire av_ld_rshift8;
reg av_ld_waiting_for_data;
wire av_ld_waiting_for_data_nxt;
wire av_sign_bit;
wire [ 26: 0] d_address;
reg [ 3: 0] d_byteenable;
reg d_read;
wire d_read_nxt;
reg d_write;
wire d_write_nxt;
reg [ 31: 0] d_writedata;
wire debug_mem_slave_clk;
wire debug_mem_slave_debugaccess_to_roms;
wire [ 31: 0] debug_mem_slave_readdata;
wire debug_mem_slave_reset;
wire debug_mem_slave_waitrequest;
wire debug_reset_request;
wire dummy_ci_port;
reg hbreak_enabled;
reg hbreak_pending;
wire hbreak_pending_nxt;
wire hbreak_req;
wire [ 26: 0] i_address;
reg i_read;
wire i_read_nxt;
wire [ 31: 0] iactive;
wire intr_req;
wire oci_hbreak_req;
wire [ 31: 0] oci_ienable;
wire oci_single_step_mode;
wire oci_tb_hbreak_req;
wire test_has_ended;
reg wait_for_one_post_bret_inst;
//the_wasca_nios2_gen2_0_cpu_test_bench, which is an e_instance
wasca_nios2_gen2_0_cpu_test_bench the_wasca_nios2_gen2_0_cpu_test_bench
(
.D_iw (D_iw),
.D_iw_op (D_iw_op),
.D_iw_opx (D_iw_opx),
.D_valid (D_valid),
.E_valid (E_valid),
.F_pcb (F_pcb),
.F_valid (F_valid),
.R_ctrl_ld (R_ctrl_ld),
.R_ctrl_ld_non_io (R_ctrl_ld_non_io),
.R_dst_regnum (R_dst_regnum),
.R_wr_dst_reg (R_wr_dst_reg),
.W_valid (W_valid),
.W_vinst (W_vinst),
.W_wr_data (W_wr_data),
.av_ld_data_aligned_filtered (av_ld_data_aligned_filtered),
.av_ld_data_aligned_unfiltered (av_ld_data_aligned_unfiltered),
.clk (clk),
.d_address (d_address),
.d_byteenable (d_byteenable),
.d_read (d_read),
.d_write (d_write),
.i_address (i_address),
.i_read (i_read),
.i_readdata (i_readdata),
.i_waitrequest (i_waitrequest),
.reset_n (reset_n),
.test_has_ended (test_has_ended)
);
assign F_av_iw_a = F_av_iw[31 : 27];
assign F_av_iw_b = F_av_iw[26 : 22];
assign F_av_iw_c = F_av_iw[21 : 17];
assign F_av_iw_custom_n = F_av_iw[13 : 6];
assign F_av_iw_custom_readra = F_av_iw[16];
assign F_av_iw_custom_readrb = F_av_iw[15];
assign F_av_iw_custom_writerc = F_av_iw[14];
assign F_av_iw_opx = F_av_iw[16 : 11];
assign F_av_iw_op = F_av_iw[5 : 0];
assign F_av_iw_imm5 = F_av_iw[10 : 6];
assign F_av_iw_imm16 = F_av_iw[21 : 6];
assign F_av_iw_imm26 = F_av_iw[31 : 6];
assign F_av_iw_memsz = F_av_iw[4 : 3];
assign F_av_iw_control_regnum = F_av_iw[10 : 6];
assign F_av_mem8 = F_av_iw_memsz == 2'b00;
assign F_av_mem16 = F_av_iw_memsz == 2'b01;
assign F_av_mem32 = F_av_iw_memsz[1] == 1'b1;
assign F_iw_a = F_iw[31 : 27];
assign F_iw_b = F_iw[26 : 22];
assign F_iw_c = F_iw[21 : 17];
assign F_iw_custom_n = F_iw[13 : 6];
assign F_iw_custom_readra = F_iw[16];
assign F_iw_custom_readrb = F_iw[15];
assign F_iw_custom_writerc = F_iw[14];
assign F_iw_opx = F_iw[16 : 11];
assign F_iw_op = F_iw[5 : 0];
assign F_iw_imm5 = F_iw[10 : 6];
assign F_iw_imm16 = F_iw[21 : 6];
assign F_iw_imm26 = F_iw[31 : 6];
assign F_iw_memsz = F_iw[4 : 3];
assign F_iw_control_regnum = F_iw[10 : 6];
assign F_mem8 = F_iw_memsz == 2'b00;
assign F_mem16 = F_iw_memsz == 2'b01;
assign F_mem32 = F_iw_memsz[1] == 1'b1;
assign D_iw_a = D_iw[31 : 27];
assign D_iw_b = D_iw[26 : 22];
assign D_iw_c = D_iw[21 : 17];
assign D_iw_custom_n = D_iw[13 : 6];
assign D_iw_custom_readra = D_iw[16];
assign D_iw_custom_readrb = D_iw[15];
assign D_iw_custom_writerc = D_iw[14];
assign D_iw_opx = D_iw[16 : 11];
assign D_iw_op = D_iw[5 : 0];
assign D_iw_imm5 = D_iw[10 : 6];
assign D_iw_imm16 = D_iw[21 : 6];
assign D_iw_imm26 = D_iw[31 : 6];
assign D_iw_memsz = D_iw[4 : 3];
assign D_iw_control_regnum = D_iw[10 : 6];
assign D_mem8 = D_iw_memsz == 2'b00;
assign D_mem16 = D_iw_memsz == 2'b01;
assign D_mem32 = D_iw_memsz[1] == 1'b1;
assign F_op_call = F_iw_op == 0;
assign F_op_jmpi = F_iw_op == 1;
assign F_op_op_rsv02 = F_iw_op == 2;
assign F_op_ldbu = F_iw_op == 3;
assign F_op_addi = F_iw_op == 4;
assign F_op_stb = F_iw_op == 5;
assign F_op_br = F_iw_op == 6;
assign F_op_ldb = F_iw_op == 7;
assign F_op_cmpgei = F_iw_op == 8;
assign F_op_op_rsv09 = F_iw_op == 9;
assign F_op_op_rsv10 = F_iw_op == 10;
assign F_op_ldhu = F_iw_op == 11;
assign F_op_andi = F_iw_op == 12;
assign F_op_sth = F_iw_op == 13;
assign F_op_bge = F_iw_op == 14;
assign F_op_ldh = F_iw_op == 15;
assign F_op_cmplti = F_iw_op == 16;
assign F_op_op_rsv17 = F_iw_op == 17;
assign F_op_op_rsv18 = F_iw_op == 18;
assign F_op_initda = F_iw_op == 19;
assign F_op_ori = F_iw_op == 20;
assign F_op_stw = F_iw_op == 21;
assign F_op_blt = F_iw_op == 22;
assign F_op_ldw = F_iw_op == 23;
assign F_op_cmpnei = F_iw_op == 24;
assign F_op_op_rsv25 = F_iw_op == 25;
assign F_op_op_rsv26 = F_iw_op == 26;
assign F_op_flushda = F_iw_op == 27;
assign F_op_xori = F_iw_op == 28;
assign F_op_stc = F_iw_op == 29;
assign F_op_bne = F_iw_op == 30;
assign F_op_ldl = F_iw_op == 31;
assign F_op_cmpeqi = F_iw_op == 32;
assign F_op_op_rsv33 = F_iw_op == 33;
assign F_op_op_rsv34 = F_iw_op == 34;
assign F_op_ldbuio = F_iw_op == 35;
assign F_op_muli = F_iw_op == 36;
assign F_op_stbio = F_iw_op == 37;
assign F_op_beq = F_iw_op == 38;
assign F_op_ldbio = F_iw_op == 39;
assign F_op_cmpgeui = F_iw_op == 40;
assign F_op_op_rsv41 = F_iw_op == 41;
assign F_op_op_rsv42 = F_iw_op == 42;
assign F_op_ldhuio = F_iw_op == 43;
assign F_op_andhi = F_iw_op == 44;
assign F_op_sthio = F_iw_op == 45;
assign F_op_bgeu = F_iw_op == 46;
assign F_op_ldhio = F_iw_op == 47;
assign F_op_cmpltui = F_iw_op == 48;
assign F_op_op_rsv49 = F_iw_op == 49;
assign F_op_custom = F_iw_op == 50;
assign F_op_initd = F_iw_op == 51;
assign F_op_orhi = F_iw_op == 52;
assign F_op_stwio = F_iw_op == 53;
assign F_op_bltu = F_iw_op == 54;
assign F_op_ldwio = F_iw_op == 55;
assign F_op_rdprs = F_iw_op == 56;
assign F_op_op_rsv57 = F_iw_op == 57;
assign F_op_flushd = F_iw_op == 59;
assign F_op_xorhi = F_iw_op == 60;
assign F_op_op_rsv61 = F_iw_op == 61;
assign F_op_op_rsv62 = F_iw_op == 62;
assign F_op_op_rsv63 = F_iw_op == 63;
assign F_op_opx_rsv00 = (F_iw_opx == 0) & F_is_opx_inst;
assign F_op_eret = (F_iw_opx == 1) & F_is_opx_inst;
assign F_op_roli = (F_iw_opx == 2) & F_is_opx_inst;
assign F_op_rol = (F_iw_opx == 3) & F_is_opx_inst;
assign F_op_flushp = (F_iw_opx == 4) & F_is_opx_inst;
assign F_op_ret = (F_iw_opx == 5) & F_is_opx_inst;
assign F_op_nor = (F_iw_opx == 6) & F_is_opx_inst;
assign F_op_mulxuu = (F_iw_opx == 7) & F_is_opx_inst;
assign F_op_cmpge = (F_iw_opx == 8) & F_is_opx_inst;
assign F_op_bret = (F_iw_opx == 9) & F_is_opx_inst;
assign F_op_opx_rsv10 = (F_iw_opx == 10) & F_is_opx_inst;
assign F_op_ror = (F_iw_opx == 11) & F_is_opx_inst;
assign F_op_flushi = (F_iw_opx == 12) & F_is_opx_inst;
assign F_op_jmp = (F_iw_opx == 13) & F_is_opx_inst;
assign F_op_and = (F_iw_opx == 14) & F_is_opx_inst;
assign F_op_opx_rsv15 = (F_iw_opx == 15) & F_is_opx_inst;
assign F_op_cmplt = (F_iw_opx == 16) & F_is_opx_inst;
assign F_op_opx_rsv17 = (F_iw_opx == 17) & F_is_opx_inst;
assign F_op_slli = (F_iw_opx == 18) & F_is_opx_inst;
assign F_op_sll = (F_iw_opx == 19) & F_is_opx_inst;
assign F_op_wrprs = (F_iw_opx == 20) & F_is_opx_inst;
assign F_op_opx_rsv21 = (F_iw_opx == 21) & F_is_opx_inst;
assign F_op_or = (F_iw_opx == 22) & F_is_opx_inst;
assign F_op_mulxsu = (F_iw_opx == 23) & F_is_opx_inst;
assign F_op_cmpne = (F_iw_opx == 24) & F_is_opx_inst;
assign F_op_opx_rsv25 = (F_iw_opx == 25) & F_is_opx_inst;
assign F_op_srli = (F_iw_opx == 26) & F_is_opx_inst;
assign F_op_srl = (F_iw_opx == 27) & F_is_opx_inst;
assign F_op_nextpc = (F_iw_opx == 28) & F_is_opx_inst;
assign F_op_callr = (F_iw_opx == 29) & F_is_opx_inst;
assign F_op_xor = (F_iw_opx == 30) & F_is_opx_inst;
assign F_op_mulxss = (F_iw_opx == 31) & F_is_opx_inst;
assign F_op_cmpeq = (F_iw_opx == 32) & F_is_opx_inst;
assign F_op_opx_rsv33 = (F_iw_opx == 33) & F_is_opx_inst;
assign F_op_opx_rsv34 = (F_iw_opx == 34) & F_is_opx_inst;
assign F_op_opx_rsv35 = (F_iw_opx == 35) & F_is_opx_inst;
assign F_op_divu = (F_iw_opx == 36) & F_is_opx_inst;
assign F_op_div = (F_iw_opx == 37) & F_is_opx_inst;
assign F_op_rdctl = (F_iw_opx == 38) & F_is_opx_inst;
assign F_op_mul = (F_iw_opx == 39) & F_is_opx_inst;
assign F_op_cmpgeu = (F_iw_opx == 40) & F_is_opx_inst;
assign F_op_initi = (F_iw_opx == 41) & F_is_opx_inst;
assign F_op_opx_rsv42 = (F_iw_opx == 42) & F_is_opx_inst;
assign F_op_opx_rsv43 = (F_iw_opx == 43) & F_is_opx_inst;
assign F_op_opx_rsv44 = (F_iw_opx == 44) & F_is_opx_inst;
assign F_op_trap = (F_iw_opx == 45) & F_is_opx_inst;
assign F_op_wrctl = (F_iw_opx == 46) & F_is_opx_inst;
assign F_op_opx_rsv47 = (F_iw_opx == 47) & F_is_opx_inst;
assign F_op_cmpltu = (F_iw_opx == 48) & F_is_opx_inst;
assign F_op_add = (F_iw_opx == 49) & F_is_opx_inst;
assign F_op_opx_rsv50 = (F_iw_opx == 50) & F_is_opx_inst;
assign F_op_opx_rsv51 = (F_iw_opx == 51) & F_is_opx_inst;
assign F_op_break = (F_iw_opx == 52) & F_is_opx_inst;
assign F_op_hbreak = (F_iw_opx == 53) & F_is_opx_inst;
assign F_op_sync = (F_iw_opx == 54) & F_is_opx_inst;
assign F_op_opx_rsv55 = (F_iw_opx == 55) & F_is_opx_inst;
assign F_op_opx_rsv56 = (F_iw_opx == 56) & F_is_opx_inst;
assign F_op_sub = (F_iw_opx == 57) & F_is_opx_inst;
assign F_op_srai = (F_iw_opx == 58) & F_is_opx_inst;
assign F_op_sra = (F_iw_opx == 59) & F_is_opx_inst;
assign F_op_opx_rsv60 = (F_iw_opx == 60) & F_is_opx_inst;
assign F_op_intr = (F_iw_opx == 61) & F_is_opx_inst;
assign F_op_crst = (F_iw_opx == 62) & F_is_opx_inst;
assign F_op_opx_rsv63 = (F_iw_opx == 63) & F_is_opx_inst;
assign F_is_opx_inst = F_iw_op == 58;
assign D_op_call = D_iw_op == 0;
assign D_op_jmpi = D_iw_op == 1;
assign D_op_op_rsv02 = D_iw_op == 2;
assign D_op_ldbu = D_iw_op == 3;
assign D_op_addi = D_iw_op == 4;
assign D_op_stb = D_iw_op == 5;
assign D_op_br = D_iw_op == 6;
assign D_op_ldb = D_iw_op == 7;
assign D_op_cmpgei = D_iw_op == 8;
assign D_op_op_rsv09 = D_iw_op == 9;
assign D_op_op_rsv10 = D_iw_op == 10;
assign D_op_ldhu = D_iw_op == 11;
assign D_op_andi = D_iw_op == 12;
assign D_op_sth = D_iw_op == 13;
assign D_op_bge = D_iw_op == 14;
assign D_op_ldh = D_iw_op == 15;
assign D_op_cmplti = D_iw_op == 16;
assign D_op_op_rsv17 = D_iw_op == 17;
assign D_op_op_rsv18 = D_iw_op == 18;
assign D_op_initda = D_iw_op == 19;
assign D_op_ori = D_iw_op == 20;
assign D_op_stw = D_iw_op == 21;
assign D_op_blt = D_iw_op == 22;
assign D_op_ldw = D_iw_op == 23;
assign D_op_cmpnei = D_iw_op == 24;
assign D_op_op_rsv25 = D_iw_op == 25;
assign D_op_op_rsv26 = D_iw_op == 26;
assign D_op_flushda = D_iw_op == 27;
assign D_op_xori = D_iw_op == 28;
assign D_op_stc = D_iw_op == 29;
assign D_op_bne = D_iw_op == 30;
assign D_op_ldl = D_iw_op == 31;
assign D_op_cmpeqi = D_iw_op == 32;
assign D_op_op_rsv33 = D_iw_op == 33;
assign D_op_op_rsv34 = D_iw_op == 34;
assign D_op_ldbuio = D_iw_op == 35;
assign D_op_muli = D_iw_op == 36;
assign D_op_stbio = D_iw_op == 37;
assign D_op_beq = D_iw_op == 38;
assign D_op_ldbio = D_iw_op == 39;
assign D_op_cmpgeui = D_iw_op == 40;
assign D_op_op_rsv41 = D_iw_op == 41;
assign D_op_op_rsv42 = D_iw_op == 42;
assign D_op_ldhuio = D_iw_op == 43;
assign D_op_andhi = D_iw_op == 44;
assign D_op_sthio = D_iw_op == 45;
assign D_op_bgeu = D_iw_op == 46;
assign D_op_ldhio = D_iw_op == 47;
assign D_op_cmpltui = D_iw_op == 48;
assign D_op_op_rsv49 = D_iw_op == 49;
assign D_op_custom = D_iw_op == 50;
assign D_op_initd = D_iw_op == 51;
assign D_op_orhi = D_iw_op == 52;
assign D_op_stwio = D_iw_op == 53;
assign D_op_bltu = D_iw_op == 54;
assign D_op_ldwio = D_iw_op == 55;
assign D_op_rdprs = D_iw_op == 56;
assign D_op_op_rsv57 = D_iw_op == 57;
assign D_op_flushd = D_iw_op == 59;
assign D_op_xorhi = D_iw_op == 60;
assign D_op_op_rsv61 = D_iw_op == 61;
assign D_op_op_rsv62 = D_iw_op == 62;
assign D_op_op_rsv63 = D_iw_op == 63;
assign D_op_opx_rsv00 = (D_iw_opx == 0) & D_is_opx_inst;
assign D_op_eret = (D_iw_opx == 1) & D_is_opx_inst;
assign D_op_roli = (D_iw_opx == 2) & D_is_opx_inst;
assign D_op_rol = (D_iw_opx == 3) & D_is_opx_inst;
assign D_op_flushp = (D_iw_opx == 4) & D_is_opx_inst;
assign D_op_ret = (D_iw_opx == 5) & D_is_opx_inst;
assign D_op_nor = (D_iw_opx == 6) & D_is_opx_inst;
assign D_op_mulxuu = (D_iw_opx == 7) & D_is_opx_inst;
assign D_op_cmpge = (D_iw_opx == 8) & D_is_opx_inst;
assign D_op_bret = (D_iw_opx == 9) & D_is_opx_inst;
assign D_op_opx_rsv10 = (D_iw_opx == 10) & D_is_opx_inst;
assign D_op_ror = (D_iw_opx == 11) & D_is_opx_inst;
assign D_op_flushi = (D_iw_opx == 12) & D_is_opx_inst;
assign D_op_jmp = (D_iw_opx == 13) & D_is_opx_inst;
assign D_op_and = (D_iw_opx == 14) & D_is_opx_inst;
assign D_op_opx_rsv15 = (D_iw_opx == 15) & D_is_opx_inst;
assign D_op_cmplt = (D_iw_opx == 16) & D_is_opx_inst;
assign D_op_opx_rsv17 = (D_iw_opx == 17) & D_is_opx_inst;
assign D_op_slli = (D_iw_opx == 18) & D_is_opx_inst;
assign D_op_sll = (D_iw_opx == 19) & D_is_opx_inst;
assign D_op_wrprs = (D_iw_opx == 20) & D_is_opx_inst;
assign D_op_opx_rsv21 = (D_iw_opx == 21) & D_is_opx_inst;
assign D_op_or = (D_iw_opx == 22) & D_is_opx_inst;
assign D_op_mulxsu = (D_iw_opx == 23) & D_is_opx_inst;
assign D_op_cmpne = (D_iw_opx == 24) & D_is_opx_inst;
assign D_op_opx_rsv25 = (D_iw_opx == 25) & D_is_opx_inst;
assign D_op_srli = (D_iw_opx == 26) & D_is_opx_inst;
assign D_op_srl = (D_iw_opx == 27) & D_is_opx_inst;
assign D_op_nextpc = (D_iw_opx == 28) & D_is_opx_inst;
assign D_op_callr = (D_iw_opx == 29) & D_is_opx_inst;
assign D_op_xor = (D_iw_opx == 30) & D_is_opx_inst;
assign D_op_mulxss = (D_iw_opx == 31) & D_is_opx_inst;
assign D_op_cmpeq = (D_iw_opx == 32) & D_is_opx_inst;
assign D_op_opx_rsv33 = (D_iw_opx == 33) & D_is_opx_inst;
assign D_op_opx_rsv34 = (D_iw_opx == 34) & D_is_opx_inst;
assign D_op_opx_rsv35 = (D_iw_opx == 35) & D_is_opx_inst;
assign D_op_divu = (D_iw_opx == 36) & D_is_opx_inst;
assign D_op_div = (D_iw_opx == 37) & D_is_opx_inst;
assign D_op_rdctl = (D_iw_opx == 38) & D_is_opx_inst;
assign D_op_mul = (D_iw_opx == 39) & D_is_opx_inst;
assign D_op_cmpgeu = (D_iw_opx == 40) & D_is_opx_inst;
assign D_op_initi = (D_iw_opx == 41) & D_is_opx_inst;
assign D_op_opx_rsv42 = (D_iw_opx == 42) & D_is_opx_inst;
assign D_op_opx_rsv43 = (D_iw_opx == 43) & D_is_opx_inst;
assign D_op_opx_rsv44 = (D_iw_opx == 44) & D_is_opx_inst;
assign D_op_trap = (D_iw_opx == 45) & D_is_opx_inst;
assign D_op_wrctl = (D_iw_opx == 46) & D_is_opx_inst;
assign D_op_opx_rsv47 = (D_iw_opx == 47) & D_is_opx_inst;
assign D_op_cmpltu = (D_iw_opx == 48) & D_is_opx_inst;
assign D_op_add = (D_iw_opx == 49) & D_is_opx_inst;
assign D_op_opx_rsv50 = (D_iw_opx == 50) & D_is_opx_inst;
assign D_op_opx_rsv51 = (D_iw_opx == 51) & D_is_opx_inst;
assign D_op_break = (D_iw_opx == 52) & D_is_opx_inst;
assign D_op_hbreak = (D_iw_opx == 53) & D_is_opx_inst;
assign D_op_sync = (D_iw_opx == 54) & D_is_opx_inst;
assign D_op_opx_rsv55 = (D_iw_opx == 55) & D_is_opx_inst;
assign D_op_opx_rsv56 = (D_iw_opx == 56) & D_is_opx_inst;
assign D_op_sub = (D_iw_opx == 57) & D_is_opx_inst;
assign D_op_srai = (D_iw_opx == 58) & D_is_opx_inst;
assign D_op_sra = (D_iw_opx == 59) & D_is_opx_inst;
assign D_op_opx_rsv60 = (D_iw_opx == 60) & D_is_opx_inst;
assign D_op_intr = (D_iw_opx == 61) & D_is_opx_inst;
assign D_op_crst = (D_iw_opx == 62) & D_is_opx_inst;
assign D_op_opx_rsv63 = (D_iw_opx == 63) & D_is_opx_inst;
assign D_is_opx_inst = D_iw_op == 58;
assign R_en = 1'b1;
assign E_ci_result = 0;
//custom_instruction_master, which is an e_custom_instruction_master
assign dummy_ci_port = 1'b0;
assign E_ci_multi_stall = 1'b0;
assign iactive = irq[31 : 0] & 32'b00000000000000000000000000001111;
assign F_pc_sel_nxt = (R_ctrl_exception | W_rf_ecc_unrecoverable_valid) ? 2'b00 :
R_ctrl_break ? 2'b01 :
(W_br_taken | R_ctrl_uncond_cti_non_br) ? 2'b10 :
2'b11;
assign F_pc_no_crst_nxt = (F_pc_sel_nxt == 2'b00)? 131080 :
(F_pc_sel_nxt == 2'b01)? 66568 :
(F_pc_sel_nxt == 2'b10)? E_arith_result[26 : 2] :
F_pc_plus_one;
assign F_pc_nxt = F_pc_no_crst_nxt;
assign F_pcb_nxt = {F_pc_nxt, 2'b00};
assign F_pc_en = W_valid | W_rf_ecc_unrecoverable_valid;
assign F_pc_plus_one = F_pc + 1;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
F_pc <= 131072;
else if (F_pc_en)
F_pc <= F_pc_nxt;
end
assign F_pcb = {F_pc, 2'b00};
assign F_pcb_plus_four = {F_pc_plus_one, 2'b00};
assign F_valid = i_read & ~i_waitrequest;
assign i_read_nxt = W_valid | W_rf_ecc_unrecoverable_valid | (i_read & i_waitrequest);
assign i_address = {F_pc, 2'b00};
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
i_read <= 1'b1;
else
i_read <= i_read_nxt;
end
assign oci_tb_hbreak_req = oci_hbreak_req;
assign hbreak_req = (oci_tb_hbreak_req | hbreak_pending) & hbreak_enabled & ~(wait_for_one_post_bret_inst & ~W_valid);
assign hbreak_pending_nxt = hbreak_pending ? hbreak_enabled
: hbreak_req;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
wait_for_one_post_bret_inst <= 1'b0;
else
wait_for_one_post_bret_inst <= (~hbreak_enabled & oci_single_step_mode) ? 1'b1 : (F_valid | ~oci_single_step_mode) ? 1'b0 : wait_for_one_post_bret_inst;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
hbreak_pending <= 1'b0;
else
hbreak_pending <= hbreak_pending_nxt;
end
assign intr_req = W_status_reg_pie & (W_ipending_reg != 0);
assign F_av_iw = i_readdata;
assign F_iw = hbreak_req ? 4040762 :
1'b0 ? 127034 :
intr_req ? 3926074 :
F_av_iw;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
D_iw <= 0;
else if (F_valid)
D_iw <= F_iw;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
D_valid <= 0;
else
D_valid <= F_valid | W1_rf_ecc_recoverable_valid;
end
assign D_dst_regnum = D_ctrl_implicit_dst_retaddr ? 5'd31 :
D_ctrl_implicit_dst_eretaddr ? 5'd29 :
D_ctrl_b_is_dst ? D_iw_b :
D_iw_c;
assign D_wr_dst_reg = (D_dst_regnum != 0) & ~D_ctrl_ignore_dst;
assign D_logic_op_raw = D_is_opx_inst ? D_iw_opx[4 : 3] :
D_iw_op[4 : 3];
assign D_logic_op = D_ctrl_alu_force_xor ? 2'b11 :
D_ctrl_alu_force_and ? 2'b01 :
D_logic_op_raw;
assign D_compare_op = D_is_opx_inst ? D_iw_opx[4 : 3] :
D_iw_op[4 : 3];
assign D_jmp_direct_target_waddr = D_iw[31 : 6];
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_valid <= 0;
else
R_valid <= D_valid;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_wr_dst_reg <= 0;
else
R_wr_dst_reg <= D_wr_dst_reg;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_dst_regnum <= 0;
else
R_dst_regnum <= D_dst_regnum;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_logic_op <= 0;
else
R_logic_op <= D_logic_op;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_compare_op <= 0;
else
R_compare_op <= D_compare_op;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_src2_use_imm <= 0;
else
R_src2_use_imm <= D_ctrl_src2_choose_imm | (D_ctrl_br & R_valid);
end
assign E_rf_ecc_valid_any = E_rf_ecc_recoverable_valid|E_rf_ecc_unrecoverable_valid;
assign W_rf_ecc_valid_any = W_rf_ecc_recoverable_valid|W_rf_ecc_unrecoverable_valid;
assign E_rf_ecc_recoverable_valid = 1'b0;
assign E_rf_ecc_unrecoverable_valid = 1'b0;
assign W_dst_regnum = R_dst_regnum;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
W_rf_ecc_recoverable_valid <= 0;
else
W_rf_ecc_recoverable_valid <= E_rf_ecc_recoverable_valid;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
W1_rf_ecc_recoverable_valid <= 0;
else
W1_rf_ecc_recoverable_valid <= W_rf_ecc_recoverable_valid;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
W_rf_ecc_unrecoverable_valid <= 0;
else
W_rf_ecc_unrecoverable_valid <= E_rf_ecc_unrecoverable_valid & ~E_rf_ecc_recoverable_valid;
end
assign R_rf_a = R_rf_a_q;
assign R_rf_b = R_rf_b_q;
assign W_rf_wren = (R_wr_dst_reg & W_valid) | W_rf_ecc_valid_any | ~reset_n;
assign W_rf_wr_data = R_ctrl_ld ? av_ld_data_aligned_filtered : W_wr_data;
//wasca_nios2_gen2_0_cpu_register_bank_a, which is an nios_sdp_ram
wasca_nios2_gen2_0_cpu_register_bank_a_module wasca_nios2_gen2_0_cpu_register_bank_a
(
.clock (clk),
.data (W_rf_wr_data),
.q (R_rf_a_q),
.rdaddress (D_iw_a),
.wraddress (W_dst_regnum),
.wren (W_rf_wren)
);
//synthesis translate_off
`ifdef NO_PLI
defparam wasca_nios2_gen2_0_cpu_register_bank_a.lpm_file = "wasca_nios2_gen2_0_cpu_rf_ram_a.dat";
`else
defparam wasca_nios2_gen2_0_cpu_register_bank_a.lpm_file = "wasca_nios2_gen2_0_cpu_rf_ram_a.hex";
`endif
//synthesis translate_on
//wasca_nios2_gen2_0_cpu_register_bank_b, which is an nios_sdp_ram
wasca_nios2_gen2_0_cpu_register_bank_b_module wasca_nios2_gen2_0_cpu_register_bank_b
(
.clock (clk),
.data (W_rf_wr_data),
.q (R_rf_b_q),
.rdaddress (D_iw_b),
.wraddress (W_dst_regnum),
.wren (W_rf_wren)
);
//synthesis translate_off
`ifdef NO_PLI
defparam wasca_nios2_gen2_0_cpu_register_bank_b.lpm_file = "wasca_nios2_gen2_0_cpu_rf_ram_b.dat";
`else
defparam wasca_nios2_gen2_0_cpu_register_bank_b.lpm_file = "wasca_nios2_gen2_0_cpu_rf_ram_b.hex";
`endif
//synthesis translate_on
assign R_src1 = (((R_ctrl_br & E_valid_from_R) | (R_ctrl_retaddr & R_valid)))? {F_pc_plus_one, 2'b00} :
((R_ctrl_jmp_direct & E_valid_from_R))? {D_jmp_direct_target_waddr, 2'b00} :
R_rf_a;
assign R_src2_lo = ((R_ctrl_force_src2_zero|R_ctrl_hi_imm16))? {16 {D_ctrl_set_src2_rem_imm}} :
(R_ctrl_src_imm5_shift_rot)? {{11 {1'b0}},D_iw_imm5} :
(R_src2_use_imm)? D_iw_imm16 :
R_rf_b[15 : 0];
assign R_src2_hi = ((R_ctrl_force_src2_zero|R_ctrl_unsigned_lo_imm16))? {16 {D_ctrl_set_src2_rem_imm}} :
(R_ctrl_hi_imm16)? D_iw_imm16 :
(R_src2_use_imm)? {16 {D_iw_imm16[15]}} :
R_rf_b[31 : 16];
assign R_src2 = {R_src2_hi, R_src2_lo};
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
E_valid_from_R <= 0;
else
E_valid_from_R <= R_valid | E_stall;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
E_new_inst <= 0;
else
E_new_inst <= R_valid;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
E_src1 <= 0;
else
E_src1 <= R_src1;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
E_src2 <= 0;
else
E_src2 <= R_src2;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
E_invert_arith_src_msb <= 0;
else
E_invert_arith_src_msb <= D_ctrl_alu_signed_comparison & R_valid;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
E_alu_sub <= 0;
else
E_alu_sub <= D_ctrl_alu_subtract & R_valid;
end
assign E_valid = E_valid_from_R & ~E_rf_ecc_valid_any;
assign E_stall = (E_shift_rot_stall | E_ld_stall | E_st_stall | E_ci_multi_stall) & ~(E_rf_ecc_valid_any|W_rf_ecc_valid_any|W1_rf_ecc_recoverable_valid);
assign E_arith_src1 = { E_src1[31] ^ E_invert_arith_src_msb,
E_src1[30 : 0]};
assign E_arith_src2 = { E_src2[31] ^ E_invert_arith_src_msb,
E_src2[30 : 0]};
assign E_arith_result = E_alu_sub ?
E_arith_src1 - E_arith_src2 :
E_arith_src1 + E_arith_src2;
assign E_mem_baddr = E_arith_result[26 : 0];
assign E_logic_result = (R_logic_op == 2'b00)? (~(E_src1 | E_src2)) :
(R_logic_op == 2'b01)? (E_src1 & E_src2) :
(R_logic_op == 2'b10)? (E_src1 | E_src2) :
(E_src1 ^ E_src2);
assign E_logic_result_is_0 = E_logic_result == 0;
assign E_eq = E_logic_result_is_0;
assign E_lt = E_arith_result[32];
assign E_cmp_result = (R_compare_op == 2'b00)? E_eq :
(R_compare_op == 2'b01)? ~E_lt :
(R_compare_op == 2'b10)? E_lt :
~E_eq;
assign E_shift_rot_shfcnt = E_src2[4 : 0];
assign E_shift_rot_cnt_nxt = E_new_inst ? E_shift_rot_shfcnt : E_shift_rot_cnt-1;
assign E_shift_rot_done = (E_shift_rot_cnt == 0) & ~E_new_inst;
assign E_shift_rot_stall = R_ctrl_shift_rot & E_valid & ~E_shift_rot_done;
assign E_shift_rot_fill_bit = R_ctrl_shift_logical ? 1'b0 :
(R_ctrl_rot_right ? E_shift_rot_result[0] :
E_shift_rot_result[31]);
assign E_shift_rot_result_nxt = (E_new_inst)? E_src1 :
(R_ctrl_shift_rot_right)? {E_shift_rot_fill_bit, E_shift_rot_result[31 : 1]} :
{E_shift_rot_result[30 : 0], E_shift_rot_fill_bit};
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
E_shift_rot_result <= 0;
else
E_shift_rot_result <= E_shift_rot_result_nxt;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
E_shift_rot_cnt <= 0;
else
E_shift_rot_cnt <= E_shift_rot_cnt_nxt;
end
assign E_control_rd_data = (D_iw_control_regnum == 5'd0)? W_status_reg :
(D_iw_control_regnum == 5'd1)? W_estatus_reg :
(D_iw_control_regnum == 5'd2)? W_bstatus_reg :
(D_iw_control_regnum == 5'd3)? W_ienable_reg :
(D_iw_control_regnum == 5'd4)? W_ipending_reg :
(D_iw_control_regnum == 5'd5)? W_cpuid_reg :
W_cdsr_reg;
assign E_alu_result = ((R_ctrl_br_cmp | R_ctrl_rd_ctl_reg))? 0 :
(R_ctrl_shift_rot)? E_shift_rot_result :
(R_ctrl_logic)? E_logic_result :
(R_ctrl_custom)? E_ci_result :
E_arith_result;
assign R_sth_data = R_rf_b[15 : 0];
assign R_stw_data = R_rf_b[31 : 0];
assign R_stb_data = R_rf_b[7 : 0];
assign E_st_data = (D_ctrl_mem8)? {R_stb_data, R_stb_data, R_stb_data, R_stb_data} :
(D_ctrl_mem16)? {R_sth_data, R_sth_data} :
R_stw_data;
assign E_mem_byte_en = ({D_ctrl_mem16, D_ctrl_mem8, E_mem_baddr[1 : 0]} == {2'b01, 2'b00})? 4'b0001 :
({D_ctrl_mem16, D_ctrl_mem8, E_mem_baddr[1 : 0]} == {2'b01, 2'b01})? 4'b0010 :
({D_ctrl_mem16, D_ctrl_mem8, E_mem_baddr[1 : 0]} == {2'b01, 2'b10})? 4'b0100 :
({D_ctrl_mem16, D_ctrl_mem8, E_mem_baddr[1 : 0]} == {2'b01, 2'b11})? 4'b1000 :
({D_ctrl_mem16, D_ctrl_mem8, E_mem_baddr[1 : 0]} == {2'b10, 2'b00})? 4'b0011 :
({D_ctrl_mem16, D_ctrl_mem8, E_mem_baddr[1 : 0]} == {2'b10, 2'b01})? 4'b0011 :
({D_ctrl_mem16, D_ctrl_mem8, E_mem_baddr[1 : 0]} == {2'b10, 2'b10})? 4'b1100 :
({D_ctrl_mem16, D_ctrl_mem8, E_mem_baddr[1 : 0]} == {2'b10, 2'b11})? 4'b1100 :
4'b1111;
assign d_read_nxt = (R_ctrl_ld & E_new_inst & ~E_rf_ecc_valid_any) | (d_read & d_waitrequest);
assign E_ld_stall = R_ctrl_ld & ((E_valid & ~av_ld_done) | E_new_inst);
assign d_write_nxt = ((R_ctrl_st & (~R_ctrl_st_ex | W_up_ex_mon_state)) & E_new_inst & ~E_rf_ecc_valid_any) | (d_write & d_waitrequest);
assign E_st_stall = d_write_nxt;
assign d_address = W_mem_baddr;
assign av_ld_getting_data = d_read & ~d_waitrequest;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
d_read <= 0;
else
d_read <= d_read_nxt;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
d_writedata <= 0;
else
d_writedata <= E_st_data;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
d_byteenable <= 0;
else
d_byteenable <= E_mem_byte_en;
end
assign av_ld_align_cycle_nxt = av_ld_getting_data ? 0 : (av_ld_align_cycle+1);
assign av_ld_align_one_more_cycle = av_ld_align_cycle == (D_ctrl_mem16 ? 2 : 3);
assign av_ld_aligning_data_nxt = av_ld_aligning_data ?
~av_ld_align_one_more_cycle :
(~D_ctrl_mem32 & av_ld_getting_data);
assign av_ld_waiting_for_data_nxt = av_ld_waiting_for_data ?
~av_ld_getting_data :
(R_ctrl_ld & E_new_inst);
assign av_ld_done = ~av_ld_waiting_for_data_nxt & (D_ctrl_mem32 | ~av_ld_aligning_data_nxt);
assign av_ld_rshift8 = av_ld_aligning_data &
(av_ld_align_cycle < (W_mem_baddr[1 : 0]));
assign av_ld_extend = av_ld_aligning_data;
assign av_ld_byte0_data_nxt = av_ld_rshift8 ? av_ld_byte1_data :
av_ld_extend ? av_ld_byte0_data :d_readdata[7 : 0];
assign av_ld_byte1_data_nxt = av_ld_rshift8 ? av_ld_byte2_data :
av_ld_extend ? {8 {av_fill_bit}} :d_readdata[15 : 8];
assign av_ld_byte2_data_nxt = av_ld_rshift8 ? av_ld_byte3_data :
av_ld_extend ? {8 {av_fill_bit}} :d_readdata[23 : 16];
assign av_ld_byte3_data_nxt = av_ld_rshift8 ? av_ld_byte3_data :
av_ld_extend ? {8 {av_fill_bit}} :d_readdata[31 : 24];
assign av_ld_byte1_data_en = ~(av_ld_extend & D_ctrl_mem16 & ~av_ld_rshift8);
assign av_ld_data_aligned_unfiltered = {av_ld_byte3_data, av_ld_byte2_data,
av_ld_byte1_data, av_ld_byte0_data};
assign av_sign_bit = D_ctrl_mem16 ? av_ld_byte1_data[7] : av_ld_byte0_data[7];
assign av_fill_bit = av_sign_bit & R_ctrl_ld_signed;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
av_ld_align_cycle <= 0;
else
av_ld_align_cycle <= av_ld_align_cycle_nxt;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
av_ld_waiting_for_data <= 0;
else
av_ld_waiting_for_data <= av_ld_waiting_for_data_nxt;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
av_ld_aligning_data <= 0;
else
av_ld_aligning_data <= av_ld_aligning_data_nxt;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
av_ld_byte0_data <= 0;
else
av_ld_byte0_data <= av_ld_byte0_data_nxt;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
av_ld_byte1_data <= 0;
else if (av_ld_byte1_data_en)
av_ld_byte1_data <= av_ld_byte1_data_nxt;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
av_ld_byte2_data <= 0;
else
av_ld_byte2_data <= av_ld_byte2_data_nxt;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
av_ld_byte3_data <= 0;
else
av_ld_byte3_data <= av_ld_byte3_data_nxt;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
W_up_ex_mon_state <= 0;
else if (R_en)
W_up_ex_mon_state <= (R_ctrl_ld_ex & W_valid) ? 1'b1 :
((D_op_eret & W_valid) | (R_ctrl_st_ex & W_valid)) ? 1'b0 :
W_up_ex_mon_state;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
W_valid <= 0;
else
W_valid <= E_valid & ~E_stall;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
W_control_rd_data <= 0;
else
W_control_rd_data <= D_ctrl_intr_inst ? W_status_reg : E_control_rd_data;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
W_cmp_result <= 0;
else
W_cmp_result <= E_cmp_result;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
W_alu_result <= 0;
else
W_alu_result <= E_alu_result;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
W_status_reg_pie <= 0;
else
W_status_reg_pie <= W_status_reg_pie_nxt;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
W_estatus_reg <= 0;
else
W_estatus_reg <= W_estatus_reg_nxt;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
W_bstatus_reg <= 0;
else
W_bstatus_reg <= W_bstatus_reg_nxt;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
W_ienable_reg <= 0;
else
W_ienable_reg <= W_ienable_reg_nxt;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
W_ipending_reg <= 0;
else
W_ipending_reg <= W_ipending_reg_nxt;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
W_cdsr_reg <= 0;
else
W_cdsr_reg <= 0;
end
assign W_cpuid_reg = 0;
assign W_wr_data_non_zero = R_ctrl_br_cmp ? W_cmp_result :
R_ctrl_rd_ctl_reg ? W_control_rd_data :
W_alu_result[31 : 0];
assign W_wr_data = W_wr_data_non_zero;
assign W_br_taken = R_ctrl_br_uncond | (R_ctrl_br & W_cmp_result);
assign W_mem_baddr = W_alu_result[26 : 0];
assign W_status_reg = W_status_reg_pie;
assign E_wrctl_status = R_ctrl_wrctl_inst &
(D_iw_control_regnum == 5'd0);
assign E_wrctl_estatus = R_ctrl_wrctl_inst &
(D_iw_control_regnum == 5'd1);
assign E_wrctl_bstatus = R_ctrl_wrctl_inst &
(D_iw_control_regnum == 5'd2);
assign E_wrctl_ienable = R_ctrl_wrctl_inst &
(D_iw_control_regnum == 5'd3);
assign W_status_reg_pie_inst_nxt = (R_ctrl_exception | R_ctrl_break | R_ctrl_crst | W_rf_ecc_unrecoverable_valid) ? 1'b0 :
(D_op_eret) ? W_estatus_reg :
(D_op_bret) ? W_bstatus_reg :
(E_wrctl_status) ? E_src1[0] :
W_status_reg_pie;
assign W_status_reg_pie_nxt = E_valid ? W_status_reg_pie_inst_nxt : W_status_reg_pie;
assign W_estatus_reg_inst_nxt = (R_ctrl_crst) ? 0 :
(R_ctrl_exception|W_rf_ecc_unrecoverable_valid) ? W_status_reg :
(E_wrctl_estatus) ? E_src1[0] :
W_estatus_reg;
assign W_estatus_reg_nxt = E_valid ? W_estatus_reg_inst_nxt : W_estatus_reg;
assign W_bstatus_reg_inst_nxt = (R_ctrl_break) ? W_status_reg :
(E_wrctl_bstatus) ? E_src1[0] :
W_bstatus_reg;
assign W_bstatus_reg_nxt = E_valid ? W_bstatus_reg_inst_nxt : W_bstatus_reg;
assign W_ienable_reg_nxt = ((E_wrctl_ienable & E_valid) ?
E_src1[31 : 0] : W_ienable_reg) & 32'b00000000000000000000000000001111;
assign W_ipending_reg_nxt = iactive & W_ienable_reg & oci_ienable & 32'b00000000000000000000000000001111;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
hbreak_enabled <= 1'b1;
else if (E_valid)
hbreak_enabled <= R_ctrl_break ? 1'b0 : D_op_bret ? 1'b1 : hbreak_enabled;
end
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
d_write <= 0;
else
d_write <= d_write_nxt;
end
wasca_nios2_gen2_0_cpu_nios2_oci the_wasca_nios2_gen2_0_cpu_nios2_oci
(
.D_valid (D_valid),
.E_st_data (E_st_data),
.E_valid (E_valid),
.F_pc (F_pc),
.address_nxt (debug_mem_slave_address),
.av_ld_data_aligned_filtered (av_ld_data_aligned_filtered),
.byteenable_nxt (debug_mem_slave_byteenable),
.clk (debug_mem_slave_clk),
.d_address (d_address),
.d_read (d_read),
.d_waitrequest (d_waitrequest),
.d_write (d_write),
.debug_mem_slave_debugaccess_to_roms (debug_mem_slave_debugaccess_to_roms),
.debugaccess_nxt (debug_mem_slave_debugaccess),
.hbreak_enabled (hbreak_enabled),
.oci_hbreak_req (oci_hbreak_req),
.oci_ienable (oci_ienable),
.oci_single_step_mode (oci_single_step_mode),
.read_nxt (debug_mem_slave_read),
.readdata (debug_mem_slave_readdata),
.reset (debug_mem_slave_reset),
.reset_n (reset_n),
.reset_req (reset_req),
.resetrequest (debug_reset_request),
.waitrequest (debug_mem_slave_waitrequest),
.write_nxt (debug_mem_slave_write),
.writedata_nxt (debug_mem_slave_writedata)
);
//debug_mem_slave, which is an e_avalon_slave
assign debug_mem_slave_clk = clk;
assign debug_mem_slave_reset = ~reset_n;
assign D_ctrl_custom = 1'b0;
assign R_ctrl_custom_nxt = D_ctrl_custom;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_custom <= 0;
else if (R_en)
R_ctrl_custom <= R_ctrl_custom_nxt;
end
assign D_ctrl_custom_multi = 1'b0;
assign R_ctrl_custom_multi_nxt = D_ctrl_custom_multi;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_custom_multi <= 0;
else if (R_en)
R_ctrl_custom_multi <= R_ctrl_custom_multi_nxt;
end
assign D_ctrl_jmp_indirect = D_op_eret|D_op_bret|D_op_ret|D_op_jmp|D_op_callr;
assign R_ctrl_jmp_indirect_nxt = D_ctrl_jmp_indirect;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_jmp_indirect <= 0;
else if (R_en)
R_ctrl_jmp_indirect <= R_ctrl_jmp_indirect_nxt;
end
assign D_ctrl_jmp_direct = D_op_call|D_op_jmpi;
assign R_ctrl_jmp_direct_nxt = D_ctrl_jmp_direct;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_jmp_direct <= 0;
else if (R_en)
R_ctrl_jmp_direct <= R_ctrl_jmp_direct_nxt;
end
assign D_ctrl_implicit_dst_retaddr = D_op_call;
assign R_ctrl_implicit_dst_retaddr_nxt = D_ctrl_implicit_dst_retaddr;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_implicit_dst_retaddr <= 0;
else if (R_en)
R_ctrl_implicit_dst_retaddr <= R_ctrl_implicit_dst_retaddr_nxt;
end
assign D_ctrl_implicit_dst_eretaddr = D_op_div|
D_op_divu|
D_op_mul|
D_op_muli|
D_op_mulxss|
D_op_mulxsu|
D_op_mulxuu|
D_op_crst|
D_op_ldl|
D_op_op_rsv02|
D_op_op_rsv09|
D_op_op_rsv10|
D_op_op_rsv17|
D_op_op_rsv18|
D_op_op_rsv25|
D_op_op_rsv26|
D_op_op_rsv33|
D_op_op_rsv34|
D_op_op_rsv41|
D_op_op_rsv42|
D_op_op_rsv49|
D_op_op_rsv57|
D_op_op_rsv61|
D_op_op_rsv62|
D_op_op_rsv63|
D_op_opx_rsv00|
D_op_opx_rsv10|
D_op_opx_rsv15|
D_op_opx_rsv17|
D_op_opx_rsv21|
D_op_opx_rsv25|
D_op_opx_rsv33|
D_op_opx_rsv34|
D_op_opx_rsv35|
D_op_opx_rsv42|
D_op_opx_rsv43|
D_op_opx_rsv44|
D_op_opx_rsv47|
D_op_opx_rsv50|
D_op_opx_rsv51|
D_op_opx_rsv55|
D_op_opx_rsv56|
D_op_opx_rsv60|
D_op_opx_rsv63|
D_op_rdprs|
D_op_stc|
D_op_wrprs;
assign R_ctrl_implicit_dst_eretaddr_nxt = D_ctrl_implicit_dst_eretaddr;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_implicit_dst_eretaddr <= 0;
else if (R_en)
R_ctrl_implicit_dst_eretaddr <= R_ctrl_implicit_dst_eretaddr_nxt;
end
assign D_ctrl_exception = D_op_trap|
D_op_opx_rsv44|
D_op_div|
D_op_divu|
D_op_mul|
D_op_muli|
D_op_mulxss|
D_op_mulxsu|
D_op_mulxuu|
D_op_crst|
D_op_ldl|
D_op_op_rsv02|
D_op_op_rsv09|
D_op_op_rsv10|
D_op_op_rsv17|
D_op_op_rsv18|
D_op_op_rsv25|
D_op_op_rsv26|
D_op_op_rsv33|
D_op_op_rsv34|
D_op_op_rsv41|
D_op_op_rsv42|
D_op_op_rsv49|
D_op_op_rsv57|
D_op_op_rsv61|
D_op_op_rsv62|
D_op_op_rsv63|
D_op_opx_rsv00|
D_op_opx_rsv10|
D_op_opx_rsv15|
D_op_opx_rsv17|
D_op_opx_rsv21|
D_op_opx_rsv25|
D_op_opx_rsv33|
D_op_opx_rsv34|
D_op_opx_rsv35|
D_op_opx_rsv42|
D_op_opx_rsv43|
D_op_opx_rsv47|
D_op_opx_rsv50|
D_op_opx_rsv51|
D_op_opx_rsv55|
D_op_opx_rsv56|
D_op_opx_rsv60|
D_op_opx_rsv63|
D_op_rdprs|
D_op_stc|
D_op_wrprs|
D_op_intr;
assign R_ctrl_exception_nxt = D_ctrl_exception;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_exception <= 0;
else if (R_en)
R_ctrl_exception <= R_ctrl_exception_nxt;
end
assign D_ctrl_break = D_op_break|D_op_hbreak;
assign R_ctrl_break_nxt = D_ctrl_break;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_break <= 0;
else if (R_en)
R_ctrl_break <= R_ctrl_break_nxt;
end
assign D_ctrl_crst = 1'b0;
assign R_ctrl_crst_nxt = D_ctrl_crst;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_crst <= 0;
else if (R_en)
R_ctrl_crst <= R_ctrl_crst_nxt;
end
assign D_ctrl_rd_ctl_reg = D_op_rdctl;
assign R_ctrl_rd_ctl_reg_nxt = D_ctrl_rd_ctl_reg;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_rd_ctl_reg <= 0;
else if (R_en)
R_ctrl_rd_ctl_reg <= R_ctrl_rd_ctl_reg_nxt;
end
assign D_ctrl_uncond_cti_non_br = D_op_call|D_op_jmpi|D_op_eret|D_op_bret|D_op_ret|D_op_jmp|D_op_callr;
assign R_ctrl_uncond_cti_non_br_nxt = D_ctrl_uncond_cti_non_br;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_uncond_cti_non_br <= 0;
else if (R_en)
R_ctrl_uncond_cti_non_br <= R_ctrl_uncond_cti_non_br_nxt;
end
assign D_ctrl_retaddr = D_op_call|
D_op_op_rsv02|
D_op_nextpc|
D_op_callr|
D_op_trap|
D_op_opx_rsv44|
D_op_div|
D_op_divu|
D_op_mul|
D_op_muli|
D_op_mulxss|
D_op_mulxsu|
D_op_mulxuu|
D_op_crst|
D_op_ldl|
D_op_op_rsv09|
D_op_op_rsv10|
D_op_op_rsv17|
D_op_op_rsv18|
D_op_op_rsv25|
D_op_op_rsv26|
D_op_op_rsv33|
D_op_op_rsv34|
D_op_op_rsv41|
D_op_op_rsv42|
D_op_op_rsv49|
D_op_op_rsv57|
D_op_op_rsv61|
D_op_op_rsv62|
D_op_op_rsv63|
D_op_opx_rsv00|
D_op_opx_rsv10|
D_op_opx_rsv15|
D_op_opx_rsv17|
D_op_opx_rsv21|
D_op_opx_rsv25|
D_op_opx_rsv33|
D_op_opx_rsv34|
D_op_opx_rsv35|
D_op_opx_rsv42|
D_op_opx_rsv43|
D_op_opx_rsv47|
D_op_opx_rsv50|
D_op_opx_rsv51|
D_op_opx_rsv55|
D_op_opx_rsv56|
D_op_opx_rsv60|
D_op_opx_rsv63|
D_op_rdprs|
D_op_stc|
D_op_wrprs|
D_op_intr|
D_op_break|
D_op_hbreak;
assign R_ctrl_retaddr_nxt = D_ctrl_retaddr;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_retaddr <= 0;
else if (R_en)
R_ctrl_retaddr <= R_ctrl_retaddr_nxt;
end
assign D_ctrl_shift_logical = D_op_slli|D_op_sll|D_op_srli|D_op_srl;
assign R_ctrl_shift_logical_nxt = D_ctrl_shift_logical;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_shift_logical <= 0;
else if (R_en)
R_ctrl_shift_logical <= R_ctrl_shift_logical_nxt;
end
assign D_ctrl_shift_right_arith = D_op_srai|D_op_sra;
assign R_ctrl_shift_right_arith_nxt = D_ctrl_shift_right_arith;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_shift_right_arith <= 0;
else if (R_en)
R_ctrl_shift_right_arith <= R_ctrl_shift_right_arith_nxt;
end
assign D_ctrl_rot_right = D_op_ror;
assign R_ctrl_rot_right_nxt = D_ctrl_rot_right;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_rot_right <= 0;
else if (R_en)
R_ctrl_rot_right <= R_ctrl_rot_right_nxt;
end
assign D_ctrl_shift_rot_right = D_op_srli|D_op_srl|D_op_srai|D_op_sra|D_op_ror;
assign R_ctrl_shift_rot_right_nxt = D_ctrl_shift_rot_right;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_shift_rot_right <= 0;
else if (R_en)
R_ctrl_shift_rot_right <= R_ctrl_shift_rot_right_nxt;
end
assign D_ctrl_shift_rot = D_op_slli|
D_op_sll|
D_op_roli|
D_op_rol|
D_op_srli|
D_op_srl|
D_op_srai|
D_op_sra|
D_op_ror;
assign R_ctrl_shift_rot_nxt = D_ctrl_shift_rot;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_shift_rot <= 0;
else if (R_en)
R_ctrl_shift_rot <= R_ctrl_shift_rot_nxt;
end
assign D_ctrl_logic = D_op_and|
D_op_or|
D_op_xor|
D_op_nor|
D_op_andhi|
D_op_orhi|
D_op_xorhi|
D_op_andi|
D_op_ori|
D_op_xori;
assign R_ctrl_logic_nxt = D_ctrl_logic;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_logic <= 0;
else if (R_en)
R_ctrl_logic <= R_ctrl_logic_nxt;
end
assign D_ctrl_hi_imm16 = D_op_andhi|D_op_orhi|D_op_xorhi;
assign R_ctrl_hi_imm16_nxt = D_ctrl_hi_imm16;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_hi_imm16 <= 0;
else if (R_en)
R_ctrl_hi_imm16 <= R_ctrl_hi_imm16_nxt;
end
assign D_ctrl_set_src2_rem_imm = 1'b0;
assign R_ctrl_set_src2_rem_imm_nxt = D_ctrl_set_src2_rem_imm;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_set_src2_rem_imm <= 0;
else if (R_en)
R_ctrl_set_src2_rem_imm <= R_ctrl_set_src2_rem_imm_nxt;
end
assign D_ctrl_unsigned_lo_imm16 = D_op_cmpgeui|
D_op_cmpltui|
D_op_andi|
D_op_ori|
D_op_xori|
D_op_roli|
D_op_slli|
D_op_srli|
D_op_srai;
assign R_ctrl_unsigned_lo_imm16_nxt = D_ctrl_unsigned_lo_imm16;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_unsigned_lo_imm16 <= 0;
else if (R_en)
R_ctrl_unsigned_lo_imm16 <= R_ctrl_unsigned_lo_imm16_nxt;
end
assign D_ctrl_signed_imm12 = 1'b0;
assign R_ctrl_signed_imm12_nxt = D_ctrl_signed_imm12;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_signed_imm12 <= 0;
else if (R_en)
R_ctrl_signed_imm12 <= R_ctrl_signed_imm12_nxt;
end
assign D_ctrl_src_imm5_shift_rot = D_op_roli|D_op_slli|D_op_srli|D_op_srai;
assign R_ctrl_src_imm5_shift_rot_nxt = D_ctrl_src_imm5_shift_rot;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_src_imm5_shift_rot <= 0;
else if (R_en)
R_ctrl_src_imm5_shift_rot <= R_ctrl_src_imm5_shift_rot_nxt;
end
assign D_ctrl_br_uncond = D_op_br;
assign R_ctrl_br_uncond_nxt = D_ctrl_br_uncond;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_br_uncond <= 0;
else if (R_en)
R_ctrl_br_uncond <= R_ctrl_br_uncond_nxt;
end
assign D_ctrl_br = D_op_br|D_op_bge|D_op_blt|D_op_bne|D_op_beq|D_op_bgeu|D_op_bltu;
assign R_ctrl_br_nxt = D_ctrl_br;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_br <= 0;
else if (R_en)
R_ctrl_br <= R_ctrl_br_nxt;
end
assign D_ctrl_alu_subtract = D_op_sub|
D_op_cmplti|
D_op_cmpltui|
D_op_cmplt|
D_op_cmpltu|
D_op_blt|
D_op_bltu|
D_op_cmpgei|
D_op_cmpgeui|
D_op_cmpge|
D_op_cmpgeu|
D_op_bge|
D_op_bgeu;
assign R_ctrl_alu_subtract_nxt = D_ctrl_alu_subtract;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_alu_subtract <= 0;
else if (R_en)
R_ctrl_alu_subtract <= R_ctrl_alu_subtract_nxt;
end
assign D_ctrl_alu_signed_comparison = D_op_cmpge|D_op_cmpgei|D_op_cmplt|D_op_cmplti|D_op_bge|D_op_blt;
assign R_ctrl_alu_signed_comparison_nxt = D_ctrl_alu_signed_comparison;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_alu_signed_comparison <= 0;
else if (R_en)
R_ctrl_alu_signed_comparison <= R_ctrl_alu_signed_comparison_nxt;
end
assign D_ctrl_br_cmp = D_op_br|
D_op_bge|
D_op_blt|
D_op_bne|
D_op_beq|
D_op_bgeu|
D_op_bltu|
D_op_cmpgei|
D_op_cmplti|
D_op_cmpnei|
D_op_cmpgeui|
D_op_cmpltui|
D_op_cmpeqi|
D_op_cmpge|
D_op_cmplt|
D_op_cmpne|
D_op_cmpgeu|
D_op_cmpltu|
D_op_cmpeq;
assign R_ctrl_br_cmp_nxt = D_ctrl_br_cmp;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_br_cmp <= 0;
else if (R_en)
R_ctrl_br_cmp <= R_ctrl_br_cmp_nxt;
end
assign D_ctrl_ld_signed = D_op_ldb|D_op_ldh|D_op_ldw|D_op_ldbio|D_op_ldhio|D_op_ldwio;
assign R_ctrl_ld_signed_nxt = D_ctrl_ld_signed;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_ld_signed <= 0;
else if (R_en)
R_ctrl_ld_signed <= R_ctrl_ld_signed_nxt;
end
assign D_ctrl_ld = D_op_ldb|
D_op_ldh|
D_op_ldw|
D_op_ldbio|
D_op_ldhio|
D_op_ldwio|
D_op_ldbu|
D_op_ldhu|
D_op_ldbuio|
D_op_ldhuio;
assign R_ctrl_ld_nxt = D_ctrl_ld;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_ld <= 0;
else if (R_en)
R_ctrl_ld <= R_ctrl_ld_nxt;
end
assign D_ctrl_ld_ex = 1'b0;
assign R_ctrl_ld_ex_nxt = D_ctrl_ld_ex;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_ld_ex <= 0;
else if (R_en)
R_ctrl_ld_ex <= R_ctrl_ld_ex_nxt;
end
assign D_ctrl_ld_non_io = D_op_ldbu|D_op_ldhu|D_op_ldb|D_op_ldh|D_op_ldw;
assign R_ctrl_ld_non_io_nxt = D_ctrl_ld_non_io;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_ld_non_io <= 0;
else if (R_en)
R_ctrl_ld_non_io <= R_ctrl_ld_non_io_nxt;
end
assign D_ctrl_st_ex = 1'b0;
assign R_ctrl_st_ex_nxt = D_ctrl_st_ex;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_st_ex <= 0;
else if (R_en)
R_ctrl_st_ex <= R_ctrl_st_ex_nxt;
end
assign D_ctrl_st = D_op_stb|D_op_sth|D_op_stw|D_op_stbio|D_op_sthio|D_op_stwio;
assign R_ctrl_st_nxt = D_ctrl_st;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_st <= 0;
else if (R_en)
R_ctrl_st <= R_ctrl_st_nxt;
end
assign D_ctrl_ld_st_ex = 1'b0;
assign R_ctrl_ld_st_ex_nxt = D_ctrl_ld_st_ex;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_ld_st_ex <= 0;
else if (R_en)
R_ctrl_ld_st_ex <= R_ctrl_ld_st_ex_nxt;
end
assign D_ctrl_mem8 = D_op_ldb|D_op_ldbu|D_op_ldbio|D_op_ldbuio|D_op_stb|D_op_stbio;
assign R_ctrl_mem8_nxt = D_ctrl_mem8;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_mem8 <= 0;
else if (R_en)
R_ctrl_mem8 <= R_ctrl_mem8_nxt;
end
assign D_ctrl_mem16 = D_op_ldhu|D_op_ldh|D_op_ldhio|D_op_ldhuio|D_op_sth|D_op_sthio;
assign R_ctrl_mem16_nxt = D_ctrl_mem16;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_mem16 <= 0;
else if (R_en)
R_ctrl_mem16 <= R_ctrl_mem16_nxt;
end
assign D_ctrl_mem32 = D_op_ldw|D_op_ldwio|D_op_stw|D_op_stwio;
assign R_ctrl_mem32_nxt = D_ctrl_mem32;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_mem32 <= 0;
else if (R_en)
R_ctrl_mem32 <= R_ctrl_mem32_nxt;
end
assign D_ctrl_ld_io = D_op_ldbuio|D_op_ldhuio|D_op_ldbio|D_op_ldhio|D_op_ldwio;
assign R_ctrl_ld_io_nxt = D_ctrl_ld_io;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_ld_io <= 0;
else if (R_en)
R_ctrl_ld_io <= R_ctrl_ld_io_nxt;
end
assign D_ctrl_b_is_dst = D_op_addi|
D_op_andhi|
D_op_orhi|
D_op_xorhi|
D_op_andi|
D_op_ori|
D_op_xori|
D_op_call|
D_op_cmpgei|
D_op_cmplti|
D_op_cmpnei|
D_op_cmpgeui|
D_op_cmpltui|
D_op_cmpeqi|
D_op_jmpi|
D_op_ldb|
D_op_ldh|
D_op_ldw|
D_op_ldbio|
D_op_ldhio|
D_op_ldwio|
D_op_ldbu|
D_op_ldhu|
D_op_ldbuio|
D_op_ldhuio|
D_op_initd|
D_op_initda|
D_op_flushd|
D_op_flushda;
assign R_ctrl_b_is_dst_nxt = D_ctrl_b_is_dst;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_b_is_dst <= 0;
else if (R_en)
R_ctrl_b_is_dst <= R_ctrl_b_is_dst_nxt;
end
assign D_ctrl_ignore_dst = D_op_br|
D_op_bge|
D_op_blt|
D_op_bne|
D_op_beq|
D_op_bgeu|
D_op_bltu|
D_op_stb|
D_op_sth|
D_op_stw|
D_op_stbio|
D_op_sthio|
D_op_stwio|
D_op_jmpi;
assign R_ctrl_ignore_dst_nxt = D_ctrl_ignore_dst;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_ignore_dst <= 0;
else if (R_en)
R_ctrl_ignore_dst <= R_ctrl_ignore_dst_nxt;
end
assign D_ctrl_src2_choose_imm = D_op_addi|
D_op_andhi|
D_op_orhi|
D_op_xorhi|
D_op_andi|
D_op_ori|
D_op_xori|
D_op_call|
D_op_cmpgei|
D_op_cmplti|
D_op_cmpnei|
D_op_cmpgeui|
D_op_cmpltui|
D_op_cmpeqi|
D_op_jmpi|
D_op_ldb|
D_op_ldh|
D_op_ldw|
D_op_ldbio|
D_op_ldhio|
D_op_ldwio|
D_op_ldbu|
D_op_ldhu|
D_op_ldbuio|
D_op_ldhuio|
D_op_initd|
D_op_initda|
D_op_flushd|
D_op_flushda|
D_op_stb|
D_op_sth|
D_op_stw|
D_op_stbio|
D_op_sthio|
D_op_stwio|
D_op_roli|
D_op_slli|
D_op_srli|
D_op_srai;
assign R_ctrl_src2_choose_imm_nxt = D_ctrl_src2_choose_imm;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_src2_choose_imm <= 0;
else if (R_en)
R_ctrl_src2_choose_imm <= R_ctrl_src2_choose_imm_nxt;
end
assign D_ctrl_wrctl_inst = D_op_wrctl;
assign R_ctrl_wrctl_inst_nxt = D_ctrl_wrctl_inst;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_wrctl_inst <= 0;
else if (R_en)
R_ctrl_wrctl_inst <= R_ctrl_wrctl_inst_nxt;
end
assign D_ctrl_intr_inst = 1'b0;
assign R_ctrl_intr_inst_nxt = D_ctrl_intr_inst;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_intr_inst <= 0;
else if (R_en)
R_ctrl_intr_inst <= R_ctrl_intr_inst_nxt;
end
assign D_ctrl_force_src2_zero = D_op_call|
D_op_op_rsv02|
D_op_nextpc|
D_op_callr|
D_op_trap|
D_op_opx_rsv44|
D_op_crst|
D_op_ldl|
D_op_op_rsv09|
D_op_op_rsv10|
D_op_op_rsv17|
D_op_op_rsv18|
D_op_op_rsv25|
D_op_op_rsv26|
D_op_op_rsv33|
D_op_op_rsv34|
D_op_op_rsv41|
D_op_op_rsv42|
D_op_op_rsv49|
D_op_op_rsv57|
D_op_op_rsv61|
D_op_op_rsv62|
D_op_op_rsv63|
D_op_opx_rsv00|
D_op_opx_rsv10|
D_op_opx_rsv15|
D_op_opx_rsv17|
D_op_opx_rsv21|
D_op_opx_rsv25|
D_op_opx_rsv33|
D_op_opx_rsv34|
D_op_opx_rsv35|
D_op_opx_rsv42|
D_op_opx_rsv43|
D_op_opx_rsv47|
D_op_opx_rsv50|
D_op_opx_rsv51|
D_op_opx_rsv55|
D_op_opx_rsv56|
D_op_opx_rsv60|
D_op_opx_rsv63|
D_op_rdprs|
D_op_stc|
D_op_wrprs|
D_op_intr|
D_op_break|
D_op_hbreak|
D_op_eret|
D_op_bret|
D_op_ret|
D_op_jmp|
D_op_jmpi;
assign R_ctrl_force_src2_zero_nxt = D_ctrl_force_src2_zero;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_force_src2_zero <= 0;
else if (R_en)
R_ctrl_force_src2_zero <= R_ctrl_force_src2_zero_nxt;
end
assign D_ctrl_alu_force_xor = D_op_cmpgei|
D_op_cmpgeui|
D_op_cmpeqi|
D_op_cmpge|
D_op_cmpgeu|
D_op_cmpeq|
D_op_cmpnei|
D_op_cmpne|
D_op_bge|
D_op_bgeu|
D_op_beq|
D_op_bne|
D_op_br;
assign R_ctrl_alu_force_xor_nxt = D_ctrl_alu_force_xor;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_alu_force_xor <= 0;
else if (R_en)
R_ctrl_alu_force_xor <= R_ctrl_alu_force_xor_nxt;
end
assign D_ctrl_alu_force_and = 1'b0;
assign R_ctrl_alu_force_and_nxt = D_ctrl_alu_force_and;
always @(posedge clk or negedge reset_n)
begin
if (reset_n == 0)
R_ctrl_alu_force_and <= 0;
else if (R_en)
R_ctrl_alu_force_and <= R_ctrl_alu_force_and_nxt;
end
//data_master, which is an e_avalon_master
//instruction_master, which is an e_avalon_master
//synthesis translate_off
//////////////// SIMULATION-ONLY CONTENTS
assign F_inst = (F_op_call)? 56'h20202063616c6c :
(F_op_jmpi)? 56'h2020206a6d7069 :
(F_op_ldbu)? 56'h2020206c646275 :
(F_op_addi)? 56'h20202061646469 :
(F_op_stb)? 56'h20202020737462 :
(F_op_br)? 56'h20202020206272 :
(F_op_ldb)? 56'h202020206c6462 :
(F_op_cmpgei)? 56'h20636d70676569 :
(F_op_ldhu)? 56'h2020206c646875 :
(F_op_andi)? 56'h202020616e6469 :
(F_op_sth)? 56'h20202020737468 :
(F_op_bge)? 56'h20202020626765 :
(F_op_ldh)? 56'h202020206c6468 :
(F_op_cmplti)? 56'h20636d706c7469 :
(F_op_initda)? 56'h20696e69746461 :
(F_op_ori)? 56'h202020206f7269 :
(F_op_stw)? 56'h20202020737477 :
(F_op_blt)? 56'h20202020626c74 :
(F_op_ldw)? 56'h202020206c6477 :
(F_op_cmpnei)? 56'h20636d706e6569 :
(F_op_flushda)? 56'h666c7573686461 :
(F_op_xori)? 56'h202020786f7269 :
(F_op_bne)? 56'h20202020626e65 :
(F_op_cmpeqi)? 56'h20636d70657169 :
(F_op_ldbuio)? 56'h206c646275696f :
(F_op_muli)? 56'h2020206d756c69 :
(F_op_stbio)? 56'h2020737462696f :
(F_op_beq)? 56'h20202020626571 :
(F_op_ldbio)? 56'h20206c6462696f :
(F_op_cmpgeui)? 56'h636d7067657569 :
(F_op_ldhuio)? 56'h206c646875696f :
(F_op_andhi)? 56'h2020616e646869 :
(F_op_sthio)? 56'h2020737468696f :
(F_op_bgeu)? 56'h20202062676575 :
(F_op_ldhio)? 56'h20206c6468696f :
(F_op_cmpltui)? 56'h636d706c747569 :
(F_op_custom)? 56'h20637573746f6d :
(F_op_initd)? 56'h2020696e697464 :
(F_op_orhi)? 56'h2020206f726869 :
(F_op_stwio)? 56'h2020737477696f :
(F_op_bltu)? 56'h202020626c7475 :
(F_op_ldwio)? 56'h20206c6477696f :
(F_op_flushd)? 56'h20666c75736864 :
(F_op_xorhi)? 56'h2020786f726869 :
(F_op_eret)? 56'h20202065726574 :
(F_op_roli)? 56'h202020726f6c69 :
(F_op_rol)? 56'h20202020726f6c :
(F_op_flushp)? 56'h20666c75736870 :
(F_op_ret)? 56'h20202020726574 :
(F_op_nor)? 56'h202020206e6f72 :
(F_op_mulxuu)? 56'h206d756c787575 :
(F_op_cmpge)? 56'h2020636d706765 :
(F_op_bret)? 56'h20202062726574 :
(F_op_ror)? 56'h20202020726f72 :
(F_op_flushi)? 56'h20666c75736869 :
(F_op_jmp)? 56'h202020206a6d70 :
(F_op_and)? 56'h20202020616e64 :
(F_op_cmplt)? 56'h2020636d706c74 :
(F_op_slli)? 56'h202020736c6c69 :
(F_op_sll)? 56'h20202020736c6c :
(F_op_or)? 56'h20202020206f72 :
(F_op_mulxsu)? 56'h206d756c787375 :
(F_op_cmpne)? 56'h2020636d706e65 :
(F_op_srli)? 56'h20202073726c69 :
(F_op_srl)? 56'h2020202073726c :
(F_op_nextpc)? 56'h206e6578747063 :
(F_op_callr)? 56'h202063616c6c72 :
(F_op_xor)? 56'h20202020786f72 :
(F_op_mulxss)? 56'h206d756c787373 :
(F_op_cmpeq)? 56'h2020636d706571 :
(F_op_divu)? 56'h20202064697675 :
(F_op_div)? 56'h20202020646976 :
(F_op_rdctl)? 56'h2020726463746c :
(F_op_mul)? 56'h202020206d756c :
(F_op_cmpgeu)? 56'h20636d70676575 :
(F_op_initi)? 56'h2020696e697469 :
(F_op_trap)? 56'h20202074726170 :
(F_op_wrctl)? 56'h2020777263746c :
(F_op_cmpltu)? 56'h20636d706c7475 :
(F_op_add)? 56'h20202020616464 :
(F_op_break)? 56'h2020627265616b :
(F_op_hbreak)? 56'h2068627265616b :
(F_op_sync)? 56'h20202073796e63 :
(F_op_sub)? 56'h20202020737562 :
(F_op_srai)? 56'h20202073726169 :
(F_op_sra)? 56'h20202020737261 :
(F_op_intr)? 56'h202020696e7472 :
56'h20202020424144;
assign D_inst = (D_op_call)? 56'h20202063616c6c :
(D_op_jmpi)? 56'h2020206a6d7069 :
(D_op_ldbu)? 56'h2020206c646275 :
(D_op_addi)? 56'h20202061646469 :
(D_op_stb)? 56'h20202020737462 :
(D_op_br)? 56'h20202020206272 :
(D_op_ldb)? 56'h202020206c6462 :
(D_op_cmpgei)? 56'h20636d70676569 :
(D_op_ldhu)? 56'h2020206c646875 :
(D_op_andi)? 56'h202020616e6469 :
(D_op_sth)? 56'h20202020737468 :
(D_op_bge)? 56'h20202020626765 :
(D_op_ldh)? 56'h202020206c6468 :
(D_op_cmplti)? 56'h20636d706c7469 :
(D_op_initda)? 56'h20696e69746461 :
(D_op_ori)? 56'h202020206f7269 :
(D_op_stw)? 56'h20202020737477 :
(D_op_blt)? 56'h20202020626c74 :
(D_op_ldw)? 56'h202020206c6477 :
(D_op_cmpnei)? 56'h20636d706e6569 :
(D_op_flushda)? 56'h666c7573686461 :
(D_op_xori)? 56'h202020786f7269 :
(D_op_bne)? 56'h20202020626e65 :
(D_op_cmpeqi)? 56'h20636d70657169 :
(D_op_ldbuio)? 56'h206c646275696f :
(D_op_muli)? 56'h2020206d756c69 :
(D_op_stbio)? 56'h2020737462696f :
(D_op_beq)? 56'h20202020626571 :
(D_op_ldbio)? 56'h20206c6462696f :
(D_op_cmpgeui)? 56'h636d7067657569 :
(D_op_ldhuio)? 56'h206c646875696f :
(D_op_andhi)? 56'h2020616e646869 :
(D_op_sthio)? 56'h2020737468696f :
(D_op_bgeu)? 56'h20202062676575 :
(D_op_ldhio)? 56'h20206c6468696f :
(D_op_cmpltui)? 56'h636d706c747569 :
(D_op_custom)? 56'h20637573746f6d :
(D_op_initd)? 56'h2020696e697464 :
(D_op_orhi)? 56'h2020206f726869 :
(D_op_stwio)? 56'h2020737477696f :
(D_op_bltu)? 56'h202020626c7475 :
(D_op_ldwio)? 56'h20206c6477696f :
(D_op_flushd)? 56'h20666c75736864 :
(D_op_xorhi)? 56'h2020786f726869 :
(D_op_eret)? 56'h20202065726574 :
(D_op_roli)? 56'h202020726f6c69 :
(D_op_rol)? 56'h20202020726f6c :
(D_op_flushp)? 56'h20666c75736870 :
(D_op_ret)? 56'h20202020726574 :
(D_op_nor)? 56'h202020206e6f72 :
(D_op_mulxuu)? 56'h206d756c787575 :
(D_op_cmpge)? 56'h2020636d706765 :
(D_op_bret)? 56'h20202062726574 :
(D_op_ror)? 56'h20202020726f72 :
(D_op_flushi)? 56'h20666c75736869 :
(D_op_jmp)? 56'h202020206a6d70 :
(D_op_and)? 56'h20202020616e64 :
(D_op_cmplt)? 56'h2020636d706c74 :
(D_op_slli)? 56'h202020736c6c69 :
(D_op_sll)? 56'h20202020736c6c :
(D_op_or)? 56'h20202020206f72 :
(D_op_mulxsu)? 56'h206d756c787375 :
(D_op_cmpne)? 56'h2020636d706e65 :
(D_op_srli)? 56'h20202073726c69 :
(D_op_srl)? 56'h2020202073726c :
(D_op_nextpc)? 56'h206e6578747063 :
(D_op_callr)? 56'h202063616c6c72 :
(D_op_xor)? 56'h20202020786f72 :
(D_op_mulxss)? 56'h206d756c787373 :
(D_op_cmpeq)? 56'h2020636d706571 :
(D_op_divu)? 56'h20202064697675 :
(D_op_div)? 56'h20202020646976 :
(D_op_rdctl)? 56'h2020726463746c :
(D_op_mul)? 56'h202020206d756c :
(D_op_cmpgeu)? 56'h20636d70676575 :
(D_op_initi)? 56'h2020696e697469 :
(D_op_trap)? 56'h20202074726170 :
(D_op_wrctl)? 56'h2020777263746c :
(D_op_cmpltu)? 56'h20636d706c7475 :
(D_op_add)? 56'h20202020616464 :
(D_op_break)? 56'h2020627265616b :
(D_op_hbreak)? 56'h2068627265616b :
(D_op_sync)? 56'h20202073796e63 :
(D_op_sub)? 56'h20202020737562 :
(D_op_srai)? 56'h20202073726169 :
(D_op_sra)? 56'h20202020737261 :
(D_op_intr)? 56'h202020696e7472 :
56'h20202020424144;
assign F_vinst = F_valid ? F_inst : {9{8'h2d}};
assign D_vinst = D_valid ? D_inst : {9{8'h2d}};
assign R_vinst = R_valid ? D_inst : {9{8'h2d}};
assign E_vinst = E_valid ? D_inst : {9{8'h2d}};
assign W_vinst = W_valid ? D_inst : {9{8'h2d}};
//////////////// END SIMULATION-ONLY CONTENTS
//synthesis translate_on
endmodule
|
`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 19:01:09 01/26/2016
// Design Name:
// Module Name: latch_ID_EX
// Project Name:
// Target Devices:
// Tool versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//////////////////////////////////////////////////////////////////////////////////
module latch_ID_EX
#(
parameter B=32,W=5
)
(
input wire clk,
input wire reset,
inout wire ena,
input wire flush,
/* Data signals INPUTS */
input wire [B-1:0] pc_next_in,
input wire [B-1:0] r_data1_in,
input wire [B-1:0] r_data2_in,
input wire [B-1:0] sign_ext_in,
input wire [W-1:0] inst_25_21_in,//FIX HAZARD
input wire [W-1:0] inst_20_16_in,
input wire [W-1:0] inst_15_11_in,
//input wire [B-1:0] pc_jump_in,
/* Data signals OUTPUTS */
output wire [B-1:0] pc_next_out,
output wire [B-1:0] r_data1_out,
output wire [B-1:0] r_data2_out,
output wire [B-1:0] sign_ext_out,
output wire [W-1:0] inst_25_21_out,//FIX HAZARD
output wire [W-1:0] inst_20_16_out,
output wire [W-1:0] inst_15_11_out,
//output wire [B-1:0] pc_jump_out,
/* Control signals INPUTS*/
//Write back
input wire wb_RegWrite_in,
input wire wb_MemtoReg_in,
//Memory
//input wire m_Jump_in,
//input wire m_Branch_in,
//input wire m_BranchNot_in,
//input wire m_MemRead_in,
input wire m_MemWrite_in,
//Execution
input wire ex_RegDst_in,
input wire [5:0] ex_ALUOp_in,
input wire ex_ALUSrc_in,
//Other
input wire [5:0] opcode_in,
/* Control signals OUTPUTS */
//Write back
output wire wb_RegWrite_out,
output wire wb_MemtoReg_out,
//Memory
//output wire m_Jump_out,
//output wire m_Branch_out,
//output wire m_BranchNot_out,
//output wire m_MemRead_out,
output wire m_MemWrite_out,
//Execution
output wire ex_RegDst_out,
output wire [5:0] ex_ALUOp_out,
output wire ex_ALUSrc_out,
//Other
output wire [5:0] opcode_out
);
/* Data REGISTERS */
reg [B-1:0] pc_next_reg;
reg signed [B-1:0] r_data1_reg;
reg signed [B-1:0] r_data2_reg;
reg [B-1:0] sign_ext_reg;
reg [W-1:0] inst_25_21_reg;//FIX HAZARD
reg [W-1:0] inst_20_16_reg;
reg [W-1:0] inst_15_11_reg;
//reg [B-1:0] pc_jump_reg;
/* Control REGISTERS */
//Write back
reg wb_RegWrite_reg;
reg wb_MemtoReg_reg;
//Memory
//reg m_Jump_reg;
//reg m_Branch_reg;
//reg m_BranchNot_reg;
//reg m_MemRead_reg;
reg m_MemWrite_reg;
//Execution
reg ex_RegDst_reg;
reg [5:0] ex_ALUOp_reg;
reg ex_ALUSrc_reg;
//Other
reg [5:0] opcode_reg;
always @(posedge clk)
begin
if (reset)
begin
pc_next_reg <= 0;
r_data1_reg <= 0;
r_data2_reg <= 0;
sign_ext_reg <= 0;
inst_25_21_reg <= 5'b00000;//FIX HAZARD
inst_20_16_reg <= 5'b00000;
inst_15_11_reg <= 5'b00000;
//pc_jump_reg <=0;
wb_RegWrite_reg <= 0;
wb_MemtoReg_reg <= 0;
//m_Jump_reg <= 0;
//m_Branch_reg <= 0;
//m_BranchNot_reg <= 0;
//m_MemRead_reg <= 0;
m_MemWrite_reg <= 0;
ex_RegDst_reg <= 0;
ex_ALUOp_reg <= 0;
ex_ALUSrc_reg <= 0;
opcode_reg <= 0;
end
else
if(ena==1'b1)
if (flush)
begin
pc_next_reg <= 0;
r_data1_reg <= 0;
r_data2_reg <= 0;
sign_ext_reg <= 0;
inst_25_21_reg <= 5'b00000;//FIX HAZARD
inst_20_16_reg <= 5'b00000;
inst_15_11_reg <= 5'b00000;
//pc_jump_reg <=0;
wb_RegWrite_reg <= 0;
wb_MemtoReg_reg <= 0;
//m_Jump_reg <= 0;
//m_Branch_reg <= 0;
//m_BranchNot_reg <= 0;
//m_MemRead_reg <= 0;
m_MemWrite_reg <= 0;
ex_RegDst_reg <= 0;
ex_ALUOp_reg <= 0;
ex_ALUSrc_reg <= 0;
opcode_reg <= 0;
end
else
begin
/* Data signals write to ID_EX register */
pc_next_reg <= pc_next_in;
r_data1_reg <= r_data1_in;
r_data2_reg <= r_data2_in;
sign_ext_reg <= sign_ext_in;
inst_25_21_reg <= inst_25_21_in;//FIX HAZARD
inst_20_16_reg <= inst_20_16_in;
inst_15_11_reg <= inst_15_11_in;
//pc_jump_reg <= pc_jump_in;
/* Control signals write to ID_EX register */
//Write back
wb_RegWrite_reg <= wb_RegWrite_in;
wb_MemtoReg_reg <= wb_MemtoReg_in;
//Memory
//m_Jump_reg <= m_Jump_in;
//m_Branch_reg <= m_Branch_in;
//m_BranchNot_reg <= m_BranchNot_in;
//m_MemRead_reg <= m_MemRead_in;
m_MemWrite_reg <= m_MemWrite_in;
//Execution
ex_RegDst_reg <= ex_RegDst_in;
ex_ALUOp_reg <= ex_ALUOp_in;
ex_ALUSrc_reg <= ex_ALUSrc_in;
//Other
opcode_reg <= opcode_in;
end
end
/* Data signals read from ID_EX register */
assign pc_next_out = pc_next_reg;
assign r_data1_out = r_data1_reg;
assign r_data2_out = r_data2_reg;
assign sign_ext_out = sign_ext_reg;
assign inst_25_21_out = inst_25_21_reg;//FIX HAZARD
assign inst_20_16_out = inst_20_16_reg;
assign inst_15_11_out = inst_15_11_reg;
//assign pc_jump_out = pc_jump_reg;
/* Control signals read from ID_EX register */
//Write back
assign wb_RegWrite_out = wb_RegWrite_reg;
assign wb_MemtoReg_out = wb_MemtoReg_reg;
//Memory
//assign m_Jump_out = m_Jump_reg;
//assign m_Branch_out = m_Branch_reg;
//assign m_BranchNot_out = m_BranchNot_reg;
//assign m_MemRead_out = m_MemRead_reg;
assign m_MemWrite_out = m_MemWrite_reg;
//Execution
assign ex_RegDst_out = ex_RegDst_reg;
assign ex_ALUOp_out = ex_ALUOp_reg;
assign ex_ALUSrc_out = ex_ALUSrc_reg;
//Other
assign opcode_out = opcode_reg;
endmodule
|
/**
* Copyright 2020 The SkyWater PDK Authors
*
* Licensed under the Apache License, Version 2.0 (the "License");
* you may not use this file except in compliance with the License.
* You may obtain a copy of the License at
*
* https://www.apache.org/licenses/LICENSE-2.0
*
* Unless required by applicable law or agreed to in writing, software
* distributed under the License is distributed on an "AS IS" BASIS,
* WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
* See the License for the specific language governing permissions and
* limitations under the License.
*
* SPDX-License-Identifier: Apache-2.0
*/
`ifndef SKY130_FD_SC_LP__O31AI_TB_V
`define SKY130_FD_SC_LP__O31AI_TB_V
/**
* o31ai: 3-input OR into 2-input NAND.
*
* Y = !((A1 | A2 | A3) & B1)
*
* Autogenerated test bench.
*
* WARNING: This file is autogenerated, do not modify directly!
*/
`timescale 1ns / 1ps
`default_nettype none
`include "sky130_fd_sc_lp__o31ai.v"
module top();
// Inputs are registered
reg A1;
reg A2;
reg A3;
reg B1;
reg VPWR;
reg VGND;
reg VPB;
reg VNB;
// Outputs are wires
wire Y;
initial
begin
// Initial state is x for all inputs.
A1 = 1'bX;
A2 = 1'bX;
A3 = 1'bX;
B1 = 1'bX;
VGND = 1'bX;
VNB = 1'bX;
VPB = 1'bX;
VPWR = 1'bX;
#20 A1 = 1'b0;
#40 A2 = 1'b0;
#60 A3 = 1'b0;
#80 B1 = 1'b0;
#100 VGND = 1'b0;
#120 VNB = 1'b0;
#140 VPB = 1'b0;
#160 VPWR = 1'b0;
#180 A1 = 1'b1;
#200 A2 = 1'b1;
#220 A3 = 1'b1;
#240 B1 = 1'b1;
#260 VGND = 1'b1;
#280 VNB = 1'b1;
#300 VPB = 1'b1;
#320 VPWR = 1'b1;
#340 A1 = 1'b0;
#360 A2 = 1'b0;
#380 A3 = 1'b0;
#400 B1 = 1'b0;
#420 VGND = 1'b0;
#440 VNB = 1'b0;
#460 VPB = 1'b0;
#480 VPWR = 1'b0;
#500 VPWR = 1'b1;
#520 VPB = 1'b1;
#540 VNB = 1'b1;
#560 VGND = 1'b1;
#580 B1 = 1'b1;
#600 A3 = 1'b1;
#620 A2 = 1'b1;
#640 A1 = 1'b1;
#660 VPWR = 1'bx;
#680 VPB = 1'bx;
#700 VNB = 1'bx;
#720 VGND = 1'bx;
#740 B1 = 1'bx;
#760 A3 = 1'bx;
#780 A2 = 1'bx;
#800 A1 = 1'bx;
end
sky130_fd_sc_lp__o31ai dut (.A1(A1), .A2(A2), .A3(A3), .B1(B1), .VPWR(VPWR), .VGND(VGND), .VPB(VPB), .VNB(VNB), .Y(Y));
endmodule
`default_nettype wire
`endif // SKY130_FD_SC_LP__O31AI_TB_V
|
module term_check_pr #(
parameter TOTAL_KEYS = 8,
parameter PROC_ID = 0
) (
input clk,
input reset,
input [31:0] num_keys,
//iteration accumulation
output reg iteration_accum_buffer_rdreq,
input wire [63:0] iteration_accum_buffer_dataout,
input wire iteration_accum_buffer_empty,
output reg [31:0] accum_value,
input [31:0] log_2_num_workers_in
);
localparam ADD_CYCLES = 8;
localparam NUM_STATES =4;
localparam IDLE =1;
localparam WAIT =2;
localparam ADD =4;
localparam FREEZE =8;
reg iteration_accum_buffer_rdreq_next;
reg [NUM_STATES-1:0] state, state_next;
reg [ADD_CYCLES-1:0] timeout_reg, timeout_reg_next;
reg [31:0] iteration_accum_result;
reg [31:0] iteration_accum_result_next;
reg [31:0] counter, counter_next;
reg [31:0] accum_value_next;
function integer log2;
input integer number;
begin
log2=0;
while(2**log2<number) begin
log2=log2+1;
end
end
endfunction // log2
wire[31:0] add_result;
reg clk_en;
wire [31:0] lfsr_addr;
assign lfsr_addr = iteration_accum_buffer_dataout[63:32]>>log_2_num_workers_in;
//A floating point adder to calculate the iteration accumulate value
float_add_sub float_add_sub(
.clock (clk),
.clk_en (clk_en),
.dataa (iteration_accum_result),
.datab (iteration_accum_buffer_dataout[31:0]),
.overflow (overflow),
.result (add_result)
);
wire add_result_higher_than_latest_accum_value;
/*A comparator for floating point comparisons*/
float_cmp fcomp (
.clk_en (1'b1),
.clock (clk),
.dataa (add_result),
.datab (accum_value),
.ageb (add_result_higher_than_latest_accum_value)
);
reg add_done, add_done_next;
always@(posedge clk)
begin
if(reset) begin
accum_value <= 0;
end
else begin
if(add_result_higher_than_latest_accum_value&add_done)
accum_value <= add_result;
else
accum_value <= accum_value+0;
end
end
//assign accum_value = iteration_accum_result;
always@(*)
begin
iteration_accum_result_next = iteration_accum_result;
iteration_accum_buffer_rdreq_next = 1'b0;
state_next = state;
timeout_reg_next = timeout_reg;
counter_next = counter;
//accum_value_next = accum_value;
add_done_next = 0;
case(state)
IDLE: begin
if(!iteration_accum_buffer_empty) begin
iteration_accum_buffer_rdreq_next = 1'b1;
state_next = WAIT;
end
end
WAIT:begin
state_next = ADD;
timeout_reg_next = 1'b1<<(ADD_CYCLES-1);
end
ADD: begin
if(timeout_reg==0) begin
add_done_next = 1'b1;
iteration_accum_result_next = (lfsr_addr==PROC_ID)?0:add_result;
//accum_value_next = (lfsr_addr==0)?add_result:accum_value;
state_next = (add_result==32'h7fc00000)?FREEZE:IDLE;
end
else begin
timeout_reg_next = timeout_reg>>1;
end
end
FREEZE: begin
state_next = FREEZE;
end
default: begin
state_next = IDLE;
end
endcase
end
always@(posedge clk)
begin
if(reset) begin
state <= IDLE;
timeout_reg <= 0;
iteration_accum_result <= 0;
//accum_value <= 0;
counter <= 0;
iteration_accum_buffer_rdreq <= 0;
clk_en <= 0;
//accum_value <= 0;
add_done <= 0;
end
else begin
state <= state_next;
timeout_reg <= timeout_reg_next;
counter <= counter_next;
//iteration_accum_result <= (counter==0)?iteration_accum_buffer_dataout[31:0]:iteration_accum_result_next;
//iteration_accum_result <= (counter==0)?0:iteration_accum_result_next;
iteration_accum_result <= iteration_accum_result_next;
//accum_value <= (counter==num_keys-1)?iteration_accum_result:accum_value;
//accum_value <= accum_value_next; //(lfsr_addr==0)?add_result:accum_value;
iteration_accum_buffer_rdreq <= iteration_accum_buffer_rdreq_next;
clk_en <= (state_next==ADD)?1'b1:1'b0;
add_done <= add_done_next;
end
end
endmodule
//assign temp = user_buffer_output_data[63:32]; //accumulate value field
/*
assign accum_value_next = ((lfsr_address_out==0)&&(sort_wren==1'b1))?temp:
((sort_wren==1'b1))?(accum_value+temp):
accum_value;
*/
/*
assign accum_value_next = ((lfsr_address_out==0)&&(sort_wren==1'b1))?temp:
((sort_wren==1'b1))?(iteration_accum_result):
accum_value;
*/
|
// ***************************************************************************
// ***************************************************************************
// Copyright 2013(c) Analog Devices, Inc.
//
// All rights reserved.
//
// Redistribution and use in source and binary forms, with or without modification,
// are permitted provided that the following conditions are met:
// - Redistributions of source code must retain the above copyright
// notice, this list of conditions and the following disclaimer.
// - Redistributions in binary form must reproduce the above copyright
// notice, this list of conditions and the following disclaimer in
// the documentation and/or other materials provided with the
// distribution.
// - Neither the name of Analog Devices, Inc. nor the names of its
// contributors may be used to endorse or promote products derived
// from this software without specific prior written permission.
// - The use of this software may or may not infringe the patent rights
// of one or more patent holders. This license does not release you
// from the requirement that you obtain separate licenses from these
// patent holders to use this software.
// - Use of the software either in source or binary form, must be run
// on or directly connected to an Analog Devices Inc. component.
//
// THIS SOFTWARE IS PROVIDED BY ANALOG DEVICES "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES,
// INCLUDING, BUT NOT LIMITED TO, NON-INFRINGEMENT, MERCHANTABILITY AND FITNESS FOR A
// PARTICULAR PURPOSE ARE DISCLAIMED.
//
// IN NO EVENT SHALL ANALOG DEVICES BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL,
// EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, INTELLECTUAL PROPERTY
// RIGHTS, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR
// BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT,
// STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF
// THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
// ***************************************************************************
// ***************************************************************************
// ***************************************************************************
// ***************************************************************************
`timescale 1ns/1ns
module prcfg_dac(
clk,
// control ports
control,
status,
// FIFO interface
src_dac_en,
src_dac_ddata,
src_dac_dunf,
src_dac_dvalid,
dst_dac_en,
dst_dac_ddata,
dst_dac_dunf,
dst_dac_dvalid
);
localparam RP_ID = 8'hA1;
parameter CHANNEL_ID = 0;
input clk;
input [31:0] control;
output [31:0] status;
output src_dac_en;
input [31:0] src_dac_ddata;
input src_dac_dunf;
input src_dac_dvalid;
input dst_dac_en;
output [31:0] dst_dac_ddata;
output dst_dac_dunf;
output dst_dac_dvalid;
reg dst_dac_dunf = 0;
reg [31:0] dst_dac_ddata = 0;
reg dst_dac_dvalid = 0;
reg src_dac_en = 0;
reg [31:0] dac_prbs = 32'hA2F19C;
reg [31:0] status = 0;
reg [ 2:0] counter = 0;
reg pattern = 0;
reg [15:0] sin_tone = 0;
reg [15:0] cos_tone = 0;
reg [ 3:0] mode;
wire [31:0] dac_pattern_s;
// prbs function
function [31:0] pn;
input [31:0] din;
reg [31:0] dout;
begin
dout[31] = din[14] ^ din[13];
dout[30] = din[13] ^ din[12];
dout[29] = din[12] ^ din[11];
dout[28] = din[11] ^ din[10];
dout[27] = din[10] ^ din[9];
dout[26] = din[9] ^ din[8];
dout[25] = din[8] ^ din[7];
dout[24] = din[7] ^ din[6];
dout[23] = din[6] ^ din[5];
dout[22] = din[5] ^ din[4];
dout[21] = din[4] ^ din[3];
dout[20] = din[3] ^ din[2];
dout[19] = din[2] ^ din[1];
dout[18] = din[1] ^ din[0];
dout[17] = din[0] ^ din[14] ^ din[13];
dout[16] = din[14] ^ din[12];
dout[15] = din[13] ^ din[11];
dout[14] = din[12] ^ din[10];
dout[13] = din[11] ^ din[9];
dout[12] = din[10] ^ din[8];
dout[11] = din[9] ^ din[7];
dout[10] = din[8] ^ din[6];
dout[9] = din[7] ^ din[5];
dout[8] = din[6] ^ din[4];
dout[7] = din[5] ^ din[3];
dout[6] = din[4] ^ din[2];
dout[5] = din[3] ^ din[1];
dout[4] = din[2] ^ din[0];
dout[3] = din[1] ^ din[14] ^ din[13];
dout[2] = din[0] ^ din[13] ^ din[12];
dout[1] = din[14] ^ din[12] ^ din[13] ^ din[11];
dout[0] = din[13] ^ din[11] ^ din[12] ^ din[10];
pn = dout;
end
endfunction
always @(posedge clk) begin
status <= {24'h0, RP_ID};
mode <= control[7:4];
end
// sine tone generation
always @(posedge clk) begin
if (dst_dac_en == 1'h1) begin
counter <= counter + 1;
end
end
always @(counter) begin
case(counter)
3'd0 : begin
sin_tone <= 16'h0000;
cos_tone <= 16'h7FFF;
end
3'd1 : begin
sin_tone <= 16'h5A82;
cos_tone <= 16'h5A82;
end
3'd2 : begin
sin_tone <= 16'h7FFF;
cos_tone <= 16'h0000;
end
3'd3 : begin
sin_tone <= 16'h5A82;
cos_tone <= 16'hA57E;
end
3'd4 : begin
sin_tone <= 16'h0000;
cos_tone <= 16'h8001;
end
3'd5 : begin
sin_tone <= 16'hA57E;
cos_tone <= 16'hA57E;
end
3'd6 : begin
sin_tone <= 16'h8001;
cos_tone <= 16'h0000;
end
3'd7 : begin
sin_tone <= 16'hA57E;
cos_tone <= 16'h5A82;
end
endcase
end
// prbs generation
always @(posedge clk) begin
if(dst_dac_en == 1'h1) begin
dac_prbs <= pn(dac_prbs);
end
end
// constant pattern generator
always @(posedge clk) begin
if(dst_dac_en == 1'h1) begin
pattern <= ~pattern;
end
end
assign dac_pattern_s = (pattern == 1'h1) ?
{16'h5555, 16'hAAAA, 16'h5555, 16'hAAAA} :
{16'hAAAA, 16'h5555, 16'hAAAA, 16'h5555};
// output mux for tx side
always @(posedge clk) begin
src_dac_en <= (mode == 0) ? dst_dac_en : 1'b0;
dst_dac_dvalid <= (mode == 0) ? src_dac_dvalid : dst_dac_en;
dst_dac_dunf <= (mode == 0) ? src_dac_dunf : 1'b0;
end
always @(posedge clk) begin
case(mode)
4'h0 : begin
dst_dac_ddata <= src_dac_ddata;
end
4'h1 : begin
dst_dac_ddata <= {cos_tone, sin_tone};
end
4'h2 : begin
dst_dac_ddata <= dac_prbs;
end
4'h3 : begin
dst_dac_ddata <= dac_pattern_s;
end
default : begin
dst_dac_ddata <= src_dac_ddata;
end
endcase
end
endmodule
|
/**
* Copyright 2020 The SkyWater PDK Authors
*
* Licensed under the Apache License, Version 2.0 (the "License");
* you may not use this file except in compliance with the License.
* You may obtain a copy of the License at
*
* https://www.apache.org/licenses/LICENSE-2.0
*
* Unless required by applicable law or agreed to in writing, software
* distributed under the License is distributed on an "AS IS" BASIS,
* WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
* See the License for the specific language governing permissions and
* limitations under the License.
*
* SPDX-License-Identifier: Apache-2.0
*/
`ifndef SKY130_FD_SC_HVL__SDFRTP_1_V
`define SKY130_FD_SC_HVL__SDFRTP_1_V
/**
* sdfrtp: Scan delay flop, inverted reset, non-inverted clock,
* single output.
*
* Verilog wrapper for sdfrtp with size of 1 units.
*
* WARNING: This file is autogenerated, do not modify directly!
*/
`timescale 1ns / 1ps
`default_nettype none
`include "sky130_fd_sc_hvl__sdfrtp.v"
`ifdef USE_POWER_PINS
/*********************************************************/
`celldefine
module sky130_fd_sc_hvl__sdfrtp_1 (
Q ,
CLK ,
D ,
SCD ,
SCE ,
RESET_B,
VPWR ,
VGND ,
VPB ,
VNB
);
output Q ;
input CLK ;
input D ;
input SCD ;
input SCE ;
input RESET_B;
input VPWR ;
input VGND ;
input VPB ;
input VNB ;
sky130_fd_sc_hvl__sdfrtp base (
.Q(Q),
.CLK(CLK),
.D(D),
.SCD(SCD),
.SCE(SCE),
.RESET_B(RESET_B),
.VPWR(VPWR),
.VGND(VGND),
.VPB(VPB),
.VNB(VNB)
);
endmodule
`endcelldefine
/*********************************************************/
`else // If not USE_POWER_PINS
/*********************************************************/
`celldefine
module sky130_fd_sc_hvl__sdfrtp_1 (
Q ,
CLK ,
D ,
SCD ,
SCE ,
RESET_B
);
output Q ;
input CLK ;
input D ;
input SCD ;
input SCE ;
input RESET_B;
// Voltage supply signals
supply1 VPWR;
supply0 VGND;
supply1 VPB ;
supply0 VNB ;
sky130_fd_sc_hvl__sdfrtp base (
.Q(Q),
.CLK(CLK),
.D(D),
.SCD(SCD),
.SCE(SCE),
.RESET_B(RESET_B)
);
endmodule
`endcelldefine
/*********************************************************/
`endif // USE_POWER_PINS
`default_nettype wire
`endif // SKY130_FD_SC_HVL__SDFRTP_1_V
|
Subsets and Splits
No community queries yet
The top public SQL queries from the community will appear here once available.